(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続するプラグを形成する工程と、
（ｃ）前記プラグに接続するキャパシタの下部電極を構成するＲｕ（ルテニウム）膜を、Ｒｕの化合物、Ｈ2ＯおよびＨ２もしくはアルコールを原料として使用し、化学気相成長法で前記Ｒｕ膜を形成する工程と、
を有し、
前記Ｒｕの化合物は、Ｒｕのアセチルアセトン誘導体化合物であることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記半導体集積回路装置の製造方法は、さらに、
（ｄ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｅ）前記容量絶縁膜上に上部電極を形成する工程と、
を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続するプラグを形成する工程と、
（ｃ）前記プラグに接続するキャパシタの下部電極を構成するＲｕ（ルテニウム）膜を、Ｒｕの化合物、Ｈ２ＯおよびＨ２を原料として使用し、化学気相成長法により、所定の温度でＲｕ膜を形成する工程とを有し、
前記温度における前記Ｈ２に対する前記Ｈ２Ｏの分圧比（［Ｈ２Ｏ］／［Ｈ２］）が、前記温度において系１（ＲｕＯ２＋Ｈ２）と系２（Ｒｕ＋Ｈ２Ｏ）が平衡状態となる際のＨ２に対するＨ２Ｏの分圧比（［Ｈ２Ｏ］ｅｑ／［Ｈ２］ｅｑ）より小さくなる条件下で前記Ｒｕ膜が形成され、
前記Ｒｕの化合物は、Ｒｕのアセチルアセトン誘導体化合物であることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
前記所定の温度は、１００℃〜５００℃であることを特徴とする請求項３記載の半導体集積回路装置の製造方法。
【請求項５】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に酸化シリコン膜を形成する工程と、
（ｄ）前記酸化シリコン膜中に前記プラグ表面を露出する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、導電性を有する金属層もしくは金属窒化物層を形成する工程と、
（ｆ）前記金属層もしくは金属窒化物層上に、Ｒｕの化合物、Ｈ２ＯおよびＨ２もしくはアルコールを原料として使用し、化学気相成長法で、キャパシタの下部電極を構成するＲｕ膜を形成する工程と、
を有し、
前記Ｒｕの化合物は、Ｒｕのアセチルアセトン誘導体化合物であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
前記半導体集積回路装置の製造方法は、さらに、
（ｇ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｈ）前記容量絶縁膜上に上部電極を形成する工程と、
を有することを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【請求項７】
前記金属層もしくは金属窒化物層は、タングステン層もしくは窒化タングステン層であることを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【請求項８】
前記金属窒化物層は、窒化タンタル層であることを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【請求項９】
前記Ｒｕの化合物は、Ｒｕのアセチルアセトン誘導体化合物であることを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【請求項１０】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に酸化シリコン膜を形成する工程と、
（ｄ）前記酸化シリコン膜中に前記プラグ表面を露出する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、導電性を有する金属層もしくは金属窒化物層を形成する工程と、
（ｆ）前記金属層もしくは金属窒化物層上に、所定の温度で、Ｒｕの化合物、Ｈ２ＯおよびＨ２を原料として使用し、化学気相成長法で、キャパシタの下部電極を構成するＲｕ膜を形成する工程とを有し、
前記Ｈ２に対する前記Ｈ２Ｏの分圧比（［Ｈ２Ｏ］／［Ｈ２］）が、前記温度において系１（前記金属層もしくは金属窒化物層を構成する金属の酸化物＋Ｈ２）と系２（前記金属層もしくは金属窒化物層を構成する金属＋Ｈ２Ｏ）が平衡状態となる際のＨ２に対するＨ２Ｏの分圧比（［Ｈ２Ｏ］ｅｑ／［Ｈ２］ｅｑ）より小さくなる条件下で前記Ｒｕ膜を形成し、
前記Ｒｕの化合物は、Ｒｕのアセチルアセトン誘導体化合物であることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続するプラグを形成する工程と、
（ｃ）前記プラグに接続されたキャパシタの下部電極を構成するＩｒ（イリジウム）膜、Ｐｄ（パラジウム）膜もしくはＰｔ（白金）膜を、これらのいずれかのヘキサフロロアセチルアセトン錯体化合物、Ｈ２ＯおよびＨ２を使用した化学気相成長法により、所定の温度で、Ｉｒ膜、Ｐｄ膜もしくはＰｔ膜を形成する工程を有し、
前記温度における前記Ｈ２に対する前記Ｈ２Ｏの分圧比（［Ｈ２Ｏ］／［Ｈ２］）が、前記温度において系１（Ｉｒ膜、Ｐｄ膜もしくはＰｔ膜の酸化物＋Ｈ２）と系２（Ｉｒ膜、Ｐｄ膜もしくはＰｔ膜＋Ｈ２Ｏ）が平衡状態となる際のＨ２に対するＨ２Ｏの分圧比（［Ｈ２Ｏ］ｅｑ／［Ｈ２］ｅｑ）より小さくなる条件下で形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたキャパシタの下部電極を構成する金属膜を形成する工程と、
（ｃ）前記金属膜上に所定の温度で、キャパシタの容量絶縁膜を構成する金属酸化物を形成する工程であって、
前記金属酸化物を組成するペンタエトキシタンタル（Ｔａ（ＯＣ２Ｈ５）５）、Ｈ２ＯおよびＨ２を使用した化学気相成長法で、
前記Ｈ２に対する前記Ｈ２Ｏの分圧比（［Ｈ２Ｏ］／［Ｈ２］）が、
前記温度において系１（前記金属酸化物＋Ｈ２）と系２（前記金属酸化物を組成する金属＋Ｈ２Ｏ）が平衡状態となる際のＨ２に対するＨ２Ｏの分圧比（［Ｈ２Ｏ］ｅｑ１／［Ｈ２］ｅｑ１）より大きく、
また、前記温度において系３（前記金属膜を構成する金属の酸化物＋Ｈ２）と系４（前記金属膜を構成する金属＋Ｈ２Ｏ）が平衡状態となる際のＨ２に対するＨ２Ｏの分圧比（[Ｈ２Ｏ]ｅｑ２／［Ｈ２］ｅｑ２）より小さくなる条件下で金属酸化物を形成する工程と、
（ｄ）前記容量絶縁膜上にキャパシタの上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
前記所定の温度は、１００℃〜５００℃であることを特徴とする請求項１２記載の半導体集積回路装置の製造方法。
【請求項１４】
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜上に、所定の温度で、Ｃｕ（ＨＦＡＣ）２、Ｈ２ＯおよびＨ２を使用した化学気相成長法で、配線を構成するＣｕ膜を形成する工程であって、前記Ｈ２に対する前記Ｈ２Ｏの分圧比（［Ｈ２Ｏ］／［Ｈ２］）が、前記温度において系１（ＣｕＯ２＋Ｈ２）と系２（Ｃｕ＋Ｈ２Ｏ）が平衡状態となる際のＨ２に対するＨ２Ｏの分圧比（［Ｈ２Ｏ］ｅｑ／［Ｈ２］ｅｑ）より小さくなる条件下でＣｕ膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
前記所定の温度は、１００℃〜５００℃であることを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
【請求項１６】
（ａ）半導体基板上に層間絶縁膜を形成する工程と、
（ｂ）前記層間絶縁膜上に、導電性を有する金属層もしくは金属窒化物層を形成する工程と、
（ｃ）前記金属層もしくは金属窒化物層上に、所定の温度で、Ｃｕ（ＨＦＡＣ）２、Ｈ２ＯおよびＨ２を使用した化学気相成長法で、配線を構成するＣｕ膜を形成する工程であって、前記Ｈ２に対する前記Ｈ２Ｏの分圧比（［Ｈ２Ｏ］／［Ｈ２］）が、前記温度において系１（前記金属層もしくは金属窒化物層を構成する金属の酸化物＋Ｈ２）と系２（前記金属層もしくは金属窒化物層を構成する金属＋Ｈ２Ｏ）が平衡状態となる際のＨ２に対するＨ２Ｏの分圧比（［Ｈ２Ｏ］ｅｑ／［Ｈ２］ｅｑ）より小さくなる条件下でＣｕ膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
前記所定の温度は、１００℃〜５００℃であることを特徴とする請求項１６記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法による金属膜や金属酸化物の成膜方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路装置を構成する半導体素子や配線は、導電性膜や絶縁膜の形成、フォトリソグラフィーおよびパターニングを、各膜について繰り返すことによって形成される。これらの膜の形成方法の一つとして、化学反応を用いたＣＶＤ法がある。
【０００３】
一方、例えば、ＤＲＡＭ（Dynamic Random Access Memory）は、メモリセル選択用ＭＩＳＦＥＴとこのＭＩＳＦＥＴに直列に接続された情報蓄積容量素子を有している。この情報蓄積容量素子には、下部電極となる導電性層、容量絶縁膜および上部電極となる導電性層を順次堆積して形成され、この下部電極にＲｕ（ルテニウム）膜等の金属膜を用いることが検討されている。
【０００４】
このような金属膜や容量絶縁膜もＣＶＤ法で形成することが可能であり、例えば、特開平９−２４６２１４号公報には、Ｒｕ（ＤＭＨＰＤ）3：２，６ジメチル−３，５−ヘプタジオン  ルテニウム（2,6-dimethyl 3,5-heptadione Ruthenium）を原料とした化学気相成長法によりＲｕ膜を形成する方法が開示されている。
【０００５】
また、特開平７−８６２７０号公報には、原料として有機金属を用いたＣＶＤ法によりキャパシタ絶縁膜となるＳｒＴｉＯ3を形成する技術が記載されている。
【０００６】
【発明が解決しようとする課題】
本発明者は、ＤＲＡＭの研究開発を行っており、前述の情報蓄積容量素子の構成や形成方法について種々の検討を行っている。
【０００７】
半導体集積回路装置の微細化に伴い、情報蓄積容量素子の形成面積も縮小化の傾向にあり、所望の容量を確保することが困難になってきている。そこで、小面積で大容量を得るため電極材料や容量絶縁膜材料についての検討が必要になってくる。
【０００８】
そこで、本発明者は、情報蓄積容量素子の下部電極としてＲｕ膜を採用し、その形成方法について種々の検討を行っている。このＲｕのような白金族金属は、形成後の熱処理によっても酸窒化膜のような低誘電率膜を生成せず、また、金属であるため薄く形成することが可能であり、容量を増加させるのに好適と考えられるからである。
【０００９】
Ｒｕ膜を形成するには、例えば、エトキシシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5ＯＣ5Ｈ4）2）のテトラヒドロフラン溶液とＯ2（酸素）とを原料としたＣＶＤ法による形成方法が考えられる。
【００１０】
しかしながら、このような有機化合物（エチルシクロペンタジエニルルテニウム）と酸素との反応を利用した成膜方法では、Ｒｕ膜中に有機化合物やこれらと酸素の化合物が残存し、Ｒｕ膜の膜質を低下させる。
【００１１】
また、このＲｕ膜中の有機化合物を除去するため、Ｒｕ膜形成後に高温アニールを行うと、Ｒｕ膜の下層に形成されている金属層が酸化されてしまうといった問題がある。例えば、Ｒｕなどの白金族金属は、一般に酸化シリコンなどの絶縁膜に対する接着性が乏しいため、これらの膜間に接着層の役割を果たす金属層を形成し、剥離を防止する。しかしながら、この金属層が、前述のアニール時に、Ｒｕ膜中の酸素等と反応し酸化されてしまう。その結果、情報蓄積容量素子（下部電極）とメモリセル選択用ＭＩＳＦＥＴとの間の導通不良を引き起こすといった問題がる。
【００１２】
本発明の目的は、ＣＶＤ法により形成される金属膜、例えば、情報蓄積容量素子の下部電極を構成するＲｕ膜等の膜質を向上させる技術を提供することにある。
【００１３】
本発明の他の目的は、良好な金属膜を形成することによりこれを有する半導体集積回路装置の特性の向上を図ることにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものを説明すれば、次のとおりである。
１．本発明の半導体集積回路装置の製造方法は、半導体基板上の金属膜、例えば、キャパシタの下部電極を構成するＲｕ膜等を、この金属の化合物、Ｈ2ＯおよびＨ2のような還元剤を使用した化学気相成長法で形成する工程を有する。
２．本発明の半導体集積回路装置の製造方法は、半導体基板上の金属膜、例えば、キャパシタの下部電極を構成するＲｕ膜や配線を構成するＣｕ膜等を、所定の温度で、金属膜を構成する金属の化合物、Ｈ2ＯおよびＨ2ような還元剤を使用した化学気相成長法で形成する工程を有する。また、Ｈ2を使用をする場合には、前記Ｈ2に対する前記Ｈ2Ｏの分圧比（[Ｈ2Ｏ]／[Ｈ2]）が、前記温度において系１（前記金属膜を構成する金属の酸化物＋Ｈ2）と系２（前記金属膜を構成する金属＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（[Ｈ2Ｏ]eq／[Ｈ2]eq）より小さくなる条件下で形成する工程を有する。
３．本発明の半導体集積回路装置の製造方法は、半導体基板上の金属酸化膜、例えば、キャパシタの容量絶縁膜（キャパシタ絶縁膜）となる酸化タンタル膜等を、所定の温度で、金属酸化膜を構成する金属の化合物、Ｈ2ＯおよびＨ2ような還元剤を使用した化学気相成長法で形成する工程を有する。また、Ｈ2を使用をする場合には、前記Ｈ2に対する前記Ｈ2Ｏの分圧比（[Ｈ2Ｏ]／[Ｈ2]）が、前記温度において系１（前記金属酸化膜を構成する金属の酸化物＋Ｈ2）と系２（前記金属酸化膜を構成する金属＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（[Ｈ2Ｏ]eq／[Ｈ2]eq）より大きくなる条件下で形成する工程を有する。４．本発明の半導体集積回路装置の製造方法は、半導体基板上の第１の金属膜もしくは第１の金属窒化膜、例えば、接着層やバリア層としての役割を果たすＷ膜やＷＮ膜等の上に第２の金属膜（Ｒｕ膜やＣｕ膜等）を有する半導体集積回路装置の製造方法であって、前記第２の金属膜を、所定の温度で、前記第２の金属の化合物、Ｈ2ＯおよびＨ2ような還元剤を使用した化学気相成長法で形成する工程を有する。また、Ｈ2を使用をする場合には、前記Ｈ2に対する前記Ｈ2Ｏの分圧比（[Ｈ2Ｏ]／[Ｈ2]）が、前記温度において系１（前記第１の金属の酸化物＋Ｈ2）と系２（前記第１の金属＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（[Ｈ2Ｏ]eq／[Ｈ2]eq）より小さくなる条件下で形成する工程を有する。５．本発明の半導体集積回路装置の製造方法は、半導体基板上の第１の金属膜もしくは第１の金属窒化膜、例えば、バリア層としての役割を果たすＷ膜やＷＮ膜もしくはキャパシタの下部電極を構成するＲｕ膜等の上に第２の金属酸化膜（キャパシタの容量絶縁膜となる酸化タンタル膜等）を有する半導体集積回路装置の製造方法であって、前記第２の金属酸化膜を、所定の温度で、前記第２の金属の化合物、Ｈ2ＯおよびＨ2ような還元剤を使用した化学気相成長法で形成する工程を有する。また、Ｈ2を使用をする場合には、前記Ｈ2に対する前記Ｈ2Ｏの分圧比（[Ｈ2Ｏ]／[Ｈ2]）が、前記温度において系１（前記第２の金属の酸化物＋Ｈ2）と系２（前記第２の金属＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（[Ｈ2Ｏ]eq１／[Ｈ2]eq１）より大きく、また、前記温度において系３（前記第１の金属の酸化物＋Ｈ2）と系４（前記第１の金属＋Ｈ2Ｏ）が平衡状態となる際のＨ2に対するＨ2Ｏの分圧比（[Ｈ2Ｏ]eq２／[Ｈ2]eq２）より小さくなる条件下で形成する工程を有する。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本実施形態のＤＲＡＭの製造方法を図１〜図１７を用いて工程順に説明する。
【００１８】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１の主面の素子分離領域に素子分離２を形成する。また、この素子分離２を形成することにより、図２に示すような、素子分離２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が同時に形成される。これらの活性領域（Ｌ）のそれぞれには、ソース、ドレインの一方を共有するメモリセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００１９】
上記素子分離２を形成するには、半導体基板１の表面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、この溝の内部に薄い酸化シリコン膜を形成する。続いてこの溝の内部を含む半導体基板１上にＣＶＤ法で酸化シリコン膜４（膜厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法でポリッシュバックすることによって形成する。
【００２０】
次に、半導体基板１にＢ（ホウ素）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板１を熱酸化することによってｐ型ウエル３（活性領域Ｌ）の表面に、膜厚６ｎｍ程度のゲート絶縁膜５を形成する。
【００２１】
次に、図３に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６は、例えばゲート絶縁膜５の上部にＰ（リン）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒化タングステン）またはＴｉＮ（窒化チタン）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ膜（タングステン膜、膜厚１００ｎｍ程度）および窒化シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングすることによって形成する。多結晶シリコン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。このゲート電極６は、ワード線（ＷＬ）として機能する。次いで、ウエット・ハイドレゲン酸化を行い、ゲート電極６を構成するｎ型多結晶シリコン膜の側壁に、薄いシリコン酸化膜を形成する。このウエット・ハイドレゲン酸化によれば、シリコン上のみに選択的に酸化膜を形成することができる。
【００２２】
次に、図４に示すように、ｐ型ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体領域８（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００２３】
次に、半導体基板１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）および酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積し、続いて酸化シリコン膜１０の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１０および窒化シリコン膜９をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の上部にコンタクトホール１１、１２を形成する。酸化シリコン膜１０のエッチングは、窒化シリコン膜に対する選択比が大きい条件で行い、窒化シリコン膜９のエッチングは、シリコンや酸化シリコン膜に対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１１、１２がゲート電極６（ワード線）に対して自己整合（セルフアライン）で形成される。
【００２４】
次に、図５に示すように、コンタクトホール１１、１２の内部にプラグ１３を形成する。プラグ１３を形成するには、酸化シリコン膜１０の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによって、コンタクトホール１１、１２の内部にこのｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１１、１２の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。
【００２５】
次に、酸化シリコン膜１０の上部にＣＶＤ法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてコンタクトホール１１の上部の酸化シリコン膜１４をドライエッチングすることにより、スルーホール１５を形成する。
【００２６】
次に、スルーホール１５の内部にプラグ１６を形成する。プラグ１６を形成するには、酸化シリコン膜１４の上部に例えばスパッタリング法でＴｉ膜とＴｉＮ膜との積層膜からなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによって、スルーホール１５の内部にこれらの膜を埋め込んだ後、スルーホール１５の外部のこれらの膜を化学機械研磨法で除去する。このプラグ１６および１３を介して、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）と後述するビット線ＢＬとが接続される。
【００２７】
次に、酸化シリコン膜１４およびプラグ１６上にビット線ＢＬを形成する。ビット線ＢＬを形成するには、例えば酸化シリコン膜１４の上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程度、図示せず）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングする。
【００２８】
次に、図６に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１７（膜厚３００ｎｍ程度）堆積し、続いて化学機械研磨法でその表面を平坦化する。次に、酸化シリコン膜１７の上部にＣＶＤ法で窒化シリコン膜１８（膜厚５０ｎｍ程度）を堆積する。
【００２９】
次に、窒化シリコン膜１８および酸化シリコン膜１７等をドライエッチングすることによって、プラグ１３が埋め込まれたコンタクトホール１２の上部にスルーホール１９を形成する。
【００３０】
スルーホール１９は、その径がその下部のコンタクトホール１２の径よりも小さくなるように形成する。この場合、直径約０．１μｍである。具体的には、窒化シリコン膜１８の上部にＣＶＤ法で多結晶シリコン膜２０を堆積し、続いてスルーホール１９を形成する領域の多結晶シリコン膜２０をドライエッチングして孔（直径約０．１８μｍ）を形成した後、多結晶シリコン膜２０の上部にさらに多結晶シリコン膜（図示せず）を堆積する。次に、多結晶シリコン膜２０の上部の多結晶シリコン膜を異方性エッチングすることによって孔の側壁にサイドウォールスペーサ２１を形成し、続いて多結晶シリコン膜２０とサイドウォールスペーサ２１とをハードマスクに用いて孔の底面の窒化シリコン膜１８および酸化シリコン膜１７、１４をドライエッチングする。
【００３１】
次に、多結晶シリコン膜２０およびサイドウォールスペーサ２１をドライエッチングで除去した後、図７に示すように、スルーホール１９の内部にプラグ２２を形成する。プラグ２２を形成するには、まず窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール１９の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール１９の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。このとき、多結晶シリコン膜をオーバー研磨（またはオーバーエッチング）することによって、プラグ２２の表面の高さをスルーホール１９の上端部より下方に後退させる。
【００３２】
次に、図８に示すように、プラグ２２の上部にバリア層２３を形成する。バリア層２３を形成するには、窒化シリコン膜１８の上部にスパッタリング法でＷＮ膜を堆積した後、続いてスルーホール１９の外部のＷＮ膜を化学機械研磨法（またはドライエッチング）で除去する。バリア層２３は、後述する製造工程の途中で行われる熱処理によって、下部電極３０Ａを構成するＲｕ（ルテニウム）とプラグ２２を構成する多結晶シリコンとが不所望のシリサイド反応を引き起こすのを防ぐために形成する。なお、このバリア層２３をＷ膜もしくはＴａＮ（窒化タンタル）膜により形成してもよい。
【００３３】
この後、プラグ２２上に、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなるキャパシタ絶縁膜およびＷ膜／Ｒｕ膜からなる上部電極３３によって構成される情報蓄積用容量素子（キャパシタ）Ｃを形成する。
【００３４】
この情報蓄積用容量素子Ｃの形成工程を、図９〜図１７を参照しながら詳細に説明する。これらの図は、プラグ２２上の情報蓄積用容量素子Ｃの形成予定領域を模式的に表した図である。
【００３５】
図９に示すように、バリア層２３および窒化シリコン膜１８上に、酸化シリコン膜２４を堆積する。情報蓄積用容量素子Ｃの下部電極は、この酸化シリコン膜２４に形成する孔（凹部）の内部に形成される。下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を厚く（０．８μｍ程度）堆積する必要がある。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００３６】
次に、酸化シリコン膜２４の上部にスパッタリング法で膜厚２００ｎｍ程度のＷ膜を堆積し、続いてＷ膜の上部に反射防止膜を塗布することにより、ハードマスク２６を形成する。このハードマスク２６（Ｗ膜）は、酸化シリコン膜２４に対するエッチング選択比がフォトレジスト膜に比べて大きいので、厚い膜厚の酸化シリコン膜２４をエッチングする際のマスクとして使用される。
【００３７】
次に、図１０に示すように、ハードマスク２６上に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクに、ハードマスク２６をドライエッチングする。続いて、ハードマスク２６をマスクに酸化シリコン膜２４をドライエッチングすることにより、深い孔（凹部）２７を形成する。深い孔（凹部）２７の底面には、スルーホール１９内のバリア層２３の表面が露出する。
【００３８】
次に、酸化シリコン膜２４の上部に残ったハードマスク２６を過酸化水素水を含有する溶液により除去した後、図１１に示すように、酸化シリコン膜２４の上部および孔２７の内部に、スパッタ法によりＷＮ膜２９（膜厚１５ｎｍ程度）を堆積する。このＷＮ膜２９は、下地である酸化シリコン膜２４や、後述するＲｕ膜３０との接着性に優れているため、接着層として用いられる。また、このＷＮ膜２９は、後述するＲｕ膜３０の形成時に結晶成長の種となり、Ｒｕ膜３０の成膜性を良くする。
【００３９】
次いで、図１２に示すように、ＷＮ膜２９の上部に、ＣＶＤ法によりＲｕ膜３０（膜厚３０ｎｍ程度）を堆積するのであるが、このＣＶＤ法によるＲｕ膜の堆積前に、スパッタ法により膜厚１５ｎｍ程度のＲｕ膜（図示せず）を形成する。これは、スパッタ法により形成された膜が種となり、ＣＶＤ法によるＲｕ膜３０を効率良く成長させるためである。
【００４０】
このＲｕ膜３０は、Ｒｕのアセチルアセトン誘導体化合物であるＲｕ（ＨＦＡＣ）3、Ｈ2Ｏ（水蒸気）およびＨ2(水素)を原料として形成する。なお、ＨＦＡＣは、（ＣＦ3ＣＯＣＨＣＯＣＦ3）-を意味する。このＣＦ3基の代わりに、Ｃ（ＣＨ3）3基が結合した化合物を用いても良い。また、Ｒｕ（ＨＦＡＣ）（１，５−cyclooctadiene）を用いてもよい。
【００４１】
このＲｕ（ＨＦＡＣ）3の有機化合物溶液を気化し、Ｈ2ＯおよびＨ2と反応させることにより成膜する。なお、有機化合物溶液としては、テトラヒドロフラン溶液等が挙げられる。ここで、Ｈ2ＯおよびＨ2の分圧比を図１３に示すグラフ（ａ）より下の領域に位置するよう制御しつつ反応を起こさせる。
【００４２】
まず、このＲｕ膜の成膜の反応機構について説明する。この反応機構としては、図１４に示す機構が考えられる。図１４に示すように、Ｒｕ（ＨＦＡＣ）3は、まず、Ｈ2Ｏと反応し（Ｈ2Ｏにより分解され）、水酸化物Ｒｕ（ＯＨ）3となる（図１４（ａ））。次いで、この水酸化物Ｒｕ（ＯＨ）3が水素により還元され、Ｒｕが生成する（図１４（ｂ））。この反応機構から明らかなように、Ｈ2Ｏは消費されず、触媒的な働きをする。なお、反応が行われる反応室は、排気されているため、実質的な原料であるＲｕ（ＨＦＡＣ）3やＨ2と同様に、Ｈ2Ｏも適宜供給する必要がある。
【００４３】
このように、本実施の形態によれば、Ｒｕ（ＨＦＡＣ）3、Ｈ2ＯおよびＨ2を用いて、加水分解利用し、Ｒｕ膜を形成したので、膜質の良好なＲｕ膜を形成することができる。
【００４４】
例えば、エトキシシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5ＯＣ5Ｈ4）2）のテトラヒドロフラン溶液等のＲｕの有機化合物溶液を気化し、Ｏ2と反応させることによりＲｕ膜を成膜することも可能である。しかしながら、この場合は、Ｒｕが酸化しないよう不完全燃焼を起こさせることによりＲｕを生成する反応である。その結果、炭素や水素もしくはこれらの酸素化合物の他、反応の際に生じる有機化合物やその酸化物がＲｕ膜中に取りこまれ、Ｒｕ膜の膜質を劣化させる原因となる。さらに、この後に行われる熱処理、例えば、Ｒｕ膜のデンシファイ（緻密化）のための熱処理等により、Ｒｕ膜中に取り込まれた炭素や水素もしくはこれらの酸素化合物等が気化し、Ｒｕ膜の膜質を劣化させる。また、Ｒｕ膜中の酸素や酸素化合物が、接着層となるＷＮ膜２９やバリア層２３を酸化し、プラグ２２と下部電極（Ｒｕ膜３０）との導通不良を引き起こす。特に、前述のように、プラグ２２の径が小さい場合には導通不良が起こり易い。
【００４５】
これに対し、本実施の形態によれば、Ｒｕ（ＨＦＡＣ）3の加水分解を利用してＲｕ膜を生成したので、Ｒｕ膜中に取り込まれる副生成物、例えば、炭素や水素もしくはこれらの化合物を低減することができる。即ち、結晶性のよいＲｕ膜を形成することができるため、この後に行われる熱処理、例えば、Ｒｕ膜のデンシファイ（緻密化）のための熱処理等により、Ｒｕ膜中に取り込まれた炭素や水素もしくはこれらの酸素化合物等が気化しても、気化量が少なくＲｕ膜の膜質を維持することができる。また、後述する下部電極（Ｒｕ膜３０）上に形成される容量絶縁膜の熱処理時においても、Ｒｕ膜中の炭素等の気化による膜収縮を小さくでき、容量絶縁膜の破損を防止することができる。その結果、情報蓄積用容量素子Ｃの特性を向上させることができる。また、Ｒｕ膜中の酸素や酸素化合物量を低減することができ、プラグ２２と下部電極（Ｒｕ膜３０）との導通不良を防止することができる。
【００４６】
また、Ｈ2ＯおよびＨ2の分圧比を図１３に示すグラフ（ａ）より下の領域に位置するよう制御するのは、Ｒｕ膜の成膜時に、Ｒｕが酸化するのを抑えるためである。即ち、Ｒｕ膜の成膜時には、生成したＲｕとＨ2Ｏとの反応によりＲｕＯ2（酸化ルテニウム）が生じるという副反応が起こり得る。以下、この反応（Ｒｕの酸化）を抑えることができる理由について以下に説明する。
【００４７】
この図１３のグラフ（ａ）は、系１（ＲｕＯ2＋Ｈ2）と系２（Ｒｕ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものである。このlogｋ＝log[[Ｈ2Ｏ]eq／[Ｈ2]eq]（[Ｈ2Ｏ]eq：平衡状態におけるＨ2Ｏの分圧、[Ｈ2]eq：平衡状態におけるＨ2の分圧）により表される。また、この平衡定数ｋは、系１と系２とのギプスの自由エネルギーの差（ΔＧ）等により、ΔＧ＝−ＲＴlnｋより求めることができる。
【００４８】
従って、このグラフ（ａ）より上の領域に位置する条件下においては、Ｒｕが酸化される方向に平衡が移動してしまう。しかしながら、Ｈ2ＯおよびＨ2の分圧比を図１３に示すグラフ（ａ）より下の領域に位置するよう制御しつつ、Ｒｕ膜を成膜すると、Ｒｕの酸化を抑えることができる。
【００４９】
但し、Ｒｕ膜の成膜には、原料であるＲｕ（ＨＦＡＣ）3溶液を気化する必要があり、また、あまり高温で処理すると原料の分解が起こりうるため、反応温度は、１００〜２００℃（原料溶液の沸点以上）から５００℃程度が好ましいと思われる。
【００５０】
このように、本実施の形態によれば、Ｒｕ（ＨＦＡＣ）3、Ｈ2ＯおよびＨ2を用い、さらに、Ｈ2ＯおよびＨ2の分圧比を図１３に示すグラフ（ａ）より下の領域に位置するよう制御しつつ反応を起こさせたので、Ｒｕ膜の酸化を防ぎつつ、酸素や炭素もしくはこれらの化合物の含有量が少ない良好なＲｕ膜を形成することができる。
【００５１】
次いで、７００℃、１分間の熱処理を行いＲｕ膜３０をデンシファイ（緻密化）する。なお、前述のようにＲｕ膜の結晶性がよいので、この熱処理により気化するＲｕ膜中の炭素等が少なく、Ｒｕ膜の膜質を維持することができる。
【００５２】
次いで、図１５に示すように、Ｒｕ膜３０上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。このフォトレジスト膜は、次の工程で酸化シリコン膜２４の上部の不要なＲｕ膜３０をドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＲｕ膜３０が除去されるのを防ぐ保護膜として使用される。次いで、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化シリコン膜２４上のＲｕ膜３０を除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する。
【００５３】
次に、下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上にキャパシタ絶縁膜となる１０ｎｍ程度の酸化タンタル膜３２を堆積する。酸化タンタル膜３２はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積する。その後、Ａｒ（アルゴン）雰囲気中で６５０℃の熱処理を施し、酸化タンタルを結晶化させる。なお、前述のようにＲｕ膜の結晶性がよいので、この熱処理時のＲｕ膜の膜収縮を小さくでき、酸化タンタル膜３２の破損を防止することができる。
【００５４】
次に、図１６に示すように、酸化タンタル膜３２の上部に上部電極３３を形成する。上部電極３３は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚１００ｎｍ程度）を堆積することによって形成する。Ｒｕ膜３３ａは、Ｒｕ膜３０と同様に形成してもよい。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用される。なお、Ｒｕ膜３３ａとＷ膜３３ｂとの間に、キャパシタ絶縁膜（酸化タンタル膜３２）からＷ膜へのガス（酸素や水素）の拡散による抵抗増大を防ぐためにＴｉＮ膜を形成してもよい。
【００５５】
ここまでの工程により、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなるキャパシタ絶縁膜およびＷ膜３３ｂ／Ｒｕ膜３３ａからなる上部電極３３によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。図１７は、情報蓄積用容量素子Ｃ形成後の半導体集積回路装置の平面図である。図７は、例えば、図１７中のＡ−Ａ部の断面図と対応する。
【００５６】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜３４が形成され、さらに、この層間絶縁膜上に２層程度のＡｌ配線が形成され、最上層のＡｌ配線の上部にパッシベーション膜が形成されるが、これらの図示は省略する。
【００５７】
以上詳述したように、本実施形態によれば、Ｒｕ（ＨＦＡＣ）3の加水分解を利用してＲｕ膜を生成したので、Ｒｕ膜中に取り込まれる副生成物を低減することができ、Ｒｕ膜の膜質を向上させることができる。
【００５８】
また、本実施の形態においては、Ｒｕ膜の成膜時に用いられるＨ2ＯおよびＨ2の分圧比を図１３に示すグラフ（ａ）より下の領域に位置するよう制御したので、Ｒｕ膜の成膜時に、Ｒｕの酸化を抑えることができる。
【００５９】
その結果、情報蓄積用容量素子Ｃの特性を向上させ、また、メモリセルの特性を向上させることができる。また、微細化されたメモリセル構造においても所望の容量を確保することができる。
【００６０】
（実施の形態２）
実施の形態１においては、Ｒｕ（ＨＦＡＣ）3、Ｈ2ＯおよびＨ2を原料とし、Ｈ2ＯおよびＨ2の分圧比を図１３に示すグラフ（ａ）より下の領域に位置するよう制御し、Ｒｕ膜３０を形成したが、Ｒｕ膜の形成に際し、Ｈ2ＯおよびＨ2の分圧比を以下に説明する条件下で形成してもよい。
【００６１】
以下、本実施形態のＤＲＡＭの製造方法を説明する。なお、接着層としての働きを有するＷＮ膜２９の形成工程までは、図１〜図１１までを参照しながら説明した実施の形態１の場合と同様と同様であるためその説明を省略する。
【００６２】
このＷＮ膜２９の上部に、図１８に示すように、スパッタ法により膜厚１５ｎｍ程度のＲｕ膜（図示せず）を形成し、次いで、ＣＶＤ法により膜厚３０ｎｍ程度のＲｕ膜２３０を堆積する。
【００６３】
ここで、このＲｕ膜２３０を、実施の形態１と同様に、Ｒｕ（ＨＦＡＣ）3、Ｈ2ＯおよびＨ2を原料として形成するのであるが、この際、Ｈ2ＯおよびＨ2の分圧比を図１９に示すグラフ（ｂ）より下の領域に位置するよう制御しつつ反応を起こさせる。
【００６４】
図１９のグラフ（ａ）は、系１（ＲｕＯ2＋Ｈ2）と系２（Ｒｕ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものであり、グラフ（ｂ）は、系１（ＷＯ2＋Ｈ2）と系２（Ｗ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものである。実施の形態１で説明したように、このlogｋ＝log[[Ｈ2Ｏ]eq／[Ｈ2]eq]（[Ｈ2Ｏ]eq：平衡状態におけるＨ2Ｏの分圧、[Ｈ2]eq ：平衡状態におけるＨ2の分圧）により表され、この平衡定数ｋは、系１と系２とのギプスの自由エネルギーの差（ΔＧ）等により求めることができる。
【００６５】
従って、このグラフ（ｂ）より上の領域に位置する条件下においては、Ｗが酸化される方向に平衡が移動してしまう。しかしながら、Ｈ2ＯおよびＨ2の分圧比を図１９に示すグラフ（ｂ）より下の領域に位置するよう制御しつつ、Ｒｕ膜を成膜すると、Ｒｕの酸化を抑えつつ、Ｗの酸化をも抑えることができる。
【００６６】
その結果、実施の形態１で説明した効果に加え、接着層の役割を果たすＷＮ膜２９やバリア層２３中のＷの酸化を抑えることができる。その結果、Ｒｕ膜２３０（下部電極）とプラグ２２との間の導通不良を防止することができる。なお、ＷＮ膜２９やバリア層２３をＷ膜で形成した場合も同様に、Ｗの酸化を抑えることもできる。また、ＷＮ膜２９やバリア層２３をＴａＮ膜で形成した場合は、Ｒｕ膜の形成時に、Ｈ2ＯおよびＨ2の分圧比を図２０に示すグラフ（ｃ）より下の領域に位置するよう制御しつつ反応を起こさせると、ＴａＮ膜中のＴａの酸化を抑えることができる。図２０のグラフ（ｃ）は、系１（Ｔａ2Ｏ5＋Ｈ2）と系２（Ｔａ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものである。
【００６７】
次いで、７００℃、１分間の熱処理を行いＲｕ膜２３０をデンシファイ（緻密化）する。
【００６８】
以降の工程は、図１５および図１６を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００６９】
以上詳述したように、本実施形態によれば、Ｒｕ膜２３０をＲｕ（ＨＦＡＣ）3、Ｈ2ＯおよびＨ2を原料とし、このうちのＨ2ＯおよびＨ2の分圧比を図１９に示すグラフ（ｂ）より下の領域に位置するよう制御しつつ形成したので、Ｒｕ膜の下層に位置するＷもしくはＷの化合物より成る膜の酸化を抑えることができ、Ｒｕ膜２３０（下部電極）とプラグ２２との間の導通不良を防止することができる。その結果、情報蓄積用容量素子Ｃの特性を向上させ、また、メモリセルの特性を向上させることができる。
【００７０】
なお、実施の形態１および２では、Ｒｕ膜を例に説明したが、Ｉｒ（イリジウム）膜、Ｐｄ（パラジウム）もしくはＰｔ（白金）等もヘキサフロロアセチルアセトンと錯体化合物（アセチルアセトネイト誘導体）をつくり得るので、これらの錯体化合物、Ｈ2ＯおよびＨ2を原料とし、実施の形態１および２のように、Ｈ2ＯおよびＨ2の分圧比を制御しつつこれらの金属膜を形成すれば、同様の効果を得ることができる（図２１参照）。図２１のグラフ（ｄ）（ｅ）は、それぞれ系１（ＩｒＯ2＋Ｈ2）と系２（Ｉｒ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数、系１（ＰｄＯ＋Ｈ2）と系２（Ｐｄ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものである。特に、ＲｕやＩｒは、前述の錯体化合物を得やすく、下部電極として用いて好適である。
【００７１】
（実施の形態３）
実施の形態１および２においては、Ｒｕ膜成膜時のＨ2ＯおよびＨ2の分圧比を制御したが、キャパシタ絶縁膜となる酸化タンタル膜（Ｔａ2Ｏ5）を以下に説明するようにＨ2ＯおよびＨ2の分圧比を制御して形成してもよい。
【００７２】
以下、本実施形態のＤＲＡＭの製造方法を説明する。なお、下部電極３０Ａ形成工程までは、図１〜図１５までを参照しながら説明した実施の形態１の場合と同様と同様であるためその説明を省略する。なお、下部電極３０Ａを構成するＲｕ膜３０を実施の形態２で説明した方法で形成してもよい。
【００７３】
この下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上に、図２２に示すように、キャパシタ絶縁膜となる１０ｎｍ程度の酸化タンタル膜３３２を堆積する。酸化タンタル膜３３２はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）とＨ2Ｏを原料としたＣＶＤ法で堆積する。
【００７４】
このように、本実施の形態によれば、ペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）とＨ2Ｏを用いて酸化タンタル膜３３２を形成したので、膜質の良好な酸化タンタル膜３３２を形成することができる。
【００７５】
即ち、実施の形態１で説明したように、ペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で、酸化タンタル膜３３２を堆積してもよいが、この場合は、炭素もしくはその化合物等が酸化タンタル膜３３２中に取りこまれ、酸化タンタル膜の膜質を劣化させる原因となる。また、原料として酸素を用いるため、酸化タンタル膜３３２の下層である下部電極３０Ａ（Ｒｕ膜）、接着層の役割を果たすＷＮ膜２９やバリア層２３を酸化してしまう恐れがある。これらの膜が酸化されると、Ｒｕ膜３０（下部電極）とプラグ２２との間の導通不良を引き起こす。特に、プラグの径が小さい場合には導通不良が起こり易い。
【００７６】
これに対し、本実施の形態によれば、ペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）の加水分解を利用して酸化タンタル膜３３２を生成したので、酸化タンタル膜３３２中に取り込まれる副生成物、例えば、炭素やこの化合物を低減することができ、膜質のよい酸化タンタル膜３３２を形成することができる。また、原料として酸素を用いないので、酸化タンタル膜３３２の下層膜の酸化を防止することができ、プラグ２２と下部電極（Ｒｕ膜）３０Ａとの導通不良を防止することができる。
【００７７】
また、ペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）とＨ2Ｏの他、Ｈ2を用いて以下に説明する条件で酸化タンタル膜３３２を形成してもよい。
【００７８】
即ち、Ｈ2ＯおよびＨ2の分圧比を図２３に示すグラフ（ａ）とグラフ（ｃ）で囲まれた領域に位置するよう制御しつつ反応を起こさせる。
【００７９】
図２３のグラフ（ｃ）は、系１（Ｔａ2Ｏ5＋Ｈ2）と系２（Ｔａ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものである。実施の形態１で説明したように、このlogｋ＝log[[Ｈ2Ｏ]eq／[Ｈ2]eq]（[Ｈ2Ｏ]eq：平衡状態におけるＨ2Ｏの分圧、[Ｈ2]eq：平衡状態におけるＨ2の分圧）により表され、この平衡定数ｋは、系１と系２とのギプスの自由エネルギーの差（ΔＧ）等により求めることができる。
【００８０】
従って、このグラフ（ｃ）より下の領域に位置する条件下においては、Ｔａ2Ｏ5が還元される方向に平衡が移動してしまうため、酸化タンタル膜３３２を成膜するには、Ｈ2ＯおよびＨ2の分圧比を図２３に示すグラフ（ｃ）より上の領域に位置するよう制御する必要がある。ここで、実施の形態１で説明したように、Ｈ2ＯおよびＨ2の分圧比を図２３に示すグラフ（ａ）より下の領域に位置するよう制御すれば、Ｒｕの酸化を抑えることができる。但し、酸化タンタル膜の成膜には、原料溶液を気化する必要があり、また、あまり高温で処理すると原料の分解が起こりうるため、反応温度は、１００〜２００℃（原料溶液の沸点以上）から５００℃程度が好ましいと思われる。
【００８１】
このように、本実施の形態によれば、ペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）、Ｈ2ＯおよびＨ2を用い、さらに、Ｈ2ＯおよびＨ2の分圧比を図２３に示すグラフ（ａ）およびグラフ（ｃ）で囲まれた領域に位置するよう制御しつつ反応を起こさせたので、Ｒｕ膜の酸化を防ぎつつ、酸化タンタル膜３３２を成膜することができる。
【００８２】
また、Ｈ2ＯおよびＨ2の分圧比を図２４に示すグラフ（ｂ）とグラフ（ｃ）で囲まれた領域に位置するよう制御しつつ反応を起こさせると、実施の形態２で説明したようにＲｕ膜やＷＮ膜の酸化を防ぎつつ、酸化タンタル膜３３２を成膜することができる。
【００８３】
次いで、Ａｒ（アルゴン）雰囲気中で６５０℃の熱処理を施し、酸化タンタル膜３３２を結晶化させる。
【００８４】
次いで、実施の形態１の場合と同様に、酸化タンタル膜３３２の上部に上部電極３３を形成する（図１６参照）。
【００８５】
以上詳述したように、本実施形態によれば、ペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）、Ｈ2ＯおよびＨ2を用い、さらに、Ｈ2ＯおよびＨ2の分圧比を制御しつつ反応を起こさせたので、酸化タンタル膜３３２の下層の膜（Ｒｕ膜やＷＮ膜）の酸化を防ぎつつ、酸化タンタル膜３３２を成膜することができる。
【００８６】
従って、Ｒｕ膜３０（下部電極）とプラグ２２との間の導通不良を防止することができる。その結果、情報蓄積用容量素子Ｃの特性を向上させ、また、メモリセルの特性を向上させることができる。
【００８７】
なお、本実施の形態においては、キャパシタ絶縁膜として酸化タンタル膜を用いたが、Ａｌ2Ｏ3やＢＳＴ（ＢａXＳｒ1-XＴｉＯ3）を用いてもよい。
【００８８】
Ａｌ（ＣＨ3）2Ｈ（ジメチルアルミニウムハイドライド）、Ｈ2ＯおよびＨ2を原料とし、本実施の形態のように、Ｈ2ＯおよびＨ2の分圧比を制御しつつＡｌ2Ｏ3膜を形成すれば、同様の効果を得ることができる。
【００８９】
また、ＢＳＴ膜は、Ｂａ（Ｃ（ＣＨ3）3-ＣＯ-ＣＨ-ＣＯ-Ｃ（ＣＨ3）3）2 bis(dipivaloylmetanate)barium、Ｓｒ（Ｃ（ＣＨ3）3-ＣＯ-ＣＨ-ＣＯ-Ｃ（ＣＨ3）3）2 bis(dipivaloylmetanate)strontium、もしくはＴｉＯ（Ｃ（ＣＨ3）3-ＣＯ-ＣＨ-ＣＯ-Ｃ（ＣＨ3）3）2 titanylbis(dipivaloylmetanate)と、Ｈ2ＯおよびＨ2を原料として形成することができ、この場合も、本実施の形態のように、Ｈ2ＯおよびＨ2の分圧比を制御しつつＢＳＴ膜を形成すれば、同様の効果を得ることができる。
【００９０】
なお、実施の形態１〜３では、ＤＲＡＭメモリセルを例に説明したが、ＤＲＡＭに限られず、本発明は、ＭＩＭ（Metal Insulator Metal）キャパシタを有する半導体集積回路に広く適用することができる。
【００９１】
（実施の形態４）
実施の形態１〜３では、ＤＲＡＭの情報蓄積用容量素子部に本発明を適用したが、本発明を配線部に適用してもよい。次に、本発明の実施の形態である半導体集積回路装置の製造方法について説明する。図２５〜図２８および図３２〜図３５は、本発明の実施の形態である半導体集積回路装置の製造方法を示した基板の要部断面図である。
【００９２】
まず、図２５に示すように、通常のＭＩＳＦＥＴ形成プロセスにより、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成する。
【００９３】
通常のＭＩＳＦＥＴ形成プロセスには、例えば、次のようなものがある。
【００９４】
まず、ｐ型の単結晶シリコンからなる半導体基板４０１をエッチングすることにより素子分離溝４０２を形成し、基板４０１を熱酸化することによって、溝の内壁に薄い酸化シリコン膜を形成する。次に、溝の内部を含む基板４０１上にＣＶＤ法で酸化シリコン膜４０７を堆積し、化学的機械研磨法で溝の上部の酸化シリコン膜４０７を研磨し、その表面を平坦化する。
【００９５】
次に、基板４０１にｐ型不純物およびｎ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることによって、ｐ型ウエル４０３およびｎ型ウエル４０４を形成した後、熱酸化によりｐ型ウエル４０３およびｎ型ウエル４０４のそれぞれの表面に膜厚６nm程度の清浄なゲート酸化膜４０８を形成する。
【００９６】
次に、ゲート酸化膜４０８の上部にリンをドープした低抵抗多結晶シリコン膜４０９ａをＣＶＤ法で堆積し、続いてその上部にスパッタリング法で薄いＷＮ膜（図示せず）とＷ膜４０９ｂとを堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜４１０を堆積する。
【００９７】
次に、窒化シリコン膜４１０をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜４１０を残し、窒化シリコン膜４１０をマスクにしてＷ膜４０９ｂ、ＷＮ膜（図示せず）および多結晶シリコン膜４０９ａをドライエッチングすることにより、多結晶シリコン膜４０９ａ、ＷＮ膜およびＷ膜４０９ｂからなるゲート電極４０９を形成する。
【００９８】
次に、ゲート電極４０９の両側のｐ型ウエル４０３にｎ型不純物をイオン打ち込みすることによってｎ-型半導体領域４１１を形成し、ｎ型ウエル４０４にｐ型不純物をイオン打ち込みすることによってｐ-型半導体領域４１２を形成する。
【００９９】
次に、基板４０１上にＣＶＤ法で窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極４０９の側壁にサイドウォールスペーサ４１３を形成する。
【０１００】
次に、ｐ型ウエル４０３にｎ型不純物をイオン打ち込みすることによってｎ+型半導体領域４１４（ソース、ドレイン）を形成し、ｎ型ウエル４０４にｐ型不純物をイオン打ち込みすることによってｐ+型半導体領域４１５（ソース、ドレイン）を形成する。
【０１０１】
ここまでの工程で、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１０２】
この後、ＭＩＳＦＥＴＱｎおよびＱｐ上に酸化シリコン膜等の層間絶縁膜と銅膜等の導電性膜を交互に堆積し、複数の配線を形成するのであるが、以下層間絶縁膜と配線の形成について図２６〜図３５を参照しながら詳細に説明する。
【０１０３】
まず、図２６に示すようにＭＩＳＦＥＴＱｎおよびＱｐ上にＣＶＤ法で膜厚７００nm〜８００nm程度の酸化シリコン膜を堆積した後、酸化シリコン膜を化学機械研磨法で研磨してその表面を平坦化することによって層間絶縁膜ＴＨ１を形成する。
【０１０４】
次に、層間絶縁膜ＴＨ１上にフォトレジスト膜を形成し（図示せず）、このフォトレジスト膜をマスクに層間絶縁膜ＴＨ１をエッチングすることにより半導体基板４０１主面のｎ+型半導体領域４１４およびｐ+型半導体領域４１５上にコンタクトホールＣ１を形成する。
【０１０５】
次いで、図２７に示すようにコンタクトホールＣ１内を含む層間絶縁膜ＴＨ１上に、ＣＶＤ法によりタングステン膜を堆積し、このタングステン膜を層間絶縁膜ＴＨ１が露出するまで化学機械研磨法により研磨することによってコンタクトホールＣ１内にプラグＰ１を形成する。なお、タングステン膜の堆積前に、薄いＴｉＮ膜を堆積し、プラグＰ１を、ＴｉＮ膜等からなるバリア膜とタングステン膜との積層構造としてもよい。
【０１０６】
次いで、層間絶縁膜ＴＨ１およびプラグＰ１上に、窒化シリコン膜Ｈ１ａおよび酸化シリコン膜Ｈ１ｂをＣＶＤ法により順次堆積し、これらの膜から成る配線溝用絶縁膜Ｈ１を形成する。第１層配線形成予定領域の配線溝用絶縁膜Ｈ１をエッチングすることにより配線溝ＨＭ１を形成する。なお、窒化シリコン膜Ｈ１ａは、前記エッチングの際のエッチングストッパーとして利用される。
【０１０７】
次に、図２８に示すように、配線溝ＨＭ１内を含む配線溝用絶縁膜Ｈ１上に窒化タングステンからなるバリア層Ｍ１ａをスパッタ法により堆積し、次いで、バリア層Ｍ１ａ上に、銅膜Ｍ１ｂをＣＶＤ法により形成する。
【０１０８】
この銅膜Ｍ１ｂは、Ｃｕ（銅）の化合物であるＣｕ（ＨＦＡＣ）2、Ｈ2ＯおよびＨ2を原料として形成する。なお、ＨＦＡＣは、（ＣＦ3ＣＯＣＨＣＯＣＦ3）-を意味する。
【０１０９】
このＣｕ（ＨＦＡＣ）2の有機化合物溶液を気化し、Ｈ2ＯおよびＨ2と反応させることにより成膜する。なお、有機化合物溶液としては、テトラヒドロフラン溶液等が挙げられる。ここで、Ｈ2ＯおよびＨ2の分圧比を図２９に示すグラフ（ａ’）より下の領域に位置するよう制御しつつ反応を起こさせる。
【０１１０】
このように制御するのは、Ｃｕ膜の成膜時に、Ｃｕの酸化を抑えるためである。このＣｕの酸化を抑えることができる理由についてもＲｕの場合と同様に説明することができる。
【０１１１】
つまり、この図２９は、系１（ＣｕＯ＋Ｈ2）と系２（Ｃｕ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものである。このlogｋ＝log[[Ｈ2Ｏ]eq／[Ｈ2]eq]（[Ｈ2Ｏ]eq：平衡状態におけるＨ2Ｏの分圧、[Ｈ2]eq：平衡状態におけるＨ2の分圧）により表される。また、この平衡定数ｋは、系１と系２とのギプスの自由エネルギーの差（ΔＧ）等により、ΔＧ＝−ＲＴlnｋより求めることができる。
【０１１２】
従って、このグラフ（ａ’）より上の領域に位置する条件下においては、Ｃｕが酸化される方向に平衡が移動してしまう。しかしながら、Ｈ2ＯおよびＨ2の分圧比を図２９に示すグラフ（ａ’）より下の領域に位置するよう制御しつつ、Ｃｕ膜を成膜すると、Ｃｕの酸化を抑えることができる。
【０１１３】
但し、Ｃｕ膜の成膜には、原料であるＣｕ（ＨＦＡＣ）2溶液を気化する必要があり、また、あまり高温で処理すると原料の分解が起こり得るため、反応温度は、１００〜２００℃（原料溶液の沸点以上）から５００℃程度が好ましいと思われる。
【０１１４】
このように、本実施の形態によれば、Ｃｕ（ＨＦＡＣ）2、Ｈ2ＯおよびＨ2を用い、さらに、Ｈ2ＯおよびＨ2の分圧比を図２９に示すグラフ（ａ’）より下の領域に位置するよう制御しつつ反応を起こさせたので、Ｃｕ膜の酸化を防ぎつつ、酸素や炭素もしくはこれらの化合物の含有量が少ない良好なＣｕ膜を形成することができる。
【０１１５】
また、このＣｕ膜Ｍ１ｂを、Ｈ2ＯおよびＨ2の分圧比を図３０に示すグラフ（ｂ）より下の領域に位置するよう制御しつつ反応を起こさせれば、成膜中のＣｕや、窒化タングステンからなるバリア層Ｍ１ａ中のＷの酸化を抑えることができる。
【０１１６】
図３０のグラフ（ｂ）は、系１（ＷＯ2＋Ｈ2）と系２（Ｗ＋Ｈ2Ｏ）との平衡状態における平衡定数ｋの対数を、反応温度について表したものである。前述したように、このlogｋ＝log[[Ｈ2Ｏ]eq／[Ｈ2]eq]（[Ｈ2Ｏ]eq：平衡状態におけるＨ2Ｏの分圧、[Ｈ2]eq：平衡状態におけるＨ2の分圧）により表され、この平衡定数ｋは、系１と系２とのギプスの自由エネルギーの差（ΔＧ）等により求めることができる。
【０１１７】
従って、このグラフ（ｂ）より上の領域に位置する条件下においては、Ｗが酸化される方向に平衡が移動してしまう。しかしながら、Ｈ2ＯおよびＨ2の分圧比を図３０に示すグラフ（ｂ）より下の領域に位置するよう制御しつつ、Ｃｕ膜を成膜すると、Ｃｕの酸化を抑えつつ、Ｗの酸化をも抑えることができる。
【０１１８】
従って、成膜中のＣｕや、窒化タングステンからなるバリア層Ｍ１ａ中のＷの酸化を抑えることができる。その結果、Ｃｕ膜Ｍ１ｂとプラグＰ１との間の導通不良を防止することができる。また、バリア層Ｍ１ａ中のＷの酸化を抑えることによりバリア性の低下を防ぐことができる。その結果、Ｃｕの絶縁膜中への拡散による配線間ショートを防止することができる。
【０１１９】
この銅膜Ｍ１ｂを、Ｃｕの陽イオンとヘキサフロロアセチルアセトン（ＣＦ3ＣＯＣＨＣＯＣＦ3）-およびトリメチルビニルシラン（ＣＨ2ＣＨＳｉ（ＣＨ3）3）の化合物であるＣｕ（ＨＦＡＣ）（ＴＭＶＳ）、Ｈ2ＯおよびＨ2を原料として形成してもよい。なお、ＨＦＡＣは、（ＣＦ3ＣＯＣＨＣＯＣＦ3）-を、ＴＭＶＳは、（ＣＨ2＝ＣＨＳｉ（ＣＨ3）3）を意味する。
【０１２０】
このＣｕ（ＨＦＡＣ）（ＴＭＶＳ）の有機化合物溶液を気化し、Ｈ2ＯおよびＨ2と反応させることにより成膜する。なお、有機化合物溶液としては、テトラヒドロフラン溶液等が挙げられる。このＣｕ膜の成膜の反応を、図３１に示す。この反応においてもＨ2Ｏが触媒的な働きをし、Ｈ2Ｏを添加することによって反応速度が大きくなる。
【０１２１】
この反応の際も、前述したように、Ｈ2ＯおよびＨ2の分圧比を図２９に示すグラフ（ａ’）より下の領域に位置するよう制御すれば、Ｃｕの酸化を抑えることができる。また、Ｈ2ＯおよびＨ2の分圧比を図３０に示すグラフ（ｂ）より下の領域に位置するよう制御すれば、Ｃｕの酸化を抑えつつ、Ｗの酸化をも抑えることができる。その結果、Ｃｕ膜Ｍ１ｂとプラグＰ１との間の導通不良や配線間ショートを防止することができる。
【０１２２】
次に、図３２に示すように、配線溝ＨＭ１外部の銅膜Ｍ１ｂおよびバリア層Ｍ１ａを化学機械研磨法により除去することにより銅膜Ｍ１ｂおよびバリア層Ｍ１ａから成る第１層配線Ｍ１を形成する。
【０１２３】
次に、図３３に示すように第１層配線Ｍ１上に、ＣＶＤ法によりシリコン窒化膜を堆積することにより銅拡散防止用絶縁膜Ｄ１を形成した後、層間絶縁膜ＴＨ２を形成する。層間絶縁膜ＴＨ２は、前記層間絶縁膜ＴＨ１と同様に形成する。
【０１２４】
次いで、層間絶縁膜ＴＨ２上に第１層配線Ｍ１のコンタクト領域上が開孔したレジスト膜（図示せず）を形成し、これをマスクに第１層配線Ｍ１の表面が露出するまで、層間絶縁膜ＴＨ２および銅拡散防止用絶縁膜Ｄ１を異方的にエッチングする。
【０１２５】
次いで、図３４に示すように、コンタクトホールＣ２内を含む層間絶縁膜ＴＨ２上に、ＴｉＮ等の高融点金属の窒化物を３０〜７０ｎｍ堆積することによりバリア層Ｐ２ａを形成する。次いで、バリア層Ｐ２ａ上に、ＣＶＤ法により２００〜５００ｎｍ程度のタングステン膜Ｐ２ｂを堆積する。なお、タングステン膜Ｐ２ｂは、コンタクトホールＣ２内を完全に埋め込むよう形成する。
【０１２６】
続いて、コンタクトホールＣ２外のタングステン膜Ｐ２ｂおよびバリア層Ｐ２ａを化学機械研磨により除去することにより、タングステン膜Ｐ２ｂおよびバリア層Ｐ２ａから成るプラグＰ２を形成する。
【０１２７】
次いで、図３５に示すように、プラグＰ２上に第２層配線Ｍ２を、第１層配線Ｍ１と同様に形成する。即ち、層間絶縁膜ＴＨ２およびプラグＰ２上に、窒化シリコン膜Ｈ２ａおよび酸化シリコン膜Ｈ２ｂを順次堆積し、これらの膜から成る配線溝用絶縁膜Ｈ２をエッチングすることにより配線溝ＨＭ２を形成する。次に、配線溝ＨＭ２内を含む配線溝用絶縁膜Ｈ２上に窒化チタンからなるバリア層Ｍ２ａを堆積し、次いで、バリア層Ｍ２ａ上に、銅膜Ｍ２ｂをＣＶＤ法により前述の条件で形成する。次に、配線溝ＨＭ２外部の銅膜Ｍ２ｂおよびバリア層Ｍ２ａを化学機械研磨により除去することにより銅膜Ｍ２ｂおよびバリア層Ｍ２ａから成る第２層配線Ｍ２を形成する。
【０１２８】
次いで、第２層配線Ｍ２上に、銅拡散防止絶縁膜Ｄ２および層間絶縁膜ＴＨ３を形成する。これらの膜は、前記銅拡散防止絶縁膜Ｄ１および層間絶縁膜ＴＨ１と同様に形成する。その後、銅拡散防止絶縁膜Ｄ２および層間絶縁膜ＴＨ３中にコンタクトホールＣ３を形成し、コンタクトホールＣ３内にプラグＰ３を形成する。このプラグＰ３は、プラグＰ２と同様に形成する。次いで、層間絶縁膜ＴＨ３およびプラグＰ３上に、配線溝用絶縁膜Ｈ１および配線溝ＨＭ１と同様に、配線溝用絶縁膜Ｈ３および配線溝ＨＭ３を形成し、第１層配線Ｍ１と同様に第３層配線Ｍ３を形成する。
【０１２９】
この配線上の銅拡散防止絶縁膜（Ｄ３、Ｄ４、Ｄ５）および層間絶縁膜（ＴＨ４、ＴＨ５）の形成、これら膜中のコンタクトホール内に形成されたプラグ（Ｐ４、Ｐ５）の形成およびプラグ上の配線（Ｍ４、Ｍ５）の形成を繰り返すことにより多層配線構造の半導体集積回路装置を形成することができる。
【０１３０】
続いて、第５層配線Ｍ５上に窒化シリコン膜および酸化シリコン膜等から成るパッシベーション膜４２０を形成し、このパッシベーション膜４２０の一部をエッチングにより除去することにより第５層配線Ｍ５上のボンディングパッド部を露出させる（図示せず）。次いで、露出した第５層配線Ｍ５上に金等からなるバンプ下地電極を形成し、バンプ下地電極上に金もしくは半田等からなるバンプ電極を形成する（図示せず）。
【０１３１】
この後、パッケージ基板等に実装され半導体集積回路装置が完成するが、それらの説明は省略する。
【０１３２】
なお、本実施の形態では、５層の配線を形成したが、５層以下もしくは５層以上の配線をしてもよい。また、本実施の形態においては、半導体素子としてＭＩＳＦＥＴＱｎおよびＱｐを形成したが、これらＭＩＳＦＥＴに限られず、バイポーラトランジスタ等のその他の素子を形成することもできる。また、ＣＶＤ法により形成された金属配線を有する半導体集積回路装置に広く適用することができる。
【０１３３】
（実施の形態５）
実施の形態１では、Ｒｕ膜の成膜時にＨ2ＯおよびＨ2の分圧比を制御したが、この膜をＨ2の代わりにアルコールを用いて成膜してもよい。
【０１３４】
以下、本実施形態のＤＲＡＭの製造方法を説明するが、Ｒｕ膜の成膜時に、還元剤としてＨ2の代わりにアルコールを用いる他は、実施の形態１の場合と同様であるため、Ｒｕ膜の成膜工程についてのみ以下に説明する。
【０１３５】
例えば、実施の形態１で説明した図１１のＷＮ膜２９の上部に、スパッタ法により膜厚１５ｎｍ程度のＲｕ膜（図示せず）を形成し、次いで、ＣＶＤ法により膜厚３０ｎｍ程度のＲｕ膜３０を堆積する(図１２参照)。
【０１３６】
ここで、このＲｕ膜３０を、Ｒｕ（ＨＦＡＣ）3、Ｈ2Ｏおよびアルコールを原料として形成する。このアルコールとしては、２級以下のアルコール、例えば、メタノール、エタノールもしくはイソプロピルアルコール等を用いることができる。
【０１３７】
まず、このＲｕ膜の成膜の反応機構について説明する。Ｒｕ（ＨＦＡＣ）3は、まず、Ｈ2Ｏと反応し（Ｈ2Ｏにより分解され）、水酸化物Ｒｕ（ＯＨ）3となる。次いで、この水酸化物Ｒｕ（ＯＨ）3がアルコール（Ｒ−ＯＨ）により還元され、Ｒｕが生成する。この際、アルコールは、酸化されアルデヒドもしくはケトンとなる。
【０１３８】
図３６に、イソプロピルアルコールを用いた場合の反応機構を示す。また、Ｒｕ（ＨＦＡＣ）3の代わりにＲｕ（ＤＰＭ）3を用いてもよい(図３７)。ここで、ＤＰＭとは、（（ＣＨ3）3ＣＣＯＣＨＣＯＣ（ＣＨ3）3）-を意味する。このような反応は、常温、大気圧下において、６８ｋＪ程度の発熱反応であり、容易に進行する。
【０１３９】
このように、本実施の形態によれば、Ｒｕ（ＨＦＡＣ）3、Ｈ2Ｏおよびアルコールを用いて、加水分解利用し、Ｒｕ膜を形成したので、実施の形態１で説明したように、膜質の良好なＲｕ膜を形成することができる。
【０１４０】
さらに、アルコールは、Ｈ2に比べ扱い易いため、容易にＲｕ膜を形成することができる。
【０１４１】
なお、本実施の形態においては、Ｒｕ膜を例に説明したが、Ｉｒ化合物、Ｈ2Ｏおよびアルコールを原料とし、Ｉｒ膜を形成すれば、同様の効果を得ることができる。
【０１４２】
また、実施の形態４で説明した配線を構成するＣｕ膜を、Ｃｕ化合物、Ｈ2Ｏおよびアルコールを原料とし、形成すれば、同様の効果を得ることができる。この配線部にＣｕ膜を有する半導体集積回路装置の製造方法も、還元剤としてＨ2の代わりにアルコールを用いる他は、実施の形態４の場合と同様と同様であるため、その説明を省略する。
【０１４３】
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１４５】
ＣＶＤ法により形成される金属膜、例えば、情報蓄積容量素子の下部電極を構成するＲｕ膜や配線を構成するＣｕ膜等の膜質を向上させることができる。
【０１４６】
また、ＣＶＤ法により形成される金属酸化膜膜、例えば、情報蓄積容量素子の容量絶縁膜を構成する酸化タンタル膜等の膜質を向上させることができる。
【０１４７】
また、ＣＶＤ法により形成される金属膜や金属酸化膜の下層に位置する金属膜や金属窒化膜の酸化を抑えることができ、導通不良を低減することができる。
【０１４８】
その結果、半導体集積回路装置の特性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】Ｒｕ膜形成時のＨ2ＯおよびＨ2の分圧比を示す図である。
【図１４】Ｒｕ膜の成膜の反応機構を示す図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図１８】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】Ｒｕ膜形成時のＨ2ＯおよびＨ2の分圧比を示す図である。
【図２０】Ｒｕ膜形成時のＨ2ＯおよびＨ2の分圧比を示す図である。
【図２１】Ｒｕ膜形成時のＨ2ＯおよびＨ2の分圧比を示す図である。
【図２２】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】酸化タンタル膜形成時のＨ2ＯおよびＨ2の分圧比を示す図である。
【図２４】酸化タンタル膜形成時のＨ2ＯおよびＨ2の分圧比を示す図である。
【図２５】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】Ｃｕ膜形成時のＨ2ＯおよびＨ2の分圧比を示す図である。
【図３０】Ｃｕ膜形成時のＨ2ＯおよびＨ2の分圧比を示す図である。
【図３１】Ｃｕ膜の成膜反応を示す図である。
【図３２】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３６】Ｒｕ膜の成膜反応を示す図である。
【図３７】Ｒｕ膜の成膜反応を示す図である。
【符号の説明】
１  半導体基板
２  素子分離
３  ｐ型ウエル
４  酸化シリコン膜
５  ゲート絶縁膜
６  ゲート電極
７  窒化シリコン膜
８  ｎ型半導体領域
９  窒化シリコン膜
１０  酸化シリコン膜
１１  コンタクトホール
１２  コンタクトホール
１３  プラグ
１４  酸化シリコン膜
１５  スルーホール
１６  プラグ
１７  酸化シリコン膜
１８  窒化シリコン膜
１９  スルーホール
２０  多結晶シリコン膜
２１  サイドウォールスペーサ
２２  プラグ
２３  バリア層
２４  酸化シリコン膜
２６  ハードマスク
２７  孔
２９  ＷＮ膜
３０  Ｒｕ膜
３０Ａ  下部電極
３２  酸化タンタル膜（Ｔａ2Ｏ5）
３３  上部電極
３３ａ  Ｒｕ膜
３３ｂ  Ｗ膜
３４  層間絶縁膜
２３０  Ｒｕ膜
３３２  酸化タンタル膜
４０１  半導体基板
４０２  素子分離溝
４０３  ｐ型ウエル
４０４  ｎ型ウエル
４０７  酸化シリコン膜
４０８  ゲート酸化膜
４０９  ゲート電極
４０９ａ  多結晶シリコン膜
４０９ｂ  Ｗ膜
４１０  窒化シリコン膜
４１１  ｎ-型半導体領域
４１２  ｐ-型半導体領域
４１３  サイドウォールスペーサ
４１４  ｎ+型半導体領域
４１５  ｐ+型半導体領域
４２０  パッシベーション膜
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子（キャパシタ）
Ｃ１  コンタクトホール
Ｃ２  コンタクトホール
Ｃ３〜Ｃ５  コンタクトホール
Ｄ１  銅拡散防止絶縁膜
Ｄ２〜Ｄ５  銅拡散防止絶縁膜
Ｈ１  配線溝用絶縁膜
Ｈ１ａ  窒化シリコン膜
Ｈ１ｂ  酸化シリコン膜
Ｈ２  配線溝用絶縁膜
Ｈ２ａ  窒化シリコン膜
Ｈ２ｂ  酸化シリコン膜
Ｈ３〜Ｈ５  配線溝用絶縁膜
ＨＭ１  配線溝
ＨＭ２  配線溝
ＨＭ３  配線溝
Ｌ  活性領域
Ｍ１  第１層配線
Ｍ１ａ  バリア層
Ｍ１ｂ  Ｃｕ（銅）膜
Ｍ２  第２層配線
Ｍ２ａ  バリア層
Ｍ２ｂ  銅膜
Ｍ３  第３層配線
Ｍ４  第４層配線
Ｍ５  第５層配線
Ｐ１  プラグ
Ｐ２  プラグ
Ｐ２ａ  バリア層
Ｐ２ｂ  タングステン膜
Ｐ３〜Ｐ５  プラグ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＴＨ１  層間絶縁膜
ＴＨ２  層間絶縁膜
ＴＨ３〜ＴＨ５  層間絶縁膜
【図１】
0004065670.tif 000002
【図２】
0004065670.tif 000003
【図３】
0004065670.tif 000004
【図４】
0004065670.tif 000005
【図５】
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【図６】
0004065670.tif 000007
【図７】
0004065670.tif 000008
【図８】
0004065670.tif 000009
【図９】
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【図１０】
0004065670.tif 000011
【図１１】
0004065670.tif 000012
【図１２】
0004065670.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0004065670.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
0004065670.tif 000030
【図３０】
0004065670.tif 000031
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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