(57)【特許請求の範囲】
【請求項１】
半導体の活性領域に形成されたボトム誘電体膜と、
電荷保持能力を有する電荷蓄積層を内部に含み、上記ボトム誘電体膜に積層された複数の誘電体膜と、
上記複数の誘電体膜に形成されたトップ誘電体膜と、
上記トップ誘電体膜に形成された電極と
を有し、
上記電荷蓄積層が、
窒化珪素または酸化窒化珪素からなる第１の窒化膜と、
上記第１の窒化膜に形成され、窒化珪素または酸化窒化珪素からなり、上記第１の窒化膜より電荷トラップ密度が高い第２の窒化膜と
を含み、
上記第１および第２の窒化膜は塩素を含み、
上記第１の窒化膜は上記第２の窒化膜より塩素濃度が高い、
不揮発性半導体記憶装置。
【請求項２】
半導体の活性領域に形成されたボトム誘電体膜と、
電荷保持能力を有する電荷蓄積層を内部に含み、上記ボトム誘電体膜に積層された複数の誘電体膜と、
上記複数の誘電体膜に形成されたトップ誘電体膜と、
上記トップ誘電体膜に形成された電極と
を有し、
上記電荷蓄積層が、
窒化珪素または酸化窒化珪素からなる第１の窒化膜と、
上記第１の窒化膜に形成され、窒化珪素または酸化窒化珪素からなり、上記第１の窒化膜より電荷トラップ密度が高い第２の窒化膜と、
上記第２の窒化膜と上記トップ誘電体膜との間に形成された窒化珪素または酸化窒化珪素からなり、上記第２の窒化膜より電荷トラップ密度が低い第３の窒化膜と
を含み、
上記第１、第２および第３の窒化膜は塩素を含み、
上記第１および第３の窒化膜は上記第２の窒化膜より塩素濃度が高い、
不揮発性半導体記憶装置。
【請求項３】
半導体の活性領域にボトム誘電体膜を形成し、上記ボトム誘電体膜に電荷保持能力を有する電荷蓄積層を含む複数の誘電体膜を形成し、上記複数の誘電体膜にトップ誘電体膜を形成し、上記トップ誘電体膜に電極を形成する不揮発性半導体記憶装置の製造方法であって、
上記複数の誘電体膜の形成工程は以下の諸工程、すなわち、
クロルシラン（ＳｉＨX1Ｃｌ4-X1(x1=1,2)）、クロルジシラン（Ｓｉ2Ｈy1Ｃｌ6-y1(y1=1,2,3,4)）または四塩化珪素（ＳｉＣｌ4）のいずれかを含む第１の原料ガスと窒素含有ガスとを用いた化学的気相堆積により第１の窒化膜を上記ボトム誘電体膜に形成する工程と、
上記第１の窒化膜の形成時に用いる上記第１の原料ガスより塩素の組成比が低いクロルシラン（ＳｉＨX2Ｃｌ4-X2(x2＞x1,x2=2,3)）、クロルジシラン（Ｓｉ2Ｈy2Ｃｌ6-y2(y2＞y1,y2=2,3,4,5)）、モノシラン（ＳｉＨ4）またはジシラン（Ｓｉ2Ｈ6）のいずれかを含む第２の原料ガスと窒素含有ガスとを用いた化学的気相堆積により第２の窒化膜を上記第１の窒化膜に形成する工程と、
を含む、
不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体の活性領域にボトム誘電体膜を形成し、上記ボトム誘電体膜に電荷保持能力を有する電荷蓄積層を含む複数の誘電体膜を形成し、上記複数の誘電体膜にトップ誘電体膜を形成し、上記トップ誘電体膜に電極を形成する不揮発性半導体記憶装置の製造方法であって、
上記複数の誘電体膜の形成工程に以下の諸工程、すなわち、
クロルシラン（ＳｉＨX1Ｃｌ4-X1(x1=1,2)）、クロルジシラン（Ｓｉ2Ｈy1Ｃｌ6-y1(y1=1,2,3,4)）または四塩化珪素（ＳｉＣｌ4）のいずれかを含む原料ガスと窒素含有ガスとを用いた化学的気相堆積により第１の窒化膜を上記ボトム誘電体膜に形成する工程と、
上記第１の窒化膜の形成時に用いる上記第１の原料ガスより塩素の組成比が低いジクロルシラン（ＳｉＨ2Ｃｌ2）からなる第２の原料ガスと窒素含有ガスとを用いた化学的気相堆積により第２の窒化膜を上記第１の窒化膜に形成する工程と、
を含む、
不揮発性半導体記憶装置の製造方法。
【請求項５】
上記第１の窒化膜の化学的気相堆積時の上記第１の原料ガスとして四塩化珪素（ＳｉＣｌ4）を用い、
上記第２の窒化膜の化学的気相堆積時の上記第２の原料ガスとして三塩化シラン（ＳｉＨＣｌ3），ジクロルシラン（ＳｉＨ2Ｃｌ2）またはモノシラン（ＳｉＨ4）を用いる、
請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
上記第１の窒化膜の化学的気相堆積時の上記第１の原料ガスとして三塩化シラン（ＳｉＨＣｌ3）を用い、
上記第２の窒化膜の化学的気相堆積時の上記第２の原料ガスとしてジクロルシラン（ＳｉＨ2Ｃｌ2），モノシラン（ＳｉＨ4）またはジシラン（Ｓｉ２Ｈ６）を用いる、
請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
上記第１の窒化膜の化学的気相堆積時の上記第１の原料ガスとしてジクロルシラン（ＳｉＨ2Ｃｌ2）を用い、
上記第２の窒化膜の化学的気相堆積時の上記第２の原料ガスとしてモノシラン（ＳｉＨ4）またはジシラン（Ｓｉ２Ｈ６）を用いる、
請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
上記窒素含有ガスとしてアンモニア（ＮＨ3）を用いる、
請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
上記窒素含有ガスとして、窒素により希釈したアンモニア（ＮＨ3）を用いる、
請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
上記窒素含有ガスとして、周波数５〜５００ＭＨｚの交流電磁場により電離した窒素を用いる、
請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
上記複数の誘電体膜の形成工程は、以下の諸工程、すなわち、
上記第２の窒化膜の形成時に用いる上記第２の原料ガスより塩素の組成比が高いクロルシラン（ＳｉＨX3Ｃｌ4-X3(x3＜x2,x3=1,2)）、クロルジシラン（Ｓｉ2 Ｈy3Ｃｌ6-y3(y3＜y2,y3=1,2,3,4)）または四塩化珪素（ＳｉＣｌ4）からなる第３の原料ガスと窒素含有ガスとを原料に用いた化学的気相堆積により、第３の窒化膜を上記第２の窒化膜上に形成する工程と、
をさらに含む、
請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
上記第２の窒化膜の化学的気相堆積時の上記第２の原料ガスとしてモノシラン（ＳｉＨ4）を用い、
上記第３の窒化膜の化学的気相堆積時の上記第３の原料ガスとしてジクロルシラン（ＳｉＨ2Ｃｌ2），三塩化シラン（ＳｉＨＣｌ3）または四塩化珪素（ＳｉＣｌ4）を用いる、
請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
上記第２の窒化膜の化学的気相堆積時の上記第２の原料ガスとしてジクロルシラン（ＳｉＨ2Ｃｌ2）を用い、
上記第３の窒化膜の化学的気相堆積時の上記第３の原料ガスとして三塩化シラン（ＳｉＨＣｌ3）または四塩化珪素（ＳｉＣｌ4）を用いる、
請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
上記第２の窒化膜の化学的気相堆積時の上記第２の原料ガスとして三塩化シラン（ＳｉＨＣｌ3）を用い、
上記第３の窒化膜の化学的気相堆積時の上記第３の原料ガスとして四塩化珪素（ＳｉＣｌ4）を用いる、
請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
上記窒素含有ガスとしてアンモニア（ＮＨ3）を用いる、
請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
上記窒素含有ガスとして、窒素により希釈したアンモニア（ＮＨ3）を用いる
請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
上記窒素含有ガスとして、周波数５〜５００ＭＨｚの交流電磁場により電離した窒素を用いる、
請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
上記トップ誘電体膜の形成時に上記第３の窒化膜の表面を熱酸化する、
請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
上記トップ誘電体膜の形成時に、ジクロルシラン（ＳｉＨ2Ｃｌ2），三塩化シラン（ＳｉＨＣｌ3）または四塩化珪素（ＳｉＣｌ4）と酸化二窒素（Ｎ2Ｏ）とを用いた化学的気相堆積により、二酸化珪素膜を上記第３の窒化膜に形成する、
請求項１１記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュＥＥＰＲＯＭ(Flash Electrically Erasable and Programmable ROM)に代表される不揮発性半導体記憶装置の電荷蓄積層の構造および作製法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリトランジスタにおける情報の保持は、チャネルが形成される半導体活性領域上で二酸化珪素に挟まれたポリシリコン、あるいは二酸化珪素に挟まれた窒化珪素等の層（以下、電荷蓄積層という）に電荷を蓄積することにより行われる。
十分な電荷保持時間の実現は、その半導体活性領域側の二酸化珪素膜（ボトム誘電体膜）を厚くすることで可能になる。一般に、ポリシリコンを電荷蓄積層とするＦＧ(Floating Gate) 型におけるボトム誘電体膜は約１０ｎｍ以上、窒化珪素膜を電荷蓄積層とするＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型におけるボトム誘電体膜は約３ｎｍ以上成膜することが必要である。また、電荷蓄積層上の酸化珪素膜（トップ誘電体膜）は、その上に積層されたゲート電極との間で電荷の移動を防ぐのに必要な厚さが必要である。
【０００３】
この電荷蓄積層への電荷の入力では、ゲート電極に電圧を印加しボトム誘電体膜に高い電界を生じさせる。一般に、この電界の強さおよびボトム誘電体膜厚に応じて決まる電気伝導機構、すなわちダイレクトトンネリング現象あるいはＦＮ(Fowler-Nordheim) トンネリング現象によりボトム誘電体膜内を電荷が伝導し、電荷蓄積層に注入される。このトンネリング現象を用いた電荷注入を、以下、“トンネル注入”という。トンネル注入は、チャネル全面から行う場合と、ソースまたはドレインの一方または双方から行う場合がある。
【０００４】
他の代表的な電荷注入方法としては、半導体活性領域でボトム誘電体膜の障壁高さを越えるまで電荷をエネルギー的に励起する方法がある。最も一般的な“チャネルホットキャリア（ホットエレクトロンまたはホットホール）注入”と呼ばれる方法では、ゲート電極両サイドの半導体活性領域内に設けたソース領域とドレイン領域間に電圧を印加し、かつゲート電極に電圧を印加してソースとドレイン間に反転層（チャネル）を形成し、ソース側から供給されチャネル内を走行するキャリアを加速させる。このキャリアはチャネル方向に印加されている電界からエネルギーを受けてドレイン端側でホットキャリアとなり、その一部が、ボトム誘電体膜とシリコンとのエネルギー障壁高さを越えて上記した電荷蓄積層に注入される。
なお、チャネルを形成せずにソース領域またはドレイン領域とゲート電極に高い電圧を印加し、その領域の表面部を強制的に反転させてバンド−バンド間トンネリングを発生させ、これにより発生した高エネルギー電荷を電荷蓄積層に注入する方法も知られている。
【０００５】
電荷蓄積層からの電荷の出力は、上記したトンネル注入時とは逆方向の電界を印加し、電荷蓄積層からチャネル側に電荷を強制的に引き抜くことで実現できる。また、蓄積された電荷と逆極性の電荷を電荷蓄積層に注入することでも、電荷を引く抜く場合と同様な効果が得られる。
【０００６】
このような電荷蓄積層内の電荷の有無または蓄積電荷量を検出する際には、ソースとドレイン間の電圧およびゲート電圧を所定の値にする。このときのバイアス条件を最適化すると、電荷の有無または蓄積電荷量に応じてチャネルの導電率が顕著に変化する。したがって、電荷蓄積層内の電荷の有無または蓄積電荷量がチャネル電流量またはドレイン電圧変化に効果的に変換され、これにより記憶情報の検出が可能となる。
【０００７】
【発明が解決しようとする課題】
電荷蓄積層が単一の窒化珪素膜または酸化窒化珪素膜からなる従来のＭＯＮＯＳ型メモリトランジスタでは、必要な電荷保持時間を確保するためにボトム誘電体膜厚を３ｎｍ以下に薄膜化できないといった課題があった。また、半導体活性領域とゲート電極間の誘電体膜厚を二酸化珪素換算で薄くできないため、低電圧化あるいは高速化が進まないという課題があった。
【０００８】
一方、従来のＭＯＮＯＳ型メモリトランジスタでは、ゲート電極と電荷蓄積層（窒化珪素膜）との間のトップ誘電体膜は二酸化珪素膜からなっていた。二酸化珪素膜内では水素原子は拡散しやすいために、素子作製直後に窒化珪素内に含まれる水素が二酸化珪素内を拡散し窒化珪素膜から抜けてしまうことがある。窒化珪素膜内で珪素と結合している水素の量は電荷トラップ量と正の相関がある。このため、素子作製直後に窒化珪素膜から水素が抜けると、窒化珪素内に存在する電荷トラップ量が減少し、その結果、デバイス特性の経時変化が生じている可能性があった。
【０００９】
本発明の第１の目的は、電荷蓄積層内で蓄積電荷の分布中心をチャネル側から出来るだけ離すことにより電荷保持特性を改善し、あるいは必要な電荷保持時間を維持しながらボトム誘電体膜を薄膜化して、結果として低電圧化および／または高速化を達成できる電荷蓄積層構造を有した不揮発性半導体記憶装置と、その製造方法を提供することにある。
本発明の第２の目的は、水素を閉じ込めて電荷トラップ量を形成直後の状態から減少させない電荷蓄積層構造を有し、デバイス特性の経時変化を抑制した不揮発性半導体記憶装置と、その製造方法を提供することにある。
【００１０】
本発明の第１の観点に係る不揮発性半導体記憶装置は、半導体の活性領域に形成されたボトム誘電体膜と、電荷保持能力を有する電荷蓄積層を内部に含み、上記ボトム誘電体膜に積層された複数の誘電体膜と、上記複数の誘電体膜に形成されたトップ誘電体膜と、
上記トップ誘電体膜に形成された電極とを有し、上記電荷蓄積層が、窒化珪素または酸化窒化珪素からなる第１の窒化膜と、上記第１の窒化膜に形成された窒化珪素または酸化窒化珪素からなり、上記第１の窒化膜より電荷トラップ密度が高い第２の窒化膜とを含む。
【００１１】
上記第２の窒化膜は、上記第１の窒化膜よりもシリコンダングリングボンド密度が高い。また、好適には、第２の窒化膜のシリコンダングリングボンド密度の上限は、絶縁性を確保できる限りにおいて、特に上限はない。
上記第２の窒化膜は、上記第１の窒化膜よりもシリコンダングリングボンド密度が高い。また、好適には、上記第１の窒化膜のシリコンダングリングボンド密度は、５×１０16ｃｍ-3以下であり、上記第２の窒化膜のシリコンダングリングボンド密度は、７×１０16ｃｍ-3以上である。
また、好適には、第２の窒化膜のシリコンダングリングボンド密度の上限は、絶縁性を確保できる限りにおいて、特に上限はない。
【００１２】
好適には、窒化珪素または酸化窒化珪素からなり上記第２の窒化膜より電荷トラップ密度が低い第３の窒化膜を、上記複数の誘電体膜内で上記第２の窒化膜と上記トップ誘電体膜との間に有する。
【００１３】
好適には、上記第１および第２の窒化膜は塩素を含み、上記第１の窒化膜は上記第２の窒化膜より塩素濃度が高い。
好適には、上記第１，第２および第３の窒化膜は塩素を含み、上記第１および第３の窒化膜は上記第２の窒化膜より塩素濃度が高い。
【００１４】
好適には、前記ボトム誘電体膜は、二酸化珪素ＳｉＯ2 ，酸化窒化珪素ＳｉＮX Ｏy ，酸化アルミニウムＡｌ2 Ｏ3 ，酸化タンタルＴａ2 Ｏ5 ，酸化ジルコニウムＺｒＯ2 ，酸化ハフニウムＨｆＯ2 のいずれかの材料からなる。
あるいは、好適には、２ｎｍ以下の二酸化珪素膜を上記半導体の活性領域上に有し、前記ボトム誘電体膜は、酸化窒化珪素ＳｉＮX Ｏy ，酸化アルミニウムＡｌ2 Ｏ3 ，酸化タンタルＴａ2 Ｏ5， 酸化ジルコニウムＺｒＯ2 ，酸化ハフニウムＨｆＯ2 のいずれかの材料からなる。
【００１５】
好適には、前記トップ誘電体膜は、二酸化珪素ＳｉＯ2 ，窒化珪素ＳｉＮX ，酸化窒化珪素ＳｉＮX Ｏy ，酸化アルミニウムＡｌ2 Ｏ3 ，酸化タンタルＴａ2 Ｏ5 ，酸化ジルコニウムＺｒＯ2 ，酸化ハフニウムＨｆＯ2 のいずれかの材料からなる。
【００１６】
本発明の第２の観点に係る不揮発性半導体記憶装置の製造方法は、半導体の活性領域にボトム誘電体膜を形成し、上記ボトム誘電体膜に電荷保持能力を有する電荷蓄積層を含む複数の誘電体膜を形成し、上記複数の誘電体膜にトップ誘電体膜を形成し、上記トップ誘電体膜に電極を形成する不揮発性半導体記憶装置の製造方法であって、上記複数の誘電体膜の形成工程は以下の諸工程、すなわち、クロルシラン（ＳｉＨX1Ｃｌ4-X1 (x1=1,2) ）、クロルジシラン（Ｓｉ2 Ｈy1Ｃｌ6-y1(y1=1,2,3,4) ）または四塩化珪素（ＳｉＣｌ4 ）のいずれかを含む第１の原料ガスと窒素含有ガスとを用いた化学的気相堆積により第１の窒化膜を上記ボトム誘電体膜に形成する工程と、上記第１の窒化膜の形成時に用いる上記第１の原料ガスより塩素の組成比が低いクロルシラン（ＳｉＨX2Ｃｌ4-X2 (x2＞x1, x2=2,3) ）、クロルジシラン（Ｓｉ2 Ｈy2Ｃｌ6-y2 (y2＞y1, y2=2,3,4,5) ）、モノシラン（ＳｉＨ4 ）またはジシラン（Ｓｉ2 Ｈ6 ）のいずれかを含む第２の原料ガスと窒素含有ガスとを用いた化学的気相堆積により第２の窒化膜を上記第１の窒化膜に形成する工程とを含む。
あるいは、好適には、半導体の活性領域にボトム誘電体膜を形成し、上記ボトム誘電体膜に電荷保持能力を有する電荷蓄積層を含む複数の誘電体膜を形成し、上記複数の誘電体膜にトップ誘電体膜を形成し、上記トップ誘電体膜に電極を形成する不揮発性半導体記憶装置の製造方法であって、上記複数の誘電体膜の形成工程に以下の諸工程、すなわち、クロルシラン（ＳｉＨX1Ｃｌ4-X1 (x1=1,2) ）、クロルジシラン（Ｓｉ2 Ｈy1Ｃｌ6-y1(y1=1,2,3,4) ）または四塩化珪素（ＳｉＣｌ4 ）のいずれかを含む原料ガスと窒素含有ガスとを用いた化学的気相堆積により第１の窒化膜を上記ボトム誘電体膜に形成する工程と、上記第１の窒化膜の形成時に用いる上記第１の原料ガスより塩素の組成比が低いジクロルシラン（ＳｉＨ2Ｃｌ2 ）からなる第２の原料ガスと窒素含有ガスとを用いた化学的気相堆積により第２の窒化膜を上記第１の窒化膜に形成する工程とを含む。
【００１７】
たとえば、好適には、上記第１の窒化膜の化学的気相堆積時の上記第１の原料ガスとして四塩化珪素ＳｉＣｌ4 を用い、上記第２の窒化膜の化学的気相堆積時の上記第２の原料ガスとして三塩化シランＳｉＨＣｌ3 ，ジクロルシランＳｉＨ2 Ｃｌ2 またはモノシランＳｉＨ4 を用いる。
あるいは、好適には、上記第１の窒化膜の化学的気相堆積時の上記第１の原料ガスとして三塩化シランＳｉＨＣｌ3 を用い、上記第２の窒化膜の化学的気相堆積時の上記第２の原料ガスとしてジクロルシランＳｉＨ2 Ｃｌ2 ，モノシランＳｉＨ4 またはジシランＳｉ２Ｈ６ を用いる。
あるいは、好適には、上記第１の窒化膜の化学的気相堆積時の上記第１の原料ガスとしてジクロルシランＳｉＨ2 Ｃｌ2 を用い、上記第２の窒化膜の化学的気相堆積時の上記第２の原料ガスとしてモノシランＳｉＨ4またはジシランＳｉ２Ｈ６を用いる。
【００１８】
好適には、上記窒素含有ガスとして、アンモニアＮＨ3 を用いる。
あるいは、好適には、上記窒素含有ガスとして、窒素により希釈したアンモニアＮＨ3 を用いる。
あるいは、好適には、上記窒素含有ガスとして、周波数５〜５００ＭＨｚの交流電磁場により電離した窒素を用いる。
【００１９】
好適には、上記複数の誘電体膜の形成工程は、以下の諸工程、すなわち、上記第２の窒化膜の形成時に用いる上記第２の原料ガスより塩素の組成比が高いクロルシランＳｉＨX3Ｃｌ4-X3 (x3＜x2, x3=1,2) 、クロルジシランＳｉ2 Ｈy3Ｃｌ6-y3 (y3＜y2, y3=1,2,3,4) または四塩化珪素ＳｉＣｌ4 からなる第３の原料ガスと窒素含有ガスとを原料に用いた化学的気相堆積により、第３の窒化膜を上記第２の窒化膜上に形成する工程と、をさらに含む。
【００２０】
たとえば、好適には、上記トップ誘電体膜の形成時に上記第３の窒化膜の表面を熱酸化する。
あるいは、好適には、上記トップ誘電体膜の形成時に、ジクロルシランＳｉＨ2 Ｃｌ2 ，三塩化シランＳｉＨＣｌ3 または四塩化珪素ＳｉＣｌ4 と酸化二窒素Ｎ2 Ｏ とを用いた化学的気相堆積により、二酸化珪素膜を上記第３の窒化膜上に形成する。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について、記憶素子としてｎチャネル型のメモリトランジスタを有する場合を例に図面を参照しながら説明する。なお、ｐチャネル型のメモリトランジスタは、以下の説明で不純物導電型を逆にすることで実現される。
【００２２】
第１実施形態
図１に、第１実施形態に係る不揮発性メモリトランジスタの断面構造を示す。また、図２は、電荷蓄積層の構造の詳細を示す図１の要部を拡大した図である。
【００２３】
このメモリトランジスタは、たとえばｐ型シリコンウエハなどの半導体基板、半導体基板内表面に形成されたｐウエル、またはＳＯＩ型基板分離構造のｐ型シリコン層（以下、単に基板ＳＵＢという）に形成されている。基板ＳＵＢの表面に、必要に応じて、たとえばＬＯＣＯＳ(Local Oxidation of Silicon)またはＳＴＩ(Shallow Trench Isolation)などにより形成された誘電体分離層ＩＳＯが形成されている。この誘電体分離層ＩＳＯが形成されていない基板表面部分が当該メモリトランジスタを含む素子が形成される活性領域となる。
【００２４】
活性領域上に、ボトム誘電体膜ＢＴＭ、電荷蓄積膜ＣＳ、トップ誘電体膜ＴＯＰ、およびゲート電極Ｇが積層されている。このゲート電極Ｇ自身、あるいは、ゲート電極Ｇに接続された図示しない上層配線層により、メモリセルアレイのワード線が構成される。
【００２５】
ボトム絶縁膜ＢＭＴは、たとえば１ｎｍ〜数ｎｍ程度の膜厚を有する二酸化珪素ＳｉＯ2 の膜からなる。
電荷蓄積膜ＣＳは、図２に示すように、主にポテンシャルバリアとして機能する第１窒化膜ＣＳ１と、第１窒化膜ＣＳ１上に形成され、主に電荷蓄積手段として機能する第２窒化膜ＣＳ２とからなる。第１および第２窒化膜ＣＳ１，ＣＳ２は、窒化珪素ＳｉＮX または酸化窒化珪素(silicon oxynitride)ＳｉＯX Ｎy （ｘ，ｙ＞０）からなる。
トップ誘電体膜ＴＰＯは、たとえばＣＶＤにより作製した二酸化珪素膜からなり、その膜厚は３ｎｍ〜１０ｎｍ程度である。
ゲート電極Ｇは、ＣＶＤ法により形成し高濃度に不純物がドーピングされた多結晶珪素、または、多結晶珪素と、その上に形成されたＷＳｉ2 ，ＴｉＮ，ＴａＳｉ2 ，ＴｉＳｉ2 ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ａｕ等との蓄積膜からなる。
【００２６】
このような構成のゲート積層構造の両側のシリコン活性領域内表面に、いわゆるＬＤＤ(Lightly Doped Drain) を有した２つのソース・ドレイン不純物領域Ｓ／Ｄが互いに離れて形成されている。動作時の電圧印加方向に応じて、この２つのソース・ドレイン不純物領域Ｓ／Ｄの一方がソース、他方がドレインとして機能する。
また、ゲート積層構造の両側面には、いわゆるサイドウォールと称せられる絶縁層ＳＷが形成されている。サイドウォールＳＷ直下に位置する活性領域に、ｎ型不純物が比較的低濃度で浅く導入されることにより、ソース・ドレイン不純物領域Ｓ／Ｄのｎ- 不純物領域（ＬＤＤ）が形成されている。また、サイドウォールＳＷを自己整合マスクとして、その両外側にｎ型不純物を比較的高濃度で深くまで導入することにより、ソース・ドレイン不純物領域Ｓ／Ｄの主体をなすｎ+不純物領域が形成されている。
なお、２つのソース・ドレイン不純物領域Ｓ／Ｄの間の活性領域部分が、当該メモリトランジスタのチャネル形成領域ＣＨである。
【００２７】
以下、このメモリトランジスタの製造方法を、図面を参照しながら説明する。ここで、図３〜図１０は、第１実施形態に係るメモリトランジスタの製造における断面図である。
図３に示すように、基板ＳＵＢ上にＬＯＣＯＳ法またはＳＴＩ法により誘電体分離層ＩＳＯを形成する。また、必要に応じて、メモリトランジスタのしきい値電圧を調整するための不純物ドーピングを、たとえばイオン注入法により行う。
【００２８】
８００℃から１０００℃に昇温した基板ＳＵＢの表面をＯ2 またはＮ2 Ｏに曝すことにより、１ｎｍ程度の二酸化珪素膜を形成する。基板温度を８００℃から１０００℃に保った状態で、二酸化珪素膜の表面をアンモニアＮＨ3 に数１０分間曝し、二酸化珪素膜表面を窒化する。この高温窒化処理は、つぎの窒化珪素膜の堆積時のインキュベーション時間を低減するためである。これにより、図４に示すように、約１ｎｍのボトム誘電体膜ＢＴＭが基板ＳＵＢのＳｉ活性領域上に形成される。
【００２９】
基板温度を６００℃から８００℃の範囲内に下げ、四塩化珪素（テトラクロルシラン）ＳｉＣｌ4 とアンモニアＮＨ3 を、それぞれ１０ｓｃｃｍから５００ｓｃｃｍの範囲内の所定流量で、かつチャンバ内の圧力が数１００ｍＴｏｒｒとなる条件で流し、窒化珪素のＣＶＤを行う。所定時間経過後にＣＶＤを止めると、図５に示すように、数ｎｍの窒化珪素膜（第１窒化膜ＣＳ１）がボトム誘電体膜ＢＴＭ上に形成される。
【００３０】
続いて、原料ガスを変更してＣＶＤし、第２窒化膜ＣＳ２を形成する。すなわち、同じ基板温度を保ったまま、あるいは６００℃から８００℃の範囲内で基板温度を必要に応じて変え、ジクロルシランＳｉＨ2 Ｃｌ2 とアンモニアＮＨ3 を、それぞれ１０ｓｃｃｍから５００ｓｃｃｍの範囲内の所定流量で、かつチャンバ内の圧力が数１００ｍＴｏｒｒとなる条件で流し、窒化珪素のＣＶＤを行う。所定時間経過後にＣＶＤを止めると、図６に示すように、数ｎｍの窒化珪素膜（第２窒化膜ＣＳ２）が第１窒化膜ＣＳ１上に形成される。
【００３１】
さらに、導入ガスを二酸化珪素の形成ガスに変更してＣＶＤし、トップ誘電体膜ＴＯＰを形成する。すなわち、同じ基板温度を保ったまま、あるいは６００℃から８００℃の範囲内で必要に応じて変え、ジクロルシランＳｉＨ2 Ｃｌ2 と酸化二窒素Ｎ2 Ｏを、それぞれ数１００ｓｃｃｍの所定流量で、かつチャンバ内の圧力が数１００ｍＴｏｒｒとなる条件で流し、二酸化珪素のＣＶＤを行う。所定時間経過後にＣＶＤを止めると、図７に示すように、数ｎｍの二酸化珪素膜（トップ誘電体膜ＴＯＰ）が第２窒化膜ＣＳ２上に形成される。
なお、このＣＶＤに代えて、第２窒化膜ＣＳ２表面の熱酸化により、あるいは熱酸化とＣＶＤの組合せによりトップ誘電体膜ＴＯＰを形成してもよい。この熱酸化時の第２窒化膜ＣＳ２の膜減りを考慮して、図６の工程で予め、第２窒化膜ＣＳ２を最終膜厚より厚く堆積しておく。
【００３２】
ゲート電極Ｇとなる高濃度不純物がドーピングされた多結晶珪素を、トップ誘電体膜ＴＯＰ上にＣＶＤする。この多結晶珪素の形成では、モノシラン（ＳｉＨ4 ），ジクロルシラン（ＳｉＣｌ2 Ｈ2 ），テトラクロルシラン（ＳｉＣｌ4 ）などの珪素原子を含むガスを原料としたＣＶＤ法、または、多結晶珪素をターゲットとしたスパッタリング法を用いる。ここでは、基板温度６５０℃としたＣＶＤにより多結晶珪素を堆積し、必要に応じて、多結晶珪素上に、金属、高融点金属、その金属シリサイドを含む合金などからなる低抵抗化層を形成する。低抵抗化層の材料としては、銅（Ｃｕ），アルミニウム（Ａｌ），金（Ａｕ），タングステン（Ｗ），チタン（Ｔｉ），タングステンシリサイド（ＷＳｉ2 ），タンタルシリサイド（ＴａＳｉ2 ），チタンナイトライド（ＴｉＮ）などを用いる。このように形成されたゲート電極Ｇの厚さは、５０ｎｍ〜２００ｎｍ程度である（図８）。
【００３３】
とくに図示しないが、必要に応じてドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜あるいはレジストをマスクとして異方性のあるエッチング、たとえばＲＩＥ(Reactive Ion Etching)を行う。これにより、図９に示すように、ゲート電極Ｇ，トップ誘電体膜ＴＯＰ，電荷蓄積膜ＣＳがパターンニングされる。
【００３４】
つぎに、ゲート積層膜を自己整合マスクとしボトム誘電体膜ＢＴＭをスルー膜として、Ｓｉ活性領域の表面にｎ型不純物を低濃度でイオン注入し、ｎ- 不純物領域（ＬＤＤ領域，図ではＮ- で示す）を形成する。このイオン注入では、たとえば砒素イオン（Ａｓ+ ）を１〜５×１０13ｃｍ-2ほどの密度でドーピングする。
その後、全面にＣＶＤによりＳｉＯ2 膜を１００ｎｍ〜２００ｎｍ程度堆積し、これをＲＩＥ等の異方性エッチングによりエッチバックする。これにより、図１０に示すように、ゲートの積層膜Ｇ，ＴＯＰおよびＣＳの側面にサイドウォールＳＷが形成される。
【００３５】
この状態で、サイドウォールＳＷ外側のＳｉ活性領域にｎ型不純物を高濃度でイオン注入し、ソース・ドレイン不純物領域Ｓ／Ｄを形成する（図１）。このイオン注入では、たとえば、ゲートの積層膜およびサイドウォールＳＷをマスクとして自己整合的にＡｓ+ を１〜５×１０15ｃｍ-2ほどの密度でドーピングする。その後、層間誘電体膜および配線層の形成を行って、当該メモリトランジスタを完成させる。
【００３６】
つぎに、第１実施形態に係るメモリトランジスタの第１のバイアス設定例および動作を説明する。
書き込み時に、基板ＳＵＢの電位を基準として２つのソース・ドレイン領域Ｓ／Ｄを０Ｖで保持し、ゲート電極Ｇに正の電圧、たとえば１０Ｖを印加する。このとき、チャネル形成領域ＣＨに電子が蓄積されて反転層が形成され、その反転層内の電子の一部がボトム誘電体膜ＢＴＭおよび第１窒化膜ＣＳ１をトンネル効果により伝導し、主に第２窒化膜ＣＳ２内に形成された電荷トラップに捕獲される。
【００３７】
読み出し時に、基板ＳＵＢの電位を基準としてソース・ドレイン領域Ｓ／Ｄの一方に０Ｖを印加し、他方にたとえば１．５Ｖを印加し、電荷蓄積膜ＣＳ内の捕獲電子数をしきい値電圧に影響がでるまで変化させない範囲の電圧、たとえば２．５Ｖをゲート電極Ｇに印加する。このバイアス条件下、電荷蓄積膜ＣＳ内の捕獲電子の有無または捕獲電子量に応じてチャネルの導電率が顕著に変化する。すなわち、電荷蓄積膜ＣＳに電子が十分注入されている場合、電荷蓄積膜ＣＳに電子が十分注入されていない場合と比較して蓄積電子がチャネルの電位を相対的に上昇させチャネル内の電子密度を減少させるためソースとドレイン間の伝導度が小さい。逆に、電荷蓄積膜ＣＳに電子が十分注入されていない場合は、チャネルの電位が相対的に低く、ソースとドレイン間の伝導度が大きくなる。このチャネルの伝導度の差は、チャネルの電流量またはドレイン電圧変化に効果的に変換される。このチャネルの電流量またはドレイン電圧変化を、たとえばセンスアンプなどの検出回路で増幅し記憶情報として外部に読み出す。
なお、この第１のバイアス設定例では、書き込みをチャネル全面で行ったため、ソースとドレインの電圧印加方向を上記と逆にしても読み出しが可能である。
【００３８】
消去時に、基板ＳＵＢの電位を基準とし２つのソース・ドレイン領域Ｓ／Ｄの双方に０Ｖを印加し、ゲート電極Ｇに負の電圧、たとえば−１０Ｖを印加する。このとき、電荷蓄積膜ＣＳ内で保持されていた電子がボトム誘電体膜ＢＴＭおよび第１窒化膜ＣＳ１をトンネルしてチャネル形成領域ＣＨに強制的に引き抜かれる。これにより、メモリトランジスタは、その電荷蓄積膜ＣＳ内の捕獲電子量が十分低い書き込み前の状態（消去状態）に戻される。
【００３９】
つぎに、第１実施形態に係るメモリトランジスタの第２のバイアス設定例および動作を説明する。
書き込み時に、基板ＳＵＢの電位を基準として２つのソース・ドレイン領域Ｓ／Ｄの一方に０Ｖ、他方に５Ｖを印加し、ゲート電極Ｇに正の電圧、たとえば１０Ｖを印加する。このとき、チャネル形成領域ＣＨに電子が蓄積されて反転層が形成され、その反転層内にソースから供給された電子がソースとドレイン間の電界により加速されてドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が、主に第１窒化膜ＣＳ１で規定されるポテンシャル障壁高さより高いエネルギーを持つと、それらの電子は散乱過程によってボトム誘電体膜ＢＴＭを透過しトンネル効果により第１窒化膜ＣＳ１のポテンシャル障壁を乗り越え、主に第２窒化膜ＣＳ２内に形成された電荷トラップに捕獲される。
【００４０】
読み出しは、第１のバイアス設定例と同様に行う。ただし、第２のバイアス設定例では、書き込み時に５Ｖを印加したドレイン側に電荷が蓄積されるため、読み出しでは、この電荷蓄積側がソースとなるようにソースとドレイン間に電圧を印加する必要がある。
消去時では、第１のバイアス設定時と同様にＦＮトンネリングを用いるか、または、バンド−バンド間トンネリングを用いる。後者の方法では、基板電位を基準としてソース・ドレイン領域Ｓ／Ｄの一方または双方に５Ｖを印加し、５Ｖを印加しないソース・ドレイン領域Ｓ／Ｄは０Ｖで保持し、ゲート電極Ｇに−５Ｖを印加する。５Ｖを印加したソース・ドレイン領域Ｓ／Ｄの表面が空乏化し、その空乏層内が高電界となるためにバンド−バンド間トンネル電流が発生する。バンド−バンド間トンネル電流に起因した正孔は電界で加速されて高エネルギーを得る。この高いエネルギーの正孔はゲート電圧に引きつけられて電荷蓄積膜ＣＳ内の電荷トラップに注入される。その結果、電荷蓄積膜内の蓄積電子は注入された正孔により電荷が打ち消され、当該メモリトランジスタが消去状態、すなわちしきい値電圧が低い状態に戻される。
【００４１】
つぎに、第１実施形態に係るメモリトランジスタの第３のバイアス設定例および動作を説明する。バイアス設定の基本は第２のバイアス設定例と同様であるが、この第３のバイアス設定例では２ビットを１メモリトランジスタ内に記憶する動作を説明する。
第１の情報の書き込み時に、基板ＳＵＢの電位を基準として２つのソース・ドレイン領域Ｓ／Ｄの一方に０Ｖ、他方に５Ｖを印加し、ゲート電極Ｇに正の電圧、たとえば１０Ｖを印加する。このとき、チャネル形成領域ＣＨに電子が蓄積されて反転層が形成され、その反転層内にソースから供給された電子がソースとドレイン間の電界により加速されてドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が、主に第１窒化膜ＣＳ１で規定されるポテンシャル障壁高さより高いエネルギーを持つと、それらの電子は散乱過程によってボトム誘電体膜ＢＴＭを透過しトンネル効果により第１窒化膜ＣＳ１のポテンシャル障壁を乗り越え、主に第２窒化膜ＣＳ２内に形成された電荷トラップに捕獲される。
第２の情報の書き込み時に、２つのソース・ドレイン領域Ｓ／Ｄの電圧を上記した第１の情報の書き込み時と逆にする。上記した第１の情報の書き込み時には、５Ｖを印加したソース・ドレイン領域Ｓ／Ｄ側からチャネルホットエレクトロンが注入され、電荷蓄積膜ＣＳの他方端部を中心とした一部の領域に電子が捕獲されている。これに対し、この第２の情報の書き込みでは、電荷蓄積膜ＣＳの一方端部側に第１の情報とは独立に２値情報（第２の情報）を書き込むために、２つのソース・ドレイン領域Ｓ／Ｄの他方に０Ｖを印加し、一方に５Ｖを印加する。０Ｖを印加した他方のソース・ドレイン領域Ｓ／Ｄから供給された電子は、５Ｖを印加した一方のソース・ドレイン領域Ｓ／Ｄ側でホットエレクトロン化し、電荷蓄積膜の一方側の一部に注入される。なお、この第３の動作例で２つの２ビット情報が互いに重ならないように、電子の注入量およびメモリトランジスタのゲート長が決められる。
【００４２】
この２ビット情報の読み出しでは、読み出し対象の情報が書き込まれた側に近いほうのソース・ドレイン領域Ｓ／Ｄがソースとなるように、ソースとドレイン間の電圧印加方向が決められる。
第１の情報を読み出す際には、第１の情報に近い他方のソース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、一方のソース・ドレイン領域Ｓ／Ｄに１．５Ｖを印加し、電荷蓄積膜ＣＳ内の捕獲電子数をしきい値電圧に影響がでるまで変化させない範囲の電圧、たとえば２．５Ｖをゲート電極Ｇに印加する。このバイアス条件下、電荷蓄積膜ＣＳ内のソース側端部に存在する捕獲電子の有無または捕獲電子量に応じてチャネルの導電率が顕著に変化する。すなわち、電荷蓄積膜ＣＳのソース側端部に電子が十分注入されている場合、電荷蓄積膜ＣＳのソース側端部に電子が十分注入されていない場合と比較して蓄積電子がチャネルのソース側部分の電位を相対的に上昇させチャネル内の電子密度を減少させるためソースとドレイン間の伝導度が小さい。このとき、ドレイン側近傍ではドレイン電圧によって電子に対するポテンシャルが、電荷蓄積膜ＣＳのドレイン側端部の電子の有無にかかわらず低くなっている。また、この読み出し時にドレイン端部がピンチオフ状態となるため、電荷蓄積膜ＣＳのドレイン側端部の電子の有無がチャネルの伝導度に対する影響が小さくなる。すなわち、トランジスタのしきい値電圧は、より低い電界のソース側の捕獲電子の量を反映したものとなるため、このバイアス条件下では第１の情報が検出回路によって読み出される。
一方、第２の情報を読み出す際には、第２の情報に近い一方のソース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、他方のソース・ドレイン領域Ｓ／Ｄに１．５Ｖを印加し、ゲート電極Ｇに２．５Ｖを印加する。このバイアス条件下では、一方のソース・ドレイン領域Ｓ／Ｄ側が低電界となるため、上記した第１の情報の読み出し時と同様な原理で第２の情報が読み出される。
【００４３】
消去時では、第１のバイアス設定時と同様にＦＮトンネリングを用いるか、または、第２のバイアス設定時と同様にバンド−バンド間トンネリングを用いる。
【００４４】
第１実施形態に係るメモリトランジスタは、電荷蓄積膜ＣＳを複数の窒化膜ＣＳ１，ＣＳ２により構成したことに特徴を有する。
第１および第２窒化膜ＣＳ１，ＣＳ２をＣＶＤにより形成する際に用いる塩素含有ガスの種類が異なる。前記したように、第１窒化膜ＣＳ１形成時の塩素含有ガスとして四塩化珪素（テトラクロルシラン）ＳｉＣｌ4 を用い、第２窒化膜ＣＳ２形成時の塩素含有ガスとしてジクロルシランＳｉＨ2 Ｃｌ2 を用いている。本願明細書において、塩素含有ガスとして四塩化珪素（テトラクロルシラン：ＴＣＳ）ＳｉＣｌ4 を用いて作製した窒化膜をＴＣＳ−ＳｉＮ膜と称し、塩素含有ガスとしてジクロルシラン（ＤＣＳ）ＳｉＨ2 Ｃｌ2 を用いて作製した窒化膜をＤＣＳ−ＳｉＮ膜と称する。
【００４５】
原料ガスが四塩化珪素ＳｉＣｌ4 であるか、ジクロルシランＳｉＨ2 Ｃｌ2 であるかの違いにより、窒化膜中のシリコンダングリングボンド密度に差が現れる。一般に、シリコンの４本の結合手のうち、未結合手をシリコンダングリングボンドと呼ぶが、窒化膜中のシリコンダングリングボンドは、自由電子の捕獲、電気伝導度に影響する。シリコンダングリングボンド密度が大きいほど、電荷トラップ密度が大きい膜、電気伝導度の大きい膜となる。
【００４６】
シリコンダングリングボンドは、ＥＳＲ（電子スピン共鳴）測定にて観測される量である。図１１に、ＤＣＳ−ＳｉＮ膜とＴＣＳ−ＳｉＮ膜のＥＳＲ測定における微分型の信号波形の一例を示す。
図１１（ａ）は、シリコン基板に１ｎｍの二酸化珪素膜と８ｎｍのＤＣＳ−ＳｉＮ膜の積層膜を形成した試料の測定結果を示し、図１１（ｂ）は、シリコン基板に１ｎｍの二酸化珪素膜と８ｎｍのＴＣＳ−ＳｉＮ膜の積層膜を形成した試料の測定結果を示す。
【００４７】
図１１より、ＤＣＳ−ＳｉＮ膜には、ＴＣＳ−ＳｉＮ膜では観測されないピークＡが現れていることがわかる。すなわち、ＤＣＳ−ＳｉＮ膜には、ＴＣＳ−ＳｉＮ膜には含まれないシリコンダングリングボンドがあることがわかる。なお、ＤＣＳ−ＳｉＮ膜とＴＣＳ−ＳｉＮ膜に共通のピークＢは、シリコン基板のシリコンダングリングボンドによるものであると考えられる。
【００４８】
図１１に示したＥＳＲの微分型の信号波形から、積分型の信号波形を算出し、当該積分型の信号波形の面積を算出することによりシリコンダングリングボンド密度が算出される。図１２に、ＤＣＳ−ＳｉＮ膜とＴＣＳ−ＳｉＮ膜のシリコンダングリングボンド密度の算出結果の一例を示す。
図１２では、ＤＣＳ−ＳｉＮ膜のシリコンダングリングボンド密度の算出結果については、ＤＣＳ−ＳｉＮ膜を成膜した同じ一つのウェーハから切り出した異なる２つの試料を測定し、ＤＣＳ−ＳｉＮ（１）、ＤＣＳ−ＳｉＮ（２）としている。
【００４９】
図１２に示すように、ＤＣＳ−ＳｉＮ膜（１）および（２）のシリコンダングリングボンド密度は、それぞれ１．７４×１０17ｃｍ-3および０．９５×１０17ｃｍ-3であり、一方、ＴＣＳ−ＳｉＮ膜のシリコンダングリングボンド密度は、検出限界の０．５×１０17ｃｍ-3以下である。
複数の試料の測定結果から、ＤＣＳ−ＳｉＮ膜のシリコンダングリングボンド密度は、原料ガスの流量比や、ＣＶＤ温度などの成膜条件などを変えることによって、調節することができ、その範囲は、略０．７０×１０17ｃｍ-3以上であった。
【００５０】
一方、ＴＣＳ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜の電荷トラップ密度の違いが、図１３に示すメモリヒス特性から確認できる。
この測定では、四塩化珪素ＳｉＣｌ4 を用いて作製した窒化珪素（ＴＣＳ−ＳｉＮ）を単一の電荷保持膜として含むメモリトランジスタと、ジクロルシランＳｉＨ2 Ｃｌ2 を用いて作製した窒化珪素（ＤＣＳ−ＳｉＮ）を単一の電荷保持膜として含むメモリトランジスタとを比較した。比較の結果、ＤＣＳ−ＳｉＮを有するメモリトランジスタの閾値ウインドウが、ＴＣＳ−ＳｉＮを有するメモリトランジスタの閾値ウインドウより約１．５Ｖほど大きいことが分った。この差を電荷密度に換算すると、ＤＣＳ−ＳｉＮは、その蓄積電子密度がＴＣＳ−ＳｉＮより約４０％大きく、蓄積正孔密度が約７０％大きい。なお、この電荷密度差は成膜条件等を変えることで、さらに大きくすることが可能である。
【００５１】
上述した測定結果は、以下のように理解できる。すなわち、四塩化珪素ＳｉＣｌ4 はジクロルシランＳｉＨ2 Ｃｌ2 より塩素の組成比が大きいため、第１窒化膜ＣＳ１は、第２窒化膜ＣＳ２より塩素の含有率が高い。したがって、第１窒化膜ＣＳ１は、窒化珪素内に珪素−水素結合基（Ｓｉ−Ｈボンド）よりも結合エネルギーの大きく安定な珪素−塩素結合基（Ｓｉ−Ｃｌボンド）が多く含まれることから、第１窒化膜ＣＳ１は、第２窒化膜ＣＳ２に比べシリコンダングリングボンド密度が低い。
一方、成膜直後のＤＣＳ−ＳｉＮ膜は、成膜直後のＴＣＳ−ＳｉＮ膜よりＳｉ−Ｈボンドが多く含まれる。Ｓｉ−Ｈボンドは水素が抜ける過程でシリコンダングリングボンドを発生させる可能性が高い。
従って、ジクロルシランＳｉＨ2 Ｃｌ2 を用いて作製した窒化膜ＣＳ２（ＤＣＳ−ＳｉＮ膜）のシリコンダングリングボンド密度は、四塩化珪素ＳｉＣｌ4 を用いて作製した窒化膜ＣＳ１（ＴＣＳ−ＳｉＮ膜）のシリコンダングリングボンド密度より高くなり、Ｓｉ−Ｈボンド密度と電荷トラップ密度は正の相関があることから、電荷トラップ密度もそれに応じて高くなる。
【００５２】
本実施形態に係るメモリトランジスタは、シリコンダングリングボンド密度が低いＴＣＳ−ＳｉＮ（またはＴＣＳ−ＳｉＯＮ）を半導体基板ＳＵＢ側に配置することで、シリコンダングリングボンド密度が高いＤＣＳ−ＳｉＮ（またはＤＣＳ−ＳｉＯＮ）を半導体基板ＳＵＢから離している。したがって、電荷蓄積膜ＣＳの二酸化珪素膜換算での厚さを従来と同じとした場合、チャネル形成領域ＣＨと垂直な軸における電荷トラップの平均的位置が従来よりゲート電極Ｇ側に移動する。その結果、保持電荷がチャネル側に抜けにくくなり、電荷保持特性が向上する。また、従来と同じ電荷保持特性としたときの電荷蓄積膜ＣＳ自体の厚さを薄くでき、その分、ゲートに印加する電圧を低くでき、あるいは書き込みまたは消去動作が速くなる。
【００５３】
ところで、電子を電荷蓄積膜ＣＳに注入する際に、珪素からなるチャネル形成領域内の電子に対する二酸化珪素（ボトム誘電体膜ＢＴＭ）が作るポテンシャル障壁高さ、すなわち、珪素の伝導帯端と二酸化珪素の伝導帯端のエネルギー差は注入に必要なゲート電圧値を決定するパラメータの一つとなる。従来構造、すなわち電荷蓄積膜が単層膜の場合、チャネル内電子に対する二酸化珪素のポテンシャル障壁高さは約３．２ｅＶであった。このため、ボトム誘電体膜ＢＴＭ内の電場をＦＮトンネリングが起こる領域、すなわち膜厚方向の電界強度で７ＭｅＶ／ｃｍ以上に高めることが必要となる。また、ホットエレクトロン注入書き込みを行う場合、チャネル内電子のエネルギーをポテンシャル障壁高さ３．２ｅＶ以上にまでホット化する電圧をソースとドレイン間に印加しなければならない。これらは、動作電圧の低電圧化を妨げる要因となっていた。
【００５４】
本実施形態に係るメモリトランジスタでは、第１窒化膜ＣＳ１と第２窒化膜ＣＳ２間でシリコンダングリングボンド密度の差を十分大きくすると、第２窒化膜ＣＳ２が主な電荷蓄積手段として機能し、第１窒化膜ＣＳ１は電荷蓄積手段としては余り機能しない。その結果、第２窒化膜ＣＳ２と半導体基板ＳＵＢとの間にある第１窒化膜ＣＳ１は、ポテンシャルバリアとしての役割が増す。このことは、従来３ｎｍ程度が膜厚の限界であったボトム誘電体膜ＢＴＭを１ｎｍ程度と薄くすることができる利点をもたらす。ボトム誘電体膜厚を１ｎｍまで薄くするとポテンシャルバリアとして殆ど働かないことから、その場合に必要なメモリトランジスタのポテンシャルバリアは、主に第１窒化膜ＣＳ１の存在によって確保されることとなる。上記したようにボトム誘電体膜ＢＴＭとして従来用いられていた二酸化珪素膜のポテンシャルバリア高さは３．２ｅＶであるが、ＴＣＳ−ＳｉＮのポテンシャルバリア高さは最大でも２．１ｅＶと低い。このため、従来と同じ電荷保持特性が得られるように電荷蓄積膜ＣＳの膜厚を設計した場合でも、電荷蓄積膜ＣＳキャリアの注入効率が向上し、動作電圧が低くでき、あるいは高速に動作する。
【００５５】
第１実施形態に係る製造方法を用いて作製した不揮発性メモリトランジスタの特性を図１４および図１５に示す。
図１４の横軸は、ソース，ドレインおよび基板電位を０Ｖとしチャネル全面からＦＮトンネリングを用いて書き込みまたは消去する際のゲート電圧を示す。図１４の縦軸は、ゲート電圧印加後のメモリトランジスタのしきい値電圧を示す。グラフ内の数値は、書き込みまたは消去のためにゲートに印加したパルスの印加時間である。このグラフから、消去時間は２０ｍｓで十分な閾値ウインドウが得られていることが分かる。
【００５６】
図１５は、書き込み時に１１Ｖのゲート電圧を０．１ｍｓ加え、消去時に−８．５Ｖのゲート電圧を６０ｍｓ加える動作を繰り返したときのしきい値電圧の変化を示す。１０4 回までは大きなしきい値電圧変化がなく、２Ｖ程度の閾値ウインドウが維持されていることが分かる。窒化膜が単層のＯＮＯ膜を有する従来のＭＯＮＯＳ型メモリトランジスタでは、書き込み時に１ｍｓ，消去時に１００ｍｓを要していたが、本実施形態に係るＭＯＮＯＳ型メモリトランジスタでは、従来より短い時間で書き込みおよび消去動作が可能なことが分かる。
【００５７】
以下、第２および第３実施形態に、第２窒化膜ＣＳ２の形成ガスを変更した場合を説明する。これらの実施形態では、図１および図２の基本素子構造、および図３〜図１０の製造における断面図は、そのまま適用される。
【００５８】
第２実施形態
第２実施形態に係るメモリトランジスタの製造方法では、図３〜図５の第１窒化膜ＣＳ１の形成までは、第１実施形態と同様に行う。
【００５９】
図６の第２窒化膜ＣＳ２の形成では、第１窒化膜ＣＳ１の形成時と同じ基板温度を保ったまま、あるいは６００℃から８００℃の範囲内で必要に応じて変え、モノシランＳｉＨ4 とアンモニアＮＨ3 を、それぞれ１０ｓｃｃｍから５００ｓｃｃｍの範囲内の所定流量で、かつチャンバ内の圧力が数１００ｍＴｏｒｒとなる条件で流し、窒化珪素のＣＶＤを行う。所定時間経過後にＣＶＤを止めると、数ｎｍの窒化珪素膜（第２窒化膜ＣＳ２）が第１窒化膜ＣＳ１上に形成される。
【００６０】
その後は、第１実施形態と同様な方法によって、トップ誘電体膜ＴＯＰの形成、ゲート電極Ｇの形成、ゲート加工、ＬＤＤの形成、サイドウォールＳＷの形成、ソース・ドレイン領域Ｓ／Ｄの形成等の諸工程を行い、当該メモリトランジスタを完成させる。
【００６１】
第３実施形態
第３実施形態に係るメモリトランジスタの製造方法では、図３〜図５の第１窒化膜ＣＳ１の形成までは、第１実施形態と同様に行う。
【００６２】
図６の第２窒化膜ＣＳ２の形成では、第１窒化膜ＣＳ１の形成時と同じ基板温度を保ったまま、あるいは６００℃から８００℃の範囲内で必要に応じて変え、三塩化シランＳｉＨＣｌ3 とアンモニアＮＨ3 を、それぞれ１０ｓｃｃｍから５００ｓｃｃｍの範囲内の所定流量で、かつチャンバ内の圧力が数１００ｍＴｏｒｒとなる条件で流し、窒化珪素のＣＶＤを行う。所定時間経過後にＣＶＤを止めると、数ｎｍの窒化珪素膜（第２窒化膜ＣＳ２）が第１窒化膜ＣＳ１上に形成される。
【００６３】
その後は、第１実施形態と同様な方法によって、トップ誘電体膜ＴＯＰの形成、ゲート電極Ｇの形成、ゲート加工、ＬＤＤの形成、サイドウォールＳＷの形成、ソース・ドレイン領域Ｓ／Ｄの形成等の諸工程を行い、当該メモリトランジスタを完成させる。
【００６４】
第４実施形態
第４実施形態に係るメモリトランジスタの基本構造は図１と同様である。図１６に、第４実施形態に係るメモリトランジスタの要部を拡大した断面図を示す。
【００６５】
このメモリトランジスタが第１〜第３実施形態と異なるのは、電荷蓄積層ＣＳが３層構造となっている点にある。電荷蓄積層ＣＳは、第１〜第３実施形態と同様な第１および第２窒化膜ＣＳ１，ＣＳ２上に、さらに、第３窒化膜ＣＳ３を有する。他の構造、すなわち基板ＳＵＢ，ボトム誘電体膜ＢＴＭ，トップ誘電体膜ＴＯＰおよびゲート電極Ｇの構造，材料および形成方法は、第１実施形態とほぼ同じである。
第４実施形態における第３窒化膜ＣＳ３は四塩化珪素ＳｉＣｌ4 を用いて作製した窒化膜からなり、その上のトップ誘電体膜ＴＯＰは、第３窒化膜ＣＳ３の表面をパイロジェニック酸化して形成した二酸化珪素からなる。
【００６６】
図３〜図６に示されるように、第１〜第３実施形態と同様な方法によって、誘電体分離層ＩＳＯ，ボトム誘電体膜ＢＴＭ，第１窒化膜ＣＳ１，第２窒化膜ＣＳ２を形成する。
【００６７】
その後、図７に対応する工程では、まず、基板温度を６００℃から８００℃の範囲内に保ち、四塩化珪素ＳｉＣｌ4 とアンモニアＮＨ3 を、それぞれ１０ｓｃｃｍから５００ｓｃｃｍの範囲内の所定流量で、かつチャンバ内の圧力が数１００ｍＴｏｒｒとなる条件で流し、窒化珪素のＣＶＤを行う。これにより、最終膜厚より厚い窒化珪素膜（第３窒化膜ＣＳ３）が第２窒化膜ＣＳ２上に形成される。
続いて、第３窒化膜ＣＳ３表面をパイロジェニック酸化により酸化すると、第３窒化膜ＣＳ３表面部の窒化珪素が二酸化珪素に変化し、これにより、数ｎｍのトップ誘電体膜ＴＯＰが形成される。このとき、下地の第３窒化膜ＣＳ３の膜減りが生じ、第３窒化膜ＣＳ３が所定の最終膜厚となる。
【００６８】
その後は、第１実施形態と同様な方法によって、ゲート電極Ｇの形成、ゲート加工、ＬＤＤの形成、サイドウォールＳＷの形成、ソース・ドレイン領域Ｓ／Ｄの形成等の諸工程を行い、当該メモリトランジスタを完成させる。
【００６９】
第４実施形態では、第２窒化膜ＣＳ２の形成に用いる塩素含有ガスは第１窒化膜ＣＳ１の形成に用いる塩素含有ガスより塩素の組成比が小さいクロルシランガスを用いることができる。また、第３窒化膜ＣＳ３の形成に用いる塩素含有ガスは、第２窒化膜ＣＳ２の形成に用いる塩素含有ガスより塩素の組成比が大きなクロルシランガスまたはモノシランを用いることができる。その結果、第３窒化膜ＣＳ３は、主体的に電荷蓄積機能を担う下地の第２窒化膜ＣＳ２より塩素の含有率が高い。一般に、窒化珪素膜中では、二酸化珪素よりも原子の拡散係数が小さく、特に塩素の含有量を多くした窒化珪素膜では、Ｓｉ−Ｈボンドよりも結合エネルギーの大きいＳｉ−Ｃｌボンドを多く含むため、より緻密な膜になっており原子の拡散係数はさらに小さい。このため、電荷蓄積層としての第２窒化膜ＣＳ２内の水素の拡散を第３窒化膜ＣＳ３が阻止し、これが最上層のトップ誘電体膜ＴＯＰを構成している二酸化珪素膜に吸収されることがない。したがって、第４実施形態に係るメモリトランジスタでは、デバイス特性の経時変化が抑制され安定したメモリ特性が得られるという利点がある。
なお、第４実施形態では、電荷保持を主体的に担う第２窒化膜ＣＳ２上に第３窒化膜ＣＳ３を設けたことにより、トップ誘電体膜ＴＯＰの膜厚を、第１〜第３実施形態の場合より薄くすることができる。
【００７０】
第４実施形態では、トップ誘電体膜ＴＯＰの形成で、パイロジェニック酸化に代えてＣＶＤ法を用いてもよい。この場合、基板温度を６００℃から８００℃の範囲内で保ち、ジクロルシランＳｉＨ2 Ｃｌ2 あるいは四塩化珪素ＳｉＣｌ4 と酸化二窒素Ｎ2 Ｏとを、それぞれ数１００ｓｃｃｍの所定流量で、かつチャンバ内の圧力が数１００ｍＴｏｒｒとなる条件で流し、二酸化珪素のＣＶＤを行う。
【００７１】
変形例
本発明は、上述の第１〜第４実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
たとえば、電荷蓄積膜ＣＳは４層以上であってもよく、少なくとも塩素濃度が高い第１の窒化膜ＣＳ１と、塩素濃度が低い第２の窒化膜ＣＳ２とを含む。また、この電荷蓄積膜ＣＳの形成時に、クロルシランＳｉＨX1Ｃｌ4-X1 (x1=1,2) 、クロルジシランＳｉ2 Ｈy1Ｃｌ6-y1(y1=1,2,3,4)または四塩化珪素ＳｉＣｌ4 からなる塩素含有ガスと窒素含有ガスとを原料に用いた化学的気相堆積により第１の窒化膜ＣＳ１を形成する工程と、第１の窒化膜ＣＳ１の形成時に用いる塩素含有ガスより塩素の組成比が低いクロルシランＳｉＨX2Ｃｌ4-X2 (x2＞x1, x2=2,3) 、クロルジシランＳｉ2 Ｈy2Ｃｌ6-y2 (y2＞y1, y2=2,3,4,5) 、モノシランＳｉＨ4 またはジシランＳｉ2 Ｈ6 からなる塩素含有ガスと窒素含有ガスとを原料に用いた化学的気相堆積により第２の窒化膜ＣＳ２を形成する工程とを含む。したがって、塩素含有ガスの選択は、この範囲において任意である。
【００７２】
また、必要に応じて、第２の窒化膜ＣＳ２の形成時に用いる塩素含有ガスより塩素の組成比が高いクロルシランＳｉＨX3Ｃｌ4-X3 (x3＜x2, x3=1,2) 、クロルジシランＳｉ2 Ｈy3Ｃｌ6-y3 (y3＜y2, y3=1,2,3,4) または四塩化珪素ＳｉＣｌ4 からなる塩素含有ガスと窒素含有ガスとを原料に用いた化学的気相堆積により、第３の窒化膜ＣＳ３を形成する工程を含む。したがって、第３の窒化膜ＣＳ３の形成時の塩素含有ガスの選択は、この範囲において任意である。
【００７３】
ボトム誘電体膜ＢＭＴおよびトップ誘電体膜ＴＯＰは、二酸化珪素に限定されず、たとえば、窒化珪素ＳｉＮX ，酸化窒化珪素ＳｉＮX Ｏy ，酸化アルミニウムＡｌ2 Ｏ3 ，酸化タンタルＴａ2 Ｏ5 ，酸化ジルコニウムＺｒＯ2 ，酸化ハフニウムＨｆＯ2 のいずれかの材料から形成してもよい。
【００７４】
ボトム誘電体膜ＢＭＴまたはトップ誘電体膜ＴＯＰの材料として酸化アルミニウムＡｌ2 Ｏ3 が選択された場合、その形成では、ＡｌＣｌ3 ，ＣＯ2 およびＨ2 を形成ガスとしたＣＶＤ法、またはアルミニウムアルコシド（Ａｌ（Ｃ2 Ｈ5Ｏ）3 ，Ａｌ（Ｃ3 Ｈ7 Ｏ）3 またはＡｌ（Ｃ4 Ｈ9 Ｏ）3 など）の熱分解を用いる。
ボトム誘電体膜ＢＭＴまたはトップ誘電体膜ＴＯＰの材料として酸化タンタルＴａ2 Ｏ5 が選択された場合、その形成では、ＴａＣｌ5 ，ＣＯ2 およびＨ2 を形成ガスとしたＣＶＤ法、または、ＴａＣｌ2 （ＯＣ2 Ｈ5 ）2 Ｃ5 Ｈ7 Ｏ2 あるいはＴａ（ＯＣ2 Ｈ5 ）5 などの熱分解を用いる。
ボトム誘電体膜ＢＭＴまたはトップ誘電体膜ＴＯＰの材料として酸化ジルコニウムＺｒＯ2 が選択された場合、その形成では、Ｚｒを酸素雰囲気中でスパッタリングする方法を用いる。
ボトム誘電体膜ＢＭＴまたはトップ誘電体膜ＴＯＰの材料として酸化ハフニウムＨｆＯ2 が選択された場合、その形成では、Ｈｆを酸素雰囲気中でスパッタリングする方法を用いる。
【００７５】
ボトム誘電体膜ＢＭＴまたはトップ誘電体膜ＴＯＰの材料として酸化窒化珪素ＳｉＮX Ｏy が選択された場合、前記した方法により形成した二酸化珪素を、アンモニアＮＨ3 に曝して酸化窒化する方法を用いる。また、酸化窒化珪素ＳｉＮX Ｏy を形成する他の方法として、基板温度を６００℃から８００℃の範囲内で保ち、ジクロルシランＳｉＨ2 Ｃｌ2 あるいは四塩化珪素ＳｉＣｌ4 と、酸化二窒素Ｎ2 Ｏと、アンモニアＮＨ3 とを、それぞれ１０ｓｃｃｍから５００ｓｃｃｍの範囲内の所定流量で、かつチャンバ内の圧力が数１００ｍＴｏｒｒとなる条件で流し、酸化窒化膜のＣＶＤを行う。
なお、上記した何れの方法において、上記窒素含有ガスとして、周波数５〜５００ＭＨｚの交流電磁場により電離した窒素を用いてもよい。
【００７６】
前記した何れかの構造を有し、前記した何れかの製造方法により製造されたメモリトランジスタが行列状に多数配置されてメモリセルアレイが構成されるが、そのセル方式に限定はない。ＮＯＲ型では、ソース線が分離された方式、ソース線およびビット線がワード方向のセル間で共通化されたバーチャルグランドセル方式の何れも採用できる。また、ＮＯＲ型の一種である、いわゆるＡＮＤ型、ＨｉＣＲ型、ＤＩＮＯＲ型の何れでもよい。さらに、ＮＡＮＤ型の採用も可能である。
【００７７】
【発明の効果】
本発明に係る不揮発性半導体記憶装置および製造方法によれば、電荷蓄積層内で蓄積電荷の分布中心をチャネル側から出来るだけ離すことにより電荷保持特性を改善し、あるいは必要な電荷保持時間を維持しながらボトム誘電体膜を薄膜化して、結果として低電圧化および／または高速化が達成された。
また、水素を閉じ込めて電荷トラップ量を形成直後の状態から減少させない電荷蓄積層構造を有し、その結果、デバイス特性の経時変化を抑制した。
【図面の簡単な説明】
【図１】実施形態に係る不揮発性メモリトランジスタの断面構造を示す。
【図２】第１〜第３実施形態に係るメモリトランジスタにおいて、電荷蓄積層の構造の詳細を示す図１の要部を拡大した図である。
【図３】実施形態に係るメモリトランジスタの製造において、誘電体分離層の形成後の断面図である。
【図４】実施形態に係るメモリトランジスタの製造において、ボトム誘電体膜の形成後の断面図である。
【図５】実施形態に係るメモリトランジスタの製造において、第１窒化膜の形成後の断面図である。
【図６】実施形態に係るメモリトランジスタの製造において、第２窒化膜の形成後の断面図である。
【図７】実施形態に係るメモリトランジスタの製造において、トップ誘電体膜の形成後の断面図である。
【図８】実施形態に係るメモリトランジスタの製造において、ゲート電極となる膜の形成後の断面図である。
【図９】実施形態に係るメモリトランジスタの製造において、ゲート加工後の断面図である。
【図１０】実施形態に係るメモリトランジスタの製造において、サイドウォール形成後の断面図である。
【図１１】シリコンダングリング密度を測定するためのＥＳＲ測定結果を示す図である。
【図１２】図１１に示すＥＳＲ測定から求めたシリコンダングリングボンド密度を示すグラフである。
【図１３】電荷トラップ密度を調べた実験結果を示すメモリヒステリシス特性を示すグラフである。
【図１４】第１実施形態に係るメモリトランジスタのメモリヒステリシス特性を示すグラフである。
【図１５】第１実施形態に係るメモリトランジスタのエンデュランス特性を示すグラフである。
【図１６】第４実施形態に係るメモリトランジスタにおいて、電荷蓄積層の構造の詳細を示す図１の要部を拡大した図である。
【符号の説明】
ＳＵＢ…基板（半導体）、ＣＨ…チャネル形成領域、Ｓ／Ｄ…ソース・ドレイン領域、ＩＳＯ…誘電体分離層、ＢＴＭ…ボトム誘電体膜、ＣＳ…電荷蓄積膜、ＣＳ１…第１窒化膜、ＣＳ２…第２窒化膜、ＣＳ３…第３窒化膜、ＴＯＰ…トップ誘電体膜、Ｇ…ゲート電極、ＳＷ…サイドウォール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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