(57)【特許請求の範囲】
【請求項１】
行と列のマトリックス形態に配列されたメモリセルを有するアレイと、このアレイに／から貯蔵される／読み出されたデータを臨時に貯蔵する複数のラッチとを含む不揮発性半導体メモリ装置において、
入出力ピンに提供されるデータをアドレスとして貯蔵するアドレスバッファ回路と、
このアドレスバッファ回路に貯蔵されたデータを列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタと、
この列アドレスレジスタから順次に出力される列アドレスに応じて、ラッチのグループを選択する選択回路と、
前記入出力ピンを通じて入力されるデータをデータ入力信号に同期して前記選択されたラッチに伝達し、又は、前記選択されたラッチに貯蔵されたデータをデータ出力信号に同期して前記入出力ピンに伝達するデータ入／出力回路と、
前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する制御手段とを含み、
前記アレイはメインフィールドアレイとスペアフィールドアレイとに区分され、前記データは前記メインフィールドアレイに貯蔵される正常なデータビットと前記スペアフィールドアレイに貯蔵される、前記正常なデータビットに関した、付加データビットからなり、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに／から貯蔵され／読み出された正常なデータビットに関したスペアフィールドアレイに／から貯蔵され／読み出される付加データビットを、前記変更又は更新後入出力させる
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記制御手段は、列アドレスの変更を示すコマンドが前記入出力ピンを通じて入力されたときに活性化され、前記列アドレスレジスタの内容を変更又は更新することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記制御手段は、
前記入出力ピンを通じて入力された前記コマンドに応じて、列アドレス変更を示す第１フラグ信号を発生するコマンドレジスタと、
前記第１フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックとを含み、
前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記制御手段は外部制御信号に応じて、前記アドレス入力区間が終了されたか否かを検出し、その検出結果としてリセット信号を発生する検出回路をさらに含み、前記アドレス入力区間信号は前記リセット信号によって非活性化されることを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記コマンドレジスタは読み出し動作／連続的なデータ入力動作を示すコマンドに応じて、第２フラグ信号を発生し、前記リセット信号を発生する検出回路は前記第２フラグ信号が活性化される時、前記外部制御信号に応じて、前記アドレス入力区間が開始されたか否かを検出し、その結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記制御手段は前記外部制御信号の組合せによって活性化され、前記列アドレスレジスタの内容を変更又は更新することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項７】
前記制御手段は、
前記外部制御信号の組合せが列アドレス変更を示すか否かを検出し、その検出結果として前記列アドレスレジスタの列アドレス変更を示す第１フラグ信号を発生する第１検出回路と、
前記第１フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックとを含み、
前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
前記制御手段は、前記外部制御信号を取り込み、前記アドレス入力区間が終了したか否かを検出し、その検出結果としてリセット信号を発生する第２検出回路をさらに含み、前記アドレス入力区間信号は前記リセット信号によって非活性化されることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記制御手段は、読み出し動作／連続的なデータ入力動作を示すコマンドに応じて、第２フラグ信号を発生するコマンドレジスタをさらに含み、前記第２検出回路は前記第２フラグ信号が活性化される時、前記外部制御信号に応じて、前記アドレス入力区間が開始されたか否かを検出し、その結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記制御手段は、前記外部制御信号のロジック状態がアドレス入力条件と一致する時ごとに活性化され、前記列アドレスレジスタの内容を変更又は更新することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記制御手段は、
所定のアドレス入力区間を示すアドレス入力区間信号を発生するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックと、
前記外部制御信号を取り込み、前記アドレス入力区間の開始時点を検出してセット信号を出力し、前記アドレス入力区間の終了時点を検出してリセット信号を出力する検出回路とを含み、
前記アドレス入力区間信号は前記セット信号によって活性化され、前記リセット信号によって非活性化され、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
行と列のマトリックス形態に配列された電気的に消去及びプログラム可能なメモリセルを有し、メインフィールドアレイとスペアフィールドアレイとに区分されるメモリセルアレイと、
複数のグループに区分され、前記アレイに／から貯蔵される／読み出されたデータ列を臨時に貯蔵する複数のラッチであって、前記データ列は前記メインフィールドアレイに貯蔵される正常なデータビットと前記スペアフィールドアレイに貯蔵される、前記正常なデータビットに関した、付加データビットからなるラッチと、
入出力ピンに提供される信号をアドレスとして貯蔵するアドレスバッファ回路と、
このアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタと、
この列アドレスレジスタから出力される列アドレスに応じて、前記ラッチのグループを順次に選択する選択回路と、
前記入出力ピンを通じて順次に入力されるデータ列をデータ入力信号に同期して前記選択されたグループのラッチに伝達し、又は、前記選択されたグループのラッチに貯蔵されたデータ列をデータ出力信号に同期して前記入出力ピンに伝達するデータ入／出力回路と、
列アドレス変更を示すコマンドに応じて列アドレス変更を示すフラグ信号を発生するコマンドレジスタと、
前記フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて前記アドレスバッファ回路及び前記列アドレスレジスタを制御することにより、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する制御ロジックとを含み、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに／から貯蔵され／読み出された正常なデータビットに関したスペアフィールドアレイに／から貯蔵され／読み出される付加データビットを、前記変更又は更新後入出力させる
ことを特徴とするフラッシュメモリ装置。
【請求項１３】
外部制御信号に応じて、前記アドレス入力区間が終了したか否かを検出し、その検出結果としてリセット信号を発生する検出回路をさらに含み、前記アドレス入力区間信号は前記リセット信号によって非活性化されることを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１４】
前記コマンドレジスタは読み出し動作／連続的なデータ入力動作を示すコマンドに応じて、第２フラグ信号を発生し、前記検出回路は前記第２フラグ信号が活性化される時、前記外部制御信号に応じて、前記アドレス入力区間に開始されたか否かを検出し、その検出結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１５】
前記制御ロジックは前記アドレス入力区間信号に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生し、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１６】
前記入出力ピンに印加された前記外部アドレスは前記スペアフィールドの列を指定するために使用されることを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１７】
前記各グループのラッチの数は、前記入出力ピンの数に対応することを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１８】
行と列のマトリックス形態に配列された電気的に消去及びプログラム可能なメモリセルを有し、メインフィールドアレイとスペアフィールドアレイとに区分されるメモリセルアレイと、
複数のグループに区分され、前記アレイに／から貯蔵される／読み出されたデータ列を臨時に貯蔵する複数のラッチであって、前記データ列は前記メインフィールドアレイに貯蔵される正常なデータビットと前記スペアフィールドアレイに貯蔵される、前記正常なデータビットに関した、付加データビットからなるラッチと、
入出力ピンに提供される信号をアドレスとして貯蔵するアドレスバッファ回路と、
このアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタと、
この列アドレスレジスタから出力される列アドレスに応じて、前記ラッチのグループを順次に選択する選択回路と、
前記入出力ピンを通じて順次に入力されるデータ列をデータ入力信号に同期して前記選択されたグループのラッチに伝達し、又は、前記選択されたグループのラッチに貯蔵されたデータ列をデータ出力信号に同期して前記入出力ピンに伝達するデータ入／出力回路と、
外部制御信号の組合せが列アドレス変更を示すか否かを検出し、その検出結果として列アドレス変更を示すフラグ信号を発生する第１検出回路と、
前記フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、前記アドレスバッファ回路及び前記列アドレスレジスタを制御することにより、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する制御ロジックとを含み、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに／から貯蔵され／読み出された正常なデータビットに関したスペアフィールドアレイに／から貯蔵され／読み出される付加データビットを、前記変更又は更新後入出力させる
ことを特徴とするフラッシュメモリ装置。
【請求項１９】
前記外部制御信号に応じて、前記アドレス入力区間が終了したか否かを検出し、その検出結果としてリセット信号を発生する第２検出回路をさらに含み、前記アドレス入力区間信号は前記リセット信号によって非活性化されることを特徴とする請求項１８に記載のフラッシュメモリ装置。
【請求項２０】
読み出し動作／連続的なデータ入力動作を示すコマンドに応じて、第２フラグ信号を発生するコマンドレジスタをさらに含み、前記第２検出回路は前記第２フラグ信号が活性化される時、前記外部制御信号に応じて、前記アドレス入力区間が開始されたか否かを検出し、その検出結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項１９に記載のフラッシュメモリ装置。
【請求項２１】
前記制御ロジックは前記アドレス入力区間信号に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生し、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項１８に記載のフラッシュメモリ装置。
【請求項２２】
前記入出力ピンに印加された前記外部アドレスは前記スペアフィールドの列を指定するために使用されることを特徴とする請求項１８に記載のフラッシュメモリ装置。
【請求項２３】
前記各グループのラッチの数は、前記入出力ピンの数に対応することを特徴とする請求項１８に記載のフラッシュメモリ装置。
【請求項２４】
行と列のマトリックス形態に配列された電気的に消去及びプログラム可能なメモリセルを有し、メインフィールドアレイとスペアフィールドアレイとに区分されるメモリセルアレイと、
複数のグループに区分され、前記アレイに／から貯蔵される／読み出されたデータ列を臨時に貯蔵する複数のラッチであって、前記データ列は前記メインフィールドアレイに貯蔵される正常なデータビットと前記スペアフィールドアレイに貯蔵される、前記正常なデータビットに関した、付加データビットからなるラッチと、
入出力ピンに提供される信号をアドレスとして貯蔵するアドレスバッファ回路と、
このアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタと、
この列アドレスレジスタから出力される列アドレスに応じて、前記ラッチのグループを順次に選択する選択回路と、
前記入出力ピンを通じて順次に入力されるデータ列をデータ入力信号に同期して前記選択されたグループのラッチに伝達し、又は、前記選択されたグループのラッチに貯蔵されたデータ列をデータ出力信号に同期して前記入出力ピンに伝達するデータ入／出力回路と、
セット信号及びリセット信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を発生するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、前記アドレスバッファ回路及び前記列アドレスレジスタを制御することにより、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する制御ロジックと、
外部制御信号を取り込み、前記アドレス入力区間の開始時点を検出して前記アドレス入力区間信号を活性化するための前記セット信号を出力し、前記アドレス入力区間の終了時点を検出して前記活性化されたアドレス入力区間信号を非活性化するための前記リセット信号を出力する検出回路とを含み、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに／から貯蔵され／読み出された正常なデータビットに関したスペアフィールドアレイに／から貯蔵され／読み出される付加データビットを、前記変更又は更新後入出力させ、
前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とするフラッシュメモリ装置。
【請求項２５】
前記入出力ピンに印加された前記外部アドレスは前記スペアフィールドの列を指定するために使用されることを特徴とする請求項２４に記載のフラッシュメモリ装置。
【請求項２６】
前記各グループのラッチの数は、前記入出力ピンの数に対応することを特徴とする請求項２４に記載のフラッシュメモリ装置。
【請求項２７】
ホストから提供されるノーマルデータを取り込み、そのノーマルデータに関した付加データを内部的に発生し、前記ノーマルデータ及び前記付加データを臨時に貯蔵するバッファメモリを備えるメモリ制御器と、
このメモリ制御器に連結され、前記ノーマルデータ及び前記付加データからなるデータ列を貯蔵するフラッシュメモリ装置とを備え、
前記フラッシュメモリ装置は、
行と列のマトリックス形態に配列された電気的に消去及びプログラム可能なメモリセルを有し、メインフィールドアレイとスペアフィールドアレイとに区分されるメモリセルアレイと、
複数のグループに区分され、前記アレイに／から貯蔵される／読み出されたデータ列を臨時に貯蔵する複数のラッチであって、前記メインフィールドアレイに貯蔵される前記ノーマルデータおよび前記スペアフィールドアレイに貯蔵される前記付加データを貯蔵するラッチと、
入出力ピンに提供される信号をアドレスとして貯蔵するアドレスバッファ回路と、
このアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタと、
この列アドレスレジスタから出力される列アドレスに応じて前記ラッチのグループを順次に選択する選択回路と、
前記入出力ピンを通じて順次に入力されるデータ列をデータ入力信号に同期して前記選択されたグループのラッチに伝達し、又は、前記選択されたグループのラッチに貯蔵されたデータ列をデータ出力信号に同期して前記入出力ピンに伝達するデータ入／出力回路と、
前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する制御手段とを含み、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに／から貯蔵され／読み出されたノーマルデータに関したスペアフィールドアレイに／から貯蔵され／読み出される付加データを、前記変更又は更新後入出力させる
ことを特徴とするメモリ応用システム。
【請求項２８】
前記制御手段は、
前記入出力ピンを通じて入力されたコマンドに応じて、列アドレス変更を示すフラグ信号を発生するコマンドレジスタと、
前記フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックと、
前記メモリ制御器から提供される外部制御信号に応じて、前記アドレス入力区間が終了したか否かを検出し、その検出結果としてリセット信号を発生する検出回路とを含み、
前記アドレス入力区間信号は前記リセット信号によって非活性化され、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項２７に記載のメモリ応用システム。
【請求項２９】
前記コマンドレジスタは読み出し動作／連続的なデータ入力動作を示すコマンドに応じて、第２フラグ信号を発生し、前記検出回路は前記第２フラグ信号が活性化される時、前記外部制御信号に応じて、アドレス入力区間が開始されたか否かを検出し、その検出の結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項２８に記載のメモリ応用システム。
【請求項３０】
前記制御手段は、
前記メモリ制御器から提供される外部制御信号の組合せが列アドレス変更を示すか否かを検出し、その検出結果として列アドレス変更を示すフラグ信号を発生する第１検出回路と、
前記フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックと、
前記外部制御信号を取り込み、前記アドレス入力区間が終了したか否かを検出し、その検出結果としてリセット信号を発生する第２検出回路とを含み、
前記アドレス入力区間信号は前記リセット信号によって非活性化され、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項２７に記載のメモリ応用システム。
【請求項３１】
前記制御手段は読み出し動作／連続的なデータ入力動作を示すコマンドに応じて、第２フラグ信号を発生するコマンドレジスタをさらに含み、前記第２検出回路は第２フラグ信号が活性化される時、前記外部制御信号に応じて、前記アドレス入力区間が開始されたか否かを検出し、その検出結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項３０に記載のメモリ応用システム。
【請求項３２】
前記制御手段は、
セット信号及びリセット信号に応じて、アドレス入力区間を示すアドレス入力区間信号を発生するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックと、
前記メモリ制御器から提供される外部制御信号を取り込み、前記アドレス入力区間の開始時点を検出して前記アドレス入力区間信号を活性化するためのセット信号を出力し、前記アドレス入力区間の終了時点を検出して前記活性化されたアドレス入力区間信号を非活性化するためのリセット信号を出力する検出回路とを含み、
前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項２７に記載のメモリ応用システム。
【請求項３３】
行と列のマトリックス形態に配列された電気的に消去及びプログラム可能なメモリセルを有し、メインフィールドアレイとスペアフィールドアレイとに区分されるメモリセルアレイと、複数のグループに区分され、前記アレイに／から貯蔵される／読み出されたデータ列を臨時に貯蔵する複数のラッチであって、前記データ列は前記メインフィールドアレイに貯蔵される正常なデータビットと前記スペアフィールドアレイに貯蔵される、前記正常なデータビットに関した、付加データビットからなるラッチと、入出力ピンに提供される信号をアドレスとして貯蔵するアドレスバッファ回路と、このアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタとを含む不揮発性半導体メモリ装置のデータ入／出力制御方法において、
（ａ）前記列アドレスレジスタから出力される列アドレスに応じて、前記ラッチを順次に選択する段階と、
（ｂ）前記データ列をデータ入力信号に同期して前記選択されたグループのラッチに伝達し、又は、前記選択されたグループのラッチに貯蔵されたデータ列をデータ出力信号に同期して前記入出力ピンに伝達する段階と、
（ｃ）前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する段階と
（ｄ）前記段階（ｃ）の後、残りのデータを選択されたラッチに伝達し、又は、選択されたラッチからデータを前記入出力ピンに伝達する段階とを含み、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに／から貯蔵され／読み出された正常なデータビットに関したスペアフィールドアレイに／から貯蔵され／読み出される付加データビットを、前記変更又は更新後入出力させる
ことを特徴とするデータ入／出力制御方法。
【請求項３４】
前記段階（ｃ）は、（ｅ）列アドレスの変更を示すコマンドに応じて、列アドレス変更を示すフラグ信号を発生する段階と、（ｆ）前記フラグ信号に応じて、ショットパルス信号を発生する段階と、（ｇ）前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化する段階と、（ｈ）前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する段階と、（ｉ）外部制御信号に応じて、前記アドレス入力区間の終了を示すリセット信号を発生する段階とを含み、
前記アドレス入力区間信号は前記リセット信号によって非活性化され、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項３３に記載のデータ入／出力制御方法。
【請求項３５】
前記段階（ｃ）は、（ｅ）外部制御信号の組合せが列アドレスの変更を示すか否かを検出して、列アドレス変更を示すフラグ信号を発生する段階と、（ｆ）前記フラグ信号に応じて、ショットパルス信号を発生する段階と、（ｇ）前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化する段階と、（ｈ）前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する段階と、（ｉ）外部制御信号に応じて、前記アドレス入力区間の終了を示すリセット信号を発生する段階とを含み、
前記アドレス入力区間信号は前記リセット信号によって非活性化され、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項３３に記載のデータ入／出力制御方法。
【請求項３６】
前記段階（ｃ）は、（ｅ）外部制御信号を取り込み、アドレス入力開始時点を検出して、アドレス入力区間信号を活性化する段階と、（ｆ）前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する段階と、（ｇ）前記外部制御信号を取り込み、前記アドレス入力区間の終了時点を検出して、前記活性化されたアドレス入力区間信号を非活性化する段階とを含み、
前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに付加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項３３に記載のデータ入／出力制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置にかかり、より詳細には、メモリ装置に／からデータ列が入力／出力される間、メモリ装置の列アドレスを変更できる不揮発性半導体メモリ装置、具体的にはフラッシュメモリ装置及びそれのデータ入／出力制御方法並びにメモリ応用システムに関するものである。
【０００２】
【従来の技術】
データを書き直すことができる不揮発性半導体メモリ装置、特に、ＮＡＮＤ型フラッシュメモリ装置は、ストリングのアレイを備え、各ストリングはストリング選択トランジスタと接地選択トランジスタとの間に直列連結された複数のメモリセルで構成される。ＮＡＮＤ型フラッシュメモリ装置のデータ書き込み（又は、プログラム）動作において、図１６に示すように、データ入力動作であることを示すコマンドの入力とプログラムされるメモリセルを指定するための列及び行アドレスの連続入力が実行される。次に、データ入力信号として書き込みイネーブル信号ＷＥバー（バーはアッパバー、すなわち反転を意味する。以下同様）の連続的なローハイ遷移に同期して、特定単位のデータが入出力ピンＩ／Ｏｉ（ｉ＝０〜７）を通じて連続的に入力される。そのように入力されたデータは、レジスタ又はページバッファ回路のラッチに臨時に貯蔵される。その後、ページバッファ回路又はレジスタに臨時に貯蔵されたデータは同時にプログラムされる。ＮＡＮＤ型フラッシュメモリ装置のデータ読み出し動作において、図１７に示すように、データ出力動作（又は、読み出し動作）であることを示すコマンドの入力とメモリセルを指定するための列及び行アドレスの連続入力が実行される。次に、Ｒ／Ｂバー信号のロー区間の間、指定されたメモリセルのデータが感知され、そのように感知されたデータはメモリ装置の内部に存在するレジスタ又はページバッファ回路のラッチに臨時に貯蔵される。次に、データ出力信号として読み出しイネーブル信号ＲＥバーの連続的なハイロー遷移に同期して、レジスタに貯蔵された特定単位のデータが入出力ピンＩ／Ｏｉ（ｉ＝０〜７）を通じて連続的に出力される。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置において、特定単位は、通常、“ページ”と呼ばれる。ＮＡＮＤ型フラッシュメモリ装置は不揮発性を要求する固体ファイルストレージ（ｓｏｌｉｄ  ｆｉｌｅ  ｓｔｏｒａｇｅ）、デジタルボイスレコーダ（ｄｉｇｉｔａｌ  ｖｏｉｃｅ  ｒｅｃｏｒｄｅｒ）、デジタルスティールカメラ（ｄｏｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）、又は、ポータブルシステムのような製品に適用され得る。そのような分野に適用されるＮＡＮＤ型フラッシュメモリ装置には、高速の読み出し及びプログラム動作が要求される。そのような要求は１バイト当たりの読み出し又はプログラム速度が向上するように、同時に感知／プログラムされるメモリセルの数を拡張することによって、又は、ページサイズを拡張することによって容易に達成できる。
【０００４】
図１８はフラッシュメモリ装置が適用されたシステムを示す構成図である。図１８に示すメモリ応用システムは、ホスト１０、メモリ制御器２０、そして、ＮＡＮＤ型フラッシュメモリ装置３０で構成される。メモリ制御器２０は制御ユニット２２及びバッファメモリ２４を有し、バッファメモリ２４は２ＫＢの貯蔵容量を有する第１データ貯蔵領域Ａと６４Ｂの貯蔵容量を有する第２データ貯蔵容量Ｂに分けられる。ＮＡＮＤ型フラッシュメモリ装置３０はメモリ制御器２０によって制御され、メモリセルアレイ及びページバッファ回路３６又はレジスタを含む。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイはメインフィールドアレイ３２とスペアフィールドアレイ３４に分けられる。メインフィールドアレイ３２にはノーマルデータが貯蔵されるのに対して、スペアフィールドアレイ３４にはノーマルデータに関した付加データ情報が貯蔵される。付加データ情報はエラー訂正及び検出コード（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ  ａｎｄ  ｄｅｔｅｃｔｉｏｎ  ｃｏｄｅ：ＥＣＣ）データ、アドレスマッピングデータ、そして、メモリブロックの均等な使用のためのウェアレベルデータ（ｗｅａｒ  ｌｅｖｅｌｉｎｇ  ｄａｔａ）からなる。ＮＡＮＤ型フラッシュメモリ装置のページサイズが２ＫＢ＋６４Ｂである場合、６４Ｂに該当するメモリセルがスペアフィールドアレイ３４の１ページを構成する。ウェアレベルデータを管理するシステムが米国特許第５，５６８，４２３号に“ＦＬＡＳＨ  ＭＥＭＯＲＹ  ＷＥＡＲＬＥＶＥＬＩＮＧ  ＳＹＳＴＥＭ  ＰＲＯＶＩＤＩＮＧ  ＩＭＭＥＤＩＡＴＥＤＩＲＥＣＴ  ＡＣＣＥＳＳ  ＴＯ  ＭＩＣＲＯＰＲＯＣＥＳＳＯＲ”の名称で開示されている。
【０００５】
動作説明において、説明の便宜のために、メモリ装置での書き込み又は読み出し動作の特定単位であるページサイズが２ＫＢ＋６４Ｂであり、２ＫＢはノーマルデータを貯蔵するのに割り当てられ、６４Ｂは付加データを貯蔵するのに割り当てられると仮定する。図１８に示すメモリ応用システムでフラッシュメモリ装置の書き込み動作が実行される場合、先ず、ホスト１０は５１２Ｂ単位で２ＫＢのノーマルデータをメモリ制御器２０に順次に伝送する。メモリ制御器２０は伝送された２ＫＢのノーマルデータをバッファメモリ２４の第１データ貯蔵領域Ａに臨時に貯蔵する。メモリ制御器２０の制御ユニット２２は第１データ貯蔵領域Ａに貯蔵された２ＫＢのノーマルデータを利用してエラー訂正及び検出コードデータ、アドレスマッピングデータ、そして、ウェアレベルデータの６４Ｂの付加データを発生し、そのように発生された付加データをバッファメモリ２４の第２データ貯蔵領域Ｂに臨時に貯蔵する。
【０００６】
メモリ制御器２０は、先ず、ＮＡＮＤ型フラッシュメモリ装置の入出力構造に従って、２ＫＢのノーマルデータをメモリ装置に順次に伝達する。ＮＡＮＤ型フラッシュメモリ装置は、入出力構造に従って順次に伝達された２ＫＢのノーマルデータを、メインフィールドアレイ３２に対応する、２ＫＢのページバッファ領域に臨時に貯蔵する。次に、メモリ制御器２０は、ＮＡＮＤ型フラッシュメモリ装置の入出力構造に従って６４Ｂの付加データをメモリ装置に順次に伝達する。ＮＡＮＤ型フラッシュメモリ装置は、入出力構造に従って順次に伝達された６４Ｂの付加データを、スペアフィールドアレイ３４に対応する、６４Ｂのページバッファ領域に臨時に貯蔵する。２ＫＢ＋６４Ｂのデータ入力が完了した後、プログラム命令の入力に従って、ページバッファ回路３６又はレジスタに臨時に貯蔵されたデータに対するプログラム動作が同時に実行される。
【０００７】
図１９はフラッシュメモリ装置が適用された他のメモリ応用システムを示す構成図である。図１９に示すメモリ応用システムのメモリ制御器２０’はＮＡＮＤ型フラッシュメモリ装置３０’のページサイズより小さいバッファメモリ２４’を有し、バッファメモリ２４’はノーマルデータを貯蔵するための領域として５１２Ｂの第１データ貯蔵領域Ａ’と付加データを貯蔵するための領域として１６Ｂの第２データ貯蔵領域Ｂ’からなる。ＮＡＮＤ型フラッシュメモリ装置３０’は、図１８と同一の２ＫＢ＋６４Ｂのページサイズを有し、メモリ制御器２０’によって制御される。メモリ制御器２０’のバッファメモリ２４’サイズより大きいページサイズを有するＮＡＮＤ型フラッシュメモリ装置がシステムに適用される時、問題点が発生する。これを以下詳細に説明する。
【０００８】
【発明が解決しようとする課題】
図１９に示すメモリ応用システムでフラッシュメモリ装置の書き込み動作が実行される場合、先ず、ホスト１０’は５１２Ｂのノーマルデータをメモリ制御器２０’に伝送し、メモリ制御器２０’は伝送された５１２Ｂのノーマルデータをバッファメモリ２４’の第１データ領域Ａ’に臨時に貯蔵する。メモリ制御器２０’の制御ユニット２２’は第１データ貯蔵領域Ａ’に貯蔵された５１２Ｂのノーマルデータを利用して、エラー訂正及び検出コードデータ、アドレスマッピングデータ、そして、ウェアレベルデータの１６Ｂの付加データを発生し、そのように発生された付加データをバッファメモリ２４’の第２データ貯蔵領域Ｂ’に臨時に貯蔵する。
【０００９】
メモリ制御器２０’は、先ず、ＮＡＮＤ型フラッシュメモリ装置の入出力構造に従って、５１２Ｂのノーマルデータをメモリ装置に順次に伝達する。ＮＡＮＤ型フラッシュメモリ装置は、入出力構造に従って順次に伝達された５１２Ｂのノーマルデータをページバッファ回路３６’又はレジスタに臨時に貯蔵する。次に、メモリ制御器２０’はＮＡＮＤ型フラッシュメモリ装置の入出力構造に従って、１６Ｂの付加データをメモリ装置に順次に伝達する。ＮＡＮＤ型フラッシュメモリ装置は、入出力構造に従って順次に伝達された１６Ｂの付加データをページバッファ回路３６’又はレジスタに臨時に貯蔵する。この時、ＮＡＮＤ型フラッシュメモリ装置のページサイズが２ＫＢ＋６４Ｂであるので、エラー訂正及び検出コード、アドレスマッピング及びウェアレベル情報を含む１６Ｂの付加データは、図１９に示すように、ＮＡＮＤ型フラッシュメモリ装置のスペアフィールドアレイ３４’に対応する６４Ｂのページバッファ領域に割り当てられないで、５１２Ｂのノーマルデータと共にメインフィールドアレイ３２’に対応する２ＫＢのページバッファ領域に連続的に割り当てられてしまう。
【００１０】
本発明は上記の点に鑑みなされたもので、高速読み出し及び書き込み動作を確保できる不揮発性半導体メモリ装置、具体的にはフラッシュメモリ装置及びそれのデータ入／出力制御方法並びにメモリ応用システムを提供することを目的とする。
【００１１】
また、本発明は、データの入出力の間、列アドレスを変更できる不揮発性半導体メモリ装置、具体的にはフラッシュメモリ装置及びそれのデータ入／出力制御方法並びにメモリ応用システムを提供することを他の目的とする。
【００１２】
さらに、本発明は、メモリインタフェースのバッファメモリサイズに関係なく、ページサイズを自由に拡張できる不揮発性半導体メモリ装置、具体的にはフラッシュメモリ装置及びそれのデータ入／出力制御方法並びにメモリ応用システムを提供することを更に他の目的とする。
【００１３】
【課題を解決するための手段】
本発明の特徴によると、不揮発性半導体メモリ装置が提供され、メモリ装置には行と列のマトリックス形態に配列されたメモリセルを有するアレイと、このアレイに／から貯蔵される／読み出されたデータ列を臨時に貯蔵する複数のラッチとが設けられる。メモリ装置はアドレスバッファ回路を含み、このアドレスバッファ回路は入出力ピンに提供される信号をアドレスとして貯蔵する。列アドレスレジスタはアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる。選択回路は列デコーダ回路と列ゲート回路で構成され、列アドレスレジスタから出力される列アドレスに応じて、ラッチを順次に選択する。データ入／出力回路は、入出力ピンを通じて入力されるデータをデータ入力信号に同期して選択されたラッチに伝達し、選択されたラッチに貯蔵されたデータをデータ出力信号に同期して入出力ピンに伝達する。制御回路は、データが選択されたラッチから入出力ピンに伝達される間、又は、入出力ピンからラッチに伝達される間、入出力ピンに外部アドレスが印加される時、入出力ピンに提供された外部アドレスが列アドレスレジスタに貯蔵されるように、アドレスバッファ回路及び列アドレスレジスタを制御する。
【００１４】
このような装置によると、データの入出力の間、列アドレスレジスタの内容が新たな外部列アドレスによって更新され得る。
【００１５】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１６】
図１は本発明の第１実施形態による不揮発性半導体メモリ装置を示す構成図である。この実施形態において、不揮発性半導体メモリ装置はマルチプレッシング入出力ピン（又は、ポート）を有するＮＡＮＤ型フラッシュメモリ装置である。しかし、マルチプレッシング入出力ピンを有するメモリ装置又は他の形態のメモリ装置も使用できることは当業者には周知である。本発明によるＮＡＮＤ型フラッシュメモリ装置は、読み出し／プログラム動作の時、データが入力／出力される間に、特定コマンド、外部制御信号の組合せ又はアドレス入力条件がある時ごとに、内部列アドレスを変更又は更新できるように実現される。これはＮＡＮＤ型フラッシュメモリ装置が適用されるシステムのメモリインタフェース内のバッファメモリサイズに関係なく、ＮＡＮＤ型フラッシュメモリ装置のページサイズが自由に拡張され得ることを意味する。これは詳細に後述される。
【００１７】
図１を参照すると、ＮＡＮＤ型フラッシュメモリ装置はメモリセルアレイ１００を含み、メモリセルアレイ１００はメインフィールドアレイ１００ａとスペアフィールドアレイ１００ｂとに分けられる。メインフィールドアレイ１００ａ及びスペアフィールドアレイ１００ｂの各々は複数のストリングを含み、各ストリングはストリング選択トランジスタと接地選択トランジスタとの間に直列連結された複数のメモリセルからなる。各メモリセルは電気的に消去及びプログラム可能であり、ソース、ドレイン、浮遊ゲート及び制御ゲートを有するセルトランジスタで実現される。メインフィールドアレイ１００ａにはノーマルデータが貯蔵されるのに対して、スペアフィールドアレイ１００ｂにはノーマルデータに関した付加データ（エラー訂正及び検出コードデータ、アドレスマッピングデータ及びウェアレベルデータを含む）が貯蔵される。
【００１８】
ＮＡＮＤ型フラッシュメモリ装置は、アドレスバッファ回路１１０、行アドレスレジスタ１２０、行デコーダ回路１３０、列アドレスレジスタ１４０、列デコーダ回路１５０、ページバッファ回路１６０、列ゲート回路１７０、そして、入出力バッファ回路１８０を含む。列デコーダ回路１５０及び列ゲート回路１７０は選択回路を構成する。アドレスバッファ回路１１０は入出力ピンＩ／Ｏｉ（ｉ＝０〜７）を通じて入力されたアドレスデータを臨時に貯蔵し、行アドレスレジスタ１２０はアドレスバッファ回路１１０の出力を行アドレスとして取り込み。行デコーダ回路１３０は行アドレスレジスタ１２０からの行アドレスをデコーディングして、メモリセルアレイ１００の行又はページを選択する。ここで、行アドレスレジスタ１２０は入力された行アドレスを動作モード（例えば、順次行読み出し動作モード）に従って増加させる機能を有する。
【００１９】
列アドレスレジスタ１４０は、アドレスバッファ回路１１０の出力を列アドレスとして取り込み、入力された列アドレスを順次に増加させる。列デコーダ回路１５０は列アドレスレジスタ１４０から出力される列アドレスをデコーディングする。ページバッファ回路１６０は、図示しないが、メインフィールドアレイ１００ａの列又はビットラインとスペアフィールドアレイ１００ｂの列又はビットラインに各々対応するページバッファで構成される。各ページバッファはラッチを有する。各ページバッファは読み出し動作の時、選択されたページのメモリセルに貯蔵されたデータビットを感知し、そのように感知されたデータビットを臨時に貯蔵する（又はラッチする）。列ゲート回路１７０は列デコーダ回路１５０からのデコーディング信号に応じて、ページバッファのグループを順次に選択する。そのように選択されたグループのページバッファ（又はラッチ）に貯蔵されたデータビットはデータ出力信号として読み出しイネーブル信号ＲＥバーに同期して入出力バッファ回路１８０を通じて入出力ピンＩ／Ｏｉに伝達される。書き込み（又は、プログラム）動作の時、列デコーダ回路１５０の出力に従って、列ゲート回路１７０によって順次に選択されるグループのページバッファには入出力バッファ回路１８０を通じて伝達されるデータビットが臨時に貯蔵される。ここで、各グループのページバッファの数は入出力ピンの数に対応する。
【００２０】
続いて、図１を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、コマンドレジスタ１９０、制御ロジック２００、ショットパルス発生回路２１０、アドレス入力区間設定回路２２０、そして、検出回路２３０を含む。制御ロジック２００、ショットパルス発生回路２１０、アドレス入力区間設定回路２２０、そして、検出回路２３０は、読み出し／書き込み動作の時、メモリ装置の全般的な動作を制御する読み出し／書き込み制御器２４０を構成する。コマンドレジスタ１９０は入出力ピンＩ／Ｏｉを通じて提供されるコマンドを貯蔵し、入力されたコマンドが意味する動作モードのフラグ信号Ｆｌａｇ＿ｍｏｄｅを出力する。制御ロジック２００はメモリ制御器（図１８及び図１９参照）から提供される外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバー及びコマンドレジスタ１９０から提供される動作モードフラグ信号Ｆｌａｇ＿ｍｏｄｅに応じて、読み出し／書き込みに従う内部信号を発生する。コマンドレジスタ１９０は、又、入出力ピンを通じて提供される列アドレスのオフセット変更を示す特定コマンドに応じて、列アドレスのオフセット変更を示すオフセット変更フラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔを出力する。
【００２１】
コマンドレジスタ１９０から出力されたオフセット変更フラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔはショットパルス発生回路２１０に印加される。ショットパルス発生回路２１０はオフセット変更フラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔの遷移に応じて、ショットパルス信号ｎＳＰを発生する。ショットパルス発生回路２１０は図２に示すように３つのインバータ２１１，２１２，２１３と１つのＮＡＮＤゲート２１４で構成され、図２に示すように連結される。ショットパルス発生回路２１０の出力ｎＳＰはアドレス入力区間設定回路２２０に印加される。アドレス入力区間設定回路２２０はショットパルス信号ｎＳＰに応じて、アドレス入力区間信号ｎＡＤＤ＿ＩＮを活性化する。アドレス入力区間信号ｎＡＤＤ＿ＩＮは検出回路２３０から出力されるリセット信号ＲＥＳＥＴによって非活性化される。
【００２２】
アドレス入力区間信号ｎＡＤＤ＿ＩＮが活性化される時、制御ロジック２００はアドレスバッファ回路１１０が入出力ピンＩ／Ｏｉに入力されるアドレスデータを貯蔵し、列アドレスレジスタ１２０がアドレスバッファ回路１１０から出力されるアドレスを列アドレスとして取り込むように制御する。言い換えれば、制御ロジック２００はアドレス入力区間信号ｎＡＤＤ＿ＩＮの活性化に応じて、アドレス入力制御信号ＣＮＴ１とアドレスラッチ制御信号ＣＮＴ２を発生する。アドレスバッファ回路１１０はアドレス入力制御信号ＣＮＴ１に応じて、入出力ピンＩ／Ｏｉに印加されたアドレスデータを貯蔵し、列アドレスレジスタ１４０はアドレスラッチ制御信号ＣＮＴ２に応じて、アドレスバッファ回路１１０の出力を列アドレスとして取り込む。これは読み出し／プログラム動作を示す又は列アドレスオフセット変更を示すコマンドが入力される時、外部から提供される列アドレスがアドレスバッファ回路１１０を通じて列アドレスレジスタ１４０に伝達され得ることを意味する。
【００２３】
検出回路２３０は、メモリ制御器から提供される外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバー及びコマンドレジスタ１９０からの動作モードフラグ信号Ｆｌａｇ＿ｍｏｄｅを取り込み、アクティブローパルスのセット及びリセット信号ＳＥＴ，ＲＥＳＥＴを出力する。ここで、ＣＬＥ信号はコマンドラッチイネーブル信号であり、ＡＬＥ信号はアドレスラッチイネーブル信号である。この実施形態において、セット信号ＳＥＴは、例えば、ＡＬＥ＝‘Ｈ’，ＣＬＥ＝‘Ｌ’，ＲＥバー＝‘Ｈ’（これはアドレス入力条件を示す）であり、フラグ信号Ｆｌａｇ＿ｍｏｄｅが発生する時だけ、外部制御信号ＷＥバーの１番目のハイロー遷移に従って、所定幅のパルス形態を有するように活性化される。セット信号ＳＥＴが読み出し／書き込み動作を示すコマンドが入力された後だけに発生されることに注意しなければならない。リセット信号ＲＥＳＥＴは、例えば、ＡＬＥ＝‘Ｈ’，ＣＬＥ＝‘Ｌ’，ＲＥバー＝‘Ｈ’である時、外部制御信号ＷＥバーの３番目のローハイ遷移に従って、所定幅のパルス形態を有するように活性化される。リセット信号ＲＥＳＥＴはコマンド入力に関係なく、アドレス入力区間の終点又は、ＷＥバー信号の３番目のローハイ遷移の時ごとに、発生する。
【００２４】
この実施形態において、コマンドレジスタ１９０及び読み出し／書き込み制御器２４０は、データが入出力される間、外部アドレスが入出力ピンに印加される時、入出力ピンに提供される外部アドレスが列アドレスレジスタ１４０に貯蔵されるように、アドレスバッファ回路１１０及び列アドレスレジスタ１４０を制御する手段を構成する。
【００２５】
図１に示すアドレス入力区間設定回路２２０の望ましい実施形態を示す図３を参照すると、アドレス入力区間設定回路２２０は、４つのＮＡＮＤゲート２２１，２２２，２２３，２２４と１つのＮＯＲゲート２２５で構成され、図に示すように、連結される。回路動作において、メモリ装置が選択された後、ＮＡＮＤゲート２２１，２２３の出力が全部ローレベルになると仮定する。以降、ショットパルス信号ｎＳＰとリセット信号ＲＥＳＥＴがハイレベルであり、セット信号ＳＥＴがハイロー遷移を有する時（即ち、読み出し／書き込み動作を示すコマンド入力の後、ＷＥバー信号の１番目のハイロー遷移の時）、アドレス入力区間信号ｎＡＤＤ＿ＩＮはハイレベルからローレベルに遷移する。これは外部アドレスがメモリ装置内にラッチされ得ることを意味する。セット信号ＳＥＴは再びローレベルからハイレベルに遷移する。この状態で、リセット信号ＲＥＳＥＴがハイレベルからローレベルに遷移すると、ＮＡＮＤゲート２２３の出力はハイレベルになり、アドレス入力区間信号ｎＡＤＤ＿ＩＮは再びハイレベルになる。これに対して、ショットパルス信号ｎＳＰがハイレベルからローレベルに遷移すると、ＮＡＮＤゲート２２１の出力Ｙｉｎはローからハイになる。これはＮＡＮＤゲート２２３の出力に関係なく、ＮＯＲゲート２２５の出力ｎＡＤＤ＿ＩＮをハイレベルからローレベルに遷移させる。これは外部アドレスがメモリ装置内にラッチされ得ることを意味する。以降、リセット信号ＲＥＳＥＴがハイレベルからローレベルに遷移するに従って、ＮＡＮＤゲート２２２，２２３の出力は全部ローレベルになり、アドレス入力区間信号ｎＡＤＤ＿ＩＮは再びハイレベルになる。
【００２６】
図４は本発明の第１実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ入力動作を説明するための動作タイミング図である。以下、本発明の第１実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ入力動作を詳細に説明する。
【００２７】
プログラム動作の前に実行される連続的なデータの入力動作であることを示すコマンドが入力されると、連続的なデータ入力動作であることを示す動作モードフラグ信号Ｆｌａｇ＿ｍｏｄｅがコマンドレジスタ１９０によって活性化される。以降、プログラムされるメモリセルを指定するための列及び行アドレスデータが入出力ピンＩ／Ｏｉ（ｉ＝０〜７）を通じて連続的に入力される。連続的に入力された列及び行アドレスは制御ロジック２００の制御下に、アドレスバッファ回路１１０を通じて列アドレスレジスタ１４０と行アドレスレジスタ１２０に各々貯蔵される。制御ロジック２００はデータ入力動作のための内部信号を発生させて、続いて入力されるデータをページバッファ回路１６０に貯蔵する準備をする。詳細に説明すると、次のとおりである。
【００２８】
図４に示すように、外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバーのロジック状態がアドレス入力条件と一致する時、検出回路２３０は、外部制御信号ＷＥバーの１番目のハイロー遷移に応じて、ハイロー遷移を有するセット信号ＳＥＴを出力し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはセット信号ＳＥＴのハイロー遷移に従って、ハイレベルからローレベルに遷移する。制御ロジック２００は、アドレス入力区間信号ｎＡＤＤ＿ＩＮの遷移に応じて、アドレス入力制御信号ＣＮＴ１及びアドレスラッチ制御信号ＣＮＴ２を発生する。アドレスバッファ回路１１０はアドレス入力制御信号ＣＮＴ１に応じて、連続的に入力される列及び行アドレスを取り込み、そのように入力された列及び行アドレスはアドレスラッチ制御信号ＣＮＴ２に従って、列アドレスレジスタ１４０と行アドレスレジスタ１２０に各々貯蔵される。検出回路２３０は、外部制御信号ＷＥバーの３番目のローハイ遷移に応じて、ハイロー遷移を有するリセット信号ＲＥＳＥＴを出力し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはリセット信号ＲＥＳＥＴのハイロー遷移に従って、ハイレベルになる。即ち、アドレス入力が終了する。
【００２９】
続いて、データ入力信号であるＷＥバー信号のローハイ遷移に従って（又は、同期して）、データが入出力バッファ回路１８０を通じて入力され、列アドレスレジスタ１４０の列アドレスが順次に変わる（又、増加する）。即ち、入出力構造に従って順次に入力されるデータは、ページバッファ回路１６０に臨時に貯蔵される。データ入力動作が実行される間、列アドレスオフセットを変更するための特定コマンドが入力されると、コマンドレジスタ１９０は特定コマンドに応じて、列アドレスオフセットを変更するためのフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔを活性化し、続いて入力される列アドレスは、アドレスバッファ回路１１０を通じて列アドレスレジスタ１４０に貯蔵される。詳細に説明すると、次のとおりである。
【００３０】
列アドレスオフセット変更のための特定コマンドが外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーのコマンド入力条件（ＣＬＥ＝‘Ｈ’、ＡＬＥ＝‘Ｌ’、ＲＥバー＝‘Ｈ’、ＷＥバー＝‘Ｌ−Ｈ遷移’）に従って入出力ピン（Ｉ／Ｏｉ）に印加されると、コマンドレジスタ１９０はローハイ遷移を有するオフセット変更フラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔを出力する。ショットパルス発生回路２１０はフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔのローハイ遷移に応じて、ショットパルス信号ｎＳＰを発生し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはショットパルス信号ｎＳＰに従ってハイレベルからローレベルに活性化される。制御ロジック２００はアドレス入力区間信号ｎＡＤＤ＿ＩＮの活性化に応じて、アドレス入力制御信号ＣＮＴ１とアドレスラッチ制御信号ＣＮＴ２を発生し、その結果、続いて入力される列アドレスがアドレスバッファ回路１１０を通じて列アドレスレジスタ１４０に伝達される。以降、検出回路２３０は外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーに応じて、アドレス入力区間の終点を検出して、アクティブローパルスのリセット信号ＲＥＳＥＴを発生する。即ち、検出回路２３０はＷＥバー信号の３番目のローハイ遷移に応じて、リセット信号ＲＥＳＥＴを出力し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはハイレベルに非活性化される。即ち、列アドレスのオフセット変更のためのアドレス入力が終了される。
【００３１】
続いて、データ入力信号であるＷＥバー信号のローハイ遷移に同期して、残りのデータが入出力バッファ回路１８０を通じて入力される。残りのデータは、列ゲート回路１７０を通じて新たに入力された列アドレスに対応するページバッファから順次に貯蔵される。データ入力動作が完了すると、ページバッファ回路１６０に臨時に貯蔵されたデータはプログラムコマンドの入力に従って選択されたページバッファのメモリセルにプログラムされる。
【００３２】
図５は、本発明の第１実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ出力動作を説明するための動作タイミング図である。以下、本発明の第１実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ出力動作を説明する。
【００３３】
読み出し動作であることを示すコマンドが入力されると、読み出し動作であることを示す動作モードフラグ信号Ｆｌａｇ＿ｍｏｄｅがコマンドレジスタ１９０によって活性化される。以降、メモリセルを指定するための列及び行アドレスデータが入出力ピンＩ／Ｏｉ（ｉ＝０〜７）を通じて連続的に入力される。入力された列及び行アドレスは、制御ロジック２００の制御下にアドレスバッファ回路１１０を通じて列アドレスレジスタ１４０と行アドレスレジスタ１２０に各々貯蔵される。アドレス入力に関した動作は、図４で説明した動作と同一に実行されるので、詳細な説明は省略する。制御ロジック２００は読み出し動作のための内部信号を発生して、ページバッファ回路１６０を制御する。即ち、ページバッファ回路１６０は選択されたページのメモリセルに対するデータ感知動作を実行し、感知されたデータをページバッファ回路に臨時に貯蔵する動作を実行する。感知動作が実行される間、ＮＡＮＤ型フラッシュメモリ装置はビジー（ｂｕｓｙ）状態に維持される。即ち、感知動作が実行される間、Ｒ／Ｂバー信号はビジー状態を示すローレベルに維持される。
【００３４】
選択されたページのメモリセルのデータを感知して、データを貯蔵する動作が完了すると、ＮＡＮＤ型フラッシュメモリ装置はビジー状態から準備状態に進行して、臨時に貯蔵されたメモリセルのデータをメモリ装置の外部に出力させ得る。ＮＡＮＤ型フラッシュメモリ装置がビジー状態から準備状態になると、列アドレスレジスタ１４０はデータ出力信号であるＲＥバー信号のハイロー遷移に従って、列アドレスを順次に増加させ、列デコーダ１５０及び列ゲート回路１７０は列アドレスレジスタ１４０から順次に出力される列アドレスに応じて、ページバッファのグループを選択する。そのように選択されたグループのページバッファに貯蔵されたデータは入出力バッファ回路１８０を通じてメモリ装置の外部に出力される。
【００３５】
データ出力動作が実行される間、列アドレスオフセットを変更するための特定コマンドが入力されると、コマンドレジスタ１９０は特定コマンドに応じて、列アドレスオフセットを変更するためのフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔを活性化し、続いて入力される列アドレスはアドレスバッファ回路１１０を通じて列アドレスレジスタ１４０に貯蔵される。詳細に説明すると、次のとおりである。
【００３６】
列アドレスオフセット変更のための特定コマンドが外部信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーのコマンド入力条件（ＣＬＥ＝‘Ｈ’、ＡＬＥ＝‘Ｌ’ＲＥバー＝‘Ｈ’、ＷＥバー＝‘Ｌ−Ｈ遷移’）に従って入出力ピンＩ／Ｏｉに印加されると、コマンドレジスタ１９０はオフセット変更フラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔをローレベルからハイレベルに遷移させる。ショットパルス発生回路２１０はフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔのローハイ遷移に応じて、ショットパルス信号ｎＳＰを発生し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはショットパルス信号ｎＳＰに従ってハイレベルからローレベルに活性化される。制御ロジック２００はアドレス入力区間信号ｎＡＤＤ＿ＩＮの活性化に応じて、アドレス入力制御信号ＣＮＴ１とアドレスラッチ制御信号ＣＮＴ２を発生し、その結果、続いて入力される列アドレスがアドレスバッファ回路１１０を通じて列アドレスレジスタ１４０に伝達される。以降、検出回路２３０は外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーに応じてアドレス入力区間の終点（即ち、ＷＥバー信号の３番目のローハイ遷移）を検出して、リセット信号ＲＥＳＥＴを出力し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはハイレベルに非活性化される。即ち、列アドレスのオフセット変更のためのアドレス入力が終了される。
【００３７】
続いて、データ出力信号であるＲＥバー信号のローハイ遷移に同期して残りのデータが入出力バッファ回路１８０を通じてメモリ装置の外部に出力される。残りのデータは列ゲート回路１７０を通じて新たに入力された列アドレスに対応するページバッファから順次に出力される。
【００３８】
本発明の第１実施形態によるＮＡＮＤ型フラッシュメモリ装置によれば、データ入力／出力動作の時、内部列アドレスから提供される列アドレスに変更できる機能が提供される。そのような機能によると、メモリ装置のページサイズが、例えば、５１２Ｂ＋１６Ｂから２ＫＢ＋６４Ｂに拡張されても、ＮＡＮＤ型フラッシュメモリ装置はメモリインタフェースとしてのメモリ制御器のバッファメモリサイズに関係なく、全てのメモリ応用システムに適用され得る。例えば、たとえメモリ制御器のバッファメモリサイズが５１２Ｂ＋１６Ｂであっても、図６に示すように、５１２Ｂのノーマルデータは書き込みコマンド入力に従ってメインフィールドアレイに対応する２ＫＢのページバッファ領域▲１▼に割り当てられ、１６Ｂの付加データは列アドレスのオフセットを変更するためのコマンド入力に従って、スペアフィールドアレイに対応する６４Ｂのページバッファ領域▲２▼に割り当てられる。同様に、その次に伝送されるデータ列のうち、５１２Ｂのノーマルデータは書き込みコマンド入力に従って、２ＫＢのページバッファ領域▲３▼に割り当てられ、１６Ｂの付加データは列アドレスのオフセットを変更するためのコマンド入力に従って、６４Ｂのページバッファ領域▲４▼に割り当てられる。このような方法によって、残りのデータも正常にページバッファ回路に貯蔵される。従って、ＮＡＮＤ型フラッシュメモリ装置のページサイズがメモリ応用システムに関係なく拡張され得り、その結果、ＮＡＮＤ型フラッシュメモリ装置の高速読み出し／書き込み動作を達成できる。
【００３９】
図７は本発明の第２実施形態によるＮＡＮＤ型フラッシュメモリ装置を示す構成図である。この第２実施形態において、ＮＡＮＤ型フラッシュメモリ装置は特定コマンドの代わりに外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーの組合せを利用して、列アドレスのオフセットを変更する機能を実行する。第２実施形態の構成要素３００〜３８０は第１実施形態と同一の機能を実行するので、説明は省略する。
【００４０】
図７を参照すると、コマンドレジスタ３９０は読み出し動作又は連続的なデータ入力動作を示すコマンドが入出力ピンＩ／Ｏｉ（ｉ＝０〜７）に印加される時、コマンドが意味する動作モードのフラグ信号Ｆｌａｇ＿ｍｏｄｅを活性化する。制御ロジック４００はフラグ信号Ｆｌａｇ＿ｍｏｄｅに応じて、読み出し／書き込み動作のための内部信号を発生する。本発明の第２実施形態によるメモリ装置は第１検出回路４１０、ショットパルス発生回路４２０、アドレス入力区間設定回路４３０、そして、第２検出回路４４０を含む。この実施形態において、制御ロジック４００、第１検出回路４１０、ショットパルス発生回路４２０、アドレス入力区間設定回路４３０、そして、第２検出回路４４０は読み出し／書き込み動作に従う全般的な制御動作を実行する読み出し／書き込み制御器４５０を構成する。
【００４１】
第１検出回路４１０は、外部（例えば、メモリ制御器）から提供される外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーを取り込み、入力された信号の特定組合せが列アドレスのオフセット変更を示す値と一致するか否かを検出する。第１検出回路４１０は特定信号組合せが列アドレスのオフセット変更を示す時、列アドレスのオフセット変更を示すフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔを発生する。例えば、外部制御信号ＣＬＥ，ＡＬＥＲＥバー，ＷＥバーが全部ハイレベルである時、第１検出回路４１０はローハイ遷移を有するフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔを出力する。ショットパルス発生回路４２０はフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔに応じて、ショットパルス信号ｎＳＰを発生し、アドレス入力区間設定回路４３０はショットパルス信号ｎＳＰに応じて、アドレス入力区間信号ｎＡＤＤ＿ＩＮを活性化する。アドレス入力区間信号ｎＡＤＤ＿ＩＮが活性化されると、制御ロジック４００は、アドレス入力制御信号ＣＮＴ１及びアドレスラッチ制御信号ＣＮＴ２を発生する。アドレスバッファ回路３１０はアドレス入力制御信号ＣＮＴ１に応じて、入出力ピンＩ／Ｏｉに提供されるアドレスデータを貯蔵し、列アドレスレジスタ３４０はアドレスラッチ制御信号ＣＮＴ２に応じて、アドレスバッファ回路３１０の出力をラッチする。即ち、列アドレスレジスタ３４０の列アドレスはアドレスバッファ回路３１０から出力される新たな列アドレスによって更新される。アドレス入力区間信号ｎＡＤＤ＿ＩＮは第２検出回路４４０から出力されるリセット信号ＲＥＳＥＴによって非活性化される。
【００４２】
第１実施形態と同様に、第２検出回路４４０は読み出し動作又は連続的なデータ入力動作を示すコマンドが入力される時だけ、セット信号ＳＥＴを活性化する。セット信号ＳＥＴの活性化に従って、アドレス入力区間設定回路４３０から出力されるアドレス入力区間信号ｎＡＤＤ＿ＩＮが活性化される。即ち、アドレス入力区間信号ｎＡＤＤ＿ＩＮは読み出し又は連続的なデータ入力動作を示すコマンドが入力される時、第２検出回路４４０からのセット信号ＳＥＴによって活性化され、外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーの組合せが列アドレスのオフセット変更を示す時、第１検出回路４１０からのフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔによって活性化される。そのような活性化されたアドレス入力区間信号ｎＡＤＤ＿ＩＮはアドレス入力区間の終点で第２検出回路４４０から出力されるリセット信号ＲＥＳＥＴによって非活性化される。第２実施形態において、ショットパルス発生回路４２０及びアドレス入力区間設定回路４３０が、第１実施形態と同一に構成され得ることは当業者には周知である。
【００４３】
この実施形態において、コマンドレジスタ３９０及び読み出し／書き込み制御器４５０は、データが入出力される間、外部アドレスが入出力ピンに印加される時、入出力ピンに提供される外部アドレスが列アドレスレジスタに貯蔵されるように、アドレスバッファ回路及び列アドレスレジスタを制御する手段を構成する。
【００４４】
図８は本発明の第２実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ入力動作を説明するための動作タイミング図である。以下、本発明の第２実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ入力動作を詳細に説明する。
【００４５】
プログラム動作の前に実行される連続的なデータ入力動作であることを示すコマンドが入力されると、連続的なデータ入力動作であることを示す動作モードフラグ信号Ｆｌａｇ＿ｍｏｄｅがコマンドレジスタ３９０によって活性化される。以降、プログラムされるメモリセルを指定するための列及び行アドレスデータが入出力ピンＩ／Ｏｉを通じて連続的に入力される。連続的に入力された列及び行アドレスは制御ロジック４００の制御下にアドレスバッファ回路３１０を通じて列アドレスレジスタ３４０と行アドレスレジスタ３２０に各々貯蔵される。制御ロジック４００はデータ入力動作のための内部信号を発生して、続いて入力されるデータをページバッファ回路３６０に貯蔵する準備をする。詳細に説明すると、次のとおりである。
【００４６】
図８に示すように、外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバーのロジック状態がアドレス入力条件と一致する時、第２検出回路４４０は外部制御信号ＷＥバーの１番目のハイロー遷移に応じて、ハイロー遷移を有するセット信号ＳＥＴを出力し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはセット信号ＳＥＴのハイロー遷移に従って、ハイレベルからローレベルに遷移する。制御ロジック４００はアドレス入力区間信号ｎＡＤＤ＿ＩＮの遷移に応じて、アドレス入力制御信号ＣＮＴ１及びアドレスラッチ制御信号ＣＮＴ２を発生する。アドレスバッファ回路３１０はアドレス入力制御信号ＣＮＴ１に応じて、連続的に入力される列及び行アドレスを取り込み、そのように入力された列及び行アドレスはアドレスラッチ制御信号ＣＮＴ２に従って、列アドレスレジスタ３４０と行アドレスレジスタ３２０に各々貯蔵される。第２検出回路４４０は外部制御信号ＷＥバーの３番目のローハイ遷移に応じて、ハイロー遷移を有するリセット信号ＲＥＳＥＴを出力し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはリセット信号ＲＥＳＥＴのハイロー遷移に従ってハイレベルになる。
【００４７】
続いて、データ入力信号であるＷＥバー信号のローハイ遷移に従って（又は、同期して）データが入出力バッファ回路３８０を通じて入力され、列アドレスレジスタ３４０の列アドレスが順次に変わる（又は、増加する）。即ち、入出力構造に従って順次に入力されるデータは、ページバッファ回路３６０に臨時に貯蔵される。データ入力動作が実行される間、図８に示すように、外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーの組合せが列アドレスのオフセット変更条件と一致する時、第１検出回路４１０は外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーの組合せに従って、列アドレスオフセットを変更するためのフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔを活性化し、続いて入力される列アドレスはアドレスバッファ回路３１０を通じて列アドレスレジスタ３４０に貯蔵される。詳細に説明すると、次のとおりである。
【００４８】
列アドレスオフセット変更のための組合せを有する外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーが入出力ピンＩ／Ｏｉに印加されると、第１検出回路４１０はローハイ遷移を有するオフセット変更フラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔを出力する。ショットパルス発生回路４２０はフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔのローハイ遷移に応じて、ショットパルス信号ｎＳＰを発生し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはショットパルス信号ｎＳＰに従ってハイレベルからローレベルに活性化される。制御ロジック４００は、アドレス入力区間信号ｎＡＤＤ＿ＩＮの活性化に応じて、アドレス入力制御信号ＣＮＴ１とアドレスラッチ制御信号ＣＮＴ２を発生し、その結果、続いて入力される列アドレスがアドレスバッファ回路３１０を通じて列アドレスレジスタ３４０に伝達される。以降、第２検出回路４４０は外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーを利用してアドレス入力区間の終点を検出して、アクティブローパルスのリセット信号ＲＥＳＥＴを発生する。即ち、第２検出回路４４０は、ＷＥバー信号の３番目のローハイ遷移に応じて、リセット信号ＲＲＥＳＥＴを出力し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはハイレベルに非活性化される。即ち、列アドレスレジスタ３４０の列アドレスが新たな列アドレスに変更される（又は、更新される）。
【００４９】
続いて、データ入力信号であるＷＥバー信号のローハイ遷移に同期して残りのデータが入出力バッファ回路３８０を通じて入力される。残りのデータは列ゲート回路３７０を通じて新たに入力された列アドレスに対応するページバッファから順次に貯蔵される。データ入力動作が完了すると、ページバッファ回路３６０に臨時に貯蔵されたデータはプログラムコマンドの入力に従って選択されたページのメモリセルにプログラムされる。
【００５０】
図９は本発明の第２実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ出力動作を説明するための動作タイミング図である。以下、本発明の第２実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ出力動作を説明する。
【００５１】
読み出し動作であることを示すコマンドが入力されると、読み出し動作であることを示す動作モードフラグ信号Ｆｌａｇ＿ｍｏｄｅがコマンドレジスタ３９０によって活性化される。以降、メモリセルを指定するための列及び行アドレスデータが入出力ピンＩ／Ｏｉを通じて連続的に入力される。入力された列及び行アドレスは制御ロジック４００の制御下にアドレスバッファ回路３１０を通じて列アドレスレジスタ３４０と行アドレスレジスタ３２０に各々貯蔵される。アドレス入力に関した動作は、図８で説明した動作と同一に実行されるので、詳細な説明は省略する。制御ロジック４００は読み出し動作のための内部信号を発生して、ページバッファ回路３６０を制御する。即ち、ページバッファ回路３６０は選択されたページのメモリセルに対するデータ感知動作を実行し、感知されたデータをページバッファ回路に臨時に貯蔵する動作を実行する。感知動作が実行される間、ＮＡＮＤ型フラッシュメモリ装置はビジー状態に維持される。即ち、感知動作が実行される間、Ｒ／Ｂバー信号はビジー状態を示すローレベルに維持される。
【００５２】
選択されたページのメモリセルのデータを感知して、貯蔵する動作が完了すると、ＮＡＮＤ型フラッシュメモリ装置はビジー状態から準備状態に進行して臨時に貯蔵されたメモリセルのデータをメモリセル装置の外部に出力できる。ＮＡＮＤ型フラッシュメモリ装置がビジー状態から準備状態になると、列アドレスレジスタ３４０はデータ出力信号であるＲＥバー信号のハイロー遷移に従って、列アドレスを順次に増加させ、列デコーダ回路３５０及び列ゲート回路３７０は列アドレスレジスタ３４０から順次に出力される列アドレスに応じて、ページバッファのグループを選択する。そのように選択されたグループのページバッファに貯蔵されたデータは入出力バッファ回路３８０を通じてメモり装置の外部に出力される。
【００５３】
データ出力動作が実行される間で、図９に示すように、外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーの組合せが列アドレスのオフセット変更条件（例えば、ＣＬＥ＝‘Ｈ’、ＡＬＥ＝‘Ｈ’、ＲＥバー＝‘Ｈ’、ＷＥバー＝‘Ｈ’）と一致する時、第１検出回路４１０は外部制御信号の組合せに応じて、列アドレスオフセットを変更するためのフラグ信号Ｆｌａｇ＿ｏｆｆｓｅｔを活性化し、続いて入力される列アドレスは、前述のように、アドレスバッファ回路３１０を通じて列アドレスレジスタ３４０に貯蔵される。続いて、データ出力信号であるＲＥバー信号のハイローレベル遷移に同期して残りのデータが入出力バッファ回路３８０を通じてメモり装置の外部に出力される。残りのデータは列ゲート回路３７０を通じて新たに入力された列アドレスに対するページバッファから順次に出力される。
【００５４】
本発明の第２実施形態も第１実施形態と同一の効果を有することは当業者には周知である。即ち、ＮＡＮＤ型フラッシュメモリ装置のページサイズがメモリ応用システムに関係なく拡張され得り、その結果、ＮＡＮＤ型フラッシュメモリ装置の高速読み出し／書き込み動作を達成できる。
【００５５】
図１０は本発明の第３実施形態によるＮＡＮＤ型フラッシュメモリ装置を示す構成図である。第３実施形態によるＮＡＮＤ型フラッシュメモリ装置はアドレス入力条件がある時ごとに、外部（例えば、メモリ制御器）から提供される列アドレスによって、列アドレスレジスタ５４０の内容が更新されるように実現される。第３実施形態の構成要素５００〜５８０は第１及び第２実施形態と同一の機能を実行するので、説明は省略する。
【００５６】
図１０を参照すると、コマンドレジスタ５９０は読み出し動作又は連続的なデータ入力動作を示すコマンドが入出力ピンＩ／Ｏｉに印加される時、コマンドが意味する動作モードのフラグ信号Ｆｌａｇ＿ｍｏｄｅを活性化する。制御ロジック６００はフラグ信号Ｆｌａｇ＿ｍｏｄｅに応じて、読み出し／書き込み動作のための内部信号を発生する。本発明の第３実施形態によるメモリ装置は検出回路６１０及びアドレス入力区間設定回路６２０を含む。この実施形態において、制御ロジック６００、検出回路６１０、そして、アドレス入力区間設定回路６２０は読み出し／書き込み動作に従う全般的な制御動作を実行する読み出し／書き込み制御器６３０を構成する。
【００５７】
検出回路６１０は、外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーに応じてセット信号ＳＥＴとリセット信号ＲＥＳＥＴを発生する。例えば、セット信号ＳＥＴは外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバーが全部ハイレベルである時、ＷＥバー信号の１番目のハイロー遷移に従って活性化される。リセット信号ＲＥＳＥＴは外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバーが全部ハイレベルである時、ＷＥバー信号のローハイ遷移（例えば、３番目のローハイ遷移）に従って活性化される。検出回路６１０は外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバーが全部ハイレベルである時、ＷＥバー信号の１番目のローハイ遷移又は２番目のローハイ遷移に従ってリセット信号ＲＥＳＥＴが活性化されるように実現され得る。アドレス入力区間設定回路６２０はセット信号ＳＥＴに応じて、アドレス入力区間信号ｎＡＤＤ＿ＩＮを活性化し、リセット信号ＲＥＳＥＴに応じて、活性化された信号ｎＡＤＤ＿ＩＮを非活性化する。アドレス入力区間設定回路６２０は、図１１に示すように、２つのＮＡＮＤゲート６２１，６２２とインバータ６２３を利用して実現できる。
【００５８】
この実施形態において、コマンドレジスタ５９０及び読み出し／書き込み制御器６３０は、データが入出力される間、外部アドレスが入出力ピンに印加される時、入出力ピンに提供される外部アドレスが列アドレスレジスタに貯蔵されるように、アドレスバッファ回路及び列アドレスレジスタを制御する手段を構成する。
【００５９】
図１２は本発明の第３実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ入力動作を説明するための動作タイミング図である。以下、本発明の第３実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ入力動作を詳細に説明する。
【００６０】
プログラム動作の前に実行される連続的なデータ入力動作であることを示すコマンドが入力されると、連続的なデータ入力動作であることを示す動作モードフラグ信号Ｆｌａｇ＿ｍｏｄｅがコマンドレジスタ５９０によって活性化される。以降、プログラムされるメモリセルを指定するための列及び行アドレスデータが入出力ピンＩ／Ｏｉを通じて連続的に入力される。連続的に入力された列及び行アドレスは制御ロジック６００の制御下にアドレスバッファ回路５１０を通じて列アドレスレジスタ５４０と行アドレスレジスタ５２０に各々貯蔵される。制御ロジック６００はデータ入力動作のための内部信号を発生して、続いて入力されるデータをページバッファ回路５６０に貯蔵する準備をする。詳細に説明すると、次のとおりである。
【００６１】
図１２に示すように、外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバーのロジック状態がアドレス入力条件と一致する時、検出回路６１０は外部制御信号ＷＥバーの１番目のハイロー遷移に応じて、ハイロー遷移を有するセット信号ＳＥＴを出力し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはセット信号ＳＥＴのハイロー遷移に従って、ハイレベルからローレベルに遷移する。制御ロジック６００はアドレス入力区間信号ｎＡＤＤ＿ＩＮの遷移に応じて、アドレス入力制御信号ＣＮＴ１及びアドレスラッチ制御信号ＣＮＴ２を発生する。アドレスバッファ回路５１０はアドレス入力制御信号ＣＮＴ１に応じて、連続的に入力される列及び行アドレスを取り込み、そのように入力された列及び行アドレスはアドレスラッチ制御信号ＣＮＴ２に従って、列アドレスレジスタ５４０と行アドレスレジスタ５２０に各々貯蔵される。検出回路６１０は外部制御信号ＷＥバーの３番目のローハイ遷移に応じて、ハイロー遷移を有するリセット信号ＲＥＳＥＴを出力し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはリセット信号ＲＥＳＥＴのハイロー遷移に従ってハイレベルになる。
【００６２】
続いて、データ入力信号であるＷＥバー信号のローハイ遷移に従って（又は、同期して）、データが入出力バッファ回路５８０を通じて入力され、列アドレスレジスタ５４０の列アドレスが順次に変わる（又は、増加する）。即ち、入出力構造に従って、順次に入力されるデータはページバッファ回路５６０に臨時に貯蔵される。データ入力動作が実行される間で、図１２に示すように、外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーの組合せが列アドレスの入力条件と一致する時、検出回路６１０は外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーの組合せに従って、列アドレスオフセットを変更するためのセット信号ＳＥＴを活性化し、続いて入力される列アドレスはアドレスバッファ回路５１０を通じて列アドレスレジスタ５４０に貯蔵される。詳細に説明すると、次のとおりである。
【００６３】
列アドレスオフセット変更のための（又は、アドレス入力条件を示す）組合せを有する外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーが入出力ピンＩ／Ｏｉに印加されると、検出回路６１０はアクティブローパルスのセット信号ＳＥＴを活性化する。アドレス入力区間信号ｎＡＤＤ−ＩＮはアクティブローパルスのセット信号ＳＥＴに従ってハイレベルからローレベルに活性化される。制御ロジック６００はアドレス入力区間信号ｎＡＤＤ＿ＩＮの活性化に応じて、アドレス入力制御信号ＣＮＴ１とアドレスラッチ制御信号ＣＮＴ２を発生し、その結果、続いて入力される列アドレスがアドレスバッファ回路５１０を通じて列アドレスレジスタ５４０に伝達される。以降、検出回路６１０は、ＷＥバー信号の３番目のローハイ遷移に応じて、リセット信号ＲＲＥＳＥＴを出力し、アドレス入力区間信号ｎＡＤＤ＿ＩＮはハイレベルに非活性化される。即ち、列アドレスレジスタ３４０の列アドレスが新たな列アドレスに変更される（又は、更新される）。
【００６４】
続いて、データ入力信号であるＷＥバー信号のローハイ遷移に同期して残りのデータが入出力バッファ回路５８０を通じて入力される。残りのデータは列ゲート回路５７０を通じて新たに入力された列アドレスに対応するページバッファから順次に貯蔵される。データ入力動作が完了すると、ページバッファ回路５６０に臨時に貯蔵されたデータはプログラムコマンドの入力に従って選択されたページのメモリセルにプログラムされる。
【００６５】
図１３乃至図１５は、本発明の第３実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ出力動作を説明するための動作タイミング図である。以下、本発明の第３実施形態によるＮＡＮＤ型フラッシュメモリ装置のデータ出力動作を説明する。
【００６６】
図１３を参照すると、読み出し動作であることを示すコマンドが入力されると、読み出し動作であることを示す動作モードフラグ信号Ｆｌａｇ＿ｍｏｄｅがコマンドレジスタ５９０によって活性化される。以降、メモリセルを指定するための列及び行アドレスデータが入出力ピンＩ／Ｏｉを通じて連続的に入力される。入力された列及び行アドレスは制御ロジック６００の制御下にアドレスバッファ回路５１０を通じて列アドレスレジスタ５４０と行アドレスレジスタ５２０に各々貯蔵される。アドレス入力に関した動作は、前述した動作と同一に実行されるので、詳細な説明は省略する。制御ロジック６００は読み出し動作のための内部信号を発生して、ページバッファ回路５６０を制御する。即ち、ページバッファ回路５６０は選択されたページのメモリセルに対するデータ感知動作を実行し、感知されたデータをページバッファ回路に臨時に貯蔵する動作を実行する。感知動作が実行される間、ＮＡＮＤ型フラッシュメモリ装置はビジー状態に維持される。即ち、感知動作が実行される間、Ｒ／Ｂバー信号はビジー状態を示すローレベルに維持される。
【００６７】
選択されたページのメモリセルのデータを感知して、貯蔵する動作が完了すると、ＮＡＮＤ型フラッシュメモリ装置はビジー状態から準備状態に進行して、臨時に貯蔵されたメモリセルのデータをメモリセル装置の外部に出力できる。ＮＡＮＤ型フラッシュメモリ装置がビジー状態から準備状態になると、列アドレスレジスタ５４０はデータ出力信号であるＲＥバー信号のハイロー遷移に従って、列アドレスを順次に増加させ、列デコーダ回路５５０及び列ゲート回路５７０は列アドレスレジスタ５４０から順次に出力される列アドレスに応じて、ページバッファのグループを選択する。そのように選択されたグループのページバッファに貯蔵されたデータは入出力バッファ回路５８０を通じてメモり装置の外部に出力される。
【００６８】
データ出力動作が実行される間で、図１３に示すように、外部制御信号ＣＬＥ，ＡＬＥ，ＲＥバー，ＷＥバーのロジック状態が列アドレスのオフセット変更のためのアドレス入力条件（例えば、ＣＬＥ＝‘Ｈ’、ＡＬＥ＝‘Ｈ’、ＲＥバー＝‘Ｈ’、ＷＥバー＝トグル（ｔｏｇｇｌｅ））と一致する時、検出回路６１０は外部制御信号ＷＥバーの１番目のハイロー遷移に応じて、列アドレスオフセットを変更するためのセット信号ＳＥＴを活性化し、続いて入力される列アドレスは、前述のように、アドレスバッファ回路５１０を通じて列アドレスレジスタ５４０に貯蔵される。検出回路６１０はＷＥバー信号の３番目のローハイ遷移に応じて、リセット信号ＲＥＳＥＴを活性化し、アドレス入力区間信号ｎＡＤＤ＿ＩＮは非活性化される。
【００６９】
続いて、データ出力信号であるＲＥバー信号のハイローレベル遷移に同期して残りのデータが入出力バッファ回路５８０を通じてメモり装置の外部に出力される。残りのデータは列ゲート回路５７０を通じて新たに入力された列アドレスに対するページバッファから順次に出力される。
【００７０】
本発明の第３実施形態も、第１及び第２実施形態と同一の効果を有することは当業者には周知である。即ち、ＮＡＮＤ型フラッシュメモリ装置のページサイズがメモリ応用システムに関係なく拡張され得り、その結果、ＮＡＮＤ型フラッシュメモリ装置の高速読み出し／書き込み動作を達成できる。
【００７１】
本発明の他の実施形態において、アドレス入力区間信号ｎＡＤＤ＿ＩＮは反転ＷＥ信号の３番目のローハイ遷移に従って非活性化されるように制御される。しかし、図１５に示すように、アドレス入力区間信号ｎＡＤＤ＿ＩＮは反転ＷＥ信号の１番目のローハイ遷移に従って非活性化されるように制御され得る。セット及びリセット信号ＳＥＴ，ＲＥＳＥＴを出力する検出回路は、そのような機能を実行するようにカウンタ回路及びロジックゲート回路を利用して実現できる。又、アドレス入力区間信号ｎＡＤＤ＿ＩＮは反転ＷＥ信号の２番目のローハイ遷移に従って、非活性化されるように制御され得る。即ち、アドレス入力区間信号ｎＡＤＤ＿ＩＮが非活性化される時点が様々に変更され得る。アドレス入力区間信号ｎＡＤＤ＿ＩＮが活性化される区間の間、動作タイミング図に示すように、列アドレスに続いて同一の行アドレスが入力され得る。又は、列アドレスに続いて行アドレスが提供されない。
【００７２】
【発明の効果】
以上のように、本発明によれば、データが入力／出力される間、列アドレスレジスタの列アドレスが外部から提供される新たな列アドレスに変更させることによって、ＮＡＮＤ型フラッシュメモリ装置のページサイズがメモリ応用システムに関係なく拡張され得る。結果的に、ページサイズの拡張に従って、ＮＡＮＤ型フラッシュメモリ装置の高速読み出し／書き込み動作を達成できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による不揮発性半導体メモリ装置を示す構成図である。
【図２】図１に示したショットパルス発生回路の望ましい実施形態を示す回路図である。
【図３】図１に示したアドレス入力区間設定回路の望ましい実施形態を示す回路図である。
【図４】本発明の第１実施形態による不揮発性半導体メモリ装置のデータ入力動作を説明するための動作タイミング図である。
【図５】本発明の第１実施形態による不揮発性半導体メモリ装置のデータ出力動作を説明するための動作タイミング図である。
【図６】本発明の第１実施形態による不揮発性半導体メモリ装置を備えるメモリ応用システムを示す構成図である。
【図７】本発明の第２実施形態による不揮発性半導体メモリ装置を示す構成図である。
【図８】本発明の第２実施形態による不揮発性半導体メモリ装置のデータ出力動作を説明するための動作タイミング図である。
【図９】本発明の第２実施形態による不揮発性半導体メモリ装置のデータ入力動作を説明するための動作タイミング図である。
【図１０】本発明の第３実施形態による不揮発性半導体メモリ装置を示す構成図である。
【図１１】図１０に示したアドレス入力区間設定回路の望ましい実施形態を示す回路図である。
【図１２】本発明の第３実施形態による不揮発性半導体メモリ装置のデータ入力動作を説明するための動作タイミング図である。
【図１３】本発明の第３実施形態による不揮発性半導体メモリ装置のデータ出力動作を説明するための動作タイミング図である。
【図１４】本発明の第３実施形態による不揮発性半導体メモリ装置のデータ出力動作を説明するための動作タイミング図である。
【図１５】本発明の第３実施形態による不揮発性半導体メモリ装置のデータ出力動作を説明するための動作タイミング図である。
【図１６】従来技術によるフラッシュメモリ装置のデータ入力動作を示す動作タイミング図である
【図１７】従来技術によるフラッシュメモリ装置のデータ出力動作を示す動作タイミング図である。
【図１８】拡張されたページサイズのフラッシュメモリ装置を備えるシステムを示す構成図である。
【図１９】拡張されたページサイズのフラッシュメモリ装置を備えるシステムを示す構成図である。
【符号の説明】
１００  メモリセルアレイ
１１０  アドレスバッファ回路
１２０  行アドレスレジスタ
１３０  行デコーダ回路
１４０  列アドレスレジスタ
１５０  列デコーダ回路
１６０  ページバッファ回路
１７０  列ゲート回路
１８０  入／出力バッファ回路
１９０  コマンドレジスタ
２００  制御ロジック
２１０  ショットパルス発生回路
２２０  アドレス入力区間設定回路
２３０  検出回路
２４０  読み出し／書き込み制御器
【図１】
0004166979.tif 000002
【図２】
0004166979.tif 000003
【図３】
0004166979.tif 000004
【図４】
0004166979.tif 000005
【図５】
0004166979.tif 000006
【図６】
0004166979.tif 000007
【図７】
0004166979.tif 000008
【図８】
0004166979.tif 000009
【図９】
0004166979.tif 000010
【図１０】
0004166979.tif 000011
【図１１】
0004166979.tif 000012
【図１２】
0004166979.tif 000013
【図１３】
0004166979.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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