(57)【特許請求の範囲】
【請求項１】
コントローラと、該コントローラに双方向に接続された中継器と、該中継器に双方向に接続された被制御装置とからなり、
前記中継器には、
前記コントローラから送信される前記被制御装置に対する要求に基づいて、前記被制御装置に対して制御要求を送信する制御シーケンスを備えており、
該制御シーケンスは、
時刻ｔにおける前記被制御装置の出力を該被制御装置の最大出力に対する割合で示した目標出力率Ｗ（ｔ）が記憶される目標出力率記憶手段を有しており、
前記コントローラから送信される前記被制御装置に対する要求に基づいて、前記目標出力率Ｗ（ｔ）を含む前記制御要求を前記被制御装置に送信するものである
ことを特徴とする制御システム。
【請求項２】
前記被制御装置は、
前記制御要求に対する応答として、前記制御シーケンスに対してレスポンスを送信するように構成されており、
前記制御シーケンスは、
前記制御要求に対する前記被制御装置のレスポンスを判断し、レスポンスが異常信号の場合には異常と判断するレスポンス異常判断手段と、
前記被制御装置に対して前記制御要求が送信された後、該制御要求に対するレスポンスの有無を判断し、基準時間以内にレスポンスがない場合には異常と判断するレスポンス有無判断手段とを備えており、
前記中継器は、
前記制御シーケンスにおける前記レスポンス有無判断手段、および前記レスポンス異常判断手段が異常と判断した場合に、異常と判断されたレスポンスの情報と、前記レスポンスがないという情報とが蓄積されるエラーログを備えている
ことを特徴とする請求項１記載の制御システム。
【請求項３】
前記被制御装置を複数備えており、
前記制御シーケンスにおける目標出力率記憶手段には、
各被制御装置ごとにそれぞれ目標出力率Ｗ１（ｔ）、Ｗ２（ｔ）、…、Ｗｎ（ｔ）が記憶されている
ことを特徴とする請求項１または２記載の制御システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御システムに関する。
【０００２】
【従来の技術】
図８は従来の制御システムのブロック図である。同図において、符号１０はマイクロコンピュータ等を用いたコントローラを示している。従来の制御システムでは、コントローラ１０には、インバータやダンパ等の被制御装置３０が双方向に接続されており、コントローラ１０には、被制御装置３０の異常情報を格納するためのエラーログERR が接続されている。
コントローラ１０には、各種プログラム10P を格納するためのＲＯＭ、入力情報等を一時格納するＲＡＭ、ＲＯＭの各種プログラム10P に基づき、ＲＡＭに格納された情報を用いて演算するＣＰＵ、指令部10A および受信部10Z を備えている。指令部10A は、運転要求もしくは停止要求を外部装置すなわち被制御装置３０へ送信するためのものである。受信部10Z は、被制御装置３０からのレスポンスを受信し、このレスポンスを各種プログラム10P に与えたり、レスポンスが異常信号の場合には、その異常信号をエラーログERR に異常情報として送信するためのものである。
各種プログラム10P は、指令部10A に運転要求を出したり、受信部10Z からのレスポンスに基づいて指令部10A に停止要求を出したりするようにプログラミングされたものである。
被制御装置３０は、指令受信部30A 、駆動部30P および出力部30Z を備えている。指令受信部30A は、外部装置すなわちコントローラ１０からの運転要求もしくは停止要求を受信するものである。駆動部30P は、運転要求や停止要求によって駆動したり、停止したりするものである。出力部30Z は、コントローラ１０へレスポンスを送信するためのものである。
前記コントローラ１０の指令部10A から被制御装置３０へ送信された運転要求もしくは停止要求によって、被制御装置３０の駆動部30P の駆動が制御されるのである。
【０００３】
この制御システムは以下のように動作する。
コントローラ１０の各種プログラム10P から運転要求が発信されると、この運転要求は指令部10A を通って、被制御装置３０の指令受信部30A に送信される。そして、この運転要求は、指令受信部30A から駆動部30P に送られ、この運転要求によって駆動部30P は駆動する。
駆動部30P が正常に動作していれば、被制御装置３０の出力部30Z からコントローラ１０へ正常なレスポンスが送信される。
【０００４】
駆動部30P に異常がある場合には、レスポンスは異常信号となり、このレスポンスは異常情報としてエラーログERR に蓄積される。
これとともに、各種プログラム10P によって直ちに指令部10A に停止要求が出される。この停止要求は、指令部10A を通って被制御装置３０の指令受信部30A に送信される。そして、この停止要求は、指令受信部30A から駆動部30P に送信され、この停止要求によって駆動部30P は停止する。
【０００５】
このように、被制御装置３０に異常があった場合、エラーログERR に蓄積された異常情報を見ることによって、被制御装置３０の異常の原因の特定が容易となり、適切な修理等の処理が可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、被制御装置３０に異常があった場合、常に被制御装置３０からのレスポンスがあるとは限らず、レスポンスがないときには被制御装置３０の異常を判断することができないという問題がある。
【０００７】
また、設計時には最適であった制御であっても、時が経つにつれ、また、被制御装置３０の周囲の環境の変化に伴い、その制御が陳腐化してしまう。このため、新たな制御を追加したり、設計時の制御を修正する要求が強くなる。かと云って、その要求を満たすために、被制御装置３０の出力の制御を変更し、コントローラ１０を改造するには、大変な労力と費用がかかるという問題がある。
【０００８】
また、操業初期には出力の６０％で駆動部30Pを駆動させ、操業後期には、出力の100％で駆動部30Pを駆動させるという制御をしたい場合には、コントローラ１０を改造する必要がある。コントローラ１０を改造せずに、制御を改変すると、操業初期の期間における６０％出力の駆動であっても、操業後期の100％出力の駆動であっても、コントローラ１０の受信部10Zに返信されるレスポンスには、正常か異常かのみの情報しか含まれておらず、実際に指令通りに操業されているかどうかを確認することができないという問題がある。
【０００９】
さらに、以前からある被制御装置３０を単体で制御するだけでなく、複数の被制御装置30αと新しく導入された被制御装置30βとを併せて制御する場合には、コントローラ１０を改造する必要がある。コントローラ１０を改造せずに、新たな被制御装置30βをコントローラ１０に接続すると、一方の被制御装置30αが正常で、他方の被制御装置30βが異常の場合、このレスポンスによって、被制御装置30αもしくは被制御装置30βのどちらかに異常が発生したことが判明するが、被制御装置30αもしくは被制御装置30βのどちらの異常であるのかを特定することができないという問題がある。
【００１０】
本発明はかかる事情に鑑み、コントローラを改造することなく、単数または複数の被制御装置の出力を制御でき、被制御装置からレスポンスがなくても、被制御装置の異常を知ることができ、被制御装置の出力の制御を容易に変更することができる制御システムを提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１の制御システムは、コントローラと、該コントローラに双方向に接続された中継器と、該中継器に双方向に接続された被制御装置とからなり、前記中継器には、前記コントローラから送信される前記被制御装置に対する要求に基づいて、前記被制御装置に対して制御要求を送信する制御シーケンスを備えており、該制御シーケンスは、時刻ｔにおける前記被制御装置の出力を該被制御装置の最大出力に対する割合で示した目標出力率Ｗ（ｔ）が記憶される目標出力率記憶手段を有しており、前記コントローラから送信される前記被制御装置に対する要求に基づいて、前記目標出力率Ｗ（ｔ）を含む前記制御要求を前記被制御装置に送信するものであることを特徴とする。
【００１２】
請求項２の制御システムは、請求項１の発明において、前記被制御装置は、前記制御要求に対する応答として、前記制御シーケンスに対してレスポンスを送信するように構成されており、前記制御シーケンスは、前記制御要求に対する前記被制御装置のレスポンスを判断し、レスポンスが異常信号の場合には異常と判断するレスポンス異常判断手段と、前記被制御装置に対して前記制御要求が送信された後、該制御要求に対するレスポンスの有無を判断し、基準時間以内にレスポンスがない場合には異常と判断するレスポンス有無判断手段とを備えており、前記中継器は、前記制御シーケンスにおける前記レスポンス有無判断手段、および前記レスポンス異常判断手段が異常と判断した場合に、異常と判断されたレスポンスの情報と、前記レスポンスがないという情報とが蓄積されるエラーログを備えていることを特徴とする。
請求項３の制御システムは、請求項１または２の発明において、前記被制御装置を複数備えており、前記制御シーケンスにおける目標出力率記憶手段には、各被制御装置ごとにそれぞれ目標出力率Ｗ１（ｔ）、Ｗ２（ｔ）、…、Ｗｎ（ｔ）が記憶されていることを特徴とする。
【００１３】
請求項１の制御システムでは、中継器の制御シーケンスにおいて、目標出力率記憶手段に、時刻ｔにおける被制御装置の出力を被制御装置の最大出力に対する割合で示した目標出力率Ｗ（ｔ）を予め記憶させているので、コントローラから運転要求が発信されると、制御シーケンスから目標出力率Ｗ（ｔ）で動作させる制御要求が被制御装置に送信され、制御要求を受信した被制御装置が前記目標出力率Ｗ（ｔ）に応じた出力で駆動する。したがって、目標出力率Ｗ（ｔ）を変更するだけで、コントローラを改造することなく、被制御装置の出力の制御を変更することができる。
請求項２の制御システムでは、レスポンス有無判断手段によって基準時間以内に、被制御装置からのレスポンスがあったかどうかの有無が判断される。レスポンスがない場合には、異常と判断され、レスポンスがないという内容の異常情報がエラーログに蓄積される。レスポンスがある場合には、レスポンス異常判断手段によって、レスポンスが異常信号かどうかを判断され、レスポンスが異常信号の時には、異常と判断され、レスポンスが異常信号でなければ正常と判断され、異常と判断されたレスポンスは異常情報としてエラーログに蓄積される。したがって、被制御装置からレスポンスがなくても、このエラーログに蓄積された異常情報を見れば、被制御装置の異常を知ることができる。
【００１４】
請求項３の制御システムでは、目標出力率記憶手段に複数の被制御装置における目標出力率Ｗ１（ｔ）、Ｗ２（ｔ）、…、Ｗｎ（ｔ）が記憶されているので、各被制御装置を、目標出力率Ｗ１（ｔ）、Ｗ２（ｔ）、…、Ｗｎ（ｔ）に応じた出力で駆動させることができる。しかも、各被制御装置の目標出力率Ｗ１（ｔ）、Ｗ２（ｔ）、…、Ｗｎ（ｔ）を変更するだけで、コントローラを改造することなく、各被制御装置の出力の制御を変更することができる。
【００１５】
【発明の実施の形態】
つぎに、本発明の実施形態を図面に基づき説明する。
図１は第１実施形態の制御システムの制御ブロック図である。同図において、符号１０はマイクロコンピュータ等を用いたコントローラを示している。第１実施形態の制御システムでは、コントローラ１０には中継器20S が双方向に接続され、この中継器20S にはインバータやダンパ等の被制御装置３０が双方向に接続されている。そして、中継器20S には、前記被制御装置３０の異常情報を格納するためのエラーログERR が接続されている。
【００１６】
このコントローラ１０は、従来のコントローラ１０と実質同様のものを使用しており、改造されていない。つまり、コントローラ１０には、各種プログラム10P を格納するためのＲＯＭ、入力情報等を一時格納するＲＡＭ、ＲＯＭの各種プログラム10P に基づき、ＲＡＭに格納された情報を用いて演算するＣＰＵ、指令部10A および受信部10Z を備えている。
指令部10A は、運転要求もしくは停止要求を、外部装置へ送信するためのものである。
受信部10Z は、外部装置からのレスポンスを受信し、このレスポンスを各種プログラム10P に与えるためのものである。
各種プログラム10P は、指令部10A に運転要求を出したり、受信部10Z からのレスポンスに基づいて指令部10A に停止要求を出したりするようにプログラミングされたものである。
【００１７】
中継器20S は、指令受信部２１、指令送信部２２、応答受信部２３、応答出力部２４および制御シーケンス40S を備えている。
指令受信部２１は、コントローラ１０からの運転要求もしくは停止要求を受信するものである。
制御シーケンス40S は、指令受信部２１で受信した運転要求もしくは停止要求に基づき、制御要求を指令送信部２２に出すものであるが、詳細は後述する。
指令送信部２２は、制御シーケンス40S からの制御要求を、被制御装置３０に、送信するものである。
応答受信部２３は、被制御装置３０からのレスポンスを受信し、このレスポンスを制御シーケンス40S に与えるものである。
応答出力部２４は、制御シーケンス40S からのレスポンスを受け、コントローラ１０にこのレスポンスを返信するとともに、レスポンスが異常信号の場合には、このレスポンスを異常情報としてエラーログERR に蓄積するものである。
【００１８】
被制御装置３０は、指令受信部30A 、駆動部30P および出力部30Z を備えている。
指令受信部30A は、中継器20S の指令送信部２２からの制御要求を受信するものである。駆動部30P は、制御要求によって駆動したり、停止したりするものである。出力部30Z は、中継器20S の応答受信部２３へレスポンスを送信するためのものである。
前記中継器20S の制御シーケンス40S から出された制御要求によって、被制御装置３０の駆動部30P の駆動が制御されるのである。
【００１９】
つぎに、中継器20S の制御シーケンス40S を説明する。
図２は制御シーケンス40S の機能ブロック図である。同図に示すように、制御シーケンス40S は基準時間記憶手段４１、送信時刻記憶手段４２、目標出力率記憶手段４３、レスポンス有無判断手段４４、レスポンス異常判断手段４５および異常情報蓄積手段４６が格納されている。
基準時間記憶手段４１は、中継器20S と被制御装置３０との間のレスポンスタイムの基準となる基準時間Ｒを記憶する手段である。
送信時刻記憶手段４２は、中継器20S から被制御装置３０に制御要求を送信した送信時刻Ｋを記憶する手段である。
目標出力率記憶手段４３は、被制御装置３０におけるある時刻ｔに対する目標出力率Ｗ（ｔ）を記憶する手段である。この目標出力率Ｗ（ｔ）は、その値域が０以上１以下であれば、任意の定義域の任意の関数を採択しうる。
レスポンス有無判断手段４４は、被制御装置３０に制御要求を送信してから基準時間Ｒ内に、被制御装置３０からのレスポンスがあったかどうかの有無を判断し、レスポンスがない場合には異常と判断する手段である。
レスポンス異常判断手段４５は、レスポンスが異常信号かどうかを判断し、レスポンスが異常信号の場合には、異常と判断する手段である。
異常情報蓄積手段４６は、レスポンス有無判断手段４４によって異常と判断された異常情報と、レスポンス異常判断手段４５によって異常と判断された異常情報とをいずれも前記エラーログERR に蓄積する手段である。
【００２０】
上記のごとき構成の第１実施形態の制御システムは以下のように動作する。
図３は制御シーケンス40S もしくは40T のフローチャートである。図１〜３に示すように、まず、例えばタッチパネルやテンキー等の入力装置によって、中継器20S の制御シーケンス40S の基準時間記憶手段４１に、中継器20S と被制御装置３０との間のレスポンスタイムの基準となる所望の基準時間Ｒを予め記憶させておく（１Ｐ）。なお、基準時間Ｒは、試験に基づいて決めるとよい。
【００２１】
また、制御シーケンス40S の目標出力記憶手段４３には、被制御装置３０における時刻ｔに対する目標出力率Ｗ（ｔ）を予め記憶させておく（１Ｐ）。
図４は、目標出力率Ｗ（ｔ）の一例を示しており、横軸は時刻ｔ、縦軸は被制御装置３０の目標出力率である。
同図に示すように、この目標出力率Ｗ（ｔ）は、
Ｗ（ｔ）＝0.6 （ｔ０  ≦ｔ＜ｔ１  ）
Ｗ（ｔ）＝1.0 （ｔ１  ≦ｔ）
で定義された関数である。
この目標出力率Ｗ（ｔ）は、その値域が０以上１以下であれば、全く任意なので、段階的な制御だけでなく連続的に変化する制御に変更することもでき、目標出力率Ｗ（ｔ）を変更するだけで、コントローラ１０を改造することなく、被制御装置３０の出力の制御を容易に変更することができるという効果を奏する。
【００２２】
前記コントローラ１０の各種プログラム10P から運転要求が発信されると、この運転要求は指令部10A を通って、中継器20S の指令受信部２１に送信される。そして、この運転要求は指令受信部２１から制御シーケンス40S に送られる。
制御シーケンス40S では、この運転要求により、目標出力記憶手段４３に記憶されていた目標出力率Ｗ（ｔ）が制御要求として中継器20S の指令送信部２２を通って、被制御装置３０へ送信される。これと同時に、この制御要求が被制御装置３０に送信された送信時刻Ｋが、送信時刻記憶手段４２に記憶される（２Ｐ）。
【００２３】
制御要求を受信した被制御装置３０では、その時刻ｔにおける目標出力率Ｗ（ｔ）に応じて、駆動部30P が駆動する。図４で示された目標出力率Ｗ（ｔ）の場合、操業初期（ｔ０  ≦ｔ＜ｔ１  ）では被制御装置３０はその出力が６０％で駆動するように、そして、操業後期（ｔ１  ≦ｔ）には被制御装置３０はその出力が100 ％で駆動するように制御される。
【００２４】
再び図１〜３に示すように、制御シーケンス40S から被制御装置３０に連続して目標出力率Ｗ（ｔ）が制御要求として送信されるので、被制御装置３０の駆動部30P は、その時刻ｔの目標出力率Ｗ（ｔ）に応じて駆動し続ける。したがって、目標出力率Ｗ（ｔ）の変化が正のときには駆動部30P の出力は上昇し、目標出力率Ｗ（ｔ）の変化が負のときには駆動部30P の出力は下降する。また、目標出力率Ｗ（ｔ）の値が０ならば駆動部30P は停止し、目標出力率Ｗ（ｔ）の値が１ならば駆動部30P は全出力をもって駆動する。そして、駆動部30P が正常に動作していれば、被制御装置３０の出力部30Z から中継器20S へ、正常なレスポンスが送信される。
【００２５】
他方、中継器20S の制御シーケンス40S では、レスポンス有無判断手段４４によって、前記送信時刻記憶手段４２に記憶された送信時刻Ｋから前記基準時間記憶手段４１に記憶された基準時間Ｒ以内に、被制御装置３０からのレスポンスがあったかどうかの有無が判断される（３Ｐ）。レスポンスがない場合には、直ちに異常と判断され（６Ｐ）、レスポンスがないという内容の異常情報が異常情報蓄積手段４６によってエラーログERR に蓄積される（７Ｐ）とともに、被制御装置３０に停止要求が送られる（８Ｐ）。この結果、被制御装置３０の駆動部30P は停止する。
【００２６】
レスポンスがあった場合（３Ｐ）には、さらにレスポンス異常判断手段４５によって、レスポンスが異常信号であるかどうかが判断される（４Ｐ）。レスポンスが異常信号でない場合には、正常と判断される（５Ｐ）。レスポンスが異常信号の場合には、異常と判断され（６Ｐ）、異常と判断されたレスポンスは異常情報蓄積手段４６によって異常情報としてエラーログERR に蓄積される（７Ｐ）とともに、被制御装置３０に停止要求が送られる（８Ｐ）。この結果、被制御装置３０の駆動部30P は停止する。
【００２７】
このように、エラーログERR には、レスポンス有無判断手段４４によって異常と判断された異常情報と、レスポンス異常判断手段４５によって異常と判断された異常情報とがいずれも蓄積されている。したがって、エラーログERR に蓄積された異常情報を見れば、たとえ、被制御装置３０からレスポンスがなくても、被制御装置３０に異常が発生していることを知ることができるという効果を奏する。
【００２８】
図５は第２実施形態の制御システムの制御ブロック図である。同図において、符号１０はマイクロコンピュータ等を用いたコントローラを示している。第２実施形態の制御システムでは、コントローラ１０には中継器20T が双方向に接続され、この中継器20T にはインバータやダンパ等の被制御装置30αおよび30βが並列に、かつそれぞれ双方向に接続されている。
なお、中継器20T に双方向に接続する被制御装置30α、30βの台数は、２台だけでなく３台以上であってもよい。
【００２９】
このコントローラ１０は、従来のコントローラ１０や第１実施形態の制御システムのコントローラ１０と実質同様のものを使用しており、改造されていない。つまり、コントローラ１０には、各種プログラム10P を格納するためのＲＯＭ、入力情報等を一時格納するＲＡＭ、ＲＯＭの各種プログラム10P に基づき、ＲＡＭに格納された情報を用いて演算するＣＰＵ、指令部10A および受信部10Z を備えている。
【００３０】
中継器20T は、指令受信部２１、指令送信部２２、応答受信部２３、応答出力部２４および制御シーケンス40T を備えている。
指令受信部２１は、コントローラ１０からの運転要求もしくは停止要求を受信するものである。
制御シーケンス40T は、指令受信部２１で受信した運転要求もしくは停止要求に基づき、制御要求を指令送信部２２に出すものであるが、詳細は後述する。
指令送信部２２は、制御シーケンス40T からの制御要求を、被制御装置30αや30βに、送信するものである。
応答受信部２３は、被制御装置30αや30βからのレスポンスを受信し、このレスポンスを制御シーケンス40T に与えるものである。
応答出力部２４は、制御シーケンス40T からのレスポンスを受け、コントローラ１０にこのレスポンスを返信するとともに、レスポンスが異常信号の場合には、このレスポンスを異常情報としてエラーログERR に蓄積するものである。
【００３１】
被制御装置30αおよび被制御装置30βは、いずれも第１実施形態の被制御装置３０と実質同様のものであり、また、被制御装置30αおよび30βは互いに実質同一のものなので、被制御装置30αを代表として説明する。
被制御装置30αは、指令受信部30A 、駆動部30P および出力部30Z を備えている。指令受信部30A は、中継器20S の指令送信部２２からの制御要求を受信するものである。駆動部30P は、制御要求によって駆動したり、停止したりするものである。出力部30Z は、中継器20S の応答受信部２３へレスポンスを送信するためのものである。
前記中継器20T の制御シーケンス40T から出された制御要求によって、被制御装置30αおよび30βのそれぞれの駆動部30P の駆動が制御されるのである。
【００３２】
つぎに、中継器20T の制御シーケンス40T を説明する。
図６は制御シーケンス40T の機能ブロック図である。同図に示すように、制御シーケンス40T は基準時間記憶手段４１、送信時刻記憶手段４２、目標出力率記憶手段４３、レスポンス有無判断手段４４、レスポンス異常判断手段４５および異常情報蓄積手段４６が格納されている。
基準時間記憶手段４１は、中継器20T と被制御装置30αもしくは30βとの間のレスポンスタイムのそれぞれの基準となる基準時間Ｒα、Ｒβを記憶する手段である。
送信時刻記憶手段４２は、中継器20T から被制御装置30α、30βに制御要求を送信した送信時刻Ｋα、Ｋβを記憶する手段である。
目標出力率記憶手段４３は、被制御装置30αもしくは30βにおける時刻ｔに対する目標出力率Ｗα（ｔ）、Ｗβ（ｔ）を記憶する手段である。この目標出力率Ｗα（ｔ）、Ｗβ（ｔ）は、いずれも、その値域が０以上１以下であれば、任意の定義域の任意の関数を採択しうる。
レスポンス有無判断手段４４は、被制御装置30αもしくは30βに制御要求を送信してから基準時間ＲαもしくはＲβ内にその被制御装置30α、30βからレスポンスがあったかどうかの有無を判断し、レスポンスがない場合には異常と判断する手段である。
レスポンス異常判断手段４５は、レスポンスが異常信号かどうかを判断し、レスポンスが異常信号の場合には、異常と判断する手段である。
異常情報蓄積手段４６は、レスポンス有無判断手段４４によって異常と判断された異常情報と、レスポンス異常判断手段４５によって異常と判断された異常情報と、その被制御装置名とをいずれも前記エラーログERR にを蓄積する手段である。
【００３３】
上記のごとき構成の第２実施形態の制御システムは以下のように動作する。
図３、５および６に示すように、まず、例えばタッチパネルやテンキー等の入力装置によって、中継器20T の制御シーケンス40T の基準時間記憶手段４１に、中継器20T と被制御装置30αもしくは30βとの間のレスポンスタイムのそれぞれの基準となる所望の基準時間Ｒα、Ｒβを予め記憶させておく（１Ｐ）。なお、基準時間Ｒα、Ｒβは、試験に基づいて決めるとよい。
【００３４】
また、制御シーケンス40T の目標出力率記憶手段４３には、被制御装置30αもしくは30βにおける時刻ｔに対する目標出力率Ｗα（ｔ）、Ｗβ（ｔ）を予め記憶させておく（１Ｐ）。
図７は目標出力率Ｗα（ｔ）およびＷβ（ｔ）の一例を示しており、横軸は時刻ｔ、縦軸は被制御装置３０の目標出力率である。同図に示すように、この目標出力率Ｗα（ｔ）は、
Ｗα（ｔ）＝0.6 （ｔ０  ≦ｔ＜ｔ１  ）
Ｗα（ｔ）＝1.0 （ｔ１  ≦ｔ）
で、定義された関数である。
目標出力率Ｗβ（ｔ）は、
Ｗβ（ｔ）＝0.6 （ｔ１  ≦ｔ＜ｔ２  ）
Ｗβ（ｔ）＝1.0 （ｔ２  ≦ｔ）
で、定義された関数である。
各目標出力率Ｗα（ｔ）、Ｗβ（ｔ）は、その値域が０以上１以下であれば、全く任意なので、段階的な制御だけでなく連続的に変化する制御に変更することもでき、目標出力率Ｗ（ｔ）を変更するだけで、コントローラ１０を改造することなく、被制御装置30α、30βの制御を容易に変更することができるという効果を奏する。
【００３５】
前記コントローラ１０の各種プログラム10P から運転要求が出されると、この運転要求は指令部10A を通って、中継器20T の指令受信部２１に送信される。そして、この運転要求は、指令受信部２１から制御シーケンス40T に送られる。
制御シーケンス40T では、この運転要求により、目標出力率記憶手段４３に記憶されていた目標出力率Ｗα（ｔ）、Ｗβ（ｔ）が制御要求として、中継器20S の指令送信部２２を通って、被制御装置30α、30βへそれぞれ送信される。これと同時に、これらの制御要求が被制御装置30α、30βへ送信された送信時刻Ｋα、Ｋβが送信時刻記憶手段４２に記憶される（２Ｐ）。
【００３６】
制御要求を受信した被制御装置30α、30βでは、その時刻ｔにおける目標出力率Ｗα（ｔ）、Ｗβ（ｔ）に応じて、それぞれの駆動部30P が駆動する。図７で示された目標出力率Ｗα（ｔ）、Ｗβ（ｔ）の場合、まず期間Ｉ（ｔ０  ≦ｔ＜ｔ１  ）では、被制御装置30αはその出力が６０％で駆動するように制御される。ついで、期間II（ｔ１  ≦ｔ＜ｔ２  ）では被制御装置30αはその出力が100 ％で駆動するように、そして被制御装置30βはその出力が６０％で駆動するように制御される。ついで、期間III （ｔ２  ≦ｔ）では、被制御装置αおよび30βはいずれも、その出力が100 ％で駆動するように制御される。
【００３７】
再び図３、５および６に示すように、制御シーケンス40T から被制御装置30α、30βに連続して目標出力率Ｗα（ｔ）、Ｗβ（ｔ）が制御要求として送信されるので、被制御装置30α、30βのそれぞれの駆動部30P は、その時刻ｔの目標出力率Ｗα（ｔ）、Ｗβ（ｔ）に応じて駆動し続ける。したがって、目標出力率Ｗα（ｔ）、Ｗβ（ｔ）の変化が正のときにはその被制御装置30αもしくは30βの駆動部30P の出力は上昇し、目標出力率Ｗα（ｔ）、Ｗβ（ｔ）の変化が負のときにはその被制御装置30αもしくは30βの駆動部30P の出力は下降する。また、目標出力率Ｗα（ｔ）、Ｗβ（ｔ）の値が０ならば駆動部30P は停止し、目標出力率Ｗα（ｔ）、Ｗβ（ｔ）の値が１ならば駆動部30P は全出力をもって駆動する。
しかも、目標出力率Ｗα（ｔ）、Ｗβ（ｔ）は互いに独立しているので、干渉し合うことはなく、被制御装置30α、30βに対応する目標出力率Ｗα（ｔ）、Ｗβ（ｔ）に応じて、その駆動部30P が駆動する。そして、被制御装置30α、30βの駆動部30P が正常に動作していれば、その被制御装置30αもしくは30βの出力部30Z から中継器20S へ、正常なレスポンスが送信される。
【００３８】
他方、中継器20T の制御シーケンス40T では、レスポンス有無判断手段４４によって、送信時刻記憶手段４２に記憶された送信時刻Ｋα、Ｋβから前記基準時間記憶手段４１に記憶された基準時間Ｈα、Ｈβ以内に、被制御装置30α、30βからのレスポンスがあったかどうかの有無がそれぞれ判断される（３Ｐ）。レスポンスがない場合には、直ちに異常と判断され（６Ｐ）、レスポンスがないという内容の異常情報と、その被制御装置名とが異常情報蓄積手段４６によってエラーログERR に蓄積される（７Ｐ）とともに、被制御装置３０に停止要求が送られる（８Ｐ）。この結果、被制御装置30αもしくは30βの駆動部30P は停止する。
【００３９】
レスポンスがあった場合（３Ｐ）には、さらにレスポンス異常判断手段４５によって、レスポンスが異常信号であるかどうかが判断される（４Ｐ）。レスポンスが異常信号でない場合には、正常と判断される（５Ｐ）。レスポンスが異常信号の場合には、異常と判断され（６Ｐ）、異常と判断されたレスポンスは異常情報蓄積手段４６によって異常情報として、その被制御装置名とともにエラーログERR に蓄積される（７Ｐ）。これと同時に、被制御装置30αもしくは30βに停止要求が送られる（８Ｐ）。この結果、その被制御装置30αまたは30βの駆動部30P は停止する。
【００４０】
このように、エラーログERR には、レスポンス有無判断手段４４によって異常と判断された異常情報と、レスポンス異常判断手段４５によって異常と判断された異常情報と、その被制御装置名とがいずれも蓄積されている。したがって、エラーログERR に蓄積された異常情報を見れば、たとえ被制御装置３０からレスポンスがなくても、どの被制御装置３０に異常が発生していることを知ることができるという効果を奏する。
【００４１】
【発明の効果】
請求項１の制御システムによれば、中継器の制御シーケンスにおいて、目標出力率記憶手段に、時刻ｔにおける被制御装置の出力を被制御装置の最大出力に対する割合で示した目標出力率Ｗ（ｔ）を予め記憶させているので、コントローラから運転要求が発信されると、制御シーケンスから目標出力率Ｗ（ｔ）で動作させる制御要求が被制御装置に送信され、制御要求を受信した被制御装置が前記目標出力率Ｗ（ｔ）に応じた出力で駆動する。したがって、目標出力率Ｗ（ｔ）を変更するだけで、コントローラを改造することなく、被制御装置の出力の制御を変更することができる。
請求項２の制御システムによれば、レスポンス有無判断手段によって基準時間以内に、被制御装置からのレスポンスがあったかどうかの有無が判断される。レスポンスがない場合には、異常と判断され、レスポンスがないという内容の異常情報がエラーログに蓄積される。レスポンスがある場合には、レスポンス異常判断手段によって、レスポンスが異常信号かどうかを判断され、レスポンスが異常信号の時には、異常と判断され、レスポンスが異常信号でなければ正常と判断され、異常と判断されたレスポンスは異常情報としてエラーログに蓄積される。したがって、被制御装置からレスポンスがなくても、このエラーログに蓄積された異常情報を見れば、被制御装置の異常を知ることができる。
請求項３の制御システムによれば、目標出力率記憶手段に複数の被制御装置における目標出力率Ｗ１（ｔ）、Ｗ２（ｔ）、…、Ｗｎ（ｔ）が記憶されているので、各被制御装置を、目標出力率Ｗ１（ｔ）、Ｗ２（ｔ）、…、Ｗｎ（ｔ）に応じた出力で駆動させることができる。しかも、各被制御装置の目標出力率Ｗ１（ｔ）、Ｗ２（ｔ）、…、Ｗｎ（ｔ）を変更するだけで、コントローラを改造することなく、各被制御装置の出力の制御を変更することができる。
【図面の簡単な説明】
【図１】第１実施形態の制御システムのブロック図である。
【図２】制御シーケンス40S の機能ブロック図である。
【図３】制御シーケンス40S のフローチャートである。
【図４】目標出力率Ｗ（ｔ）の一例を示しており、横軸は時刻ｔ、縦軸は被制御装置３０の目標出力率である。
【図５】第２実施形態の制御システムのブロック図である。
【図６】制御シーケンス40T の時系列制御の模式図である。
【図７】目標出力率Ｗα（ｔ）およびＷβ（ｔ）の一例を示しており、横軸は時刻ｔ、縦軸は被制御装置３０の目標出力率である。
【図８】従来の制御システムのブロック図である。
【符号の説明】
１０    コントローラ
２０Ｓ  中継器
２０Ｔ  中継器
３０    被制御装置
３０α  被制御装置
３０β  被制御装置
４０Ｓ  制御シーケンス
４０Ｔ  制御シーケンス
４１    基準時間記憶手段
４２    送信時刻記憶手段
４３    目標出力率記憶手段
４４    レスポンス有無判断手段
４５    レスポンス異常判断手段
４６    異常情報蓄積手段
ＥＲＲ  エラーログ
【図１】
0004142762.tif 000002
【図２】
0004142762.tif 000003
【図３】
0004142762.tif 000004
【図４】
0004142762.tif 000005
【図５】
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【図６】
0004142762.tif 000007
【図７】
0004142762.tif 000008
【図８】
0004142762.tif 000009