(57)【特許請求の範囲】
【請求項１】
半導体基板を提供する段階と、
前記半導体基板上に第１コンタクトホールを有する第１層間絶縁膜を形成する段階と、
前記第１コンタクトホール内にコンタクトプラグを形成する段階と、
前記コンタクトプラグを含む第１層間絶縁膜の上面にエッチング障壁層を形成する段階と、
前記エッチング障壁層上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜上にハードマスク用ポリシリコン層と反射防止層を順次形成する段階と、
前記反射防止膜、ハードマスク用ポリシリコン層、第２層間絶縁膜、及びエッチング障壁層を順次除去し、前記コンタクトプラグの上面を露出させる第２コンタクトホールを形成する段階と、
前記露出したコンタクトプラグの上面を含む前記反射防止膜上にドープドポリシリコン層を形成する段階と、
前記ドープドポリシリコン層上にＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）層を形成する段階と、
前記ＨＳＧ層上に５５０乃至６６０℃の温度と燐ガス雰囲気下で熱ドーピングを行う段階と、
前記熱ドーピング処理された全体構造の表面上に前記ＨＳＧ層を埋め込む犠牲埋め込み層を形成する段階と、
前記犠牲埋め込み層とＨＳＧ層、ドープドポリシリコン層、反射防止膜、及びハードマスク用ポリシリコン層を選択的に除去し、前記第２層間絶縁膜の上面を露出させる段階と、
前記ＨＳＧ層の露出した表面上に残っている犠牲埋め込み層を完全に除去する段階と、
前記ＨＳＧ層を含む第２層間絶縁膜の露出した表面上にＴａＯＮ誘電体膜を形成する段階と、
前記ＴａＯＮ誘電体膜を７００乃至９００℃の温度と、Ｎ２Ｏ又はＯ２雰囲気下で第１アニーリング処理する段階と、
前記ＴａＯＮ誘電体膜上に上部電極を形成する段階と、前記上部電極を形成した後、８００乃至９５０℃の温度下で第２アニーリング処理する段階とを含んでなることを特徴とする半導体素子のキャパシタ製造方法。
【請求項２】
前記上部電極は、ＴｉＮを用いて形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項３】
前記上部電極は、ＴａＯＮ誘電体膜上にＴｉＮ層を形成したあと、前記ＴｉＮ層上にドープドポリシリコン層を積層して形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項４】
前記上部電極は、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物質中のいずれか一つを用いて形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項５】
前記上部電極は、前記金属系物質中いずれか一つを用いた層上にドープドポリシリコン層を積層して形成することを特徴とする請求項４に記載の半導体素子のキャパシタ製造方法。
【請求項６】
前記第１層間絶縁膜には、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｃｉｔｙ  Ｐｌａｓｍａ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｒｏｕｓｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、又はＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）の中いずれか一つを用い、かつ前記第２層間絶縁膜には、ＰＥ−ＴＥＯＳ、ＰＳＧ、又はＳｉ−Ｈ基（ｂａｓｅ）のソースを利用したＵＳＧ膜中の中いずれか一つを用いることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項７】
前記コンタクトプラグを形成する段階は、前記コンタクトホールを含む第１層間絶縁膜上にドープドポリシリコン層を蒸着し、これをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程又は全面エッチング工程により選択的に除去する段階でなることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項８】
前記コンタクトプラグ用ドープドポリシリコン層は、ＬＰ−ＣＶＤ装備を用いて形成することを特徴とする請求項７に記載の半導体素子のキャパシタ製造方法。
【請求項９】
前記エッチング障壁層は、ＬＰ−ＣＶＤ、又はＰＥＣＶＤ装備を用いて２００乃至８００Åの厚さに蒸着された窒化膜であることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１０】
前記反射防止層は、ＳｉＯＮを含む無機物質又は有機物質を用い、膜の厚さは３００乃至１０００Åであることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１１】
前記熱ドーピング処理する段階は、３０乃至１２０分間電気炉で１乃至１００Ｔｏｒｒ範囲内で圧力を一定に維持しながら行い、前記燐ガスは１乃至５％のＰＨ３／Ｎ２又はＰＨ３／Ｈｅを用い、流量は、５０乃至２０００ｓｃｃｍを用いることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１２】
前記犠牲埋め込み層には０．５乃至１．５μｍの厚さの感光膜を用いるか、或いは０．１乃至０．５μｍの厚さのＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）又はＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を含む酸化膜を用いることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１３】
前記第２層間絶縁膜にはＰＥ−ＴＥＯＳ（ＰｌａｓｍａＥｎｈａｎｃｅｄ−ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）を用い、前記犠牲埋め込み層にはＰＳＧ膜又はＵＳＧ膜を用いることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１４】
前記第１アニーリング処理後、ＮＨ３雰囲気下の７００乃至９００℃の温度下でＲＴＰ又は電気炉でアニーリング処理するか、又はＮＨ３雰囲気下の４００乃至５００℃の温度下でプラズマアニーリング処理する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１５】
前記ＮＨ３雰囲気下でアニーリングを行った後、４００乃至５００℃のＮ２Ｏ又はＯ２雰囲気下で１乃至２分間プラズマによる酸化処理を行う段階をさらに含むことを特徴とする、請求項１４に記載の半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のキャパシタ製造方法に関し、より詳しくは高誘電率のＴａＯＮ誘電体膜を利用して高集積メモリ素子に適したキャパシタを製造できる半導体素子のキャパシタ製造方法に関するものである。
【０００２】
【従来の技術】
一般に、微細化した半導体工程技術の発達でメモリ製品の高集積化が加速化するに伴い、単位セルの面積が大きく減少されることは勿論動作電圧の低電圧化がなされている。しかし、記憶素子の動作に必要な充電容量はセル面積の減少にも拘らず、ソフトエラー（ｓｏｆｔ  ｅｒｒｏｒ）の発生とリフレッシュ時間（ｒｅｆｒｅｓｈｔｉｍｅ）の短縮を防ぐため、２５ｆＦ／ｃｅｌｌ以上の十分な充電容量が求められている。従来は窒化膜／酸化膜（ＮＯ）構造でのように、窒化膜を誘電体に用いているＤＲＡＭ用キャパシタの場合は有効表面積を増大させて充電容量を確保するために、下部電極を３次元構造に形成するか、又は下部電極の高さを高くした。
【０００３】
しかし、下部電極を３次元構造に形成することは、工程上の困難さにより充電容量を確保するのに限界がある。さらに、下部電極の高さを高くすることは、高さが増加するに伴って発生するセル領域と周辺回路領域間の段差により、後続露光工程時に焦点深度（Ｄｅｐｔｈ  ｏｆ  Ｆｏｃｕｓ）が確保されず配線工程以後の集積工程時に悪影響を及ぼすことになる。従って、従来のＮＯ構造のキャパシタでは２５６Ｍ以上の次世代ＤＲＡＭ素子に必要な充電容量を確保するに限界がある。最近は、このようなＮＯキャパシタの限界を克服するために誘電定数値が４乃至５であるＮＯ薄膜の代りに、誘電定数値が２５乃至２７であるＴａ２Ｏ５薄膜を誘電体膜に利用するＴａ２Ｏ５キャパシタの開発が行われている。
【０００４】
しかし、Ｔａ２Ｏ５薄膜は不安定な化学量論比を有するため、ＴａとＯの組成比の差による置換形Ｔａ原子が薄膜内に存在することになる。即ち、Ｔａ２Ｏ５薄膜は物質自体の不安定な化学的組成比のため、薄膜内には酸素空孔（Ｏｘｙｇｅｎ  ｖａｃａｎｃｙ）状態の置換形Ｔａ原子が常に局部的に存在するしかない。特に、Ｔａ２Ｏ５薄膜の酸素空孔の数は成分等の含量と結合程度に従って多少の差はあり得るが、完全に除去することはできない。結果的に、キャパシタの漏洩電流を防ぐためＴａ２Ｏ５薄膜の不安定な化学量論比を安定化させ、誘電体薄膜内に残存している置換形Ｔａ原子を酸化させる別途の酸化工程が必要である。さらに、Ｔａ２Ｏ５薄膜は上部電極及び下部電極に用いられるポリシリコン（オキシド系電極）又はＴｉＮ（金属系電極）との酸化反応性が大きいため、薄膜内に存在する酸素が界面に移動して低誘電酸化層を形成すると共に界面の均質性を大きく低下させる。
【０００５】
なお、薄膜形成時にＴａ２Ｏ５薄膜の前駆体（ｐｒｅｃｕｒｓｏｒ）であるＴａ（ＯＣ２Ｈ５）５の有機物と、Ｏ２又はＮ２Ｏガスの反応により不純物の炭素（Ｃ）原子と、Ｃ、ＣＨ４、Ｃ２Ｈ４等のような炭素化合物及び水分（Ｈ２Ｏ）が共に存在することになる。結局、Ｔａ２Ｏ５薄膜内に不純物に存在する炭素原子（Ｃａｒｂｏｎ）イオンとラジカル（Ｒａｄｉｃａｌ）であるだけでなく酸素空孔によりキャパシタの漏洩電流が増加することになり、誘電特性が劣化する問題点を有する。
【０００６】
一方、従来はこのような問題点を克服するため、Ｎ２Ｏ又はＯ２雰囲気下で電気炉又はＲＴＰを利用して後続熱処理（酸化工程）を行う技術等が提案されたりした。しかし、Ｎ２Ｏ又はＯ２雰囲気下で後続熱処理時に下部電極との界面に低誘電率の酸化膜が形成されると共に、空乏層（ｄｅｐｌｅｔｉｏｎ  ｌａｙｅｒ）が深くなる問題が発生することがある。
【０００７】
ここで、このような後続熱処理時に発生する問題点を含んで電荷貯蔵電極用コンタクトプラグの形成、又はＴａＯＮ誘電体膜形成時に発生し得る問題点等に対し、図１乃至３に示すように、従来技術に係る半導体素子のキャパシタ及びその製造方法を以下に説明する。従来技術に係る半導体素子のキャパシタ及びその製造方法は、図１に示されたように、半導体基板１上に層間絶縁膜３と障壁窒化膜５及び緩衝酸化膜７を順次蒸着する。このとき、層間絶縁膜３にはＨＤＰ、ＢＰＳＧ、又はＳＯＧ物質中何れか一つを用いて蒸着する。さらに、障壁窒化膜５にはプラズマ窒化膜を用いて蒸着し、緩衝酸化膜７にはＰＥ−ＴＥＯＳを用いて蒸着する。
【０００８】
その次に、図面に示していないが、プラグコンタクトマスク用感光膜パターンを緩衝酸化膜７上に塗布し、これをマスクに緩衝酸化膜７と障壁窒化膜５及び層間絶縁膜３を順次除去して半導体基板１を露出させるコンタクトホール９を形成する。次いで、感光膜パターン（未図示）を除去し、コンタクト９を含む緩衝酸化膜７の上面にコンタクトホール９を埋め込むポリシリコン物質を蒸着し、これを全面エッチングにより選択的に除去してコンタクトプラグ１１を形成する。
【０００９】
その次に、図２に示したように、コンタクトプラグ１１を含む全体構造の露出した上面にキャップ酸化膜１３を蒸着する。次いで、図面には示していないが、キャップ酸化膜１３上にストレージノードマスク用感光膜パターンを塗布し、これをマスクにキャップ酸化膜１３を選択的に除去してコンタクトプラグ１１の上面を露出させる。その次に、コンタクトプラグ１３の上面を含むキャップ酸化膜１３の露出した上面にドープドポリシリコン層１５を蒸着する。
【００１０】
次いで、図３に示したように、ドープドポリシリコン層１５をキャップ酸化膜１３が露出するまで全面エッチングにより選択的に除去して下部電極１５ａを形成する。次いで、下部電極１５ａを含む全体構造の上面にＴａＯＮ又はＴａ２Ｏ５誘電体膜１７を形成する。その次に、ＴａＯＮ又はＴａ２Ｏ５誘電体膜１７をＮ２Ｏ又はＯ２雰囲気下で後続熱処理する。次いで、ＴａＯＮ又はＴａ２Ｏ５誘電体膜１７上に上部電極１９を形成してキャパシタの製造を完了する。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記のように従来のＴａＯＮ（又はＴａ２Ｏ５）半導体素子のキャパシタの下部電極コンタクト用コンタクトプラグ１１は、図１でのように、層間絶縁膜（図面に示していないが、ビットラインと下部電極の間に存在する酸化膜）と共に障壁窒化膜上での緩衝膜（ｂｕｆｆｅｒ  ｌａｙｅｒ）に酸化膜を連続して蒸着した後、これらを選択的に除去してから除去された部分内に導電性物質を蒸着し、これをパターニングして形成する。このようにコンタクトプラグを形成する場合、図２でのように、コンタクトプラグ１１が障壁窒化膜５上に約５００乃至１５００Åの厚さほど突出するため実際に下部電極が占める面積が減少する問題点があり、隣接したコンタクトプラグの間にブリッジ（ｂｒｉｄｇｅ）が発生する頻度が多くなり、電気的不良を誘発する問題点がある。
【００１２】
一方、ＴａＯＮ又はＴａ２Ｏ５誘電体膜をＮ２Ｏ又はＯ２雰囲気下で後続熱処理時に、下部電極との界面に低誘電率の酸化膜が形成されると共に空乏層（ｄｅｐｌｅｔｉｏｎ  ｌａｙｅｒ）が深くなる問題点がある。結局、空乏率（ｄｅｐｌｅｔｉｏｎ  ｒａｔｉｏ）（△Ｃ）が７乃至１７％程度になるため、キャパシタの効率が低下する問題点がある。このとき、空乏率（△Ｃ）＝１−｛｛（Ｃ最大−Ｃ最小）／Ｃ最大｝×１００｝に表わす。ここで、Ｃ最大は上部電極に“＋”電圧が印加される時のキャパシタンス（Ｃｓ）であり、Ｃ最小は上部電極“−”電圧が印加される時のキャパシタンス（Ｃｓ）である。
【００１３】
一方、従来のＴａＯＮキャパシタの製造方法においては、ＴａＯＮ薄膜蒸着後キャパシタの漏洩電流の原因になる薄膜内の炭素不純物と酸素空孔を除去するため、７００乃至８００℃の温度とＮ２Ｏ又はＯ２雰囲気下で熱処理する。しかし、このような熱処理過程でＴａＯＮ薄膜内に２０乃至３０％程度に存在している窒素成分の中、一部は下部電極である下部のポリシリコン層の表面に移動して積み重なる（ｐｉｌｅ−ｕｐ）ことになり、残りの一部は外部に拡散されて事実上誘電率の損失が発生するためより大きい充電容量値を得るに限界点がある。
【００１４】
そこで、本発明は、上記従来の半導体素子のキャパシタ及びその製造方法における問題点に鑑みてなされたものであって、コンタクトプラグ形成時に単位工程数及び単位工程時間を短縮することができ、生産コストを節減させることができる半導体素子のキャパシタ製造方法を提供することを目的としている。更に、本発明は、隣接するコンタクトプラグ間のブリッジの発生を防いで半導体素子の電気的不良を改善できる半導体素子のキャパシタ製造方法を提供することを目的としている。更に、本発明は、下部電極側への空乏率を最小化させて高い充電容量値を得ることができる半導体素子のキャパシタ製造方法を提供することを目的としている。更に、本発明は、後続熱処理又はプラズマアニーリング処理を介してＴａＯＮ誘電体膜の誘電率を増加させ、高集積素子に適したキャパシタを製造できる半導体素子のキャパシタ製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による半導体素子のキャパシタ製造方法は、  半導体基板を提供する段階と、  前記半導体基板上に第１コンタクトホールを有する第１層間絶縁膜を形成する段階と、  前記第１コンタクトホール内にコンタクトプラグを形成する段階と、  前記コンタクトプラグを含む第１層間絶縁膜の上面にエッチング障壁層を形成する段階と、  前記エッチング障壁層上に第２層間絶縁膜を形成する段階と、  前記第２層間絶縁膜上にハードマスク用ポリシリコン層と反射防止層を順次形成する段階と、  前記反射防止膜、ハードマスク用ポリシリコン層、第２層間絶縁膜、及びエッチング障壁層を順次除去し、前記コンタクトプラグの上面を露出させる第２コンタクトホールを形成する段階と、  前記露出したコンタクトプラグの上面を含む前記反射防止膜上にドープドポリシリコン層を形成する段階と、  前記ドープドポリシリコン層上にＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）層を形成する段階と、  前記ＨＳＧ層上に５５０乃至６６０℃の温度と燐ガス雰囲気下で熱ドーピングを行う段階と、  前記熱ドーピング処理された全体構造の表面上に前記ＨＳＧ層を埋め込む犠牲埋め込み層を形成する段階と、  前記犠牲埋め込み層とＨＳＧ層、ドープドポリシリコン層、反射防止膜、及びハードマスク用ポリシリコン層を選択的に除去し、前記第２層間絶縁膜の上面を露出させる段階と、  前記ＨＳＧ層の露出した表面上に残っている犠牲埋め込み層を完全に除去する段階と、  前記ＨＳＧ層を含む第２層間絶縁膜の露出した表面上にＴａＯＮ誘電体膜を形成する段階と、  前記ＴａＯＮ誘電体膜を７００乃至９００℃の温度と、Ｎ２Ｏ又はＯ２雰囲気下で第１アニーリング処理する段階と、  前記ＴａＯＮ誘電体膜上に上部電極を形成する段階と、前記上部電極を形成した後、８００乃至９５０℃の温度下で第２アニーリング処理する段階とを含んでなることを特徴とする。
【００１６】
ここで好ましくは、請求項２に示すとおり、  前記上部電極は、ＴｉＮを用いて形成することを特徴とする。
請求項３に示すとおり、  前記上部電極は、ＴａＯＮ誘電体膜上にＴｉＮ層を形成したあと、前記ＴｉＮ層上にドープドポリシリコン層を積層して形成することを特徴とする。
請求項４に示すとおり、  前記上部電極は、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物質中のいずれか一つを用いて形成することを特徴とする。
請求項５に示すとおり、  前記上部電極は、前記金属系物質中いずれか一つを用いた層上にドープドポリシリコン層を積層して形成することを特徴とする。
請求項６に示すとおり、  前記第１層間絶縁膜には、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｃｉｔｙ  Ｐｌａｓｍａ）、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｒｏｕｓｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、又はＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）の中いずれか一つを用い、かつ前記第２層間絶縁膜には、ＰＥ−ＴＥＯＳ、ＰＳＧ、又はＳｉ−Ｈ基（ｂａｓｅ）のソースを利用したＵＳＧ膜中の中いずれか一つを用いることを特徴とする。
請求項７に示すとおり、  前記コンタクトプラグを形成する段階は、前記コンタクトホールを含む第１層間絶縁膜上にドープドポリシリコン層を蒸着し、これをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程又は全面エッチング工程により選択的に除去する段階でなることを特徴とする。
請求項８に示すとおり、  前記コンタクトプラグ用ドープドポリシリコン層は、ＬＰ−ＣＶＤ装備を用いて形成することを特徴とする。
【００１７】
また好ましくは、請求項９に示すとおり、  前記エッチング障壁層は、ＬＰ−ＣＶＤ、又はＰＥＣＶＤ装備を用いて２００乃至８００Åの厚さに蒸着された窒化膜であることを特徴とする。
請求項１０に示すとおり、  前記反射防止層は、ＳｉＯＮを含む無機物質又は有機物質を用い、膜の厚さは３００乃至１０００Åであることを特徴とする。
請求項１１に示すとおり、  前記熱ドーピング処理する段階は、３０乃至１２０分間電気炉で１乃至１００Ｔｏｒｒ範囲内で圧力を一定に維持しながら行い、前記燐ガスは１乃至５％のＰＨ３／Ｎ２又はＰＨ３／Ｈｅを用い、流量は、５０乃至２０００ｓｃｃｍを用いることを特徴とする。
請求項１２に示すとおり、  前記犠牲埋め込み層には０．５乃至１．５μｍの厚さの感光膜を用いるか、或いは０．１乃至０．５μｍの厚さのＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）又はＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を含む酸化膜を用いることを特徴とする。
請求項１３に示すとおり、  前記第２層間絶縁膜にはＰＥ−ＴＥＯＳ（ＰｌａｓｍａＥｎｈａｎｃｅｄ−ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）を用い、前記犠牲埋め込み層にはＰＳＧ膜又はＵＳＧ膜を用いることを特徴とする。
【００１８】
また好ましくは、請求項１４に示すとおり、  前記第１アニーリング処理後、ＮＨ３雰囲気下の７００乃至９００℃の温度下でＲＴＰ又は電気炉でアニーリング処理するか、又はＮＨ３雰囲気下の４００乃至５００℃の温度下でプラズマアニーリング処理する段階をさらに含むことを特徴とする。
請求項１５に示すとおり、  前記ＮＨ３雰囲気下でアニーリングを行った後、４００乃至５００℃のＮ２Ｏ又はＯ２雰囲気下で１乃至２分間プラズマによる酸化処理を行う段階をさらに含むことを特徴とする。
【００１９】
【発明の実施の形態】
次に、本発明にかかる半導体素子のキャパシタ製造方法の実施の形態の具体例を、図面を参照しながら説明する。図４乃至図７は、本発明にかかる半導体素子のキャパシタ製造方法の実施例を説明するための工程断面図である。図８は、本発明に係る半導体素子のキャパシタ製造方法において、下部電極の形成後熱ドーピングを行った状態での温度に伴うＰ（燐）濃度の変化を示す図面である。
【００２０】
本発明の実施例に係る半導体素子のキャパシタ製造方法は、図４に示したように、半導体基板２１上に層間絶縁膜２３を蒸着し、層間絶縁膜２３上に、図面には示していないが、コンタクトプラグ用感光膜パターン（未図示）を塗布する。このとき、層間絶縁膜２３にはＨＤＰ、ＢＰＳＧ、又はＳＯＧ物質等を用いて蒸着する。その次に、感光膜パターン（未図示）をマスクに層間絶縁膜２３を順次除去し、半導体基板２１の一部分を露出させるコンタクトホール２５を形成する。
【００２１】
次いで、感光膜パターン（未図示）を除去し、コンタクトホール２５を含む層間絶縁膜２３の露出した上面にコンタクトホール２５を埋め込むドープドポリシリコン層を蒸着し、これをＣＭＰ工程又は全面エッチング工程により選択的に除去してコンタクトプラグ２７を形成する。このとき、コンタクトプラグ用ドープドポリシリコン層はＬＰ−ＣＶＤ又はＲＴＰ装備を用いて形成し、２×１０２０原子／ｃｃ以上の燐（Ｐ）濃度を有する。その次に、コンタクトプラグ２７を含む層間絶縁膜２３の露出した上面に、後続工程で形成されるキャップ酸化膜のエッチング工程時のエッチング障壁に用いられる障壁窒化膜２９を蒸着する。このとき、障壁窒化膜２９はＬＰ−ＣＶＤ、ＰＥ  ＣＶＤ、又はＲＴＰ装備を用いて２００乃至８００Åの厚さに蒸着する。
【００２２】
次いで、図５に示したように、障壁窒化膜２９上にキャップ酸化膜３１を形成し、キャップ酸化膜３１上にハードマスク用ポリシリコン層（未図示）と反射防止層（未図示）を順次形成する。このとき、キャップ酸化膜３１の物質には、ＰＥ−ＴＥＯＳ、ＰＳＧ、又はＳｉ−Ｈ基（ｂａｓｅ）のソースを利用したＵＳＧ膜中何れか一つを用いる。その次に、図面には示していないが、反射防止層（未図示）上に電荷電極マスク用感光膜パターン（未図示）を塗布し、感光膜パターン（未図示）をマスクに反射防止膜とハードマスク用ポリシリコン層を先ずエッチングする。次いで、キャップ酸化膜３１と共にエッチング防止用障壁窒化膜２９を選択的にエッチングし、コンタクトプラグ２７と層間絶縁膜２３の一部を露出させる。このとき、キャップ酸化膜３１のエッチング時に、キャップ酸化膜３１とエッチング防止用障壁窒化膜２９は酸化膜と窒化膜のエッチング選択比を５〜２０：１に維持する。
【００２３】
さらに、反射防止層（未図示）は後続のマスク作業を容易にするため、ＳｉＯＮのような無機（ｉｎｏｒｇａｎｉｃ）物質又は有機（ｏｒｇａｎｉｃ）物質を用いて３００乃至１０００Åの厚さに蒸着するか、又はコーティングにより形成する。次いで、感光膜パターン（未図示）を除去した後、露出したコンタクトプラグ２７の上面を含む反射防止膜（未図示）上に下部電極用ドープドポリシリコン層３３を蒸着する。その次に、ドープドポリシリコン層３３の表面上にドーピングされていないポリシリコンを蒸着した状態で、約５５０乃至６５０℃の温度で凸凹した形状のＭＰＳ（Ｍｅｔａ−Ｓｔａｂｌｅ−Ｓｉｌｉｃｏｎ；準安定性シリコン）、又はＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）３５を形成する。
【００２４】
次いで、ＭＰＳ層３５を形成した後、燐（Ｐ）ガス雰囲気、例えば１乃至５％のＰＨ３／Ｎ２又は５０ｓｃｃｍ乃至２０００ｓｃｃｍ流量のＰＨ３／Ｈｅの下で熱ドーピング（ｔｈｅｒｍａｌ  ｄｏｐｉｎｇ）を行う。このとき、熱ドーピングは約５５０℃乃至６５０℃、好ましくは５７５乃至６２５℃、さらに好ましくは５９５乃至６０５℃の低温条件の下で３０乃至１２０分間電気炉で１乃至１００Ｔｏｒｒ範囲の圧力を一定に維持した状態で行う。このような熱ドーピング処理を５５０乃至７５０℃の温度で行った結果、図８に示したように、６００℃に近い温度で最高の燐（Ｐ）ドーピング濃度値を得ることができることが分る。
【００２５】
このような結果に対し、より具体的に説明すれば次の通りである。ＰＨ３ガスは５７０乃至５８０℃で分解されるが、Ｐドーピング工程温度が７００℃の温度以上のとき、下部電極内のシリコン（Ｓｉ）は殆ど全て結晶化するが、６５０℃の温度以下では非晶質シリコン（ａ−Ｓｉ）状態で存在することになる。さらに、下部電極のシリコン表面のスティッキング係数（ｓｔｉｃｋｉｎｇｃｏｅｆｆｉｃｉｅｎｔ）は６５０℃以下の温度で一層大きい。何故ならば、下部電極のシリコン内には非晶質シリコンが占める比率が高いため、表面付近のダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄｓ）が多く存在するためである。従って、６００℃付近で最高のＰドーピング値が得られることが分る。
【００２６】
その次に、全体構造の露出した表面上にＭＰＳ層３５の内部を埋め込む犠牲埋め込み層３６を形成する。このとき、犠牲埋め込み層３６には、感光膜を０．５μｍ乃至１．５μｍ程度の厚さにコーティングして用いるか、或いはＰＳＧ又はＵＳＧのような酸化膜を０．１μｍ乃至０．５μｍ程度の厚さに蒸着するか、或いはＳＯＧを用いることもできる。一方、キャップ酸化膜３１の物質としてＰＥ−ＴＥＯＳを用いる場合、ＭＰＳ層３５の内部を埋め込む物質には感光膜の代りに、湿式エッチング速度が相対的に３倍以上速いＰＳＧ膜又はＵＳＧ膜を蒸着するのが好ましい。
【００２７】
次いで、図６に示したように、犠牲埋め込み層３６とＭＰＳ層３５、ドープドポリシリコン層３３、反射防止膜（未図示）、及びハードマスク用ポリシリコン層（未図示）をＣＭＰ工程を介して選択的に除去し、キャップ酸化膜３１の上面を露出させる。このとき、犠牲埋め込み層３６とＭＰＳ層３５、ドープドポリシリコン層３３、反射防止膜（未図示）、及びハードマスク用ポリシリコン層（未図示）の除去工程時に、ＣＭＰ工程の代りにハードマスク用ポリシリコン層（未図示）を含む下部電極用ポリシリコンを５％乃至１０％程度の過度エッチングのターゲットにする全面エッチバック工程を用いることもできる。その次に、ＭＰＳ層３５の露出した表面上に残っている犠牲埋め込み層３６を完全に除去し、ＭＰＳ層３５とドープドポリシリコン層３３でなる凹構造の電荷貯蔵電極を形成する。このとき、犠牲埋め込み層３６に酸化膜を用いる場合、犠牲埋め込み層は湿式エッチングにより除去する。
【００２８】
一方、下部電極の他の実施例として、凹（ｃｏｎｃａｖｅ）構造の代りに簡単なスタック構造（ｓｉｍｐｌｅ  ｓｔａｃｋｅｄ  ｓｔｒｕｃｔｕｒｅ）、又はシリンダー構造を基本にする二重及び三重構造のような多様な３次元構造に形成することもできる。なお、下部電極のさらに他の実施例として、凹構造の代りに円筒形構造のストレージノードを形成した後、ストレージノードの表面にＭＰＳ層を形成して下部電極に用いることもできる。
【００２９】
次いで、図７に示したように、ＭＰＳ層３５を含むキャップ酸化膜３１の露出した表面上にＴａＯＮ誘電体膜３７を蒸着する。その次に、炭素不純物と酸素空孔を除去するため、ＴａＯＮ誘電体膜３７を７００乃至９００℃の温度とＮ２Ｏ又はＯ２雰囲気下で後続アニーリング処理する。次いで、ＴａＯＮ誘電体膜３７の誘電率を増加させるため、再びＮＨ３雰囲気下でＴａＯＮ誘電体膜３７を７００乃至９００℃温度のＲＴＰ又は電気炉でアニーリング処理するか、又は４００乃至５００℃の低温でプラズマアニーリング処理し、窒素をＴａＯＮ誘電体膜３７内に注入或いは窒化処理することもできる。その次に、ＮＨ３雰囲気下でアニーリング処理する場合、この過程で不均一になったＴａＯＮ誘電体膜の表面を４００乃至５００℃の低温とＮ２Ｏ又はＯ２雰囲気下で１乃至２分程度プラズマ酸化処理することにより、キャパシタの漏洩電流の発生を減少させることもできる。
【００３０】
次いで、ＴａＯＮ誘電体膜３７上にＴｉＣｌ４ガスを利用したＣＶＤ法によりＴｉＮ層３９を２００乃至５００Å厚さに蒸着し、これを選択的にパターニングして上部電極を形成する。さらに、上部電極の他の実施例として、ＴｉＮ層３９上に後続熱工程時に発生し得る応力（ｓｔｒｅｓｓ）と熱衝撃に対する緩衝層に、５００乃至１５００Å厚さのドープドポリシリコン層（未図示）を積層して上部電極に用いることもできる。一方、上部電極の他の実施例として、ＴｉＮ層３９の代りにドープドポリシリコンを用いるか、又はＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物質中何れか一つを用いて上部電極を形成することもできる。
【００３１】
一方、前述の図５での熱ドーピング処理後、ＴａＯＮ誘電体膜を蒸着し、８００℃以下の温度で熱処理を進める過程下で、下部電極を構成するポリシリコンの燐ドーパントが表面側に移動するか、又は、局所的に凝集する等の失活（ｄｅａｃｔｉｖａｔｉｏｎ）現象が発生する。従って、このような失活現象を防いで下部電極の燐ドーパントを活性化させ、図５で前述した燐不純物を利用した熱ドーピング効果を最大化させるための方法として、上部電極を形成した後、８００乃至９５０℃の温度範囲内でＲＴＰ又は電気炉を利用してアニーリングを行うこともできる。このとき、ＲＴＰを利用したアニーリング処理は約１０乃至６０秒間行い、電気炉を利用したアニーリング処理は５乃至３０分間Ｎ２雰囲気下で行う。よって、このような追加アニーリング工程を介して下部電極側への空乏層をさらに減少させることができる。
【００３２】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３３】
【発明の効果】
以上説明したように、本発明に係る半導体素子のキャパシタ製造方法においては次のような効果がある。本発明に係る半導体素子のキャパシタ製造方法においては、下部電極用コンタクト形成時に層間絶縁膜（例えば、ビットラインと下部電極の間に存在する酸化膜）と障壁窒化膜上に緩衝膜として酸化膜を連続して蒸着した後コンタクトエッチングを行っていた従来の方法とは別に、層間絶縁膜を形成したあと直ちにコンタクトホールを形成し、次いでコンタクトプラグ用ポリシリコンを蒸着し、これを全面エッチバックしてコンタクトプラグを形成するため、従来の方法よりはプラグ形成時の単位工程数を減少させることができて生産コストを節減できる。
【００３４】
さらに、本発明に係る半導体素子のキャパシタ製造方法においては、従来の方法とは別に、下部電極（凸凹した構造のＭＰＳ層を備えたポリシリコン層）を５５０乃至６５０℃の低温で燐熱ドーピングを行い、下部電極内の燐不純物濃度を高めて下部電極側への空乏率（ｄｅｐｌｅｔｉｏｎ  ｒａｔｉｏ）を最小化させることにより、キャパシタンス（Ｃ最小）、即ち上部電極に“−”電圧が印加されるときのＣｓが増加されて空乏率（△Ｃ）が約２％水準に減少される。従って、本発明は同じ下部電極の面積を有する従来のＴａＯＮ（又はＴａ２Ｏ５）誘電体膜を用いたキャパシタよりも、１０％以上増加した充電容量値を得ることができる。
【００３５】
さらに、本発明においては、従来の方法とは別に、ＴａＯＮ誘電体膜を形成した後ＮＨ３雰囲気の昇圧又は減圧条件の下でＲＴＰ又は電気炉で、アニーリング処理のような後続熱処理又はプラズマアニーリング処理を追加に行うことにより、ＴａＯＮ誘電体膜の誘電率を増加させることができる。
【００３６】
また、本発明における凹構造を有するＴａＯＮキャパシタは、同じ下部電極の面積を有する従来のＮＯ又はＴａＯＮ（又はＴａ２Ｏ５）誘電体膜を用いたキャパシタより大きい充電容量値を得ることができるため、メモリセルのリフレッシュ（ｒｅｆｒｅｓｈ）時間も増加させることができるので、０．１６μｍ以下の微細回路線幅を有する製品群のメモリセルに適用が可能である。
【図面の簡単な説明】
【図１】従来技術に係る半導体素子のキャパシタ及びその製造方法を説明するための工程断面図である。
【図２】従来技術に係る半導体素子のキャパシタ及びその製造方法を説明するための工程断面図である。
【図３】従来技術に係る半導体素子のキャパシタ及びその製造方法を説明するための工程断面図である。
【図４】本発明の実施例による半導体素子のキャパシタ製造方法を説明するための工程断面図である。
【図５】本発明の実施例による半導体素子のキャパシタ製造方法を説明するための工程断面図である。
【図６】本発明の実施例による半導体素子のキャパシタ製造方法を説明するための工程断面図である。
【図７】本発明の実施例による半導体素子のキャパシタ製造方法を説明するための工程断面図である。
【図８】本発明に係る半導体素子のキャパシタ製造方法において、下部電極形成後熱ドーピングを行った状態での温度に伴うＰ濃度変化を示すグラフである。
【符号の説明】
２１  半導体基板
２３  層間絶縁膜
２５  コンタクトホール
２７  コンタクトプラグ
２９  障壁窒化膜
３１  キャップ酸化膜
３３  ドープドポリシリコン層
３３ａ  ドープドポリシリコン層パターン
３５  ＭＰＳ（又はＨＳＧ）
３７  ＴａＯＮ誘電体膜
３９  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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