(57)【特許請求の範囲】
【請求項１】
外部からデューティ比が設定可能なクロック・デューティ制御回路において、
外部クロックを入力し、前記外部クロックに基づいて所定のパルスを生成するクロック分周回路と、
前記外部クロックを入力し、前記外部クロックの１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、
前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数値を算出するデューティ調整回路と、
前記ディレイ設定段数値に基づいて前記クロック分周回路の出力パルスを遅延して出力するディレイラインと、
前記クロック分周回路の出力パルスと前記ディレイラインにより遅延された出力パルスとから所定のデューティ比のクロックパルスを生成するクロック生成回路と、
を有することを特徴とするクロック・デューティ制御回路。
【請求項２】
前記クロック分周回路は、外部クロックを２分周して出力するＤ−フリップフロップ回路であることを特徴とする請求項１記載のクロック・デューティ制御回路。
【請求項３】
前記カウント回路は、外部クロックの繰返し周期の長短に応じてカウントダウンまたはカウントアップされるディレイ段数を算出し、前記現在のディレイ段数と１クロック前のディレイ段数とを比較し、小さいほうを基準ディレイ段数として出力するディレイ・ロック・ループであることを特徴とする請求項１記載のクロック・デューティ制御回路。
【請求項４】
前記デューティ調整回路は、前記カウント値を所定のビット数シフトさせるビットシフト回路であることを特徴とする請求項１記載のクロック・デューティ制御回路。
【請求項５】
前記デューティ調整回路は、前記カウント値に任意の値を乗算する乗算回路であることを特徴とする請求項１記載のクロック・デューティ制御回路。
【請求項６】
前記クロック生成回路は、前記クロック分周回路の出力パルスと前記ディレイラインにより遅延された出力パルスの排他的論理和を算出し出力することを特徴とする請求項１記載のクロック・デューティ制御回路。
【請求項７】
前記クロック分周回路は、外部クロックのデューティを所定の値内に抑えて出力する微分回路であることを特徴とする請求項１記載のクロック・デューティ制御回路。
【請求項８】
前記微分回路は、デューティを５０パーセント未満に抑えることを特徴とする請求項７記載のクロック・デューティ制御回路。
【請求項９】
前記微分回路は、前記外部クロックを遅延する遅延回路と、
前記遅延した信号を反転する反転回路と、
前記遅延・反転された信号と前記外部クロックとの論理積をとるＡＮＤ回路と、
から構成されることを特徴とする請求項７記載のクロック・デューティ制御回路。
【請求項１０】
前記クロック生成回路は、ＲＳ−フリップフロップ回路であることを特徴とする請求項１記載のクロック・デューティ制御回路。
【請求項１１】
始端パルス、マルチパルス、及び終端パルスを合成して得られる記録パルスにしたがってデータを記録する光ディスク用記録補償回路において、
外部クロックを入力し、前記外部クロックに基づいて所定のパルスを生成するクロック分周回路と、
前記外部クロックを入力し、前記外部クロックの１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、
前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数値を算出するデューティ調整回路と、
前記ディレイ設定段数値に基づいて前記クロック分周回路の出力パルスを遅延して出力するディレイラインと、
前記クロック分周回路の出力パルスと前記ディレイラインにより遅延された出力パルスとから所定のデューティ比のクロックパルスを生成するクロック生成回路と、
を有するクロック・デューティ制御回路をマルチパルス発生器として備えたことを特徴とする光ディスク用記録補償回路。
【請求項１２】
前記クロック・デューティ制御回路は、デューティ比５０パーセントのパルス信号を生成することを特徴とする請求項１１記載の光ディスク用記録補償回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック・デューティ制御回路に関し、特に外部からデューティ比が設定可能なクロック・デューティ制御回路、及びこのクロック・デューティ制御回路を用いた光ディスク用記録補償回路に関する。
【０００２】
【従来の技術】
高密度光記録装置には、大別して光磁気ディスクシステムと相変化ディスクシステムとがある。特に、最近では、磁気ヘッドが不要で光学ヘッドの小型化、またダイレクト・オーバーライトが容易に実現可能、信号強度が高く、再生系のＳ／Ｎが有利である、等の理由から、相変化ディスクシステムが注目され、開発が重点的にすすめられている。
【０００３】
相変化ディスクへの情報の記録は、記録膜を所定の融点以上に加熱して急冷するとアモルファス状態となり、融点以下に加熱して徐々に冷却すると再結晶化するという性質（相変化）を利用して行われる。通常、アモルファスまたは結晶部分はそれぞれマークまたはスペースと呼ばれ、相変化ディスクへの情報の記録は、情報に対応するマークとスペースが形成されることによって行われるということができる。このように、相変化ディスクは純粋な熱記録であるため、記録時の熱管理が最も重要である。このため、マーク形成に用いるレーザ光には連続したパルス列が用いられている。また、単にクロック同期したパルスでなく、位置及び幅を最適に設定する、いわゆる記録補償が必須のものとなっている。
【０００４】
このような相変化ディスクの記録補償方式の一例について説明する。図１０は、相変化ディスク記録補償回路の動作波形である。１クロックのパルス幅をＴとし、ｎ＊Ｔ（ｎは整数）のマークを記録する場合に、Ｍを１（Ｈレベル）に対応するマーク、Ｓを０（Ｌレベル）に対応するスペースとし、遅延量をｘ、ｙとすると、記録パルスは、
【０００５】
【数１】
0004075229.tif 000002
または、
【０００６】
【数２】
0004075229.tif 000003
で、表すことができる。
【０００７】
図１０では、ＣＬＫはクロックパルスの波形、ＲＥＣ１は式（１）による記録パルス、ＲＥＣ２は式（２）による記録パルス、ＤＡＴＡは記録データ、を示している。このように、式（１）、（２）で表されるような先端マーク立上りと後端マーク立下り位置が可変である相変化ディスクの記録補償方式が提案されている。近年の相変化ディスクシステムの高密度化、高転送レート化に対応して、記録補償方式は上記式（１）、（２）のみでなく、さらに複雑なものが用いられるようになっている。式（１）、（２）のようなパルス列を生成する手法として、例えばインバータ２段で構成されるディレイ素子と、クロック１Ｔがディレイ素子何段に相当するかカウントし出力するディレイ・ロック・ループ、及びその出力１Ｔに対する相対ディレイ量を乗ずる乗算器から構成される可変遅延回路を用いた記録補償回路が提案されている。この回路は、式（１）、（２）の遅延量ｘ、ｙの値を外部から設定可能で、そのディレイ量は温度変動などの外乱やプロセスばらつき等の個体差に対して安定している。しかも、一般的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスにて作成可能である。
【０００８】
上記説明の相変化ディスク用記録補償回路において、記録パルスのパルス幅の制御は、記録再生特性を大きく左右する重要なパラメータであるため、例えば上式において（０．５Ｓ＋０．５Ｍ）で表現されるマルチパルス部分のデューティ比を制御することも行われている。このマルチパルス部分を安定して同一幅のパルス幅で供給することができれば、記録再生特性は向上する。
【０００９】
【発明が解決しようとする課題】
しかし、従来の記録補償回路に用いられる可変遅延回路は、安定して同一幅のマルチパルスを生成することが困難であるという問題がある。このため、安定的な相変化ディスクの記録補償回路を構成することができないという問題がある。
【００１０】
上記説明の可変遅延回路は、式（１）、（２）のマルチパルス部分において、クロック信号を論理の１つとして用いている。このため、クロックの立上り、立下りエッジが、それぞれマルチパルスの立上り、立下りのエッジの基準位置となるため、上記説明の外乱や個体差等によりクロック・デューティが変動した場合にその影響を受けてしまい、常に同一幅のマルチパルスを生成することが困難になっている。特に、マルチパルスのデューティ比を制御する必要がある場合、この部分の安定性が相変化ディスクシステムの記録特性を大きく左右することが予想される。
【００１１】
そこで、例えば、２倍周波数のクロックをＤ−フリップフロップ等で２分周することで、常にデューティ５０パーセントのクロックを得る方法がある。しかし、この方法は、何らかの方法で２倍周波数のクロックを得なければならず、ＣＭＯＳで１チップ化することが難しいという問題がある。
【００１２】
また、例えば特開平４−７２８０９号公報に、常に位相差がπとなるよう制御された２つのクロック各々の立上りエッジをマルチパルスの立上り、立下りエッジの基準位置とする回路が開示されている。しかし、この回路は、クロックと遅延クロックとの位相差を判定する機構が確立されておらず、実現が困難であるという問題がある。
【００１３】
本発明はこのような点に鑑みてなされたものであり、外部回路を必要とせずにデューティを一定の値に制御するクロック・デューティ制御回路を提供することを目的とする。また、本発明の他の目的は、このようなクロック・デューティ制御回路を用いて、常に最適な記録補償を行うことの可能な相変化ディスクの記録補償回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、外部からデューティ比が設定可能なクロック・デューティ制御回路において、外部クロックを入力し、前記外部クロックに基づいて所定のパルスを生成するクロック分周回路と、前記外部クロックを入力し、前記外部クロックの１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数値を算出するデューティ調整回路と、前記ディレイ設定段数値に基づいて前記クロック分周回路の出力パルスを遅延して出力するディレイラインと、前記クロック分周回路の出力パルスと前記ディレイラインにより遅延された出力パルスとから所定のデューティ比のクロックパルスを生成するクロック生成回路と、を有することを特徴とするクロック・デューティ制御回路、が提供される。
【００１５】
このような構成のクロック・デューティ制御回路は、クロック分周回路により外部から入力するクロックから所定のパルスを生成するとともに、カウント回路によりクロックの１周期に相当する基準ディレイ段数をカウントする。デューティ調整回路では、予め設定されたクロックのデューティ比によって決まるディレイの比率に応じてディレイ設定段数値が算出される。ディレイラインは、デューティ調整回路の算出したディレイ設定段数値に応じてクロック分周回路の生成したパルスを遅延させて出力する。クロック生成回路は、クロック分周回路の生成したパルスとディレイラインの生成した遅延パルス信号とを用いて、外部クロックを所定のデューティ比のクロックパルスに変換して出力する。
【００１６】
また、始端パルス、マルチパルス、及び終端パルスを合成して得られる記録パルスにしたがってデータを記録する相変化ディスク用記録補償回路において、外部クロックを入力し、前記外部クロックに基づいて所定のパルスを生成するクロック分周回路と、前記外部クロックを入力し、前記外部クロックの１周期に相当する基準ディレイ段数をカウントしそのカウント値を出力するカウント回路と、前記カウント値を入力し予め設定された所定のデューティ比に応じてディレイ設定段数値を算出するデューティ調整回路と、前記ディレイ設定段数値に基づいて前記クロック分周回路の出力パルスを遅延して出力するディレイラインと、前記クロック分周回路の出力パルスと前記ディレイラインにより遅延された出力パルスとから所定のデューティ比のクロックパルスを生成するクロック生成回路と、を有するクロック・デューティ制御回路をマルチパルス発生器として備えたことを特徴とする光ディスク用記録補償回路、が提供される。
【００１７】
このような構成の光ディスク用記録補償回路は、マルチパルス発生器であるクロック・デューティ制御回路のクロック分周回路により外部クロックから所定のパルスを生成し、カウント回路によりクロックの１周期に相当する基準ディレイ段数をカウントする。デューティ調整回路は予め設定されたクロックのデューティ比に応じてディレイ設定段数値を算出し、ディレイラインはディレイ設定段数値に応じてクロック分周回路の生成したパルスを遅延させて出力する。クロック生成回路は、クロック分周回路の生成したパルスとディレイラインの生成した遅延パルス信号とから、所定のデューティ比のクロックパルスを生成する。生成されたクロックパルスは、記録パルスであるマルチパルス、及びマルチパルスに所定の遅延量を加えた始端パルスと終端パルス生成の元信号として用いられる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の一実施の形態であるクロック・デューティ制御回路のブロック図である。
【００１９】
本発明に係るクロック・デューティ制御回路は、外部クロックＣＫを入力し所定のパルスＣＫＨを生成するクロック分周回路であるＤ−フリップフロップ回路（ＤＦＦ）１１０と、外部クロックＣＫを入力し１周期に相当する基準ディレイ段数ＤＲＥＦをカウントするカウント回路（ＣＮＴ）１２０と、基準ディレイ段数ＤＲＥＦからディレイ設定段数値ＤＲＥＦＨを算出するデューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０と、ディレイ設定段数値ＤＲＥＦＨによりパルスＣＫＨを遅延した遅延パルスＤＣＫＨを出力するディレイライン（ＤＬ＿ＭＴＸ）１４０と、パルスＣＫＨと遅延パルスＤＣＫＨより所定のデューティ比のクロックＣＫ１を生成するクロック生成回路（ＣＫ＿ＧＥＮ）１５０と、から構成される。
【００２０】
Ｄ−フリップフロップ回路１１０は、外部クロックＣＫを入力し立上りエッジで信号を反転させて出力する。すなわち、外部クロックＣＫの周期をＴとすると、これを２分周した周期２Ｔのパルス信号ＣＫＨを出力する。
【００２１】
カウント回路１２０は、外部クロックＣＫを入力し、外部クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、これをデューティ調整回路１３０へ出力する。また、外部クロックの周期は、温度や電源電圧等の影響で変化する。この外部クロックの周期のゆらぎに応じた基準ディレイ段数ＤＲＥＦを算出する方法として、例えば、ディレイ・ロック・ループがある。ディレイ・ロック・ループは、外部クロックの繰り返しの長短に応じてカウントダウンまたはカウントアップしてディレイ段数を算出し、現在のディレイ段数とこれをシフトして得られる１クロック前のディレイ段数とを比較し、小さいほうを基準ディレイ段数として出力する回路である。カウント回路１２０をこのようなディレイ・ロック・ループ構成とすることで、外部クロックＣＫの周期の変化に応じて基準ディレイ段数ＤＲＥＦが変化するため、外部クロックＣＫの周期変化量に対応して所望するディレイ量を算出することができるようになる。
【００２２】
デューティ調整回路１３０は、外部クロックＣＫとカウント回路１２０の出力である基準ディレイ段数ＤＲＥＦを入力し、予め設定された所定のデューティ比に応じたディレイ設定段数値ＤＲＥＦＨを算出し、ディレイライン１４０へ出力する。例えば、５０パーセントデューティのクロックを生成する場合、ディレイ設定段数値ＤＲＥＦＨは、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦの１／２の値とすればよい。このようなデューティ調整回路１３０は、例えば、ビットシフト回路や乗算回路により構成することができる。
【００２３】
デューティ調整回路１３０をビットシフト回路で構成した場合について説明する。図２は、本発明の一実施の形態であるクロック・デューティ回路のデューティ調整回路（ビットシフト回路）のブロック図である。入力する基準ディレイ段数ＤＲＥＦは、６ビット（ＤＲＥＦ［０］〜［５］）とし、ディレイ設定段数値ＤＲＥＦＨは、基準ディレイ段数値ＤＲＥＦの１／２、すなわち５０パーセントデューティとする。ビットシフト回路１３０ａは、基準ディレイ段数ＤＲＥＦの各ビットを入力し、これを１ビットずつシフトし、ＤＲＥＦＨ［５：０］として出力する。ビットシフト回路１３０ａの演算は、次式のように表すことができる。
【００２４】
【数３】
ＤＲＥＦＨ［５：０］＝[１’ｂ０、ＤＲＥＦ［５：１］]       …（３）
このように、極めて単純な回路でＤＲＥＦＨを得ることができる。ここでは、基準ディレイ段数値ＤＲＥＦの１／２を算出するとしたが、同様に１／４等、他の比率とすることもできる。
【００２５】
次に、デューティ調整回路１３０を乗算回路で構成した場合について説明する。図３は、本発明の一実施の形態であるクロック・デューティ回路のデューティ調整回路（乗算回路）のブロック図である。これは、一般的なＩＣで用いられる乗算器＜ＭＰＬ＞である。乗算回路１３０ｂは、基準ディレイ段数値ＤＲＥＦと、乗算値ＤＵＴＹを入力し、
【００２６】
【数４】
ＤＲＥＦＨ＝  ＤＲＥＦ  ×  ＤＵＴＹ                        …（４）
の演算を行う。ＤＵＴＹ＝１／２とすると、ディレイ設定段数値ＤＲＥＦＨは、基準ディレイ段数値ＤＲＥＦの１／２、すなわち５０パーセントデューティが得られる。ＤＵＴＹは、任意に変更が可能である。
【００２７】
図１に戻って説明する。
ディレイライン１４０は、周期２Ｔのパルス信号ＣＫＨをＤＩＮに、ディレイ設定段数値ＤＲＥＦＨをＤＳＤに入力し、パルス信号ＣＫＨをディレイ設定段数値ＤＲＥＦに応じて遅延し、遅延信号ＤＣＫＨをクロック生成回路１５０に出力する。上記説明のように、ディレイ設定段数値ＤＲＥＦＨが基準ディレイ段数値ＤＲＥＦの１／２の場合、遅延信号ＤＣＫＨは、パルス信号ＣＫＨをＴ／２遅延した信号として出力される。
【００２８】
クロック生成回路１５０は、周期２ＴのパルスＣＫＨと、パルス信号ＣＫＨをＴ／２遅延した遅延信号ＤＣＫＨとを入力し、外部クロックに同期する所定のデューティ比のクロックＣＫ１を出力する。この場合、ＣＫＨは２Ｔのパルスであり、遅延信号ＤＣＫＨはＴ／２遅延した２Ｔのパルス信号であるため、双方の排他的論理和をとれば、デューティ比５０パーセントの周期ＴのクロックＣＫ１を生成することができる。また、遅延信号ＤＣＫＨの遅延時間を任意の値に設定することにより、任意のデューティ比のクロックＣＫ１を得ることができる。
【００２９】
このような構成のクロック・デューティ制御回路の動作について説明する。図４は、本発明の一実施の形態であるクロック・デューティ制御回路のタイミング・チャートである。ここでは、デューティ比５０パーセントのクロックＣＫ１を生成する。周期Ｔの外部クロックＣＫがクロック・デューティ制御回路に入力する。Ｄ−フリップフロップ回路１１０は、図に示すように周期２ＴのパルスＣＫＨを生成し、ディレイライン１４０及びクロック生成回路１５０へ出力する。カウント回路１２０は、外部クロックＣＫの立上りから、ＣＫの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路１３０へ出力する。デューティ調整回路１３０は、クロックのデューティ比に応じた遅延時間に相当するディレイ設定段数値ＤＲＥＦＨを算出する。上記説明のように、デューティ比が５０パーセントの場合、ＤＲＥＦＨはＤＲＥＦの１／２の値になる。算出されたディレイ設定段数値ＤＲＥＦＨは、ディレイライン１４０に出力される。ディレイライン１４０は、パルスＣＫＨをディレイ設定段数値ＤＲＥＦＨに相当する時間遅延させて出力する。この場合には、図に示すようにＴ／２遅延させた遅延信号ＤＣＫＨを生成し、クロック生成回路１５０に出力する。クロック生成回路１５０では、周期２ＴのパルスＣＫＨとＴ／２遅延した遅延信号ＤＣＫＨとの排他的論理和をとり、クロックＣＫ１を出力する。クロック生成回路１５０により、ＣＫＨとＤＣＫＨ両方が、ＨまたはＬのとき、ＣＫ１＝Ｌの信号を得ることができ、結果として、５０パーセント・デューティのクロックＣＫ１を得ることができる。このようにして、外部回路を必要とせず、クロック・デューティを一定の値に制御することができる。また、上記説明のように、ディレイ素子も含めてすべてＣＭＯＳの論理回路プロセスにより作製可能であり、このため、低コストで回路を実現することができる。
【００３０】
次に、本発明の他の実施の形態について説明する。図５は、本発明の他の実施の形態であるクロック・デューティ制御回路のブロック図である。図１と同じものは同じ番号を付し、説明は省略する。このクロック・デューティ制御回路は、外部クロックＣＫを入力し所定の周期のパルスＰＣＫを生成するクロック分周回路である微分回路（ＤＩＦ）１６０と、基準ディレイ段数ＤＲＥＦをカウントするカウント回路（ＣＮＴ）１２０と、ディレイ設定段数値ＤＲＥＦＨを算出するデューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０と、ディレイ設定段数値ＤＲＥＦＨによりパルスＰＣＫを遅延した遅延パルスＤＰＣＫを出力するディレイライン（ＤＬ＿ＭＴＸ）１４０と、パルスＰＣＫと遅延パルスＤＰＣＫより所定のデューティ比のクロックＣＫ１を生成するクロック生成回路（ＣＫ＿ＧＥＮ）１７０と、から構成される。
【００３１】
微分回路１６０は、外部クロックＣＫを入力し、外部クロックのデューティを所定の値内に抑えて、ＰＣＫとして出力する。微分回路１６０の一例を示す。図６は、本発明の他の実施の形態であるクロック・デューティ制御回路の微分回路のブロック図である。微分回路１６０ａは、入力クロックＣＫを遅延する遅延素子１６１、１６２と、この遅延信号を反転する遅延素子１６３と、遅延素子１６１、１６２、１６３により遅延・反転された信号と入力クロックＣＫとの論理積をとるＡＮＤ回路１６４と、から構成される。遅延素子１６１、１６２、１６３は、入力した信号を遅延するとともに反転し、次の回路へ出力する。信号Ａは、遅延素子１６３の出力信号である。ＡＮＤ回路１６４は、入力信号ＣＫとＡの論理積をとり、次の回路へ出力する。
【００３２】
微分回路１６０ａの動作について説明する。図７は、微分回路のタイミング・チャートである。外部クロックＣＫを入力した微分回路１６０ａは、遅延素子１６１、１６２、１６３により遅延・反転された信号Ａを生成する。ＡＮＤ回路１６４で、外部クロックＣＫと遅延・反転された信号Ａの論理積をとることにより、外部クロックＣＫの立上り時に発生する所定時間のパルス信号である微分信号ＰＣＫが得られる。遅延素子１６１、１６２、１６３の組み合わせにより、遅延量が決定され、これによりデューティを制御することができる。このとき、遅延量を十分小さい量に設定すれば、温度特性その他によらず、常にデューティ５０パーセント未満の微分信号ＰＣＫが得られる。
【００３３】
クロック生成回路１７０は、外部クロックＣＫの微分信号ＰＣＫと、ディレイライン１４０によりＰＣＫを遅延した信号ＤＰＣＫを入力し、所定のデューティ比のクロックを生成する。例えば、微分信号ＰＣＫの立上りと、その遅延信号ＤＰＣＫの立上りを捉えて、信号の状態を反転させる。クロック生成回路１７０の一例として、ＲＳ−フリップフロップ回路について説明する。図８は、本発明の他の実施の形態であるクロック・デューティ制御回路のＲＳ−フリップフロップ回路のブロック図である。ＲＳ−フリップフロップ回路１７０ａは、セット信号として外部クロックＣＫの微分信号ＰＣＫを入力し、リセット信号としてＰＣＫの遅延信号ＤＰＣＫを入力し、ＮＡＮＤ１７１、１７２とから構成される。出力ＣＫ１は、セット信号ＰＣＫが１になると出力信号であるＣＫ１は１になり、リセット信号ＤＰＣＫが１になると出力信号ＣＫ１は０になる。このように、ＰＣＫとＤＰＣＫ、それぞれの立ちがりで状態が反転するので、外部クロックの立上りから、所定のディレイ時間経過まで１の状態となるパルス信号が得られる。
【００３４】
このような構成のの他の実施の形態であるクロック・デューティ回路の動作について説明する。図９は、本発明の他の実施の形態であるクロック・デューティ制御回路のタイミング・チャートである。
【００３５】
ここでは、デューティ比５０パーセントのクロックＣＫ１を生成する。周期Ｔの外部クロックＣＫがクロック・デューティ制御回路に入力する。微分回路は、外部クロックＣＫを遅延・反転後、ＣＫとの論理積をとってＰＣＫを生成し、ディレイライン１４０及びクロック生成回路１５０へ出力する。カウント回路１２０は、外部クロックＣＫの立上りから、ＣＫの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路１３０へ出力する。デューティ調整回路１３０は、クロックのデューティ比に応じた遅延時間に相当するディレイ設定段数値ＤＲＥＦＨを算出する。上記説明のように、デューティ比が５０パーセントの場合、ＤＲＥＦＨはＤＲＥＦの１／２の値になる。算出されたディレイ設定段数値ＤＲＥＦＨは、ディレイライン１４０に出力される。ディレイライン１４０は、微分信号ＰＣＫをディレイ設定段数値ＤＲＥＦＨに相当する時間遅延させて出力する。この場合には、図に示すようにＴ／２遅延させた遅延信号ＤＰＣＫを生成し、クロック生成回路１６０に出力する。クロック生成回路１６０では、ＰＣＫとＤＰＣＫ、それぞれの立ちがりで状態を反転させるクロック信号ＣＫ１を出力する。クロック信号ＣＫ１のデューティは、ディレイ設定段数とＤＲＥＦＨを算出する演算の係数を変更することにより、任意に設定することができる。このようにして、外部回路を必要とせず、クロック・デューティを一定の値に制御することができる。また、上記説明のように、ディレイ素子も含めてすべてＣＭＯＳの論理回路プロセスにより作製可能であり、このため、低コストで回路を実現することができる。
【００３６】
図５に戻って説明する。上記の説明ではカウント回路１２０及びデューティ調整回路１３０への入力は、外部クロックＣＫとしたが、微分信号ＰＣＫを入力することもできる。
【００３７】
このような構成のクロック・デューティ制御回路は、クロック・デューティの正確な制御が可能となる。このため、このクロック・デューティ制御回路を、上記説明の相変化ディスク用記録補償回路のクロック生成回路として組み込めば、記録特性の安定化を行うことができる。
【００３８】
【発明の効果】
以上説明したように本発明では、外部から入力するクロックから所定の周期のパルスを生成するとともに、予め設定されたクロックのデューティ比によって決まるディレイ量に応じた遅延パルスを生成する。このような２種類のパルスに基づいて、外部クロックと同期する所定のデューティ比のクロックパルスを生成する。このように、外部クロックに基づいて、クロック・デューティを制御することができるため、温度、電源電圧等の外乱やプロセスばらつき等の個体差に影響されずに、クロック・デューティを一定の値に保つことができる。また、このための外部回路等を必要としない。さらに、ディレイも含めてすべてＣＭＯＳの論理回路プロセスにより作製可能であるため、コストを低く押さえることが可能である。
【００３９】
また、本発明のクロック・デューティ制御回路を組み込んだ相変化ディスクの記録補償回路は、クロック・デューティの正確な制御が可能となることで、記録特性の安定を確保することができ、システムマージンの拡大が期待される。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるクロック・デューティ制御回路のブロック図である。
【図２】本発明の一実施の形態であるクロック・デューティ回路のデューティ調整回路（ビットシフト回路）のブロック図である。
【図３】本発明の一実施の形態であるクロック・デューティ回路のデューティ調整回路（乗算回路）のブロック図である。
【図４】本発明の一実施の形態であるクロック・デューティ制御回路のタイミング・チャートである。
【図５】本発明の他の実施の形態であるクロック・デューティ制御回路のブロック図である。
【図６】本発明の他の実施の形態であるクロック・デューティ制御回路の微分回路のブロック図である。
【図７】微分回路のタイミング・チャートである。
【図８】本発明の他の実施の形態であるクロック・デューティ制御回路のＲＳ−フリップフロップ回路のブロック図である。
【図９】本発明の他の実施の形態であるクロック・デューティ制御回路のタイミング・チャートである。
【図１０】相変化ディスク記録補償回路の動作波形である。
【符号の説明】
１１０…Ｄ−フリップフロップ回路（ＤＦＦ）、１２０…カウント回路（ＣＮＴ）、１３０…デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）、１４０…ディレイライン（ＤＬ＿ＭＴＸ）、１５０…クロック生成回路（ＣＫ＿ＧＥＮ）
【図１】
0004075229.tif 000004
【図２】
0004075229.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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