(57)【特許請求の範囲】
【請求項１】
１秒当たりＭ（Ｍは自然数）コマのフィルムソースに基づいた線順次走査の映像信号を同一フィルムフレームが毎１／Ｍ秒間にＮ回（Ｎは２以上の整数）繰り返す映像信号にフレームレート変換するフレームレート変換手段と、
前記フレームレート変換手段によってフレームレート変換された線順次走査の映像信号についてフレーム毎に先行のフレームの映像信号と後続のフレームの映像信号とを混合する混合手段と、を備えたことを特徴とする映像信号処理装置。
【請求項２】
前記混合手段は、前記後続のフレームの映像信号に第１乗算係数を乗算する第１係数乗算器と、前記第１係数乗算器の出力映像信号の１フレーム前の映像信号を前記先行のフレームの映像信号として第２乗算係数を乗算する第２係数乗算器と、前記第１係数乗算器の出力映像信号と前記第２係数乗算器の出力映像信号とを加算する加算器と、を有し、前記第２乗算係数は１からそのときの前記１乗算係数を差し引いた値であることを特徴とする請求項１記載の映像信号処理装置。
【請求項３】
前記第１乗算係数と前記第２乗算係数とはフレーム毎に設定されることを特徴とする請求項２記載の映像信号処理装置。
【請求項４】
前記Ｍは２４であり、前記Ｎは３であり、前記フレームレート変換手段は前記線順次走査の映像信号を同一フィルムフレームが毎１／２４秒間に３回繰り返す映像信号に変換することを特徴とする請求項１記載の映像信号処理装置。
【請求項５】
前記Ｍは２４であり、前記Ｎは４であり、前記フレームレート変換手段は前記線順次走査の映像信号を同一フィルムフレームが毎１／２４秒間に４回繰り返す映像信号に変換することを特徴とする請求項１記載の映像信号処理装置。
【請求項６】
前記Ｍは２４であり、前記Ｎは２であり、前記フレームレート変換手段は前記線順次走査の映像信号を同一フィルムフレームが毎１／２４秒間に２回繰り返す映像信号に変換することを特徴とする請求項１記載の映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、入力映像信号が映画フィルムから２−３プルダウン方式等の変換方式により生成されたテレシネ変換映像信号を高画質で表示装置に表示できるように処理する映像信号処理装置に関する。
【０００２】
【従来の技術】
ＮＴＳＣ方式等の標準テレビジョン方式の映像信号の中には、映画フイルムによる映像信号が含まれることが多々ある。映画フィルムは、毎秒２４コマ（フレーム）からなり、一方、標準テレビジョン方式の映像信号は毎秒３０フレームからなり、１フレームが２フィールドで構成される飛び越し走査の映像信号である。毎秒のフレーム数が異なるので、映画フィルムの各フレームを２−３プルダウン方式によりテレシネ変換して標準テレビジョン方式の映像信号を得ることが通常行われる。
【０００３】
２−３プルダウン方式では、映画フィルムの第１コマから映像信号の第１フレームの第１及び第２フィールド、第２コマから映像信号の第２フレームの第１及び第２フィールド並びに第３フレームの第１フィールド、第３コマから映像信号の第３フレームの第２フィールド及び第４フレームの第１フィールドが作成される。以降のコマについて同様の変換によって連続したフィルムの各コマから、２フィールド分、３フィールド分、２フィールド分、３フィールド分、……のように映像信号を作成することが行われる。
【０００４】
このようにして映画フィルムの２フレームが標準テレビジョン方式の映像信号の５フレームに対応し、映画フィルムのコマに対応して２フィールドの映像信号と３フィールドの映像信号とが交互に繰り返す映像信号に変換される。
ところで、このようにテレシネ変換された飛び越し走査の映像信号による映像をＰＤＰ等の表示装置で表示させる場合には、映像信号の連続するフレーム中の例えば、上述の第３フレームは映画フィルムの第２コマ及び第３コマの画像の組み合わせたものであるので、元の映画フィルムに比べて画質が劣るという問題点があった。
【０００５】
そこで、本出願人は、テレシネ変換画像に対する表示品質の向上を図った映像信号処理装置を提案した。その映像信号処理装置は、図１に示すように、２−３周期検出回路１、順次走査変換回路２、切換スイッチ３、メモリ４，５、切換スイッチ６、メモリ制御回路７及び変換制御回路８を備えている。２−３周期検出回路１は入力映像信号が１コマ当たり２フィールド分の信号部分と３フィールド分の信号部分とのいずれであるか否かを判定する。順次走査変換回路２は２−３周期検出回路１の検出信号に応じて映像信号を線順次走査の映像信号に変換する。２フィールド分の信号部分ではその２フィールド分の映像信号を一旦各々保存して交互に出力する。３フィールド分の信号部分では最初の２フィールド分の映像信号を一旦各々保存して交互に出力する。すなわち、連続するフレーム間でフィールドが一致する静止画フィールドが２−３周期検出回路１において検出された場合にはその静止画フィールドは無視される。切換スイッチ３は順次走査変換回路２からの映像信号をメモリ４又は５に中継する。メモリ制御回路７はメモリ４，５の映像信号の書き込み及び読み出しを制御する。切換スイッチ６はメモリ４又は５から読み出された映像信号を出力する。変換制御回路８は切換スイッチ３，５の切換動作及びメモリ制御回路７による書き込み及び読み出しタイミングを制御する。
【０００６】
かかる構成の映像信号処理装置においては、入力映像信号が２−３プルダウン方式でテレシネ変換された映像信号であるとすると、その映像信号は図２(a)に示すフィルムのコマＡ，Ｂ，Ｃ，Ｄ，……に対して図２(b)に示す如きフィールド列となる。各コマの長さは１／２４秒に対して各フィールドの長さは１／６０秒である。
【０００７】
順次走査変換回路２はテレシネ変換された映像信号を線順次走査の映像信号に変換するので、図２(b)の第１フレームの第１フィールドＡ１及び第２フィールドＡ２からライン毎に信号を交互に得て図２(c)に示すように１画面分の映像信号ＶＡを生成する。第２フレームの第１フィールドＢ１及び第２フィールドＢ２からライン毎に信号を交互に得て１画面分の映像信号ＶＢを生成する。以降、同様にして映像信号ＶＣ、ＶＤを生成する。この映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ各々の長さは１／３０秒である。
【０００８】
メモリ制御回路７は順次走査変換回路２の出力映像信号をメモリ４とメモリ５とに切換スイッチ３を介して交互に書き込ませる。切換スイッチ３は変換制御回路８によって切換制御される。この書き込みは映像信号を間引いて２４Ｈｚで書き込まれる。図２(d)に示すようにメモリ４に映像信号ＶＡが間引き書き込まれるとすると、次に、図２(ｅ)に示すようにメモリ５には映像信号ＶＢが間引き書き込まれる。そして、メモリ１６に映像信号ＶＣが間引き書き込まれ、次に、メモリ５には映像信号ＶＤが間引き書き込まれる。
【０００９】
このようにメモリ４，５に間引き書き込まれた映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤはメモリ制御回路７の制御によって読み出される。この読み出しは４８Ｈｚでメモリ４，５各々で２回繰り返し行われる。すなわち、図２(f)に示すようにメモリ４から映像信号ＶＡが２回読み出され、次に図２(g)に示すようにメモリ５から映像信号ＶＢが２回読み出される。同様に、メモリ４から映像信号ＶＣが２回読み出され、次にメモリ５から映像信号ＶＤが２回読み出される。
【００１０】
メモリ４，５各々から読み出された映像信号は切換スイッチ６を介して出力される。切換スイッチ６は変換制御回路８によって、メモリ４からの読み出し時にはメモリ４側に切り換えられ、メモリ５からの読み出し時にはメモリ５側に切り換えられる。
上記したようにメモリ４から読み出された映像信号ＶＡに対しては、図２(h)に示すように映像信号ＶＡによる画像が２回連続して１／４８秒ずつ表示される。メモリ４又は５から映像信号ＶＢ，ＶＣ，ＶＤに対しても各映像信号による画像が２回連続して１／４８秒ずつ表示される。すなわち、図２(a)の映画フィルムのコマと同様に１／２４秒で１画面となる表示が行われる。
【００１１】
なお、メモリ４，５に間引き書き込まれた映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ各々の読み出しをｎ×２４Ｈｚでｎ回繰り返しても良い。ｎは２以上の整数である。例えば、７２Ｈｚで３回繰り返し読み出しの場合には、図２(i)に示すようにメモリ１６から映像信号ＶＡが３回読み出され、次に図２(j)に示すようにメモリ１７から映像信号ＶＢが３回読み出される。同様に、メモリ１６から映像信号ＶＣが３回読み出され、次にメモリ１７から映像信号ＶＤが３回読み出される。メモリ１６から読み出された映像信号ＶＡに対しては、図２(k)に示すように映像信号ＶＡによる画像が３回連続して１／７２秒ずつ表示される。メモリ１６又は１７から映像信号ＶＢ，ＶＣ，ＶＤに対しても各映像信号による画像が３回連続して１／７２秒ずつ表示される。すなわち、図２(a)の映画フィルムのコマと同様に１／２４秒で１画面となる表示が行われる。
【００１２】
【発明が解決しようとする課題】
しかしながら、図２(a)〜(k)に示したようにテレシネ変換映像信号に対してフレームレート変換する場合には、毎１／２４秒間においてはフィルムの１フレームの映像が複数回（例えば、３回）連続して表示されるので、動画では視線に対して映像が相対的に鋸歯状に動いて見え、フリッカ妨害が生じるという問題点があった。
【００１３】
そこで、本発明の目的は、テレシネ変換画像に対する表示品質の向上を更に図った映像信号処理装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明の映像信号処理装置は、１秒当たりＭ（Ｍは自然数）コマのフィルムソースに基づいた線順次走査の映像信号を同一フィルムフレームが毎１／Ｍ秒間にＮ回（Ｎは２以上の整数）繰り返す映像信号にフレームレート変換するフレームレート変換手段と、フレームレート変換手段によってフレームレート変換された線順次走査の映像信号についてフレーム毎に先行のフレームの映像信号と後続のフレームの映像信号とを混合する混合手段と、を備えたことを特徴としている。
【００１５】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図３は本発明による映像信号処理装置を示している。この映像信号処理装置は、図１に示した２−３周期検出回路１、順次走査変換回路２、切換スイッチ３、メモリ４，５、切換スイッチ６、メモリ制御回路７及び変換制御回路８に加えて、係数乗算器１１，１２、加算器１３、フレームメモリ１４及びメモリ制御回路１５を備えている。
【００１６】
係数乗算器１１は切換スイッチ６から供給される映像信号に係数ｋを乗算する。係数乗算器１２はフレームメモリ１４から読み出された映像信号に係数１−ｋを乗算する。加算器１３は係数乗算器１１によって係数乗算された映像信号と、係数乗算器１２によって係数乗算された映像信号とを加算し、この加算器１３の出力信号が本装置の出力信号となる。
【００１７】
フレームメモリ１４には加算器１３から出力される映像信号がフレーム単位で書き込まれ、その書き込まれた映像信号が読み出される。フレームメモリ１４から読み出された映像信号は係数乗算器１２に供給される。メモリ制御回路１５はフレームメモリ１４の書き込み及び読み出しを制御する。
係数乗算器１１，１２で使用される係数ｋは変換制御回路８によって設定される。また、変換制御回路８はメモリ制御回路１５に対して書き込み及び読み出しのタイミングを指令する。
【００１８】
かかる構成において、２−３周期検出回路１、順次走査変換回路２、切換スイッチ３、メモリ４，５、切換スイッチ６、メモリ制御回路７及び変換制御回路８の部分では従来と同様の動作が行われる。
ここで、インターレースの入力映像信号が２−３周期検出回路１によってテレシネ変換映像信号と判別されたとする。また、その入力映像信号に対して切換スイッチ６からは図２(k)に示した如き１／７２秒毎に１フレームとなる映像信号ＶＡ，ＶＡ，ＶＡ，ＶＢ，ＶＢ，ＶＢ,……が出力されるとする。すなちわ、図４(a)に示す映像信号がそれに対応し、係数乗算器１１に供給される。係数乗算器１１の乗算係数ｋは、１／７２秒毎に設定され、図４(b)に示すように最初から２フレーム目（１／３６秒）までは１，１となるが、その後は１，１／３，１／２を繰り返す。よって、係数乗算器１１の出力映像信号は、図４(c)に示すようにＶＡ，ＶＡ，ＶＡ，ＶＢ／３，ＶＢ／２，ＶＢ,ＶＣ／３，ＶＣ／２，ＶＣ，……となる。
【００１９】
加算器１３は係数乗算器１１の出力映像信号と係数乗算器１２の出力映像信号とを加算する。係数乗算器１２の乗算係数１−ｋは、図４(b)に示したｋに対しては、図４(d)に示すように０，０，０，２／３，１／２，０，２／３，１／２，……と設定される。１−ｋ＝０であるときには係数乗算器１２からは出力信号はないので、最初から３フレーム目までは係数乗算器１１の出力映像信号ＶＡ，ＶＡ，ＶＡが図４(e)に示すように、そのまま加算器１３の出力信号となる。
【００２０】
加算器１３の出力映像信号はフレームメモリ１４にメモリ制御回路７によって書き込まれる。また、メモリ制御回路７によってフレームメモリ１４に書き込まれた映像信号は書き込みから１フレーム分、すなわち１／７２秒遅れて読み出される。読み出された映像信号は図４(f)に示す通りである。読み出された映像信号は係数乗算器１２に供給される。
【００２１】
係数乗算器１２は４フレーム目で１−ｋ＝２／３を乗算係数とするので、その出力信号は図４(g)に示すように２ＶＡ／３となり、加算器１３に供給される。よって、加算器１３ではその２ＶＡ／３の供給時には係数乗算器１１の出力信号ＶＢ／３が他方から供給されるので、加算器１３の出力信号は図４(e)に示すようにＶＢ／３＋２ＶＡ／３の混合映像信号となる。その混合映像信号ＶＢ／３＋２ＶＡ／３は、そのまま出力されると共に、フレームメモリ１４の書き込み及び読み出しで１フレーム分遅延された後、５フレーム目で係数乗算器１２において係数１−ｋ＝１／２と乗算される。係数乗算器１２の出力信号はＶＡ／３＋ＶＢ／６となり、加算器１３に供給される。この５フレーム目では係数乗算器１１の出力信号ＶＢ／２が加算器１３に供給されるので、加算器１３はそれらの加算の結果、混合映像信号ＶＡ／３＋２ＶＢ／３を出力する。以降、同様の動作が繰り返されることになる。
【００２２】
インターレースの入力映像信号が通常の映像信号である場合には、２−３周期検出回路１がテレシネ映像信号ではないと判別するので、順次走査変換回路２、切換スイッチ３、メモリ４，５、切換スイッチ６及びメモリ制御回路７においては、例えば、１フレームが１／６０秒のノンインターレースの映像信号に変換して切換スイッチ６から出力される。変換制御回路８は１フレームが１／６０秒のタイミングで係数乗算器１１，１２、加算器１３、フレームメモリ１４及びメモリ制御回路１５を制御する。このときの係数乗算器１１の乗算係数ｋは常時、１に設定されるので、１フレームが１／６０秒の映像信号がそのまま加算器１３から出力される。なお、切換スイッチ６からの出力映像信号はノンインターレースの映像信号に変換しないで、インターレースの入力映像信号のままでも良い。
【００２３】
次に、インターレースの入力映像信号がテレシネ変換映像信号であり、その入力映像信号に対して順次走査変換回路２、切換スイッチ３、メモリ４，５、切換スイッチ６及びメモリ制御回路７のフレーム変換動作によって切換スイッチ６からは図５(a)に示すように、１／９６秒毎に１フレームとなる映像信号ＶＡ，ＶＡ，ＶＡ，ＶＡ，ＶＢ，ＶＢ，ＶＢ，ＶＢ,……が出力されるとする。
【００２４】
この場合には、係数乗算器１１の乗算係数ｋは、１／９６秒毎に設定され、図５(b)に示すように最初から３フレーム目（１／３２秒）までは１，１，１となるが、その後は１，１／４，１／３，１／２を繰り返す。よって、係数乗算器１１の出力映像信号は、図５(c)に示すようにＶＡ，ＶＡ，ＶＡ，ＶＡ，ＶＢ／４，ＶＢ／３，ＶＢ／２，ＶＢ,ＶＣ／４，ＶＣ／３，ＶＣ／２，ＶＣ，……となる。
【００２５】
加算器１３は係数乗算器１１の出力映像信号と係数乗算器１２の出力映像信号とを加算する。係数乗算器１２の乗算係数１−ｋは、図５(b)に示したｋに対しては、図５(d)に示すように０，０，０，０，３／４，２／３，１／２，０，３／４，２／３，１／２，……と設定される。１−ｋ＝０であるときには係数乗算器１２からは出力信号はないので、最初から４フレーム目までは係数乗算器１１の出力映像信号ＶＡ，ＶＡ，ＶＡ，ＶＡが図５(e)に示すように、そのまま加算器１３の出力信号となる。
【００２６】
加算器１３の出力映像信号はフレームメモリ１４にメモリ制御回路７によって書き込まれる。また、メモリ制御回路７によってフレームメモリ１４に書き込まれた映像信号は書き込みから１フレーム分、すなわち１／９６秒遅れて読み出される。読み出された映像信号は図５(f)に示す通りである。読み出された映像信号は係数乗算器１２に供給される。
【００２７】
係数乗算器１２は５フレーム目で１−ｋ＝３／４を乗算係数とするので、その出力信号は図５(g)に示すように３ＶＡ／４となり、加算器１３に供給される。よって、加算器１３ではその３ＶＡ／４の供給時には係数乗算器１１の出力信号ＶＢ／４が他方から供給されるので、加算器１３の出力信号は図５(e)に示すようにＶＢ／４＋３ＶＡ／４の混合映像信号となる。その混合映像信号ＶＢ／４＋３ＶＡ／４は、そのまま出力されると共に、フレームメモリ１４の書き込み及び読み出しで１フレーム分遅延された後、６フレーム目で係数乗算器１２において係数１−ｋ＝２／３と乗算される。係数乗算器１２の出力信号はＶＡ／２＋ＶＢ／６となり、加算器１３に供給される。この６フレーム目では係数乗算器１１の出力信号ＶＢ／３が加算器１３に供給されるので、加算器１３はそれらの加算の結果、混合映像信号ＶＡ／２＋ＶＢ／２を出力する。以降、同様の動作が繰り返されることになる。
【００２８】
次いで、インターレースの入力映像信号がテレシネ変換映像信号であり、その入力映像信号に対して順次走査変換回路２、切換スイッチ３、メモリ４，５、切換スイッチ６及びメモリ制御回路７のフレーム変換動作によって切換スイッチ６からは図２(h)に示した如き１／４８秒毎に１フレームとなる映像信号ＶＡ，ＶＡ，ＶＢ，ＶＢ，ＶＣ，ＶＣ,……が出力されるとする。すなちわ、図６(a)に示す映像信号がそれに対応し、係数乗算器１１に供給される。
【００２９】
この場合に、係数乗算器１１の乗算係数ｋは、１／４８秒毎に設定され、図６(b)に示すように最初の１フレーム目（１／４８秒）は１となり、その後は１，１／２を繰り返す。よって、係数乗算器１１の出力映像信号は、図６(c)に示すようにＶＡ，ＶＡ，ＶＢ／２，ＶＢ,ＶＣ／２，ＶＣ，ＶＤ／２，ＶＤ，……となる。
【００３０】
加算器１３は係数乗算器１１の出力映像信号と係数乗算器１２の出力映像信号とを加算する。係数乗算器１２の乗算係数１−ｋは、図６(b)に示したｋに対しては、図６(d)に示すように０，０，１／２，０，１／２，０，１／２，０，……と設定される。１−ｋ＝０であるときには係数乗算器１２からは出力信号はないので、最初から２フレーム目までは係数乗算器１１の出力映像信号ＶＡ，ＶＡが図６(e)に示すように、そのまま加算器１３の出力信号となる。
【００３１】
加算器１３の出力映像信号はフレームメモリ１４にメモリ制御回路７によって書き込まれる。また、メモリ制御回路７によってフレームメモリ１４に書き込まれた映像信号は書き込みから１フレーム分、すなわち１／４８秒遅れて読み出される。読み出された映像信号は図６(f)に示す通りである。読み出された映像信号は係数乗算器１２に供給される。
【００３２】
係数乗算器１２は３フレーム目で１−ｋ＝１／２を乗算係数とするので、その出力信号は図６(g)に示すようにＶＡ／２となり、加算器１３に供給される。よって、加算器１３ではそのＶＡ／２の供給時には係数乗算器１１の出力信号ＶＢ／２が他方から供給されるので、加算器１３の出力信号は図６(e)に示すようにＶＢ／２＋ＶＡ／２の混合映像信号となる。その混合映像信号ＶＢ／２＋ＶＡ／２は、そのまま出力されると共に、フレームメモリ１４の書き込み及び読み出しで１フレーム分遅延された後、４フレーム目で係数乗算器１２において係数１−ｋ＝０と乗算される。係数乗算器１２の出力信号はないので、係数乗算器１２から加算器１３には信号が供給されない。この４フレーム目では係数乗算器１１の出力信号ＶＢが加算器１３に供給されるので、加算器１３は混合映像信号ＶＢをそのまま出力する。
【００３３】
係数乗算器１２は４フレーム目で１−ｋ＝０を乗算係数とするので、その出力信号は図６(g)に示すようになり、係数乗算器１２から加算器１３への信号が供給されない。よって、加算器１３では係数乗算器１１の出力信号ＶＢが他方から供給されるので、加算器１３の出力信号は図６(e)に示すようにＶＢだけの映像信号となる。その映像信号ＶＢは、そのまま出力されると共に、フレームメモリ１４の書き込み及び読み出しで１フレーム分遅延された後、５フレーム目で係数乗算器１２において係数１−ｋ＝１／２と乗算される。係数乗算器１２の出力信号はＶＢ／２となり、加算器１３に供給される。この５フレーム目では係数乗算器１１の出力信号ＶＣ／２が加算器１３に供給されるので、加算器１３はそれらの加算の結果、混合映像信号ＶＢ／２＋ＶＣ／２を出力する。以降、同様の動作が繰り返されることになる。
【００３４】
上記した実施例においては、入力映像信号がインターレース映像信号である映像信号処理装置を示したが、フィルム由来（フィルムに基づいた）又は通常の線順次走査の映像信号が受信又は入力される（この場合、例えば、フィルム由来の信号ではその識別信号も送られてくる）場合には、入力映像信号が直接フレームレート変換回路に供給されるように構成される。また、同時に受信又は入力されるフィルム識別信号は変換制御回路に供給される。
【００３５】
【発明の効果】
以上の如く、本発明によれば、フレームレート変換された線順次走査の映像信号についてフレーム毎に先行のフレームの映像信号と後続のフレームの映像信号とを混合するので、視線の動きに合わせて適度に混合した映像表示となり、フリッカ妨害を低減することができる。よって、テレシネ変換画像に対する表示品質の向上を更に図ることかできる。
【図面の簡単な説明】
【図１】従来の映像信号処理装置の構成を示すブロック図である。
【図２】図１の装置の各部の動作を示す図である。
【図３】本発明の実施例を示すブロック図である。
【図４】図３の装置の各部の動作を示す図である。
【図５】図３の装置の各部の動作を示す図である。
【図６】図３の装置の各部の動作を示す図である。
【符号の説明】
１  ２−３周期検出回路
２  順次走査変換回路
８  変換制御回路
１１，１２  係数乗算器
１３  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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