(57)【特許請求の範囲】
【請求項１】
補正対象素子を含む実動作回路と，
前記実動作回路とは別に構成された補正回路とを同一チップ中に有し，
前記補正回路は，
前記補正対象素子と同一構造の素子を含み、基準信号を受けるフィルタ回路と，
前記フィルタ回路からの出力信号と、前記基準信号との位相差を検出する位相比較回路と，
前記位相比較回路からの出力信号を積分する積分回路と，
前記積分回路からの出力信号に基づいて制御信号を出力する変換回路とを有し，
前記変換回路からの出力信号により前記実動作回路中の前記補正対象素子の製造ばらつきを補正して動作させることを特徴とするばらつき補正機能付き回路。
【請求項２】
請求項１に記載するばらつき補正機能付き回路において，
前記補正回路は，前記実動作回路の動作信号とは無関係な信号を，基準信号として用いることを特徴とするばらつき補正機能付き回路。
【請求項３】
請求項１または２に記載するばらつき補正機能付き回路において，前記実動作回路に，
前記補正対象素子と同種の素子である予備素子と，
前記補正回路から出力される制御信号により前記補正対象素子と前記予備素子との接続状況を変更するスイッチとを有することを特徴とするばらつき補正機能付き回路。
【請求項４】
請求項３に記載するばらつき補正機能付き回路において，
前記予備素子を複数有し，
前記スイッチを，少なくとも前記予備素子の個数と同数有し，
前記各スイッチは，前記補正回路から出力される制御信号に応じて，前記補正対象素子と前記予備素子との全体での特性が，前記補正対象素子の特性の設計値に最も近くなるように前記補正対象素子と前記予備素子とを接続させることを特徴とするばらつき補正機能付き回路。
【請求項５】
請求項４に記載するばらつき補正機能付き回路において，
前記変換回路に，前記積分回路の出力信号を基準値と比較し，その大小関係に応じて制御信号を生成するコンパレータを，前記予備素子の個数と同数有し，
前記各コンパレータが使用する基準値が互いに異なり，
前記各スイッチは，対応する前記コンパレータからの制御信号に基づいて，対応する前記予備素子と前記補正対象素子との接続状況を切り替えることを特徴とするばらつき補正機能付き回路。
【請求項６】
前記位相比較回路は，前記フィルタ回路からの前記出力信号と，前記基準信号との排他的論理和により前記位相差を検出する位相比較回路であることを特徴とする請求項１乃至５の少なくとも何れか１項に記載のばらつき補正機能付き回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，集積回路（以下，「ＩＣ」という）に関する。さらに詳細には，構成素子の特性の製造ばらつきにかかわらず出力特性のばらつきを抑制し，所望値に近い特性の出力を得ることができるばらつき補正機能付き回路に関するものである。例えば，発信回路を内蔵した，携帯電話その他の移動体通信機器に用いて好適なものである。
【０００２】
【従来の技術】
近年，携帯電話等の移動体通信機器に代表されるように，多くの電子機器分野で，部品数の減少が求められている。例えば上述の移動体通信機器では，発振回路をＩＣに内蔵させれば，部品数の減少に寄与できる。このような発振回路の一例として，電圧制御発振回路（以下，「ＶＣＯ回路」という）を図１６に示す。図１６のＶＣＯ回路は，インダクタ部１０１と容量部１０２とによる共振回路を含んでいる。その発振周波数ｆは，インダクタ部１０１のインダクタンスＬと，容量部１０２の容量Ｃとにより，次式で与えられる。
【０００３】
【数１】
0004070492.tif 000002
【０００４】
ここで，制御電圧ＶＴにより，容量部１０２中のバリキャップの容量を変化させることができる。このため，制御電圧ＶＴによって発振周波数ｆを調節することができる。そして，このようなＶＣＯ回路により位相ロックループ（以下，「ＰＬＬ」という）を構成する。これにより，ＶＣＯ回路の発振周波数ｆをＰＬＬの設定周波数に一致させて使用するのである。
【０００５】
【発明が解決しようとする課題】
しかしながら，上記のようなＶＣＯ回路をＩＣに内蔵すると，次のような問題が生じる。すなわち，ＩＣの製造プロセス上不可避的に，内蔵される素子の特性値がばらついてしまう。このため，ＶＣＯ回路の発振特性もばらついてしまうのである。このことを，図１７のグラフにより説明する。このグラフは，図１６のＶＣＯ回路について，制御電圧ＶＴを０.５Ｖから２.５Ｖまで振ったときの発振周波数ｆを示している。このグラフではさらに，容量部１０２の容量Ｃが仕様の−２０％仕上がり，−１０％仕上がり，±０％仕上がり，＋１０％仕上がり，＋２０％仕上がり，の５通りのものについての結果を示している。
【０００６】
ここで，ＰＬＬの設定周波数が６２０ＭＨｚであることとする。すると図１７のグラフから，次のようなことがわかる。まず，仕様通りのもの，すなわち±０％仕上がりのものでは，設定周波数の出力を得るための制御電圧ＶＴは１．６Ｖである。これに対し−２０％仕上がりのものの場合には，その制御電圧ＶＴは１．０Ｖとなる。一方，＋２０％仕上がりのものの場合には，その制御電圧ＶＴは２.２Ｖとなり，１.２Ｖもの差異がある。このように，発振特性のばらつきは，ＰＬＬロック時の制御電圧ＶＴのばらつきとして現れるのである。
【０００７】
そして，容量部１０２の容量Ｃがさらに大きかったり小さかったりした場合には，ＶＣＯ回路の発振周波数帯域がＰＬＬのロックレンジから完全に外れてしまうこともありうる。その場合には，ＰＬＬのロック不良となり，所望の使用ができない。また，ロックレンジに入っていたとしても，制御電圧ＶＴが正常値より極端に高い場合や低い場合には，ＰＬＬのループ特性が通常の特性と異なるものとなる。このため，フェーズノイズ特性が劣化したり，設定周波数にロックされるまでのロックアップタイムが長くかかったりしてしまう。なお，製造ばらつきによる同様の問題は，容量素子の容量に限らず他の種類の素子にも存在する。
【０００８】
本発明は，前記した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは，構成素子の特性の製造ばらつきにかかわらず出力特性のばらつきを抑制し，所望値に近い特性の出力を得ることができるばらつき補正機能付き回路を提供することにある。
【０００９】
【課題を解決するための手段】
この課題の解決を目的としてなされた本発明のばらつき補正機能付き回路は，実動作回路と補正回路とを同一チップ中に有するものである。補正回路は，実動作回路とは別に構成された回路であって，実動作回路製造ばらつきを補正して動作させるものである。補正対象素子と同一構造の素子を含み，基準信号を受けるフィルタ回路と，フィルタ回路からの出力信号と，基準信号との位相差を検出する位相比較回路と，位相比較回路からの出力信号を積分する積分回路と，積分回路からの出力信号に基づいて制御信号を出力する変換回路とを有している。しかして実動作回路中には，補正の対象となる補正対象素子が含まれている。すなわち本発明のばらつき補正機能付き回路では，補正回路により補正対象素子の製造ばらつきの補正が行われている状態で実動作回路が動作する。このため実動作回路は，補正対象素子の製造ばらつきにかかわらず，ほぼ所望どおりの動作をする。かくして本発明のばらつき補正機能付き回路では，構成素子の特性の製造ばらつきにかかわらず出力特性のばらつきを抑制し，所望値に近い特性の出力を得ることができるのである。
【００１０】
ここで「同一構造の素子」とは，半導体基板や絶縁層，層間導体層等の構成要素を共通にする素子のことである。例えば，補正対象素子がキャパシタである場合には，電極板として共通の導体層を使用しており，極間層として使用している絶縁層も共通であるキャパシタが「同一構造の素子」に該当する。ただし，極板面積による容量の違いは「同一構造」を妨げない。このような素子は，補正対象素子と同一チップ中の同一構造のものであるから，製造ばらつきに関して同一の傾向を持つ。製造ばらつきは，主として層間の位置合わせ精度に由来し，これは同一チップ中の同一の構成要素については一定だからである。したがって，フィルタ回路からの出力信号と基準信号との差異には，補正対象素子の製造ばらつきが反映されるのである。そして，積分回路からの出力信号に基づいて変換回路が，補正対象素子の補正に用いるための制御信号を出力するのである。補正対象素子の製造ばらつきを反映した制御信号を得ることができるのである。
【００１１】
ここで，補正回路においては，実動作回路の動作信号とは無関係な信号を，基準信号として用いることが望ましい。実動作回路の動作信号（出力信号や制御信号等）を補正回路の基準信号として用いたのでは，フィルタ回路の出力信号が実動作回路の動作状況に影響されてしまうからである。したがって，実動作回路の動作信号と無関係な信号を補正回路の基準信号として用いることにより，実動作回路の動作状況に左右されることなく，補正対象素子の製造ばらつきを反映した制御信号を得ることができるのである。
【００１２】
また，補正対象素子が例えばキャパシタのようなリアクタンス素子である場合には，その特性値（容量）による基準信号への影響が，単独では検出し難い形態（位相）で現れる場合がある。そのような場合でも，フィルタ回路からの出力信号と基準信号との差異（位相差）をとることにより，補正対象素子の製造ばらつきを適切に反映した制御信号を得ることができるのである。
【００１３】
また，本発明のばらつき補正機能付き回路においては，実動作回路に，予備素子とスイッチとを有するとよい。予備素子は，補正対象素子と同種の素子である。スイッチは，補正回路から出力される制御信号により補正対象素子と予備素子との接続状況を変更するものである。すなわち，スイッチの断続により，補正対象素子と予備素子との全体での特性値を切り替えられるようにしておくのである。あるいは，スイッチの断続により，補正対象素子の代わりに予備素子を用いるようにしてもよい。そして，スイッチは補正回路から出力される制御信号に従うこととするのである。これにより，補正回路での製造ばらつきの検出に応じて，補正対象素子の特性値を切り替えることができるのである。ここで「同種の素子」は，補正対象素子がキャパシタなら予備素子もキャパシタ，補正対象素子がインダクタなら予備素子もインダクタ，といった具合におなじ機能を持つ素子という意味である。ただし，前述の「同一構造の素子」には限られない。
【００１４】
また，本発明においては，予備素子を複数有し，スイッチを，少なくとも予備素子の個数と同数有するとよい。そして，各スイッチが，補正回路から出力される制御信号に応じて，補正対象素子と予備素子との全体での特性が，補正対象素子の特性の設計値に最も近くなるように補正対象素子と予備素子とを接続させることとするのである。これにより，補正対象素子の製造ばらつきにかかわらず，補正対象素子と予備素子との全体での特性を，補正対象素子の特性の設計値にほぼ等しいものとすることができるのである。
【００１５】
また，本発明においては，変換回路にコンパレータを予備素子の個数と同数有するとよい。このコンパレータは，積分回路の出力信号を基準値と比較し，その大小関係に応じて制御信号を生成するものである。そして，各コンパレータが使用する基準値は互いに異なることとするのである。このようにして，各コンパレータからの制御信号に基づいて各スイッチの接続状況を切り替えることとするのである。これにより，補正回路で検出された製造ばらつきに合わせて，補正対象素子と予備素子との全体での特性値を変更することができるのである。
【００１６】
【発明の実施の形態】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。
【００１７】
まず，本発明に係るばらつき補正の原理を図１のブロック図により説明する。図１に示すばらつき補正機能付き回路は，実動作回路１と補正回路２とにより構成されている。これらは，１チップ内に配置されている。実動作回路１は，例えば図１６に示したＶＣＯ回路のような，何らかの入力（図１６のＶＣＯ回路では制御電圧ＶＴ）を受けて何らかの信号（図１６のＶＣＯ回路では周波数ｆの発振信号）を出力する機能回路である。補正回路２は，実動作回路１中の素子の製造ばらつきを補正するための制御信号を出力するための回路である。補正回路２はさらに，ダミー回路３と信号比較回路４と制御信号変換回路５とにより構成されている。
【００１８】
ダミー回路３は，実動作回路１中の補正対象素子の特性が製造ばらつきにより仕様からどの程度ずれているかを検出するための回路である。このためダミー回路３は，補正対象素子（ここではキャパシタとする）と同一の構造の素子（以下，「ダミー素子」という）で構成されている。１チップ内の同一の構造の素子は，製造ばらつきに関して同一の傾向を持つからである。このダミー回路３には，基準信号frefが入力されるようになっている。そして，ダミー素子により基準信号frefに対して何らかの変更（ここでは位相のずれ）が加えられた信号fref' がダミー回路３から出力されるものである。信号fref' と基準信号frefとの差異（ここでは位相差）は，当然，ダミー素子の製造ばらつき，すなわち補正対象素子の製造ばらつきを反映している。
【００１９】
信号比較回路４は，基準信号frefと信号fref' とを受け，それらの差異（ここでは位相差）を表す信号vpd を出力する回路である。制御信号変換回路５は，信号vpdを制御信号vswに変換する回路である。この制御信号vsw を実動作回路１に提供することにより，補正対象素子の製造ばらつきを補正するのである。むろん，実動作回路１中の補正対象素子は，制御信号vsw を受けることによりその特性（ここでは容量）を切り替えられるように構成されていなければならない。
【００２０】
次に，本発明の実施の形態に係るばらつき補正機能付き回路について説明する。本実施の形態に係るばらつき補正機能付き回路は，図２のブロック図のように構成されている。図２中のＶＣＯ回路１１，補正回路１２はむろん，図１に示した実動作回路１，補正回路２にそれぞれ対応する。よってこれらは１チップ内に配置されている。さらに，図２の補正回路１２中のダミー回路１３，位相比較回路１４，制御信号変換回路１５は，図１の補正回路２中のダミー回路３，信号比較回路４，制御信号変換回路５にそれぞれ対応する。
【００２１】
ＶＣＯ回路１１の等価回路を図３に示す。図３のＶＣＯ回路１１は，インダクタ部１１１と容量部１１２とによる共振回路を含んでいる。これにより，電源電圧ＶＣＣと制御電圧ＶＴとを与えられたときに，発振信号ＶＣＯＯＵＴを出力するようになっている。むろん，制御電圧ＶＴによってその発振周波数ｆを調節することができる。
【００２２】
ＶＣＯ回路１１の，図１６のＶＣＯ回路との違いは，容量部１１２中の固定容量部１１３が，製造ばらつきの補正を受けるように構成されている点にある。すなわち，固定容量部１１３は，等価回路を図４に示すように，１２個の単位キャパシタＶＣ（以下，「ＶＣ」は各単位キャパシタの容量をも意味するものとする）の並列接続である。１２個の単位キャパシタＶＣのうち図中８個は，スイッチを介さず互いに直接に接続されている。残りの４個は，スイッチＳＷ１〜ＳＷ４により，それぞれ断続可能とされている。各単位キャパシタＶＣ自体は互いに同じものである。標準状態では，スイッチＳＷ１，ＳＷ２が閉であり，スイッチＳＷ３，ＳＷ４が開である。このため，標準状態での固定容量部１１３の全容量は，ＶＣ×１０である。そして，スイッチＳＷ１〜ＳＷ４の操作により，固定容量部１１３の全容量を，標準状態に対して−２０％，−１０％，±０％，＋１０％，＋２０％の５通りに切り替えることができる。なお，スイッチＳＷ１〜ＳＷ４自体は，実際にはトランスミッションゲートとして構成される。あるいはＰＭＯＳで構成してもよい。また，図４では，スイッチＳＷ１〜ＳＷ４を，それぞの対応する単位キャパシタＶＣの両側に設けているが，片側だけでもよい。ただし，回路の寄生容量の影響をより効果的に排除するためには，図４のように両側に設けた方がよい。
【００２３】
続いて，補正回路１２中のダミー回路１３について説明する。ダミー回路１３は，図５に示すように，ＲＣ構成のＬＰＦである（図６参照）。これにより，入力信号frefに対して位相差pdのある出力信号fref' を出力するようになっている。むろん，入力信号frefと出力信号fref' との位相差pdには，ダミー回路１３中のキャパシタＣの製造ばらつきが反映される。図６に示したのは，キャパシタＣの容量が仕様通りであるものの場合の例である。キャパシタＣの容量が仕様より大きければ，位相差pdは図６の例示より大きいものとなる。キャパシタＣの容量が仕様より小さければ，位相差pdは図６の例示より小さいものとなる。
【００２４】
ダミー回路１３への入力信号frefとしては，ＰＬＬの基準信号として用いられる信号（以下，「基準信号fref」という）を用いている。本実施の形態での基準信号frefは，１０ＭＨｚの信号である。この信号は，ＶＣＯ回路１１をＰＬＬの構成要素として使用する用途であればチップ時用に必ず存在するので便利である。また，ＶＣＯ回路１１の発振周波数ｆとは無関係である点でも有利である。すなわち，ＶＣＯ回路１１の動作状況にかかわらず適切に位相差pdの検出ができるからである。図５のダミー回路１３中のキャパシタＣは，図４中の各単位キャパシタＶＣと同一の素子構造のものである。すなわち，キャパシタＣと各単位キャパシタＶＣとは，電極板として共通の導体層を使用しており，極間層として使用している絶縁層も共通である。したがって，製造ばらつきに関して同一の傾向を持っている。そのため，基準信号frefと出力信号fref' との位相差pdは，図４の固定容量部１１３の製造ばらつきと対応している。ただし，キャパシタＣの容量値そのものは，ＶＣもしくはＶＣ×１０と同一でなくてもかまわない。要は，製造ばらつきによる位相差pdの変動が検出できる程度の大きさがあればよい。
【００２５】
次に，補正回路１２中の位相比較回路１４について説明する。位相比較回路１４は，図７に示すように，排他的ＯＲ回路とＬＰＦとで構成されている。ここでのＬＰＦは，パルス平滑用のものである。図７中の排他的ＯＲ回路には，基準信号frefと，ダミー回路１３の出力信号fref' とが入力される。このため，排他的ＯＲ回路の出力信号fpdは，図８に示すように，基準信号frefと出力信号fref'との位相のずれpdに相当する区間のみオンであるパルス信号となる。この出力信号fpd は，基準信号frefの周波数の２倍の周波数を持っており，そのパルス幅は基準信号frefと出力信号fref' との位相差pdの大きさに比例する。図８に示したのは，キャパシタＣの容量が仕様通りであるものの場合の例（図６に相当）である。キャパシタＣの容量が仕様より大きければ，パルス幅は図８の例示より大きいものとなる。キャパシタＣの容量が仕様より小さければ，パルス幅は図８の例示より小さいものとなる。なお，基準信号frefや出力信号fref' は必ずしも方形波ではないが，排他的ＯＲ回路のしきい値を適切に設定しておくことにより十分に出力信号fpd の出力が可能である。また，何となれば，適当なバッファＭＯＳを設けて波形を方形波に近づけてから排他的ＯＲ回路に入力させるようにしてもよい。
【００２６】
この出力信号fpd がＬＰＦに通されて平滑化されることにより，パルス幅に応じたＤＣ信号である出力信号vpdが得られるのである。もちろん出力信号vpdは，ダミー回路１３中のキャパシタＣの製造ばらつきを反映している。すなわち図９に示すように，キャパシタＣの容量が大きいほど出力信号vpd も大きい。これは，図４の固定容量部１１３の製造ばらつきと対応している。
【００２７】
次に，補正回路１２中の制御信号変換回路１５について説明する。制御信号変換回路１５は，図１０に示すように，４つのコンパレータ１５１〜１５４により構成されている。ここにおけるコンパレータの個数は，図４の固定容量部１１３におけるスイッチ付き単位キャパシタＶＣの個数に合わせたものである。そして，位相比較回路１４の出力信号vpd が，各コンパレータ１５１〜１５４の−入力端子に入力されるようになっている。各コンパレータ１５１〜１５４の＋入力端子にはそれぞれ，基準電圧Vref1〜Vref4が入力されるようになっている。基準電圧Vref1〜Vref4は，電源電圧ＶＣＣからの分圧によりいかようにも設定できるが，次のように設定している。
【００２８】
基準電圧Vref1 は，キャパシタの容量が仕様の＋１５％である場合の位相比較回路１４の出力値である。このため，位相比較回路１４の出力値が，キャパシタの容量が仕様の＋１５％である場合の値を上回っている場合には，コンパレータ１５１の出力信号vsw1はオフである。位相比較回路１４の出力値が，キャパシタの容量が仕様の＋１５％である場合の値を下回っている場合には，コンパレータ１５１の出力信号vsw1はオンである。
【００２９】
基準電圧Vref2 は，キャパシタの容量が仕様の＋５％である場合の位相比較回路１４の出力値である。このため，位相比較回路１４の出力値が，キャパシタの容量が仕様の＋５％である場合の値を上回っている場合には，コンパレータ１５１の出力信号vsw1はオフである。位相比較回路１４の出力値が，キャパシタの容量が仕様の＋５％である場合の値を下回っている場合には，コンパレータ１５１の出力信号vsw1はオンである。
【００３０】
基準電圧Vref3 は，キャパシタの容量が仕様の−５％である場合の位相比較回路１４の出力値である。このため，位相比較回路１４の出力値が，キャパシタの容量が仕様の−５％である場合の値を上回っている場合には，コンパレータ１５１の出力信号vsw1はオフである。位相比較回路１４の出力値が，キャパシタの容量が仕様の−５％である場合の値を下回っている場合には，コンパレータ１５１の出力信号vsw1はオンである。
【００３１】
基準電圧Vref4 は，キャパシタの容量が仕様の−１５％である場合の位相比較回路１４の出力値である。このため，位相比較回路１４の出力値が，キャパシタの容量が仕様の−１５％である場合の値を上回っている場合には，コンパレータ１５１の出力信号vsw1はオフである。位相比較回路１４の出力値が，キャパシタの容量が仕様の−１５％である場合の値を下回っている場合には，コンパレータ１５１の出力信号vsw1はオンである。
【００３２】
そして，各コンパレータ１５１〜１５４の出力信号vsw1〜vsw4が，図４の固定容量部１１３のスイッチＳＷ１〜ＳＷ４にそれぞれ入力されるようになっている。そして，スイッチＳＷ１〜ＳＷ４は，対応する出力信号vsw1〜vsw4がオンである場合に閉となり，オフである場合に開となるのである。
【００３３】
以上の構成を有する本実施の形態に係るばらつき補正機能付き回路は，次のように動作する。補正回路１２においてまず，ダミー回路１３により，基準信号frefに対して位相差を有する出力信号fref' が作成される。そして，位相比較回路１４により，基準信号frefと出力信号fref'との位相差に応じた出力信号vpdが出力される。すると制御信号変換回路１５では，この出力信号vpd に応じて出力信号vsw1〜vsw4が作成される。
【００３４】
【表１】
0004070492.tif 000003
【００３５】
まず，ダミー回路１３中のキャパシタＣの容量が，仕様の±５％以内の範囲内であったとする。この場合，表１の３段めに示すように，制御信号変換回路１５の出力信号vsw1，vsw2はオンであり，出力信号vsw3，vsw4はオフである。このため，図４の固定容量部１１３では，スイッチＳＷ１，ＳＷ２が閉となり，スイッチＳＷ３，ＳＷ４が開となる。これが固定容量部１１３の標準状態である。この状態での固定容量部１１３は，１０個の単位キャパシタＶＣの並列結合であるといえる。
【００３６】
ダミー回路１３中のキャパシタＣの容量が仕様の＋５〜＋１５％の範囲内であった場合には，表１の２段めに示すように，標準状態と異なり出力信号vsw2がオフである。このため，固定容量部１１３では，スイッチＳＷ２が開となる。この状態での固定容量部１１３は，９個の単位キャパシタＶＣの並列結合であるといえる。ダミー回路１３中のキャパシタＣの容量が仕様の＋１５％以上であった場合には，表１の１段めに示すように，出力信号vsw1もオフである。このため，固定容量部１１３では，スイッチＳＷ１も開となる。この状態での固定容量部１１３は，８個の単位キャパシタＶＣの並列結合であるといえる。ダミー回路１３中のキャパシタＣの容量が仕様の−１５〜−５％の範囲内であった場合には，表１の４段めに示すように，標準状態と異なり出力信号vsw3がオンである。このため，固定容量部１１３では，スイッチＳＷ３が閉となる。この状態での固定容量部１１３は，１１個の単位キャパシタＶＣの並列結合であるといえる。ダミー回路１３中のキャパシタＣの容量が仕様の−１５％以下であった場合には，表１の５段めに示すように，出力信号vsw4もオンである。このため，固定容量部１１３では，スイッチＳＷ４も閉となる。この状態での固定容量部１１３は，１２個の単位キャパシタＶＣの並列結合であるといえる。
【００３７】
上記より，図３のＶＣＯ回路１１は，キャパシタの容量が製造ばらつきによりばらついていたとしても，固定容量部１１３の全容量は補正回路１２により補正されることになる。キャパシタの容量が仕様の−２０％，−１０％，±０％，＋１０％，＋２０％であった場合の固定容量部１１３の全容量は，次のようになる。ここで「ＴＶＣ」は，単位キャパシタＶＣの設計容量である。
−２０％の場合:
全容量＝(ＴＶＣ×０.８)×１２＝ＴＶＣ×９.６
−１０％の場合:
全容量＝(ＴＶＣ×０.９)×１１＝ＴＶＣ×９.９
±０％の場合:
全容量＝(ＴＶＣ×１.０)×１０＝ＴＶＣ×１０
＋１０％の場合:
全容量＝(ＴＶＣ×１.１)×９＝ＴＶＣ×９.９
＋２０％の場合:
全容量＝(ＴＶＣ×１.２)×８＝ＴＶＣ×９.６
【００３８】
ここで比較のために，補正回路１２による補正が行われなかった場合の固定容量部１１３の全容量を示す。
−２０％の場合:
全容量＝(ＴＶＣ×０.８)×１０＝ＴＶＣ×８
−１０％の場合:
全容量＝(ＴＶＣ×０.９)×１０＝ＴＶＣ×９
±０％の場合:
全容量＝(ＴＶＣ×１.０)×１０＝ＴＶＣ×１０
＋１０％の場合:
全容量＝(ＴＶＣ×１.１)×１０＝ＴＶＣ×１１
＋２０％の場合:
全容量＝(ＴＶＣ×１.２)×１０＝ＴＶＣ×１２
【００３９】
これらを比較すると，次のことがわかる。すなわち，補正がない場合には，製造ばらつきが固定容量部１１３の全容量にそのまま反映されている。一方，補正がある場合には，＋２０％または−２０％も仕様から外れている場合でも，固定容量部１１３の全容量の正常値からのずれは高々４％である。このことから，本実施の形態では，製造ばらつきによる固定容量部１１３の全容量の変動が効果的に抑えられていることがわかる。図１１に，補正がある場合のＶＣＯ回路１１の発振特性を示す。ここでは，制御電圧ＶＴを０.５Ｖから２.５Ｖまで振ったときの発振周波数ｆを示している。このグラフは，あたかも太い線のカーブが１本描かれているように見えるが，そうではない。５本のカーブが互いに近接して描かれているのである。図１１では，ＰＬＬの設定周波数６２０ＭＨｚを得るための制御電圧ＶＴの範囲は，約１.５５〜約１.７Ｖであり，その幅はわずか０．１５Ｖ程度に過ぎない。従来技術の図１７の例ではこの幅が１．２Ｖもあったことと比較すれば，本実施の形態では補正によりばらつきが大幅に抑制されていることがわかる。
【００４０】
なお，キャパシタの容量が仕様の−１５％，−５％，＋５％，＋１５％のいずれかの近辺であった場合には，固定容量部１１３の全容量は次のようになる。
−１６％の場合:
全容量＝(ＴＶＣ×０.８４)×１２
＝ＴＶＣ×１０.０１
−１４％の場合:
全容量＝(ＴＶＣ×０.８６)×１１
＝ＴＶＣ×９.４６
−６％の場合:
全容量＝(ＴＶＣ×０.９４)×１１
＝ＴＶＣ×１０.３４
−４％の場合:
全容量＝(ＴＶＣ×０.９６)×１０＝ＴＶＣ×９.６
＋４％の場合:
全容量＝(ＴＶＣ×１.０４)×１０
＝ＴＶＣ×１０.４
＋６％の場合:
全容量＝(ＴＶＣ×１.０６)×９＝ＴＶＣ×９.５４
＋１４％の場合:
全容量＝(ＴＶＣ×１.１４)×９
＝ＴＶＣ×１０.２６
＋１６％の場合:
全容量＝(ＴＶＣ×１.１６)×８＝ＴＶＣ×９.２８
このように，キャパシタの容量が仕様の−２０％，−１０％，±０％，＋１０％，＋２０％のいずれかであった場合と比べれば，正常値からのずれがやや大きい場合がある。しかしそれでも，補正がない場合と比較すれば正常値からのずれは小さい。製造ばらつきが固定容量部１１３の全容量にそのまま反映されることがないからである。
【００４１】
以下，他の実施形態について説明する。図１２に示すのは，ダミー回路１３の変形例である。図１２のダミー回路は，ＲＣフィルタではなくＬＣフィルタで構成されている。このダミー回路は，図３のＶＣＯ回路１１中のインダクタ部１１１を補正対象部分とする場合に使用するものである。その場合のインダクタ部１１１は，図３中の左右両方のインダクタとも，図４の固定容量部１１３のような，制御信号変換回路１５からの出力信号によって特性（この場合はインダクタンス）を切り替えられるものを使用する。具体的には，図４の回路の各キャパシタをインダクタで置き換えたものを使用する。あるいは，インダクタと容量とのトータルでのばらつき補正を，容量のみもしくはインダクタのみで行うこともできる。数１に示したように，発振周波数ｆはＬとＣとの積に依存するからである。
【００４２】
図１３に示すのは，ダミー回路１３のさらに別の例である。図１３のダミー回路は，図５のダミー回路のキャパシタＣをバリキャップで置き換えたものである。むろんこれは，図３のＶＣＯ回路１１中のバリキャップを補正対象部分とする場合に使用するものである。
【００４３】
図１４に示すのは，２つの補正回路１２，１２’を有するばらつき補正機能付き回路である。このばらつき補正機能付き回路では補正回路が２つあるので，一方の補正回路でＶＣＯ回路１１の固定容量部１１３を補正し，もう一方の補正回路でＶＣＯ回路１１のバリキャップを補正するようにすることができる。そのためには，補正回路１２のダミー回路１３を図５に示したものとし，補正回路１２'のダミー回路１３'を図１３に示したものとすればよい。むろん，ＶＣＯ回路１１中の補正対象箇所は，固定容量部１１３とバリキャップとの組み合わせに限られない。インダクタ部１１１とバリキャップとの組み合わせでもよいし，固定容量部１１３とインダクタ部１１１との組み合わせでもよい。
【００４４】
以上詳細に説明したように本実施の形態では，ＶＣＯ回路１１と補正回路１２とを同一チップ中に設けている。そして，補正回路１２中にダミー回路１３を設けるとともに，ダミー回路１３を，ＶＣＯ回路１１中の補正対象箇所である固定容量部１１３の各単位キャパシタＶＣと同一の構造のキャパシタＣで構成している。このダミー回路１３により，固定容量部１１３の製造ばらつきに対応した位相差pdを持つ出力信号fref'を得ることができるのである。特に，出力信号fref'を得るための基準信号frefとして，チップ上に必ず存在し，ＶＣＯ回路１１の発振周波数ｆとは無関係なものを用いている。このため，ＶＣＯ回路１１の動作状況にかかわらずキャパシタの製造ばらつきを適切に反映した出力信号fref' を得ることができるのである。そして，その位相差pdに基づいて出力信号vsw1〜vsw4を出力する制御信号変換回路１５を補正回路１２中に設けるとともに，出力信号vsw1〜vsw4を受けるスイッチＳＷ１〜ＳＷ４を固定容量部１１３中に設けている。これにより，固定容量部１１３の全容量を出力信号vsw1〜vsw4により切り替えるようにしているのである。このようにして，キャパシタの製造ばらつきにかかわらず，固定容量部１１３の実動作上の全容量がさほど変動しないばらつき補正機能付き回路が実現されている。
【００４５】
このようにして本実施の形態に係るばらつき補正機能付き回路では，製造ばらつきに対する補正がチップ中で行われるのである。このため，このばらつき補正機能付き回路を利用して位相ロックループを構成することにより次のような利点がある。すなわち，チップ外に別に補正手段を設けることなく，所望の発振周波数を確実に得ることができるのである。このため，部品数の減少やコンパクト化の要求が特に厳しい移動体通信機器等の分野に好適に用いることができる。
【００４６】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，補正の対象とする素子は，キャパシタやインダクタに限らない。半導体チップ上に形成される素子であれば何でもよい。また，適用対象たる回路も，ＶＣＯ回路に限らず，他の種類の発振回路や，ＧＭＣフィルタ等のフィルタ回路，遅延回路，増幅回路その他，半導体チップ上に構成される回路であれば何でもよい。また，補正回路の制御信号変換回路への入力信号は，基準信号とダミー回路の出力信号との位相差には限られない。例えば，他の種類の電磁気学的量またはその差異でもよい。また，ダミー回路中にキャパシタがある場合には所定条件下でのその充放電に要する時間でもよい。また，ダミー回路中に発振回路を構成してその発振周波数を用いてもよい。
【００４７】
また，本実施の形態では，実動作回路中の補正対象箇所において，スイッチを介して接続される単位素子の個数を「４」とした。そして，制御信号変換回路からの出力信号の数もそれに合わせて「４」とした。しかしこれらは「４」に限られるわけではない。もっと多くすれば，ばらつき補正のステップを細かくすることができる。あるいは，補正できる範囲を広くとることができる。
【００４８】
また，本実施の形態では，制御信号変換回路１５の各コンパレータ１５１〜１５４で使用する基準電圧Vref1〜Vref4を，キャパシタの容量が仕様の＋１５％，＋５％，−５％，−１５％である場合の位相比較回路１４の出力値とした。しかしこれに限らず，次のように定めてもよい。例えば基準電圧Vref1 を，キャパシタの容量が仕様の＋２０％である場合の位相比較回路１４の出力値と，キャパシタの容量が仕様の＋１０％である場合の位相比較回路１４の出力値との平均値とするのである。同様に基準電圧Vref2 は，キャパシタの容量が仕様の＋１０％である場合の位相比較回路１４の出力値と，キャパシタの容量が仕様の±０％である場合の位相比較回路１４の出力値との平均値とするのである。同様に基準電圧Vref3 は，キャパシタの容量が仕様の±０％である場合の位相比較回路１４の出力値と，キャパシタの容量が仕様の−１０％である場合の位相比較回路１４の出力値との平均値とするのである。同様に基準電圧Vref4 は，キャパシタの容量が仕様の−１０％である場合の位相比較回路１４の出力値と，キャパシタの容量が仕様の−２０％である場合の位相比較回路１４の出力値との平均値とするのである。基準電圧Vref1〜Vref4をこのように定めても，ほぼ同様の効果を発揮することができる。
【００４９】
また，本実施の形態では，補正対象箇所の具体的構成として，図４のように，１２個の互いに同一の単位キャパシタの並列接続とした。しかし，このうちスイッチを介さない８個の単位キャパシタは，大容量の１つのキャパシタで置き換えてもよい。また，各キャパシタの容量を次のように設定してもよい。
スイッチを介さないキャパシタの合計  ＶＣ×８.３
スイッチＳＷ１のキャパシタ          ＶＣ×０.８
スイッチＳＷ２のキャパシタ          ＶＣ×０.９
スイッチＳＷ３のキャパシタ          ＶＣ×１.１
スイッチＳＷ４のキャパシタ          ＶＣ×１.４
このようにすると，次のように，製造ばらつきに対する補正がより良好なものとなる。
＋２０％の場合:
全容量＝(ＴＶＣ×１.２)×８.３＝ＴＶＣ×９.９６
＋１０％の場合:
全容量＝(ＴＶＣ×１.１)×(８.３＋０.８)
＝(ＴＶＣ×１.１)×９.１＝ＴＶＣ×１０.０１
±０％の場合:
全容量＝(ＴＶＣ×１.０)×(９.１＋０.９)
＝(ＴＶＣ×１.０)×１０＝ＴＶＣ×１０
−１０％の場合:
全容量＝(ＴＶＣ×０.９)×(１０＋１.１)
＝(ＴＶＣ×０.９)×１１.１＝ＴＶＣ×９.９９
−２０％の場合:
全容量＝(ＴＶＣ×０.８)×(１１.１＋１.４)
＝(ＴＶＣ×０.８)×１２.５＝ＴＶＣ×１０.０
【００５０】
また，補正対象箇所の具体的構成としては，図４に示した並列接続型の他に，図１５に示すように素子を完全に使い分ける方式のものも考えられる。図１５に示すのは，少しずつインダクタンスの異なる複数のインダクタを，制御信号を受けるスイッチにより，択一的に選択して使用するタイプのものである。このような場合の制御信号変換回路は，ダミー回路の出力に応じて，各制御信号のうちの１つだけがオンとなるように構成しなければならない。他，直列接続型の構成の補正対象箇所も考えられる。
【００５１】
（付記１）  補正対象素子を含む実動作回路と，
前記実動作回路とは別に構成された補正回路とを同一チップ中に有し，
前記補正回路から出力される制御信号により前記実動作回路中の前記補正対象素子の製造ばらつきを補正して動作させることを特徴とするばらつき補正機能付き回路。
（付記２）  付記１に記載するばらつき補正機能付き回路において，前記補正回路中に，
前記補正対象素子と同一構造の素子を含んで構成され，基準信号の入力を受けるダミー回路と，
前記ダミー回路の出力信号に基づいて制御信号を出力する変換回路とを有することを特徴とするばらつき補正機能付き回路。
（付記３）  付記２に記載するばらつき補正機能付き回路において，
前記補正回路は，前記実動作回路の動作信号とは無関係な信号を，基準信号として用いることを特徴とするばらつき補正機能付き回路。
（付記４）  付記２または付記３に記載するばらつき補正機能付き回路において，
前記変換回路は，基準信号と前記ダミー回路の出力信号との差異に基づいて制御信号を生成することを特徴とするばらつき補正機能付き回路。
（付記５）  付記４に記載するばらつき補正機能付き回路において，
前記ダミー回路は，基準信号に対して位相差のある信号を出力するものであり，
前記変換回路は，基準信号と前記ダミー回路の出力信号との位相差に基づいて制御信号を生成することを特徴とするばらつき補正機能付き回路。
（付記６）  付記２から付記５までのいずれか１つに記載するばらつき補正機能付き回路において，前記実動作回路に，
前記補正対象素子と同種の素子である予備素子と，
前記補正回路から出力される制御信号により前記補正対象素子と前記予備素子との接続状況を変更するスイッチとを有することを特徴とするばらつき補正機能付き回路。
（付記７）  付記６に記載するばらつき補正機能付き回路において，
前記予備素子を複数有し，
前記スイッチを，少なくとも前記予備素子の個数と同数有し，
前記各スイッチは，前記補正回路から出力される制御信号に応じて，前記補正対象素子と前記予備素子との全体での特性が，前記補正対象素子の特性の設計値に最も近くなるように前記補正対象素子と前記予備素子とを接続させることを特徴とするばらつき補正機能付き回路。
（付記８）  付記７に記載するばらつき補正機能付き回路において，
前記変換回路に，前記ダミー回路の出力信号を基準値と比較し，その大小関係に応じて制御信号を生成するコンパレータを，前記予備素子の個数と同数有し，
前記各コンパレータが使用する基準値が互いに異なり，
前記各スイッチは，対応する前記コンパレータからの制御信号に基づいて，対応する前記予備素子と前記補正対象素子との接続状況を切り替えることを特徴とするばらつき補正機能付き回路。
【００５２】
【発明の効果】
以上の説明から明らかなように本発明によれば，構成素子の特性の製造ばらつきにかかわらず出力特性のばらつきを抑制し，所望値に近い特性の出力を得ることができるばらつき補正機能付き回路が提供されている。特に，補正対象素子と同一構造かつ同一チップ中の素子によるダミー回路を有することにより，補正対象素子補正対象素子の製造ばらつきを反映した制御信号を補正対象素子に供給できるものである。また，実動作回路の動作信号と無関係な信号を補正回路の基準信号として用いることにより，実動作回路の動作状況に左右されることなく，補正対象素子の製造ばらつきを反映した制御信号を得ることができるものである。また，補正対象素子と同種の素子である予備素子とスイッチとを有することにより，補正回路での製造ばらつきの検出に応じて，補正対象素子と予備素子との全体での特性値を切り替えることができる。
【図面の簡単な説明】
【図１】  本発明のばらつき補正の原理を説明するブロック図である。
【図２】  実施の形態に係るばらつき補正機能付き回路の構成を示すブロック図である。
【図３】  図２のばらつき補正機能付き回路における実動作回路であるＶＣＯ回路の回路図である。
【図４】  図３のＶＣＯ回路中の補正対象素子であるキャパシタ部分の構成を示す回路図である。
【図５】  図２のばらつき補正機能付き回路におけるダミー回路の構成を示す回路図である。
【図６】  基準信号frefおよびダミー回路の出力信号fref'の波形を示すグラフである。
【図７】  図２のばらつき補正機能付き回路における位相比較回路の構成を示す回路図である。
【図８】  図７の排他的ＯＲ回路の出力fpdの波形を示すグラフである。
【図９】  図７の位相比較回路の出力vpd の波形を製造ばらつきごとに示すグラフである。
【図１０】  図２のばらつき補正機能付き回路における制御信号変換回路の構成を示す回路図である。
【図１１】  図３のＶＣＯ回路の発振特性を示すグラフである。
【図１２】  ダミー回路の別の構成例を示す回路図である。
【図１３】  ダミー回路のさらに別の構成例を示す回路図である。
【図１４】  実施の形態に係るばらつき補正機能付き回路の別の構成例を示すブロック図である。
【図１５】  補正対象素子の別の構成例を示す回路図である。
【図１６】  従来のＶＣＯ回路の回路図である。
【図１７】  図１６のＶＣＯ回路の発振特性を示すグラフである。
【符号の説明】
１，１１         実動作回路（ＶＣＯ回路）
２，１２，１２'  補正回路
３，１３，１３'  ダミー回路
４，１４，１４'  信号比較回路（位相比較回路）
５，１５，１５'  制御信号変換回路
１１３           補正対象回路
ＶＣ             単位素子
ＳＷ１〜ＳＷ４   スイッチ
【図１】
0004070492.tif 000004
【図２】
0004070492.tif 000005
【図３】
0004070492.tif 000006
【図４】
0004070492.tif 000007
【図５】
0004070492.tif 000008
【図６】
0004070492.tif 000009
【図７】
0004070492.tif 000010
【図８】
0004070492.tif 000011
【図９】
0004070492.tif 000012
【図１０】
0004070492.tif 000013
【図１１】
0004070492.tif 000014
【図１２】
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【図１３】
0004070492.tif 000016
【図１４】
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【図１５】
0004070492.tif 000018
【図１６】
0004070492.tif 000019
【図１７】
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