(57)【特許請求の範囲】
【請求項１】
同一の基板の上に画素マトリクス部と、駆動回路と、信号分割回路と、を有し、
前記画素マトリクス部、前記駆動回路、及び前記信号分割回路は、それぞれ薄膜トランジスタを有し、
前記信号分割回路は、入力デジタル信号の供給を受けるｎ個の入力部と、供給された前記入力デジタル信号のパルス長を伸長した修正デジタル信号を送出するｍ×ｎ個の出力部と、を有し、
前記ｎは自然数、前記ｍは２以上の自然数であり、
前記信号分割回路は、前記画素マトリクス部及び前記駆動回路と一体形成されており、
前記薄膜トランジスタは触媒元素により結晶化された連続粒界結晶シリコン膜を有することを特徴とする半導体装置。
【請求項２】
同一の基板の上に画素マトリクス部と、駆動回路と、信号分割回路と、を有し、
前記画素マトリクス部、前記駆動回路、及び前記信号分割回路は、それぞれ薄膜トランジスタを有し、
前記信号分割回路は、入力デジタル信号の供給を受けるｎ個の入力部と、供給された前記入力デジタル信号の周波数の１／ｍ倍の修正デジタル信号を送出するｍ×ｎ個の出力部と、を有し、
前記ｎは自然数、前記ｍは２以上の自然数であり、
前記信号分割回路は、前記画素マトリクス部及び前記駆動回路と一体形成されており、
前記薄膜トランジスタは触媒元素により結晶化された連続粒界結晶シリコン膜を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記ｎ個の入力部には、前記信号分割回路と前記基板の外部との接続配線がｎ本接続されており、
前記接続配線は、前記信号分割回路と一体形成されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記信号分割回路は、第１のラッチ回路と、第２のラッチ回路と、カウンタ回路と、入力デジタル信号線と、クロック信号線と、修正クロック信号線と、リセット信号線と、を有し、
前記第１のラッチ回路は、前記第２のラッチ回路と、入力デジタル信号線と、クロック信号線と、に接続されており、
前記第２のラッチ回路は、前記第１のラッチ回路と、前記修正クロック信号線と、前記駆動回路と、に接続されており、
前記カウンタ回路は、前記リセット信号線と、前記クロック信号線と、前記修正クロック信号線と、に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１のラッチ回路は、入力デジタル信号と、クロック信号と、が入力されることにより第１の出力信号を前記第２のラッチ回路に出力し、
前記カウンタ回路は、リセット信号と、前記クロック信号と、が入力されることにより、修正クロック信号を前記第２のラッチ回路に出力し、
前記第２のラッチ回路は、前記第１の出力信号と、前記修正クロック信号と、が入力されることにより、第２の出力信号を前記駆動回路に出力することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記薄膜トランジスタは１５０ｃｍ２／Ｖｓ以上の移動度を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記薄膜トランジスタのサブスレッショルド係数は０．１５Ｖ／ｄｅｃ以下であることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記薄膜トランジスタは、しきい電圧が−１．０Ｖから０．０ＶのＰチャネル型薄膜トランジスタであることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項７のいずれか一において、
前記薄膜トランジスタは、しきい電圧が０．０Ｖから１．０ＶのＮチャネル型薄膜トランジスタであることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一に記載の半導体装置を有することを特徴とする液晶表示装置。
【請求項１１】
請求項１乃至請求項９のいずれか一に記載の半導体装置を有することを特徴とするＥＬ表示装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、デジタル信号を入力信号とする半導体装置に関する。例えば本発明はアクティブマトリクス型の液晶表示装置、ＥＬ表示装置等に利用することができる。より正確にはアクティブマトリクス型の液晶表示装置、ＥＬ表示装置等の駆動基板に利用できる。
【０００２】
【従来の技術】
デジタル信号を入力信号とする半導体装置の一例として、アクティブマトリクス型の液晶表示装置がある。
【０００３】
デジタル信号を入力信号とするアクティブマトリクス型の液晶表示装置は従来、図１のような構成をとっていた。
【０００４】
信号分割回路１０２は、入力信号となるデジタル信号（以下、入力デジタル信号）の入力を受け、そのパルス長を時間伸長（何倍に伸長してもよいが、ｍ倍に伸長するのが最も一般的である）した修正デジタル信号を、修正デジタル信号線１１２に出力する。入力デジタル信号のパルス長をｍ倍に時間伸長するということは、換言すれば入力デジタル信号の周波数を１／ｍ倍に落とすことでもある。
【０００５】
図１では入力デジタル信号線１１１、修正デジタル信号線１１２は各１本しか図示していないが、実際には入力デジタル信号線はｎ本、修正デジタル信号線はｍ×ｎ本ある。ｎは自然数、ｍは２以上の自然数である。そして各入力デジタル信号線における連続するｍ個の入力デジタル信号に対応する、ｍ個の修正デジタル信号は、ｍ本の別個の修正デジタル信号線に出力される。すなわちｍ×ｎ本の修正デジタル信号線のうちの任意の１本についてみると、連続する２つの修正デジタル信号は、ある入力デジタル信号線におけるｍ個分前後した２つの入力デジタル信号に対応したものである。
図９にｎ＝２、ｍ＝２の場合についてのタイミングチャートの例を示す。これを参照すれば、４本ある修正デジタル信号線の１本にはＳＤ１のような修正デジタル信号が出力されるが、連続する２つの修正デジタル信号であるＰとＱとは各々、一方の入力デジタル信号線により伝達されるＤＳ１のＡとＣとに対応している。同様に別の修正デジタル信号線に出力されるＳＤ２におけるＷとＸとは各々、ＤＳ１のＤとＦとに対応している。さらに別の修正デジタル信号線に出力されるＳＤ３のｓとｕとは各々、他方の入力デジタル信号線により伝達されるＤＳ２のｇとｉに対応している。
【０００６】
駆動回路１０４、１０５は、前記修正デジタル信号線１１２より修正デジタル信号を受け取り、それを所定のタイミングで階調電圧信号に変換して所定の画素に書き込む。
画素マトリクス部１０６は、前記階調電圧信号により書き込みを受ける各画素が、格子状又は格子に類似する形状（例えばデルタ配置など）に配置されている。そして画素マトリクス部は、全体または一部分で１画面の画像を表示する。
【０００７】
信号分割回路は従来、次のような大きな意義を有していた。つまり入力デジタル信号は数１０ＭＨｚのものが通常である（将来的には百数１０ＭＨｚのものが一般化する可能性もある）。しかしこのような高周波数条件下では駆動回路中のトランジスタの性能は不充分で、動作が不可能か或いは信頼性の上で難があった。そこで駆動回路を十全に動作できる程度にまで入力デジタル信号の周波数を落とすことが不可欠であり、信号分割回路がその入力デジタル信号の周波数を落とすという役割を担っていた。
【０００８】
ただし駆動回路中のトランジスタの性能が向上したとしても、信号分割回路がただちに不要となるものではない。高周波数条件で駆動回路の動作を可能にするための要素はトランジスタの性能だけではないからである。
【０００９】
まず第一に抵抗や容量に起因する問題がある。現実の液晶表示装置では駆動回路は規模が大きいため、外部から駆動回路が動作するのに必要な信号を伝達する線や電源線は長くなり抵抗が生じる。またそれらの各線には多くの素子が接続することから、大きな負荷容量が付くことになる。すると外部から伝達される信号の周波数が高い場合には、その信号が駆動回路内でかなり鈍ったり、駆動回路内のある動作の影響で瞬間的に電源線の電圧値が変化した場合に回復に許される時間が不足したりするなど、駆動回路が正常に動作するのに支障がでることがある。
例えば駆動回路中にはシフトレジスタが用いられるが、シフトレジスタのクロック信号を入力するときに、クロック線は長く又多くのクロックド・インバータの接続を受ける。そのためクロック信号の鈍りが途中から限度を超え、クロック信号が所期のタイミングで読み込まれなくなることで、シフトレジスタが正常に動作しなくなることがあり得る。
これに対し信号分割回路は、通常、駆動回路の数分の１の面積という規模の小ささゆえに電源線や各信号供給線は短く、接続される負荷容量も小さいため、動作に必要な外部からの信号の周波数が高くとも、正常に動作するのに駆動回路のときほどの支障はない。
【００１０】
そこで信号分割回路を使用して入力デジタル信号の周波数を１／ｎ倍に落とすことにより、駆動回路の動作に必要な信号の周波数も１／ｎに落とすことが可能となり、入力デジタル信号あるいは外部から伝達される他の信号が高周波数の場合における駆動回路が抱える、上述のような不都合の発生を回避することができる。ここで入力デジタル信号の周波数をどの程度まで落とせばよいのかは、個々の駆動回路につき具体的に決することを要するが、通常２０ＭＨｚ以下にすれば充分であろう。
【００１１】
第二に信号のタイミング合せの問題がある。たとえ高周波数条件で動作可能なトランジスタであったとしても、個々のトランジスタで応答速度にある程度のバラツキが生じるのは仕方ない。駆動回路は多数のトランジスタを組み合わせて構成されるので、このバラツキの集積が原因で所期のタイミングとのズレができるが、ズレの大きさは周波数の高低に依存しない。従って高周波数条件ほどズレの影響は相対的に大きく、駆動回路全体で正常な動作をしなくなる確率も上昇する。
【００１２】
この危険を回避するために入力デジタル信号の周波数をどの程度まで落とすべきかも、実際には個々の駆動回路につき具体的、経験的に決することになる。しかし個々のトランジスタの応答速度のバラツキは、現在のトランジスタの製造工程を勘案すると、概ね２０ＭＨｚ以下とする必要があろう。
【００１３】
次に信号分割回路、駆動回路、画素マトリクス部の回路に使用されるトランジスタについて述べる。
【００１４】
画素マトリクス部の回路には信号分割回路、駆動回路とは異なり、トランジスタを用いることは不可欠ではない。しかしトランジスタを用いて各画素毎に書き込む電圧情報を制御する、即ちアクティブマトリクス方式をとることで、画素間の電圧情報の干渉を抑えた良質な画面が実現される。このトランジスタは可視光を透過する基板上に微小規模（画素の大きさの数分の１以下。代表的には２０ミクロン角程度）で存在することが要求されることから、薄膜トランジスタ（ＴＦＴと略称する）が使用される。
【００１５】
駆動回路には現在、ＴＦＴを用いる場合とＭＯＳＦＥＴなどのＩＣを用いる場合とがある。ＴＦＴを用いる場合は、基板に画素マトリクス部と駆動回路とを同時につくること（これを一体形成と称する）が可能で、その分生産工程や費用の削減に資する。ＩＣを用いる場合は基板に外付けで用いることになり、ＩＣと画素マトリクス部とを結ぶ配線も必要であるが、画素マトリクス部のＴＦＴの性能が低くても良いのが利点である。ＩＣを用いる場合には、画素マトリクス部が形成されている基板上にＩＣを貼り付ける、チップ・オン・グラス（ＣＯＧ）方式もある。
【００１６】
信号分割回路には、ＴＦＴは用いられず外付けＩＣのみが用いられてきた。それはＴＦＴのチャネルに使われる珪素（シリコン）膜の質が充分でなかったためである。前述のとおり入力デジタル信号は数１０ＭＨｚのものが通常であるが、このような情況に対して、これまでのＴＦＴのチャネルに使われていた珪素膜で最も良質である多結晶珪素（ポリシリコン）膜のものでも、ＴＦＴのキャリヤの移動度は５０ｃｍ2／Ｖｓ程度であったので、１０ＭＨｚ以上の高周波条件下で駆動することは現実的にはできなかった。
しかし画素マトリクス部と駆動回路とをＴＦＴにより一体形成する場合、信号分割回路には外付けＩＣを用いるという方法では、外付けの分に余計な工程と費用とを要しそれだけ生産価格の上昇は避けられない。そのため生産費削減という一体形成の利点が充分に生かされていなかった。
【００１７】
なお本明細書で用いるＴＦＴの移動度は、ＴＦＴのチャネル長Ｌ、チャネル幅Ｗ、チャネル面積Ｓ、ゲート絶縁膜厚ｄox、ゲート絶縁膜誘電率ε、ゲート電圧変化ｄＶG、ドレイン電流変化ｄＩD、ドレイン電圧ＶD（１Ｖとする）をもと
にしたときの算出式
μ＝（Ｌｄox／ＷＳεＶD）×（ｄＩD／ｄＶG）
或いはこれと同等の式より求められる。この式より明らかであるようにμはＶGに依存して変化するが、ＴＦＴの移動度はそのμの最大値を指すものとする（図８（Ａ）参照）。
【００１８】
【発明が解決しようとする課題】
デジタル信号を入力信号とする半導体装置、例えばアクティブマトリクス型の液晶表示装置、ＥＬ表示装置等では、画素マトリクス部と駆動回路とにＴＦＴを用いることにより一体形成する方法は、生産工程及び費用削減という観点から非常に価値がある。この利点を充分に生かしきることが求められる。
【００１９】
本明細書で開示する発明は、デジタル信号を入力信号とする半導体装置において、その信号処理の性能を保ちつつ且つ生産工程及び費用を少なく抑えることのできる構成を提供することを課題とする。
【００２０】
【課題を解決するための手段】
本明細書で開示する発明は、
ｎ個の入力部とｍ×ｎ個の出力部とを具え、ｎ個の前記入力部それぞれより入力デジタル信号の供給を受け、前記入力デジタル信号のパルスの長さを時間伸長した修正デジタル信号をｍ×ｎ個ある前記出力部のいずれかより送出し、絶縁表面を有する基板上にＴＦＴを用いて作製される信号分割回路であって、
前記ｎは自然数、前記ｍは２以上の自然数であり、
前記ＴＦＴはキャリヤのドリフト移動度が１５０ｃｍ2／Ｖｓ以上であることを特徴とする信号分割回路である。
【００２１】
ここで前記ＴＦＴは、Ｓ値（サブスレショルド係数）が０．１５Ｖ／ｄｅｃ以下であり、しきい電圧がＰチャネルＴＦＴならば−１．０Ｖ〜０．０Ｖ、ＮチャネルＴＦＴならば０．０Ｖ〜１．０Ｖであることが望ましい。
【００２２】
修正デジタル信号は、入力デジタル信号のパルスの長さを何倍に時間伸長したものであってもよい。自然数倍に限られるわけでもない。ただしｍ倍にするのが最も簡便であり、利用価値も高いであろう。
【００２３】
本明細書で開示する他の発明は、
信号分割回路を具えた半導体装置であって、
前記信号分割回路は、ｎ個の入力部とｍ×ｎ個の出力部を具え、ｎ個の前記入力部より入力デジタル信号の供給を受け、ｍ×ｎ個ある前記出力部のいずれかより前記入力デジタル信号のパルスの長さを伸長した修正デジタル信号を送出し、絶縁表面を有する基板上にＴＦＴを用いて作製され、
前記ｎは自然数、前記ｍは２以上の自然数であり、
前記ＴＦＴはキャリヤのドリフト移動度が１５０ｃｍ2／Ｖｓ以上であることを特徴とする半導体装置である。
【００２４】
ここで信号分割回路は画素マトリクス部の回路や駆動回路と一体形成するのが好ましい。同一の絶縁体基板上に製造工程上同時につくることを一体形成と称する。
【００２５】
本発明は例えば、液晶表示装置あるいはＥＬ表示装置等に用いることができる。
【００２６】
本明細書で用いるＴＦＴの移動度は、ＴＦＴのチャネル長Ｌ、チャネル幅Ｗ、チャネル面積Ｓ、ゲート絶縁膜厚ｄox、ゲート絶縁膜誘電率ε、ゲート電圧変化ｄＶG、ドレイン電流変化ｄＩD、ドレイン電圧ＶD（１Ｖとする）、をもとに
したときの算出式
μ＝（Ｌｄox／ＷＳεＶD）×（ｄＩD／ｄＶG）
或いはこれと同等の式より求められる。この式より明らかであるようにμはＶGに依存して変化するが、ＴＦＴの移動度はそのμの最大値を指すものとする（図８（Ａ）参照）。
【００２７】
またＴＦＴのしきい電圧は、１μＡのドレイン電流ＩDが流れるときのゲート電圧ＶGに等しいと定めることとする（図８（Ｂ）参照）。
【００２８】
ＴＦＴのＳ値については、ゲート電圧変化ｄＶGと、ドレイン電流の常用対数変化ｄｌｏｇＩDとから
Ｓ＝（ｄＶG／ｄｌｏｇＩD）
により求める。本明細書においてはドレイン電圧ＶDが１Ｖでの（ｌｏｇＩD−
ＶG）測定曲線から、上式により算出したＳの曲線の最小値を指すものとする。
【００２９】
ところでＴＦＴではＭＯＳＦＥＴのバルクに対応する部分が絶縁体基板となるために、チャネル、ソースやドレインとバルクとの間で生じる従属容量が無い。そこで駆動電圧が等しければ、動作のための消費電力はＩＣ外付けのときに比べて少ないはずである。しかし従来のＴＦＴはしきい電圧制御が不充分であったので一体形成の場合、駆動電圧はＩＣ外付けの場合の数倍にせざるを得なく、むしろ高消費電力となっていた。本発明では、しきい電圧が−１．０Ｖ〜１．０Ｖと均質なＴＦＴを用いることで駆動電圧を従来の一体形成の駆動回路の１／２倍程度に下げることができ、ＩＣ外付けの場合との比較において消費電力の点で大きな不利がなく済むという特長が存する。
【００３０】
さらに外付けＩＣを用いて信号分割回路を構成すると、信号分割回路の出力部の数（信号分割数）ｍが大きい場合には、基板上と基板外部との接続線（電源線、信号供給線や共通定電位線が通常含まれる）の数は著しく増加し、接続不良発生や製造中における静電気によるＴＦＴ破壊の危険も高くなる。本発明はこの危険の回避に役立つという利点がある。
【００３１】
例えば、入力デジタル信号が８ビットで１画素情報を表現しており、この入力デジタル信号を８分割（すなわちｍ＝８）して駆動回路に供給する場合を考えてみる。簡単のためＲＧＢ等の区別はせず、入力デジタル信号線は１本とする。外付けＩＣの信号分割回路を用いるなら、６４（８ビット×８分割）本の修正デジタル信号線と、約２０本のその他の線（駆動回路を動作させる上で必要となる信号供給線および電源線、共通定電位線など）とで、計約８０本の基板上と外部との接続線が必要である。これに対し一体形成のＴＦＴの信号分割回路を用いるなら、８（８ビット）本の入力デジタル信号線と、約３０本のその他の線（信号分割回路、駆動回路を動作させる上で必要となる信号供給線および電源線、共通定電位線など）とで、計約４０本の基板上と外部との接続線で足りる。
【００３２】
なお信号分割回路の必要性とそのＴＦＴ化の利点は、デジタル信号を入力信号とする半導体装置に限らず、アナログ信号を入力信号とする半導体装置の場合についても妥当する。ただアナログ信号を入力信号とする半導体装置は、やはり図１のような構成は採るものの、駆動回路、信号分割回路の中身は入力信号がデジタル信号かアナログ信号かに対応して変わる。そして特に信号分割回路中では入力信号の増幅が欠かせないが、ＴＦＴにより増幅を行うことはアナログ信号だと精度が低く実用的ではない。その点デジタル信号はＴＦＴによっても高精度で増幅可能であるという大きな差異があり、本発明の実現が可能となる。
【００３３】
【実施例】
【００３４】
（実施例１）
【００３５】
本発明の実施例の構成ブロック図を図２に示す。これはデジタル信号を入力信号とする液晶表示装置に適用する例である。信号分割回路２０２はＴＦＴを用いて構成され、画素マトリクス部２０６の回路や駆動回路２０４、２０５と同一の基板上に一体形成される。
【００３６】
信号分割回路２０２の構成図を図３（１）に示す。本実施例では入力デジタル信号線本数ｎは１、信号分割数ｍは４とし、入力デジタル信号は８０ＭＨｚ（ＸＧＡ規格の画像表示に対応）を想定している。ラッチ前段３０１乃至３０４およびラッチ後段３０５乃至３０８は、各々図３（２）のように２個のインバータ（３７２、３７４）と４個のクロックド・インバータ（３７１、３７３、３７５、３７６）により構成できる。信号入力部３８１は３６１に、信号出力部３８２は３６２に、クロック信号入力部３８３、３８４はそれぞれ３６３、３６４に対応する。
【００３７】
まず本実施例の動作を、図４のタイミングチャートを参照しながら説明する。Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、・・・・・Ｔ１０の各期間は入力デジタル信号のパルス長と等しく１２．５ｎｓである。
クロック信号線３２３にはＣＫのような信号が入力され、クロック信号線３２２にはその反転信号ＣＫｂが入力される。このような両クロック信号およびＲＳに示されるようなリセット信号の入力を受け、カウンタ回路３０９はＳＣのような修正クロック信号を修正クロック信号線３２４に、その反転信号ＳＣｂを修正クロック信号線３２５に出力する。
【００３８】
入力デジタル信号は信号分割回路の入力部３２１に伝えられる。そして入力デジタル信号の各情報は、クロック信号ＣＫ又はＣＫｂの周期毎にラッチ前段３０１から同３０２へ、ラッチ前段３０２から同３０３へと順に移されていく。ＯＬ１、ＯＬ２、ＯＬ３、ＯＬ４は各ラッチ前段の出力部３１１、３１２、３１３、３１４での電位変化であるが、入力デジタル信号の電位情報が移されていく様子が示されている。
【００３９】
修正クロック信号ＳＣが負になる時（例Ｔ５及びＴ６）、ラッチ前段３０１に保持されている入力デジタル信号の電位情報はラッチ前段３０２にだけでなくラッチ後段３０５にも移される。同様にラッチ前段３０２の電位情報はラッチ後段３０６にも、ラッチ前段３０３の電位情報はラッチ後段３０７にも、ラッチ前段３０４の電位情報はラッチ後段３０８に移される。ただ各ラッチ後段においてＴ５の時の電位情報は、Ｔ６の時に移されてくる電位情報の上書きを受けるため、結果としてはＴ６のときの電位情報のみが残ることになる。
【００４０】
上述のような動作により、各ラッチ後段の出力部に接続する各修正デジタル信号線３３１、３３２、３３３、３３４からはＯＬ１、ＯＬ２、ＯＬ３、ＯＬ４に示す修正デジタル信号が送出される。Ｔ７からＴ１０の期間の各修正デジタル信号は、ＳＤ１がＴ３、ＳＤ２がＴ４、ＳＤ３がＴ５、ＳＤ４がＴ６の時におけるＯＬ１の電位情報に相当するものである。各修正デジタル信号のパルス長は５０ｎｓ（入力デジタル信号のパルス長の４倍）になっている。
【００４１】
信号分割回路より送出される各修正デジタル信号は、信号分割回路と同一基板上に一体形成されている駆動回路２０４に、やはり同一基板上に一体形成されている修正デジタル信号線２１２を通して伝えられる。修正デジタル信号線２１２は１本しか図示していないが、４（＝ｍ×ｎ）本ある。
【００４２】
以下に本実施例の実現を可能とするキャリヤ移動度１５０ｃｍ2／Ｖｓ以上の高質多結晶珪素膜を有するＴＦＴの作製工程の例を述べる。この工程によれば、さらにＳ値が０．１５Ｖ／ｄｅｃ以下、しきい電圧が−１．０Ｖ〜１．０Ｖの条件にも適合するＴＦＴを作製し得る。ただし本実施例は、以下の工程以外の方法により作製される移動度１５０ｃｍ2／Ｖｓ以上のＴＦＴを用いてもよいことは言うまでもない。
【００４３】
（ＴＦＴ作製工程例）
ここでは本実施例に用いられるＴＦＴの中でも特に、信号分割回路、駆動回路の両方で使用される素子であるインバータ中のＴＦＴを例にとり、平面図（図１０〜図１１）および断面図（図５〜図７左）を示しながら作製工程を説明する。インバータはＮチャネルＴＦＴ、ＰチャネルＴＦＴ各々一つずつを用い構成している。又これらと一体形成される画素マトリクス部の回路に用いられる画素ＴＦＴ（ＮチャネルＴＦＴを用いている）についても、断面図のみ（図５〜図７右）であるが示しながら説明する。
ただし本工程例ではインバータ、画素ＴＦＴに限らず、薄膜により構成可能ないかなる電子部品も同時に作製可能であり、信号分割回路、駆動回路および画素マトリクス部の回路の全体が一体形成できる。
【００４４】
図１０〜図１１は基板を上からみた平面図である。図５〜図７中の各断面図は、図１０〜図１１における破線４７０に沿って切った断面を示している。
【００４５】
図１０および図５を参照する。まず、絶縁表面を有する基板として石英基板４０１を準備する。
【００４６】
４０２は非晶質珪素膜であり、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜７０ｎｍ（好ましくは５０ｎｍ）となる様に成膜する。なお、成膜に際して膜中の不純物濃度の管理を徹底的に行うことは重要である。
【００４７】
本例の場合、非晶質珪素膜４０２中において代表的な不純物であるＣ（炭素）、Ｎ（窒素）、Ｏ（酸素）、Ｓ（硫黄）の濃度はいずれも５×１０18ａｔｏｍｓ／ｃｍ3未満（好ましくは１×１０18ａｔｏｍｓ／ｃｍ3以下）となる様に管理している。各不純物がこれ以上の濃度で存在すると、結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となりうる。
【００４８】
なお、非晶質珪素膜４０２中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜４０２の成膜は減圧熱ＣＶＤ法であることが好ましい。
【００４９】
次に、非晶質珪素膜４０２の結晶化工程を行う。結晶化の手段としては特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本例では、同広報の実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。
【００５０】
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜４０３を形成する。マスク絶縁膜４０３は触媒元素を添加するために複数箇所の開口部を有している（図５（Ａ）、図１０（Ａ））。この開口部の位置によって結晶領域の位置を決定することができる。
【００５１】
そして、非晶質珪素膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピンコート法により塗布し、Ｎｉ含有層４０４を形成する。
【００５２】
次に、触媒元素の添加工程が終了したら、４５０℃で１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５５０〜６５０℃の温度で４〜２４時間の加熱処理を加えて非晶質珪素膜８０２の結晶化を行う。本例では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。
【００５３】
この時、非晶質珪素膜４０２の結晶化はニッケルを添加した領域４０５および４０６で発生した核から優先的に進行し、基板４０１の基板面に対してほぼ平行に成長した結晶領域４０７および４０８が形成される（図５（Ｂ）、図１０（Ｂ））。この結晶領域４０７および４０８を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある。
【００５４】
なお、上述の特開平７−１３０６５２号公報の実施例１に記載された技術を用いた場合も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内において不均一に起こるので結晶粒界の制御性の面で難がある。
【００５５】
結晶化のための加熱処理が終了したら、マスク絶縁膜４０３を除去してパターニングを行い、横成長領域４０７および４０８でなる島状半導体層（活性層）４０９、４１０、および４１１を形成する（図５（Ｃ）、図１０（Ｃ））。
【００５６】
ここで４０９は信号分割回路又は駆動回路を構成するＮ型ＴＦＴの活性層、４１０は同Ｐ型ＴＦＴの活性層、４１１は画素マトリクス回路を構成するＮ型ＴＦＴ（画素ＴＦＴ）の活性層である。
【００５７】
活性層４０９、４１０、および４１１を形成したら、その上に珪素を含む絶縁膜でなるゲート絶縁膜４１２を成膜する。
【００５８】
そして、次に図５（Ｄ）、図１０（Ｄ）に示す様に触媒元素（ニッケル）を除去または低減するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するものである。
【００５９】
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。
【００６０】
本例では酸素雰囲気中に対して塩化水素（ＨＣｌ）を３体積％の濃度で含有させた雰囲気中において、９５０℃で、３０分の加熱処理を行う。ＨＣｌ濃度を１０体積％以上とすると、活性層４０９、４１０、および４１１の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
【００６１】
この工程においては活性層４０９、４１０、および４１１中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。そして、この工程により活性層４０９、４１０、および４１１中のニッケルの濃度は５×１０17ａｔｏｍｓ／ｃｍ3以下にまで低減される。
【００６２】
また、上記加熱処理により活性層４０９、４１０、および４１１とゲート絶縁膜４１２の界面では熱酸化反応が進行し、熱酸化膜の分だけゲート絶縁膜４１２の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
【００６３】
さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で９５０℃で１時間程度の加熱処理を行なうことで、ゲート絶縁膜４１２の膜質の向上を図ることも有効である。
【００６４】
次に、図１０、図１１および図６を参照する。図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲート電極の原型４１３、４１４、および４１５を形成する。本例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる（図６（Ａ）、図１０（Ｅ））。
【００６５】
次に、特開平７−１３５３１８号公報記載の技術により多孔性の陽極酸化膜４１６、４１７、および４１８、無孔性の陽極酸化膜４１９、４２０、および４２１、ゲート電極４２２、４２３、および４２４を形成する（図６（Ｂ）、図１０（Ｆ））。
【００６６】
こうして図６（Ｂ）の状態が得られたら、次にゲート電極４２２、４２３、および４２４、多孔性の陽極酸化膜４１６、４１７、および４１８をマスクとしてゲート絶縁膜４１２をエッチングする。そして、多孔性の陽極酸化膜４１６、４１７、および４１８を除去して図６（Ｃ）（平面図は図１１（Ａ））の状態を得る。なお、図６（Ｃ）において４２５、４２６、および４２７で示されるのは加工後のゲート絶縁膜である。
【００６７】
次に図６（Ｄ）、図１１（Ｂ）に示す工程では、一導電性を付与する不純物元素の添加を行う。不純物元素としてはＮ型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（硼素）を用いれば良い。
【００６８】
本例では、不純物添加を２回の工程に分けて行う。まず、１回目の不純物添加（本例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、ｎ-領域を形成する。このｎ-領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3となるように調節する。
【００６９】
さらに、２回目の不純物添加を低加速電圧１０ｋeＶ程度で行い、ｎ+領域を形成する。この時は、加速電圧が低いので、ゲート絶縁膜がマスクとして機能する。また、このｎ+領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する。
【００７０】
以上の工程を経て、信号分割回路又は駆動回路を構成するＮ型ＴＦＴのソース領域４２８、ドレイン領域４２９、低濃度不純物領域４３０、チャネル形成領域４３１が形成される。また、画素ＴＦＴを構成するＮ型ＴＦＴのソース領域４３２、ドレイン領域４３３、低濃度不純物領域４３４、チャネル形成領域４３５が確定する（図６（Ｄ）、図１１（Ｂ））。
【００７１】
なお、図６（Ｄ）に示す状態では信号分割回路又は駆動回路を構成するＰ型ＴＦＴの活性層もＮ型ＴＦＴの活性層と同じ構成となっている。
【００７２】
次に図１１および図７を参照する。図７（Ａ）（平面図は図１１（Ｃ））に示すように、Ｎ型ＴＦＴを覆ってレジストマスク４３６を設け、Ｐ型を付与する不純物イオン（本例では硼素を用いる）の添加を行う。
【００７３】
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎ型をＰ型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（硼素）イオンを添加する。
【００７４】
こうして信号分割回路又は駆動回路を構成する回路を構成するＰ型ＴＦＴのソース領域４３８、ドレイン領域４３７、低濃度不純物領域４３９、チャネル形成領域４４０が形成される（図７（Ａ）、図９（Ｃ））。
【００７５】
以上の様にして活性層が完成したら、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【００７６】
次に、層間絶縁膜４４１として酸化珪素膜と窒化珪素膜との積層膜を形成する。さらに層間絶縁膜４４１にコンタクトホールを形成した後、ソース電極４４２、４４３、および４４４、ドレイン電極４４５、４４６を形成すると図７（Ｂ）および図１１（Ｄ）に示す状態を得る。
【００７７】
次に、有機性樹脂膜でなる第２の層間絶縁膜４４７を０．５〜３μｍの厚さに形成する（図７（Ｃ）、図１１（Ｅ））。この有機性樹脂膜としてはポリイミド、アクリル、ポリアミド、ポリイミドアミドなどが用いられ得る。この第２の層間絶縁膜４４８に有機性樹脂膜を用いることの利点は、▲１▼成膜方法が簡単であること、▲２▼膜厚を容易に厚くできること、▲３▼比誘電率が低いので寄生容量を低減できること、▲４▼平坦性に優れていること、などが挙げられる。
【００７８】
次に、１０〜５０ｎｍの厚さの窒化珪素膜４５０、ブラックマスク４４８を形成する。そして、酸化珪素膜、窒化珪素膜、有機性樹脂膜のいずれかあるいはこれらの積層膜からなる第３の層間絶縁膜４４９を０．１〜０．３μｍの厚さに形成する。さらに、層間絶縁膜４４９にコンタクトホールを形成し、成膜した導電膜をパターニングすることにより画素電極４５０を形成する。本例は透過型の例であるため画素電極４５０を構成する導電膜としてＩＴＯ等の透明導電膜を用いる（図７（Ｃ）、図１１（Ｅ））。
【００７９】
図７（Ｃ）の構成では、層間絶縁膜４４９を介して、画素電極４５０とブラックマスク４４８とが重畳する領域で補助容量が形成する。
【００８０】
なお、図７（Ｃ）に示すような構成では、広い面積を占めやすい補助容量をＴＦＴの上に形成することで開口率の低下を防ぐことが可能である。また、誘電率の高い窒化珪素膜を２５ｎｍ程度の厚さで用いると、少ない面積で非常に大きな容量を確保することが可能である。
【００８１】
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上に信号分割回路、駆動回路および画素マトリクス部の回路を作製することができる。
【００８２】
この工程により本発明の出願人らは、ＰチャネルＴＦＴにおいてはホールの移動度が１５０ｃｍ2／Ｖｓ以上、Ｓ値が０．１５Ｖ／ｄｅｃ以下、しきい電圧が−１．０Ｖ〜０．０Ｖの特性をもつＴＦＴが作製でき、ＮチャネルＴＦＴにおいては電子の移動度が１５０ｃｍ2／Ｖｓ以上、Ｓ値が０．１５Ｖ／ｄｅｃ以下、しきい電圧が０．０Ｖ〜１．０Ｖの特性をもつＴＦＴが作製できた。
【００８３】
ここで、本実施例の作製方法によって作製され半導体薄膜について説明する。本実施例の作製方法によると、非晶質珪素膜を結晶化させて、連続粒界結晶シリコン（いわゆるContinuous Grain Silicon：ＣＧＳ）と呼ばれる結晶シリコン膜を得ることができる。
【００８４】
本実施例の作製方法によって得られた半導体薄膜の横成長領域は棒状または偏平棒状結晶の集合体からなる特異な結晶構造を示す。以下にその特徴について示す。
【００８５】
〔活性層の結晶構造に関する知見〕
【００８６】
上述の作製工程に従って形成した横成長領域は、微視的に見れば複数の棒状（または偏平棒状）結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認することができる。
【００８７】
また、本発明者らは上述した作製方法によって得られた半導体薄膜の結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）を用いて８００万倍に拡大し、詳細に観察した（図１２（Ａ））。ただし、本明細書中において結晶粒界とは、断りがない限り異なる棒状結晶同士が接した境界に形成される粒界を指すものと定義する。従って、例えば別々の横成長領域がぶつかりあって形成される様なマクロな意味あいでの粒界とは区別して考える。
【００８８】
ところで前述のＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）とは、試料に対して垂直に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する手法である。同手法を用いることで結晶格子の配列状態を格子縞として観察することが可能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を推測することができる。
【００８９】
本出願人らが得たＴＥＭ写真（図１２（Ａ））では異なる二つの結晶粒（棒状結晶粒）が結晶粒界で接した状態が明瞭に観察された。また、この時、二つの結晶粒は結晶軸に多少のずれが含まれているものの概略｛１１０｝配向であることが電子線回折により確認されている。
【００９０】
ところで、前述の様なＴＥＭ写真による格子縞観察では｛１１０｝面内に｛１１１｝面に対応する格子縞が観察された。なお、｛１１１｝面に対応する格子縞とは、その格子縞に沿って結晶粒を切断した場合に断面に｛１１１｝面が現れる様な格子縞を指している。格子縞がどの様な面に対応するかは、簡易的には格子縞間の距離により確認できる。
【００９１】
この時、本出願人らは上述した作製方法によって得られた半導体薄膜のＴＥＭ写真を詳細に観察した結果、非常に興味深い知見を得た。写真に見える異なる二つの結晶粒ではどちらにも｛１１１｝面に対応する格子縞が見えていた。そして、互いの格子縞が明らかに平行に走っているのが観察されたのである。
【００９２】
さらに、結晶粒界の存在と関係なく、結晶粒界を横切る様にして異なる二つの結晶粒の格子縞が繋がっていた。即ち、結晶粒界を横切る様にして観測される格子縞の殆どが、異なる結晶粒の格子縞であるにも拘らず直線的に連続していることが確認できた。これは任意の結晶粒界で同様であり、全体の９０％以上（典型的には９５％以上）の格子縞が結晶粒界で連続性を保っている。
【００９３】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。
【００９４】
なお、図１２（Ｂ）に、本出願人らはリファレンスとして従来の多結晶珪素膜（いわゆる高温ポリシリコン膜）についても電子線回折およびＨＲ−ＴＥＭ観察による解析を行った。その結果、異なる二つの結晶粒において互いの格子縞は全くバラバラに走っており、結晶粒界で整合性よく連続する様な接合は殆どなかった。即ち、結晶粒界では格子縞が途切れた部分が多く、結晶欠陥が多いことが判明した。このような部分では、未結合手が存在することになり、トラップ準位としてキャリアの移動を阻害する可能性が高い。
【００９５】
本出願人らは、上述した作製方法で得られる半導体薄膜の様に格子縞が整合性良く対応した場合の原子の結合状態を整合結合と呼び、その時の結合手を整合結合手と呼ぶ。また、逆に従来の多結晶珪素膜に多く見られる様に格子縞が整合性良く対応しない場合の原子の結合状態を不整合結合と呼び、その時の結合手を不整合結合手（又は不対結合手）と呼ぶ。
【００９６】
本願発明で利用する半導体薄膜は結晶粒界における整合性が極めて優れているため、上述の不整合結合手が極めて少ない。本発明者らが任意の複数の結晶粒界について調べた結果、全体の結合手に対する不整合結合手の存在割合は10％以下（好ましくは５％以下、さらに好ましくは３％以下）であった。即ち、全体の結合手の90％以上（好ましくは95％以上、さらに好ましくは97％以上）が整合結合手によって構成されているのである。
【００９７】
また、前述の作製方法に従って作製した横成長領域を電子線回折で観察した結果を図１３（Ａ）に示す。なお、図１３（Ｂ）は比較のために観察した従来のポリシリコン膜（高温ポリシリコン膜と呼ばれるもの）の電子線回折パターンである。
【００９８】
次に、本実施例の作製方法による結晶性珪素膜を電子線回折によって調べた結果を図１３に示す。ここでは、図１３（Ａ）に本願発明の結晶性珪素膜の代表的な電子線回折パターンを示し、図１３（Ｂ）に参考として従来の高温ポリシリコン膜の代表的な電子線回折パターンを示す。
【００９９】
なお、図１３（Ａ）および（Ｂ）は電子線の照射スポットの径を1.35μｍとして測定を行っているため、格子縞レベルに比べて十分マクロな領域の情報を拾っていると考えてよい。
【０１００】
また、図１３（Ｃ）は単結晶シリコンの｛１１０｝面に垂直に電子線を照射した場合の電子線回折パターンである。通常、この様な電子線回折パターンと観測結果とを見比べ、観察試料の配向性が何であるかを推測する。
【０１０１】
図１３（Ａ）の場合、図１３（Ｃ）に示す様な〈１１０〉入射に対応する回折斑点が比較的きれいに現れており、結晶軸が〈１１０〉軸である（結晶面が｛１１０｝面である）ことが確認できる。
【０１０２】
なお、各斑点は同心円状の広がりを僅かにもっているが、これは結晶軸まわりにある程度の回転角度の分布をもつためと予想される。その広がりの程度はパターンから見積もっても５°以内である。
【０１０３】
また、多数観測するうちには回折斑点が部分的に見えない場合があった（図１３（Ａ）でも一部分の回折斑点が見えない）。おそらくは概略｛１１０｝配向であるものの、わずかに結晶軸がずれているために回折パターンが見えなくなっているものと思われる。
【０１０４】
本出願人らは、結晶面内に殆ど必ず｛１１１｝面が含まれるという事実を踏まえ、おそらく〈１１１〉軸まわりの回転角のずれがその様な現象の原因であろうと推測している。
【０１０５】
一方、図１３（Ｂ）に示す電子線回折パターンの場合、回折斑点には明瞭な規則性が見られず、ほぼランダムに配向していることが確認できる。即ち、｛１１０｝面以外の面方位の結晶が不規則に混在すると予想される。
【０１０６】
これらの結果が示す様に、本願発明の結晶性珪素膜の特徴は殆ど全ての結晶粒が概略｛１１０｝面に配向しており、かつ、結晶粒界において格子に連続性を有することにある。この特徴は、従来のポリシリコン膜にはないものである。
【０１０７】
以上の様に、前述した作製工程で作製された半導体薄膜は従来の半導体薄膜とは全く異なる結晶構造（正確には結晶粒界の構造）を有する半導体薄膜であった。本発明者らは本願発明で利用する半導体薄膜について解析した結果を特願平9-55633 号、同9-165216号、同9-212428号でも説明している。
【０１０８】
なお、本出願人らは特開平7-321339号公報に記載した手法に従ってＸ線回折を行い、上述の作製方法の結晶性珪素膜について配向比率を算出した。同公報では下記数１に示す様な算出方法で配向比率を定義している。
【０１０９】
【数１】
0004090569.tif 000002
【０１１０】
ここで上述の半導体薄膜の配向性をＸ線回折で測定した結果の一例を図１７に示す。なお、Ｘ線回折パターンには（２２０）面に相当するピークが現れているが、｛１１０｝面と等価であることは言うまでもない。この測定の結果、｛１１０｝面が主たる配向であり、配向比率は０．７以上（典型的には０．９以上）であることが判明した。
【０１１１】
以上に示してきた通り、本実施例の作製方法による結晶性珪素膜と従来のポリシリコン膜とは全く異なる結晶構造（結晶構成）を有していることが判る。この点からも本願発明の結晶性珪素膜は全く新しい半導体膜であると言える。
【０１１２】
なお、本発明の半導体薄膜を形成するにあたって結晶化温度以上の温度でのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。その事について説明する。
【０１１３】
図１４（Ａ）は上述の結晶化工程までを終了した時点での結晶シリコン膜を２５万倍に拡大したＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコントラストの差に起因して現れる）に矢印で示される様なジグザグ状に見える欠陥が確認される。
【０１１４】
この様な欠陥は主としてシリコン結晶格子面の原子の積み重ね順序が食い違っている積層欠陥であるが、転位などの場合もある。図１４（Ａ）は｛１１１｝面に平行な欠陥面を有する積層欠陥と思われる。その事は、ジグザグ状に見える欠陥が約７０°の角をなして折れ曲がっていることから推測できる。
【０１１５】
一方、図１４（Ｂ）に示す様に、同倍率で見た本実施例の作製方法による結晶シリコン膜は、結晶粒内には殆ど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高いことが確認できる。この傾向は膜面全体について言えることであり、欠陥数をゼロにすることは現状では困難であるが、実質的にゼロと見なせる程度にまで低減することができる。
【０１１６】
即ち、図１４（Ｂ）に示す結晶シリコン膜は結晶粒内の欠陥が殆ど無視しうる程度にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になりえないため、単結晶または実質的に単結晶と見なせる。
【０１１７】
この様に、図１４（Ａ）と（Ｂ）の写真に示した結晶シリコン膜は結晶粒界はほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。本発明の結晶シリコン膜が図１４（Ａ）に示した結晶シリコン膜よりも遙に高い電気特性を示す理由はこの欠陥数の差によるところが大きい。
【０１１８】
こうして得られた本実施例の作製方法による結晶シリコン膜（図１４（Ａ））は、単に結晶化を行っただけの結晶シリコン膜（図１４（Ｂ））に較べて格段に結晶粒内の欠陥数が少ないという特徴を有している。
【０１１９】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製方法による結晶シリコン膜のスピン密度は少なくとも 5×1017spins/cm3 以下（好ましくは 3×1017spins/cm3 以下）であることが判明している。ただし、この測定値はは現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１２０】
以上の様な結晶構造および特徴を有する本発明の結晶シリコン膜は、連続粒界結晶シリコン（Continuous Grain Silicon：ＣＧＳ）と呼ばれる。
【０１２１】
従来の半導体薄膜では結晶粒界がキャリアの移動を妨げる障壁として機能していたのだが、本実施例の作製方法による半導体薄膜ではその様な結晶粒界が実質的に存在しないので高いキャリア移動度が実現される。そのため、本実施例の作製方法による半導体薄膜を用いて作製したＴＦＴの電気特性は非常に優れた値を示す。この事については以下に示す。
【０１２２】
〔ＴＦＴの電気特性に関する知見〕
【０１２３】
本実施例の作製方法による半導体薄膜は実質的に単結晶と見なせる（実質的に結晶粒界が存在しない）ため、それを活性層とするＴＦＴは単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する電気特性を示す。本出願人らが試作したＴＦＴからは次に示す様なデータが得られている。
【０１２４】
（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴで200 〜650cm2/Vs （代表的には250 〜300cm2/Vs ）、Ｐチャネル型ＴＦＴで100 〜300cm2/Vs （代表的には150 〜200cm2/Vs ）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１２５】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０１２６】
なお、ＣＧＳを形成するにあたって前述した結晶化温度以上の温度（７００〜１１００℃）でのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。そのことについて以下に説明する。
【０１２７】
以上のことから、ＣＧＳを作製するにあたって、触媒元素のゲッタリングプロセスは必要不可欠な工程であることが判る。本発明者らは、この工程によって起こる現象について次のようなモデルを考えている。
【０１２８】
まず、図１４（Ａ）に示す状態では結晶粒内の欠陥（主として積層欠陥）には触媒元素（代表的にはニッケル）が偏析している。即ち、Si-Ni-Siといった形の結合が多数存在していると考えられる。
【０１２９】
しかしながら、触媒元素のゲッタリングプロセスを行うことで欠陥に存在するNiが除去されるとSi-Ni 結合は切れる。そのため、シリコンの余った結合手は、すぐにSi-Si 結合を形成して安定する。こうして欠陥が消滅する。
【０１３０】
勿論、高い温度での熱アニールによって結晶シリコン膜中の欠陥が消滅することは知られているが、ニッケルとの結合が切れて、未結合手が多く発生するためのシリコンの再結合がスムーズに行われると推測できる。
【０１３１】
また、本発明者らは結晶化温度以上の温度（７００〜１１００℃）で加熱処理を行うことで結晶シリコン膜とその下地との間が固着し、密着性が高まることで欠陥が消滅するというモデルも考えている。
【０１３２】
〔ＴＦＴ特性とＣＧＳの関係に関する知見〕
上述の様な優れたＴＦＴ特性は、ＴＦＴの活性層として、結晶粒界において結晶格子に連続性を有する半導体薄膜を利用している点によるところが大きい。その理由について以下に考察する。
【０１３３】
結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１３４】
上記論文によれば、平面状粒界には｛１１１｝双晶粒界、｛１１１｝積層欠陥、｛２２１｝双晶粒界、｛２２１｝twist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１３５】
特に｛１１１｝双晶粒界はΣ３の対応粒界、｛２２１｝双晶粒界はΣ９の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１３６】
本出願人が本実施例の作製方法による半導体薄膜を詳細にＴＥＭで観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛１１１｝双晶粒界であることが判明した。
【０１３７】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。
【０１３８】
従って、図１２（Ａ）のＴＥＭ写真に示された結晶粒界では、隣接する結晶粒の各格子縞が約70°の角度で連続しており、この結晶粒界は｛１１１｝双晶粒界であると容易に推察することができる。
【０１３９】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０１４０】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本願発明の半導体薄膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうるのである。この特徴は、面方位が不規則な他のポリシリコン膜ではあり得ることではない。
【０１４１】
ここで、本実施例の作製方法による半導体薄膜を１万５千倍に拡大したＴＥＭ写真（暗視野像）を図１５（Ａ）に示す。白く見える領域と黒く見える領域とが存在するが、同色に見える部分は配向性が同一であることを示している。
【０１４２】
図１５（Ａ）で特筆すべきはこれだけ広範囲の暗視野像において、白く見える領域がかなりの割合で連続的にまとまっている点である。これは配向性の同じ結晶粒がある程度の方向性をもって存在し、隣接する結晶粒同士で殆ど同一の配向性を有していることを意味している。
【０１４３】
他方、従来の高温ポリシリコン膜を１万５千倍に拡大したＴＥＭ写真（暗視野像）を図１５（Ｂ）に示す。従来の高温ポリシリコン膜では同一面方位の部分はばらばらに点在するのみであり、図１５（Ａ）に示す様な方向性のあるまとまりは確認できない。これは隣接する結晶粒同士の配向性が全く不規則であるためと考えられる。
【０１４４】
また、本出願人は図１２に示した測定点以外にも多数の領域に渡って観察と測定を繰り返し、ＴＦＴを作製するのに十分な広い領域において、結晶粒界における結晶格子の連続性が保たれていることを確認している。
【０１４５】
以上に説明した本発明の実施例は、信号分割回路を画素マトリクス部の回路や駆動回路と同一の基板上に一体形成する表示装置の例であった。しかし基板上に信号分割回路のみを形成することも、同様に行い得る。
また入力デジタル信号線は１本でなく複数本でもよいし、信号分割数ｍは４でなくとも２以上の自然数ならばよい。修正デジタル信号も入力デジタル信号のパルス長を何倍に時間伸長したものでもよく、ｍ倍に限られるものではない。入力デジタル信号も８０ＭＨｚに限られないこと勿論である。入力デジタル信号は８０ＭＨｚ以下ならば当然問題はなく、また百数１０ＭＨｚであってもよい。
【０１４６】
（実施例２）
【０１４７】
本実施例では、図３に示される本発明の信号分割回路において、入力デジタル信号本数ｎを１とし、信号分割数ｍを８とした場合について説明する。なお、入力デジタル信号は、８０ＭＨｚとした。また、作製方法については、実施例１の方法に従った。
【０１４８】
図１６に本実施例の信号分割回路の動作をオシロスコープによって測定した結果を示す。それぞれの信号波形を説明する。ここでは、各信号波形の左にある符号（１、２、３、Ｒ１、Ｒ２、Ｒ３）を用いて、各信号波形を説明する。
【０１４９】
信号波形１は、リセット信号をモニタしている。信号波形２は、クロック信号をモニタしている。信号波形Ｒ１は、入力デジタル信号をモニタしている。本実施例においては、上述したように、入力デジタル信号は８０ＭＨｚとしている。信号波形Ｒ２は、シンクロナスカウンタ（カウンタ）の出力信号をモニタしている。信号波形３は、信号分割回路からの出力デジタル信号（１０ＭＨｚ）が示されている。
【０１５０】
図１６のオシロスコープの信号波形からもわかるように、８０ＭＨｚで入力された入力デジタル信号が、１０ＭＨｚの出力デジタル信号となって出力されている。
【０１５１】
【発明の効果】
本明細書に開示する発明を用いることにより、デジタル信号を入力信号とする半導体表示装置の生産費用を削減することができる。すなわち信号分割回路をＴＦＴを用いて構成し画素マトリクス部の回路及び駆動回路と同一基板上に同時に形成することから、信号分割回路のＩＣを外付けするために要していた工程や費用が不要となる。
【０１５２】
また副次的な効果として、ＩＣ外付けのときに比べ、動作のための消費電力を同程度に維持しつつ、信号分割数ｍが大きい場合における基板外部との接続線数の大幅な増加を回避して接続不良発生等の危険を抑制することもできる。
【図面の簡単な説明】
【図１】  アクティブマトリクス型液晶表示装置の構成概略を示す図である。
【図２】  本発明の実施例を示す構成ブロック図である。
【図３】  本発明の実施例に用いる信号分割回路の構成を示す図である。
【図４】  本発明の実施例に用いる信号分割回路の動作を説明するタイミングチャートである。
【図５】  本発明の実施に用いるＴＦＴの作製工程例を説明する断面図である。
【図６】  本発明の実施に用いるＴＦＴの作製工程例を説明する断面図である。
【図７】  本発明の実施に用いるＴＦＴの作製工程例を説明する断面図である。
【図８】  移動度、しきい電圧の決定方法を示す図である。
【図９】  信号分割回路の動作を説明するタイミングチャートである。
【図１０】  本発明の実施に用いるＴＦＴの作製工程例を説明する、上からみた平面図である。
【図１１】  本発明の実施に用いるＴＦＴの作製工程例を説明する、上からみた平面図である。
【図１２】  半導体薄膜の結晶粒界を拡大したＨＲ−ＴＥＭ写真図である。
【図１３】  電子回折パターンの写真図および模式図である。
【図１４】  結晶シリコン膜の結晶粒を示すＴＥＭ写真図である。
【図１５】  半導体薄膜の暗視野像の写真図である。
【図１６】  本発明のある実施形態による信号分割回路の動作波形のをオシロスコープ図である。
【図１７】  Ｘ線回折の結果を示す図である。
【符号の説明】
２０１  デジタル信号源
２０２  信号分割回路
２０３  基板
２０４、２０５  駆動回路
２０６  画素マトリクス部
２１１  入力デジタル信号線
２１２  修正デジタル信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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