(57)【特許請求の範囲】
【請求項１】
ＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯ、もしくは１価の価数を取りうる元素またはＮｉがドープされたＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯを用いた半導体層と、
ゲート電極と界面を形成するＳｉＮｘからなる第１絶縁膜と、この第１絶縁膜および前記半導体層に挟まれ、双方と界面を形成する酸化物を用いた第２絶縁膜とを有するゲート絶縁膜と、
その上に前記半導体層が形成され、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた下地層とを備え、
スタガ型に形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
前記第２絶縁膜が、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、ｓｔａｂ−ＺｒＯ２、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｉｎ２Ｏ3、ＬａＯ２、Ｓｃ２Ｏ３、Ｙ２Ｏ３またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
ＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯ、もしくは１価の価数を取りうる元素またはＮｉがドープされたＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯを用いた半導体層と、
ゲート電極と界面を形成するＳｉＮｘからなる第１絶縁膜と、この第１絶縁膜および前記半導体層に挟まれ、かつ双方と界面を形成し、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた第２絶縁膜とを有するゲート絶縁膜と、
その上に前記半導体層が形成され、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた下地層とを備え、
スタガ型に形成されていることを特徴とする薄膜トランジスタ。
【請求項４】
マトリクス状に配列されたスイッチング素子を備えたマトリクス表示装置であって、
請求項１ないし３のいずれか１項に記載の薄膜トランジスタを前記スイッチング素子として用いていることを特徴とするマトリクス表示装置。
【請求項５】
前記スイッチング素子を駆動する駆動回路を備え、請求項１ないし３のいずれか１項に記載の薄膜トランジスタを前記駆動回路を構成するトランジスタとして用い、前記スイッチング素子および前記トランジスタが同時に形成されることを特徴とする請求項４に記載のマトリクス表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、透明半導体膜を有する薄膜トランジスタおよびそれを用いたマトリクス表示装置に関するものである。
【０００２】
【従来の技術】
液晶表示装置などのマトリクス表示装置は、マトリクス状に配列された絵素と、各絵素に駆動電圧を書き込むスイッチング素子とを備えている。スイッチング素子がＯＮすると、駆動電圧が絵素に書き込まれ、スイッチング素子がＯＦＦすると、駆動電圧の書き込みは行われない。このようなスイッチング素子として広く用いられている薄膜トランジスタ（ＴＦＴ）は、通常、半導体層にアモルファスシリコンを使用している。
【０００３】
アモルファスシリコンは光の照射により導電性を示すことから、薄膜トランジスタには、スイッチング特性が低下するのを防止する目的でチャネル遮光膜を設ける必要がある。遮光膜の設置は、薄膜トランジスタの製造工程数の増加、絵素の開口率の低下などの製造コストアップおよびディスプレイ性能の低下を招く。したがって、このような問題を解決するため、光電流の無い透明な半導体材料を用いたトランジスタが提案されている。
【０００４】
例えば、透明半導体材料は、特開平５−２５１７０５号公報（文献１）、特開平６−０６７１８７号公報（文献２）、特表平１１−５０５３７７号公報（文献３）などに開示されている。
【０００５】
文献１には、エネルギバンドギャップが３ｅＶ以上でキャリア濃度が１０１８個cm−３以下の透光性半導体層を用いることで遮光膜を無くし、開口率を向上させることが開示されている。また、文献２には、開口率の向上および製造工程の短縮の目的で、液晶駆動用トランジスタのソース部、チャネル部およびドレイン部と、液晶駆動用電極とが共通の透明半導体薄膜で形成されている技術が開示されている。また、文献３においては、透明なスイッチング素子を得るために、チャネル層としてバンドギャップが２．５eV以上の縮退半導体材料を用いた例が開示されている。
【０００６】
ここで、図１０に、従来の薄膜トランジスタのVg−Id特性を示す。この薄膜トランジスタは、a-Si（アモルファスシリコン）ＴＦＴの作製において一般的に用いられているＰＥＣＶＤ法により成膜されたＳｉＮx （単層）をゲート絶縁膜として用い、半導体材料としてＺｎＯを用いている。図１０から、チャネル寸法がL/W=５／１５μｍ程度（Ｌはチャネル長さを表し、Ｗはチャネル幅を表す）の通常液晶ディスプレイに使用される大きさのＴＦＴにおいて電界効果移動度（μＦＥ）が０．５２cm２/Vsのa-SiＴＦＴ同等の良好な特性が得られた。
【０００７】
また、高品質の半導体材料を得るための手法は、特開平９−５９０８７号公報（文献４）、特開２０００−２７７５３４号公報（文献５）などに開示されている。
【０００８】
文献４には、成膜材料の配向性を向上させるために、ガラス基板表面に成膜材料と異なる材料からなる中間層を設けた後、その上に成膜材料を形成することを特徴とする薄膜の形成方法が開示されている。また、文献５には、格子不整合性が小さい材料を下地基板に用いることで、単結晶に近い高品質の半導体薄膜を形成する方法が開示されている。
【０００９】
【発明が解決しようとする課題】
今後、更に高精細なディスプレイを作製したり、より高開口率を得るためにＴＦＴそのものを小型化したりするためには、ＴＦＴ特性（移動度、on/off比など）をより向上させる必要がある。
【００１０】
上記のＴＦＴ特性の向上には、チャネルを形成する半導体材料の結晶性を向上させること、および半導体とゲート絶縁膜との界面の欠陥準位を低減することが必要である。そのために、その半導体材料と界面を形成する絶縁膜材料の適切な選定が重要となる。
【００１１】
しかし、上記の透明半導体材料を開示した各文献に記載されたトランジスタなどの構成では、絶縁膜が透明半導体材料の結晶性に及ぼす影響、界面の状態ひいては作製されたＴＦＴのトランジスタ特性への影響などは一切考察されていない。また、チャネルと界面を形成するゲート絶縁膜は、いずれも単一の絶縁性材料を用いて構成されている。特に、前述のＳｉＮｘ（単層）を用いた絶縁膜とＺｎＯを用いた半導体層とが界面を形成する場合、ＺｎＯからＳｉＮｘによって酸素が奪われるので、界面付近のＺｎＯの結晶性が低下する。
【００１２】
一方、高品質薄膜形成方法では、薄膜を堆積成膜させる基板材料について、さらには基板材料と薄膜との間に形成される中間層、緩衝層については述べられている。
【００１３】
しかし、それらは、薄膜を単結晶に近く成膜するための手法であり、薄膜を電界効果型トランジスタの半導体層として用いたときのゲート絶縁膜としてこの中間層、緩衝層を用いたものではない。
【００１４】
このように、従来の技術では、透明半導体材料を薄膜トランジスタに応用した際のゲート絶縁膜の選択によるＴＦＴ特性の向上に関する考察はなされていなかった。
【００１５】
本発明は、上記問題点に鑑みてなされたものであり、透明半導体材料のマトリクス表示装置におけるスイッチング素子への応用を、より広範囲に、かつ有効に行うために、ＴＦＴ特性を向上できるゲート絶縁膜を有する薄膜トランジスタおよびそれを備えたマトリクス表示装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の薄膜トランジスタは、上記の課題を解決するために、ＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯ、もしくは１価の価数を取りうる元素またはＮｉがドープされたＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯを用いた半導体層と、ゲート電極と界面を形成するＳｉＮｘからなる第１絶縁膜と、この第１絶縁膜および前記半導体層に挟まれ、双方と界面を形成する酸化物を用いた第２絶縁膜とを有するゲート絶縁膜とを備え、その上に前記半導体層が形成され、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた下地層とを備え、スタガ型に形成されていることを特徴としている。
【００１７】
上記の構成では、第２絶縁膜が酸化物を用いることにより、この第２絶縁膜と界面を形成する半導体層との界面整合性を良好に保つことができる。また、第１絶縁膜が酸化物以外の材料を用いているので、a-SiＴＦＴプロセスのような比較的低温の温度範囲において作製された薄膜トランジスタでは、酸化物を用いた第２絶縁膜に比べて絶縁性を高くすることができる。
【００１８】
このように、ゲート絶縁膜を異なる２層の絶縁膜で構成することによって、第２絶縁膜と界面を形成する半導体層の結晶性の向上と、半導体層と第２絶縁膜との界面の欠陥準位の低減とを図ることができる。また、第２絶縁膜を酸化物で構成することで、第２絶縁膜の材料によって半導体層（ＺｎＯなど）から酸素が奪われることを抑制できる。それゆえ、半導体層の第２絶縁膜との界面付近の結晶性が良好に保持される。この結果、オフ領域での漏れ電流レベルが低く、かつ移動度が高いスイッチング特性の良好な薄膜トランジスタが実現できる。
【００１９】
上記の薄膜トランジスタにおいて、前記第２絶縁膜は、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、ｓｔａｂ−ＺｒＯ２、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｉｎ２Ｏ3、ＬａＯ２、Ｓｃ２Ｏ３、Ｙ２Ｏ３またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いていることが好ましい。このように、第２絶縁膜を上記の酸化物で構成することで、第２絶縁膜の材料によって半導体層（ＺｎＯなど）から酸素が奪われることがほとんどなくなる。
【００２０】
本発明の他の薄膜トランジスタは、上記の課題を解決するために、ＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯ、もしくは１価の価数を取りうる元素またはＮｉがドープされたＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯを用いた半導体層と、ゲート電極と界面を形成するＳｉＮｘからなる第１絶縁膜と、この第１絶縁膜および前記半導体層に挟まれ、かつ双方と界面を形成し、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた第２絶縁膜とを有するゲート絶縁膜とを備え、その上に前記半導体層が形成され、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた下地層とを備え、スタガ型に形成されていることを特徴としている。
【００２１】
上記の構成では、第２絶縁膜が酸化物を用いることにより、この第２絶縁膜と界面を形成する半導体層との界面整合性を良好に保つことができる。特に、上記の酸化物および固溶体は、半導体層を構成するＺｎＯなどとの格子不整合が小さく、界面整合性を極めて良好に保つことができる。また、第１絶縁膜が酸化物以外の材料を用いているので、a-SiＴＦＴプロセスのような比較的低温の温度範囲において作製された薄膜トランジスタでは、酸化物を用いた第２絶縁膜に比べて絶縁性を高くすることができる。
【００２２】
このように、ゲート絶縁膜を異なる２層の絶縁膜で構成することによって、第２絶縁膜と界面を形成する半導体層の結晶性の向上と、半導体層と第２絶縁膜との界面の欠陥準位の低減とを図ることができる。また、第２絶縁膜を上記の酸化物で構成することで、第２絶縁膜の材料によって半導体層（ＺｎＯなど）から酸素が奪われることがほとんどない。それゆえ、半導体層の第２絶縁膜との界面付近の結晶性が良好に保持される。この結果、オフ領域での漏れ電流レベルが低く、かつ移動度が高いスイッチング特性の良好な薄膜トランジスタが実現できる。
【００２３】
上記の両薄膜トランジスタにおいて、前記第１絶縁膜がＳｉＮｘを用いていることにより、ＳｉＮｘは、（１）酸化物絶縁膜に対して比較的低温でも高い絶縁特性を示し、（２）透湿性が低く、デバイスの信頼性を保持でき、（３）ＳｉＯ２と比較して可動イオンを抑制できるという優位性を備えるため、ゲート絶縁膜に良好な絶縁特性を与えることができる。このため、第２絶縁膜を薄く形成しても、ゲート絶縁膜の絶縁性を十分確保できる。
【００２４】
上記の両薄膜トランジスタは、その上に前記半導体層が形成され、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた下地層をさらに備え、スタガ型に形成されている。
【００２５】
スタガ型の薄膜トランジスタにおいては、遮光膜が不要の場合、基板上にソース電極およびドレイン電極と、半導体層とが形成される。このため、基板の材料によっては、半導体との格子整合性が悪い場合があり、薄膜トランジスタの特性を低下させることになる。そこで、上記の酸化物またはそれらの固溶体を用いた下地層上に半導体層を形成することによって、前述の薄膜トランジスタにおける第２絶縁膜と同様、半導体層との格子整合性が良好になる。これにより、基板材料に関わらず、半導体層の特性の劣化が防止されるので、基板材料を半導体層との格子整合性が良好な材料に限定する必要がない。
【００２６】
本発明のマトリクス表示装置は、上記の課題を解決するために、マトリクス状に配列されたスイッチング素子を備えたマトリクス表示装置であって、上記のいずれかの薄膜トランジスタを前記スイッチング素子として用いていることを特徴としている。
【００２７】
上記の高性能な薄膜トランジスタを用いることによって、マトリクス表示装置におけるスイッチング特性が向上する。
【００２８】
上記のマトリクス表示装置においては、前記スイッチング素子を駆動する駆動回路を備え、上記のいずれかの薄膜トランジスタを前記駆動回路を構成するトランジスタとして用い、前記スイッチング素子および前記トランジスタが同時に形成されることが好ましい。
【００２９】
駆動回路を構成するトランジスタをも、上記の薄膜トランジスタで構成することによって、マトリクス表示装置の製造工程の削減が図られる。
【００３０】
【発明の実施の形態】
〔参考例１〕
本発明の第１の参考例について図１ないし図３に基づいて説明すれば、以下の通りである。
【００３１】
図１に示すように、本参考例に係る薄膜トランジスタ１は、絶縁性基板２上に形成されたゲート電極３の上に、ゲート絶縁膜４を介して半導体層５が積層され、この半導体層５上の両側に、ソース電極６とドレイン電極７とが形成される逆スタガ型の構造をなしている。また、この薄膜トランジスタ１においては、マトリクス表示装置に用いられる場合、ドレイン電極７に接続される絵素電極８が、第２絶縁膜４ｂ上に形成される。さらに、この薄膜トランジスタ１には、半導体層５、ソース電極６およびドレイン電極７を覆う保護膜９が形成されている。
【００３２】
透明な半導体層５は、ＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯ、もしくは１価の価数を取りうる元素またはＮｉがドープされたＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯを用いて形成されている。
【００３３】
ゲート絶縁膜４は、第１絶縁膜４ａおよび第２絶縁膜４ｂを含んでいる。
【００３４】
第１絶縁膜４ａは、絶縁性基板２およびゲート電極３上に積層されて、ゲート電極３と界面を形成している。この第１絶縁膜４ａは、酸化物以外の絶縁性の良好な材料、例えば、ＳｉＮｘ（窒化シリコン）によって形成されている。
【００３５】
第２絶縁膜４ｂは、第１絶縁膜４ａと半導体層５とに挟まれるように、第１絶縁膜４ａ上に形成されており、第１絶縁膜４ａおよび半導体層との双方と界面を形成している。この第２絶縁膜４ｂは、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、ｓｔａｂ−ＺｒＯ２、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｉｎ２Ｏ3、ＬａＯ２、Ｓｃ２Ｏ３、Ｙ２Ｏ３またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いて形成されている。
【００３６】
また、第２絶縁膜４ｂは、ＩＩａからＶＩＩａ族元素の酸化物（第１酸化物）、それら元素の混合物の酸化物（第２酸化物）、またはそれらの酸化物（第１および２酸化物）のうち少なくとも２つを含む固溶体が、単層または複数積層されていてもよい。あるいは、第２絶縁膜４ｂは、ＩＩｂからＩＶｂ族元素の酸化物（第３酸化物）、それら元素の混合物の酸化物（第４酸化物）、またはそれらの酸化物（第３および第４酸化物）のうち少なくとも２つを含む固溶体が、単層または複数積層されていてもよい。
【００３７】
ここで、上記のように構成される薄膜トランジスタ１の製造方法を、図２の製造工程図を用いて以下に説明する。
【００３８】
まず、絶縁性基板２に、ゲート電極３となるゲート電極材としてＴａを３００ｎｍの厚さでスパッタリングによって積層し、この上にフォトリソグラフィ工程にて所定の形状のレジストパターンを作製する。このレジストパターンを用いてゲート電極材にＣＦ４＋Ｏ２ガスによってドライエッチングを施し、その形状にパターニングされたゲート電極３およびこれに接続されるゲート配線（図示せず）を形成する（図２（ａ））。絶縁性基板２としては、ガラス基板、石英、プラスチック等が用いられ、ゲート電極材にはＴａの他にＡｌ、Ｃｒなどが用いられる。
【００３９】
次に、第１絶縁膜４ａとして、窒化シリコン膜をＰ−ＣＶＤ法によって４００ｎｍ積層する（図２（ｂ））。このときの成膜条件は、基板温度が３３０℃であり、ガス圧力が１．５Torrであり、ＲＦパワー（スパッタパワー）が１．５ｋＷであり、ガス流量がＳｉＨ４／ＮＨ３／Ｎ２＝１５０／７５０／２０００sccmである。
【００４０】
なお、窒化シリコン膜の成膜方法としては、その他、スパッタリング法などでもよい。
【００４１】
さらに、第２絶縁膜４ｂとして、例えば、ＳｉＯ２薄膜をスパッタリング法によって１０ｎｍ積層する（図２（ｃ））。ＳｉＯ２薄膜の成膜時の基板温度は２００℃、ガス流量は酸素／アルゴン＝４０／８０sccm、圧力０．７Ｐａ、ＲＦパワー４ｋＷで成膜する。
【００４２】
そして、半導体材料としてＺｎＯをスパッタリング法によって２００ｎｍ積層し、フォトリソグラフィおよびウエットエッチングによって、ゲート電極３の上方で島状となるように加工する（図２（ｄ））。ＺｎＯを成膜する方法としては、他にパルスレーザー堆積法、液相析出法、ゾルゲル法などいずれの方法でも可能である。
【００４３】
続いて、スパッタリング法によりＴａを２００ｎｍ成膜し、フォトリソグラフィおよびＣＦ４＋Ｏ２ガスを用いたドライエッチングによってソース電極６およびドレイン電極７を形成する。また、スパッタリング法によりＩＴＯ(Indium Tin Oxide)を１００ｎｍ成膜し、ドレイン電極７に接続されるように、第２絶縁膜４ｂ上に、フォトリソグラフィおよびエッチング液（塩酸＋硝酸）によるウエットエッチングを行うことによって、絵素電極８を形成する（図２（ｅ））。
【００４４】
最後に、Ｐ−ＣＶＤ法によって、窒化シリコン薄膜を３００ｎｍ成膜し、この窒化シリコン膜における絵素電極８上と端子部パッド（図示せず）上の部分をフォトリソグラフィおよびドライエッチングにより除去することで保護膜９を形成し、薄膜トランジスタ１が完成する（図２（ｆ））。
【００４５】
上記のようにして作製された薄膜トランジスタ１のVg−Id特性を図３に示す。また、比較例として、従来の薄膜トランジスタのVg−Id特性を図１０に示す。これらの薄膜トランジスタのチャネル寸法は、L/W=５／２０μｍである。
【００４６】
従来の薄膜トランジスタにおけるゲート絶縁膜（ＳｉＮｘ）と半導体層（ＺｎＯ）との界面では、ゲート絶縁膜が、半導体層における酸素の一部を取り込んで酸化物層を形成するため、半導体層が酸素欠損を起こしていたと考えられる。このため、図１０に示すように、この薄膜トランジスタでは、電界効果移動度（μＦＥ）が０．５２cm２/Vsであり小さい。
【００４７】
これに対し、本薄膜トランジスタ１では、図１に示すように、半導体層５（ＺｎＯ）と界面を形成する第２絶縁膜４ｂが酸化物であるため、ＺｎＯの酸素欠損が発生せず、特性が向上している。具体的には、図３からわかるように、この薄膜トランジスタ１の電界効果移動度が１．３cm２/Vsに向上した。
【００４８】
また、第２絶縁膜４ｂ（例えばＳｉＯ２）は１０ｎｍと薄いので絶縁性はあまり高くない。しかし、第１絶縁膜４ａ（ＳｉＮｘ）が高い絶縁性を有するため、ゲート電極３からのリーク電流が低く抑えられて、良好な特性を得ることができる。
【００４９】
このように、本参考例に係る薄膜トランジスタ１は、絶縁性の高い第１絶縁膜４ａと、半導体層５（ＺｎＯなど）から酸素を奪わない酸化物を用いた第２絶縁膜４ｂとを有するゲート絶縁膜４を備えている。これにより、ゲート絶縁膜４による絶縁性およびゲート絶縁膜４と半導体層５との界面特性を向上させることができる。この結果、オフ領域での漏れ電流レベルが低く、かつ移動度が高いスイッチング特性の良好な薄膜トランジスタ１が実現できる。
【００５０】
第１絶縁膜４ａの材料として用いられるＳｉＮｘは、一般の酸化物絶縁膜と比較して、低温（３００℃程度）で成膜しても、高い絶縁性を示す。また、ＳｉＮｘは、透湿性が低く、デバイスの信頼性を保持することもできる。さらに、ＳｉＮｘは、第２絶縁膜４ｂの材料として用いたＳｉＯ２と比較して、デバイス特性を低下させる要因となる可動イオンを抑制することができる。したがって、第１絶縁膜４ａの材料としてＳｉＮｘを用いることによって、ＳｉＯ２からなる単層のゲート絶縁膜を用いた薄膜トランジスタよりも高性能かつ高信頼性の薄膜トランジスタを得ることができる。
【００５１】
〔参考例２〕
第２の参考例について、図１および図４に基づいて説明すれば、以下の通りである。なお、本参考例において、前述の参考例１における構成要素と同等の機能を有する構成要素については、同じ符号を付記してその説明を省略する。
【００５２】
本参考例に係る薄膜トランジスタ１は、図１に示す構造をなすが、半導体層５およびゲート絶縁膜４における第２絶縁膜４ｂを形成するための材料が参考例１の薄膜トランジスタ１と異なる。
【００５３】
半導体層５の材料としては、ＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯ、もしくは１価の価数を取りうる元素またはＮｉがドープされたＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯを用いている。また、第２絶縁膜４ｂの材料としては、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いている。
【００５４】
上記のように構成される薄膜トランジスタ１の製造方法を、図２の製造工程図を用いて以下に説明する。
【００５５】
絶縁性基板２上にゲート電極３および第１絶縁膜４ａを形成する工程（図２（ａ）および（ｂ））については、参考例１で説明した工程と同様である。
【００５６】
続く、第２絶縁膜４ｂを形成する工程（図２（ｃ））においては、ＺｎＯなどと格子ミスマッチの小さい材料である材料として、例えばＣａＺｒＯ３の薄膜をパルスレーザーデポジション法にて１０ｎｍ積層する。このときの成膜条件は、基板温度が３００℃であり、酸素雰囲気が１０mTorr であり、レーザーパワーが１５０mV，５Hzである。
【００５７】
さらに、半導体層５を形成する工程（図２（ｄ））においては、第２絶縁膜４ｂの上に、例えばＺｎＯからなるからなる透明半導体膜をパルスレーザーデポジション法にて２００ｎｍ積層する。このときの成膜条件は、基板温度が３００℃であり、酸素雰囲気が１００ mTorr、レーザーパワーが１００mV，１０Hzである。
【００５８】
以下に続くドレイン電極６およびソース電極７から保護膜９の形成に至る工程（図２（ｅ）および（ｆ））は、前述の参考例１で説明した工程と同様である。
【００５９】
上記のようにして作際された薄膜トランジスタ１のVg−Id特性を図４に示す。
【００６０】
本薄膜トランジスタ１では、半導体層５（ＺｎＯ）と界面を形成する下地膜としての第２絶縁膜４ｂの格子間距離がＺｎＯに近く、ＺｎＯの結晶性が向上している。この結果、本薄膜トランジスタ１の電界効果移動度（μＦＥ）が１．８cm２/Vsに向上した。
【００６１】
また、第２絶縁膜４ｂを３０ｎｍ積層した結果、電界効果移動度が３．３cm２/Vsにまで向上できた。
【００６２】
ここで、第２絶縁膜４ｂの前述の各材料はペロフスカイト構造を持ち、（１１１）面で格子間隔の不整合が論じられる。ＺｎＯおよび前述の各々の格子定数から計算した結果、前述の各材料における上記の不整合が最大で２％であり、それらの材料は、ＺｎＯと格子定数の整合性が高いことがわかる。したがって、このような材料を用いて形成された第２絶縁膜４ｂ上にＺｎＯが半導体層５として成膜されると、半導体層５の結晶性が向上するので、高品質の半導体薄膜を形成することができる。それゆえ、作製された薄膜トランジスタ１は、優れた特性を有し、移動度の向上を実現できる。
【００６３】
これにより、薄膜トランジスタ１をマトリクス表示装置の絵素用のスイッチング素子に好適であるように小型化することができる。また、後述するように、平面にマトリクス状に配列された薄膜トランジスタ１の駆動用素子としても応用可能であり、これらは絵素内のスイッチング素子と同時に作製可能である。
【００６４】
〔実施の形態１〕
第１の実施の形態について、図５ないし図７に基づいて説明すれば、以下の通りである。なお、本実施の形態において、前述の参考例１における構成要素と同等の機能を有する構成要素については、同じ符号を付記してその説明を省略する。
【００６５】
図５に示すように、本実施の形態に係る薄膜トランジスタ１１は、絶縁性基板２上に、ゲート電極６、ソース電極７およびこれらに接続される半導体層５が形成され、ゲート絶縁膜４を介して、その上にゲート電極３が形成されるスタガ型の構造をなしている。この薄膜トランジスタ１１において、注目すべきは、ゲート電極６、ソース電極７および半導体層５が絶縁性基板２上に直接形成されるのではなく、絶縁性基板２上に形成された下地絶縁膜１２（下地層）を介して、その上に形成されていることである。
【００６６】
上記の下地絶縁膜１２は、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いて形成されている。
【００６７】
また、この薄膜トランジスタ１においては、マトリクス表示装置に用いられる場合、ドレイン電極７に接続される絵素電極８が、下地絶縁層１２上に形成される。さらに、この薄膜トランジスタ１には、ゲート電極３、ゲート絶縁膜４、半導体層５、ソース電極６およびドレイン電極７を覆う保護膜９が形成されている。
【００６８】
ここで、上記のように構成される薄膜トランジスタ１１の製造方法を、図６の製造工程図を用いて以下に説明する。
【００６９】
まず、絶縁性基板２に、下地絶縁膜１２となる材料としてＣａＨｆＯ３をスパッタリング法により１０ｎｍ積層する（図６（ａ））。このときの成膜条件は、温度が２００℃であり、ガス流量が酸素／アルゴン＝４０／６０sccmであり、圧力が０．７Ｐａである。
【００７０】
次に、上記の下地絶縁膜上１２上にスパッタリング法によりＩＴＯ(Indium Tin Oxide)を１００ｎｍ成膜する。そのＩＴＯ膜に、フォトリソグチフィおよびエッチング液（塩酸＋硝酸）によるウエットエッチングを行うことで、ソース電極６、ドレイン電極７および絵素電極８を同時に形成する（図６（ｂ））。
【００７１】
続いて、半導体材料としてＺｎＯからなるＺｎＯ膜５１をスパッタリング法によって２００ｎｍ積層する（図６（ｃ））。このときの成膜条件は、基板温度が２８０℃、ガス流量が酸素／アルゴン＝４０／８０sccmであり、圧力が０．７Ｐａである。ＺｎＯ膜を形成する方法としては、他にパルスレーザー堆積法、液相析出法、ゾルゲル法などいずれの方法でも可能である。
【００７２】
さらに、第２絶縁膜４ｂとなるＳｉＯ２薄膜４１をスパッタリング法によって１０ｎｍ積層する（図６（ｄ））。ＳｉＯ２薄膜４１の成膜条件は基板温度が２００℃であり、ガス流量が酸素／アルゴン＝４０／６０sccmであり、圧力が０．７Ｐａである。
【００７３】
そして、第１絶縁膜４ａとなる窒化シリコン膜４２をＰ−ＣＶＤ法によって４００ｎｍ積層するとともに、その上に、ゲート電極３となるＴａ膜３１を３００ｎｍスパッタリング法にて成膜する（図６（ｅ））。
【００７４】
窒化シリコン膜４２の成膜条件は、基板温度が３３０℃であり、ガス圧力が１．５Torrであり、ＲＦパワー（スパッタパワー）が１．５ｋＷであり、ガス流量は、ＳｉＨ４／ＮＨ３／Ｎ２＝１５０／７５０／２０００sccmである。
【００７５】
なお、窒化シリコン膜４２の成膜方法としては、その他、スパッタリング法などでもよい。
【００７６】
その後、Ｔａ膜３１上に、ゲートパターンのレジストをフォトリソグラフィにて形成し、このＴａ膜３１と、窒化シリコン膜４２と、ＳｉＯ２膜４１と、ＺｎＯ膜５１とをパターニングして、ゲート電極３と、ゲート絶縁膜４と、半導体膜５とを形成する（図６（ｆ））。このとき、Ｔａ膜３１および窒化シリコン膜４２をＣＦ４＋Ｏ２ガスを用いたドライエッチングによってパターニングする。引き続き、ＳｉＯ２膜４１およびＺｎＯ膜５１をフッ酸＋硝酸の混合液にてウエットエッチングする。
【００７７】
最後に、Ｐ−ＣＶＤ法によって、窒化シリコン薄膜を３００ｎｍ成膜し、この窒化シリコン薄膜における絵素電極８上と端子部パッド（図示せず）上の部分をフォトリソグラフィおよびドライエッチングにより除去することで保護膜９を形成し、薄膜トランジスタ１１が完成する（図２（ｆ））。
【００７８】
スタガ型の薄膜トランジスタ１１においては、半導体層５（ＺｎＯ）が、下地絶縁膜１２上に形成されている。この下地絶縁膜１２は、前述の参考例２で第２絶縁膜４ｂの材料として用いた、ＺｎＯと格子整合性のよい酸化物であるので、半導体層５と下地絶縁膜１２とで形成される界面の特性が向上する。したがって、スタガ型の薄膜トランジスタ１１においても、半導体層５の結晶性を向上させることができる。
【００７９】
また、下地絶縁膜１２を設けることによって、絶縁性基板２の材料が、半導体層５との格子整合性が良好でない材料であっても、半導体層５の特性の劣化が防止される。したがって、基板材料を、半導体層５との格子整合性が良好な材料に限定する必要がない。
【００８０】
ここで、上記のようにして作製された薄膜トランジスタ１１のVg−Id特性を図７に示す。この薄膜トランジスタ１１のチャネル寸法は、L/W=５／２０μｍである。この薄膜トランジスタ１１では、１．１cm２/Vsという高い電界効果移動度が得られた。
【００８１】
以上の各参考例および実施の形態における薄膜トランジスタ１・１１は、移動度、on/off比などが良好なスイッチング特性を示しており、現在、液晶ディスプレイに広く用いられているa-SiＴＦＴと同等以上の性能が得られる。また、ＺｎＯと界面を形成する絶縁膜（第２絶縁膜４ｂまたは下地絶縁膜１２）の成膜条件如何では、参考例２の最後で述べたように、高い移動度（数cm２/Vs）が得られる。これにより、液晶ディスプレイにおけるスイッチング素子として、薄膜トランジスタ１・１１を小型化することができる。
【００８２】
なお、前述の参考例１，２および実施の形態１では、薄膜トランジスタ１・１１の製造工程の説明（図２（ａ）ないし（ｆ）および図６（ａ）ないし（ｇ））において、特定の材料を用いた例について説明した。しかしながら、それぞれに例示した各材料を用いて作製した薄膜トランジスタ１・１１についても、上記の特定の材料によって作製された薄膜トランジスタ１・１１と同様、性能が向上する。
【００８３】
〔実施の形態２〕
第２の実施の形態について、図８および図９に基づいて説明すれば、以下の通りである。なお、本実施の形態において、前述の参考例１および実施の形態１における構成要素と同等の機能を有する構成要素については、同じ符号を付記してその説明を省略する。
【００８４】
図８に示すように、本実施の形態に係るマトリクス表示装置は、液晶ディスプレイであって、絵素アレイ２１と、ソースドライバ２２と、ゲートドライバ２３と、制御回路２４と、電源回路２５とを備えている。
【００８５】
絵素アレイ２１、ソースドライバ２２およびゲートドライバ２３は、基板２６上に形成されている。基板２６は、ガラスのような絶縁性かつ透光性を有する材料により形成されている。絵素アレイ２１は、ソースラインＳＬ…と、ゲートラインＧＬ…と、絵素２７…とを有している。
【００８６】
絵素アレイ２１においては、多数のゲートラインＧＬｊ，ＧＬｊ＋１…と多数のソースラインＳＬｉ，ＳＬｉ＋１…とが交差する状態で配されており、隣接する２本のゲートラインＧＬ・ＧＬと隣接する２本のソースラインＳＬ・ＳＬとで包囲された部分に絵素（図中、ＰＩＸにて示す）２７が設けられている。このように、絵素２７…は、絵素アレイ２１内でマトリクス状に配列されており、１列当たりに１本のソースラインＳＬが割り当てられ、１行当たりに１本のゲートラインＧＬが割り当てられている。
【００８７】
液晶ディスプレイの場合、各絵素２１は、図９に示すように、スイッチング素子であるトランジスタＴと、液晶容量ＣＬを有する絵素容量ＣＰとによって構成されている。一般に、アクティブマトリクス型液晶ディスプレイにおける絵素容量ＣＰは、表示を安定させるために、液晶容量ＣＬと並行に付加された補助容量ＣＳを有している。補助容量ＣＳは、液晶容量ＣＬやトランジスタＴのリーク電流、トランジスタＴのゲート・ソース間容量、絵素電極・信号線間容量等の寄生容量による絵素電位の変動、液晶容量ＣＬの表示データ依存性等の影響を最小限に抑えるために必要となる。
【００８８】
トランジスタＴのゲートは、ゲートラインＧＬｊに接続されている。また、液晶容量ＣＬおよび補助容量ＣS の一方の電極は、トランジスタＴのドレインおよびソースを介してソースラインＳＬｉに接続されている。液晶容量ＣＬの他方の電極は、液晶セルを挟んで対向電極に接続され、補助容量ＣS の他方の電極は、全絵素に共通の図示しない共通電極線（Cs on Common構造の場合）、または隣接するゲートラインＧＬ（Cs on Gate構造の場合）に接続されている。
【００８９】
多数のゲートラインＧＬｊ，ＧＬｊ＋１…は、ゲートドライバ２３に接続され、多数のデータ信号線ＳＬｉ，ＳＬｉ＋１…は、ソースドライバ２２に接続されている。また、ゲートドライバ２３およびソースドライバ２２は、それぞれ異なる電源電圧ＶＧＨ・ＶＧＬと電源電圧ＶＳＨ・ＶＳＬとにより駆動されている。
【００９０】
ソースドライバ２２は、制御回路２４により与えられた映像信号ＤＡＴを制御回路２４からの同期信号ＣＫＳおよびスタートパルスＳＰＳに基づいてサンプリングして各列の画素に接続されたソースラインＳＬｉ，ＳＬｉ＋１…に出力するようになっている。ゲートドライバ２３は、制御回路２４からの同期信号ＣＫＧ・ＧＰＳおよびスタートパルスＳＰＧに基づいて各行の絵素２７…に接続されたゲートラインＧＬｊ，ＧＬｊ＋１…に与えるゲート信号を発生するようになっている。
【００９１】
電源回路２５は、電源電圧ＶＳＨ・ＶＳＬ・ＶＧＨ・ＶＧＬ、接地電位ＣＯＭおよび電圧ＶＢＢを発生する回路である。電源電圧ＶＳＨ・ＶＳＬは、それぞれレベルの異なる電圧であり、ソースドライバ２２に与えられる。電源電圧ＶＧＨ・ＶＧＬは、それぞれレベルの異なる電圧であり、ゲートドライバ２３に与えられる。接地電位ＣＯＭは、基板２６に設けられる図示しない共通電極線に与えられる。
【００９２】
ここで、上記のトランジスタＴは、前述の参考例１，２および実施の形態１における薄膜トランジスタ１・１１（図１および図５参照）である。薄膜トランジスタ１・１１は、前述のように、移動度が高く高性能であるので、この薄膜トランジスタ１・１１を絵素２７を駆動するトランジスタＴに用いることで、動作速度および表示品位の優れたマトリクス表示装置を提供することが可能になる。
【００９３】
特に、動作周波数の比較的低いゲートドライバ２３を構成する回路素子のうち、トランジスタで構成される回路において、各トランジスタが、前述の薄膜トランジスタ１・１１である。これは、薄膜トランジスタ１・１１が高性能（高移動度など）を有することによって可能となる。
【００９４】
また、絵素２７のトランジスタＴと駆動回路のトランジスタとを同じトランジスタ１・１１で構成することによって、これらのトランジスタを同一の基板２６上に同じプロセスを用いて同時に作製することが可能になる。それゆえ、マトリクス表示装置の製造工程が削減されるので、マトリクス表示装置の低コストかを図ることができる。
【００９５】
以上のように、絵素２７用のトランジスタＴおよび駆動回路用のトランジスタとして、併せて薄膜トランジスタ１・１１を用いることによって、安価で、動作
速度および表示品位の優れたマトリクス表示装置を提供することが可能になる。
【００９６】
以上、本実施の形態および前記の他の実施の形態において、幾つかの例を示したが、本発明は、上記の各実施の形態に限定されることなく、同様の概念に基づく全ての構成に適用される。
【００９７】
【発明の効果】
以上のように、本発明の薄膜トランジスタは、ＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯ、もしくは１価の価数を取りうる元素またはＮｉがドープされたＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯを用いた半導体層と、ゲート電極と界面を形成するＳｉＮｘからなる第１絶縁膜と、この第１絶縁膜および前記半導体層に挟まれ、双方と界面を形成する酸化物を用いた第２絶縁膜とを有するゲート絶縁膜とを備え、その上に前記半導体層が形成され、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた下地層とを備え、スタガ型に形成されている構成である。
【００９８】
このように、ゲート絶縁膜を異なる２層の絶縁膜で構成することによって、第２絶縁膜と界面を形成する半導体層の結晶性の向上と、半導体層と第２絶縁膜との界面の欠陥準位の低減とを図ることができる。また、第２絶縁膜を酸化物で構成することで、第２絶縁膜の材料によって半導体層から酸素が奪われることを抑制できる。それゆえ、半導体層の第２絶縁膜との界面付近の結晶性が良好に保持される。この結果、オフ領域での漏れ電流レベルが低く、かつ移動度が高いスイッチング特性の良好な薄膜トランジスタが実現できる。したがって、透明半導体膜を有する薄膜トランジスタの高性能化を容易に実現することができるという効果を奏する。
【００９９】
上記の薄膜トランジスタにおいて、前記第２絶縁膜は、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、ｓｔａｂ−ＺｒＯ２、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｉｎ２Ｏ3、ＬａＯ２、Ｓｃ２Ｏ３、Ｙ２Ｏ３またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いていることで、第２絶縁膜の材料によって半導体層から酸素が奪われることがほとんどなくなる。したがって、より高性能な薄膜トランジスタを提供することができるという効果を奏する。
【０１００】
本発明の他の薄膜トランジスタは、ＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯ、もしくは１価の価数を取りうる元素またはＮｉがドープされたＺｎＯ、ＭｇｘＺｎ１−ｘＯ、ＣｄｘＺｎ１−ｘＯまたはＣｄＯを用いた半導体層と、ゲート電極と界面を形成するＳｉＮｘからなる第１絶縁膜と、この第１絶縁膜および前記半導体層に挟まれ、かつ双方と界面を形成し、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた第２絶縁膜とを有するゲート絶縁膜とを備え、その上に前記半導体層が形成され、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた下地層とを備え、スタガ型に形成されている構成である。
【０１０１】
このように、ゲート絶縁膜を異なる２層の絶縁膜で構成することによって、第２絶縁膜と界面を形成する半導体層の結晶性の向上と、半導体層と第２絶縁膜との界面の欠陥準位の低減とを図ることができる。特に、上記の酸化物および固溶体は、半導体層を構成するＺｎＯなどとの格子不整合が小さく、界面整合性を極めて良好に保つことができる。また、第２絶縁膜を上記の酸化物で構成することで、第２絶縁膜の材料によって半導体層から酸素が奪われることがほとんどない。それゆえ、半導体層の第２絶縁膜との界面付近の結晶性が良好に保持される。この結果、オフ領域での漏れ電流レベルが低く、かつ移動度が高いスイッチング特性の良好な薄膜トランジスタが実現できる。したがって、透明半導体膜を有する薄膜トランジスタの高性能化を容易に実現することができるという効果を奏する。
【０１０２】
上記の両薄膜トランジスタにおいて、前記第１絶縁膜がＳｉＮｘを用いていることにより、ＳｉＮｘがゲート絶縁膜に良好な絶縁特性を与えるので、このため、第２絶縁膜を薄く形成しても、ゲート絶縁膜の絶縁性を十分確保できる。したがって、異なる２種類の絶縁膜からなるゲート絶縁膜の厚みの増大を抑制して、薄膜トランジスタのサイズ大型化を回避することができるという効果を奏する。
【０１０３】
上記の両薄膜トランジスタにおいて、その上に前記半導体層が形成され、ＫＮｂＯ３、ＫＴａＯ３、ＢａＴｉＯ３、ＣａＳｎＯ３、ＣａＺｒＯ３、ＣｄＳｎＯ３、ＳｒＨｆＯ３、ＳｒＳｎＯ３、ＳｒＴｉＯ３、ＹＳｃＯ３、ＣａＨｆＯ３、ＭｇＣｅＯ３、ＳｒＣｅＯ３、ＢａＣｅＯ３、ＳｒＺｒＯ３、ＢａＺｒＯ３、ＬｉＧａＯ２、ＬｉＧａＯ２の混晶系（Ｌｉ１−（ｘ＋ｙ）ＮａｘＫｙ）（Ｇａ１−ｚＡｌｚ）Ｏ２またはこれらの酸化物のうち少なくとも２つを含む固溶体を用いた下地層をさらに備え、スタガ型に形成されていることにより、前述の薄膜トランジスタにおける第２絶縁膜と同様、半導体層との格子整合性が良好になる。これにより、基板材料に関わらず、半導体層の特性の劣化が防止されるので、基板材料を半導体層との格子整合性が良好な材料に限定する必要がない。したがって、透明半導体膜を有するスタガ型の薄膜トランジスタにおいても、高性能化を容易に実現することができるという効果を奏する。
【０１０４】
本発明のマトリクス表示装置は、マトリクス状に配列されたスイッチング素子を備えたマトリクス表示装置であって、上記のいずれかの薄膜トランジスタを前記スイッチング素子として用いている構成であるので、マトリクス表示装置におけるスイッチング特性が向上する。したがって、表示品位の優れたマトリクス表示装置を提供することができるという効果を奏する。
【０１０５】
上記のマトリクス表示装置においては、前記スイッチング素子を駆動する駆動回路を備え、上記のいずれかの薄膜トランジスタを前記駆動回路を構成するトランジスタとして用い、前記スイッチング素子および前記トランジスタが同時に形成されることにより、マトリクス表示装置の製造工程の削減が図られる。したがって、マトリクス表示装置のコスト低下を実現することができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の第１および第２の参考例に係る薄膜トランジスタの構成を示す断面図である。
【図２】  （ａ）ないし（ｆ）は上記薄膜トランジスタの製造工程を示す各部の断面図である。
【図３】  上記薄膜トランジスタの一作製例のVg−Id特性を示すグラフである。
【図４】  本発明の第２の参考例に係る薄膜トランジスタの一作製例のVg−Id特性を示すグラフである。
【図５】  本発明の第１の実施の形態に係る薄膜トランジスタの構成を示す断面図である。
【図６】  （ａ）ないし（ｇ）は上記薄膜トランジスタの製造工程を示す各部の断面図である。
【図７】  本発明の第１の実施の形態に係る薄膜トランジスタの一作製例のVg−Id特性を示すグラフである。
【図８】  本発明の第２の実施の形態に係るマトリクス表示装置の主要部の構成を示すブロック図である。
【図９】  上記マトリクス表示装置における絵素の構成を示す回路図である。
【図１０】  従来の薄膜トランジスタの一作製例のVg−Id特性を示すグラフである。
【符号の説明】
１      薄膜トランジスタ
３      ゲート電極
４      ゲート絶縁膜
４ａ    第１絶縁膜
４ｂ    第２絶縁膜
５      半導体層
１１      薄膜トランジスタ
１２      下地絶縁膜（下地層）
【図１】
0004090716.tif 000002
【図２】
0004090716.tif 000003
【図３】
0004090716.tif 000004
【図４】
0004090716.tif 000005
【図５】
0004090716.tif 000006
【図６】
0004090716.tif 000007
【図７】
0004090716.tif 000008
【図８】
0004090716.tif 000009
【図９】
0004090716.tif 000010
【図１０】
0004090716.tif 000011