(57)【特許請求の範囲】
【請求項１】
ブロックアドレスとレジスタアドレスとが付けられた複数の回路ブロックの中から、ブロックアドレス指定信号およびレジスタアドレス指定信号によって指定される回路ブロックを選択し、選択した回路ブロック内のピンレジスタ用フリップフロップにピンデータを転送する半導体試験装置のピンレジスタ回路において、
ブロックアドレスを入力し、入力したブロックアドレスに応じて、アクティブとなったブロックアドレス指定信号を、対応する回路ブロックに送る、ブロックアドレス毎に設けられた複数のブロックアドレス指定信号出力回路と、
レジスタアドレスを入力し、入力したレジスタアドレスに応じて、アクティブとなったレジスタアドレス指定信号を、対応する回路ブロックに送るレジスタアドレスデコーダとを有し、
前記ブロックアドレス指定信号出力回路は、
あらかじめブロックアドレス選択値が格納されるブロックアドレス選択値記憶手段と、
このブロックアドレス選択値記憶手段に格納されたブロックアドレス選択値と、前記ブロックアドレスとが一致しているか否かを検出し、一致していることを検出した場合に、ブロックアドレス指定信号を出力する一致検出回路と
を有する
ことを特徴とする半導体試験装置のピンレジスタ回路。
【請求項２】
各ブロックアドレス選択値記憶手段には、ブロックアドレスがとり得る値のうちの任意の値を、ブロックアドレス選択値として格納することが可能となっていることを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路。
【請求項３】
複数のブロックアドレス選択値記憶手段に、同一のブロックアドレス選択値を格納することが可能となっていることを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路。
【請求項４】
各回路ブロックは、ブロックアドレス指定信号とレジスタアドレス指定信号との両方がアクティブとなったことを条件として、書き込み信号を前記ピンレジスタ用フリップフロップに送るゲート手段を有することを特徴とする請求項１から３のいずれかに記載の半導体試験装置のピンレジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置のピンレジスタ回路に関する。
【０００２】
【従来の技術】
従来の半導体試験装置内のピンレジスタ回路の一例として、以下のような構成のものがある。
【０００３】
ピンレジスタ回路は、ｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊを有する。各回路ブロックには、ブロックアドレスと、レジスタアドレスとの２種類のアドレスが付けられている。ブロックアドレスは、１からｋまでの数値のうちのいずれかの数値をとり、レジスタアドレスは、１からｊまでの数値のうちのいずれかの数値をとる。
【０００４】
例えば、回路ブロックＢ２１のブロックアドレスは２、レジスタアドレスは１であり、回路ブロックＢｋ１のブロックアドレスはｋ、レジスタアドレスは１であり、回路ブロックＢｋｊのブロックアドレスはｋ、レジスタアドレスはｊである。
【０００５】
各回路ブロック内には、ｎ個のピンデータが格納される。例えば、回路ブロックＢ１１内には、ピンデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納され、回路ブロックＢ２１内には、ピンデータＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納され、回路ブロックＢｋｊ内には、ピンデータＤ１＿ｋ＿ｊ、Ｄ２＿ｋ＿ｊ、…、Ｄｎ＿ｋ＿ｊが格納される。
【０００６】
半導体試験装置は、ｎ×ｋ本のテストピン、すなわちテストピン１＿１、２＿１、…、ｎ＿１、１＿２、２＿２、…、ｎ＿２、……、１＿ｋ、２＿ｋ、…、ｎ＿ｋを有する。各テストピンから出力される信号のパルス幅やレベル等は、複数のピンデータ（設定値）によって規定される。
【０００７】
例えば、テストピン１＿１から出力される信号は、ピンデータＤ１＿１＿１、Ｄ１＿１＿２、…、Ｄ１＿１＿ｊによって規定され、テストピン２＿１から出力される信号は、ピンデータＤ２＿１＿１、Ｄ２＿１＿２、…、Ｄ２＿１＿ｊによって規定され、テストピンｎ＿ｋから出力される信号は、ピンデータＤｎ＿ｋ＿１、Ｄｎ＿ｋ＿２、…、Ｄｎ＿ｋ＿ｊによって規定される。
【０００８】
図１０、図１１は、上述した半導体試験装置内のピンレジスタ回路Ｐ１０１のブロック図である。ピンレジスタ回路Ｐ１０１は、ｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊを有し、これらの回路ブロックには、ブロックアドレスと、レジスタアドレスとの２種類のアドレスが付けられている。
【０００９】
図１０と図１１とは、同一のピンレジスタ回路Ｐ１０１を異なる観点から見た図である。すなわち、図１０は、ブロックアドレスの順に並べられた回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１を明示した図であり、図１１は、レジスタアドレスの順に並べられた回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊを明示した図である。
【００１０】
ピンレジスタ回路Ｐ１０１は、上述したｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊと共に、レジスタアドレスデコーダ５Ａと、ブロックアドレスデコーダ５Ｂとを有する。
【００１１】
レジスタアドレスデコーダ５Ａは、ｉビットのレジスタアドレスを入力し、ｊ本のレジスタアドレス指定信号を出力する。そして、入力したレジスタアドレスが指定する回路ブロック群に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００１２】
例えば、レジスタアドレスが１であった場合には、レジスタアドレスデコーダ５Ａは、レジスタアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００１３】
ブロックアドレスデコーダ５Ｂは、ｍビットのブロックアドレスを入力し、ｋ本のブロックアドレス指定信号を出力する。そして、入力したブロックアドレスが指定する回路ブロック群に対するブロックアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００１４】
例えば、ブロックアドレスが１であった場合には、ブロックアドレスデコーダ５Ｂは、ブロックアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊに対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００１５】
各回路ブロックは、ｎ個のピンデータがそれぞれ格納されるｎ個のピンレジスタ用フリップフロップと、１個の論理積ゲートとを有する。例えば、回路ブロックＢ１１は、ピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１と、論理積ゲート８Ａ１＿１とを有する。
【００１６】
各回路ブロック内の論理積ゲートには、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号と、ブロックアドレスデコーダ５Ｂが出力するブロックアドレス指定信号と、ライトクロック（書き込みクロック）ＷＣとが入力される。そして、各論理積ゲートは、入力されるレジスタアドレス指定信号およびブロックアドレス指定信号がアクティブになった場合に、同時に入力されるライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、その回路ブロック内の全てのピンレジスタ用フリップフロップのクロック入力端子に送る。
【００１７】
各回路ブロック内のピンレジスタ用フリップフロップには、それぞれ、データＤ１、Ｄ２、…、Ｄｎが入力される。すなわち、ピンレジスタ回路Ｐ１０１に入力される、ｎビットのデータＤ１、Ｄ２、…、Ｄｎは、ピンレジスタ回路Ｐ１０１内の全ての回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊに入力され、各回路ブロックに入力されたデータＤ１、Ｄ２、…、Ｄｎは、それぞれ、各回路ブロック内の対応するピンレジスタ用フリップフロップに入力される。
【００１８】
例えば、回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１には、それぞれ、データＤ１、Ｄ２、…、Ｄｎが入力される。すなわち、ピンレジスタ用フリップフロップ４Ａ１＿１＿１にデータＤ１が入力され、ピンレジスタ用フリップフロップ４Ａ２＿１＿１にデータＤ２が入力され、ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にデータＤｎが入力される。
【００１９】
各ピンレジスタ用フリップフロップに、対応するデータが格納されると、各ピンレジスタ用フリップフロップは、格納されたデータを、ピンデータとして出力する。例えば、ピンレジスタ用フリップフロップ４Ａ１＿１＿１に、データＤ１が格納されると、このピンレジスタ用フリップフロップ４Ａ１＿１＿１は、格納されたデータＤ１を、ピンデータＤ１＿１＿１として出力する。
【００２０】
なお、図１０中の符号４Ａ１＿１＿１〜４Ａｎ＿ｋ＿１はピンレジスタ用フリップフロップであり、符号８Ａ１＿１〜８Ａｋ＿１は論理積ゲートである。また、図１１中の符号４Ａ１＿１＿１〜４Ａｎ＿１＿ｊはピンレジスタ用フリップフロップであり、符号８Ａ１＿１〜８Ａ１＿ｊは論理積ゲートである。
【００２１】
図１２は、上述したピンレジスタ回路Ｐ１０１の動作を示すタイミングチャートである。なお、この図は、ピンレジスタ回路Ｐ１０１に、ブロックアドレスの順にデータが転送された場合のタイミングチャートである。
【００２２】
ピンレジスタ回路Ｐ１０１内のレジスタアドレスデコーダ５Ａに、レジスタアドレスが入力されると、このレジスタアドレスデコーダ５Ａは、入力されたレジスタアドレスが指定する回路ブロック群に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００２３】
例えば、レジスタアドレスデコーダ５Ａに入力されたレジスタアドレスが１であった場合には、レジスタアドレスデコーダ５Ａは、レジスタアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００２４】
ピンレジスタ回路Ｐ１０１内のブロックアドレスデコーダ５Ｂに、ブロックアドレスが入力されると、このブロックアドレスデコーダ５Ｂは、入力されたブロックアドレスが指定する回路ブロック群に対するブロックアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００２５】
例えば、ブロックアドレスデコーダ５Ｂに入力されたブロックアドレスが１であった場合には、ブロックアドレスデコーダ５Ｂは、ブロックアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊに対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００２６】
ピンレジスタ回路Ｐ１０１に、データＤ１、Ｄ２、…、Ｄｎが入力されると、入力されたデータＤ１、Ｄ２、…、Ｄｎは、ピンレジスタ回路Ｐ１０１内の全ての回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊ、Ｂ２１、Ｂ２２、…、Ｂ２ｊ、……、Ｂｋ１、Ｂｋ２、…、Ｂｋｊに送られる。
【００２７】
各回路ブロックに送られたデータＤ１、Ｄ２、…、Ｄｎは、それぞれ、各回路ブロック内の対応するピンレジスタ用フリップフロップに入力される。
【００２８】
例えば、回路ブロックＢ１１に送られたデータＤ１、Ｄ２、…、Ｄｎは、それぞれ、回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に入力される。すなわち、データＤ１がピンレジスタ用フリップフロップ４Ａ１＿１＿１に入力され、データＤ２がピンレジスタ用フリップフロップ４Ａ２＿１＿１に入力され、データＤｎがピンレジスタ用フリップフロップ４Ａｎ＿１＿１に入力される。
【００２９】
ピンレジスタ回路Ｐ１０１に、ライトクロックＷＣが入力されると、入力されたライトクロックＷＣは、ピンレジスタ回路Ｐ１０１内の全ての回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊ、Ｂ２１、Ｂ２２、…、Ｂ２ｊ、……、Ｂｋ１、Ｂｋ２、…、Ｂｋｊに送られる。
【００３０】
各回路ブロックに送られたライトクロックＷＣは、各回路ブロック内の論理積ゲートに入力される。例えば、回路ブロックＢ１１に送られたライトクロックＷＣは、回路ブロックＢ１１内の論理積ゲート８Ａ１＿１に入力される。
【００３１】
従って、各回路ブロック内の論理積ゲートには、ライトクロックＷＣと、レジスタアドレス指定信号と、ブロックアドレス指定信号とが入力される。そして、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とが入力された論理積ゲートのみが、同時に入力されたライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、その回路ブロック内の全てのピンレジスタ用フリップフロップのクロック入力端子に送る。
【００３２】
例えば、回路ブロックＢ１１内の論理積ゲート８Ａ１＿１に、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とが入力された場合には、この論理積ゲート８Ａ１＿１は、同時に入力されたライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、回路ブロックＢ１１内の全てのピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１のクロック入力端子に送る。
【００３３】
クロック入力端子にライトクロックＷＣが入力された、回路ブロック内の各ピンレジスタ用フリップフロップは、それぞれ、その時点で各ピンレジスタ用フリップフロップに入力されているデータＤ１、Ｄ２、…、Ｄｎを取り込み、記憶する。
【００３４】
例えば、レジスタアドレスが１、ブロックアドレスが１とされた場合には、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とが、回路ブロックＢ１１に入力される。回路ブロックＢ１１に入力された、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とは、回路ブロックＢ１１内の論理積ゲート８Ａ１＿１に入力される。すると、この論理積ゲート８Ａ１＿１は、同時に入力されたライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、回路ブロックＢ１１内の全てのピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１のクロック入力端子に送る。
【００３５】
すると、ピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１は、それぞれ、その時点でピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に入力されているデータＤ１、Ｄ２、…、Ｄｎを取り込み、記憶する。すなわち、ピンレジスタ用フリップフロップ４Ａ１＿１＿１はデータＤ１を記憶し、ピンレジスタ用フリップフロップ４Ａ２＿１＿１はデータＤ２を記憶し、ピンレジスタ用フリップフロップ４Ａｎ＿１＿１はデータＤｎを記憶する。
【００３６】
すなわち、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号との両方が入力された回路ブロックのみが「選択された」状態となり、選択された回路ブロック内の各ピンレジスタ用フリップフロップに、それぞれ、対応するデータＤ１、Ｄ２、…、Ｄｎが格納される。
【００３７】
例えば、図１２のタイミングチャートに示した時刻Ｔ１においては、レジスタアドレスとして１が、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢ１１が選択され、選択された回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に、それぞれ、時刻Ｔ１の時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納される。
【００３８】
また、時刻Ｔ２においては、レジスタアドレスとして１が、ブロックアドレスとして２が指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢ２１が選択され、選択された回路ブロックＢ２１内のピンレジスタ用フリップフロップ４Ａ１＿２＿１、４Ａ２＿２＿１、…、４Ａｎ＿２＿１に、それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納される。
【００３９】
また、時刻Ｔｋにおいては、レジスタアドレスとして１が、ブロックアドレスとしてｋが指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢｋ１が選択され、選択された回路ブロックＢｋ１内のピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１、４Ａ２＿ｋ＿１、…、４Ａｎ＿ｋ＿１に、それぞれ、時刻Ｔｋの時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿ｋ＿１、Ｄ２＿ｋ＿１、…、Ｄｎ＿ｋ＿１が格納される。
【００４０】
図１３は、上述したピンレジスタ回路Ｐ１０１の動作を示すタイミングチャートである。なお、この図は、ピンレジスタ回路Ｐ１０１に、レジスタアドレスの順にデータが転送された場合のタイミングチャートである。
【００４１】
図１３のタイミングチャートに示した時刻Ｔ１においては、レジスタアドレスとして１が、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢ１１が選択され、選択された回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に、それぞれ、時刻Ｔ１の時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納される。
【００４２】
また、時刻Ｔ２においては、レジスタアドレスとして２が、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢ１２が選択され、選択された回路ブロックＢ１２内のピンレジスタ用フリップフロップ４Ａ１＿１＿２、４Ａ２＿１＿２、…、４Ａｎ＿１＿２に、それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿２、Ｄ２＿１＿２、…、Ｄｎ＿１＿２が格納される。
【００４３】
また、時刻Ｔｊにおいては、レジスタアドレスとしてｊが、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢ１ｊが選択され、選択された回路ブロックＢ１ｊ内のピンレジスタ用フリップフロップ４Ａ１＿１＿ｊ、４Ａ２＿１＿ｊ、…、４Ａｎ＿１＿ｊに、それぞれ、時刻Ｔｊの時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿ｊ、Ｄ２＿１＿ｊ、…、Ｄｎ＿１＿ｊが格納される。
【００４４】
【発明が解決しようとする課題】
上述した従来の半導体試験装置内のピンレジスタ回路は、測定プログラムによってプログラムされた通りのテストピンに対応するピンレジスタ用フリップフロップにデータ（設定値）を転送することができるので、プログラムされた通りのテストピンから信号を出力することはできる。
【００４５】
しかし、被試験半導体の周辺配線長を短くしたい等の目的で、半導体試験装置のテストピンと、被試験半導体のピンとの接続を変更したい場合がある。この場合に、従来のピンレジスタ回路では、測定プログラムすなわちソフトウェアを変更し、ピンアサイン（テストピンへの信号の割り当て）を変更する必要があるという問題がある。
【００４６】
また、複数個の被試験半導体を同時に試験する並列測定においては、並列測定を行う被試験半導体の個数分の複数の回路ブロックのテストピンから、同じ信号を出力させるために、並列測定を行う被試験半導体の個数分の複数の回路ブロックのピンレジスタ用フリップフロップに、同じデータ（設定値）を転送することになる。すなわち、同じデータ（設定値）を、並列測定を行う被試験半導体の個数分、すなわち複数回、転送する必要があり、テスト時間の増加を招くという問題がある。
【００４７】
本発明は、上記の問題を解決するためになされたもので、測定プログラムを変更することなしに、ピンアサインを変更することが可能で、かつ、複数個の被試験半導体を同時に試験する並列測定において、１回のデータ転送で、並列測定を行う被試験半導体の個数分の複数の回路ブロックのピンレジスタ用フリップフロップに、データを転送することが可能な半導体試験装置のピンレジスタ回路を提供するものである。
【００４８】
【課題を解決するための手段】
請求項１に記載の発明は、ブロックアドレスとレジスタアドレスとが付けられた複数の回路ブロックの中から、ブロックアドレス指定信号およびレジスタアドレス指定信号によって指定される回路ブロックを選択し、選択した回路ブロック内のピンレジスタ用フリップフロップにピンデータを転送する半導体試験装置のピンレジスタ回路において、ブロックアドレスを入力し、入力したブロックアドレスに応じて、アクティブとなったブロックアドレス指定信号を、対応する回路ブロックに送る、ブロックアドレス毎に設けられた複数のブロックアドレス指定信号出力回路と、レジスタアドレスを入力し、入力したレジスタアドレスに応じて、アクティブとなったレジスタアドレス指定信号を、対応する回路ブロックに送るレジスタアドレスデコーダとを有し、前記ブロックアドレス指定信号出力回路は、あらかじめブロックアドレス選択値が格納されるブロックアドレス選択値記憶手段と、このブロックアドレス選択値記憶手段に格納されたブロックアドレス選択値と、前記ブロックアドレスとが一致しているか否かを検出し、一致していることを検出した場合に、ブロックアドレス指定信号を出力する一致検出回路とを有することを特徴とする半導体試験装置のピンレジスタ回路である。
【００４９】
請求項２に記載の発明は、 各ブロックアドレス選択値記憶手段には、ブロックアドレスがとり得る値のうちの任意の値を、ブロックアドレス選択値として格納することが可能となっていることを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路である。
【００５０】
請求項３に記載の発明は、 複数のブロックアドレス選択値記憶手段に、同一のブロックアドレス選択値を格納することが可能となっていることを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路である。
【００５１】
請求項４に記載の発明は、各回路ブロックは、ブロックアドレス指定信号とレジスタアドレス指定信号との両方がアクティブとなったことを条件として、書き込み信号を前記ピンレジスタ用フリップフロップに送るゲート手段を有することを特徴とする請求項１から３のいずれかに記載の半導体試験装置のピンレジスタ回路である。
【００５２】
【発明の実施の形態】
図１は、本発明の一実施形態における半導体試験装置内のピンレジスタ回路が有する複数の回路ブロックと、各回路ブロックに付けられたアドレスとの関係を示す図である。
【００５３】
ピンレジスタ回路は、ｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊを有する。各回路ブロックには、ブロックアドレスと、レジスタアドレスとの２種類のアドレスが付けられている。ブロックアドレスは、１からｋまでの数値のうちのいずれかの数値をとり、レジスタアドレスは、１からｊまでの数値のうちのいずれかの数値をとる。
【００５４】
例えば、回路ブロックＢ２１のブロックアドレスは２、レジスタアドレスは１であり、回路ブロックＢｋ１のブロックアドレスはｋ、レジスタアドレスは１であり、回路ブロックＢｋｊのブロックアドレスはｋ、レジスタアドレスはｊである。
【００５５】
各回路ブロック内には、ｎ個のピンデータが格納される。例えば、回路ブロックＢ１１内には、ピンデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納され、回路ブロックＢ２１内には、ピンデータＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納され、回路ブロックＢｋｊ内には、ピンデータＤ１＿ｋ＿ｊ、Ｄ２＿ｋ＿ｊ、…、Ｄｎ＿ｋ＿ｊが格納される。
【００５６】
半導体試験装置は、ｎ×ｋ本のテストピン、すなわちテストピン１＿１、２＿１、…、ｎ＿１、１＿２、２＿２、…、ｎ＿２、……、１＿ｋ、２＿ｋ、…、ｎ＿ｋを有する。各テストピンから出力される信号のパルス幅やレベル等は、複数のピンデータ（設定値）によって規定される。
【００５７】
例えば、テストピン１＿１から出力される信号は、ピンデータＤ１＿１＿１、Ｄ１＿１＿２、…、Ｄ１＿１＿ｊによって規定され、テストピン２＿１から出力される信号は、ピンデータＤ２＿１＿１、Ｄ２＿１＿２、…、Ｄ２＿１＿ｊによって規定され、テストピンｎ＿ｋから出力される信号は、ピンデータＤｎ＿ｋ＿１、Ｄｎ＿ｋ＿２、…、Ｄｎ＿ｋ＿ｊによって規定される。
【００５８】
図２、図３は、上述した半導体試験装置内のピンレジスタ回路Ｐ１のブロック図である。ピンレジスタ回路Ｐ１は、ｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊを有し、これらの回路ブロックには、ブロックアドレスと、レジスタアドレスとの２種類のアドレスが付けられている。
【００５９】
図２と図３とは、同一のピンレジスタ回路Ｐ１を異なる観点から見た図である。すなわち、図２は、ブロックアドレスの順に並べられた回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１を明示した図であり、図３は、レジスタアドレスの順に並べられた回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊを明示した図である。
【００６０】
ピンレジスタ回路Ｐ１は、上述したｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊと共に、レジスタアドレスデコーダ５Ａと、ブロックアドレス指定信号出力回路ＢＡ１、ＢＡ２、…、ＢＡｋとを有する。
【００６１】
レジスタアドレスデコーダ５Ａは、ｉビットのレジスタアドレスを入力し、ｊ本のレジスタアドレス指定信号を出力する。そして、入力したレジスタアドレスが指定する回路ブロック群に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００６２】
例えば、レジスタアドレスが１であった場合には、レジスタアドレスデコーダ５Ａは、レジスタアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００６３】
ブロックアドレス指定信号出力回路ＢＡ１、ＢＡ２、…、ＢＡｋは、ｍビットのブロックアドレスを入力し、各ブロックアドレス指定信号出力回路が、対応するブロックアドレスにおけるブロックアドレス指定信号を出力する。そして、入力されたブロックアドレスが指定する回路ブロック群に対するブロックアドレス指定信号のみがアクティブ（Ｈｉｇｈレベル）にされる。
【００６４】
例えば、ブロックアドレスが１であった場合には、ブロックアドレス指定信号出力回路ＢＡ１が、ブロックアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊに対するブロックアドレス指定信号をアクティブ（Ｈｉｇｈレベル）にする。
【００６５】
各ブロックアドレス指定信号出力回路は、ブロックアドレス選択用フリップフロップと、一致検出回路とを有する。例えば、ブロックアドレス指定信号出力回路ＢＡ１は、ブロックアドレス選択用フリップフロップ１Ａ＿１と、一致検出回路１Ｃ＿１とを有する。
【００６６】
ブロックアドレス選択用フリップフロップには、あらかじめ、ｍビットのブロックアドレス選択値が格納される。一致検出回路は、ｍビットのブロックアドレスと、ブロックアドレス選択用フリップフロップが出力するｍビットのブロックアドレス選択値とを入力し、両者が一致しているか否かを検出し、一致している場合には、出力するブロックアドレス指定信号をアクティブ（Ｈｉｇｈレベル）にする。
【００６７】
各回路ブロックは、ｎ個のピンデータがそれぞれ格納されるｎ個のピンレジスタ用フリップフロップと、１個の論理積ゲートとを有する。例えば、回路ブロックＢ１１は、ピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１と、論理積ゲート８Ａ１＿１とを有する。
【００６８】
各回路ブロック内の論理積ゲートには、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号と、ブロックアドレス指定信号出力回路が出力するブロックアドレス指定信号と、ライトクロック（書き込みクロック）ＷＣとが入力される。そして、各論理積ゲートは、入力されるレジスタアドレス指定信号およびブロックアドレス指定信号がアクティブになった場合に、同時に入力されるライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、その回路ブロック内の全てのピンレジスタ用フリップフロップのクロック入力端子に送る。
【００６９】
各回路ブロック内のピンレジスタ用フリップフロップには、それぞれ、データＤ１、Ｄ２、…、Ｄｎが入力される。すなわち、ピンレジスタ回路Ｐ１に入力される、ｎビットのデータＤ１、Ｄ２、…、Ｄｎは、ピンレジスタ回路Ｐ１内の全ての回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊに入力され、各回路ブロックに入力されたデータＤ１、Ｄ２、…、Ｄｎは、それぞれ、各回路ブロック内の対応するピンレジスタ用フリップフロップに入力される。
【００７０】
例えば、回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１には、それぞれ、データＤ１、Ｄ２、…、Ｄｎが入力される。すなわち、ピンレジスタ用フリップフロップ４Ａ１＿１＿１にデータＤ１が入力され、ピンレジスタ用フリップフロップ４Ａ２＿１＿１にデータＤ２が入力され、ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にデータＤｎが入力される。
【００７１】
各ピンレジスタ用フリップフロップに、対応するデータが格納されると、各ピンレジスタ用フリップフロップは、格納されたデータを、ピンデータとして出力する。例えば、ピンレジスタ用フリップフロップ４Ａ１＿１＿１に、データＤ１が格納されると、このピンレジスタ用フリップフロップ４Ａ１＿１＿１は、格納されたデータＤ１を、ピンデータＤ１＿１＿１として出力する。
【００７２】
なお、図２中の符号４Ａ１＿１＿１〜４Ａｎ＿ｋ＿１はピンレジスタ用フリップフロップであり、符号８Ａ１＿１〜８Ａｋ＿１は論理積ゲートであり、符号１Ａ＿１〜１Ａ＿ｋはブロックアドレス選択用フリップフロップであり、符号１Ｃ＿１〜１Ｃ＿ｋは一致検出回路である。
【００７３】
また、図３中の符号４Ａ１＿１＿１〜４Ａｎ＿１＿ｊはピンレジスタ用フリップフロップであり、符号８Ａ１＿１〜８Ａ１＿ｊは論理積ゲートであり、符号１Ａ＿１〜１Ａ＿ｋはブロックアドレス選択用フリップフロップであり、符号１Ｃ＿１〜１Ｃ＿ｋは一致検出回路である。
【００７４】
図４は、上述したピンレジスタ回路Ｐ１の動作を示すタイミングチャートである。なお、この図は、ピンレジスタ回路Ｐ１に、ブロックアドレスの順にデータが転送された場合のタイミングチャートである。
【００７５】
ピンレジスタ回路Ｐ１内のレジスタアドレスデコーダ５Ａに、レジスタアドレスが入力されると、このレジスタアドレスデコーダ５Ａは、入力されたレジスタアドレスが指定する回路ブロック群に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００７６】
例えば、レジスタアドレスデコーダ５Ａに入力されたレジスタアドレスが１であった場合には、レジスタアドレスデコーダ５Ａは、レジスタアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００７７】
ピンレジスタ回路Ｐ１内のブロックアドレス指定信号出力回路ＢＡ１、ＢＡ２、…、ＢＡｋに、ブロックアドレスが入力されると、入力されたブロックアドレスは、各ブロックアドレス指定信号出力回路内の一致検出回路に入力される。そして、この一致検出回路は、入力されたブロックアドレスと、そのブロックアドレス指定信号出力回路内のブロックアドレス選択用フリップフロップにあらかじめ格納されたブロックアドレス選択値とが一致しているか否かを検出し、一致していることを検出した場合に、出力するブロックアドレス指定信号をアクティブ（Ｈｉｇｈレベル）にする。
【００７８】
例えば、ブロックアドレス指定信号出力回路ＢＡ１、ＢＡ２、…、ＢＡｋに入力されたブロックアドレスが１であり、ブロックアドレス指定信号出力回路ＢＡ１内のブロックアドレス選択用フリップフロップ１Ａ＿１に格納されたブロックアドレス選択値が１であった場合には、このブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１は、ブロックアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊに出力するブロックアドレス指定信号をアクティブ（Ｈｉｇｈレベル）にする。
【００７９】
ピンレジスタ回路Ｐ１に、データＤ１、Ｄ２、…、Ｄｎが入力されると、入力されたデータＤ１、Ｄ２、…、Ｄｎは、ピンレジスタ回路Ｐ１内の全ての回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊ、Ｂ２１、Ｂ２２、…、Ｂ２ｊ、……、Ｂｋ１、Ｂｋ２、…、Ｂｋｊに送られる。
【００８０】
各回路ブロックに送られたデータＤ１、Ｄ２、…、Ｄｎは、それぞれ、各回路ブロック内の対応するピンレジスタ用フリップフロップに入力される。
【００８１】
例えば、回路ブロックＢ１１に送られたデータＤ１、Ｄ２、…、Ｄｎは、それぞれ、回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に入力される。すなわち、データＤ１がピンレジスタ用フリップフロップ４Ａ１＿１＿１に入力され、データＤ２がピンレジスタ用フリップフロップ４Ａ２＿１＿１に入力され、データＤｎがピンレジスタ用フリップフロップ４Ａｎ＿１＿１に入力される。
【００８２】
ピンレジスタ回路Ｐ１に、ライトクロックＷＣが入力されると、入力されたライトクロックＷＣは、ピンレジスタ回路Ｐ１内の全ての回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊ、Ｂ２１、Ｂ２２、…、Ｂ２ｊ、……、Ｂｋ１、Ｂｋ２、…、Ｂｋｊに送られる。
【００８３】
各回路ブロックに送られたライトクロックＷＣは、各回路ブロック内の論理積ゲートに入力される。例えば、回路ブロックＢ１１に送られたライトクロックＷＣは、回路ブロックＢ１１内の論理積ゲート８Ａ１＿１に入力される。
【００８４】
従って、各回路ブロック内の論理積ゲートには、ライトクロックＷＣと、レジスタアドレス指定信号と、ブロックアドレス指定信号とが入力される。そして、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とが入力された論理積ゲートのみが、同時に入力されたライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、その回路ブロック内の全てのピンレジスタ用フリップフロップのクロック入力端子に送る。
【００８５】
例えば、回路ブロックＢ１１内の論理積ゲート８Ａ１＿１に、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とが入力された場合には、この論理積ゲート８Ａ１＿１は、同時に入力されたライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、回路ブロックＢ１１内の全てのピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１のクロック入力端子に送る。
【００８６】
クロック入力端子にライトクロックＷＣが入力された、回路ブロック内の各ピンレジスタ用フリップフロップは、それぞれ、その時点で各ピンレジスタ用フリップフロップに入力されているデータＤ１、Ｄ２、…、Ｄｎを取り込み、記憶する。
【００８７】
例えば、レジスタアドレスが１、ブロックアドレスが１とされ、ブロックアドレス指定信号出力回路ＢＡ１内のブロックアドレス選択用フリップフロップ１Ａ＿１にあらかじめ格納されたブロックアドレス選択値が１であった場合には、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とが、回路ブロックＢ１１に入力される。回路ブロックＢ１１に入力された、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とは、回路ブロックＢ１１内の論理積ゲート８Ａ１＿１に入力される。すると、この論理積ゲート８Ａ１＿１は、同時に入力されたライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、回路ブロックＢ１１内の全てのピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１のクロック入力端子に送る。
【００８８】
すると、ピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１は、それぞれ、その時点でピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に入力されているデータＤ１、Ｄ２、…、Ｄｎを取り込み、記憶する。すなわち、ピンレジスタ用フリップフロップ４Ａ１＿１＿１はデータＤ１を記憶し、ピンレジスタ用フリップフロップ４Ａ２＿１＿１はデータＤ２を記憶し、ピンレジスタ用フリップフロップ４Ａｎ＿１＿１はデータＤｎを記憶する。
【００８９】
すなわち、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号との両方が入力された回路ブロックのみが「選択された」状態となり、選択された回路ブロック内の各ピンレジスタ用フリップフロップに、それぞれ、対応するデータＤ１、Ｄ２、…、Ｄｎが格納される。
【００９０】
例えば、図４のタイミングチャートにおいては、ブロックアドレス指定信号出力回路ＢＡ１内のブロックアドレス選択用フリップフロップ１Ａ＿１にあらかじめ格納されたブロックアドレス選択値が１、ブロックアドレス指定信号出力回路ＢＡ２内のブロックアドレス選択用フリップフロップ１Ａ＿２にあらかじめ格納されたブロックアドレス選択値が２、ブロックアドレス指定信号出力回路ＢＡｋ内のブロックアドレス選択用フリップフロップ１Ａ＿ｋにあらかじめ格納されたブロックアドレス選択値がｋである状態で、時刻Ｔ１において、レジスタアドレスとして１が、ブロックアドレスとして１が指定され、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ１１が選択され、選択された回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に、それぞれ、時刻Ｔ１の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納される。
【００９１】
また、時刻Ｔ２においては、レジスタアドレスとして１が、ブロックアドレスとして２が指定された状態で、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ２内の一致検出回路１Ｃ＿２から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ２１が選択され、選択された回路ブロックＢ２１内のピンレジスタ用フリップフロップ４Ａ１＿２＿１、４Ａ２＿２＿１、…、４Ａｎ＿２＿１に、それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納される。
【００９２】
また、時刻Ｔｋにおいては、レジスタアドレスとして１が、ブロックアドレスとしてｋが指定された状態で、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡｋ内の一致検出回路１Ｃ＿ｋから出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢｋ１が選択され、選択された回路ブロックＢｋ１内のピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１、４Ａ２＿ｋ＿１、…、４Ａｎ＿ｋ＿１に、それぞれ、時刻Ｔｋの時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿ｋ＿１、Ｄ２＿ｋ＿１、…、Ｄｎ＿ｋ＿１が格納される。
【００９３】
図５は、上述したピンレジスタ回路Ｐ１の動作を示すタイミングチャートである。なお、この図は、ブロックアドレス指定信号出力回路ＢＡ１内のブロックアドレス選択用フリップフロップ１Ａ＿１にあらかじめ格納されたブロックアドレス選択値が２、ブロックアドレス指定信号出力回路ＢＡ２内のブロックアドレス選択用フリップフロップ１Ａ＿２にあらかじめ格納されたブロックアドレス選択値が１である状態で、ピンレジスタ回路Ｐ１に、ブロックアドレスの順にデータが転送された場合のタイミングチャートである。この場合には、回路ブロック単位でピンアサインが変更される。すなわち、ブロックアドレスが１の回路ブロックへのピンアサインと、ブロックアドレスが２の回路ブロックへのピンアサインとが入れ替えられる。
【００９４】
図５のタイミングチャートにおいては、ブロックアドレス指定信号出力回路ＢＡ１内のブロックアドレス選択用フリップフロップ１Ａ＿１にあらかじめ格納されたブロックアドレス選択値が２、ブロックアドレス指定信号出力回路ＢＡ２内のブロックアドレス選択用フリップフロップ１Ａ＿２にあらかじめ格納されたブロックアドレス選択値が１、ブロックアドレス指定信号出力回路ＢＡｋ内のブロックアドレス選択用フリップフロップ１Ａ＿ｋにあらかじめ格納されたブロックアドレス選択値がｋである状態で、時刻Ｔ１において、レジスタアドレスとして１が、ブロックアドレスとして１が指定され、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ２内の一致検出回路１Ｃ＿２から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ２１が選択され、選択された回路ブロックＢ２１内のピンレジスタ用フリップフロップ４Ａ１＿２＿１、４Ａ２＿２＿１、…、４Ａｎ＿２＿１に、それぞれ、時刻Ｔ１の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納される。
【００９５】
また、時刻Ｔ２においては、レジスタアドレスとして１が、ブロックアドレスとして２が指定された状態で、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ１１が選択され、選択された回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に、それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納される。
【００９６】
また、時刻Ｔｋにおいては、レジスタアドレスとして１が、ブロックアドレスとしてｋが指定された状態で、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡｋ内の一致検出回路１Ｃ＿ｋから出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢｋ１が選択され、選択された回路ブロックＢｋ１内のピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１、４Ａ２＿ｋ＿１、…、４Ａｎ＿ｋ＿１に、それぞれ、時刻Ｔｋの時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿ｋ＿１、Ｄ２＿ｋ＿１、…、Ｄｎ＿ｋ＿１が格納される。
【００９７】
図６は、上述したピンレジスタ回路Ｐ１の動作を示すタイミングチャートである。なお、この図は、ピンレジスタ回路Ｐ１に、レジスタアドレスの順にデータが転送された場合のタイミングチャートである。
【００９８】
図６のタイミングチャートにおいては、ブロックアドレス指定信号出力回路ＢＡ１内のブロックアドレス選択用フリップフロップ１Ａ＿１にあらかじめ格納されたブロックアドレス選択値が１、ブロックアドレス指定信号出力回路ＢＡ２内のブロックアドレス選択用フリップフロップ１Ａ＿２にあらかじめ格納されたブロックアドレス選択値が２、ブロックアドレス指定信号出力回路ＢＡｋ内のブロックアドレス選択用フリップフロップ１Ａ＿ｋにあらかじめ格納されたブロックアドレス選択値がｋである状態で、時刻Ｔ１において、レジスタアドレスとして１が、ブロックアドレスとして１が指定され、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ１１が選択され、選択された回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に、それぞれ、時刻Ｔ１の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納される。
【００９９】
また、時刻Ｔ２においては、レジスタアドレスとして２が、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ１２が選択され、選択された回路ブロックＢ１２内のピンレジスタ用フリップフロップ４Ａ１＿１＿２、４Ａ２＿１＿２、…、４Ａｎ＿１＿２に、それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿２、Ｄ２＿１＿２、…、Ｄｎ＿１＿２が格納される。
【０１００】
また、時刻Ｔｊにおいては、レジスタアドレスとしてｊが、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ１ｊが選択され、選択された回路ブロックＢ１ｊ内のピンレジスタ用フリップフロップ４Ａ１＿１＿ｊ、４Ａ２＿１＿ｊ、…、４Ａｎ＿１＿ｊに、それぞれ、時刻Ｔｊの時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿ｊ、Ｄ２＿１＿ｊ、…、Ｄｎ＿１＿ｊが格納される。
【０１０１】
図７は、上述したピンレジスタ回路Ｐ１の動作を示すタイミングチャートである。なお、この図は、ブロックアドレス指定信号出力回路ＢＡ１内のブロックアドレス選択用フリップフロップ１Ａ＿１にあらかじめ格納されたブロックアドレス選択値が２、ブロックアドレス指定信号出力回路ＢＡ２内のブロックアドレス選択用フリップフロップ１Ａ＿２にあらかじめ格納されたブロックアドレス選択値が１である状態で、ブロックアドレスとして２が指定され、ピンレジスタ回路Ｐ１に、レジスタアドレスの順にデータが転送された場合のタイミングチャートである。この場合には、回路ブロック単位でピンアサインが変更される。すなわち、ブロックアドレスが１の回路ブロックへのピンアサインと、ブロックアドレスが２の回路ブロックへのピンアサインとが入れ替えられる。
【０１０２】
図７のタイミングチャートにおいては、ブロックアドレス指定信号出力回路ＢＡ１内のブロックアドレス選択用フリップフロップ１Ａ＿１にあらかじめ格納されたブロックアドレス選択値が２、ブロックアドレス指定信号出力回路ＢＡ２内のブロックアドレス選択用フリップフロップ１Ａ＿２にあらかじめ格納されたブロックアドレス選択値が１、ブロックアドレス指定信号出力回路ＢＡｋ内のブロックアドレス選択用フリップフロップ１Ａ＿ｋにあらかじめ格納されたブロックアドレス選択値がｋである状態で、時刻Ｔ１において、レジスタアドレスとして１が、ブロックアドレスとして２が指定され、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ１１が選択され、選択された回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に、それぞれ、時刻Ｔ１の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納される。
【０１０３】
また、時刻Ｔ２においては、レジスタアドレスとして２が、ブロックアドレスとして２が指定された状態で、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ１２が選択され、選択された回路ブロックＢ１２内のピンレジスタ用フリップフロップ４Ａ１＿１＿２、４Ａ２＿１＿２、…、４Ａｎ＿１＿２に、それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿２＿２、Ｄ２＿２＿２、…、Ｄｎ＿２＿２が格納される。
【０１０４】
また、時刻Ｔｊにおいては、レジスタアドレスとしてｊが、ブロックアドレスとして２が指定された状態で、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ１ｊが選択され、選択された回路ブロックＢ１ｊ内のピンレジスタ用フリップフロップ４Ａ１＿１＿ｊ、４Ａ２＿１＿ｊ、…、４Ａｎ＿１＿ｊに、それぞれ、時刻Ｔｊの時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿２＿ｊ、Ｄ２＿２＿ｊ、…、Ｄｎ＿２＿ｊが格納される。
【０１０５】
図８および図９は、上述したピンレジスタ回路Ｐ１の動作を示すタイミングチャートである。なお、これらの図は、ブロックアドレス指定信号出力回路ＢＡ１内のブロックアドレス選択用フリップフロップ１Ａ＿１にあらかじめ格納されたブロックアドレス選択値が１、ブロックアドレス指定信号出力回路ＢＡ２内のブロックアドレス選択用フリップフロップ１Ａ＿２にあらかじめ格納されたブロックアドレス選択値が２、ブロックアドレス指定信号出力回路ＢＡｋ内のブロックアドレス選択用フリップフロップ１Ａ＿ｋにあらかじめ格納されたブロックアドレス選択値が１である状態で、ピンレジスタ回路Ｐ１に、データが転送された場合のタイミングチャートである。この場合には、ブロックアドレスが１の回路ブロックと、ブロックアドレスがｋの回路ブロックとに、並列に、同一のデータが転送される。すなわち、複数のブロックアドレス選択用フリップフロップに同一のブロックアドレス選択値をあらかじめ格納することによって、１回のデータ転送で、複数の回路ブロックに、並列に、同一のデータを転送することができる。
【０１０６】
図８および図９のタイミングチャートにおいては、ブロックアドレス指定信号出力回路ＢＡ１内のブロックアドレス選択用フリップフロップ１Ａ＿１にあらかじめ格納されたブロックアドレス選択値が１、ブロックアドレス指定信号出力回路ＢＡ２内のブロックアドレス選択用フリップフロップ１Ａ＿２にあらかじめ格納されたブロックアドレス選択値が２、ブロックアドレス指定信号出力回路ＢＡｋ内のブロックアドレス選択用フリップフロップ１Ａ＿ｋにあらかじめ格納されたブロックアドレス選択値が１である状態で、時刻Ｔ１において、レジスタアドレスとして１が、ブロックアドレスとして１が指定され、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１およびブロックアドレス指定信号出力回路ＢＡｋ内の一致検出回路１Ｃ＿ｋから出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ１１およびＢｋ１が選択され、選択された回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１と、回路ブロックＢｋ１内のピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１、４Ａ２＿ｋ＿１、…、４Ａｎ＿ｋ＿１とに、それぞれ、時刻Ｔ１の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納される。
【０１０７】
また、時刻Ｔ２においては、レジスタアドレスとして１が、ブロックアドレスとして２が指定された状態で、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ２内の一致検出回路１Ｃ＿２から出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ２１が選択され、選択された回路ブロックＢ２１内のピンレジスタ用フリップフロップ４Ａ１＿２＿１、４Ａ２＿２＿１、…、４Ａｎ＿２＿１に、それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納される。
【０１０８】
また、時刻Ｔ３においては、レジスタアドレスとして２が、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、ブロックアドレス指定信号出力回路ＢＡ１内の一致検出回路１Ｃ＿１およびブロックアドレス指定信号出力回路ＢＡｋ内の一致検出回路１Ｃ＿ｋから出力されるブロックアドレス指定信号がアクティブ（Ｈｉｇｈレベル）になり、回路ブロックＢ１２およびＢｋ２が選択され、選択された回路ブロックＢ１２内のピンレジスタ用フリップフロップ４Ａ１＿１＿２、４Ａ２＿１＿２、…、４Ａｎ＿１＿２と、回路ブロックＢｋ２内のピンレジスタ用フリップフロップ４Ａ１＿ｋ＿２、４Ａ２＿ｋ＿２、…、４Ａｎ＿ｋ＿２とに、それぞれ、時刻Ｔ３の時点でピンレジスタ回路Ｐ１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿２、Ｄ２＿１＿２、…、Ｄｎ＿１＿２が格納される。
【０１０９】
【発明の効果】
本発明によれば、測定プログラムを変更することなしに、回路ブロック単位で、ピンアサインを変更することができる。
【０１１０】
また、複数個の被試験半導体を同時に試験する並列測定において、１回のデータ転送で、並列測定を行う被試験半導体の個数分の複数の回路ブロックのピンレジスタ用フリップフロップに、データを転送することができる。
【図面の簡単な説明】
【図１】   本発明の一実施形態における半導体試験装置内のピンレジスタ回路が有する複数の回路ブロックと、各回路ブロックに付けられたアドレスとの関係を示す図である。
【図２】   本発明の一実施形態における半導体試験装置内のピンレジスタ回路Ｐ１のブロック図であり、ブロックアドレスの順に並べられた回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１を明示した図である。
【図３】   本発明の一実施形態における半導体試験装置内のピンレジスタ回路Ｐ１のブロック図であり、レジスタアドレスの順に並べられた回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊを明示した図である。
【図４】   本発明の一実施形態におけるピンレジスタ回路Ｐ１の動作を示すタイミングチャートであり、ピンレジスタ回路Ｐ１に、ブロックアドレスの順にデータが転送された場合のタイミングチャートである。
【図５】   本発明の一実施形態におけるピンレジスタ回路Ｐ１の動作を示すタイミングチャートであり、ピンレジスタ回路Ｐ１に、ブロックアドレスの順にデータが転送され、ブロックアドレスが１の回路ブロックへのピンアサインと、ブロックアドレスが２の回路ブロックへのピンアサインとが入れ替えられた場合のタイミングチャートである。
【図６】   本発明の一実施形態におけるピンレジスタ回路Ｐ１の動作を示すタイミングチャートであり、ピンレジスタ回路Ｐ１に、レジスタアドレスの順にデータが転送された場合のタイミングチャートである。
【図７】   本発明の一実施形態におけるピンレジスタ回路Ｐ１の動作を示すタイミングチャートであり、ピンレジスタ回路Ｐ１に、レジスタアドレスの順にデータが転送され、ブロックアドレスが１の回路ブロックへのピンアサインと、ブロックアドレスが２の回路ブロックへのピンアサインとが入れ替えられた場合のタイミングチャートである。
【図８】   本発明の一実施形態におけるピンレジスタ回路Ｐ１の動作を示すタイミングチャートであり、ブロックアドレスが１の回路ブロックと、ブロックアドレスがｋの回路ブロックとに、並列に、同一のデータが転送される場合の動作を示すタイミングチャートである。
【図９】   本発明の一実施形態におけるピンレジスタ回路Ｐ１の動作を示すタイミングチャートであり、ブロックアドレスが１の回路ブロックと、ブロックアドレスがｋの回路ブロックとに、並列に、同一のデータが転送される場合の動作を示すタイミングチャートである。
【図１０】   従来の半導体試験装置内のピンレジスタ回路Ｐ１０１のブロック図であり、ブロックアドレスの順に並べられた回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１を明示した図である。
【図１１】   従来の半導体試験装置内のピンレジスタ回路Ｐ１０１のブロック図であり、レジスタアドレスの順に並べられた回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊを明示した図である。
【図１２】   従来のピンレジスタ回路Ｐ１０１の動作を示すタイミングチャートであり、ピンレジスタ回路Ｐ１０１に、ブロックアドレスの順にデータが転送された場合のタイミングチャートである。
【図１３】   従来のピンレジスタ回路Ｐ１０１の動作を示すタイミングチャートであり、ピンレジスタ回路Ｐ１０１に、レジスタアドレスの順にデータが転送された場合のタイミングチャートである。
【符号の説明】
Ｐ１、Ｐ１０１  ピンレジスタ回路
Ｂ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊ  回路ブロック
Ｄ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１、Ｄ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１、……、Ｄ１＿ｋ＿１、Ｄ２＿ｋ＿１、…、Ｄｎ＿ｋ＿１、Ｄ１＿１＿２、Ｄ２＿１＿２、…、Ｄｎ＿１＿２、Ｄ１＿２＿２、Ｄ２＿２＿２、…、Ｄｎ＿２＿２、……、Ｄ１＿ｋ＿２、Ｄ２＿ｋ＿２、…、Ｄｎ＿ｋ＿２、…………、Ｄ１＿１＿ｊ、Ｄ２＿１＿ｊ、…、Ｄｎ＿１＿ｊ、Ｄ１＿２＿ｊ、Ｄ２＿２＿ｊ、…、Ｄｎ＿２＿ｊ、……、Ｄ１＿ｋ＿ｊ、Ｄ２＿ｋ＿ｊ、…、Ｄｎ＿ｋ＿ｊ  ピンデータ
１＿１、２＿１、…、ｎ＿１、１＿２、２＿２、…、ｎ＿２、……、１＿ｋ、２＿ｋ、…、ｎ＿ｋ  テストピン
Ｄ１、Ｄ２、…、Ｄｎ  データ
ＷＣ  ライトクロック
４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１、４Ａ１＿２＿１、４Ａ２＿２＿１、…、４Ａｎ＿２＿１、……、４Ａ１＿ｋ＿１、４Ａ２＿ｋ＿１、…、４Ａｎ＿ｋ＿１、４Ａ１＿１＿２、４Ａ２＿１＿２、…、４Ａｎ＿１＿２、４Ａ１＿２＿２、４Ａ２＿２＿２、…、４Ａｎ＿２＿２、……、４Ａ１＿ｋ＿２、４Ａ２＿ｋ＿２、…、４Ａｎ＿ｋ＿２、…………、４Ａ１＿１＿ｊ、４Ａ２＿１＿ｊ、…、４Ａｎ＿１＿ｊ、４Ａ１＿２＿ｊ、４Ａ２＿２＿ｊ、…、４Ａｎ＿２＿ｊ、……、４Ａ１＿ｋ＿ｊ、４Ａ２＿ｋ＿ｊ、…、４Ａｎ＿ｋ＿ｊ  ピンレジスタ用フリップフロップ
８Ａ１＿１、８Ａ２＿１、…、８Ａｋ＿１、８Ａ１＿２、８Ａ２＿２、…、８Ａｋ＿２、……、８Ａ１＿ｊ、８Ａ２＿ｊ、…、８Ａｋ＿ｊ  論理積ゲート
ＢＡ１、ＢＡ２、…、ＢＡｋ  ブロックアドレス指定信号出力回路
１Ａ＿１、１Ａ＿２、…、１Ａ＿ｋ  ブロックアドレス選択用フリップフロップ（ブロックアドレス選択値記憶手段）
１Ｃ＿１、１Ｃ＿２、…、１Ｃ＿ｋ  一致検出回路
５Ａ  レジスタアドレスデコーダ
５Ｂ  ブロックアドレスデコーダ
【図１】
0004151240.tif 000002
【図２】
0004151240.tif 000003
【図３】
0004151240.tif 000004
【図４】
0004151240.tif 000005
【図５】
0004151240.tif 000006
【図６】
0004151240.tif 000007
【図７】
0004151240.tif 000008
【図８】
0004151240.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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