(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成された回路素子と、
この回路素子上に絶縁膜を介して形成された第１の配線層と、
この第１の配線層の上層に形成された第２の配線層と、
前記第１の配線層と前記第２の配線層との間に形成され、前記第１の配線層の段差を解消するために実質的に平坦な表面を持つ第１のＴＥＯＳ系酸化膜、及びこの第１のＴＥＯＳ系酸化膜の下に形成された前記第１のＴＥＯＳ系酸化膜に比べて緻密であり１００〜２００ｎｍの膜厚を有する第１のプラズマＳｉＨ４系酸化膜と、
前記第２の配線層の上面及び側面を直接覆うように形成された、前記第２の配線層の段差を解消するために実質的に平坦な表面を持つ第２のＴＥＯＳ系酸化膜と、
この第２のＴＥＯＳ系酸化膜上に形成され、この第２のＴＥＯＳ系酸化膜に比べて緻密で、かつ前記第１のプラズマＳｉＨ４系酸化膜より膜厚が厚く２００〜６００ｎｍの膜厚を有する第２のプラズマＳｉＨ４系酸化膜と、
前記第２のプラズマＳｉＨ４系酸化膜上に形成された第３の配線層と、
前記第３の配線層を覆うように形成されたシリコン窒化膜からなるパシベーション膜と、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板と、この半導体基板に形成された回路素子と、この回路素子上に層間絶縁膜を介して形成されたＮ層からなる多層配線層と、
第１層の配線層と第２層の配線層との間に形成され、この第１層の配線層の段差を解消するために実質的に平坦な表面を持つ第１のＴＥＯＳ系酸化膜、及びこの第１のＴＥＯＳ系酸化膜の下に形成された前記第１のＴＥＯＳ系酸化膜に比べて緻密な膜からなり１００〜２００ｎｍの膜厚を有する第１のプラズマＳｉＨ４系酸化膜と、
第Ｎ−１層の配線層の上面及び側面を直接覆うように形成された、前記第Ｎ−１層の配線層の段差を解消するために実質的に平坦な表面を持つ第２のＴＥＯＳ系酸化膜と、
この第２のＴＥＯＳ系酸化膜上に形成され、この第２のＴＥＯＳ系酸化膜に比べて緻密で、かつ前記第１のプラズマＳｉＨ４系酸化膜より膜厚が厚く２００〜６００ｎｍの膜厚を有する第２のプラズマＳｉＨ４系酸化膜と、
前記第Ｎ−１層の配線層上の第Ｎ層の配線層を覆うように形成されたシリコン窒化膜からなるパシベーション膜と、
を具備することを特徴とする半導体装置。
【請求項３】
前記第１、第２のＴＥＯＳ系酸化膜は有機オキシシランガスを主原料ガスとして生成されたシリコン酸化膜であり、前記第１、第２のプラズマＳｉＨ４系酸化膜はシランを主原料ガスとしたプラズマＣＶＤ法により堆積されたシリコン酸化膜であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板と、
この半導体基板に形成された回路素子と、
この回路素子上に絶縁膜を介して形成された第１の配線層と、
この第１の配線層の上層に形成された第２の配線層と、
前記第１の配線層と前記第２の配線層との間に形成され、前記第１の配線層の段差を解消するために実質的に平坦な表面を持つ第１のＴＥＯＳ系酸化膜、この第１のＴＥＯＳ系酸化膜の下に形成された前記第１のＴＥＯＳ系酸化膜に比べて緻密であり１００〜２００ｎｍの膜厚を有する第１のプラズマＳｉＨ４系酸化膜、及び前記第１のＴＥＯＳ系酸化膜上に形成された前記第１のＴＥＯＳ系酸化膜に比べて緻密で、かつ前記第１のプラズマＳｉＨ４系酸化膜より膜厚が厚く２００〜６００ｎｍの膜厚を有する第２のプラズマＳｉＨ４系酸化膜と、
前記第２の配線層の上面及び側面を直接覆うように形成された、前記第２の配線層の段差を解消するために実質的に平坦な表面を持つ第２のＴＥＯＳ系酸化膜と、
前記第２のＴＥＯＳ系酸化膜上に形成された第３の配線層と、
前記第３の配線層を覆うように形成されたシリコン窒化膜からなるパシベーション膜と、
を具備することを特徴とする半導体装置。
【請求項５】
半導体基板と、この半導体基板に形成された回路素子と、この回路素子上に層間絶縁膜を介して形成されたＮ層からなる多層配線層と、
第１層の配線層と第２層の配線層との間に形成され、この第１層の配線層の段差を解消するために実質的に平坦な表面を持つ第１のＴＥＯＳ系酸化膜、この第１のＴＥＯＳ系酸化膜の下に形成された前記第１のＴＥＯＳ系酸化膜に比べて緻密な膜からなり１００〜２００ｎｍの膜厚を有する第１のプラズマＳｉＨ４系酸化膜、及び前記第１のＴＥＯＳ系酸化膜上に形成された、前記第１のＴＥＯＳ系酸化膜に比べて緻密で、かつ前記第１のプラズマＳｉＨ４系酸化膜より膜厚が厚く２００〜６００ｎｍの膜厚を有する第２のプラズマＳｉＨ４系酸化膜と、
第Ｎ−１層の配線層の上面及び側面を直接覆うように形成された、前記第Ｎ−１層の配線層の段差を解消するために実質的に平坦な表面を持つ第２のＴＥＯＳ系酸化膜と、
前記第Ｎ−１層の配線層上の第Ｎ層の配線層を覆うように形成されたシリコン窒化膜からなるパシベーション膜と、
を具備することを特徴とする半導体装置。
【請求項６】
前記第１、第２のＴＥＯＳ系酸化膜は有機オキシシランガスを主原料ガスとして生成されたシリコン酸化膜であり、前記第１、第２のプラズマＳｉＨ４系酸化膜はシランを主原料ガスとしたプラズマＣＶＤ法により堆積されたシリコン酸化膜であることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記第２のＴＥＯＳ系酸化膜上に形成され、この第２のＴＥＯＳ系酸化膜に比べて緻密で、かつ前記第１のプラズマＳｉＨ４系酸化膜より膜厚が厚い第３のプラズマＳｉＨ４系酸化膜をさらに具備することを特徴とする請求項４または５に記載の半導体装置。
【請求項８】
前記第３のプラズマＳｉＨ４系酸化膜は、シランを主原料ガスとしたプラズマＣＶＤ法により堆積されたシリコン酸化膜であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第３のプラズマＳｉＨ４系酸化膜は、２００〜６００ｎｍの膜厚を有することを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記回路素子は、電荷蓄積層を有する不揮発性メモリセルを含むことを特徴とする請求項１乃至９のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、多層の電極配線層を有する半導体装置及びその製造方法に関するものであり、特に２層以上の電極配線層を有する不揮発性半導体装置に使用されるものである。
【０００２】
【従来の技術】
以下に、浮遊ゲートと制御ゲートを有し、前記浮遊ゲートに電荷を蓄積することにより、データを記憶する方式の積層型の不揮発性半導体メモリデバイスを例に取り説明する。
【０００３】
従来、この不揮発性半導体メモリデバイスでは、メモリセルの電荷保持特性を劣化させないために、最上層のパシベーション膜として、シリコン窒化膜（ＳｉＮ膜）とその下にプラズマＳｉＨ４系シリコン酸化膜（以下プラズマ酸化膜と記す）を形成した２層膜構造を用いる手法がある。プラズマ酸化膜は、シラン（ＳｉＨ４）ガスを用いたプラズマＣＶＤによって形成される膜である。この手法は、シリコン窒化膜中から拡散する水素が不揮発性メモリセルの書き込み消去特性の劣化を引き起こすのを防止するために、プラズマ酸化膜で水素の拡散をブロックすることを目的としている。
【０００４】
その一方で、多層配線構造のデバイスにおいては、微細化が進む中で、その配線層間の絶縁膜として、一般にＴＥＯＳ（Tetraethyl Orthosilicate Gas : Si(OC２H５)４）ガスに代表される有機オキシシランガスを原料ガスとして用いたＣＶＤにより堆積されるＴＥＯＳ系シリコン酸化膜（以下ＴＥＯＳ酸化膜と記す）が用いられている。
【０００５】
しかし、このＴＥＯＳ酸化膜は水分を多く含みやすい性質を有している。よって、不揮発性メモリデバイスに適用した場合には、ＴＥＯＳ酸化膜からの水分がメモリセルの電荷保持特性を劣化させることが知られている。この対策として、不揮発性メモリデバイスでは、ＴＥＯＳ酸化膜の下にプラズマ酸化膜を１００ｎｍ〜２００ｎｍ程度形成する手法が用いられている。
【０００６】
図１８に、ＴＥＯＳ系シリコン酸化膜の下にプラズマＳｉＨ４系シリコン酸化膜形成する手法を用いた半導体装置の断面図を示す。
【０００７】
半導体基板１０１上に、メモリセル１０２が形成されている。メモリセル１０２としては、代表的なものとして積層ゲート型の不揮発性メモリデバイスがある。メモリセル１０２を覆うように形成された層間絶縁膜１０３上に第１の電極配線層１０４が形成されており、その上全体にプラズマ酸化膜１０５ａが１００ｎｍ〜２００ｎｍ程度（電極配線層１０４上の膜厚）堆積されている。その上に、ＴＥＯＳ酸化膜１０５ｂが堆積され、平坦化されている。
【０００８】
さらに、ＴＥＯＳ酸化膜１０５ｂ上に、第２の電極配線層１０６が形成されている。この第２の電極配線層１０６上に、パシベーション膜として、プラズマ酸化膜１０７ａが堆積され、最上層にシリコン窒化膜１０７ｂが形成されている。なお、電極配線層１０６上に形成されるプラズマ酸化膜１０７ａの膜厚は４００ｎｍ〜５００ｎｍ程度である。この図１８に示すような構造を用いることにより、不揮発性メモリセルの信頼性を確保している。
【０００９】
【発明が解決しようとする課題】
しかしながら、不揮発性半導体メモリデバイスの微細化が進むにつれ、図１８に示す構造ではその効果を維持することが困難になってきている。すなわち、シリコン窒化膜１０７ｂからの水素の拡散を防止するためには、プラズマＳｉＨ４系シリコン酸化膜１０７ａの膜厚は２００ｎｍ以上有ることが必要である。しかし、微細化の進行と共に、第２の電極配線層１０６のピッチが狭まるにつれて、図１９に示すように、堆積カバレッジの悪いプラズマ酸化膜１０７ａは電極配線層１０６の側面に形成される膜厚が薄くなっている。このため、プラズマ酸化膜１０７ａは、水素の拡散を十分に防止することができなくなっている。
【００１０】
そこでこの発明は、前記課題に鑑みてなされたものであり、回路素子への水素及び水分等の拡散を十分に防止でき、回路素子の高信頼性を維持することができる半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明の第１の実施態様の半導体装置は、半導体基板と、この半導体基板に形成された回路素子と、この回路素子上に絶縁膜を介して形成された第１の配線層と、この第１の配線層の上層に形成された第２の配線層と、前記第１の配線層と前記第２の配線層との間に形成され、前記第１の配線層の段差を解消するために実質的に平坦な表面を持つ第１のＴＥＯＳ系酸化膜、及びこの第１のＴＥＯＳ系酸化膜の下に形成された前記第１のＴＥＯＳ系酸化膜に比べて緻密であり１００〜２００ｎｍの膜厚を有する第１のプラズマＳｉＨ４系酸化膜と、前記第２の配線層の上面及び側面を直接覆うように形成された、前記第２の配線層の段差を解消するために実質的に平坦な表面を持つ第２のＴＥＯＳ系酸化膜と、この第２のＴＥＯＳ系酸化膜上に形成され、この第２のＴＥＯＳ系酸化膜に比べて緻密で、かつ前記第１のプラズマＳｉＨ４系酸化膜より膜厚が厚く２００〜６００ｎｍの膜厚を有する第２のプラズマＳｉＨ４系酸化膜と、前記第２のプラズマＳｉＨ４系酸化膜上に形成された第３の配線層と、前記第３の配線層を覆うように形成されたシリコン窒化膜からなるパッシベーション膜とを具備することを特徴とする。
【００１２】
この発明の第２の実施態様の半導体装置は、半導体基板と、この半導体基板に形成された回路素子と、この回路素子上に層間絶縁膜を介して形成されたＮ層からなる多層配線層と、第１層の配線層と第２層の配線層との間に形成され、この第１層の配線層の段差を解消するために実質的に平坦な表面を持つ第１のＴＥＯＳ系酸化膜、及びこの第１のＴＥＯＳ系酸化膜の下に形成された前記第１のＴＥＯＳ系酸化膜に比べて緻密な膜からなり１００〜２００ｎｍの膜厚を有する第１のプラズマＳｉＨ４系酸化膜と、第Ｎ−１層の配線層の上面及び側面を直接覆うように形成された、前記第Ｎ−１層の配線層の段差を解消するために実質的に平坦な表面を持つ第２のＴＥＯＳ系酸化膜と、この第２のＴＥＯＳ系酸化膜上に形成され、この第２のＴＥＯＳ系酸化膜に比べて緻密で、かつ前記第１のプラズマＳｉＨ４系酸化膜より膜厚が厚く２００〜６００ｎｍの膜厚を有する第２のプラズマＳｉＨ４系酸化膜と、前記第Ｎ−１層の配線層上の第Ｎ層の配線層を覆うように形成されたシリコン窒化膜からなるパッシベーション膜とを具備することを特徴とする。
【００１３】
この発明の第３の実施態様の半導体装置は、半導体基板と、この半導体基板に形成された回路素子と、この回路素子上に絶縁膜を介して形成された第１の配線層と、この第１の配線層の上層に形成された第２の配線層と、前記第１の配線層と前記第２の配線層との間に形成され、前記第１の配線層の段差を解消するために実質的に平坦な表面を持つ第１のＴＥＯＳ系酸化膜、この第１のＴＥＯＳ系酸化膜の下に形成された前記第１のＴＥＯＳ系酸化膜に比べて緻密であり１００〜２００ｎｍの膜厚を有する第１のプラズマＳｉＨ４系酸化膜、及び前記第１のＴＥＯＳ系酸化膜上に形成された前記第１のＴＥＯＳ系酸化膜に比べて緻密で、かつ前記第１のプラズマＳｉＨ４系酸化膜より膜厚が厚く２００〜６００ｎｍの膜厚を有する第２のプラズマＳｉＨ４系酸化膜と、前記第２の配線層の上面及び側面を直接覆うように形成された、前記第２の配線層の段差を解消するために実質的に平坦な表面を持つ第２のＴＥＯＳ系酸化膜と、前記第２のＴＥＯＳ系酸化膜上に形成された第３の配線層と、前記第３の配線層を覆うように形成されたシリコン窒化膜からなるパッシベーション膜とを具備することを特徴とする。
【００１４】
この発明の第４の実施態様の半導体装置は、半導体基板と、この半導体基板に形成された回路素子と、この回路素子上に層間絶縁膜を介して形成されたＮ層からなる多層配線層と、第１層の配線層と第２層の配線層との間に形成され、この第１層の配線層の段差を解消するために実質的に平坦な表面を持つ第１のＴＥＯＳ系酸化膜、この第１のＴＥＯＳ系酸化膜の下に形成された前記第１のＴＥＯＳ系酸化膜に比べて緻密な膜からなり１００〜２００ｎｍの膜厚を有する第１のプラズマＳｉＨ４系酸化膜、及び前記第１のＴＥＯＳ系酸化膜上に形成された、前記第１のＴＥＯＳ系酸化膜に比べて緻密で、かつ前記第１のプラズマＳｉＨ４系酸化膜より膜厚が厚く２００〜６００ｎｍの膜厚を有する第２のプラズマＳｉＨ４系酸化膜と、第Ｎ−１層の配線層の上面及び側面を直接覆うように形成された、前記第Ｎ−１層の配線層の段差を解消するために実質的に平坦な表面を持つ第２のＴＥＯＳ系酸化膜と、前記第Ｎ−１層の配線層上の第Ｎ層の配線層を覆うように形成されたシリコン窒化膜からなるパッシベーション膜とを具備することを特徴とする。
【００１５】
前述した発明によれば、電極配線層間の層間絶縁膜のうち、少なくとも最下層をプラズマ酸化膜等からなる緻密な絶縁膜で形成することにより、その上層から下層の不揮発性メモリセル等の回路素子領域へ水分が拡散するのを防止できる。また、層間絶縁膜として、ＴＥＯＳ膜等からなり表面を平坦化した絶縁膜を形成し、この平坦化絶縁膜上にプラズマ酸化膜等からなる緻密な膜で、前記最下層のプラズマ酸化膜より膜厚が厚い絶縁膜を形成することにより、プラズマ窒化膜を含むパシベーション膜からの水素が下層の回路素子領域へ拡散するのを防止できる。これらの効果により、不揮発性メモリセル等の特性が劣化するのを防止して高信頼性を実現できる。
【００１６】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。説明に際し、全図にわたり、共通する部分には共通の参照符号を付す。
【００１７】
［第１の実施形態］
まず、この発明の第１の実施の形態の半導体装置について説明する。ここでは、浮遊ゲートと制御ゲートを有する積層ゲート型の不揮発性メモリで、３層の配線層を有する半導体装置を例に取り、その構成を述べる。
【００１８】
図１は、第１の実施の形態の半導体装置の構造を示す断面図である。
【００１９】
図１に示すように、半導体基板１１上には、不揮発性メモリセル１２が形成されている。この不揮発性メモリセル１２は、ゲート絶縁膜１２ａ上に浮遊ゲート１２ｂと制御ゲート１２ｃの積層ゲートを持つメモリセルである。浮遊ゲート１２ｂの両側の半導体基板１１内には、ソースあるいはドレインの拡散層１２ｄが形成されている。
【００２０】
このような構造の上には、第１の層間絶縁膜１３として、例えばＢＰＳＧ膜が形成されている。この第１の層間絶縁膜１３上には、第１の配線層１４として、例えばＡｌ配線が形成されている。第１の配線層１４上及び第１の層間絶縁膜１３上には、第２の層間絶縁膜１５として、下から順にプラズマＳｉＨ４系シリコン酸化膜（以下プラズマ酸化膜と記す）１５ａ、ＴＥＯＳ系シリコン酸化膜（Tetraethyl Orthosilicate Gas:Ｓｉ（ＯＣ２Ｈ５）４）（以下ＴＥＯＳ酸化膜と記す）１５ｂ、及びプラズマＳｉＨ４系シリコン酸化膜１５ｃが形成されている。
【００２１】
さらに、前記プラズマ酸化膜１５ｃ上には、第２の配線層１６として、例えばＡｌ配線が形成されている。第２の配線層１６上及びプラズマ酸化膜１５ｃ上には、第３の層間絶縁膜１７として、下から順にＴＥＯＳ酸化膜１７ｂ、プラズマ酸化膜１７ｃが形成されている。
【００２２】
前記プラズマ酸化膜１７ｃ上には、第３の配線層１８として、例えばＡｌ配線が形成されている。第３の配線層１８上及びプラズマ酸化膜１７ｃ上には、パシベーション膜１９として、下から順にＴＥＯＳ酸化膜１９ａ、シリコン窒化膜（ＳｉＮ膜）１９ｂが形成されている。
【００２３】
次に、前記第１の実施の形態の半導体装置の製造方法について説明する。
【００２４】
図２〜図５は、前記半導体装置の製造方法を示す各工程における断面図である。
【００２５】
図２に示すように、まず半導体基板１１に、周知の手法に従って通常の積層ゲート型不揮発性メモリセル１２を形成する。この不揮発性メモリセル１２では、半導体基板１１上に、ゲート絶縁膜１２ａを介して浮遊ゲート１２ｂと制御ゲート１２ｃが積層して形成され、さらにソースとドレインの拡散層１２ｄが形成されている。
【００２６】
前記不揮発性メモリセル１２上及び半導体基板１１上に、第１の層間絶縁膜１３として、例えばＢＰＳＧ膜を堆積し、その表面上を平坦化する。続いて、この第１の層間絶縁膜１３に、電極をとるためのコンタクト孔を開孔する（図では省略する）。そして、第１の層間絶縁膜１３上に、Ａｌなどの配線材料膜を膜厚４００ｎｍ堆積し、パターニングして第１の配線層１４を形成する。具体的なＡｌ配線材料膜としては、Ｔｉ／ＴｉＮのバリアメタルを介してＡｌ−Ｃｕ膜を積層し、さらにこの上層にＴｉＮ膜を積層した構造が用いられる。後述する上部の第２、第３の配線層についても、同様の配線材料が用いられる。
【００２７】
次に、前記第１の配線層１４上及び第１の層間絶縁膜１３上に、プラズマ酸化膜１５ａを膜厚１００ｎｍ〜２００ｎｍ程度堆積する。このプラズマ酸化膜１５ａ上に、ＴＥＯＳ酸化膜１５ｂを堆積する。ここで、プラズマ酸化膜１５ａの膜厚を１００ｎｍ〜２００ｎｍとするのは、１００ｎｍ未満では水分などに対する拡散防止効果が不十分となり、一方２００ｎｍを超えると被覆性が悪くなってボイドが発生しやすくなるためである。また、このプラズマ酸化膜１５ａは、第１の配線層１４の側面にも２０ｎｍ程度以上堆積させることが好ましい。このため、第１の配線層１４の側面にも、２０ｎｍ程度以上の厚みが得られるような膜厚のプラズマ酸化膜１５ａを形成する。
【００２８】
具体的には、プラズマ酸化膜１５ａは、少なくともＳｉＨ４とＮ２Ｏのガスを含有する混合ガスを原料ガスとして用いたプラズマＣＶＤにより、第１の配線層１４の段差を表面に反映させた状態で膜厚１５０ｎｍ程度堆積する。また、ＴＥＯＳ酸化膜１５ｂは、Ｓｉ（ＯＣ２Ｈ５）４）＋Ｆ２の原料ガスを用いたＣＶＤにより、膜厚１２００ｎｍ程度堆積する。これにより、ＴＥＯＳ系酸化膜１５ｂは、成膜時にフッ素を５×１０２０atoms/cm３以上の濃度で取り込んだ膜となる。
【００２９】
続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法により、ＴＥＯＳ酸化膜１５ｂの表面の凹凸を削り、膜厚が４５０ｎｍになるまで平坦化する。２層以上の多層配線構造を有するデバイスでは、上層に形成する配線層への影響を考慮し、層間絶縁膜は平坦にしておく必要があるためである。この平坦化方法としては、ＣＭＰ法の他に、レジストを塗布してエッチバックする手法等、その他の手法を用いてもよい。
【００３０】
配線の微細化に伴い、第１の配線層１４のピッチが狭くなると、その上に形成される層間絶縁膜の被覆形状も劣化し、ボイドが発生しやすくなる。この第１の実施の形態において、フッ素を５×１０２０atoms/cm３以上の高濃度に含有する条件にてＴＥＯＳ酸化膜１５ｂを成膜するのは、フッ素濃度が１×１０２０atoms/cm３以下のＴＥＯＳ酸化膜と比較して、膜のステップカバレージが優れているためである。これにより、微細化に伴う形状劣化を改善することを意図している。さらに、好ましいＴＥＯＳ酸化膜１５ｂ中のフッ素濃度は、成膜時において１×１０２１atoms/cm３程度である。
【００３１】
前記プラズマ酸化膜１５ａは、ＴＥＯＳ酸化膜１５ｂに比べてガス透過性の低い緻密な膜であるが、ステップカバレージがあまりよくないために、厚く積むことができない。したがって、プラズマ酸化膜１５ａに重ねてＴＥＯＳ酸化膜１５ｂを堆積することにより、膜厚を稼ぎ、かつ平坦化している。さらに、プラズマ酸化膜１５ａは、誘電率が高いために、これだけでは配線間の容量が大きくなり、高速化に不利である。この点から、上下に電極配線を有する層間絶縁膜として、誘電率の低いＴＥＯＳ酸化膜１５ｂを用いることが有効である。
【００３２】
前記ＴＥＯＳ酸化膜１５ｂを平坦化した後、例えば３００℃〜４５０℃でアニールする。続いて、図２に示すように、ＴＥＯＳ酸化膜１５ｂ上に、プラズマ酸化膜１５ｃを前記プラズマ酸化膜１５ａと同様の条件で、膜厚５００ｎｍ程度堆積する。前述したように、プラズマ酸化膜１５ｃは、ステップカバレージが悪い。しかし、ＴＥＯＳ酸化膜１５ｂによって下地が平坦化されているため、この工程では水素拡散防止用として十分な膜厚を、欠陥を生じることなく形成することができる。
【００３３】
以上のようにして、下から順位にプラズマ酸化膜１５ａ、ＴＥＯＳ酸化膜１５ｂ、及びプラズマ酸化膜１５ｃを積層した３層構造の第２の層間絶縁膜１５を形成する。
【００３４】
その後、第１の配線層１４と、第２の層間絶縁膜１５上に形成される第２の配線層１６との間の電気的接続を行うために、第２の層間絶縁膜１５にビアを開孔し、ビアプラグを形成する。なお、図面ではビア及びビアプラグは省略している。続いて、第２の層間絶縁膜１５上に、Ａｌなどの配線材料膜を膜厚６００ｎｍ堆積し、パターニングして第２の配線層１６を形成する。
【００３５】
次に、図３に示すように、ＴＥＯＳ酸化膜１７ｂを堆積する。そして、このＴＥＯＳ酸化膜１７ｂを例えばＣＭＰ法により平坦化し、さらに３００℃〜４５０℃でアニール処理する。この平坦化は、図４に示すように、ＴＥＯＳ酸化膜１７ｂの表面の凹凸を削り、第２の配線層１６上のＴＥＯＳ酸化膜１７ｂの膜厚が６００ｎｍ程度となるまで平坦化する。この平坦化方法としては、前述と同様にＣＭＰ法の他に、レジストを塗布してエッチバックする手法等、その他の手法を用いてもよい。
【００３６】
続いて、図５に示すように、ＴＥＯＳ酸化膜１７ｂ上に、プラズマ酸化膜１７ｃを、前記プラズマ酸化膜１５ｃと同様の条件で、５００ｎｍ程度堆積する。その後、第２の配線層１６と第３の配線層１８との間で電気的な接続を行うために、前記ＴＥＯＳ酸化膜１７ｂ、プラズマ酸化膜１７ｃの２層からなる多層絶縁膜にビア孔を開孔し、ビアプラグを形成する。なお、図面ではビア及びビアプラグは省略している。
【００３７】
その後、図１に示すように、プラズマ酸化膜１７ｃ上に、Ａｌなどの配線材料膜を膜厚６００ｎｍ堆積し、パターニングして第３の配線層１８を形成する。前記第３の配線層１８上及びプラズマ酸化膜１７ｃ上に、ＴＥＯＳ酸化膜１９ａを膜厚３００ｎｍ程度堆積し、さらにこのＴＥＯＳ酸化膜１９ａ上にＳｉＮ膜１９ｂを６００ｎｍ程度堆積する。その後の工程では、前記ＴＥＯＳ酸化膜１９ａとＳｉＮ膜１９ｂを選択的にエッチングしてパッド部を開孔するなど、通常用いられる製造方法に従って半導体装置を製造する。
【００３８】
この実施の形態の半導体装置においては、第１の配線層１４と第２の配線層１６との間の第２の層間絶縁膜１５は、プラズマ酸化膜１５ａ、ＴＥＯＳ酸化膜１５ｂ、及びプラズマ酸化膜１５ｃの３層構造を有する絶縁膜である。また、第２の配線層１６と第３の配線層１８との間の第３の層間絶縁膜１７は、ＴＥＯＳ酸化膜１７ｂ、プラズマ酸化膜１７ｃの２層構造を有する絶縁膜である。
【００３９】
３層構造を有する第２の層間絶縁膜１５のうち、一番下層のプラズマ酸化膜１５ａは、その上層から、特にＴＥＯＳ酸化膜１５ｂからの水分が不揮発性メモリセルへ拡散するのを防止する働きを有している。水分の拡散防止のためには、プラズマ酸化膜１５ａの膜厚は、１００ｎｍ〜２００ｎｍ程度必要である。
【００４０】
また、３層構造の最上層のプラズマ酸化膜１５ｃは、その上層から、特にパシベーション膜１９の構成膜であるシリコン窒化膜１９ｂからの水素が不揮発性メモリセル１２へ拡散するのを防止する働きを有している。水素の拡散防止のためには、プラズマ酸化膜１５ｃの膜厚は、２００ｎｍ以上であることが望ましく、またその後の工程を考慮して、実用上６００ｎｍ以下の範囲に設定するのがよい。
【００４１】
前記第３の層間絶縁膜１７は、ＴＥＯＳ酸化膜１７ｂ、プラズマ酸化膜１７ｃの２層構造を有する絶縁膜であり、ＴＥＯＳ酸化膜１７ｂの下には、上層から、特にＴＥＯＳ酸化膜１７ｂからの水分の拡散を防止するためのプラズマ系シリコン酸化膜が形成されていない。しかし、この実施の形態においては、その下層のプラズマ酸化膜１５ａ、１５ｃがその機能を代わりに果たすことができるので問題はない。また、プラズマ酸化膜１７ｃは、パシベーション膜１９であるシリコン窒化膜１９ｂから拡散する水素がその下層に拡散するのを防止する働きを有している。
【００４２】
また、前述したように、第１の配線層１４上及び第１の層間絶縁膜１３上に形成されるプラズマ酸化膜１５ａは、１００ｎｍ〜２００ｎｍ程度の膜厚を有している。図６は、プラズマ酸化膜の膜厚と水分透過量との関係を示す図である。この図６から解るように、プラズマ酸化膜の膜厚を１００ｎｍ〜２００ｎｍ程度にすれば、このプラズマ酸化膜１５ａを透過する水分を十分に減らすことができる。
【００４３】
また、第２の層間絶縁膜１５として、最上層に形成されるプラズマ酸化膜１５ｃは、５００ｎｍ程度の膜厚を有している。図７は、プラズマ酸化膜の膜厚と水素透過量との関係を示す図である。この図７から解るように、プラズマ酸化膜の膜厚を５００ｎｍ程度にすれば、このプラズマ系シリコン酸化膜１５ｃを透過する水素を十分に減らすことができる。
【００４４】
以上説明したようにこの第１の実施の形態によれば、不揮発性メモリセル領域への水分や水素の拡散を十分に防止することができ、信頼性の高い不揮発性メモリデバイスを得ることが可能となる。
【００４５】
なお、この第１の実施の形態は、３層電極配線構造を有する２層ゲート型不揮発性メモリを例にして説明したが、４層以上のｎ層多層電極配線構造のデバイスにおいても同様の効果を実現することができる。ｎ＝４、５、６、…、ｎを示す。すなわち、下層から（ｎ−１）層目の電極配線層とｎ層目の電極配線層との間の絶縁膜を、下から、ＴＥＯＳ系シリコン酸化膜、プラズマ系シリコン酸化膜の２層構造にし、少なくとも下層から第１層目の電極配線層と第２層目の電極配線層との間の絶縁膜を、下から、プラズマ系シリコン酸化膜、ＴＥＯＳ系シリコン酸化膜、プラズマ系シリコン酸化膜の３層構造にすることにより、この第１の実施の形態と同様の効果を実現することができる。
【００４６】
［第２の実施形態］
次に、この発明の第２の実施の形態の半導体装置について説明する。ここでも、浮遊ゲートと制御ゲートを有する積層ゲート型の不揮発性メモリで、３層の配線層を有する半導体装置を例に取り、その構成を述べる。この半導体装置は、前記第１の実施の形態における第２の層間絶縁膜１５のプラズマ系シリコン酸化膜１５ｃを削除したものであり、その他の主な構成は第１の実施の形態と同様である。
【００４７】
図８は、第２の実施の形態の半導体装置の構造を示す断面図である。
【００４８】
図８に示すように、前記第１の実施の形態と同様に、半導体基板１１上には、不揮発性メモリセル１２、第１の層間絶縁膜１３（例えば、ＢＰＳＧ膜）が形成され、さらにこの第１の層間絶縁膜１３上には、第１の配線層１４（例えば、Ａｌ配線）が形成されている。
【００４９】
第１の配線層１４上及び第１の層間絶縁膜１３上には、第２の層間絶縁膜１５として、下から順にプラズマＳｉＨ４系シリコン酸化膜１５ａ、ＴＥＯＳ系シリコン酸化膜１５ｂが形成されている。
【００５０】
さらに、前記ＴＥＯＳ酸化膜１５ｂ上には、第２の配線層１６として、例えばＡｌ配線が形成されている。第２の配線層１６上及びＴＥＯＳ酸化膜１５ｂ上には、第３の層間絶縁膜１７として、下から順にＴＥＯＳ系シリコン酸化膜１７ｂ、プラズマＳｉＨ４系シリコン酸化膜１７ｃが形成されている。
【００５１】
前記プラズマ系シリコン酸化膜１７ｃ上には、第３の配線層１８として、例えばＡｌ配線が形成されている。第３の配線層１８上及びプラズマ酸化膜１７ｃ上には、パシベーション膜１９として、下から順にＴＥＯＳ系シリコン酸化膜１９ａ、シリコン窒化膜（ＳｉＮ膜）１９ｂが形成されている。
【００５２】
次に、前記第２の実施の形態の半導体装置の製造方法について説明する。
【００５３】
図９〜図１３は、前記半導体装置の製造方法を示す各工程における断面図である。
【００５４】
図９に示すように、前記第１の実施の形態と同様に、まず半導体基板１１に、不揮発性メモリセル１２、第１の層間絶縁膜１３（例えば、ＢＰＳＧ膜）を形成し、さらにこの第１の層間絶縁膜１３上に第１の配線層１４（例えば、Ａｌ配線）を形成する。続いて、前記第１の配線層１４上及び第１の層間絶縁膜１３上に、プラズマ酸化膜１５ａを膜厚１００ｎｍ〜２００ｎｍ程度堆積する。好ましくは、このプラズマ酸化膜１５ａの膜厚は１５０ｎｍ程度にする。さらに、前記プラズマ酸化膜１５ａ上に、ＴＥＯＳ酸化膜１５ｂを膜厚１２００ｎｍ程度堆積する。ここまでの工程は、前記第１の実施の形態と同様である。
【００５５】
次に、例えばＣＭＰ（Chemical Mechanical Polishing）法により、ＴＥＯＳ酸化膜１５ｂの表面の凹凸を削り、第１の配線層１４上のＴＥＯＳ酸化膜１５ｂの膜厚が６００ｎｍになるまで平坦化する。
【００５６】
前記プラズマ酸化膜１５ａは、前記第１の実施の形態と同様に、ＴＥＯＳ酸化膜１５ｂに比べてガス透過性の低い緻密な膜であるが、ステップカバレージがあまりよくないために、厚く積むことができない。したがって、プラズマ酸化膜１５ａに重ねてＴＥＯＳ酸化膜１５ｂを堆積することにより、膜厚を稼ぎ、かつ平坦化している。さらに、プラズマ酸化膜１５ａは、誘電率が高いために、これだけでは配線間の容量が大きくなり、高速化に不利である。この点から、上下に電極配線を有する層間絶縁膜として、誘電率の低いＴＥＯＳ酸化膜１５ｂを用いることが有効である。前記ＴＥＯＳ酸化膜１５ｂを平坦化した後、例えば３００℃〜４５０℃でアニールする。以上のようにして、下から順位にプラズマ酸化膜１５ａ、ＴＥＯＳ酸化膜１５ｂを積層した２層構造の第２の層間絶縁膜１５を形成する。
【００５７】
その後、第１の配線層１４と、第２の層間絶縁膜１５上に形成される第２の配線層１６との間の電気的接続を行うために、第２の層間絶縁膜１５にビアを開孔し、ビアプラグを形成する。なお、図面ではビア及びビアプラグは省略している。続いて、第２の層間絶縁膜１５上に、Ａｌなどの配線材料膜を膜厚４００ｎｍ堆積し、図１０に示すように、パターニングして第２の配線層１６を形成する。
【００５８】
次に、図１１に示すように、ＴＥＯＳ酸化膜１７ｂを堆積し、このＴＥＯＳ酸化膜１７ｂを例えばＣＭＰ法により平坦化し、さらにアニール処理する。この平坦化は、図１２に示すように、ＴＥＯＳ酸化膜１７ｂの表面の凹凸を削り、第２の配線層１６上のＴＥＯＳ酸化膜１７ｂの膜厚が６００ｎｍ程度となるまで平坦化する。この平坦化方法としては、前述と同様にＣＭＰ法の他に、レジストを塗布してエッチバックする手法等、その他の手法を用いてもよい。
【００５９】
続いて、図１３に示すように、ＴＥＯＳ系酸化膜１７ｂ上に、プラズマ酸化膜１７ｃを、前記プラズマ酸化膜１５ｃと同様の条件で５００ｎｍ程度堆積する。その後、第２の配線層１６と第３の配線層１８との間で電気的な接続を行うために、前記ＴＥＯＳ酸化膜１７ｂ、プラズマ酸化膜１７ｃの２層からなる多層絶縁膜にビア孔を開孔し、ビアプラグを形成する。なお、図面ではビア及びビアプラグは省略している。
【００６０】
その後、図８に示すように、プラズマ酸化膜１７ｃ上に、Ａｌなどの配線材料膜を膜厚６００ｎｍ堆積し、パターニングして第３の配線層１８を形成する。前記第３の配線層１８上及びプラズマ酸化膜１７ｃ上に、ＴＥＯＳ酸化膜１９ａを膜厚３００ｎｍ程度堆積する。さらに、このＴＥＯＳ酸化膜１９ａ上にＳｉＮ膜１９ｂを６００ｎｍ程度堆積する。その後の工程では、前記ＴＥＯＳ酸化膜１９ａとＳｉＮ膜１９ｂを選択的にエッチングしてパッド部を開孔するなど、通常用いられる製造方法に従って半導体装置を製造する。
【００６１】
この実施の形態の半導体装置においては、第１の配線層１４と第２の配線層１６との間の第２の層間絶縁膜１５は、プラズマ酸化膜１５ａ、ＴＥＯＳ酸化膜１５ｂの２層構造を有する絶縁膜である。また、第２の配線層１６と第３の配線層１８との間の第３の層間絶縁膜１７は、ＴＥＯＳ酸化膜１７ｂ、プラズマ酸化膜１７ｃの２層構造を有する絶縁膜である。
【００６２】
２層構造を有する第２の層間絶縁膜１５のうち、下層のプラズマ酸化膜１５ａは、その上層から、特にＴＥＯＳ酸化膜１５ｂ、ＴＥＯＳ酸化膜１７ｂからの水分が不揮発性メモリセルへ拡散するのを防止する働きを有している。水分の拡散防止のためには、プラズマ酸化膜１５ａの膜厚は、１００ｎｍ〜２００ｎｍ程度必要である。
【００６３】
前記第３の層間絶縁膜１７は、ＴＥＯＳ酸化膜１７ｂ、プラズマ酸化膜１７ｃの２層構造を有する絶縁膜であり、ＴＥＯＳ酸化膜１７ｂの下には、上層から、特にＴＥＯＳ酸化膜１７ｂからの水分の拡散を防止するためのプラズマ系シリコン酸化膜が形成されていない。しかし、この実施の形態においては、前述したように、その下層のプラズマ酸化膜１５ａがその機能を代わりに果たすことができるので問題はない。
【００６４】
さらに、プラズマ酸化膜１７ｃは、パシベーション膜１９であるシリコン窒化膜１９ｂから拡散する水素がその下層に拡散するのを防止する働きを有している。水素の拡散防止のためには、プラズマ酸化膜１７ｃの膜厚は、２００ｎｍ以上であることが望ましく、またその後の工程を考慮して、実用上６００ｎｍ以下の範囲に設定するのがよい。
【００６５】
また、前述したように、第１の配線層１４上及び第１の層間絶縁膜１３上に形成されるプラズマ酸化膜１５ａの膜厚を１００ｎｍ〜２００ｎｍ程度にすれば、図６から解るように、プラズマ酸化膜１５ａを透過する水分を十分に減らすことができる。また、第３の層間絶縁膜１７として、上層に形成されるプラズマ酸化膜１７ｃの膜厚を５００ｎｍ程度にすれば、図７から解るように、プラズマ酸化膜１７ｃを透過する水素を十分に減らすことができる。
【００６６】
以上説明したようにこの第２の実施の形態によれば、不揮発性メモリセル領域への水分や水素の拡散を十分に防止することができ、信頼性の高い不揮発性メモリデバイスを得ることが可能となる。
【００６７】
なお、この第２の実施の形態は、３層電極配線構造を有する２層ゲート型不揮発性メモリを例にして説明したが、４層以上のｎ層多層電極配線構造のデバイスにおいても同様の効果を実現することができる。ｎ＝４、５、６、…、ｎを示す。すなわち、下層から（ｎ−１）層目の電極配線層とｎ層目の電極配線層との間の絶縁膜を、下から、ＴＥＯＳ系シリコン酸化膜、プラズマ系シリコン酸化膜の２層構造にし、少なくとも下層から第１層目の電極配線層と第２層目の電極配線層との間の絶縁膜を、下から、プラズマ系シリコン酸化膜、ＴＥＯＳ系シリコン酸化膜の２層構造にすることにより、この第２の実施の形態と同様の効果を実現することができる。
【００６８】
［第３の実施形態］
次に、この発明の第３の実施の形態の半導体装置について説明する。ここでも、浮遊ゲートと制御ゲートを有する積層ゲート型の不揮発性メモリで、３層の配線層を有する半導体装置を例に取り、その構成を述べる。この半導体装置は、前記第１の実施の形態における第３の層間絶縁膜１７のプラズマ系シリコン酸化膜１７ｃを削除したものであり、その他の主な構成は第１の実施の形態と同様である。
【００６９】
図１４は、第３の実施の形態の半導体装置の構造を示す断面図である。
【００７０】
図１４に示すように、前記第１の実施の形態と同様に、半導体基板１１上には、不揮発性メモリセル１２、第１の層間絶縁膜１３（例えば、ＢＰＳＧ膜）が形成され、さらにこの第１の層間絶縁膜１３上には、第１の配線層１４（例えば、Ａｌ配線）が形成されている。
【００７１】
第１の配線層１４上及び第１の層間絶縁膜１３上には、第２の層間絶縁膜１５として、下から順にプラズマＳｉＨ４系シリコン酸化膜１５ａ、ＴＥＯＳ系シリコン酸化膜（Tetraethyl Orthosilicate Gas:Ｓｉ（ＯＣ２Ｈ５）４）１５ｂ、及びプラズマＳｉＨ４系シリコン酸化膜１５ｃが形成されている。
【００７２】
さらに、前記プラズマ系シリコン酸化膜１５ｃ上には、第２の配線層１６として、例えばＡｌ配線が形成されている。第２の配線層１６上及びプラズマ酸化膜１５ｃ上には、第３の層間絶縁膜１７として、ＴＥＯＳ系シリコン酸化膜１７ｂが形成されている。
【００７３】
前記ＴＥＯＳ酸化膜１７ｂ上には、第３の配線層１８として、例えばＡｌ配線が形成されている。第３の配線層１８上及びＴＥＯＳ酸化膜１７ｂ上には、パシベーション膜１９として、下から順にＴＥＯＳ系シリコン酸化膜１９ａ、シリコン窒化膜（ＳｉＮ膜）１９ｂが形成されている。
【００７４】
次に、前記第３の実施の形態の半導体装置の製造方法について説明する。
【００７５】
図１５〜図１７は、前記半導体装置の製造方法を示す各工程における断面図である。
【００７６】
図１５に示すように、前記第１の実施の形態と同様に、まず半導体基板１１に、不揮発性メモリセル１２、第１の層間絶縁膜１３（例えば、ＢＰＳＧ膜）を形成し、さらにこの第１の層間絶縁膜１３上に第１の配線層１４（例えば、Ａｌ配線）を形成する。続いて、前記第１の配線層１４上及び第１の層間絶縁膜１３上に、プラズマ酸化膜１５ａを膜厚１００ｎｍ〜２００ｎｍ程度堆積する。好ましくは、このプラズマ酸化膜１５ａの膜厚は１５０ｎｍ程度にする。
【００７７】
さらに、このプラズマ酸化膜１５ａ上に、ＴＥＯＳ酸化膜１５ｂを堆積する。このＴＥＯＳ酸化膜１５ｂを、例えばＣＭＰ法により平坦化し、さらにアニール処理する。前記ＴＥＯＳ酸化膜１５ｂ上に、プラズマ酸化膜１５ｃを前記プラズマ酸化膜１５ａと同様の条件で、５００ｎｍ程度堆積する。以上のようにして、下から順位にプラズマ酸化膜１５ａ、ＴＥＯＳ酸化膜１５ｂ、及びプラズマ酸化膜１５ｃを積層した３層構造の第２の層間絶縁膜１５を形成する。
【００７８】
その後、第２の層間絶縁膜１５に、ビアを開孔し、ビアプラグを形成する。第２の層間絶縁膜１５上に、Ａｌなどの配線材料膜を膜厚６００ｎｍ堆積し、パターニングして第２の配線層１６を形成する。ここまでの工程は、前記第１の実施の形態と同様である。
【００７９】
次に、図１６に示すように、ＴＥＯＳ酸化膜１７ｂを堆積する。このＴＥＯＳ酸化膜１７ｂを、例えばＣＭＰ法により平坦化し、さらにアニール処理する。この平坦化では、図１７に示すように、ＴＥＯＳ酸化膜１７ｂの表面の凹凸を削り、第２の配線層１６上のＴＥＯＳ酸化膜１７ｂの膜厚が１０００ｎｍ程度となるまで平坦化する。この平坦化方法としては、前述と同様にＣＭＰ法の他に、レジストを塗布してエッチバックする手法等、その他の手法を用いてもよい。
【００８０】
その後、第２の配線層１６と第３の配線層１８との間で電気的な接続を行うために、前記ＴＥＯＳ酸化膜１７ｂからなる層間絶縁膜にビア孔を開孔し、ビアプラグを形成する。なお、図面ではビア及びビアプラグは省略している。さらに、図１４に示すように、ＴＥＯＳ酸化膜１７ｂ上に、Ａｌなどの配線材料膜を膜厚６００ｎｍ堆積し、パターニングして第３の配線層１８を形成する。
【００８１】
前記第３の配線層１８上及びＴＥＯＳ酸化膜１７ｂ上に、ＴＥＯＳ酸化膜１９ａを膜厚３００ｎｍ程度堆積し、さらにこのＴＥＯＳ酸化膜１９ａ上にＳｉＮ膜１９ｂを６００ｎｍ程度堆積する。その後の工程では、前記ＴＥＯＳ酸化膜１９ａとＳｉＮ膜１９ｂを選択的にエッチングしてパッド部を開孔するなど、通常用いられる製造方法に従って半導体装置を製造する。
【００８２】
この実施の形態の半導体装置においては、第１の配線層１４と第２の配線層１６との間の第２の層間絶縁膜１５は、プラズマ酸化膜１５ａ、ＴＥＯＳ酸化膜１５ｂ、及びプラズマ酸化膜１５ｃの３層構造を有する絶縁膜である。また、第２の配線層１６と第３の配線層１８との間の第３の層間絶縁膜１７は、ＴＥＯＳ酸化膜１７ｂの１層構造からなる絶縁膜である。
【００８３】
３層構造を有する第２の層間絶縁膜１５のうち、一番下層のプラズマ酸化膜１５ａは、その上層から、特にＴＥＯＳ酸化膜１５ｂからの水分が不揮発性メモリセルへ拡散するのを防止する働きを有している。水分の拡散防止のためには、プラズマ酸化膜１５ａの膜厚は、１００ｎｍ〜２００ｎｍ程度必要である。
【００８４】
また、３層構造の最上層のプラズマ酸化膜１５ｃは、その上層から、特にパシベーション膜１９の構成膜であるシリコン窒化膜１９ｂからの水素が不揮発性メモリセル１２へ拡散するのを防止する働きを有している。水素の拡散防止のためには、プラズマ酸化膜１５ｃの膜厚は、２００ｎｍ以上であることが望ましく、またその後の工程を考慮して、実用上６００ｎｍ以下の範囲に設定するのがよい。さらに、プラズマ酸化膜１５ｃは、ＴＥＯＳ酸化膜１７ｂからの水分が不揮発性メモリセルへ拡散するのを防止する働きも有している。
【００８５】
また、前述したように、第１の配線層１４上及び第１の層間絶縁膜１３上に形成されるプラズマ酸化膜１５ａの膜厚を１００ｎｍ〜２００ｎｍ程度にすれば、図６から解るように、プラズマ酸化膜１５ａを透過する水分を十分に減らすことができる。また、プラズマ酸化膜１５ｃの膜厚を５００ｎｍ程度にすれば、図７から解るように、プラズマ酸化膜１５ｃを透過する水素を十分に減らすことができる。
【００８６】
以上説明したようにこの第３の実施の形態によれば、不揮発性メモリセル領域への水分や水素の拡散を十分に防止することができ、信頼性の高い不揮発性メモリデバイスを得ることが可能となる。
【００８７】
なお、この第３の実施の形態は、３層電極配線構造を有する２層ゲート型不揮発性メモリを例にして説明したが、４層以上のｎ層多層電極配線構造のデバイスにおいても同様の効果を実現することができる。ｎ＝４、５、６、…、ｎを示す。すなわち、下層から（ｎ−１）層目の電極配線層とｎ層目の電極配線層との間の絶縁膜を、ＴＥＯＳ系シリコン酸化膜の１層構造にし、少なくとも下層から第１層目の電極配線層と第２層目の電極配線層との間の絶縁膜を、下から、プラズマ系シリコン酸化膜、ＴＥＯＳ系シリコン酸化膜、及びプラズマ系シリコン酸化膜の３層構造にすることにより、この第３の実施の形態と同様の効果を実現することができる。
【００８８】
【発明の効果】
以上説明したように、この発明によれば、電極配線層間の層間絶縁膜のうち、少なくとも最下層をプラズマ酸化膜等の緻密な絶縁膜で形成することにより、上層から下層の回路素子領域へ水分が拡散するのを防止できる。また、層間絶縁膜として、ＴＥＯＳ膜等の平坦化絶縁膜を形成し、この平坦化絶縁膜上にプラズマ酸化膜のように緻密で、前記最下層のプラズマ酸化膜より膜厚が厚い絶縁膜を形成することにより、プラズマ窒化膜を含むパシベーション膜からの水素が下層の不揮発性メモリセル等の回路素子領域へ拡散するのを防止できる。これらの効果により、不揮発性メモリセル等の特性を維持して高信頼性を実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体装置の構造を示す断面図である。
【図２】第１の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図３】第１の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図４】第１の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図５】第１の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図６】プラズマ酸化膜の膜厚と水分透過量との関係を示す図である。
【図７】プラズマ酸化膜の膜厚と水素透過量との関係を示す図である。
【図８】第２の実施の形態の半導体装置の構造を示す断面図である。
【図９】第２の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図１０】第２の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図１１】第２の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図１２】第２の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図１３】第２の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図１４】第３の実施の形態の半導体装置の構造を示す断面図である。
【図１５】第３の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図１６】第３の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図１７】第３の実施の形態の半導体装置の製造方法を示す各工程における断面図である。
【図１８】従来の半導体装置の構造を示す断面図である。
【図１９】従来の別の半導体装置の構造を示す断面図である。
【符号の説明】
１１…半導体基板
１２…不揮発性メモリセル
１２ａ…ゲート絶縁膜
１２ｂ…浮遊ゲート
１２ｃ…制御ゲート
１２ｄ…ソースあるいはドレインの拡散層
１３…第１の層間絶縁膜
１４…第１の配線層
１５…第２の層間絶縁膜
１５ａ…プラズマＳｉＨ４系シリコン酸化膜（プラズマ酸化膜）
１５ｂ…ＴＥＯＳ系シリコン酸化膜（Tetraethyl Orthosilicate Gas:Ｓｉ（ＯＣ２Ｈ５）４）（ＴＥＯＳ酸化膜）
１５ｃ…プラズマＳｉＨ４系シリコン酸化膜
１６…第２の配線層
１７…第３の層間絶縁膜
１７ｂ…ＴＥＯＳ酸化膜
１７ｃ…プラズマ酸化膜
１７ｃが形成されている。
１８…第３の配線層
１９…パシベーション膜
１９ａ…ＴＥＯＳ酸化膜
１９ｂ…シリコン窒化膜（ＳｉＮ膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0004031158.tif 000011
【図１１】
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【図１２】
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【図１３】
0004031158.tif 000014
【図１４】
0004031158.tif 000015
【図１５】
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【図１６】
0004031158.tif 000017
【図１７】
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【図１８】
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【図１９】
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