(57)【特許請求の範囲】
【請求項１】
第１および第２の電源ノードからそれぞれ第１および第２の電源電圧を受け、入力ノードに与えられた２値信号を格納する記憶回路、
前記入力ノードに結合される第１の導通ノードと、他回路からの信号を受けるコントロールゲートと、第３の電源ノードからの第３の電源電圧を受ける第２の導通ノードとを有するトランジスタ素子、および
前記第１および第２の電源ノードの電位差を、第１の動作モードの方が前記第１の動作モードと異なる第２の動作モードよりも小さく、さらに、前記第２および第３の電源電圧の差を、前記第１の動作モードの方が前記第２の動作モードよりも大きくする電源制御回路を備える、半導体装置。
【請求項２】
前記第３の電源電圧は、前記第１の動作モード時に前記第１および第２の電源電圧の間の中間電圧レベルに設定される、請求項１記載の半導体装置。
【請求項３】
前記第３の電源電圧は、前記第１の動作モード時に前記第２の動作モード時の前記第１の電源電圧レベル以下のレベルに設定される、請求項１記載の半導体装置。
【請求項４】
前記第２の電源電圧は、前記第１の動作モード時に、前記第１および第２の電源電圧の間の中間電圧レベルに設定される、請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体回路装置に関し、特に、入力信号に論理処理を施す論理回路装置に関する。より特定的には、この発明は、低電源電圧下でも高速かつ正確に動作する半導体論理回路装置に関する。
【０００２】
【従来の技術】
近年の大規模の集積回路においては、構成要素であるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のサイズが縮小される。この縮小されたＭＯＳトランジスタの耐圧特性を保証するために、動作電源電圧が低くされる。この動作電源電圧を低くすることにより、また、信号線の充放電電流量が低減されて消費電流が低減される。また加えて、内部信号の振幅も小さくなるため、高速で信号を伝達することができ、高速動作が実現される。
【０００３】
動作電源電圧が低くされる場合、ＭＯＳトランジスタのサイズも縮小され、応じてゲート絶縁膜の膜厚も薄くされる。このＭＯＳトランジスタのサイズの縮小は、一般にスケーリング則と呼ばれる規則に従って行なわれる。しかしながら、ＭＯＳトランジスタのしきい値電圧は、スケーリング則に沿って動作電源電圧の低下とともにその絶対値を小さくすることはできない。しきい値電圧は、チャネル幅が一定のときに、一定のドレイン電流を流すゲート−ソース間電圧である。ゲート−ソース間電圧Ｖｇｓが０Ｖであっても、サブスレッショルド電流が流れる。このサブスレッショルド電流は、しきい値電圧の絶対値が小さくなるほど大きくなる。したがって、ＭＯＳトランジスタのしきい値電圧の絶対値を、電源電圧の低下に合わせて小さくした場合、サブスレッショルド電流が大きくなり、スタンバイ状態時における消費電流が増大するという問題が生じる。
【０００４】
このようなサブスレッショルドリーク電流の問題を解消するために、たとえば階層電源と呼ばれるリーク電流防止回路が提案されている。
【０００５】
図２６は、従来の階層電源構成を有する半導体装置の構成を示す図である。図２６において、従来の半導体装置は、電源電圧ＶＣＣを伝達する主電源線１０００と、接地電圧ＧＮＤを伝達する主接地線１００２と、主電源線１０００にスイッチングトランジスタ１００３を介して結合される副電源線１００４と、主接地線１００２にスイッチングトランジスタ１００５を介して結合される副接地線１００６を含む。スイッチングトランジスタ１００３は、動作サイクル規定信号ＺＡＣＴが活性状態（Ｌレベル）のときに導通し、またスイッチングトランジスタ１００５は、動作サイクル規定信号ＡＣＴが活性状態のＨレベルのときに導通する。
【０００６】
この半導体装置は、さらに、論理回路として、２段の縦続接続されるインバータ１０１０および１０１２を含む。インバータ１０１０および１０１２は、同一構成を有し、ｐチャネルＭＯＳトランジスタＰＴａおよびｎチャネルＭＯＳトランジスタＮＴａを含む。インバータ１０１０は、スタンバイサイクル時（動作サイクル規定信号ＺＡＣＴおよびＡＣＴがともに非活性状態のとき）、その入力信号ＩＮがＬレベルに設定される。インバータ１０１０においては、ｐチャネルＭＯＳトランジスタＰＴａのソースが主電源線１０００に結合され、ｎチャネルＭＯＳトランジスタＮＴａのソースが副接地線１００６に結合される。一方、インバータ１０１２は、副電源線１００４および主接地線１００２上の電圧をそれぞれ動作電源電圧として受ける。入力信号ＩＮが変化するアクティブサイクル時においては、動作サイクル規定信号ＺＡＣＴおよびＡＣＴが活性状態にあり、スイッチングトランジスタ１００３および１００５は導通状態となり、副電源線１００４が主電源線１０００に結合され、また、副接地線１００６が主接地線１００２に結合される。したがって、副電源線１００４上の電圧レベルは電源電圧ＶＣＣレベルとなり、また副接地線１００６上の電圧は接地電圧ＧＮＤレベルとなる。ＭＯＳトランジスタＰＴａおよびＮＴａのしきい値電圧の絶対値を小さくすることにより、これらのインバータ１０１０および１０１２は、高速で動作し、入力信号ＩＮに応じて出力信号を出力する。
【０００７】
スタンバイサイクル時においては、入力信号ＩＮが、Ｌレベルに固定され、インバータ１０１０の出力信号がＨレベルに固定される。このスタンバイサイクルにおいては、動作サイクル規定信号ＺＡＣＴおよびＡＣＴが非活性状態となるため、スイッチングトランジスタ１００３および１００５が非導通状態となる。インバータ１０１０においては、ｐチャネルＭＯＳトランジスタＰＴａが導通状態となり、そのソースおよびドレインの電圧はともに電源電圧ＶＣＣレベルとなる。したがって、ｐチャネルＭＯＳトランジスタＰＴａにおいては、そのソースおよびドレイン電圧が同一電圧レベルとなり、リーク電流は生じない。一方、インバータ１０１０のｎチャネルＭＯＳトランジスタＮＴａにおいては、そのゲート電圧が入力信号ＩＮにより、Ｌレベルであり、サブスレッショルドリーク電流が生じる。このとき、副接地線１００６は、リーク電流によりその電圧レベルが接地電圧ＧＮＤよりも上昇する。応じて、このインバータ１０１０のｎチャネルＭＯＳトランジスタＮＴａのゲート−ソース間が逆バイアス状態に設定され（ソース電圧がゲート電圧よりも高くなる）、このサブスレッショルドリーク電流が抑制される。
【０００８】
一方、インバータ１０１２においては、その入力信号は、Ｈレベルである。したがって、インバータ１０１２内のｐチャネルＭＯＳトランジスタが非導通状態となり、リーク電流（サブスレッショルド電流）を生じさせる。しかしながら、副電源線１００４上の電圧が、リーク電流により電源電圧ＶＣＣよりも低くなる。したがって、このインバータ１０１２においても、ｐチャネルＭＯＳトランジスタのゲート−ソース間が逆バイアス状態に設定され、サブスレッショルド電流が低減される。
【０００９】
この図２６に示すような階層電源構成の場合、スタンバイサイクル時における入力信号または出力信号の電圧レベルに応じて、その電源供給ノードの接続態様が決定される。したがって、この階層電源構成では、スタンバイサイクル時における入力信号または出力信号の論理レベルを予め決定することができる場合には、論理ゲート（インバータ）の電源供給ノードの接続を決定することができる。しかしながら、ランダムロジックなどのように、スタンバイサイクル時における入力信号または出力信号の論理レベルを予め決定することができない場合、その電源ノードの接続経路は決定することができない。
【００１０】
図２７は、従来のランダムロジックの一例を示す図である。図２７において、このランダムロジックは、入力信号をバッファ処理するドライブ回路１０２０と、ドライブ回路１０２０の出力信号をクロック信号に同期してラッチし、かつ転送する転送回路１０２２と、転送回路１０２２の出力信号に所定の論理処理を行なう論理回路１０２４と、論理回路１０２４の出力信号をクロック信号に同期してラッチしかつ転送する転送回路１０２６と、転送回路１０２６の出力信号に対し所定の論理処理を施す論理回路１０２８と、論理回路１０２８の出力信号をクロック信号に同期して転送する転送回路１０３０を含む。
【００１１】
ドライブ回路１０２０は、入力信号それぞれに対応して設けられるドライバＤＲを含む。転送回路１０２２は、このドライブ回路１０２０のドライバＤＲにそれぞれ対応して設けられるフリップフロップＦ／Ｆを含む。論理回路１０２４は、ロジックＧＬ１〜ＧＬ３…を含む。論理回路１０２４のロジックＧＬ１〜ＧＬ３へ、それぞれ転送回路１０２３のフリップフロップＦ／Ｆからの出力信号が転送される。このフリップフロップＦ／ＦとロジックＧＬ１〜ＧＬ３…との接続経路は、実際に行なわれる論理処理に応じて決定される。
【００１２】
転送回路１０２６は、この論理回路１０２４のロジックＧＬ１〜ＧＬ３それぞれに対応して設けられるフリップフロップＦ／Ｆを含む。１つのロジックＧＬｉ（ｉ＝１〜３…）に対し相補信号を転送するために２つのフリップフロップＦ／Ｆが設けられる。
【００１３】
論理回路１０２８は、並列に論理処理を行なうロジックＧＬ４〜ＧＬ６、…を含む。これらのロジックＧＬ４〜ＧＬ６が、転送回路１０２６のフリップフロップＦ／Ｆの所定の出力信号を受ける。
【００１４】
転送回路１０３０は、ロジックＧＬ４〜ＧＬ６に対応して設けられるフリップフロップＦ／Ｆを含む。この転送回路１０３０においても、論理回路１０２８のロジックＧＬｊ（ｊ＝４〜６…）に対し２つのフリップフロップＦ／Ｆが設けられ、相補信号を転送する。
【００１５】
この図２７に示すランダムロジックは、論理回路１０２０および１０２８がそれぞれスタティックに論理処理を行ない、転送回路１０２２および１０２６および１０３０において、クロック信号に同期して信号の転送が行なわれる同期ロジックである。ドライブ回路１０２０から入力される信号に応じて、論理回路１０２４および１０２８の出力信号の論理レベルは変化する。特に、転送回路１０２２、１０２６および１０３０においては、それぞれラッチする信号の電圧レベル（論理レベル）が対応のロジックの出力信号に応じて異なるため、図２６のような階層電源構成を、これらの転送回路１０２２、１０２６および１０３０に適用することはできない。またこれは、論理回路１０２４および１０２８についても同様である。
【００１６】
図２８は、図２７に示すフリップフロップＦ／Ｆの構成の一例を示す図である。図２８において、フリップフロップＦ／Ｆは、クロック信号ＣＫＢがＨレベルのときに能動化され、入力信号を反転して出力するクロックトインバータ１０３２と、クロックトインバータ１０３２の出力信号を反転するインバータ１０３４と、クロック信号ＣＫがＨレベルのときに能動化され、インバータ１０３４の出力信号を反転してインバータ１０３４の入力へ伝達するクロックトインバータ１０３６と、クロック信号ＣＫに従って、インバータ１０３４の出力信号を伝達するトランスミッションゲート１０３８と、トランスミッションゲート１０３８の出力信号を反転するインバータ１０４０と、クロック信号ＣＫＢがＨレベルのときに能動化され、インバータ１０４０の出力信号を反転してインバータ１０４０の入力へ伝達するクロックトインバータ１０４２と、インバータ１０４０の出力信号を反転して出力するインバータ１０４４を含む。
【００１７】
クロック信号ＣＫおよびＣＫＢは、互いに相補なクロック信号である。クロック信号ＣＫがＨレベルのときには、クロックトインバータ１０３２および１０４２が出力ハイインピーダンス状態に設定され、一方トランスミッションゲート１０３８が導通状態となる。また、クロックトインバータ１０３６がインバータとして動作する。したがって、この状態においては、インバータ１０３４および１０３６により信号がラッチされ、このラッチ信号が、トランスミッションゲート１０３８を介してインバータ１０４０へ伝達される。インバータ１０４０の出力信号がインバータ１０４４を介して出力される。
【００１８】
クロック信号ＣＫがＬレベルになると、クロックトインバータ１０３６が出力ハイインピーダンス状態となり、一方クロックトインバータ１０３２および１０４２がインバータとして動作し、またトランスミッションゲート１０３８が非導通状態となる。したがって、インバータ１０４０および１０４２がラッチ回路を構成し、クロック信号ＣＫがＨレベルのときに与えられた信号をラッチしかつ出力する。一方、クロックトインバータ１０３２が、入力信号を反転してインバータ１０３４へ与える。トランスミッションゲート１０３８は、非導通状態であるため、単に、インバータ１０３４の出力信号が、この入力信号に応じて変化するだけである。
【００１９】
【発明が解決しようとする課題】
この図２８に示すフリップフロップＦ／Ｆは、２相のクロック信号ＣＫおよびＣＫＢに従って、与えられた信号の取込および転送を行なっている。したがって図２７に示す論理回路１０２０および１０２８の出力信号の確定タイミングが異なる場合であっても、クロック信号ＣＫおよびＣＫＢに従って順次信号を転送することができ、クロック信号に同期して、論理処理を行なうことができる。
【００２０】
しかしながら、この図２８に示すように、フリップフロップＦ／Ｆの各インバータの出力信号の論理レベルは、入力信号に応じて変化し、この入力信号の論理レベルは、予め予測することはできない。したがって、フリップフロップＦ／Ｆのスタンバイサイクル時における消費電流を低減するために、図２６に示すような階層電源構成を利用することはできない。
【００２１】
通常の動作モード時におけるスタンバイサイクル時のみならず、長期にわたって論理処理が行なわれないときに設定されるスリープモードにおいても、同様の問題が生じ、消費電流を低減することができなくなる。
【００２２】
上述のような、ランダムロジックにおいても、スタンバイサイクル時およびスリープモード時またはパワーダウンモード時における消費電流を低減するためにバルーン回路と呼ばれる不揮発性の記憶回路を別に設け、スタンバイサイクル時またはスリープモード時において、保持すべき情報を退避させて、主回路の電源を遮断する方法が提案されている（ＩＥＥＥ、ＪＳＳＣ、第３０巻、第８号、１９９８参照）。
【００２３】
この構成の場合、電源を遮断するため、電流が流れる経路は存在せず、ロジックおよびフリップフロップにおける消費電流をなくすことができる。
【００２４】
しかしながら、通常の論理処理を行なう信号経路と別に、バルーン回路を設け、別の信号経路を介して情報を退避させる必要があり、占有面積が大きくなり、またその情報退避のための制御が複雑となる。
【００２５】
このようなランダムロジックは、一般の論理処理回路に限定されず、たとえばＰＤＡ（携帯型情報端末機器）と呼ばれる機器において、長期にわたって使用されない場合、その内部回路は、スリーブモードに設定され、次の処理に備えることが行なわれる。このような携帯機器は、電池駆動であり、スリープモード時における電流をできるだけ低減することが要求される。
【００２６】
この発明の目的は、低電源電圧下においても、高速動作性能を劣化させることなく、消費電流を低減することのできる半導体回路装置を提供することである。
【００３０】
【課題を解決するための手段】
この発明の第１の観点に係る半導体装置は、第１および第２の電源ノードからそれぞれ第１および第２の電源電圧を受け、入力ノードに与えられた２値信号を格納する記憶回路と、この入力ノードに結合される第１の導通ノードと、他回路からの信号を受けるコントロールゲートと、第３の電源ノードからの第３の電源電圧を受ける第２の導通ノードとを有するトランジスタ素子と、電源制御回路とを備える。この電源制御回路は、第１および第２の電源ノードの電位差を第１の動作モードの方が第１の動作モードと異なる第２の動作モード時よりも小さくし、さらに、第２および第３の電源電圧の差を、第１の動作モードの方が前記第１の動作モードと異なる第２の動作モードよりも大きくする。
【００４８】
実際の論理処理を行なう回路部分をパストランジスタで構成することにより、パストランジスタロジックでは、単に信号の伝達が行なわれるだけであり、電源電圧の消費は行なわれず、低しきい値電圧のＭＯＳトランジスタを用いてロジックを実現することができ、ロジック部を低消費電流で高速動作させることができる。
【００４９】
また、このパストランジスタロジックの出力信号を高入力インピーダンスを有するラッチ回路へ与えることにより、パストランジスタロジックから電源供給ノードへのリーク電流は存在せず、低消費電流が実現される。
【００５０】
【発明の実施の形態】
［全体の構成］
図１は、この発明に従う半導体回路装置の全体の構成を概略的に示す図である。図１において、半導体回路装置１は、所定の論理処理を行なう論理処理回路２と、この論理処理回路２と信号の授受を行なう別回路３と、外部からのクロック信号ＣＬＫおよび動作モード指示信号（コマンド）ＣＭＤとに従って論理処理回路２および別回路３の動作を制御する主制御回路４と、この主制御回路４の制御のもとに論理処理回路２に含まれるフリップフロップの電源電圧を制御するラッチ電源制御回路５を含む。論理処理回路２は、主制御回路４から与えられるクロック信号に従って信号を伝達する同期型回路で構成される。ラッチ電源制御回路５は、この主制御回路４からのクロック信号および動作モード指示信号に従って論理処理回路２に含まれるフリップフロップの電源電圧を調整する。論理処理回路２および別回路３の電源系統は別々に設けられる。
【００５１】
図１においては、別回路３には、外部からの電源電圧Ｖｅｘが与えられ、論理処理回路２へは、電源電圧は、ラッチ電源制御回路５を介して供給される。主制御回路４およびラッチ電源制御回路５は、この外部電源電圧Ｖｅｘを受けて動作するように示す。主制御回路４およびラッチ電源制御回路５へは、また、外部電源電圧Ｖｅｘを内部で降圧する回路からの内部降圧電圧が電源電圧として供給されてもよい。
【００５２】
別回路３は、単に、信号の入出力を行なう入出力バッファ回路であってもよく、またレジスタ回路またはメモリなどの記憶ユニットであってもよい。論理処理回路２は、その用途に応じて実行すべき論理処理内容が決定される。
【００５３】
図２は、論理処理回路２の構成の一例を示す図である。図２においては、３段のパストランジスタロジック１０ａ、１０ｂ、および１０ｃと、これらのパストランジスタロジックの信号の伝達をクロック信号に同期して行なうためのフリップフロップ（Ｆ／Ｆ）１２ａおよび１２ｂを代表的に示す。パストランジスタロジック１０ａ−１０ｃの各々は、その構成は後に詳細に説明するが、相補信号を出力し、それぞれの出力部にフリップフロップ（Ｆ／Ｆ）が設けられる。パストランジスタロジック１０ａ−１０ｃは、その処理内容に応じて、予め定められた組合せのフリップフロップの出力信号を受ける。
【００５４】
フリップフロップ１２ａおよび１２ｂは、対応のパストランジスタロジックの出力信号を取込むマスタラッチと、このマスタラッチの出力信号をラッチしかつ出力するスレーブラッチを含む。これらのフリップフロップ１２ａおよび１２ｂは、ラッチ電源回路５に含まれるマスタラッチ制御回路１４およびスレーブラッチ制御回路１６の出力信号／電圧に応じて動作する。
【００５５】
パストランジスタロジック１０ａ〜１０ｃにおいては、それぞれ所定の論理がパストランジスタで実現される。パストランジスタロジックの一例を図３に示す。
【００５６】
図３（Ａ）は、２入力ＥＸＯＲゲートを示す図である。この２入力ＥＸＯＲゲート１９は、入力信号ＡｉおよびＢｉの論理レベルが一致した場合、その出力信号ＣｉをＬレベルに設定する。この図３（Ａ）に示す２入力ＥＸＯＲゲート１９は、図３（Ｂ）に示す論理ゲートと等価である。図３（Ｂ）において、この論理ゲートは、入力信号ＡｉおよびＢｉを受けるＡＮＤゲート１９ａと、入力信号ＡｉおよびＢｉを受けるＮＯＲゲート１９ｂと、ＡＮＤゲート１９ａの出力信号およびＮＯＲゲート１９ｂの出力信号を受けるＮＯＲゲート１９ｃを含む。入力信号ＡｉおよびＢｉの論理レベルが異なる場合、ＮＯＲゲート１９ｂの出力信号がＬレベルとなり、ＮＯＲゲート１９ｃが、インバータとして動作する。この場合、ＡＮＤゲート１９ａの出力信号はＬレベルとなるため、出力信号ＣｉはＨレベルとなる。一方、入力信号ＡｉおよびＢｉがともにＨレベルまたはともにＬレベルのときには、ＡＮＤゲート１９ａまたはＮＯＲゲート１９ｂの出力信号がＨレベルとなり、ＮＯＲゲート１９ｃの出力信号ＣｉはＬレベルとなる。この図３（Ｂ）に示す論理ゲートは、ＣＭＯＳゲートで構成される。
【００５７】
図３（Ｃ）は、２入力ＮＯＲゲートの構成の一例を示す図である。図３（Ｃ）において、２入力ＮＯＲゲートは、電源ノードと出力ノードＮＤ０の間に直列に接続されるｐチャネルＭＯＳトランジスタＱ１およびＱ２と、出力ノードＮＤ０と接地ノードとの間に並列に接続されるｎチャネルＭＯＳトランジスタＱ３およびＱ４を含む。ＭＯＳトランジスタＱ２およびＱ４のゲートへは入力信号Ａｉが与えられ、ＭＯＳトランジスタＱ１およびＱ３のゲートへは、入力信号Ｂｉが与えられる。入力信号ＡｉおよびＢｉの少なくとも一方がＨレベルのときには、ＭＯＳトランジスタＱ３およびＱ４の少なくとも一方が導通し、出力ノードＮＤ０は、接地電圧ＧＮＤレベルに駆動される。一方、入力信号ＡｉおよびＢｉがともにＬレベルのときには、ＭＯＳトランジスタＱ１およびＱ２が導通し、一方、ＭＯＳトランジスタＱ３およびＱ４が非導通状態となる。したがって、この状態においては出力ノードＮＤ０は電源電圧ＶＣＣレベルに駆動される。
【００５８】
図３（Ｃ）に示すように、２入力ＮＯＲゲートは、４つのＭＯＳトランジスタを必要とする。したがって図３（Ｂ）に示す論理ゲートを構成する場合、１２個のＭＯＳトランジスタが必要となる。このようなｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを用いるＣＭＯＳ論理ゲートの場合、電源ノードと接地ノードの間にＣＭＯＳトランジスタが接続されため、サブスレッショルド電流が生じる。また、回路の構成要素数も増加する。
【００５９】
図３（Ｄ）は、パストランジスタで構成されるＥＸＯＲゲートを示す図である。図３（Ｄ）において、このパストランジスタロジックは、入力信号Ｂｉおよび／Ｂｉに従って、入力信号Ａｉを選択的に通過させるＣＭＯＳトランスミッションゲートＣＴと、入力信号ＡｉがＬレベルのときに、入力信号Ｂｉを出力ノードＮＤ１へ伝達するｐチャネルＭＯＳトランジスタＱ５と、入力信号ＡｉがＨレベルのときに導通し、入力信号／Ｂｉを出力ノードＮＤ１へ伝達するｎチャネルＭＯＳトランジスタを含む。入力信号Ｂｉおよび／Ｂｉは互いに相補な信号である。
【００６０】
入力信号ＢｉがＨレベルのときには、ＣＭＯＳトランスミッションゲートＣＴは非導通状態にある。入力信号ＡｉがＨレベルのときには、出力ノードＮＤ１へは、ＭＯＳトランジスタＱ６を介してＬレベルの入力信号／Ｂｉが伝達される。一方、入力信号ＡｉがＬレベルのときには、Ｈレベルの入力信号ＢｉがＭＯＳトランジスタＱ５を介して伝達される。
【００６１】
一方、入力信号ＢｉがＬレベルのときには、ＣＭＯＳトランスミッションゲートＣＴが導通し、出力ノードＮＤ１へ、入力信号Ａｉを伝達する。また、入力信号ＡｉがＬレベルのときには、ＭＯＳトランジスタＱ５を介してＬレベルの入力信号Ｂｉが出力ノードＮＤ１へ伝達される。一方、入力信号ＡｉがＨレベルのときには、Ｈレベルの入力信号／Ｂｉが出力ノードＮＤ１へＭＯＳトランジスタＱ６を介して伝達される。
【００６２】
したがって、入力信号ＡｉおよびＢｉの論理レベルが一致している場合には、出力ノードＮＤ１には、Ｌレベルの信号が伝達され、一方、入力信号ＡｉおよびＢｉの論理レベルが異なる場合には、出力ノードＮＤ１には、Ｈレベルの信号が出力される。したがってこの出力信号Ｃｉは、入力信号ＡｉおよびＢｉの排他的論理和に等しくなる。
【００６３】
この図３（Ｄ）に示すようなパストランジスタ用いて論理ゲートを実現する場合、その構成要素数が大幅に低減される。また、パストランジスタを用いた論理ゲートにおいては、単に入力信号が伝達されるだけであり、電源電圧は消費されない。したがって、図２に示すようなパストランジスタロジック１０ａ〜１０ｃにおいては、入力信号が、その実現されるロジックに従って伝達されるだけであり、電源電圧は消費されない。パストランジスタロジック１０ａ〜１０ｃの出力信号（相補信号）をそれぞれ対応して設けられるフリップフロップ（Ｆ／Ｆ）１２ａ，１２ｂへ与える。これらのフリップフロップは、高入力インピーダンスを有しており、パストランジスタロジック１０ａ〜１０ｃから対応のフリップフロップへの電流の流入はなく、パストランジスタロジック１０ａ−１０ｃは、低消費電流で動作する。また、電源ノードと接地ノードの間の電流経路はこのパストランジスタロジック１０ａ−１０ｃにおいては存在しないため、ローＶｔｈトランジスタ（しきい値電圧の絶対値の小さなＭＯＳ（絶縁ゲート型電界効果）トランジスタ）を用いてもサブスレッショルド電流の問題は生じず、高速動作する論理回路を実現することができる。パストランジスタロジック１０ａ−１０ｃが実現するロジックはその処理用途に応じて適当に定められる。本発明は、この論理回路を、パストランジスタロジックで構成し、このパストランジスタロジックの出力信号を、高入力インピーダンスで受けることを主要特徴とする。以下、各実施の形態について説明する。
【００６４】
［実施の形態１］
図４は、本発明に従う論理処理回路に含まれるフリップフロップ（Ｆ／Ｆ）の構成を示す図である。この図４に示すフリップフロップ１２（Ｆ／Ｆ）が、図２に示すパストランジスタロジックの間に介挿される。前段のパストランジスタロジックからは、相補信号Ｄおよび／Ｄが出力される。このフリップフロップ１２（Ｆ／Ｆ）からの相補出力信号ＯＱおよび／ＯＱは、適当な次段のパストランジスタロジックへ与えられる。
【００６５】
図４において、フリップフロップ（Ｆ／Ｆ）１２は、転送クロック信号ＴＧ１に従って、前段のパストランジスタロジックの出力信号Ｄおよび／Ｄを通過させる転送回路２１と、転送回路２１からの信号Ｄ２および／Ｄ２を増幅しかつラッチするためのマスタラッチ回路２２と、転送クロック信号ＴＧ２に従ってマスタラッチ回路２２の出力信号Ｄ３および／Ｄ３を転送する転送回路２３と、転送回路２３から与えられる信号Ｄ４および／Ｄ４を増幅しかつラッチするスレーブラッチ回路２４と、スレーブラッチ回路２４の出力信号Ｄ５および／Ｄ５を反転して、出力信号ＯＱおよび／ＯＱを生成して所定のパストランジスタロジックへ与えるドライブ回路２５を含む。
【００６６】
転送回路２１は、転送クロック信号ＴＧ１がＨレベルのときに導通し、前段のパストランジスタロジックの出力信号Ｄおよび／Ｄをそれぞれ通過させるトランスファゲート２１ａおよび２１ｂを含む。これらのトランスファゲート２１ａおよび２１ｂは、それぞれ、ｎチャネルＭＯＳトランジスタで構成される。
【００６７】
マスタラッチ回路２２は、内部出力ノードＯＤ１と内部電源ノードＳＤ２の間に接続され、そのゲートにトランスファゲート２１ｂからの信号／Ｄ２を受けるｎチャネルＭＯＳトランジスタＮＧ１と、内部出力ノードＯＤ２と電源ノードＳＤ２の間に接続されかつそのゲートにトランスファゲート２１ａの出力信号Ｄ２を受けるｎチャネルＭＯＳトランジスタＮＧ２と、ノードＳＤ０およびＳＤ１上に与えられる制御電源電圧ＰＳ０およびＮＳ０を動作電源電圧として受けて動作し、内部出力ノードＯＤ１およびＯＤ２の電圧をラッチするラッチ回路を含む。このラッチ回路は、電源ノードＳＤ０と内部出力ノードＯＤ１の間に接続され、かつそのゲートが内部出力ノードＯＤ２に接続されｐチャネルＭＯＳトランジスタＰＱ１と、電源ノードＳＤ０と内部出力ノードＯＤ２の間に接続されかつそのゲートが内部出力ノードＯＤ１に接続されるｐチャネルＭＯＳトランジスタＰＱ２と、内部出力ノードＯＤ１と電源ノードＳＤ１の間に接続されかつそのゲートが内部出力ノードＯＤ２に接続されるｎチャネルＭＯＳトランジスタＮＱ１と、内部出力ノードＯＤ２と電源ノードＳＤ１の間に接続されかつそのゲートが内部出力ノードＯＤ１に接続されるｎチャネルＭＯＳトランジスタＮＱ２を含む。
【００６８】
これらのＭＯＳトランジスタＰＱ１、ＱＰ２、ＮＱ１、およびＮＱ２は、低リーク電流のトランジスタであり、たとえばＳＯＩ（シリコン・オン・インシュレータ）構造のＭＯＳトランジスタ、または、しきい値電圧の絶対値の大きなハイＶｔｈＭＯＳトランジスタで構成される。ＭＯＳトランジスタＮＧ１およびＮＧ２は、ローＶｔｈＭＯＳトランジスタで構成される。
【００６９】
転送回路２３は、マスタラッチ回路２２の相補出力信号／Ｄ３およびＤ３をそれぞれ転送クロック信号ＴＧ２がＨレベルのときに導通して伝達するトランスファゲート２３ａおよび２３ｂを含む。これらのトランスファゲート２３ａおよび２３ｂは、それぞれ、ｎチャネルＭＯＳトランジスタで構成される。転送クロック信号ＴＧ１およびＴＧ２は、互いに重なり合わない２相のクロック信号である。
【００７０】
スレーブラッチ回路２４は、内部出力ノードＯＤ３と電源ノードＳＤ５の間に接続されかつそのゲートにトランスファゲート２３ｂからの信号Ｄ４を受けるｎチャネルＭＯＳトランジスタＮＧ３と、内部出力ノードＯＤ４と電源ノードＳＤ５の間に接続されかつそのゲートにトランスファゲート２３ａからの信号／Ｄ４を受けるｎチャネルＭＯＳトランジスタＮＧ４と、電源ノードＳＤ３およびＳＤ４上の制御電源電圧ＰＳ１およびＮＳ１を両動作電源電圧として受けて動作し内部ノードＯＤ３および／ＯＤ３の電圧をラッチするラッチ回路を含む。このラッチ回路は、電源ノードＳＤ３およびＳＤ４の間に直列に接続されるｐチャネルＭＯＳトランジスタＰＱ３およびｎチャネルＭＯＳトランジスタＮＱ３と、電源ノードＳＤ３およびＳＤ４の間に直列に接続されるｐチャネルＭＯＳトランジスタＰＱ４およびｎチャネルＭＯＳトランジスタＮＱ４を含む。ＭＯＳトランジスタＰＱ３およびＮＱ３のゲートが内部出力ノードＯＤ４に接続され、ＭＯＳトランジスタＰＱ４およびＮＱ４のゲートが内部出力ノードＯＤ３に接続される。ＭＯＳトランジスタＰＱ３およびＮＱ３のドレインが内部出力ノードＯＤ３に接続され、ＭＯＳトランジスタＰＱ４およびＮＱ４のドレインが内部出力ノードＯＤ４に接続される。このスレーブラッチ回路２４においても、ＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ３およびＮＱ４は、低リーク電流ＭＯＳトランジスタで構成される。
【００７１】
ドライブ回路２５は、内部電源線２６上の電源電圧ＶＣＣＣを一方動作電源電圧として受けて動作し、動作時スレーブラッチ回路２４の出力信号／Ｄ５およびＤ５をそれぞれ反転して信号ＯＱおよび／ＯＱを生成するインバータ２５ａおよび２５ｂを含む。
【００７２】
マスタラッチ回路２２の制御電源電圧ＰＳ０、ＮＳ０およびＥＳ０は、図２に示すマスタラッチ制御回路１４により与えられ、スレーブラッチ回路２４の制御電源電圧ＰＳ１、ＮＳ１およびＥＳ１は、図２に示すスレーブラッチ制御回路１６より与えられる。また、内部電源線２６上の電源電圧ＶＣＣＣも、さらに図１に示すラッチ電源制御回路５により制御される。次に、この図４に示すフリップフロップ１２の動作を図５に示す信号波形図を参照して説明する。
【００７３】
パストランジスタロジックが論理処理を行なうノーマルモード時においては、制御電源電圧ＰＳ０およびＰＳ１が電源電圧ＶＣＣの電圧レベルに設定され、また制御電源電圧ＥＳ０、ＮＳ０、ＥＳ１およびＮＳ１が接地電圧ＧＮＤの電圧レベルに設定される。この状態において、転送クロック信号ＴＧ１およびＴＧ２は、外部からのクロック信号（ＣＬＫ）に従って生成される。
【００７４】
転送クロック信号ＴＧ１がＨレベルに立上がると、転送回路２１が導通し、前段のパストランジスタロジックからのデータＤおよび／Ｄがマスタラッチ回路２２へ伝達される。これにより、データ信号Ｄ２および／Ｄ２の電圧レベルが変化する。パストランジスタロジックは、パストランジスタで構成されており、単に信号を伝達するだけであり、そのしきい値電圧およびチャネル抵抗の影響により、パストランジスタロジックの出力信号振幅は小さい。
【００７５】
マスタラッチ回路２２においては、ＭＯＳトランジスタＮＧ１およびＮＧ２が、ローＶｔｈＭＯＳトランジスタで構成されており、信号Ｄ２および／Ｄ２に従って、内部出力ノードＯＤ１およびＯＤ２の電圧レベルを変化させる。ＭＯＳトランジスタＮＱ１およびＮＱ２は、そのしきい値電圧が、ＭＯＳトランジスタＮＧ１およびＮＧ２よりも高くされおり、出力ノードＯＤ１およびＯＤ２の駆動力は、ＭＯＳトランジスタＮＧ１およびＮＧ２よりも小さい。したがって、この内部出力ノードＯＤ１およびＯＤ２のラッチ電圧極性は、ＭＯＳトランジスタＮＧ１およびＮＧ２により決定される。内部出力ノードＯＤ１およびＯＤ２の電圧レベルが変化すると、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２によるラッチ回路により、高速で、内部出力ノードＯＤ１およびＯＤ２が電源電圧および接地電圧レベルに駆動され、信号Ｄ３および／Ｄ３が生成される。
【００７６】
転送クロック信号ＴＧ１がＬレベルに立下がると、転送回路２１が非導通状態となり、一方、転送回路２３が導通状態となり、スレーブラッチ回路２４へ、マスタラッチ回路２２から信号Ｄ３および／Ｄ３が伝達される。スレーブラッチ回路２４においては、ＭＯＳトランジスタＮＧ３およびＮＧ４がマスタラッチ回路２２からの信号Ｄ４および／Ｄ４をゲートに受けて差動増幅し、内部出力ノードＯＤ３およびＯＤ４の電圧レベルを変化させる。このスレーブラッチ回路２４においても、ＭＯＳトランジスタＮＱ３およびＮＱ４のしきい値電圧は、ＭＯＳトランジスタＮＧ３およびＮＧ４のそれよりも大きく、内部出力ノードＯＤ３およびＯＤ４のラッチ電圧極性は、ＭＯＳトランジスタＮＧ３およびＮＧ４により決定される。
【００７７】
内部出力ノードＯＤ３およびＯＤ４の電圧レベルが変化すると、ＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ３、およびＮＱ４によるラッチ回路により、高速で、内部出力ノードＯＤ３およびＯＤ４の電圧レベルが電源電圧および接地電圧レベルへ駆動されてラッチされる。
【００７８】
このスレーブラッチ回路２４によりラッチされた信号Ｄ５および／Ｄ５は、ドライブ回路２５により、所定のパストランジスタロジックへ与えられる。
【００７９】
図３において、パストランジスタロジックが論理処理を行なわないスリープモード時のときは、転送クロック信号ＴＧ１およびＴＧ２は、ともにＬレベルに固定される。なお、内部電源線２６上の電源電圧ＶＣＣＣは、後に説明するように、フローティング状態となって放電により接地電圧レベルに低下する。また、制御電源電圧ＰＳ０が接地電圧レベルに立下げられ、一方、制御電源電圧ＰＳ１はノーマルモード時の電源電圧ＶＣＣよりも高い昇圧電圧ＶＢＳＴのレベルに上昇され、また制御電圧ＮＳ１は、中間電圧（電源電圧ＶＣＣと接地電圧ＧＮＤの間）の電圧レベルに上昇される。また、制御電源電圧ＥＳ１の電圧レベルが高くされる（電源電圧ＶＣＣレベル）。このスリープモード時においては、信号Ｄ２および／Ｄ２は、放電により、接地電圧レベルに立下がる。また、マスタラッチ回路２２において、両動作電源電圧がともに接地電圧レベルとなるため、このマスタラッチ回路２２の出力信号Ｄ３および／Ｄ３もともに接地電圧レベルとなる。
【００８０】
スレーブラッチ回路２４においては、信号Ｄ４および／Ｄ４は、フローティング状態にあり、その電圧レベルは先の状態を維持する（ただし、リーク電流により、これらの信号電圧レベルは、接地電圧に低下する）。この状態において、制御電源電圧ＥＳ１が、制御電源電圧ＮＳ１よりも高い電圧レベルに駆動され、ＭＯＳトランジスタＮＧ３およびＮＧ４に、リーク電流が生じるのを防止する。特に、制御電源電圧ＥＳ１を、電源電圧ＶＣＣレベルに設定することにより、入力信号Ｄ４および／Ｄ４の電圧レベルにかかわらず、ＭＯＳトランジスタＮＧ３およびＮＧ４を、そのゲート−ソース間を逆バイアス状態に設定することができ、サブスレッショルド電流を十分に抑制することができる。
【００８１】
スレーブラッチ回路２４においては、制御電源電圧ＰＳ１およびＮＳ１の電圧レベルは上昇される。この制御電源電圧ＰＳ１およびＮＳ１の電圧レベルは、出力ノードＯＤ３およびＯＤ４の電圧をスレーブラッチ回路２４が継続してラッチすることのできる電圧レベルに設定される。したがって、このスリープモード時においては、スレーブラッチ回路２４の出力信号Ｄ５および／Ｄ５の電圧レベルが制御電圧ＰＳ１およびＮＳ１の電圧上昇に応じて上昇する。スリープモード時において、スレーブラッチ回路２４において、情報を保持する。このスレーブラッチ回路２４においては、ＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ３、およびＮＱ４は、低リーク電流ＭＯＳトランジスタであり、このスリープモード時におけるリーク電流を十分に抑制することができる。
【００８２】
出力ドライブ回路２５においては、内部電源線２６上の電源電圧ＶＣＣＣが、その放電により接地電圧レベルに低下するため、インバータ（ドライバ）２５ａおよび２５ｂにおいても、リーク電流が生じない。
【００８３】
図５に示す信号波形図においては、スレーブラッチ回路２４へ与えられる信号Ｄ４および／Ｄ４は、フローティング状態にあり不定であり（最終的に接地電圧レベルに放電される）、制御電源電圧ＥＳ１をほぼ電源電圧ＶＣＣレベルに近い電圧レベルに設定している。これらの信号Ｄ４および／Ｄ４は、トランスファゲート２３ａおよび２３ｂおよびＭＯＳトランジスタＮＧ１およびＮＧ２を介して生じるリーク電流により、最終的に接地電圧レベルに低下する。したがって、制御電源電圧ＥＳ１は、特に電源電圧レベルにまで上昇させる必要はない。
【００８４】
制御電源電圧ＥＳ１を、制御電源電圧ＮＳ１の電圧レベルよりも高くしているのは以下の理由による。スリープモード時においては、制御電源電圧ＰＳ１が昇圧電圧ＶＢＳＴ、制御電源電圧ＮＳ１が、たとえばＶＣＣ／２の中間電圧レベルに設定される。制御電源電圧ＥＳ１を、制御電源電圧ＮＳ１よりも低い電圧レベルに設定した場合、これらＭＯＳトランジスタＮＧ３およびＮＧ４において印加されるドレイン−ソース間電圧は、一方において大きくなり、長期にわたって、一方のＭＯＳトランジスタに対し大きな電圧ストレスが印加される。制御電源電圧ＥＳ１は、この制御電源電圧ＮＳ１の中間電圧よりも高い電圧レベル（本実施の形態において電源電圧ＶＣＣレベル）に設定することにより、このようなドレイン−ソース間に高い電圧が印加されるのを防止することができる。たとえば内部出力ノードＯＤ４が中間電圧に保持された場合、ＭＯＳトランジスタＮＧ４のソースは、内部出力ノードＯＤ４となる。この状態においては、ＭＯＳトランジスタＮＧ４は、そのゲートは、放電により、接地電圧レベルへ駆動されるため、ゲート−ソース間が、十分に逆バイアス状態に保持され、サブスレッショルド電流は十分抑制される。仮に、このようなサブスレッショルド電流が生じる場合においても、ラッチ（ＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ３およびＮＱ４）がそのサブスレッショルド電流を吸収することにより、十分に内部出力ノードＯＤ３およびＯＤ４の電圧レベルを一定レベルに保持することができる。この場合においても、制御電圧ＮＳ１は、接地電圧よりも高くされており、このスレーブラッチ回路２４において、電源ノードから接地ノードへ流れるリーク電流経路は遮断されており、特に問題は生じない。
【００８５】
また、スリープモード時においては、このスレーブラッチ回路２４は、ＭＯＳトランジスタＮＧ３およびＮＧ４のゲートに信号Ｄ４および／Ｄ４を受けており、転送回路２３のトランスファゲート２３ａおよび２３ｂにおいてリーク電流が生じても、スレーブラッチ回路２４とマスタラッチ回路２２とは電気的に分離されており、スレーブラッチ回路２４からマスタラッチ回路２２へリーク電流が生じることはない。したがって、転送クロック信号ＴＧ２を、特に負電圧に設定する必要がなく、制御が簡略化される。サブスレッショルド電流を確実に制御するため、ＭＯＳトランジスタＮＧ３およびＮＧ４は、ソースおよびドレインが固定されるように非対称に作成されてもよい。
【００８６】
これによりスレーブモード時において、スレーブラッチ回路２４において、リーク電流を生じさせることなく情報を保持することができる。また内部電源線２６は、電源電圧の供給が停止されているため、ドライブ回路２５および他のこの電源電圧ＶＣＣＣを利用する回路におけるリーク電流は生じない。
【００８７】
スリープモード時からノーマルモードに移行する場合には、制御電源電圧ＰＳ１およびＰＳ０は、電源電圧ＶＣＣレベルに設定し、制御電源電圧ＥＳ１およびＮＳ１をともに、接地電圧レベルに低下させる。以降、転送クロック信号ＴＧ１およびＴＧ２に従って論理処理が行なわれる。
【００８８】
図６（Ａ）は、この発明の実施の形態１におけるマスタラッチ制御回路１４の構成を示す図である。図６（Ａ）において、マスタラッチ制御回路１４は、スリープモード指示信号ＳＬＥＥＰの活性化に応答して電源ノードと制御電圧伝達線１４ｂとを切離すｐチャネルＭＯＳトランジスタ１４ａと、接地ノードに接続され、それぞれ制御電源電圧ＮＳ０およびＥＳ０を伝達する制御電圧伝達線１４ｃおよび１４ｄを含む。スイッチングトランジスタ１４ａは、ハイＶｔｈＭＯＳトランジスタで構成され、非導通時のリーク電流は十分小さくされる。
【００８９】
この図６（Ａ）に示す構成に従えば、通常動作モード（ノーマルモード）時においては、スリープモード指示信号ＳＬＥＥＰは、Ｌレベルであり、スイッチングトランジスタ１４ａが導通し、制御電圧伝達線１４ｂに電源電圧ＶＣＣを伝達する。したがって、制御電源電圧ＰＳ０は、電源電圧ＶＣＣレベルとなる。スリープモード時においては、スリープモード指示信号ＳＬＥＥＰがＨレベルとなり、スイッチングトランジスタ１４ａが非導通状態となり、この制御電圧伝達線１４ｂが電源ノードから切離される。この状態においては、制御電圧伝達線１４ｂは、その放電により、電圧レベルが低下し、制御電源電圧ＰＳ０が接地電圧レベルに低下する。
【００９０】
制御電源電圧ＮＳ０およびＥＳ０は、常時接地ノードに結合されており、接地電圧ＧＮＤレベルに固定される。
【００９１】
図６（Ｂ）は、マスタラッチ制御回路１４の変更例を示す図である。図１４においては、制御電源電圧ＰＳ０を発生する部分の構成を示す。図６（Ｂ）において、マスタラッチ制御回路１４は、スリープモード指示信号ＳＬＥＥＰの活性化時導通し、制御電源電圧ＰＳ０を接地電圧レベルに固定するｎチャネルＭＯＳトランジスタ１４ｅと、スリープモード指示信号ＳＬＥＥＰの非活性化時導通し、制御電源電圧ＰＳ０を電源電圧ＶＣＣレベルに駆動するｐチャネルＭＯＳトランジスタ１４ａを含む。この図６（Ｂ）に示すマスタラッチ制御回路１４は、制御電源電圧ＰＳ０を電源電圧ＶＣＣおよび接地電圧ＧＮＤの一方に固定する。したがって、スリープモード時において、制御電源電圧ＰＳ０がフローティング状態となるのを防止することができ、安定に、マスタラッチの電源電圧を接地電圧レベルに固定することができる。
【００９２】
図７は、図２に示すスレーブラッチ制御回路１６の構成を概略的に示す図である。図７においてスレーブラッチ制御回路１６は、電源電圧ＶＣＣを昇圧して、昇圧電圧ＶＢＳＴを生成する昇圧回路１６ａと、電源電圧ＶＣＣに従って、中間電圧を生成する中間電圧発生回路１６ｂと、スリープモード指示信号ＳＬＥＥＰに従って、電源電圧ＶＣＣおよび昇圧電圧ＶＢＳＴの一方を選択して制御電源電圧ＰＳ１を出力するセレクタ１６ｃと、スリープモード指示信号ＳＬＥＥＰに従って中間電圧発生回路１６ｂからの中間電圧と接地電圧の一方を選択して制御電源電圧ＮＳ１を出力するセレクタ１６ｄと、スリープモード指示信号ＳＬＥＥＰに従って、電源電圧ＶＣＣおよび接地電圧の一方を選択して制御電源電圧ＥＳ１として出力するセレクタ１６ｅを含む。
【００９３】
昇圧回路１６ａは、たとえば、チャージポンプ回路で構成され、所定の電圧レベルの昇圧電圧ＶＢＳＴを生成する。この昇圧回路１６ａは、スリープモード時に活性化される構成であってもよい。中間電圧発生回路１６ｂは、たとえばＶＣＣ／２の中間電圧を生成する。この回路は、たとえば、分圧回路で実現される。
【００９４】
セレクタ１６ｃは、スリープモード時においては昇圧電圧ＶＢＳＴを選択し、一方ノーマルモード時においては、電源電圧ＶＣＣを選択する。セレクタ１６ｄは、スリープモード時には中間電圧発生回路１６ｂからの中間電圧を選択し、ノーマルモード時には、接地電圧を選択する。セレクタ１６ｅは、スリープモード時には、電源電圧ＶＣＣを選択し、ノーマルモード時には、接地電圧を選択する。
【００９５】
この図７に示すスレーブラッチ制御回路においては、スリープモード時、制御電源電圧ＥＳ１は、電源電圧ＶＣＣレベルに設定される。しかしながら、この制御電源電圧ＥＳ１の電圧レベルは、スリープモード時電源電圧ＶＣＣと異なる電圧レベルに設定されてもよい。中間電圧発生回路１６ｂが生成する中間電圧と昇圧回路１６ａからの昇圧電圧ＶＢＳＴにより、スレーブラッチ回路がラッチを行なうことができればよい。このラッチ可能とする電圧差は、スレーブラッチ回路を構成するＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ３、およびＮＱ４が確実に選択的にオン状態となり、またオフ状態となるＭＯＳトランジスタは、オフ状態となる電圧レベルであればよい（貫通電流が流さない必要がある）。したがって、これらのＭＯＳトランジスタのしきい値電圧の絶対値に応じて、このラッチ可能とする電圧差が適宜決定される。
【００９６】
なお、動作電源電圧ＶＣＣとして、外部電源電圧Ｖｅｘを内部で降圧する降圧回路（ＶＤＣ）の出力電圧が用いられる場合、制御電源電圧ＰＳ１は、外部電源電圧Ｖｅｘと内部降圧電圧を用いて生成されてもよい。すなわち、スリープモード時においては、外部電源電圧Ｖｅｘレベル、ノーマルモード時には、内部降圧電圧Ｖｃｃｄに、制御電源電圧ＰＳ１が設定されればよい。
【００９７】
また、中間電圧発生回路１６ｅも、スリープモード時においてのみ、所定の中間電圧を生成するように構成されてもよい。
【００９８】
図８は、内部電源電圧ＶＣＣの発生部の構成を概略的に示す図である。図８において、内部電源線２６と電源ノードの間に、スリープモード指示信号ＳＬＥＥＰの活性化時非導通状態となるスイッチングトランジスタＳＷａが設けられる。このスイッチングトランジスタＳＷａは、絶対値の大きなしきい値電圧を有しており、非導通時のリーク電流は十分に小さくされる。
【００９９】
この図８に示す電源制御回路においては、ノーマルモード時においては、内部電源線２６へは、電源ノードから電源電圧ＶＣＣが供給され、内部電源電圧ＶＣＣＣの電圧レベルは電源電圧ＶＣＣレベルとなる。一方、スリープモード時においては、スイッチングトランジスタＳＷａが非導通状態となり、内部電源線２６が、電源ノードから切り離され、内部電源線２６上の内部電源電圧ＶＣＣＣは、内部電源線２６のリーク電流により接地電圧レベルに低下する。この内部電源線２６上の内部電源電圧ＶＣＣＣを動作電源電圧として利用するドライブ回路におけるリーク電流が抑制される。
【０１００】
図６（Ａ）に示すスイッチングトランジスタ１４ａと図８に示すスイッチングトランジスタＳＷａは、その機能は同じである。しかしながら、制御電源電圧伝達線１４ｂと内部電源線２６とは別々に設けられる。これにより、マスタラッチ回路の動作と出力ドライブ回路の動作が交互に悪影響を及ぼして、それぞれの電源電圧が変動するのを防止し、安定に動作するフリップフロップを実現する。
【０１０１】
また、マスタラッチ回路およびスレーブラッチ回路それぞれに対して電源系統が別々に設けられており、これらの回路動作の相互影響も抑制されている。
【０１０２】
以上のように、この発明の実施の形態１に従えば、論理処理を行なうロジックを、パストランジスタで構成し、このパストランジスタロジックの出力信号を、ＭＯＳトランジスタのゲートへ与えるように構成しているため、パストランジスタロジックは、リーク電流が流れる経路が存在せず、低しきい値電圧のＭＯＳトランジスタを用いてロジックを実現することができ、高速に低消費電流で動作する論理回路を実現することができる。
【０１０３】
また、スリープモード時においては、マスタラッチ回路の電源供給を停止し、リーク電流が流れる経路を遮断し、またスレーブラッチ回路においては、その電源供給ノードの電圧レベルを上昇させてリーク電流が流れないようにＭＯＳトランジスタを深いオフ状態に設定しかつその保持データをラッチさせるように構成しているため、スタンバイサイクル時においても、低消費電流で安定に情報を保持することができる。また、単にパストランジスタロジック間のフリップフロップにおいてこの電源電圧を変化させて情報を保持しているだけであり、別経路を介して情報を退避させる必要がなく、簡易な回路構成で容易に信号を保持することができる。
【０１０４】
［実施の形態２］
図９は、この発明の実施の形態２に従うフリップフロップ１２の構成を示す図である。図９において、マスタラッチ回路２２は、内部出力ノードＯＤ１と接地ノードの間に接続されかつそのゲートにトランスファゲート２１ｂを介して与えられる信号／Ｄ２を受けるｎチャネルＭＯＳトランジスタＮＴ１と、内部出力ノードＯＤ２と接地ノードとの間に接続され、かつそのゲートにトランスファゲート２１ａを介して与えられる信号Ｄ２を受けるｎチャネルＭＯＳトランジスタＮＴ２と、転送クロック信号ＴＧ１がＨレベルのときに導通し、内部出力ノードＯＤ１およびＯＤ２を電気的に短絡するトランスミッションゲートＣＱ１と、内部ノード２２ａと内部出力ノードＯＤ１の間に接続されかつそのゲートが内部出力ノードＯＤ２に接続されるｐチャネルＭＯＳトランジスタＰＴ１と、内部ノード２２ａと内部出力ノードＯＤ２の間に接続されかつそのゲートが内部出力ノードＯＤ１に接続されるｐチャネルＭＯＳトランジスタＰＴ２と、内部電源線２６と内部ノード２２ａの間に接続されかつそのゲートに転送クロック信号ＴＧ１を受けるｐチャネルＭＯＳトランジスタＰＱ５を含む。ＭＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ１およびＮＴ２は、ローＶｔｈトランジスタで構成され、一方、ＭＯＳトランジスタＰＱ５は、低リーク電流ＭＯＳトランジスタで構成される。
【０１０５】
スレーブラッチ回路２４は、その構成が、図４に示すスレーブラッチ回路２４と以下の点において異なる。すなわち、ＭＯＳトランジスタＰＱ３およびＰＱ４の共通ソースノード２４ａと内部電源ノードＳＤ３の間に、転送クロック信号ＴＧ２に応答して選択的に導通するｐチャネルＭＯＳトランジスタＰＱ６が設けられ、また、内部出力ノードＯＤ３およびＯＤ４の電圧を、転送クロック信号ＴＧ２がＨレベルのときにイコライズするｎチャネルＭＯＳトランジスタＮＴ３が設けられる。他の構成は、図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０６】
図９に示す構成においては、マスタラッチ回路２２およびスレーブラッチ回路２４は、ともに、転送クロック信号ＴＧ１およびＴＧ２にそれぞれ応答して、それぞれの内部出力ノードをイコライズするダイナミック動作を行なっている。マスタラッチ回路２２において、内部出力ノードＯＤ１およびＯＤ２をイコライズすることにより、前段のパストランジスタロジックから与えられる小振幅信号を高速で増幅することができる。通常、パストランジスタロジックにおいては、パストランジスタが複数個直列接続されており、このパストランジスタを通過する信号の振幅が小さくなる（チャネル抵抗の影響）。このマスタラッチ回路２２は、パストランジスタロジックの出力信号Ｄおよび／Ｄを、ＭＯＳトランジスタＮＴ１およびＮＴ２のゲートにより受けており、パストランジスタロジックにおいては電流が流れる経路（電源ノードから接地ノードへの経路）は存在しないため、パストランジスタロジックをローＶｔｈＭＯＳトランジスタを用いて構成することができ、高速の論理処理を実現することができる。次に、この図９に示すフリップフロップ１２のノーマルモード時の動作を図１０に示す信号波形図を参照して説明する。
【０１０７】
転送クロック信号ＴＧ１およびＴＧ２は、外部からのたとえばシステムクロックであるクロック信号ＣＬＫに同期して生成される。これらの転送クロック信号ＴＧ１およびＴＧ２は、互いに重なり合わない２相のまたは相補なクロック信号である。
【０１０８】
転送クロック信号ＴＧ１がＨレベルのとき、転送回路２１が導通し、前段のパストランジスタロジックからの出力信号Ｄおよび／Ｄは、マスタラッチ回路２２へ与えられる。マスタラッチ回路２２は、電源トランジスタＰＱ５が非導通状態であり、またトランスミッションゲートＣＱ１が導通状態にある。したがって、内部出力ノードＯＤ１およびＯＤ２の電圧レベルはイコライズされている。ＭＯＳトランジスタＮＴ１およびＮＴ２は、そのゲートに、前段のパストランジスタロジックからの信号／Ｄ２およびＤ２を受けており、そのコンダクタンスが変化する。したがって、この内部出力ノードＯＤ１およびＯＤ２からの信号／Ｄ３およびＤ３は、ＭＯＳトランジスタＮＴ１およびＮＴ２の一方により放電され、その電圧レベルは互いに等しくかつ徐々に低下する。しかしながら、この場合においても、電源トランジスタＰＱ５は非導通状態であるため、内部電源線２６から接地ノードへ電流が流れる経路は存在せず、電流は消費されない。
【０１０９】
スレーブラッチ回路２４においては、転送クロック信号ＴＧ２がＬレベルであるため、先のクロックサイクルにおいて与えられた信号をラッチしている。
【０１１０】
転送クロック信号ＴＧ１がＬレベルとなると、転送回路２１が非導通状態となり、一方、転送回路２３が導通状態となる。マスタラッチ回路２２においては、トランスミッションゲートＣＱ１が非導通状態となり、一方、電源トランジスタＰＱ５が導通し、ラッチ動作を開始する。トランスミッションゲートＣＱ１の非導通状態に従って、出力ノードＯＤ１およびＯＤ２の一方の電圧レベルがさらに低下する。ゲートおよびドレインが交差結合されたｐチャネルＭＯＳトランジスタＰＴ１およびＰＴ２により、内部出力ノードＯＤ１およびＯＤ２の他方のノードが、電源電圧ＶＣＣ（ＶＣＣＣ）レベルにプルアップされる。このプルアップされた信号は、交差結合されたｐチャネルＭＯＳトランジスタＰＴ１およびＰＴ２によりラッチされる。マスタラッチ回路２２の出力信号Ｄ３および／Ｄ３が、転送回路２３を介してスレーブラッチ回路２４へ与えられる。
【０１１１】
スレーブラッチ回路２４においては、ＭＯＳトランジスタＮＴ３が導通状態にあり、また電源トランジスタＰＱ６が非導通状態にある。内部出力ノードＯＤ３およびＯＤ４の電圧はイコライズされている。信号Ｄ４および／Ｄ４に従って、内部出力ノードＯＤ３およびＯＤ４の電圧レベルが低下する。ここで、スレーブラッチ回路２４において、制御電源電圧ＰＳ１は電源電圧ＶＣＣレベルに設定され、制御電源電圧ＮＳ１およびＥＳ１は、接地電圧レベルに固定されている。これは、先の実施の形態１と同様である。転送クロック信号ＴＧ２がＨレベルのときには、したがって、スレーブラッチ回路２４は、イコライズ状態にあり、出力ドライブ回路２５からの信号ＯＱおよび／ＯＱは、同じ電圧レベルの信号となる。
【０１１２】
転送クロック信号ＴＧ２がＬレベルとなると、このスレーブラッチ回路２４において、ＭＯＳトランジスタＮＴ３が非導通状態、電源トランジスタＰＱ６が導通状態となり、ＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ３およびＮＱ４によるラッチ回路が作動状態とされ、内部出力ノードＯＤ３およびＯＤ４の電圧レベルは、信号Ｄ４および／Ｄ４の電圧レベルに従って電源電圧および接地電圧レベルへ駆動されてかつラッチされる。
【０１１３】
上述の動作が、転送クロック信号ＴＧ１およびＴＧ２に従って繰返される。
マスタラッチ回路をダイナミック型ラッチ回路（クロック信号に従ってその出力ノードを所定電圧レベルにイコライズする）で構成することにより、出力信号の変化は中間電圧レベルから始まり、前段のパストランジスタロジックからの小振幅信号を高速で増幅することができる。また、マスタラッチ回路２２およびスレーブラッチ回路２４のそれぞれのイコライズ動作期間中、電源トランジスタＰＱ５およびＰＱ６を非導通状態とすることにより、イコライズ動作時の消費電流をなくすことができ、低消費電流で動作するフリップフロップを実現することができる。また、パストランジスタロジックは、この出力信号Ｄおよび／Ｄが、マスタロジック回路２２のＭＯＳトランジスタのＮＴ１およびＮＴ２のゲートへ与えられているため、リーク電流は生じず、ローＶｔｈＭＯＳトランジスタで構成することができる。
【０１１４】
スリープモード時においては、先の実施の形態１と同様、内部電源線２６上の電源電圧ＶＣＣＣは、電源ノードからの切り離しにより、接地電圧レベルに低下する。また、制御電源電圧ＰＳ１、ＮＳ１およびＥＳ１も、先の実施の形態１と同様の上昇電圧レベルに設定され、情報のラッチを低リーク電流で行なう。
【０１１５】
なお、図９に示す構成においては、マスタラッチ回路２２および２４は、それぞれ転送クロック信号ＴＧ１およびＴＧ２に従ってイコライズ動作を行なっている。しかしながら、このイコライズ動作は、十分な振幅の電圧が伝達されるときに終了していればよい。図１０において示すように、転送クロック信号ＴＧ１の立下がりに対しある時間幅をもってマスタラッチ回路２２のイコライズ動作を終了させてもよく、また、スレーブラッチ回路も、この転送クロック信号ＴＧ２の立下がりに対しある時間幅の期間内で、イコライズ動作が終了していてもよい。
【０１１６】
また、図１１に示すように、これらのマスタラッチ回路２２およびスレーブラッチ回路２４は、転送クロック信号ＴＧ（ＴＧ１，ＴＧ２）の立上がりに応答して所定期間Ｈレベルとなるワンショットのパルス信号φＴＧに従ってイコライズ動作を行なうように構成されてもよい。
【０１１７】
以上のように、この発明の実施の形態２に従えば、マスタラッチ回路をダイナミック型ラッチ回路で構成しているため、小振幅信号を高速で増幅することができる。また、マスタラッチ回路およびスレーブラッチ回路をともに、イコライズ動作時、電源ノードから切り離すように構成しているため、イコライズ動作時の電流消費を低減することができる。
【０１１８】
なお、この発明の実施の形態２における制御電源電圧を生成する制御回路は、実施の形態１と同様の構成を利用することができる。
【０１１９】
［実施の形態３］
図１２は、この発明の実施の形態３に従うフリップフロップの構成を示す図である。この図１２に示すフリップフロップ１２は、スレーブラッチ回路２４の構成が、図９に示すフリップフロップの構成と異なるが、図１２に示すスレーブラッチ回路２４は、図４に示すスレーブラッチ回路２４の構成と同じであり、スタティック型ラッチ回路で構成される。マスタラッチ回路２２は、図９に示す実施の形態２と同様、ダイナミック型ラッチ回路で構成される。図１２に示すマスタラッチ回路２２と図９に示すマスタラッチ回路とは構成が同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、図１２に示すスレーブラッチ回路２４の構成は、図４に示すスレーブラッチ回路２４の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２０】
この図１２に示すフリップフロップの構成においては、マスタラッチ回路２２が、転送クロック信号ＴＧ１に従ってダイナミック動作を行なう（内部出力ノードのイコライズ）。したがって、前段のパストランジスタロジックからの信号の振幅が小さい場合においても、高速で小振幅信号を増幅して内部信号Ｄ３および／Ｄ３を生成することができる。
【０１２１】
一方、スレーブラッチ回路２４は、図１３に動作波形を示すように、スタティックに動作しており、転送クロック信号ＴＧ２に従って転送回路２３を介して与えられる信号Ｄ４および／Ｄ４を、高速で増幅する。したがって、このスレーブラッチ回路２４の出力信号Ｄ５および／Ｄ５は、転送クロック信号ＴＧ２に従って変化し、転送クロック信号ＴＧ２の１クロックサイクル期間ラッチされる。したがって、次段のパストランジスタロジックは、余裕をもって動作することができ、高速クロックＣＬＫに従って高速動作することができる。
【０１２２】
なおマスタラッチ回路２２の動作は、図９に示す実施の形態２のマスタラッチ回路の動作と同じである。
【０１２３】
スリープモード時においては、実施の形態１と同様、制御電源電圧の制御が行なわれ、内部電源線２６上の電源電圧ＶＣＣＣは、そのリーク電流により接地電圧レベルに放電され、また制御電源電圧ＰＳ１、ＮＳ１およびＥＳ１は、それぞれ電圧レベルが高くされ、リーク電流を生じることなく、信号をラッチする。
【０１２４】
以上のように、この発明の実施の形態３に従えば、マスタラッチ回路およびスレーブラッチ回路を、ダイナミック型ラッチ回路およびスタティック型ラッチ回路で構成しているため、小振幅の信号を高速で増幅し、かつ１クロックサイクル期間持続的に出力信号を出力することができ、高速動作する論理回路装置を実現することができる。
【０１２５】
［実施の形態４］
図１４は、この発明の実施の形態４に従うフリップフロップの構成を示す図である。この図１４に示すフリップフロップ１２は、マスタラッチ回路２２の構成が、図１２に示す構成と異なる。
【０１２６】
図１４において、マスタラッチ回路２２は、内部出力ノードＯＤ１と接地ノードの間に接続され、かつそのゲートに転送回路２１からの信号Ｄ２を受けるｐチャネルＭＯＳトランジスタＰＧ１と、内部出力ノードＯＤ２と接地ノードの間に接続され、かつそのゲートに転送回路２１からの信号／Ｄ２を受けるｐチャネルＭＯＳトランジスタＰＧ２と、内部出力ノードＯＤ１と接地ノードの間に接続され、かつそのゲートが内部出力ノードＯＤ２に接続されるｎチャネルＭＯＳトランジスタＮＴ４と、内部出力ノードＯＤ２と接地ノードの間に接続され、かつそのゲートが内部出力ノードＯＤ１に接続されるｎチャネルＭＯＳトランジスタＮＴ５と、共通ソースノード２２ａと内部出力ノードＯＤ１の間に接続されかつそのゲートが内部出力ノードＯＤ２に接続されるｐチャネルＭＯＳトランジスタＰＴ１と、共通ソースノード２２ａと内部出力ノードＯＤ２の間に接続されかつそのゲートが内部出力ノードＯＤ１に接続されるｐチャネルＭＯＳトランジスタＰＴ２と、転送クロック信号ＴＧ１に応答して導通し、内部出力ノードＯＤ１およびＯＤ２を電気的に短絡するｎチャネルＭＯＳトランジスタＮＴ６を含む。ＭＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ４およびＮＴ５は、動作時、ＣＭＯＳインバータラッチとして動作する。
【０１２７】
このマスタラッチ回路２２は、さらに、転送クロック信号ＴＧ１に応答して、制御電源電圧ＰＳ０を共通ソースノード２２ａに伝達する電源トランジスタＰＱ７と、補の転送クロック信号／ＴＧ１に応答して内部出力ノードＯＤ１とトランスファゲート２１ａとを接続するｎチャネルＭＯＳトランジスタＮＴ７と、補の転送クロック信号／ＴＧ１に応答して内部出力ノードＯＤ２をトランスファゲート２１ａに接続するｎチャネルＭＯＳトランジスタＮＴ８を含む。ＭＯＳトランジスタＮＴ７およびＮＴ８は、ＭＯＳトランジスタＮＴ６と相補的に導通状態とされ、信号Ｄ２と信号／Ｄ３とを同一電位とし、かつ信号／Ｄ２と信号Ｄ３とを同一電位に設定する。
【０１２８】
電源トランジスタＰＱ７は、制御電源電圧ＰＳ０を受けている。このＭＯＳトランジスタＰＱ７は、ローＶｔｈＭＯＳトランジスタで構成されていてもよいが、先の実施の形態３と同様、この電源トランジスタＰＱ７は、低リーク電流ＭＯＳトランジスタで構成されてもよく、また内部電源線２６に接続されてもよい。この図１４に示すフリップフロップ１２の他の構成は、先の図１２に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２９】
次に、この図１４に示すフリップフロップ１２のノーマルモード時の動作を、図１５に示す信号波形図を参照して説明する。転送クロック信号ＴＧ１がＨレベルのとき、転送回路２１が導通状態、転送回路２３が非導通状態にある。したがって、スレーブラッチ回路２４は、ラッチ状態にあり、先のサイクルにおいて取込んだ信号をラッチし、出力ドライブ回路２５を介して信号を出力する。
【０１３０】
マスタラッチ回路２２においては、転送回路２１を介して与えられる信号Ｄ２および／Ｄ２に従って、ｐチャネルＭＯＳトランジスタＰＧ１およびＰＧ２のコンダクタンスが変化する。ＭＯＳトランジスタＮＴ６は導通状態にあるため、内部出力ノードＯＤ１およびＯＤ２は、電気的に短絡されており、内部信号／Ｄ３およびＤ３は、その電圧レベルが同じである。ｐチャネルＭＯＳトランジスタＰＧ１およびＰＧ２が、信号Ｄ２および／Ｄ２をゲートに受けており、これらの信号Ｄ２および／Ｄ２の振幅が小さくても、ＭＯＳトランジスタＰＧ１およびＰＧ２を介して、内部出力ノードＯＤ１およびＯＤ２の電圧レベルが低下する（オン状態のｐチャネルＭＯＳトランジスタのソースは内部出力ノード）。電源トランジスタＰＱ７は非導通状態にあるため、このＭＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ４およびＮＴ５によるラッチ回路のラッチ動作は停止されている。
【０１３１】
転送クロック信号ＴＧ１がＬレベルに立下がると、電源トランジスタＰＱ７が導通し、イコライズ用のＭＯＳトランジスタＮＴ６が非導通状態となり、ラッチ動作が開始される。このとき、また、ＭＯＳトランジスタＮＴ７およびＮＴ８が導通し、内部出力ノードＯＤ１およびＯＤ２を、それぞれトランスファゲート２１ａおよび２１ｂに接続する。ＭＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ４およびＮＴ５によるラッチ回路によるラッチ動作により、内部信号Ｄ３および／Ｄ３が信号Ｄ２および／Ｄ２に従って駆動される。この信号Ｄ３および／Ｄ３の信号変化は、また信号／Ｄ２およびＤ２へ交差的にフィードバックされる。したがって、信号Ｄ２および／Ｄ２の一方が、電源電圧レベルにまで立上げられ、これにより、ＭＯＳトランジスタＰＧ１およびＰＧ２の一方を完全にオフ状態とし、リーク電流を防止する。たとえば、信号Ｄ２がＨレベルのときには、信号／Ｄ３が、電源電圧レベルにまで駆動され、応じて、この信号Ｄ２も、電源電圧レベルにまで駆動される。したがって、小振幅信号が前段のパストランジスタロジックから伝達されても、このマスタラッチ回路２２において、入力信号Ｄ２および／Ｄ２の振幅が、電源電圧レベルにまで拡大され、内部出力ノードＯＤ１およびＯＤ２のうちのＨレベルのノードが、ＭＯＳトランジスタＰＧ１およびＰＧ２の一方を介して放電されるのを防止し、消費電流を低減する。
【０１３２】
転送クロック信号ＴＧ１がＬレベルのとき、また転送回路２３が導通状態となり、信号Ｄ３および／Ｄ３が、スレーブラッチ回路２４に伝達される。スレーブラッチ回路２４は、そのＭＯＳトランジスタＮＧ３およびＮＧ４のゲートに信号Ｄ４および／Ｄ４を受けている。したがって、マスタラッチ回路２２は、その内部の信号線およびスレーブラッチ回路の入力ゲート容量を駆動することが要求されるだけであり、高速で、信号Ｄ３および／Ｄ３を転送回路２３を介してスレーブラッチ回路２４へ伝達することができる。
【０１３３】
スレーブラッチ回路２４は、先の実施の形態３と同様、スタティック型ラッチ回路であり、入力信号Ｄ４および／Ｄ４に従って出力信号Ｄ５および／Ｄ５を生成し、出力ドライブ回路２５を介して出力する。
【０１３４】
なお、ノーマルモード時においては、制御電源電圧ＰＳ０は、電源電圧ＶＣＣレベルであり、スリープモード時においては、内部電源線２６上の電源電圧ＶＣＣと同様、接地電圧レベルに放電される。スレーブラッチ回路２４においても、制御電源電圧ＰＳ１、ＮＳ１、およびＥＳ１は、先の実施の形態１の場合と同様に駆動される。
【０１３５】
この図１４に示す構成においても、マスタラッチ回路２２は、ダイナミック型ラッチ回路で構成されており、前段のパストランジスタロジックからの小振幅の信号を高速で増幅することができる。特に、このマスタラッチ回路２２において、前段のパストランジスタロジックの出力信号Ｄおよび／Ｄを、ｐチャネルＭＯＳトランジスタＰＧ１およびＰＧ２のゲートで受けることにより、ｎチャネルＭＯＳトランジスタを用いる場合に比べて、小振幅信号であっても、より深いオン状態にこれらのＭＯＳトランジスタＰＧ１およびＰＧ２を設定することができ、高速で、ラッチ動作時、内部出力ノードＯＤ１およびＯＤ２の電圧レベルに変化を生じさせることができ、高速のラッチ動作を実現することができる。
【０１３６】
また、ＭＯＳトランジスタＮＴ７およびＮＴ８を用いて、ラッチ状態時、このマスタラッチ回路２２の出力信号を入力部へ交差的に（信号Ｄ２と信号／Ｄ３を結合し、信号／Ｄ２を信号Ｄ３と結合する）フィードバックすることにより、Ｈレベルの入力信号を、電源電圧レベルに駆動することができ、ＭＯＳトランジスタＰＧ１およびＰＧ２を確実にオフ状態に設定することができ、リーク電流を低減することができる。
【０１３７】
なお、この図１４に示す構成に対する制御電源電圧を発生する部分の構成としては、先の実施の形態１における制御電源電圧発生部の構成を利用することができる。
【０１３８】
［実施の形態５］
図１６は、この発明の実施の形態５に従うフリップフロップの構成を示す図である。図１６に示すフリップフロップ１２においては、スレーブラッチ回路２４において、パワーダウンモード指示信号ＰＤの活性化に応答して導通し、ｎチャネルＭＯＳトランジスタＮＧ３およびＮＧ４のゲートをそれぞれ接地電圧に駆動するｎチャネルＭＯＳトランジスタＮＴ１０およびＮＴ１１が設けられる。このスレーブラッチ回路２４の他の構成は、図４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３９】
マスタラッチ回路２２は、内部出力ノードＯＤ１およびＯＤ２を、活性化時その電圧をラッチするラッチ段を構成するＭＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ４およびＮＴ５と、転送回路２１の出力信号Ｄ２および／Ｄ２を差動増幅してその出力信号を内部出力ノードＯＤ１およびＯＤ２上に伝達するｎチャネルＭＯＳトランジスタＮＴ１およびＮＴ２と、転送クロック信号ＴＧ１がＬレベルのとき導通し、ラッチ段の共通ソースノード２２ａへ制御電源電圧ＰＳ０を伝達するｐチャネルＭＯＳトランジスタＰＱ７を含む。このｐチャネルＭＯＳトランジスタＰＱ７は、低リーク電流ＭＯＳトランジスタで構成されてもよく、また、制御電源電圧ＰＳ０に代えて、内部電源線２６上の電源電圧ＶＣＣＣを受けるように結合されてもよい。
【０１４０】
この図１６に示すマスタラッチ回路２２は、ダイナミック型ラッチ回路であり、転送クロック信号ＴＧ１がＨレベルのときには、その内部出力ノードＯＤ１およびＯＤ２の電圧をイコライズし、転送クロック信号ＴＧ１がＬレベルとなると、ラッチ段が活性化されて、内部出力ノードＯＤ１およびＯＤ２の電圧レベルを、前段のパストランジスタロジックから与えられた信号Ｄ２および／Ｄ２に応じて駆動しかつラッチする。このマスタラッチ回路２２として、先の実施の形態１から４のマスタラッチ回路が用いられてもよい。
【０１４１】
ノーマルモード時においては、このスレーブラッチ回路２４は、スタティックに動作し、転送回路２３を介して与えられる信号Ｄ４および／Ｄ４を差動増幅しかつラッチして出力する。スレーブラッチ回路２４のラッチ部の構成としても、先の実施の形態１から４のいずれが用いられてもよい。
【０１４２】
パワーダウンモード時においては、パワーダウンモード指示信号ＰＤがＨレベルとなり、ＭＯＳトランジスタＮＴ１０およびＮＴ１１が導通状態となる。このパワーダウンモード時には、制御電源電圧ＰＳ０が接地電圧レベルへ放電され、また制御電源電圧ＰＳ１は、電源電圧ＶＣＣよりも高い電圧レベルに設定され、また制御電圧ＥＳ１およびＮＳ１も接地電圧レベルから所定の電圧レベルへ上昇される。
【０１４３】
このパワーダウンモード時においては、ＭＯＳトランジスタＮＧ３およびＮＧ４のゲートは接地電圧レベルに固定される。したがって、このＭＯＳトランジスタＮＧ３およびＮＧ４のゲートがフローティング状態となり、パワーダウンモード前の信号Ｄ４および／Ｄ４の電圧レベルに応じて、ＭＯＳトランジスタＮＧ３およびＮＧ４の電圧レベルが不安定な場合、制御電源電圧ＥＳ１は、これらの不安定な電圧レベルを考慮して、十分高い電圧レベル（たとえば電源電圧ＶＣＣレベル）に設定する必要がある。しかしながら、ＭＯＳトランジスタＮＴ１０およびＮＴ１１により、ＭＯＳトランジスタＮＧ３およびＮＧ４のゲートを接地電圧レベルに固定することにより、制御電源電圧ＥＳ１の電圧レベルが中間電圧レベルに設定されても、ＭＯＳトランジスタＮＧ３およびＮＧ４は十分深いオフ状態に設定することができ、リーク電流を防止することができる。したがって、たとえば制御電源電圧ＮＳ１およびＥＳ１はともに等しい電圧レベル（たとえば中間電圧ＶＣＣ／２）の電圧レベルに設定しても、十分にパワーダウンモード時のリーク電流を抑制することができる。
【０１４４】
なお、パワーダウンモードは、ここでは、システム電源が遮断された場合において、単にフリップフロップにおいて情報を保持する必要がある動作モードを示す。スリープモードは、システム電源が投入された状態で、所定期間何ら論理処理が行なわれず、信号状態が変化しない場合に、コントローラ（ＣＰＵ）の制御の下に、スリープモード指示信号ＳＬＥＥＰが活性状態とされる動作モードを示す。しかしながら、これらのパワーダウンモードおよびスリープモードは、同じ動作モードであってもよい。したがって、図１６において括弧で示すように、パワーダウンモード指示信号ＰＤに代えてスリープモード指示信号ＳＬＥＥＰがＭＯＳトランジスタＮＴ１０およびＮＴ１１のゲートへ与えられてもよい。スリープモード時においても、正確に、情報を保持した状態でリーク電流を低減することができ、また制御電源電圧ＥＳ１の電圧レベルを低く設定することができ、消費電流が低減される。
【０１４５】
以上のように、この発明の実施の形態５に従えば、パワーダウンまたはスリープモード時に、スレーブラッチ回路の信号入力段のＭＯＳトランジスタのゲートを接地電圧レベルに固定しているため、情報保持時において、入力段のＭＯＳトランジスタのゲートがフローティング状態とされて、その電圧レベルが変動しても、低い制御電源電圧で、安定に情報を保持することができ、かつリーク電流を抑制することができる。
【０１４６】
［実施の形態６］
図１７は、この発明の実施の形態６に従うフリップフロップの構成を示す図である。図１７に示すフリップフロップ１２においては、スレーブラッチ回路２４において、チャネル長Ｌが他のＭＯＳトランジスタよりも長くされたｐチャネルＭＯＳトランジスタＰＱ１０およびＰＱ１１ならびにｎチャネルＭＯＳトランジスタＮＱ１０およびＮＱ１１が、ｐチャネルＭＯＳトランジスタＰＱ３およびＰＱ４ならびにｎチャネルＭＯＳトランジスタＮＱ３およびＮＱ４に代えて用いられる。他の構成は、図１６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４７】
微細化されたＭＯＳトランジスタにおいては、いわゆる「短チャネル効果」が発生する。この短チャネル効果は、ドレイン電圧の影響がソースにまで及ぶことにより生じる効果である。チャネル長Ｌが短くなると、ドレイン電界による空乏層が容易にソースにまで到達し、反転層が形成されやすくなり、しきい値電圧の絶対値が小さくなる。すなわち、しきい値電圧がチャネル長Ｌに対して依存性を有する。このスレーブラッチ回路２４においてラッチ段を構成するＭＯＳトランジスタＰＱ、ＮＱのチャネル長Ｌを他の構成要素のＭＯＳトランジスタＰＴ、ＮＴおよびＮＧのチャネル長よりも長くする。これにより、これらのＭＯＳトランジスタＰＱ１０、ＰＱ１１、ＮＱ１０およびＮＱ１１のしきい値電圧の絶対値が他のＭＯＳトランジスタよりも大きくなる。チャネル領域の不純物分布が同じであっても、ＭＯＳトランジスタのしきい値電圧はチャネル長Ｌにより変化する。したがって、単に、チャネル長Ｌを変えるだけで、しきい値電圧の異なるＭＯＳトランジスタを生成することができる。これにより、製造工程を増加させることなくしきい値電圧の絶対値の大きなＭＯＳトランジスタを形成して、スレーブラッチ回路２４のラッチ段に利用することができる。
【０１４８】
［変更例］
図１７においてスレーブラッチ回路２４において括弧内に示すように、スレーブラッチ回路２４においてＭＯＳトランジスタＰＱ１０、ＰＱ１１、ＮＱ１０およびＮＱ１１のチャネル幅Ｗを、他のＭＯＳトランジスタのチャネル幅よりも狭くする。いわゆる「狭チャネル効果」を生じさせる。この狭チャネル効果は、チャネル領域に形成される空乏層を横方向の拡がりを大きくして、その固定電荷を増大させることにより、しきい値電圧の絶対値を大きくする効果である。このチャネル幅Ｗを小さくする構成においても、チャネル領域の不純物濃度プロファイルは、他のＭＯＳトランジスタＰＱ、ＮＱおよびＮＧと同様であり、何ら製造工程を増加させることなくしきい値電圧の絶対値の大きなＭＯＳトランジスタを作製することができる。
【０１４９】
なお、ＭＯＳトランジスタＰＱ１０、ＰＱ１１、ＮＱ１０およびＮＱ１１は、チャネル長Ｌが大きくされかつチャネル幅Ｗが小さくされてもよい。この構成の場合、伝達係数β（Ｗ／Ｌに比例する定数）が小さくなり、電流駆動力が小さくなり、ＭＯＳトランジスタＮＧ３およびＮＧ４のコンダクタンスの差に応じて、内部出力ノードＯＤ３およびＯＤ４の電圧レベルを決定することができる（ラッチ極性を決定することができる）。
【０１５０】
［電源トランジスタＰＱ７の構成／配置］
マスタラッチ回路２２において、電源トランジスタＰＱ７のしきい値電圧の絶対値はリーク電流低減のために大きくする必要がある。この場合、図１８に示すように、この電源トランジスタＰＱ７のバックゲートへ、高電圧Ｖｐｐを与え、基板バイアスを深くして、しきい値電圧の絶対値を大きくする。電源トランジスタＰＱ７は、また、ＭＯＳトランジスタＰＱ１０およびＰＱ１１と同様、そのチャネル長Ｌおよび／またはチャネル幅Ｗが調整されてもよい。
【０１５１】
［電源トランジスタの配置］
図１９は、マスタラッチ回路に対する電源トランジスタの配置を示す図である。図１９において、マスタラッチ回路２２♯０〜２２♯ｎそれぞれに対応して、電源トランジスタＰＱ♯０〜ＰＱ♯ｎが設けられる。これらの電源トランジスタＰＱ♯０〜ＰＱ♯ｎの各々は転送クロック信号ＴＧ１に応答して、制御電圧伝達線１４ｂ上の制御電源電圧ＰＳ０を対応のマスタラッチ回路２２♯０〜２２♯ｎに伝達する。この図１９に示す配置の場合、制御電圧伝達線１４ｂ上の制御電源電圧ＰＳ０は、ほぼ一定の電圧レベルである（制御電圧伝達線１４ｂの配線抵抗は十分小さい）。したがって、マスタラッチ回路２２♯０〜２２♯ｎに対し、ノーマルモード時、同一レベルの制御電源電圧を対応の電源トランジスタＰＱ♯０〜ＰＱ♯ｎを介して伝達することができ、安定に動作させることができる。
【０１５２】
［電源トランジスタの配置２］
図２０は、マスタラッチ回路に対する電源トランジスタの配置２を示す図である。この図２０に示す配置においては、マスタラッチ回路２２♯０〜２２♯ｎは、複数のグループに分割される。図２０においては、マスタラッチ回路２２♯０〜２２♯ｋが１つのグループを構成し、マスタラッチ回路２２♯ｍ…２２♯ｎが１つのグループを構成する。これらのマスタラッチ回路のグループに対応して、サブ電源線３４♯０〜３４♯ｉが設けられる。これらのサブ電源線３４♯０〜３４♯ｉそれぞれに対応して電源トランジスタＰＱ♯０〜ＰＱ♯ｉが設けられて、制御電圧伝達線１４ｂからの制御電源電圧ＰＳ０が、サブ電源線３４♯０〜３４♯ｉへそれぞれ伝達される。
【０１５３】
この図２０に示す配置の場合、電源トランジスタの数を低減することができる。また、電源トランジスタＰＱ♯０〜ＰＱ♯ｉを分散配置させることにより、電流が流れる経路を分散させることができ、応じて電流の局所集中を防止することができる。
【０１５４】
なお、図１９および図２０においては、マスタラッチ回路２２に対する電源トランジスタの配置を示している。しかしながら、スレーブラッチ回路において電流源トランジスタが設けられる場合、同様、この図１９または図２０に示す配置と同様の配置が用いられる。
【０１５５】
また、上述の実施の形態１から５において、マスタラッチ回路およびスレーブラッチ回路が適当に組合わせて用いられてもよい。
【０１５６】
以上のように、この発明の実施の形態６に従えば、スレーブラッチ回路のラッチ用ＭＯＳトランジスタのチャネル長を他のＭＯＳトランジスタよりも長くしているため、製造工程数を増加させることなくしきい値電圧の異なるＭＯＳトランジスタを作成できる。
【０１５７】
［実施の形態７］
図２１は、この発明の実施の形態７に従う半導体回路装置の構成を概略的に示す図である。図２１において、この半導体回路装置は、２相の転送クロック信号ＴＧ１およびＴＧ２に同期して、互いに相補な多ビット２進数データＡおよびＡＢを伝達するフリップフロップ（Ｆ／Ｆ）回路５０ａと、転送クロック信号ＴＧ１およびＴＧ２に同期して、互いに相補な多ビット２進数データＢおよびＢＢを転送するフリップフロップ（Ｆ／Ｆ）回路５０ｂと、フリップフロップ回路５０ａおよび５０ｂから与えられたデータを加算する全加算回路５２と、転送クロック信号ＴＧ１およびＴＧ２に同期して、全加算回路５２からのサム出力データＳおよびＳＢならびにキャリ信号ＣＡおよびＣＡＢを出力するフリップフロップ（Ｆ／Ｆ）回路５０ｃを含む。２進数データＡおよびＡＢは、各ビットが互いに相補であり、２進数ＡＢは、２進数Ａの１の補数である。同様、２進数ＢＢは、２進数Ｂの１の補数である。キャリ信号ＣＡおよびＣＡＢは、互いに相補な信号である。またサム出力データＳＢは、サム出力データＳの１の補数である。これは、後にその構成は詳細に説明するが、全加算回路５２においては、加算結果データの各ビットに対して相補な論理レベルの信号が出力されるためである。
【０１５８】
図２２は、図２１に示す全加算回路５２の構成の一例を示す図である。図２２においては、全加算回路５２として、５ビットの２進数データＡ＜４：０＞およびＢ＜４：０＞の加算を行なう構成を示す。図２２において、この全加算回路５２は、それぞれ、同一構成を有する全加算器５２ａ−５２ｅを含む。これらの全加算器５２ａ−５２ｅの各々は、相補データビットを受ける入力ＩＡおよびＩＢと、前段の全加算器からの相補キャリ信号を入力するキャリ入力ＩＣと、相補キャリ信号を出力するキャリ出力ＯＣと、加算結果を示す相補データビットを出力するサム出力ＯＳを含む。
【０１５９】
これらの全加算器５２ａ−５２ｅの各々へは、２進数データＡ＜４：０＞およびＡＢ＜４：０＞の対応のビットおよび２進数データＢ＜４：０＞およびＢＢ＜４：０＞の対応のビットが与えられる。たとえば、全加算器５２ａへは、最下位ビットＡ＜０＞、ＡＢ＜０＞、Ｂ＜０＞およびＢＢ＜０＞が与えられる。この最下位ビットに対して設けられる全加算器５２ａのキャリ入力ＩＣへは、電源電圧Ｖｃおよび接地電圧が与えられる。この全加算器５２ａの与えられるキャリは、“０”であり、真のキャリ入力へは接地電圧が与えられ、補のキャリ入力へは、電源電圧Ｖｃが与えられる。この電源電圧Ｖｃは、フリップフロップ回路へ与えられる電源電圧と別の電源から与えられる。これらの全加算器５２ａ−５２ｅからは、５ビットの加算結果データＳ＜４：０＞およびＳＢ＜４：０＞が出力され、かつ相補キャリ信号ＣＡおよびＣＡＢが出力される。
【０１６０】
図２３は、図２２に示す全加算器５２ａ−５２ｅの構成を示す図である。これらの全加算器５２ａ−５２ｅは、同一構成を有するため、１ビット全加算器の構成を示す。全加算器は、サム出力を生成する部分とキャリ出力を生成する部分とを有しており、図２３においては、全加算器のサム出力信号ＳｉおよびＳＢｉを生成する部分の構成を示す。
【０１６１】
図２３において、全加算器（５２ａ−５２ｅ）は、入力信号ＡＢｉに応答して入力キャリ信号Ｃｉをノード６１ａに伝達するｎチャネルＭＯＳトランジスタ６０ａと、入力信号Ａｉに応答して、補の入力キャリ信号ＣＢｉをノード６１ａに伝達するｎチャネルＭＯＳトランジスタ６０ｂと、入力信号Ａｉに応答して、入力キャリ信号Ｃｉをノード６１ｂに伝達するｎチャネルＭＯＳトランジスタ６０ｃと、補の入力キャリ信号ＣＢｉを入力信号ＡＢｉに応答してノード６１ｂに伝達するｎチャネルＭＯＳトランジスタ６０ｄを含む。入力信号ＡｉおよびＡＢｉは、入力ＩＡに与えられる互いに相補な信号であり、２進数データビットＡ＜ｉ＞およびＡＢ＜ｉ＞に対応する。キャリ信号ＣｉおよびＣＢｉは、前段の全加算器から与えられるキャリ信号である。最下位ビットの全加算器５２ａにおいては、キャリ信号Ｃｉが接地電圧レベルに固定され、補のキャリ信号ＣＢｉが、電源電圧Ｖｃレベルに固定される（ノーマルモード時）。
【０１６２】
全加算器（５２ａ−５２ｅ）は、さらに、入力信号ＢＢｉに応答してノード６１ａ上の信号をノード６１ｃに伝達するｎチャネルＭＯＳトランジスタ６０ｅと、入力信号Ｂｉに応答してノード６１ｂ上の信号をノード６１ｃに伝達するｎチャネルＭＯＳトランジスタ６０ｆと、入力信号Ｂｉに応答して、ノード６１ａ上の信号をノード６１ｄ上に伝達するｎチャネルＭＯＳトランジスタ６０ｇと、入力信号ＢＢｉに応答してノード６１ｂ上の信号をノード６１ｄに伝達するｎチャネルＭＯＳトランジスタ６０ｈを含む。ノード６１ｃから、サム出力信号Ｓｉが出力され、ノード６１ｄから、補のサム出力信号ＳＢｉが出力される。
【０１６３】
入力信号ＢｉおよびＢＢｉは、入力ＩＢに与えられる２進数データビットＢ＜ｉ＞およびＢＢ＜ｉ＞に対応する。サム出力ＯＳから出力されるサム出力信号ＳｉおよびＳＢｉは、サム出力データビットＳ＜ｉ＞およびＳＢ＜ｉ＞に対応する。次に、この図２３に示す加算結果出力の動作について説明する。
【０１６４】
（１）  Ｂｉ＝０（Ｌレベル）：
信号Ｂｉが“０”（Ｌレベル）のときには、信号ＢＢｉがＨレベルであり、ＭＯＳトランジスタ６０ｅおよび６０ｈが導通し、ノード６１ａがノード６１ｃに接続され、ノード６１ｂがノード６１ｄに接続される。
【０１６５】
（ｉ）  信号Ａｉが“１”のときには、ＭＯＳトランジスタ６０ｂおよび６０ｃが導通し、入力キャリ信号ＣＢｉがノード６１ａに伝達され、入力キャリ信号Ｃｉがノード６１ｂに伝達される。したがって、サム出力信号Ｓｉは、入力キャリ信号ＣＢｉに従って生成され、補のサム結果信号ＳＢｉが、入力キャリ信号Ｃｉにより生成される。したがって、入力キャリ信号Ｃｉが“１”のときには、サム出力信号Ｓｉが“０”となり、一方、入力キャリ信号Ｃｉが“０”のときには、サム結果信号Ｓｉが“１”となる。
【０１６６】
すなわち、Ｓｉ＝１＋Ｃｉ＋０が実行される。ここで、“＋”は、モジュール２の加算を示す。
【０１６７】
（ｉｉ）  入力信号Ａｉが“０”：
この状態においては、ＭＯＳトランジスタ６０ａおよび６０ｄが導通し、ノード６１ａに、入力キャリ信号Ｃｉが伝達され、ノード６１ｂに、補の入力キャリ信号ＣＢｉが伝達される。したがって、サム結果信号Ｓｉが、入力キャリ信号Ｃｉにより生成され、サム結果信号ＳＢｉが、補のキャリ入力信号ＣＢｉに従って生成される。
【０１６８】
したがって、この状態においては、Ｓｉ＝０＋０＋Ｃｉが実現される。
（２）  Ｂｉ＝１：
この状態においては、ＭＯＳトランジスタ６０ｆおよび６０ｇが導通し、ノード６０ａがノード６１ｄに結合され、ノード６１ｂがノード６１ｃに結合される。したがって、上述の入力信号Ｂｉが“０”のときと逆の態様で、ノード６１ｃおよび６１ｄとノード６１ａおよび６１ｂの接続が行なわれる。したがって、入力信号Ａｉが“１”のときには、サム結果信号Ｓｉが入力キャリ信号Ｃｉに従って生成され、一方、入力信号Ａｉが“０”のときには、サム結果信号Ｓｉが補の入力キャリ信号ＣＢｉに従って生成される。したがって、Ｓｉ＝１＋Ａｉ＋Ｓｉが実現される。
【０１６９】
したがって、入力信号Ｂｉに対する表現式から、この図２３に示す構成は、次式を実現する。
【０１７０】
Ｓｉ＝Ａｉ＋Ｂｉ＋Ｃｉ
ＳＢｉ＝ＡＢｉ＋ＢＢｉ＋ＣＢｉ
すなわち、前段の全加算器からのキャリ入力と、入力信号ビットＡｉおよびＣｉの加算が行なわれ、その加算結果を示す信号Ｓｉが生成される。
【０１７１】
この図２３に示すように、全加算器において、サム結果信号を生成する部分においては、最下位ビットの全加算器に対するキャリ入力信号Ｃｉを除いて、電源ノードから電流を消費してはいない。単に入力信号を伝達しているだけであり、低消費電流を実現することができる。たとえ、パストランジスタを介して信号が伝達されてその振幅が小さくなっても、先の実施の形態１から６において説明したように、小振幅信号を確実に増幅して、次段のフリップフロップ回路で増幅してラッチすることができる。
【０１７２】
図２４は、図２２に示す全加算器５２ａ−５２ｅのキャリ信号を生成する部分の構成を示す図である。キャリ信号ＣＡｉおよびＣＡＢｉが次段の全加算器のキャリ入力ＩＣへ与えられる。最上位ビットの全加算器５２ｅからのキャリ信号ＣｉおよびＣＢｉは、次段のフリップフロップ（Ｆ／Ｆ）回路へ与えられる（図２１参照）。
【０１７３】
図２４において、全加算器５２ａ−５２ｅの各々は、入力信号ＢＢｉに応答して入力信号Ａｉをノード７１ａに伝達するｎチャネルＭＯＳトランジスタ７０ａと、入力信号Ｂｉに応答して入力キャリ信号Ｃｉをノード７１ａに伝達するｎチャネルＭＯＳトランジスタ７０ｂと、入力信号ＢＢｉに応答して入力信号ＡＢｉをノード７１ｂに伝達するｎチャネルＭＯＳトランジスタ７０ｃと、入力信号Ｂｉに応答して入力キャリ信号ＣＢｉをノード７１ｂに伝達するｎチャネルＭＯＳトランジスタ７０ｄと、入力信号ＢＢｉに応答して入力キャリ信号Ｃｉをノード７１ｃに伝達するｎチャネルＭＯＳトランジスタ７０ｅと、入力信号Ｂｉに応答して入力信号Ａｉをノード７１ｃ上に伝達するｎチャネルＭＯＳトランジスタ７０ｆと、入力信号ＢＢｉに応答して入力キャリ信号ＣＢｉをノード７１ｄに伝達するｎチャネルＭＯＳトランジスタ７０ｇと、入力信号Ｂｉに応答して入力信号ＡＢｉをノード７１ｄ上に伝達するｎチャネルＭＯＳトランジスタ７０ｈを含む。
【０１７４】
これらの入力信号Ａｉ、ＡＢｉ、ＢｉおよびＢＢｉならびに入力キャリ信号ＣｉおよびＣＢｉは、先の図２３に示す信号と同じである。
【０１７５】
全加算器（５２ａ−５２ｅ）は、さらに、入力信号ＡＢｉに応答してノード７１ａ上の信号をノード７１ｅ上に伝達するｎチャネルＭＯＳトランジスタ７０ｉと、入力信号Ａｉに応答してノード７１ｃ上の信号をノード７１ｅ上に伝達するｎチャネルＭＯＳトランジスタ７０ｊと、入力信号ＡＢｉに応答してノード７１ｂ上の信号をノード７１ｆ上に伝達するｎチャネルＭＯＳトランジスタ７０ｋと、入力信号Ａｉに応答してノード７１ｂ上の信号をノード７１ｆ上に伝達するｎチャネルＭＯＳトランジスタ７０ｌを含む。ノード７１ｅからキャリ信号ＣＡｉが出力され、ノード７１ｆから、補のキャリ信号ＣＡＢｉが出力される。
【０１７６】
全加算器は、さらに、ノード７１ｆおよび７１ｅ上の信号をプルアップするためのプルアップ回路７４を含む。このプルアップ回路７４は、そのゲートが接地電圧に結合されて、周辺電源電圧Ｖｐをノード７５に伝達するｐチャネルＭＯＳトランジスタ７４ａと、ノード７５および７１ｅの間に接続されかつそのゲートがノード７１ｆに接続されるｐチャネルＭＯＳトランジスタ７４ｂと、ノード７５とノード７１ｆの間に接続されかつそのゲートがノード７１ｅに接続されるｐチャネルＭＯＳトランジスタ７４ｃを含む。
【０１７７】
このプルアップ回路７４は、交差結合されたｐチャネルＭＯＳトランジスタ７４ｂおよび７４ｃにより、ノード７１ｅおよび７１ｆのうちの高電位のノードを周辺電源電圧Ｖｐレベルまで上昇させかつラッチする。このプルアップ回路７４を利用することにより、キャリ信号ＣＡｉおよびＣＡＢｉの振幅を周辺電源電圧Ｖｐレベルとして、複数段（５段）の全加算器を介して伝達されるキャリ信号振幅が小さくなるのを防止する。電圧Ｖｐは電圧Ｖｃと同一電源から与えられてもよく、別電源から与えられてもよい。次に、この図２４に示す全加算器の動作について説明する。
【０１７８】
（１）  Ｂｉ＝０：
入力信号Ｂｉが“０”のときには、ＭＯＳトランジスタ７０ａおよび７０ｃが導通し、一方ＭＯＳトランジスタ７０ｂおよび７０ｄが非導通状態となる。したがって、ノード７１ａには、入力信号Ａｉが伝達され、ノード７１ｂには、入力信号ＡＢｉが伝達される。
【０１７９】
さらに、ＭＯＳトランジスタ７０ｅおよび７０ｇが導通し、ＭＯＳトランジスタ７０ｆおよび７０ｈが非導通状態となる。したがって、ノード７１ｃには、入力キャリ信号Ｃｉが伝達され、ノード７１ｄには、入力キャリ信号ＣＢｉが伝達される。
【０１８０】
（ｉ）  入力信号Ａｉが“０”のときには、ＭＯＳトランジスタ７０ｉおよび７０ｋが導通し、ＭＯＳトランジスタ７０ｊおよび７０ｌが非導通状態となる。したがって、ノード７１ｅには、ノード７１ａ上の信号Ａｉが伝達され、ノード７１ｆには、ノード７０ｄ上の信号ＣＢｉが伝達される。キャリ信号ＣＡｉが信号Ａｉにより決定されて“０”となる。すなわち、Ｂｉ＝Ａｉ＝０の場合には、入力キャリ信号Ｃｉの値にかかわらず、キャリ信号ＣＡｉは“０”である。
【０１８１】
（ｉｉ）  Ａｉ＝１：
この状態においては、ＭＯＳトランジスタ７０ｊおよび７０ｌが導通し、ＭＯＳトランジスタ７０ｉおよび７０ｋが非導通状態となる。ノード７１ｅ上には、ノード７１ｃ上のキャリ信号Ｃｉが伝達され、ノード７１ｆには、ノード７１ｄ上の信号ＣＢｉが伝達される。すなわち、この状態においては、キャリ信号ＣＡｉが、入力キャリ信号Ｃｉにより決定され、補のキャリ信号ＣＡＢｉは、入力キャリ信号ＣＢｉにより決定される。すなわち、入力キャリ信号Ｃｉおよび入力信号Ａｉがともに“１”のときには、桁上げが生じ、キャリ信号ＣＡｉが“１”となり、一方、入力信号Ａｉ＝１かつ入力キャリ信号Ｃｉ＝０のときには、桁上げが生じないため、キャリ信号ＣＡｉは“０”となる。
【０１８２】
（２）  Ｂｉ＝１：
この状態においては、ＭＯＳトランジスタ７０ｂおよび７０ｄが導通状態となり、ＭＯＳトランジスタ７０ａおよび７０ｃが非導通状態となる。さらに、ＭＯＳトランジスタ７０ｆおよび７０ｈが導通状態となり、ＭＯＳトランジスタ７０ｅおよび７０ｇが非導通状態となる。したがって、ノード７１ａには、キャリ信号Ｃｉが伝達され、ノード７１ｂには、補の入力キャリ信号ＣＢｉが伝達される。さらに、ノード７１ｃには、信号Ａｉが伝達され、ノード７１ｄには、信号ＡＢｉが伝達される。
【０１８３】
（ｉ）  入力信号Ａｉが“１”のときには、ノード７１ｅには、ノード７１ｃ上の入力信号Ａｉが伝達され、ノード７１ｆには、ノード７１ｄ上の信号ＡＢｉが伝達される。したがって、キャリ信号ＣＡｉは、入力信号Ａｉにより決定される。すなわち、キャリ信号ＣＡｉは“１”となる。すなわち、Ｂｉ＝Ａｉ＝１の場合には、入力キャリ信号Ｃｉの値にかかわらず、桁上げが生じているため、キャリ信号ＣＡｉは“１”となる。
【０１８４】
（ｉｉ）  一方、入力信号Ａｉが“０”のときには、ノード７１ｅには、入力キャリ信号Ｃｉが伝達され、ノード７１ｆには、ノード７１ｂ上の補の入力キャリ信号ＣＢｉが伝達される。したがって、キャリ信号ＣＡｉは、入力キャリ信号Ｃｉにより決定される。すなわち、入力信号ＢｉおよびＡｉの一方のみが“１”のときには、キャリ信号ＣＡｉは、入力キャリ信号Ｃｉの値によりその論理レベルが決定される。
【０１８５】
入力信号ＡｉおよびＢｉがともに“１”および“０”のときには、それぞれ、入力キャリ信号Ｃｉの値にかかわらずキャリ信号ＣＡｉは“１”および“０”となり、入力信号ＡｉおよびＢｉの一方のみが“１”のときには、キャリ信号ＣＡｉが、入力キャリ信号Ｃｉの値により決定される。これにより、入力信号ＡｉおよびＢｉならびに入力キャリ信号Ｃｉに従ってキャリ信号ＣＡｉおよびＣＡＢｉを生成することができる。
【０１８６】
このキャリ信号ＣＡｉは、図２２に示す全加算器５２ａ〜５２ｅを介して順次伝達される。しかしながら、プルアップ回路７４を用いることにより、このキャリ信号ＣＡｉおよびＣＡＢｉの振幅は十分に大きくすることができ、数多くのパストランジスタを介してキャリ信号が伝達されても、その信号振幅が低減されるのを防止することができ、また高速でキャリ信号を伝達することができる。なお、キャリ信号の振幅低減の度合いが比較的小さく、次段のフリップフロップ回路ＦＦで十分にレベル検出、増幅およびラッチを行なうことができる場合には、プルアップ回路７４は省略されてもよい。消費電力を低減することができる。
【０１８７】
また、図２３および図２４に示す全加算器においては、ＭＯＳトランジスタはすべてローＶｔｈトランジスタで構成されており、高速で動作させることができる。
【０１８８】
［フリップフロップの構成］
図２５は、図２１に示すフリップフロップ回路５０ａ−５０ｃの構成を示す図である。図２５においては、１つの相補信号対に対して設けられるフリップフロップＦ／Ｆを代表的に示す。この図２５に示すフリップフロップＦ／Ｆの構成は、図１２に示す構成と実質的に同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１８９】
この図２５に示すフリップフロップＦ／Ｆにおいては、さらに、転送回路２３の出力部に、安定化容量８１ａおよび８１ｂがそれぞれ設けられる。ＭＯＳトランジスタＰＱ３およびＰＱ４は、ソースに制御電源電圧ＰＳ１を受ける。
【０１９０】
安定化容量８１ａおよび８１ｂは、転送回路２３が非導通状態となったときに、ＭＯＳトランジスタＮＧ３およびＮＧ４のゲートがフローティング状態となり、このＭＯＳトランジスタＮＧ３およびＮＧ４のゲート電圧が変動し、ＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ３およびＮＱ４のラッチ状態に悪影響を及ぼすのを防止する。
【０１９１】
この図２５に示すフリップフロップＦ／Ｆにおいては、ＭＯＳトランジスタＰＱ３、ＰＱ４、ＰＱ５、ＮＱ３およびＮＱ４が、そのしきい値電圧の絶対値が大きくされたローリーク電流ＭＯＳトランジスタである。残りのＭＯＳトランジスタはローＶｔｈトランジスタであり、高速で小振幅の信号Ｄおよび／Ｄを転送クロック信号ＴＧ１およびＴＧ２に従ってラッチ転送することができる。
【０１９２】
なお、このパストランジスタロジックの構成する論理回路は、全加算器に限定されず、他の論理回路であってもよい。
【０１９３】
なお、ＭＯＳトランジスタＰＱ３およびＰＱ４のソースは、電流源トランジスタ（ＰＱ６）を介して制御電源電圧ＰＳ１を受けてもよい。また、データ信号Ｄ５および／Ｄ５をイコライズするためのイコライズトランジスタ（ＮＴ３）が設けられてもよい。また、スレーブラッチ回路２４は、マスク配線により、ダイナミック型／スタティック型ラッチ回路に択一的に形成されてもよい。
【０１９４】
【発明の効果】
以上のように、この発明に従えば、論理回路をパストランジスタで構成し、かつこのパストランジスタのロジックの出力信号をＭＯＳトランジスタのゲートへ与えるように構成しているため、ローＶｔｈトランジスタを用いて論理処理を行なうことができ、高速演算処理を低消費電流で行なうことができる。
【０１９５】
第１の観点の発明に従えば、記憶回路の第１および第２の電源電圧を動作モードに応じて、第１の動作モード時の第１および第２の電源ノードの電位差が第１の動作モードと異なる第２の動作モード時よりも小さく、また第２および第３の電源電圧の差を第１の動作モードの方が第２の動作モード時よりも大きくなるように、その電圧レベルを調整しており、第１の動作モード時に記憶回路のリーク電流を低減して情報を記憶することができる。
【図面の簡単な説明】
【図１】  この発明に従う半導体回路装置の全体の構成を概略的に示す図である。
【図２】  図１に示すラッチ電源制御回路および論理処理回路の構成を概略的に示す図である。
【図３】  （Ａ）は、ＥＸＯＲゲートを示し、（Ｂ）は、その等価回路を示し、（Ｃ）は、ＮＯＲゲートの構成を示し、（Ｄ）は、ＥＸＯＲゲートのパストランジスタによる構成を示す図である。
【図４】  この発明の実施の形態１に従うフリップフロップの構成を示す図である。
【図５】  図４に示すフリップフロップの動作を示す信号波形図である。
【図６】  （Ａ）は、図４に示すマスタラッチ回路の制御電源電圧発生部の構成を示す図であり、（Ｂ）は、その変更例を示す図である。
【図７】  図２に示すスレーブラッチ回路の制御電源電圧発生部の構成を概略的に示す図である。
【図８】  図４に示す内部電源電圧発生部の構成を示す図である。
【図９】  この発明の実施の形態２に従うフリップフロップの構成を示す図である。
【図１０】  図９に示すフリップフロップの動作を示す信号波形図である。
【図１１】  この発明の実施の形態２の変更例の動作を示す信号波形図である。
【図１２】  この発明の実施の形態３に従うフリップフロップの構成を示す図である。
【図１３】  図１２に示すフリップフロップの動作を示す信号波形図である。
【図１４】  この発明の実施の形態４に従うフリップフロップの構成を示す図である。
【図１５】  図１４に示すフリップフロップの動作を示す信号波形図である。
【図１６】  この発明の実施の形態５に従うフリップフロップの構成を示す図である。
【図１７】  この発明の実施の形態６に従うフリップフロップの構成を示す図である。
【図１８】  図１７に示す電源トランジスタの構成の一例を示す図である。
【図１９】  この発明におけるフリップフロップの電源トランジスタの配置を示す図である。
【図２０】  この発明に従う電源トランジスタの配置の他の例を示す図である。
【図２１】  この発明の実施の形態７に従う半導体回路装置の全体の構成を概略的に示す図である。
【図２２】  図２１に示す全加算回路の構成の一例を示す図である。
【図２３】  図２２に示す全加算器の構成を示す図である。
【図２４】  図２２に示す全加算回路の構成を示す図である。
【図２５】  図２２に示すフリップフロップ回路の構成を示す図である。
【図２６】  従来の階層電源構成を示す図である。
【図２７】  従来の半導体回路装置の構成を概略的に示す図である。
【図２８】  図２７に示すフリップフロップの構成を概略的に示す図である。
【符号の説明】
１  半導体回路装置、２  論理処理回路、３  別回路、４  主制御回路、５
ラッチ電源制御回路、１０ａ−１０ｃ  パストランジスタロジック、１２，１２ａ，１２ｂ  フリップフロップ（Ｆ／Ｆ）、１４  マスタラッチ制御回路、１６スレーブラッチ制御回路、２１，２３  転送回路、２２  マスタラッチ回路、２４  スレーブラッチ回路、２５  出力ドライブ回路、ＰＱ１〜ＰＱ４  ｐチャネルＭＯＳトランジスタ、ＮＱ１〜ＮＱ４，ＮＧ１〜ＮＧ４  ｎチャネルＭＯＳトランジスタ、２１ａ，２１ｂ，２３ａ，２３ｂ  トランスファゲート、２５ａ，２５ｂ  出力ドライバ、ＮＴ１〜ＮＴ３  ｎチャネルＭＯＳトランジスタ、ＰＱ５，ＰＱ６  ｐチャネルＭＯＳトランジスタ、ＣＱ１  ＣＭＯＳトランスミッションゲート、ＰＧ１，ＰＧ２  ｎチャネルＭＯＳトランジスタ、ＮＴ７，ＮＴ８  ｎチャネルＭＯＳトランジスタ、ＰＱ７  ｐチャネルＭＯＳトランジスタ、ＮＴ１０，ＮＴ１１  ｎチャネルＭＯＳトランジスタ、ＰＱ１０，ＰＱ１１  ｐチャネルＭＯＳトランジスタ、ＮＱ１０，ＮＱ１１  ｎチャネルＭＯＳトランジスタ、５０ａ−５０ｃ  フリップフロップ（Ｆ／Ｆ）回路、５２  全加算回路、５２ａ−５２ｅ  全加算器、６０ａ−６０ｈ  パストランジスタ、７０ａ−７０ｌ  パストランジスタ、７４  プルアップ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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