(57)【特許請求の範囲】
【請求項１】
外部クロックが入力される入力バッファ回路と、
上記入力バッファ回路の出力を第１の時間だけ遅延して出力する第１の遅延回路と、
上記第１の遅延回路の出力を第２の時間だけ遅延して出力する電圧比較回路レプリカと、
上記電圧比較回路レプリカ及び上記入力バッファ回路の出力を受け、上記電圧比較回路レプリカの出力レベルの遷移時に電位レベルが一定の勾配で上昇を開始し、上記入力バッファ回路の出力レベルの遷移時に電位レベルの上昇が停止するような第１のアナログ電圧を出力する第１の電圧発生回路と、
少なくとも上記入力バッファ回路の出力を受け、この入力バッファ回路の出力のレベルの遷移時に電位レベルが一定の勾配で上昇を開始するような第２のアナログ電圧を出力する第２の電圧発生回路と、
上記第１及び第２のアナログ電圧を比較して内部クロックを発生し、この内部クロックを遅延時間が可変の第２の遅延回路で遅延して出力する電圧比較回路と、
上記電圧比較回路で発生される内部クロックに同期して動作が制御される内部回路と、
上記電圧比較回路で発生される内部クロックを上記第１の時間と実質的に等しい時間だけ遅延して出力する第３の遅延回路と、
上記第３の遅延回路及び上記入力バッファ回路の出力を受け、両出力の位相を比較してその位相差に応じた制御信号を出力する位相比較器とを具備し、
上記第２の遅延回路における遅延時間が上記位相比較器から出力される位相差に応じた制御信号に基づいて調整されることを特徴とする同期信号発生回路。
【請求項２】
前記第１の遅延回路における第１の時間が、前記入力バッファ回路の前記外部クロックに対する信号遅延時間と、前記内部回路における前記内部クロックに対する信号遅延時間との和の時間に実質的に等しいことを特徴とする請求項１記載の同期信号発生回路。
【請求項３】
前記制御信号を受け、この制御信号に応じた直流電圧を発生するチャージポンプ回路をさらに具備し、
かつ前記第２の遅延回路には直列接続された２個以上の遅延素子が設けられ、これら複数個の各遅延素子と電源との間には電流制限素子がそれぞれ挿入され、上記チャージポンプ回路で発生される直流電圧が上記電流制限素子に供給されることを特徴とする請求項１に記載の同期信号発生回路。
【請求項４】
前記遅延素子がインバータで構成されることを特徴とする請求項３に記載の同期信号発生回路。
【請求項５】
前記制御信号を受け、この制御信号をカウントするカウンタ回路をさらに具備し、このカウンタ回路の出力に応じて前記第２の遅延回路における信号遅延時間が制御されることを特徴とする請求項１に記載の同期信号発生回路。
【請求項６】
前記第２の遅延回路が直列接続された２個以上のインバータで構成され、
さらに上記２個以上のインバータの異なる出力を選択する選択回路をさらに具備し、前記カウンタ回路出力に応じて上記選択回路の選択動作が制御されることを特徴とする請求項５に記載の同期信号発生回路。
【請求項７】
前記位相比較器から出力される制御信号を、前記電圧比較回路に対し所定のタイミングで供給する制御回路をさらに具備したことを特徴とする請求項１ないし６のいずれか１項記載の同期信号発生回路。
【請求項８】
前記制御回路は、
前記外部クロックを分周する分周回路と、
上記分周回路の出力及び前記位相比較器から出力される制御信号とが入力され、出力が前記電圧比較回路に入力される論理回路とを含むことを特徴とする請求項７記載の同期信号発生回路。
【請求項９】
前記制御回路は、
内部クロック発生回路と、
上記内部クロック発生回路の出力及び前記位相比較器から出力される制御信号とが入力され、出力が前記電圧比較回路に入力される論理回路とを含むことを特徴とする請求項７記載の同期信号発生回路。
【請求項１０】
前記内部回路が内部データを前記内部クロックに同期して出力するＤＲＡＭに内蔵されたＤＱバッファ回路であり、
前記制御回路は、
ＤＲＡＭのセルフリフレッシュ動作を制御するために使用されるリフレッシュ用クロックを発生するセルフリフレッシュ用クロック発生回路と、
上記リフレッシュ用クロックと前記位相比較器から出力される制御信号とが入力され、出力が前記電圧比較回路に入力される論理回路とを含むことを特徴とする請求項７記載の同期信号発生回路。
【請求項１１】
前記制御回路は、
前記入力バッファと前記位相比較器との間に設けられて前記入力バッフアの出力を分周して前記位相比較器に入力する第１の分周回路と、
前記電圧比較器と前記第３の遅延回路との間に設けられて前記電圧比較器の出力を分周して前記第３の遅延回路に入力する第２の分周回路とを含むことを特徴とする請求項７記載の同期信号発生回路。
【請求項１２】
前記制御回路は、電源投入後に１度のみ前記制御信号を前記電圧比較回路に供給することを特徴とする請求項１ないし６のいずれか１項記載の同期信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばシンクロナスＤＲＡＭ等の半導体集積回路内に設けられ、外部クロックから、この外部クロックに同期した内部クロックを発生する同期信号発生回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路ではＩ/Ｏ（データ入出力部）におけるデータの入出力動作速度の向上が望まれており、データとシステムクロックの位相を合わせるために、ＰＬＬ（Phase Locked Loop）やＤＬＬ（Delay Locked Loop）が用いられている。ＤＬＬの内でもミラータイプＤＬＬはフィードバックタイプＤＬＬよりも同期速度が速いという利点を有する。
【０００３】
特に、Journal of Solid-State Circuit Vol.34, No.4, April, 1999 “An Analog Synchronous Mirror Delay for High-Speed DRAM Application”に開示されているＡＳＭＤ（Analog Synchronous Mirror Delay）や、特願平11-228710号の出願の明細書及び図面に記載されているアナログ動作のミラータイプＤＬＬは、デジタル動作するデジタルミラータイプＤＬＬにおけるような量子化誤差が発生せず、高い精度が期待できるという優れた特性を有する。
【０００４】
図１６は、アナログ動作する従来のミラータイプＤＬＬの一構成例を示している。このミラータイプＤＬＬは、入力バッファ（Input buffer）５１、Ｉ／Ｏレプリカ（I/O replica）５２、コンパレータレプリカ（Comparator replica）５３、２個のランプ電圧発生回路（ＲＶＧ１，ＲＶＧ２）５４、５５、コンパレータ（Comparator）５６、及びＤＱバッファ（DQ buffer）５７によって構成されている。
【０００５】
入力バッファ５１は、外部クロック（external clock）を受け、外部クロックに対して遅延されたクロックＣＬＫ１を出力する。Ｉ／Ｏレプリカ５２は、クロックＣＬＫ１を受け、このクロックＣＬＫ１に対し、入力バッファ５１における遅延時間と、ＤＱバッファ５７における遅延時間との和の時間に実質的に等しい遅延時間だけ遅延されたクロックＣＬＫ２を出力する。コンパレータレプリカ５３は、クロックＣＬＫ２を受け、このクロックＣＬＫ２に対し、コンパレータ５６における遅延時間に実質的に等しい遅延時間だけ遅延されたクロックを出力する。
【０００６】
一方のランプ電圧発生回路（ＲＶＧ１）５４は、コンパレータレプリカ５３から出力されるクロック及びクロックＣＬＫ１を受け、コンパレータレプリカ５３から出力されるクロックの立ち上がりに同期して電位レベルが一定の勾配で上昇し、クロックＣＬＫ１の立ち上がりに同期して電位レベルの上昇が停止するようなランプ電圧（アナログ電圧）Ｖmeansを発生する。
【０００７】
他方のランプ電圧発生回路（ＲＶＧ２）５５は、少なくともクロックＣＬＫ１を受け、このクロックＣＬＫ１の立ち上がりに同期して電位レベルが一定の勾配で上昇するようなランプ電圧（アナログ電圧）Ｖdlyを発生する。なお、上記両ランプ電圧発生回路５４、５５における出力電圧Ｖmeans、Ｖdlyの上昇時における勾配は互いに等しくされている。
【０００８】
コンパレータ５６は、上記両電圧Ｖmeans、Ｖdlyを受け、両電圧を比較することによって内部クロック（internal clock）を発生する。ＤＱバッファ５７は内部データ及び上記内部クロックを受け、内部クロックに同期して内部データを取り込み、外部にデータＤＱとして出力する。
【０００９】
図１７は、上記ランプ電圧発生回路５４、５５の原理を説明するための回路図である。電源ノードには、定電流源（constant current source）として働くＰＭＯＳＦＥＴ  ＱＰの一端が接続されている。このＰＭＯＳＦＥＴ  ＱＰの他端は、スイッチＳＷを介してキャパシタＣに接続されている。
【００１０】
一方のランプ電圧発生回路５４では、コンパレータレプリカ５３の出力クロックによってスイッチＳＷがオン状態にされると、キャパシタＣがＰＭＯＳＦＥＴＱＰを流れる一定電流によって充電され、出力電圧（output voltage）Ｖmeansは一定の電位勾配で上昇する。また、入力バッファ５１から出力されるクロックＣＬＫ１によってスイッチＳＷがオフ状態にされると、キャパシタＣの充電が停止し、出力電圧Ｖmeansの電位上昇も停止する。
【００１１】
なお、コンパレータ５６における電圧比較後は、両ランプ電圧発生回路５４、５５における出力電圧Ｖmeans、Ｖdlyが図示しない手段によりリセットされる。
【００１２】
図１８は、図１６に示したミラータイプＤＬＬの動作の一例を示す波形図である。
【００１３】
外部クロック（external clock）が供給されると、この外部クロックの立ち上がりに対し、ｔIB（input buffer delay：入力バッファ５１における遅延時間）だけ遅れてクロックＣＬＫ１が立ち上がる。さらに、クロックＣＬＫ１の立ち上がりに対し、ｔREP （＝ｔIB＋ｔOB：ｔOBはＤＱバッファ５７における遅延時間）だけ遅れてクロックＣＬＫ２が立ち上がる。そして、クロックＣＬＫ２の立ち上がりから、コンパレータレプリカ５３における遅延時間の後、コンパレータレプリカ５３の出力クロックが立ち上がると、一方のランプ電圧発生回路５４における出力電圧Ｖmeansが上昇を開始する。
【００１４】
外部クロックの１つ目のサイクルタイム（cycle time）ｔCLK の期間が経過し、２サイクル目の外部クロックが立ち上がり、さらに２サイクル目のクロックＣＬＫ１が立ち上がると、一方のランプ電圧発生回路５４における出力電圧Ｖmeansの上昇が停止し、他方のランプ電圧発生回路５５における出力電圧Ｖdlyが上昇を開始する。そして、ＶdlyがＶmeansとが比較され（compare）、両電圧が一致した後に内部クロックが立ち上がる。この内部クロックの立ち上がりに対し、ｔOB（DQ buffer delay）だけ遅れてデータＤＱがＤＱバッファ５７から出力される。
【００１５】
ここで、２個のランプ電圧発生回路５４、５５内の出力電圧Ｖmeans、Ｖdlyは同じ勾配で上昇するので、一方のランプ電圧発生回路５４の出力電圧Ｖmeansが上昇を開始してからクロックＣＬＫ１に同期して上昇を停止するまでの間の時間ｔRAMPと、他方のランプ電圧発生回路５５の出力電圧Ｖdlyが上昇を開始してからＶmeansと一致するまでの間の時間ｔRAMPとは互いに等しい。また、コンパレータレプリカ５３及びコンパレータ５６における遅延時間は実質的に等しく、この時間をそれぞれｔCMP とすると、外部クロックに対するデータＤＱの遅延時間ΔTOTAL は以下のように与えられる。
【００１６】
ΔTOTAL ＝ｔIB＋ｔREP ＋ｔCMP ＋ｔRAMP＋ｔRAMP＋ｔCMP ＋ｔOB…  （１）
ここで、ｔIB＋ｔOB＝ｔREP なので、これを上記（１）式に代入してまとめると次の（２）式が得られる。
【００１７】
ΔTOTAL ＝２（ｔREP ＋ｔCMP ＋ｔRAMP）            …  （２）
また、ｔRAMPは、１サイクル目の外部クロックが立ち上がるタイミングから、２サイクル目のクロックＣＫＬ１が立ち上がるタイミングまでの期間（ｔIB＋ｔCLK ）から、ｔIB、ｔREP 及びｔCMP の総和の時間を差し引いた下記の（３）式に示すような時間となる。
【００１８】
0004060514.tif 000002
そして、（３）式を（２）式に代入してまとめると次の（４）式が得られる。
【００１９】
0004060514.tif 000003
すなわち、データＤＱは外部クロックの３サイクル目から、外部クロックに同期して出力されることになる（Synchronized with external clock）。
【００２０】
ところで、図１６中のコンパレータ５６として、図１９に示すようにそれぞれ２個のＰＭＯＳＦＥＴ  ＱＰ１１，ＱＰ１２、ＮＭＯＳＦＥＴ  ＱＮ１１，ＱＮ１２及び電流源Ｉとからなる差動増幅器や、図２０に示すようにスイッチＳＷ１〜ＳＷ３、比較用のキャパシタＣCMP 及びインバータＩＮＶ１，ＩＮＶ２を用いたダイナミック型コンパレータなどが使用される。
【００２１】
図２１は、図２０のダイナミック型コンパレータの動作例を示す波形図である。ダイナミック型コンパレータにはサンプリングモード期間（sampling mode）と比較モード期間（comparison mode）とがあり、サンプリングモード期間ではスイッチＳＷ１とＳＷ３がオン状態、スイッチＳＷ２がオフ状態に、比較モード期間ではスイッチＳＷ１とＳＷ３がオフ状態、スイッチＳＷ２がオン状態にされる。
【００２２】
サンプリングモード期間にスイッチＳＷ１がオン状態になると、スイッチＳＷ１を介して一方のランプ電圧発生回路５４の出力電圧ＶmeansがキャパシタＣCMPの一端のノードＸに供給される。このノードＸの電位は電圧Ｖmeansの上昇に伴って上昇する。
【００２３】
また、この期間ではスイッチＳＷ３がオン状態になり、インバータＩＮＶ１の入出力ノート間が短絡される。これにより、インバータＩＮＶ１の入力ノード側の電位がインバータＩＮＶ１の論理閾値電圧（logical threshold voltage）に設定される。
【００２４】
次に、比較モード期間になり、スイッチＳＷ１がオフ状態になり、スイッチＳＷ２がオン状態になると、スイッチＳＷ２を介して今度は他方のランプ電圧発生回路５５の出力電圧ＶdlyがキャパシタＣCOMPの一端のノードＸに供給される。両スイッチＳＷ１、ＳＷ２が切り替わった直後は、ノードＸの電位は電圧Ｖdlyが低いので、インバータＩＮＶ１の出力ノード（output node）の信号はＨレベルに立ち上がる。その後、電圧Ｖdlyの上昇に伴ってノードＸの電位が上昇し、電圧Ｖdlyが電圧Ｖmeansと一致した後は、インバータＩＮＶ１の入力ノード（input node）の電位が論理閾値電圧を超え、インバータＩＮＶ１の出力ノードの信号はＬレベルに反転する。インバータＩＮＶ１の出力はインバータＩＮＶ２によって波形整形され、内部クロックとして出力される。
【００２５】
ところで、図１９及び図２０に示すコンパレータはアナログ回路である。一般にアナログ回路は、製造プロセス、使用電圧及び動作温度（Process，Voltage，Temperature：以下ＰＶＴと称する）などによって特性にバラツキが生じる。特に回路を集積化する際にデジタル用プロセスを用いると、アナログ用プロセスと比較してプロセスバラツキが大きくなる。これらのＰＶＴバラツキは、特にアナログ回路に大きな影響を与え、特性の変動が発生する。
【００２６】
図２２は、図２０のダイナミック型コンパレータにおいて、ＮＭＯＳＦＥＴ／ＰＭＯＳＦＥＴの閾値電圧（Ｖth）が規定値（center）よりも高い場合（HIGH）と低い場合（LOW ）、温度Ｔemp（℃）が−１０℃から１００℃の範囲で変化した場合に、遅延時間（delay time variation）（ｐｓ）がどのように変化するかを示したものである。図示のように、ＮＭＯＳ／ＰＭＯＳの閾値電圧（Ｖth）が規定値よりも共に高い場合（HIGH／HIGH）に遅延時間が大きく増加し、閾値電圧（Ｖth）が規定値よりも共に低い場合（LOW ／LOW ）に遅延時間が大きく減少する。また、温度が低くなると遅延時間が増加する。
【００２７】
このように、アナログ回路からなる図１６中のコンパレータ５６ではＰＶＴバラツキが存在しており、このＰＶＴバラツキによってコンパレータ５６の遅延時間ｔCMP が変動する。すると、このコンパレータ５６から出力される内部クロックの位相ずれが発生し、図２３に示すように、この内部クロックに同期してデータを取り込むＤＱバッファ５７ではデータウィンドウ（data window：データを出力している期間）が変動し、出力データＤＱが外部クロックに同期しなくなってしまう。
【００２８】
コンパレータにおける上記遅延時間の変動量は基本的には補償されない変動量であり、また補償回路を作ろうとしても、デジタル回路で構成することは極めて困難であるとという問題がある。
【００２９】
【発明が解決しようとする課題】
このようにアナログ動作する従来のミラータイプＤＬＬは、デジタル動作するデジタルミラータイプＤＬＬにおけるような量子化誤差が発生せず、高い精度が期待できるという優れた特性を有するが、アナログ回路である故に製造プロセス、使用電圧及び動作温度などによって遅延時間が変動し、高精度な同期特性が得られないという不都合がある。
【００３０】
この発明は上記のような事情を考慮してなされたものであり、その目的は、高精度な同期特性が得られるアナログ動作する同期信号発生回路を提供することである。
【００３２】
【課題を解決するための手段】
この発明の同期信号発生回路は、外部クロックが入力される入力バッファ回路と、上記入力バッファ回路の出力を第１の時間だけ遅延して出力する第１の遅延回路と、上記第１の遅延回路の出力を第２の時間だけ遅延して出力する電圧比較回路レプリカと、上記電圧比較回路レプリカ及び上記入力バッファ回路の出力を受け、上記電圧比較回路レプリカの出力レベルの遷移時に電位レベルが一定の勾配で上昇を開始し、上記入力バッファ回路の出力レベルの遷移時に電位レベルの上昇が停止するような第１のアナログ電圧を出力する第１の電圧発生回路と、少なくとも上記入力バッファ回路の出力を受け、この入力バッファ回路の出力のレベルの遷移時に電位レベルが一定の勾配で上昇を開始するような第２のアナログ電圧を出力する第２の電圧発生回路と、上記第１及び第２のアナログ電圧を比較して内部クロックを発生し、この内部クロックを遅延時間が可変の第２の遅延回路で遅延して出力する電圧比較回路と、上記電圧比較回路で発生される内部クロックに同期して動作が制御される内部回路と、上記電圧比較回路で発生される内部クロックを上記第１の時間と実質的に等しい時間だけ遅延して出力する第３の遅延回路と、上記第３の遅延回路及び上記入力バッファ回路の出力を受け、両出力の位相を比較してその位相差に応じた制御信号を出力する位相比較器とを具備し、上記第２の遅延回路における遅延時間が上記位相比較器から出力される位相差に応じた制御信号に基づいて調整されることを特徴とする。
【００３３】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００３４】
図１は、この発明に係る同期信号発生回路を、アナログ動作するミラータイプＤＬＬに実施した第１の実施の形態による構成を示すブロック図である。
【００３５】
このミラータイプＤＬＬは、入力バッファ（Input buffer）１１、Ｉ／Ｏレプリカ（I/O replica）１２、コンパレータレプリカ（Comparator replica）１３、２個のランプ電圧発生回路（ＲＶＧ１，ＲＶＧ２）１４、１５、コンパレータ（Comparator：電圧比較回路）１６、ＤＱバッファ（DQ buffer）１７、及び自己調整フィードバック制御回路（Self-calibration feedback loop）１８によって構成されている。
【００３６】
入力バッファ１１は、外部クロック（external clock）を受け、外部クロックに対して遅延されたクロックＣＬＫ１を出力する。Ｉ／Ｏレプリカ１２は、クロックＣＬＫ１を受け、このクロックＣＬＫ１に対し、入力バッファ１１における遅延時間と、ＤＱバッファ１７における遅延時間との和の時間に実質的に等しい遅延時間だけ遅延されたクロックＣＬＫ２を出力する。コンパレータレプリカ１３は、クロックＣＬＫ２を受け、このクロックＣＬＫ２に対し、コンパレータ１６における遅延時間に実質的に等しい遅延時間だけ遅延されたクロックを出力する。なお、このコンパレータレプリカ１３には上記自己調整フィードバック制御回路１８からの制御信号が供給され、この制御信号に応じてその遅延時間が調整されるようになっている。
【００３７】
一方のランプ電圧発生回路１４は、コンパレータレプリカ１３から出力されるクロック及びクロックＣＬＫ１を受け、コンパレータレプリカ１３から出力されるクロックの立ち上がりに同期して電位レベルが一定の勾配で上昇し、クロックＣＬＫ１の立ち上がりに同期して電位レベルの上昇が停止するようなランプ電圧（アナログ電圧）Ｖmeansを発生する。
【００３８】
他方のランプ電圧発生回路１５は、少なくともクロックＣＬＫ１を受け、このクロックＣＬＫ１の立ち上がりに同期して電位レベルが一定の勾配で上昇するようなランプ電圧（アナログ電圧）Ｖdlyを発生する。
【００３９】
上記両ランプ電圧発生回路１４、１５は、例えば図１７に示す場合と同様にＰＭＯＳＦＥＴ、スイッチ及びキャパシタによって構成されており、出力電圧Ｖmeans、Ｖdlyの上昇時における勾配が互いに等しくなるように、定電流源として働くＰＭＯＳＦＥＴに流れる電流値が互いに等しくなるようにされている。
【００４０】
コンパレータ１６は、上記両出力電圧Ｖmeans、Ｖdlyを受け、両電圧を比較することによって内部クロック（internal clock）を発生する。このコンパレータ１６としては、図１９に示すような差動増幅器や、図２０に示すようなダイナミック型コンパレータなどが使用される。
【００４１】
ＤＱバッファ１７は内部データ及び上記コンパレータ１６で発生される内部クロックを受け、内部クロックに同期して内部データを取り込み、外部にデータＤＱとして出力する。
【００４２】
自己調整フィードバック制御回路１８は、Ｉ／Ｏレプリカ（I/O replica）１９と位相比較回路（Phase comparator）２０とから構成されている。Ｉ／Ｏレプリカ１９は上記Ｉ／Ｏレプリカ１２と実質的に等しい遅延時間を有しており、このＩ／Ｏレプリカ１９には上記コンパレータ１６で発生される内部クロックが入力される。上記Ｉ／Ｏレプリカ１２からの出力クロックは、入力バッファ１１から出力されるクロックＣＬＫ１と共に位相比較回路２０に入力される。位相比較回路２０は、上記両入力クロックの位相を比較し、その比較結果に応じた制御信号を発生する。そして、位相比較回路２０で発生された制御信号はコンパレータレプリカ１３に供給される。
【００４３】
このような構成でなるミラータイプＤＬＬにおいて、コンパレータ１６における遅延時間と、コンパレータレプリカ１３における遅延時間とが等しい場合、コンパレータ１６から出力される内部クロックを遅延する自己調整フィードバック制御回路１８内のＩ／Ｏレプリカ１９の出力クロックの位相と、入力バッファ１１の出力クロックＣＫＬ１の位相とは一致する。なぜなら、コンパレータ１６から出力される内部クロックに対するＤＱバッファ１７の出力データＤＱの遅延時間はｔOB、出力データＤＱと入力バッファ１１の出力クロックＣＬＫ１との間の遅延時間はｔIBであり、コンパレータ１６から出力される内部クロックからみて、入力バッファ１１の出力クロックＣＬＫ１の遅延時間は（ｔIB＋ｔOB）となる。これに対して、コンパレータ１６から出力される内部クロックからみて、Ｉ／Ｏレプリカ１９の出力クロックの遅延時間も（ｔIB＋ｔOB）となるからである。
【００４４】
ここで、コンパレータ１６における遅延時間が、先に説明したＰＶＴバラツキの影響によって例えば設計値よりも短くなったとする。すると、自己調整フィードバック制御回路１８内の位相比較回路２０によって両入力クロックの位相差が検出され、この位相差に応じた制御信号がコンパレータレプリカ１３に供給されることによって、コンパレータレプリカ１３における遅延時間が短くなるように制御される。そして、コンパレータレプリカ１３における遅延時間がコンパレータ１６における遅延時間と一致するまで自己調整フィードバック制御回路１８による制御動作が行われ、最終的にコンパレータレプリカ１３における遅延時間がコンパレータ１６における遅延時間と一致する。
【００４５】
上記とは逆に、コンパレータ１６における遅延時間が設計値よりも長くなった場合には、自己調整フィードバック制御回路１８内の位相比較回路２０によって両入力クロックの位相差が検出され、この位相差に応じた制御信号がコンパレータレプリカ１３に供給されることによって、コンパレータレプリカ１３における遅延時間が長くなるように制御される。そして、コンパレータレプリカ１３における遅延時間がコンパレータ１６における遅延時間と一致するまで自己調整フィードバック制御回路１８による制御動作が行われる。
【００４６】
このように、コンパレータ１６における遅延時間が変動しても、コンパレータレプリカ１３における遅延時間がそれに応じて変化し、コンパレータ１６における遅延時間の変動が補償されるので、ＤＱバッファ１７から出力されるデータＤＱが常に外部クロックと同期するような内部クロックをコンパレータ１６で発生することができる。
【００４７】
図２は、図１のミラータイプＤＬＬにおける要部の信号波形を示している。図２中、ｔCMP REP はクロックＣＬＫ２に対するコンパレータレプリカ１３の出力クロックの遅延時間であり、上記のようなフィードバック制御により、この遅延時間ｔCMP REP は常にコンパレータ１６の遅延時間ｔCMP に一致するように制御される。
【００４８】
なお、図１に示した第１の実施の形態によるミラータイプＤＬＬでは、Ｉ／Ｏレプリカ１２の後段にコンパレータレプリカ１３を設ける場合について説明したが、これは両者の位置を変える、すなわち、コンパレータレプリカ１３の後段にＩ／Ｏレプリカ１２を配置するように回路を変更しても同様の効果が得られる。
【００４９】
図３は、この発明に係る同期信号発生回路をミラータイプＤＬＬに実施した第２の実施の形態による構成を示すブロック図である。なお、この図３に示すミラータイプＤＬＬの基本的な構成は図１の場合と同様なので、図１と対応する個所には同じ符号を付してその説明は省略し、図１と異なる点のみを以下に説明する。
【００５０】
図３のミラータイプＤＬＬが図１のものと異なる点は、遅延時間の調整機能を持つ先のコンパレータレプリカ１３の替わりに遅延時間の調整機能を持たないコンパレータレプリカ２１が設けられている点と、遅延時間の調整機能を持たない先のコンパレータ１６に替えて遅延時間の調整機能を持つコンパレータ（comparator：電圧比較回路）２２が設けられている点と、自己調整フィードバック制御回路１８から出力される制御信号に応じてコンパレータ２２の遅延時間を調整するようにした点である。
【００５１】
すなわち、図１のミラータイプＤＬＬでは、コンパレータレプリカ１３に遅延時間の調整機能を持たせ、自己調整フィードバック制御回路１８の制御信号に応じてコンパレータレプリカ１３の遅延時間の調整を行っていたが、図３のミラータイプＤＬＬでは、内部クロックを発生するコンパレータ２２自体に遅延時間の調整機能を持たせるようにしたものである。
【００５２】
この場合、コンパレータ２２では、その遅延時間がコンパレータレプリカ１３の遅延時間と一致するように、自己調整フィードバック制御回路１８によるフィードバック制御によって調整される。
【００５３】
この実施の形態によれば、コンパレータレプリカ２１として、適当な遅延時間を持つ回路を任意に選択して使用することができる。例えばコンパレータレプリカ２１として、複数個のインバータが直列接続されて構成されたインバータチェーンのようなＰＶＴバラツキの小さい回路を選択すれば、同期回路としての動作タイミングをＰＶＴバラツキによらず一定にでき、チップ内部で発生するノイズの発生タイミングを一定にできるという効果が得られる。
【００５４】
次に、図１中のコンパレータレプリカ１３及び図３中のコンパレータ２２における遅延時間の調整方法の具体例について説明する。
【００５５】
２つのクロックの位相を比較する位相比較回路から出力される制御信号を受けて遅延時間を調整する回路としては、ＰＬＬやＤＬＬなどで用いられている一般的な方式をそのまま用いることができる。例えば、IEEE Journal of Solid-State Circuits. Vol.34, No.11, November 1999 “A 2.5-V, 333-Mb/s/pin, 1-Gbit, Double-Data-Rate Synchronous DRAM”（公知文献１）で行われているように、位相比較回路から出力される制御信号をチャージポンプに供給し、チャージポンプでは位相比較回路の出力信号に応じた値を有する直流電圧を発生させ、この直流電圧を遅延線に対して電源電圧として供給することにより、遅延線における遅延時間を調整する方式を用いることができる。
【００５６】
図４（ａ）は、チャージポンプを用いて図１中のコンパレータレプリカ１３の遅延時間の調整を行う場合の回路構成例を示している。位相比較回路２０から出力される制御信号はチャージポンプ２３に供給され、このチャージポンプ２３からは制御信号に応じた値の直流電圧が出力される。そして、この直流電圧がコンパレータレプリカ１３に対し電源電圧として供給されることにより、コンパレータレプリカ１３の遅延時間が調整される。
【００５７】
図４（ｂ）は、チャージポンプを用いて図３中のコンパレータ２２の遅延時間の調整を行う場合の回路構成例を示している。この回路では図４（ａ）の場合と同様に、チャージポンプ２３から出力される制御信号に応じた値の直流電圧がコンパレータ２２に電源電圧として供給されることにより、コンパレータ２２の遅延時間が調整される。
【００５８】
なお、図１の場合のように、コンパレータレプリカ１３の遅延時間の調整を行う場合に、コンパレータレプリカ１３には、例えば図５に示すように複数個のインバータ２４を直列接続して構成されたインバータチェーン２５が設けられる。
【００５９】
図６は、図１中のコンパレータレプリカ１３の他の具体例を示している。このコンパレータレプリカ１３は、例えばIEEE Journal of Solid-State Circuits. Vol.34, No.4, April 1999 “Source-Synchronization and Timing Vernier Techniques for 1.2 GB/s SLDRAM Interface”（公知文献２）で行われているように、基本的には複数個のインバータ２６を直列接続して構成された遅延回路を用い、各インバータ２６のソースと電源ノードとの間に電流制限素子として機能するＭＯＳＦＥＴを挿入し、これら各ＭＯＳＦＥＴのゲートに前記チャージポンプから出力される直流電圧及びこの直流電圧に応じてその値が変化する直流電圧を供給することによって電流制限素子として機能するＭＯＳＦＥＴの抵抗値を変え、これによって各インバータ２６における遅延時間を調整するようにしたものである。
【００６０】
すなわち、図６において、各インバータ２６では、電源ノードと出力ノードとの間に２個のＰＭＯＳＦＥＴ  ＱＰ１，ＱＰ２が直列に挿入され、出力ノードと接地ノードとの間には２個のＮＭＯＳＦＥＴ  ＱＮ１，ＱＮ２が直列に挿入され、それぞれ１個のＮＭＯＳＦＥＴ（本例ではＮＭＯＳＦＥＴ  ＱＮ２）のゲートにはチャージポンプ２３（図４（ａ）に図示）の出力電圧が供給され、それぞれ１個のＰＭＯＳＦＥＴ（本例ではＰＭＯＳＦＥＴ  ＱＰ１）のゲートには、ＰＭＯＳＦＥＴ  ＱＰ２１及びＮＭＯＳＦＥＴ  ＱＮ２１からなり、チャージポンプ２３の出力電圧を受けるカレントミラー回路の出力電圧が供給される。
【００６１】
このような構成により、各インバータ２６内のＰＭＯＳＦＥＴ  ＱＰ１及びＮＭＯＳＦＥＴ  ＱＮ２のオン抵抗がチャージポンプ２３の出力電圧に応じて変化することにより、各インバータ２６の遅延時間が制御される。
【００６２】
なお、上記説明では電流制限素子として機能するＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ  ＱＰ１，ＮＭＯＳＦＥＴ  ＱＮ２）をＰチャネル側及びＮチャル側の両方に設ける場合について説明したが、これはいずれか一方側のみに設けるように回路を変更してもよい。
【００６３】
図７は、図１中のコンパレータレプリカ１３のさらに他の具体例を示している。このコンパレータレプリカ１３は、例えば先の公知文献１に記載されているように、位相比較回路から出力される制御信号をカウントするカウンタを持ち、このカウンタのカウント状態に応じて、信号を遅延する遅延素子の個数を調整することにより遅延時間を調整するようにしたものである。
【００６４】
すなわち、前記位相比較回路２０（図１中に図示）から出力される制御信号はカウンタ２７によってカウントされる。一方、それぞれ遅延素子として機能する複数個のインバータ２８が直列接続されてインバータチェーン２９が構成されている。インバータチェーン２９内の異なる２個のインバータの出力ノードには２個のスイッチ３０、３１それぞれの各一端が接続され、この２個のスイッチ３０、３１の他端は共通接続されている。そして、上記２個のスイッチ３０、３１は、カウンタ２７の異なる２つのカウント出力ノードから出力される制御信号に応じて導通制御される。
【００６５】
このような構成でなるコンパレータレプリカ１３では、位相比較回路２０から出力される制御信号に応じて、カウンタ２７の異なる２つのカウント出力ノードのいずれか一方から出力される制御信号が活性化され、この活性化された制御信号を受ける２個のスイッチ３０、３１のいずれか一方が導通して、対応するインバータ２８からの出力が次段の回路に供給される。
【００６６】
ここで、スイッチ３０、３１が導通した時に、スイッチ３０又は３１を介して出力される信号は、それぞれの伝達経路に存在するインバータの個数が異なるので、入力信号、すなわちクロックＣＬＫ２に対する遅延時間が異なる。このようにして遅延時間を調整することができる。
【００６７】
また、第２の実施の形態の場合、コンパレータ２２として電圧を比較する電圧比較回路と、その後段に設けられた遅延回路とで構成する場合に、この遅延回路として図５乃至図７に示すような構成の回路を用いるようにすればよい。
【００６８】
ところで、先に説明したようにアナログ回路からなるコンパレータの遅延時間はＰＶＴバラツキにより変動する。先の図２２から分かるように、特にプロセスバラツキの影響が大きいが、プロセスバラツキは基本的には動作途中での変動はなく、一度補償してしまえば、動作途中で調整する必要はない。従って、電源投入時に一度調整すれば、後は温度及び電圧による影響分のみを調整すればよい。
【００６９】
近年、ＬＳＩは外部供給電源電圧に対して、降圧した内部電源電圧を用いており、電源電圧の変動も急速な変動は起こらない。また、温度の変動速度は、同期回路の動作速度と比較すると非常に遅い。従って、温度及び電圧の変動に対する調整は常に行う必要はなく、一定の間隔をおいて、同期誤差が仕様から著しく離れることがない程度に、間欠的に行うことができる。
【００７０】
次に、遅延時間の調整を間欠的に行う場合の実施の形態について以下に説明する。
【００７１】
図８は、この発明のミラータイプＤＬＬの第３の実施の形態による構成を示すブロック図である。なお、この図８に示すミラータイプＤＬＬの基本的な構成は図１の場合と同様なので、図１と対応する個所には同じ符号を付してその説明は省略し、図１と異なる点のみを以下に説明する。
【００７２】
図８のミラータイプＤＬＬが図１のものと異なる点は、新たに分周回路３２及びＡＮＤ論理回路３３が追加されている点である。
【００７３】
上記分周回路３２には入力バッファ１１から出力されるクロックＣＬＫ１が入力され、分周回路３２はこのクロックＣＬＫ１を所定の分周比で分周して出力する。この分周回路３２の分周出力はＡＮＤ論理回路３３に入力される。このＡＮＤ論理回路３３の出力信号はコンパレータレプリカ１３に供給されている。
【００７４】
この実施の形態によるミラータイプＤＬＬでは、位相比較回路２０から出力される制御信号は、ＡＮＤ論理回路３３によって分周回路３２の分周出力と論理が取られた後にコンパレータレプリカ１３に供給される。
【００７５】
このような構成によれば、分周回路３２の分周出力が活性化されている期間にのみ、位相比較回路２０から出力される制御信号がコンパレータレプリカ１３に入力するので、コンパレータレプリカ１３における遅延時間の調整動作が分周回路３２の分周出力に応じて間欠的に制御されるようになる。
【００７６】
図９は、この発明のミラータイプＤＬＬの第４の実施の形態による構成を示すブロック図である。なお、この図９に示すミラータイプＤＬＬの基本的な構成は図３の場合と同様なので、図３と対応する個所には同じ符号を付してその説明は省略し、図３と異なる点のみを以下に説明する。
【００７７】
図９のミラータイプＤＬＬが図３のものと異なる点は、図８の場合と同様に、新たに分周回路３２及びＡＮＤ論理回路３３が追加されている点である。これら分周回路３２及びＡＮＤ論理回路３３については、図８の実施の形態において説明したので、その説明は省略する。
【００７８】
この実施の形態の場合には、分周回路３２の分周出力が活性化されている期間にのみ、位相比較回路２０から出力される制御信号がコンパレータ２２に入力するので、コンパレータ２２における遅延時間の調整動作が分周回路３２の分周出力に応じて間欠的に制御されるようになる。
【００７９】
なお、上記第３、第４の実施の形態では、入力バッファ１１からの出力クロックＣＬＫ１を分周回路３２で分周してＡＮＤ論理回路３３に供給する場合について説明したが、これは外部クロック、コンパレータ１６または２２から出力される内部クロックなどを分周回路３２で分周してＡＮＤ論理回路３３に供給するように回路を変更しても同様の効果が得られる。
【００８０】
図１０は、この発明のミラータイプＤＬＬの第５の実施の形態による構成を示すブロック図である。なお、この図１０に示すミラータイプＤＬＬの基本的な構成は図１の場合と同様なので、図１と対応する個所には同じ符号を付してその説明は省略し、図１と異なる点のみを以下に説明する。
【００８１】
図１０のミラータイプＤＬＬが図１のものと異なる点は、新たに２個の分周回路３４、３５が追加されている点である。
【００８２】
一方の分周回路３４は、コンパレータ１６と自己調整フィードバック制御回路１８内のＩ／Ｏレプリカ１９との間の経路の途中に挿入され、他方の分周回路３５は、入力バッファ１１と自己調整フィードバック制御回路１８内の位相比較回路２０との間のクロックＣＬＫ１の伝達経路の途中に挿入されている。
【００８３】
このような構成によれば、位相比較回路２０に入力される２つのクロックの周期が図１の場合に比べて長くなるので、コンパレータレプリカ１３における遅延時間の調整動作が間欠的に制御されるようになる。
【００８４】
図１１は、この発明のミラータイプＤＬＬの第５の実施の形態による構成を示すブロック図である。なお、この図１１に示すミラータイプＤＬＬの基本的な構成は図３の場合と同様なので、図３と対応する個所には同じ符号を付してその説明は省略し、図３と異なる点のみを以下に説明する。
【００８５】
図１１のミラータイプＤＬＬが図３のものと異なる点は、図１０の場合と同様に、新たに２個の分周回路３４、３５が追加されている点である。この２個の分周回路３３、３４については、図１０の実施の形態において説明したので、その説明は省略する。
【００８６】
この実施の形態の場合には、位相比較回路２０に入力される２つのクロックの周期が図３の場合に比べて長くなるので、コンパレータ２２における遅延時間の調整動作が間欠的に制御されるようになる。
【００８７】
ところで、ＤＲＡＭ（Dynamic Random Access Memory）ではセルフリフレッシュと呼ばれ、ダイナミック型メモリセルに記憶されているデータをセンスアンプで読み出した後、元のメモリセルに再格納する制御が行われている。従来から、このセルフリフレッシュ中にＤＬＬの動作を停止させて消費電流の削減を図るようにしているが、セルフリフレッシュ中以外でもＩ／Ｏにおけるデータの送受信がなければ、ＤＬＬの動作を停止させることができる。すなわち、チップがリード・コマンドを受け取ってからＤＬＬの動作を開始しても、実際にチップからデータが出力されるまでにＤＬＬの動作がロック（外部クロックに同期した内部クロックが得られる状態）しているからである。
【００８８】
図８または図９に示すＤＬＬがＤＲＡＭに内蔵されているものであると、データの送受信がないときでも、温度変化などの影響をなくすために、フィードバックに必要な回路部分のみを通常の周期よりも長い周期で間欠的に動作させれば、図８においてはコンパレータレプリカ１３の遅延時間をコンパレータ１６の遅延時間と実質的に等しく、図９においてはコンパレータ２２の遅延時間をコンパレータレプリカ２１の遅延時間と実質的に等しく保ちつつ、低消費電力化も図ることができる。
【００８９】
また、以上と同様のことがセルフリフレッシュ中についてもいえる。セルフリフレッシュからイグジット（exit）したら直ちにロックできるようにするために、セルフリフレッシュ中にもチップ温度の変化による遅延時間を補償し続けることが望ましい。この場合、セルフリフレッシュ中に間欠的に外部クロックを取り込み、ＤＬＬでフィードバック動作を行わせる必要がある。このような間欠動作を行わせるためには、図１２に示すように外部クロックが入力される入力バッファ４１、この入力バッファ４１の出力クロックを分周する分周回路４２からなる起動回路を設け、分周回路４２から出力されるクロックが、前記図８または図９中の分周回路３１の出力の代わりに、ＡＮＤ論理回路３２に入力される。セルフリフレッシュからイグジットしたら、分周回路４２の出力をＡＮＤ論理回路３２に入力する代わりに、図示しない手段によってＡＮＤ論理回路３２に対してＨレベルの信号を入力すれば、位相比較回路２０の出力がコンパレータレプリカ１３又はコンパレータ２２に供給され、セルフリフレッシュ中よりも短い周期で遅延時間の調整動作が行われる。
【００９０】
図１３は、上記図１２に示す起動回路の替わりに使用される他の起動回路の構成例を示している。この起動回路は、起動専用の内部クロック発生回路４３からなり、前記図８または図９中の分周回路３１の出力の代わりに、この内部クロック発生回路４３で発生されるクロックがＡＮＤ論理回路３２に入力される。この場合にも、セルフリフレッシュからイグジットしたら、内部クロック発生回路４３の出力をＡＮＤ論理回路３２に入力する代わりに、ＡＮＤ論理回路３２に対してＨレベルの信号を入力すれば、位相比較回路２０の出力がコンパレータレプリカ１３又はコンパレータ２２に供給され、セルフリフレッシュ中よりも短い周期で遅延時間の調整動作が行われる。
【００９１】
図１４は、上記図１２に示す起動回路の替わりに使用される他の起動回路の構成例を示している。ＤＲＡＭでは、セルフリフレッシュ動作を制御するために、セルフリフレッシュ周期を決めるタイマーとして、チップ内にタイマー付きクロック発生回路や、温度モニター付きのクロック発生回路が内蔵されている。図１４に示す起動回路は、このセルフリフレッシュ周期を決めるタイマー回路４４を起動回路としても使用するようにしたものである。このタイマー回路４４から出力される一方のクロックが、前記図８または図９中の分周回路３１の出力の代わりにＡＮＤ論理回路３２に起動信号として入力される。タイマー回路４４から出力される他方のクロックは、セルフリフレッシュ起動信号としてセルフリフレッシュ動作を制御する回路に入力される。この場合にも、セルフリフレッシュからイグジットしたら、タイマー回路４４の出力をＡＮＤ論理回路３２に入力する代わりに、ＡＮＤ論理回路３２に対してＨレベルの信号を入力すれば、位相比較回路２０の出力がコンパレータレプリカ１３又はコンパレータ２２に供給され、セルフリフレッシュ中よりも短い周期で遅延時間の調整動作が行われる。
【００９２】
なお、上記各実施の形態では、この発明をアナログ動作するミラータイプＤＬＬに実施した場合について説明したが、デジタル動作するデジタルミラータイプＤＬＬに適用できることはもちろんである。デジタルミラータイプＤＬＬであってもＰＶＴバラツキが生じることがあり、デジタルミラータイプＤＬＬに本発明を適用すればこのようなＰＶＴバラツキによる内部クロックの同期ずれの発生を防止することができ、高精度な同期特性を得ることができる。
【００９３】
図１５は、この発明をデジタルミラータイプＤＬＬに適用した、この発明の第７の実施の形態による構成を示すブロック図である。デジタルミラータイプＤＬＬの基本的な構成については、例えば本出願人による特開平１０−６９３２６号で提案されているＳＴＢＤ（synchronous Traced Backwards Delay）が知られている。このＳＴＢＤは、入力バッフア（Input buffer）１１、ディレイモニタとしてのＩ／Ｏレプリカ１２、多段縦続接続された複数の単位遅延ユニットを有する前進パルス用遅延線（forward delay line）ＦＤＬ、前進パルス用遅延線内の単位遅延ユニットと同数の多段縦続接続された複数の単位遅延ユニットを有する後退パルス用遅延線（backward delay line）ＢＤＬ等から構成されており、図１５のデジタルミラータイプＤＬＬでは、さらに後退パルス用遅延線ＢＤＬの出力が入力され、遅延時間が可変の遅延調整回路（delay cont）６１が設けられている。そして、この遅延調整回路６１の出力が内部クロックとしてＤＱバッファ１７に供給される。なお、図１５中のその他の回路において、図１や図３と対応する個所には同じ符号を付してその説明は省略する。
【００９４】
前進パルス用遅延線ＦＤＬは、Ｉ／Ｏレプリカ１２と入力バッフア１１の出力を受け、Ｉ／Ｏレプリカ１２からの出力レベルの遷移時にＩ／Ｏレプリカ１２からの出力を多段縦続接続された複数の単位遅延ユニットで順次遅延し、その後の入力バッフア１１の出力レベルの遷移時に遅延動作を停止する。後退パルス用遅延線ＢＤＬは、入力バッフア１１の出力を受け、前進パルス用遅延線ＦＤＬにおける遅延動作の停止後に、入力バッフア１１の出力を、前進パルス用遅延線ＦＤＬ内でＩ／Ｏレプリカ１２からの出力が伝播した単位遅延ユニットの段数と同じ段数の単位遅延ユニットを介して順次遅延する。従って、後退パルス用遅延線ＢＤＬにおける信号遅延は前進パルス用遅延線ＦＤＬと同じになる。
【００９５】
ここで、遅延調整回路６１における信号遅延時間は、位相比較回路２０の比較結果に応じて制御され、これにより例えば前進パルス用遅延線ＦＤＬと後退パルス用遅延線ＢＤＬとの間に生じるＰＶＴバラツキなどによる同期誤差を抑制することができる。
【００９６】
【発明の効果】
以上説明したようにこの発明の同期信号発生回路によれば、アナログ動作するミラータイプＤＬＬが持つ、量子化誤差が発生しない、高い精度が期待できるという優れた特性を有する上に、製造プロセス、使用電圧及び動作温度などによって遅延時間が変動することを補償することができるので、高精度な同期特性を得ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態によるミラータイプＤＬＬの構成を示すブロック図。
【図２】図１のミラータイプＤＬＬの動作の一例を示す信号波形図。
【図３】この発明の第２の実施の形態によるミラータイプＤＬＬの構成を示すブロック図。
【図４】図１及び図２のミラータイプＤＬＬにおいて遅延時間を調整するための具体的な回路例を示す図。
【図５】図１及び図２のミラータイプＤＬＬにおいて遅延時間を調整するための具体的な回路例を示す図。
【図６】図１及び図２のミラータイプＤＬＬにおいて遅延時間を調整するための具体的な回路例を示す図。
【図７】図１及び図２のミラータイプＤＬＬにおいて遅延時間を調整するための具体的な回路例を示す図。
【図８】この発明の第３の実施の形態によるミラータイプＤＬＬの構成を示すブロック図。
【図９】この発明の第４の実施の形態によるミラータイプＤＬＬの構成を示すブロック図。
【図１０】この発明の第５の実施の形態によるミラータイプＤＬＬの構成を示すブロック図。
【図１１】この発明の第６の実施の形態によるミラータイプＤＬＬの構成を示すブロック図。
【図１２】図８または図９の実施の形態において分周回路の替わりに使用される起動回路の一構成例を示すブロック図。
【図１３】図８または図９の実施の形態において分周回路の替わりに使用される起動回路の他の構成例を示すブロック図。
【図１４】図８または図９の実施の形態において分周回路の替わりに使用される起動回路のさらに他の構成例を示すブロック図。
【図１５】この発明の第７の実施の形態によるミラータイプＤＬＬの構成を示すブロック図。
【図１６】アナログ動作する従来のミラータイプＤＬＬの一構成例を示すブロック図。
【図１７】図１６中のランプ電圧発生回路の原理を説明するための回路図。
【図１８】図１６の従来のミラータイプＤＬＬの動作の一例を示す信号波形図。
【図１９】図１６中のコンパレータの一具体例を示す回路図。
【図２０】図１６中のコンパレータの他の具体例を示す回路図。
【図２１】図２０のダイナミック型コンパレータの動作例を示す信号波形図。
【図２２】図２０のダイナミック型コンパレータにおける遅延時間の変化特性を示す図。
【図２３】図１６の従来のミラータイプＤＬＬで同期誤差が発生する場合を説明するための信号波形図。
【符号の説明】
１１…入力バッファ（Input buffer）、
１２…Ｉ／Ｏレプリカ（I/O replica）、
１３、２１…コンパレータレプリカ（Comparator replica）、
１４、１５…ランプ電圧発生回路（ＲＶＧ１，ＲＶＧ２）、
１６、２２…コンパレータ（Comparator：電圧比較回路）、
１７…ＤＱバッファ（DQ buffer）、
１８…自己調整フィードバック制御回路（Self-calibration feedback loop），１９…Ｉ／Ｏレプリカ（I/O replica）、
２０…位相比較回路（Phase comparator）、
２３…チャージポンプ、
２４、２６、２８…インバータ、
２５、２９…インバータチェーン、
２７…カウンタ、
３０、３１…スイッチ、
３２、３４、３５…分周回路、
３３…ＡＮＤ論理回路、
４１…入力バッファ、
４２…分周回路、
４３…内部クロック発生回路、
４４…タイマー回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0004060514.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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