(57)【特許請求の範囲】
【請求項１】
絶縁基板上にマトリクス状に配置された複数のデータ線及び複数の走査線と、前記データ線と走査線との交点近傍に配置された画素スイッチ素子と、前記画素スイッチ素子に接続された画素電極とを含むアレイ基板と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間に介在された光変調層とを含む表示パネルと、
前記絶縁基板上に配置され、前記各データ線に対応するアナログ映像信号を供給するデータ線駆動回路と、
前記走査線に走査信号を供給する走査線駆動回路と、
を備えた平面表示装置において、
前記データ線駆動回路は、シフトレジスタと、所定のデータ線に対応するディジタル映像信号をアナログ映像信号に順次変換する少なくとも第１及び第２のディジタル・アナログ変換回路と、前記第１及び第２のディジタル・アナログ変換回路と電気的に接続されるビデオバス配線と、前記シフトレジスタの出力に応じて前記ビデオバス配線と対応する前記データ線とを電気的に接続するスイッチ回路と、を含み、
前記第１のディジタル・アナログ変換回路に電気的に接続される前記データ線と、前記第２のディジタル・アナログ変換回路に電気的に接続される前記データ線とは、所定数毎に交互に配置され、
前記シフトレジスタ、前記スイッチ回路及び前記データ線は所定のラインに沿って４つの領域に分割され、４分割する３つの前記ラインのうち左右の２つの前記ラインを中心として互いに離れるように前記シフトレジスタにより一斉に走査されることを特徴とする平面表示装置。
【発明の詳細な説明】
技術分野
この発明は平面表示装置に関し、詳しくはアクティブマトリクス型液晶表示装置などの平面表示装置における駆動回路構成に関する。
背景技術
平面表示装置の中でも、光変調層として液晶層が用いられた液晶表示装置は、軽量、薄型、低消費電力の特性を生かして幅広い分野で利用されている。とりわけ、各画素毎にスイッチ素子を設けたアクティブマトリクス型液晶表示装置は、パソコンなどＯＡ機器のディスプレイ装置として急激に普及しつつある。
これまでのアクティブマトリクス型液晶表示装置において、アレイ基板の画素スイッチ素子は、活性層にアモルファスシリコン（ａ−Ｓｉ）が用いられた薄膜トランジスタ（ＴＦＴ）で構成するものが多かった。しかし最近では、活性層にポリシリコン（ｐ−Ｓｉ）が用いられたＴＦＴにで画素スイッチ素子を構成するものが市場に出回るようになってきている。
ｐ−ＳｉＴＦＴは、ａ−ＳｉＴＦＴに比べて電子移動度が高く、ＴＦＴを小型化できるため、基板上の空き領域に駆動回路の一部を形成できるという利点がある。例えば、アレイ基板上には、ゲート線駆動回路のすべてとデータ線駆動回路のうちのシフトレジスタやアナログスイッチ素子などを形成し、外付けの回路基板（ＰＣＢ）上には、データ線駆動回路のうちのＤ／Ａコンバータや、各種制御信号を生成するコントロールＩＣなどを形成する。
ところで、画面の高精細化に伴い、データ線駆動回路も、その処理速度の向上、データ書き込み速度の高速化が求められている。これに対応する技術として、一水平走査期間に駆動すべき画素を幾つかの大ブロックに分割して、各大ブロック毎に同時にデータを伝送し、並列処理すると共に、各大ブロック中の幾つかのデータ線を小ブロックに分割し、この小ブロック毎に順次駆動する方法がある。これによれば、シフトレジスタ出力に基づくサンプリング時間を長くすることができる。
例えば、水平方向に１０２４画素の配列を持つような画面、すなわちＸＧＡ（１０２４×７６８）において、２４本のデータ線に接続された８画素（ＲＧＢの３ドットで１画素）を一つの小ブロックとし、１／３２水平走査期間で順次駆動することで、１水平走査期間に２５６画素を駆動することができる。この２５６画素は、画面の１／４（大ブロック）に相当するので、画面に対して４並列、すなわち２４×４＝９６本の映像信号を入力すればよいことになる。ここで、例えば１つの駆動ＩＣが４８本の信号を出力できるとすると、２つの駆動ＩＣが必要となる。
この例のように、一画面を４つの大ブロックに分け、この４つの大ブロックを同時にサンプリングして出力するように構成した場合は、一画面を１つのシフトレジスタで順次サンプリングして出力する場合に比べて、シフトレジスタでのサンプリング時間を４倍長くすることが可能となるため、良好な表示画像を実現することができる。
ところで、今後、高精細化により画素数が増加した場合は、画面に同時に入力するデータ線数も増えることが予想される。この場合は、１つの大ブロックをさらに複数の駆動ＩＣで駆動することが考えられる。しかし、同じ製品ロットの駆動ＩＣであっても出力特性に微妙な差異があり、また駆動ＩＣからの配線長にも差異がある。これらの理由により、駆動ＩＣ間の性能にはオフセットが生じる。そして、このオフセットがあるために、同じ大ブロック内でも、画面上に駆動ＩＣ毎の継ぎ目が現れるおそれがあった。
すなわち、隣り合う駆動ＩＣで同一レベルの信号電圧を出力していても、駆動ＩＣ毎のオフセットにより、液晶への印加電圧に差異が生じ、これにより画面上で濃淡のムラとなり、境界が認識されるという問題点があった。このことは、ｐ−ＳｉＴＦＴにより駆動ＩＣを基板内に一体的に形成した場合でも、駆動回路間のオフセットにより同様の問題が生じる。
この発明の目的は、１つの大ブロックを複数のデータ線駆動回路で駆動した場合でも、継ぎ目が目立たず良好な表示画像を得ることができる平面表示装置を提供することにある。
発明の開示
この発明の第１の特徴に係わる平面表示装置は、絶縁基板上にマトリクス状に配置された複数のデータ線及び複数の走査線と、前記データ線と走査線との交点近傍に配置された画素スイッチ素子と、前記画素スイッチ素子に接続された画素電極とを含むアレイ基板と、前記アレイ基板に対向する対向基板と、前記アレイ基板と前記対向基板との間に介在された光変調層とを含む表示パネルと、前記絶縁基板上に配置され、前記各データ線に対応するアナログ映像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とを備えている。そして、前記データ線駆動回路は、各水平走査期間毎に所定のデータ線に対応するディジタル映像信号をアナログ映像信号に順次変換する少なくとも第１及び第２のディジタル・アナログ変換回路を含み、前記第１のディジタル・アナログ変換回路に電気的に接続される前記データ線と、前記第２のディジタル・アナログ変換回路に電気的に接続される前記データ線とは、所定数毎に交互に配置されていることを特徴とする。
また、第１の特徴に係わる平面表示装置において、前記データ線駆動回路は、前記第１および第２のディジタル・アナログ変換回路のそれぞれに対応し、互いに並列動作するシフトレジスタを含むことを特徴とする。
さらに、第１の特徴に係わる平面表示装置において、前記画素スイッチ素子、前記第１および第２のディジタル・アナログ変換回路、及び前記シフトレジスタのそれぞれは活性層がポリシリコンで構成された薄膜トランジスタを含むことを特徴とする。
この発明の第２の特徴に係わる平面表示装置は、絶縁基板上にマトリクス状に配置された複数のデータ線及び複数の走査線と、前記データ線と走査線との交点近傍に配置された画素スイッチ素子と、前記画素スイッチ素子に接続された画素電極とを含むアレイ基板と、前記アレイ基板に対向する対向基板と、前記アレイ基板と前記対向基板との間に介在された光変調層とを含む表示パネルと、前記絶縁基板上に配置され前記データ線に対応するアナログ映像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とを備えている。そして、前記データ線駆動回路は、前記絶縁基板上に配置される複数のビデオバス配線と、前記ビデオバス配線と対応する前記データ線とを電気的に接続するスイッチ回路と、前記ビデオバス配線に電気的に接続されディジタル映像信号をアナログ映像信号に順次変換する少なくとも第１、第２、第３、及び第４のディジタル・アナログ変換回路ＩＣとを含み、前記第１のディジタル・アナログ変換回路に電気的に接続される前記データ線、前記第２のディジタル・アナログ変換回路に電気的に接続される前記データ線、前記第３のディジタル・アナログ変換回路に電気的に接続される前記データ線とは、所定数毎に交互に配置されていることを特徴とする。
この発明の第３の特徴に係わる平面表示装置は、絶縁基板上にマトリクス状に配置された複数のデータ線及び複数の走査線と、前記データ線と走査線との交点近傍に配置された画素スイッチ素子と、前記画素スイッチ素子に接続された画素電極とを含むアレイ基板と、前記アレイ基板に対向する対向基板と、前記アレイ基板と前記対向基板との間に介在された光変調層とを含む表示パネルと、前記絶縁基板上に配置され前記データ線に対応するアナログ映像信号を供給するデータ線駆動回路と、前記走査線に走査信号を供給する走査線駆動回路とを備えている。そして、前記データ線駆動回路は、前記絶縁基板上に配置される複数のビデオバス配線と、前記ビデオバス配線と対応する前記データ線とを電気的に接続するスイッチ回路と、前記ビデオバス配線に電気的に接続されディジタル映像信号をアナログ映像信号に順次変換する少なくとも第１、第２、第３、及び第４のディジタル・アナログ変換回路ＩＣとを含み、前記第１のディジタル・アナログ変換回路に電気的に接続される前記データ線、前記第２のディジタル・アナログ変換回路に電気的に接続される前記データ線、前記第３のディジタル・アナログ変換回路に電気的に接続される前記データ線とは、及び前記第４のディジタル・アナログ変換回路に電気的に接続される前記データ線とは、所定数毎に交互に配置されていることを特徴とする。
また、第３の特徴に係わる平面表示装置において、前記第１及び第２のディジタル・アナログ変換回路ＩＣは基準電圧に対して正極性のアナログ映像信号を、前記第３及び第４のディジタル・アナログ変換回路ＩＣは基準電圧に対して負極性のアナログ映像信号をそれぞれ出力することを特徴とする。
前記スイッチ回路は、前記ビデオバス配線と対応する前記データ線との関係を所定期間毎に切り替えることを特徴とする。
さらに、第３の特徴に係わる平面表示装置において、前記画素スイッチ素子、及び前記スイッチ回路は、活性層がポリシリコンで構成された薄膜トランジスタを含むことを特徴とする。
また、第３の特徴に係わる平面表示装置において、前記第１乃至第４のディジタル・アナログ変換回路ＩＣは、外部駆動回路基板上に形成されていることを特徴とする。
上記第１乃至第３の特徴に係わる平面表示装置においては、一画面の中で分割された１つの大ブロックを複数のデータ線駆動回路で駆動する場合に、隣接する信号線を、それぞれ異なるデータ線駆動回路に接続するようにしたものである。これにより、データ線駆動回路毎の出力ばらつき、すなわち駆動ＩＣのばらつきは、画面全体に分散されることになる。したがって、画面上に駆動ＩＣ毎の継ぎ目が現れることがなく、良好な表示画像を得ることができる。
発明を実施するための最良の形態
以下、この発明に係わる平面表示装置を液晶表示装置に適用した場合の実施形態について説明する。
この実施形態に示す液晶表示装置は、アクティブマトリクス型の液晶パネルを備えている。この液晶パネルは、ｐ−ＳｉＴＦＴを用いることにより駆動回路が内蔵されている。
図５は、この実施形態に係わる液晶表示装置の全体の構成を示すブロック図である。この液晶表示装置１００は、駆動回路の一部が内蔵された液晶パネル１０１と、この液晶パネル１０１にアナログ映像信号を供給する駆動回路基板（ＰＣＢ）１０２と、これらを電気的に接続するフレキシブル配線基板（ＦＰＣ）１０６とから構成されている。
図６は、液晶パネル１０１の回路構成図である。液晶パネル１０１は、アクティブマトリクス部１と、このアクティブマトリクス部１を駆動するゲート線駆動回路２及びデータ線駆動回路３を備えている。ゲート線駆動回路２は、構成要素のすべてが液晶パネル１０１側に形成されている。データ線駆動回路３は、構成要素の一部が液晶パネル１０１側に形成されている。データ線駆動回路３の構成については後に説明する。
コモン回路（対向電極駆動回路）４は、図５に示すように駆動回路基板１０２側に配置される回路である。ここでは説明を容易にするために図６に示している。
アクティブマトリクス部１は、マトリクス状に配置された複数の液晶画素５を備えている。それぞれの液晶画素５は、対向電極７、画素電極８及びこれら電極間に保持される液晶層９から構成されている。各画素電極８への映像信号の供給はスイッチ素子としてのＴＦＴ６により制御されている。各ＴＦＴ６のゲートは、行毎に共通にゲート線（走査線）Ｇ１、Ｇ２・・・Ｇｎに接続され、ドレインは列毎にデータ線Ｄ１、Ｄ２・・・Ｄｍに接続されている。ソースは画素電極８に接続されている。また、すべての液晶画素５に対応する対向電極７は共通にコモン回路４に接続されている。
ゲート線駆動回路２は、図示しないシフトレジスタ及びバッファを含む回路で構成されている。ゲート線駆動回路２は、垂直同期信号ＳＴＶ及び垂直クロック信号ＣＫＶに基づいて各ゲート線Ｇ１、Ｇ２・・・Ｇｎにアドレス信号を供給する。ゲート線駆動回路２は、すべて絶縁性基板１４上に形成されている。
データ線駆動回路３は、アナログ映像信号をデータ線Ｄ１、Ｄ２・・・Ｄｍに供給するため、所定のタイミングで順次サンプリングを行うサンプルホールド回路と、このサンプルホールド回路の動作タイミングを制御するシフトレジスタと、後述する極性反転駆動のためのスイッチ回路と、このスイッチ回路にアナログ映像信号を供給するためのビデオバス配線と、外部から入力されるディジタル映像信号をアナログ映像信号に変換し、ビデオバス配線に順次出力する正極性／負極性Ｄ／Ａコンバータとで構成されている。また液晶表示装置１００はコントロールＩＣを含み、このコントロールＩＣからデータ線駆動回路３には、水平同期信号ＳＴＨ、水平クロック信号ＣＫＨ及びディジタル映像信号が供給される。
この実施形態のデータ線駆動回路３を構成するサンプルホールド回路、シフトレジスタ及びビデオバス配線は絶縁性基板１４上に一体的に形成されている。また、正極性／負極性Ｄ／Ａコンバータは、図５に示すようにＩＣチップとして駆動回路基板１０２上に搭載されている。この実施形態では、正極性／負極性Ｄ／Ａコンバータを駆動回路基板１０２上に搭載したが、絶縁基板１４上に搭載してもかまわない。
図５に示す駆動回路基板１０２は、コントロールＩＣ１０３、正極性Ｄ／Ａコンバータ１１ａ、１１ｂ、負極性Ｄ／Ａコンバータ１２ａ、１２ｂ及びコモン回路４を備えている。そして、駆動回路基板１０２と図示しないパーソナルコンピュータのプロセッサとの間はＦＰＣ１０７により接続されている。
なお、データ線駆動回路３のうちのサンプルホールド回路、シフトレジスタ及びビデオバス配線は、後述するように内部的に４並列化されている。また、絶縁性基板１４上に形成されるＴＦＴ６、ゲート線駆動回路２と、データ線駆動回路３の一部はｐ−ＳｉＴＦＴで構成されている。
図７は、駆動回路基板１０２の回路構成図である。コントロールＩＣ１０３には、図示しないパーソナルコンピュータのプロセッサからデジタル映像信号、基準クロック信号及び図示しない複合同期信号が供給される。デジタル映像信号としては、各水平走査期間毎にＲ、Ｇ、Ｂの各色でそれぞれ３０７２ドット、すなわち１０２４画素分のデータが順次供給される。
コントロールＩＣ１０３は、並べ替え回路１５、選択出力回路１６及び制御信号生成部１７を備えている。並べ替え回路１５は、外部プロセッサから供給されるデジタルの映像信号を後述する極性反転駆動のために並べ替える回路であり、図示しない２ラインメモリを含んでいる。選択出力回路１６は、それぞれの映像信号のフレーム毎の極性に応じて、正極性又は負極性Ｄ／Ａコンバータへ振り分けて出力する。制御信号生成部１７は、図示しない外部プロセッサからデジタルの映像信号とともに供給される基準クロック信号及び図示せぬ複合同期信号に基づいて、極性反転信号（Ｖｐｏｌ）やクロック信号などの各種制御信号を生成して出力する。
正極性Ｄ／Ａコンバータ１１ａ、１１ｂ及び負極性Ｄ／Ａコンバータ１２ａ、１２ｂは、コントロールＩＣ１０３から供給されたデジタル映像信号をアナログに変換して液晶パネル１０１の図示しないビデオバス配線へ供給する。
この実施形態に係わる液晶パネル１０１では、後述するように表示画面がデータ線に沿って４つの領域（大ブロック）に分割されており、各領域ごとに正負２４本の映像信号が並列に供給されるように構成されている。正極性Ｄ／Ａコンバータ１１ａ、１１ｂからは、４つの領域へそれぞれ正極性の映像信号が１２本づつ、合計４８本出力される。負極性Ｄ／Ａコンバータ１２ａ、１２ｂからは、４つの領域へそれぞれ負極性の映像信号が１２本づつ、合計４８本出力される。
図７に示す正極性Ｄ／Ａコンバータ１１ａ、１１ｂの内部には、図示しない正極性用のＤ／Ａコンバータ部がそれぞれ２４個配置されている。また、負極性Ｄ／Ａコンバータ１２ａ、１２ｂの内部には、図示しない負極性用のＤ／Ａコンバータがそれぞれ２４個配置されている。
正極性Ｄ／Ａコンバータ１１ａ、１１ｂ及び負極性Ｄ／Ａコンバータ１２ａ、１２ｂと、ビデオバス配線との接続関係については、後に詳細に説明する。
ここで、上記のようなアクティブマトリクス型の液晶表示装置における液晶パネルの極性反転駆動について説明する。
一般的な液晶表示装置においては、液晶層の特性劣化を防ぐために、１フレーム毎に液晶パネルの画素／対向電極間に印加する電位差の極性を反転させている。このような極性反転駆動の方法としては、例えば隣接する垂直画素ライン毎（列毎）に画素／対向電極間に印加する電位差の極性を反転させるＶ（垂直）ライン反転駆動法や、隣接する画素毎に画素／対向電極間に印加する電位差の極性を反転させるＨ／Ｖ（水平／垂直）ライン反転駆動法などが知られている。
ところで、液晶を駆動するためには、通常±５Ｖ程度の電圧が必要とされている。したがって、上記のような反転駆動方法を実施するには、駆動回路の出力として１０Ｖの耐圧が必要となり、消費電力の軽減は困難であった。そこで、消費電力の軽減を目的とした液晶表示装置が提案されている。
例えば、特願平９−１８６１５１号公報には、外部から入力されるシリアルなデジタル映像信号を直並列変換した後にアナログ信号に変換する複数のＤ／Ａ変換回路と、各々のＤ／Ａ変換回路に接続された増幅器とを備え、隣接するＤ／Ａ変換回路に接続される増幅器を互いに逆極性の電源電圧に接続するとともに、それぞれの増幅器に一対のスイッチペアを接続し、このスイッチペアを構成するスイッチを各々データデータ線に接続した表示装置が開示されている。この構成によれば、駆動回路を単一極性の耐圧で動作させることができるので、消費電力を軽減することができる。また、隣接するデータ線で表示信号バスを共用できるため、表示信号バスの本数を減らすことができ、回路規模を小さくすることができる。
この特願平９−１８６１５１号公報に開示された表示装置では、あるフレーム期間においては、奇数番目のＤ／Ａ変換回路は奇数番目のデータ線を駆動し、偶数番目のＤ／Ａ変換回路は偶数番目のデータ線を駆動する。そして、次のフレーム期間においては、奇数番目のＤ／Ａ変換回路は偶数番目のデータ線を駆動し、偶数番目のＤ／Ａ変換回路は奇数番目のデータ線を駆動する。このような極性反転駆動を可能とするために、あらかじめ外部に配置されたメモリにより、フレームに応じて映像信号の並び替えを行うようにしている。以下に説明する液晶パネル１０１の駆動方法においても、上記特願平９−１８６１５１号の表示装置と同様に極性反転駆動を行っており、映像信号の並び替えを行っている。
次に、この実施形態に係わる液晶パネル１０１の基本的な駆動方法について説明する。
図８は、この実施形態に係わる液晶パネル１０１の駆動方法を説明するための配線図であり、おもにデータ線とこれに接続する内部配線（ビデオバス配線）の関係を示している。
この実施形態に係わる液晶パネル１０１では、アクティブマトリクス部１により構成される表示画面をデータ線に沿って４分割している。図８のＬ１、Ｌ２、Ｒ１、Ｒ２は、分割されたそれぞれの領域を示している。各領域に供給される映像信号は、画面を４分割する３つのラインのうち、左右の２ライン（ラインＬ、ラインＲ）を中心として、それぞれ矢印方向に向かって一斉に走査される。これは、分割の境界での不連続性を解消するためである。
このような走査を行うため、データ線駆動回路３（図６）は電気的に４並列化されている。すなわち、データ線駆動回路３を構成するシフトレジスタ、サンプルホールド回路などの回路群は４分割され、それぞれの領域ごとに独立して設けられている。この例のように、４つの領域で同時にサンプリングして出力するように構成した場合は、一画面を１つのシフトレジスタで順次サンプリングして出力する場合に比べて、シフトレジスタでのサンプリング時間を４倍長くすることが可能となり、良好な表示画像が実現できる。
図８のＣＮ−Ｌ、ＣＮ−Ｒには、駆動回路基板１０２（図５）からアナログの映像信号が供給される。ＣＮ−Ｌ、ＣＮ−Ｒには、各領域に供給される２４本分の映像信号が入力される。すなわち、ＣＮ−Ｌには領域Ｌ１、Ｌ２にそれぞれ供給される４８本（２４本×２）の映像信号が入力され、ＣＮ−Ｒには領域Ｒ１、Ｒ２にそれぞれ供給される４８本（２４本×２）の映像信号が入力される。
液晶パネル１０１に入力された映像信号は、各領域ごとに配線された２４本のビデオバス配線（例えば、Ｌ１Ｐ１、Ｌ１Ｎ１・・・Ｌ１Ｎ１２）を通じて、後述するスイッチ回路（１１３）へ出力される。ビデオバス配線は、正極性の映像信号が供給されるラインと、負極性の映像信号が供給されるラインが交互に配列されている。図８に示すビデオバス配線では、正極性のラインには“Ｐ”を、負極性のラインには“Ｎ”をそれぞれ付している。例えば、ビデオバス配線Ｌ１Ｐ１は正極性のライン、Ｌ１Ｎ１は負極性のラインを示している。
図９は、図８に示す領域Ｌ１の部分拡大図である。一つの領域は内部がさらに３２個のブロック（小ブロック）に分けられている。そして、１つのブロックではＲ、Ｇ、Ｂの各色がそれぞれ８個づつ振り分けられている。
例えば、ブロック１にはＲ１・・・Ｒ８、Ｇ１・・・Ｇ８、Ｂ１・・・Ｂ８が、ブロック２にはＲ９・・・Ｒ１６、Ｇ９・・・Ｇ１６、Ｂ９・・・Ｂ１６が、それぞれ振り分けられている。またブロック３２にはＲ２４９・・・Ｒ２５６、Ｇ２４９・・・Ｇ２５６、Ｂ２４９・・・Ｂ２５６が振り分けられている。
このように、各ブロックではＲ、Ｇ、Ｂの各色ごとにそれぞれ８個の振り分けがあり、１ブロックでは合計で２４本分の映像信号が同時にサンプリングされる。さらに、図９に示すように、一つのブロックを一単位として３２ブロックを順番にサンプリングすることにより、各領域で映像信号がサンプリングされて出力される。
例えば、図９のブロック３２からブロック１の順にサンプリングが行われることにより、図８の領域Ｌ１ではＢ２５６からＲ１へ向かって映像信号が順次サンプリングされて出力される。他の領域でも同様のサンプリングが行われる。このように、一つの領域では２４×３２で７６８画素のサンプリングが行われることになるため、４つの領域の合計では各水平走査期間で３０７２個の画素に対応するサンプリングが達成される。このようなサンプリング出力を走査線の数だけ繰り返すことにより、１フレーム分の映像信号が各画素に順次書込まれる。
この実施形態に係わる液晶パネル１０１の駆動方法では、Ｖライン反転駆動法を用いている。すなわち、各々のフレーム期間中に、データ線駆動回路３は隣接するデータ線の電位が互いに基準電圧に対して逆極性となるようにデータ線を駆動し、かつ各々のデータ線の電位はフレーム周期で極性反転される。ただし、液晶パネル１０１の駆動方法は、Ｖライン反転駆動法に限らず、例えばＨライン反転駆動法やＨ／Ｖ反転駆動法を適用することもできる。
図１０は、データ線駆動回路３の部分回路図であり、図８の領域Ｌ１に対応する部分の回路構成を示している。この実施形態のデータ線駆動回路３は、４分割された領域に対応して４並列化されている。図１０は、分割された一つの回路構成を示している。
データ線駆動回路３は、シフトレジスタ１１１と、このシフトレジスタ１１１からの出力Ｑに基づいてアナログの映像信号をサンプリングするサンプルホールド回路１１２とを備えている。これらの回路は、駆動回路基板１０２（図５）から供給されたアナログの映像信号を水平クロック信号ＣＫＨに同期して順次サンプリングして各データ線に書き込むように構成されている。
シフトレジスタ１１１の出力Ｑは、奇数番目の信号切り替え回路１１２ａ、偶数番目の信号切り替え回路１１２ｂに入力される。またビデオバス配線１２５には、正極性のＲ、Ｇ、Ｂのアナログ信号が入力され、ビデオバス配線１２６には、負極性のＲ、Ｇ、Ｂのアナログ信号が入力される。
スイッチ回路１１３のそれぞれは、一対の複数のＰｃｈトランジスタ及びＮｃｈトランジスタから構成されている。正極性のビデオバス配線１２５はＰｃｈトランジスタ１１４、１１５を介してデータ線Ｄｍ−ｎ、Ｄｍ−（ｎ−１）に接続されている。一方、負極性のビデオバス配線１２６はＮｃｈトランジスタ１１６、１１７を介してデータ線Ｄｍ−ｎ、Ｄｍ−（ｎ−１）に接続されている。
Ｐｃｈトランジスタ１１４のゲートはＯＲゲート１１８の出力端子に接続され、Ｎｃｈトランジスタ１１６のゲートはＡＮＤゲート１１９の出力端に接続されている。また、Ｐｃｈトランジスタ１１５のゲートはＮＡＮＤゲート１２０の出力端に接続され、Ｎｃｈトランジスタ１１７のゲートはＮＯＲゲート１２１の出力端に接続されている。
ＯＲゲート１１８、ＡＮＤゲート１１９、ＮＡＮＤゲート１２０、ＮＯＲゲート１２１には、極性反転信号Ｖｐｏｌが入力される。また、ＡＮＤゲート１１９とＮＡＮＤゲート１２０は、シフトレジスタ１１１の出力Ｑに接続されている。ＯＲゲート１１８には、シフトレジスタ１１１からの出力Ｑがインバータ１２２を介して接続され、ＮＯＲゲート１２１には、シフトレジスタ１１１からの出力Ｑがインバータ１２３を介して接続されている。シフトレジスタ１１１は、水平クロック信号ＣＫＨに同期して、水平同期信号ＳＴＨを順次シフトするように構成されている。シフトレジスタ１１１からの出力Ｑは水平同期信号ＳＴＨに基づいて出力される。
次に、図１０に示す回路の動作について説明する。ここでは、隣接する一対のデータ線Ｄｍ−ｎ及びＤｍ−（ｎ−１）と、それに接続するスイッチ回路１１３、信号切り替え回路１１２ａ及び１０９の動作について説明する。また、信号切り替え回路１１２ａ、１１２ｂに供給される極性反転信号ＶｐｏｌはＬｏｗレベルが正極性を、Ｈｉｇｈレベルが負極性をそれぞれ示すものとする。さらに、極性反転信号Ｖｐｏｌはフレーム毎に切り替えられるものとする。
極性反転信号ＶｐｏｌがＬｏｗレベルの場合、ＯＲゲート１１８はシフトレジスタ１１１からの出力Ｑを通過させる状態となり、ＡＮＤゲート１１９の出力はＬｏｗレベルとなる。また、ＮＡＮＤゲート１２０の出力はＨｉｇｈレベルとなり、ＮＯＲゲート１２１は出力Ｑを反転して通過させる状態となる。したがって、Ｐｃｈトランジスタ１１４はシフトレジスタ１１１からの出力Ｑによって導通状態となり、Ｎｃｈトランジスタ１１６及びＰｃｈトランジスタ１１５は非導通状態となる。また、Ｎｃｈトランジスタ１１７は、シフトレジスタ１１１からの出力Ｑによって導通状態となる。その結果、データ線Ｄｍ−ｎには、シフトレジスタ１１１からの出力Ｑに基づいて正極性の映像信号が書き込まれる。一方、データ線Ｄｍ−（ｎ−１）には、シフトレジスタ１１１からの出力Ｑに基づいて負極性の映像信号が書き込まれる。
極性反転信号ＶｐｏｌがＨｉｇｈレベルの場合、ＯＲゲート１１８はＨｉｇｈレベルとなり、ＡＮＤゲート１１９は出力Ｑを通過させる状態となる。また、ＮＡＮＤゲート１２０は出力Ｑを反転して通過させる状態となり、ＮＯＲゲート１２１の出力はＬｏｗレベルとなる。したがって、Ｐｃｈトランジスタ１１４は非導通状態となり、Ｎｃｈトランジスタ１１６はシフトレジスタ１１１からの出力Ｑによって導通状態となる。また、Ｐｃｈトランジスタ１１５はシフトレジスタ１１１からの出力Ｑによって導通状態となり、Ｎｃｈトランジスタ１１７は非導通状態となる。その結果、データ線Ｄｍ−ｎには、シフトレジスタ１１１からの出力Ｑに基づいて負極性の映像信号が書き込まれる。一方、データ線Ｄｍ−（ｎ−１）には、シフトレジスタ１１１からの出力Ｑに基づいて正極性の映像信号が書き込まれる。
以上の動作がフレーム毎に繰り返されることにより、隣接するデータ線Ｄｍ−ｎ、Ｄｍ−（ｎ−１）には、正極性の映像信号と負極性の映像信号が交互に書き込まれる。他のデータ線についても、同じように隣接するデータ線には正極性の映像信号と負極性の映像信号が交互に書き込まれる。また、上記の回路構成においては、ビデオバス配線１２５には正極性の映像信号のみが出力され、ビデオバス配線１２６には負極性の映像信号のみが出力される。これによると、サンプルホールド回路１１２の各ゲート素子を単極性の耐圧で動作させることができるので、消費電力を軽減することができる。
図１１は、コントロールＩＣ１０３（図７）で並び替えられた映像信号のデータ配列を示す説明図である。図中右側は、プロセッサから供給された１ライン分の映像信号を、領域Ｌ１、Ｌ２、Ｒ１、Ｒ２の１〜３２ブロックごとに並び替えた場合のデータ列を示している。また、図中左側は極性反転信号の極性（Ｐｏｌ）とその時の各ビデオバス配線への振り分けのルールを示している。Ｐｏｌ＝０（Ｌｏｗレベル）は極性反転信号が正極性の時の振り分けを、またＰｏｌ＝１（Ｈｉｇｈレベル）は極性反転信号が負極性の時の振り分けを示している。
領域Ｌ１のブロック１を例としてデータの振り分けを説明する。極性反転信号がＰｏｌ＝０である場合、ブロック１のビデオバス配線Ｌ１Ｐ１には“Ｒ２４９”が、Ｌ１Ｎ１には“Ｇ２４９”がそれぞれ供給される。“Ｒ２４９”の映像信号は、図１０のＰｃｈトランジスタ１１４を通過してデータ線Ｄｍ−ｎに書き込まれ、“Ｇ２４９”の映像信号は、図１０のＮｃｈトランジスタ１１７を通過してデータ線Ｄｍ−（ｎ−１）に書き込まれる。一方、極性反転信号がＰｏｌ＝１である場合、ブロック１のビデオバス配線Ｌ１Ｐ１には“Ｇ２４９”が、Ｌ１Ｎ１には“Ｒ２４９”がそれぞれ供給される。“Ｇ２４９”の映像信号は、図１０のＰｃｈトランジスタ１１５を通過してデータ線Ｄｍ−（ｎ−１）に書き込まれ、“Ｒ２４９”の映像信号は、図１０のＮｃｈトランジスタ１１６を通過してデータ線Ｄｍ−ｎに書き込まれる。
図１１に示すようなデータの並べ替えを行うことにより、図１０のビデオバス配線１２５には常に正極性の映像信号のみが出力され、ビデオバス配線１２６には常に負極性の映像信号のみが出力されることなる。すなわち、隣接するデータ線Ｄｍ−ｎ、Ｄｍ−（ｎ−１）では、フレーム周期で映像信号の極性が反転されるが、各ビデオバス配線には、常に同極性の映像信号が出力される。
次に、上記のように構成された液晶パネル１０１の駆動回路における特徴的な構成について説明する。
図１は、これまでに説明してきた液晶画素、ビデオバス配線及びＤ／Ａコンバータの接続関係を示す概念図であり、Ｇｉ番目とＧｉ＋１番目のゲート線、及びＤｊ番目からＤｊ＋３番目までのデータ線を示している。ただし、Ｄ／Ａコンバータへ映像信号が入力されるまでの回路と、絶縁性基板上に形成した回路部分は図示していない。また、サンプルホールド回路などの他の回路関係についても図示を省略している。
図１に示すように、データ線Ｄｊ、Ｄｊ＋１、Ｄｊ＋２・・・のうち、データ線Ｄｊ、Ｄｊ＋１は、正極性Ｄ／Ａコンバータ１１ａ、負極性Ｄ／Ａコンバータ１２ａとつながるビデオバス配線１３１、１３２に接続され、データ線Ｄｊ＋２、Ｄｊ＋３は正極性Ｄ／Ａコンバータ１１ｂと負極性Ｄ／Ａコンバータ１２ｂとつながるビデオバス配線１３３、１３４に接続されている。そして、この実施形態のように４個のＤ／Ａコンバータを使用した場合、図示しない次の２本のデータ線（Ｄｊ＋４、Ｄｊ＋５）はビデオバス配線１３１、１３２と接続され、さらに次の２本のデータ線（Ｄｊ＋６、Ｄｊ＋７）はビデオバス配線１３３、１３４と接続される。すなわち、隣接する２本のデータ線と正負の映像信号を供給する２本のビデオバス配線を正負の一組とし、これらの組みが交互に配置されるように構成されている。
上記構成において、隣接するデータ線に正極性と負極性の映像信号がそれぞれ交互に書き込まれる場合について見てみると、正極性の映像信号が書き込まれるデータ線には、正極性Ｄ／Ａコンバータ１１ａと正極性Ｄ／Ａコンバータ１１ｂからの出力が１本おきに書き込まれ、また負極性の映像信号が書き込まれるデータ線には、負極性Ｄ／Ａコンバータ１２ａと負極性Ｄ／Ａコンバータ１２ｂからの出力が１本おきに書き込まれる。
したがって、正極性Ｄ／Ａコンバータ１１ａと１１ｂ、又は負極性Ｄ／Ａコンバータ１２ａと１２ｂにおいて、出力ばらつき等があっても、画面上での濃淡のムラはデータ線一本おきとなり、画面全体に分散されて認識されにくくなる。このため、単一階調表示をした場合でも、濃淡のムラが継ぎ目として認識されることがなくなり、良好な表示画像を得ることができる。
この実施形態では、説明を簡略にするため、４個のＤ／Ａコンバータを使用した場合について説明したが、さらに多数のＤ／Ａコンバータを使用した場合でも同様の接続を行うことができる。
図２は、他の実施形態を示すもので、図１と同じく液晶画素、ビデオバス配線及びＤ／Ａコンバータの接続関係を示す概念図である。図２においても、Ｇｉ番目とＧｉ＋１番目のゲート線、及びＤｊ番目からＤｊ＋３番目までのデータ線を示している。また、Ｄ／Ａコンバータへ映像信号が入力されるまでの回路と、絶縁性基板上に形成した回路部分は図示していない。さらに、他の回路関係についても図示を省略している。
図２に示すＤ／Ａコンバータ２１、２２は、それぞれ正極性と負極性の映像信号を供給できるように構成されており、フレーム毎に映像信号の極性を反転させて出力している。データ線Ｄｊ、Ｄｊ＋１、Ｄｊ＋２・・・のうち、データ線Ｄｊ、Ｄｊ＋２はＤ／Ａコンバータ２１とつながるビデオバス配線１３５、１３６に接続され、データ線Ｄｊ＋１、Ｄｊ＋３はＤ／Ａコンバータ２２とつながるビデオバス配線１３７、１３８に接続されている。すなわち、データ線Ｄｊが偶数番目にあるとすると、Ｄｊ、Ｄｊ＋２、Ｄｊ＋４・・・のような偶数番目にあるデータ線はＤ／Ａコンバータ２１と接続され、Ｄｊ＋１、Ｄｊ＋３・・・のような奇数番目にあるデータ線はＤ／Ａコンバータ２２と接続される。そして、あるフレームで画素（Ｄｊ、Ｇｉ）に対しＤ／Ａコンバータ２１が正極性で書き込みを行い、画素（Ｄｊ＋１、Ｇｉ）に対しＤ／Ａコンバータ２２が負極性で書き込みを行ったとすると、次のフレームでは、画素（Ｄｊ、Ｇｉ）に対しＤ／Ａコンバータ２１が負極性で書き込みを行い、画素（Ｄｊ＋１、Ｇｉ）に対しＤ／Ａコンバータ２２が正極性で書き込みを行うという動作が繰り返される。
上記構成によると、あるフレームにおいて、正極性の映像信号が書き込まれるデータ線には、Ｄ／Ａコンバータ２１からの出力が１本おきに書き込まれ、また負極性の映像信号が書き込まれるデータ線には、Ｄ／Ａコンバータ２２からの出力が１本おきに書き込まれる。また次のフレームにおいて、正極性の映像信号が書き込まれるデータ線には、Ｄ／Ａコンバータ２２からの出力が１本おきに書き込まれ、また負極性の映像信号が書き込まれるデータ線には、Ｄ／Ａコンバータ２１からの出力が１本おきに書き込まれる。
したがって、Ｄ／Ａコンバータ２１と２２において、それぞれ出力ばらつき等があっても、画面上での濃淡のムラはデータ線一本おきとなり、画面全体に分散されて認識されにくくなる。このため、単一階調表示をした場合でも、濃淡のムラが継ぎ目として認識されることがなくなり、良好な表示画像を得ることができる。
なお、上述した実施形態のデータ線駆動回路３では、サンプルホールド回路、シフトレジスタ及びビデオバス配線を絶縁性基板１４上に形成した例について示したが、Ｄ／Ａコンバータ（１１、１２、２１、２２）やこのＤ／Ａコンバータの前段に配置される図示しないシフトレジスタを絶縁性基板１４上に形成した構成としてもよい。さらには、コントロールＩＣ１０３を含めて絶縁性基板１４上に形成した構成としてもよい。
また、この実施形態においては、正極性と負極性の映像信号を供給できるように構成されたＤ／Ａコンバータを２個使用した場合について説明したが、同様の機能を備えたＤ／Ａコンバータをさらに多数使用した場合でも同様に接続することができる。
ここで、正極性と負極性の映像信号を供給できるＤ／Ａコンバータを用いた他の実施形態について説明する。
図３は、図２の他の実施形態を示す概念図である。図３では、おもにデータ線駆動回路３の回路構成について示している。また、図２と同等部分は同一符号で表している。
図３に示すデータ線駆動回路３には、正極性と負極性の映像信号を供給できる４つのＤ／Ａコンバータ３２−１、３２−２、３２−３、３２−４が配置されている。これらのＤ／Ａコンバータへは、コントロールＩＣ１０３からシフトレジスタ３１−１、３１−２、３１−３、３１−４を介してディジタル映像信号が並列に供給されている。Ｄ／Ａコンバータ３２−１、３２−２、３２−３、３２−４とデータ線Ｄ１、Ｄ２、Ｄ３・・・は、ビデオバス配線３３とデータ線の駆動用アンプ３４を介して接続されている。
図３に示す回路構成では、Ｄ／Ａコンバータ３２−１はデータ線Ｄ１、Ｄ５、Ｄ９・・・に接続され、Ｄ／Ａコンバータ３２−２はデータ線Ｄ２、Ｄ６、Ｄ１０・・・に接続され、順次アナログ映像信号を出力するように構成されている。また、Ｄ／Ａコンバータ３２−３はデータ線Ｄ３、Ｄ７、Ｄ１１・・・に接続され、Ｄ／Ａコンバータ３２−３はデータ線Ｄ４、Ｄ８、Ｄ１２・・・に接続され、順次アナログ映像信号を出力するように構成されている。
この実施形態において、シフトレジスタ３１−１、３１−２、３１−３、３１−４、Ｄ／Ａコンバータ３２−１、３２−２、３２−３、３２−４、ビデオバス配線３３及び駆動用アンプ３４は絶縁性基板１４上に一体的に形成されている。ただし、コントロールＩＣ１０３は駆動回路基板１０２上に形成されている。
上記構成によれば、隣接するデータ線は、互いに異なるＤ／Ａコンバータに接続されている。ここで、奇数番目のデータ線には正極性の映像信号が書き込まれ、偶数番目のデータ線には負極性の映像信号が書き込まれるとすると、正極性の映像信号が書き込まれる奇数番目のデータ線にはＤ／Ａコンバータ３２−１と３２−３からの出力がそれぞれ１本おきに書き込まれ、負極性の映像信号が書き込まれる偶数番目のデータ線にはＤ／Ａコンバータ３２−２と３２−４からの出力がそれぞれ１本おきに書き込まれることになる。
したがって、Ｄ／Ａコンバータ３２−１、３２−２、３２−３、３２−４において、それぞれ出力ばらつきがっても、画面上での濃淡のムラはデータ線一本おきとなり、画面全体に分散されて認識されにくくなる。このため、単一階調表示をした場合でも、濃淡のムラが継ぎ目として認識されることがなくなり、良好な表示画像を得ることができる。
なお、上述した実施形態のデータ線駆動回路３では、シフトレジスタ３１〜、Ｄ／Ａコンバータ３２〜、ビデオバス配線３３及び駆動用アンプ３４を絶縁性基板１４上に一体的に形成した例について示したが、コントロールＩＣ１０３を含めて絶縁性基板１４上に一体的に形成した構成としてもよい。また、データ線駆動回路３のうちのビデオバス配線３３と駆動用アンプ３４のみを絶縁性基板１４上に形成し、その他を駆動回路基板１０２上に形成した構成としてもよい。さらにはビデオバス配線３３、駆動用アンプ３４及びＤ／Ａコンバータ３２〜を絶縁性基板１４上に形成し、その他を駆動回路基板１０２上に形成した構成としてもよい。
この実施形態では、説明を簡略化するために、４個のＤ／Ａコンバータを使用した場合について説明したが、さらに多数のＤ／Ａコンバータを使用した場合でも同様の接続を行うことができる。
続いて、正極性と負極性の映像信号を供給できるＤ／Ａコンバータを用いたさらに他の実施形態について説明する。
図４は、図２のさらに他の実施形態を示す概念図である。図４では、おもにデータ線駆動回路３の回路構成について示している。また、図２と同等部分は同一符号で表している。
図４に示すデータ線駆動回路３には、正極性と負極性の映像信号を供給できる４つのＤ／Ａコンバータ４２−１、４２−２、４２−３、４２−４が配置されている。これらのＤ／Ａコンバータへは、コントロールＩＣ１０３からシフトレジスタ４１−１、４１−２、４１−３、４１−４を介してディジタル映像信号が供給されている。Ｄ／Ａコンバータ４２−１、４２−２、４２−３、４２−４とデータ線Ｄ１、Ｄ２、Ｄ３・・・は、バスライン４３、シフトレジスタ４４及びデータ線の駆動用アンプ４５を介して接続されている。
Ｄ／Ａコンバータ４２−１からの出力は、バスライン４３を介してデータ線Ｄ１、Ｄ２、Ｄ３・・・分配されている。同様に、Ｄ／Ａコンバータ４２−２、４２−３、４２−４からの図示しない出力についても、図示しないバスラインを介してデータ線Ｄ１、Ｄ２、Ｄ３・・・にそれぞれ分配されている。
図４に示すように、Ｄ／Ａコンバータ４２−１からの出力はバスライン４３の各ラインに接続されており、前記出力はこの接続されたラインを通じてデータ線Ｄ１、Ｄ５、Ｄ９・・・に接続されている。同様に、Ｄ／Ａコンバータ４２−２からの出力は図示しないバスラインを介してデータ線Ｄ２、Ｄ６、Ｄ１０・・・に接続されている。また、Ｄ／Ａコンバータ４２−３からの出力は図示しないバスラインを介してデータ線Ｄ３、Ｄ７、Ｄ１１・・・に接続され、さらにＤ／Ａコンバータ４２−３からの出力は図示しないバスラインを介してデータ線Ｄ４、Ｄ８、Ｄ１２・・・に接続されている。
この実施形態において、シフトレジスタ４１−１、４１−２、４１−３、４１−４、Ｄ／Ａコンバータ４２−１、４２−２、４２−３、４２−４、バスライン４３、シフトレジスタ４４及び駆動用アンプ４５は絶縁性基板１４上に一体的に形成されている。ただし、コントロールＩＣ１０３は駆動回路基板１０２上に形成されている。
上記構成によれば、隣接するデータ線は、互いに異なるＤ／Ａコンバータに接続されている。ここで、奇数番目のデータ線には正極性のアナログ映像信号が書き込まれ、偶数番目のデータ線には負極性のアナログ映像信号が書き込まれるとすると、正極性の映像信号が書き込まれる奇数番目のデータ線にはＤ／Ａコンバータ４２−１と４２−３からの出力がそれぞれ１本おきに書き込まれ、負極性の映像信号が書き込まれる偶数番目のデータ線にはＤ／Ａコンバータ４２−２と４２−４からの出力がそれぞれ１本おきに書き込まれることになる。
したがって、Ｄ／Ａコンバータ４２−１、４２−２、４２−３、４２−４において、それぞれ出力ばらつきがあっても、画面上での濃淡のムラはデータ線一本おきとなり、画面全体に分散されて認識されにくくなる。このため、単一階調表示をした場合でも、濃淡のムラが継ぎ目として認識されることがなくなり、良好な表示画像を得ることができる。
とくに、図４のようにバスラインを用いた場合には、各Ｄ／Ａコンバータを離れた領域に形成することができるため、製造過程でドライバＩＣのオフセットが生じやすくなる。このため、この実施形態のような回路構成は良好な表示画像を得るために有効なものとなる。
なお、上述した実施形態のデータ線駆動回路３では、シフトレジスタ４１〜、Ｄ／Ａコンバータ４２〜、バスライン４３、シフトレジスタ４４及び駆動用アンプ４５を絶縁性基板１４上に形成した例について示したが、コントロールＩＣ１０３を含めて絶縁性基板１４上に形成した構成としてもよい。また、データ線駆動回路３のうちのバスライン４３、シフトレジスタ４４及び駆動用アンプ４５のみを絶縁性基板１４上に形成し、その他を駆動回路基板１０２上に形成した構成としてもよい。さらにはバスライン４３、シフトレジスタ４４、駆動用アンプ４５及びＤ／Ａコンバータ４２〜を絶縁性基板１４上に形成し、その他を駆動回路基板１０２上に形成した構成としてもよい。
この実施形態では、４個のＤ／Ａコンバータを使用した場合について説明したが、さらに多数のＤ／Ａコンバータを使用した場合でも同様の接続を行うことができる。
【図面の簡単な説明】
図１は、液晶画素、ビデオバス配線及びＤ／Ａコンバータの接続関係を示す概念図である。
図２は、図１の他の実施形態を示す概念図である。
図３は、図２の他の実施形態を示す概念図である。
図４は、図２のさらに他の実施形態を示す概念図である。
図５は、実施形態に係わる液晶表示装置の全体の構成を示すブロック図である。
図６は、液晶パネルの回路構成図である。
図７は、駆動回路基板の回路構成図である。
図８は、実施形態に係わる液晶パネルの駆動方法を説明するための配線図である。
図９は、図６に示す領域Ｌ１の部分拡大図である。
図１０は、データ線駆動回路の部分回路図である。
図１１は、コントロールＩＣで並び替えられた映像信号のデータ配列を示す説明図である。
【図１】
0004166015.tif 000002
【図２】
0004166015.tif 000003
【図３】
0004166015.tif 000004
【図４】
0004166015.tif 000005
【図５】
0004166015.tif 000006
【図６】
0004166015.tif 000007
【図７】
0004166015.tif 000008
【図８】
0004166015.tif 000009
【図９】
0004166015.tif 000010
【図１０】
0004166015.tif 000011
【図１１】
0004166015.tif 000012