(57)【特許請求の範囲】
【請求項１】
走査線にゲート絶縁膜を介して対向する複数のチャネル領域と各チャネル領域を挟むソース領域及びドレイン領域とが形成される半導体層と、前記ドレイン領域に接続されるドレインコンタクトホールと、前記走査線に交差するデータ線上に配され前記ソース領域に接続されるソースコンタクトホールとを有する薄膜トランジスタであって、
前記複数のチャネル領域は、前記走査線と前記半導体層とを交差させて形成され、
前記ソースコンタクトホール及び前記ドレインコンタクトホールは、前記走査線を挟んで互いに反対側に配設されており、
前記走査線は、複数の前記データ線に交差する主走査線と、該主走査線から分岐して延びた分岐走査線とを備え、
前記ソースコンタクトホールと前記ドレインコンタクトホールとの間の前記半導体層は、前記走査線に交差するＬ字状に形成されており、
前記分岐走査線は、前記主走査線から前記ソースコンタクトホール側に延びていることを特徴とする薄膜トランジスタ。
【請求項２】
前記走査線は、複数の前記データ線に交差する主走査線と、該主走査線から分岐して延びた分岐走査線とを備え、
前記分岐走査線は、前記ソースコンタクトホールに接続されるソース領域の周囲を囲むように配されて前記データ線に交差していることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記Ｌ字状の半導体層の屈曲部を挟んだ両側に、それぞれ前記チャネル領域が配置されていることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記分岐走査線は、前記データ線の少なくとも一部と平面視で重なる位置に形成されていることを特徴とする請求項１から３のいずれかに記載の薄膜トランジスタ。
【請求項５】
前記データ線の一部が拡幅されており、当該拡幅部分において前記分岐走査線の少なくとも一部と平面視で重なって配され、かつ当該拡幅部分が前記主走査線に跨って形成されていることを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
前記ソースコンタクトホールと前記ドレインコンタクトホールとは、互いに２５μｍ以上離れていることを特徴とする請求項１から５のいずれかに記載の薄膜トランジスタ。
【請求項７】
前記ソースコンタクトホールは、前記データ線に交差する前記走査線から２５μｍ以上離れていることを特徴とする請求項１から６のいずれかに記載の薄膜トランジスタ。
【請求項８】
前記ソースコンタクトホールまたは前記ドレインコンタクトホールの少なくとも一方は、複数設けられていることを特徴とする請求項１から７のいずれかに記載の薄膜トランジスタ。
【請求項９】
複数設けられた前記ソースコンタクトホールまたは前記ドレインコンタクトホールの少なくとも一方は、隣接するソースコンタクトホール間または隣接するドレインコンタクトホール間が互いに２５μｍ以上離れていることを特徴とする請求項８記載の薄膜トランジスタ。
【請求項１０】
マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された請求項１から９のいずれかに記載の薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有することを特徴とするアクティブマトリクス基板。
【請求項１１】
前記画素領域内には、前記ソースコンタクトホールに対向しているとともに前記データ線に沿ったスリット状の長穴が前記ゲート絶縁膜および該ゲート絶縁膜上に形成された層間絶縁膜を貫通して形成されていることを特徴とする請求項１０記載のアクティブマトリクス基板。
【請求項１２】
互いに対向する一対の基板間に電気光学材料を有する電気光学装置であって、前記一対の基板のうちの一方が、請求項１０または１１記載のアクティブマトリクス基板であることを特徴とする電気光学装置。
【請求項１３】
走査線にゲート絶縁膜を介して対向する複数のチャネル領域と各チャネル領域を挟むソース領域及びドレイン領域とが形成される半導体層と、前記ドレイン領域に接続されるドレインコンタクトホールと、前記走査線に交差するデータ線上に配され前記ソース領域に接続されるソースコンタクトホールとを有する薄膜トランジスタの製造方法であって、
基板上に前記半導体層を形成する工程と、前記半導体層上に前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記走査線を形成する工程と、前記走査線をマスクにして前記半導体層に不純物を導入して前記ソース領域および前記ドレイン領域を形成する工程と、前記走査線上に層間絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記ソースコンタクトホールを開孔する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記ドレインコンタクトホールを開孔する工程と、前記ソースコンタクトホールを介して前記半導体層のソース領域に接続されるように前記層間絶縁膜上に前記データ線を形成する工程とを含み、
前記半導体層を形成する工程及び前記走査線を形成する工程は、前記データ線と交差する方向に延びる主走査線と該主走査線から分岐された分岐走査線とを有する走査線を形成し、前記主走査線及び分岐走査線と前記半導体層とを交差させるように配置して前記複数のチャネル領域を形成し、
前記ソースコンタクトホールを開孔する工程及び前記ドレインコンタクトホールを開孔する工程は、ソースコンタクトホール及びドレインコンタクトホールのうち、前記ソースコンタクトホールを前記主走査線から前記分岐走査線が進出された側に配設し、前記ドレインコンタクトホールを前記主走査線を挟んで前記ソースコンタクトホールと反対側に配設することを特徴とする薄膜トランジスタの製造方法。
【請求項１４】
マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有するアクティブマトリクス基板の製造方法であって、
前記薄膜トランジスタを請求項１３記載の薄膜トランジスタの製造方法で形成し、
前記ドレインコンタクトホールに接続されたドレイン領域に導電接続されるように画素電極を形成する工程を含むことを特徴とするアクティブマトリクス基板の製造方法。
【請求項１５】
前記ソースコンタクトホールを開孔する工程は、ソースコンタクトホールを前記データ線に交差する前記走査線から２５μｍ以上離して形成する工程と、
レーザ光をデータ線に沿った方向に走査することで、前記画素領域を挟んで互いに隣接する前記データ線間を短絡させている残留物を切断するレーザリペア工程と、を有することを特徴とする請求項１４記載のアクティブマトリクス基板の製造方法。
【請求項１６】
前記画素領域内に前記層間絶縁膜および前記ゲート絶縁膜を貫通したスリット状の長穴を前記ソースコンタクトホールに対向した位置に前記データ線に沿って形成する工程と、
前記層間絶縁膜をマスクにして前記半導体層を除去可能なエッチングを前記長穴内に施すリペア工程とを含むことを特徴とする請求項１５記載のアクティブマトリクス基板の製造方法。
【請求項１７】
前記データ線を形成する工程は、前記ソース領域に接続される電極層を表面上に形成する工程と、
前記データ線に供される部分を除いて前記電極層をエッチングにより除去する工程とを備え、
該電極層をエッチングにより除去する工程は、前記半導体層も除去可能なエッチャントを用い、前記リペア工程も行うことを特徴とする請求項１６記載のアクティブマトリクス基板の製造方法。
【請求項１８】
前記電極層はアルミニウムで形成され、前記エッチングは、前記エッチャントに塩素系ガスを用いたドライエッチングであることを特徴とする請求項１７記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタとその製造方法、アクティブマトリクス基板とその製造方法、および電気光学装置に関し、特に、半導体層のパターン残りによる欠陥を防ぐために好適なものに関する。
【０００２】
【従来の技術】
一般に、薄膜トランジスタ(Thin Film Transistor：以下適宜ＴＦＴと略称する）駆動によるアクティブマトリクス駆動方式の電気光学装置（例えば、液晶装置）においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板であるアクティブマトリクス基板上に設けられている。
【０００３】
近年、ＴＦＴのゲート電極をソース領域およびドレイン領域間に１個のみ配置したシングルゲート構造に対して、これらの間に２個以上の走査線を配置した複数ゲート構造のＴＦＴを有するＴＦＴアレイ基板が提案されている。例えば、図１４に示すように、ＴＦＴアレイ基板１０７の画素電極１０１を制御するＴＦＴ１０２では、ポリシリコン膜からなる半導体層１０８（輪郭を１点鎖線で示す）が、データ線１０３（輪郭を２点鎖線で示す）と走査線１０４（輪郭を実線で示す）の交差点の近傍でＵ字状に形成され、そのＵ字状部１０８ａの一端が隣接するデータ線１０３の方向（紙面右方向）および当該データ線１０３に沿う方向（紙面上方向）に長く延びている。したがって、ＴＦＴ１０２は、半導体層１０８のＵ字状部１０８ａで走査線１０４と交差しており、半導体層１０８と走査線１０４が２回交差していることになるため、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。なお、図中の符号１０５は蓄積容量、１０６は容量線、１０９および１１０はコンタクトホール、１１１はドレイン電極、１１２は画素コンタクトホールを示している。
【０００４】
このような複数ゲート構造の場合、それぞれのゲート電極となる走査線には同一の信号が印加されるようになっており、デュアルゲートあるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができるものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の薄膜トランジスタに関する技術では、以下の課題が残されている。すなわち、チャネル領域、ドレイン領域およびソース領域となる上記半導体層は、パターニングされて必要な領域以外はエッチングにより除去されることになるが、この際にパターン残りが生じてしまい、一部に半導体層が残存してしまう場合がある。特に、段差部分となる走査線近傍において半導体層のパターン残りが生じやすく、このパターン残りによってソース−ドレイン領域や隣接データ線間等がショートしてしまう欠陥が発生するおそれがあった。すなわち、従来の構造、特に上記Ｕ字状部を採用したデュアルゲート構造のようにソース−ドレイン間が近接しているとともに、いずれも走査線近傍に配されていると、半導体層のパターン残りが生じた際にショートし易いという問題があった。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、半導体層のパターン残りが発生してもショート等の欠陥の発生を防止することができる薄膜トランジスタとその製造方法、アクティブマトリクス基板とその製造方法、および電気光学装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明の薄膜トランジスタは、走査線にゲート絶縁膜を介して対向する複数のチャネル領域と各チャネル領域を挟むソース領域及びドレイン領域とが形成される半導体層と、前記ドレイン領域に接続されるドレインコンタクトホールと、前記走査線に交差するデータ線上に配され前記ソース領域に接続されるソースコンタクトホールとを有する薄膜トランジスタであって、前記複数のチャネル領域は、前記走査線と前記半導体層とを交差させて形成され、前記ソースコンタクトホール及び前記ドレインコンタクトホールは、前記走査線を挟んで互いに反対側に配設されており、前記走査線は、複数の前記データ線に交差する主走査線と、該主走査線から分岐して延びた分岐走査線とを備え、前記ソースコンタクトホールと前記ドレインコンタクトホールとの間の前記半導体層は、前記走査線に交差するＬ字状に形成されており、前記分岐走査線は、前記主走査線から前記ソースコンタクトホール側に延びていることを特徴とする。
【０００８】
また、本発明の薄膜トランジスタの製造方法は、走査線にゲート絶縁膜を介して対向する複数のチャネル領域と各チャネル領域を挟むソース領域及びドレイン領域とが形成される半導体層と、前記ドレイン領域に接続されるドレインコンタクトホールと、前記走査線に交差するデータ線上に配され前記ソース領域に接続されるソースコンタクトホールとを有する薄膜トランジスタの製造方法であって、
基板上に前記半導体層を形成する工程と、前記半導体層上に前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記走査線を形成する工程と、前記走査線をマスクにして前記半導体層に不純物を導入して前記ソース領域および前記ドレイン領域を形成する工程と、前記走査線上に層間絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記ソースコンタクトホールを開孔する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記ドレインコンタクトホールを開孔する工程と、前記ソースコンタクトホールを介して前記半導体層のソース領域に接続されるように前記層間絶縁膜上に前記データ線を形成する工程とを含み、前記半導体層を形成する工程及び前記走査線を形成する工程は、前記データ線と交差する方向に延びる主走査線と該主走査線から分岐された分岐走査線とを有する走査線を形成し、前記主走査線及び分岐走査線と前記半導体層とを交差させるように配置して前記複数のチャネル領域を形成し、前記ソースコンタクトホールを開孔する工程及び前記ドレインコンタクトホールを開孔する工程は、ソースコンタクトホール及びドレインコンタクトホールのうち、前記ソースコンタクトホールを前記主走査線から前記分岐走査線が進出された側に配設し、前記ドレインコンタクトホールを前記主走査線を挟んで前記ソースコンタクトホールと反対側に配設することを特徴とする。
【０００９】
これらの薄膜トランジスタおよび薄膜トランジスタの製造方法では、ソースコンタクトホール及びドレインコンタクトホールが、走査線を挟んで互いに反対側に配設されるので、ソースコンタクトホールとドレインコンタクトホールとの距離を大きく設定することができ、半導体層のパターン残りが生じてもショート等の欠陥が生じ難いという効果を奏する。また、半導体層が走査線に交差してチャネル領域を形成するので、走査線の周囲に半導体層のパターン残りが生じてもトランジスタ構造が壊れず致命的な欠陥になり難いという効果を奏する。
【００１０】
また、本発明の薄膜トランジスタは、前記ソースコンタクトホールと前記ドレインコンタクトホールとが、互いに２５μｍ以上離れていることが好ましい。
すなわち、半導体層のパターン残りは、工程中において６割が２５μｍ以下の塵埃によるため、ソースコンタクトホールとドレインコンタクトホールとを互いに２５μｍ以上離せば、フォトリソグラフィ工程等での異物付着によるパターン残りを、半分以上救済することができる。
【００１１】
また、本発明の薄膜トランジスタは、前記ソースコンタクトホールが、前記データ線に交差する前記走査線から２５μｍ以上離れていることが好ましい。
すなわち、上述したように、異物による半導体層のパターン残りの大半が２５μｍ以下なので、半導体層のパターン残りが走査線とソースコンタクトホールとに亘って生じることによるショートや欠陥等の発生を大幅に低減することができる。
【００１２】
また、本発明の薄膜トランジスタは、前記ソースコンタクトホールまたは前記ドレインコンタクトホールの少なくとも一方が、複数設けられていることが好ましい。
すなわち、複数のソースコンタクトホールまたはドレインコンタクトホールのうち一つが、コンタクトホールエッチング不良等で不完全な開孔状態であっても、他のコンタクトホールが完全に開孔されていれば十分な導電性を得ることができ、コンタクトホールオープン不良を低減することができる。
【００１３】
また、本発明は、複数設けられた前記ソースコンタクトホールまたは前記ドレインコンタクトホールの少なくとも一方が、隣接するソースコンタクトホール間または隣接するドレインコンタクトホール間が互いに２５μｍ以上離れていることが好ましい。
この構成によれば、上述したように、異物による半導体層のパターン残りの大半が２５μｍ以下なので、半導体層のパターン残りがコンタクトホール間に亘って生じることによるコンタクト不良をさらに低減することができる。
【００１４】
また、本発明の薄膜トランジスタは、前記走査線が、複数の前記データ線に交差する主走査線と、該主走査線から分岐して延びた分岐走査線とを備え、前記ソースコンタクトホールと前記ドレインコンタクトホールとの間の前記半導体層が、前記分岐走査線および前記主走査線に交差するＬ字状に形成されていることが好ましい。
この構成によれば、Ｌ字状の半導体層が主走査線および分岐走査線に交差して重なって横向きゲートおよび縦向きゲートで構成されたデュアルゲート構造となるので、レーザアニール工程のレーザ走査方向による結晶のムラの影響を受け難く、特性の均一なＴＦＴを得ることができる。また、分岐走査線とデータ線とを重ねることにより、データ線のエッチング時におけるエッチャントしみ込み等によるデータ線の断線を起こし難い。
【００１５】
また、本発明の薄膜トランジスタは、前記走査線が、複数の前記データ線に交差する主走査線と、該主走査線から分岐して延びた分岐走査線とを備え、前記分岐走査線が、前記ソースコンタクトホールに接続されるソース領域の周囲を囲むように配されて前記データ線に交差していることが好ましい。
この構成によれば、半導体層のパターン残りによるＴＦＴのソース−ドレイン間のショートを防ぎ、隣接データ線間のショートを防ぐことができる。すなわち、隣接するソースコンタクトホール間に亘って両コンタクトホールをつながるように半導体層のパターン残りが生じた場合、ソースコンタクトホールに接続されるソース領域の周囲は分岐走査線で囲まれており、この分岐走査線が電気的な接続を遮断するため、隣接データ線間ショートになることがない。
【００１６】
本発明のアクティブマトリクス基板は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された上記本発明の薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有することを特徴とする。
【００１７】
また、本発明のアクティブマトリクス基板の製造方法では、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有するアクティブマトリクス基板の製造方法であって、前記薄膜トランジスタを上記本発明の薄膜トランジスタの製造方法で形成し、前記ドレインコンタクトホールに接続されたドレイン領域に導電接続されるように画素電極を形成する工程を含むことを特徴とする。
【００１８】
これらのアクティブマトリクス基板およびアクティブマトリクス基板の製造方法によれば、上記本発明の薄膜トランジスタおよびその製造方法により、半導体層のパターン残りが生じてもショート等の欠陥が生じ難い画素ＴＦＴを得ることができる。
【００１９】
本発明の電気光学装置は、互いに対向する一対の基板間に電気光学材料を有する電気光学装置であって、前記一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板であることを特徴とする。
この電気光学装置によれば、一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板とされることにより、ショート等の欠陥が低減された画素ＴＦＴを有する表示品位の高い液晶装置等の電気光学装置を実現することができる。
【００２０】
本発明のアクティブマトリクス基板の製造方法は、前記ソースコンタクトホールを開孔する工程が、ソースコンタクトホールを前記データ線に交差する前記走査線から２５μｍ以上離して形成し、前記画素領域を挟んで互いに隣接する前記薄膜トランジスタのソースコンタクトホールの両方に亘ってこれらのソースコンタクトホールが設けられたデータ線間を短絡させる残留物が存在しているとき、該残留物にレーザ光を前記データ線に沿って照射して残留物を切断するレーザリペア工程を有することが好ましい。
【００２１】
すなわち、ソースコンタクトホールを走査線から離さなかった場合では、レーザリペア工程で走査線を分断してしまい、さらに隣の画素までリペアの影響が及んでしまうのに対し、上記の構成によれば、ソースコンタクトホールを開孔する工程でソースコンタクトホールをデータ線に交差する走査線から２５μｍ以上離して形成しているので、走査線を分断することなく、大半の残留物を切断することができ、残留物のある画素のみにリペアの影響を留めることができる。
【００２２】
また、本発明のアクティブマトリクス基板は、前記画素領域内には、前記ソースコンタクトホールに対向しているとともに前記データ線に沿ったスリット状の長穴が前記ゲート絶縁膜および該ゲート絶縁膜上に形成された層間絶縁膜を貫通して形成されていることが好ましい。
また、本発明のアクティブマトリクス基板の製造方法は、前記画素領域内に前記層間絶縁膜および前記ゲート絶縁膜を貫通したスリット状の長穴を前記ソースコンタクトホールに対向した位置に前記データ線に沿って形成する工程と、前記層間絶縁膜をマスクにして前記半導体層を除去可能なエッチングを前記長穴内に施すリペア工程とを含むことが好ましい。
【００２３】
これらのアクティブマトリクス基板およびアクティブマトリクス基板の製造方法によれば、アレイ製造プロセス内で、画素領域内に層間絶縁膜およびゲート絶縁膜を貫通したスリット状の長穴をソースコンタクトホールに対向した位置にデータ線に沿って形成するので、画素領域の長穴の位置に半導体層のパターン残りがある場合に該パターン残りが長穴内に露出している。そして、層間絶縁膜をマスクにして半導体層を除去可能なエッチングを長穴内に施すことにより、選択的に長穴内のパターン残りがエッチングされて分断されることになり、隣接線間のショート等による欠陥を低減することができるとともに、後工程でレーザリペア等を行う必要が無くなり、製造コストを低減することができる。
【００２４】
さらに、本発明のアクティブマトリクス基板の製造方法は、前記データ線を形成する工程が、前記ソース領域に接続される電極層を表面上に形成する工程と、前記データ線に供される部分を除いて前記電極層をエッチングにより除去する工程とを備え、該電極層をエッチングにより除去する工程が、前記半導体層も除去可能なエッチャントを用い、前記リペア工程も行うことが好ましい。
【００２５】
この構成によれば、電極層をエッチングにより除去する工程で半導体層も除去可能なエッチャントを用いてリペア工程も行うので、別個にリペア工程を設けなくても、データ線形成時に同時に長穴内のパターン残りも選択的に除去でき、製造コストをさらに削減することができる。
例えば、前記電極層がアルミニウムで形成される場合、前記エッチングを、前記エッチャントに塩素系ガスを用いたドライエッチングで行うことができる。
【００２６】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図４を参照しながら説明する。
図１は、本実施形態の液晶装置（電気光学装置）の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板（アクティブマトリクス基板）における隣接する複数の画素群の平面図である。
【００２７】
［液晶装置要部の構成］
本実施形態のＴＦＴアレイ基板（アクティブマトリクス基板）７は、ＴＦＴ駆動によるアクティブマトリクス駆動方式の電気光学装置である液晶装置に用いられるものである。このＴＦＴアレイ基板７において、図１及び図２に示すように、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極１と当該画素電極１を制御するためのデュアルゲート構造のＴＦＴ２とからなる。画像信号を供給するデータ線３が当該ＴＦＴ２のソース領域に電気的に接続されている。データ線３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線３同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ２のゲート電極に走査線４が電気的に接続されており、所定のタイミングで走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１は、ＴＦＴ２のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２を一定期間だけそのスイッチを閉じることにより、データ線３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。なお、ＴＦＴ２は、２つのＴＦＴ２ａ、２ｂが互いのソース領域およびドレイン領域を共通にして直列に接続されたデュアルゲート構造を有するものである。
【００２８】
画素電極１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光が変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防ぐために、画素電極１と対向電極との間に形成される液晶容量と並列に蓄積容量５を付加する。例えば画素電極１の電圧は、蓄積容量５によりソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。なお、本実施の形態では、蓄積容量５を形成する方法として、半導体層との間で容量を形成するための配線である容量線６を設けている。また、容量線６を設ける代わりに、画素電極１と前段の走査線４との間で容量を形成しても良い。
【００２９】
図２に示すように、ＴＦＴアレイ基板７上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極１（輪郭を破線で示す）がマトリクス状に配置されており、画素電極１の紙面縦方向に延びる辺に沿ってデータ線３（輪郭を２点鎖線で示す）が設けられ、紙面横方向に延びる辺に沿って走査線４および容量線６（ともに輪郭を実線で示す）が設けられている。
【００３０】
本実施の形態において、走査線４は、複数のデータ線３に交差する主走査線４ａと、該主走査線４ａから分岐して延びた分岐走査線４ｂとを備え、ポリシリコン膜からなる半導体層８（輪郭を１点鎖線で示す）には、分岐走査線４ｂおよび主走査線４ａに交差するＬ字状部８ａが形成されている。すなわち、このＬ字状部８ａは、主走査線４ａおよび分岐走査線４ｂと交差して、２つのチャネル領域を形成している。そして、Ｌ字状部８ａの一端が隣接するデータ線３の方向（紙面左方向）および当該データ線３に沿う方向（紙面下方向）に長く延びている。
【００３１】
半導体層８のＬ字状部８ａの両端にコンタクトホール９，１０が形成され、一方のコンタクトホール９はデータ線３と半導体層８のソース領域とを電気的に接続するソースコンタクトホールとなり、他方のコンタクトホール１０はドレイン電極１１（輪郭を２点鎖線で示す）と半導体層８のドレイン領域とを電気的に接続するドレインコンタクトホールとなっている。すなわち、ソースコンタクトホール９とドレインコンタクトホール１０とは、走査線４を挟んで互いに反対側に配設されている。また、ドレイン電極１１上のドレインコンタクトホール１０が設けられた側と反対側の端部には、ドレイン電極１１と画素電極１とを電気的に接続するための画素コンタクトホール１２が形成されている。
【００３２】
本実施の形態におけるＴＦＴ２は、半導体層８のＬ字状部８ａで主走査線４ａおよび分岐走査線４ｂに交差しており、半導体層８と走査線４が２回交差していることになるため、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。また、容量線６は走査線４に沿って紙面横方向に並ぶ画素を貫くように延びるとともに、分岐した一部６ａがデータ線３に沿って紙面縦方向に延びている。そこで、ともにデータ線３に沿って長く延びる半導体層８と容量線６とによって蓄積容量５が形成されている。なお、本実施形態では、分岐走査線４ｂの半分を、データ線３の幅を拡げた部分で覆うことにより、この部分のチャネル領域に光が入ることを抑制している。
【００３３】
［液晶装置の全体構成］
次に、本実施形態のＴＦＴアレイ基板７を用いた液晶装置４０の全体構成について図３および図４を用いて説明する。
【００３４】
図３および図４において、ＴＦＴアレイ基板７の上には、シール材２８がその縁に沿って設けられており、その内側に並行して額縁としての遮光膜２９が設けられている。シール材２８の外側の領域には、データ線駆動回路３０および外部回路接続端子３１がＴＦＴアレイ基板７の一辺に沿って設けられており、走査線駆動回路３２がこの一辺に隣接する２辺に沿って設けられている。走査線４に供給される走査信号遅延が問題にならないのならば、走査線駆動回路３２は片側だけでも良いことは言うまでもない。また、データ線駆動回路３０を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、ＴＦＴアレイ基板７の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路３２間をつなぐための複数の配線３３が設けられている。また、対向基板１５のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板１５との間で電気的導通をとるための導通材３４が設けられている。そして、シール材２８とほぼ同じ輪郭を持つ対向基板１５が当該シール材２８によりＴＦＴアレイ基板７に固着されている。
【００３５】
［液晶装置要部の製造プロセス］
次に、本実施形態における液晶装置要部の製造プロセスについて、図５を参照して説明する。
図５においては、画素内のＴＦＴ２（ＮチャネルＴＦＴ）及び蓄積容量５の製造工程を説明するものである。
【００３６】
図５の（ａ）に示されるように、第１工程として、ガラス基板４１上に絶縁層４２を形成し、その上に、アモルファスのシリコン層を積層する。その後、シリコン層に対して例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスのシリコン層を再結晶させ、結晶性のポリシリコン層である半導体層８を形成する。
【００３７】
次に、図２および図５の（ｂ）に示されるように、第２工程として、第１工程で形成された半導体層８をパターニングする。このとき、半導体層８には、図２に示すように、後述する工程で形成するソースコンタクトホール９とドレインコンタクトホール１０との間に、後述する工程で形成する主走査線４ａおよび分岐走査線４ｂに交差するＬ字状部８ａを形成しておく。さらに、半導体層８の上に上記ゲート絶縁層４４を積層する。このゲート絶縁層４４の厚さは、例えば１００〜１５０ｎｍ程度である。
【００３８】
次に、図５の（ｃ）に示されるように、第３工程として、表示領域のうち、接続部４５及び蓄積容量の下部電極４６となるべき領域以外の領域をポリイミド等のレジスト４７でマスク処理する。一方、周辺領域においては、その全面をレジスト４７でマスク処理する。そして、双方の領域におけるマスク処理の後、例えば、ドナーとしてのＰＨ3／Ｈ2イオンをゲート絶縁層４４を介して半導体層８にドーピングする。このときのドーピング条件は、例えば、31Ｐのドーズ量が３×１０14〜５×１０14／ｃｍ2程度であり、エネルギーとしては、８０ｋｅＶ程度が必要とされる。この第３工程により、上記接続部４５及び下部電極４６が形成される。
【００３９】
次に、図５の（ｄ）に示されるように、第４工程として、上記ＰＨ3／Ｈ2イオンをドーピング後、レジスト４７を剥離し、その後、夫々のＴＦＴにおけるゲート電極である走査線４（主走査線４ａおよび分岐走査線４ｂ）および容量線６を形成する。これらの形成は、例えば、金属をスパッタ又は真空蒸着した後、レジストで当該走査線等のパターンを形成し、走査線等に供される部分以外をドライエッチングすることにより行う。
【００４０】
そして、走査線４（主走査線４ａおよび分岐走査線４ｂ）および容量線６の形成後、表示領域内の下部電極４６に相当する領域に夫々レジスト４８を塗布してマスク処理した後、再度、ＰＨ3／Ｈ2イオンをドーピングする。このときのドーピング条件は、例えば、31Ｐのドーズ量が５×１０14〜７×１０14／ｃｍ2程度であり、エネルギーとしては、８０ｋｅＶ程度必要とされる。上側電極へのドーピングは下部電極への注入量に比べて少ない。以上の第４工程により、ＴＦＴ２としてのソース領域４９とチャネル領域５０とドレイン領域５１とが形成される。
【００４１】
最後に、図５の（ｅ）に示されるように、第５工程として、レジスト４８を剥離した後、第１層間絶縁層５２を積層し、その後、コンタクトホール９及び１０となる位置を開孔し、アルミニウムを蒸着した後に、各電極のパターンをレジストでパターニングしてドライエッチングにより、ドレイン電極１１並びにデータ線３を形成する。上記のコンタクトホールを開孔する工程においては、図２に示すように、ソースコンタクトホール９及びドレインコンタクトホール１０を、主走査線４ａを挟んで互いに反対側に配設させておく。
【００４２】
その後、第２層間絶縁層５３を積層して画素コンタクトホール１２となる位置を開孔し、その上の所定の領域に画素電極１を蒸着等により形成して図１および図２に示すＴＦＴ２が完成する。その後は、対向基板１５に対向電極を形成し、図４に示すように、当該画素電極１と対向電極の間に液晶１６を充填する等の処理を経て液晶装置４０が完成する。
【００４３】
また、第３工程において、ゲート絶縁膜４４形成後にＰＨ3／Ｈ2イオンを注入するので、半導体層８がイオン注入により破損することが少なく、更に高いエネルギーでイオン注入を行うので短時間で接続部４５及び下部電極４６を製造することができる。
更にコンタクトホール１２及び１０により画素電極１との導通を図るのでドレイン領域５１と接続部４５と画素電極１とを電気的に確実に接続することができる。
【００４４】
本実施形態では、上述した半導体層８をパターニングして選択的に除去する際に、図２に示すように、画素領域６０に半導体層８のパターン残り８ｐ（図中の破線領域）が生じてしまっても、ソースコンタクトホール９及びドレインコンタクトホール１０が、主走査線４ａを挟んで互いに反対側に配設されており、チャネル領域が主走査線４ａをまたぐトランジスタ構造となるので、ソース−ドレイン間ショート等の致命的欠陥になり難い。
【００４５】
また、Ｌ字状部８ａが主走査線４ａおよび分岐走査線４ｂに交差して重なって横向きゲートおよび縦向きゲートで構成されたデュアルゲート構造となるので、レーザアニール工程のレーザ走査方向による結晶のムラの影響を受け難く、特性の均一なＴＦＴを得ることができる。また、分岐走査線４ｂの半分を、データ線３の幅を拡げた部分で覆って互いに重ね合わせているので、データ線３のエッチング時におけるエッチャントしみ込み等によるデータ線３の断線を起こし難い。すなわち、重ね合わされた部分において、データ線３が主走査線４ａに沿った方向の段差部で切れてしまった場合でも、分岐走査線４ｂに沿った方向の段差部で導通を確保することができる。
【００４６】
次に、本発明に係る第２実施形態を、図６から図８を参照しながら説明する。
【００４７】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、ソースコンタクトホール９とドレインコンタクトホール１０とを大きく離間させていないのに対し、第２実施形態では、図６に示すように、ソースコンタクトホール９とドレインコンタクトホール１０との距離を、互いに２５μｍ以上離しているとともに、ソースコンタクトホール９を、データ線３に交差する主走査線４ａから２５μｍ以上離している点である。
【００４８】
すなわち、第２実施形態では、上述した半導体層８をパターニングして選択的に除去する際に、図７の（ａ）に示すように、画素領域６０に半導体層８のパターン残り８ｐが生じてしまっても、該パターン残り８ｐは、図８に示すように、工程中において６割が２５μｍ以下の塵埃によるため、ソースコンタクトホール９とドレインコンタクトホール１０とを互いに２５μｍ以上離せば、フォトリソグラフィ工程等での異物付着によるパターン残り８ｐを、半分以上救済することができる。また、ソースコンタクトホール９をデータ線３に交差する主走査線４ａから２５μｍ以上離して形成しているので、デュアルゲート構造の一方のゲート部分（図７の（ａ）では、分岐走査線４ｂと交差する部分（ＴＦＴ２ａ））はパターン残り８ｐによりＴＦＴとして機能しないが、他方のゲート部分（図７の（ａ）では、主走査線４ａと交差する部分（ＴＦＴ２ｂ））の機能は維持できることから、少なくともシングルゲートＴＦＴとして機能し、トランジスタ構造の完全な破壊を免れることができる。
【００４９】
さらに、第２実施形態では、製造工程において、図７の（ａ）に示すように、画素領域６０を挟んで互いに隣接するＴＦＴのソースコンタクトホール９の両方に亘ってこれらのソースコンタクトホール９が設けられたデータ線３間を短絡させるパターン残り（残留物）Ｒが生じたときに、該パターン残り８ｐにレーザ光をデータ線３に沿って照射してパターン残り８ｐを切断するレーザリペア工程を有している。なお、図７において、符号６１がレーザ光によるカット部分である。
【００５０】
すなわち、第１実施形態では、ソースコンタクトホール９と主走査線４ａとの距離が２５μｍ未満であるため、図７の（ｂ）に示すように、半導体層８のパターン残り８ｐが存在した場合に、レーザリペアによりパターン残り８ｐをレーザ光で分断しようとすると、同時に主走査線４ａをも切断してしまうおそれがあるのに対し、第２実施形態では、ソースコンタクトホール９を開孔する工程でソースコンタクトホール９をデータ線３に交差する主走査線４ａから２５μｍ以上離して形成しているので、レーザリペア工程において、主走査線４ａを切断してしまうことなく、大半のパターン残り８ｐをレーザ光で分断でき、隣接線間のショートを修復することができる。
【００５１】
次に、本発明に係る第３実施形態を、図９を参照しながら説明する。
【００５２】
第３実施形態と第１実施形態との異なる点は、第１実施形態では、ソースコンタクトホール９およびドレインコンタクトホール１０がそれぞれ１つずつ形成されているのに対し、第２実施形態では、図９に示すように、ソースコンタクトホール９およびドレインコンタクトホール１０を、それぞれ２つずつ形成し、隣接するソースコンタクトホール９間及び隣接するドレインコンタクトホール１０間を互いに２５μｍ以上離して配しているとともに、ソースコンタクトホール９とドレインコンタクトホール１０との間も互いに２５μｍ以上離して配している点である。
【００５３】
第３実施形態では、ソースコンタクトホール９のうち一つまたはドレインコンタクトホール１０のうち一つが、コンタクトホールエッチング不良等で不完全な開孔状態であっても、他のコンタクトホールが完全に開孔されていれば十分な導電性を得ることができ、コンタクトホールオープン不良を低減することができる。また、上述したように、異物による半導体層８のパターン残り８ｐの大半が２５μｍ以下なので、パターン残り８ｐがコンタクトホール間に亘って生じることによるコンタクト不良をさらに低減することができる。
【００５４】
次に、本発明に係る第４実施形態を、図１０から図１２を参照しながら説明する。
【００５５】
第４実施形態と第２実施形態との異なる点は、第２実施形態では、半導体層８のパターン残り８ｐが画素領域６０に存在した場合、レーザリペア工程において、パターン残り８ｐをレーザ光で分断することにより、隣接間ショートを修復するのに対し、第４実施形態では、製造工程において、図１０、図１１の（ａ）および図１２の（ａ）に示すように、画素領域６０内に第１層間絶縁層（層間絶縁膜）５２およびゲート絶縁層（ゲート絶縁膜）４４を貫通したスリット状の長穴６２をソースコンタクトホール９に対向した位置（ソースコンタクトホール９と同じレイヤー）にデータ線３に沿って形成する工程と、図１２の（ｂ）に示すように、第１層間絶縁層５２をマスクにして半導体層８を除去可能なエッチングを長穴６２内に施し、図１１の（ｂ）および図１２の（ｃ）に示すように、パターン残り８ｐを分断して修復を図るリペア工程とを有している点である。
【００５６】
さらに、第４実施形態では、図１２の（ｂ）に示すように、ドレイン電極１１並びにデータ線３を形成するために蒸着されたアルミニウム層（電極層）６３をレジスト５５で選択的にエッチングにより除去する工程で、半導体層８も除去可能なエッチャントを用いてリペア工程を行う。なお、本実施形態では、アルミニウムの電極を採用しているので、アルミニウムおよびシリコンの両方をエッチング可能なエッチャントとして塩素系ガスを用いたドライエッチングを行う。
【００５７】
すなわち、第４実施形態では、画素領域６０内にスリット状の長穴６２をソースコンタクトホール９に対向した位置にデータ線３に沿って形成するので、図１１の（ａ）および図１２の（ａ）に示すように、画素領域６０の長穴６２の位置にパターン残り８ｐがあると、このパターン残り８ｐが長穴６２内に露出している。そして、リペア工程において、図１２の（ｂ）に示すように、第１層間絶縁層５２をマスクにして長穴６２内にエッチングを施すと、図１１の（ｂ）および図１２の（ｃ）に示すように、選択的に長穴６２内のパターン残り８ｐがエッチングされて分断されることになり、隣接線間のショート等による欠陥を低減することができるとともに、後工程でレーザリペア等を行う必要が無くなり、製造コストを低減することができる。
【００５８】
さらに、アルミニウム層６３をドライエッチングにより選択的に除去する工程で、半導体層８も除去可能なエッチャントを用いてリペア工程も同時に行うので、別個にリペア工程を設けなくても、データ線３形成時に同時に長穴６２内のパターン残り８ｐも選択的に除去でき、製造コストをさらに削減することができる。
なお、上記実施形態では、一つの長穴６２を形成したが、複数の長穴を並列に形成しても構わない。これによって、多様な形状のパターン残りに対応することができる。
【００５９】
次に、本発明に係る第５実施形態を、図１３を参照しながら説明する。
【００６０】
第５実施形態と第１実施形態との異なる点は、第１実施形態では、分岐走査線４ｃが主走査線４ａに直交してソースコンタクトホール９側に直線状に延ばされているのに対し、第２実施形態では、図１３に示すように、主走査線４ａからその直交方向に分岐した分岐走査線４ｃが、その途中で屈曲するとともにソースコンタクトホール９に接続されるソース領域の周囲を囲むように配されてデータ線３に交差している点である。
【００６１】
すなわち、本実施形態では、隣接するソースコンタクトホール９間に亘って両コンタクトホールをつながるようにパターン残り８ｐが存在しても、ソースコンタクトホール９に接続されるソース領域の周囲は分岐走査線４ｃで囲まれており、分岐走査線４ｃ下は不純物がドーピングされないために、この部分でパターン残り８ｐがｉ型になって電気的な接続が遮断されることになり、隣接データ線間ショートになることがない。
【００６２】
【発明の効果】
以上、詳細に説明したように、本発明によれば、ソースコンタクトホール及びドレインコンタクトホールが、走査線を挟んで互いに反対側に配設されるので、ソースコンタクトホールとドレインコンタクトホールとの距離を大きく設定することができ、半導体層のパターン残りが生じてもショート等の欠陥が生じ難いとともに、半導体層が走査線に交差してチャネル領域を形成するので、トランジスタ構造が壊れ難く、致命的な欠陥を防ぐことができる。
【図面の簡単な説明】
【図１】  本発明に係る第１実施形態における液晶装置の等価回路図である。
【図２】  本発明に係る第１実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図３】  本発明に係る第１実施形態における液晶装置の全体構成を示す平面図である。
【図４】  図３のＨ−Ｈ線矢視断面図である。
【図５】  本発明に係る第１実施形態における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す図２のＡ−Ａ線矢視断面図である。
【図６】  本発明に係る第２実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図７】  本発明に係る第２実施形態における液晶装置において、レーザリペア工程を説明するための要部の拡大平面図である。
【図８】  本発明に係る第２実施形態における液晶装置において、異物サイズに対する占有率を示すグラフである。
【図９】  本発明に係る第３実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図１０】  本発明に係る第４実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図１１】  本発明に係る第５実施形態における液晶装置において、リペア工程を説明するための要部の拡大平面図である。
【図１２】  本発明に係る第５実施形態における液晶装置において、リペア工程を示す図１１のＢ−Ｂ線矢視断面図である。
【図１３】  本発明に係る第６実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図１４】  本発明に係る従来例におけるＴＦＴアレイ基板の画素構成を示す要部の拡大平面図である。
【符号の説明】
１  画素電極
２  ＴＦＴ（薄膜トランジスタ）
３  データ線
４  走査線
４ａ  主走査線
４ｂ、４ｃ  分岐走査線
５  蓄積容量
６  容量線
７  ＴＦＴアレイ基板（アクティブマトリクス基板）
８  半導体層
８ａ  Ｌ字状部
８ｐ  パターン残り
９  ソースコンタクトホール
１０  ドレインコンタクトホール
１１  ドレイン電極
１２  画素コンタクトホール
１５  対向基板
１６  液晶
４０  液晶装置（電気光学装置）
４４  ゲート絶縁層（ゲート絶縁膜）
４９  ソース領域
５０  チャネル領域
５１  ドレイン領域
５２  第１層間絶縁層（層間絶縁膜）
６０  画素領域
６２  長穴
【図１】
0004077590.tif 000002
【図２】
0004077590.tif 000003
【図３】
0004077590.tif 000004
【図４】
0004077590.tif 000005
【図５】
0004077590.tif 000006
【図６】
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【図７】
0004077590.tif 000008
【図８】
0004077590.tif 000009
【図９】
0004077590.tif 000010
【図１０】
0004077590.tif 000011
【図１１】
0004077590.tif 000012
【図１２】
0004077590.tif 000013
【図１３】
0004077590.tif 000014
【図１４】
0004077590.tif 000015