(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に、誘電体層を下部電極層と上部電極層とで挟み込んだキャパシタ構造体を形成し、そして下部電極層及び上部電極層のおのおのに接続する導体部材を形成し、下部電極に接続する導体部材は下部電極の側面又は上面に接続することにより薄膜キャパシタを製造する方法であって、絶縁性基板上に下部電極膜、誘電体膜、及び上部電極膜を順次形成後に、
（ａ）下部電極層を貫通する導体部材がある場合は、上部電極膜上に形成したレジストパターンをマスクに、上部電極膜、誘電体膜及び下部電極膜をイオンミリング法で一括してパターニング加工することにより上部電極層、誘電体層及び下部電極層を形成し、
（ｂ）下部電極層を貫通する導体部材がない場合は、上部電極膜上に形成したレジストパターンをマスクに、上部電極膜及び誘電体膜をイオンミリング法で一括してパターニング加工することにより上部電極層及び誘電体層を形成し、
そしてこのイオンミリング法でのパターニング加工を、少なくとも当該誘電体層の側面に対し、導体部材による下部電極層と上部電極層との短絡を防ぐのに十分な傾斜を与えるように行うことを特徴とする薄膜キャパシタ製造方法。
【請求項２】
前記誘電体層に対し、前記下部電極層に接続する前記導通部材に隣接する前記誘電体層の縦断面における、当該導通部材に対向する底辺の先端と上辺の先端との水平方向距離が３μｍ以上となる傾斜を与える、請求項１記載の薄膜キャパシタ製造方法。
【請求項３】
前記イオンミリング法によるパターニング加工を、パターニングすべき膜を備えた前記基板の表面に対する照射角度を４５度以下としてイオンビームを照射して行う、請求項１又は２記載の薄膜キャパシタ製造方法。
【請求項４】
前記下部電極膜、誘電体膜及び上部電極膜の形成を同一の装置において連続して行う、請求項１〜３のいずれか１つに記載の薄膜キャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜キャパシタ（コンデンサ）に関する。より詳しく言えば、本発明は、高速動作デジタルＬＳＩの高周波領域（ＧＨｚ帯）での安定した動作を可能にするような薄膜キャパシタに関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサをはじめとするデジタルＬＳＩ（大規模集積回路）の高速化と低消費電力化により、ＬＳＩの負荷インピーダンスが急激に変動したときなどに電源電圧の変動を押さえ、スイッチングノイズを減少させて、高速動作デジタルＬＳＩの高周波領域での動作を安定させるためのデカップリングキャパシタ（デカップリングコンデンサ又はバイパスコンデンサとも呼ばれる）の性能向上が望まれている。
【０００３】
従来の回路配線基板上では、電源電圧変動及び基板内の高周波ノイズによるＬＳＩ誤動作防止対策のために、デカップリングキャパシタとして、チップキャパシタをＬＳＩチップ近傍に実装している。ところが、この場合、基板内でのチップキャパシタとＬＳＩチップの間での配線の引き回しが必要になり、そして配線引き回しのためのリード間でのインダクタンスの存在することから、チップキャパシタによる高速動作ＬＳＩに対しての電源電圧変動の抑止及び高周波リップル吸収の効果は薄れてくる。
【０００４】
電圧変動を抑えるためにキャパシタに求められることは、等価直列抵抗（ＥＳＲ）、等価直列インダクタンス（ＥＳＬ）の低減である。特に、配線の引き回しによるインダクタンスの増加は、デカップリングキャパシタの高周波特性を妨げている。インダクタンスの低減は、ＬＳＩ近傍にキャパシタを配置し、ＬＳＩ電源及びグランド端子からキャパシタまでの配線引き回しを最短にすることにより可能となる。そこで、セラミック回路基板上に誘電体薄膜キャパシタを形成してインダクタンスを低減することにより、電源系に対するノイズの低減を実現することが提案されている（特開平４−２１１１９１号公報）。また、ビアホールを有する支持基板上に形成された薄膜型キャパシタの上面パッドをＬＳＩに、そして下面パッドは回路基板に接続（すなわち、ＬＳＩとそれを搭載する回路基板との間にキャパシタを挿入）して、インダクタンスを低減することも提案されている（特開平７−１７６４５３号公報）。
【０００５】
薄膜型キャパシタの従来の一般的な製造方法を、図１〜２を参照して説明する。図１（ａ）に示したように、シリコンなどのベース基板１上に下部電極膜を成膜し、加工成形（エッチングによるパターニング）処理して下部電極２を形成する（ここで製造を説明する薄膜型キャパシタの場合、下部電極膜の加工成形はこの図に示した領域内では行っていない）。下部電極２の上に、誘電体薄膜３を成膜し（図１（ｂ））、加工成形処理して誘電体層３ａを形成する（図１（ｃ））。次に、上部電極膜４を成膜（図１（ｄ））し、成形加工して上部電極４ａを形成する（図１（ｅ））。絶縁膜５を成膜後、パターニングして、下部電極２及び上部電極４ａにそれぞれ通じる開口６、７を形成する（図１（ｆ））。続いて、図２（ａ）に示したように、絶縁膜５の上にレジストパターン８を形成し、めっき法により開口６、７内に導体を充填し、パッド９を形成する（図２（ｂ））。レジストパターン８を除去後、パッド９の上にはんだバンプ１０を形成（図２（ｃ））して、薄膜キャパシタを得る。
【０００６】
【発明が解決しようとする課題】
この方法では、キャパシタを構成する下部電極膜、誘電体薄膜及び上部電極膜を成膜するたびに、それらをおのおの加工する工程が入るため、電極と誘電体との界面にゴミなどの不純物やパーティクルが付着する機会が多い。そのため、この方法は、信頼性の高い薄膜キャパシタを提供するのに難がある。また、この方法における製造工数が多いことは、キャパシタの効率的な製造を阻害する要因となっていた。
【０００７】
本発明は、上記問題点の解決を可能にする薄膜キャパシタと、その製造方法の提供を目的とする。
【０００９】
【課題を解決するための手段】
本発明の薄膜キャパシタ製造方法は、絶縁性基板上に、誘電体層を下部電極層と上部電極層とで挟み込んだキャパシタ構造体を形成し、そして下部電極層及び上部電極層のおのおのに接続する導体部材を形成し、下部電極に接続する導体部材は下部電極の側面又は上面に接続することにより薄膜キャパシタを製造する方法であって、絶縁性基板上に下部電極膜、誘電体膜、及び上部電極膜を順次形成後に、（ａ）下部電極層を貫通する導体部材がある場合は、上部電極膜上に形成したレジストパターンをマスクに、上部電極膜、誘電体膜及び下部電極膜をイオンミリング法で一括してパターニング加工することにより上部電極層、誘電体層及び下部電極層を形成し、（ｂ）下部電極層を貫通する導体部材がない場合は、上部電極膜上に形成したレジストパターンをマスクに、上部電極膜及び誘電体膜をイオンミリング法で一括してパターニング加工することにより上部電極層及び誘電体層を形成し、そしてこのイオンミリング法でのパターニング加工を、少なくとも当該誘電体層の側面に対し、導体部材による下部電極層と上部電極層との短絡を防ぐのに十分な傾斜を与えるように行うことを特徴とする。
【００１０】
【発明の実施の形態】
本発明では、薄膜キャパシタ中に取り込まれる不純物やパーティクルを減少させ、同時に製造工数を削減するために、キャパシタを構成する下部電極層、誘電体層そして上部電極層用の膜を連続的に成膜し、電極引き出し（導体部材形成）時にこの連続膜を一括して加工成形する。加工成形を差し挟まない成膜は、例えば同一のチャンバ内でのスパッタ法での成膜のように、連続の操作を可能にする。連続操作での成膜により、キャパシタ中への不純物やパーティクルの混入の機会が減る。そしてこれらの膜の一括加工成形によって、やはりキャパシタへの不純物やパーティクルの混入の機会が減ると同時に、製造工数が減少して薄膜キャパシタの製造がずっと簡単になる。
【００１１】
更に、本発明で用いるイオンミリングのようなドライプロセスにおいては、薄膜キャパシタの電極膜及び誘電体膜の加工成形時に加工側面に傾斜がつくことを利用することで、電極引き出し（導体部材形成）が容易となるだけでなく、膜の一括加工成形で起こりかねない導体部材を介しての上部・下部電極の短絡を防ぐこともできる。
【００１２】
薄膜キャパシタの電極層及び誘電体層用の連続膜を一括して加工成形（パターニング）する場合、各膜の加工側面に実質的に傾斜をつけなければ、電極引き出しのための導体部材の一つが上部電極と下部電極との短絡の原因になりかねず、これは、上部電極及び下部電極がキャパシタの片側に引き出される場合についても、また上部電極及び下部電極がキャパシタの両側に引き出される場合についても言えることである。
【００１３】
上部電極及び下部電極がキャパシタの片側に引き出される場合を、図３（ａ）を参照して説明する。この図における薄膜キャパシタは、絶縁性基板３１に支持された、下部電極層３２、誘電体層３３及び上部電極層３４からなるキャパシタ構造体と、そして絶縁層３５に設けた開口を通して上部電極層３４及び下部電極層３２にそれぞれつながる導体部材３６ａ及び３６ｂを含む。この薄膜キャパシタの場合、下部電極層３２につながる導体部材３６ｂは、絶縁層３５の開口のほかに、上部電極層３４と誘電体層３３に設けた開口を通って下部電極層３２につながっている。図示のように、上部電極層３４と誘電体層３３に設けた開口の側壁を形成する上部電極層３４及び誘電体層３３の側面に実質的に傾斜がないと、絶縁層３５の開口形成工程におけるプロセスマージンが少なくなって位置合わせ精度が低下することになり、絶縁層３５の開口の側壁と上部電極層３４の側面とが極めて接近することになる。その結果、下部電極層３２に通じる導体部材３６ｂは、上部電極層３４の側面付近で上部電極３４に接触しやすくなり、それによって上部電極層３４と下部電極層３２とが短絡しやすくなる。
【００１４】
図３（ｂ）に示した上部電極及び下部電極がキャパシタの両側に引き出される場合も、これと同様である。図３（ｂ）の薄膜キャパシタは、絶縁性基板３１’（これを貫通するスルービアホールに導体３８が充填されている）に支持された、下部電極層３２’、誘電体層３３’及び上部電極層３４’からなるキャパシタ構造体と、そして絶縁層３５’に設けた開口を通して上部電極層３４’及び下部電極層３２’にそれぞれつながる導体部材３６ａ’及び３６ｂ’を含み、導体部材３６ａ’及び３６ｂ’は基板３１’の導体３８に接続している。この薄膜キャパシタの場合にも、図示のように、下部電極層３２’につながる導体部材３６ｂ’は、上部電極層３４’の側面付近で上部電極３４’に接触しやすくなり、そのため上部電極層３４’と下部電極層３２’とが短絡しやすくなっていることが分かる。
【００１５】
上部電極層と下部電極層とが電極引き出しのための導体部材を介し短絡する危険は、本発明により誘電体層の側面に傾斜をつけることにより、回避することができる。上部電極及び下部電極がキャパシタの片側に引き出される薄膜キャパシタを示す図４（ａ）を参照すると、この薄膜キャパシタは、図３（ａ）で説明した各部材と同様の部材で構成されており、それらは図３（ａ）で使用した参照番号に１０を加えた番号で示されている。図３（ａ）に示した薄膜キャパシタとの違いは、誘電体層４３の側面が大きく傾斜していることである。そのため、下部電極層４２に接続する導体部材４６ｂは、図示のように上部電極層４４の側壁から十分離れた間隔を保つことができ、その結果導体部材４６ｂを介して上部電極層４４と下部電極層４２とが短絡する危険は回避されることになる。
【００１６】
上部電極及び下部電極がキャパシタの両側に引き出される薄膜キャパシタを示す図４（ｂ）を参照すると、この薄膜キャパシタも、図３（ｂ）で説明した各部材と同様の部材で構成されており、それらは図３（ｂ）で使用した参照番号に１０を加えた番号で示されている。この場合にも、図３（ｂ）に示した薄膜キャパシタとの違いは、誘電体層４３’の側面が大きく傾斜していることであり、それにより下部電極層４２’に接続する導体部材４６ｂ’は上部電極層４４’の側壁から十分離れた間隔を保つことができ、導体部材４６ｂ’を介して上部電極層４４’と下部電極層４２’とが短絡する危険が回避される。
【００１７】
導体部材による上部電極層と下部電極層との短絡回避のためには、少なくとも誘電体層の側面に、下部電極層に通じる導電部材と誘電体層の上に位置する上部電極層の側面との危険な接近を回避するのに十分大きな傾斜があればよい。この条件を満たす限り、上部電極層及び下部電極層（導電部材がこれを貫通する場合）の側面の傾斜は、図４（ａ）に見られるように誘電体層のそれと異なっていても、あるいは図４（ｂ）に見られるように誘電体層のそれと同じであってもよい。また、同じ条件を満たす限り、下部電極層につながる導体部材は、図４（ｂ）に見られるように誘電体層の側面の一部に接触してもよい。
【００１８】
下部電極層に接続する導通部材と上部電極層の側面との危険な接近を避けるためには、一般に、その導通部材に隣接する誘電体層の縦断面における、当該導通部材に対向する底辺の先端（これは導通部材に一番近い点に当たり、図４（ａ）における点Ｘに相当する）と上辺の先端（これは導通部材から一番遠い点に当たり、図４（ａ）における点Ｙに相当する）との水平方向距離（図４（ａ）においてＬで表した長さ）が、３μｍ以上であるのが好ましい。
【００１９】
次に、本発明の薄膜キャパシタの製造方法を説明する。
まず、絶縁性のベース基板上に下部電極膜、誘電体膜、そして上部電極膜を順次成膜する。絶縁性ベース基板には、ガラス基板、サファイア基板、あるいは表面にＳｉＯ2膜を形成したシリコン基板などを用いることができる。上部電極及び下部電極が片側に引き出されるキャパシタの場合は、スルーホールビアなしの基板を使用し、上部電極及び下部電極が両側に引き出されるキャパシタの場合は、スルーホールビアに導体を充填した基板を使用する。各電極膜は、白金、金、銅、パラジウム、ルテニウム、ルテニウム酸化物、イリジウム又はイリジウム酸化物などで作ることができる。上部電極膜と下部電極膜とで異なる材料を用いることもできる。誘電体膜は、ストロンチウム、バリウム、鉛、ジルコニウム、ビスマス、タンタル、チタン、マグネシウム及びニオブのうちの少なくとも１種を含む酸化物又は複合酸化物で作ることができる。各電極膜及び誘電体膜の形成は、いずれの成膜方法によることもできる。例えばスパッタ法を用いれば、各膜の形成を同一チャンバ内で連続して行うことができ、成膜プロセスにおけるパーティクル発生の問題解決にとってより有利である。
【００２０】
次いで、上部電極膜上に形成したレジストパターンをマスクにしたイオンミリングによるドライプロセスで各膜を連続してパターニングし、底部に下部電極層が露出された（上部電極及び下部電極が片側に引き出されるキャパシタの場合）、あるいは底部に基板のスルーホールビアが露出された（上部電極及び下部電極が両側に引き出されるキャパシタの場合）、開口を形成する。このドライプロセスにおいて、例えばＡｒイオンミリングを使用する場合、図５に示したようにホルダ５０に配置した処理基板５１の表面に対するＡｒイオンビーム５２の照射角度θを４５度以下にすることで、信頼性の高いパターニング加工ができる。照射角度θを変化させることにより、各電極層及び誘電体層の側壁の傾斜角度を変えることができる。パターニングした開口底部に下部電極層を露出させる場合、すなわちイオンミリングによるパターニングを下部電極膜のところで停止させようとする場合には、下部電極膜の膜厚を上部電極膜のそれよりも大きくすることにより、キャパシタ特性に影響を与えることなくパターニングすることができる。
【００２１】
その後、各電極層に接続する導体部材のための開口を持つ絶縁層を形成し、そして導体部材を形成して、薄膜キャパシタを得ることができる。
【００２２】
【実施例】
次に、実施例により本発明を更に説明するが、本発明はこれらの例に限定されるものではない。
【００２３】
〔実施例１〕
ガラス基板に、ＣＦ４ガスを使用するドライエッチングにより１５０μｍピッチ、直径６０μｍのビア孔を形成した。形成したビア孔内壁にＣＶＤ法でＳｉＯ2絶縁膜を堆積後、ビア孔に導体（Ｐｔ）を埋め込み、スルービアホールつき基板を作製した。
【００２４】
図６（ａ）に示したように、こうして用意したガラス基板６１（図中の６２はガラス基板６１のビア孔に埋め込まれた導体を示す）の上に、下部電極材料としてＴｉＯ２（０．０５μｍ）／Ｐｔ（０．２μｍ）をスパッタリング法により連続して成膜し、下部電極膜６３を形成した。ＴｉＯ２スパッタは室温で行い、その後６５０℃でアニールした。Ｐｔスパッタ時の基板温度は５５０℃であった。次に、同一真空系内で、高誘電体材料の（Ｂａ，Ｓｒ）ＴｉＯ３（以下ＢＳＴとする）をスパッタ成膜し、誘電体膜６４を形成した。このときの基板温度は６５０℃、Ａｒ／Ｏ2ガス比＝３０：４、圧力１０ｍＴｏｒｒ（１．３Ｐａ）、ＲＦ印加電力１００Ｗで、Ｐｔ（１１１）に配向した膜厚１２０ｎｍ、比誘電率５００のＢＳＴ薄膜を形成した。更にその上に、Ｐｔ（０．２μｍ）をスパッタ成膜（基板温度３００℃）し、上部電極膜６５を形成した。
【００２５】
次に、フォトリソグラフィ法により上部電極膜６５の上にレジストパターン（図示せず）を形成し、そしてＡｒイオンミリングを使用して、上部電極膜６５、誘電体膜６４、及び下部電極膜６３の一括ドライエッチングを行ない、図６（ｂ）に示したように３つの膜の側面に傾斜角をつけて開口６６を形成するとともに、上部電極層６５ａ、誘電体層６４ａ、下部電極層６３ａを形成した。このとき、基板６２に対する照射Ａｒイオンビームの角度は２０度とした。
【００２６】
続いて、図６（ｃ）に示したようにパターン化したポリイミド絶縁膜６７を形成した。次いで、図６（ｄ）に示したようにＣｕ導体部材６８を形成し、そしてＣｒ膜０．０５μｍ、Ｎｉ膜２μｍ、Ａｕ膜０．２μｍが積層された表面パッド６９、６９’を、それぞれキャパシタ面と基板面とに形成し、薄膜キャパシタを完成させた。
【００２７】
〔実施例２〕
ＢＳＴ誘電体膜６４（図６（ａ））の成膜をゾルゲル法を用いて行ったことを除き、実施例１と同様のやり方で薄膜キャパシタを作製した。
ここでのＢＳＴ誘電体膜の形成は次のように行った。おのおのが金属元素Ｂａ、Ｓｒ、Ｔｉの一つを有する３種類のアルコキシドを含有するＢＳＴ出発溶液からスピンコート法（２０００ｒｐｍ、３０秒）により約１００ｎｍの膜厚の塗布膜を作り、これを乾燥（１２０℃）及び仮焼成（４００℃）する一連の工程を２回繰り返し、所定の膜厚の仮焼成膜を得た。次いで、６５０℃で本焼成を行なうことにより、ＢＳＴを結晶化させ、誘電体膜６４を形成した。
【００２８】
〔実施例３〕
厚さ０．２ｍｍのサファイア基板にレーザ光で２００μｍピッチ、直径５０μｍのビア孔を形成し、このビア孔の中にＭＯＣＶＤ法で導体（Ｐｔ）を埋め込み、スルービアホールつき基板を作製した。この基板を用い、実施例１と同様にして薄膜キャパシタを作製した。
【００２９】
本発明は以上説明したとおりであるが、それをその様々な実施形態とともに付記として列挙すれば、次のとおりである。
（付記１）  絶縁性基板と、その上に位置する、誘電体層を下部電極層と上部電極層とで挟み込んだキャパシタ構造体と、下部電極層及び上部電極層のおのおのに接続する導体部材とを含む薄膜キャパシタであって、少なくとも当該誘電体層の側面が、上部電極層と下部電極層とが導体部材を介し短絡するのを防ぐのに十分な傾斜を備えていることを特徴とする薄膜キャパシタ。
（付記２）  前記下部電極層に接続する前記導通部材に隣接する前記誘電体層の縦断面における、当該導通部材に対向する底辺の先端と上辺の先端との水平方向距離が３μｍ以上である、付記１記載の薄膜キャパシタ。
（付記３）  前記誘電体層の材料が、ストロンチウム、バリウム、鉛、ジルコニウム、ビスマス、タンタル、チタン、マグネシウム及びニオブのうちの少なくとも１種を含む酸化物又は複合酸化物である、付記１又は２記載の薄膜キャパシタ。
（付記４）  前記電極層の材料が、白金、金、銅、パラジウム、ルテニウム、ルテニウム酸化物、イリジウム又はイリジウム酸化物である、付記１〜３のいずれか１つに記載の薄膜キャパシタ。
（付記５）  前記絶縁性基板が、ガラス基板、サファイア基板、又は表面にＳｉＯ2膜を備えたシリコン基板である、付記１〜４のいずれか１つに記載の薄膜キャパシタ。
（付記６）  絶縁性基板上に、誘電体層を下部電極層と上部電極層とで挟み込んだキャパシタ構造体を形成し、そして下部電極層及び上部電極層のおのおのに接続する導体部材を形成することにより薄膜キャパシタを製造する方法であって、絶縁性基板上に下部電極膜、誘電体膜、及び上部電極膜を順次形成後に、
（ａ）下部電極層を貫通する導体部材がある場合は、上部電極膜、誘電体膜及び下部電極膜をイオンミリング法で一括してパターニング加工することにより上部電極層、誘電体層及び下部電極層を形成し、
（ｂ）下部電極層を貫通する導体部材がない場合は、上部電極膜及び誘電体膜をイオンミリング法で一括してパターニング加工することにより上部電極層及び誘電体層を形成し、
そしてこのイオンミリング法でのパターニング加工を、少なくとも当該誘電体層の側面に対し、導体部材による下部電極層と上部電極層との短絡を防ぐのに十分な傾斜を与えるように行うことを特徴とする薄膜キャパシタ製造方法。
（付記７）  前記誘電体層に対し、前記下部電極層に接続する前記導通部材に隣接する前記誘電体層の縦断面における、当該導通部材に対向する底辺の先端と上辺の先端との水平方向距離が３μｍ以上となる傾斜を与える、付記６記載の薄膜キャパシタ製造方法。
（付記８）  前記イオンミリング法によるパターニング加工を、パターニングすべき膜を備えた前記基板の表面に対する照射角度を４５度以下としてイオンビームを照射して行う、付記６又は７記載の薄膜キャパシタ製造方法。
（付記９）  前記誘電体層を、ストロンチウム、バリウム、鉛、ジルコニウム、ビスマス、タンタル、チタン、マグネシウム及びニオブのうちの少なくとも１種を含む酸化物又は複合酸化物により形成する、付記６〜８のいずれか１つに記載の薄膜キャパシタ製造方法。
（付記１０）  前記電極層を、白金、金、銅、パラジウム、ルテニウム、ルテニウム酸化物、イリジウム又はイリジウム酸化物により形成する、付記６〜９のいずれか１つに記載の薄膜キャパシタ製造方法。
（付記１１）  前記下部電極膜、誘電体膜及び上部電極膜の形成を同一の装置において連続して行う、付記６〜１０のいずれか１つに記載の薄膜キャパシタ製造方法。
（付記１２）  前記絶縁性基板として、ガラス基板、サファイア基板、又は表面にＳｉＯ2膜を備えたシリコン基板を使用する、付記６〜１１のいずれか１つに記載の薄膜キャパシタ。
【００３０】
【発明の効果】
以上説明したように、本発明の薄膜キャパシタは、不純物やパーティクルの混入の原因になりがちなキャパシタの各構成膜（電極膜及び誘電体膜）の成膜のたびごとのパターニング加工を行うことなく、全ての膜を一括してパターニング加工して製造することができるので、信頼性の向上した薄膜キャパシタとすることができる。それだけにとどまらず、膜の一括パターニング加工は、各膜の連続の形成をも可能にするので、薄膜キャパシタ生産効率の向上にも大きく貢献することができる。
信頼性の向上した本発明の薄膜キャパシタは、ＬＳＩ誤動作防止用のデカップリングキャパシタなどのように特に信頼性の求められる用途に用いるのに好適である。
【図面の簡単な説明】
【図１】薄膜型キャパシタの従来の一般的な製造方法の前半の工程を説明する図である。
【図２】薄膜型キャパシタの従来の一般的な製造方法の後半の工程を説明する図である。
【図３】電極層と誘電体層を一括してパターニングしたときの誘電体層の側面に実質的に傾斜がない場合における上部電極と下部電極との短絡の危険のある導体部材を説明する図である。
【図４】電極層と誘電体層を一括してパターニングしたときの誘電体層の側面に十分な傾斜がある場合における上部電極と下部電極との短絡の危険のない導通部材を説明する図である。
【図５】処理基板に対するプラズマ照射角度を説明する図である。
【図６】実施例１の薄膜キャパシタの製造方法を説明する図である。
【符号の説明】
１…ベース基板
２…下部電極
３ａ…誘電体層
４ａ…上部電極
５…絶縁膜
９…パッド
１０…はんだバンプ
３１、３１’、４１、４１’…絶縁性基板
３２、３２’、４２、４２’…下部電極層
３３、３３’、４３、４３’…誘電体層
３４、３４’４４、４４’…上部電極層
３５、３５’４５、４５’…絶縁層
３６ａ、３６ａ’、３６ｂ、３６ｂ’、４６ａ、４６ａ’、４６ｂ、４６ｂ’…導体部材
３８…導体
５１…処理基板
５２…Ａｒイオンビーム
６１…ガラス基板
６３ａ…下部電極層
６４ａ…誘電体層
６５ａ…上部電極層
６７…絶縁膜
６８…導体部材
６９、６９’…パッド
【図１】
0004166013.tif 000002
【図２】
0004166013.tif 000003
【図３】
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【図４】
0004166013.tif 000005
【図５】
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【図６】
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