(57)【特許請求の範囲】
【請求項１】
入力クロック信号を受信し、入力される遅延制御信号によって決定される遅延量で前記入力クロック信号に対して遅延された出力クロック信号を生成する、所定の最小可変遅延量を有する遅延回路と、
前記入力クロック信号を受信して実質的に前記最小可変遅延量の１／２時間だけ遅延された入力クロック信号を生成する第１遅延部と、
前記出力クロック信号を受信して実質的に前記最小可変遅延量の１／２時間だけ遅延された出力クロック信号を生成する第２遅延部と、
前記遅延された入力クロック信号と前記出力クロック信号とを受信して前記遅延された入力クロック信号の位相が前記出力クロック信号の位相より先んじる場合には第１位相引き信号（ａ  ｆｉｒｓｔ  ｐｈａｓｅ  ｐｕｌｌ  ｓｉｇｎａｌ）を生成し、前記遅延された入力クロック信号の位相が前記出力クロック信号の位相より遅い場合には第１位相押し信号（ａ  ｆｉｒｓｔ  ｐｈａｓｅ  ｐｕｓｈ  ｓｉｇｎａｌ）を生成する第１位相判別部と、
前記入力クロック信号と前記遅延された出力クロック信号とを受信して前記入力クロック信号の位相が前記遅延された出力クロック信号の位相より先んじる場合には第２位相引き信号（ａ  ｓｅｃｏｎｄ  ｐｈａｓｅ  ｐｕｌｌ  ｓｉｇｎａｌ）を生成し、前記入力クロック信号の位相が前記遅延された出力クロック信号の位相よりは遅い場合には位相押し信号（ａ  ｓｅｃｏｎｄ  ｐｈａｓｅ  ｐｕｓｈ  ｓｉｇｎａｌ）を生成する第２位相判別部と、
前記第１及び第２位相引き信号を論理積して前記位相引き信号を生成する第１論理積手段と、
前記第１及び第２位相押し信号を論理積して前記位相押し信号を生成する第２論理積手段と、
前記位相判別ブロックから前記位相引き信号が受信されれば前記遅延回路にとって前記遅延量を減らすようにコントロールし、前記位相押し信号が受信されれば前記遅延量を増やすようにコントロールする前記遅延制御信号を生成し、前記位相引き信号及び位相押し信号のうち、どちらの信号も受信されないときは前記遅延回路の遅延量を変えない遅延制御回路と、
外部クロック信号を受信してバッファリングされたクロック信号を生成するクロックバッファを具備し、前記遅延回路には前記バッファリングされたクロック信号が提供され、前記位相判別ブロックには前記外部クロック信号が提供されることを特徴とするジッタ特性を改善した遅延固定ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリー装置に適用可能であり、遅延固定ループ回路を必要とするすべての半導体装置やコンピューターシステム等に使用される遅延固定ループ回路に関するものであり、特に位相混合器を利用してジッタ特性を改善した遅延固定ループ回路に関するものである。
【０００２】
【従来の技術】
遅延固定ループ（ｄｅｌａｙ  ｌｏｃｋｅｄ  ｌｏｏｐ：以下、“ＤＬＬ”と記す）回路は外部クロックとデータ、または外部クロックと内部クロックとの間のスキュー（ｓｋｅｗ）を補償するためのクロック発生装置である。
図１は従来のＤＬＬ回路の一例を示したブロック図である（例えば、特許文献１参照。）。
【０００３】
従来のＤＬＬ回路１００で入力バッファ１０１は外部クロック信号ｅｘＣＬＫまたは基準クロック信号を受信して内部回路に適合した信号レベルを有する内部クロック信号ｉｎＣＬＫに変換する。可変遅延ライン１０３はこのように入力バッファ１０１から提供されたクロックｉｎＣＬＫを受信して所定時間遅延させることによって出力クロック信号ｄｌｌＣＬＫを生成する。
【０００４】
位相判別回路１０５はこのように生成された出力クロック信号ｄｌｌＣＬＫと外部クロック信号ｅｘＣＬＫとを受信し、二つのクロック信号間の位相差を検出することによって出力クロック信号ｄｌｌＣＬＫが外部クロック信号ｅｘＣＬＫより位相が先んじる場合には位相押し信号ＰＵＳＨを生成し、反対に出力クロック信号ｄｌｌＣＬＫが外部クロック信号ｅｘＣＬＫより位相が遅い場合には位相引き信号ＰＵＬＬを生成する。
【０００５】
図１に示す回路１００は、出力クロック信号ｄｌｌＣＬＫと外部クロック信号ｅｘＣＬＫを整列させるためのものであるために、位相判別回路１０５は出力クロック信号ｄｌｌＣＬＫと外部クロック信号ｅｘＣＬＫとの間の位相差を検出して位相引き信号ＰＵＬＬまたは位相押し信号ＰＵＳＨを生成するが、位相判別回路１０５の入力で内部クロック信号ｉｎＣＬＫと出力クロック信号ｄｌｌＣＬＫを使用する等の多様な変形が可能である。
【０００６】
遅延ライン制御回路１０７は、位相判別回路１０５から位相押し信号ＰＵＳＨまたは位相引き信号ＰＵＬＬを受信して可変遅延ライン１０４の遅延量を制御する制御信号ＣＴＲＬを生成し、これを可変遅延ライン１０３に提供する。
【０００７】
図１に示したＤＬＬ回路１００は、前述したように外部クロック信号ｅｘＣＬＫと位相が同一の出力クロック信号ｄｌｌＣＬＫを得るためのケースに該当する。これは可変遅延ライン１０３の遅延量を適当に調節することによって達成することができる。
【０００８】
位相判別回路１０５は、外部クロック信号ｅｘＣＬＫと出力クロック信号ｄｌｌＣＬＫとの間の位相を比較して出力クロック信号ｄｌｌＣＬＫの位相が遅いと判断すれば位相押し信号ＰＵＳＨをアクティブにする。位相押し信号ＰＵＳＨが遅延ライン制御回路１０７に提供されれば遅延ライン制御回路１０７はこれを反映した制御信号ＣＴＲＬを生成して可変遅延ライン１０３での遅延量がすこし加えられるようにする。このような方法で少しずつ遅延量を増やしていくと結局出力クロック信号ｄｌｌＣＬＫの位相が外部クロック信号ｅｘＣＬＫの位相に近接していくことになる。
【０００９】
反対に、出力クロック信号ｄｌｌＣＬＫの位相が外部クロック信号ｅｘＣＬＫの位相より遅くなれば位相判別回路１０５は位相引き信号ＰＵＬＬをアクティブにし、これは遅延ライン制御回路１０７を通じて可変遅延ライン１０３での遅延量がすこし減少するような結果を生じるようにする。以上の過程を通じて出力クロック信号ｄｌｌＣＬＫの位相は外部クロック信号ｅｘＣＬＫの位相に合わせるようになる。この時、出力クロック信号ｄｌｌＣＬＫの位相は、外部クロック信号ｅｘＣＬＫの位相を中心に少なくとも位相押し信号ＰＵＳＨや位相引き信号ＰＵＬＬにより加減される最小可変遅延量（以下、便宜上“単位遅延量”という）だけ揺れる（ｓｗｉｎｇ）ようになる。
【００１０】
ＤＬＬはいろいろな性能指標を有するが、そのうち重要なひとつがジッタ（ｊｉｔｔｅｒ）特性である。ジッタとは、ＤＬＬ出力信号の位相が微細に行ったり来たりしながら揺れる量を意味するが、この値が小さいほど優秀なＤＬＬである。ジッタ特性に影響を及ぼす要素中には位相判別回路の誤差と可変遅延ラインの単位遅延量（ｕｎｉｔ  ｄｅｌａｙ）が含まれる。今までは主にこれらそれぞれの値を改善することによってジッタ特性を向上させる方法を使用してきた。
【００１１】
図２は、図１の回路のジッタ特性を示した図面である。基準信号の位相を０とした時、図１の遅延固定ループ回路１００の出力信号の位相はまず少なくとも位相判別回路１０５による誤差程度は揺れるであろう。位相判別回路１０５の最大誤差をΔＰＤとした時、位相判別回路１０５による誤差領域であるジッタウィンドウＪＷ（ｊｉｔｔｅｒ  ｗｉｎｄｏｗ）は下記の数式１のように表現され、図２（ａ）、（ｂ）でΦＰとして表示された部分に該当する。
【００１２】
【数式１】
｜ＪＷ｜＜ΔＰＤ
【００１３】
ここで、信号ＰＵＳＨ、ＰＵＬＬにより加減される単位遅延量（ｔＵＤ）だけジッタが大きくなるが、信号ＰＵＳＨによって図２（ａ）に図示したように右に単位遅延量（ｔＵＤ）だけ大きくなって、この時のジッタウィンドウは下記の数式２で表現される。また信号ＰＵＬＬによって図２（ｂ）に図示したように左に単位遅延量（ｔＵＤ）だけ大きくなって、この時のジッタウィンドウは下記の数式３で表現される。したがって最終的にジッタウィンドウは数式２と数式３の合集合とされるために数式４のように表現される。そして、最大位相エラーφＭＡＸは下記の数式５のように表現される。
【００１４】
【数式２】
−ΔＰＤ＜ＪＷａ１＜ΔＰＤ＋ｔＵＤ
【数式３】
−ΔＰＤ−ｔＵＤ＜ＪＷｂ１＜ΔＰＤ
【数式４】
｜ＪＷｆ１｜＜ΔＰＤ＋ｔＵＤ
【数式５】
｜φＭＡＸ１｜＝ΔＰＤ＋ｔＵＤ
【００１５】
上の式からΔＰＤ、ｔＵＤを各々減らすことによってジッタ及び最大位相エラーを減らすことができることが分かる。しかし、図２（ａ）と図２（ｂ）を見ると他の方法でも改善することができることが分かる。すなわち、図２（ａ）と図２（ｂ）のジッタウィンドウがお互い外れているために、この二つがさらに重なるようにするとその分ジッタを減らすことができるようになる。このような点を利用してジッタ特性を改善するための従来の遅延固定ループ回路のブロック図を図３に示す。
【００１６】
遅延固定ループ回路３００は、図３に示されているように、２個の位相判別回路３０１、３０３と遅延素子３０５を特徴的な構成要素とする。また位相判別回路３０３の入力信号端子ＩＮに提供されるクロック信号が遅延素子３０５を経由する点に特徴がある。以後の説明では信号ＰＵＳＨまたは信号ＰＵＬＬの論理値がアクティブになれば論理ハイ（ｌｏｇｉｃ  ｈｉｇｈ）になって、そうでなければ論理ロー（ｌｏｇｉｃ  ｌｏｗ）になると仮定する。また、一つの位相判別回路の出力である信号ＰＵＳＨや信号ＰＵＬＬは同時に二つともハイになることはできない。必ず二つのうち一つの判断のみが下されるようにする。
【００１７】
図３に示すように、基準クロック信号ＲＥＦは二つの位相判別回路３０１、３０３に同一の基準信号端子ＲＥＦへ直接提供される。しかし、入力クロック信号ＩＮは位相判別回路３０１へは入力信号端子ＩＮに直接提供されるが、位相判別回路３０３へは遅延素子３０５を経由してｔＤだけ遅延させた信号ＩＮ’が入力信号端子ＩＮに提供される。したがって、位相判別回路３０１の入力信号端子ＩＮに提供される信号と位相判別回路３０３の入力信号端子ＩＮ’に提供される信号の間にはｔＤだけの時間差がある。
【００１８】
遅延固定ループ回路３００の位相押し信号ＰＵＳＨは、ＡＮＤゲート３０７を利用して位相判別回路３０１の位相押し信号ＰＵＳＨ１と位相判別回路３０３の位相押し信号ＰＵＳＨ２対して論理積演算を遂行した結果である。そして、遅延固定ループ回路３００の位相引き信号ＰＵＬＬは、ＡＮＤゲート３０９を利用して位相判別回路３０１の位相引き信号ＰＵＬＬ１と位相判別回路３０３との位相引き信号ＰＵＬＬ２に対して論理積演算を遂行した結果である。
【００１９】
以下、図４を参照して図３の回路の動作原理を説明する。説明の便宜のために位相判別回路での誤差を無視する。図４の各図から分かるように、信号ＩＮ’の位相は信号ＩＮに比べてｔＤだけ時間差が加えられている。まず、図４（ａ）の場合、入力信号ＩＮ、ＩＮ’すべてが基準信号ＲＥＦより位相が速いために２個の位相判別回路３０１、３０３はすべてＰＵＳＨ判断をする。すなわち、ＰＵＳＨ１＝ハイ、ＰＵＬＬ１＝ロー、そしてＰＵＳＨ２＝ハイ、ＰＵＬＬ２＝ローになるので最終判断はＰＵＳＨがアクティブになる。
【００２０】
図４（ｂ）の場合には入力信号ＩＮは基準信号ＲＥＦより速いが、入力信号ＩＮ’は基準信号ＲＥＦより遅いために、位相判別回路３０１はＰＵＳＨ判断をし、位相判別回路３０３はＰＵＬＬ判断をする。すなわち、ＰＵＳＨ１＝ハイ、ＰＵＬＬ１＝ローになって、ＰＵＳＨ１＝ロー、ＰＵＬＬ２＝ハイになるために最終判断はＰＵＳＨ＝ＰＵＬＬ＝ローになってどのような判定もなされない。したがって、遅延ラインでの遅延変化も生じない。このような状態がロッキング（ｌｏｃｋｉｎｇ）された状態になる。
【００２１】
最後に、図４（ｃ）の場合には入力信号ＩＮ、ＩＮ’すべてが基準信号ＲＥＦより位相が遅いために二つの位相判別回路３０１、３０３はすべてＰＵＬＬ判定をし、したがって最終判断もＰＵＬＬになる。要約すれば、二つの位相判別回路３０１、３０３の結果が同一であるとその判断にしたがって、二つの位相判別回路３０１、３０３の結果がお互い異なるとその場合はロッキングされた状態と見なして遅延ラインでの遅延変化が生じないようにする。
【００２２】
この方式によるジッタ特性を図５に示した。図２と似ているように見えるが、図３の回路３００は図５（ａ）に図示されているように、ＰＵＳＨによるジッタウィンドウをｔＤだけ左に移す効果があって、この時のジッタウィンドウは下記の数式６のように変わる。図５（ｂ）の場合には図２（ｂ）の場合と同一で下記の数式７のように表現される。すなわち、上述したようにお互い外れている図５（ａ）のジッタウィンドウと図５（ｂ）のジッタウィンドウのうちから、図５（ａ）のジッタウィンドウを左に押し退けて正確に図５（ｂ）のジッタウィンドウと一致させると最終的なジッタウィンドウは図５（ｃ）のようになって、下記の数式８のように表現される。これのための条件はｔＤ＝ｔＵＤになるようにする。数式８は数式４に比べてジッタウィンドウがｔＵＤだけ減少することを示す。
【００２３】
【数式６】
−ΔＰＤ−ｔＤ＜ＪＷａ２＜ΔＰＤ＋ｔＵＤ−ｔＤ
【数式７】
−ΔＰＤ−ｔＵＤ＜ＪＷｂ２＜ΔＰＤ
【数式８】
−ΔＰＤ−ｔＵＤ＜ＪＷｆ２＜ΔＰＤ
【００２４】
しかし、遅延固定ループ回路３００は、そのジッタウィンドウが図５（ｃ）に示すように、基準信号に対して対称的でないという問題点がある。ジッタウィンドウが図５（ｃ）に示したところと同一であると、入力信号（図１の回路ではｄｌｌＣＬＫ）が基準信号（図１の回路ではｅｘＣＬＫ）より位相が遅い場合は入力信号が基準信号より位相が速い場合に比べて相対的にジッタ特性が劣悪である。また、遅延固定ループ回路３００でジッタウィンドウは減少したが、最大位相エラーはφＭＡＸ＝−（ΔＰＤ＋ｔＵＤ）としてその大きさは変らず減らなかった。
【００２５】
【特許文献１】
特開２００２−０２５２５８号公報
【００２６】
【発明が解決しようとする課題】
そこで、本発明は、上記従来の遅延固定ループ回路における問題点に鑑みてなされたものであって、本発明の目的は、位相判別回路の誤差と可変遅延ラインの単位遅延量各々を減少させる方法ではない他の方法でジッタ特性を改善した遅延固定ループ回路を提供することにある。
【００２７】
また、本発明は、基準信号に対して対称的なジッタウィンドウを有する遅延固定ループ回路を提供することを他の目的とする。
また、本発明は、改善された最大位相エラーを有する遅延固定ループ回路を提供することをまた他の目的とする。
また、本発明は、ジッタ特性を改善しながらも簡単な構成を有する遅延固定ループ回路を提供することをまた他の目的とする。
【００２８】
【課題を解決するための手段】
上記目的を達成するために成された本発明によるジッタ特性を改善した遅延固定ループ回路は、入力クロック信号を受信し、入力される遅延制御信号によって決定される遅延量で前記入力クロック信号に対して遅延された出力クロック信号を生成する、所定の最小可変遅延量を有する遅延回路と、前記入力クロック信号を受信して実質的に前記最小可変遅延量の１／２時間だけ遅延された入力クロック信号を生成する第１遅延部と、前記出力クロック信号を受信して実質的に前記最小可変遅延量の１／２時間だけ遅延された出力クロック信号を生成する第２遅延部と、前記遅延された入力クロック信号と前記出力クロック信号とを受信して前記遅延された入力クロック信号の位相が前記出力クロック信号の位相より先んじる場合には第１位相引き信号（ａ  ｆｉｒｓｔ  ｐｈａｓｅ  ｐｕｌｌ  ｓｉｇｎａｌ）を生成し、前記遅延された入力クロック信号の位相が前記出力クロック信号の位相より遅い場合には第１位相押し信号（ａ  ｆｉｒｓｔ  ｐｈａｓｅ  ｐｕｓｈ  ｓｉｇｎａｌ）を生成する第１位相判別部と、前記入力クロック信号と前記遅延された出力クロック信号とを受信して前記入力クロック信号の位相が前記遅延された出力クロック信号の位相より先んじる場合には第２位相引き信号（ａ  ｓｅｃｏｎｄ  ｐｈａｓｅ  ｐｕｌｌ  ｓｉｇｎａｌ）を生成し、前記入力クロック信号の位相が前記遅延された出力クロック信号の位相よりは遅い場合には位相押し信号（ａ  ｓｅｃｏｎｄ  ｐｈａｓｅ  ｐｕｓｈ  ｓｉｇｎａｌ）を生成する第２位相判別部と、前記第１及び第２位相引き信号を論理積して前記位相引き信号を生成する第１論理積手段と、前記第１及び第２位相押し信号を論理積して前記位相押し信号を生成する第２論理積手段と、前記位相判別ブロックから前記位相引き信号が受信されれば前記遅延回路にとって前記遅延量を減らすようにコントロールし、前記位相押し信号が受信されれば前記遅延量を増やすようにコントロールする前記遅延制御信号を生成し、前記位相引き信号及び位相押し信号のうち、どちらの信号も受信されないときは前記遅延回路の遅延量を変えない遅延制御回路と、外部クロック信号を受信してバッファリングされたクロック信号を生成するクロックバッファを具備し、前記遅延回路には前記バッファリングされたクロック信号が提供され、前記位相判別ブロックには前記外部クロック信号が提供されることを特徴とする。
【００２９】
このような構成的特徴を有する本発明のジッタ特性を改善した遅延固定ループ回路によれば遅延回路の最小可変遅延量をそのまま維持しながらもジッタ特性を改善させることができる。また、基準信号に対して対称的なジッタウィンドウを得ることが可能なだけでなく、最大位相エラーを低くすることができる。また、このような特徴を有するように遅延固定ループ回路を具現すれば最小限の構成要素だけでも位相判別ブロックを構成することができる遅延固定ループ回路を提供できるという利点がある。
【００３０】
さらに、第１所定時間と第２所定時間とが同一の最小可変遅延量の１／２である時、ＰＵＳＨ場合のジッタウィンドウとＰＵＬＬ場合のジッタウィンドウが最もよく重なるようになり基準信号に比べて最終的なジッタウィンドウが対称的になるために最適のジッタ特性を有するようになる。
【００３１】
【発明の実施の形態】
次に、本発明に係るジッタ特性を改善した遅延固定ループ回路の実施の形態の具体例を図面を参照しながら説明する。図面で同一の参照符号は同一または類似の構成要素または信号を指す目的で使用される。
【００３２】
図６は、本発明の一実施例による遅延固定ループ回路のブロック図である。遅延固定ループ回路６００は図６に示すように、２個の位相判別回路６０１、６０３と２個の遅延素子６０５、６０７と２個のＡＮＤゲート６０８、６０９で構成される。図３に示した遅延固定ループ回路３００に比べて基準信号ＲＥＦを遅延させる遅延素子６０５がさらに付加される。
【００３３】
遅延素子６０５は、基準信号ＲＥＦをｔＤだけ遅延させて信号ＲＥＦ’を生成し、これを位相判別回路６０１の基準信号端子ＲＥＦに提供する。位相判別回路６０３には基準信号ＲＥＦは直接基準信号端子ＲＥＦに提供される。遅延素子６０７は入力信号ＩＮをｔＤだけ遅延させて信号ＩＮ’を生成し、これを位相判別回路６０３の入力信号端子ＩＮに提供する。位相判別回路６０１には入力信号ＩＮはいかなる遅延素子を経らずに直ちに入力信号端子ＩＮに提供される。
【００３４】
そして、遅延固定ループ回路６００の信号ＰＵＬＬは、位相判別回路６０１の出力ＰＵＬＬ１と位相判別回路６０３との出力ＰＵＬＬ２に対するＡＮＤゲート６０９でのＡＮＤ演算で生成される。遅延固定ループ回路６００の信号ＰＵＳＨは、位相判別回路６０１の出力ＰＵＳＨ１と位相判別回路６０３との出力ＰＵＳＨ２に対するＡＮＤゲート６０８でのＡＮＤ演算で生成される。しかし、信号ＰＵＬＬとしては位相判別回路６０１の出力ＰＵＬＬ１がいかなる論理演算なしにそのまま使用し、信号ＰＵＳＨとしては位相判別回路６０３の出力（ＰＵＳＨ２）がいかなる論理演算なしにそのまま使用することができる。
【００３５】
図７を参照して以下において、図６の回路の動作原理を説明する。図７の各図での信号ＲＥＦ’は信号ＲＥＦに比べてｔＤだけ遅延されており、信号ＩＮ’も信号ＩＮに比べてｔＤだけ遅延されていることを注目する。図７（ａ）は信号ＩＮ、ＩＮ’がすべて信号ＲＥＦ、ＲＥＦ’に比べて位相が先んじる場合である。この場合、位相判別回路６０１、６０３は両方ともＰＵＳＨ決定をする。すなわち、ＰＵＳＨ１＝ハイ、ＰＵＬＬ１＝ローになり、ＰＵＳＨ２＝ハイ、ＰＵＬＬ２＝ローになるために遅延固定ループ回路６００の出力ＰＵＳＨは、ＰＵＳＨ２のようにハイになって、出力ＰＵＬＬはＰＵＬＬ１のようにローになる。したがって、遅延固定ループ回路６００は最終的にＰＵＳＨ決定をするようになる。
【００３６】
図７（ｂ）は、信号ＩＮが信号ＲＥＦ、ＲＥＦ’に比べて位相が先んじて、信号ＩＮ’が信号ＲＥＦに比べては位相が遅いが信号ＲＥＦ’に比べては位相が先んじている場合である。この場合、位相判別回路６０１は、信号ＩＮと信号ＲＥＦ’を比較してＰＵＳＨ決定をし、位相判別回路６０３は、信号ＩＮ’と信号ＲＥＦを比較してＰＵＬＬ決定をする。すなわち、ＰＵＳＨ１＝ハイ、ＰＵＬＬ１＝ローになって、ＰＵＳＨ２＝ロー、ＰＵＬＬ２＝ハイになるために遅延固定ループ回路６００の出力ＰＵＳＨはＰＵＳＨ２のようにローになって、出力ＰＵＬＬはＰＵＬＬ１のようにローになる。遅延固定ループ回路６００のどの出力もハイではないために遅延固定ループ回路６００は最終的に何らの決定も下さないようになる。
【００３７】
図７（ｃ）は、信号ＩＮが信号ＲＥＦに比べては位相が遅いが信号ＲＥＦ’に比べては位相が先んじて、信号ＩＮ’が信号ＲＥＦ、ＲＥＦ’に比べて位相が遅い場合である。この場合位相判別回路６０１は、信号ＩＮと信号ＲＥＦ’を比較してＰＵＳＨ決定をし、位相判別回路６０３は、信号ＩＮ’と信号ＲＥＦを比較してＰＵＬＬ決定をする。したがって図７（ｂ）の場合のように遅延固定ループ回路６００は最終的に何らの決定も下さないようになる。
【００３８】
図７（ｄ）は、信号ＩＮ、ＩＮ’がすべて信号ＲＥＦ、ＲＥＦ’に比べて位相が遅い場合である。この場合、位相判別回路６０１、６０３は両方ともＰＵＬＬ決定をする。すなわち、ＰＵＳＨ１＝ロー、ＰＵＬＬ１＝ハイになって、ＰＵＳＨ２＝ロー、ＰＵＬＬ２＝ハイになるために遅延固定ループ回路６００の出力ＰＵＳＨは、ＰＵＳＨ２のようにローになって、出力ＰＵＬＬは、ＰＵＬＬ１のようにハイになる。したがって、遅延固定ループ回路６００は最終的にＰＵＬＬ決定をするようになる。
【００３９】
図８は、図６の回路のジッタ特性を示した図面であり、図８（ａ）は、ＰＵＳＨ場合のジッタウィンドウであり、図８（ｂ）は、ＰＵＬＬ場合のジッタウィンドウであり、図８（ｃ）は、最終的なジッタウィンドウである。図８で、φＰは図２のように位相判別回路での誤差によったものである。
【００４０】
図８（ａ）を参照すると、ＰＵＳＨの場合、右に遅延回路での単位遅延量ｔＵＤだけジッタウィンドウが拡張される。そして、図６の回路６００の出力ＰＵＳＨは位相判別回路６０３により生成され、位相判別回路６０３で入力信号ＩＮはｔＤだけ遅延された後に基準信号ＲＥＦと位相が比較されるのでジッタウィンドウは左にｔＤだけ押されるようになる。したがって、ＰＵＳＨの場合、ジッタウィンドウは下記の数式９のように表現される。
【００４１】
反対にＰＵＬＬの場合は図８（ｂ）に示すように、左に遅延回路での単位遅延量ｔＵＤだけジッタウィンドウが拡張される。そして、図６の回路６００の出力ＰＵＬＬは、位相判別回路６０１により生成され、位相判別回路６０１で基準信号ＲＥＦは、ｔＤだけ遅延された後に入力信号ＩＮと位相が比較されるためにジッタウィンドウは右にｔＤだけ押されるようになる。したがって、ＰＵＬＬの場合、ジッタウィンドウは数式１０のように表現される。
【００４２】
図８（ａ）と図８（ｂ）からｔＤがｔＵＤ／２である時に最終的なジッタウィンドウが最適になることが容易に分かる。図８（ｃ）は、ｔＤがｔＵＤ／２である時の最終的なジッタウィンドウを示している。この時の最終ウィンドウは下記の数式１１のように表現され、この時の最大位相エラーφＭＡＸ３は下記の数式１２のように表現される。
【００４３】
【数式９】
−ΔＰＤ−ｔＤ＜ＪＷａ３＜ΔＰＤ＋ｔＵＤ−ｔＤ
【数式１０】
−ΔＰＤ−ｔＵＤ＋ｔＤ＜ＪＷｂ３＜ΔＰＤ＋ｔＤ
【数式１１】
−ΔＰＤ−ｔＵＤ／２＜ＪＷｂ３＜ΔＰＤ＋ｔＤ／２
【数式１２】
｜φＭＡＸ３｜＝ΔＰＤ＋ｔＵＤ／２
【００４４】
数式１２から分かるように、本実施例による遅延固定ループ回路６００は図３に図示された従来の遅延固定ループ回路３００に比べて最大位相エラーがｔＵＤ／２程度小さい。
【００４５】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００４６】
【発明の効果】
上述したようになされた本発明による遅延固定ループ回路は、２個の位相判別回路と２個の遅延素子を使用し、ＰＵＳＨ場合のジッタウィンドウとＰＵＬＬ場合のジッタウィンドウとがよく重なるようにすることによって、与えられた位相判別回路と遅延回路とで構成された遅延固定ループ回路の最終的なジッタ特性と最大位相誤差とを改善することができる効果がある。また、簡単な構成で基準信号に対して対称的なジッタ特性を有し、相対的に簡単な構成を有する遅延固定ループ回路を提供することができるという効果がある。
【図面の簡単な説明】
【図１】  出力クロック信号を外部クロック信号と整列させる従来の遅延固定ループ回路のブロック図である。
【図２】  図１の回路のジッタ特性を示した図面である。
【図３】  ジッタ特性を改善するための従来の遅延固定ループ回路のブロック図である。
【図４】  図３の回路の動作原理を説明するための図面である。
【図５】  図３の回路のジッタ特性を示した図面である。
【図６】  本発明の一実施例による遅延固定ループ回路のブロック図である。
【図７】  図６の回路の動作原理を説明するための図面である。
【図８】  図６の回路のジッタ特性を示した図面である。
【符号の説明】
６００            遅延固定ループ回路
６０１、６０３    位相判別回路
６０５、６０７    遅延素子
６０８、６０９    ＡＮＤゲート
【図１】
0004115265.tif 000002
【図２】
0004115265.tif 000003
【図３】
0004115265.tif 000004
【図４】
0004115265.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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