(57)【特許請求の範囲】
【請求項１】
１ビットのメモリセルが、フローティングのチャネルボディを第１の電位に設定した第１データ状態と第２の電位に設定した第２データ状態とをダイナミックに記憶する一つのＭＩＳＦＥＴにより構成され、
前記ＭＩＳＦＥＴは、
半導体基板と、
この半導体基板に区画された前記チャネルボディとなる第１導電型の素子領域と、
この素子領域を挟んで形成された二つのトレンチにゲート絶縁膜を介して埋め込まれて前記素子領域の側面に前記ゲート絶縁膜を介して対向する第１及び第２のゲート電極と、
前記素子領域の表面に形成された第２導電型のドレイン拡散層及び前記素子領域の底部に形成された第２導電型のソース拡散層と
を備えた縦型ＭＩＳＦＥＴであり、
複数の前記ＭＩＳＦＥＴが、ソース拡散層を共有すると共に素子分離絶縁膜によりそれぞれ区画されてマトリクス配列され、第１の方向に並ぶ複数のＭＩＳＦＥＴのドレイン拡散層がビット線に接続され、第１の方向と交差する第２の方向に並ぶ複数のＭＩＳＦＥＴの第１のゲート電極がワード線に、第２のゲート電極がバックワード線にそれぞれ接続されてメモリセルアレイを構成している
ことを特徴とする半導体メモリ装置。
【請求項２】
前記第１データ状態は、前記ＭＩＳＦＥＴを５極管動作させてドレイン接合近傍でインパクトイオン化を起こすことにより書き込まれ、
前記第２データ状態は、前記第１のゲート電極からの容量結合により所定電位が与えられたチャネルボディとドレイン拡散層の間に順方向バイアスを与えることにより書き込まれる
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記素子分離絶縁膜により区画された矩形の各素子形成領域に、そのビット線方向の両端部に形成されたトレンチに第１及び第２のゲート電極が埋め込まれた一つのＭＩＳＦＥＴが形成されていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項４】
前記バックワード線は、対をなすワード線と同期して駆動されて、チャネルボディの電位制御を行うことを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】
前記素子分離絶縁膜により区画された矩形の各素子形成領域に、そのビット線方向の両端部及び中央部にトレンチが形成され、中央部のトレンチに埋め込まれた第２のゲート電極を共有し、両端部のトレンチにそれぞれ第１のゲート電極が埋め込まれた二つのＭＩＳＦＥＴが形成されていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項６】
前記第２のゲート電極及びこれに接続されるバックワード線は、前記ビット線方向に隣接する二つのＭＩＳＦＥＴで共有されて、その第２のゲート電極が対向する側面を多数キャリア蓄積状態に保つ固定電位が与えられることを特徴とする請求項５記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＩＳＦＥＴのチャネルボディを記憶ノードとしてダイナミックにデータ記憶を行う半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭは、ＭＯＳトランジスタとキャパシタによりメモリセルが構成されている。ＤＲＡＭの微細化は、トレンチキャパシタ構造やスタックトキャパシタ構造の採用により大きく進んでいる。現在、単位メモリセルの大きさ（セルサイズ）は、最小加工寸法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小されている。つまり、最小加工寸法Ｆが世代と共に小さくなり、セルサイズを一般にαＦ2としたとき、係数αも世代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８が実現されている。
【０００３】
今後も従来と変わらないセルサイズ或いはチップサイズのトレンドを確保するためには、Ｆ＜０．１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α＜６を満たすことが要求され、微細加工と共に如何にセルサイズを小さい面積に形成するかが大きな課題になる。そのため、１トランジスタ／１キャパシタのメモリセルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされている。しかし、トランジスタを縦型にしなければならないといった技術的困難や、隣接メモリセル間の電気的干渉が大きくなるといった問題、更に加工や膜生成等の製造技術上の困難があり、実用化は容易ではない。
【０００４】
これに対して、キャパシタを用いず、１トランジスタをメモリセルとするＤＲＡＭの提案も、以下に挙げるようにいくつかなされている。
▲１▼JOHN E.LEISS et al,"dRAM Design Using the Taper-Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344)
▲２▼特開平３−１７１７６８号公報
▲３▼Marnix R.Tack et al,"The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.37,MAY,1990,pp1373-1382)
▲４▼Hsing-jen Wann et al,"A Capacitorless DRAM Cell on SOI Substrate"(IEDM 93,pp635-638)
【０００５】
【発明が解決しようとする課題】
▲１▼のメモリセルは、埋め込みチャネル構造のＭＯＳトランジスタを用いて構成される。素子分離絶縁膜のテーパ部に形成される寄生トランジスタを利用して、表面反転層の充放電を行い、二値記憶を行う。
▲２▼のメモリセルは、個々にウェル分離されたＭＯＳトランジスタを用い、ＭＯＳトランジスタのウェル電位により決まるしきい値を二値データとする。
▲３▼のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＳＯＩ基板の側から大きな負電圧を印加してシリコン層の酸化膜と界面部でのホール蓄積を利用し、このホールの放出、注入により二値記憶を行う。
▲４▼のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタにより構成される。ＭＯＳトランジスタは構造上一つであるが、ドレイン拡散層の表面に重ねて逆導電型層が形成され、実質的に書き込み用ＰＭＯＳトランジスタと読み出し用ＮＭＯＳトランジスタを一体に組み合わせた構造としている。ＮＭＯＳトランジスタの基板領域をフローティングのノードとして、その電位により二値データを記憶する。
【０００６】
しかし、▲１▼は構造が複雑であり、寄生トランジスタを利用していることから、特性の制御性にも難点がある。▲２▼は、構造は単純であるが、トランジスタのドレイン、ソース共に信号線に接続して電位制御する必要がある。また、ウェル分離であるため、セルサイズが大きく、しかもビット毎の書き換えができない。▲３▼では、ＳＯＩ基板側からの電位制御を必要としており、従ってビット毎の書き換えができず、制御性に難点がある。▲４▼は特殊トランジスタ構造を必要とし、またメモリセルには、ワード線、ライトビット線、リードビット線、パージ線を必要とするため、信号線数が多くなる。
【０００７】
この発明は、単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能とした半導体メモリ装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、１ビットのメモリセルが、フローティングのチャネルボディを第１の電位に設定した第１データ状態と第２の電位に設定した第２データ状態とをダイナミックに記憶する一つのＭＩＳＦＥＴにより構成され、前記ＭＩＳＦＥＴは、半導体基板と、この半導体基板に区画された前記チャネルボディとなる第１導電型の素子領域と、この素子領域を挟んで形成された二つのトレンチにゲート絶縁膜を介して埋め込まれて前記素子領域の側面に前記ゲート絶縁膜を介して対向する第１及び第２のゲート電極と、前記素子領域の表面に形成された第２導電型のドレイン拡散層及び前記素子領域の底部に形成された第２導電型のソース拡散層とを備えた縦型ＭＩＳＦＥＴであり、複数の前記ＭＩＳＦＥＴが、ソース拡散層を共有すると共に素子分離絶縁膜によりそれぞれ区画されてマトリクス配列され、第１の方向に並ぶ複数のＭＩＳＦＥＴのドレイン拡散層がビット線に接続され、第１の方向と交差する第２の方向に並ぶ複数のＭＩＳＦＥＴの第１のゲート電極がワード線に、第２のゲート電極がバックワード線にそれぞれ接続されてメモリセルアレイを構成していることを特徴とする。
【０００９】
この発明において具体的には、第１データ状態は、ＭＩＳトランジスタを５極管動作させることによりドレイン接合近傍でインパクトイオン化を起こすことにより書き込まれ、第２データ状態は、第１のゲートからの容量結合により所定電位が与えられた半導体層とドレインとの間に順方向バイアスを与えることにより書き込まれる。
或いはまた、第１データ状態の書き込み法として、ゲートにより誘起されるドレインリーク（ＧＩＤＬ：Ｇａｔｅ−Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）電流を利用することもできる。
【００１１】
この発明によると、一つのメモリセルは、フローティングのチャネルボディを持つ単純な一つの縦型ＭＩＳＦＥＴにより形成され、セルサイズを小さいものとすることができる。ＭＩＳＦＥＴのソースは固定電位に接続され、ドレインに接続されたビット線とゲートに接続されたワード線の制御のみによって、読み出し，書き換え及びリフレッシュの制御が行われる。即ち任意ビット単位でのデータ書き換えも可能である。
また、ＭＩＳＦＥＴのボディに対向する第２のゲート電極には例えば、ソースに与える基準電位より低い電位（固定電位又は、第１のゲート電極に同期して変化する電位）を与えてボディと容量結合させることによって、第１のゲート電極によるボディに対する容量結合比を最適化して、“０”，“１”データのしきい値電圧差を大きくすることができる。
【００１２】
メモリセルアレイは具体的に、素子分離絶縁膜により区画された矩形の各素子形成領域に一つのＭＩＳＦＥＴを形成する方式と、第２のゲート電極を共有させて二つのＭＩＳＦＥＴを形成する方式とがある。前者の場合、矩形の素子形成領域に、そのビット線方向の両端部に形成されたトレンチに第１及び第２のゲート電極が埋め込まれて、一つのＭＩＳＦＥＴが形成される。この場合、バックワード線は、対をなすワード線と同期して駆動されて、チャネルボディの電位制御を行うようにすることができる。
【００１３】
後者の場合、矩形の素子形成領域に、そのビット線方向の両端部及び中央部にトレンチが形成され、中央部のトレンチに埋め込まれた第２のゲート電極を共有し、両端部のトレンチにそれぞれ第１のゲート電極が埋め込まれた二つのＭＩＳＦＥＴが形成される。この場合、第２のゲート電極及びこれに接続されるバックワード線は、ビット線方向に隣接する二つのＭＩＳＦＥＴで共有されて、その第２のゲート電極が対向する側面を多数キャリア蓄積状態に保つ固定電位が与えられることになる。
【００１４】
この発明に係る半導体メモリ装置の製造方法は、半導体基板に素子分離絶縁膜により区画された矩形の素子形成領域を形成する工程と、前記半導体基板に不純物をイオン注入して、素子形成領域の底部を横切るソース拡散層を形成する工程と、前記素子形成領域に、所定距離をおいて少なくとも二つのトレンチを形成する工程と、前記二つのトレンチに挟まれた素子領域側面にゲート絶縁膜を形成して、前記各トレンチに第１及び第２のゲート電極を埋め込む工程と、前記素子領域の表面にドレイン拡散層を形成する工程とを有することを特徴とする。
【００１５】
【発明の実施の形態】
この発明の実施の形態の説明に先立って、この発明の原理説明を行う。
図１はこの発明によるＤＲＡＭセルの原理構造をＳＯＩ基板を用いた例で示している。メモリセルＭＣは、ＳＯＩ構造のＮチャネルＭＩＳＦＥＴにより構成されている。即ち、シリコン基板１０上に絶縁膜としてシリコン酸化膜１１が形成され、このシリコン酸化膜１１上にｐ型シリコン層１２が形成されたＳＯＩ基板が用いられている。この基板のシリコン層１２上に、ゲート酸化膜１６を介してゲート電極１３が形成され、ゲート電極１３に自己整合されてｎ型ソース、ドレイン拡散層１４，１５が形成されている。
【００１６】
ソース、ドレイン拡散層１４，１５は、底部のシリコン酸化膜１１に達する深さに形成されている。従って、ｐ型シリコン層１２からなるチャネルボディは、チャネル幅方向（図の紙面に直交する方向）の分離を酸化膜で行うとすれば、底面及びチャネル幅方向の側面が他から絶縁分離され、チャネル長方向はｐｎ接合分離されたフローティング状態になる。
このメモリセルＭＣをマトリクス配列する場合、ゲート１３はワード線ＷＬに接続され、ソース１５は固定電位線（接地電位線）に接続され、ドレイン１４はビット線ＢＬに接続される。
【００１７】
このｎチャネル型ＭＩＳＦＥＴからなるＤＲＡＭセルの動作原理は、フローティングのチャネルボディ（他から絶縁分離されたｐ型シリコン層１２）の電位制御を利用する。即ち、ＭＩＳＦＥＴを５極管領域で動作させることにより、ドレイン拡散層１４から大きな電流を流し、ドレイン接合近傍でインパクトイオン化を起こすと、チャネルボディが多数キャリアであるホールを保持した第１の電位状態に設定することができ、この状態を例えばデータ“１”とする。ドレイン拡散層１４とｐ型シリコン層１２の間のｐｎ接合を順方向バイアスして、ｐ型シリコン層１２をより低電位にした状態をデータ“０”とする。ソース拡散層１５は、固定電位例えば接地電位に保持される。
【００１８】
データ“０”，“１”は、チャネルボディの電位の差として、従ってＭＩＳＦＥＴのしきい値電圧の差として記憶される。即ち、ホール蓄積によりボディの電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１は、データ“０”状態のしきい値電圧Ｖｔｈ０より低い。ボディに多数キャリアであるホールを蓄積した“１”データ状態を保持するためには、ワード線には負のバイアス電圧を印加することが必要になる。このデータ保持状態は、逆データの書き込み動作（消去）を行わない限り、読み出し動作を行っても変わらない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可能である。
【００１９】
データ読み出しの方式には、いくつか考えられる。ワード線電位ＶＷＬとチャネルボディ電位ＶＢの関係は、データ“０”，“１”との関係で図２のようになる。従って例えば、データ読み出しの第１の方法は、ワード線ＷＬにデータ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ１の中間になる読み出し電位を与えて、“０”データのメモリセルでは電流が流れず、“１”データのメモリセルでは電流が流れることを利用する。具体的には例えば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージして、その後ワード線ＷＬを駆動する。これにより、“０”データの場合、ビット線プリチャージ電位ＶＢＬの変化がなく、“１”データの場合はプリチャージ電位ＶＢＬが低下する。
【００２０】
第２の読み出し方式は、ワード線ＷＬを立ち上げてから、ビット線ＢＬに電流を供給して、“０”，“１”の導通度に応じてビット線電位の上昇速度が異なることを利用する。簡単には、ビット線ＢＬを０Ｖにプリチャージし、ワード線ＷＬを立ち上げて、ビット線電流を供給する。このとき、ビット線の電位上昇の差をダミーセルを利用して検出することにより、データ判別が可能となる。
【００２１】
この発明において、選択的に“０”データを書き込むためには、即ちメモリセルアレイのなかで選択されたワード線ＷＬとビット線ＢＬの電位により選択されたメモリセルのボディのみからホールを放出させるには、ワード線ＷＬとボディの間の容量結合が本質的になる。データ“１”でボディにホールが蓄積された状態は、ワード線を十分負方向にバイアスして、メモリセルのゲート・基板間容量が、ゲート酸化膜容量となる状態（即ち表面に空乏層が形成されていない状態）で保持することが必要である。
【００２２】
図１は、ＳＯＩ構造を利用することで、フローティングのチャネルボディを持つＭＩＳＦＥＴを構成したが、この発明においては、ＳＯＩ基板を用いることなく、フローティングのチャネルボディを持つＭＩＳＦＥＴを構成する。その基本単位メモリセルＭＣの構成が図３及び図４Ａ〜図４Ｃである。図３は、平面図であり、図４Ａ，図４Ｂ及び図４Ｃはそれぞれ、図３のＡ−Ａ’，Ｂ−Ｂ’及びＣ−Ｃ’断面図である。
【００２３】
即ちこの発明では、メモリセルＭＣは、縦型ＭＩＳＦＥＴにより構成される。ｐ型シリコン基板２０に、例えばＳＴＩ（Shallow Trench Isolation)法により素子分離絶縁膜２１が埋め込まれて、矩形の素子形成領域が区画される。この素子形成領域の一端部に素子分離絶縁膜２１より深いトレンチ２３が形成され、チャネルボディとなる素子領域２２のトレンチ２３に露出する側面にゲート絶縁膜２４が形成され、トレンチ２３にはゲート電極２５が埋め込まれる。素子領域２２の表面にはｎ型のドレイン拡散層２７が形成され、また所定深さ位置に素子領域２２を横切るようにｎ型ソース拡散層２８が形成される。
【００２４】
この様に、ソース拡散層２８と素子分離絶縁膜２１により他から分離されてフローティングとなるチャネルボディを持つ縦型ＭＩＳＦＥＴがメモリセルＭＣとなる。メモリセルＭＣをマトリクス配列してメモリセルアレイを構成する場合、ソース拡散層２８は、複数のＭＩＳＦＥＴに共通の物として連続的に形成されるようにする。そして、第１の方向に並ぶＭＩＳＦＥＴのゲート電極２５は、ワード線ＷＬとなるメタル配線２６に共通接続される。第１の方向と交差する第２の方向に並ぶＭＩＳＦＥＴのドレイン拡散層２７は、層間絶縁膜３０上に配設されるビット線（ＢＬ）３１に接続される。
【００２５】
ここまで説明した基本ＤＲＡＭセルでは、その動作原理上、データ“０”，“１”のしきい値電圧差をどれだけ大きくできるかが重要なポイントとなる。上記動作原理から明らかなように、ゲートからの容量結合によりボディ電位を制御することでデータの書き込み及び保持特性が決まるが、ボディ電位に対してしきい値電圧はほぼ平方根で効いてくるため、“０”，“１”データの大きなしきい値電圧差を実現することは容易ではない。しかも、上述した書き込み動作では、“０”書き込みのメモリセルは３極管動作し、チャネルが形成されるとゲートととボディは容量結合しなくなり、ボディ電位の上昇ができなくなる。
【００２６】
そこでこの発明においては、図３及び図４Ａ〜図４Ｃで説明した基本ＤＲＡＭセル構造に対して、チャネル形成に利用される主ゲート電極（第１のゲート電極）とは別に、ＭＩＳＦＥＴのチャネルボディに容量結合してボディ電位を制御するための補助ゲート電極（第２のゲート電極）を設ける。第２のゲート電極は例えば、第１のゲート電極と同期して駆動する。これにより、確実な書き込みを可能とし、且つ“０”，“１”データのしきい値電圧差を大きくすることができる。或いはまた、第２のゲート電極を例えばソース電位より低い固定電位として、第２のゲート電極側を多数キャリア蓄積状態に保つことにより、同様に“０”，“１”データしきい値電圧差を大きくすることができる。
【００２７】
以下、この発明の実施の形態を説明する。
図５は、実施の形態によるＤＲＡＭセルである縦型ＭＩＳＦＥＴの平面図であり、図６Ａ，図６Ｂ及び図６Ｃはそれぞれ、図５のＡ−Ａ’，Ｂ−Ｂ’及びＣ−Ｃ’断面図である。
【００２８】
ｐ型シリコン基板２０に、ＳＴＩ法により素子分離絶縁膜２１が埋め込まれて、図５に一点鎖線で示したような矩形の素子形成領域が区画される。この素子形成領域の長手方向の両端部にトレンチ２３ａ，２３ｂが素子分離絶縁膜２１の底部より深く形成され、これらのトレンチ２３ａ，２３ｂにより挟まれた領域２２がチャネルボディとなる素子領域である。そしてトレンチ２３ａ，２３ｂに露出する素子領域２２の相対向する側面にそれぞれゲート絶縁膜２４が形成され、トレンチ２３ａ，２３ｂにはゲート電極２５ａ，２５ｂが埋め込まれる。
【００２９】
トレンチ形成とゲート電極２５ａ，２５ｂの埋め込みの工程前に、イオン注入を行うことにより、素子領域２２の底部には、ｎ型ソース拡散層２８が形成される。また素子領域２２の表面には、ゲート電極２５ａ，２５ｂの埋め込み後にイオン注入を行ってｎ型ドレイン拡散層２７が形成される。この様にして、二つのゲート電極２５ａ，２５ｂが埋め込まれた縦型ＭＩＳＦＥＴにより、メモリセルＭＣが構成される。
【００３０】
ゲート電極２５ａ，２５ｂは、それぞれワード線ＷＬ及びバックワード線ＢＷＬとなるメタル配線２６ａ，２６ｂに接続される。これらのワード線ＷＬ及びバックワード線ＢＷＬの上部及び側面はシリコン窒化膜２９により覆われる。なお実際の製造工程では、後に説明するように、ゲート電極２５ａ，２５ｂとなる多結晶シリコン膜をトレンチ２３ａ，２３ｂを埋め込んで平坦になるように堆積形成し、更にメタル配線層及びシリコン窒化膜を連続的に堆積した後、これらの積層膜をパターニングすることより、ワード線ＷＬ及びバックワード線ＢＷＬが形成される。
【００３１】
この様に形成されたＭＩＳＦＥＴの上に層間絶縁膜３０が形成され、この上にビット線（ＢＬ）３１が配設される。ビット線３１は、ＭＩＳＦＥＴのドレイン拡散層２７に接続される。
【００３２】
以上のＭＩＳＦＥＴをマトリクス配列したメモリセルアレイの構成は、図７及び図８Ａ〜図８Ｃのようになる。図７は平面図であり、図８Ａ，図８Ｂ及び図８Ｃはそれぞれ図７のＡ−Ａ’，Ｂ−Ｂ’及びＣ−Ｃ’断面図である。その構造は、図５及び図６Ａ〜図６Ｃで説明したものと同様であるので、詳細な説明は省く。ビット線３１は、層間絶縁膜３０に開けたビット線コンタクトに多結晶シリコンによるコンタクトプラグ４１を埋め込み、このコンタクトプラグ４１を接続するようにメタル配線により形成されている。
【００３３】
このメモリセルアレイでは、矩形の素子形成領域のビット線方向の両端部にトレンチ２３ａ，２３ｂが形成され、ここに二つのゲート電極２５ａ，２５ｂが埋め込まれて一つのＭＩＳＦＥＴが構成される。この場合、図７に示したように、ビット線ＢＬ、ワード線ＷＬとバックワード線ＢＷＬのライン／スペースを最小加工寸法Ｆで形成したとすると、単位ＤＲＡＭセルは、図７に破線で示したように、８Ｆ2の面積となる。
【００３４】
このメモリセルアレイ構成の場合、ビット線方向に並ぶ複数のメモリセルについて、それぞれ対をなすワード線ＷＬとバックワード線ＢＷＬが設けられる。従って、ワード線ＷＬの駆動と同期してバックワード線ＢＷＬを駆動して、各ＭＩＳＦＥＴのチャネルボディの電位を最適制御することができる。即ち、ワード線ＷＬを負電位にして“１”データを保持するときに、対をなすバックワード線ＢＷＬにも負電位を与えることにより、“１”データの保持状態を良好に保つことができる。ワード線ＷＬの電位を上昇させてデータ書き込みを行う場合には、バックワード線ＢＷＬも上昇させることにより、容量結合によってチャネルボディ電位を上昇させることができ、確実なデータ書き込みを可能とする。“０”データ書き込みの場合には、ワード線ＷＬ側にチャネルが形成されても、バックワード線ＢＷＬによりチャネルボディ電位を高くすることができるから、確実な“０”データ書き込みができる。以上により、しきい値電圧差の大きい“０”，“１”データ記憶が可能になる。
【００３５】
また、非選択のワード線ＷＬには負電位を与えてデータ保持を行うが、このとき対をなすバックワード線ＢＷＬも負電位とすることによって、チャネルボディ電位を低く制御しているから、同じビット線に沿う他のメモリセルで“０”データ書き込みを行う場合に、“１”データを保持する非選択セルでのデータ破壊も確実に防止される。
【００３６】
上記実施の形態では、素子分離絶縁膜で区画された一つの素子形成領域に一つのＭＩＳＦＥＴを形成したが、素子分離絶縁膜で区画された一つの素子形成領域にバックワード線ＢＷＬに接続されるゲート電極を共有して二つのＭＩＳＦＥＴを形成することもできる。この場合のメモリセルアレイの構成を、図９及び図１０に示す。図９は平面図であり、図１０はそのＡ−Ａ’断面図である。図９のＢ−Ｂ’及びＣ−Ｃ’断面はそれぞれ、図８Ｂ及び図８Ｃと同じである。
【００３７】
この実施の形態の場合、素子分離絶縁膜２１により区画された矩形の素子形成領域の長手方向（ビット線方向）の両端部にトレンチ２３ａが形成され、中央部にもトレンチ２３ｂが形成される。これらの３つのトレンチ２３ａ，２３ｂにより挟まれた領域が二つのＭＩＳＦＥＴの素子領域２２となる。中央部のトレンチ２３ｂには、二つのＭＩＳＦＥＴで共有されるゲート電極２５ｂが埋め込まれ、両端部のトレンチ２３ａには二つのＭＩＳＦＥＴのそれぞれのゲート電極２３ａが埋め込まれる。そして、ゲート電極２５ｂは、二つのＭＩＳＦＥＴの共通バックワード線ＢＷＬに接続され、ゲート電極２５ａはそれぞれ独立のワード線ＷＬに接続される。
その他は、先の実施の形態と同じであり、先の実施の形態と対応する部分に同じ符号を付して詳細な説明は省く。
【００３８】
この実施の形態の場合、２本のワード線ＷＬの間に共有のバックワード線ＢＷＬが配置されるから、バックワード線ＢＷＬを選択されたワード線ＷＬと同期して駆動すると、非選択ワード線に沿ったメモリセルのデータ破壊の原因になる。従ってこの実施の形態の場合、バックワード線ＢＷＬは、例えば負の固定電位に設定して動作させる。これにより、ＭＩＳＦＥＴのチャネルボディのバックワード線ＢＷＬ側を、反転層が形成されることのない多数キャリア蓄積状態（アキュミュレーション状態）に保って、ワード線ＷＬによるチャネルボディの電位制御を行うことができる。
【００３９】
またこの実施の形態の場合、図９に示したように、ビット線ＢＬ、ワード線ＷＬとバックワード線ＢＷＬのライン／スペースを最小加工寸法Ｆで形成したとすると、単位ＤＲＡＭセルは、図９に破線で示したように、６Ｆ2の面積となる。
【００４０】
次にこの発明によるメモリセルアレイの製造工程を、図９及び図１０の実施の形態の場合を例にとって説明する。図１１Ａ，図１１Ｂ〜図１７Ａ，図１７Ｂはそれぞれ図９のＡ−Ａ’断面（図１０対応）及びＢ−Ｂ’断面（図８Ｂ対応）での製造工程を示している。
【００４１】
図１１Ａ及び図１１Ｂに示すように、ｐ型シリコン基板２０にバッファ酸化膜５１及びシリコン窒化膜５２を堆積し、これをリソグラフィ工程とＲＩＥ工程によりパターニングして素子形成領域を覆うマスクを形成する。このマスクを用いてシリコン基板２０をＲＩＥによりエッチングして、矩形の素子形成領域を区画するように素子分離溝５３を形成する。
【００４２】
次いで、図１２Ａ及び図１２Ｂに示すように、素子分離溝５３にシリコン酸化膜等の素子分離絶縁膜２１を埋め込む。次に、高加速エネルギーのイオン注入を行って、図１３Ａ及び図１３Ｂに示すように、素子分離絶縁膜２１の下を通ってセルアレイ領域全体に連続するｎ型ソース拡散層２８を形成する。また、ソース拡散層２８の上部のチャネルボディとなる領域に、必要に応じてしきい値制御のためのイオン注入を行う。
【００４３】
次いで、図１４Ａ及び図１４Ｂに示すように、シリコン窒化膜５４によるマスクを形成し、シリコン基板２０をＲＩＥによりエッチングして、一つの素子形成領域の両端部と中央部にトレンチ２３ａ，２３ｂを形成する。トレンチ２３ａ，２３ｂの深さは、少なくともソース拡散層２８に達する深さとする。図の場合、トレンチ２３ａ，２３ｂは、素子分離絶縁膜２１の底面よりは深く、且つソース拡散層２８内に止まる深さととしている。これにより、一つの素子形成領域内に、二つの矩形の素子領域２２が形成されたことになる。素子領域２２のワード線ＷＬ方向の両面は、図１４Ｂに示すように素子分離絶縁膜２１に接し、ビット線ＢＬ方向の側面がトレンチ２３ａ，２３ｂに露出する。
【００４４】
次に、シリコン窒化膜５４を除去し、図１５Ａ及び図１５Ｂに示すように、トレンチ２３ａ，２３ｂに露出する素子領域２２の側面にゲート絶縁膜２４を形成する。そして、ゲート電極となる多結晶シリコン膜２５をトレンチ２３ａ，２３ｂを埋め込んで平坦化するように堆積し、更にＷＳｉ等のメタル配線層２６を堆積し、その上にシリコン窒化膜５５を堆積する。そしてこれらのシリコン窒化膜２９ａ、メタル配線層２６及び多結晶シリコン膜２５をパターニングして、図１６Ａ及び図１６Ｂに示すように、各トレンチ２３ａ，２３ｂに埋め込まれた多結晶シリコンゲート電極２５ａ，２５ｂ、これをワード線ＷＬ及びバックワード線ＢＷＬとして共通接続するメタル配線２６ａ，２６ｂを形成する。メタル配線２６ａ，２６ｂ上のシリコン窒化膜２９ａは、図１０に示すワード線ＷＬ及びバックワード線ＢＷＬを覆うシリコン窒化膜２９の一部として残される。
【００４５】
次に、図１７Ａ及び図１７Ｂに示すように、シリコン窒化膜２９ｂを堆積し、これをＲＩＥによりエッチングして、ワード線ＷＬ及びバックワード線ＢＷＬの側壁に残す。そして、イオン注入を行って、各素子領域２２の表面にｎ型ドレイン拡散層２７を形成する。
この後、製造工程図は示さないが、図１０に示すように層間絶縁膜３０を堆積し、ビット線コンタクト孔形成、多結晶シリコンプラグ４１の埋め込み、ビット線３１の形成を行う。
【００４６】
上では、バックワード線ＢＷＬを隣接セルで共有する方式のセルアレイについて製造工程を説明したが、図７及び図８Ａ〜図８Ｃで示したセル毎にバックワード線ＢＷＬを設ける方式の場合も、同様の製造工程を適用することができる。
【００４７】
ここまでの実施の形態では、ゲート電極埋め込みのトレンチ２３ａ，２３ｂとこれにより挟まれる素子領域２２の幅を同じとした。これでは、微細化がより進んだ場合に、素子領域２２の幅を十分に確保できなくなる可能性がある。また、ビット線コンタクトは、ワード線ＷＬ及びバックワード線ＢＷＬの周囲をシリコン窒化膜２９で覆うことにより、ワード線ＷＬ及びバックワード線ＢＷＬにセルフアラインされて形成されるが、ワード線ＷＬ及びバックワード線ＢＷＬのリソグラフィ工程で合わせずれがあると、ビット線コンタクト位置がずれて、ビット線３１とゲート電極２５ａ，２５ｂの短絡事故の原因にもなる。
【００４８】
この問題に対しては、トレンチ２３ａ，２３ｂの幅を素子領域２２の幅より狭くすることが有効になる。例えば、図８Ａの断面に対して、トレンチ２３ａ，２３ｂのビット線ＢＬ方向の幅Ｗ１を狭くした場合の断面を示すと、図１８のようになる。これにより、素子領域２２の幅Ｗ２をトレンチ２３ａ，２３ｂの幅Ｗ１より十分大きく確保することができる。また、合わせずれに起因するビット線３１とゲート電極２５ａ，２５ｂの短絡事故を防止することができる。
【００４９】
同様の構造は、バックワード線ＢＷＬを隣接するセルで共有する場合にも有効である。その構造を、図１０の断面に対応させて、図１９に示した。素子領域２２の幅Ｗ２をトレンチ２３ａ，２３ｂの幅Ｗ１より十分大きく確保している。
【００５０】
ここまでの実施の形態では、ワード線ＷＬ側とバックワード線ＢＷＬ側のゲート絶縁膜２４は、同じ膜厚としたが、両者のゲート絶縁膜を別々に形成して、それぞれを最適膜厚とすることができる。例えば図２０は、図１０に対して、バックワード線ＢＷＬ側のゲート絶縁膜２４ｂを、ワード線ＷＬ側のゲート絶縁膜２４ａより厚く形成した例を示している。バックワード線ＢＷＬ側のゲート絶縁膜２４ｂは、チャネルボディに対する容量結合の大きさを最適化するように選択される。
【００５１】
この発明は、上記実施の形態に限られない。例えば実施の形態では、ｎチャネルＭＩＳＦＥＴを用いたが、ｐチャネルＭＩＳＦＥＴを用いて同様のＤＲＡＭを構成することが可能である。
また実施の形態では、ソース拡散層をイオン注入により形成したが、例えばｎ型拡散層上にｐ型エピタキシャル成長層を形成したエピタキシャル基板を用いれば、ソース拡散層のイオン注入工程は不要になる。
【００５２】
【発明の効果】
以上述べたようにこの発明によれば、ゲート電極をトレンチに埋め込んでチャネルボディがフローティングになるようにした縦型ＭＩＳＦＥＴを単位セルとしてダイナミック記憶を可能とした半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【図１】この発明のＤＲＡＭセルの原理構造をＳＯＩ基板を用いて説明する断面図である。
【図２】同ＤＲＡＭセルの動作原理を説明するための特性図である。
【図３】ＳＯＩ基板を用いないこの発明のＤＲＡＭセルの原理構造を説明する平面図である。
【図４Ａ】図３のＡ−Ａ’断面図である。
【図４Ｂ】図３のＢ−Ｂ’断面図である。
【図４Ｃ】図３のＣ−Ｃ’断面図である。
【図５】この発明の実施の形態によるＤＲＡＭセルの構成を示す平面図である。
【図６Ａ】図５のＡ−Ａ’断面図である。
【図６Ｂ】図５のＢ−Ｂ’断面図である。
【図６Ｃ】図５のＣ−Ｃ’断面図である。
【図７】この発明の実施の形態によるＤＲＡＭセルアレイの構成を示す平面図である。
【図８Ａ】図７のＡ−Ａ’断面図である。
【図８Ｂ】図７のＢ−Ｂ’断面図である。
【図８Ｃ】図７のＣ−Ｃ’断面図である。
【図９】この発明の他の実施の形態によるＤＲＡＭセルアレイの構成を示す平面図である。
【図１０】図９のＡ−Ａ’断面図である。
【図１１Ａ】図８のＡ−Ａ’断面での素子分離溝形成工程を示す図である。
【図１１Ｂ】図８のＢ−Ｂ’断面での素子分離溝形成工程を示す図である。
【図１２Ａ】図８のＡ−Ａ’断面での素子分離絶縁膜埋め込み工程を示す図である。
【図１２Ｂ】図８のＢ−Ｂ’断面での素子分離絶縁膜埋め込み工程を示す図である。
【図１３Ａ】図８のＡ−Ａ’断面でのソース拡散層形成工程を示す図である。
【図１３Ｂ】図８のＢ−Ｂ’断面でのソース拡散層形成工程を示す図である。
【図１４Ａ】図８のＡ−Ａ’断面でのゲート埋め込み用トレンチ形成工程を示す図である。
【図１４Ｂ】図８のＢ−Ｂ’断面でのゲート埋め込み用トレンチ形成工程を示す図である。
【図１５Ａ】図８のＡ−Ａ’断面でのゲート埋め込み工程を示す図である。
【図１５Ｂ】図８のＢ−Ｂ’断面でのゲート埋め込み工程を示す図である。
【図１６Ａ】図８のＡ−Ａ’断面でのワード線及びバックワード線のパターニング工程を示す図である。
【図１６Ｂ】図８のＢ−Ｂ’断面でのワード線及びバックワード線のパターニング工程を示す図である。
【図１７Ａ】図８のＡ−Ａ’断面でのワード線及びバックワード線の側壁絶縁膜形成とドレイン拡散層形成工程を示す図である。
【図１７Ｂ】図８のＢ−Ｂ’断面でのワード線及びバックワード線の側壁絶縁膜形成とドレイン拡散層形成工程を示す図である。
【図１８】他の実施の形態による図８Ａ対応の断面図である。
【図１９】他の実施の形態による図１０対応の断面図である。
【図２０】他の実施の形態による図１０対応の断面図である。
【符号の説明】
２０…ｐ型シリコン基板、２１…素子分離絶縁膜、２２…素子領域（チャネルボディ）、２３，２３ａ，２３ｂ…トレンチ、２４，２４ａ，２４ｂ…ゲート絶縁膜、２５ａ，２５ｂ…ゲート電極、２６，２６ａ，２６ｂ…メタル配線（ワード線ＷＬ，バックワード線ＢＷＬ）、２７…ｎ型ドレイン拡散層、２８…ｎ型ソース拡散層、２９…シリコン窒化膜、３０…層間絶縁膜、３１…ビット線（ＢＬ）、４１…多結晶シリコンプラグ。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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