(57)【特許請求の範囲】
【請求項１】
ブートストラップワードラインドライバ回路と、
メモリセルと、を含み、
前記ブートストラップワードラインドライバ回路は、
第１のゲートを備えた、ｐ型の出力プルアップトランジスタと、
前記出力プルアップトランジスタに接続され、第２のゲートを備えた、ｎ型のプルダウントランジスタと、
第１の入力信号が入力され、第１の出力信号を出力する第１インバータステージと、
ワードラインの出力が入力され、第２の出力信号を出力する第２インバータステージと、
前記第１の入力信号及び前記第２の出力信号が入力されるＮＯＲゲートと、
前記ワードラインに接続されたコンデンサと、を備え、
前記出力プルアップトランジスタ及び前記プルダウントランジスタは、高電位の電源電圧と低電位の電源電圧との間に接続され、
前記ワードラインにハイの出力信号が出力されている状態で、前記第１インバータステージ及び前記ＮＯＲゲートにロウの前記入力信号が入力されたときに、前記第１インバータステージを介して前記出力プルアップトランジスタはオフ状態とされ、前記ＮＯＲゲートを介して前記プルダウントランジスタはオン状態とされることにより、前記低電位の電源電圧が前記プルダウントランジスタを介して前記ワードラインにロウの出力信号として出力され、
前記ロウの出力信号が前記第２インバータステージに入力されたときに、前記第２インバータステージと前記ＮＯＲゲートとを介して前記プルダウントランジスタがオフ状態とされ、
前記ロウの出力信号が前記第２インバータステージに入力されたときに、前記プルダウントランジスタがオフ状態になった後、インバータを介して前記コンデンサの底板はロウに設定され、
前記コンデンサの底板がロウに設定された後、前記ワードラインの出力信号は０以下となり、
前記メモリセルは、ｐ型トランジスタである第１のトランジスタと、ｐ型トランジスタである第２のトランジスタと、ｐ型トランジスタである第３のトランジスタと、を備え、
前記第１のトランジスタのソース（ドレイン）はビットラインに接続され、
前記第１のトランジスタのゲートが前記ワードラインに接続され、
前記第２のトランジスタのドレインが前記ビットラインに接続され、
前記第２のトランジスタのゲートがリードラインに接続され、
前記第３のトランジスタのゲートは前記第１のトランジスタのドレイン（ソース）に接続され、
前記第３のトランジスタのドレインは前記第２のトランジスタのソースに接続され、
前記第３のトランジスタのソースはＶｄｄに接続されており、
前記第１のトランジスタは前記ロウの出力信号によりオン状態となること、
を特徴とするメモリデバイス。
【請求項２】
請求項１に記載のメモリデバイスにおいて、
前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタは薄膜トランジスタであること、
を特徴とするメモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、より詳しくはＤＲＡＭセル、ＤＲＡＭメモリデバイスおよびＤＲＡＭ記憶装置を製造するする方法に関する。
【０００２】
【従来の技術】
シリコンＶＬＳＩ（超大規模集積回路）のためのＤＲＡＭの現在の一般的なデザインでは、単一トランジスタとコンデンサ・セルを使用している。このデザインは再分散電荷量が少ないために、セルが読み取られたときに非常に小さい電圧差を生成する。従って、メモリセルと併用されるセンスアンプは非常に高い技術的仕様に設計しなければならない。この場合、閾値電圧が大きく変動するためにポリシリコンＴＦＴ（薄膜トランジスタ）を用いて達成することは極めて困難である。さらに、ＴＦＴ性能が制限されると考えられる。従って、ポリシリコンＴＦＴを使用する一般的なメモリセルは、ダイナミックＲＡＭではなくスタテックＲＡＭであり、これらのＴＦＴは１セル当たり６個のトランジスタを使用しており、従って、メモリセルのために実質的にサイズを大きくせざるを得ない。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、上記問題点に鑑みてなされたものでその課題とするところは性能の改善されたＤＲＡＭを提供することにある。
【０００４】
【課題を解決するための手段】
本発明に係るメモリデバイスは、ブートストラップワードラインドライバ回路と、メモリセルと、を含み、前記ブートストラップワードラインドライバ回路は、第１のゲートを備えた、ｐ型の出力プルアップトランジスタと、前記出力プルアップトランジスタに接続され、第２のゲートを備えた、ｎ型のプルダウントランジスタと、第１の入力信号が入力され、第１の出力信号を出力する第１インバータステージと、ワードラインの出力が入力され、第２の出力信号を出力する第２インバータステージと、前記第１の入力信号及び前記第２の出力信号が入力されるＮＯＲゲートと、前記ワードラインに接続されたコンデンサと、を備え、前記出力プルアップトランジスタ及び前記プルダウントランジスタは、高電位の電源電圧と低電位の電源電圧との間に接続され、前記ワードラインにハイの出力信号が出力されている状態で、前記第１インバータステージ及び前記ＮＯＲゲートにロウの前記入力信号が入力されたときに、前記第１インバータステージを介して前記出力プルアップトランジスタはオフ状態とされ、前記ＮＯＲゲートを介して前記プルダウントランジスタはオン状態とされることにより、前記低電位の電源電圧が前記プルダウントランジスタを介して前記ワードラインにロウの出力信号として出力され、前記ロウの出力信号が前記第２インバータステージに入力されたときに、前記第２インバータステージと前記ＮＯＲゲートとを介して前記プルダウントランジスタがオフ状態とされ、前記ロウの出力信号が前記第２インバータステージに入力されたときに、前記プルダウントランジスタがオフ状態になった後、インバータを介して前記コンデンサの底板はロウに設定され、前記コンデンサの底板がロウに設定された後、前記ワードラインの出力信号は０以下となり、前記メモリセルは、ｐ型トランジスタである第１のトランジスタと、ｐ型トランジスタである第２のトランジスタと、ｐ型トランジスタである第３のトランジスタと、を備え、前記第１のトランジスタのソース（ドレイン）はビットラインに接続され、前記第１のトランジスタのゲートが前記ワードラインに接続され、前記第２のトランジスタのドレインが前記ビットラインに接続され、前記第２のトランジスタのゲートがリードラインに接続され、前記第３のトランジスタのゲートは前記第１のトランジスタのドレイン（ソース）に接続され、前記第３のトランジスタのドレインは前記第２のトランジスタのソースに接続され、前記第３のトランジスタのソースはＶｄｄに接続されており、前記第１のトランジスタは前記ロウの出力信号によりオン状態となることを特徴とする。
上記のメモリデバイスにおいて、前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタは薄膜トランジスタであってもよい。
【０００５】
好ましくは、メモリセルのトランジスタは薄膜トランジスタである。好ましくは、メモリセルのトランジスタはポリシリコンで形成される。より好ましくは、メモリセルのトランジスタはｐ型材料で形成される。
【０００６】
本発明の第２の観点によれば、本発明の第１観点による複数のメモリセルからなるダイナミックランダムアクセスメモリデバイスを提供する。
【０００７】
好ましくは、メモリデバイスはさらに起動ブートストラップワードラインドライバからなる。
【０００８】
メモリデバイスはさらに自動時間調整（セルフタイム・self-timed）ビットラインドライバからなることが有効であり、またセルフタイムビットラインドライバはダミービットラインを含むことが更に有効である。
【０００９】
本発明の第３の観点によれば、第１トランジスタをビットラインとワードライン間に接続する工程と、第２トランジスタをビットラインとリードライン間に接続する工程と、第３トランジスタを最初の二つのトランジスタに接続して電荷の蓄積を行う工程からなるダイナミックランダムアクセスメモリ記憶装置を提供する方法を提供する。
【００１０】
好ましくは、この方法は読出しの前に、ビットラインをプリチャージする工程をさらに含んでいることである。
【００１１】
この方法はさらにダミービットラインを提供する工程と、ダミービットラインをビットラインとともにプリチャージする工程と、ダミービットラインがチャージされたことが確定した際に、ビットラインドライバをオフする工程とからなる場合より好ましい。
【００１２】
【発明の実施形態】
以下、本発明の実施形態について図面を参照して説明する。
【００１３】
図１（Ａ）と（Ｂ）の回路では、３個のトランジスタのみで他の要素を使用せずにダイナミックランダムアクセスメモリセルを提供する。図示したように、メモリはリードライン（ｒｌ）、ワードライン（ｗｌ）およびビットライン（ｂｌ）を使用する。トランジスタの内２個はそのソースまたはドレインがビットラインに、またそのゲートがワードラインｗｌとリードラインｒｌのそれぞれ一つに接続されている。第３トランジスタはそのゲートが第１および第２トランジスタの一つのソースまたはドレイン（いずれもビットラインに接続されていない）に接続され、またそのソースまたはドレインが第１および第２トランジスタの他方のソースまたはドレイン（どれもビットラインに接続されていない）に接続されている。第３トランジスタの他の接続部は、図１（Ａ）のｎ型回路いついては接地されている。図１（Ｂ）のｐ型回路においては、第３トランジスタの他の接続部はＶｄｄに接続されている。実際には、第３トランジスタのゲートは容量性蓄電（capacative storage）のために使用される。
【００１４】
３個のトランジスタにはいずれもポリシリコンＴＦＴを使用することができる。好ましくはｐ型のトランジスタが図１の回路の構成に使用される。この理由は、ｐ型のトランジスタがｎ型のトランジスタよりも安定性が高いからである。結果として、より小さいサイズのトランジスタが使用できる。
【００１５】
図１（Ａ）と（Ｂ）の回路では、明らかに各メモリセルに必要とするエリアを実質的に極めて縮小することできる。従来の６個のトランジスタを使用したＳＲＡＭによる実際のレイアウトに比較して、この縮小は５０％を超え、また典型的には一般的に７０％程度縮小できるかもしれない。従って、より大きいメモリがサイズを大きくすることなく従来のメモリの代わりに使用することができる。より大きい機能性と費用の削減につながる。
【００１６】
図１（Ａ）と（Ｂ）の回路において、トランジスタはビットラインを駆動するのに使用される。結果として、メモリセルと併用されるセンスアンプの設計については、従来のメモリセルよりも相当制限が緩くなる。すなわち、プリチャージビットラインがプルダウンされるので、センス増幅器によってかなり大きな電圧変化が感知される。メモリセルはアクセストランジスタを介するノード上に電荷をダイナミックにチャージすることによって動作する。アクセスポリシリコンｐ−チャネルＴＦＴの大きい閾値電圧のために、優れたゼロレベルを得ることができない。普通、ポリシリコンＴＦＴの閾値電圧は一般的に１．５から２．０ボルトの範囲であり、従って、電荷の蓄積は困難である。この問題については図２に示した駆動回路の適用によって克服することできる。
【００１７】
図２の回路は、ブートストラップワードラインドライバである。これはワードラインを０ボルトより低い閾値電圧で駆動するように機能する。これが優れた０ボルトレベルのメモリセルへの書込みを保証する。もちろん、メモリセルがｎ型トランジスタを使用して構成されれば、ワードラインは０ボルトより低い電圧で駆動されるのではなく５ボルトより高い電圧で駆動されることになる。たとえブートストラップ回路が旧式のＮＭＯＳ回路と併用されたとしても、この回路はポリシリコン回路中に従来のように使用されることはない。
【００１８】
セルの「０」値が読み出されたときに、ビットラインがメモリセル蓄積トランジスタによってゆっくりハイに引き上げられる。セルの「１」が読み出されたときに、メモリセルの蓄積がオフに保持されビットラインがフロートする。従って、ビットラインはゼロにプリチャージされ、また各読出し前に放電されなければならない。ビットラインは製造公差に関係なく、リリース前に適切にロウに引き下げられることの保証が慎重になされる。従って、設計は現行のトランジスタがもっと早く動作できたとしても、ずっと遅い読出しサイクルとなる最大許容公差を提供しなければならない。この問題はセルフタイム（自己時間調整）ビットラインドライバを適用することによって回避することができる。本質的に、ブートストラップ回路はワードラインをプリチャージするのに使用され、またこれが実行されたときにドライバーがオフされ、セルを読出しできるようになる。しかし、タイミングを合わせることが重要である。特に、トランジスタの切替速度は変化し易く、またこれによって切り替えの一般的な速度が５０ｎｓであったとしても、ドライバーがオフに切り替えられる前に、１００ｎｓの作動が慎重になされることになる。しかし、これが実際に必要とされるよりもおそらくかなり遅いメモリの作動速度をもたらす結果となる。
【００１９】
ｐ型トランジスタを使用する本発明の実施例において、ダミービットライン（他のビットラインと同じ特徴を有している）も備えられ、またロウに作動される。このダミービットラインがゼロに達したとき、ワードラインドライバがオフされる。従って、トラッキングが処理のバリエーションで保証され、またメモリが処理速度を不必要に浪費することなく、できる限り迅速に動作する。
【００２０】
図２に示した回路の動作につき次に説明する。まず、出力、すなわち、ＷＬがハイであると仮定する。入力が低下すると、出力プルアップ・トランジスタ（１０）が第１インバータステージ（１２）を介してオフにされる。プルダウントランジスタ（１４）がオンにされる。次に、出力がロウになると、プルダウントランジスタ（１４）が、第２インバータステージ（１６）とＮＯＲゲート（１８）を介してオフされる。こうして出力はもはや駆動されなくなる。この時点において、３個の直列接続インバータ（２０、２２、２４）によってもたらされた短い遅延後、コンデンサ（２６）の底板がロウに駆動される。こうして出力が強制的にゼロ以下になる。
【００２１】
図３は図１の回路との併用に適した自己時間調整ビットラインドライバの回路図である。このドライバーは信号ＢＬＰＤを介してビットラインを駆動する。これがインバータ２８を介してＮＯＲゲート３０に印加される「リード」信号を受信する。ＮＯＲゲート３０は、また「アドレス」入力信号も受信する。ＮＯＲゲート３０の出力がダミービットラインへ（Ｄ−ＢＬへ）インバータステージ４２を介して印加され、またインバータ３２を介してＮＯＲゲート３４に印加される。ＮＯＲゲート３４はさらにインバータ３６を介してダミービットラインから（Ｄ−ＢＬから）入力信号を受信する。信号ＢＬＰＤは２個の直列接続されたインバータ３８と４０を介してＮＯＲゲート３４から導出される。
【００２２】
図３に示した回路の基本的な動作必要条件は、各リード・サイクルになる前に、ビットラインがロウに駆動されなければならず、また次に（ＢＬＰＤをロウに駆動することによって）リリースされなければならない。こうして、ＢＬＰＤがダミービットラインをプルダウンするのに使用される。ダミービットラインが強制的に完全にロウにされたときにのみ、信号ＢＬＰＤが不作動にされる。インバータ３６がダミービットラインの値をモニターし、またスキュー型ｐ−ｎトランジスタ比で条件を満たして低いスイッチング閾値を保証する。
【００２３】
本発明の範囲内に、図面を参照して説明した実施例の種々の変形例があり、これらの変形例は当該技術に習熟した人にとっては自明である。
【図面の簡単な説明】
【図１】（Ａ）は本発明の実施例によるＮ型トランジスタ回路構成を示し、（Ｂ）は本発明の実施例によるＰ型トランジスタ回路構成を示す回路図である。
【図２】図１に示された回路と併用するためのドライバー回路の回路構成を示す回路図である。
【図３】図１に示された回路と併用するための他のドライバー回路の回路構成を示す回路図である。
【符号の説明】
１０  出力プルアップ・トランジスタ
１２  第一インバータ
１４  プルダウントランジスタ
１６  第二インバータ
１８  ＮＯＲゲート
２０，２２，２４  インバータ
２６  キャパシタ
２８  インバータ
３０  ＮＯＲゲート
３２  インバータ
３４  ＮＯＲゲート
３６，３８，４０，４２  インバータ
【図１】
0004075315.tif 000002
【図２】
0004075315.tif 000003
【図３】
0004075315.tif 000004