(57)【特許請求の範囲】
【請求項１】
制御可能な半導体回路素子であって、
第１の導電型の第１の導電領域および第２の導電領域と、
該第１の導電領域と該第２の導電領域との間に配置された第２の導電型のチャネル領域と、
該チャネル領域に対して絶縁されて配置される制御電極と、
該チャネル領域において形成された少なくとも１つの再結合領域であって、該少なくとも１つの再結合領域は、該第１の導電型および該第２の導電型の荷電担体の再結合を促す材料を含み、該再結合領域の材料は、金属およびシリサイドからなる群から選択される材料である、少なくとも１つの再結合領域と
を含み、
該第２の導電領域は、端子電極に接続するためのより強度にドーピングされた第２の接合領域と、該チャネル領域に隣接する、より弱くドーピングされた第２の遷移領域とを有し、
該第１の導電領域は、端子電極に接続するためのより強度にドーピングされた第１の接合領域と、該チャネル領域に隣接する、より弱くドーピングされた第１の遷移領域とを有し、
該第１の導電領域は、該第１の遷移領域と該再結合領域との間の界面においてショットキー接合が存在するように該チャネル領域内に形成されており、
該チャネル領域は、該チャネル領域と該第２の遷移領域との間の界面においてｐｎ接合が存在するように該第２の遷移領域内に形成されている、半導体回路素子。
【請求項２】
前記再結合領域は、プレート状に形成されている、請求項１に記載の半導体回路素子。
【請求項３】
前記再結合領域は、帯状に形成されており、互いに平行に配置されている、請求項１に記載の半導体回路素子。
【請求項４】
前記再結合領域は、前記チャネル領域によって完全に包囲されている、請求項１〜３のいずれか一項に記載の半導体回路素子。
【請求項５】
前記第１の導電領域と前記チャネル領域と前記第２の導電領域とは、層状に重ねられて配置されている、請求項１〜４のいずれか一項に記載の半導体回路素子。
【請求項６】
前記第１の導電領域および前記第２の導電領域の第１の遷移領域および第２の遷移領域は、同じ層の厚さを有する、請求項５に記載の半導体回路素子。
【請求項７】
前記第１の遷移領域および前記第２の遷移領域は、少なくとも同じドーピング濃度を有する、請求項１〜６のいずれか一項に記載の半導体回路素子。
【請求項８】
前記少なくとも１つの再結合領域から前記少なくとも１つの制御電極への距離は、１μｍよりも小さい、請求項１に記載の半導体回路素子。
【請求項９】
半導体回路素子を作製する方法であって、
該方法は、
半導体を提供する工程であって、該半導体は、第１の導電型の第２の接合領域と、該第２の接合領域に隣接して配置され、該第２の接合領域よりも弱くドーピングされた、該第１の導電型の第２の遷移領域と、該第２の遷移領域に隣接して配置された、第２の導電型のチャネル領域と、該チャネル領域に隣接して配置された、該第１の導電型の第１の遷移領域と、該第１の遷移領域に隣接して配置され、該第１の遷移領域よりも強くドーピングされた、該第１の導電型の第１の接合領域とを有し、該チャネル領域は、該チャネル領域と該第２の遷移領域との間の界面においてｐｎ接合が存在するように該第２の遷移領域内に設けられ、該第１の接合領域は、該第１の遷移領域内に設けられ、該第１の遷移領域は、該チャネル領域内に設けられる、工程と、
絶縁層によって包囲された少なくとも１つの制御電極を作製する工程であって、該制御電極は、該第１の遷移領域から、該チャネル領域を通って、該第２の遷移領域にまで少なくとも延びる、工程と、
該チャネル領域に再結合層を堆積することにより、少なくとも１つの再結合領域を作製する工程であって、該少なくとも１つの再結合領域は、該第１の遷移領域と該再結合領域との間の界面においてショットキー接合が存在するように作製され、該再結合層は、該第１の導電型および該第２の導電型の荷電担体の再結合を促す材料から形成されており、該再結合領域の材料は、金属およびシリサイドからなる群から選択される材料である、工程と
を包含し、
該少なくとも１つの再結合領域を作製する工程は、
該半導体の一方の側から始まって、該チャネル領域にまで延びる少なくとも１つの第２の溝を生成する工程と、
該チャネル領域における該第２の溝に第１の導電型および第２の導電型の荷電担体の再結合を促す材料を堆積させる工程と、
該第２の溝を絶縁材料で埋める工程と
を包含する、方法。
【請求項１０】
前記第２の接合領域と前記第２の遷移領域と前記チャネル領域と前記第１の遷移領域と前記第１の接合領域とは、層状に重ねられて配置されている、請求項９に記載の方法。
【請求項１１】
前記少なくとも１つの制御電極を作製する工程は、
前記半導体の一方の側から始まって該一方側から離れた遷移領域にまで延びる少なくとも１つの第１の溝を該半導体に生成することと、
該第１の溝において絶縁層を堆積させることと、
該第１の溝において電極材料を堆積させることにより、該制御電極を作製することと、
該第１の溝を絶縁材料で埋めることと
を包含する、請求項１０に記載の方法。
【請求項１２】
前記第１の溝と前記第２の溝との距離は、１μｍよりも小さい、請求項１１に記載の方法。
【請求項１３】
複数の互いに隣接する第１の溝および第２の溝が作製され、該複数の溝において、それぞれの制御電極または再結合領域が作製される、請求項１１〜１２のいずれか一項に記載の方法。
【請求項１４】
前記第１の遷移領域および前記第２の遷移領域は、少なくとも同じドーピング濃度を有する、請求項９〜１２のいずれか一項に記載の方法。
【請求項１５】
前記第１の遷移領域および前記第２の遷移領域は、少なくとも同じ層の厚さを有する、請求項９〜１２のいずれか一項に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、制御可能な半導体素子、特に、電界効果によって制御可能な半導体回路素子に関する。この半導体素子は以下の特徴を有する。
【０００２】
第１の導電領域、および第１の導電型の第２の導電領域、
第１の導電領域と第２の導電領域との間に配置された、第２の導電型のチャネル領域、
絶縁されてチャネル領域と向き合う配置の制御電極。
【０００３】
このような半導体回路素子は、例えば、従来技術により公知のＭＯＳＦＥＴ（酸化金属電界効果トランジスタ）である。従来技術による垂直パワーＭＯＳＦＥＴ（ｖｅｒｔｉｋａｌｅｓ  Ｌｅｉｓｔｕｎｇｓ−ＭＯＳＦＥＴ）の実施形態は、Ｓｔｅｎｇｌ／Ｔｉｈａｎｙｉの「Ｌｅｉｓｔｕｎｇｓ−ＭＯＳＦＥＴ−Ｐｒａｘｉｓ」Ｐｆｌａｕｍ  Ｖｅｒｌａｇ、Ｍｕｅｎｃｈｅｎ、１９９２、２９ページ以下、に記載され、図１ａにおいて横断面が部分的に示される。ＭＯＳＦＥＴは、第１の導電型（ｎ）の導電領域１２としてソース領域を有し、この導電領域は、第２の導電型（ｐ）の井戸状のチャネル領域（ボディ（Ｂｏｄｙ）領域または遮断領域と呼ばれる）に埋め込まれる。ソース領域１２は、外部からソース電極４０を介してコンタクト可能であり、ソース電極４０は、ソース領域１２を通ってチャネル領域の中にまで達し、従って、ソース領域１２とチャネル領域１８とを短絡させる（ｋｕｒｚｓｃｈｌｉｅｓｓｔ）。
【０００４】
チャネル領域１８は、第１の導電型（ｎ）の第２の導電領域１４、１６（ＭＯＳＦＥＴのドレイン領域）に埋め込まれ、第２の導電領域は、ｎ型ドーピングされたチャネル領域１８を包囲する領域１４、およびドレイン電極を接合するための、強くｎ型ドーピングされた領域１６を有する。チャネル領域１８ならびに絶縁されてソース領域１２およびドレイン領域１４と向き合うゲート電極が、ＭＯＳＦＥＴの制御電極２０として半導体の上部に配置され、半導体において、順方向とも呼ばれるソース領域１２、および逆方向とも呼ばれるドレイン領域が形成される。
【０００５】
図１ａによる垂直ＭＯＳＦＥＴの代替回路図が図１ｂにおいて示される。この図は、理想ＭＯＳＦＥＴ  Ｔ１とダイオードＤｉとの組合せとして示され、ダイオードは、ＭＯＳＦＥＴのソース端子Ｓとドレイン端子Ｄとの間に流れ方向に
接続される。正電圧をソースドレイン方向に印加すると導電するダイオードは、ドレイン領域１４、１６とボディ領域１８との間のｐｎ遷移およびボディ領域１８とソース領域１２との間の短絡の結果として生じる。
【０００６】
集積ダイオードの存在は、ＭＯＳＦＥＴを用いるいくつかの場合に不利である。なぜなら、このダイオードは、フロー電圧（Ｆｌｕｓｓｓｐａｎｎｕｎｇ）をドレインソース方向に印加した場合にのみＭＯＳＦＥＴが導電するようにし、電圧をソースドレイン方向に印加した場合はＭＯＳＦＥＴがダイオードのように導電するように作用する。
【０００７】
ソース領域とボディ領域との間に短絡がなければ、ＭＯＳＦＥＴにおいて寄生バイポーラトランジスタが動作する。このトランジスタは、異なったドーピングがされた領域の連続、すなわち第１の導電型のソース領域、第１の導電型に対して相補的な第２の導電型のチャネル領域、および第１の導電型のドレイン領域によって形成され、このトランジスタのベースはチャネル領域によって形成され、このトランジスタのエミッタ／コレクタはソース領域／ドレイン領域によって形成される。
【０００８】
図１ｃは、ソース領域とドレイン領域との間に短絡がないＭＯＳＦＥＴの電気の代替回路図を示す。この図は、理想ＭＯＳＦＥＴＴ１とバイポーラトランジスタとの組合せとして表される。バイポーラトランジスタＢ１のコレクタエミッタ線Ｃ−Ｅは、ＭＯＳＦＥＴＴ１のドレイン−ソース線Ｄ−Ｓと平列に接続される。寄生バイポーラトランジスタＢ１のベース領域は、ＭＯＳＦＥＴのチャネル領域によって、エミッタ領域はＭＯＳＦＥＴのソース領域によって、およびコレクタ領域はＭＯＳＦＥＴのドレイン領域によって形成される。
【０００９】
図１ｄにおいて、この半導体回路素子の特性曲線が示すように、寄生バイポーラトランジスタＢ１は、図１ｃによる半導体回路素子の耐電圧に影響を及ぼす。値ＵＣＥ０のドレインソース電圧ＵＤＳの場合、寄生バイポーラトランジスタＢ１のコレクタエミッタ破壊電圧、従って、半導体回路素子のドレインソース方向Ｄ−Ｓの最大障壁電圧に達する。特性曲線から理解され得るように、ゲートソース電圧が上昇するに従って、耐電圧はわずかに上昇する。この破壊電圧に達するまで、半導体素子の応答は理想ＭＯＳＦＥＴの応答に対応する。
【００１０】
短絡されないソース領域および遮断領域を有するＭＯＳＦＥＴにおいて耐電圧が低減されると、動作中、すなわち制御電位をゲート端子に印加した場合、および流れ電圧をドレインとソースとの間に印加した場合、基板内の荷電担体が集まる。この荷電担体は寄生バイポーラトランジスタのベースを制御させ、それによってこのトランジスタは導電性になる。このようなＭＯＳＦＥＴのドレーンソース方向の耐電圧は、短絡されたソース領域およびボディ領域を有する類似の素子の耐電圧のわずか１／３ほどにすぎない。
【００１１】
本発明の目的は、主要電圧方向（順方向）における障壁電圧を低減せずに両方向に遮断する、制御可能な半導体回路素子を利用可能にすることである。
【００１２】
この課題は、冒頭で述べた半導体回路素子によって解決される。この半導体回路素子は、遮断領域で形成される第１の導電型および第２の導電型の荷電担体の再結合を促す材料を含む、遮断領域において形成された少なくとも１つの再結合をさらに有する。本発明による半導体回路素子の場合、チャネル領域と、２つの導電性領域のうちの１つとの間に短絡は提供されない。
【００１３】
互いに隣接して配置される、第１の導電型の第１の導電性領域、第２の導電型のチャネル領域および第２の導電型の第２の導電性領域の連続によって、本発明による半導体回路素子において寄生バイポーラトランジスタが形成される。しかしながら、半導体回路素子のチャネル領域における、および寄生バイポーラトランジスタのベース領域における再結合領域を提供することは、寄生バイポーラトランジスタの電気的応答を変化させる。第１の導電性領域と第２の導電性領域との間に流れ電圧を印加した場合、２つの導電性領域のうちの１つとチャネル領域との間の空間電荷領域において、第１の導電型および第２の導電型の荷電担体、すなわち、ホールおよび電子が生成される。第１の導電型の荷電担体は、再結合領域の境界、またはこの領域の表面において、第２の導電型の荷電担体とわずかに再結合し得る。再結合領域によって、寄生バイポーラトランジスタは、ごくわずかに制御されるように達成され、および十分な大きさの再結合領域が存在する場合に寄生バイポーラトランジスタがもはや能動状態にないことが達成される。
【００１４】
本発明による半導体回路素子の耐電圧は特定の方向（順方向）で、従って、導電性領域のうちの１つとチャネル領域との間に短絡を有する従来のこのような半導体回路素子の耐電圧に相当する。同時に、本発明による半導体回路素子は、別の方向（逆方向）で流れ電圧を印加した場合にも遮断する。なぜなら、導電性領域とチャネル領域との間に短絡が存在しないからである。
【００１５】
本発明の有利な実施形態は従属請求項から明らかになる。
【００１６】
再結合領域の材料は、好適には、金属である。さらなる実施形態により、ポリシリコンまたは他の半導体材料を含む再結合領域、あるいはシリコンまたは他の対応する半導体結合を含む再結合領域が提供され得る。
【００１７】
１実施形態によると再結合領域はプレート状に形成され、荷電担体を再結合するために、わずかな体積で可能なかぎり大きい表面を利用可能にする。本発明による半導体回路素子は、好適には、セル状に構成される、すなわち同様に構成され、同様に制御される複数のセルが存在し、これらのセルは各々第１の導電領域、チャネル領域および第２の導電領域を有する。この場合、各セルは再結合領域を有する。
【００１８】
チャネル領域、好適には各セルのチャネル領域において、複数の、特にプレート状または帯状に形成された再結合領域が互いに距離を置いて形成され得る。この場合、好適には、個々の再結合領域は、第２の導電型の強くドーピングされた領域によって互いに接続され、再結合領域間、または互いに離れて配置される様々な再結合領域の部分間で荷電担体のわずかな交換を可能にする。
【００１９】
チャネル領域によって、すなわち、第２の導電型の材料を含む領域によって再結合領域が完全に包囲される実施形態と並んで、本発明のさらなる実施形態によると、第１の導電型の材料を含む領域によって再結合領域を第１の導電領域と接続することが提供される。ＭＯＳＦＥＴの場合、ボディ領域とも呼ばれる遮断領域と、第１の導電領域との間に、再結合領域の材料として金属またはシリサイドを用いた場合、素子の逆方向の耐電圧を決定するショットキコンタクトが生じる。
【００２０】
本発明のさらなる実施形態により、第１の導電領域は、第１の接続電極を接続するためのより強くドーピングされた接続領域、および接合域とチャネル領域との間のより弱くドーピングされた遷移領域を有し、第２の導電領域は、第２の電極を接合するための強くドーピングされた第２の接合領域、および第２の接合領域とチャネル領域との間に配置されるより弱くドーピングされた２つの遷移領域を有することを提供する。本発明による半導体回路素子の耐電圧は、基本的には、遷行領域をドーピングすることによって、および遷移領域によって決定されたチャネル領域からの接合領域の距離によって決定される。この実施形態において、各導電領域は弱くドーピングされた遷移領域を有し、遷移領域の厚さおよびドーピングによって、半導体回路素子の順方向および逆方向のほぼ同じ耐電圧が調整され得る。
【００２１】
本発明は、次に、図を用いた実施例において詳細に説明される。
【００２２】
図において、他に記載がない限り、同じ参照符号は同じ意味を有する同じ部分および領域を示す。
【００２３】
図２は、第１の実施形態による、本発明による半導体回路素子の横断面の１部を示す。図示された半導体回路素子は、垂直ｎ型導電性ＭＯＳトランジスタ、特に、ｎ型導電性ＭＯＳＦＥＴの構成を有する。ｎ型導電性半導体１０において、ボディ領域または遮断領域とも呼ばれるｐ型導電性領域はチャネル領域１８として形成される。このｐ型領域に、強くドーピングされたｎ型導電性領域１２が再び埋め込まれ、これはＭＯＳＦＥＴの第１の導電領域またはソース領域として利用される。半導体１０はｎ型導電領域１４を有し、およびソース領域に背を向けた側の領域において、強くドーピングされたｎ型導電性領域１６を有し、これらの領域は共に第２の導電領域またはドレイン領域を形成する。強くドーピングされた領域１６は、ドレイン電極Ｄへの接合のために用いられる。
【００２４】
ソース領域１２は、例えばアルミニウムを含むソース電極４０、Ｓと接続され、このソース電極４０は半導体１０の表面においてソース領域を接触させる。少なくとも１つのゲート電極２０はＭＯＳＦＥＴの制御電極として利用され、遮断領域１２を介して、および絶縁層３０によってこの遮断領域から分離されて配置される。ゲート電極２０は、例えば、ポリシリコンを含み、絶縁層３０は、例えば、酸化シリコンを含む。図示された構造は、好適には、左右、および図面に対して垂直方向に何度も繰返され、それによって半導体回路素子のセル状の構造が生じる。半導体回路素子の電流耐性（Ｓｔｒｏｍｆｅｓｔｉｇｋｅｉｔ）はセルの数とともに上昇する。
【００２５】
図示されたＭＯＳＦＥＴは寄生バイポーラトランシステを有し、このトランジスタのエミッタ領域はソース領域１２によって形成され、トランジスタのベース領域はチャネル領域１８によって形成され、トランジスタのコレクタ領域は垂直ＭＯＳＦＥＴのドレイン領域１４、１６によって形成される。
【００２６】
ＭＯＳＦＥＴのチャネル領域１８、または寄生バイポーラトランジスタのベース領域において、この領域においてｎ型荷電担体およびｐ型荷電担体の再結合を促す材料を含む再結合領域１９が配置される。再結合領域は、好適には、金属、ポリシリコンまたはシリサイドを含み、例えば、プレート状に形成される。
【００２７】
本発明による半導体回路素子において、ドレイン領域１４、１６および領域１６に付与された、詳しく図示されないドレイン電極と、ソース領域１２またはソース電極４０との間に正電圧が印加された場合、ドレイン領域１４とチャネル領域１８との間の空間電荷領域において荷電担体、すなわち、電子およびホールが生成される。
【００２８】
この場合、ホールは空間電荷領域における電場に基いてドレイン領域１４、１６に流れ、ホールは遮断領域に流れる。再結合領域１９の表面において注入された（ｉｎｊｉｚｉｅｒｔ）ホールの電子との再結合は強化されて生じるので、寄生バイポーラトランジスタが活性になること、およびドレインソース方向の障壁電圧が低減されることが回避される。
【００２９】
換言すると、寄生バイポーラトランジスタのベース領域におけるｎ型荷電担体およびｐ型荷電担体の良好な再結合の可能性は、このトランジスタの電流増幅率βを低減し、その結果、ＭＯＳＦＥＴの耐電圧をドレインソース線上のＭＯＳＦＥＴの耐電圧を共に決定する、このトランジスタのコレクタエミッタ破壊電圧を上昇させる。
【００３０】
さらに、図示された半導体回路素子はＭＯＳＦＥＴのように機能する。すなわち、正の制御電位がゲート電極２０に印加された場合、ソース領域１２とドレイン領域１４との間のチャネル領域において導電性チャネルが形成される。このチャネルはドレイン領域１６とソース電極１４との間に流れ電圧を印加した場合に、ドレイン端子Ｄとソース端子Ｓとの間に電流が流れることを可能にする。
【００３１】
再結合領域１９の材料および幾何学的構造を適切に選択することによって、ＭＯＳＦＥＴの破壊電圧は、第１の導電領域（ソース領域）１２とチャネル領域１８との間に短絡が生じた場合、すなわち寄生バイポーラトランジスタのベースエミッタ線が短絡された場合に破壊電圧が生じるまで上昇され得るが、このような短絡の不利な影響、すなわち逆方向（ソースドレイン方向）の耐電圧の不足を甘受しなくてよい。図示されたＭＯＳＦＥＴは、ソース電極４０またはソース領域１２とドレイン領域１４、１６との間に正電圧を印加した場合も遮断領域１８とソース領域１２との間のｐｎ型遷移が原因で遮断する。
【００３２】
図２において示されるように、領域１６は強くｎ型ドーピングされるのではなく、強くｐ型ドーピングされ得る。半導体回路素子は、その後、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒ＝絶縁ゲート型バイポーラトランジスタ）として機能する。
【００３３】
再結合領域１９は、好適には、わずかな体積を用いて大きい平面を有するように形成される。
【００３４】
従って、再結合領域は、好適には、プレート状または図３において図２の線ａ−ａ’に沿う横断面を用いて示されるように、基本的に平列に延びる複数の帯状の部分から形成される。図３における破線は、これらの部分の上に存在するゲート電極２０の位置を具体的に示す。点線はその上に存在するソース電極４０、Ｓの位置を具体的に示す。
【００３５】
図４は、図３において記入された交線ｃ−ｃ’に沿う半導体回路素子の横断面を示し、再結合領域１９を形成する帯が平列して並ぶ状態がこの横断面から明確になる。再結合領域１９の個々の下部領域は、好適には、強くｐ型ドーピングされた領域１８１によって互いに接続され、再結合領域１９の下部領域間で電荷交換１９が促される。
【００３６】
図５は、本発明による半導体回路素子のさらなる実施形態を示す。この実施形態において、再結合領域１９および強くｎ型ドーピングされたソース領域１２は、ｎ型導電性領域１３によって互いに接続される。再結合領域１９の材料は、この実施形態の場合、好適には、金属またはシリサイドである。
【００３７】
図６は、図５による半導体回路素子の代替回路図を示す。ソース領域の部分であるｎ型導電性領域１３と再結合領域１９との間にショットキ遷移が形成され、この遷移はショットキダイオードＤｓとしてソース端子ＳとＭＯＳＦＥＴの基板端子との間に記入される。ドレイン端子Ｄと基板端子との間のダイオードＤ２は、ドレイン領域１４、１６と遮断領域１８（ｐ型ボディ領域とも呼ばれる）との間のｐｎ型遷移によって形成される。ショットキダイオードＤｓは、半導体回路素子の逆方向の（ソースドレイン方向）の障壁電圧を決定し、ドレイン領域１４、１６と遮断領域１８との間のダイオードＤ２またはｐｎ型遷移はＭＯＳＦＥＴの順方向（ドレインソース方向）の耐電圧を決定する。
【００３８】
図７は、本発明のさらなる実施形態による半導体回路素子の断面の１部を示す。図８は、図７において記入された交線ｃ−ｃ’に沿う半導体回路素子の断面を示す。ゲート電極６０は、この実施形態において、半導体１０１に「埋め込まれ」て配置され、絶縁層７０によって取巻かれる。ソース電極８０は、上方で半導体１０１を停止させる。第１の強くｎ型ドーピングされた導電性領域（ソース領域）５２はソース電極８０の下、およびゲート電極６０の溝構造間に配置される。ソース領域５２にｐ型ドーピングされた遮断領域５８が接合され、この遮断領域においてｎ型荷電担体およびｐ型荷電担体を支持する（ｆｏｅｒｄｅｒｎｄ）材料を含む再結合領域５９が配置される。ゲート電極６０およびこれを取巻く絶縁層７０は、ｎ型ドーピングされた領域５４まで下方へ延び、このｎ型ドーピングされた領域５６は、図示されたＭＯＳＦＥＴの第２の導電性領域（ドレイン領域）を形成する。
【００３９】
ｐ型導電性チャネル領域５８によって完全に包囲される再結合領域１９の実施例と並んで、図７は、絶縁層９０によってソース電極８０、Ｓおよびソース領域５２から絶縁される再結合領域５９’の実施例を示す。これは、遮断領域における再結合領域５９’の可能な作製方法の結果である。この場合、ソース電極８０の堆積の前に、例えば、エッチングによって遮断領域５８にホールが付与され、次に、ソース領域５２の下の高さまで再結合を促す材料で埋められる。次に、再結合を促す材料の上に位置するホールにおいて絶縁層９０が付与される。
【００４０】
特に図８における平面図から明らかなように、図７による本発明の半導体回路素子は格子状のゲート電極６０を有し、格子の間隙において、絶縁層７０によってゲート電極６０から絶縁されたチャネル領域５８が再結合領域５９とともに配置される。従って、半導体回路素子は、同時に制御される、同様に構成された複数のセルを有する。本発明による半導体回路素子の電流耐性は、セルの数が増加すると向上する。ゲート電極６０に正の制御電位を印加する場合、ゲート電極６０に沿って導電性のチャネルが半導体１０５の垂直方向に形成される。この際、ドレイン電極Ｄとソース電極Ｓとの間に流れ電圧を印加すると、ドレイン電極Ｄとソース電極Ｓとの間に電流が流れることが可能になる。
【００４１】
図９は、ゲート電極６０および絶縁層７０を含む溝状の構造を有する本発明の半導体回路素子のさらなる実施形態の横断面の１部が示される。この実施形態において、ソース領域は、ゲート電極６０およびソース電極８０に隣接して配置される強くｎ型ドーピングされた領域５２、ならびに残りの領域において強くドーピングされた領域５２を包囲する通常のｎ型ドーピングされた領域５３を含む。再結合領域５９は、この実施形態において、領域５３の下に配置されたｐ型ドーピングされた遮断領域５８から、ｎ型ドーピングされた領域５３まで延び、上方で絶縁層９０によってソース電極８０から絶縁される。この実施形態において、再結合領域５９は、好適には、金属またはシリサイドを含み、ｎ型ドーピングされた領域５３と共にショットキコンタクトを形成する。図９による半導体回路素子の代替回路図は図６に対応する。
【００４２】
図２〜図６において示される半導体回路素子の場合、ゲート電極Ｇとソース電極Ｓとの間に正電圧が印加され、およびドレイン電極Ｄとソース電極Ｓとの間に正電圧が印加されると、遮断領域１８において水平方向の導電性チャネルが形成される一方で、図７および図８による実施例においては垂直方向の導電性チャネルが形成される。この実施形態は、図２〜図６において示された実施形態よりも空間節約的（ｐｌａｔｚｓｐａｒｅｎｄ）である。
【００４３】
強くｎ型ドーピングされた領域５６を強くＰ型ドーピングされた領域と取替えると、図７〜図９において示される素子はＩＧＢＴとして機能する。
【００４４】
図１０は、水平方向の構造方式のＭＯＳＦＥＴとして形成される、本発明による半導体回路素子のさらなる実施形態を示す。強くｎ型ドーピングされたドレイン領域２１６およびｎ型ドーピングされたソース領域２１２は、半導体２００のｐ型ドーピングされた遮断領域２１８内配置され、ソース電極Ｓおよびドレイン電極Ｇを用いて半導体２００の同じ側から接触可能である。ゲート電極Ｇは絶縁層２３０によって絶縁され、半導体２００上に配置される。ｎ型荷電担体とｐ型荷電担体の再結合を促す材料を含む再結合領域が遮断領域２１８に配置される。
【００４５】
図１１は、本発明による、両方向に遮断する半導体回路素子のさらなる実施例を横断面の側面図で示す。図１２において、図１１の構成の切断面Ａ−Ａ’に沿う横断面が示される。
【００４６】
本発明による半導体回路素子は、強くｎ型ドーピングされた第２の接合領域１１２およびこの第２に接合領域１１２に隣接して配置される、第２の接合領域１１２よりも弱くｎ型ドーピングされた第２の遷移領域１１４を有する半導体１００を有する。この際、第２の接合領域１１２および第２の遷移領域１１４は、半導体回路素子の第２の導電性領域（ドレイン領域）を形成する。第２の遷移領域１１４に隣接してｐ型ドーピングされたチャネル領域１１６が形成されるこの領域は、必ずしも一様にドーピングされる必要はない。このチャネル領域はｎ型ドーピングされた第１の遷移領域１１８と接合される。第１の遷移１１８に隣接して、第１の遷移領域１１８よりも強くｎ型ドーピングされた第１の接合領域１１０が形成され、第１の接合領域１１０および第１の遷移領域１１８は、半導体回路素子の第１の導電性領域（ソース領域）を形成する。第２の接合領域１１２、第２の遷移領域１１４、チャネル領域１１６、第１の遷移領域１１８および第１の接合領域１１０は、実施例において層状に重ねられて配置される。第２の端子電極１４０は、好適には、金属またはポリシリコンを含み、第２の接合領域１１２と接触するように半導体１００の裏側に付与され、第１の端子電極１４１は、好適には、金属またはポリシリコンを含み、第２の接合領域１１２と接触するように半導体の表側に付与される。
【００４７】
正の制御電位をゲート電極に印加した場合、この半導体回路素子においては半導体の表面に沿って、ソース領域２１２とドレイン領域２１６との間に導電性チャネルが形成される。ｎ型荷電担体およびｐ型荷電担体は、この実施形態においても再結合領域２１９において互いに再結合し得、その結果、ｎ型導電性ソース領域２１２、ｐ型導電性チャネル領域２１８およびｎ型導電性ドレイン領域２１６の連続によって形成された寄生バイポーラトランジスタの制御が回避される。
【００４８】
第２の接合領域１１２およびこの接合領域に接合する第２の遷移領域１１４は、ＭＯＳＦＥＴのドレイン領域を形成する。第１の接合領域１１０およびこの接合領域に接合する第１の遷移領域１１８は、ＭＯＳＦＥＴのソース領域を形成する。この場合、図１１において示されるＦＥＴが対称的な構成であるためにドレイン端子およびソース端子は交換可能である。
【００４９】
ドレイン領域１１２、１１４とソース領域１１０、１１８との間のチャネル領域において導電性チャネルの形成を可能にするために、制御電極１２０、１２２、１２４、１２６が提供される。この電極は絶縁層１２１、１２３、１２５、１２７によって包囲され、ｎ型ドーピングされた第１の遷移領域１１４からｐ型ドーピングされたチャネル領域１１６を通って、ｎ型ドーピングされた第２の遷移領域１１８へ半導体１００の垂直方向に延びる。図２から明らかなように、実施例において、共通プレート１２６によって接続された、ほぼ平列の制御電極１２０、１２２、１２４が提供される。その結果、制御電極１２０、１２２、１２４は、共通の制御電位に置かれ得る。共通プレートは、絶縁層１２７によって半導体１００から絶縁され、垂直方向に、好適には、半導体１００の表側または裏側まで延び、制御電位に接合される。好適には、第１の接合領域１１０および／または第２の接合領域１１２は、共通プレート１２６に沿って電流を導くチャネルが形成されることを回避するために、共通プレート１２６までは延びない。制御電極１２０、１２２、１２４を共通の制御電位に置くために、当然、共通プレート１２６と並んで任意のさらなる実施形態が考えられ得る。
【００５０】
半導体１００において制御電極１２０、１２２、１２４が多く提供されるほど、電極面は大きくなり、この電極面に沿って電流を導くチャネルが形成され得、ＭＯＳＦＥＴの電流耐性はより大きくなる。
【００５１】
制御電極１２０、１２２、１２４が作製された後、制御電極１２０、１２２、１２４の上および端子電極１４１の下の絶縁材料を含む領域は、制御電極１２０、１２２、１２４が形成された溝を絶縁材料で埋めることによって生じる。
【００５２】
本発明により、制御電極１２０、１２２、１２４と隣接するチャネル領域１１６において、チャネル領域においてｎ型荷電担体およびｐ型荷電担体の再結合を促す再結合領域１３０、１３２、１３４が提供される。再結合領域１３０、１３２、１３４は、好適には、プラチナ等の金属、またはシリサイドを含む。好適には、再結合領域１３０、１３２、１３４と制御電極との間の距離は小さく、好適には、５μｍよりも小さい。
【００５３】
図３は、半導体１００の周縁領域を示し、この周辺領域において本発明による半導体回路素子が形成される。図３から明らかなように、チャネル領域１１６は横方向では半導体１００の端部に達しない。さらに、第２の端子電極１４１は、半導体１００の横方向で、最も近くに位置する制御電極１２６の端部の上にまで伸びるだけである。第２の接合領域１１０は、最も外側の制御電極１２６の上に位置する絶縁領域１２７の端部から離れた部分にまで達するだけである。従って、最も外側の制御電極１２６の、端部に向く側面においては、第１の接合領域１１２と第２の接合領域１１０との間に導電性チャネルが形成され得ない。第１の遷移領域１１４と第２の遷移領域１１８は周縁領域において互いに接続される。
【００５４】
本発明による半導体回路素子において、第１の端子電極（ドレイン電極）１４０、Ｄと第２の端子電極（ソース電極）１４１、Ｓとの間に正電圧が印加された場合、ドレイン領域１１２、１１４とチャネル領域との間の空間電荷領域において荷電担体、すなわち電子およびホールが生成される。この場合、電子は空間電荷領域における電場に基づいてドレイン領域１１２、１１４またはドレインン電極１４０に流れ、ホールはチャネル領域１１６に流れる。チャネル領域において、好適には、金属を含む再結合領域１３０、１３２、１３４、１３６はチャネル領域に注入されたホールの電子との結合を促す。このようにして、ｎ型導電性ドレイン領域１１２、１１４、ｐ型導電性チャネル領域１１６およびｎ型導電性ソース領域１１８、１１０の連続により形成された寄生バイポーラトランジスタが活性化されて、ＭＯＳＦＥＴのドレインソース方向の障壁電圧が低減されることが回避される。
【００５５】
ドレインソース電圧と並んで、正の制御電位が制御電極１２０、１２２、１２４、１２６に印加された場合、制御電極１２０、１２２、１２４、１２６に沿って導電性チャネルが形成され、ドレイン領域１１２、１１４とソース領域１１０、１１８との間において荷電担体の交換を可能にする。
【００５６】
ドレインソース方向のＭＯＳＦＥＴの耐電圧は、第２の遷移領域１１４のドーピングおよび第２の遷移領域１１４の「厚さ」、すなわち強くドーピングされた第２の接合領域１１２とチャネル領域１１６との間の距離によって最終的に（ｍａｓｓｇｅｂｌｉｃｈ）決定される。
【００５７】
ソースドレイン方向で正電圧を印加した場合、第２の遷移領域１１８とチャネル領域１１６との間の空間電荷領域において荷電担体が生成され、ホールはチャネル領域１１６に注入され、ホールはここで再結合領域１３０、１３２、１３４、１３６において電子と再結合され、その結果、寄生バイポーラトランジスタが活性化されることが避けられる。ソースドレイン方向の素子の耐電圧は、第１の遷移領域１１８のドーピング、および強くドーピングされた第１の接合領域１１０とチャネル領域１１６との間の距離によって最終的に決定される。
【００５８】
本発明による素子（Ｂａｕｅｌｅｍｅｎｔ）は、両方向、すなわちドレインソース方向およびソースドレイン方向で遮断する。好適には、第１の遷移領域１１４、１１８は同様にドーピングされ、同一の層厚を有し、ドレインソース方向およびソースドレイン方向に同一の障壁電圧が達成される。ソース領域として強くｎ型ドーピングされた領域のみを取扱い、ドレインソース方向の障壁電圧がソースドレイン方向よりも大きい図１〜図８による半導体素子とは逆に、図１１〜図１３による回路構成の場合、従って、ドレインソース方向およびソースドレイン方向で同じ障壁電圧が達成され得る。
【００５９】
素子をシリコン技術で作製する場合、およびチャネル領域の厚さａが０．５μｍ〜１μｍ、および第１の遷移領域１１４、１１８の厚さｂが約５μｍで作製する場合、これらの領域１４、１８が弱くドーピングされると約５０Ｖの障壁電圧が達成され得る。
【００６０】
制御電極からの再結合領域の距離ｘは、好適には、１μｍより小さい。
【００６１】
図１４において、本発明による半導体回路素子を作製する方法が具体的に示される。第１の方法（図１４ａ）において、強くｎ型ドーピングされた第２の接合領域１１２、および第２の接合領域に隣接して配置されたより弱くｎ型ドーピングされた第２の遷移領域１１４を有する半導体１００が作製される。半導体１００において、第２の遷移領域１１４に隣接するｐ型ドーピングされたチャネル領域１１６が形成され、ｎ型ドーピングされた第１の遷移領域１１８に接合される。第１の遷移領域１１８は、第１の遷移領域１１８に隣接して配置される強くｎ型ドーピングされた第１の接合領域１１０よりも弱くドーピングされる。
【００６２】
次の方法工程（図１４ｂ）において、第１の溝１６０、１６２、１６４が生成され、これらは半導体１００の表側１７０から始まって第２の遷移領域１１４にまで延びる。あるいは、溝は半導体１００の裏側１７２から始まって第１の遷移領域１１８にまで延びるように生成され得る。さらに、第１の溝１６０、１６２、１６４に隣接する第２の溝１６１、１６３、１６５が生成され、これらは表側から始まってチャネル領域１１６にまで延びる。あるいは、第２の溝は裏側１７２から始まってチャネル領域１１６にまで延び得る。
【００６３】
次の方法工程（図１４ｃ）において、後の電極１２０、１２２、１２４を半導体１００から絶縁するために絶縁材料を含む層１２１ａ、１２３ａ、１２５ａは第１の溝１６０、１６２、１６４の側面に作製される。
【００６４】
次の方法工程において、制御電極１２０、１２４、１２６を作製するために、電極材料を含む層が第１の溝１６０、１６２、１６４に堆積される。この層は半導体１００の垂直方向の高さに第１の遷移領域１１８にまで及ぶ。さらに、第２の溝１６１、１６３、１６５において、再結合材料を含む層が堆積される。この層は半導体１００の垂直方向の高さに第２の遷移領域１１８との境界の下にまで延びるので、これによって生じる再結合領域１３０、１３２、１１４はチャネル領域１１６によってのみ包囲される。
【００６５】
次の方法工程において、端子電極１４０、１４１、が半導体の表側１７０および裏側１７２に付与される前に、第１の溝および第２の溝は絶縁材料を用いて埋められ、図１１による配置になる。
【図面の簡単な説明】
【図１】  図１は、従来技術によるＭＯＳＦＥＴの横断面図（図１ａ）、およびこのＭＯＳＦＥＴの代替回路図（図１ｂ）、代替回路図（図１ｃ）およびソース領域と主体領域との間に短絡がないＭＯＳＦＥＴの特性曲線（図１ｄ）を示す。
【図２】  図２は、第１の実施形態に従った、本発明による半導体回路素子の横断面の１部である。
【図３】  図３は、図２の半導体回路素子の線ａ−ａ’に沿う横断面を示す。
【図４】  図４は、図２および図３の半導体回路素子の線ｂ−ｂ’に沿う横断面を示す。
【図５】  図５は、第２の実施形態に従った、本発明による半導体回路素子の横断面の１部である。
【図６】  図６は、図５の半導体回路素子の代替回路図である。
【図７】  図７は、第３の実施形態に従った、本発明による半導体回路素子の横断面の１部である。
【図８】  図８は、図７の半導体回路素子の線ｃ−ｃ’に沿う横断面を示す。
【図９】  図９は、第４の実施形態に従った、本発明による半導体回路素子の横断面の１部である。
【図１０】  図１０は、本発明による半導体回路素子の水平方向の形成を示す。
【図１１】  図１１は、さらなる実施形態に従った、本発明による半導体回路素子の横断面の側面図である。
【図１２】  図１２は、図１１の半導体回路素子の切断面Ａ−Ａ’に沿う横断面の横断面図である。
【図１３】  図１３は、図１１および図１２の、半導体回路素子の周辺領域の横断面を示す側面図である。
【図１４】  図１４は、作製方法の種々の方法工程の中の、図１１および図１２の半導体回路素子の横断面を示す。
【符号の説明】
（参照符号一覧）
１０                            半導体
１００                          半導体
１０５                          半導体
１１０                          第２の接合領域
１１２                          第１の接合領域
１１４                          第１の移行領域
１１６                          チャネル領域
１１８                          第２の遷移領域
１２                            第１の導電領域
１２０、１２２、１２４、１２６  制御電極
１２１、１２３、１２５、１２７  絶縁層
１２６                          共有プレート
１２７                          絶縁層
１２０、１３２、１３４、１３６  再結合領域
１４、１６                      第２の導電領域
１４０                          第１の結合電極
１４１                          第２の結合電極
１６０、１６２、１６４          第１の溝
１６１、１６３、１６５          第２の溝
１７０                          半導体の表側
１７２                          半導体の裏側
１８                            遮断領域
１８１                          強くｎ型ドーピングされた架橋領域
１９                            再結合領域
２００                          半導体
２１６                          第２の導電領域
２１８                          遮断領域
２１９                          再結合領域
２３０                          絶縁領域
３０                            絶縁領域
４０                            ソース電極
５２                            第１の導電領域
５４、５６                      第２の導電領域
５８                            遮断領域
５９、５９’                    再結合領域
７０                            絶縁層
８０                            ソース電極
９０                            絶縁層
Ｂ                              ベース
Ｂ１                            バイポーラトランジスタ
Ｃ                              コレクタ
Ｄ                              ドレイン端子
Ｄ２                            ダイオード
ＤＣＢ、ＤＳ                      ダイオード
Ｅ                              エミッタ
Ｇ                              ゲート端子、ゲート電極
Ｓ                              ソース端子、ソース電極
Ｔ１                            ＭＯＳＦＥＴ
【図１】
0004053771.tif 000002
0004053771.tif 000003
【図２】
0004053771.tif 000004
【図３】
0004053771.tif 000005
【図４】
0004053771.tif 000006
【図５】
0004053771.tif 000007
【図６】
0004053771.tif 000008
【図７】
0004053771.tif 000009
【図８】
0004053771.tif 000010
【図９】
0004053771.tif 000011
【図１０】
0004053771.tif 000012
【図１１】
0004053771.tif 000013
【図１２】
0004053771.tif 000014
【図１３】
0004053771.tif 000015
【図１４ａ】
0004053771.tif 000016
【図１４ｂ】
0004053771.tif 000017
【図１４ｃ】
0004053771.tif 000018
【図１４ｄ】
0004053771.tif 000019