(57)【特許請求の範囲】
【請求項１】
第１の入出力ポート及び第２の入出力ポートと、
センスアンプを含み複数のコラムブロックと複数のローブロックとに分割されるセルアレイ回路と、
該複数のコラムブロックの各々において該複数のローブロックに共有されるように設けられ、該第１及び第２の入出力ポートにそれぞれ対応する第１及び第２のコラムラインと、
該コラムブロック毎に設けられる該第１及び第２の入出力ポートにそれぞれ対応する第１及び第２のグローバルデータバスと、
該第１の入出力ポートからのアクセスに応じて選択されたローブロックにおいて該第１のコラムラインで選択されるセンスアンプを該第１のグローバルデータバスに接続する第１のバス接続ゲート回路と、
該第２の入出力ポートからのアクセスに応じて選択されたローブロックにおいて該第２のコラムラインで選択されるセンスアンプを該第２のグローバルデータバスに接続する第２のバス接続ゲート回路
を含むことを特徴とする半導体記憶装置。
【請求項２】
該第１及び第２のコラムラインにそれぞれ対応して設けられコラムラインが活性化すると導通する第１及び第２のコラムゲートと、
各センスアンプにそれぞれ該第１及び第２のコラムゲートを介して接続される該第１及び第２の入出力ポートに対応する第１及び第２のローカルデータバスを更に含み、該第１のローカルデータバスは該第１のバス接続ゲート回路を介して該第１のグローバルデータバスに接続され、該第２のローカルデータバスは該第２のバス接続ゲート回路を介して該第２のグローバルデータバスに接続されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該第１の入出力ポートからのアクセスに応じて選択されたローブロックで第１のバス接続信号をアサートする第１のバス接続信号生成回路と、
該第２の入出力ポートからのアクセスに応じて選択されたローブロックで第２のバス接続信号をアサートする第２のバス接続信号生成回路
を更に含み該第１のバス接続信号のアサート状態に応じて該第１のバス接続ゲート回路が導通すると共に該第２のバス接続信号のアサート状態に応じて該第２のバス接続ゲート回路が導通することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
該第１のローカルデータバスと各センスアンプとの間に該第１のコラムゲートと直列に設けられる第１のトランジスタと、
該第２のローカルデータバスと各センスアンプとの間に該第２のコラムゲートと直列に設けられる第２のトランジスタ
を更に含み、該第１のトランジスタは該第１のバス接続信号のアサート状態に応答して導通し、該第２のトランジスタは該第２のバス接続信号のアサート状態に応答して導通することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
第１の入出力ポート及び第２の入出力ポートと、
ビット線のデータ電位を増幅するセンスアンプを含み、複数のコラムブロックと複数のローブロックとに分割されるセルアレイ回路と、
複数のコラムブロックの各々において複数のローブロックに共有されるように設けられ、該第１及び第２の入出力ポートに対応する第１及び第２のコラムラインと、
該第１及び第２のコラムラインにそれぞれ対応して設けられコラムラインが活性化すると導通する第１及び第２のコラムゲートと、
それぞれ該第１及び第２のコラムゲートを介して該センスアンプに接続される該第１及び第２の入出力ポートに対応する第１及び第２のローカルデータバスと、
該第１及び第２の入出力ポートに対応する第１及び第２のグローバルデータバスと、
該第１及び第２のローカルデータバスをそれぞれ該第１及び第２のグローバルデータバスに接続する第１及び第２のバス接続ゲート回路
を含むことを特徴とする半導体記憶装置。
【請求項６】
第１のバス接続ゲート回路は該第１の入出力ポートからのアクセスに応じて選択されるローブロックにおいて該第１のローカルデータバスを該第１のグローバルデータバスに接続し、第２のバス接続ゲート回路は該第２の入出力ポートからのアクセスに応じて選択されるローブロックにおいて該第２のローカルデータバスを該第２のグローバルデータバスに接続することを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
該第１のローカルデータバスと該センスアンプとの間に該第１のコラムゲートと直列に設けられる第１のトランジスタと、
該第２のローカルデータバスと該センスアンプとの間に該第２のコラムゲートと直列に設けられる第２のトランジスタ
を更に含み、該第１のトランジスタは該第１の入出力ポートからのアクセスに応じて選択されるローブロックにおいて導通し、該第２のトランジスタは該第２の入出力ポートからのアクセスに応じて選択されるローブロックにおいて導通することを特徴とする請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくはデュアルポートタイプの半導体記憶装置に関する。
【従来の技術】
従来のＤＲＡＭ（Dynamic Random Access Memory）において、メモリセルアレイを含むメモリコア回路は、複数のローブロックと複数のコラムブロックとに分割され、ローブロックとコラムブロックとの交点として定義されるメモリブロックが縦横に配置される構成となる。各ローブロック内では複数のメモリブロックが同一のワード線を共有し、各コラムブロック内では複数のメモリブロックが同一のコラム線を共有する。このような構成のコア回路に読み出し或いは書き込み等のアクセス動作をする際、ワード線を共有する同一のローブロック内ならばページモード等の連続したデータのやり取りが可能であるが、現在アクセス中のローブロックに対するアクセス動作を終了しないと、異なるローブロックにアクセスすることは不可能である。
【発明が解決しようとする課題】
２つの入出力ポートを有するデュアルポートメモリにおいては、チップのコントロールピン、アドレスピン、ＤＱピンを２系統設け、それぞれの入出力ポートには独立にアクセス要求が入力される。両方のポートから同時に読み出し或いは書き込みのアクセス動作が要求された場合、従来の技術では一方のポートからのアクセスをコア回路に対して実行すると、そのアクセスが終了するまで別のポートからのアクセス要求は待機しなければならない。この際、待たされたほうのポートに対してはビジー状態を知らせる信号を出力し、読み出し動作要求の場合はビジー状態の終了を待たせ、書き込み動作要求の場合は再度の命令入力を要求する。このように、一方のポートから命令が入力されている間は、他方からの命令入力に対してビジーとなる確率は１００％である。このようなデュアルポートメモリの例が、特開２００１−４３６７４に示される。この文献においては、同一のコラムブロックへの同時アクセスは不可能であり、同一のコラムブロックへのアクセスは、前のアクセスの終了を待つ必要がある。
【０００２】
以上を鑑みて、本発明は、ＤＲＡＭコア回路及び複数のポートを有する構成であり、同一のコラムブロックで異なるローブロックへのアクセスを可能とするマルチポートＤＲＡＭを提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、第１の入出力ポート及び第２の入出力ポートと、センスアンプを含み複数のコラムブロックと複数のローブロックとに分割されるセルアレイ回路と、該複数のコラムブロックの各々において該複数のローブロックに共有されるように設けられ、該第１及び第２の入出力ポートにそれぞれ対応する第１及び第２のコラムラインと、該コラムブロック毎に設けられる該第１及び第２の入出力ポートにそれぞれ対応する第１及び第２のグローバルデータバスと、該第１の入出力ポートからのアクセスに応じて選択されたローブロックにおいて該第１のコラムラインで選択されるセンスアンプを該第１のグローバルデータバスに接続する第１のバス接続ゲート回路と、該第２の入出力ポートからのアクセスに応じて選択されたローブロックにおいて該第２のコラムラインで選択されるセンスアンプを該第２のグローバルデータバスに接続する第２のバス接続ゲート回路を含むことを特徴とする。
【０００３】
上記発明においては、例えば左右の２ポート構成であれば、グローバルデータバスを左側ポート用と右側ポート用との２系統設ける。従って１つのコラムブロック内で、左側のポートに対して１本のコラムラインを選択活性化すると同時に右側のポートに対して１本のコラムラインを選択活性化し、左右のポートからそれぞれ異なるローブロックに対してアクセスすることが可能となる。例えば読み出し動作の場合であれば、左側のポートに対して１本のコラムラインを選択活性化することであるローブロックから左側のポートに対応するグローバルデータバス上にデータを読み出し、更に右側のポートに対して１本のコラムラインを選択活性化することで別のローブロックから右側のポートに対応するグローバルデータバス上にデータを読み出すことが出来る。
【０００４】
このように本発明においては、あるローブロックを活性化中であっても別のローブロックにアクセスすることが可能であるので、ビジー状態となる確率を従来と比べて各段に低くすることが出来る。具体的には、ローブロックを指定するアドレスが複数のポート間で一致していない限り、それぞれのポートから独立にコア回路へアクセスを実行することが可能となる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００５】
図１は、本発明によるデュアルポートメモリの概略構成を示すブロック図である。
【０００６】
図１のデュアルポートメモリ１０は、左ポート用のアドレスデコーダ１１、右ポート用のアドレスデコーダ１２、左ポート用の入出力制御回路１３、右ポート用の入出力制御回路１４、タイミング制御アービタ１５、及びセルアレイ回路１６を含む。デュアルポートメモリ１０には、左ポート用としてアドレスピンＡＤＤＬ、データ入出力ピンＤＱＬ、コントロール信号ピンＣＮＴＬＬ、ビジー出力ピンＢＵＳＹＬが設けられると共に、右ポート用としてアドレスピンＡＤＤＲ、データ入出力ピンＤＱＲ、コントロール信号ピンＣＮＴＬＲ、ビジー出力ピンＢＵＳＹＲが設けられる。コントロール制御から入力されるコマンドには読み出しコマンドＲＥＡＤ、書き込みコマンドＷＲＩＴＥ、待機コマンドＳＴＡＮＤＢＹ等がある。デュアルポートメモリ１０においては、セルアレイ回路１６に対して左右ポートから独立にアクセスが出来る構成となっている。
【０００７】
アドレスデコーダ１１及び１２は、対応するポートから入力されたアドレスをデコードし、セルアレイ回路１６の指定アドレス部分を選択する。入出力制御回路１３及び１４は、タイミング制御アービタ１５と外部コマンドに基づいて制御され、対応するポートを介して外部とデータをやりとりする。
【０００８】
タイミング制御アービタ１５は、外部コマンドを受け取り、デュアルポートメモリ１０の各部分の動作タイミングを決定する。更に、左右ポートから入力されるコマンドの入力順を決定すると共に左右ポートから入力されるアドレスが一致するか否かを判定し、アドレス一致の場合は、後からコマンドが入力された側のポートにビジー信号を出力する。
【０００９】
図２は、セルアレイ回路１６の構成の一例を示す図である。
【００１０】
セルアレイ回路１６は、縦方向に延在する複数のコラムブロックＣＢＬＫ０乃至ＣＢＬＫ３と横方向に延在する複数のローブロックＲＢＬＫ０乃至ＲＢＬＫ１５とによって縦横に区画され、メモリブロック２４が縦横に配置された構成となっている。１つのコラムブロック内において複数のメモリブロックはコラムラインＣＬを共有し（図では１本のコラムラインＣＬのみを示す）、１つのローブロック内において複数のメモリブロックはメインワードラインＭＷＬを共有する（図では１本のメインワードラインＭＷＬのみを示す）。
【００１１】
各ローブロックＲＢＬＫ０乃至ＲＢＬＫ１５にはメインワードデコーダ２１が設けられ、ローアドレスをデコードして指定ローアドレスに対応するメインワードラインＭＷＬを選択活性化する。各コラムブロックＣＢＬＫ０乃至ＣＢＬＫ３にはコラムデコーダＣＬＤＥＣが設けられ、コラムアドレスをデコードして指定コラムアドレスに対応するコラムラインＣＬを選択活性化する。また各コラムブロックＣＢＬＫ０乃至ＣＢＬＫ３にはアンプ２３が設けられ、メモリブロックから読み出されるデータを増幅し、入出力制御回路１３或いは１４に供給する。
【００１２】
図３は、メモリブロック２４の構成の一例を示す図である。
【００１３】
図３のメモリブロック２４は、複数のセンスアンプ（Ｓ／Ａ）３１と複数のサブワードデコーダ（ｓｗｄｅｃ）３２が、セルアレイ３３の周辺に配置される構成となっている。１つのメモリブロック２４には、例えば１２８本のコラムラインＣＬが対応する。１２８本のコラムラインＣＬは、左ポートからのアクセスに対応する６４本のコラムラインＣＬＬと右ポートからのアクセスに対応する６４本のコラムラインＣＬＲとを含む。また１つのメモリブロック２４には更に、例えば６４本のメインワードラインＭＷＬが対応する。
【００１４】
１本のメインワードラインＭＷＬには、例えば８個のサブワードデコーダ３２が接続されている。１つのサブワードデコーダ３２からは１本のサブワードラインｓｗｌがセルアレイ３３上に延び、各メモリセルに接続されるセルトランジスタのゲートを駆動する。１本のメインワードラインＭＷＬを選択活性化し、更にそこに接続される１つのサブワードデコーダ３２を選択的に駆動することで、１つのサブワードラインｓｗｌを選択活性化する。これにより、活性化されたサブワードラインｓｗｌに接続されるＤＲＡＭメモリセルＭＣをビット線対ｂｌ及び／ｂｌに接続する。
【００１５】
１本のコラムラインＣＬ（ＣＬＬ又はＣＬＲ）は、図３に示されるように例えば８つのセンスアンプ３１に接続されている。１本のコラムラインＣＬＬは１本のコラムラインＣＬＲと対をなし、このコラムラインＣＬＬが接続されるのと同じ８つのセンスアンプ３１に、対となるコラムラインＣＬＲが共通に接続される。各センスアンプ３１はビット線対ｂｌ及び／ｂｌに接続されており、ビット線ｂｌ及び／ｂｌ上に現れるメモリセルのデータ電位を増幅する。
【００１６】
図４は、セルアレイ回路１６におけるデータバスの配置を示す図である。図４において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００１７】
図４に示されるように、グローバルデータバス４０が各コラムロックの延長方向に沿って各コラムブロックの両端部位に配置される。またローカルデータバス４１が、各ローブロックの延長方向に沿って、各ローブロックの両端部位に各メモリブロック２４毎に別々に設けられる。ローカルデータバス４１はグローバルデータバス４０に接続され、対応するメモリブロック２４からデータを読み出す場合には、このデータをセンスアンプ３１からローカルデータバス４１及びグローバルデータバス４０を介してアンプ２３に供給する。
【００１８】
本発明においては、グローバルデータバス４０及びローカルデータバス４１が、左ポート用と右ポート用との２系統設けられる。
【００１９】
図５は、センスアンプ３１、グローバルデータバス４０、及びローカルデータバス４１の接続を示す図である。
【００２０】
図５に示されるように、同一のＣＬＲ及びＣＬＬに接続される４つのセンスアンプ３１が、８対のローカルデータバス４１に接続される。即ち、１つのセンスアンプ３１が、右側ポートに対応する一対のローカルデータバス４１と左側ポートに対応する一対のローカルデータバス４１とに接続される。具体的には、４つのセンスアンプ３１のうちのｎ番目のセンスアンプ３１が、左側ポートに対応するローカルデータバス４１のｎ番目の対ＬＤＢＬｎと、右側ポートに対応するローカルデータバス４１のｎ番目の対ＬＤＢＲｎとに接続される。６４対あるコラムラインＣＬＲ及びＣＬＬの任意の１対について、この１対に接続される４つのセンスアンプ３１が、図５に示される８対のローカルデータバス４１に同様に接続される。
【００２１】
読み出し動作時は、選択的に活性化されるコラムラインＣＬＲ或いはＣＬＬによって選択される４つのセンスアンプ３１が、対応するビット線のデータ電位を増幅し、そのデータを各ローカルデータバス４１に供給する。このときセルアレイ３３の上下に配列されるセンスアンプ３１は、メモリセルとビット線とセンスアンプ３１との配線接続状態に応じて、上か下の何れか一方しか活性化されないよう構成される。センスアンプ３１からローカルデータバス４１へと出力されたデータは、ローカルデータバス４１を介してグローバルデータバス４０へと受け渡される。その後、グローバルデータバス４０のデータはアンプ２３でさらに増幅され、セルアレイ回路１６の外部へと出力される。
【００２２】
書き込み動作時はデータの流れが逆で、アンプ２３からグローバルデータバス４０へデータが供給され、更にグローバルデータバス４０からローカルデータバス４１へデータが伝送される。活性化されるコラムラインＣＬＲ或いはＣＬＬによって選択されたセンスアンプ３１に、ローカルデータバス４１のデータが受け渡され、メモリセルへそのデータが書き込まれる。
【００２３】
これらの動作時には、１つのローブロックが選択され、そのローブロックの範囲内で１本のメインワードラインＭＷＬが選択活性化される。また各コラムプロックにおいては、１つのポートに対して１本のコラムラインＣＬＲ或いはＣＬＬが選択活性化される。１本のコラムラインＣＬＲ或いはＣＬＬにはセンスアンプ３１が４つ接続されているので、図２及び図４のように４つのコラムブロックが設けられる構成では、一方のポートに対してセルアレイ全体で同時に１６ビットのデータを入出力可能なことになる。
【００２４】
本発明においては図５に示されるように、グローバルデータバス４０及びローカルデータバス４１が、左側ポート用と右側ポート用との２系統設けられる。従って１つのコラムブロック内で、左側のポートに対して１本のコラムラインＣＬＬを選択活性化すると同時に右側のポートに対して１本のコラムラインＣＬＲを選択活性化し、左右のポートからそれぞれ異なるローブロックに対してアクセスすることが可能となる。例えば読み出し動作の場合であれば、左側のポートに対して１本のコラムラインＣＬＬを選択活性化することであるローブロックから左側のポートに対応するグローバルデータバス４０上にデータを読み出し、更に右側のポートに対して１本のコラムラインＣＬＲを選択活性化することで別のローブロックから右側のポートに対応するグローバルデータバス４０上にデータを読み出すことが出来る。
【００２５】
図６は、ローカルデータバス４１を介してセンスアンプ３１とグローバルデータバス４０とを接続する回路構成を示す図である。
【００２６】
図６の回路は、左ポート用のバス接続信号生成回路５１、右ポート用のバス接続信号生成回路５２、左ポート用のバス接続ゲート回路５３、右ポート用のバス接続ゲート回路５４、及びセンスアンプ３１を含む。センスアンプ３１は、ＰＭＯＳトランジスタ６１及び６２とＮＭＯＳトランジスタ６３及び６４とからなるセンスアンプ回路と、ＮＭＯＳトランジスタ６５乃至７２からなるコラムゲート回路とを含む。センスアンプ回路は、センスアンプ駆動信号ｐｓａ及びｎｓａがそれぞれＨＩＧＨ及びＬＯＷになると、ビット線対ｂｌ及び／ｂｌのデータ電位を増幅する。
【００２７】
左ポート用のバス接続信号生成回路５１は、アクセス要求が左ポートからの場合にＬＯＷになる信号ｓｅｌｌｚと当該ローブロック選択時にＬＯＷになるローブロック活性化信号ｓｂｋｅｚとを受け取る。バス接続信号生成回路５１はＰＭＯＳトランジスタ８１乃至８３及びＮＭＯＳトランジスタ８４乃至８６を含み、信号ｓｅｌｌｚとローブロック活性化信号ｓｂｋｅｚとが両方ＬＯＷになるとバス接続信号ｌｘ及びｌｚをそれぞれＬＯＷ及びＨＩＧＨにする。ここで信号ｓｅｌｌｚは、左ポートからのアクセス要求があると図１のタイミング制御アービタ１５がアサートする信号である。
【００２８】
同様に、右ポート用のバス接続信号生成回路５２は、アクセス要求が右ポートからの場合にＬＯＷになる信号ｓｅｌｒｚと当該ローブロック選択時にＬＯＷになるローブロック活性化信号ｓｂｋｅｚとを受け取る。バス接続信号生成回路５２はＰＭＯＳトランジスタ９１乃至９３及びＮＭＯＳトランジスタ９４乃至９６を含み、信号ｓｅｌｒｚとローブロック活性化信号ｓｂｋｅｚとが両方ＬＯＷになるとバス接続信号ｒｘ及びｒｚをそれぞれＬＯＷ及びＨＩＧＨにする。ここで信号ｓｅｌｒｚは、右ポートからのアクセス要求があると図１のタイミング制御アービタ１５がアサートする信号である。
【００２９】
バス接続ゲート回路５３は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの並列接続からなるトランスファーゲート１０１及び１０２と、ＮＭＯＳトランジスタ１０３乃至１０５を含む。ＮＭＯＳトランジスタ１０３乃至１０５は、信号ｌｘがＨＩＧＨのときにローカルデータバス４１をプリチャージ電位ｖｐｒに接続すると共に、一対のローカルデータバス４１を互いに接続することで同一の電位にイコライズする。
【００３０】
バス接続信号生成回路５１からのバス接続信号ｌｘ及びｌｚがそれぞれＬＯＷ及びＨＩＧＨになると、トランスファーゲート１０１及び１０２が導通し、グローバルデータバス４０とローカルデータバス４１とを接続する。またこの時センスアンプ３１において、ＮＭＯＳトランジスタ６９及び７０がバス接続信号ｌｚのＨＩＧＨに応じて導通する。従って、左ポートに対応するコラムラインｃｌｌｚがＨＩＧＨである場合には、コラムゲートであるＮＭＯＳトランジスタ６５及び６６が導通し、ビットラインｂｌ及び／ｂｌがローカルデータバス４１に接続される。これにより、センスアンプにより増幅されたデータがローカルデータバス４１を介して、グローバルデータバス４０の左ポートに対応するバスＧＤＢＬに供給される。
【００３１】
バス接続ゲート回路５４は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの並列接続からなるトランスファーゲート１１１及び１１２と、ＮＭＯＳトランジスタ１１３乃至１１５を含む。ＮＭＯＳトランジスタ１１３乃至１１５は、信号ｒｘがＨＩＧＨのときにローカルデータバス４１をプリチャージ電位ｖｐｒに接続すると共に、一対のローカルデータバス４１を互いに接続することで同一の電位にイコライズする。
【００３２】
バス接続信号生成回路５２からのバス接続信号ｒｘ及びｒｚがそれぞれＬＯＷ及びＨＩＧＨになると、トランスファーゲート１１１及び１１２が導通し、グローバルデータバス４０とローカルデータバス４１とを接続する。またこの時センスアンプ３１において、ＮＭＯＳトランジスタ７１及び７２がバス接続信号ｒｚのＨＩＧＨに応じて導通する。従って、右ポートに対応するコラムラインｃｌｒｚがＨＩＧＨである場合には、コラムゲートであるＮＭＯＳトランジスタ６７及び６８が導通し、ビットラインｂｌ及び／ｂｌがローカルデータバス４１に接続される。これにより、センスアンプにより増幅されたデータがローカルデータバス４１を介して、グローバルデータバス４０の右ポートに対応するバスＧＤＢＲに供給される。
このように本発明による構成においては、センスアンプ３１は、対応ローブロックが選択活性化され且つ左ポートからのアクセスにより対応コラムラインが選択活性化される場合には、左ポートに対応するグローバルデータバスＧＤＢＬに接続される。またセンスアンプ３１は、対応ローブロックが選択活性化され且つ右ポートからのアクセスにより対応コラムラインが選択活性化される場合には、右ポートに対応するグローバルデータバスＧＤＢＲに接続される。図４及び図５に示されるようにグローバルデータバス４０は、各コラムブロック毎に左ポート用と右ポート用とが独立に設けられている。従って、あるコラムブロックの第１のローブロックに対応するメモリブロックからデータを左ポート用のグローバルデータバスに読み出し、更に同一のコラムブロックの第２のローブロックに対応するメモリブロックからデータを右ポート用のグローバルデータバスに読み出すことが可能となる。
【００３３】
なおセンスアンプ３１においてＮＭＯＳトランジスタ６９乃至７２は、アクセスに対応するローブロック以外ではローカルデータバス４１をビット線ｂｌ及び／ｂｌに接続しないことを目的として設けられる。これらのトランジスタが設けられないとすると、アクセス対象でないローブロックにおいてもローカルデータバス４１がビット線ｂｌ及び／ｂｌに接続されることになり、ローカルデータバス４１のプリチャージ電位によってビット線ｂｌ及び／ｂｌ上のデータが影響を受ける可能性があるからである。
【００３４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明においては、例えば左右の２ポート構成であれば、グローバルデータバスを左側ポート用と右側ポート用との２系統設ける。従って１つのコラムブロック内で、左側のポートに対して１本のコラムラインを選択活性化すると同時に右側のポートに対して１本のコラムラインを選択活性化し、左右のポートからそれぞれ異なるローブロックに対してアクセスすることが可能となる。例えば読み出し動作の場合であれば、左側のポートに対して１本のコラムラインを選択活性化することであるローブロックから左側のポートに対応するグローバルデータバス上にデータを読み出し、更に右側のポートに対して１本のコラムラインを選択活性化することで別のローブロックから右側のポートに対応するグローバルデータバス上にデータを読み出すことが出来る。
【００３５】
本発明によれば、あるローブロックを活性化中であっても別のローブロックにアクセスすることが可能であるので、ビジー状態となる確率を従来と比べて各段に低くすることが出来る。具体的には、ローブロックを指定するアドレスが複数のポート間で一致していない限り、それぞれのポートから独立にコア回路へアクセスを実行することが可能となる。
【図面の簡単な説明】
【図１】本発明によるデュアルポートメモリの概略構成を示すブロック図である。
【図２】セルアレイ回路の構成の一例を示す図である。
【図３】メモリブロックの構成の一例を示す図である。
【図４】セルアレイ回路におけるデータバスの配置を示す図である。
【図５】センスアンプ、グローバルデータバス、及びローカルデータバスの接続を示す図である。
【図６】ローカルデータバスを介してセンスアンプとグローバルデータバスとを接続する回路構成を示す図である。
【符号の説明】
１１  左ポート用のアドレスデコーダ
１２  右ポート用のアドレスデコーダ
１３  左ポート用の入出力制御回路
１４  右ポート用の入出力制御回路
１５  タイミング制御アービタ
１６  セルアレイ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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