(57)【特許請求の範囲】
【請求項１】
Ｐ型半導体基板内の上面表層のアバランシェフォトダイオード形成領域および縦型ＰＮＰトランジスタ形成領域に形成されたＮ型第１埋め込み層と、
前記Ｐ型半導体基板および前記Ｎ型第１埋め込み層上であって、前記アバランシェフォトダイオード形成領域、前記縦型ＰＮＰトランジスタ形成領域、ＭＯＳ型Ｎチャネルトランジスタ形成領域、ＭＯＳ型Ｐチャネルトランジスタ形成領域および縦型ＮＰＮトランジスタ形成領域に形成されたＰ型第１半導体層と、
前記ＭＯＳ型Ｐチャネルトランジスタ形成領域および前記縦型ＮＰＮトランジスタ形成領域の前記Ｐ型第１半導体層内の上面表層に形成されたＮ型第２埋め込み領域と、
前記縦型ＰＮＰトランジスタ形成領域の前記Ｎ型第１埋め込み層上であって、前記Ｐ型第１半導体層内の上面表層に形成されたＰ型第１埋め込み層と、
前記アバランシェフォトダイオード形成領域の前記Ｎ型第１埋め込み層上であって、前記Ｐ型第１半導体層内の上面表層に形成されたＰ型第２埋め込み層と、
前記Ｐ型第１半導体層、前記Ｐ型第１埋め込み層、前記Ｐ型第２埋め込み層および前記Ｎ型第２埋め込み領域上に形成されたＰ型第２半導体層と、
前記縦型ＮＰＮトランジスタ形成領域のＮ型第２埋め込み領域上に接して形成されたＮ型第１半導体層と、
前記ＭＯＳ型Ｐチャネルトランジスタ形成領域のＮ型第２埋め込み領域上に接して形成されたＮ型第２半導体層と、
前記縦型ＰＮＰトランジスタ形成領域の前記Ｐ型第１埋め込み層上に形成されたＮ型第３半導体層と、
前記縦型ＮＰＮトランジスタ形成領域の前記Ｎ型第１半導体層内の表面上層に形成されたＮ型第４半導体層と、
前記縦型ＮＰＮトランジスタ形成領域の前記Ｎ型第１半導体層内の表面上層にあって、前記Ｎ型第４半導体層の底面および側面を囲んで形成されたＰ型第３半導体層と、
前記縦型ＰＮＰトランジスタ形成領域のＮ型第３半導体層内の表面上層に形成されたＰ型第４半導体層と、
を備えて成り、
前記縦型ＰＮＰトランジスタは、当該縦型ＰＮＰトランジスタ形成領域の前記Ｐ型第１埋め込み層、前記Ｐ型第１半導体層および前記Ｐ型第２半導体層をコレクタとし、前記Ｎ型第３半導体層をベースとし、前記Ｐ型第４半導体層をエミッタとして構成され、
前記縦型ＮＰＮトランジスタは、当該縦型ＮＰＮトランジスタ形成領域の前記Ｎ型第２埋め込み領域および前記Ｎ型第１半導体層をコレクタとし、前記Ｐ型第３半導体層をベースとし、前記Ｎ型第４半導体層をエミッタとして構成され、
前記アバランシェフォトダイオードは、当該アバランシェフォトダイオード形成領域の前記Ｐ型第１半導体層および前記Ｐ型第２半導体層をアノードとし、前記アバランシェフォトダイオード形成領域の前記Ｎ型第１埋め込み層をカソードとして構成され、
更に、前記縦型ＰＮＰトランジスタのコレクタは、前記縦型ＰＮＰトランジスタ形成領域の前記Ｎ型第１埋め込み層上に接すると共に前記Ｐ型第１埋め込み層を囲んで形成された前記Ｎ型第２埋め込み領域と、このＮ型第２埋め込み領域上に接して形成されたＮ型第５半導体領域とにより分離され、
前記アノードは、前記アバランシェフォトダイオード形成領域の前記Ｎ型第１埋め込み層上に接すると共に前記Ｐ型第２埋め込み層を囲んで形成された前記Ｎ型第２埋め込み領域と、このＮ型第２埋め込み領域上に接して形成された前記Ｎ型第６半導体領域とにより分離されていることを特徴とするＢｉＣＭＯＳ内蔵受光半導体装置。
【請求項２】
前記縦型ＰＮＰトランジスタのベースである前記Ｎ型第３半導体層は、前記Ｎ型第２半導体層と共通に形成されていることを特徴とする請求項１に記載のＢｉＣＭＯＳ内蔵受光半導体装置。
【請求項３】
前記縦型ＰＮＰトランジスタ、前記縦型ＮＰＮトランジスタ、前記ＭＯＳ型Ｎチャネルトランジスタおよび前記ＭＯＳ型Ｐチャネルトランジスタ上に遮光膜を備えると共に前記アバランシェフォトダイオードのアノード上には前記遮光膜の開口部を備えることを特徴とする請求項１に記載のＢｉＣＭＯＳ内蔵受光半導体装置。
【請求項４】
前記Ｎ型第５半導体領域および前記Ｎ型第６半導体領域は、前記Ｎ型第１半導体層および前記Ｎ型第２半導体層の少なくとも一方と同一プロセスで形成されていることを特徴とする請求項１に記載のＢｉＣＭＯＳ内蔵受光半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＢｉＣＭＯＳ内蔵受光半導体装置に関し、特に、縦型ＰＮＰトランジスタ（縦型ＰＮＰ−Ｔｒ）、ＭＯＳトランジスタおよび紫外領域、可視領域から近赤外領域にわたり高感度のアバランシェフォトダイオード（ＡＰＤ）を備えたＢｉＣＭＯＳ内蔵受光半導体装置に関する。
【０００２】
【従来の技術】
従来、ＡＰＤの殆どは単独素子として形成されていた。このため、受光した信号を処理するために、ＡＰＤは信号処理用集積回路と共に使用され、または信号処理用半導体装置と同一パッケージに組み立てられて、ハイブリッド集積回路（ハイブリッドＩＣ）として使用されていた。
【０００３】
一方、特開平２ー２１８１６０号公報には、ＣＣＤまたはＭＯＳ型トランジスタとＡＰＤとを形成する例が提案されている。この例では、イメージセンサにおいて、トランジスタ等の能動素子とＡＰＤとをモノリシックに構成している。
【０００４】
ＡＰＤをモノリシックに形成する場合、一般にＡＰＤは高速の用途に使用されるため、信号処理回路も高速、且つ広帯域で動作できる素子を必要とする。このような素子として、高速のＮＰＮトランジスタ（ＮＰＮ−Ｔｒ）およびＰＮＰトランジスタ（ＰＮＰ−Ｔｒ）が考えられる。ＮＰＮ−Ｔｒは、高速動作に適した縦型構造のものが容易に形成できる。ところが、ＰＮＰ−Ｔｒは、ＮＰＮ−Ｔｒ製造プロセスにおいて寄生的に形成される横型構造となるので、低速で帯域も狭い。
【０００５】
【発明が解決しようとする課題】
しかし、ハイブリッドＩＣとする方法では、ＡＰＤと信号処理回路とを同一パッケージに組み立てるので、組立ての構成が複雑である。また、ハイブリッドＩＣであるために、誘導により雑音を生じやすく、また寄生容量も増加する。更に、信号処理回路と共にＡＰＤをアレイ化して配置することが困難である。
【０００６】
特開平２ー２１８１６０号公報に記載された例では、選択エピタキシャル成長等の複雑な製造工程を必要とするため、ＡＰＤの特性が十分に得られなかったり、ＡＰＤを安定して製造することが困難であったりする。また、この公報に開示されたＮＰＮトランジスタは寄生的な構造をしているので、エミッタ抵抗、コレクタ抵抗、ベース抵抗といった寄生抵抗が大きい。このため、トランジスタの直線性や周波数特性等がＡＰＤからの信号を処理するには必ずしも十分ではない。言い換えれば、微弱な高速光信号を検出できる高性能なＡＰＤを製造するには、ＡＰＤのＰＮ接合の形成条件に厳しい制約があり、特性が素子構造に依存する。一方、バイポーラトランジスタやＭＯＳ型トランジスタ等の集積回路は、これらの素子を集積するために、製造条件に制約がある。このため、両者の特性を引き出しつつ、同一基板上に形成することは難しい。
【０００７】
一方、バイポーラトランジスタを形成するためには、基板上にエピタキシャル層を成長する。ところが、バイポーラトランジスタに使用するエピタキシャル層は比較的薄いが、近赤外領域まで高い感度を得るために、ＡＰＤでは比較的厚いエピタキシャル層が必要である。この要求を両立させることも難しい。
【０００８】
ＡＰＤの信号処理回路に使用する素子として、縦型ＮＰＮ−Ｔｒに加えて、縦型ＰＮＰ−Ｔｒがあると非常に便利である。縦型ＮＰＮ−Ｔｒを構成するには、Ｐ型基板を用いるのが好適である。そこで、縦型ＰＮＰ−ＴｒもＰ型基板上に構成しなくてはならない。しかし、Ｐ型基板では、縦型ＰＮＰ−Ｔｒのコレクタを基板と分離できないので、コレクタが常に接地されてしまう。したがって、信号処理回路に好適な縦型ＰＮＰ−Ｔｒを得ることができない。
【０００９】
本発明の目的は、縦型ＰＮＰ−ＴｒおよびＡＰＤの特性を損なうことなく、これらを同一のＰ型半導体基板上に構成したＢｉＣＭＯＳ内蔵受光半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
そこで、本発明は次のような構成とした。
【００１１】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、Ｐ型半導体基板１内の上面表層のアバランシェフォトダイオード形成領域（ＡＰＤ形成領域）および縦型ＰＮＰトランジスタ形成領域（縦型ＰＮＰ−Ｔｒ形成領域）に形成されたＮ型第１埋め込み層３と、Ｐ型半導体基板１およびＮ型第１埋め込み層３上であって、ＡＰＤ形成領域、縦型ＰＮＰ−Ｔｒ形成領域、ＭＯＳ型Ｐチャネルトランジスタ形成領域（ＰＭＯＳ−Ｔｒ形成領域）、ＭＯＳ型Ｎチャネルトランジスタ形成領域（ＮＭＯＳ−Ｔｒ形成領域）および縦型ＮＰＮトランジスタ形成領域（縦型ＮＰＮ−Ｔｒ形成領域）に形成されたＰ型第１半導体層５と、ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域のＰ型第１半導体層５内の上面表層に形成されたＮ型第２埋め込み領域７と、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第１埋め込み層３上であって、Ｐ型第１半導体層５内の上面表層に形成されたＰ型第１埋め込み層９と、ＡＰＤ形成領域のＮ型第１埋め込み層３上であって、Ｐ型第１半導体層５内の上面表層に形成されたＰ型第２埋め込み層１１と、Ｐ型第１半導体層５、Ｐ型第１埋め込み層９、Ｐ型第２埋め込み層１１およびＮ型第２埋め込み領域７上に形成されたＰ型第２半導体層１３と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２埋め込み領域７上に接して形成されたＮ型第１半導体層１５と、ＰＭＯＳ−Ｔｒ形成領域のＮ型第２埋め込み領域７上に接して形成されたＮ型第２半導体層１７と、縦型ＰＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９上に形成されたＮ型第３半導体層１９と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第１半導体層１５内の表面上層に形成されたＮ型第４半導体層２５と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第１半導体層１５内の表面上層にあって、Ｎ型第４半導体層２５の底面および側面を囲んで形成されたＰ型第３半導体層２７と、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第３半導体層１９内の表面上層に形成されたＰ型第４半導体層２９と、を備えて成り、縦型ＰＮＰ−Ｔｒは、当該縦型ＰＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９、Ｐ型第１半導体層５およびＰ型第２半導体層１３をコレクタとし、Ｎ型第３半導体層１９をベースとし、Ｐ型第４半導体層２９をエミッタとして構成され、縦型ＮＰＮ−Ｔｒは、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２埋め込み領域７およびＮ型第１半導体層１５をコレクタとし、Ｐ型第３半導体層２７をベースとし、Ｎ型第４半導体層２５をエミッタとし構成され、ＡＰＤは、当該ＡＰＤ形成領域のＰ型第１半導体層５およびＰ型第２半導体層１３をアノードとし、ＡＰＤ形成領域のＮ型第１埋め込み層３をカソードとして構成され、更に、縦型ＰＮＰ−Ｔｒのコレクタは、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第１埋め込み層３上に接すると共にＰ型第１埋め込み層９を囲んで形成されたＮ型第２埋め込み領域７と、このＮ型第２埋め込み領域７上に接して形成されたＮ型第５半導体領域４１とにより分離され、ＡＰＤのアノードは、ＡＰＤ形成領域のＮ型第１埋め込み層３上に接すると共にＰ型第２埋め込み層１１を囲んで形成されたＮ型第２埋め込み領域７と、このＮ型第２埋め込み領域７上に接して形成されたＮ型第６半導体領域４２とにより分離されている。
【００１２】
このように、Ｐ型第１半導体層５とＰ型第２半導体層１３とをＮ型第１埋め込み層３上に形成してＡＰＤのアノードとしたので、これらのＰ型層全体の厚さによってＡＰＤの特性を向上できる。また、Ｎ型第２埋め込み領域７およびＰ型第１埋め込み層９をＰ型第１半導体層５上に形成するので、Ｐ型第２半導体層１３の厚さを調整して、縦型ＮＰＮ−Ｔｒおよび縦型ＰＮＰ−Ｔｒの特性をそれぞれ向上できる。つまり、Ｐ型第１半導体層５の厚さをＡＰＤの特性に合わせて変更すれば、バイポーラトランジスタの特性に影響を与えずにＡＰＤの長波長に対する感度を変更できる。
【００１３】
ＡＰＤ形成領域において、Ｎ型第１埋め込み層３をＰ型基板１上に形成しているので、カソードを分離できる。また、Ｐ型第２埋め込み層１１を囲んで形成されたＮ型第２埋め込み領域７と、このＮ型第２埋め込み領域７上に接して形成されたＮ型第６半導体領域４２とからなる分離領域をＮ型第１埋め込み層３上に接して設け、この分離領域により、Ｐ型第１半導体層５およびＰ型第２半導体層１３をＰ型基板１と分離したので、アノードを分離できる。このように、アノードおよびカソードが分離されるので、ＡＰＤを独立した素子として取り扱うことができる。更に、Ｐ型第１半導体層５上の表面上層にＰ型第２埋め込み層１１を形成したので、ＡＰＤの特性の調整が容易になる。つまり、Ｐ型第２埋め込み層１１の不純物プロファイルにより、アバランシェ降伏電圧を調整できる。
【００１４】
縦型ＰＮＰ−Ｔｒ形成領域において、Ｎ型第１埋め込み層３上にＰ型第１埋め込み層９を形成するので、コレクタをＰ型基板１から分離できる。また、Ｎ型第１埋め込み層３上に接して上記分離領域を設け、Ｐ型第１半導体層５およびＰ型第２半導体層１３を他のＰ型半導体層と分離したので、コレクタを分離できる。更に、Ｐ型第１半導体層５上にＰ型第１埋め込み層９を形成するので、コレクタ抵抗を低減できる。更に、また、Ｎ型第３半導体層１９をベースとし、Ｐ型第４半導体層２９をエミッタとするので、ベースプロファイルとエミッタ接合の形成を他の素子と独立して制御できる。つまり、縦型ＰＮＰ−Ｔｒの電流増幅率、アーリ電圧および周波数特性等を高性能にできる。
【００１５】
縦型ＮＰＮ−Ｔｒ形成領域において、Ｐ型第１半導体層５上にＮ型第２埋め込み領域７を形成しているので、低抵抗のコレクタを形成できると共に、コレクタをＰ型基板１から分離できる。また、Ｐ型第３半導体層２７をベースとし、Ｎ型第４半導体層２５をエミッタとするので、ベースプロファイルとエミッタの接合形成を他の素子と独立して制御できる。つまり、縦型ＮＰＮ−Ｔｒの電流増幅率、アーリ電圧および周波数特性等を高性能にできる。
【００１６】
ＮＭＯＳ−Ｔｒ形成領域を、Ｐ型第２半導体層１３の上面表層に設けるので、製造工程が簡素にできる。
【００１７】
また、ＰＭＯＳ−Ｔｒ形成領域を、Ｎ型第２埋め込み領域７上のＮ型第２半導体層１７の上面表層に設けるので、このＮ型層をベースとする寄生のＰＮＰトランジスタのｈfeを小さくできる。このため、ラッチアップ耐性を向上できる。
【００１８】
分離領域が、Ｎ型第２埋め込み領域７とこの上に形成されたＮ型第５半導体領域４１、Ｎ型第６半導体領域４２とにより構成されるので、小さい分離領域で素子分離ができる。この結果、ＮＭＯＳ−Ｔｒ形成領域のＰ型第１半導体層５を他の素子形成領域と分離できる。
【００１９】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、縦型ＰＮＰ−ＴｒのベースであるＮ型第３半導体層１９が、Ｎ型第２半導体層１７と同一プロセスで形成されていてもよい。
【００２０】
このように、Ｎ型第３半導体層１９をＮ型第２半導体層１７と同一プロセスで形成すれば、縦型ＰＮＰ−ＴｒのベースとＰＭＯＳ−Ｔｒの基板ゲート部のＮ型層とを同時に形成できるので、製造工程が簡素にできる。
【００２１】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光膜３７を有すると共にアバランシェフォトダイオードのアノード上には遮光膜３７の開口部を有するようにしてもよい。
【００２２】
このように、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光膜３７を有するようにすれば、照射される光の量に係わらず、これらの素子が安定して動作する。また、アノード上に遮光膜３７の開口部を有するようにすれば、アノード部に光を導入できる。
【００２３】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、Ｎ型第５半導体領域４１およびＮ型第６半導体領域４２は、Ｎ型第１半導体層１５およびＮ型第２半導体層１７の少なくとも一方と同一プロセスで形成されていてもよい。
【００２４】
このように、Ｎ型第１半導体層１５およびＮ型第２半導体層１７の少なくとも一方と同一の工程でＮ型第５半導体領域４１およびＮ型第６半導体領域４２を形成すれば、製造工程を簡素にできる。
【００２５】
【発明の実施の形態】
以下、添付図面を参照しながら本発明を説明する。また、同一の部分には同一の符号を付して、重複する説明は省略する。
【００２６】
図１から図４は、本発明のＢｉＣＭＯＳ内蔵受光半導体装置の製造工程の各工程における断面図である。これらを用いて、ＢｉＣＭＯＳ内蔵受光半導体装置の製造プロセスについて説明する。
【００２７】
半導体基板は、Ｐ型Ｓｉ基板１を使用する（図１（ａ））。基板１は、不純物濃度が１×１０14ｃｍー3以上２×１０15ｃｍー3以下が好ましく、面方位は（１００）を使用することが好ましい。
【００２８】
まず、基板１の上面表層にＮ型第１埋め込み層３を形成する（図１（ｂ））。Ｎ型埋め込み層３は、基板１上にＳｉ酸化膜を形成し、フォトリソグラフィ技術を用いてこの酸化膜の所定の領域をエッチングにより除去し、残存Ｓｉ酸化膜をマスクにしてＮ型不純物を熱拡散で導入して形成する。不純物は、アンチモン（Ｓｂ）あるいは砒素（Ａｓ）が好ましい。
【００２９】
Ｎ型第１埋め込み層３は、図１（ｂ）に示すように、ＡＰＤ形成領域および縦型ＰＮＰ−Ｔｒ形成領域に形成される。ＡＰＤ形成領域に形成されると、カソードとなる。カソードの抵抗を低くするために、接合の深さは４μｍ〜６μｍ程度が好ましく、表面濃度は１×１０19ｃｍー3以上５×１０19ｃｍー3以下が好ましい。このように形成すると、基板１からカソードを電気的に分離できる。また、縦型ＰＮＰ−Ｔｒ形成領域に形成されると、コレクタを基板１から電気的に分離するためのＮ型埋め込み層として利用される。
【００３０】
次に、Ｐ型第１半導体層５をウエハ表面全面に形成する（図１（ｃ））。この層５を、縦型ＮＰＮ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ形成領域およびＡＰＤ形成領域に形成してもよい。Ｐ型第１半導体層５は、濃度が一様で比較的厚い半導体層を形成するために、エピタキシャル成長により形成する。Ｐ型半導体層５の厚みは、Ｎ型第１埋め込み層３と後に形成されるＮ型第２埋め込み領域７がつながる範囲で厚み調整し、ＡＰＤの空乏層の広がり、動作電圧、入射波長、分光感度によって決定する。また、この層５を基板と考えて、ＮＭＯＳ−Ｔｒ、ＰＭＯＳ−Ｔｒ、縦型ＮＰＮ−Ｔｒおよび縦型ＰＮＰ−Ｔｒを形成するので、比抵抗および不純物濃度は基板１と同じ程度が好ましい。特に、不純物濃度は、１×１０14ｃｍー3以上１×１０15ｃｍー3以下の範囲でもよい。
【００３１】
続いて、Ｐ型第１半導体層５の上面表層にＮ型第２埋め込み領域７を形成する（図２（ａ））。Ｎ型第２埋め込み領域７は、フォトリソグラフィ技術を用いて、Ｎ型第１埋め込み層３と同じ方法により形成できる。不純物は、アンチモン（Ｓｂ）あるいは砒素（Ａｓ）が好ましい。コレクタ抵抗を低くするために、接合の深さは４μｍ〜６μｍが好ましく、表面濃度は１×１０19ｃｍー3以上５×１０19ｃｍー3以下が好ましい。なお、図２（ａ）でＮ型第１埋め込み層３がＰ型第１半導体層５の領域まで拡大されて示されているが、これはＮ型第２埋め込み領域７を形成する工程においてＮ型第１埋め込み層３の不純物がＰ型第１半導体層５に拡散してＮ型領域が拡大するからである。しかし、以下では同様のことは記述を省略する。
【００３２】
Ｎ型第２埋め込み領域７は、図２（ａ）に示すように、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ形成領域およびＡＰＤ形成領域に形成される。Ｎ型第２埋め込み領域７は、縦型ＮＰＮ−Ｔｒ形成領域に形成されると縦型ＮＰＮ−Ｔｒのコレクタとなり、ＰＭＯＳ−Ｔｒ形成領域に形成されると基板ゲート部（図４（ｂ）のＢ）となる。このように、コレクタおよび基板ゲート部をＰ型第１半導体層５上面表層に形成するので、縦型ＮＰＮ−ＴｒおよびＰＭＯＳ−Ｔｒに関しては、Ｐ型第１半導体層５を基板とみなして夫々の素子を構成できる。また、ＡＰＤ形成領域および縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第２埋め込み領域７は、Ｎ型第１埋め込み層３上に分離領域として形成される。このように形成すると、Ｎ型第２埋め込み領域７とＮ型第１埋め込み層３とが重なり合って、電気的に接続される。分離領域は、Ｎ型第１埋め込み層３上の外周に沿って帯状の閉じた領域に形成される。詳述すれば、縦型ＰＮＰ−Ｔｒ形成領域では、後に形成されるＰ型第１埋め込み層９を囲んでコレクタ分離領域として形成される。ＡＰＤ形成領域では、後に形成されるＰ型第２埋め込み層１１を囲んでカソード分離領域として形成される。
【００３３】
続いて、Ｐ型第１埋め込み層９を縦型ＰＮＰ−Ｔｒ形成領域に形成する（図２（ａ））。Ｐ型第１埋め込み層９は、フォトリソグラフィ技術を用いてイオン注入により形成することが好ましく、不純物はボロン（Ｂ+）が好ましい。Ｐ型第１埋め込み層９は、Ｎ型第１埋め込み層３上であって、先に形成したＮ型第２埋め込み領域７の内側に形成される。コレクタ抵抗を低くするために、ドーズ量は５×１０13ｃｍー2以上３×１０14ｃｍー2以下が好ましい。最終的には、Ｐ型第１埋め込み層９は、１×１０17ｃｍー3〜５×１０17ｃｍー3のピーク濃度をもつ。
【００３４】
次に、Ｐ型第２埋め込み層１１をＡＰＤ形成領域に形成する（図２（ａ））。Ｐ型第２埋め込み層１１は、フォトリソグラフィ技術を用いてイオン注入により形成することが好ましく、また不純物はボロン（Ｂ+）が好ましい。Ｐ型第２埋め込み層１１は、Ｎ型第１埋め込み層３上であって、先に形成したＮ型第２埋め込み領域７の内側に形成される。ＡＰＤの特性を向上させるために、ドーズ量は３×１０11ｃｍー2以上３×１０12ｃｍー2以下が好ましく、最終的には、Ｐ型第２埋め込み層１１は、１×１０15ｃｍー3〜６×１０15ｃｍー3のピーク濃度をもつ。この不純物層によりＡＰＤの特性を調整できる。つまり、Ｐ型第２埋め込み層１１はＰ型第１半導体層５の上面表層にＮ型第１埋め込み層３と対向して配置されるので、その不純物プロファイルによりＮ型第１埋め込み層３からの空乏層の広がり具合が制御される。したがって、アバランシェ降伏電圧を調整できる。
【００３５】
なお、Ｎ型第２埋め込み領域７の形成に先立ち、Ｐ型第１埋め込み層９およびＰ型第２埋め込み層１１を形成してもよい。
【００３６】
これらの不純物層を形成後、Ｐ型第２半導体層１３をウエハ表面全面に形成する（図２（ｂ））。また、この層１３を、縦型ＮＰＮ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ形成領域およびＡＰＤ形成領域に形成してもよい。Ｐ型第２半導体層１３は、濃度が一様で比較的厚い半導体層を形成するために、エピタキシャル成長により形成する。エピタキシャル層の厚さは、バイポーラトランジスタの特性を十分に発揮させるために、５μｍ〜１０μｍ程度が好ましく、不純物濃度は基板１と同じ程度が好ましい。ＮＭＯＳ−Ｔｒ形成領域では、Ｐ型第２半導体層１３は、既に形成されたＰ型第１半導体層５と一体となってＮＭＯＳ−Ｔｒの基板ゲート部（図４（ｂ）のＣ部）になる。ＡＰＤ形成領域では、Ｐ型第１半導体層５およびＰ型第２半導体層１３が光吸収層となるので、これら２つの層の厚さにより長波長側の感度が決定される。したがって、Ｐ型第１半導体層５を厚くすることにより全光吸収層を厚くすると、バイポーラトランジスタの特性を変更することなくＡＰＤの長波長感度を上げることができる。
【００３７】
次に、フォトリソグラフィ技術を用いＮ型不純物をイオン注入して、Ｎ型第１半導体層１５を形成する（図２（ｃ））。Ｎ型第１半導体層１５は、比較的深く低い濃度に制御された半導体層であるので、イオン注入により形成され、また不純物は燐（Ｐ+）を使用することが好ましい。縦型ＮＰＮ−Ｔｒ特性を十分に発揮させるため、ドーズ量は３×１０12ｃｍー2以上６×１０12ｃｍー2以下が好ましい。
【００３８】
Ｎ型第１半導体層１５は、図２（ｃ）に示すように、ＡＰＤ形成領域のＮ型第６半導体領域４２と同一プロセスにて形成してもよい。
【００３９】
縦型ＮＰＮ−Ｔｒ形成領域では、Ｎ型第１半導体層１５は、特にＮ型第２埋め込み領域７上に略同一形状で形成されることが好ましい。このように形成すると、不純物の拡散によって重なり合い電気的に接続されるので、低抵抗のコレクタを形成できる。
【００４０】
ＡＰＤ形成領域では、Ｎ型第６半導体領域４２は、アノード分離領域に形成される。この分離領域は、Ｎ型第２埋め込み領域７上に接し、アノードの周囲を囲んで帯状の閉じた領域に形成される。このように形成すると、不純物の拡散によって相互に重なり合い電気的に接続される。更に、小さい領域でアノードが分離できるので、Ｎ型第２埋め込み領域７と略同一形状で形成されることが好ましい。
【００４１】
続けて、Ｎ型第１半導体層１５と同様にして、Ｎ型第２半導体層１７を形成する（図２（ｃ））。ＰＭＯＳ−Ｔｒ特性を十分に発揮させるために、ドーズ量は６×１０12ｃｍー2以上８×１０12ｃｍー2以下が好ましい。
【００４２】
Ｎ型第２半導体層１７は、図２（ｃ）に示すように、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第３半導体層１９およびＮ型第５半導体領域４１と同一プロセスにて形成してもよい。
【００４３】
ＰＭＯＳ−Ｔｒ形成領域では、Ｎ型第２半導体層１７は、Ｎ型第２埋め込み領域７上に形成され、略同一形状で形成されることが好ましい。このようにすると、不純物の拡散によってＮ型第２埋め込み領域７と重なり合い、基板ゲート部が形成される。寄生トランジスタのＮ型ベースの不純物濃度が高く、厚い層となるためトランジスタ動作を抑え、ラッチアップ耐性が向上する。また、これらはＰ型第１半導体層５およびＰ型第２半導体層１３により側面および底面が囲まれるので、基板１、縦型ＮＰＮ−Ｔｒのコレクタおよび他のＰＭＯＳ−Ｔｒ基板ゲート部から電気的に分離される。
【００４４】
縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第５半導体領域４１は、コレクタ分離領域に形成される。この分離領域は、Ｎ型第２埋め込み領域７上に接し、コレクタの周囲を囲んで帯状の閉じた領域に形成される。このように形成すると、不純物の拡散によって重なり合い電気的に接続される。更に、小さい領域でコレクタが分離できるので、Ｎ型第２埋め込み領域７と略同一形状で形成されることが好ましい。Ｎ型第３半導体層１９は、Ｐ型第１埋め込み層９上にあって、Ｐ型第２半導体層１３の表面に形成され、縦型ＰＮＰ−Ｔｒのベースとなる。
【００４５】
Ｎ型第１半導体層１５およびＮ型第２半導体層１７のイオン注入後に、高温ドライブの熱工程を通して、Ｎ型層１５、１７の深さを２μｍ〜４μｍにすることが好ましい。
【００４６】
続いて、ＬＯＣＯＳ２１を形成する（図３（ａ））。ＬＯＣＯＳ２１は、例えば、次の方法により形成できる。ウエハ表面のＳｉ酸化膜上にＳｉ窒化膜を堆積し、フォトリソグラフィ技術により活性領域以外のＳｉ窒化膜をエッチングにより除いた後に酸化炉で酸化を行うと、Ｓｉ窒化膜が存在しない部分の酸化膜が厚くなり、活性領域以外の領域にフィールド酸化膜２１が形成される。フィールド酸化膜２１は、縦型ＰＮＰ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域およびＡＰＤ形成領域内のそれぞれの活性領域間に形成される。このように形成すると、活性領域に形成されたＡＰＤ、ＮＭＯＳ−Ｔｒ、ＰＭＯＳ−Ｔｒ、縦型ＰＮＰ−Ｔｒおよび縦型ＮＰＮ−Ｔｒが、フィールド酸化膜２１によりそれぞれの領域を分離できる。
【００４７】
この後に、ＰＭＯＳ−Ｔｒのチャネル領域およびＮＭＯＳ−Ｔｒのチャネル領域にそれぞれイオン注入で不純物導入を行って、ＰＭＯＳ−ＴｒおよびＮＭＯＳ−Ｔｒのゲート表面領域を適切な不純物濃度にする。このイオン注入によって、ＰＭＯＳ−ＴｒおよびＮＭＯＳ−Ｔｒのしきい値電圧がそれぞれ決定される。そして、ゲート酸化膜をチャネル部に形成する。
【００４８】
続いて、ポリシリコンをＣＶＤ法で堆積して、低抵抗化のために燐拡散を行った後に、フォトリソグラフィ技術を用いてポリシリコンをパターニングし、エッチングして、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒのゲート電極２３と配線とを形成する（図３（ａ））。
【００４９】
次に、縦型ＮＰＮ−Ｔｒ形成領域にベースとしてＰ型第３半導体層２７を形成する（図３（ｂ））。Ｐ型第３半導体層２７は、Ｎ型第１半導体層１５内の上面表層にこの半導体層１５によって側面および底面を囲まれて形成される。Ｐ型第３半導体層２７は、フォトリソグラフィ技術を用いてＰ型不純物を低エネルギーでイオン注入を行って形成され、不純物はＢ+を用いる。縦型ＮＰＮ−Ｔｒの特性を十分に発揮させるために、ドーズ量は５×１０13ｃｍー2以上３×１０14ｃｍー2以下が好ましい。活性化後の接合の深さは、縦型ＮＰＮ−Ｔｒの高速化を図るために、０．５μｍ〜０．７μｍ程度が好ましい。
【００５０】
続いて、Ｎ型第４半導体層２５を基板表層の活性領域内に形成する（図３（ｂ））。Ｎ型第４半導体層２５は、接合が浅く高濃度に形成するため、イオン注入により、砒素（Ａｓ+）を不純物に用いることが好ましい。ＮＭＯＳ−ＴｒおよびＮＰＮ−Ｔｒのエミッタの特性を十分に発揮させるために、ドーズ量は３×１０15ｃｍー2以上１０×１０15ｃｍー2以下が好ましく、活性化後の接合の深さは０．２μｍ〜０．４μｍが好ましい。
【００５１】
Ｎ型第４半導体層２５は、縦型ＰＮＰ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域、ＡＰＤ形成領域およびＮＭＯＳ−Ｔｒ形成領域に形成される。詳述すると、Ｎ型第４半導体層２５は、縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第２半導体層１９の上面表層に形成されるとベースの拡散電極となる。縦型ＮＰＮ−Ｔｒ形成領域では、Ｐ型第３半導体層２７内の上面表層に形成されるとエミッタとなり、またＮ型第１半導体層１５内の上面表層に形成されるとコレクタの拡散電極となる。ＡＰＤ形成領域では、分離領域のＮ型第１半導体層１５の上部表層に形成されると、分離領域に対する拡散電極となる。ＮＭＯＳ−Ｔｒ形成領域内では、ゲート電極２３の両側に隣接して形成されると、ＮＭＯＳ−Ｔｒのソース・ドレインとなる。このような高濃度の拡散層は、Ｎ型半導体層とメタル電極３３とのオーム性接触を形成するために利用される。
【００５２】
次に、Ｐ型第４半導体層２９をＡＰＤ形成領域等の表層の活性領域に形成する（図３（ｃ））。Ｐ型第４半導体層２９は、接合が浅く高濃度に形成するため、イオン注入によりＰ型不純物はＢ+を用いることが好ましい。ＰＭＯＳ−ＴｒおよびＰＮＰ−Ｔｒのエミッタの特性を十分に発揮させるために、ドーズ量は１×１０15ｃｍー2以上５×１０15ｃｍー2以下が好ましく、活性化後の接合の深さは、０．２μｍ〜０．４μｍが好ましい。
【００５３】
Ｐ型第４半導体層２９は、縦型ＰＮＰ−Ｔｒ形成領域、ＡＰＤ形成領域、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域に形成される。詳述すれば、Ｐ型第４半導体層２９は、縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第３半導体層１９の上面表層に形成されるとエミッタとなり、Ｐ型第２半導体層１３の上面表層に形成されるとコレクタの拡散電極となる。ＡＰＤ形成領域では、アノード分離領域の内側であって、Ｎ型第１埋め込み層３上にアノードの拡散電極として形成される。縦型ＮＰＮ−Ｔｒ形成領域では、第３のＰ型拡散層２７の上部表層に形成されると、ベースのＰ型拡散電極となる。ＰＭＯＳ−Ｔｒ形成領域内では、ゲート電極８の両側に隣接して形成されると、ＰＭＯＳ−Ｔｒのソース・ドレインとなる。このような高濃度の拡散層は、Ｐ型半導体層とメタル電極３３とのオーム性接触を形成するために利用される。
【００５４】
次に、全面にＢＰＳＧ膜３１をＣＶＤ法で成長する（図４（ａ））。ＢＰＳＧ膜３１は熱処理を行って、リフローによりウエハ表面の平坦性を良好にする。
【００５５】
そして、メタル電極３３、拡散電極２５、２９およびゲートポリシリコン２３を接続するために、コンタクト用のビアホールを異方性エッチングによりＢＰＳＧ膜３１に開孔する（図４（ａ））。
【００５６】
その後、ウエハ全面にメタルを堆積し、フォトリソグラフィ技術によってパターニングし、エッチングして、メタル電極３３を形成する（図４（ａ））。加工が容易なので、メタルはアルミニウムを用いることが好ましい。また、ステップカバリッジが良好なので、メタルの堆積はスパッタ法が好ましい。なお、メタル電極３３は、Ｎ型拡散電極２５およびＰ型拡散電極２９上に設けると、オーム性接触が得られる。
【００５７】
続いて、ウエハ全面に層間絶縁膜３５を形成する（図４（ｂ））。層間絶縁膜３５は、形成が容易なので、Ｓｉ酸化膜、Ｓｉ窒化膜またはこれらの多層膜が好ましい。
【００５８】
次に、遮光膜を層間絶縁膜３５上に堆積する（図４（ｂ））。ＡＰＤのアノード以外の領域に光が入射しないようにするために、フォトリソグラフィ技術を用いてＡＰＤの領域の遮光膜を除く。遮光膜３７は、遮光性が良いので、金属が好ましい。金属としては、特に、成膜および加工が容易なので、アルミニウムが好ましい。遮光膜３７は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒを覆うように２次元的に形成されると共に、アノード上には遮光膜３７の開口部を有している。なお、遮光膜３７がアルミニウム等の金属膜であるときは、素子間を接続する配線としても利用できる。
【００５９】
更に、ウエハ表面全面にパッシベーション膜３９を堆積する（図４（ｂ））。
【００６０】
以上説明した方法により、ＢｉＣＭＯＳ内蔵受光半導体装置（図４（ｂ））が製造できる。すなわち、図４（ｂ）に示すように、ＢｉＣＭＯＳ内蔵受光半導体装置の左側から右側へ、縦型ＰＮＰ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域およびＡＰＤ形成領域を配置して、ＡＰＤ形成領域および縦型ＰＮＰ−Ｔｒ形成領域のＰ型半導体基板１内の上面表層に形成されたＮ型第１埋め込み層３と、Ｐ型半導体基板１およびＮ型第１埋め込み層３上であって、ＡＰＤ形成領域、縦型ＰＮＰ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域に形成されたＰ型第１半導体層５と、ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域のＰ型第１半導体層５内の上面表層に形成されたＮ型第２埋め込み領域７と、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第１埋め込み層３上であって、Ｐ型第１半導体層５内の上面表層に形成されたＰ型第１埋め込み層９と、ＡＰＤ形成領域のＮ型第１埋め込み層３上であって、Ｐ型第１半導体層５内の上面表層に形成されたＰ型第２埋め込み層１１と、Ｐ型第１半導体層５、Ｐ型第１埋め込み層９、Ｐ型第２埋め込み層１１およびＮ型第２埋め込み領域７上に形成されたＰ型第２半導体層１３と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２埋め込み領域７上に接して形成されたＮ型第１半導体層１５と、ＰＭＯＳ−Ｔｒ形成領域のＮ型第２埋め込み領域７上に接して形成されたＮ型第２半導体層１７と、縦型ＰＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９上に形成されたＮ型第３半導体層１９と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第１半導体層１５内の表面上層に形成されたＮ型第４半導体層２５と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第１半導体層１５内の表面上層にあって、Ｎ型第４半導体層２５の底面および側面を囲んで形成されたＰ型第３半導体層２７と、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第３半導体層１９内の表面上層に形成されたＰ型第４半導体層２９と、を備えている。
【００６１】
そして、縦型ＰＮＰ−Ｔｒは、当該縦型ＰＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９、Ｐ型第１半導体層５およびＰ型第２半導体層１３をコレクタとし、Ｎ型第３半導体層１９をベースとし、Ｐ型第４半導体層２９をエミッタとして構成される。また、縦型ＮＰＮ−Ｔｒは、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２埋め込み領域７およびＮ型第１半導体層１５をコレクタとし、Ｐ型第３半導体層２７をベースとし、Ｎ型第４半導体層２５をエミッタとして構成される。更に、ＡＰＤは、当該ＡＰＤ形成領域のＰ型第１半導体層５およびＰ型第２半導体層１３をアノードとし、ＡＰＤ形成領域のＮ型第１埋め込み層３をカソードとして構成される。
【００６２】
更に、縦型ＰＮＰ−Ｔｒのコレクタは、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第１埋め込み層３上に接すると共にＰ型第１埋め込み層９を囲んで形成されたＮ型第２埋め込み領域７と、このＮ型第２埋め込み領域７上に接して形成されたＮ型第５半導体領域４１と、により分離され、ＡＰＤのアノードは、ＡＰＤ形成領域のＮ型第１埋め込み層３上に接すると共にＰ型第２埋め込み層１１を囲んで形成されたＮ型第２埋め込み領域７と、このＮ型第２埋め込み領域７上に接して形成されたＮ型第６半導体領域４２と、により分離されたＢｉＣＭＯＳ内蔵受光半導体装置（図４（ｂ））が製造できる。
【００６３】
以下、本発明のＢｉＣＭＯＳ内蔵受光半導体装置の平面構成について説明する。図５は、上述の製造方法で製造したＢｉＣＭＯＳ内蔵受光半導体装置の平面図であり、図５のａ−ａ’線断面図が図４（ｂ）である。また、各半導体層の配置を明示できるように、メタル電極３３および遮光膜３７の図示は省略する。図５では、基板１の左側から右側へ、縦型ＰＮＰ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域およびＡＰＤ形成領域が配置されている。
【００６４】
縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第４半導体層１９（ベース、Ｂ１）はＰ型拡散層２９（エミッタ、Ｅ１）の周囲を囲んで設けられ、またＰ型第１埋め込み層９、Ｐ型第２半導体層１３（コレクタ、Ｃ１）はベース１９の周囲を囲んで設けられているので、ＰＮＰからなる構造が形成される。このＰＮＰ構造により、Ｐ型第１埋め込み層９によりコレクタ抵抗が低減され、且つ縦方向に増幅電流が流れる縦型ＰＮＰ−Ｔｒが形成される。また、ベースプロファイルとエミッタ接合の形成を他の素子と独立して制御できるので、電流増幅率、アーリ電圧および周波数特性等を高性能にできる。更に、Ｎ型第１埋め込み層３上に接して形成されたＮ型第２半導体領域７と、この領域７上に形成されたＮ型第５半導体領域４１と、によりコレクタ分離領域を構成し、且つ帯状の閉じた形状のコレクタ分離領域によってＰ型第１埋め込み層９を囲むので、Ｐ型第１埋め込み層９、Ｐ型第１半導体層５およびＰ型第２半導体層１３が分離される。したがって、コレクタに独立した電位を与えることができる。なお、コレクタ（Ｃ１）の拡散電極２９は、コレクタ抵抗を低減するために、ベース（Ｂ１）を囲んで形成することが好ましい。
【００６５】
ＰＭＯＳ−Ｔｒ形成領域では、基板ゲート部の電位を固定するために、Ｎ型第２半導体層１７内の領域にもＮ型拡散層２５が設けられる。このように拡散電極を多数設けると、基板ゲート部の電位を均一、且つ安定にできる。また、ソースおよびドレインは、ゲート電極２３で２分割にされた活性領域に形成されたＰ型第４半導体層２９からなる。ソースおよびドレイン２９は、自己整合的に形成することが好ましい。
【００６６】
ＮＭＯＳ−Ｔｒ形成領域では、基板ゲート部の電位を固定するために、Ｐ型第２半導体層１３内の領域にもＰ型拡散層２９が設けられる。このように拡散電極を多数設けると、基板ゲート部の電位を均一、且つ安定にできる。また、ソースおよびドレインは、ゲート電極２３で２分割にされた活性領域に形成された第４のＮ型拡散層２５からなる。ソースおよびドレイン２５は、自己整合的に形成することが好ましい。
【００６７】
縦型ＮＰＮ−Ｔｒ形成領域では、Ｐ型第３半導体層２７（ベース、Ｂ２）は、Ｎ型拡散層２５（エミッタ、Ｅ２）の周囲を囲んで設けられ、またＮ型第１半導体層１５（コレクタ、Ｃ２）は、ベース２７の周囲を囲んで設けられているので、ＮＰＮからなる構造が形成される。このＮＰＮ構造により、Ｎ型第２埋め込み領域７によりコレクタ抵抗が低減され、且つ縦方向に増幅電流が流れる縦型ＮＰＮ−Ｔｒが形成される。また、ベースプロファイルとエミッタ接合の形成を他の素子と独立して制御できるので、電流増幅率、アーリ電圧および周波数特性等を高性能にできる。更に、Ｎ型第２埋め込み領域７およびＮ型第１半導体層１５は、Ｐ型第１半導体層５およびＰ型第２半導体層１３により囲まれているので、コレクタに独立した電位を与えることができる。なお、コレクタ（Ｃ２）の拡散電極２５は、コレクタ抵抗を低減するために、ベース（Ｂ２）を囲んで形成することが好ましい。
【００６８】
ＡＰＤ形成領域では、Ｐ型第１半導体層５とＰ型第２半導体層１３とからなる領域を光吸収層としてアノード領域に設け、このＰ型第２半導体層１３内の上部表層に設られたＰ型第４半導体層２９がアノード（Ａ）電極となる。カソード（Ｋ）は、Ｐ型基板１上に設けられたＮ型第１埋め込み層３から成るので、基板１から分離されて、カソード引き出し領域によりウエハ表面に引き出されている。この引き出し領域は、Ｎ型第１埋め込み層３上に接して形成されたＮ型第２半導体領域７と、この領域７上に形成されたＮ型第６半導体領域４２と、から構成されている。そして、カソード引き出し領域はアノード（Ａ）電極２９またはＰ型第２埋め込み層１１を囲んで帯状の閉じた領域に形成すれば、光吸収領域として５、１３が光吸収領域として寄与する領域と寄与しない領域として分離される。したがって、カソードに加えて、アノードも分離される。つまり、カソード引き出し領域はアノード分離領域と兼用できる。なお、カソードの周囲の電位を安定させるために、Ｐ型拡散電極２９からなるガードリングにより、カソードを囲むことが好ましい。
【００６９】
図４（ｂ）の縦型ＰＮＰ−ＴｒのベースであるＮ型第３半導体層１９の形成条件は、縦型ＰＮＰ−Ｔｒの高速化を図るために、ＰＭＯＳ−Ｔｒ基板ゲート部の形成条件と変えてもよい。この場合は、不純物はリン（Ｐ+）を使用し、ドーズ量は３×１０13ｃｍー2以上３×１０14ｃｍー2以下が好ましい。このように、ベースを他の工程と独立に形成すると、縦型ＰＮＰ−Ｔｒの特性を独立して制御できる。
【００７０】
また、Ｎ型第３半導体層１９は、Ｎ型第１半導体層１５を形成するイオン注入およびＮ型第２半導体層１７を形成するイオン注入を共に行って形成してもよい。このようにすると、イオン注入量が増えた分、縦型ＰＮＰ―Ｔｒのｈｆｅが下がり耐圧が増加するが、目的、状況に応じて選択することができる。
【００７１】
更に、Ｎ型第３半導体層１９の形成は、縦型ＮＰＮ−ＴｒおよびＰＭＯＳ−Ｔｒを形成する熱工程の後にイオン注入を行い、その後の縦型ＮＰＮ−Ｔｒのベースの熱工程と兼用して活性化を行ってもよい。このようにすると、０．５μｍ〜１μｍの浅い接合となり、ベース幅の小さい高速用ＰＮＰ−Ｔｒが形成できる。
【００７２】
図６は、２個のＡＰＤを配置した場合の平面図である。Ｐ型第２半導体層１３の上部表層に独立したＰ型第４半導体層２９を設け、その周囲をカソード引き出し領域で囲むと、共通のカソード（Ｋ）と独立したアノード（Ａ１、Ａ２）とを有するＡＰＤを構成できる。これらを並列に接続すれば、ＡＰＤの直列抵抗を小さくできる。また、複数個のＡＰＤのそれぞれに信号処理回路を接続すれば、アレイ化された受光半導体装置を構成できる。
【００７３】
図７は、更にカソードも独立したＡＰＤを２個配置した場合の平面図である。Ｐ型第２半導体層１３の上部表層に独立したＰ型第４半導体層２９を設け、それぞれの周囲をカソード引き出し領域で囲むと、独立したカソード（Ｋ１、Ｋ２）と独立したアノード（Ａ１、Ａ２）とを有するＡＰＤを構成できる。複数個のＡＰＤのそれぞれに信号処理回路を接続すれば、アレイ化された受光半導体装置を構成できる。更に、独立したカソードを有するので、回路接続上の制限を緩和できる。更に、また、それぞれのＡＰＤにおいてＰ型第２埋め込み層１１の濃度を異なるように形成すれば、異なる特性のＡＰＤを同一基板１上に形成できる。
【００７４】
図８（ａ）はＡＰＤを２個配置した場合の平面図であり、図８（ｂ）はｂ−ｂ’断面図である。図８（ａ）においては、Ｐ型第１半導体層５とＰ型第２半導体層１３との界面に単一の矩形のＰ型第２埋め込み層１１を設け、この埋め込み層１１上にあって、Ｐ型第２半導体層１３の上部表層に矩形の分離された２個のＰ型第４半導体層２９を相互に近接して設ける。更に、これらの周囲を共通のカソード引き出し領域で囲んでＡＰＤを構成する。このようなＡＰＤでは、アノードとカソード間に高電圧を印加してＰ型第２半導体層５、１３を完全に空乏化させると、２個のＰ型第４半導体層２９は空乏層により電気的に分離される。したがって、共通なカソードを有すると共に、電気的に分離された２個のアノードを有するＡＰＤとして動作する。このようにすれば、複数のアノードを近接して配置できるので、独立したアノードを有する小型のＡＰＤを構成できる。
【００７５】
なお、図５〜図７、図８（ａ）の平面図に示すように、ＡＰＤの構成する半導体部であって高電圧が印加されるものは、角部分に丸みをつけることがことが好ましい。このようにすると電界を緩和できるので、ＡＰＤの耐圧を向上させることができる。
【００７６】
図面をもって説明はしないが、縦型ＮＰＮ−Ｔｒのエミッタは、ＮＭＯＳ−Ｔｒのソース・ドレイン２５と別の工程で形成してもよい。この工程は、図３（ｃ）に相当する工程で行うことができる。例えば、エミッタ部の酸化膜を除去してウエハ表面全面にポリシリコンを堆積して、そのポリシリコンに不純物を導入しフォトリソグラフィ技術を用いてパターンを形成し、さらにポリシリコンから不純物を拡散させてエミッタを形成しても良い。ポリシリコンへの不純物導入は、不純物は砒素（Ａｓ+）、リン（Ｐ+）を用い、イオン注入で行うことが好ましい。このようにすると第３のＰ型半導体層２７内の上部表層に接合が浅く高濃度のＮ型半導体層を形成できるので、これをエミッタとすれば、高性能の縦型ＮＰＮ−Ｔｒを構成できる。
【００７７】
また、縦型ＰＮＰ−Ｔｒのエミッタは、ＰＭＯＳ−Ｔｒのソース・ドレイン２９と別の工程で形成してもよい。このエミッタは、縦型ＮＰＮ−Ｔｒのエミッタと同様の方法で形成できるので、詳細は省略する。
【００７８】
【発明の効果】
以上、詳細に説明したように、本発明によって、アノードおよびカソードが分離され、且つ近赤外領域から可視領域に高い感度を持つＡＰＤを同一のＰ型基板上に集積したＢｉＣＭＯＳ内蔵受光半導体装置を提供できる。
【００７９】
また、本発明によって、基板と分離されたコレクタを有し、許容電流が大きく、アーリ効果およびコレクタ抵抗が小さく、そして周波数特性が改善された縦型ＰＮＰ−Ｔｒと、基板から分離されたコレクタを有する縦型ＮＰＮ−Ｔｒとを、同一のＰ型基板上に集積されたＢｉＣＭＯＳ内蔵受光半導体装置を提供できる。
【００８０】
したがって、ＡＰＤの信号処理回路にコンプリメンタリ回路を利用できるので、増幅回路の利得の増加、高速化が実現できると共に、回路動作の電源電圧依存性を低減できる。
【００８１】
また、ＡＰＤとその信号処理回路とを対にしてアレイ状に配置すれば、信号処理が高速なアレイ化されたＡＰＤを実現できる。
【００８２】
更に、ＢｉＣＭＯＳ回路を用いれば、温度補償付きＡＰＤを実現できる。
【００８３】
すなわち、この受光半導体装置を利用すると、光機器、光システム、通信等で光信号を電気信号に変換する増幅器を備えた光変換素子と、その信号をアナログ・デジタル回路で処理できる半導体装置とを提供できる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光半導体装置の製造方法を説明するための各工程における断面図である。
【図２】図２（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵半導体受光装置の製造方法を説明するための各工程における断面図である。
【図３】図３（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光半導体装置の製造方法を説明するための各工程における断面図である。
【図４】図４（ａ）、（ｂ）は、ＢｉＣＭＯＳ内蔵半導体受光装置の製造方法を説明するための各工程における断面図である。
【図５】図５は、図４（ｂ）に対応するＢｉＣＭＯＳ内蔵受光半導体装置の平面図である。
【図６】図６は、異なる構造を有するＡＰＤの平面図である。
【図７】図７は、異なる構造を有するＡＰＤの平面図である。
【図８】図８（ａ）は、異なる構造を有するＡＰＤの平面図である。図８（ｂ）は、異なる構造を有するＡＰＤのｂーｂ’線断面図である。
【符号の説明】
１…Ｐ型Ｓｉ基板、３…Ｎ型第１埋め込み層、５…Ｐ型第１半導体層、
７…Ｎ型第２埋め込み領域、９…Ｐ型第１埋め込み層、
１１…Ｐ型第２埋め込み層、１３…Ｐ型第２半導体層、１５…Ｎ型第１半導体層、
１７…Ｎ型第２半導体層、１９…Ｎ型第３半導体層、２１…フィールド酸化膜、
２３…ゲートポリシリコン、２５…Ｎ型第４半導体層、２７…Ｐ型第３半導体層、
２９…Ｐ型第４半導体層、３１…ＢＰＳＧ膜、３３…メタル電極、
３５…層間絶縁膜、３７…遮光膜、３９…パッシベーション膜、
４１…Ｎ型第５半導体領域、４２…Ｎ型第６半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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