(57)【特許請求の範囲】
【請求項１】
一つの共通アンプと複数の光電変換部とを含む単位セルを水平方向及び垂直方向に２次元状に配列した撮像装置において、
垂直方向の複数の単位セル毎に一つずつ設けられた複数の垂直出力線と、
前記垂直出力線毎に、前記単位セルに含まれる前記共通アンプを介した前記複数の光電変換部からの信号を蓄積する、前記単位セル内に含まれる光電変換部の数と同数の複数の信号成分蓄積容量と、
前記垂直出力線毎に、前記共通アンプの入力部をリセットすることにより得られる信号を蓄積するノイズ成分蓄積容量と、
前記垂直出力線毎に設けられた、前記複数の信号成分蓄積容量の各信号成分蓄積容量と前記ノイズ成分蓄積容量とが、それぞれ共通に接続される複数の共通出力線と、
前記複数の共通出力線に接続され、前記複数の信号成分蓄積容量からそれぞれ出力される信号から前記ノイズ成分蓄積容量から出力される信号を除去する複数のノイズ除去手段と、
を有することを特徴とする撮像装置。
【請求項２】
請求項１に記載の撮像装置において、前記単位セルに含まれる一の光電変換部の信号を前記共通アンプを介して第１の前記信号成分蓄積容量にて保持し、前記単位セルに含まれる前記一の光電変換部を含む複数の光電変換部の信号を前記共通アンプの入力部で加算した後、該共通アンプを介して第２の前記信号成分蓄積容量で保持することを特徴とする撮像装置。
【請求項３】
請求項１又は２に記載の撮像装置において、２次元状に配列された前記単位セルを含むセンサからの信号を処理する信号処理回路と、前記センサに光を結像する光学系とを有することを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画像を撮像する撮像装置、例えばＡＰＳ（Active Pixel Sensor）を有する撮像装置に関するものである。
【０００２】
【従来の技術】
従来、ゲインセル、あるいはＡＰＳを有する撮像装置には、画素アンプにバイポーラトランジスタ、ＦＥＴ、ＪＦＥＴ、ＣＭＯＳなどを用いたものがある。これらは光電変換素子であるホトダイオードに蓄積された信号電荷を各々の方式によって増幅し、画像情報として読出すものである。信号電荷を増幅する手段は各々の画素中に存在するため、ゲインセルあるいはＡＰＳと呼ばれている。
【０００３】
ＡＰＳは画素中に増幅手段（アンプ）やその制御手段を有するため、光電変換部の画素に占める割合（面積率）、あるいは、光が入射する領域の画素に占める割合（開口率）は小さくなりがちである。従って撮像装置のダイナミックレンジ、感度、Ｓ／Ｎ比等は低下する恐れがある。
【０００４】
増幅手段による面積率、開口率の低下を防ぐ方法として、例えば特開昭６３−１００８７９号公報あるいは特開平９−４６５９６号公報に見られるように、複数画素で１つの増幅手段を共有する方法が提案されている。
【０００５】
図１４はその画素構成を示す図である。図１４において、ＰＤ１，ＰＤ２は光電変換部となるホトダイオード、ＭTX1，ＭTX2はホトダイオードＰＤ１，ＰＤ２に蓄積された信号電荷を転送する転送用ＭＯＳトランジスタ、ＭRESはリセット用ＭＯＳトランジスタ、ＭSF，ＭSELは増幅手段（ソースフォロア）を構成するＭＯＳトランジスタであり、ＭSELは画素を選択する選択用スイッチとなっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特開昭６３−１００８７９号公報あるいは特開平９−４６５９６号公報には光電変換部と増幅手段との具体的な配置については開示されていなかった。
【０００７】
本発明は、解像度を低下させることなく、良好な性能を得ることができる、光電変換部と増幅手段との配置を有する撮像装置を提供することを目的とする。
【０００８】
また、本発明は上記の撮像装置に好適に用いられるノイズ除去手段を有する撮像装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の撮像装置は、一つの共通アンプと複数の光電変換部とを含む単位セルを水平方向及び垂直方向に２次元状に配列した撮像装置において、
垂直方向の複数の単位セル毎に一つずつ設けられた複数の垂直出力線と、
前記垂直出力線毎に、前記単位セルに含まれる前記共通アンプを介した前記複数の光電変換部からの信号を蓄積する、前記単位セル内に含まれる光電変換部の数と同数の複数の信号成分蓄積容量と、
前記垂直出力線毎に、前記共通アンプの入力部をリセットすることにより得られる信号を蓄積するノイズ成分蓄積容量と、
前記垂直出力線毎に設けられた、前記複数の信号成分蓄積容量の各信号成分蓄積容量と前記ノイズ成分蓄積容量とが、それぞれ共通に接続される複数の共通出力線と、
前記複数の共通出力線に接続され、前記複数の信号成分蓄積容量からそれぞれ出力される信号から前記ノイズ成分蓄積容量から出力される信号を除去する複数のノイズ除去手段と、
を有することを特徴とする。
【００１０】
【発明の実施の形態】
本発明の実施形態の説明に先だって本発明にいたる技術的背景について説明する。
【００１１】
本発明者らは、前述した、特開昭６３−１００８７９号公報あるいは特開平９−４６５９６号公報に見られるような、複数画素で１つの増幅手段（アンプ）を共有する撮像装置における、画素レイアウトを検討した。
【００１２】
図１１に撮像装置の一例の画素レイアウト図を示す。本例は画素の２行毎に増幅手段を共有する例であり、２つのホトダイオード２０３（ａ11とａ21、ａ12とａ22、ａ31とａ41、ａ32とａ42、・・・）の間に増幅手段２０４が配置されている。ここで２０１は２行分の繰返し単位セル、２０２は１列分の繰返し単位セルを示す。
【００１３】
図１２により具体的な画素のパターンレイアウト図を示す。撮像装置はＣＭＯＳセンサーである。
【００１４】
図１２において、２２１は前述の繰返しの単位セル（図中の点線領域）であり、２画素分の大きさで、行、列方向に繰返し配置されている。ホトダイオード２２２ａ，２２２ｂ（図中、太線線で囲われた領域）に入射された光は蓄積電荷である電子に変換され、ホトダイオード２２２ａ，２２２ｂ中に蓄積される。蓄積された電荷は奇数行転送ゲート２２３、あるいは偶数行転送ゲート２２４によってフローティングディフュージョン２２５（図中、太線線で囲われた領域）に転送され、増幅手段であるＭＯＳ型アンプの入力ゲート（フローティングゲート）２２６に運ばれる。この蓄積電荷によってＭＯＳ型アンプを流れる電流は変調を受け、その出力電流は垂直信号線２２７によって画素アレーから取出される。
【００１５】
上記撮像装置（２次元画素アレー）のＸ−Ｙアドレッシングは、垂直信号線２２７と、奇数行走査線２２８、偶数行走査線２２９、行選択線２３０によって行われている。また、これらの配線の他に電源ＶDDの配線２３１と、フローティングディフュージョン２２５と、入力ゲート２２６を所定の電圧にリセットするためのリセット線２３２が同じく水平方向に配線されている。
【００１６】
配線２２８〜２３２はセル内の配線よりも上方に配置されており、従ってその分基本寸法は太めである。この５本の不透明な配線２２８〜２３２は光学的に不感領域となるため、分散配置された増幅手段はこれらの配線２２８〜２３２の下に置かれる。そこで、ホトダイオードの位置を上下に配置することが考えられる。
【００１７】
しかし、このような配置は図１１から明らかなように、光電変換素子の配列が等ピッチとはならないので、次のような問題が生じる。
【００１８】
すなわち、同色の等ピッチでない配列は、部分的に空間周波数、解像度が等しくないために、解像度の低下、モアレ縞等の不良を発生させる。
【００１９】
なお図１３（ａ），（ｂ）に示したような異なった色の配置を用いて光電変換素子のピッチを同色間で揃えるといった方法も考えられるが、以下の２つの点で不満足な点が残る。
【００２０】
１つは配列によって使用される色が限定されるという点であり、もう１つはＧ以外の画素からも輝度信号Ｙを合成しているため、解像度に対してモアレの影響があるという点である。
【００２１】
本発明者らは上記の点に鑑み、さらに検討を進めた結果、複数画素中に分散された増幅手段を有するＡＰＳにおいても、光電変換部のピッチを一定とすることによって、解像度の低下とモアレ縞の発生を防止し、開口率等を向上させ、良好な性能を得ることができる撮像装置を見出した。
【００２２】
以下、本発明の実施形態について図面を用いて説明する。
【００２３】
図１（ａ）は縦方向の画素が増幅手段１２を共有する例を示す図であり、図１（ｂ）は横方向の画素が増幅手段１２を共有する例を示す図である。
【００２４】
図１（ａ）では、１つの増幅手段１２を共有する縦方向の二つの光電変換部（ａ11とａ21、ａ31とａ41、ａ12とａ22、ａ32とａ42、・・・）が隣接するように配置され、この配置された二つの光電変換部に沿って増幅手段１２を配置することで、光電変換部（ａ11，ａ21，ａ31，ａ41，・・・、ａ12，ａ22，ａ32，ａ42，・・・）が等間隔で配置できるようにした。なお、１３は２行分の繰返し単位セル、１４は１列分の繰返し単位セルを示す。
【００２５】
また図１（ｂ）では、１つの増幅手段１２を共有する横方向の二つの光電変換部（ａ11とａ12、ａ13とａ14、ａ21とａ22、ａ23とａ24、ａ31とａ32、ａ33とａ34、・・・）が隣接するように配置され、配置された複数の光電変換部に沿って増幅手段１２を配置することで、光電変換部（ａ11，ａ12，ａ13，ａ14，・・・、ａ21，ａ22，ａ23，ａ24，・・・、ａ31，ａ32，ａ33，ａ34，・・・）が等間隔で配置できるようにした。なお、１５は１行分の繰返し単位セル、１６は２列分の繰返し単位セルを示す。
【００２６】
本例では１つの増幅手段を共有する光電変換部の数はＮ＝２であるが、３以上の任意の数で構わない。
【００２７】
また本発明者らは上記のような複数画素で１つの増幅手段を共有する撮像装置のノイズ除去に好適に用いられる信号読み出し回路も見出した。
【００２８】
以下、図３及び図８を用いてノイズ除去の動作について説明する。まず、リセット用ＭＯＳトランジスタＭRESにより、リセットを行なった後に、ソースフォロア回路を構成するＭＯＳトランジスタＭSF，ＭSELからノイズ信号を読み出す、次にホトトランジスタａ11に蓄積された信号を転送用ＭＯＳトランジスタＭTX1を通してＭＯＳトランジスタＭSFのゲートに転送し、ＭＯＳトランジスタＭSF，ＭSELを通して第一の信号として読み出す。次いで、同様にしてリセットを行なった後に、さらに、ホトトランジスタａ12に蓄積された信号を転送用ＭＯＳトランジスタＭTX2を通してＭＯＳトランジスタＭSFのゲートに転送し、ＭＯＳトランジスタＭSF，ＭSELを通して第二の信号として読み出す。こうして、ノイズ信号、第一の信号、第二の信号が得られるが、第一の信号、第二の信号からノイズ信号を減算すれば、ノイズ成分が除去されたホトトランジスタａ11からのセンサ信号、ノイズ成分が除去されたホトトランジスタａ12からのセンサ信号を得ることができる。
【００２９】
また、クロックのタイミングを変更することにより、読み出される第２の信号は、ＭＯＳトランジスタＭSFのゲートにはホトトランジスタａ11から転送された信号が残留した状態で、ホトトランジスタａ12から信号を転送すると、ホトトランジスタａ11から転送された信号とホトトランジスタａ12から転送された信号との加算信号を得ることが出来る。
【００３０】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
（第１の実施例）
図２に本発明の一実施例である撮像装置のシステムブロック図を示す。同図に示すように、光学系２１を通って入射した画像光はＣＭＯＳセンサー２２上に結像する。ＣＭＯＳセンサー２２上に配置されている画素アレーによって、光情報は電気信号へと変換される。その電気信号は信号処理回路２３によって予め決められた方法によって信号変換、処理され、出力される。信号処理された信号は、記録系・通信系２４により情報記録装置により記録、あるいは情報転送される。記録あるいは転送された信号は再生系２７により再生される。ＣＭＯＳセンサー２２、信号処理回路２３はタイミング制御回路２５により制御され、光学系２１、タイミング制御回路２５、記録系・通信系２４、再生系２７はシステムコントロール回路２６により制御される。
【００３１】
図３に上記ＣＭＯＳセンサーの一画素分の回路構成図を示す。図３において、ａ11，ａ12は光電変換部となるホトダイオード、ＭTX1，ＭTX2はホトダイオードａ11，ａ12に蓄積された信号電荷をフローティングディフュージョン（以下、ＦＤと記す。）に転送する転送用ＭＯＳトランジスタ、ＭRESはＦＤをリセットするリセット用ＭＯＳトランジスタ、ＭSF，ＭSELはソースフォロア回路を構成するＭＯＳトランジスタであり、ＭSELは画素を選択する選択スイッチとなっている。
【００３２】
図４に本実施例のＣＭＯＳセンサーの画素アレー部の具体的なパターンレイアウト図を示す。図５は図４の配線の一部を除去した図である。
【００３３】
図４に示すＣＭＯＳセンサーは単結晶シリコン基板上にレイアウトルール０．４μｍによって形成されており、画素の大きさは８μｍ角であり、増幅手段であるソースフォロワーアンプは縦方向の２画素で共有されている。従って、図中点線領域で示した繰返し単位セル３１の大きさは８μｍ×１６μｍ角であり、２次元アレーが形成されている。
【００３４】
光電変換素子であるホトダイオード３２ａ，３２ｂは各画素の右側（図中の右側）に形成されており、その形状は上下でほぼ同一である。また光を感知する領域の重心ｇは各画素に対して同一になるように設計されている。なお、理解の容易化のために図５においてはホトダイオード３２ａ，３２ｂの領域、およびＦＤ３５の領域を太線で示している。図４において、３８は奇数行転送ゲート３３を制御する奇数行走査線、３９は偶数行転送ゲート３４を制御する偶数行走査線、４０は行選択線、４２はＭＯＳゲート４３を制御するリセット線である。なお図５ではこれらの配線３８〜４２は除かれて示されている。
【００３５】
ホトダイオード３２ａ，３２ｂ中に蓄積された信号電荷は奇数行転送ゲート３３、あるいは偶数行転送ゲート３４を通ってＦＤ３５に導かれる。両ゲート３３，３４のＭＯＳサイズはＬ＝０．４μｍ、Ｗ＝１．０μｍ（Ｌはチャネル長、Ｗはチャネル幅を示す。）である。ＦＤ３５は幅０．４μｍのＡｌ配線によってソースフォロワーの入力ゲート３６に接続されており、ＦＤ３５に転送された信号電荷は入力ゲート３５の電圧を変調させる。入力ゲート３６のＭＯＳの大きさはＬ＝０．８μｍ、Ｗ＝１．０μｍであり、ＦＤ３５と入力ゲート３６の容量の和は５ｆＦ程度である。Ｑ＝ＣＶであるから、１０5 個の電子の蓄積によって入力ゲート３６の電圧は、３．２Ｖ変化することになる。
【００３６】
ＶDD端子４１から流れ込む電流は入力ゲート３６によって変調され、垂直信号線３７に流出する。垂直信号線３７に流出する電流は図示しない信号処理回路によって、信号処理され、最終的には画像情報となる。
【００３７】
その後、ホトダイオード３２ａ，３２ｂ、ＦＤ３５、入力ゲート３６の電位を所定の値のＶDDとするために、リセット線４２に接続されたＭＯＳゲート４３を開くことで（このとき、奇数行転送ゲート３３、偶数行転送ゲート３４も開く）、ホトダイオード３２ａ，３２ｂ、ＦＤ３５、入力ゲート３６はＶDD端子とショートされる。
【００３８】
その後、奇数行転送ゲート３３，偶数行転送ゲート３４を閉じることで、ホトダイオード３２ａ，３２ｂの電荷蓄積が再び始まる。
【００３９】
ここで注目すべきは水平方向に貫通する配線の総数Ｎは、奇数行走査線３８、偶数行走査線３９、行選択線４０、リセット線４２の合計Ｎ＝４であり、上下画素に各２本毎分配されている点である。
【００４０】
前述の通り、画素間の配線は上方に存在する太い配線であるため、その本数の増加は徒らに不感領域を増大させ、開口面積を低下させる。また、上方に２本、下方に３本といった通し方は、ホトダイオードの開口大きさ及び重心位置を上下で不一致にする恐れがある。
【００４１】
本実施例ではこれを避けるために、最上層にある金属遮光層とスルーホール４１にて画素中で接続することによって、ＶDD電源を確保している。
【００４２】
本実施例によれば画素ピッチが等しい比較的高面積率、高開口率なＣＭＯＳセンサーを提供することができる。
【００４３】
なお、本実施例における面積率、開口率は例えば公知のオンチップ凸レンズ等の技術を用いて更に向上させることができる。
【００４４】
また本実施例に用いたＶDD電源供給用の金属層は遮光膜である必要はなく、画素全体に渡る、例えば容量形成用の一方の電極等でも良い。
（第２の実施例）
本発明の他の実施例である撮像装置の具体的なパターンレイアウト図を図６に示す。図７（ａ）は図６の配線の一部を除去した図、図７（ｂ），（ｃ）はＦＤ近傍を示す部分拡大図である。図７（ｂ）はゲート５４上の配線を除去した場合の図、図７（ｃ）はゲート５４上の配線を示した場合の図である。
【００４５】
図７において、ホトダイオード５２ａ，５２ｂの領域、およびＦＤ５５の領域を太線で示している。本実施例は実施例１と同様にＣＭＯＳセンサーであり、横方向の２画素で増幅手段であるソースフォロワーを共有した例である。同様にホトダイオードの重心ｇは左右画素で同一の場所にある。
【００４６】
図６および図７において、５２ａ，５２ｂはホトダイオード、５３，５４は奇数列転送ゲート，偶数列転送ゲート、５５はＦＤ、５６はソースフォロワーの入力ゲート、５７は垂直信号線、５８は奇数列転送ゲート５３を制御する奇数列走査線、５９は偶数列転送ゲート５４を制御する偶数列走査線、６０は行選択線、６２はＭＯＳゲート６３を制御するリセット線である。なお、ソースフォロワーの入力ゲート５６とＦＤ５５とを接続する配線は図７（ｃ）に示すようにゲート５４上で交差するように設けられている。
【００４７】
本実施例の面積率、開口率は前述の縦方向の実施例１より改善されており、更に広ダイナミックレンジ、高感度、高Ｓ／Ｎなセンサーと成っている。
【００４８】
本実施例では水平方向には最低限必要である４本のみの配線が通っており、ＶDD電源６１は、垂直信号線５７と対称な位置で縦方向に通過している。
（第３の実施例）
次に信号処理回路部を含む本発明に係わる撮像装置について説明する。図８に本実施例の信号処理回路部を含む撮像装置の等価回路図を示す。また図９、図１０にその動作を示すタイミングチャートを示す。
【００４９】
図９に示すように、垂直ブランキング期間を表わすクロックφV(n)によって垂直走査が開始される。まず１行目のリセット線６２に印加される信号φTXR0-1が水平ブランキング期間（φHBLがハイレベルの期間）中に活性化し、次いで２行目、３行目が同様に行われる。これにより、各行の画素がリセット電位であるＶDDにリセットされる（図９）。
【００５０】
各水平期間中には図１０に示したように、期間Ｔ1では信号φRVがハイレベルとなって、垂直信号線５７に接続するリセット用トランジスタ８０がオンし、垂直信号線５７がリセットされる。それと共にφTN 、φTS1、φTS2がハイレベルとなって各ゲートトランジスタ８２-1，８２-2，８２-3がオンし、信号読出用トランジスタ８４-1，８４-2，８４-3より前までの配線と蓄積容量８３-1，８３-2，８３-3（ＣTN，ＣTS1，ＣTS2）が垂直信号線５７と導通し、同様にリセットされる。これにより、蓄積容量８３-1，８３-2，８３-3等に蓄積していた電荷が除去される。
【００５１】
次いで期間Ｔ2 で、リセット線６２に印加される信号φTXR0がハイレベルとなって画素中のソースフォロワーアンプの入力ゲートであるフローティングゲートがＶDDにリセットされる。
【００５２】
次いで期間Ｔ3 で、信号φLがハイレベルとなって、垂直信号線５７に接続する接地用トランジスタ８１がオンし、垂直信号線５７が接地される。それと共にノイズ成分を蓄積するための蓄積容量ＣTN８３-1を垂直信号線５７に接続するために、φTN をハイレベルとし、ゲートトランジスタ８２-1をオンさせる。その時には行選択線６０に印加される信号φSOはハイレベルとなっており、フローティングゲートの電位（〜ＶDD）に応じた電流がＶDD端子から蓄積容量ＣTN８３-1へ向かって流れ込むことによって、蓄積容量ＣTN８３-1はノイズ成分の電荷を保持するようになる。
【００５３】
次に期間Ｔ4 で、奇数列走査線５８に印加される信号φTX00がハイレベルとなって画素中にある奇数列転送ゲートがオンし、ホトダイオードａ11中の画像光に対応する蓄積電荷がフローティングゲートに転送される。その時には垂直信号線５７に接続される蓄積容量は、φTN をロウレベル、φTS1をハイレベルとすることで、ノイズ蓄積用の蓄積容量ＣTNから信号蓄積用の蓄積容量ＣTS1となっており、ホトダイオードａ11に相当する奇数列の信号の電荷が垂直信号線５７を介して蓄積容量ＣTS1に保持される。
【００５４】
次に期間Ｔ5  では、φRVがハイレベルとなって垂直信号線５７のみがリセットされる。他の回路はφSO、φTN 〜φTS2がロウレベルであるのでリセットの影響は受けず、その状態は保持されたままである。
【００５５】
次に期間Ｔ5と期間Ｔ6との間でリセット線６２に印加される信号φTXR0がハイレベルとなって画素中の入力ゲートがＶDDにリセットされる。
【００５６】
次に期間Ｔ6 では、今度は偶数列走査線５９に印加される信号φTxoe  がハイレベルになって偶数列のホトダイオードａ12の蓄積電荷がフローティングゲートに転送され、その時には垂直信号線５７に接続される蓄積容量は、φTS2をハイレベルとすることで信号蓄積用の蓄積容量ＣTS2  となっており、ホトダイオードａ12に相当する偶数列の信号電荷が垂直信号線５７を介して蓄積容量ＣTS2に保持される。
【００５７】
このようにして１行分のノイズ成分、第一の信号、第二の信号の電荷が蓄積容量ＣTN、ＣTS1 、ＣTS2 に各列毎に蓄積される。
【００５８】
次に期間Ｔ7 においては、各列の蓄積容量ＣTN〜ＣTS2 に蓄積された電荷を各々順次増幅アンプ８６-1〜８６-3に転送するため、水平シフトレジスタ７１により水平走査パルスφＨｎを各列毎に順次ハイレベルとすることによって各列毎に配置されたゲートトランジスタ８４-1，８４-2，８４-3をオンし、各列毎の蓄積容量ＣTN〜ＣTS2 と増幅アンプ８６-1〜８６-3を導通させる。増幅アンプ８６-1〜８６-3からはノイズ成分と、第一の信号、第二の信号が出力され、差動アンプ８７-1によって第一の信号からノイズ成分が引かれた成分Ｓ１が出力され、また差動アンプ８７-2によって第二の信号からノイズ成分が引かれた成分Ｓ２が出力される。また期間Ｔ7 は、ホトダイオードの光電荷蓄積が行われる期間でもある。
【００５９】
なお、期間Ｔ5と期間Ｔ6との間でリセット線６２に印加される信号φTXR0をハイレベルとせずに、リセットを行なわない場合には、期間Ｔ6 では、偶数列のホトダイオードａ12の蓄積電荷が（ホトダイオードａ11からの転送電荷が残留している）フローティングゲートに転送され、ホトダイオードａ11に相当する奇数列の信号とホトダイオードａ12に相当する偶数列の信号との信号２成分の電荷が垂直信号線５７を介して蓄積容量ＣTS2に保持される。したがって１行分のノイズ成分、信号１成分、信号２成分の電荷を蓄積容量ＣTN、ＣTS1  、ＣTS2  に各列毎に蓄積することができる。そして、期間Ｔ7 において、増幅アンプ８６-1〜８６-3にノイズ成分と、信号１、信号２成分が出力され、差動アンプ８７-1によって信号１成分からノイズ成分が引かれた成分Ｓ１が出力され、また差動アンプ８７-2によって信号２成分からノイズ成分が引かれた成分Ｓ２が出力される。
【００６０】
なお、本発明はＣＭＯＳセンサーに限ることはなく、他のＡＰＳセンサーに容易に応用することができる。
【００６１】
さらに、本発明は２次元アレーだけでなく、その他の次元、例えば１次元ラインセンサーにも容易に応用することができる。
【００６２】
さらに、上記実施例では、一つのアンプに対して複数の光電変換部を配置して単位セルを構成しているが、アンプ以外であっても、複数の光電変換部からの信号を処理するもの、例えばＡ／Ｄ変換（米国特許第５４３１４２５号）や画像圧縮（テレビジョン学会誌vol50, no3, pp335-338, 1995）などの信号処理回路でもよい。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、ノイズ成分の少ない画像を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の画素部レイアウトの例を示す図である。
【図２】本発明の撮像装置の一実施例のシステムブロック図である。
【図３】ＣＭＯＳセンサーの一画素分の回路構成図を示す。
【図４】本発明の撮像装置の一実施例のパターンレイアウト図である。
【図５】図４の配線の一部を除去した図である。
【図６】本発明の撮像装置の他の実施例のパターンレイアウト図である。
【図７】（ａ）は図６の配線の一部を除去した図、（ｂ），（ｃ）はＦＤ近傍を示す部分拡大図である。
【図８】本発明の撮像装置の他の実施例の信号処理回路図である。
【図９】本発明の撮像装置の他の実施例のタイミングチャートである。
【図１０】本発明の撮像装置の他の実施例のタイミングチャートである。
【図１１】撮像装置の画素部レイアウト図である。
【図１２】図１１の撮像装置のパターンレイアウト図である。
【図１３】カラーフィルタマトリックスの一例を示す図である。
【図１４】複数画素で１つの増幅手段を共有する撮像装置の画素構成を示す図である。
【符号の説明】
１１  光電変換部
１２  増幅手段
２１  光学系
２２  センサー
２３  信号処理回路
３１，５１  繰返し単位セル
３２，５２  ホトダイオード
３３，５３  転送ゲート
３４，５４  転送ゲート
３５，５５  フローティングディフュージョン
３６，５６  入力ゲート
３７，５７  垂直信号線
３８，５８  走査線
３９，５９  走査線
４０，６０  選択線
４１，６１  ＶDD
４２，６２  リセット線
７０  ＶＳＲ（垂直シフトレジスタ）
７１  ＨＳＲ（水平シフトレジスタ）
８０  リセット用トランジスタ
８１  接地用トランジスタ
８２  ゲートトランジスタ
８３  容量
８４  ゲートトランジスタ
８５  リセット用トランジスタ
８６  増幅アンプ
８７  差動アンプ
Ｔ1    垂直信号線及び一時蓄積容量（ＣTN、ＣS1、ＣS2）の不要電荷除去期間
Ｔ2    画素アンプ、フローティングゲートの不要電荷除去期間
Ｔ3    画素アンプをソース負荷導通によりＯＮさせ、フローティングゲートのランダムノイズと画素アンプのオフセット電圧をＣN1へ転送（Ｖth＋ΔＶn）する期間
Ｔ4    画素ａ11の信号をフローティングゲートへ転送し、その信号電圧をＣTS1へ転送（Ｖth＋ΔＶn ＋Ｓ1 ）する期間
Ｔ5    垂直信号線の不要電荷除去期間
Ｔ6    画素ａ12の信号をフローティングゲートへ転送し、その信号電圧をＣTS2へ転送（Ｖth＋ΔＶn ＋Ｓ2 ）する期間
Ｔ7    蓄積開始および差動アンプでノイズの減算処理を行う期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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