(57)【特許請求の範囲】
【請求項１】
クロックを時間の周期として入力される磁束量子パルスをデシメーション因子数Ｎに対応した磁束量子パルス列に展開する回路と、
該磁束量子パルス列を前記クロックの整数倍を周期とする磁束量子パルス列に展開するダウンサンプラーと、
該ダウンサンプラーの出力する磁束量子パルスをデシメーション因子数Ｎに応じた数係数に対応した重みつけをした演算をする回路と、
よりなることを特徴とするジンクフィルタ。
【請求項２】
前記ダウンサンプラーがクロック、前記クロックの整数倍のクロックおよび展開された磁束量子パルスの論理積をとるものである請求項１記載のジンクフィルタ。
【請求項３】
前記ダウンサンプラーが前記クロックの整数倍のクロックおよび展開された磁束量子パルスとにより駆動されるフリップフロップ回路で構成される請求項１記載のジンクフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速で伝送する磁束量子パルス信号を処理するジンクフィルタ（sinc
filter）の構成に関する。
【０００２】
【従来の技術】
従来、超電導回路からなるデジタルフィルタ、またはデジタルフィルタの一つであるデシメーションフィルタ、またはデシメーションフィルタの一つであるジンクフィルタの構成に関しては、第１の従来例である、アイ・イー・イー・イー、トランザクションズ  オン  アップライド  スーパーコンダクティビィティ  第５巻（１９９５年）第２２５２頁から第２２５９頁（IEEE Transactions on Applied Superconductivity vol.5 (1995) pp.2252-2259）、第２の従来例である、アイ・イー・イー・イー、トランザクションズ  オン  アップライド  スーパーコンダクティビィティ  第７巻（１９９７年）第２９７５頁から第２９７８頁（IEEE Transactions on Applied Superconductivity vol.7 (1997) pp.2975-2978）、第３の従来例である、アイ・イー・イー・イー、トランザクションズ  オン  アップライド  スーパーコンダクティビィティ  第７巻（１９９７年）第２４８０頁から第２４８３頁（IEEE Transactions on Applied Superconductivity vol.7 (1997) pp.2480-2483）、において論じられている。超電導回路、特に超電導単一磁束量子素子回路における、組合せ回路の基本ゲートであるＡＮＤ回路、ＯＲ回路、ＸＯＲ回路の等価回路に関しては、第４の従来例である、アイ・イー・イー・イー、トランザクションズ  オン  アップライド  スーパーコンダクティビィティ  第１巻（１９９１年）第１５７頁から第１６３頁（IEEE Transactions on Applied Superconductivity vol.1 (1991) pp.157-163）、において論じられている。
【０００３】
【発明が解決しようとする課題】
ジンクフィルタは、上記第１の従来例のＦｉｇ．６（ａ）の図中に示してあるように、クロックを時間の周期として伝送している入力信号ｘiを、クロックを時間の単位とする添字ｉに関して和をとり、それを複数回繰り返すものである。ここでその繰り返しの回数がｋ回の時、ｋ次のジンクフィルタとなる。この従来例は２次のジンクフィルタの例であり、Ｆｉｇ．６（ａ）中、「Ｄ  ｃｅｌｌ」と表わされている遅延器と、「ＮＴ  ｃｅｌｌ」と表わされている非破壊読み出しのトグルフリップフロップ（ＴＦＦ）と、「Ｔ１  ｃｅｌｌ」と表わされている破壊読み出しのトグルフリップフロップと、同図において１本の信号線から２本の信号線が分岐している点に置かれた分流器と、から構成されている。
【０００４】
この従来例は、２重積分アルゴリズムを用いており、入力信号ｘiを添字ｉに関して和をとってｖnを求めた後、再度ｖnを添字ｎに関して和をとってｙkを求め、すなわち２重に和をとり、フィルタ動作を実現するものである。また、破壊読み出しのトグルフリップフロップ（「Ｔ１  ｃｅｌｌ」）を直列接続することにより、読み出し信号により計数値が０値へリセットする計数器を構成しているが、さらに非破壊読み出しのトグルフリップフロップ（「ＮＴ  ｃｅｌｌ」）も用いている。この従来例は「Ｔ１  ｃｅｌｌ」、「ＮＴ  ｃｅｌｌ」等、多種類の要素回路を必要としており、回路構成が複雑であることが、高速動作を実現する際の障害となっている。
【０００５】
また、２重積分を行なう際、入力信号ｘiの添字ｉに関する和と、ｖnの添字ｎに関する和は、いずれもクロックを単位として取るものである。従ってほとんど全ての回路をクロック周波数で動作させることになり、特に高速動作の際、大きな回路を高速のクロック周波数で動作させなければならないことになる。高速動作を実現するためには回路構成の一層の簡単化や全ての回路を同じクロック周波数で動作させる必要のない構成へ改良することが必要である。
【０００６】
デシメーションフィルタは、上記第２の従来例における式（１）に示されているように、入力信号ｘiに適当な数係数ｃiを掛け合わせ、その乗算結果をクロックを時間の単位とする添字ｉに関して和をとることによっても実現できる。この方法は、適当な値の係数ｃiを選ぶだけで種々のデシメーションフィルタを実現できるので、汎用性が高いという長所がある。しかし、上記第２の従来例の文献中のＦｉｇ．１に示されているように、係数メモリユニットＣＭＥＭ、コントロールユニットＣＵ、演算ユニットＭＡＣ、入出力インターフェイスＩ／Ｏと種々の要素回路を必要とし、回路構成が複雑かつ規模が大きくなるという短所があり、高速動作を実現する際の障害となっている。
【０００７】
上記第３の従来例は、該文献中のＦｉｇ．５に示されているように２個の累算器（accumulator）と１個のダウンサンプラーと２個の差分器から２次のジンクフィルタを構成した例である。少ない種類の要素回路によって構成され、回路構成が簡単であるという長所があるものの、累算器はフィードバック部を含んで加算を行い、さらにこの累算器は２個縦続接続されているために、演算結果の数値が増大し、回路規模も増大するという短所がある。この大きな回路規模が高速動作の障害となっている。
【０００８】
デシメーションフィルタを直列接続した多段デシメーション型のフィルタの回路構成に関しては、半導体回路の例があるものの、超電導回路、特に超電導単一磁束量子素子回路の例はない。超電導単一磁束量子素子回路は、単一磁束量子を情報担体とし、信号はパルスの有無で表される。従来の半導体回路で用いられる、電圧の高レベルと低レベルで論理値の１、０を表す方式とは異なる。従って、超電導単一磁束量子素子回路から多段デシメーション型のフィルタを構成する際には、磁束量子パルスという超電導単一磁束量子素子回路に特有の信号方式を考慮する必要がある。
【０００９】
本発明の目的は、高速動作にとって好適な、少ない種類の要素回路によって構成でき、かつフィードバック部を含んだ加算を行うことのないジンクフィルタを提供することにあり、具体的には、磁束量子パルスを使用する超電導単一磁束量子素子回路にとって好適な多段デシメーション型のフィルタの構成を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、超電導回路の一つである超電導単一磁束量子素子回路によってジンクフィルタを構成する。超電導単一磁束量子素子回路は、磁束量子パルスを情報担体とし、信号は磁束量子パルスの有無で表される。磁束量子パルス信号を用いる場合には、クロックパルスが到達後、次のクロックパルスが到達する迄に、磁束量子パルス信号が来るか否かが、その時刻における論理値の１、０に対応する。従って、複数の信号列の和をとるという加算を行ったり、ある時間の中で信号列に含まれる論理値１の信号の数を数えるためには、複数の磁束量子パルスの数や、その時間中伝送してくる磁束量子パルスの数を数えればよいことになる。
【００１１】
本発明は、この点に着目して、入力信号である磁束量子パルスをデシメーション因子数Ｎに対応した磁束量子パルス列に展開するとともに、次数に応じた段数の処理回路を構成して、これから得られる磁束量子パルス数を計数器あるいは組合せ回路によって計数して出力を得るものである。
【００１２】
【発明の実施の形態】
以下、本発明を実施例を示す図を参照しながら説明する。
【００１３】
第１の実施例
まず、図１−図８を参照して本発明の第１の実施例を説明する。図１および図２は、本来、ジンクフィルタの入力部および演算処理部を示し、一つの図に描いた方が分かりやすいが、記号が小さくなり表現できないので分割して示したものである。後述する説明からわかるように、信号Ｗn、Ｗn-1、Ｗn-2、--- 、Ｗn-21の部分を対応させて見ることで、一つのジンクフィルタの構造として理解できる。また、図が煩雑となるのを避けるため、部分的に信号の流れを示す矢印の表示を省略した。これは、以下の図でも同様である。
【００１４】
本実施例は、第２の回路ブロックであるダウンサンプラー（downsampler）としてＡＮＤ回路を用い、第３の回路ブロックである加算器として計数器、分流器、合流器を用い、デシメーション因子Ｎ＝８の３次のジンクフィルタを構成した例である。デシメーション因子は入力する信号の周期に対する、出力する信号の周期の比を表す量である。
【００１５】
ところで、本実施例は超電導回路の一つである超電導単一磁束量子素子回路から構成するものである。超電導単一磁束量子素子回路は、磁束量子パルスを情報担体とし、信号は磁束量子パルスの有無で表される。従来の半導体回路で用いられる、電圧の高レベルと低レベルで論理値の１、０を表す方式とは異なる。磁束量子パルス信号を用いる方式では、クロックパルスが到達後、次のクロックパルスが到達する迄に、磁束量子パルス信号が来るか否かが、その時刻における論理値の１、０に対応する。従って、複数の信号列の和をとるという加算を行ったり、ある時間の中で信号列に含まれる論理値１の信号の数を数えるためには、複数の磁束量子パルスの数や、その時間中伝送してくる磁束量子パルスの数を数えればよいことになる。一般に、半導体回路ではこの加算を行うために組合せ回路が用いられるが、本実施例ではこの磁束量子パルス数を数えるために主に計数器を用いる。本実施例は、磁束量子パルスという超電導単一磁束量子素子回路に特有の信号方式にとって好適なジンクフィルタの構成を提供するものである。
【００１６】
３次のジンクフィルタは入力信号ｘiに対して、（数１）で示される信号ｙi'を出力するものである。但しｉ＝ｎＮ；ｎは整数である。
【００１７】
【数１】
0004181288.tif 000002
【００１８】
ここで、Ｎ-3は定数であるので、本実施例ではこれを取り除き、（数２）で示される信号ｙiを出力するジンクフィルタを構成するものとする。
【００１９】
【数２】
0004181288.tif 000003
【００２０】
Ｎ＝８の時、（数２）は、下記の（数３）のようになる。但しｉ＝８である。
【００２１】
【数３】
0004181288.tif 000004
【００２２】
本実施例のジンクフィルタは、図１および図２に示すように、磁束量子パルス信号を１クロックだけ遅らせる遅延器１１１と、１本の信号線に伝送している磁束量子パルスを２本以上の信号線に分流する分流器１１２とから第１の回路ブロック１１を構成する。遅延器１１１の等価回路を図３（ａ）に、そのシンボルを図３（ｂ）および（ｃ）に、それぞれ、示す。図３（ｂ）および（ｃ）は、各入力位置を異にするだけで機能は同じである。ここで、ＣＬＫはクロックを、Ｄａｔａは入力信号を、Ｏｕｔは出力信号を意味する。分流器１１２の等価回路を図４（ａ）に、そのシンボルを図４（ｂ）に、それぞれ、示す。ここで、ＩＮは入力信号を、Ｏ１、Ｏ２は出力信号を意味する。また、代表的に図中の記号に付した参照符号ＪＪはジョセフソン結合を、ＢＳは直流バイアス電流源を、Ｌは超電導配線のインダクタを、ＧＮはグランドを、それぞれ示す。
【００２３】
図１の構成により、第１の回路ブロック１１は、入力磁束量子パルス信号ｘnからクロックｆcの整数倍だけ遅延した２２個の複数個の磁束量子パルス｛ｘn｝、｛ｘn-1｝、｛ｘn-2｝、｛ｘn-3｝、------- 、｛ｘn-19｝、｛ｘn-20｝、｛ｘn-21｝をクロック周期で出力することになる。
【００２４】
ジンクフィルタはクロックの整数倍の周期で信号を出力するが、本実施例はＮ=８であるので、クロックｆcの周期をＴとして、ＮＴ＝８Ｔの周期で信号を出力する。
【００２５】
第２の回路ブロック１２は、周期８Ｔで出力するために２２個の２入力ＡＮＤ回路１２１をダウンサンプラーとして用いる。例えば信号｛ｘn｝はＡＮＤ回路１２１によってダウンサンプリングされる。ＡＮＤ回路は上記第４の従来例に記述されているものを用いたが、等価回路を図５（ａ）に、そのシンボルを図５（ｂ）に、それぞれ、示す。 ＡＮＤ回路以降の等価回路は、図３、図４に示す物と同じ物は同じ図形で示すので、参照符号は省略する。本実施例の回路は上記の通り超電導単一磁束量子素子からなるものである。ＡＮＤ回路は、２入力の信号ＩＮ１、ＩＮ２が入力した後にクロックが入力し、２入力の磁束量子パルス信号のＡＮＤの演算結果が出力する。従って、それぞれのＡＮＤ回路の２入力磁束量子パルスのうち、１つの入力は第１の回路ブロック１１の出力のうちの１つとし、もう１つの入力は図１中ｆc／８と記したクロックの８分周信号とすれば、上記第２の回路ブロック１２は、周期８Ｔで出力し、出力値は、出力する直前の１クロックにおける、第１の回路ブロック１１の出力値となり、所望のダウンサンプラー動作が得られることになる。
【００２６】
ジンクフィルタの出力は、第２の回路ブロック１２の２２個のＡＮＤ回路１２１の出力｛ｗn｝、｛ｗn-1｝、｛ｗn-2｝、｛ｗn-3｝、------ 、｛ｗn-19｝、｛ｗn-20｝、｛ｗn-21｝に（数３）に示すように係数を掛けた後、その結果を加算した値である。本実施例では（数３）の乗算と加算を、分流器１３２と、２本以上の信号線に伝送している複数の入力磁束量子パルスＩＮ１、ＩＮ２を１つの信号線に合流して出力Ｏを出力する合流器１３３と、２本以上の入力信号線を有する計数器１３１とから構成された第３の回路ブロック１３により実行する。図２は第３の回路ブロック１３の構成を示す。分流器１３２は分流記１１２と同じ構成である。合流器１３３の等価回路およびシンボルを図６（ａ）および（ｂ）に示す。
【００２７】
本実施例の計数器１３１は２分周回路のトグルフリップフロップ（ＴＦＦ）を直列接続したものと、フリップフロップ（ＦＦ）とから構成され、さらに２本以上の入力信号線を有する多入力であることを特徴とする。最下位のトグルフリップフロップに１つの信号を入力すると２0を計数し、最下位から２番目のトグルフリップフロップに１つの磁束量子パルス信号を入力すると２1を計数し、同様に最下位からｎ番目のトグルフリップフロップに１つの磁束量子パルス信号を入力すると２n-1を計数する。従って各トグルフリップフロップに入力信号線を接続して、計数器として多入力とすると共に、１つの入力磁束量子パルス信号を分流して、適当なトグルフリップフロップに磁束量子パルスを入力するようにすれば、入力値に所望の数係数を乗じた値を計数できることになる。すなわち第２の回路ブロック１２から出力した複数の信号線それぞれを１本以上の信号線に分流し、適当なトグルフリップフロップに磁束量子パルスを入力することにより、（数３）に示した数係数の乗算を行うことができる。加算は、上記合流器１３３により第２の回路ブロック１２の出力を合流させた後、上記計数器に入力することにより実行できる。これによりｙiを得、フィルタ動作を得ることができる。
【００２８】
以下、詳細に説明する。入力磁束量子パルス信号はクロックｆcを時間周期として伝送している磁束量子パルスであり、第１の回路ブロック１１の構成要素である分流器１１２に入力する。分流器１１２の等価回路およびシンボルを図４（ａ）および（ｂ）に示す。図４（ａ）に示すように、分流器１１２は直流バイアス電流源ＢＳとジョセフソン接合ＪＪとインダクタＬから構成される。分流器１１２からは２つの磁束量子パルスが出力し、１つは第１の回路ブロック１１から磁束量子パルス｛ｘn｝を出力する。｛ｘn｝は入力磁束量子パルス信号からクロック遅延のない磁束量子パルスである。もう１つの磁束量子パルスは遅延器１１１に入力する。遅延器１１１の等価回路およびシンボルを図３（ａ）−（ｃ）に示す。遅延器１１１に入力したデータ信号Ｄａｔａは、一旦遅延器１１１に蓄えられ、次のクロックが遅延器１１１に入力した時、遅延器から出力する。すなわち、データ信号は１クロックだけ遅延することになる。遅延器１１１の出力は分流器１１３に入力する。以下、入力信号が分流器１１２に入力した時と同様にして、２つの磁束量子パルスが出力し、１つは第１の回路ブロック１１から磁束量子パルス｛ｘn-1｝を出力する。｛ｘn-1｝は入力磁束量子パルス信号から１クロックだけ遅延したパルスである。もう１つの磁束量子パルスは遅延器１１４に入力する。以下同様にして、第１の回路ブロック１１からは、入力磁束量子パルス信号からクロックの整数倍だけ遅延した複数の磁束量子パルス、すなわち、入力磁束量子パルス信号からクロック遅延のない｛ｘn｝、入力磁束量子パルス信号パルスから１クロックだけ遅延した｛ｘn-1｝、入力磁束量子パルス信号から２クロックだけ遅延した｛ｘn-2｝、入力磁束量子パルス信号から３クロックだけ遅延した｛ｘn-3｝、------ が出力することになる。
【００２９】
第２の回路ブロック１２はＡＮＤ回路と分流器からなる。ＡＮＤ回路の等価回路は図５に示す通りである。
【００３０】
第３の回路ブロック１３は、分流器１３２、合流器１３３および計数器１３１からなる。合流器１３３は、図６（ａ）に示すように直流バイアス電流源ＢＳとジョセフソン接合ＪＪとインダクタＬから構成される。計数器１３１は、２分周回路であるトグルフリップフロップ（ＴＦＦ）を直列接続したものとフリップフロップ（ＦＦ）から構成される。トグルフリップフロップの等価回路を図７（ａ）に、シンボルを図７（ｂ）−（ｄ）に、それぞれ、示す。図７（ｂ）−（ｄ）に示すシンボルは、入出力の位置を異にするだけで、機能は同じである。トグルフリップフロップＴＦＦは入力の一つの磁束量子パルスがＩＮ２に入力する度に、０状態と１状態を繰り返す。すなわち入力ＩＮ２についての２分周回路である。１状態においてＩＮ２に磁束量子パルスが入力すると、出力Ｏ２から１が出力する。また、１状態において入力ＩＮ１に磁束量子パルスが入力すると、出力Ｏ１から１が出力し、さらに０状態へリセットする。従って、入力ＩＮ２に計数する磁束量子パルス信号を入力し、入力ＩＮ１に読み出し磁束量子パルス信号を入力する。同様に、フリップフロップＦＦの等価回路を図８（ａ）に、シンボルを図８（ｂ）−（ｄ）に、それぞれ、示す。図８（ｂ）−（ｄ）に示すシンボルは、入出力の位置を異にするだけで、機能は同じである。０状態において入力磁束量子パルスがＩＮ２に入力すると、１状態へ遷移する。０状態において入力ＩＮ１に磁束量子パルスが入力すると、出力Ｏ１から何も出力されず０状態のままであるが、１状態において入力ＩＮ１に磁束量子パルスが入力すると、出力Ｏ１から１が出力し、０状態へリセットする。従って、入力ＩＮ２に計数する磁束量子パルス信号を入力し、入力ＩＮ１に読み出し磁束量子パルス信号を入力する。これらのトグルフリップフロップＴＦＦの直列接続体とフリップフロップＦＦを用いて計数器１３１を構成することにより、読み出し磁束量子パルス信号により結果を出力した後、計数値が０値へリセットする動作を実現できる。本実施例ではデシメーション因子はＮ＝８であるので、クロック周波数の１／８の周波数で読み出し磁束量子パルス信号を計数器１３１に入力し、クロックの８倍の時間間隔で計数する。この読み出し磁束量子パルス信号の周波数を図１中ｆc／８と記す。尚、読み出し磁束量子パルス信号を入力するために、９個の分流器を用いた。また計数器１３１は、読み出し磁束量子パルス信号により結果を出力した後、計数値が０値へリセットするものである。これより、読み出し磁束量子パルス信号を入力した時、以前のデータは消去されるので、次のクロック周期においても、計数器に入力する磁束量子パルスの数を正しく計数できることになる。
【００３１】
本実施例は、上記第１の従来例のように入力磁束量子パルス信号ｘiの添字に関する和を直接的に２重にとるものではない。本実施例は、第１の回路ブロックにより、計数すべき複数の磁束量子パルス｛ｘj｝、｛ｘj-1｝、｛ｘj-2｝、｛ｘj-3｝、----- 、｛ｘj-19｝、｛ｘj-20｝、｛ｘj-21｝を生成させた後、第３の回路ブロックにより、これらの複数の磁束量子パルスを分流して、（数３）に示した数係数の乗算を行い、さらに合流させることにより加算を行い、これらの磁束量子パルスを計数して（数３）を実行し、出力ｙiを得るものである。従って、トグルフリップフロップ、フリップフロップ、遅延器、分流器、合流器、ＡＮＤ回路という少ない種類の要素回路によって構成でき、かつフィードバック部を含んだ加算を行うこともないので、高速動作にとって好適なジンクフィルタを実現できることになる。
【００３２】
従来、本実施例におけるこれらの乗算および加算は組合せ回路を用いて行った。しかし、組合せ回路のみを用いて構成した乗算器、加算器は回路規模が大きく、従って演算時間が増大するという短所を有し、従って本実施例のような高速動作のためには望ましくないものであった。
【００３３】
第２の実施例
次に、図９−図１４を参照して本発明の第２の実施例を説明する。
【００３４】
本実施例は、第２の回路ブロックであるダウンサンプラー（downsampler）として計数器を用い、第３の回路ブロックである加算器として計数器、分流器、合流器を用い、デシメーション因子Ｎ＝４の３次のジンクフィルタを構成した例である。デシメーション因子がＮ（＝４）であることから、入力磁束量子パルス信号のクロック周期Ｔに対して、周期ＮＴ（＝４Ｔ）により演算結果を出力することになる。
【００３５】
デジタルフィルタの特性は伝達関数によって記述される。デジタルフィルタの一つであるデシメーションフィルタ、またデシメーションフィルタの一つであるジンクフィルタも同様に伝達関数によって記述される。デシメーション因子Ｎ＝４の３次のジンクフィルタの伝達関数Ｈ（ｚ）は、下記のように（数４）と表される。
【００３６】
【数４】
0004181288.tif 000005
【００３７】
上記第３の従来例の縦続接続型は上記（数４）を変形して得られる（数５）を基に、ブロック回路を構成するものである。
【００３８】
【数５】
0004181288.tif 000006
【００３９】
これは、［１／（１−ｚ-1）］によって表される負帰還をかけて加算するブロックがｋ＝３個、因子Ｎ＝４のダウンサンプラーのブロックが１個、［１−ｚ-4］によって表される減算器のブロックがｋ＝３個から構成される。縦続接続型はブロック回路の構成が簡潔という長所を有するが、負帰還をかけて加算するために、和の合計がオーバーフローするという問題がある。この対策として、modulo arithmeticが用いられるが、その場合、加算結果を表すビット数を十分大きく取らなければならない。従って、回路規模が増大することになり、配線遅延の増大を招く等、高速動作にとっては不利となる。
【００４０】
本実施例は、これに対して、（数４）を下記（数６）のように変形して得られるブロック回路を構成する。
【００４１】
【数６】
0004181288.tif 000007
【００４２】
ここで、（１＋ｚ-1）3をさらに変形し、（数７）を得る。
【００４３】
【数７】
0004181288.tif 000008
【００４４】
この（数７）によって表される加算器のブロックと因子２のダウンサンプラーのブロックとからブロック要素を構成し、このブロック要素を２段直列接続して構成する。各ブロック要素は、デシメーション因子Ｎ＝２の３次のジンクフィルタとみなすこともでき、各ブロック要素の出力部でダウンサンプリングするので、ジンクフィルタ全体としては、デシメーションを多段に行う多段デシメーション型となる。多段デシメーション型は、最も高いクロック周波数で動作する回路は、初段のブロック要素のみであり、高速で動作する回路の規模が小さいため、回路全体としての高速動作にとって有利となる。ところで、本実施例は、超電導単一磁束量子素子からなるものであり、単一磁束量子を情報担体とし、信号は磁束量子パルスの有無で表される。従来の半導体回路で用いられる、電圧の高レベルと低レベルで論理値の１、０を表す方式とは異なる。従来、超電導単一磁束量子素子回路から多段デシメーション型のジンクフィルタを構成した例はなく、本実施例では、磁束量子パルスという超電導単一磁束量子素子回路に特有の信号方式にとって好適な多段デシメーション型のジンクフィルタの構成を提供するものである。
【００４５】
本実施例のジンクフィルタは、上記の通り、デシメーション因子Ｎ＝２の３次のジンクフィルタの直列接続体であるので、まず、デシメーション因子Ｎ＝２の３次のジンクフィルタの構成を図９を用いて説明する。信号磁束量子パルスを１クロックだけ遅らせる遅延器２１１と、１本の信号線に伝送している磁束量子パルスを２本以上の信号線に分流する分流器２１２とから第１の回路ブロック２１を構成する。これより第１の回路ブロック２１は、入力磁束量子パルス信号からクロックの整数倍だけ遅延した３個の複数個の磁束量子パルス｛ｘn｝、｛ｘn-1｝、｛ｘn-2｝をクロック周期で出力する。
【００４６】
ジンクフィルタはクロックの整数倍の周期で信号を出力するが、本実施例は因子Ｎ＝２であるので、ＮＴ＝２Ｔの周期で信号を出力することになる。第２の回路ブロック２２では、ダウンサンプラーとして計数器を用いる。第１の回路ブロック２１から出力した３つの信号磁束量子パルスを３つの計数器によりそれぞれ計数する。周期２Ｔで出力するために３つの計数器における計数値の最大値はいずれも２である。従って３つの計数器はそれぞれトグルフリップフロップ１個とフリップフロップ１個から構成する。３つの計数器は周期２Ｔで計数結果を出力するが、出力後は計数値が０値へリセットする破壊読出しである。このため、誤動作が生じた場合にも、次のクロック周期ではその影響はなく、誤動作に強い構成となる。３つの計数器は、（数７）における（１＋ｚ-1）、（ｚ-1＋ｚ-2）、（ｚ-2＋ｚ-3）に対応した値をそれぞれ出力することになる。
【００４７】
デシメーション因子Ｎ＝２の３次のジンクフィルタの出力は、第２の回路ブロック２２の３個の計数器の出力に（数７）に示す数係数を掛けた後、その結果を加算した値である。本実施例では本発明の第１の実施例と同様に、分流器と、２本以上の信号線に伝送している複数の磁束量子パルスを１つの信号線に合流する合流器と、２本以上の入力信号線を有する計数器２３１とから第３の回路ブロック２３を構成して、（数７）に示す乗算と加算を行う。計数器２３１は２分周回路のトグルフリップフロップ（ＴＦＦ）を３個直列接続したものと、フリップフロップ（ＦＦ）とから構成され、さらに３本の入力信号線を有する多入力である。最下位のトグルフリップフロップに１つの磁束量子パルス信号を入力すると２0を計数し、最下位から２番目のトグルフリップフロップに１つの磁束量子パルス信号を入力すると２1を計数し、最下位から３番目のトグルフリップフロップに１つの磁束量子パルス信号を入力すると２2を計数する。従って各トグルフリップフロップに入力信号線を接続して、計数器として多入力とすると共に、第２の回路ブロックの出力を適当なトグルフリップフロップに入力するようにすれば、入力値に所望の数係数を乗じた値を計数できることになる。すなわち第２の回路ブロック２２から出力した複数の信号線それぞれを適当なトグルフリップフロップに磁束量子パルスを入力することにより、（数７）に示した数係数の乗算を行うことができる。加算は、上記合流器により合流させた後、上記計数器に入力することにより実行できる。これよりデシメーション因子Ｎ＝２の３次のジンクフィルタ動作を得ることができる。
【００４８】
上述したデシメーション因子Ｎ＝２の３次のジンクフィルタを２個直列接続することによりデシメーション因子Ｎ＝４の３次のジンクフィルタを構成することができる。これを図１０、図１１に示すが、これは、第１の実施例と同様二つに分割して表示したものである。前段のジンクフィルタ２４の第３の回路ブロックの出力は４ビットの信号ＯＵＴ0−ＯＵＴ3であるが、これら４つの各ビットの信号をそれぞれ後段のジンクフィルタ２５の第１の回路ブロックのＯＵＴ0−ＯＵＴ3に入力する。後段のジンクフィルタ２５の第２の回路ブロックの出力は、第３の回路ブロックを構成する計数器２５１に入力し、（数６）で表されるデシメーション因子Ｎ＝４の３次のジンクフィルタ動作が得られる。
【００４９】
尚、本実施例では、回路規模を小さくするため、後段のジンクフィルタ２５の第３の回路ブロックは１個の計数器から構成したが、前段のジンクフィルタ２４の出力である４ビットの信号それぞれを４つの計数器により計数し、これら４つの計数結果をさらに１個の計数器を用いて計数しても同様のジンクフィルタ動作が得られることになる。
【００５０】
また、本実施例のデシメーション因子Ｎ＝４の３次のジンクフィルタは、図９に示したデシメーション因子Ｎ＝２の３次のジンクフィルタを２個直列接続したものであるが、本発明の第１の実施例の図１に示したジンクフィルタを簡単化して図１２に示すようにデシメーション因子Ｎ＝２の３次のジンクフィルタを構成し、これを２個直列接続しても、図１３、図１４に示すように、デシメーション因子Ｎ＝４の３次のジンクフィルタを得ることができる。すなわち、この場合には、遅延器と分流器とから第１の回路ブロック４１が構成され、ＡＮＤ回路と分流器とから第２の回路ブロック４２が構成され、分流器と合流器と計数器とから第３の回路ブロック４３が構成されることになる。
【００５１】
図１２に示したデシメーション因子Ｎ＝２の３次のジンクフィルタを２個直列接続することによりデシメーション因子Ｎ＝４の３次のジンクフィルタを構成した例を図１３、図１４に示すが、これは、第１の実施例と同様二つに分割して表示したものである。前段のジンクフィルタ４４の第３の回路ブロックの出力は４ビットの信号ＯＵＴ0−ＯＵＴ3であるが、これら４つの各ビットの信号をそれぞれ後段のジンクフィルタ４５の第１の回路ブロックのＯＵＴ0−ＯＵＴ3に入力する。後段のジンクフィルタ４５の第２の回路ブロックの出力は、第３の回路ブロックを構成する計数器４５１に入力し、（数６）で表されるデシメーション因子Ｎ＝４の３次のジンクフィルタ動作が得られる。
【００５２】
第３の実施例
次に、図１５ないし図１９を用いて本発明の第３の実施例を説明する。本実施例はデシメーション因子Ｎ＝８の３次のジンクフィルタを構成した例であり、上記第２の実施例において、第３の回路ブロックである加算器を計数器と組合せ回路を併用して構成した例である。
【００５３】
組合せ回路のみを用いて加算器を構成すると回路規模が大きく、従って演算時間が増大し、高速動作のためには望ましくないために、上記、本発明の第１または第２の実施例では、加算器を計数器から構成した。しかし、一方、計数器には、計数器に入力する磁束量子パルス信号のパルス数が多くなり、パルスが近接して、その時間間隔が計数器の時間分解能よりも小さくなると、計数器が誤動作するという問題がある。そこで本実施例では、計数器と組合せ回路を併用して加算器を構成し、組合せ回路により計数器に入力する磁束量子パルス信号のパルス数を減らし、パルスの時間間隔が計数器の時間分解能よりも大きくなるようにする。但し、組合せ回路を用いることにより、出力は信号磁束量子パルスが入力されてから数クロック後に遅れて現れることになる。
【００５４】
デシメーション因子Ｎ＝８の３次のジンクフィルタの伝達関数Ｈ（ｚ）は、（数８）のように表される。
【００５５】
【数８】
0004181288.tif 000009
【００５６】
本実施例は、上述した第２の実施例と同様に、（数８）を変形して、（数９）を得、これから、さらに（数１０）を得る。
【００５７】
【数９】
0004181288.tif 000010
【００５８】
【数１０】
0004181288.tif 000011
【００５９】
この（数１０）によって表されるブロック要素を３段直列接続して構成するものであり、多段デシメーション型である。このブロック要素は本発明の第２の実施例と同様に、デシメーション因子Ｎ＝２の３次のジンクフィルタである。多段デシメーション型であるので、最も高いクロック周波数で動作する回路は、初段のブロック要素のみであり、高速で動作する回路の規模が小さいため、回路全体としての高速動作にとって有利である。
【００６０】
本実施例のジンクフィルタは、上記の通り、デシメーション因子Ｎ＝２の３次のジンクフィルタの直列接続体であるので、まず、デシメーション因子Ｎ＝２の３次のジンクフィルタの構成を図１５を用いて説明する。第１の回路ブロック３１と第２の回路ブロック３２は、図９に示した本発明の第２の実施例の第１の回路ブロック２１と第２の回路ブロック２２と同様である。第２の回路ブロック３２を構成する３つの計数器は、（数１０）における（１＋ｚ-1）、（ｚ-1＋ｚ-2）、（ｚ-2＋ｚ-3）に対応した値をそれぞれ出力する。
【００６１】
デシメーション因子Ｎ＝２の３次のジンクフィルタの出力は、第２の回路ブロック３２の３個の計数器の出力に（数１０）に示す数係数を掛けた後、その結果を加算した値である。本実施例では組合せ回路を用いて第３の回路ブロック３３を構成して、（数１０）に示す乗算と加算を行う。組合せ回路として半加算器（Half Adder：ＨＡ）とＯＲ回路を用いるが、さらに、順序回路として遅延器も用いる。半加算器はＡＮＤ回路とＸＯＲ（排他的論理和）回路から構成される。超電導単一磁束量子素子回路では、ＡＮＤ回路、ＯＲ回路、ＸＯＲ回路等の組合せ回路は、１クロックで１回の演算を行うのみである。第３の回路ブロック３３ではクロックのタイミングを調整するために遅延器を用いる。第３の回路ブロック３３において乗算と加算を行うために４クロックを要する。しかし、計数器を用いて加算を行う時のように、１クロックの間に複数の磁束量子パルスが連続して入力し、２つのパルスが近接して伝送することはないので、２つのパルス間隔によってクロック時間が律速されることはない。従って、第３の回路ブロック３３の出力が得られるのは、磁束量子パルス信号が入力されてから４クロック時間が経った後と遅れるが、加算器によってクロック周波数の上限が制限されることはなく、高速のクロックで動作できるデシメーション因子Ｎ＝２の３次のジンクフィルタが得られることになる。
【００６２】
本実施例のデシメーション因子Ｎ＝８の３次のジンクフィルタは、上記の通り、デシメーション因子Ｎ＝２の３次のジンクフィルタを直列接続したものであり、図１６に構成を示す。但し合流器のシンボルは省略し、全て黒丸で表示した。図１６中、３４１および３５１ないし３５４および３６１ないし３６７は図１５のデシメーション因子Ｎ＝２の３次のジンクフィルタである。
【００６３】
１段目のジンクフィルタ３４は、第１の回路ブロックはクロックｆcで動作し、第２および第３の回路ブロックはクロックｆc／２で動作する。第３の回路ブロックの出力は４ビットの信号であるが、これら４ビットの信号をそれぞれ２段目のジンクフィルタ３５の第１の回路ブロックに入力する。
【００６４】
２段目のジンクフィルタ３５は、デシメーション因子Ｎ＝２の３次のジンクフィルタ３５１ないし３５４と組合せ回路３５５および３５６と計数器３５７からなる。デシメーション因子Ｎ＝２の３次のジンクフィルタ３５１ないし３５４の第１の回路ブロックはクロックｆc／２で動作し、第２および第３の回路ブロックはクロックｆc／４で動作する。また、組合せ回路３５５および３５６と計数器３５７はクロックｆc／４で動作する。２段目のジンクフィルタ３５の第２の回路ブロックの出力は、加算器に入力する。加算器は組合せ回路と計数器３５７から構成される。組合せ回路はデシメーション因子Ｎ＝２の３次のジンクフィルタ３５１ないし３５４の第３の回路ブロックと組合せ回路３５５および３５６から構成される。
【００６５】
組合せ回路３５５および３５６の構成およびシンボルを図１７（ａ）および（ｂ）に、計数器３５７の構成およびシンボルを図１８（ａ）および（ｂ）に、それぞれ、示す。計数器に入力する磁束量子パルス信号のパルスの数が多くなると、パルスが近接して、その時間間隔が計数器の時間分解能よりも小さくなり、計数器の誤動作を引き起こす。従って、組合せ回路を用いて計数器に入力する信号列の数を減らし、パルスの時間間隔を十分大きく取れるようにする。但し、組合せ回路を用いることにより、出力は入力磁束量子パルス信号が入力されてから数クロック後に遅れて現れることになる。２段目のジンクフィルタ３５の第３の回路ブロックの出力は７ビットの信号であるが、これら７つの各ビットの信号をそれぞれ３段目のジンクフィルタ３６の第１の回路ブロックに入力する。
【００６６】
３段目のジンクフィルタ３６は、デシメーション因子Ｎ＝２の３次のジンクフィルタ３６１ないし３６７と計数器３６８からなる。デシメーション因子Ｎ＝２の３次のジンクフィルタ３６１ないし３６７の第１の回路ブロックはクロックｆc／４で動作し、第２および第３の回路ブロックはクロックｆc／８で動作する。また、計数器３６８はクロックｆc／８で動作する。３段目のジンクフィルタ３６の第２の回路ブロックの出力は、加算器に入力する。加算器は組合せ回路と計数器３６８から構成される。組合せ回路はデシメーション因子Ｎ＝２の３次のジンクフィルタ３６１ないし３６７の第３の回路ブロックから構成される。
【００６７】
計数器３６８のおよびシンボルを図１９（ａ）および（ｂ）に、それぞれ、示す。計数器３６８は１０ビットの信号を出力し、これより、式（９）で表されるデシメーション因子Ｎ＝８の３次のジンクフィルタ動作が得られることになる。
【００６８】
なお、本発明で採用することができる要素回路は、上述した実施例に限られるものではなく、要は、磁束量子パルスを扱うのに好都合なものであれば、任意にものが採用できることは言うまでもない。
【００６９】
【発明の効果】
以上説明したように、本発明のジンクフィルタは、磁束量子パルスを信号担体とし、少ない種類の要素回路によって構成され、かつフィードバック部を含んだ加算を必要としないから、高速動作にとって好適なジンクフィルタが実現できる。また本発明のジンクフィルタは、容易にカスケード接続できるので、磁束量子パルスを信号担体とする超電導単一磁束量子素子回路に好適な多段デシメーション型のジンクフィルタが実現できることになる。
【図面の簡単な説明】
【図１】第１の実施例のデシメーション因子Ｎ＝８の３次のジンクフィルタの全体構成の一部を示す図。
【図２】第１の実施例のデシメーション因子Ｎ＝８の３次のジンクフィルタの全体構成の残りの部分を示す図。
【図３】（ａ）および（ｂ）、（ｃ）は第１の実施例の遅延器の等価回路およびシンボルを示す図。
【図４】（ａ）および（ｂ）は第１の実施例の分流器の等価回路およびシンボルを示す図。
【図５】（ａ）および（ｂ）は第１の実施例のＡＮＤ回路の等価回路およびシンボルを示す図。
【図６】（ａ）および（ｂ）は第１の実施例の合流器の等価回路およびシンボルを示す図。
【図７】（ａ）および（ｂ）−（ｄ）は第１の実施例のトグルフリップフロップの等価回路およびシンボルを示す図。
【図８】（ａ）および（ｂ）−（ｄ）は第１の実施例のフリップフロップの等価回路およびシンボルを示す図。
【図９】第２の実施例のデシメーション因子Ｎ＝２の３次のジンクフィルタの全体構成を示す図。
【図１０】第２の実施例のデシメーション因子Ｎ＝４の３次のジンクフィルタの全体構成の一部を示す図。
【図１１】第２の実施例のデシメーション因子Ｎ＝４の３次のジンクフィルタの全体構成の残りの部分を示す図。
【図１２】第３の実施例のデシメーション因子Ｎ＝２の３次のジンクフィルタの全体構成を示す図。
【図１３】第３の実施例のデシメーション因子Ｎ＝８の３次のジンクフィルタの全体構成の一部を示す図。
【図１４】第３の実施例のデシメーション因子Ｎ＝８の３次のジンクフィルタの全体構成の残りの部分を示す図。
【図１５】第３の実施例のデシメーション因子Ｎ＝２の３次のジンクフィルタの構成を示す図。
【図１６】図１５に示すデシメーション因子Ｎ＝２の３次のジンクフィルタを直列接続して構成した第３の実施例のデシメーション因子Ｎ＝８の３次のジンクフィルタの構成を示す図。
【図１７】（ａ）および（ｂ）は第３の実施例の組合せ回路の構成およびシンボルを示す図。
【図１８】（ａ）および（ｂ）は第３の実施例の計数器の構成およびシンボルを示す図。
【図１９】（ａ）および（ｂ）は第３の実施例の他の計数器の構成およびシンボルを示す図。
【符号の説明】
１１、２１、３１、４１：第１の回路ブロック、１２、２２、３２、４２：第２の回路ブロック、１３、２３、３３、４３：第３の回路ブロック、１１１、１１４：遅延器、１１２、１１３：分流器、１３１、２３１、２５１、３５７、３６８：計数器、２４：前段のジンクフィルタ、２５：後段のジンクフィルタ、３：１段目のジンクフィルタ、３５：２段目のジンクフィルタ、３６：３段目のジンクフィルタ、３４１、３５１、３５２、３５３、３５４、３６１、３６２、３６３、３６４、３６５、３６６、３６７：デシメーション因子Ｎ＝２の３次のジンクフィルタ、３５５、３５６：組合せ回路、ＪＪ：ジョセフソン結合、ＢＳ：直流バイアス電流源、Ｌ：超電導配線のインダクタ、ＧＮ：グランド。
【図１】
0004181288.tif 000012
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0004181288.tif 000028
【図１８】
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【図１９】
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