(57)【特許請求の範囲】
【請求項１】
メモリの円環状アドレスバッファのアドレスを生成する装置であって、
現在アドレスＡ、アドレスオフセットＭ、バッファ長の値Ｌおよび制御信号を受信する入力と、
前記Ａ，Ｍ，Ｌおよび前記制御信号に応じて、前記メモリの位置に対するメモリアドレスを計算するように構成された論理とを含み、
前記制御信号は、暗示下限アドレス境界Ｘを有し、Ｘから（Ｘ＋Ｌ）までのアドレスを含む第１の円環状バッファ、又は暗示上限アドレス境界Ｙを有し、Ｙから（Ｙ−Ｌ）までのアドレスを含む第２の円環状バッファを選択し、
前記制御信号が前記第１の円環状バッファを選択したときには前記メモリアドレスは前記第１の円環状バッファ内で、前記現在アドレスＡと前記アドレスオフセットＭとの和に対応し、
前記制御信号が前記第２の円環状バッファを選択したときには、前記メモリアドレスは前記第２の円環状バッファ内で、前記現在アドレスＡと前記アドレスオフセットＭとの和に対応し、
前記論理が、
和Ａ＋Ｍに等しい第１の出力をキャリーアウト信号を供なって生成する第１の加算器と、
前記Ｍの符号が正数である時に第１のラップアドレス和（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）＋（Ｌ＋１）に等しい第２の出力を、キャリーアウト信号を供なって生成する第２の加算器と、
前記第１および第２の加算器からの前記キャリーアウト信号に応じて前記第１の出力または前記第２の出力を選択する選択論理とを含むことを特徴とする装置。
【請求項２】
請求項１に記載の装置において、
前記Ｌは、２進数で表した時にビット位置Ｎに先頭の１を有する値であり、前記暗示下限アドレス境界Ｘが前記現在アドレスＡの低位のＮビットを０で置換することによって計算され、前記暗示上限アドレス境界Ｙが前記現在アドレスＡの低位のＮビットを１で置換することによって計算されることを特徴とする装置。
【請求項３】
請求項１に記載の装置において、
前記入力が、前記Ａ、ＭおよびＬを格納するレジスタを含むことを特徴とする装置。
【請求項４】
請求項１に記載の装置において、
前記入力が、前記Ａ、Ｍ、Ｌおよび前記制御信号を格納するレジスタ含むことを特徴とする装置。
【請求項５】
請求項２に記載の装置において、
前記第１の加算器は、
前記ビット位置Ｎに、第１の出力をキャリーアウト信号を供なって、
前記第２の加算器は、
第２の出力を、前記ビット位置Ｎに、キャリーアウト信号を供なって、
前記選択論理は、
前記第１および第２の加算器からの前記キャリーアウト信号を含む前記制御信号に応じて、前記第１の出力または前記第２の出力を選択することを特徴とする装置。
【請求項６】
請求項５に記載の装置において、
前記選択論理が、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウト信号も前記第２の加算器からの前記キャリーアウト信号も１でない場合、または、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器からの前記キャリーアウト信号が１である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウト信号が０である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器および前記第２の加算器の両方からの前記キャリーアウト信号が１である場合に、
前記第１の加算器の出力を選択し、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器または前記第２の加算器の少なくとも１つからの前記キャリーアウト信号が１である場合、または、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器からの前記キャリーアウト信号が０である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウト信号が１である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器または前記第２の加算器の少なくとも１つからの前記キャリーアウト信号が０である場合に、
前記第２の加算器の出力を選択するように構成されることを特徴とする装置。
【請求項７】
集積回路であって、
プロセッサと、
現在アドレスＡ、アドレスオフセットＭ、バッファ長の値Ｌを格納する、前記プロセッサに結合されたレジスタと、
加算器と、
メモリと、
前記プロセッサに結合され、暗示下限アドレス境界Ｘを有し、Ｘから（Ｘ＋Ｌ）までのアドレスを含む前記メモリの第１の円環状バッファ、又は暗示上限アドレス境界Ｙを有し、Ｙから（Ｙ−Ｌ）までのアドレスを含む前記メモリの第２の円環状バッファに対するアドレスを生成するアドレス生成器とを含み、
前記アドレス生成器は、
前記Ａ，ＭおよびＬに応じて、および、前記第１の円環状バッファ又は前記第２の円環状バッファのいずれか一方を選択する制御信号に応じて、前記メモリの位置に対するメモリアドレスを計算し、
前記制御信号が前記第１の円環状バッファを選択したときには、前記メモリアドレスは前記第１の円環状バッファ内で前記現在アドレスＡと前記アドレスオフセットＭとの和に対応し、
前記制御信号が前記第２の円環状バッファを選択したときには、前記メモリアドレスは前第２の円環状バッファ内で前記現在アドレスＡと前記アドレスオフセットＭとの和に対応し、
前記アドレス生成器が、
和Ａ＋Ｍに等しい第１の出力をキャリーアウト信号を供なって生成する第１の加算器と、
前記Ｍの符号が正数である時に第１のラップアドレス和（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）＋（Ｌ＋１）に等しい第２の出力を、キャリーアウト信号を供なって生成する第２の加算器と、
前記第１および第２の加算器からの前記キャリーアウト信号に応じて前記第１の出力または前記第２の出力を選択する選択論理とを含むことを特徴とする集積回路。
【請求項８】
請求項７に記載の集積回路において、
前記Ｌは、２進数で表した時にビット位置Ｎに先頭の１を有する値であり、前記暗示下限アドレス境界Ｘが前記現在アドレスＡの低位のＮビットを０で置換することによって計算され、前記暗示上限アドレス境界Ｙが前記現在アドレスＡの低位のＮビットを１で置換することによって計算されることを特徴とする集積回路。
【請求項９】
請求項７に記載の集積回路において、
前記プロセッサが、デコーダを含み、命令に応じて、前記レジスタに前記値Ａ、ＭおよびＬを格納することを特徴とする集積回路。
【請求項１０】
請求項７に記載の集積回路において、
前記値Ｍおよび前記制御信号が前記レジスタの単一のレジスタに格納されることを特徴とする集積回路。
【請求項１１】
請求項８に記載の集積回路において、
前記第１の加算器は、
前記ビット位置Ｎにおいて、第１の出力をキャリーアウト信号を供なって、
前記第２の加算器は、
第２の出力を、前記ビット位置Ｎにおいて、キャリーアウト信号を供なって、
前記選択論理は、
前記第１および第２の加算器からの前記キャリーアウト信号を含む前記制御信号に応じて、前記第１の出力または前記第２の出力を選択することを特徴とする集積回路。
【請求項１２】
請求項１１に記載の集積回路において、
前記選択論理が、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウト信号も前記第２の加算器からの前記キャリーアウトも１でない場合、または、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器からの前記キャリーアウト信号が１である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウト信号が０である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器および前記第２の加算器の両方からの前記キャリーアウト信号が１である場合に、
前記第１の加算器の出力を選択し、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器または前記第２の加算器の少なくとも１つからの前記キャリーアウト信号が１である場合、または、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器からの前記キャリーアウト信号が０である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウト信号が１である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器または前記第２の加算器の少なくとも１つからの前記キャリーアウト信号が０である場合に、
前記第２の加算器の出力を選択するように構成されることを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリアドレッシングに係り、特に、デジタル信号プロセッサなどのデジタル・システムで使用される円環状バッファのアドレッシングに関する。
【０００２】
【従来の技術】
モジュロアドレッシングとも呼ばれるサーキュラアドレッシングは、デジタル信号処理および他のデータ処理アプリケーションでよく使用される。サーキュラアドレッシングが適用される円環状バッファにおいては、そのバッファに１つのアドレス範囲が割当てられる。円環状バッファのアドレスを生成する際に、オフセット値が現在アドレスを増分し、次のアドレスを生成する。現在アドレスとオフセット値の合計が割当てられたアドレス範囲外のアドレスを示す場合には、次のアドレスは円環状バッファの反対の境界にラップアラウンドする。
【０００３】
従来技術では、円環状バッファのアドレスを生成する種々の提案がなされている。サーキュラアドレッシングを実行する通常の方法では、割当てられたアドレス範囲の上限および下限境界を設定する２つの明示パラメータを規定する。この方法では、ユーザは利用可能なメモリの無制限の位置にバッファを規定できる柔軟性を有する。しかし、この方法だと、境界を記憶するレジスタや、次のアドレスを計算する比較的複雑な論理が必要になる。アドレス生成は特定の設計のクリティカルパスにあるので、必要とされるパラメータの数を減らし、論理を単純化することが望ましい。
【０００４】
円環状バッファのアドレス生成に関する別の提案がレスゲン（Roesgen）による発明の米国特許第４，８００，５２４号に記載されている。レスゲン特許の提案においては、バッファは、単一のバッファ長パラメータおよび円環状バッファの現在アドレスによって規定される。円環状バッファの下限境界は、現在アドレスの低位のNビットをゼロに置換えることによって、現在アドレスおよびバッファから暗示される。ここで、Nは、バッファ長を２進法で表した時に先頭の（１番左）1があるビット位置である。円環状バッファの上限境界は、暗示下限境界プラスバッファ長として規定される。この方法は、上限および下限境界を設定する明示パラメータを必要とする方法より簡単に実行できる。しかし、利用可能な境界の組に制限があるため、メモリ使用状況が効率的でない。
【０００５】
サーキュラアドレス生成に関する別の提案が、従来技術として、レーン（Lane）による発明の米国特許第４，２０２，０３５号、テーバー（Taber）による発明の米国特許第４，８０９，１５６号、キャザーウッド（Catherwood）らによる発明の米国特許第５，２４９，１４８号、およびシュリダール（Shridhar）らによる米国特許第５，３８１，３６０号に記載されている。
【０００６】
【発明が解決しようとする課題】
サーキュラアドレッシングに頼るデジタル信号処理アプリケーションが複雑化するにつれて、柔軟性を改善し、上記アプリケーション用のアドレス生成器のコストを削減する必要性が増大してきている。
【０００７】
【課題を解決するための手段】
本発明によれば、メモリに円環状アドレスバッファのアドレスを生成する装置が提供され、この装置においては、円環状バッファの上限境界が現在アドレスから暗示される。この提案を、単独で、そして暗示下限境界に頼る円環状バッファとの併用で適用すれば、メモリ使用状況、および集積回路や処理システムの円環状バッファ設計における柔軟性が改善できる。
【０００８】
本発明によるアドレス生成器の１つの実施形態は、現在アドレスA、アドレスオフセットM、バッファ長L、および制御信号を受信する入力と、メモリ内の場所を示す第１のメモリアドレスおよび第２のメモリアドレスを、A、M、およびLに応じて計算するように構成された論理とを含む。第１および第２のメモリアドレスの１つが、制御信号に応じて提供される。前記第１のメモリアドレスが、アドレス境界Ｘを有し、Ｘから（Ｘ＋Ｌ）までのアドレスを含む第１の円環状バッファの前記現在アドレスＡと前記アドレスオフセットＭの和と一致し、前記第２のメモリアドレスが、アドレス境界Ｙを有し、Ｙから（Ｙ―Ｌ）までのアドレスを含む第２の円環状バッファの前記現在アドレスＡと前記アドレスオフセットＭの和と一致する。
【０００９】
バッファ長Ｌは、２進数で表した時にビット位置Ｎに先頭の１を有する値である。暗示下限アドレス境界Ｘが前記現在アドレスＡの低位のＮビットを０で置換することによって計算される。暗示上限アドレス境界Ｙが前記現在アドレスＡの低位のＮビットを１で置換することによって計算される。
各種の実施形態において、前記入力はＡ、ＭおよびＬを格納するレジスタを含む。制御信号も１つのレジスタに格納できるし、オフセット値Ｍなどの他のパラメータの１つと共有されるレジスタ内に格納することもできる。
【００１０】
１つの実施形態では、アドレス生成器が使用する論理は、キャリーアウト信号によって和Ａ＋Ｍに等しい第１の出力を生成する第１の加算器と、前記Ｍの符号が正数である時に第１のラップアドレス和（Ａ＋Ｍ）−（Ｌ＋１）に等しいか、または前記Ｍの符号が負数である時に第２のラップアドレス和（Ａ＋Ｍ）＋（Ｌ＋１）に等しい第２の出力を、キャリーアウト信号によって生成する第２の加算器とを含む。選択論理は、前記第１および第２の加算器からの前記キャリーアウト信号に応じて前記第１の出力または前記第２の出力を選択する。１つの好適な実施形態では、前記第１および第２の加算器は、暗示下限アドレス境界を有する円環状バッファと、暗示上限アドレス境界を有する円環状バッファとに使用される共有論理である。
【００１１】
さらに別の実施形態では、Ｌがビット位置Ｎに先頭の１を有し、暗示下限アドレス境界Ｘが前記現在アドレスＡの低位のＮビットを０で置換することによって計算され、暗示上限アドレス境界Ｙが前記現在アドレスＡの低位のＮビットを１で置換することによって計算される。第１および第２の加算器は複数のビット位置に対してキャリーアウト信号を生成し、セレクタはＬに反応して、この論理において使用される加算器にＮ番目のビット位置からのキャリーアウト信号を提供する。したがって、この実施形態では、選択論理は前記第１および第２の加算器のＮ番目のビット位置からの前記キャリーアウト信号に応じて、前記第１の出力または前記第２の出力を選択するように動作可能である。
【００１２】
暗示下限アドレス境界および暗示上限アドレス境界の両方が使用される実施形態では、選択論理が、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウトも前記第２の加算器からの前記キャリーアウトも１でない場合、または、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器からの前記キャリーアウトが１である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウトが０である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器および前記第２の加算器の両方からの前記キャリーアウトが１である場合に、
前記第１の加算器の出力を選択し、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器または前記第２の加算器の少なくとも１つからの前記キャリーアウトが１である場合、または、
前記制御信号が前記第１のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器からの前記キャリーアウトが０である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウトが１である場合、または、
前記制御信号が前記第２のメモリアドレスに対して設定され、前記アドレスオフセットが負数であり、前記第１の加算器または前記第２の加算器の少なくとも１つからの前記キャリーアウトが０である場合に、
前記第２の加算器の出力を選択するように構成される。
【００１３】
暗示上限アドレス境界だけが使用される実施形態では、選択論理は、
前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウトが０である場合、または、
前記アドレスオフセットが負数であり、前記第１の加算器および前記第２の加算器の両方からの前記キャリーアウトが１である場合に、前記第１の加算器の出力を選択し、
前記アドレスオフセットが正数であり、前記第１の加算器からの前記キャリーアウトが１である場合、または、
前記アドレスオフセットが負数であり、前記第１の加算器または前記第２の加算器の少なくとも１つからの前記キャリーアウトが０である場合に、前記第２の加算器の出力を選択するよう構成される。
【００１４】
本発明は、プロセッサコアと、現在アドレスＡ、オフセット値Ｍおよびバッファ長Ｌを格納するレジスタファイルと、メモリと、前記メモリのアドレス生成器とを含む集積回路によっても具現化される。本発明による実施形態では、上述のように、アドレス生成器は、暗示上限アドレス境界だけを使用するか、または暗示上限アドレス境界と暗示下限アドレス境界との組合せを使用するように構成される。
本発明の別の態様および利点については、図を参照して以下で説明する。
【００１５】
【発明の実施の形態】
図１から６について、本発明の実施形態を詳細に説明する。
図１は、本発明のアドレス生成器を備えた集積回路プロセッサの簡略図である。集積回路装置１０は、プログラムメモリ１１、データメモリ１４、およびプロセッサコア１２を含み、プロセッサコア１２は、データメモリアドレスのための円環状アドレス生成器１５、円環状バッファプログラムレジスタを含むレジスタファイル１３、および、命令解読器、ALUなど他の論理素子を含む。本発明による円環状アドレス生成器１５は、（L＋１）の長さを有し、暗示上限境界あるいは結合暗示上下限境界に準拠可能な選択可能境界ベースを有する、データメモリ１４のバッファを管理する。
【００１６】
例えば、プロセッサ１２はプログラムメモリ１１からの命令を実行する。命令には直接アドレス命令および間接アドレス命令が含まれる。間接アドレス命令はレジスタファイル１３の円環状バッファプログラムレジスタに依存する。１つの実施形態には、４組の円環状バッファプログラムレジスタがあり、それぞれが、現在アドレスAを格納する第１のレジスタ、オフセット値Mを格納する第２のレジスタ、およびバッファ長の値Lを格納する第３のレジスタを含む。上限および下限アドレス境界の両方をサポートするこの実施形態では、各アクセスにおいて、上限アドレス境界バッファと下限アドレス境界バッファのどちらが使用されているかを示す上限／下限制御信号が提供される。上限／下限制御信号を、サーキュラアドレッシングを使用する命令の一部として、または、オフセット値Mがレジスタの低次ビットのみを使用する値に限定される時には、オフセット値Mを格納するレジスタの高ビットとして独立に提供しても良い。
【００１７】
例えば、命令“ｌｄｘ１，aｒ２，ｍ２”はプロセッサコア１２の解読器に解釈され、レジスタファイルのレジスタｘ１にメモリデータがロードされる。このメモリデータは、１組の円環状バッファプログラムレジスタの現在アドレスAを格納しているレジスタaｒ２が指定するアドレスから、この円環状バッファプログラムレジスタのレジスタｍ２に格納されているオフセット値Mに増分されて取出される。この円環状バッファプログラムレジスタのバッファ長の値Lを格納するレジスタl２は、プロセッサ１２により事前に構成されるか、別の方法で構成される。１つの実施形態で、１６ビットアドレスのバッファ長の値Lを１６進法のｆｆｆｆに設定した場合には、対応する組の円環状バッファプログラムレジスタのレジスタを指定する間接アドレス命令に応じて、リニアアドレッシングが使用される。
【００１８】
図２（ａ）から（ｃ）は、それぞれ、暗示下限アドレス境界、暗示上限アドレス境界、および結合上下限アドレス境界を使用するサーキュラアドレッシングの実施形態を示す。図２（ａ）は従来技術による暗示下限アドレス境界アプローチであり、円環状バッファ１および２を備える。この例では、円環状バッファ１は長さＬ＋１＝１０を有し、そのアロケーションは０ａ００（１６進法）から０ａ０９（１６進法）である。円環状バッファ２の長さＬ＋１を、ユーザが６にしたいと仮定しよう。０ａ０ａ（１６進法）および０ａ０ｆ（１６進法）間のアドレスセットの長さは６に等しいが、このアドレスセットを円環状バッファ２に使用することはできない。なぜなら、このアドレスセットは、下限３が０である暗示下限境界を有するに違いないからである。したがって円環状バッファ２は０ａ１０（１６進法）および０ａ１５（１６進法）間に配置され、０ａ０ａ（１６進法）および０ａ０ｆ（１６進法）間に未使用領域を残してしまう。
【００１９】
図２（ｂ）は、本発明の暗示上限アドレス境界アプローチを示す。円環状バッファ１および２が示れている。この場合には、上限アドレス境界が暗示される。したがって、円環状バッファ１は、長さＬ＋１＝１０を有し、そのアロケーションは０ａ０６（１６進法）から０ａ０ｆ（１６進法）である。この例では、ユーザは長さＬ＋１＝６を有する円環状バッファ２を定義する。最もコンパクトで、バッファ１に最も近いアロケーションは、バッファ２を暗示上限境界ベースによって０ａ１７（１６進法）および０ａ１２（１６進法）間に配置する。これでも、まだ、バッファ１および２間に未使用領域が残ってしまう。
【００２０】
図２（ｃ）には、暗示下限アドレス境界を有する円環状バッファ１、および暗示上限アドレス境界を有する円環状バッファ２が示され、両者間に未使用領域のない構成である。この例では、円環状バッファ１は長さＬ＋１＝１０を有する。０ａ００（１６進法）および０ａ０９（１６進法）間の現在アドレスＡに対して、円環状アドレス生成器は０ａ００（１６進法）から０ａ０９（１６進法）の範囲内に次のアドレスを生成する。この例では、長さＬ＋１＝６の円環状バッファ２は暗示上限アドレス境界０ａ０ｆ（１６進法）を有する。この円環状バッファ２へのアクセスには０ａ０ｆ（１６進法）および０ａ０ａ（１６進法）間の現在アドレスが使用され、円環状アドレス生成器は０ａ０ｆ（１６進法）および０ａ０ａ（１６進法）の範囲内に次のアドレスを生成する。図からわかるように、これら２つの円環状バッファは、両者間に未使用領域が存在しないように構成できる。
【００２１】
暗示下限境界を有するバッファおよび暗示上限アドレス境界を有するバッファのアドレス生成論理を、図３および４を参照して以下で説明する。
暗示下限境界を有するバッファを選択する場合、この暗示下限境界は現在アドレスＡの低位のＮビットに０を挿入することによって決定される。ここで、値Ｎは、バッファ長パラメータＬの先頭の“１”があるビット位置である。この値Ｎは、式２＾（Ｎ−１）＜＝Ｌ＜２＾Ｎによって表すこともできる。この方法に従えば、下限境界は２＾Ｎの任意のマルチプルに設定できる。このバッファの下限境界は、左のＡの高位のＷ−Ｎビットに右の低位のＮビットに０を連結することによって指定される。ここで、Ｗはメモリに使用されるアドレスビットの数である。下限境界が決定されると、長さＬ＋１のバッファの下限境界にＬを加えることによって決定される。つまり、上限境界は左のＡの高位のＷ−Ｎビットに右のＬの低位のＮビットを連結して指定される。
【００２２】
例えば：Ｗ＝１６で、Ｌが００００  ００００  ００１０  １０１１（２進数で１６ビット）、このバッファに対する現在アドレスＡが００１１  １００１  ０１０１  １１１０であるケースを考える。Ｌの先頭の１がビット位置６にあるので、Ｎ＝６である。暗示下限境界は００１１  １００１  ０１００  ００００であり、暗示上限境界は００１１  １００１  ０１１０  １０１１である。
【００２３】
説明の簡略化のため、Ａ、上限境界および下限境界から高位のＷ−Ｎビットを除外し、Ａの低位のＮビットを表すのにＩを、下限境界を表すのに０を、そして上限境界を表すのにＬを使用する。Ｍは、現在アドレスＩと次の目的のアドレスとの間のオフセットである。Ｍは符号の付いた数であり、正数または負数である。
Ｍが正数の場合、円環状アドレス生成器が使用する論理に関して、次の３つの状態が考えられる。（１）Ｉ＋Ｍ＞＝２＾Ｎの場合、（２）Ｉ＋Ｍ＞＝Ｌ＋１の場合、および（３）Ｉ＋Ｍ＜Ｌ＋１の場合である。
【００２４】
Ｍが正数で、Ｉ＋Ｍ＞＝２＾Ｎである状態１の場合。絶対アドレス（Ｉ＋Ｍ）が上限境界Ｌを上回る。次のアドレスを円環状バッファの低位領域にラップさせる必要がある。次の目的のアドレスＩは、絶対アドレス（Ｉ＋Ｍ）からバッファ長（Ｌ＋１）を差し引くことにより計算できる。その式はＩ＋Ｍ−（Ｌ＋１）であり、２の補体系ではＩ＋Ｍ＋（Ｌ＼）に変換される。
【００２５】
Ｍが正数で、Ｉ＋Ｍ＞＝Ｌ＋１である状態２の場合。絶対アドレス（Ｉ＋Ｍ）は、再び上限境界Ｌを上回る。次のアドレスをバッファの低位領域にラップさせる必要がある。次の目的のアドレスＩは、絶対アドレスからバッファ長を差し引くことにより計算できる。その式は状態（１）の場合と同様、Ｉ＋Ｍ−（Ｌ＋１）であり、２の補体系ではＩ＋Ｍ＋（Ｌ＼）となる。
【００２６】
Ｍが正数で、Ｉ＋Ｍ＜Ｌ＋１である状態３の場合。絶対アドレスＩ＋Ｍが上限境界Ｌを上回らない。したがって、次の目的のアドレスＩはＩ＋Ｍに等しい。
ハードウェア実行の際、状態１（Ｉ＋Ｍ＞＝２＾Ｎ）はＩ＋Ｍから生成されるキャリーアウトによって示され、状態２（Ｉ＋Ｍ＞＝Ｌ＋１）はＩ＋Ｍ＋（Ｌ＼）から生成されるキャリーアウトによって示される。状態３はＩ＋Ｍから生成されるキャリーアウトがない場合に示される。
【００２７】
Ｍが負数の場合、円環状アドレス生成器が使用する論理に関して、次の２つの状態が考えられる。（１）Ｉ＋Ｍ＜０の場合、および（２）Ｉ＋Ｍ＞＝０の場合である。
Ｍが負数で、Ｉ＋Ｍ＜０である状態１の場合。絶対アドレス（Ｉ＋Ｍ）は円環状バッファの下限境界０を下回る負数である。次のアドレスを円環状バッファの高位領域にラップさせる必要がある。次の目的のアドレスＩは、絶対アドレス（Ｉ＋Ｍ）にバッファ長Ｌ＋１を加えることにより計算できる。その式はＩ＋Ｍ＋Ｌ＋１である。
【００２８】
Ｍが負数で、Ｉ＋Ｍ＞＝０である状態２の場合。絶対アドレス（Ｉ＋Ｍ）は下限境界０を上回る。したがって、目的のアドレスＩはＩ＋Ｍに等しくなる。
ハードウェア実行の際、Ｍが負数の状態１（Ｉ＋Ｍ＜０）はＩ＋Ｍから生成されるキャリーアウトがないことにより示される。Ｍが負数の状態２（Ｉ＋Ｍ＞＝０）はＩ＋Ｍから生成されるキャリーアウトによって示される。
【００２９】
したがって、暗示下限アドレス境界円環状バッファのハードウェア実行は、図３に示すように論理的に実行される。図３の論理は、第１の加算器２０１および第２の加算器２０２を含む。第１の加算器２０１への入力には、値ＩおよびＭがある。この中で絶対アドレスと呼ばれる第１の加算器２０１の出力が、ライン２０７に供給され、Ｉ＋Ｍに等しい。加算器２０１からのキャリーアウト信号がライン２０６に供給される。第２の加算器２０２への入力には、排他的ＮＯＲゲート２０３の出力および第１の加算器２０１からライン２０７への出力がある。排他的ＮＯＲゲート２０３への入力には、長さの値ＬおよびアドレスオフセットＭの符号ビットがある。第２の加算器２０２は、Ｍの符号ビットをキャリーインとしてライン２１１から受信する。この中でラップアドレスと呼ばれる第２の加算器２０２の出力は、ライン２０９に供給される。マルチプレクサ２１３は、入力として、ライン２０７から絶対アドレスを、ライン２０９からラップアドレスを受信し、次の目的のアドレスをライン２１０へ供給する。計算された絶対アドレスおよびラップアドレスのどちらが出力として供給されるかを示す制御信号が、ライン２１２からマルチプレクサ２１３に供給される。ライン２１２の信号は、マルチプレクサ２１４の出力から供給され、このマルチプレクサ２１４は、ライン２１１からのＭの符号ビットに応じて動作し、Ｍの符号ビットが１（Ｍが負数）である場合と、Ｍの符号ビットが０（Ｍが正数）である場合とに対して論理を選択する。
【００３０】
Ｍの符号ビットが１である場合には、インバータ２０５の出力が制御信号としてライン２１２に供給される。インバータ２０５の入力は、第１の加算器２０１からライン２０６へのキャリーアウト信号である。したがって、Ｍの符号ビットが１の場合、第１の加算器２０１のキャリーアウトが０ならばラップアドレスが選択され、第１の加算器２０１のキャリーアウトが１ならば絶対アドレスが選択される。
【００３１】
Ｍの符号ビットが０である場合には、ＯＲゲート２０４の出力が制御信号としてライン２１２に供給される。ＯＲゲート２０４の入力は、第２の加算器２０２からライン２０８へのキャリーアウト信号と、第１の加算器２０１からライン２０６へのキャリーアウト信号とを含む。したがって、Ｍの符号ビットが０の場合、ライン２０６および２０８のキャリーアウト信号の少なくとも１つが１ならばラップアドレスが選択される。Ｍの符号ビットが０の場合、ライン２０６および２０８のキャリーアウト信号の両方が０ならば絶対アドレスが選択される。
【００３２】
暗示上限境界を有するバッファが選択される場合には、暗示上限境界は、現在アドレスＡの低位のＮビットに１を連結することによって決定される。ここで、Ｎは長さパラメータＬの先頭の“１”があるビット位置である。Ｎは式２＾（Ｎ−１）＜＝Ｌ＜２＾Ｎによっても決定できる。つまり、上限境界は２＾Ｎの任意のマルチプルに設定できる。Ｗビットを含むこのバッファのアドレスＡは、このバッファの上限および下限境界を位置決めするのに使用できる。このバッファの上限境界は、左のＡの高位のＷ−Ｎビットに右の低位のＮビットに１を連結することによって指定される。上限境界が決定されると、下限境界はその上限境界からＬを差し引くことによって決定される。したがって、下限境界は左のＡの高位のＷ−Ｎビットに右の（Ｌ＼）の低位のＮビットを連結して指定される。ここで、Ｌ＼はＬの１の補数である。
【００３３】
例えば：Ｗ＝１６で、Ｌが００００  ００００  ００１０  １０１１（２進数で１６ビット）、このバッファに対する現在アドレスＡが００１１  １００１  ０１０１  １１１０であるケースを考える。この場合Ｎ＝６であり、暗示上限境界は００１１  １００１  ０１１１  １１１１であり、暗示下限境界は００１１１００１  ０１０１  ０１００である。
【００３４】
前述のように説明の簡略化のため、Ａ、上限境界および下限境界から高位のＷ−Ｎビットを除外し、Ａの低位のＮビットを表すのにＩを、上限境界を表すのにＦを、そして下限境界を表すのに（Ｌ＼）を使用する。Ｍは、現在アドレスＩと次の目的のアドレスとの間のオフセットである。Ｍは符号の付いた数であり、正数または負数である。
【００３５】
Ｍが正数の場合、円環状アドレス生成器が使用する論理に関して、次の２つの状態が考えられる。（１）Ｉ＋Ｍ＞＝Ｆ＋１の場合、および（２）Ｉ＋Ｍ＜Ｆ＋１の場合である。
Ｍが正数で、Ｉ＋Ｍ＞＝Ｆ＋１ある状態１の場合。絶対アドレス（Ｉ＋Ｍ）が上限境界（Ｆ、すべて１）を上回る。次のアドレスをバッファの低位領域にラップさせる必要がある。目的の（ラップ）アドレスＩは、絶対アドレスからバッファ長を差し引くことにより計算できる。その式はＩ＋Ｍ−（Ｌ＋１）であり、２の補体系ではＩ＋Ｍ＋（Ｌ＼）に等しい。
Ｍが正数で、Ｉ＋Ｍ＜Ｆ＋１である状態２の場合。絶対アドレス（Ｉ＋Ｍ）は、上限境界Ｆを上回らない。したがって、目的のアドレスＩはＩ＋Ｍに等しい。
【００３６】
ハードウェア実行の際、状態１（Ｉ＋Ｍ＞＝Ｆ＋１）はＩ＋Ｍから生成されるキャリーアウトによって示され、状態２（Ｉ＋Ｍ＞＝Ｌ＋１）はＩ＋Ｍから生成されるキャリーアウトがないことによって示される。
Ｍが負数の場合、円環状アドレス生成器が使用する論理に関して、次の３つの状態が考えられる。（１）Ｉ＋Ｍ＜０の場合、（２）Ｉ＋Ｍ＜（Ｌ＼）０の場合、および（３）Ｉ＋Ｍ＞＝（Ｌ＼）の場合である。
【００３７】
Ｍが負数で、Ｉ＋Ｍ＜０である状態１の場合。絶対アドレス（Ｉ＋Ｍ）は負数であり、円環状バッファの下限境界（Ｌ＼）を下回る。したがって、次の目的のアドレスをバッファの高位領域にラップさせる必要がある。次の目的の（ラップ）アドレスＩは、絶対アドレスにバッファ長を加えることにより計算できる。その式はＩ＋Ｍ＋Ｌ＋１である。
Ｍが負数で、Ｉ＋Ｍ＜（Ｌ＼）である状態２の場合。絶対アドレスは再び円環状バッファの下限境界（Ｌ＼）を下回る。したがって、次の目的の（ラップ）アドレスＩはＩ＋Ｍ＋Ｌ＋１になる。
Ｍが負数で、Ｉ＋Ｍ＞＝（Ｌ＼）である状態３の場合。絶対アドレス（Ｉ＋Ｍ）が下限境界（Ｌ＼）を下回らない。したがって、目的のアドレスＩはＩ＋Ｍに等しい。
【００３８】
ハードウェア実行については、Ｍが負数である状態１（Ｉ＋Ｍ＜０）はＩ＋Ｍから生成されるキャリーアウトが無いことによって示すことができ、Ｍが負数である状態２（Ｉ＋Ｍ＜（Ｌ＼））はＩ＋Ｍ＋Ｌ＋１から生成されるキャリーアウトが無いことによって示すことができる。
【００３９】
したがって、暗示上限アドレス境界円環状バッファのハードウェア実行は、図４に示すように論理的に実行される。図４の論理は、第１の加算器３０１および第２の加算器３０２を含む。第１の加算器３０１への入力には、値ＩおよびＭがある。この中で絶対アドレスと呼ばれる第１の加算器３０１の出力が、ライン３０７に供給され、Ｉ＋Ｍに等しい。加算器３０１からのキャリーアウト信号がライン３０６に供給される。第２の加算器３０２への入力には、排他的ＮＯＲゲート３０３の出力および第１の加算器３０１からライン３０７への出力がある。排他的ＮＯＲゲート３０３への入力には、長さの値ＬおよびアドレスオフセットＭの符号ビットがある。第２の加算器３０２は、Ｍの符号ビットをキャリーインとしてライン３１１から受信する。この中でラップアドレスと呼ばれる第２の加算器３０２の出力は、ライン３０９に供給される。マルチプレクサ３１３は、入力として、ライン３０７から絶対アドレスを、ライン３０９からラップアドレスを受信し、次の目的のアドレスをライン３１０へ供給する。計算された絶対アドレスおよびラップアドレスのどちらが出力として供給されるかを示す制御信号が、ライン３１２からマルチプレクサ３１３に供給される。ライン３１２の信号は、マルチプレクサ３１４の出力から供給され、このマルチプレクサ３１４は、ライン３１１からのＭの符号ビットに応じて動作し、Ｍの符号ビットが１（Ｍが負数）である場合と、Ｍの符号ビットが０（Ｍが正数）である場合とに対して論理を選択する。
【００４０】
Ｍの符号ビットが１である場合には、ＮＡＮＤゲート３０５の出力が制御信号としてライン３１２に供給される。ＮＡＮＤゲート３０５の入力は、第１の加算器３０１からライン３０６へのキャリーアウト信号と、第２の加算器３０２からライン３０８へのキャリーアウト信号とを含む。したがって、Ｍの符号ビットが１の場合、第１の加算器３０１および第２の加算器３０２の少なくとも１つのキャリーアウト信号が０ならばラップアドレスが選択され、第１の加算器３０１および第２の加算器３０２のキャリーアウト信号の両方が１ならば絶対アドレスが選択される。
【００４１】
Ｍの符号ビットが０である場合には、第１の加算器３０１のライン３０６へのキャリーアウトが制御信号としてライン３１２に供給される。したがって、Ｍの符号ビットが０の場合、ライン３０６のキャリーアウト信号が１ならばラップアドレスが選択される。Ｍの符号ビットが０の場合、ライン３０６のキャリーアウト信号が０ならば絶対アドレスが選択される。
【００４２】
図５は、２つの加算器４０１、４０２が下限境界スキームおよび上限境界スキームによって共有された、考えられる１つの実施形態のブロック図である。この装置には、４つの入力と１つの出力とがある。
入力は：
１．バッファ長Ｌ４０９、これはプログラム値である（実際のバッファ長はＬ＋１である）。
２．現在アクセスアドレスＡ４０７、円環状バッファの境界はＡおよびＬにおいて暗示的である。
３．現在アドレス４０７および目的のアドレス４１４の間のオフセットＭ４０８。Ｍは符号付きの値である。Ｍの絶対値はＬより大きくない。
４．ライン４３１からのプログラム可能制御信号。これは、暗示下限境界または暗示上限境界に基づいたバッファを使用すべきか否かを選択するために使用される。
出力は：
１．次の目的のアドレス４１４。これは、次のアドレス生成のために現在アドレス４０７として使用される。
【００４３】
加算器４０１は、Ａ４０７とＭ４０８との加算を実行し、その和４１２―絶対アドレスを生成し、各ビット荷重からキャリーアウト４１９を生成する。ＸＮＯＲ４０３は、Ｍ４０８の符号ビット４１０が０に等しい場合に、Ｌ４０９の逆を取るために使用される。Ｍ４０８の符号ビット４１０が１に等しい場合には、ＸＮＯＲ４０３の出力４１１がＬ４０９に等しくなる。加算器４０２は、絶対アドレス４１２、ＸＮＯＲ４０３の出力４１１、および最下位のビットにおいてＭ４０８の符号ビット４１０に等しいキャリーインの加算を実行し、その和４１３−ラップアドレスと、各ビット荷重からキャリーアウト４２０とを生成する。目的のアドレス４１４は、制御信号４１８を使用してマルチプレクサ４０４によって絶対アドレス４１２またはラップアドレス４１３から選択される。プライオリティセレクタ４２１は、Ｌ４０９の先頭の“１”を検出することによって加算器４０１のキャリーアウト４１９からＮ番目のビットのキャリーアウトを出力４１５として選択する。プライオリティセレクタ４２２は、Ｌ４０９に応じてよって加算器４０２のキャリーアウト４２０からＮ番目のビットのキャリーアウトを出力４１６として選択する。ワイヤ４３１は、マルチプレクサ４２３の２つの入力の１つを選択するのに使用され、ワイヤ４３１が０に等しい場合には、制御信号４１８はワイヤ４２５から受信したものとなる。これは、このバッファが下限境界基準として定義されていることも意味する。また、ワイヤ４２４が選択されたなら、そのバッファは上限境界に基づいている。
【００４４】
ワイヤ４３１が０の場合には、このバッファは下限境界に基づいている。Ｍが正数であれば、ワイヤ４２８が、マルチプレクサ４２６、ワイヤ４２５、およびマルチプレクサ４２３によって制御信号４１８として選択される。加算器４０１が生成し、プライオリティセレクタ４２１を通過したキャリーアウト４１５、または、加算器４０２が生成し、プライオリティセレクタ４２２を通過したキャリーアウト４１６の少なくとも１つが設定されれば、加算器４０２の和４１３（ラップアドレス）がマルチプレクサ４０４によって目的のアドレス４１４として選択される。ＯＲ機能がＯＲゲート４３０によって実行される。ワイヤ４２８はＯＲゲート４３０の出力であり、マルチプレクサ４２６の入力でもある。Ｍが負数であれば、ワイヤ４２７が、マルチプレクサ４２６、ワイヤ４２５、およびマルチプレクサ４２３によって制御信号４１８として選択される。加算器４０１が生成し、プライオリティセレクタ４２１を通過したキャリーアウト４１５がクリアである場合には、加算器４０２の和４１３（ラップアドレス）が目的のアドレス４１４として選択される。インバータ４２９は、ワイヤ４１５のクリア状態を認識するのに使用され、ワイヤ４２７はインバータ４２９の出力である。
【００４５】
ワイヤ４３１が１に設定された場合には、このバッファは上限境界基準である。Ｍが正数であれば、ワイヤ４１５が、マルチプレクサ４０６、ワイヤ４２４、およびマルチプレクサ４２３によって制御信号４１８として選択される。加算器４０１が生成し、プライオリティセレクタ４２１を通過したキャリーアウト４１５が設定される場合には、加算器４０２の和４１３（ラップアドレス）が、マルチプレクサ４０４によって次の目的のアドレス４１４として選択され、そうでない場合には、加算器４０１が生成した絶対アドレスが選択される。Ｍが負数であれば、ワイヤ４１７が、マルチプレクサ４０６、ワイヤ４２４、およびマルチプレクサ４２３によって制御信号４１８として選択される。加算器４０１が生成し、プライオリティセレクタ４２１を通過したキャリーアウト４１５、または、加算器４０２が生成し、プライオリティセレクタ４２２を通過したキャリーアウト４１６の少なくとも１つが除去されれば、加算器４０２の和４１３（ラップアドレス）がマルチプレクサ４０４によって次の目的のアドレス４１４として選択され、そうでない場合には、絶対アドレスが選択される。ＯＲ機能がＮＡＮＤゲート４０５によって実行される。ワイヤ４１７はＮＡＮＤゲート４０５の出力であり、マルチプレクサ４０６の入力である。
【００４６】
本発明のある実施形態では、図６に示すように、暗示上限境界スキームが単独で使用される。
図６では、加算器５０１は、Ａ５０７＋Ｍ５０８を実行し、絶対アドレス５１２を生成する。Ｍ５０８が正数である（Ｍの符号ビット５１０が０に等しい）場合には、ＸＮＯＲゲート５０３は、Ｌ５０９の逆を取る。Ｍ５０８が負数である（Ｍの符号ビット５１０が１に等しい）場合には、ＸＮＯＲ５０３の出力５１１はＬ５０９に等しい。加算器５０２は、絶対アドレス５１２、ＸＮＯＲ５０３の出力５１１、および最下位のビットにおいてＭの符号ビット５１０に等しいキャリーインの加算を実行する。加算器５０２の出力５１３はラップアドレスであり、絶対アドレスがバッファの境界を上回る場合に選択される。目的の出力５１４は、制御信号５１８を使用してマルチプレクサ５０４によって絶対アドレス５１２またはラップアドレス５１３から選択される。
【００４７】
Ｍが正数である場合には、信号５１５がマルチプレクサ５０６によって制御信号５１８として選択される。プライオリティセレクタ５２１は、Ｌ５０９の先頭の“１”を検出することによって加算器５０１のキャリーアウト５１９からＮ番目のビットのキャリーアウトを出力５１５として選択する。プライオリティセレクタ５２１の出力５１５は、加算器５０１のＮ番目のビットのキャリーアウト状態を表す。加算器５０１からのＮ番目のキャリーアウトにおける“１”は、絶対アドレス（Ａ＋Ｍ）がバッファの上限境界を上回り、ラップアドレス５１３が出力５１４として選択されることを意味する。それ以外には絶対アドレス５１２が出力５１４として選択される。
【００４８】
Ｍが負数である場合には、信号５１７がマルチプレクサ５０６によって制御信号５１８として選択される。この場合には、５１５、５１６という２つのＮ番目のビットのキャリーアウト信号が使用される。ライン５１５および５１６はＮＡＮＤゲート５０５へ供給され、このＮＡＮＤゲート５０５は出力として信号５１７を供給する。信号５１５の“０”という値は、Ａ＋Ｍが生成したキャリーアウトは無いことを示し、これは絶対アドレス５１２が負値であり、バッファの下限境界を下回ることを意味する。したがって、ラップアドレス５１３が次の目的のアドレス出力５１４と見なされる。プライオリティセレクタ５２２は、Ｌ５０９の先頭の“１”を検出することによって加算器５０２のキャリーアウト５２０からＮ番目のビットのキャリーアウトを出力５１６として選択する。信号５１６の“０”という値は、Ａ＋Ｍ＜（Ｌ＼）を意味する加算器５０２が生成したキャリーアウトは無いことを示し、絶対アドレスはバッファの下限境界を下回る。この場合には、ラップアドレス５１３が次の目的のアドレス出力５１４として選択される。２つのラップ状態が一致しない場合には、絶対アドレス５１２が次の目的のアドレス出力５１４として選択される。
【００４９】
要約すると、線形メモリ空間において円環状バッファにアクセスするためのアドレスを生成するアドレス生成器が提供される。このバッファは、プログラムされた長さ（Ｌ＋１）を有し、バッファベースが暗示下限境界または暗示上限境界で定義されている。円環状バッファを定義するのに暗示下限境界が使用される場合には、下限境界は低位のＮビットがすべて０のアドレスとなる。ここでＮは、Ｌの先頭の１があるビット位置である。円環状バッファを定義するのに暗示上限境界が使用される場合には、上限境界は低位のＮビットがすべて１のアドレスとなる。絶対アドレスは現在アドレスＡにオフセットＭを加えることによって計算される。ここでＭは符号の付いた数であり、Ｍの絶対値はＬより小さい。絶対アドレスがバッファの境界を上回る場合には、バッファ長（Ｌ＋１）を加えたり差し引いたりすることによって境界の別のサイドにラップする。このように、次の目的のアドレスがバッファ内に常に存在する。このようなアドレス生成器は、デジタル信号処理アプリケーションだけでなく、データ処理の他のアプリケーションにも使用される。
【００５０】
本発明を好適な実施形態および例を参照して以上で詳細に開示してきたが、これらの例は制約的な意味ではなく例証的な意味で示したものであることを理解されたい。本発明の精神および特許請求の範囲内にある変更や組合せが、容易に当業者の頭に浮かぶであろうことが予期される。
【図面の簡単な説明】
【図１】本発明の上下限円環状アドレス生成器を備えた集積回路プロセッサの簡略ブロック図である。
【図２】（ａ）は従来技術による暗示下限アドレス境界円環状バッファのアドレス範囲を示し、（b）は本発明の実施形態である暗示上限アドレス境界円環状バッファのアドレス範囲を示し、（c）は本発明の実施形態である結合上下限アドレス境界のアドレス範囲を示す。
【図３】従来技術の暗示下限アドレス境界サーキュラアドレッシングによるアドレス計算の簡略論理図である。
【図４】本発明の実施形態である暗示上限アドレス境界サーキュラアドレッシングによるアドレス計算の簡略論理図である。
【図５】本発明の実施形態である結合暗示上下限アドレス境界サーキュラアドレッシングによるアドレス計算の論理図である。
【図６】本発明の実施形態である暗示上限アドレス境界サーキュラアドレッシングによるアドレス計算の論理図であり、位置Nにおけるキャリーアウトを選択するプライオリティセレクタブロックが示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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