(57)【特許請求の範囲】
【請求項１】
外部から入力される第１のデータ信号と、前記第１のデータ信号と相補であり、かつ、外部から入力される第２のデータ信号と、参照信号とを受け、内部データ信号を生成する入力バッファと、
第３のデータ信号の出力、または、前記第３のデータ信号および前記第３のデータ信号と相補の第４のデータ信号の出力を行なう出力バッファと、
前記第２のデータ信号および前記参照信号のうち、前記入力バッファが前記内部データ信号を生成するときに利用する信号を選択するとともに、前記出力バッファから前記第４のデータ信号を出力させるか否かを選択する選択手段とを含む、半導体記憶装置。
【請求項２】
前記選択手段は、アドレス信号に応じて前記利用する信号を選択する、請求項１に記載の半導体記憶装置。
【請求項３】
前記入力バッファは、
前記第１および第２のデータ信号を受けて、前記内部データ信号を生成する第１差動増幅手段と、
前記第１のデータ信号と前記参照信号とを受けて、前記内部データ信号を生成する第２差動増幅手段とを含み、
前記選択手段は、前記アドレス信号に応答して、前記第１および第２差動増幅手段のいずれか一方を選択する、請求項２に記載の半導体記憶装置。
【請求項４】
前記入力バッファは、
前記第１のデータ信号を受ける第１の差動入力ノードと、
前記第２のデータ信号を受ける第２の差動入力ノードと、
前記参照信号を受ける第３の差動入力ノードとを含み、
前記選択手段は前記アドレス信号に応答して前記第２および第３の差動入力ノードのいずれか一方を選択し、前記入力バッファは選択された差動入力ノードに入力される信号と前記第１の差動入力ノードに入力される前記第１のデータ信号とから前記内部データ信号を生成する、請求項２に記載の半導体記憶装置。
【請求項５】
前記入力バッファはフューズを含む、請求項４に記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、
書込動作時に前記入力バッファが前記第１のデータ信号と前記第２のデータ信号とを受けて前記内部データを生成し、読出動作時に前記出力バッファが前記第３のデータ信号を出力する第１の動作モードと、
前記書込動作時に前記入力バッファが前記第１のデータ信号と前記参照信号とを受けて前記内部データを生成し、前記読出動作時に前記出力バッファが前記第３のデータ信号と前記第４のデータ信号とを出力する第２の動作モードとを有し、
前記選択手段は、前記入力バッファと前記出力バッファとに、前記第１および第２のモードのいずれかの動作モードを選択する指示信号を出力する、請求項１に記載の半導体記憶装置。
【請求項７】
前記選択手段は、書込動作時に前記第２のデータ信号を選択し、
前記半導体記憶装置はさらに、
前記第１および第２のデータ信号を受け、前記内部データ信号を取り込むためのストローブ信号を生成するストローブ信号発生手段と、
前記ストローブ信号を受け、前記入力バッファから出力される内部データ信号を並列な複数のデータ信号に並べ替えて出力するシリアルパラレル変換手段とを含む、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、さらに詳しくは外部のデータバスからデータを受ける半導体記憶装置に関する。
【０００２】
【従来の技術】
図２９は、複数の半導体記憶装置を用いたデータ処理システムに構成を示すブロック図である。
【０００３】
図２９を参照して、データ処理システム２００はコントローラ２０１と、ＰＬＬ回路２０２と、複数の半導体記憶装置２０３とを含む。
【０００４】
コントローラ２０１は、処理システム２００全体を制御する。コントローラ２０１は各半導体記憶装置２０３を指定するためのアドレス信号ＡＤＤと、各半導体記憶装置２０３に伝送するためのデータ信号ＤＱとを複数の半導体記憶装置２０３に出力する。また、コントローラ２０１はＰＬＬ回路２０２にクロック信号ＣＬＫを出力する。
【０００５】
ＰＬＬ回路２０２はバッファ回路で構成される。ＰＬＬ回路２０２は、コントローラ２０１から出力された信号を受け、各半導体記憶装置２０３を制御するためのクロック信号ＥＸＴＣＬＫを出力する。なお、クロック信号用バス２０４は、各半導体記憶装置２０３ごとに接地されている。
【０００６】
各半導体記憶装置２０３はその内部に接地された入力バッファによりコントローラ２０１から送信されたデータ信号ＤＱを内部データ信号ＤＩＮに変換する。
【０００７】
図３０は図２９中の各半導体記憶装置内に接地された入力バッファの構成を示す回路図である。
【０００８】
図３０を参照して、入力バッファ１００はＰチャネルＭＯＳトランジスタ１〜４とＮチャネルＭＯＳトランジスタ５〜８とを含む。
【０００９】
ＰチャネルＭＯＳトランジスタ１，２とＮチャネルＭＯＳトランジスタ５，６，８とでコンパレータを構成する。ＰチャネルＭＯＳトランジスタ１および２はカレントミラーを構成し、そのソースは内部電源電位ノード９と接続される。
【００１０】
ＮチャネルＭＯＳトランジスタ８のソースは接地電位ノード１０と接続され、そのゲートには、半導体記憶装置２０３内部で生成された制御信号ＥＮが入力される。制御信号ＥＮは入力バッファ１００を動作させるときにＨレベルとなる信号である。
【００１１】
ＮチャネルＭＯＳトランジスタ５のゲートにはコントローラ２０１から送信された外部データ信号ＥＸＴＤＱが入力される。また、ＮチャネルＭＯＳトランジスタ６のゲートには、参照電位ＶＲＥＦが入力される。参照電位ＶＲＥＦは半導体記憶装置２０３の内部で生成される。ＮチャネルＭＯＳトランジスタ５および６のソースはともにＮチャネルＭＯＳトランジスタ８のドレインに接続される。
【００１２】
ＭＯＳトランジスタ１，２，５，６，８は、外部データ信号ＥＸＴＤＱおよび参照電位ＶＲＥＦのレベルを比較し、比較結果に応じた電位レベルの信号ＶＯを出力する。
【００１３】
ＰチャネルＭＯＳトランジスタ４およびＮチャネルＭＯＳトランジスタ７はインバータ１１を構成する。インバータ１１は信号ＶＯを受け反転して内部データ信号ＤＩＮとして出力する。
【００１４】
ＰチャネルＭＯＳトランジスタ３のソースはＰチャネルＭＯＳトランジスタ２および４のソースと接続され、そのドレインは、ＰチャネルＭＯＳトランジスタ２のドレインおよびＰチャネルＭＯＳトランジスタ４のゲートに接続される。ＰチャネルＭＯＳトランジスタ３のゲートには制御信号ＥＮが入力される。その結果、入力バッファ１００は制御信号ＥＮがＨレベルのときはその動作を停止する。
【００１５】
以上に示した構成の入力バッファを含む半導体記憶装置を使用するデータ処理システムでは、近年高速化および低消費電力化が大きな課題となっている。よって、データ処理システムは年々高速化が図られているが、このような高速化に伴い、データ処理システムでは伝送路におけるノイズが問題となってきている。
【００１６】
データ処理システムでは、種々の外的要因を受けて基板上での電源ノイズが大きくなる。また、データ処理システム内のコントローラと半導体記憶装置とを結ぶ伝送経路の配線レイアウトに依存して、ＤＱ間カップリングノイズが発生するという問題もある。よって、データ処理システムの伝送経路設計では、ノイズ耐性の向上を考慮する必要がある。
【００１７】
ノイズ耐性の向上が可能な回路構成は、特開平３−１７１８４９号公報で報告されている。
【００１８】
図３１は、ノイズ耐性の向上が可能な入力バッファの構成を示す回路図である。
【００１９】
図３１を参照して、入力バッファ１０１は入力バッファ１００と同様にＰチャネルＭＯＳトランジスタ１〜４とＮチャネルＭＯＳトランジスタ５〜８とを含む。
【００２０】
入力バッファ１０１のＮチャネルＭＯＳトランジスタ６のゲートには、入力バッファ１００と比較して、参照電位ＶＲＥＦの代わりに外部データ信号ＺＥＸＴＤＱが入力される。外部データ信号ＺＥＸＴＤＱは外部データ信号ＥＸＴＤＱと相補の信号である。その他の回路構成については入力バッファ１００と同じであるためその説明は繰返さない。
【００２１】
図３１に示した入力バッファ１０１を含む半導体記憶装置２０３はコントローラ２０１から相補の外部データ信号ＥＸＴＤＱおよびＺＸＴＤＱを受ける。よって、コントローラ２０１と各半導体記憶装置２０３とは相補のデータバスで接続される。
【００２２】
以上の構成により、各半導体記憶装置２０３は相補データバスと接続され、相補データバス上は相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱが送信される。その結果、データバスに発生するカップリングノイズはコモンモードとなる。よって、入力バッファ１０１内のコンパレータでの増幅動作により相補データバスで伝送されたコモンモードノイズは相殺させることができる。
【００２３】
このように、入力バッファに相補の外部データ信号を入力する構成とすると、データバス上を伝送する信号の振幅を小さくすることができる。また参照電位ＶＲＥＦを受ける入力バッファ１００と比較して入力バッファ１０１はスルーレート依存性やＶＣＣ依存性といった特性が向上する。
【００２４】
以上の結果、相補データバスの構成にすることによりデータ処理システムの低消費電力化を図ることもできる。
【００２５】
【発明が解決しようとする課題】
以上に示したように、データ処理システムにおいてその伝送経路を相補の信号を伝達する相補データバスとした場合、耐ノイズ性が向上するためデータ処理システムは安定した動作を行なうことができる。
【００２６】
しかしながら、シングルデータバスについても、相補の信号を伝達するダブルデータバースと同一の配線本数を使用する場合は、相補バスに対して２倍のデータを転送することができる。したがって、動作の安定性に多少の問題はあってもその用途は十分にある。
【００２７】
また、データ処理システムはさまざまな種類が存在するために、伝送経路設計の自由度を上げてさまざまなシステムに対応できる方がより好ましい。
【００２８】
この発明の目的は、さまざまな種類のデータ処理システムに対応することが可能な半導体記憶装置を提供することである。
【００２９】
【課題を解決するための手段】
この発明による半導体記憶装置は、入力バッファと、選択手段とを含む。入力バッファは、外部から入力される第１のデータ信号と、第１のデータ信号と相補であり、かつ、外部から入力される第２のデータ信号と、参照信号とを受け、内部データ信号を生成する。選択手段は、第２のデータ信号および参照信号のうち、入力バッファが内部データ信号を生成するときに利用する信号を選択する。
【００３０】
これにより、種々のデータ処理システムに対応して、シングルデータバスと相補データバスのいずれかの使用態様を選択できる。
【００３１】
好ましくは、選択手段は、アドレス信号に応じて利用する信号を選択する。
これにより、外部信号によりシングルデータバスとするか相補データバスとするかを選択できる。よって、データ処理システムを製造後に、バスの使用態様を決定できる。
【００３２】
好ましくは、入力バッファは、第１差動増幅手段と、第２差動増幅手段とを含む。第１差動増幅手段は、第１および第２のデータ信号を受けて、内部データ信号を生成する。第２差動増幅手段は、第１のデータ信号と参照信号とを受けて、内部データ信号を生成する。選択手段は、アドレス信号に応答して、第１および第２差動増幅手段のいずれか一方を選択する。
【００３３】
これにより、本発明の半導体記憶装置は、シングルデータバスと相補データバスの選択に応じて動作を行なうことができる。
【００３４】
入力バッファは、第１のデータ信号を受ける第１の差動入力ノードと、第２のデータ信号を受ける第２の差動入力ノードと、参照信号を受ける第３の差動入力ノードとを含み、選択手段はアドレス信号に応答して第２および第３の差動入力ノードのいずれか一方を選択し、入力バッファは選択された差動入力ノードに入力される信号と第１のデータ信号とから内部データ信号を生成する。
【００３５】
これにより、１つの入力バッファで、シングルデータバスと相補データバスの選択に応答した動作を行なうことができる。
【００３６】
好ましくは、入力バッファはフューズを含む。
これにより、入力バッファは、フューズを切断することで、シングルデータバスと相補データバスに対応できる。
【００３７】
好ましくは、半導体記憶装置はさらに、第３のデータ信号を外部へ出力し、選択信号に応答して第３のデータ信号と相補の第４のデータ信号を出力する出力バッファを含む。
【００３８】
これにより、出力バッファについても、シングルデータバスと相補データバスに対応した動作を行なうことができる。
【００３９】
好ましくは、選択手段は、書込動作時および読出動作時に応答して選択信号を出力する。
【００４０】
これにより、本発明の半導体記憶装置は、書込動作および読出動作に応答して、シングルデータバスに対応するか相補データバスに対応するかを選択できる。
【００４１】
好ましくは、選択手段は、書込動作時に第２のデータ信号を選択し、半導体記憶装置はさらに、ストローブ信号発生手段と、シリアルパラレル変換手段とを含む。ストローブ信号発生手段は、第１および第２のデータ信号を受け、第１および第２のデータ信号を取り込むためのストローブ信号を生成する。シリアルパラレル変換手段は、ストローブ信号を受け、入力バッファから出力される内部データ信号を並列な複数のデータ信号に並べ替えて出力する。
【００４２】
これにより、半導体記憶装置内部でストローブ信号を生成するため、外部からデータストローブ信号を受ける必要がなくなる。
【００４３】
この発明による半導体記憶装置は、第１入力バッファと、第２入力バッファと、内部回路とを含む。第１入力バッファは、外部から入力される第１のデータ信号と参照信号とを受け、第１の内部データ信号を生成する。第２入力バッファは、外部から入力され、かつ、第１のデータ信号と相補な第２のデータ信号と、参照信号とを受け、第２の内部データ信号を生成する。内部回路は、外部から入力され、第１および第２のデータ信号を取込むためのストローブ信号を受け、第１および第２の内部データ信号を受ける。
【００４４】
これにより、従来の半導体記憶装置では必要であったシリアルパラレル変換回路を省略することができる。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００４６】
［実施の形態１］
図１はこの発明の実施の形態における半導体記憶装置の全体構成を示す概略ブロック図である。
【００４７】
図１を参照して、半導体記憶装置２０は、コラムアドレスストローブ信号ＺＣＡＳやロウアドレスストローブ信号ＺＲＡＳやライトイネーブル信号ＺＷＥやアウトプットイネーブル信号ＺＯＥである制御信号およびを受ける制御信号入力端子２１と、アドレス信号ＡＤＤ０〜ＡＤＤｎ（ｎ：自然数）を受ける複数のアドレス入力端子２２と、複数の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを享受する複数のデータ入出力端子３３とを含む。
【００４８】
半導体記憶装置２０はさらに、クロックバッファ１２と、制御回路２４と、メモリセルアレイ２９と、アドレスバッファ２３と、ロウデコーダ２５およびコラムデコーダ２６と、センスアンプ回路２８と、入出力回路２７と、入力バッファ３２と出力バッファ３４とを含む。
【００４９】
クロックバッファ１２は外部クロック信号ＥＸＴＣＬＫとクロックイネーブル信号ＣＫＥとを受け、クロック信号ＣＬＫを出力する。制御回路２４は、制御信号入力端子２１に入力された制御信号に応答して半導体記憶装置２０の全体動作を制御する。
【００５０】
メモリセルアレイ２９は行列状に配列された複数のメモリセルを有する。メモリセルの各行ごとにワード線が配列されメモリセルの各列ごとにビット線が配列される。各メモリセルは、ワード線とビット線との交点のそれぞれに対応して配置される。
【００５１】
アドレスバッファ２３は、外部から入力されたアドレス信号ＡＤＤ０〜ＡＤＤｎをロウデコーダ２５とコラムデコーダ２６とに選択的に供給する。ロウデコーダ２５はアドレスバッファ２３から供給されたロウアドレス信号に応答して複数のワード線のうち１つを選択する。コラムデコーダ２６はアドレスバッファ２３から供給されたコラムアドレス信号に応答して複数のビット線のうち少なくとも１つを駆動する。センスアンプ回路２８は、複数のセンスアンプを含む。
【００５２】
入出力回路２７は、コラムデコーダ２６が選択したビット線の電位レベルを出力バッファ３４に供給する。出力バッファ３４は供給された電位レベルを増幅して複数のデータ入出力端子３３を介して外部に出力する。入力バッファ３２は複数の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを受け、内部データ信号ＤＩＮを出力する。
【００５３】
さらに半導体記憶装置２０は内部電位発生回路３１を含む。内部電位発生回路３１は外部から外部電源電位ＥＸＴＶＣＣと接地電位ＧＮＤとを受け、内部電源電位ＶＣＣを出力する。
【００５４】
図２は図１の半導体記憶装置２０のピン配置を示す図である。
図２を参照して、半導体記憶装置２０の複数のピン３３は図１における複数のデータ入出力端子３３と同じである。複数のデータは、たとえば外部データ信号ＥＸＴＤＱが入出力するピン３３と、その相補の外部データ信号ＺＥＸＴＤＱが入出力するピン３３とが交互に配置される。
【００５５】
図３は図１中の入力バッファ３２の詳細な構成を示す回路図である。
図３を参照して、入力バッファ３２は入力バッファ１００および１０１と論理ゲート３５とを含む。
【００５６】
入力バッファ１００はＰチャネルＭＯＳトランジスタ１〜４と、ＮチャネルＭＯＳトランジスタ５〜８とを含む。入力バッファ１００内のＰチャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳトランジスタ８のゲートには制御信号ＥＮＡが入力される。ここで、制御信号ＥＮＡは制御回路２４から出力される信号であり、入力バッファ１００を動作させる場合、制御信号ＥＮＡはＨレベルとなり、入力バッファ１００の動作を停止される場合、制御信号ＥＮＡはＬレベルとなる。その他の回路構成については図３０と同じであるため、その説明は繰返さない。
【００５７】
入力バッファ１０１はＰチャネルＭＯＳトランジスタ１〜４とＮチャネルＭＯＳトランジスタ５〜８とを含む。入力バッファ１０１のＰチャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳトランジスタ８のゲートには制御信号ＥＮＢが入力される。ここで、入力バッファ１０１を動作させる場合、制御信号ＥＮＢはＨレベルとなる。また、入力バッファ１０１の動作を停止される場合、制御信号ＥＮＢはＬレベルとなる。その他の回路構成については図３１と同じであるためその説明は繰返さない。
【００５８】
論理ゲート３５は入力バッファ１００の出力信号と入力バッファ１０１の出力信号とを受けＯＲ論理演算結果を内部データ信号ＤＩＮとして出力する。
【００５９】
図４は、入力バッファを動作させる制御信号を出力するための選択回路の構成を示す回路図である。なお選択回路は制御回路２４内に含まれる。
【００６０】
図４を参照して、書込選択回路３６はクロックドインバータ４０と、インバータ４１〜４４と、論理ゲート４５および４６とを含む。クロックドインバータ４０は、モードレジスタセット（ＭＲＳ）コマンドを受けて動作を開始する。なお、モードレジスタセット（ＭＲＳ）コマンドは制御回路２４から指令されるコマンドである。
【００６１】
クロックドインバータ４０はアドレス信号ＡＤＤ０〜ＡＤＤ１２を受け、反転して出力する。インバータ４１および４２はラッチ回路を構成する。インバータ４１はクロックドインバータ４０の出力信号を受け反転し信号ＭＡＤＤ０〜ＭＡＤＤ１２として出力する。インバータ４３はインバータ４１から出力された信号ＭＡＤＤ０〜ＭＡＤＤ１２のうち信号ＭＡＤＤ７を受け反転して出力する。
【００６２】
インバータ４４はインバータ４３の出力信号を受け反転して出力する。論理ゲート４５はインバータ４３の出力信号と、クロックイネーブル信号ＣＫＥとを受けＡＮＤ論理演算結果を信号制御信号ＥＮＡとして出力する。論理ゲート４６は、インバータ４４の出力信号とクロックイネーブル信号ＣＫＥとを受けＡＮＤ論理演算結果を制御信号ＥＮＢとして出力する。
【００６３】
以上の回路構成を有する入力バッファ３２の動作について説明する。制御回路２４内の書込選択回路３６はモードレジスタセットコマンド時にアドレス信号ＡＤＤ７を受ける。よって、信号ＭＡＤＤ７がインバータ４３に入力される。その結果、論理ゲート４６はクロックイネーブル信号ＣＫＥに応答してＨレベルの制御信号ＥＮＢを出力する。一方、論理ゲート４５はインバータ４３からＬレベルの信号を受けるため、Ｌレベルの制御信号ＥＮＡを出力する。
【００６４】
その結果、入力バッファ３２内においてＨレベルの制御信号ＥＮＢを受けた入力バッファ１０１が動作を開始し、Ｌレベルの制御信号ＥＮＡを受けた入力バッファ１００はその動作を停止する。その結果、入力バッファ３２は相補の内部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを受け、内部データ信号ＤＩＮを出力する。よって、このとき半導体記憶装置２０は相補データバスを利用する。
【００６５】
一方アドレス信号ＡＤＤ７がモードレジスタセットコマンド時にＬレベルである場合、書込選択回路３６はＨレベルの制御信号ＥＮＡを出力し、Ｌレベルの制御信号ＥＮＢを出力する。その結果、入力バッファ３２内の入力バッファ１０１はその動作を停止し、入力バッファ１００が動作を開始する。よって、この場合は入力バッファ３２はシングルバスから送信される外部データ信号ＥＸＴＤＱと参照電位とを受け、内部データ信号ＤＩＮを出力する。よって、このとき、半導体記憶装置２０はシングルデータバスを利用する。
【００６６】
以上の結果、制御回路２４内の書込選択回路３６で制御信号ＥＮＡおよびＥＮＢのいずれかを選択することで、入力バッファをシングルバスで動作させるが相補データバスで動作させるかを決定することができる。よって、さまざまなデータ処理システムに対応することが可能となる。
【００６７】
図５は図１中の出力バッファ３４の詳細な構成を示す回路図である。
図５を参照して、出力バッファ３４は、第１出力バッファ７５と第２出力バッファ７６とを含む。
【００６８】
第１出力バッファ７５はＰチャネルＭＯＳトランジスタ５０〜６１とＮチャネルＭＯＳトランジスタ６２〜７３とを含む。
【００６９】
ＰチャネルＭＯＳトランジスタ５０，５１とＮチャネルＭＯＳトランジスタ６２，６３とは、内部電源電位ノード９と接地電位ノード１０との間に直列に接続される。ＮチャネルＭＯＳトランジスタ５０のゲートにはクロック信号ＺＣＬＫが入力され、ＮチャネルＭＯＳトランジスタ６３のゲートにはクロック信号ＣＬＫが入力される。ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ６２のゲートには読出動作時にメモリセルアレイ２９内のメモリセルから読出された読出データ信号ＲＤＨが入力される。読出データ信号ＲＤＨは外部クロック信号ＥＸＴＣＬＫの立上がり時に読出されるデータ信号である。
【００７０】
ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ６２の接続点からは信号ＺＲＤＨが出力される。ＰチャネルＭＯＳトランジスタ５２とＮチャネルＭＯＳトランジスタ６４とは内部電源電位ノード９と接地電位ノード１０との間で直列に接続される。ＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ６４のゲートはともに信号ＺＲＤＨを受ける。ＭＯＳトランジスタ５２および６４の接続点からは信号φＡが出力される。
【００７１】
ＰチャネルＭＯＳトランジスタ５３とＮチャネルＭＯＳトランジスタ６６とは内部電源電位ノード９および接地電位ノード１０との間で直列に接続される。またＮチャネルＭＯＳトランジスタ６５および６７はＮチャネルＭＯＳトランジスタ６６と並列に接続される。ＰチャネルＭＯＳトランジスタ５３およびＮチャネルＭＯＳトランジスタ６５〜６７のゲートはともに信号φＡ１を受ける。ＰチャネルＭＯＳトランジスタ５３とＮチャネルＭＯＳトランジスタ６６との接続点からは信号ＺＯＨが出力される。
【００７２】
ＰチャネルＭＯＳトランジスタ５７，５８とＮチャネルＭＯＳトランジスタ７１，７２とは内部電源電位ノード９および接地電位ノード１０との間で直列に接続される。ＰチャネルＭＯＳトランジスタ５７のゲートにはクロック信号ＺＣＬＫが入力され、ＮチャネルＭＯＳトランジスタ７２のゲートにはクロック信号ＣＬＫが入力される。また、ＰチャネルＭＯＳトランジスタ５８とＮチャネルＭＯＳトランジスタ７１のゲートにはともに読出データ信号ＲＤＬが入力される。読出データ信号ＲＤＬは外部クロック信号ＥＸＴＣＬＫの立下がり時に読出されるデータ信号である。ＭＯＳトランジスタ５８と７１との接続点からは信号ＺＲＤＬが出力される。
【００７３】
ＰチャネルＭＯＳトランジスタ６０とＮチャネルＭＯＳトランジスタ７３とは内部電源電位ノード９および接地電位ノード１０との間で直列に接続される。またＰチャネルＭＯＳトランジスタ５９および６１はＰチャネルＭＯＳトランジスタ６０と並列に接続される。ＭＯＳトランジスタ５９〜６１，７３のゲートにはともに信号ＺＲＤＬが入力される。トランジスタ６０とトランジスタ７３との接続点からは信号ＯＬが出力される。
【００７４】
ＰチャネルＭＯＳトランジスタ５４とＮチャネルＭＯＳトランジスタ６８は内部電源電位ノード９および接地電位ノード１０との間で直列に接続される。同様にＰチャネルＭＯＳトランジスタ５５とＮチャネルＭＯＳトランジスタ６９は直列に接続され、ＰチャネルＭＯＳトランジスタ５６とＮチャネルＭＯＳトランジスタ７０とは直列に接続される。ＰチャネルＭＯＳトランジスタ５４〜５６のゲートにはともに信号ＺＯＨが入力され、ＮチャネルＭＯＳトランジスタ６８〜７０のゲートにはともに信号ＯＬが入力される。トランジスタ５６と７０との接続点からは外部データ信号ＥＸＴＤＱが出力される。
【００７５】
第２出力バッファ７６の回路構成についても、第１出力バッファ７５の回路構成と同様であるためにその説明は繰返さない。なお、第２出力バッファ７６内のＰチャネルＭＯＳトランジスタ５０および５７のゲートには、クロック信号ＺＣＬＫの代わりに制御信号ＥＮＤが入力される。また、ＮチャネルＭＯＳトランジスタ６３および７２のゲートには、クロック信号ＣＬＫの代わりに制御信号ＥＮＣが入力される。なお、第２出力バッファ７６は外部データ信号ＺＥＸＴＤＱを出力する。
【００７６】
図６は、読出選択回路の構成を示す回路図である。
なお、読出選択回路は図１中の制御回路２４に含まれるものである。
【００７７】
図６を参照して、読出選択回路７７は論理ゲート９０と９１とを含む。
論理ゲート９０は書込選択回路３６で生成された信号ＭＡＤＤ７とクロック信号ＣＬＫとを受けＡＮＤ論理演算結果を制御信号ＥＮＣとして出力する。論理ゲート９１は信号ＭＡＤＤ７とクロック信号ＺＣＬＫの反転信号とを受けＮＡＮＤ論理演算結果を制御信号ＥＮＤとして出力する。
【００７８】
以上の回路構成を示す出力バッファ３４の動作について説明する。
はじめに、モードレジスタセットコマンド時のアドレス信号ＡＤＤ７がＨレベルであるときの出力バッファ３４の動作について説明する。
【００７９】
モードレジスタセットコマンド時にアドレス信号ＡＤＤ７がＨレベルであるとき、書込選択回路３６により信号ＭＡＤＤ７はＨレベルとなる。
【００８０】
よって、クロック信号ＣＬＫがＨレベルのときは、論理ゲート９０はＨレベルの制御信号ＥＮＣを出力し、論理ゲート９１はＬレベルの制御信号ＥＮＤを出力する。また、クロック信号ＣＬＫがＬレベルのときは、論理ゲート９０はＬレベルの制御信号ＥＮＣを出力し、論理ゲート９１はＨレベルの制御信号ＥＮＤを出力する。
【００８１】
よって、クロック信号ＣＬＫがＨレベルのとき、第１出力バッファ７５内のＰチャネルＭＯＳトランジスタ５０および５７はオンされ、ＮチャネルＭＯＳトランジスタ６３および７２もオンされる。よって、クロック信号ＣＬＫがＨレベルのとき、第１出力バッファは動作し、外部データ信号ＥＸＴＤＱを出力する。
【００８２】
一方、同じくクロック信号ＣＬＫがＨレベルのとき、制御信号ＥＮＣはＨレベルであり、制御信号ＥＮＤはＬレベルである。よって、第２出力バッファ７６内のＰチャネルＭＯＳトランジスタ５０および５７はオンされ、ＮチャネルＭＯＳトランジスタ６３および７２もオンされる。よって、クロック信号ＣＬＫがＨレベルのとき、第２出力バッファ７６も動作を行ない、外部データ信号ＺＥＸＴＤＱを出力する。
【００８３】
以上の結果、モードレジスタセットコマンド時のアドレス信号ＡＤＤ７がＨレベルのとき、出力バッファ３４は相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを出力する。よって、このとき半導体記憶装置２０は相補データバスに対応している。
【００８４】
次に、モードレジスタセットコマンド時のアドレス信号ＡＤＤ７がＬレベルであるときの出力バッファ３４の動作について説明する。
【００８５】
モードレジスタセットコマンド時にアドレス信号ＡＤＤ７がＬレベルであるとき、書込選択回路３６により信号ＭＡＤＤ７はＬレベルとなる。
【００８６】
よって、クロック信号ＣＬＫに関わらず、論理ゲート９０はＬレベルの制御信号ＥＮＣを出力し、論理ゲート９１はＨレベルの制御信号ＥＮＤを出力する。
【００８７】
よって、クロック信号ＣＬＫがＨレベルのとき、第１出力バッファは動作し、外部データ信号ＥＸＴＤＱを出力する。
【００８８】
しかしながら、同じくクロック信号ＣＬＫがＨレベルのとき、制御信号ＥＮＣはＬレベルであり、制御信号ＥＮＤはＨレベルである。よって、第２出力バッファ７６内のＰチャネルＭＯＳトランジスタ５０および５７はオフされ、ＮチャネルＭＯＳトランジスタ６３および７２もオフされる。よって、第２出力バッファ７６は動作を停止する。
【００８９】
以上の結果、モードレジスタセットコマンド時のアドレス信号ＡＤＤ７がＬレベルのとき、出力バッファ３４は外部データ信号ＥＸＴＤＱのみを出力する。よって、このとき半導体記憶装置２０はシングルデータバスに対応している。
【００９０】
以上の結果、出力バッファ３４においても、制御回路２４内の読出選択回路７７が出力する制御信号ＥＮＣおよびＥＮＤにより、外部データ信号をシングルバスに出力するか相補データバスに出力するかを選択できる。よって、さまざまなデータ処理システムに対応することが可能となる。
【００９１】
以上の構成により、出力バッファにおいてもデータ処理システムの種類に応答してシングルデータバスまたは相補データバスに外部データ信号を出力することができる。
【００９２】
［実施の形態２］
実施の形態１における半導体記憶装置では、シングルデータバスおよび相補データバスのいずれにも対応できるように、２つの入力バッファを含むこととした。しかしながら、この場合、従来と比較して入力バッファの回路素子数が２倍となってしまい、半導体記憶装置の占有面積低減の方向に反する。よって、回路素子数は少ない方が好ましい。
【００９３】
図７はこの発明の実施の形態２における入力バッファの構成を示す回路図である。
【００９４】
図７を参照して、入力バッファ３２はＰチャネルＭＯＳトランジスタ８０〜８３とＮチャネルＭＯＳトランジスタ８４〜８８とヒューズＦ１およびＦ２とを含む。
【００９５】
ＰチャネルＭＯＳトランジスタ８０とＮチャネルＭＯＳトランジスタ８４，８５とは内部電源電位ノード９と接地電位ノード１０との間に直列に接続される。ＰチャネルＭＯＳトランジスタ８０はダイオード接続されている。また、ＰチャネルＭＯＳトランジスタ８１とヒューズＦ２とＮチャネルＭＯＳトランジスタ８６とは内部電源電位ノード９とＮチャネルＭＯＳトランジスタ８５との間で直列に接続される。ＰチャネルＭＯＳトランジスタ８１のゲートはＰチャネルＭＯＳトランジスタ８０のゲートと接続される。また、ヒューズＦ１とＮチャネルＭＯＳトランジスタ８７とはノードＮ１０とＮチャネルＭＯＳトランジスタ８５との間に直列に接続される。ＰチャネルＭＯＳトランジスタ８２は内部電源電位ノード９とノードＮ１０との間に接続される。
【００９６】
ＰチャネルＭＯＳトランジスタ８３とＮチャネルＭＯＳトランジスタ８８とは内部電源電位ノード９と接地電位ノード１０との間に直列に接続され、そのゲートはともにノードＮ１０に接続される。
【００９７】
ＰチャネルＭＯＳトランジスタ８２のゲートおよびＮチャネルＭＯＳトランジスタ８５のゲートには制御信号ＥＮが入力される。また、ＮチャネルＭＯＳトランジスタ８４のゲートには外部データ信号ＥＸＴＤＱが、ＮチャネルＭＯＳトランジスタ８６のゲートには外部データ信号ＺＥＸＴＤＱが、ＮチャネルＭＯＳトランジスタ８７のゲートには参照電位ＶＲＥＦがそれぞれ入力される。なお、入力バッファ３２は内部データ信号ＤＩＮを出力する。
【００９８】
以上の回路構成を有する入力バッファ３２の動作について説明する。
はじめに、入力バッファ３２がシングルバスから外部データ信号ＥＸＴＤＱのみを受ける場合について説明する。
【００９９】
このとき、制御回路２４からから出力される信号に応答して、入力バッファ３２内のヒューズＦ２が切断される。その結果、入力バッファ３２は外部データ信号ＥＸＴＤＱと参照電位ＶＲＥＦとを比較し、内部データ信号ＤＩＮとして出力する。
【０１００】
次に、入力バッファ３２が相補データバスから相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを受ける場合について説明する。
【０１０１】
このとき、制御回路２４から出力される信号に応答して、入力バッファ３２内のヒューズＦ１が切断される。その結果、入力バッファ３２は相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱに応答して内部データ信号ＤＩＮを出力する。
【０１０２】
よって、以上の構成を有する入力バッファを用いることにより、実施の形態１の半導体記憶装置と比較して、回路素子を低減できる。
【０１０３】
実施の形態１では出力バッファ３４の制御を論理ゲートを用いた読出選択回路を用いたが、読出選択回路にヒューズを用いても出力バッファ３４の制御を行なうことができる。
【０１０４】
図８は実施の形態２における読出選択回路の構成を示す回路図である。
図８を参照して、読出選択回路７７はヒューズＦ１Ａ，Ｆ２Ａ，Ｆ２Ｂ，Ｆ１Ｂとを含む。ヒューズＦ１Ａは内部電源電位ノード９に接続される。ヒューズＦ２Ａはクロック信号ＺＣＬＫが入力される。ヒューズＦ２Ｂはクロック信号ＣＬＫが入力され、ヒューズＦ１Ｂは接地電位ノード１０と接続される。
【０１０５】
出力バッファ３４がシングルデータバスに外部データ信号ＥＸＴＤＱを出力するとき、ヒューズＦ２ＡおよびＦ２Ｂが切断される。その結果、制御信号ＥＮＤはＨレベルとなり、制御信号ＥＮＣはＬレベルとなる。よって第２出力バッファ７６は動作を行なわない。その結果、第１出力バッファ７５が動作を行なうことによりシングルデータバスに外部データ信号ＥＸＴＤＱを出力できる。
【０１０６】
一方、出力バッファ３４が相補データバスに相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを出力するとき、ヒューズＦ１ＡおよびＦ１Ｂが切断される。その結果、クロック信号ＺＣＬＫが制御信号ＥＮＤとして出力され、クロック信号ＣＬＫが制御信号ＥＮＣとして出力される。その結果、第１出力バッファ７５および第２出力バッファ７６がともに動作を行ない、相補データバスに対して相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを出力する。
【０１０７】
以上より、読出選択回路内にヒューズを用いた構造であっても、出力バッファは、データ処理システムの種類に応答して、シングルデータバスまたは相補データバスに外部データ信号を出力することができる。
【０１０８】
［実施の形態３］
図９はこの発明の実施の形態３における入力バッファの構成について示した回路図である。
【０１０９】
図９を参照して、図９における入力バッファ３２は図７と比較して、ヒューズＦ１の代わりにスイッチ回路ＳＷ１を、ヒューズＦ２の代わりにスイッチ回路ＳＷ２をそれぞれ配置している。その他の回路構成については図７と同じであるためその説明は繰返さない。
【０１１０】
スイッチ回路ＳＷ１およびＳＷ２は制御回路２４から出力されるスイッチ信号により制御される。
【０１１１】
以上の回路構成を有する入力バッファの動作について説明する。
入力バッファ３２がシングルデータバスから外部データ信号ＥＸＴＤＱを受けるとき、制御回路２４から出力されるスイッチ信号によりスイッチ回路ＳＷ１がオンされる。また、制御回路２４から出力されるスイッチ信号によりスイッチ回路ＳＷ２がオフする。その結果、入力バッファ３２は外部データ信号ＥＸＴＤＱと参照電位ＶＲＥＦとを比較して、その比較結果を内部データ信号ＤＩＮとして出力する。
【０１１２】
また、入力バッファ３２が相補データバスから相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを受けるとき、制御回路２４から出力されるスイッチ信号により、スイッチ回路ＳＷ１がオフされ、スイッチ回路ＳＷ２がオンされる。その結果、入力バッファ３２は相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱに基づいて内部データ信号ＤＩＮを出力する。
【０１１３】
よって、ヒューズの代わりにスイッチ回路を含む構成であっても、入力バッファはシングルデータバスと相補データバスとに対応することができる。
【０１１４】
図１０は実施の形態３における読出選択回路の構成を示す回路図である。
図１０を参照して、図８と比較して、読出選択回路７７はヒューズＦ１Ａ，Ｆ２Ａ，Ｆ２Ｂ，Ｆ１Ｂの代わりにスイッチ回路ＳＷ１Ａ，ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ１Ｂをそれぞれ含む。
【０１１５】
出力バッファ３４がシングルデータバスに外部データ信号ＥＸＴＤＱを出力するとき、制御回路２４から出力されるスイッチ信号によりスイッチ回路ＳＷ２ＡおよびＳＷ２Ｂがオフされる。一方、制御回路２４から出力されるスイッチ信号により、スイッチ回路ＳＷ１ＡおよびＳＷ１Ｂがオンされる。その結果、制御信号ＥＮＤはＨレベルとなり、制御信号ＥＮＣはＬレベルとなる。よって、第２出力バッファ７６の動作は停止する。以上の結果、第１出力バッファ７５の動作によりシングルデータバスに外部データ信号ＥＸＴＤＱを出力する。よって、このとき、出力バッファ３４はシングルデータバスに対応した動作を行なう。
【０１１６】
一方、出力バッファ３４が相補データバスに相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを出力するとき、スイッチ回路ＳＷ１ＡおよびＳＷ１Ｂがオフされ、スイッチ回路ＳＷ２ＡおよびＳＷ２Ｂがオンされる。その結果、クロック信号ＺＣＬＫが制御信号ＥＮＤとして出力され、クロック信号ＣＬＫが制御信号ＥＮＣとして出力される。よって、第１出力バッファ７５および第２出力バッファ７６はともに動作を行ない、相補データバスに対して相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを出力する。よって、このとき、出力バッファ３４は相補データバスに対応した動作を行なう。
【０１１７】
以上より、読出選択回路内にスイッチ回路を用いた構造であっても、出力バッファは、データ処理システムの種類に応答して、シングルデータバスまたは相補データバスに外部データ信号を出力することができる。
【０１１８】
［実施の形態４］
図１１はこの発明の実施の形態４における読出選択回路の構成について示す回路図である。
【０１１９】
図１１を参照して、読出選択回路７７は、図６と同じく、論理ゲート９０および８１とを含む。論理ゲート９０は信号ＭＡＤＤ８とクロック信号ＣＬＫとを受け、ＡＮＤ論理演算結果を制御信号ＥＮＣとして出力する。論理ゲート９１は信号ＭＡＤＤ８とクロック信号ＺＣＬＫの反転信号とを受け、ＮＡＮＤ論理演算結果を制御信号ＥＮＤとして出力する。ここで、信号ＭＡＤＤ８は書込選択回路３６で生成される信号であり、アドレス信号ＡＤＤ８に基づいて生成される信号である。
【０１２０】
ここで、図４に示した書込選択回路３６を用いて図３に示した入力バッファ３２を制御し、図１１に示した読出選択回路７７を用いて図５に示した出力バッファ３４を制御する場合の半導体記憶装置の動作について説明する。
【０１２１】
はじめに、半導体記憶装置が書込動作時のみシングルデータバスに対応し、読出動作時は相補のデータバスに対応する場合について説明する。
【０１２２】
このとき、書込動作時においては、アドレス信号ＡＤＤ７がＬレベルとなる。その結果、入力バッファ３２内の入力バッファ１００が動作を行ない、入力バッファ１０１は動作を停止する。よって、半導体記憶装置は書込動作時はシングルデータバスに対応する。
【０１２３】
また、読出動作時においては、アドレス信号ＡＤＤ８がＨレベルとなる。その結果、クロック信号ＣＬＫに同期して制御信号ＥＮＣがＨレベルとなり、制御信号ＥＮＤがＬレベルとなる。その結果、第１出力バッファ７５および第２出力バッファ７６がともに動作を行なう。よって、半導体記憶装置は読出動作時は相補データバスに対応する。
【０１２４】
次に、半導体記憶装置が書込動作時に相補データバスに対応し、読出動作時にシングルデータバスに対応する場合について説明する。
【０１２５】
このとき、書込動作時においては、アドレス信号ＡＤＤ７がＨレベルとなる。その結果、入力バッファ３２内の入力バッファ１００および１０１がともに動作を行なう。よって、半導体記憶装置は書込動作時は相補データバスに対応できる。
【０１２６】
また、読出動作時においては、アドレス信号ＡＤＤ８がＬレベルとなる。その結果、クロック信号ＣＬＫに同期して制御信号ＥＮＣがＬレベルとなり、制御信号ＥＮＤがＨレベルとなる。その結果、第１出力バッファ７５が動作を行ない、第２出力バッファ７６は動作を停止する。よって、半導体記憶装置は読出動作時はシングルデータバスに対応できる。
【０１２７】
同様の方法で、半導体記憶装置が書込動作時および読出動作時ともに相補データバスに対応する場合は、アドレス信号ＡＤＤ７およびＡＤＤ８をともにＨレベルとすればよい。
【０１２８】
また、半導体記憶装置が書込動作時および読出動作時ともにシングルデータバスに対応する場合は、アドレス信号ＡＤＤ７およびＡＤＤ８をともにＬレベルとすればよい。
【０１２９】
以上の結果、本発明の実施の形態４における半導体記憶装置は、書込動作時と読出動作時に応答して、シングルデータバスに対応するか、相補データバスに対応するかを選択できる。よって、データ処理システムの設計の自由度を上げることができる。
【０１３０】
［実施の形態５］
図１２はＤＤＲ−ＳＤＲＡＭの全体構成を示す概略ブロック図である。
【０１３１】
図１２を参照して、ＤＤＲ−ＳＤＲＡＭは、入力バッファ１０２および１０３と、シリアルパラレルコンバータ１０４と、ラッチ回路１０５，１０６，１１１，１１２と、トランスミッションゲート１０７〜１１０と、ライトデータドライバ１１３および１１４と、メモリセルアレイ１１５および１１６と、制御回路１１７とを含む。
【０１３２】
入力バッファ１０２は、外部データ信号入力端子１１８から外部データ信号ＥＸＴＤＱを受け、内部データ信号ＤＩＮを出力する。入力バッファ１０３は、外部データストローブ信号入力端子１１９から外部データストローブ信号ＥＸＴＤＱＳを受け、内部データストローブ信号ＤＱＳを出力する。
【０１３３】
シリアルパラレルコンバータ１０４は、内部データ信号ＤＩＮと内部データストローブ信号ＤＱＳとを受け、内部データストローブ信号ＤＱＳに基づいて内部データ信号ＤＩＮをデータ信号ＤＬ１とデータ信号ＤＬ２とに分離する。
【０１３４】
ラッチ回路１０５はシリアルパラレルコンバータ１０４から出力されるデータ信号ＤＬ１をラッチする。またラッチ回路１０６はシリアルパラレルコンバータ１０４から出力されるデータ信号ＤＬ２をラッチする。
【０１３５】
トランスミッションゲート１０７はラッチ回路１０５とラッチ回路１１１との間に接続され、スイッチ信号ＥＶＥＮがＨレベルのときにオンされる。トランスミッションゲート１０８はラッチ回路１０５とラッチ回路１１２との間に接続され、スイッチ信号ＯＤＤがＨレベルのときにオンされる。トランスミッションゲート１０９はラッチ回路１０６とラッチ回路１１１との間に接続されスイッチ信号ＯＤＤがＨレベルのときにオンされる。トランスミッションゲート１１０はラッチ回路１０６とラッチ回路１１２との間に接続され、スイッチ信号ＥＶＥＮがＨレベルのときにオンされる。なお、スイッチ信号ＥＶＥＮおよびＯＤＤは制御回路１１７から出力される信号である。制御回路１１７は、ＤＤＲ−ＳＤＲＡＭの全体を制御するための回路であり、内部クロック信号ｉｎｔ．ＣＬＫを出力する。また、書込動作を指示するための書込動作信号ＷＲＩＴＥを出力する。
【０１３６】
ラッチ回路１１１の出力端子はライトデータドライバ１１３の入力端子と接続される。また、ラッチ回路１１２の出力端子は、ライトデータドライバ１１４の入力端子と接続される。ライトデータドライバ１１３はライトデータドライバ活性化信号ＷＤＲＶがＨレベルになったときに、ラッチ回路１１１にラッチされたデータをメモリセルアレイ１１５へ出力する。また、ライトデータドライバ１１４は、ライトデータドライバ活性化信号ＷＤＲＶがＨレベルになったときに、ラッチ回路１１２にラッチされたデータをメモリセルアレイ１１６へ出力する。なお、ライトデータドライバ活性化信号ＷＤＲＶは制御回路１１７から出力される信号である。
【０１３７】
図１３は図１２中のシリアルパラレルコンバータ１０４の構成を示す回路図である。
【０１３８】
図１３を参照して、シリアルパラレルコンバータ１０４は、クロックドインバータ２０１〜２０８と、インバータ２０９〜２１２とを含む。
【０１３９】
クロックドインバータ２０１とインバータ２０９とクロックドインバータ２０２とインバータ２１０とは直列に接続される。クロックドインバータ２０１の入力端子には内部データ信号ＤＩＮが入力される。また、インバータ２１０からは信号ＤＬ１が出力される。クロックドインバータ２０１は内部データストローブ信号ＤＱＳがＬレベルのときに動作する。またクロックドインバータ２０２は内部データストローブ信号ＤＱＳがＨレベルのときに動作する。
【０１４０】
クロックドインバータ２０３の入力端子はインバータ２０９の出力端子に接続され、その出力端子はインバータ２０９の入力端子に接続される。また、クロックドインバータ２０４の入力端子はインバータ２１０の出力端子と接続され、その出力端子はインバータ２１０の入力端子と接続される。
【０１４１】
クロックドインバータ２０３は内部データストローブ信号ＤＱＳがＨレベルのときに動作し、クロックドインバータ２０４は内部データストローブ信号ＺＤＱＳがＬレベルのときに動作する。
【０１４２】
クロックドインバータ２０５とインバータ２１１とクロックドインバータ２０６とインバータ２１２とは直列に接続される。クロックドインバータ２０５の入力端子には内部データ信号ＤＩＮが入力される。また、インバータ２１２からは信号ＤＬ２が出力される。クロックドインバータ２０５は内部データストローブ信号ＤＱＳがＬレベルのときに動作する。またクロックドインバータ２０６は内部データストローブ信号ＤＱＳがＨレベルのときに動作する。
【０１４３】
クロックドインバータ２０７の入力端子はインバータ２１１の出力端子に接続され、その出力端子はインバータ２１１の入力端子に接続される。また、クロックドインバータ２０８の入力端子はインバータ２１２の出力端子と接続され、その出力端子はインバータ２１２の入力端子と接続される。
【０１４４】
クロックドインバータ２０７は内部データストローブ信号ＤＱＳがＨレベルのときに動作し、クロックドインバータ２０８は内部データストローブ信号ＺＤＱＳがＬレベルのときに動作する。
【０１４５】
以上の回路構成を有するＤＤＲ−ＳＤＲＡＭの動作について説明する。
図１４は図１２に示したＤＤＲ−ＳＤＲＡＭの書込動作時の動作について示したタイミングチャートである。
【０１４６】
図１４を参照して、ライトレイテンシを１とした場合、時刻Ｔ１において制御回路１１７から書込動作信号ＷＲＩＴＥが出力される。よって、時刻Ｔ１から外部クロック信号ＥＸＴＣＬＫの１クロック経過後の時刻Ｔ２で、シリアルパラレルコンバータ１０４はデータストローブ信号ＤＱＳの立上がりに応答して外部データ信号ＥＸＴＤＱ（内部データ信号ＤＩＮ）内のデータＤ０をラッチし、ラッチ回路１０５に出力する。さらに、シリアルパラレルコンバータ１０４は時刻Ｔ２後のデータストローブ信号ＤＱＳの立下がりである時刻Ｔ３において、外部データ信号ＥＸＴＤＱ（内部データ信号ＤＩＮ）からデータＤ１をラッチし、ラッチ回路１０６へ出力する。同様に、シリアルパラレルコンバータ１０４は、外部データストローブ信号ＥＸＴＤＱＳ（内部データストローブ信号ＤＱＳ）の立上がり時に外部データ信号ＥＸＴＤＱ（内部データ信号ＤＩＮ）からラッチしたデータＤ2n（ｎは自然数）をラッチ回路１０５へ出力し、内部データストローブ信号ＤＱＳの立下り時に内部データ信号ＤＩＮからラッチしたデータＤ2n+1（ｎは自然数）をラッチ回路１０６へ出力する。
【０１４７】
ここで、時刻Ｔ４で制御回路１１７がスイッチ信号ＥＶＥＮをＨレベルに活性化し、スイッチ信号ＯＤＤをＬレベルに維持する。このとき、トランスミッションゲート１０７および１１０がオンされ、トランスミッションゲート１０８および１０９はオフされる。よって、ラッチ回路１０５にラッチされたデータＤ０は時刻Ｔ４でラッチ回路１１１にラッチされる。同様に、ラッチ回路１０６にラッチされたデータＤ１はラッチ回路１１２にラッチされる。
【０１４８】
続いて時刻Ｔ５で、ライトデータドライバ活性化信号ＷＤＲＶがＨレベルに活性化されると、ライトデータドライバ１１３はラッチ回路１１１にラッチされたデータＤ０をメモリセルアレイ１１５へ出力し、ライトデータドライバ１１４はラッチ回路１１２にラッチされたデータＤ１をメモリセルアレイ１１６へ出力する。
【０１４９】
なお、時刻Ｔ４でスイッチ信号ＥＶＥＮをＬレベルとし、スイッチ信号ＯＤＤをＨレベルとすると、トランスミッションゲート１０７および１１０がオフされ、トランスミッションゲート１０８および１０９がオンされる。その結果、データＤ０はラッチ回路１１２にラッチされ、データＤ１はラッチ回路１１１にラッチされる。
【０１５０】
以上のように、ＤＤＲ−ＳＤＲＡＭの書込動作時、シリアルパラレルコンバータ１０４は、内部データストローブ信号ＤＱＳ（外部データストローブ信号）の立上がり時と立下がり時とでそれぞれ異なるデータを受ける。その結果、タイミングマージンが非常に厳しいものとなっている。
【０１５１】
図１５は、本発明の実施の形態５におけるＤＤＲ−ＳＤＲＡＭの全体構成を示す概略ブロック図である。
【０１５２】
図１５を参照して、図１２と比較して入力バッファ１０２の代わりに入力バッファ１２０および１２１を設置し、シリアルパラレルコンバータ１０４の代わりにトランスミッションゲート１２３および１２４を接地している。また、トランスミッションゲート１２３と１０７との間にラッチ回路１２５が追加され、トランスミッションゲート１２４と１１０との間にラッチ回路１２６が追加されている。
【０１５３】
入力バッファ１２０は外部データ信号入力端子１２７から外部データ信号ＥＸＴＤＱを受け内部データ信号ＤＩＮをラッチ回路１０５へ出力する。入力バッファ１２１は、外部データ信号入力端子１２２から入力される外部データ信号ＺＥＸＴＤＱを受け、内部データ信号ＺＤＩＮをラッチ回路１０６へ出力する。ここで、外部データ信号ＺＥＸＴＤＱは外部データ信号ＥＸＴＤＱに対して相補の信号である。よって、内部データ信号ＺＤＩＮは内部データ信号ＤＩＮに対して相補の信号である。
【０１５４】
トランスミッションゲート１２３はラッチ回路１０５とトランスミッションゲート１０７との間に接続され、内部データストローブ信号ＤＱＳがＨレベルのときにオンされる。また、トランスミッションゲート１２４は、ラッチ回路１０６とトランスミッションゲート１１０との間に接続され、内部データストローブ信号ＤＱＳがＨレベルのときにオンされる。
【０１５５】
その他の回路構成は図１２と同じであるためその説明は繰返さない。
以上の回路構成を示すＤＤＲ−ＳＤＲＡＭの書込動作の動作について説明する。
【０１５６】
図１６は図１５に示したＤＤＲ−ＳＤＲＡＭの書込動作時のタイミングチャートである。
【０１５７】
図１６を参照して、実施の形態５におけるＤＤＲ−ＳＤＲＡＭは相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱを受ける。その結果、従来のＤＤＲ−ＳＤＲＡＭと同じデータ量を取得する場合、そのデータを取得するときのタイミングマージンを２倍にすることができる。
【０１５８】
具体的には、図１２に示すＤＤＲ−ＳＤＲＡＭでは図１４に示すように単一の外部データ信号ＥＸＴＤＱからデータを受けるため、外部データ信号ＥＸＴＤＱＳは外部ストローブ信号ＥＸＴＤＱＳの立上がり時と立下がり時でそれぞれ異なるデータである必要があった。しかしながら、本発明の実施の形態５におけるＤＤＲ−ＳＤＲＡＭではデータを搬送する外部データ信号が２つあるため、従来の外部データ信号ＥＸＴＤＱで搬送されるデータ量の２分の１ずつを外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱで分担すればよい。よって、データ信号上で同じデータＤｎの情報を保持する時間を２倍にすることができる。
【０１５９】
よって、外部データ信号ＥＸＴＤＱはデータＤ０およびデータＤ２を、外部データ信号ＺＥＸＴＤＱはデータＤ１およびデータＤ３をそれぞれ搬送する。
【０１６０】
制御回路１１７は時刻Ｔ１で書込動作信号ＷＲＩＴＥの出力する。時刻Ｔ１から外部クロック信号ＥＸＴＣＬＫで１クロック分経過後の時刻Ｔ２において、入力バッファ１２０は外部データ信号ＥＸＴＤＱからデータＤ０を取得し、入力バッファ１２１は外部データ信号ＺＥＸＴＤＱからデータＤ１を取得する。
【０１６１】
このとき、入力バッファ１０３から出力された内部データストローブ信号ＤＱＳはＨレベルになるため、トランスミッションゲート１２３および１２４がオンされる。その結果、入力バッファ１２１で取得したデータＤ０はラッチ回路１２５でラッチされ、入力バッファ１２１が取得したデータＤ１はラッチ回路１２６でラッチされる。
【０１６２】
以降の動作については図１４の時刻Ｔ４以降の動作と同じであるためその説明は繰返さない。
【０１６３】
以上の結果、本発明の実施の形態５におけるＤＤＲ−ＳＤＲＡＭでは、相補の外部データ信号を用いることでデータレートを落とすことなく書込動作時にシングルデータレートにすることができる。よって、シリアルパラレルコンバータが不要となる。よって、回路構成が簡略化される。
【０１６４】
また、シリアルパラレルコンバータの動作のために規制されていたタイミングマージンを緩和することができる。
【０１６５】
［実施の形態６］
図１７は、この発明の実施の形態６におけるＤＤＲ−ＳＤＲＡＭの構成を示す概略ブロック図である。
【０１６６】
図１７を参照して、図１５と比較して、トランスミッションゲート１０７〜１１０とラッチ回路１２５および１２６とを削除している。その他の回路構成については、図１５と同じであるためその説明は繰返さない。
【０１６７】
図１８は、図１７に示したＤＤＲ−ＳＤＲＡＭの書込動作時のタイミングチャートである。
【０１６８】
図１８を参照して、時刻Ｔ１で制御回路１１７から書込動作信号ＷＲＩＴＥが出力される。ライトレイテンシを１クロックとしている場合、時刻Ｔ１から外部クロック信号ＥＸＴＣＬＫが１クロック分経過した後の時刻Ｔ２で、入力バッファ１２０が外部データ信号ＥＸＴＤＱからデータＤ０を取得し、ラッチ回路１０５に出力する。また、同じく時刻Ｔ２で入力バッファ１２１が外部データ信号ＺＥＸＴＤＱからデータＤ１を取得し、ラッチ回路１０６へ出力する。よってラッチ回路１０５はデータＤ０を、ラッチ回路１０６はデータＤ１をそれぞれラッチする。
【０１６９】
時刻Ｔ２でデータストローブ信号ＤＱＳはＨレベルに活性化されているため、トランスミッションゲート１２３および１２４がオンされる。その結果、時刻Ｔ２でデータ信号Ｄ０はラッチ回路１１１でラッチされ、データ信号Ｄ１はラッチ回路１１２でラッチされる。
【０１７０】
時刻Ｔ２経過後で内部クロック信号ｉｎｔ．ＣＬＫの立上がりに応答して時刻Ｔ５でライトデータドライバ活性化信号ＷＤＲＶがＨレベルに活性化される。この結果、ラッチ回路１１１にラッチされていたデータ信号Ｄ０はメモリセルアレイ１１５へ出力され、ラッチ回路１１２にラッチされていたデータ信号Ｄ１はメモリセルアレイ１１６に出力される。
【０１７１】
本発明の実施の形態６の半導体記憶装置では、２つの入力バッファから入力されたデータを複数のメモリセルアレイのいずれのメモリセルアレイに出力するかを決定するトランスミッションゲートが削除されている。その結果、トランスミッションゲートを動作させるために必要な時間を短縮することができる。
【０１７２】
図１９は図１７に示した半導体記憶装置で利用される相補データバスのイコライズ回路の回路図である。
【０１７３】
図１９を参照して、イコライズ回路は論理ゲート１３５とトランスミッションゲート１３６とインバータ１３７とを含む。
【０１７４】
論理ゲート１３５は入出力回路１３１から出力された読出信号ＺＲＤＨおよびＺＲＤＬを受け、ＮＡＮＤ論理演算結果を出力する。インバータ１３７は論理ゲート１３５の出力信号を受け、反転して出力する。トランスミッションゲート１３６は論理ゲート１３５は論理ゲート１３５の出力端子とインバータ１３７の出力端子との間に接続され、論理ゲート１３５の出力信号がＬレベルの時に、相補データバスをショートする。
【０１７５】
なお、読出動作を行なっていないときは、読出信号ＺＲＤＨおよびＺＲＤＬはともにＨレベルとなる。よって、このときトランスミッションゲート１３６はオンされ、相補データバスはショートされる。このときの相補データバスの電圧はイコライズレベルに保持される。イコライズレベルは接地電位ＧＮＤ，内部電源電位ＶＣＣ，ＶＣＣ／２のいずれかとする。
【０１７６】
図２０は、図１７に示した半導体記憶装置で利用される相補データバスのイコライズ回路の回路図の他の例である。
【０１７７】
図２０を参照して、イコライズ回路は図１９と比較して、新たにトランスミッションゲート１３８を追加している。トランスミッションゲート１３８は論理ゲート１３５の出力端子とインバータ１３７の出力端子との間に接続される。トランスミッションゲート１３６および１３８がともにオンされると、相補データバスがショートされ、相補データバスの電位はともにイコライズレベルに保持される。
【０１７８】
以上の構成により、相補データバスは読出動作時および書込動作時以外は、その電位は接地電位ＧＮＤ，内部電源電位ＶＣＣ，ＶＣＣ／２のいずれかに保持される。
【０１７９】
［実施の形態７］
図２１はこの発明の実施の形態７における半導体記憶装置の構成を示すブロック図である。
【０１８０】
図２１を参照して、図１２と比較して、入力バッファ１０３の代わりに新たに第１データストローブ信号発生回路（以下、ＤＳ発生回路と称する）１３０と第２データストローブ信号発生回路（以下、ＤＳ２発生回路と称する）１３２とを追加している。
【０１８１】
ＤＳ発生回路２５０は相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱとを受け、第１データストローブ信号ＤＳおよびＺＤＳを出力する。また、ＤＳ２発生回路２５１は第１データストローブ信号ＤＳおよびＺＤＳを受け、第２データストローブ信号ＤＳ２を出力する。
【０１８２】
図２２は図２１に示したＤＳ発生回路の構成を示す回路図である。
図２２を参照して、ＤＳ発生回路２５０は、バッファ回路１４０，１４１と、論理ゲート１４４〜１４７と、インバータ１４８〜１５１とを含む。
【０１８３】
図２３は図２２中のバッファ回路１４０の構成を示す回路図である。
図２３を参照して、バッファ回路１４０はＰチャネルＭＯＳトランジスタ２６０〜２６３と、ＮチャネルＭＯＳトランジスタ２６４〜２６８とを含む。
【０１８４】
ＰチャネルＭＯＳトランジスタ２６０とＮチャネルＭＯＳトランジスタ２６４とＮチャネルＭＯＳトランジスタ２６５とは内部電源電位ノード９と接地電位ノード１０との間に直列に接続される。ＰチャネルＭＯＳトランジスタ２６０はダイオード接続される。また、ＮチャネルＭＯＳトランジスタ２６４のゲートには外部データ信号ＥＸＴＤＱが入力される。ＮチャネルＭＯＳトランジスタ２６５のゲートには制御回路１１７から出力される制御信号ＥＮＡが入力される。
【０１８５】
また、ＰチャネルＭＯＳトランジスタ２６１とＮチャネルＭＯＳトランジスタ２６６とは内部電源電位ノード９と接地電位ノード１０との間に直列に接続される。ＰチャネルＭＯＳトランジスタ２６１のゲートはＰチャネルＭＯＳトランジスタ２６０のゲートに接続される。よって、ＰチャネルＭＯＳトランジスタ２６０と２６１とはカレントミラーを形成する。ＮチャネルＭＯＳトランジスタ２６６のゲートには参照電位ＶＲＥＦＬが入力される。ここで、参照電位ＶＲＥＦＬは参照電位ＶＲＥＦを抵抗分割することにより得られる参照電位であり、参照電位ＶＲＥＦよりも微小電位△Ｖだけ低下させた電位である。微小電位△Ｖは例えば１０ｍＶである。
【０１８６】
ＰチャネルＭＯＳトランジスタ２６２とＮチャネルＭＯＳトランジスタ２６７とは内部電源電位ノード９とＮチャネルＭＯＳトランジスタ２６５との間に直列に接続される。ＰチャネルＭＯＳトランジスタ２６２のゲートはＰチャネルＭＯＳトランジスタ２６０のゲートに接続される。よってＰチャネルＭＯＳトランジスタ２６０と２６２とはカレントミラーを形成する。また、ＮチャネルＭＯＳトランジスタ２６７のゲートには参照電位ＶＲＥＦＨが入力される。ここで、参照電位ＶＲＥＦＨは参照電位ＶＲＥＦを抵抗分割することにより得られる参照電位であり、参照電位ＶＲＥＦよりも微小電位△Ｖだけ上昇させた電位である。微小電位△Ｖは例えば１０ｍＶである。ＰチャネルＭＯＳトランジスタ２６２とＮチャネルＭＯＳトランジスタ２６７の接続点であるノードＮ２１は信号ＤＱ０ＨＶが出力される。
【０１８７】
ＰチャネルＭＯＳトランジスタ２６３とＮチャネルＭＯＳトランジスタ２６８とはインバータ１７０を構成する。インバータ１７０はＰチャネルＭＯＳトランジスタ２６１とＮチャネルＭＯＳトランジスタ２６６との接続点であるノードＮ２０から出力される信号を受け、反転して信号ＤＱ０ＬＶを出力する。
【０１８８】
なお、バッファ回路１４１の構成のバッファ回路１４０と同じであるため、その説明は繰り返さない。なお、バッファ回路１４１内のＮチャネルＭＯＳトランジスタ２６４のゲートには外部データ信号ＺＥＸＴＤＱが入力される。また、ノード２１からは信号ＺＤＱ０ＨＶが出力され、インバータ１７０からは信号ＺＤＱ０ＬＶが出力される。
【０１８９】
再び図２２に戻って、論理ゲート１４４はバッファ回路１４０から出力された信号ＤＱ０ＬＶとＤＱ０ＨＶとを受け、ＮＡＮＤ論理演算結果を出力する。また、論理ゲート１４５はバッファ回路１４１から出力された信号ＺＤＱ０ＬＶとＺＤＱ０ＨＶとを受けＮＡＮＤ論理演算結果を出力する。
【０１９０】
論理ゲート１４６は論理ゲート１４４と１４５の出力信号を受け、ＮＡＮＤ論理演算結果を出力する。インバータ１４８〜１５０は直列に接続される。インバータ１４８の入力端子は論理ゲート１４６の出力端子と接続される。また、インバータ１５０の出力端子は論理ゲート１４７の２つの入力端子のうちの１つの入力端子に接続される。論理ゲート１４７の２つの入力端子のうちの他の入力端子は論理ゲート１４６の出力端子と接続される。論理ゲート１４７は論理絵Ｇ−と１４６の出力信号とインバータ１５０の出力信号とを受け、ＮＡＮＤ論理演算結果を第１データストローブ信号ＺＤＳとして出力する。なお、インバータ１４８〜１５０は遅延素子として機能するため、論理ゲート１４７はワンショットパルスを第１データストローブ信号として出力する。
【０１９１】
インバータ１５１は第１データストローブ信号ＺＤＳを受け。反転して第１データストローブ信号ＤＳを出力する。
【０１９２】
図２４は図２１中のＤＳ２発生回路の構成を示す回路図である。
図２４を参照して、ＤＳ２発生回路２５１はＰチャネルＭＯＳトランジスタ１６０〜１６３と、ＮチャネルＭＯＳトランジスタ１６４〜１６７と、インバータ１６８，１６９とを含む。
【０１９３】
ＰチャネルＭＯＳトランジスタ１６０，１６１およびＮチャネルＭＯＳトランジスタ１６４，１６５とは内部電源電位ノード９と接地電位ノード１０との間で直列に接続される。ＰチャネルＭＯＳトランジスタ１６０およびＮチャネルＭＯＳトランジスタ１６５のゲートには信号ＥＮが入力される。ＰチャネルＭＯＳトランジスタ１６１のゲートには第１データストローブ信号ＺＤＳが入力され、ＮチャネルＭＯＳトランジスタ１６４のゲートには第１データストローブ信号ＤＳが入力される。インバータ１６９はＰチャネルＭＯＳトランジスタ１６１とＮチャネルＭＯＳトランジスタ１６４との接続点であるノードＮ３０から出力される信号を受け、反転して第２データストローブ信号ＤＳ２として出力する。
【０１９４】
ＰチャネルＭＯＳトランジスタ１６２，１６３およびＮチャネルＭＯＳトランジスタ１６６，１６７とは内部電源電位ノード９と接地電位ノード１０との間で直列に接続される。ＰチャネルＭＯＳトランジスタ１６２およびＮチャネルＭＯＳトランジスタ１６７のゲートには第２データストローブ信号ＤＳ２が入力される。ＰチャネルＭＯＳトランジスタ１６３のゲートには第１データストローブ信号ＤＳが入力され、ＮチャネルＭＯＳトランジスタ１６６のゲートには第１データストローブ信号ＺＤＳが入力される。ＰチャネルＭＯＳトランジスタ１６３とＮチャネルＭＯＳトランジスタ１６６の接続点であるノードＮ３１はノードＮ３０と接続される。
【０１９５】
インバータ１６８は第２データストローブ信号ＤＳ２を受け、反転して信号ＥＮとして出力する。
【０１９６】
図２５はＤＳ発生回路２５０およびＤＳ２発生回路２５１の動作を示すタイミングチャートである。
【０１９７】
図２５を参照して、時刻Ｔ１０でＤＳ発生回路２５０がワンショットパルス信号であるデータストローブ信号ＤＳをＨレベルに活性化する。このとき、データストローブ信号ＺＤＳはＬレベルに活性化される。
【０１９８】
よって、ＤＳ２発生回路２５１では第２データストローブ信号ＤＳ２がＨレベルに活性化される。第２データストローブ信号は時刻Ｔ１０以降に再びデータストローブ信号ＤＳが活性化される時刻Ｔ１２までＨレベルを維持する。なお、信号ＥＮはインバータ１６８の遅延効果により、時刻Ｔ１０から△Ｔ時間経過後の時刻Ｔ１１にＬレベルに活性化される。
【０１９９】
以上の構成を有する半導体記憶装置の書込動作時および読出動作時の動作について説明する。なお、本発明の実施の形態７における半導体記憶装置では、書込動作および読出動作をしていないときのデータバスはハイインピーダンス状態とする。
【０２００】
はじめに、書込動作時の半導体記憶装置の動作について説明する。
図２６は本発明の実施の形態７における半導体記憶装置の書込動作時の動作について示したタイミングチャートである。
【０２０１】
図２６を参照して、時刻Ｔ１で制御回路１１７から書込動作信号ＷＲＩＴＥが出力される。よって、時刻Ｔ１以降に外部クロック信号ＥＸＴＣＬＫに同期して相補の外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱによりデータＤ０〜Ｄ４が搬送される。
【０２０２】
データＤ０が入力バッファ１０２に入力される時刻Ｔ２０で、ＤＳ発生回路２５０により第１データストローブ信号ＤＳがワンショットパルスとして出力される。よってこのときＤＳ２発生回路から出力される第２データストローブ信号ＤＳ２はＨレベルに立上がる。シリアルパラレルコンバータ１０４はこの第２データストローブ信号ＤＳ２の立上がりに応答してデータＤ０をラッチし、ラッチ回路１０５へ出力する。
【０２０３】
次に、データＤ１が入力バッファ１０２に入力されう時刻Ｔ２１で、ＤＳ発生回路により第１データストローブ信号ＤＳが再びワンショットパルスとして出力される。よって、このときＤＳ２発生回路から出力される第２データストローブ信号ＤＳ２はＬレベルに立下がる。シリアルパラレルコンバータ１０４はこの第２データストローブ信号ＤＳ２の立下りに応答してデータＤ１をラッチし、ラッチ回路１０６に出力する。
【０２０４】
時刻Ｔ２１以降の動作は図１４に示した時刻Ｔ２以降の動作と同じであるため、その説明は繰り返さない。
【０２０５】
以上より、実施の形態７の半導体記憶装置では、外部データストローブ信号ＥＸＴＤＱＳを用いることなく、外部から入力されるデータを書込むことができる。よって、書込動作を簡単化できる。
【０２０６】
次に、実施の形態７の半導体記憶装置の読出動作について説明する。
はじめに図２１中の出力バッファ１３２の構成について説明する。
【０２０７】
図２７は図２１中の出力バッファの構成を示す回路図である。
図２７を参照して、出力バッファ７５は図５と比較して、新たにＰチャネルＭＯＳトランジスタと１８０と１８１とを含む。
【０２０８】
ＰチャネルＭＯＳトランジスタと１８０は内部電源電位ノード９とＰチャネルＭＯＳトランジスタと５１のドレインとの間に接続される。ＰチャネルＭＯＳトランジスタと１８０のゲートに内部クロック信号ＺＣＬＫが入力される。
【０２０９】
ＰチャネルＭＯＳトランジスタと１８１は内部電源電位ノード９とＰチャネルＭＯＳトランジスタ５９のゲートとの間に接続される。ＰチャネルＭＯＳトランジスタ１８１のゲートには内部クロック信号ＺＣＬＫが入力される。
【０２１０】
その他の回路構成については図５と同じであるため、その説明は繰り返さない。なお、図２７における第２出力バッファ７６の構成も、図２７の第１出力バッファと同じ構成である。ただし、ＰチャネルＭＯＳトランジスタ５１のゲートとＮチャネルＭＯＳトランジスタ６２のゲートには読出データ信号ＲＤＬが入力され、ＰチャネルＭＯＳトランジスタ５８のゲートとＮチャネルＭＯＳトランジスタ７１のゲートには読出データ信号ＲＤＨが入力される。
【０２１１】
以上の構成の出力バッファを含む半導体記憶装置の読出動作について説明する。
【０２１２】
図２８はこの発明の実施の形態７の半導体記憶装置の読出動作を示すタイミングチャートである。
【０２１３】
図２８を参照して、時刻Ｔ３０で制御回路１１７から読出動作信号ＲＥＡＤが出力される。読出動作信号ＲＥＡＤとは、読出動作を行なうときに制御回路１１７から出力される信号である。
【０２１４】
ここでバーストレングスを４とすると、読出データ信号ＲＤＨはデータＤ０とＤ２を搬送し、読出データ信号ＲＤＬはデータＤ１とデータＤ３とを搬送する。
【０２１５】
読出動作のカスレイテンシを２とすると、外部クロック信号ＥＸＴＣＬＫが２クロック分経過時の時刻Ｔ３１で、読出データ信号ＲＤＨにより搬送されたデータＤ０が出力バッファ１３２から外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱに出力される。ここで、時刻Ｔ３２で内部クロック信号ＣＬＫがＨレベルとなると、出力バッファ１３２内の第１出力バッファ７５内および第２出力バッファ７６内のＰチャネルＭＯＳトランジスタ１８０および１８１はオンされる。よって、出力バッファ１３２の動作は停止する。そのため、クロック信号ＣＬＫがＨレベルの期間は外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱはともにハイインピーダンス状態となる。
【０２１６】
次に内部クロック信号ＣＬＫがＬレベルとなると、再び出力バッファ１３２は動作を開始し、内部クロック信号ＣＬＫがＬレベルの期間中、出力バッファ１３２はデータＤ１を出力する。
【０２１７】
以上に示すように本実施の形態の半導体記憶装置では、読出動作時に出力バッファから出力される外部データ信号ＥＸＴＤＱおよびＺＥＸＴＤＱにおいて、データとデータの間はハイインピーダンス状態となる。よって、外部データストローブ信号を必要とすることなく、データの出力が可能となる。
【０２１８】
以上の構成により、本発明の実施の形態７の半導体記憶装置では、外部データストローブ信号を不用とするため、書込動作および読出動作を簡単化できる。
【０２１９】
なお、ＤＳ発生回路およびＤＳ２発生回路は、本発明の実施の形態７に示したように、データ処理システム内の各半導体記憶装置ごとに含んでもよいし、データ処理システム全体に１つのＤＳ発生回路およびＤＳ２発生回路を含んでもよい。また、ＤＳ発生回路に入力される参照電位ＶＲＥＦＨ，ＶＲＥＦＬは半導体記憶装置内部またはデータ処理システム内部で発生してもよいし、外部から入力する構成でもよい。
【０２２０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと解釈されるべきである。本発明の範囲は上述した実施の形態ではなく特許請求の範囲によって定められ、特許請求の範囲と均等の意味およびその範囲内でのすべての変更が含まれることを意図するものである。
【０２２１】
【発明の効果】
本発明における半導体記憶装置は、外部データ信号を入出力するとき、シングルデータバスを利用するか、ダブルデータバスを利用するかを選択できる。その結果、本発明の半導体記憶装置は、さまざまな種類のデータ処理システムに対応することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態における半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】  図１の半導体記憶装置２０のピン配置を示す図である。
【図３】  図１中の入力バッファ３２の詳細な構成を示す回路図である。
【図４】  入力バッファを動作させる制御信号を出力するための選択回路の構成を示す回路図である。
【図５】  図１中の出力バッファ３４の詳細な構成を示す回路図である。
【図６】  読出選択回路の構成を示す回路図である。
【図７】  この発明の実施の形態２における入力バッファの構成を示す回路図である。
【図８】  実施の形態２における読出選択回路の構成を示す回路図である。
【図９】  この発明の実施の形態３における入力バッファの構成について示した回路図である。
【図１０】  実施の形態３における読出選択回路の構成を示す回路図である。
【図１１】  この発明の実施の形態４における読出選択回路の構成について示す回路図である。
【図１２】  ＤＤＲ−ＳＤＲＡＭの全体構成を示す概略ブロック図である。
【図１３】  図１２中のシリアルパラレルコンバータ１０４の構成を示す回路図である。
【図１４】  図１２に示したＤＤＲ−ＳＤＲＡＭの書込動作時の動作について示したタイミングチャートである。
【図１５】  本発明の実施の形態５におけるＤＤＲ−ＳＤＲＡＭの全体構成を示す概略ブロック図である。
【図１６】  図１５に示したＤＤＲ−ＳＤＲＡＭの書込動作時のタイミングチャートである。
【図１７】  この発明の実施の形態６におけるＤＤＲ−ＳＤＲＡＭの構成を示す概略ブロック図である。
【図１８】  図１７に示したＤＤＲ−ＳＤＲＡＭの書込動作時のタイミングチャートである。
【図１９】  図１７に示した半導体記憶装置で利用される相補データバスのイコライズ回路の回路図である。
【図２０】  図１７に示した半導体記憶装置で利用される相補データバスのイコライズ回路の回路図の他の例である。
【図２１】  この発明の実施の形態７における半導体記憶装置の構成を示すブロック図である。
【図２２】  図２１に示したＤＳ発生回路の構成を示す回路図である。
【図２３】  図２２中のバッファ回路１４０の構成を示す回路図である。
【図２４】  図２１中のＤＳ２発生回路の構成を示す回路図である。
【図２５】  ＤＳ発生回路２５０およびＤＳ２発生回路２５１の動作を示すタイミングチャートである。
【図２６】  本発明の実施の形態７における半導体記憶装置の書込動作時の動作について示したタイミングチャートである。
【図２７】  図２１中の出力バッファの構成を示す回路図である。
【図２８】  この発明の実施の形態７の半導体記憶装置の読出動作を示すタイミングチャートである。
【図２９】  複数の半導体記憶装置を用いたデータ処理システムに構成を示すブロック図である。
【図３０】  図２９中の各半導体記憶装置内に接地された入力バッファの構成を示す回路図である。
【図３１】  ノイズ耐性の向上が可能な入力バッファの構成を示す回路図である。
【符号の説明】
９  内部電源電位ノード、１０  接地電位ノード、２０，２０３  半導体記憶装置、２１  制御信号入力端子、２２  アドレス入力端子、２３  アドレスバッファ、２４，１１７  制御回路、２５  ロウデコーダ、２６  コラムデコーダ、２７，１３１  入出力回路、２８  センスアンプ回路、２９，１１５，１１６  メモリセルアレイ、３１  内部電位発生回路、３２，１００〜１０３，１２０，１２１  入力バッファ、３３  データ入出力端子、３４，７５，７６，１３２  出力バッファ、３５  論理ゲート、３６  書込選択回路、４０  クロックドインバータ、７７  読出選択回路、１０４  シリアルパラレルコンバータ、１０５，１０６，１１１，１１２，１２５，１２６  ラッチ回路、１０７〜１１０，１２３，１２４，１３６，１３８  トランスミッションゲート、１１３，１１４  ライトデータドライバ、１１８，１２２，１２７  外部データ信号入力端子、１１９  外部データストローブ信号入力端子、１４０，１４１  バッファ回路、２００  データ処理システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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