(57)【特許請求の範囲】
【請求項１】
一導電型の半導体層上にゲート酸化膜を介して形成されたゲート電極と、
前記ゲート電極の下方にのみ形成される一導電型のボディ層と、
前記ゲート電極から離間されて形成される高濃度の逆導電型ソース・ドレイン層と、
前記高濃度の逆導電型ソース・ドレイン層を取り囲むように形成され、前記ゲート電極の下方に形成された一導電型のボディ層に隣接する低濃度の逆導電型ソース・ドレイン層とを具備し、
前記ゲート電極の下方領域において、前記ボディ層の底部は、前記低濃度の逆導電型ソース・ドレイン層の底部よりも深い位置に形成されていることを特徴とする半導体装置。
【請求項２】
一導電型の半導体層上にゲート酸化膜を介して形成されたゲート電極と、
前記ゲート電極の一端部に隣接するように形成される高濃度の逆導電型ソース層と、
前記ゲート電極の下方に前記高濃度の逆導電型ソース層と隣接するように形成される一導電型のボディ層と、
前記ゲート電極の他端部から離間されて形成される高濃度の逆導電型ドレイン層と、
前記一導電型のボディ層に隣接し、前記ゲート電極の下方から前記逆導電型ドレイン層を取り囲むように形成される低濃度の逆導電型ドレイン層と、を具備し、
前記ゲート電極の下方領域において、前記ボディ層の底部は、前記高濃度の逆導電型ソース層の底部及び前記低濃度の逆導電型ドレイン層の底部よりも深い位置に形成されていることを特徴とする半導体装置。
【請求項３】
前記低濃度の逆導電型ソース・ドレイン層あるいは前記低濃度の逆導電型ドレイン層が、前記ゲート電極下方では浅く、前記高濃度の逆導電型ソース・ドレイン層あるいは前記高濃度の逆導電型ドレイン層下方では深く形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ボディ層の表層部には、逆導電型層が形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
一導電型の半導体層に逆導電型の不純物イオンを注入して低濃度の逆導電型のソース・ドレイン層を形成する工程と、
前記一導電型の半導体層に逆導電型の不純物イオンを注入して、前記低濃度の逆導電型のソース・ドレイン層内に高濃度の逆導電型のソース・ドレイン層を形成する工程と、
前記半導体層に一導電型の不純物イオンを注入して、前記低濃度の逆導電型のソース・ドレイン層を分断するように一導電型のボディ層を形成する工程と、
前記半導体層上にゲート酸化膜を形成した後に、前記ボディ層が形成された当該ゲート酸化膜上にゲート電極を形成する工程とを具備し、
前記一導電型のボディ層を形成する工程は、前記ゲート電極の下方領域に位置する当該ボディ層の底部が前記低濃度の逆導電型のソース・ドレイン層の底部よりも深くなるように形成する工程であることを特徴とする半導体装置の製造方法。
【請求項６】
一導電型の半導体層に逆導電型不純物イオンを注入して低濃度の逆導電型ドレイン層を形成する工程と、
前記半導体層に逆導電型不純物イオンを注入してゲート電極形成領域の一端部に隣接するように高濃度の逆導電型ソース層を形成すると共に、当該ゲート電極の他端部から離間した位置であって前記低濃度の逆導電型ドレイン層内に高濃度の逆導電型ドレイン層を形成する工程と、
前記一導電型の半導体層に一導電型不純物イオンを注入して、前記高濃度の逆導電型のソース層に隣接するように一導電型のボディ層を形成する工程と、
前記半導体層上にゲート酸化膜を形成した後に、前記ボディ層が形成された当該ゲート酸化膜上にゲート電極を形成する工程とを具備し、
前記一導電型のボディ層を形成する工程は、前記ゲート電極の下方領域に位置する当該ボディ層の底部が前記高濃度の逆導電型ソース層の底部及び前記低濃度の逆導電型ドレイン層の底部よりも深くなるように形成する工程であることを特徴とする半導体装置の製造方法。
【請求項７】
前記一導電型のボディ層を形成する工程の後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記低濃度の逆導電型ソース・ドレイン層あるいは前記低濃度の逆導電型ドレイン層を形成する工程は、前記ゲート電極下方では浅く、前記高濃度の逆導電型ソース・ドレイン層あるいは前記高濃度の逆導電型ドレイン層下方では深くなるように形成することを特徴とする請求項５乃至請求項７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
一導電型の半導体層に逆導電型不純物をイオン注入して低濃度の逆導電型ソース・ドレイン層を形成する工程と、
前記半導体層に逆導電型不純物イオンを注入して前記低濃度の逆導電型ソース・ドレイン層に連なり、当該逆導電型ソース・ドレイン層よりも浅い逆導電型層を形成する工程と、
前記半導体層に逆導電型不純物をイオン注入して、前記低濃度の逆導電型ソース・ドレイン層内に逆導電型不純物イオンを注入して高濃度の逆導電型ソース・ドレイン層を形成する工程と、
前記半導体層に一導電型不純物をイオン注入して、前記逆導電型層を分断するように一導電型のボディ層を形成する工程と、
前記半導体層上にゲート酸化膜を形成した後に、前記ボディ層が形成された当該ゲート酸化膜上にゲート電極を形成する工程とを具備し、
前記一導電型のボディ層を形成する工程は、前記ゲート電極の下方領域に位置する当該ボディ層の底部が前記逆導電型層の底部よりも深くなるように形成する工程であることを特徴とする半導体装置の製造方法。
【請求項１０】
前記一導電型のボディ層を形成する工程の後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
一導電型の半導体層内に逆導電型不純物イオンを注入して低濃度の逆導電型ソース・ドレイン層を形成する工程と、
前記半導体層内に逆導電型不純物をイオン注入して、前記低濃度の逆導電型ソース・ドレイン層に連なり、当該逆導電型ソース・ドレイン層よりも浅い逆導電型層を形成する工程と、
前記半導体層内に逆導電型不純物イオンを注入して、前記逆導電型ソース・ドレイン層に高濃度の逆導電型ソース・ドレイン層を形成する工程と、
前記半導体層内に一導電型不純物イオンを注入して前記逆導電型層を分断するように一導電型のボディ層を形成する工程と、
前記半導体層上にゲート酸化膜を形成した後に、前記一導電型のボディ層が形成されたゲート酸化膜上に第２のＭＯＳトランジスタ用の第２のゲート電極を形成すると共に、当該ゲート酸化膜上に第１のＭＯＳトランジスタ用の第１のゲート電極を形成する工程と、
前記第１のＭＯＳトランジスタ用のソース・ドレイン層形成領域以外の領域を被覆するように形成されたマスクを介して前記第１のゲート電極に隣接するように逆導電型不純物イオンを注入して、逆導電型のソース・ドレイン層を形成する工程とを具備し、
前記一導電型のボディ層を形成する工程は、前記ゲート電極の下方領域に位置する当該ボディ層の底部が前記逆導電型層の底部よりも深くなるように形成する工程であることを特徴とする半導体装置の製造方法。
【請求項１２】
前記一導電型のボディ層を形成する工程の後に、当該ボディ層の表層部に逆導電型層を形成するためのイオン注入法による不純物導入工程を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１のＭＯＳトランジスタが微細化ＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタが高耐圧ＭＯＳトランジスタであることを特徴とする請求項１１または請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、更に言えば、例えば液晶駆動用ドライバを構成する各種ＭＯＳトランジスタを１つの半導体基板上に構成する技術に関する。
【０００２】
【従来の技術】
以下、従来の半導体装置とその製造方法について図面を参照しながら説明する。
【０００３】
ここで、液晶駆動用ドライバは、ロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトランジスタ，Ｎチャネル型Ｄ（Double diffused）ＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタ、レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ等から成る。
【０００４】
ここで、上記ＤＭＯＳトランジスタ構造とは、半導体基板表面側に形成した拡散層に対して、導電型の異なる不純物を拡散させて、新たな拡散層を形成し、これらの拡散層の横方向拡散の差を実効チャネル長として利用してなるものであり、短いチャネルが形成されることで、低オン抵抗化に適した素子となる。
【０００５】
図１４は従来のＤＭＯＳトランジスタを説明するための断面図であり、一例としてＮチャネル型ＤＭＯＳトランジスタ構造について図示してある。尚、Ｐチャネル型ＤＭＯＳトランジスタ構造についての説明は省略するが、導電型が異なるだけで、同様の構造と成っているのは周知の通りである。
【０００６】
図１４において、５１は一導電型、例えばＰ型の半導体基板で、５２はＮ型ウエルで、このＮ型ウエル５２内にＰ型ボディ層５３が形成されると共に、このＰ型ボディ層５３内にはＮ型拡散層５４が形成され、また前記Ｎ型ウエル５２内にＮ型拡散層５５が形成されている。基板表面にはゲート酸化膜５６を介してゲート電極５７が形成されており、このゲート電極５７直下のＰ型ボディ層５３の表面領域にはチャネル層５８が形成されている。
【０００７】
そして、前記Ｎ型拡散層５４をソース拡散層、Ｎ型拡散層５５をドレイン拡散層とし、ＬＯＣＯＳ酸化膜５９下のＮ型ウエル５２をドリフト層としている。また、６０，６１はそれぞれソース電極、ドレイン電極であり、６２はＰ型ボディ層５３の電位を取るためのＰ型拡散層で、６３は層間絶縁膜である。
【０００８】
上記ＤＭＯＳトランジスタにおいては、Ｎ型ウエル５２を拡散形成することで、Ｎ型ウエル５２表面での濃度が高くなり、このＮ型ウエル５２表面での電流が流れ易くすると共に、高耐圧化を図ることができる。
【０００９】
そして、このような構成のＤＭＯＳトランジスタは、表面緩和型（REduced SUFace  Field、以下ＲＥＳＵＲＦと称す。）ＤＭＯＳと呼ばれ、前記Ｎ型ウエル２のドリフト層のドーパンド濃度は、ＲＥＳＵＲＦ条件を満たすように設定されている。尚、このような技術は、特開平９−１３９４３８号公報等に開示されている。
【００１０】
【発明が解決しようとする課題】
ここで、上記ＤＭＯＳトランジスタを形成する場合において、ゲート電極形成後に、Ｐ型ボディ層５３形成用の高温熱処理が必要になり、そのため、例えば０．３５μｍルール等の低電圧動作の微細化デバイスでの濃度プロファイルが狂ってしまうため、現状ではＤＭＯＳトランジスタのゲート電極を形成し、Ｐ型ボディ層形成用の高温熱処理が終了した後に、微細化ＭＯＳトランジスタを作り始めることになり、製造工程が長くなるという問題があった。
【００１１】
また、ＤＭＯＳトランジスタは、基本的に異なるイオン種による拡散係数及び拡散開始位置によりゲート長が決まってしまうため、ゲート長に対する設計上の自由度が小さいという問題もあった。
【００１２】
【課題を解決するための手段】
そこで、本発明の半導体装置は上記課題に鑑み為されたもので、一導電型ウエル上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極から離間されて形成される高濃度の逆導電型のソース・ドレイン層と、前記ソース・ドレイン層を取り囲むように形成され、前記ゲート電極下方に形成された一導電型のボディ層で分断された低濃度の逆導電型のソース・ドレイン層とを具備したことを特徴とする。
【００１３】
また、一導電型ウエル上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極の一端部に隣接するように形成される高濃度の逆導電型のソース層と、前記ゲート電極の他端部から離間されて形成される高濃度の逆導電型のドレイン層と、前記ゲート電極下方から前記逆導電型のドレイン層を取り囲むように形成される低濃度の逆導電型のドレイン層と、前記ゲート電極下方の前記逆導電型のソース層と前記逆導電型のドレイン層間に形成される一導電型のボディ層とを具備したことを特徴とする。
【００１４】
そして、前記ボディ層の形成を、イオン注入法により形成したことを特徴とする。
【００１５】
これにより、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明の製造方法では、ボディ層をイオン注入工程により形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【００１６】
また、本発明では、ボディ層をゲート電極下にのみ形成したため、従来構造のようにボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【００１７】
更に、従来方法のようにボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【００１８】
更に、本発明では、Ｐチャネル型ＤＭＯＳトランジスタを構成するＮ型ボディ層の表層部（チャネル領域）に、しきい値電圧調整用のＰ型層を形成したことを特徴とする。
【００１９】
これにより、同一条件で構成した場合にＮチャネル型ＤＭＯＳトランジスタの駆動能力に対して劣るＰチャネル型ＤＭＯＳトランジスタの駆動能力を向上させることが可能になる。
【００２０】
また、上記ＤＭＯＳトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【００２１】
更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能である。
【００２２】
【発明の実施の形態】
以下、本発明の半導体装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【００２３】
ここで、図１０は本発明の半導体装置、即ち液晶駆動用ドライバは、図面（ａ）の左側からロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，図面（ｂ）の左側から同じく高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタで構成される。
【００２４】
以下、上記液晶駆動用ドライバを構成する各種ＭＯＳトランジスタの製造方法について説明する。
【００２５】
先ず、図１において、各種ＭＯＳトランジスタを構成するための領域を画定するために、例えばＰ型の半導体基板（Ｐ−Ｓｕｂ）１内にＰ型ウエル（ＰＷ）３及びＮ型ウエル（ＮＷ）５を形成する。
【００２６】
即ち、前記基板１のＮ型ウエル形成領域上をパッド酸化膜２を介して不図示のレジスト膜で被覆した状態で、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入する。その後、図１に示すように前記Ｐ型ウエル３上をレジスト膜４で被覆した状態で、例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、９×１０12／ｃｍ2の注入条件でイオン注入する。尚、実際には前述したようにイオン注入された各イオン種が熱拡散（例えば、１１５０℃のＮ2雰囲気中で、４時間）されることで、Ｐ型ウエル３及びＮ型ウエル５となる。
【００２７】
次に、図２において、各ＭＯＳトランジスタ毎に素子分離するため、およそ５００ｎｍ程度の素子分離膜８をＬＯＣＯＳ法により形成し、この素子分離膜８以外の活性領域上におよそ８０ｎｍ程度の高耐圧用の厚いゲート酸化膜９を熱酸化により形成する。
【００２８】
続いて、レジスト膜をマスクにして第１の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＬＮ層１０、ＬＰ層１１と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入してＬＮ層１０を形成する。その後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばボロンイオンをおよそ１２０ＫｅＶの加速電圧で、８．５×１０12／ｃｍ2の注入条件でイオン注入してＬＰ層１１を形成する。尚、実際には後工程のアニール工程（例えば、１１００℃のＮ2雰囲気中で、２時間）を経て、上記イオン注入された各イオン種が熱拡散されてＬＮ層１０及びＬＰ層１１となる。
【００２９】
続いて、図３において、レジスト膜をマスクにして前記ＬＮ層１０間及びＬＰ層１１間にそれぞれ第２の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＳＬＮ層１３及びＳＬＰ層１４と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＳＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、１．５×１０12／ｃｍ2の注入条件でイオン注入して前記ＬＮ層１０に連なるＳＬＮ層１３を形成する。その後、レジスト膜（ＰＲ）でＳＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２．５×１０12／ｃｍ2の注入条件でイオン注入して前記ＬＰ層１１に連なるＳＬＰ層１４を形成する。尚、前記ＬＮ層１０と前記ＳＬＮ層１３または前記ＬＰ層１１と前記ＳＬＰ層１４の不純物濃度は、ほぼ同等であるか、どちらか一方が高くなるように設定されている。
【００３０】
更に、図４において、レジスト膜をマスクにして高濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｎ＋層１５、Ｐ＋層１６と称す。）を形成する。即ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入してＮ＋層１５を形成する。その後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入してＰ＋層１６を形成する。
【００３１】
次に、図５において、レジスト膜をマスクにして前記ＬＮ層１０に連なるＳＬＮ層１３の中央部及び前記ＬＰ層１１に連なるＳＬＰ層１４の中央部にそれぞれ逆導電型の不純物をイオン注入することで、当該ＳＬＮ層１３及びＳＬＰ層１４を分断するＰ型ボディ層１８及びＮ型ボディ層１９を形成する。即ち、先ず、不図示のレジスト膜でＰ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１２０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件でイオン注入してＰ型ボディ層１８を形成する。その後、レジスト膜（ＰＲ）でＮ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１９０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件でイオン注入してＮ型ボディ層１９を形成する。尚、上記図３〜図５に示すイオン注入工程に関する作業工程順は、適宜変更可能なものである。
【００３２】
更に、前記通常耐圧用の微細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域の基板（Ｐ型ウエル３）内に第２のＰ型ウエル（ＳＰＷ）２１及び第２のＮ型ウエル（ＳＮＷ）２２を形成する。
【００３３】
即ち、前記通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域上に開口を有する不図示のレジスト膜をマスクにして前記Ｐ型ウエル３内に、例えばボロンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の第１の注入条件でイオン注入後、同じくボロンイオンをおよそ５０ＫｅＶの加速電圧で、２．６×１０12／ｃｍ2の第２の注入条件でイオン注入して、第２のＰ型ウエル２１を形成する。また、前記通常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記Ｐ型ウエル３内に例えばリンイオンをおよそ３８０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入し、同じくリンイオンをおよそ１４０ＫｅＶの加速電圧で４．０×１０12／ｃｍ2の注入条件でイオン注入して、第2のN型ウエル２２を形成する。尚、３８０ＫｅＶ程度の加速電圧発生装置が無い場合には、２価のリンイオン（P++）を１９０ＫｅＶの加速エネルギーでイオン注入するダブルチャージ方式でも良い。
【００３４】
次に、図７において、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上とレベルシフタ用のＮチャネル型ＭＯＳトランジスタ形成領域上の前記ゲート酸化膜９を除去した後に、この領域上に新たに所望の膜厚のゲート酸化膜を形成する。
【００３５】
即ち、先ず、全面にレベルシフタ用のＮチャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度（この段階では、およそ７ｎｍ程度であるが、後述する通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）のゲート酸化膜２４を熱酸化により形成する。続いて、通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に形成された前記レベルシフタ用のＮチャネル型ＭＯＳトランジスタのゲート酸化膜２４を除去した後に、この領域に通常耐圧用の薄いゲート酸化膜２５（およそ７ｎｍ程度）を熱酸化により形成する。
【００３６】
続いて、図８において、全面におよそ１００ｎｍ程度のポリシリコン膜を形成し、このポリシリコン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化した後に、このポリシリコン膜上におよそ１００ｎｍ程度のタングステンシリサイド（ＷＳｉｘ）膜、更にはおよそ１５０ｎｍ程度のＳｉＯ2膜を積層し、不図示のレジスト膜を用いてパターニングして各ＭＯＳトランジスタ用のゲート電極２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ，２７Ｅ，２７Ｆ，２７Ｇを形成する。尚、前記ＳｉＯ2膜は、パターニング時のハードマスクとして働く。
【００３７】
続いて、図９において、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に低濃度のソース・ドレイン層を形成する。
【００３８】
即ち、先ず、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばリンイオンをおよそ２０ＫｅＶの加速電圧で、６．２×１０13／ｃｍ2の注入条件でイオン注入して、低濃度のＮ−型ソース・ドレイン層２８を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆するレジスト膜（ＰＲ）をマスクにして、例えばニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧で、２×１０13／ｃｍ2の注入条件でイオン注入して、低濃度のＰ−型ソース・ドレイン層２９を形成する。
【００３９】
更に、図１０において、全面に前記ゲート電極２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ，２７Ｅ，２７Ｆ，２７Ｇを被覆するようにおよそ２５０ｎｍ程度のＴＥＯＳ膜３０をＬＰＣＶＤ法により形成し、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するレジスト膜（ＰＲ）をマスクにして前記ＴＥＯＳ膜３０を異方性エッチングする。これにより、図１０に示すように前記ゲート電極２７Ａ，２７Ｂの両側壁部にサイドウォールスペーサ膜３０Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領域にはＴＥＯＳ膜３０がそのまま残る。
【００４０】
尚、図１１（ａ）、（ｂ）はそれぞれ、図１０（ｂ）に示したＮチャネル型ＤＭＯＳトランジスタとＰチャネル型ＤＭＯＳトランジスタの各ゲート電極２７Ｆ，２７Ｇの幅方向を示すためのＸ１−Ｘ１線及びＸ２−Ｘ２線断面図である。
【００４１】
そして、前記ゲート電極２７Ａとサイドウォールスペーサ膜３０Ａ並びに、前記ゲート電極２７Ｂとサイドウォールスペーサ膜３０Ａをマスクにして、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に高濃度のソース・ドレイン層を形成する。
【００４２】
即ち、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入条件でイオン注入して、高濃度のＮ＋型ソース・ドレイン層３１を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のレジスト膜をマスクにして、例えばニフッ化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入して、高濃度のＰ＋型ソース・ドレイン層３２を形成する。
【００４３】
以下、図示した説明は省略するが、全面にＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ程度の層間絶縁膜を形成した後に、前記各高濃度のソース・ドレイン層１５，１６，３１，３２にコンタクトする金属配線層を形成することで、前記液晶駆動用ドライバを構成する通常耐圧用のＮチャネル型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯＳトランジスタ，Ｐチャネル型ＭＯＳトランジスタ，Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタが完成する。
【００４４】
また、上記一実施形態では製造過程における簡便性を重視して、ソース・ドレイン層構造を左右対照としているが、本発明ではこれに限らず、左右非対照なソース・ドレイン層構造を採用しても良い。
【００４５】
即ち、この場合の他の実施形態の半導体装置は、一例としてＮチャネル型ＤＭＯＳトランジスタを説明すると、図１２（ａ）に示すように例えば、Ｐ型の半導体基板１上にゲート酸化膜９を介して形成されたゲート電極２７Ｆと、前記ゲート電極２７Ｆの一端部に隣接するように形成される高濃度のＮ型ソース層１５Ａと、前記ゲート電極２７Ｆの他端部から離間されて形成される高濃度のＮ型ドレイン層１５Ａと、前記ゲート電極２７Ｆ下方から前記Ｎ型ドレイン層１５Ａを取り囲むように形成される低濃度のＮ型ドレイン層１０Ａと、前記ゲート電極２７Ｆ下方の前記Ｎ型ソース層１５Ａと前記Ｎ型ドレイン層１０Ａ間に形成されるＰ型ボディ層１８Ａとを具備したことを特徴とする。
【００４６】
そして、その製造方法は、例えばＰ型ウエル３にＮ型不純物（例えば、リンイオン）をイオン注入して低濃度のＮ型ドレイン層１０Ａを形成した後に、前記基板１にＮ型不純物（例えば、ヒ素イオン）をイオン注入してゲート電極２７Ｆの一端部に隣接するように高濃度のＮ型ソース層１５Ａを形成すると共に、当該ゲート電極２７Ｆの他端部から離間した位置に高濃度のＮ型ドレイン層１５Ａを形成する。続いて、前記基板１にＰ型不純物（例えば、ボロンイオン）をイオン注入して前記ゲート電極２７Ｆの一端部下方から前記Ｎ型ソース層１５Ａに隣接するようにＰ型ボディ層１８Ａを形成する。そして、前記Ｐ型ウエル３上にゲート酸化膜９を形成した後に、当該ゲート酸化膜９上にゲート電極２７Ｆを形成すれば良い。
【００４７】
以上説明したように本発明構造では、Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタにおいて、Ｐ型ボディ層あるいはＮ型ボディ層をゲート電極下にのみ形成したため、従来構造のようにＰ型ボディ層あるいはＮ型ボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【００４８】
また、上記構造ではＰ型ボディ層あるいはＮ型ボディ層をイオン注入で形成しているため、従来のような拡散形成したものに比して微細化が可能になる。
【００４９】
更に、上記製造方法によれば、従来方法のようにＤＭＯＳトランジスタを形成する際に、ボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【００５０】
また、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明のＤＭＯＳトランジスタの製造方法では、上述したようにＰ型ボディ層あるいはＮ型ボディ層をイオン注入工程を経て形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【００５１】
尚、ボディ領域の形成はイオン注入法によるのが望ましいが、他の工程については、気相あるいは固相からの拡散など、適宜変更可能である。
【００５２】
また、本発明によれば、高耐圧ＭＯＳトランジスタにおいて、Ｐ型ボディ層あるいはＮ型ボディ層をゲート電極下にのみ形成したため、従来構造のようにＰ型ボディ層あるいはＮ型ボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【００５３】
また、従来方法のように高耐圧ＭＯＳトランジスタを形成する際に、前記ボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になり、各種表示素子のドライバ（例えば、液晶表示用ドライバ）とコントローラとの１チップ化が可能になる。
【００５４】
更に、本発明の他の実施形態について図１２（ｂ）及び図１３（ａ），（ｂ）を参照しながら説明する。
【００５５】
本実施形態の特徴は、前記Ｎチャネル型ＤＭＯＳトランジスタ及び前記Ｐチャネル型ＤＭＯＳトランジスタのＰ型ボディ層１８，１８Ａ及びＮ型ボディ層１９の表層部（チャネル領域）にそれぞれ、しきい値電圧調整用のＮ型層３１，３１Ａ及びＰ型層３２を形成していることである。尚、図示した説明は省略するが、図１２（ａ），（ｂ）はＮチャネル型ＤＭＯＳトランジスタ構造を示しているが、Ｐチャネル型ＤＭＯＳトランジスタも導電型が異なるだけで、同様の構成である。
【００５６】
これにより、上記ＤＭＯＳトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【００５７】
更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能である。
【００５８】
更に言えば、本発明は特に、同一条件で構成した場合にＮチャネル型ＤＭＯＳトランジスタの駆動能力に対して劣るＰチャネル型ＤＭＯＳトランジスタの駆動能力を向上させるために、当該Ｐチャネル型ＤＭＯＳトランジスタを構成するＮ型ボディ層の表層部に当該Ｎ型ボディ層にＰ型層を形成することで、Ｐチャネル型ＤＭＯＳトランジスタの駆動能力を向上させることができ、Ｐ型層の濃度を調整することで、Ｎチャネル型ＤＭＯＳトランジスタの駆動能力と同程度に設定できる。従って、Ｐチャネル型ＤＭＯＳトランジスタのスイッチング特性を向上させるために、例えば高電圧を印加させる必要がなくなり、低電圧化を図る上で有利となる。
【００５９】
【発明の効果】
本発明によれば、ボディ層をゲート電極下にのみ形成したため、従来構造のようにボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【００６０】
また、従来の熱処理ではチャネル長が一義的に決まってしまっていたが、本発明の製造方法では、ボディ層をイオン注入工程により形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【００６１】
更に、従来方法のようにボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【００６２】
更にまた、本発明では、Ｐチャネル型ＤＭＯＳトランジスタを構成するＮ型ボディ層の表層部（チャネル領域）に、しきい値電圧調整用のＰ型層を形成したことで、同一条件で構成した場合にＮチャネル型ＤＭＯＳトランジスタの駆動能力に対して劣るＰチャネル型ＤＭＯＳトランジスタの駆動能力を向上させることが可能になる。
【００６３】
また、上記ＤＭＯＳトランジスタにおいて、各種導電型のボディ層に対応して、それぞれのチャネル層に駆動能力調整用の不純物層を形成することで、同一基板上に構成される異なる導電型のトランジスタの駆動能力を揃えることができる。
【００６４】
更に、本発明によれば、同一基板上に同一導電型でも大きさの異なる複数のトランジスタを形成するような場合、ボディ層に逆導電型層を設けることにより駆動能力を調整することも可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図１１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図１２】本発明の他の実施形態の半導体装置の製造方法を示す断面図である。
【図１３】本発明の他の実施形態の半導体装置の製造方法を示す断面図である。
【図１４】従来の半導体装置を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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