(57)【特許請求の範囲】
【請求項１】
半導体集積回路における経路で生じる遅延を遅延調整セルを用いて調整する遅延調整方法であって、
レイアウト情報にもとづいて、前記半導体集積回路の複数のプロセス条件の各々について、遅延調整前の遅延値およびスキューを求める第１のステップと、
前記複数のプロセス条件の各々での前記第１のステップで求めた前記遅延調整前の遅延値またはスキューによると回路動作を保証できない場合に、前記複数のプロセス条件のうち基準となるプロセス条件での前記遅延調整前の遅延値およびスキューにもとづいて、前記基準となるプロセス条件でのスキューが小さくなるように前記経路で生じる遅延を調整した場合の前記複数のプロセス条件での予測遅延値および予測スキューを求める第２のステップと、
前記第２のステップで求めた前記複数のプロセス条件での予測遅延値または予測スキューによると回路動作を保証できる場合に、前記経路で生じる遅延を前記遅延調整セルを用いて調整する第３のステップとを備える
ことを特徴とする遅延調整方法。
【請求項２】
請求項１に記載の遅延調整方法において、
前記半導体集積回路は、階層設計によって階層構造を有しており、
前記第１のステップは、
前記レイアウト情報から読み込んだ上位階層におけるすべての経路の遅延値をもとに前記上位階層での遅延調整に必要な経路の遅延値である上位階層遅延値を読み込み、下位階層での遅延調整に必要な経路の遅延値である下位階層遅延値を読み込み、前記上位階層遅延値と前記下位階層遅延値とを加えて、前記遅延調整前の遅延値を求める
ことを特徴とする遅延調整方法。
【請求項３】
請求項１または請求項２のいずれかに記載の遅延調整方法において、
前記第２のステップは、
前記半導体集積回路のプロセス条件ごとに定める、前記経路におけるゲート遅延の程度を示すゲート遅延係数を用いて、
前記複数のプロセス条件の各々での前記遅延調整前の遅延値に、前記複数のプロセス条件の各々に対応する前記ゲート遅延係数を前記基準となるプロセス条件での前記遅延調整前のスキューに掛けた値を加え、前記複数のプロセス条件の各々での前記予測遅延値を求める
ことを特徴とする遅延調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における遅延調整方法および遅延値計算方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の大規模化およびプロセスの複雑化に伴い、遅延調整セルを用いた遅延調整が行われている。つまり、半導体集積回路における経路で生じる遅延時間（遅延値）によっては回路動作が保証されない場合、その遅延値をもとに、遅延調整セルによって遅延値の調整をレイアウトに反映していた。
【０００３】
【発明が解決しようとする課題】
しかしながら、半導体のプロセス条件ごとそれぞれ個別に遅延調整を行っていたので、プロセス条件によっては遅延調整にバラツキが残り、上記レイアウトへの反映後でも回路動作が保証されず、再度遅延調整の必要性が生じる場合がある。この場合、レイアウトの配置・配線を修正し、修正後のレイアウト情報からあらためて遅延値を求め、再度遅延調整セルを用いた遅延調整を行っていた。このように、遅延調整のために介するレイアウト工数が増大し、半導体集積回路の設計期間の増大を招いていた。
【０００４】
そこで、本発明の目的は、プロセス条件ごとの遅延調整のバラツキを防いで、遅延調整のために介するレイアウト工数を削減し、半導体集積回路の設計期間の短縮を可能とする遅延調整方法を提供するものである。
【０００５】
【課題を解決するための手段】
上記課題に鑑み、本発明の第１の側面は、半導体集積回路における経路で生じる遅延を遅延調整セルを用いて調整する遅延調整方法であって、レイアウト情報にもとづいて、前記半導体集積回路の複数のプロセス条件の各々について、遅延調整前の遅延値およびスキューを求める第１のステップと、前記複数のプロセス条件の各々での前記第１のステップで求めた前記遅延調整前の遅延値またはスキューによると回路動作を保証できない場合に、前記複数のプロセス条件のうち基準となるプロセス条件での前記遅延調整前の遅延値およびスキューにもとづいて、前記基準となるプロセス条件でのスキューが小さくなるように前記経路で生じる遅延を調整した場合の前記複数のプロセス条件での予測遅延値および予測スキューを求める第２のステップと、前記第２のステップで求めた前記複数のプロセス条件での予測遅延値または予測スキューによると回路動作を保証できる場合に、前記経路で生じる遅延を前記遅延調整セルを用いて調整する第３のステップとを備えるものである。
【０００６】
本発明の第１の側面によると、複数のプロセス条件ごとの遅延調整前の遅延値およびスキューを求め、複数のプロセス条件のうち基準とするプロセス条件での遅延調整前の遅延値およびスキューにもとづいて、複数のプロセス条件での予測遅延値および予測スキューを求める。これにより、プロセス条件ごとに遅延調整のバラツキを防ぎ、再度の遅延調整の必要性が低減し、遅延調整のために介するレイアウト工数が削減され、半導体集積回路の設計期間の短縮を可能とする。
【０００７】
また、本発明の第１の側面において、前記半導体集積回路は、階層設計によって階層構造を有しており、前記第１のステップは、前記レイアウト情報から読み込んだ上位階層におけるすべての経路の遅延値をもとに前記上位階層での遅延調整に必要な経路の遅延値である上位階層遅延値を読み込み、下位階層での遅延調整に必要な経路の遅延値である下位階層遅延値を読み込み、前記上位階層遅延値と前記下位階層遅延値とを加えて、前記遅延調整前の遅延値を求めるものであるものとする。
【０００８】
このようにすると、下位階層からは遅延調整に必要な経路のみの遅延値を読み込むため、遅延調整前の遅延値の計算期間が短縮される。その結果、半導体集積回路の設計期間がより短縮される。
【０００９】
また、本発明の第１の側面において、前記第２のステップは、前記半導体集積回路のプロセス条件ごとに定める、前記経路におけるゲート遅延の程度を示すゲート遅延係数を用いて、前記複数のプロセス条件の各々での前記遅延調整前の遅延値に、前記複数のプロセス条件の各々に対応する前記ゲート遅延係数を前記基準となるプロセス条件での前記遅延調整前のスキューに掛けた値を加え、前記複数のプロセス条件の各々での前記予測遅延値を求めるものであるものとする。
【００１０】
このようにすると、プロセス条件ごとに相違するゲート遅延の程度に応じて、プロセス条件ごとの予測遅延値を算出するため、ゲート遅延のみの遅延調整において、高精度な調整を可能にする。
【００１１】
また、本発明の第２の側面は、半導体集積回路における経路で生じる遅延を求める遅延値計算方法であって、レイアウト情報にもとづいて、前記半導体集積回路の複数のプロセス条件の各々について、遅延調整前の遅延値およびスキューを求めるものである。
【００１２】
本発明の第２の側面によると、複数のプロセス条件のそれぞれの遅延調整前の遅延値をすべて求めるため、プロセス条件ごとの遅延調整においてバラツキを減らすことができる。
【００１３】
また、本発明の第３の側面は、半導体集積回路における経路で生じる遅延を求める遅延値計算方法であって、レイアウト情報にもとづいて、前記半導体集積回路の複数のプロセス条件の各々について、遅延調整前の遅延値およびスキューを求め、前記半導体集積回路の複数のプロセス条件の中から基準となるプロセス条件を指定し、前記基準となるプロセス条件での前記遅延調整前の遅延値およびスキューにもとづいて、前記基準となるプロセス条件でのスキューが小さくなるように前記経路で生じる遅延を調整した場合の所定のプロセス条件での予測遅延値を求めるものである。
【００１４】
本発明の第３の側面によると、複数のプロセス条件のそれぞれの遅延調整前の遅延値をすべて求め、基準とするプロセス条件での遅延調整前の遅延値およびスキューをもとに、所定のプロセス条件での予測遅延値を求める。これにより、プロセス条件ごとにバラツキのない遅延調整が可能となり、その結果、レイアウトを介した再度の遅延調整の必要性が低減され、半導体集積回路の設計期間の短縮が可能になる。
【００１５】
また、本発明の第２又は第３の側面において、前記半導体集積回路は、階層設計によって階層構造を有しており、前記遅延調整前の遅延値は、前記レイアウト情報から読み込んだ上位階層におけるすべての経路の遅延値をもとに前記上位階層での遅延調整に必要な経路の遅延値である上位階層遅延値を読み込み、下位階層での遅延調整に必要な経路の遅延値である下位階層遅延値を読み込み、前記上位階層遅延値と前記下位階層遅延値とを加えることによって求められるものとする。
【００１６】
このようにすると、下位階層からは遅延調整に必要な経路のみの遅延値を読み込むため、遅延調整前の遅延値の計算期間が短縮される。その結果、半導体集積回路の設計期間がより短縮される。
【００１７】
また、本発明の第３の側面において、前記所定のプロセス条件での予測遅延値は、前記半導体集積回路のプロセス条件ごとに定められる、前記経路におけるゲート遅延の程度を示す前記ゲート遅延係数を用いて、前記所定のプロセス条件での前記遅延調整前の遅延値に、前記所定のプロセス条件に対応するゲート遅延係数を前記基準となるプロセス条件での前記遅延調整前のスキューに掛けた値を加えることによって求められるものとする。
【００１８】
このようにすると、プロセス条件ごとに相違するゲート遅延の程度に応じて、プロセス条件ごとの予測遅延値を算出するため、ゲート遅延のみの遅延調整において、高精度な調整を可能にする。
【００１９】
また、本発明の第３の側面において、前記所定のプロセス条件での予測遅延値をもとに、前記所定のプロセス条件での予測スキューをさらに求めるものとする。
【００２０】
【発明の実施の形態】
以下に本発明の一実施形態について図面を参照しながら説明する。
【００２１】
図１は本発明の一実施形態に係る遅延調整方法を示すフローチャートである。
【００２２】
まず、図１における各ステップについて簡単に説明する。
【００２３】
ステップＳＴ１は、半導体集積回路における経路で生じる遅延調整前の遅延時間（以下「遅延値」という）とスキューを求めるステップである。
【００２４】
ステップＳＴ２は、回路動作が保証されるか否かを判定するステップである。
【００２５】
ステップＳＴ３は、遅延調整後の予測遅延値および予測スキューを求めるステップである。
【００２６】
ステップＳＴ４は、回路動作が保証されるか否かを判定するステップである。
【００２７】
ステップＳＴ５は、遅延調整前のレイアウトを修正するステップである。
【００２８】
ステップＳＴ６は、遅延値の調整をレイアウトに反映するステップである。
【００２９】
以上のような各ステップを用いた本実施形態に係る遅延調整方法について具体的に説明する。なお、ここでの半導体集積回路は、階層設計によって階層構造を備えている場合を想定して説明する。
【００３０】
ステップＳＴ１において、半導体集積回路のレイアウト情報をもとに求まる上位階層における遅延値と下位階層の遅延値を読み込んで、半導体のプロセス条件ごとの遅延調整前の遅延値およびスキューを求める（第１のステップに対応する。また後述でさらに詳述する。）。次に、ステップＳＴ２に進み、ステップＳＴ１で求めたスキューにもとづいて、回路動作が保証されるか否かを判定する。そして、回路動作の保証が不可能な場合は（ステップＳＴ２でＮＯ）、ステップＳＴ３に進み、ステップＳＴ１で求めた遅延調整前の遅延値およびスキューにもとづいて、遅延調整後の予測遅延値および予測スキューを求める（第２のステップに対応する。また後述でさらに詳述する。）。
【００３１】
さらに、ステップＳＴ４に進んで、ステップＳＴ３で求めたスキューにもとづいて、回路動作が保証されるか否かを判定する。そして、回路動作の保証が可能な場合は（ステップＳＴ４でＹＥＳ）、ステップＳＴ６に進み、ステップＳＴ３で求めた予測遅延値および予測スキューをもとに、遅延調整セルによって遅延値の調整をレイアウトに反映させる（第３のステップに対応する）。一方、回路動作の保証が不可能な場合は（ステップＳＴ４でＮＯ）、ステップＳＴ５に進み、遅延調整前のレイアウトで配置配線等を修正した後、再度ステップＳＴ１に戻って上記の処理を繰り返す。なお、ステップＳＴ２において、回路動作の保証が可能な場合は、遅延調整の必要がないので、そのまま処理を終える。
【００３２】
次に、上記ステップＳＴ１およびステップＳＴ３を図２〜図４を参照しながらさらに詳細に説明する。図２は、ステップＳＴ１の遅延調整前の遅延値およびスキューを求める過程を具体的に説明するためのフローチャートである。図３は、ステップＳＴ３の遅延調整後の予測遅延値および予測スキューを求める過程を具体的に説明するためのフローチャートである。
【００３３】
また、図４は遅延調整前の遅延値およびスキューを求める場合に参照する図であって、半導体集積回路における遅延調整の対象となる所定のクロック源を有する各グループのうちクロック源ＳＯを有するグループＡを示す図である。図４に示すグループＡには、クロック選択回路Ｋ１、回路Ｃ１〜Ｃ４がある。また、下位階層である回路Ｃ１〜Ｃ４内部には、図示するようにフリップフロップＦＦ１〜ＦＦ５が接続されている。なお、遅延調整を行う遅延調整セルｕ１〜ｕ６が、図示のように配置されている。また、以下で説明する経路の引用は、各点ａ〜ｒを用いる。遅延調整セルｕ３の入力側には、クロック周波数を１／２倍にする回路ｗ１が接続されている。
【００３４】
＜遅延調整前の遅延値およびスキュー＞
図２において、まず、ステップＳＴ１１では半導体集積回路のレイアウト情報にもとづいて得られる所定の初期値が記憶された初期値設定ファイルをオープンするステップである。すなわち、以下のステップで読み込むプロセス条件や経路、上位階層および下位階層の各経路で生じる各プロセス条件下の遅延値などの情報が記憶されたファイルをオープンする。
【００３５】
次に、ステップＳＴ１２において、図４に示すように、半導体集積回路の下位階層のハードマクロ部である回路Ｃ１〜回路Ｃ４の内部における各経路で生じる各プロセス条件ごとの遅延値を除く、上位階層の各経路で生じる各プロセス条件下の遅延値を読み込む。例えば、図４に示すグループＡでは、経路ａｂｃｆｌ、経路ａｂｃｅｋ、経路ａｂｄｊ、経路ａｂｄｇｉ、経路ａｂｄｇｈの各遅延値を読み込む。
【００３６】
次に、ステップＳＴ１３において、上位階層での遅延調整のために必要な経路を読み込む。例えば、上位階層における経路ａｂｃｆｌと経路ａｂｃｅｋとを指定して読み込む。
【００３７】
次に、ステップＳＴ１４において、各ハードマクロ部の各入出力ピン情報を上位階層で読み込む。例えば、回路Ｃ１〜Ｃ４の入出力ピン情報を上位階層において読み込む。
【００３８】
次に、ステップＳＴ１５において、ステップＳＴ１４で読み込んだ入出力ピン情報をもとに、遅延調整に必要な下位階層のハードマクロ内部のある１つのプロセス条件下の遅延値（下位階層遅延値に対応する）を読み込む。ここでは、回路Ｃ１内部の経路ｌｒと回路Ｃ２内部の経路ｋｑとについて、標準的なプロセス条件としてのプロセス条件ＴＹＰ下の遅延値を読み込む。このように、遅延調整に必要なハードマクロ部の遅延値のみ読み込み、遅延調整に必要のないハードマクロ内部の遅延値は読み込まないので、計算期間が短縮され、半導体集積回路の設計期間の短縮に資することができる。
【００３９】
次に、ステップＳＴ１６において、以上で読み込んだ情報にもとづいて、遅延調整前の遅延値を計算する。ここでは、遅延調整のために必要な経路が経路ａｂｃｆｌｒと経路ａｂｃｅｋｑとなるので、例えば経路ａｂｃｅｋｑについては、上位階層で指定した経路ａｂｃｅｋのプロセス条件ＴＹＰ下の遅延値（上位階層遅延値に対応する）と下位階層の回路Ｃ２内部の経路ｋｑのプロセス条件ＴＹＰ下の遅延値（上位階層遅延値に対応する）を足すことによって、経路ａｂｃｅｋｑのプロセス条件ＴＹＰ下の遅延調整前の遅延値を求めることができる。なお、経路ａｂｃｆｌｒについても同様にして求めることができる。
【００４０】
次に、ステップＳＴ１７において、半導体プロセス条件として他のプロセス条件があるか否かを判定する。他のプロセス条件がある場合は、ステップＳＴ１５に戻って他のプロセス条件下でのハードマクロ内部の遅延値を求める。例えば、他のプロセス条件として、例えばプロセス条件ＭＩＮがあれば、遅延調整に必要な回路Ｃ１および回路Ｃ２内部のそれぞれのプロセス条件ＭＩＮ下の遅延値を読み込み、以降のステップを同様に行う。
【００４１】
次に、ステップＳＴ１８において、遅延調整を行う次のグループがあるか否かを判定する。すなわち、遅延を調整したい他のグループとして、その他のクロック源を有するグループがあるか否かを判定する。別のグループがあれば、ステップＳＴ１２に戻って、そのグループに対して上記のステップを繰り返す。
【００４２】
次に、ステップＳＴ１９において、上記各グループごとであって上記各プロセス条件ごとの遅延値にもとづいて、それぞれのグループ・プロセスごとのスキューを求める。ここでは、例えばグループＡでは、経路ａｂｃｆｌｒと経路ａｂｃｅｋｑの遅延調整前の遅延値にもとづいて、プロセス条件ＴＹＰおよびプロセス条件ＭＩＮ下それぞれの遅延調整前のスキューを求める。
【００４３】
次に、ステップＳＴ２０において、上記で求めたグループ・プロセス条件ごとの遅延調整前の遅延値およびスキューを記憶する。
【００４４】
そして、ステップＳＴ２に進んで、上記図１で説明した通り、回路動作の保証が可能か否かを判定する。
【００４５】
なお、上記図２では、ステップＳＴ１６で遅延調整前の遅延値を求めた後に、各プロセス条件および各グループについての遅延調整前の遅延値を求める構成にしているが、本実施形態はこれに限る趣旨ではない。すなわち、各プロセス条件および各グループをステップＳＴ１２の前で予め求めた上で、各プロセス条件および各グループについての遅延調整前の遅延値を求める構成にするなどの場合であっても、本発明は同様に実施可能であることは言うまでもない。
【００４６】
＜遅延調整後の予測遅延値および予測スキュー＞
上記図２のステップＳＴ２において、回路動作が保証されない場合は、以下で説明する図３の各ステップＳＴ２１〜ステップＳＴ２５の処理によって、遅延調整後の予測遅延値および予測スキューを求める。
【００４７】
ステップＳＴ２１において、遅延調整を行う基準とするプロセス条件を上記ステップＳＴ１７で読み込んだすべてのプロセス条件の中から指定する。例えば、プロセス条件として、プロセス条件ＴＹＰおよびプロセス条件ＭＩＮがあれば、その中からプロセス条件ＴＹＰを指定する。
【００４８】
次に、ステップＳＴ２２において、上記で求めた遅延調整前の遅延値およびスキューをもとに、上記で指定した基準とするプロセス条件下の遅延調整後の予測遅延値を求める。さらに、基準のプロセス条件下の遅延調整後の予測遅延値をもとに、その他のプロセス条件下（所定のプロセス条件に対応する）の遅延調整後の予測遅延値を求める。つまり、基準とするプロセス条件下での遅延調整前の予測遅延値をもとに、遅延調整前のスキューがゼロになるように遅延調整を行った場合に、その他のプロセス条件下の予測遅延値を求める。
【００４９】
次に、ステップＳＴ２３において、上記ステップＳＴ２２において求めた遅延調整後の予測遅延値にもとづいて、上記プロセス条件ごとの遅延調整後の予測スキューを求める。
【００５０】
ここで、遅延調整後の予測遅延値および予測スキューの算出について、図５を参照しながらさらに具体的に説明する。図５は、説明の簡単化のために、半導体集積回路のあるグループ内にある経路の遅延調整について説明するための図を示している。
【００５１】
図５では、バッファ１０を遅延調整の起点としている。そして、経路Ｒ１には、経路Ｒ１の遅延値を調整するための遅延調整セル１１があり、フリップフロップ１３が接続されている。また、経路Ｒ２には、経路ｒ２の遅延値を調整するための遅延調整セル１２があり、フリップフロップ１４が接続されている。
【００５２】
このような経路Ｒ１およびＲ２に関する遅延調整について説明する。
【００５３】
図６は、遅延調整後の予測遅延値および予測スキューの算出に必要な情報とその情報をもとに算出した予測遅延値および予測スキューを示す表である。
【００５４】
図６において、遅延調整を行う半導体のプロセス条件としては、プロセス条件ＴＹＰとプロセス条件ＭＩＮがあるものとする。また、遅延調整前の経路Ｒ１および経路Ｒ２の遅延値およびスキューは上記図２の説明にしたがって求めることが可能であり、それらの各値は表に示す通りである。さらに、ゲート遅延係数ｋは各経路におけるゲート遅延の程度に応じて、半導体プロセス条件ごとに定められる値である。そして、ここでは上記ステップＳＴ２１で指定する基準のプロセス条件がプロセス条件ＴＹＰである場合を想定し、例えばプロセス条件ＴＹＰにおけるゲート遅延係数ｋを「１．０」とし、プロセス条件ＭＩＮのゲート遅延係数ｋを「０．５」としている。
【００５５】
図５および図６をもとに、遅延調整後の予測遅延値を求める。
【００５６】
図６に示すように、遅延調整前の経路Ｒ１の遅延値が２０（ｎｓ）であり、経路Ｒ２の遅延値が１０（ｎｓ）であり、一般に、遅延値の大きい経路を基準に調整するため、ここでも遅延値の大きい経路Ｒ１を基準にして経路Ｒ２の遅延値を調整する場合について説明する。
【００５７】
まず、遅延調整を行うプロセス条件ＴＹＰ下における経路Ｒ２の遅延調整後の予測遅延値は、以下の式（１）によって求める。
【００５８】
経路Ｒ２の予測遅延値（プロセス条件ＴＹＰ下）
＝経路Ｒ２の遅延調整前遅延値（プロセス条件ＴＹＰ下）
＋ゲート遅延係数（プロセス条件ＴＹＰ下）
×経路Ｒ２の遅延調整前スキュー（プロセス条件ＴＹＰ下）…（１）
つまり、１０＋１．０×１０＝２０となって、遅延調整後の経路Ｒ２の予測遅延値は２０（ｎｓ）になることが分かる。
【００５９】
一方、半導体プロセス条件ＭＩＮ下における経路Ｒ２の遅延調整後の予測遅延値は、以下の式（２）によって求める。
【００６０】
経路Ｒ２の予測遅延値（プロセス条件ＭＩＮ下）
＝経路Ｒ２の遅延調整前遅延値（プロセス条件ＭＩＮ下）
＋ゲート遅延係数（プロセス条件ＭＩＮ下）
×経路Ｒ２の遅延調整前スキュー（プロセス条件ＴＹＰ下）…（２）
つまり、４＋０．５×１０＝９となって、遅延調整後の経路Ｒ２の予測遅延値は９（ｎｓ）になることが分かる。
【００６１】
さらに、遅延調整後の予測スキューは、経路Ａおよび経路Ｂについてのプロセス条件ＴＹＰ、ＭＩＮ下それぞれの予測遅延値から容易に求めることができる。図６に示すように、遅延調整後の予測スキューは、プロセス条件ＴＹＰ、プロセス条件ＭＩＮ下でそれぞれ「０」、「１」となり、この場合プロセス条件ごとにバラツキが生じないことが分かる。
【００６２】
次に、図３に戻って、ステップＳＴ２４において、上記のように算出した遅延調整後の予測遅延値および予測スキューを記憶する。
【００６３】
最後に、ステップＳＴ２５において、初期値設定ファイルを閉じて図１に示したステップＳＴ１〜ＳＴ３に関する処理を終え、図１で説明したステップＳＴ４に進む。
【００６４】
以上のように、本実施形態によると、半導体プロセス条件分すべてに対応する遅延調整前の遅延値およびスキューを求め、その遅延値およびスキューをもとに遅延調整後に予測できる遅延値およびスキューを求める。そして、予測した遅延値およびスキューをもとに、遅延調整セルによって遅延値の調整をレイアウトに反映させる。そのため、プロセス条件ごとの遅延調整のバラツキを防ぎ、再度の遅延調整の必要性が低減し、遅延調整のために介するレイアウト工数が削減され、半導体集積回路の設計期間の短縮を可能にする。また、下位階層のハードマクロ部分のすべての遅延値を用いずに、遅延調整に必要なハードマクロ部分の遅延値のみを用いて、遅延調整前の遅延値を求めるため、計算期間が減少され、設計期間の短縮を効果的に達成することができる。また、プロセス条件ごとに定めるゲート遅延の程度に応じて、プロセス条件ごとの予測遅延値を算出するため、ゲート遅延のみの遅延調整を精度良くできる。
【００６５】
【発明の効果】
上述の通り、本発明に係る遅延調整方法は、複数のプロセス条件ごとの遅延調整前の遅延値およびスキューを求め、基準とするプロセス条件での遅延調整前の遅延値およびスキューにもとづいて、所定のプロセス条件での予測遅延値および予測スキューを求める。これにより、プロセス条件ごとに遅延調整のバラツキがなくなり、再度の遅延調整の必要性が低減し、遅延調整のために介するレイアウト工数が削減され、半導体集積回路の設計期間の短縮を可能とする。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る遅延調整方法を示すフローチャートである。
【図２】  遅延調整前の遅延値およびスキューの算出を具体的に示すフローチャートである。
【図３】  遅延調整後の予測遅延値および予測スキューの算出を具体的に示すフローチャートである。
【図４】  遅延調整前の遅延値およびスキューの算出を行う集積回路における所定のクロック源を有するグループを示す図である。
【図５】  遅延調整を説明するための回路の一例を示す図である。
【図６】  遅延調整の説明に関する数値を示した図である。
【符号の説明】
ＳＴ１  遅延調整前の遅延値およびスキューを求めるステップ
ＳＴ２、ＳＴ４  回路動作が保証されるか否かを判断するステップ
ＳＴ３  遅延調整後の予測遅延値および予測スキューを求めるステップ
ＳＴ５  遅延値の調整をレイアウトに反映するステップ
ＳＴ６  遅延調整前のレイアウトを修正するステップ
ＳＴ１２  ハードマクロ部以外の遅延値を読み込むステップ
ＳＴ１３  遅延調整に必要な経路を読み込むステップ
ＳＴ１４  ハードマクロ部の入出力ピン情報を読み込むステップ
ＳＴ１５  遅延値の調整が必要なハードマクロ部の経路の遅延値を読み込むステップ
ＳＴ１６  遅延調整前の遅延値を求めるステップ
ＳＴ１７  次のプロセス条件があるか否かを判定するステップ
ＳＴ１８  次のグループがあるか否かを判定するステップ
ＳＴ１９  所定のグループ・プロセス条件下の遅延調整前のスキューを求めるステップ
ＳＴ２１  遅延調整を行うプロセス条件を指定するステップ
ＳＴ２２  １つまたは複数のプロセス条件下の遅延調整後の予測遅延値を求めるステップ
ＳＴ２３  １つまたは複数のプロセス条件下の遅延調整後の予測スキューを求めるステップ
【図１】
0004146668.tif 000002
【図２】
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【図３】
0004146668.tif 000004
【図４】
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【図５】
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【図６】
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