(57)【特許請求の範囲】
【請求項１】
デジタル回路とアナログ回路とが混在する電子回路を検証装置により検証する方法であって、
前記電子回路を論理的に検証するため前記検証装置に入力された検証用パターンに基づいて前記電子回路の論理検証を行う第１のステップと、
前記論理検証の結果に基づいて前記電子回路の各回路素子の動作状態を導通、不定および遮断のいずれかに区別した結果を記憶装置に記憶する第２のステップと、
記憶された前記各回路素子の動作状態の区別の結果に基づいて、電流が電源端子から、動作状態が導通もしくは不定の回路素子のみを通って、グランド端子に到達する導通パスの探索を行い、その探索結果を前記記憶装置に記憶する第３のステップと、
記憶された前記探索結果を表示装置に表示する第４のステップと、
からなることを特徴とする電子回路の検証方法。
【請求項２】
前記第３のステップにおける導通パスの探索は、
前記電源端子に接続される全ての回路素子を探索する第１の探索ステップと、
前記各回路素子の動作状態の区別の結果に基づき、前記探索された回路素子が導通状態または不定状態か否かを判定する判定ステップと、
前記回路素子が導通状態または不定状態と判定された場合に、その回路素子に接続される新たな回路素子を探索する第２の探索ステップとを含み、
前記第２の探索ステップにおいて新たな回路素子が探索された場合に、前記判定ステップおよび前記第２の探索ステップの各処理を繰り返し、最終的に探索された回路素子の接続先が前記グランド端子に至るまで、前記両ステップの各処理を繰り返すようにしたことを特徴とする請求項１に記載の電子回路の検証方法。
【請求項３】
前記第３のステップにおける導通パスの探索の前に、前記論理検証に基づいて前記回路素子のうち出力が不定である論理ゲートを抽出するステップを含み、
この抽出した論理ゲートに対して、前記第３のステップにおける導通パスの探索を省略するようにしたことを特徴とする請求項１または請求項２に記載の電子回路の検証方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータの支援により設計されたデジタル回路とアナログ回路とが混在する電子回路の検証方法に関し、より好適には、回路が動作しない時にはその回路に流れる電流を遮断して消費電力の節約を図る技術（パワーダウン）が正常に動作するか否かを検証するパワーダウン動作の検証方法に関する。
【０００２】
【従来の技術】
従来、携帯電話などの携帯機器の関連分野では低消費電力に対する要求が強く、これに対する取り組みが各方面においてなされている。
例えば、アナログ・デジタル混在ＬＳＩ（集積回路）の設計分野では、低消費電力に対する取り組みとして、回路が動作しないときにはその回路に流れる電流を遮断するパワーダウン機能が採用されている。このため、アナログ・デジタル混在ＬＳＩの設計では、アナログ回路に流れる電流を制御するデジタル回路が設けられ、このデジタル回路は多数の組み合わせからなるケースに応じてアナログ回路に流れる電流を制御している。
【０００３】
次に、上記のようにパワーダウンが考慮され、コンピュータの支援によって設計されたアナログ・デジタル混在ＬＳＩの検証について、図１４を参照して説明する。
図１４は、アナログ・デジタル混在のＬＳＩの一例であり、モード制御ブロック１と、２つのデジタル・アナログブロック２、３とから構成され、モード制御ブロック１から出力される６種類の信号ＰＤ１、ＰＤ２、ＦＡＳＴ、ＳＬＯＷ、ＥＸＴ、ＩＮＴにより、デジタル・アナログブロック２、３が制御されるようになっている。図１５は、モード制御ブロック１に入力される入力信号と、その出力であるパワーダウン信号の関係を示している。
【０００４】
このようなアナログ・デジタル混在ＬＳＩにおいて、パワーダウン機能の動作検証を行う場合には、一般に、デジタルブロックであるモード制御ブロック１は、「１」と「０」の論理値からなる入力パターン信号を用いて論理シミュレータにより高速に論理検証を行う。
一方、デジタル・アナログブロック２、３については、回路シミュレータを用いてブロック内に存在する適当な回路構成単位で、その動作を詳細に検証する。ここで、適当な回路構成単位とは、回路シミュレーションで実行した時の時間が適当な時間に収まる回路規模をいう。
【０００５】
このように、モード制御ブロック１とデジタル・アナログブロック２、３とは、それぞれ別個に検証が行われる。また、デジタル・アナログブロック２、３の検証の際には、入力信号ＰＤ１、ＰＤ２、ＦＡＳＴ、ＳＬＯＷ、ＥＸＴ、ＩＮＴは、設計者が仮定したものが回路シミュレータの入力として使用される。
このため、モード制御ブロック１とデジタル・アナログブロック２との間、またはモード制御ブロック１とデジタル・アナログブロック３との間が正しく結線されているか、モード制御ブロック１の動作がデジタル・アナログブロック２、３で要求されているパワーダウン機能の仕様通りか、といったような両者を包含したシミュレーションはできないという不都合がある。
【０００６】
このような不都合に対処するために、設計者が回路図面を目視しながら結線情報や論理結果情報を確認していき、例えば図１５の場合には、モード制御ブロック１の入力信号の８通りの組み合わせの全てについて、要求仕様に対する目視確認を行うという検証方法をとっている。
また、その目視確認を補助する手法として、特開２０００−３２３５７５号公報に示すように、デジタル・アナログブロック２、３の検証の際に、モード制御ブロック１の論理検証結果として得られた信号ＰＤ１、ＰＤ２、ＦＡＳＴ、ＳＬＯＷ、ＥＸＴ、ＩＮＴの状態に応じて、デジタル・アナログブロック２、３内に存在するアナログ機能セルまたはアナログ素子を、その動作状態に応じて色別に表示する方法が知られている。
【０００７】
さらに別の手法として、モード制御ブロック１およびデジタル・アナログブロック２、３の全てを、回路シミュレータにより８通りの入力信号状態に応じた各回路素子の状態を検証し、パワーダウン機能に対する動作検証を行う方法がある。この手法は、回路シミュレータの能力の問題から、一般にある回路規模以下の条件でのみ活用できるものである。
【０００８】
【発明が解決しようとする課題】
ところで、パワーダウン機能を設けたアナログ・デジタルＬＳＩ設計では、パワーダウン時におけるリーク電流の発生は重大な問題であり、また、設計上の不具合としても発生頻度が高い項目として挙げられる。
ここで、リーク電流の発生とは、回路に所定の電源電圧が印加されている状態で、パワーダウン機能により回路が消費する電流を遮断しているにもかからず、回路中に意図しない電流が流れる状態をいう。
【０００９】
上述したパワーダウン機能の動作検証において、上述の図面の目視による確認作業では、ＬＳＩの大規模化、複雑化に伴って回路図の階層構造が深くなるような場合には、多くの回路図をめくりながら作業を行うことになる。このため、パワーダウン機能に対するチェック漏れや検証漏れの発生頻度が高くなる上に、ＬＳＩの開発期間の長期化、開発費の増大を招くというような不都合があった。
【００１０】
上述の目視確認による検証では検証漏れの発生を解消できない。また、目視確認を補助する目的によるアナログ回路素子の色別表示だけでは、上述のパワーダウン機能に対する検証作業量の軽減が十分に図れない。
また、ＬＳＩ全体を包含した回路シミュレーションにより、パワーダウン機能を確認する方法もあるが、現実的なシミュレーション実行時間内での検証が不可能なことから、非常に小規模なＬＳＩに限定した検証方法となっている。
【００１１】
そこで、本発明の目的は、上記の点に鑑み、アナログ・デジタル混在ＬＳＩの全ての回路を対象として、論理検証結果により導通素子を探索するようにし、確実かつ効率的な電子回路の検証方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１に記載の発明は、デジタル回路とアナログ回路とが混在する電子回路を検証装置により検証する方法であって、前記電子回路を論理的に検証するため前記検証装置に入力された検証用パターンに基づいて前記電子回路の論理検証を行う第１のステップと、前記論理検証の結果に基づいて前記電子回路の各回路素子の動作状態を導通、不定および遮断のいずれかに区別した結果を記憶装置に記憶する第２のステップと、記憶された前記各回路素子の動作状態の区別の結果に基づいて、電流が電源端子から、動作状態が導通もしくは不定の回路素子のみを通って、グランド端子に到達する導通パスの探索を行い、その探索結果を前記記憶装置に記憶する第３のステップと、記憶された前記探索結果を表示装置に表示する第４のステップと、からなることを特徴とするものである。
【００１３】
また、請求項２に記載の発明は、請求項１に記載の電子回路の検証方法において、前記第３のステップにおける導通パスの探索は、前記電源端子に接続される全ての回路素子を探索する第１の探索ステップと、前記各回路素子の動作状態の区別の結果に基づき、前記探索された回路素子が導通状態または不定状態か否かを判定する判定ステップと、前記回路素子が導通状態または不定状態と判定された場合に、その回路素子に接続される新たな回路素子を探索する第２の探索ステップとを含み、前記第２の探索ステップにおいて新たな回路素子が探索された場合に、前記判定ステップおよび前記第２の探索ステップの各処理を繰り返し、最終的に探索された回路素子の接続先が前記グランド端子に至るまで、前記両ステップの各処理を繰り返すようにしたことを特徴とするものである。
【００１４】
さらに、請求項３に記載の発明は、請求項１または請求項２に記載の電子回路の検証方法において、前記第３のステップにおける導通パスの探索の前に、前記論理検証に基づいて前記回路素子のうち出力が不定である論理ゲートを抽出するステップを含み、この抽出した論理ゲートに対して、前記第３のステップにおける導通パスの探索を省略するようにしたことを特徴とするものである。
【００１５】
このように本発明によれば、アナログ・デジタル混在ＬＳＩの回路検証作業において、設計者はＬＳＩ全体に対して、簡単な操作で確認漏れを発生させることなく効率的で確実な検証が行える。
この結果、ＬＳＩ開発としての検証作業の効率化や開発期間の短縮化を図ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の電子回路の検証方法の実施形態に使用される検証装置の概略構成について、図１を参照して説明する。
この検証装置は、図１に示すように、検証の対象となる電子回路の入力などを行う入力装置３１と、その入力された電子回路の論理検証や導通パス探索などを後述のような所定の手順（ソフトウエア）で行うために各部を制御するＣＰＵ３２と、電子回路の論理検証を行う検証用パターンなどの各種のデータを一時的に格納するＣＰＵ３２のワーク用の一時記憶装置３３と、電子回路の論理検証の結果などをファイルの形態で記憶する外部記憶装置３４と、その電子回路の論理検証の結果に基づき、電子回路中の回路素子の導通パス探索の結果を表示したりする表示装置３５とを少なくとも備え、これらはバス３６に接続されている。
【００１７】
次に、このような構成からなる検証装置を用いて行う電子回路のパワーダウンの検証方法について、図面を参照して説明する。
この実施形態において、パワーダウン機能の検証対象となる電子回路は、例えば図２に示すように、論理回路からなるモード制御ブロック４３１と、このモード制御ブロック４３１からの制御信号によりパワーダウン制御されるデジタル・アナログブロック４３２、４３３とから構成されるものであり、その構成の概要について以下に説明する。
【００１８】
デジタル・アナログブロック４３２は、例えば図３に示すように、オペアンプ５１、５２と、抵抗５４〜５７と、ＮＭＯＳトランジスタ５９と、電源端子５３と、グランド端子５８とを備えている。また、パワーダウン制御信号ＰＤ１〜３が、ＭＯＳトランジスタ５９のゲート、オペンプ５１の制御端子、およびオペアンプ５２の制御端子にそれぞれ入力されるようになっている。さらに、オペアンプ５１、５２の各出力端子からは、出力信号ＯＵＴ１、ＯＵＴ２が出力されるようになっている。
【００１９】
ここで、パワーダウン制御信号ＰＤ１〜ＰＤ３は、図６に示すように、例えば４種類の動作モードに応じて図示のような論理値の信号からなり、その各動作モードに対応するパワーダウンの状態は図示のようになる。例えば、モード１の場合には、パワーダウン制御信号ＰＤ１〜ＰＤ３の論理値はいずれも「０」であり、パワーダウンの動作状態は全回路停止状態である。
【００２０】
オペアンプ５１は、例えば図４に示すように、インバータ６０１と、抵抗６０２と、ＭＯＳトランジスタ６０３〜６１１と、抵抗６１２と、コンデンサ６１３と、ＭＯＳトランジスタ６１４、６１５とを備えている。そして、インバータ６０１、ＭＯＳトランジスタ６０４、６０５などが、パワーダウン制御回路を構成している。
【００２１】
また、オペアンプ５２は、例えば図５に示すように、インバータ７０１と、抵抗７０２と、ＭＯＳトランジスタ７０３〜７１１と、抵抗７１２と、コンデンサ７１３と、ＭＯＳトランジスタ７１４、７１５とを備えている。そして、インバータ７０１、ＭＯＳトランジスタ７０４、７０５などが、パワーダウン制御回路を構成している。
【００２２】
次に、図２に示した回路図４３からなる電子回路のパワーダウン機能の検証方法について、図７のフローチャートを参照して説明する。
まず、ステップＳ１０１では、図２〜図５に示したような構成からなる電子回路の回路図を、入力装置３１を用いて入力する。この入力された回路図情報から論理シミュレーションを実行するための回路素子接続情報（ネットリスト）がＣＡＤにより自動生成され、外部記憶装置３４に格納される。
【００２３】
次のステップＳ１０２では、上述の電子回路に対する全てのパワーダウンモードを包含した論理検証用の検証用パターン（入力パターン）を入力装置３１を用いて入力する。なお、その検証用パターンは、あらかじめ作成されているものとする。
ステップＳ１０３では、その入力された全ての検証用パターンにより、回路図の全てのネットリストに対して論理シミュレーションを実行する。この論理シミュレーションにより、各パワーダウンモードの論理検証ごとに、全回路図の各回路素子に対する論理検証結果が出力される。
【００２４】
各回路素子に論理結果は、「１」、「０」、「不定」の３状態として認識される。図３のデジタル・アナログブロック４３２の入力に着目した場合に、この論理シミュレーションでは、図６の４種類の動作モードをそれぞれ確認した結果が取得される。
次のステップＳ１０４では、その論理シミュレーションの結果に基づき、パワーダウン動作の検証ができるテーブル形式の論理検証ファイルを作成し、この作成した論理検証ファイルを外部記憶装置３４に記憶する。
【００２５】
次のステップＳ１０５では、図２に示す回路図４３に対して、各パワーダウンモード毎の検証範囲を入力装置３１から行う。
この検証範囲の指定方法について、回路図４３と図６の表を用いて説明する。図６に示した全モードに対して、設計者はパワーダウン状態（電源遮断状態）を確認したいブロックを指定することになる。モード１の場合は全回路が停止状態を期待しているので、全ブロックが対象となる。また、モード２の場合は、回路図４３のデジタル・アナログブロック４３２の階層下にあるオペアンプ５１が対象となる（図３参照）。このように、パワーダウン状態を確認したい対象を、各パワーダウンモード毎に固有のブロック名として定義する。
【００２６】
次のステップＳ１０６では、ステップＳ１０３で実行した論理シミュレーションの結果により作成した論理検証ファイルに基づき、全てのパワーダウンモードに対する各々の導通パスの探索を実行する。この導通パスの探索は、図８に示すフローチャートに従って実行されるが、その詳細は後述する。
ステップＳ１０７では、その導通パス探索の結果に基づき、設計者が表示したいパワーダウンモードを選択する。この設計者からの表示選択に従い、ステップＳ１０８では、導通パス探索の結果から得られた出力不定の論理ゲートおよび導通パスの経路が、表示装置３５の表示画面に表示される。
【００２７】
また、ここでは、ステップＳ１０５で指定した各モードに対する検証範囲を考慮し、それぞれのモードで該当する導通パスの探索結果のみが表示される。
その表示画面への表示方法として、１つは上述した出力不定の論理ゲートおよび導通パスの経路をリストの形式で表示する。別の表示方法として、設計者が容易に認識できるように、出力が不定となっている論理ゲートは回路図上の該当するシンボルに黄色い枠等を明示し、導通パスの経路は回路図上の該当するノードがハイライトされるように表示する。
【００２８】
導通パスの経路の表示例を、図１２、図１３に示す。また、リスト形式で表示されている不具合箇所の１つを設計者が指定することで、回路図上のどこがその箇所に該当するのかをナビゲーション機能等により設計者へ一段とわかり易く明示することも可能である。
その表示を確認し、設計者は不具合があるか否かを判断し、不具合がある場合には、不具合の発生を指示する必要がある。そのため、ステップＳ１０９では、設計者から不具合発生の指示があるかどうかを判定する。
【００２９】
そして、ステップＳ１０９において不具合発生の指示がありと判定された場合には、ステップＳ１１０に進み、その不具合の箇所に対する回路修正を設計者が施す。さらに、この修正された回路について、再度パワーダウン機能検証を実施する（ステップＳ１０２〜Ｓ１０８）。
一方、ステップＳ１０９において不具合発生の指示がなしと判定された場合には、ステップＳ１１１に進み、全モードについて確認が終了したか否かが判定される。そして、全モードについて確認が終了していない場合には再度ステップＳ１０７からステップＳ１０９の各処理を実行する。
【００３０】
その後、パワーダウンモードの全てのモードの確認が終了した時点で、図２に示した回路図４３に対するパワーダウン機能が検証されたことになる。
次に、図７のステップＳ１０６における導通パスの探索処理の手順について、図８のフローチャートを参照して説明する。
まず、ステップＳ２０１では、図７のステップＳ１０４で外部記憶装置３４に格納した論理検証ファイルからネット情報（ネットリスト）を読み込む。それに基づいて、次のステップＳ２０２では、論理ゲートの認識とそのフラグの設定を行う。
【００３１】
探索を開始するのに先立って、現在のパワーダウンモードとして最初のパワーダウンモードを設定する（ステップＳ２０３）。
次のステップＳ２０４では、設定されている現在のパワーダウンモードに対するシミュレーションの結果を外部記憶装置３４から読み込み、これにより回路図における各信号（各部の信号）の論理値を決定する。
【００３２】
また、その読み込まれたシミュレーションの結果から、出力端子が「不定」になっている論理ゲートの素子名を外部記憶装置３４に格納する（ステップＳ２０５）。
次のステップＳ２０６では、回路図の各回路素子の導通、不定、または遮断を判定する。例えば、その回路素子がＮＭＯＳトランジスタの場合には、ゲート入力が「１」であれば導通、ゲート入力が「不定」であれば不定、ゲート入力が「０」であれば遮断と判定される。同様に、ＰＭＯＳトランジスタの場合には、ゲート入力が「０」であれば導通、ゲート入力が「不定」であれば不定、ゲート入力が「１」であれば遮断と判定される。また、抵抗およびコイルは常に導通、コンデンサは常に遮断と判定される。
【００３３】
次のステップＳ２０７では、図９に示すフローチャートを呼び出し、導通素子の経路探索を実行する。図９の説明については後述する。この導通素子の経路探索の実行により、上記で判定された素子のうち、導通素子もしくは不定素子のみを通って、電源端子からグランド端子に到達する全経路が発見される。そして、その発見された経路を、外部記憶装置３４に格納する。
【００３４】
以上の各処理により、最初のパワーダウンモードの設定による導通パスの経路探索処理が終了する。
次のステップＳ２０８では、次のパワーダウンモードが存在するか否かが判定され、存在しなければそのまま終了し、存在する場合には、現在のパワーダウンモードとして次のパワーダウンモードが設定される。
【００３５】
次のパワーダウンモードが設定された場合には、その設定されたパワーダウンモードに対して、ステップＳ２０４からステップＳ２０７の各処理が実行される。設計者が設定していた全てのパワーダウンモードに対して、同様な処理が実行されると、導通パスの探索処理が全て終了する。
次に、図８のステップＳ２０７における導通素子の経路探索処理の手順について、図９〜図１１のフローチャート、および図１２、図１３の回路図を参照して説明する。
【００３６】
まず、ステップＳ３０１では、現在の信号（以下、現信号）を最初の電源とする。図１２を例に説明すると、電源１４３に接続している信号ＶＤＤが現信号として扱われる。
次のステップＳ３０２では、図１０に示すフローチャートの現信号による探索処理を呼び出し、最初の電源について、電源端子からグランド端子に至るまでの導通パス経路の探索処理を行う。
【００３７】
ステップＳ３０３では、次の電源が存在するか否かが判定され、それが存在する場合には次のステップＳ３０４に進み、それが存在しない場合は処理を終了する。
ステップＳ３０４では、現信号として次の電源を設定し、この次の電源によりステップＳ３０２で探索処理行い、その探索処理が終了し、かつ、次の電源が存在しない場合には、処理を終了する。
【００３８】
次に、図９のステップＳ３０２における現信号による探索処理について、図１０のフローチャートを参照して説明する。
まず、ステップＳ４０１では、現信号がグランドであるか否かが判定され、現信号がグランドの場合にはステップＳ４０２に進み、現信号がグランドでない場合にはステップＳ４０４に進む。
【００３９】
ステップＳ４０２では、導通パスが検査対象の領域内にあるか否かが判定され、その領域外の場合には処理を終了し、その領域内の場合には次のステップＳ４０３に進む。ステップＳ４０３では、導通パスの経路を外部記憶装置３４に格納する。
ステップＳ４０４では、一時記憶装置３３に現接続に係る情報が何も記憶されておらず、かつ現信号が電源の１つか否かが判定される。この判定の結果、肯定判定の場合には処理を終了し、否定判定の場合には次のステップＳ４０５に進む。ステップＳ４０５では、現信号（電源）に接続される回路素子とその端子情報を、現接続として認識する。
【００４０】
ところで、この例では、現信号が上記のように電源であり、一時記憶装置３３に何も記憶されていないので、ステップＳ４０１、Ｓ４０４、およびＳ４０５と進む。このため、図１２の例では、オペアンプ１４２の階層下の抵抗１５０２（図１３参照）が、ステップＳ４０５における現接続として認識される。
ここで、現接続とは、回路素子名、端子名、信号名の３つの組からなる情報であり、どの回路素子のどの端子のどの信号が接続されているかが一意にわかるものである。従って、図１２、図１３の例では、現接続に係る情報は、素子名：抵抗１５０２、端子名：Ｒ１、信号名：ＶＤＤである。
【００４１】
次のステップＳ４０６では、上記の現接続が処理済みであるか否かが判定され、処理済みの場合にはステップＳ４０７に進み、処理済みでない場合にはステップＳ４０８に進む。
ステップＳ４０７では、その処理済みの現接続が導通パスの一部であれば、導通パス経路を外部記憶装置３４に格納し、その後、次のステップＳ４１２に移行する。
【００４２】
ステップＳ４０８では、ステップＳ４０５で認識した現接続を一時記憶装置３３に登録する。ここで、この例では、ステップＳ４０５で認識された現接続は、過去に処理された接続ではないので、一時記憶装置３３に登録される。
次に、ステップＳ４０９では、図１１に示す現接続による探索処理が呼び出され、その処理を開始する。
【００４３】
まず、ステップＳ５０１では、回路素子が論理ゲートであるか否かが判定され、論理ゲートである場合には、その経路の探索を終了する。一方、論理ゲートでない場合にはステップＳ５０２に進む。
ステップＳ５０２では、回路素子が導通または不定のいずれであるか否かが判定される。この判定の結果、回路素子が導通または不定以外の遮断の場合には、経路の探索を終了し、回路素子が導通または不定の場合には次のステップＳ５０３に進む。
【００４４】
ステップＳ５０３では、現在の回路素子に接続される最初の端子と信号を、現接続として認識する。次のステップＳ５０４では、その認識した現接続が、一時記憶装置３３にすでに存在するか否かが判定される。
この判定の結果、現接続が一時記憶装置３３にすでに存在すればステップＳ５０８に進み、存在しなければステップＳ５０５に進む。ステップＳ５０５では、ステップＳ５０３で認識した現接続を一時記憶装置３３に登録する。
【００４５】
ここで、図１３の場合には、回路素子は論理ゲートではなく、抵抗１５０２が現時点で認識されており、抵抗は常に導通であると判断されるので、ステップＳ５０１、Ｓ５０２、Ｓ５０３と進む。また、抵抗１５０２の最初の端子Ｒ１および信号ＶＤＤは、すでに一時記憶装置３３に存在するので、ステップＳ５０８と順次進む。
【００４６】
ステップＳ５０８では、現回路素子に接続された次の端子および信号が存在するか否が判定され、それが存在しない場合には処理を終了し、それが存在する場合にはステップＳ５０９に進む。
ステップＳ５０９では、現回路素子に接続された次の端子および信号を、現接続として認識し、ステップＳ５０４に戻る。この認識された現接続は、一時記憶装置３３には存在しないので、ステップＳ５０５に進み、一時記憶装置３３に新たに登録される。
【００４７】
図１３の場合には、ステップＳ５０９では、抵抗１５０２の次の端子Ｒ２と信号Ｎ１が認識され、これらがステップＳ５０５で一時記憶装置３３に新たに登録される。
ここで、現在の信号として、図１３に示すように、抵抗１５０２とＮＭＯＳトランジスタ１５０３、１５０４に接続されている信号Ｎ１が認識される。そして、ステップＳ５０６では、その現信号としての信号Ｎ１に基づき、図１０に示す現信号による探索処理が呼び出される。
【００４８】
この場合に、ステップＳ４０１、Ｓ４０４、およびＳ４０５と進む。そして、ステップＳ４０５では、現信号Ｎ１の接続先として、ＮＭＯＳトランジスタ１５０３の素子名と端子Ｄの接続情報が認識される。この接続情報は、前記と同様に一時記憶装置３３に登録される（ステップＳ４０８）。
ステップＳ４０９では、再び図１１に示す現接続による探索処理が呼び出される。そして、ステップＳ５０１、Ｓ５０２と進み、ステップＳ５０２でＮＭＯＳトランジスタ１５０３の導通状態が判定される。
【００４９】
ここで、いま探索中のパワーダウンモードは、図６に示したモード１である全回路の停止状態を想定している。また、論理シミュレーションの結果から、ＮＭＯＳトランジスタ１５０３のゲート入力端子Ｇは「０」となっている。このため、ステップＳ５０２の判定処理では、ＮＭＯＳトランジスタ１５０３は遮断状態であると判定される。
【００５０】
このため、図１１に示す現接続による探索処理を終了し、図１０に示すステップＳ４１０に移行し、その登録されているＮＭＯＳトランジスタ１５０３の端子の接続情報を、一時記憶装置３３から削除する。その後、現接続の処理済フラグをセットし（ステップＳ４１１）、現信号Ｎ１に接続している別の回路素子を探索する。
【００５１】
そして、その別の回路素子として図１２に示すＮＭＯＳトランジスタ１５０４が探索されると、そのＮＭＯＳトランジスタ１５０４の端子の接続情報を一時記憶装置３３に新たに接続する（ステップＳ４１３、Ｓ４０６、Ｓ４０８）。
次に、ステップＳ４０９に移行すると、再び図１１に示す現接続による探索処理が呼び出される。そして、ステップＳ５０１、Ｓ５０２と進み、ステップＳ５０２でＮＭＯＳトランジスタ１５０４の導通状態が判定される。
【００５２】
ここで、論理シミュレーションの結果から、ＮＭＯＳトランジスタ１５０４のゲート入力端子Ｇは「１」となっている。このため、ステップＳ５０２の判定処理では、ＮＭＯＳトランジスタ１５０４は導通状態であると判定される。
この結果、ステップＳ５０３、Ｓ５０４、Ｓ５０８、Ｓ５０９、およびＳ５０４を経て、ステップＳ５０５に至る。ステップＳ５０５では、ＮＭＯＳトランジスタ１５０４の次の端子Ｓおよび信号Ｎ２が、一時記憶装置３３に新たに登録される。
【００５３】
次に、ステップＳ５０６に移行すると、再び図１０に示す現信号による探索処理が呼び出される。この処理においては、Ｎ２を現信号として認識する。
このような処理を繰り返すことにより、図１３に示すＮＭＯＳトランジスタ１５０５の導通状態を認識し、最終的に図１２のグランド端子１４８に到達することになる。
【００５４】
このようにグランド端子が認識されると、図１０のステップＳ４０１、Ｓ４０２、Ｓ４０３を経由して、その得られた導通パスの経路情報が一時記憶装置３３から外部記憶装置３４へ格納される。上記の例では、図１２、図１３の黒丸の経路が、探索された導通パスの経路として外部記憶装置３４に格納されることになる。
【００５５】
以上説明したように、この実施形態によれば、アナログ・デジタル混在ＬＳＩの電子回路に対するパワーダウン機能の検証の際に、ＬＳＩ全体を包含した論理検証結果を用いて、論理ゲートが不定となる部分を表示装置に表示し、論理ゲート以外の素子に対して電源端子からグランド端子への導通経路を探索し、その導通経路部分を表示装置に表示するようにした。
【００５６】
このため、アナログ・デジタル混在ＬＳＩのパワーダウン機能の検証作業において、設計者はＬＳＩ全体に対して、簡単な操作で確認漏れを発生させることなく効率的で確実な検証が行える。この結果、ＬＳＩ開発としての検証作業の効率化や開発期間の短縮化を図ることができる。
【００５７】
【発明の効果】
以上述べたように、本発明によれば、アナログ・デジタル混在ＬＳＩの回路検証作業において、設計者はＬＳＩ全体に対して、簡単な操作で確認漏れを発生させることなく効率的で確実な検証が行える。この結果、ＬＳＩ開発としての検証作業の効率化や開発期間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態の検証方法に適用される検証装置の概略構成を示すブロック図である。
【図２】この実施形態の検証方法の流れを概念的に説明する説明図である。
【図３】この実施形態のパワーダウン動作の検証対象となる電子回路の具体的な一例の回路図である。
【図４】図３中に含まれるオペアンプ５１の具体的な構成を示す回路図である。
【図５】図３中に含まれるオペアンプ５２の具体的な構成を示す回路図である。
【図６】図３に対するパワーダウン機能を確認するために、モードの種類とその動作状態およびコントロール信号の真理値を示す図である。
【図７】この実施形態のパワーダウン機能検証方法の一例を示すフローチャートである。
【図８】図７に示したフローチャートのステップＳ１０６の処理に関するフローチャートである。
【図９】図８に示したフローチャートのステップＳ２０７の処理に関するフローチャートである。
【図１０】図９に示したフローチャートのステップＳ３０２の処理に関するフローチャートである。
【図１１】図１０に示したフローチャートのステップＳ４０９の処理に関するフローチャートである。
【図１２】この実施形態の図３に対する導通パス探索結果の一例として、表示装置に表示された回路図である。
【図１３】この実施形態の図５に対する導通パス探索結果の一例として、表示装置に表示された回路図である。
【図１４】従来技術を説明するブロック図である。
【図１５】図１４に示すモード制御ブロックに入力される信号とその出力であるパワーダウン信号の関係を示す図である。
【符号の説明】
３１  入力装置
３２  ＣＰＵ
３３  メモリ
３４  外部記憶装置
３５  表示装置
４３１  モード制御ブロック
４３２、４３３    デジタル・アナログブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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