(57)【特許請求の範囲】
【請求項１】
複数の行と複数の列のマトリックス形態で配列された複数のメモリセルを具備したメインセルアレイを含み、プログラム、読み出し、コピーバックプログラム及び消去モードを有する不揮発性半導体メモリ装置において、
前記各モードでクロック信号を発生するクロック発生回路と、
前記クロック信号に同期して列アドレスを順次に発生するアドレス発生回路と、
前記複数の列に各々対応する複数のページバッファを含むページバッファ回路であって各ページバッファが第１ラッチと第２ラッチを具備するように構成されたページバッファ回路と、
前記列アドレスに応答して前記ページバッファのうち一部を選択し、前記選択されたページバッファを対応するデータラインと各々連結する列選択回路と、
外部からのプログラムデータビットを入力し、前記入力されたプログラムデータビットを前記選択されたページバッファ内の第２ラッチにロードするデータローディング回路と、
前記アドレス発生回路からの列アドレスに応答して前記データローディング回路を制御する制御手段とを備え、
前記制御手段は、前記プログラムモードの間において前記アドレス発生回路からの列アドレスが欠陥列を指定するアドレスである場合に、前記入力されたプログラムデータビットのうち前記欠陥列に対応するプログラムデータビットに代えて、パスデータビットが前記欠陥列に連結された選択ページバッファの第２ラッチにロードされるように、前記データローディング回路を制御することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記制御手段は、前記アドレス発生回路からの列アドレスが前記欠陥列を指定するアドレスである場合に、前記欠陥列のアドレス情報を格納するリダンダンシー回路を含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記メモリセルが消去され、前記消去されたメモリセルに対する検証動作が実行される前に、前記クロック発生回路は前記アドレス発生回路がすべての列を選択するための列アドレスを順次に発生するように前記クロック信号を発生し、
前記リダンダンシー回路が前記アドレス発生回路からの列アドレスに応答して前記リダンダンシー選択信号のうち一つを活性化させる時に、前記データローディング回路は前記活性化されたリダンダンシー選択信号に応答してパスデータビットを前記欠陥列に連結された選択ページバッファの第２ラッチにロードすることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
第１行のページデータが前記ページバッファの第２ラッチ内に感知及びラッチされ、前記ラッチされたページデータが前記ページバッファの第１ラッチに伝達される前に、前記クロック発生回路は前記アドレス発生回路がすべての列を選択するための列アドレスを順次に発生するように前記クロック信号を発生し、
前記リダンダンシー回路が前記アドレス発生回路からの列アドレスに応答して前記リダンダンシー選択信号のうち一つを活性化させる時に、前記データローディング回路は前記活性化されたリダンダンシー選択信号に応答してパスデータビットを前記欠陥列に連結された選択ページバッファの第２ラッチにロードすることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項５】
前記クロック発生回路は内部的に発生した発振イネーブル信号に応答して前記クロック信号を発生することを特徴とする請求項３または４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記複数の行と複数のリダンダンシー列のマトリックス形態で配列されたリダンダンシーメモリセルを含むリダンダンシーセルアレイと、
前記複数のリダンダンシー列に各々対応する複数のリダンダンシーページバッファと、
前記複数のリダンダンシーページバッファの各々は第１ラッチと第２ラッチとを有し、
前記リダンダンシー選択信号に応答して前記欠陥列に対応するプログラムデータビットを前記リダンダンシーページバッファのうちいずれか一つの第２ラッチにロードするリダンダンシーデータローディング回路とを更に備えることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項７】
前記プログラム、消去またはコピーバックプログラムモードの検証区間の間、前記メインセルアレイ用ページバッファと前記リダンダンシーセルアレイ用リダンダンシーページバッファの第１ラッチのデータビットがパスデータビットであるか否かを判別するパス／フェイルチェック回路を更に備えることを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
前記メインセルアレイ用ページバッファと前記リダンダンシーセルアレイ用リダンダンシーページバッファの各々はＰＭＯＳトランジスタをさらに含み、前記ＰＭＯＳトランジスタは電源電圧と前記パス／フェイルチェック回路との間に連結され、対応するページバッファの第１ラッチに格納されたデータビットに従ってオン／オフされることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記パス／フェイルチェック回路は、
前記ページバッファのＰＭＯＳトランジスタと共通連結された内部ノードと、前記内部ノードと接地電圧との間に連結され、放電制御信号に従ってオン／オフされる放電トランジスタと、
前記内部ノードのロジック状態をラッチし、パス／フェイル信号を出力するラッチとを含むことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記クロック発生回路は、前記プログラムモードにおいて、読み出しイネーブル信号のハイからローへの遷移及びローからハイへの遷移に応答して前記クロック信号を発生することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１１】
複数の行と複数の第１列のマトリックス形態で配列されたメモリセルを有するメインセルアレイと、前記複数の行と複数の第２列のマトリックス形態で配列されたリダンダンシーメモリセルを有するリダンダンシーセルアレイと、前記複数の第１及び前記複数の第２列に各々対応する複数のページバッファとを含み、前記各ページバッファが第１ラッチと第２ラッチを有する不揮発性半導体メモリ装置のプログラム方法において、
ａ）初期アドレスの入力の後に、プログラムデータを受け入れる段階と、
ｂ）前記初期アドレスのうち列アドレスが前記第１列のうち欠陥列を選択するためのアドレスであるか否かを判別する段階と、
ｃ）前記列アドレスが前記欠陥列に対応する場合に、前記欠陥列のページバッファ内の第２ラッチにパスデータビットをローディングする段階と、
ｄ）前記列アドレスが最後のアドレスであるか否かを判別する段階と、
ｅ）前記列アドレスが前記最後のアドレスではない場合に、前記列アドレスを“１”だけ増加させる段階と、
前記列アドレスが前記最後のアドレスに到達するまで、前記段階ａ〜ｅを繰り返して実行する段階とを含むことを特徴とするプログラム方法。
【請求項１２】
前記パスデータビットが前記欠陥列に連結されたページバッファの第２ラッチにロードされる間、前記欠陥列に対応する入力データビットは前記選択された第２列に対応するページバッファ内の第２ラッチにロードされることを特徴とする請求項１１に記載のプログラム方法。
【請求項１３】
前記列アドレスが前記欠陥列のアドレスではない場合に、前記入力されたプログラムデータは選択された第１列に対応するページバッファにロードされることを特徴とする請求項１１に記載のプログラム方法。
【請求項１４】
すべてのプログラムデータが前記ページバッファの第２ラッチにロードされる場合に、前記第２ラッチにロードされたプログラムデータは前記メイン及びリダンダンシーセルアレイにプログラムされるように前記第１ラッチに伝達されることを特徴とする請求項１１に記載のプログラム方法。
【請求項１５】
複数の行と複数の第１列のマトリックス形態で配列されたメモリセルを有するメインセルアレイと、前記複数の行と複数の第２列のマトリックス形態で配列されたリダンダンシーメモリセルを有するリダンダンシーセルアレイと、前記複数の第１及び前記複数の第２列に各々対応する複数のページバッファとを含み、前記各ページバッファが第１ラッチと第２ラッチを有する不揮発性半導体メモリ装置のコピーバックプログラム方法において、
ａ）前記第２ラッチを通じて第１行のページデータを感知及びラッチした後に、列アドレスを“０”と設定する段階と、
ｂ）前記列アドレスが前記第１列のうち欠陥列を選択するためのアドレスであるか否かを判別する段階と、
ｃ）前記列アドレスが前記欠陥列を選択するためのアドレスである場合に、前記欠陥列に連結されたページバッファの第２ラッチにパスデータビットをローディングする段階と、
ｄ）前記列アドレスが最後のアドレスであるか否かを判別する段階と、
ｅ）前記列アドレスが最後アドレスではない場合に、前記列アドレスを１だけ増加させる段階と、
ｆ）前記列アドレスが前記最後のアドレスに到達するまで、前記段階ｂ−ｅを繰り返して実行する段階とを含むことを特徴とするコピーバックプログラム方法。
【請求項１６】
前記列アドレスが前記欠陥列を選択するためのアドレスではない場合に、前記列アドレスが前記最後のアドレスであるか否かを判別するための処理を前記ｄ段階に進行させる段階ｇを更に含むことを特徴とする請求項１５に記載のコピーバックプログラム方法。
【請求項１７】
前記列アドレスが前記最後のアドレスである場合に、前記第２ラッチに維持されるデータは前記メイン及びリダンダンシーセルアレイにプログラムされるように前記第１ラッチに伝達されることを特徴とする請求項１５に記載のコピーバックプログラム方法。
【請求項１８】
複数の行と複数の第１列のマトリックス形態で配列されたメモリセルを有するメインセルアレイと、前記複数の行と複数の第２列のマトリックス形態で配列されたリダンダンシーメモリセルを有するリダンダンシーセルアレイと、前記複数の第１及び前記複数の第２列に各々対応する複数のページバッファとを含み、前記各ページバッファが第１ラッチと第２ラッチを有する不揮発性半導体メモリ装置の消去方法において、
ａ）前記メイン及びリダンダンシーセルアレイを消去した後に、前記第２ラッチを通じてページデータを感知する段階と、
ｂ）列アドレスを“０”に設定する段階と、
ｃ）前記列アドレスが前記第１列のうち欠陥列を選択するためのものであるか否かを判別する段階と、
ｄ）前記列アドレスと前記欠陥列を選択するためのものではなければ、前記欠陥列に対応するページバッファの第２ラッチにパスデータビットをローディングする段階と、
ｅ）前記列アドレスが最後アドレスであるか否かを判別する段階と、
ｆ）前記列アドレスが最後のアドレスではなければ、前記列アドレスを“１”だけ増加させる段階と、
ｇ）前記列アドレスが前記最後のアドレスに到達するまで、前記ｂ−ｅ段階を繰り返して実行する段階とを含むことを特徴とする消去方法。
【請求項１９】
前記列アドレスが前記欠陥列を選択するためのアドレスではなければ、前記列アドレスが前記最後のアドレスであるか否かを判別するための前記ｄ段階に処理を進行させる段階ｈを更に含むことを特徴とする請求項１８に記載の消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものである。さらに具体的には、本発明はプログラム、消去、またはコピーバック（ｃｏｐｙ−ｂａｃｋ  ｐｒｏｇｒａｍ）モード時に、ページバッファにラッチされるデータビットがパスデータビットであるか否かを判別するための検証スキーム及びそれの方法に関するものである。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置の一例としてのＮＡＮＤフラッシュメモリ装置はページバッファ回路を有し、ページバッファ回路が多様な機能を実行する。例えば、選択されたページのメモリセルからデータを読み出そうとする場合に、ページバッファ回路は、選択されたページのデータ（以後、“ページデータ”という）を感知して、その感知したページデータをラッチする。これは“感知動作”（ｓｅｎｓｅ  ｏｐｅｒａｔｉｏｎ）と呼ばれる。選択されたページのメモリセルにデータをプログラムしようとする場合に、ページバッファ回路は、外部から提供されるプログラムデータを一時的に格納する。これは“データローディング動作”（ｄａｔａ  ｌｏａｄｉｎｇ  ｏｐｅｒａｔｉｏｎ）と呼ばれる。ページバッファ回路は、プログラム禁止セルまたはプログラムが完了したセルがプログラムされないようにする。プログラム／消去されたセルが目標しきい電圧（ｔａｒｇｅｔ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を有するか（またはプログラム／消去されたセルが十分にプログラム／消去されたか）否かを確認するための検証動作を実行する場合に、ページバッファ回路は感知動作のように、選択されたページのメモリセルのデータビットを感知してラッチする。ラッチしたデータビットがパスデータビットであるか否かを判別するために、ページバッファ回路は、そのようにラッチされたデータビットを外部への出力なしに、パス／フェイルチェック回路（ｐａｓｓ／ｆａｉｌ  ｃｈｅｃｋ  ｃｉｒｃｕｉｔ）に提供する。
【０００３】
そのような機能を有するページバッファの例が米国特許第５，７０９，４５８号公報に“Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  Ｆｏｒ  ＮｏｎｖｏｌａｔｉｌｅＳｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ”というタイトルで、米国特許第５，７６１，１３２号公報に“Ｉｎｔｅｇｒｔｅｄ  Ｃｉｒｃｕｉｔ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｗｉｔｈ  Ｌａｔｃｈ−Ｆｒｅｅ  Ｐａｇｅ  Ｂｕｆｆｅｒｓ  Ｔｈｅｒｅｉｎ  Ｆｏｒ  Ｐｒｅｖｅｎｔｉｎｇ  Ｒｅａｄ  Ｆａｉｌｕｒｅｓ”というタイトルで、そして米国特許第５，７１２，８１８号公報に“Ｄａｔａ  Ｌｏａｄｉｎｇ  Ｃｉｒｃｕｉｔ  Ｆｏｒ  Ｐａｒｔｉａｌ  Ｐｒｏｇｒａｍ  Ｏｆ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ”というタイトルで各々開示されている。
【０００４】
図９は従来の技術によるページバッファ回路を示す回路図である。図９を参照すると、ページバッファ回路１０は一対のビットラインＢＬｅ、ＢＬｏに連結されている。ビットラインＢＬｅと感知ノードＳＯとの間にはＮＭＯＳトランジスタＭ１が連結されており、ＮＭＯＳトランジスタＭ１は制御信号ＢＬＳＨＦｅによって制御される。ビットラインＢＬｏと感知ノードＳＯとの間にはＮＭＯＳトランジスタＭ２が連結されており、ＮＭＯＳトランジスタＭ２は制御信号ＢＬＳＨＦｏによって制御される。ビットラインＢＬｅと制御信号ラインＶＩＲＰＷＲとの間にはＮＭＯＳトランジスタＭ３が連結され、ビットラインＢＬｏと制御信号ラインＶＩＲＰＷＲとの間にはＮＭＯＳトランジスタＭ４が連結されている。ＮＭＯＳトランジスタＭ３、Ｍ４は制御信号ＶＢＬｅ、ＶＢＬｏによって各々制御される。上述したトランジスタＭ１〜Ｍ４はビットライン選択及びバイアス回路を構成し、このようなビットライン選択及びバイアス回路はプログラム／読み出し動作時に、ビットラインＢＬｅ、ＢＬｏのうちのいずれか一つを選択し、選択したビットラインを感知ノードＳＯに連結し、非選択のビットラインをフローティング状態にする。
【０００５】
電源電圧ＶＣＣと感知ノードＳＯとの間にはＰＭＯＳトランジスタＭ５が連結され、トランジスタＭ５は制御信号ＰＬＯＡＤによって制御される。ページバッファ回路１０は第１ラッチＬＡＴ１と第２ラッチＬＡＴ２を含む。第１ラッチＬＡＴ１はラッチを形成するインバーターＩＮＶ１、ＩＮＶ２で構成され、第１及び第２ラッチノードＢ、Ｂバーを有する（”バー”は、図面では文字の上に線を付して示されている）。第２ラッチＬＡＴ２はラッチを形成するインバーターＩＮＶ３、ＩＮＶ４で構成され、第１及び第２ラッチノードＡ、Ａバーを有する。電源電圧ＶＣＣと第１ラッチＬＡＴ１の第２ラッチノードＢバーとの間にはＰＭＯＳトランジスタＭ６が連結され、トランジスタＭ６は制御信号ＰＢＲＳＴによって制御される。第２ラッチノードＢバーと接地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ７、Ｍ８が直列連結され、ＮＭＯＳトランジスタＭ７、Ｍ８は感知ノードＳＯの電圧レベルと制御信号ＰＢＬＣＨＭによって各々制御される。ＰＭＯＳトランジスタＭ９は電源電圧ＶＣＣとｎＷＤＯ端子との間に連結され、第１ラッチノードＢのロジック状態に従ってターンオン／オフされる。ｎＷＤＯ端子はパス／フェイルチェック回路（図１０参照）に電気的に連結される。ｎＷＤＯ端子のロジックレベルは第１ラッチノードＢと相補的である。例えば、第１ラッチノードＢがローレベルを有すれば、ｎＷＤＯノードはハイレベルを有するように電源電圧ＶＣＣに電気的に連結される。第１ラッチノードＢがハイレベルを有すれば、ｎＷＤＯノードはフローティング状態を有するように電源電圧ＶＣＣから電気的に分離される。
【０００６】
続けて、図９を参照すると、ＮＭＯＳトランジスタＭ１０は制御信号ＢＬＳＬＴによってターンオン／オフされ、感知ノードＳＯと第１ラッチＬＡＴ１の第１ラッチノードＢとの間に連結されている。内部ノードＮＤ１と第１ラッチノードＢとの間にはＮＭＯＳトランジスタＭ１１が連結され、トランジスタＭ１１は制御信号ＰＢＤＯによってターンオン／オフされる。ＰＭＯＳトランジスタＭ１２は電源電圧ＶＣＣと第２ラッチＬＡＴ２の第１ラッチノードＡとの間に連結され、制御信号ＰＢＳＥＴによってターンオン／オフされる。ＮＭＯＳトランジスタＭ１３は第１ラッチノードＡと感知ノードＳＯとの間に連結され、制御信号ＰＤＵＭＰによって制御される。第１ラッチノードＡと接地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ１４、Ｍ１５が直列連結される。ＮＭＯＳトランジスタＭ１４は感知ノードＳＯのロジック状態に従って制御され、ＮＭＯＳトランジスタＭ１５は制御信号ＰＢＬＣＨＣによって制御される。第２ラッチＬＡＴ２の第２ラッチノードＡバーと内部ノードＮＤ１との間にはＮＭＯＳトランジスタＭ１６が連結され、 第２ラッチＬＡＴ２の第１ラッチノードＡと内部ノードＮＤ１との間にはＮＭＯＳトランジスタＭ１７が連結されている。ＮＭＯＳトランジスタＭ１６、Ｍ１７は相補的なレベルを有するデータ信号ＤＩｉ、ｎＤＩｉによって各々制御される。
【０００７】
ページバッファ回路１０にロードされるプログラムデータビットが“１”である場合に、例えば、データ信号ＤＩｉはロジックハイレベルを有し、データ信号ｎＤＩｉはロジックローレベルを有する。内部ノードＮＤＩは列パスゲート回路を構成するＮＭＯＳトランジスタＭ１８、Ｍ１９を通じてデータラインＤＬｉに連結される。ＮＭＯＳトランジスタＭ１８、Ｍ１９は列選択信号ＹＡ、ＹＢによって各々制御される。データラインＤＬｉと接地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ２０が連結され、トランジスタＭ２０は制御信号ＤＬ＿ＤＩＳによってターンオン／オフされる。
【０００８】
上述したページバッファ回路を具備したＮＡＮＤフラッシュメモリ装置は、プログラム、消去、コピーバックプログラム、及び読み出しモードを備えている。以下、図９に示したページバッファを利用したプログラム、読み出し、及びコピーバックプログラム動作を説明する。ここで、コピーバックプログラム動作とは、任意のページに格納されたデータを他のページに格納することを意味する。コピーバックプログラム動作は米国特許第５，９９６，０４１号公報に“ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥＳ  ＨＡＶＩＮＧＰＡＧＥ  ＦＬＡＧ  ＣＥＬＬＳ  ＷＨＩＣＨ  ＩＮＤＩＣＡＴＥ  ＴＨＥ  ＴＲＵＥＯＲ  ＮＯＮ−ＴＲＵＥ  ＳＴＡＴＥ  ＯＦ  ＰＡＧＥ  ＤＡＴＡ  ＦＬＡＧ  ＣＥＬＬＳ  ＷＨＩＣＨ  ＩＮＤＩＣＡＴＥ  ＴＨＥ  ＴＲＵＥ  ＯＲＮＯＮ−ＴＲＵＥ  ＳＴＡＴＥ  ＯＦ  ＰＡＧＥ  ＤＡＴＡ  ＴＨＥＲＥＩＮＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＯＰＥＲＡＴＩＮＧ  ＴＨＥ  ＳＡＭＥ”というタイトルで開示されており、その開示内容は本明細書の開示の一部とする。
【０００９】
プログラムデータはデータ信号ＤＩｉ、ｎＤＩｉに従って第２ラッチＬＡＴ２にロードされる。例えば、プログラムデータが“１”である場合に、データ信号ＤＩｉはロジックハイレベルを有し、データ信号ｎＤＩｉはロジックローレベルを有する。これはＮＭＯＳトランジスタＭ１６をターンオンさせ、ＮＭＯＳトランジスタＭ１７をターンオフさせる。これと同時に、ＮＭＯＳトランジスタＭ１８、Ｍ１９が列選択信号ＹＡ、ＹＢによってターンオンされ、その結果、第２ラッチノードＡバーはターンオンされたトランジスタＭ１８、Ｍ１９を通じてデータラインＤＬｉに連結される。ここで、プログラムデータをロードする場合に、データラインＤＬｉはＮＭＯＳトランジスタＭ２０を通じて接地電圧を有する。結果的に、“１”のプログラムデータが第１ラッチノードＡにロードされる。プログラムデータが“０”である場合に、データ信号ＤＩｉはロジックローレベルを有し、データ信号ｎＤＩｉはロジックハイレベルを有する。これはＮＭＯＳトランジスタＭ１７を通じて第１ラッチノードＡを接地電圧のデータラインＤＬｉに連結させる。結果的に、“０”のプログラムデータが第１ラッチノードＡにロードされる。このような過程を通じてすべてのプログラムデータがページバッファに順次にロードされる。
【００１０】
以後、第２ラッチＬＡＴ２にロードされたデータは第１ラッチＬＡＴ１に伝達される。これは次の過程を通じて行われる。先ず、第１ラッチＬＡＴ１はＰＭＯＳトランジスタＭ６をターンオンさせることによって初期化され、感知ノードＳＯはＰＭＯＳトランジスタＭ５をターンオンさせることによって、ロジックハイレベルに充電される。このような条件下で、ＮＭＯＳトランジスタＭ１３をターンオンさせることによって、第２ラッチＬＡＴ２にロードされたプログラムデータが第１ラッチＬＡＴ１に伝達される。例えば、“１”のプログラムデータが第２ラッチＬＡＴ２にロードされる時に、ＮＭＯＳトランジスタＭ７はターンオンされる。ＮＭＯＳトランジスタＭ８が制御信号ＰＢＬＣＨＭのローからハイへの遷移に従ってターンオンされる時に、第１ラッチＬＡＴ１（すなわち、第１ラッチノードＡには“１”のプログラムデータがラッチされる。一方、“０”のプログラムデータが第２ラッチＬＡＴ２にロードされる時に、ＮＭＯＳトランジスタＭ７はターンオフされる。ＮＭＯＳトランジスタＭ８が制御信号ＰＢＬＣＨＭのローからハイへの遷移に従ってターンオンされても、第１ラッチＬＡＴ１の第１ラッチノードＡは初期状態を維持する。
【００１１】
第１ラッチＬＡＴ１にロードされたプログラムデータに従って選択されたビットラインのメモリセルは、プログラムされるか、プログラムが禁止される。このようなプログラム動作は、この分野の通常の知識を持つ者に自明であるので、それに対する説明は省略する。第１ラッチＬＡＴ１にロードされたプログラムデータがメモリセルに格納される間、第２ラッチＬＡＴ２には次のプログラムデータがロードされる。次のプログラムデータと関連して、プログラムデータをローディングする過程とロードされたデータを伝送する過程は先に説明したことと実質的に同一であるので、それに対する説明は省略する。プログラム動作が実行される間、第２ラッチは次のプログラムデータを一時的に格納するキャッシュとして動作する。
【００１２】
読み出し動作／プログラム検証動作時に、選択されたページのメモリセルに格納されているデータは第１ラッチＬＡＴ１を通じて感知される。コピーバックプログラム動作／消去検証動作時に、選択されたページのメモリセルに格納されているデータは第２ラッチＬＡＴ２を通じて感知される。前者の場合には、先ず、ビットラインＢＬｅ、ＢＬｏと感知ノードＳＯは放電される。その次に、選択されたビットライン（例えば、ＢＬｅ）は所定の電圧で充電された後に、フローティグ状態にされる。この時に、選択されたメモリセルの状態に従ってビットライン電圧は減少するか、またはそのまま維持される。ＮＭＯＳトランジスタＭ１をターンオンさせた状態で、所定の電流がＰＭＯＳトランジスタＭ５を通じて感知ノードＳＯに供給される。選択されたメモリセルがオンセルであれば、感知ノードＳＯに供給される電流は選択されたメモリセルを通じて放電される。これは感知ノードＳＯの電圧をＮＭＯＳトランジスタＭ７のしきい電圧よりも低くする。ＮＭＯＳトランジスタＭ８がターンオンされても、第１ラッチＬＡＴ１の状態はそのまま維持される。選択されたメモリセルがオフセルであれば、ＰＭＯＳトランジスタＭ５を通じて供給される電流は徐々に感知ノードＳＯを充電する。これは感知ノードＳＯの電圧をＮＭＯＳトランジスタＭ７のしきい電圧よりも高くする。ＮＭＯＳトランジスタＭ８がターンオンされる時に、第２ラッチノードＢバーは接地され、その結果、第１ラッチＬＡＴ１の状態は反転、または以前の状態をそのまま維持する。
【００１３】
コピーバックプログラム動作／消去検証動作時には、選択ページのメモリセルに格納されているデータは第２ラッチＬＡＴ２を通じて感知される。第２ラッチＬＡＴ２を通じて感知された結果は第１ラッチＬＡＴ１に伝達される。さらに具体的に説明すれば、先ず、ビットラインＢＬｅ、ＢＬｏと感知ノードＳＯは放電される。その次に、選択されたビットライン（例えば、ＢＬｅ）は所定の電圧に充電された後に、フローティング状態にされる。ＮＭＯＳトランジスタＭ１をターンオンさせた状態で、所定の電流がＰＭＯＳトランジスタＭ５を通じて感知ノードＳＯに供給される。選択されたメモリセルがオンセルであれば、感知ノードＳＯに供給される電流は選択されたメモリセルを通じて放電される。これは感知ノードＳＯの電圧をＮＭＯＳトランジスタＭ１４のしきい電圧よりも低くする。ＮＭＯＳトランジスタＭ１５が制御信号ＰＢＬＣＨＣのローからハイへの遷移に従ってターンオンされても、第２ラッチＬＡＴ１の状態はそのまま維持される。選択されたメモリセルがオフセルであれば、ＰＭＯＳトランジスタＭ５を通じて供給される電流は徐々に感知ノードＳＯに充電される。これは感知ノードＳＯの電圧をＮＭＯＳトランジスタＭ１４のしきい電圧よりも高くする。ＮＭＯＳトランジスタＭ１５がターンオンされる時に、第２ラッチＬＡＴ２の状態は反転される。すなわち、選択されたメモリセルの状態が第２ラッチＬＡＴ２によって感知される。そのように感知された結果は、先に説明したものと同一の過程を通じて第１ラッチＬＡＴ１に伝達される。
【００１４】
メモリセルをプログラム／消去する場合に、プログラム／消去されたメモリセルが目標しきい電圧を有するか否かを判別するためのプログラム／消去検証動作が実行されるべきである。選択されたページのメモリセルが正常にプログラム／消去されたか否かは第１ラッチＬＡＴ１に格納された値によって決められ、これはパス／フェイルチェック回路を通じて実行される。従来の技術によるパス／フェイルチェック回路を示す回路図が図１０に示している。図１０を参照すると、パス／フェイルチェック回路２０はワイヤードＯＲ型（ｗｉｒｅｄ−ＯＲ  ｔｙｐｅ）パス／フェイルチェック回路として複数のヒューズＦ１、Ｆ２、...Ｆ３、ＮＭＯＳトランジスタＭ２１、インバーターＩＮＶ５及びラッチＬＡＴ３で構成され、図示したように連結されている。各ヒューズＦ１、Ｆ２...Ｆ３は複数のページバッファの出力端子ｎＷＤＯに共通に連結されている。ヒューズＦ１、Ｆ２...Ｆ３各々は対応するページバッファに連結されたビットラインのうち少なくとも一つが欠陥列である時に切断される。
【００１５】
各ページバッファの出力端子ｎＷＤＯは第１ラッチＬＡＴ１の第１ラッチノードＡのロジック状態によって決められる。例えば、第１ラッチノードＡが“１”のハイレベルである時に、ＰＭＯＳトランジスタＭ９はターンオフされる。第１ラッチノードＡが“０”のローレベルである時に、ＰＭＯＳトランジスタＭ９はターンオンされる。ここで、第１ラッチノードＡが“１”のハイレベルであるということは、対応するメモリセルが正常にプログラム／消去されたことを示す。第１ラッチノードＡが“０”のローレベルであるということは、対応するメモリセルが十分にプログラム／消去されていないことを示す。前者の場合、ＮＤ２ノードは接地電圧のローレベルに維持され、その結果、パス／フェイル信号ＰＦはプログラム／消去検証動作がパスされることを知らせるローレベルになる。後者の場合、ＮＤ２ノードはＰＭＯＳトランジスタＭ９を通じて電源電圧のハイレベルを有し、その結果、パス／フェイル信号ＰＦはプログラム／消去検証動作がフェイルされることを知らせるハイレベルになる。
【００１６】
欠陥ビットライン（または欠陥列として、これは欠陥メモリセルに連結される）を通じて感知されたデータがパス／フェイル検証結果に影響を及ばないように、欠陥ビットラインと関連したヒューズは切断されるべきである。現在の設計技術を利用して一つのページバッファのピッチ内に一つのヒューズを配置することは不可能である。したがって、ヒューズのレイアウト面積を確保するためには、不可避的に、欠陥ビットラインに連結されたページバッファを含む多数のページバッファが同時にリペアされる。したがって、そのようなヒューズは広いレイアウト面積を要求し、これが高密度メモリ装置を設計する際の制限要因として作用しうる。さらに、多数のページバッファが同時にリペアされるので、リダンダンシーセルアレイの面積が増加する。すなわち、リペア効率が減少される。
【００１７】
プログラム／消去されたメモリセルが正常にプログラムされたか否かを検証する他の技術として、列スキャニング方法（ｃｏｌｕｍｎ  ｓｃａｎｎｉｎｇ  ｍｅｔｈｏｄ）がある。列スキャニング方法は１９９９年９月６日付で出願された大韓民国特許公開第２００１−０２９５４６号公報に“プログラム状態検出回路を有するフラッシュメモリ装置及びそれのプログラム方法”というタイトルで開示されており、その開示内容は本明細書の開示の一部とする。列スキャニング方法によると、先ず、選択されたページのメモリセルの状態が感知され、そのように感知された結果は、ページバッファに一時的に格納される。その次に、列アドレスを順次に増加させることによって、ページバッファに格納されたデータがバイト／ワード単位で列パスゲート回路（図９で、ＮＭＯＳトランジスタＭ１９、Ｍ２０に対応する）を通じてパス／フェイルチェック回路に順次に伝達される。この時、欠陥列に対応するページバッファのデータは出力されない。なぜなら、欠陥列が欠陥列アドレス情報に従ってリダンダンシー列に代替されるので、列スキャニング方式を適用する場合においても、図１０に示したパス／フェイルチェック回路のヒューズによって引き起こされる問題点は解決されない。
【００１８】
図９に示したページバッファ回路１０を利用してプログラム／消去されたメモリセルの状態を検証する場合に、上述の列スキャニング方式はそのようなページバッファ回路１０には適用されることができない。なぜなら、選択されたページに対するプログラム動作が第１ラッチＬＡＴ１を通じて実行される間、他のページにプログラムされるデータが第２ラッチＬＡＴ２にロードされるためである。上述のように、プログラムデータをローディングするために、データラインＤＬと第２ラッチＬＡＴ２が共に使われるので、ロードされるデータと検証されるデータとの間に衝突が生じるようになる。したがって、図９に示したページバッファ回路１０には列スキャニング方式を適用することができない。
【００１９】
【特許文献１】
米国特許第５，７０９，４５８号公報
【特許文献２】
米国特許第５，７６１，１３２号公報
【特許文献３】
米国特許第５，７１２，８１８号公報
【特許文献４】
米国特許第５，９９６，０４１号公報
【特許文献５】
大韓民国特許公開第２００１−０２９５４６号公報
【００２０】
【発明が解決しようとする課題】
本発明の目的は、例えば、ヒューズ素子を使わず、選択されたページのメモリセルが正常にプログラム／消去されたか否かを判別することができるワイヤードＯＲ型パス／フェイルチェック回路を具備した不揮発性半導体メモリ装置を提供することである。
【００２１】
本発明の他の目的は、例えば、欠陥列に対応するページバッファにパスデータをローディングすることができるプログラム／消去／コピーバックプログラム方法を提供することである。
【００２２】
【課題を解決するための手段】
上述の目的を解決するための本発明の特徴によると、不揮発性半導体メモリ装置としてＮＡＮＤフラッシュメモリ装置は、複数の行と複数の列のマトリックス形態で配列される複数のメモリセルを具備したメインセルアレイを含み、プログラム、読み出し、コピーバックプログラム及び消去モードを有する。クロック発生回路は前記各モードでクロック信号を発生し、アドレス発生回路は前記クロック信号に同期して列アドレスを順次に発生する。ページバッファ回路は前記複数の列に各々対応する複数のページバッファを含み、前記各ページバッファは第１ラッチと第２ラッチを具備する。列選択回路は列デコーダ及び列パスゲートで構成され、前記列アドレスに従って前記複数のページバッファのうち一部を選択して前記選択されたページバッファを対応するデータラインと各々連結する。データローディング回路は外部からのプログラムデータビットが入力され、前記入力されたプログラムデータビットを前記選択されたページバッファ内の第２ラッチにローディングする。リダンダンシー回路は欠陥列のアドレス情報を格納し、前記アドレス発生回路からの列アドレスが前記欠陥列を指定するアドレスである場合に、リダンダンシー選択信号のうち一つを活性化させる。
【００２３】
この実施形態において、前記プログラムモードの間、前記アドレス発生回路からの列アドレスが欠陥列を指定するアドレスである場合に、前記データローディング回路は前記活性化されたリダンダンシー選択信号に応答して、前記入力されたプログラムデータビットのうち前記欠陥列に対応するプログラムデータビットに代えて、パスデータビットを前記欠陥列に連結された選択ページバッファの第２ラッチにローディングする。
【００２４】
この実施形態において、前記メモリセルが消去され、前記消去されたメモリセルに対する検証動作が実行される前に、前記クロック発生回路は前記アドレス発生回路がすべての列を選択するための列アドレスを順次に発生するように、前記クロック信号を発生し、前記リダンダンシー回路が前記アドレス発生回路からの列アドレスに応答して前記リダンダンシー選択信号のうち一つを活性化させる場合に、前記データローディング回路は前記活性化されたリダンダンシー選択信号に応答してパスデータビットを前記欠陥列に連結された選択ページバッファの第２ラッチにロードする。
【００２５】
この実施形態において、第１行のページデータが前記ページバッファの第２ラッチ内に感知及びラッチされ、前記ラッチされたページデータが前記ページバッファの第１ラッチに伝達される前に、前記クロック発生回路は前記アドレス発生回路がすべての列を選択するための列アドレスを順次に発生するように、前記クロック信号を発生し、前記リダンダンシー回路が前記アドレス発生回路からの列アドレスに応答して前記リダンダンシー選択信号のうち一つを活性化させる場合に、前記データローディング回路は前記活性化されたリダンダンシー選択信号に応答してパスデータビットを前記欠陥列に連結された選択ページバッファの第２ラッチにロードする。
【００２６】
本発明による不揮発性半導体メモリ装置は、前記複数の行と複数のリダンダンシー列のマトリックス形態で配列されたリダンダンシーメモリセルを含むリダンダンシーセルアレイと、前記リダンダンシー列に各々対応するリダンダンシーページバッファ（前記リダンダンシーページバッファ各々は第１ラッチと第２ラッチを有する）と、前記リダンダンシー選択信号に応答して前記欠陥列に対応するプログラムデータビットを前記リダンダンシーページバッファのうちいずれか一つの第２ラッチにロードするリダンダンシーデータローディング回路と、前記プログラム、消去及びコピーバックプログラムモードの検証区間の間、前記メインセルアレイ用ページバッファと前記リダンダンシーセルアレイ用リダンダンシーページバッファの第１ラッチのデータビットがパスデータビットであるか否かを判別するパス／フェイルチェック回路とをさらに含む。
【００２７】
ここで、前記メインセルアレイ用ページバッファと前記リダンダンシーセルアレイ用リダンダンシーページバッファ各々はＰＭＯＳトランジスタをさらに含み、前記ＰＭＯＳトランジスタは電源電圧と前記パス／フェイルチェック回路との間に連結され、対応するページバッファの第１ラッチに格納されたデータビットに従ってオン／オフされる。
【００２８】
この実施形態において、前記パス／フェイルチェック回路は前記ページバッファのＰＭＯＳトランジスタと共通連結された内部ノードと、前記内部ノードと接地電圧との間に連結され、放電制御信号に従ってオン／オフされる放電トランジスタと、前記内部ノードのロジック状態をラッチし、パス／フェイル信号を出力するラッチとを含む。
【００２９】
本発明による他の特徴によると、不揮発性半導体メモリ装置のプログラム方法が提供され、前記不揮発性半導体メモリ装置は複数の行と複数の第１列のマトリックス形態で配列されたメモリセルを有するメインセルアレイと、前記複数の行と複数の第２列のマトリックス形態で配列されたリダンダンシーメモリセルを有するリダンダンシーセルアレイと、前記第１及び第２列に各々対応するページバッファとを含む。前記各ページバッファは第１ラッチと第２ラッチを有する。本発明のプログラム方法は、ａ）初期アドレスの入力の後に、プログラムデータを受け入れる段階と、ｂ）前記初期アドレスのうち列アドレスが前記第１列のうち欠陥列を選択するためのアドレスであるか否かを判別する段階と、ｃ）前記列アドレスが前記欠陥列に対応する場合に前記欠陥列のページバッファ内の第２ラッチにパスデータビットをローディングする段階と、ｄ）前記列アドレスが最後のアドレスであるか否かを判別する段階と、ｅ）前記列アドレスが前記最後のアドレスではない場合に前記列アドレスを“１”だけ増加させる段階と、前記列アドレスが前記最後のアドレスに到達するまで、前記段階ａ−ｅを繰り返して実行する段階とを含む。
【００３０】
本発明のまた他の特徴として、上述の半導体メモリ装置のコピーバックプログラム方法はａ）前記第２ラッチを通じて第１行のページデータを感知及びラッチした後、列アドレスを“０”と設定する段階と、ｂ）前記列アドレスが前記第１列のうち欠陥列を選択するためのアドレスであるか否かを判別する段階と、ｃ）前記列アドレスが前記欠陥列を選択するためのアドレスである場合に前記欠陥列に連結されたページバッファの第２ラッチにパスデータビットをローディングする段階と、ｄ）前記列アドレスが最後のアドレスであるか否かを判別する段階と、ｅ）前記列アドレスが前記最後のアドレスではない場合に前記列アドレスを１だけ増加させる段階と、ｆ）前記列アドレスが前記最後のアドレスに到達するまで前記段階ｂ−ｅを繰り返して実行する段階とを含む。
【００３１】
本発明のまた他の特徴として、上述の半導体メモリ装置の消去方法は、ａ）前記メイン及びリダンダンシーセルアレイを消去した後、前記第２ラッチを通じてページデータを感知する段階と、ｂ）列アドレスを“０”と設定する段階と、ｃ）前記列アドレスが前記第１列のうち欠陥列を選択するためのものであるか否かを判別する段階と、ｄ）前記列アドレスが前記欠陥列を選択するためのものでなければ、前記欠陥列に対応するページバッファの第２ラッチにパスデータビットをローディングする段階と、ｅ）前記列アドレスが最後のアドレスであるか否かを判別する段階と、ｆ）前記列アドレスが前記最後のアドレスではない場合に前記列アドレスを“１”だけ増加させる段階と、ｇ）前記列アドレスが前記最後のアドレスに到達するまで、前記ｂ−ｅ段階を繰り返して実行する段階とを含む。
【００３２】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００３３】
本発明の望ましい実施形態としてのＮＡＮＤフラッシュメモリ装置のブロック図を図１に示す。本発明の望ましい実施形態のフラッシュメモリ装置１００は、メモリセルアレイを含み、メモリセルアレイはメインセルアレイ１１０とリダンダンシーセルアレイ１２０で構成される。図示しないが、各アレイ１１０、１２０には、第１ビットライン（またはメインビットライン）及び第２ビットライン（またはリダンダンシービットライン）に各々連結された複数のＮＡＮＤストリングが提供される。よく知られたように、ＮＡＮＤストリングは対応するビットラインに連結された第１選択トランジスタ、共通ソースラインに連結された第２選択トランジスタ、及び、第１選択トランジスタと第２選択トランジスタとの間に直列連結される複数のメモリセルで構成される。
【００３４】
ページバッファ回路１３０は第１及び第２ビットラインを通じてメモリセルアレイに連結されていて、複数のページバッファを含む。各ページバッファは一対のビットラインによって共有されるように配列され、図９に示した構成と同一に構成される。本発明の望ましい実施形態のＮＡＮＤフラッシュメモリ装置１００は、クロック発生回路１４０、アドレスカウンタ回路１５０、リダンダンシー回路（ｒｅｄｕｎｄａｎｃｙ  ｃｉｒｃｕｉｔ）１６０、列デコーダ回路１７０、及び列パスゲート回路（または列選択回路）１８０をさらに含む。
【００３５】
先ず、クロック発生回路１４０は各動作モードで要求されるクロック信号を発生する。クロック発生回路１４０はプログラムデータをローディングする時に、ｎＷＥｘ信号のハイからローへの遷移に同期してクロック信号を発生し、ページバッファ回路にラッチされたデータを順次に外部に出力する時に、ｎＲＥｘ信号のハイからローへの遷移に同期してクロック信号を発生する。クロック発生回路はコピーバックプログラム／消去動作の間、パスデータを欠陥列のページバッファにローディングする時（これは以後詳細に説明する）に、内部発振信号に応答してクロック信号を発生する。アドレスカウンタ回路１５０はクロック発生回路１４０から出力されるクロック信号に同期した列アドレスを発生する。アドレスカウンタ回路１５０の望ましい実施形態が図２に示している。
【００３６】
図２を参照すると、アドレスカウンタ回路１５０はインバーターＩＮＶ２０、ＮＯＲゲートＧ１、及び複数のＤフリップフロップＦＦｊ（この実施形態で、ｊ＝０〜９）で構成され、図面に示したように連結されている。各Ｄフリップフロップはデータ入力端子ＤＩ、クロック端子ＣＬＫ、データ出力端子ＤＱ、ｎＤＱ、セット端子ＳＥＴ、及びリセット端子ＲＳＴを有する。各Ｄフリップフロップは対応するセット信号ＳＥＴｊによってセットされ、対応するリセット信号ＲＳＴｊによってリセットされる。現在の列アドレスが最後の列アドレスであることを示す制御信号ＦＩＮＡＬ＿ＹＡＤＤがローレベルである時に、アドレスカウンタ回路１５０はクロック信号ＣＬＫに応答して列アドレスＡＹ０〜ＡＹ９を順次に発生する。制御信号ＦＩＮＡＬ＿ＹＡＤＤがハイレベルに活性化される時は、アドレスカウンタ回路１５０は列アドレスＡＹ０〜ＡＹ９を発生しない。すなわち、アドレスカウンタ回路１５０は動作しない。
【００３７】
再び、図１を参照すると、リダンダンシー回路１６０はメインセルアレイ１１０の列（またはビットライン）のうち欠陥列を示す欠陥アドレスを格納し、アドレスカウンタ回路１５０の列アドレスが、その格納された欠陥アドレスと一致するか否かを判別する。アドレスカウンタ回路１５０の列アドレスと格納された欠陥アドレスとが一致すれば、リダンダンシー回路１６０は欠陥列を指定するためのリダンダンシー選択信号のうちのいずれか一つを活性化させる。列デコーダ回路１７０と列パスゲート回路１８０はページバッファのうち一部を選択し、その選択したページバッファを対応するデータラインＤＬｉに各々連結する。
【００３８】
本発明の望ましい実施形態のＮＡＮＤフラッシュメモリ装置１００は、データ入力バッファ回路１９０をさらに含み、データ入力バッファ回路１９０は、プログラムモード時に、ページバッファ回路１３０にロードされるプログラムデータをバイト／ワード単位で受け取る。ＮＡＮＤフラッシュメモリ装置１００は、第１データローディング回路２００、第２データローディング回路２１０、及びパス／フェイルチェック回路２２０をさらに含む。
【００３９】
第１データローディング回路２００はデータ入力バッファ回路１９０から出力されるプログラムデータを選択されるページバッファの第２ラッチＬＡＴ２に伝達する。第１データローディング回路２００の望ましい実施形態が図３に示している。図３を参照すると、第１データローディング回路２００はＯＲゲートＧ２、ＮＡＮＤゲートＧ３、ＮＯＲゲートＧ４、及びインバーターＩＮＶ２１、ＩＮＶ２２で構成される。ＯＲゲートＧ２の入力端子にはプログラムデータＤＡＴＡｉとリダンダンシー選択信号ＣＲｉが印加され、ＮＡＮＤゲートＧ３の入力端子にはデータロードイネーブル信号ＤＬＯＡＤ＿ＥｎａｂｌｅとＯＲゲートＧ２の出力が印加される。ＮＡＮＤゲートＧ３の出力はインバーターＩＮＶ２２を通じてデータ信号ＤＩｉとしてページバッファ回路１３０（具体的に、ページバッファのＮＭＯＳトランジスタＭ１６）に伝達される。ＮＯＲゲートＧ４の入力端子にはインバーターＩＮＶ２１を通じて伝達されるデータロードイネーブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅ、プログラムデータＤＡＴＡｉ、及びリダンダンシー選択信号ＣＲｉが印加される。ＮＯＲゲートＧ４の出力ｎＤＩｉはデータ信号としてページバッファ回路１３０（具体的に、ページバッファのＮＭＯＳトランジスタＭ１７）に伝達される。
【００４０】
図３に示した第１データロード回路２００は１ビットデータに対応する。バイト／ワード単位でデータがロードされる場合には、残りのデータビットに対応する第１データロード回路も図３に示した構成と同一に構成される。データロードイネーブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅはプログラムデータがページバッファ回路に全部ローディングされる間活性化される。データロードイネーブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅは以後詳細に説明されるコピーバックプログラム／消去動作時、パスデータローディング区間の間活性化される。
【００４１】
データロードイネーブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅがハイレベルである時に、データ信号ＤＩｉ、ｎＤＩｉのロジック状態はプログラムデータＤＡＴＡｉまたはリダンダンシー選択信号ＣＲｉによって決められる。例えば、プログラムデータＤＡＴＡｉが“１”であり、リダンダンシー選択信号ＣＲｉがローレベルである時に、データ信号ＤＩｉはハイレベルになり、データ信号ｎＤＩｉはローレベルになる。プログラムデータＤＡＴＡｉが“０”であり、リダンダンシー選択信号ＣＲｉがローレベルである時に、データ信号ＤＩｉはローレベルになり、データ信号ｎＤＩｉはハイレベルになる。リダンダンシー選択信号ＣＲｉがハイレベルである場合、データ信号ＤＩｉは“０”または“１”のプログラムデータＤＡＴＡｉに関係なしに、常にハイレベルになる。これは第２ラッチＬＡＴ２の第１ラッチノードＡに“１”のデータ（またはパスデータ）がロードされるようにする。そのようにロードされたパスデータは先に説明した過程を通じて第１ラッチＬＡＴ１に伝達される。
【００４２】
再び、図１を参照すると、第２データローディング回路２１０は、プログラムモードにおいて、プログラムデータをメインセルアレイ用ページバッファ（以後、“メインページバッファ”という）にローディングする時に、欠陥列に対応するプログラムデータビットをリダンダンシーセルアレイ用ページバッファ（以後、“リダンダンシーページバッファ”という）にローディングする。さらに具体的に説明すれば、第２データローディング回路２１０は、欠陥列（または欠陥ビットライン）を指定するための列アドレスが生成される時に、現在入力されているプログラムデータのうち欠陥列に対応するプログラムデータビットをリダンダンシーページバッファにロードする。本発明の望ましい実施形態による第２データローディング回路２１０が図４に示されている。第２データローディング回路２１０は８個のＡＮＤゲートＧ５〜Ｇ１２、５個のＮＯＲゲートＧ１３〜Ｇ１６、Ｇ１９、３個のＮＡＮＤゲートＧ１７、Ｇ１８、Ｇ２０及び２個のインバーターＩＮＶ２３、ＩＮＶ２４で構成され、図面に示したように連結されている。
【００４３】
図４において、制御信号ＲＤＩｅｎ、ｎＤＩｅｎはプログラムモードで図３のデータロードイネーブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅと共に活性化される。制御信号ＲＤＩｅｎ、ｎＤＩｅｎは相補的な位相を有する信号として、制御信号ｎＤＩｅｎはアクティブロード信号である。制御信号ＲＥＤ＿ｅｎはリダンダンシー回路１６０によって欠陥列アドレスが検出される時に活性化される信号である。リダンダンシーデータ信号ＲＤＩ、ｎＲＤＩはリダンダンシーページバッファ（具体的に、ＮＭＯＳトランジスタＭ１６、Ｍ１７）に共通に印加される。制御信号ＲＥＤ＿ｅｎが活性化される時に、リダンダンシーページバッファのうちのいずれか一つのみが列パスゲート回路１８０を通じて欠陥列に対応するデータラインに連結される。図面に示さないが、リダンダンシーページバッファは図９に示したメインページバッファと実質的に同一に実現される。
【００４４】
バイト単位でプログラムデータが順次にロードされる時、制御信号ＲＤＩｅｎ、ｎＤＩｅｎはそれぞれハイレベル、ローレベルになる。現在の列アドレスが欠陥列アドレスであれば、リダンダンシー選択信号ＣＲ０〜ＣＲ７のうちいずれか一つ（例えば、ＣＲ０）が活性化される。この時、制御信号ＲＥＤ＿ｅｎはローレベルからハイレベルに遷移する。欠陥列に対応するプログラムデータビットＤＡＴＡ１が“１”と仮定すれば、ＮＡＮＤゲートＧ１７の出力はハイレベルになる。これはリダンダンシーデータ信号ＲＤ１、ｎＲＤＩが各々ハイレベルとローレベルになるようにする。プログラムデータビットＤＡＴＡ１が“０”であれば、ＮＡＮＤゲートＧ１７の出力はローレベルになる。これはリダンダンシーデータ信号ＲＤＩ、ｎＲＤＩが各々ローレベル、ハイレベルになるようにする。プログラムデータビットＤＡＴＡ１が“０”であれば、ＮＡＮＤゲートＧ１７の出力はローレベルになる。これはリダンダンシーデータ信号ＲＤＩ、ｎＲＤＩが各々ローレベル、ハイレベルになるようにする。このような過程を通じて欠陥列に対応するプログラムデータがリダンダンシーページバッファにロードされる。
【００４５】
再び図１を参照すると、パス／フェイルチェック回路２２０はページバッファ回路１３０の第１ラッチＬＡＴ１にラッチされたデータに従ってプログラム／消去されたメモリセルが正常にプログラム／消去されたか否かを判別する。本発明の望ましい実施形態によるパス／フェイルチェック回路２２０が図５に示されている。図５を参照すると、パス／フェイルチェック回路２２０はヒューズが除去されたことを除いては、図１０に示した構成と実質的に同一である。欠陥列に対応するページバッファにラッチされたデータがパス／フェイル検証結果に影響を及ぼさないヒューズが除去されたが、パス／フェイル検証結果は欠陥列に対応するページバッファにラッチされたデータによる影響を受けない。これは、先の説明から分かるように、プログラムデータに代えてパスデータが欠陥列に対応する第１ラッチＬＡＴ１にロードされるからである。パス／フェイルチェック回路２２０はヒューズ素子を使わず、正常にパス／フェイル結果を判別することができる。結果的に、ヒューズ素子による問題点は完全に解決される。
【００４６】
本発明の望ましい実施形態のＮＡＮＤフラッシュメモリ装置の場合、プログラムデータがページバッファ回路にロードされる区間で列アドレス情報を利用して欠陥列に対応するページバッファにパスデータがロードされる。これはヒューズ素子を使用しない状態で、プログラム検証動作時に、欠陥列のページバッファにラッチされたデータがパス／フェイル検証結果に影響を及ぼさないようにする。さらに、本発明の望ましい実施形態のＮＡＮＤフラッシュメモリ装置の場合、消去動作が実行され、消去検証動作が実行される前に、及び、コピーバックプログラムモードで感知動作が実行され、プログラム動作が実行される前に、欠陥列に対応するページバッファにパスデータがロードされる。本発明によるプログラム動作、消去動作、及びコピーバックプログラム動作を以後に詳細に説明する。
【００４７】
図６は本発明の望ましい実施形態のプログラム方法を説明するためのフローチャートである。本発明の望ましい実施形態のプログラム方法によると、外部から提供されるプログラムデータをページバッファ回路にロードする時、欠陥列に対応するページバッファにはプログラムデータに代えて欠陥列アドレス情報を利用してパスデータがロードされる。欠陥列に対応するプログラムデータはリダンダンシーページバッファにロードされる。さらに具体的に説明すれば、次の通りである。
【００４８】
プログラムモードを知らせるコマンド８０ｈが入力されることによって、先ず、行及び列情報を含む初期アドレスが所定のアドレスラッチイネーブル周期（ａｄｄｒｅｓｓ  ｌａｔｃｈ  ｅｎａｂｌｅ  ｃｙｃｌｅ）に従ってＮＡＮＤフラッシュメモリ装置内に入力される（Ｓ１２０）。ここで、プログラムデータがロードされる前に、ページバッファ回路１３０の第２ラッチＬＡＴ２は制御信号ＰＢＳＥＴをローレベルに活性化させることによって初期化される。バイト／ワード単位のプログラムデータがｎＷＥｘ信号のハイからローへの遷移に従って外部からデータ入力バッファ回路１９０に印加される（Ｓ１４０）。そのように入力されたプログラムデータは第１データローディング回路２００を通じてページバッファ回路１３０に伝達される。この時、現在の列アドレスが欠陥列を示すアドレスであるか否かがリダンダンシー回路１６０によって判別される（Ｓ１６０）。現在の列アドレスが欠陥列を示すアドレスではなければ、データ入力バッファ回路１９０に提供されるプログラムデータは第１データローディング回路２００を通じて対応するページバッファにロードされる（Ｓ１８０）。ページバッファにデータをロードする過程は先に説明したものと同様に実行される。
【００４９】
現在の列アドレスが欠陥列を示すアドレスであれば、リダンダンシー回路１６０はリダンダンシー選択信号ＣＲｉのうちいずれか一つを活性化させる。第１データローディング回路２００は活性化されたリダンダンシー選択信号に応答して欠陥列に対応するプログラムデータビットの伝達を遮断すると同時に“１”のパスデータをページバッファ回路１３０に伝達する（Ｓ２００ａ）。上述のように、プログラムデータはデータラインを接地させ、データ信号ＤＩｉ、ｎＤＩｉをプログラムデータの極性に従って選択的に活性化させることによって、ページバッファの第２ラッチＬＡＴ２にロードされる。現在の列アドレスが欠陥列を示すアドレスである時、“１”のパスデータが第２ラッチＬＡＴ２にロードされる。これは活性化されたリダンダンシー選択信号に従ってデータ信号ＤＩが“１”になるように、そしてデータ信号ｎＤＩが“０”になるようにする。したがって、第２ラッチＬＡＴ２には“１”のパスデータがロードされる。これと同時に、欠陥列に対応するプログラムデータビットは先に説明したものと同一の方式により、第２データローディング回路２１０を通じて対応するリダンダンシーページバッファにロードされる（Ｓ２００ｂ）。
【００５０】
現在の列アドレス（または現在プログラムデータ）が最後の列アドレス（または最後のプログラムデータ）であるか否かを判別する（Ｓ２２０）。現在の列アドレスが最後の列アドレスではなければ、アドレスカウンタ回路１５０は次の列アドレスを発生する（Ｓ２４０）。その次の手順はプログラムデータを入力する段階Ｓ１４０に進行する。以後、現在の列アドレス（または現在のプログラムデータ）が最後の列アドレス（または最後のプログラムデータ）に到達するまで先に説明した過程Ｓ１４０〜Ｓ２４０が繰り返して実行される。Ｓ２２０段階において、現在の列アドレスが最後の列アドレスとして判別されれば、プログラムデータロード過程は終了する。ページバッファ回路の第２ラッチＬＡＴ２にロードされたプログラムデータは先に説明したものと同一の方式により第１ラッチＬＡＴ１に伝達されるので、それに対する説明は省略する。以後、プログラム実行を知らせるコマンド１０ｈの入力（Ｓ２６０）に従ってロードされたデータが選択されたページにプログラムされる。このようなプログラム動作はこの分野の通常の知識を持つ者によく知られているので、それに対する説明は省略する。
【００５１】
ロードされたプログラムデータを選択されたページにプログラムした後に、プログラムデータが正常にページに書き込まれたか否かを判別するためのプログラム検証動作が実行される。プログラム検証動作は感知されたデータが外部に出力されないことを除いては、読み出し動作と実質的に同一の方式により実行され、これは第１ラッチＬＡＴ１を通じて実行される。感知動作に従って感知されたデータはパス／フェイルチェック回路２２０に伝達され、パス／フェイルチェック回路２２０はそのように伝達されたデータに従って選択されたページのメモリセルが正常にプログラムされたか否かを判別する。さらに具体的に説明すれば、次の通りである。
【００５２】
先ず、選択ページに対応するビットラインは所定の電圧に充電された後にフローティング状態にされる。この時、選択されたメモリセルの状態に従ってビットライン電圧は減少し、またはそのまま維持される。ＮＭＯＳトランジスタＭ１をターンオンさせた状態で、所定の電流がＰＭＯＳトランジスタＭ５を通じて感知ノードＳＯに供給される。選択されたメモリセルがオンセルであれば（または、選択されたメモリセルが十分にプログラムされていなければ）、感知ノードＳＯに供給される電流は選択されたメモリセルを通じて放電される。これは感知ノードＳＯの電圧がＮＭＯＳトランジスタＭ７のしきい電圧よりも低くなるようにする。ＮＭＯＳトランジスタＭ８がターンオンされても、第１ラッチＬＡＴ１の状態はそのまま維持される。選択されたメモリセルがオフセルであれば（または選択されたメモリセルが十分にプログラムされていなければ）、ＰＭＯＳトランジスタＭ５を通じて供給される電流は徐々に感知ノードＳＯを充電する。これは感知ノードＳＯの電圧がＮＭＯＳトランジスタＭ７のしきい電圧よりも高くなるようにする。ＮＭＯＳトランジスタＭ８がターンオンされる時、第１ラッチＬＡＴ１には“１”のデータがラッチされる。
【００５３】
ラッチされたデータは各ページバッファのＰＭＯＳトランジスタＭ９を通じてパス／フェイルチェック回路２２０に伝達される。例えば、第１ラッチＬＡＴ１の第１ラッチノードＢにパスデータとして“１”がラッチされる場合、ＰＭＯＳトランジスタＭ９はターンオフされる。これはパス／フェイルチェック回路２２０の内部ノードＮＤ２がローレベルに維持されるようにする。結果的に、現在ロードされたプログラムデータが十分にプログラムされたことを知らせるローレベルのパス／フェイル信号ＰＦが出力される。第１ラッチＬＡＴ１の第１ラッチノードＢにフェイルデータとして“０”がラッチされる場合、ＰＭＯＳトランジスタＭ９はターンオンされる。これはパス／フェイルチェック回路２２０の内部ノードＮＤ２がハイレベルの電源電圧に充電されるようにする。結果的に、現在ロードされたプログラムデータが十分にプログラムされないことを知らせるハイレベルのパス／フェイル信号ＰＦが出力される。
【００５４】
現在ロードされたプログラムデータが十分にプログラムされたことを知らせるローレベルのパス／フェイル信号ＰＦが出力される場合、第２ラッチＬＡＴ２にロードされた次のプログラムデータが新しく選択されるページに書き込まれる。先に説明したように、以前にロードされたプログラムデータが選択されたページに書き込まれる間、次のプログラムデータが第２ラッチＬＡＴ２にロードされる。現在ロードされたプログラムデータが十分にプログラムされないことを知らせるハイレベルのパス／フェイル信号ＰＦが出力される場合、パス／フェイル信号ＰＦがローレベルになるまで予め決められたプログラム回数までプログラム動作が繰り返して実行される。
【００５５】
図９に示したページバッファ回路を利用したＮＡＮＤフラッシュメモリ装置において、プログラム検証のためのパス／フェイルチェック回路２２０には欠陥列を排除するためのヒューズが使われない。それにもかかわらず、欠陥列のページバッファ（すなわち、第１ラッチ）にラッチされたデータがパス／フェイル検証結果に影響を及ぼさない。これは先に説明したように、プログラムデータをローディングする時、欠陥列情報を利用して欠陥列のページバッファにパスデータをローディングするからである。結論的に、従来の技術によるワイヤードＯＲ形態のパス／フェイルチェック回路に使われるヒューズによって引き起こされる問題点（ヒューズによる面積の増加とヒューズの使用によるリダンダンシー効率の低下）が解決される。
【００５６】
図７を参照すると、本発明の望ましい実施形態のコピーバックプログラム方法を説明するためのフローチャートである。本発明の望ましい実施形態のコピーバックプログラム方法を以下に詳細に説明する。コピーバックプログラムとは、先の説明のように、任意のページ（以下、第１ページという）に格納されたデータを他のページ（以下、第２ページという）に格納することであって、感知区間、パスデータローディング区間、データダンピング区間、プログラム区間、及びプログラム検証区間からなる。コピーバックプログラムモードの感知区間の間、第１ページのメモリセルに格納されたデータは第２ラッチＬＡＴ２によって感知される。第２ラッチにより行われる感知動作は、先の説明と同様であるので、それに対する説明は省略する。感知動作が完了した後、感知されたデータが第２ページにプログラムされる。本発明の望ましい実施形態では、感知されたデータを第２ページにプログラムする前に、欠陥列に対応するページバッファにパスデータがロードされる。これをさらに具体的に説明すれば、次の通りである。
【００５７】
外部からコピーバックプログラムモードを知らせるコマンド８５ｈが入力される。８５ｈコマンドが入力される場合、プログラムモードを知らせる８０ｈコマンドと異なり、第２ラッチＬＡＴ２は初期化されない。これはコピーバックプログラムモードの感知動作に従ってラッチされた他のページにプログラムされるデータが変更されないようにするためである。第２ラッチＬＡＴ２にラッチされたデータを部分的に書き直すために、初期アドレスとプログラムデータが先に説明したものと同一の方式によりデータ入力バッファ回路１９０及び第１データローディング回路２００を通じてページバッファ回路１３０にロードされる（Ｓ３２０）。この時、欠陥列に対応するプログラムデータは、先の説明のように、第２データローディング回路２１０を通じてリダンダンシーページバッファにロードされる。
【００５８】
その次に、１０ｈコマンドが入力されることによって（Ｓ３４０）、ＮＡＮＤフラッシュメモリ装置は内部的に発振イネーブル信号を発生すると同時に、アドレスカウンタ回路１５０の列アドレスを“０”に設定する（Ｓ３６０）。次の段階Ｓ３８０では、アドレスカウンタ回路１５０から出力される列アドレスが欠陥列を示すアドレスであるか否かが判別される。アドレスカウンタ回路１５０から出力される列アドレスが欠陥列を示すアドレスであれば、リダンダンシー回路１６０はリダンダンシー選択信号ＣＲｉのうちいずれか一つを活性化させる。第１データローディング回路２００は活性化されたリダンダンシー選択信号に応答して“１”のパスデータとしてハイレベルのデータ信号ＤＩｉとローレベルのデータ信号ｎＤＩｉを出力する。この時、列パスゲート回路１８０を通じて接地電圧のデータラインがページバッファの内部ノードＮＤ１に電気的に連結される。このような条件に従って第２ラッチＬＡＴ２の第１ラッチノードＡには“１”のパスデータがロードされる（Ｓ４００）。
【００５９】
アドレスカウンタ回路１５０から出力される列アドレスが欠陥列を示すアドレスではなければ、手順は次の段階Ｓ４２０に進行する。Ｓ４２０段階では、アドレスカウンタ回路１５０から出力される列アドレスが最後の列アドレスであるか否かが判別される。アドレスカウンタ回路１５０から出力される列アドレスが最後の列アドレスであれば、アドレスカウンタ回路１５０は列アドレスを“１”だけ増加させる（Ｓ４４０）。段階Ｓ３８０〜Ｓ４４０はアドレスカウンタ回路１５０の出力アドレスが最後の列アドレスになるまで繰り返して実行される。繰り返し的な実行の結果として、欠陥列に対応するページバッファには“１”のパスデータがロードされる。アドレスカウンタ回路１５０から出力される列アドレスがＳ４２０段階で最後の列アドレスとして判別されれば、パスデータローディング動作が終了する。
【００６０】
以後に実行される動作はＬプログラム動作と実質的に同一である。すなわち、第２ラッチＬＡＴ２に格納されたデータは第１ラッチＬＡＴ１に伝達され、そのように伝達されたデータは第２ページに書き込まれる。その次に、第２ページに対するプログラム動作が成功したか否かがパス／フェイルチェック回路２２０を通じて判別される。このような動作は先のプログラム検証動作と実質的に同一であるので、それに対する説明は省略する。プログラムモードのように、本発明の望ましい実施形態のコピーバックプログラム検証動作もヒューズがないパス／フェイルチェック回路２２０を通じて正常に実行される。
【００６１】
図７において、部分的に書き直しようとするデータは８５ｈコマンド入力の後に、そして１０ｈコマンド入力の前にロードされる。この時、外部から最初に入力されるアドレスは行及び列情報を全部含む一方、次に入力されるアドレスは列情報のみを含む。これはコピーバックプログラム動作が一つのページと関連して実行されるからである。
【００６２】
図８は本発明の望ましい実施形態の消去方法を説明するためのフローチャートである。本発明の望ましい実施形態の消去方法を以下に詳細に説明する。消去モードは消去区間、パスデータローディング区間、及び消去検証区間に分ける。消去区間でメモリセルアレイが消去される動作は、この分野でよく知られているので、それに対する説明は省略する。消去区間でメモリセルアレイのメモリセルが正常に消去されたか否かを判別するための消去検動作が実行される前に、欠陥列に対応するページバッファにはパスデータロードされる。さらに具体的に説明すれば、次の通りである。
【００６３】
消去動作が終了されれば、先ず、アドレスカウンタ回路１５０の列アドレスは“０”と設定される（Ｓ５００）。次の段階Ｓ５２０では、アドレスカウンタ回路１５０から出力される列アドレスが欠陥列を示すアドレスであるか否かが判別される。アドレスカウンタ回路１５０から出力される列アドレスが欠陥列を示すアドレスであれば、リダンダンシー回路１６０はリダンダンシー選択信号ＣＲｉのうちのいずれか一つを活性化させる。第１データローディング回路２００は活性化されたリダンダンシー選択信号に応答して“１”のパスデータとしてハイレベルのデータ信号ＤＩｉとローレベルのデータ信号ｎＤＩｉを出力する。この時、列パスゲート回路１８０を通じて接地電圧のデータラインＤＬｉがページバッファの内部ノードＮＤ１に電気的に連結される。このような条件に従って第２ラッチＬＡＴ２の第１ラッチノードＡには“１”のパスデータがロードされる（Ｓ５４０）。
【００６４】
アドレスカウンタ回路１５０から出力される列アドレスが欠陥列を示すアドレスではなければ、手順は次の段階Ｓ５６０に進行する。Ｓ５６０段階では、アドレスカウンタ回路１５０から出力される列アドレスが最後の列アドレスであるか否かが判別される。アドレスカウンタ回路１５０から出力される列アドレスが最後列アドレスであれば、アドレスカウンタ回路１５０は列アドレスを“１”ほど増加させる（Ｓ５８０）。段階Ｓ５２０〜Ｓ５８０はアドレスカウンタ回路１５０の出力アドレスが最後の列アドレスになるまで繰り返し的に実行される。繰り返し的な実行の結果として、欠陥列に対応するページバッファには“１”のパスデータがロードされる。アドレスカウンタ回路１５０から出力される列アドレスがＳ５６０段階で最後アドレスとして判別されれば、パスデータローディング動作が終了する。
【００６５】
第２ラッチＬＡＴ２にロードされたデータは先の説明のデータ伝達過程を通じて第１ラッチＬＡＴ１に伝達され、パス／フェイルチェック回路２２０はそのように伝達されたデータに従って現在選択されたページに対するパス／フェイル検証結果ＰＦを出力する。このような動作は先のプログラム検証動作と実質的に同一であるので、それに対する説明は省略する。プログラムモードと同様に、本発明の望ましい実施形態の消去検証動作もヒューズがないパス／フェイルチェック回路２２０を通じて正常に実行される。消去モードですべてのページが選択されるまで先の説明のパスデータローディング及び検証動作が繰り返し的に実行される。
【００６６】
本発明の望ましい実施形態のＮＡＮＤフラッシュメモリ装置の場合、消去モードとコピーバックプログラムモードにパスデータローディング区間がさらに追加されるので、総消去時間と総コピーバックプログラム時間が多少増加する。各モードにおいて、パスデータをローディングするのに必要な時間は加速列スキャニングスキーム（ａｃｃｅｌｅｒａｔｅｄ  ｃｏｌｕｍｎ  ｓｃａｎｎｉｎｇ  ｓｃｈｅｍｅ）を適用することによって最小化されうる。加速列スキャニングスキームとは、検証動作が実行される時に、内部データバス幅のデータ入／出力幅より広く可変されることを意味する。そのような加速列スキャニングスキームは２００１年８月２８日付で出願された大韓民国特許出願番号第２００１−５２０５７号に“加速列スキャニングスキームを有する不揮発性半導体メモリ装置”というタイトルで開示されており、その開示内容は本明細書の開示の一部とする。
【００６７】
以上で、本発明による回路の構成及び動作を上述の説明及び図面に基づいて図示したが、これは例を挙げて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能なことはもちろんである。
【００６８】
上述のように、キャッシュ機能を有するページバッファを採用するＮＡＮＤフラッシュメモリ装置において、ヒューズがないワイヤードＯＲ型パス／フェイルチェック回路を実現することができる。これは欠陥列に対応するページバッファにパスデータがロードされるからである。すなわち、プログラムモードでは、プログラムデータをロードする区間で、パスデータが欠陥列に対応するページバッファにロードされる。消去／コピーバックプログラムモードでは、第２ラッチから第１ラッチに感知データを伝達する前に、欠陥アドレス情報を利用してパスデータが欠陥列に対応するページバッファにロードされる。ヒューズがないワイヤードＯＲ型パス／フェイルチェック回路を実現することができるので、ヒューズにより引き起こされる問題点（ヒューズによる面積増加とヒューズの使用によるリダンダンシー効率の低下）を防止することができる。
【００６９】
【発明の効果】
本発明によれば、例えば、ヒューズ素子を使わずに、選択されたページのメモリセルが正常にプログラム／消去されたか否かを判別することができる。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態のＮＡＮＤフラッシュメモリ装置を示すブロック図である。
【図２】図１に示したアドレスカウンタ回路の望ましい実施形態を示す図である。
【図３】図１に示した第１データローディング回路の望ましい実施形態を示す図である。
【図４】図１に示した第２データローディング回路の望ましい実施形態を示す図である。
【図５】図１に示したパス／フェイルチェック回路の望ましい実施形態を示す図である。
【図６】本発明の望ましい実施形態のプログラム方法を説明するためのフローチャートである。
【図７】本発明の望ましい実施形態のコピーバックプログラム方法を説明するためのフローチャートである。
【図８】本発明の望ましい実施形態の消去方法を説明するためのフローチャートである。
【図９】従来の技術によるページバッファ回路を示す回路図である。
【図１０】従来の技術によるパス／フェイルチェック回路を示す回路図である。
【符号の説明】
１００  ＮＡＮＤフラッシュメモリ装置
１１０  メインセルアレイ
１２０  リダンダンシーセルアレイ
１３０  ページバッファ回路
１４０  クロック発生回路
１５０  アドレスカウンタ回路
１６０  リダンダンシー回路
１７０  列デコーダ回路
１８０  列パスゲート回路
１９０  データ入力バッファ回路
２００  第１データローディング回路
２１０  第２データローディング回路
２２０  パス／フェイルチェック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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