(57)【特許請求の範囲】
【請求項１】
少なくとも２個の同一仕様のメモリチップを搭載して半導体装置を形成する際に、上記メモリチップに用いられる半導体記憶回路であって、該半導体記憶回路を搭載している上記メモリチップの同時動作時には、標準入出力ピン群および非標準入出力ピン群を介して入出力データが入出力され、上記メモリチップの何れか１個だけの動作時には、常に標準入出力ピン群を介して入出力データが入出力され、
複数のワード線と複数のデータ線との交点に設けられた複数のメモリセルと、上記メモリセルを制御する回路と、外部からの２種類のアドレス信号に応じて、第１、第２の非動作化信号を発生する機能停止モード回路と、外部との間で入出力される入出力データを上記標準入出力ピン群、または上記非標準入出力ピン群を介して入出力させるかを選択する入出力ピン群選択スイッチ回路と、上記第１の非動作化信号の発生を条件として、含まれているヒューズを過電流により切断するか否かによって、上記入出力ピン群選択スイッチ回路を何れかに選択制御する入出力ピン群選択制御回路と、上記メモリセルを制御する回路に動作電源を供給するか否かを選択する電源供給可否選択スイッチ回路と、上記第２の非動作化信号の発生を条件として、含まれているヒューズを過電流により切断するか否かによって、上記電源供給可否選択スイッチ回路を何れかに選択制御する動作電源供給可否選択制御回路とを有する半導体記憶回路。
【請求項２】
請求項１記載の半導体記憶回路が搭載されたメモリチップを少なくとも２個含んでなる半導体装置であって、メモリアドレス指定用外部ピンおよび各種制御信号用外部ピンが上記メモリチップ間で共用されることを特徴とする半導体装置。
【請求項３】
複数のワード線と複数のデータ線との交点に設けられた複数のメモリセルと、上記メモリセルを制御する回路と、外部からの２種類のアドレス信号に応じて、第１、第２の非動作化信号を発生する機能停止モード回路と、外部との間で入出力される入出力データを標準入出力ピン群、または非標準入出力ピン群を介して入出力させるかを選択する入出力ピン群選択スイッチ回路と、上記第１の非動作化信号の発生を条件として、含まれているヒューズを過電流により切断するか否かによって、上記入出力ピン群選択スイッチ回路を何れかに選択制御する入出力ピン群選択制御回路と、上記メモリセルを制御する回路に動作電源を供給するか否かを選択する電源供給可否選択スイッチ回路と、上記第２の非動作化信号の発生を条件として、含まれているヒューズを過電流により切断するか否かによって、上記電源供給可否選択スイッチ回路を何れかに選択制御する動作電源供給可否選択制御回路とを有する半導体記憶回路が搭載されたメモリチップを少なくとも２個含み、且つメモリアドレス指定用外部ピンおよび各種制御信号用外部ピンが共用されてなる半導体装置を、何れか一方のメモリチップが動作するものとして製造するための製造方法であって、選別結果に基づき何れか一方のメモリチップを動作させることが決定された場合には、メモリアドレス指定用外部ピンを介し２種類のアドレス信号を順次入力せしめることによって、機能停止モード回路各々から第１、第２の非動作化信号が順次発生される状態で、入出力ピン群選択制御回路、動作電源供給可否選択制御回路それぞれに含まれているヒューズ各々が選択的に過電流により切断されることによって、以降、上記一方のメモリチップは、上記メモリセルを制御する回路に動作電源が供給される状態で、標準入出力ピン群を介して入出力データが入出力される状態におかれる一方、他方のメモリチップは、上記メモリセルを制御する回路に動作電源が供給されない状態で、非標準入出力ピン群を介して恰も入出力データが入出力される状態におかれる状態として、何れか一方のメモリチップが動作する半導体装置が製造されるようにした半導体装置の製造方法。
【請求項４】
上記ヒューズ切断開始時点から、上記半導体装置に対する電源投入が一旦、終了されるまでの間、上記機能停止モード回路各々からは、上記非動作化信号が継続的に発生されるようにした請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶回路、更には、この半導体記憶回路が搭載されたメモリチップを少なくとも２個含んでなる半導体装置、更にはまた、その半導体装置を何れか１個のメモリチップが動作する半導体装置として製造するようにした半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
本発明の前提技術について説明すれば、マルチチップ品、即ち、同一仕様のメモリチップ（例えば大容量ＤＲＡＭ用）を２個含む半導体装置は、事前検査により良品として判定されたメモリチップを２個用い、製造されるものとなっている。このようにして製造された半導体装置に対しては、改めて各種特性試験（２チップ同時動作時でのリフレッシュ特性や入力電圧特性等についての特性試験）が行われているが、明らかに何れか１個のメモリチップが不良である場合や、個々のメモリチップ自体は不良ではないにしても、２チップ同時動作時での試験で不良であると判定された場合には、その半導体装置はそのまま廃棄処分されていたのが実情である。因みに、メモリチップに対するプローブ検査の段階で、欠陥アドレスが摘出された場合には、欠陥アドレスを含むワード線、またはデータ線のみ、救済用のワード線、またはデータ線に置換移動させることによって、少ビット不良のメモリチップは救済され得るものとなっている。
【０００３】
【発明が解決しようとする課題】
以上のように、明らかに何れか１個のメモリチップが不良である場合や、個々のメモリチップ自体は不良ではないにしても、２チップ同時動作時での試験で不良であると判定された場合には、その半導体装置はそのまま廃棄処分されていたものである。しかしながら、半導体装置内の全てのメモリチップが同時に不良である確率は小さく、しかも、何れか１個のメモリチップは良品であるにも拘わらず、廃棄処分されるのは、経済上からも、また、環境保護上からしても好ましくないというものである。即ち、メモリチップの一部が不良である半導体装置を廃棄処分することなく、良品のメモリチップを１個含む半導体装置として活かすことが考えられるというものである。個々のメモリチップ自体は不良ではないにしても、２チップ同時動作時での試験で不良であると判定された場合にも、何れか一方のメモリチップを活かすことが考えられるものである。
【０００４】
しかしながら、メモリアドレス指定用外部ピンおよび各種制御信号用外部ピンが共用される状態として、少なくとも同一仕様のメモリチップを２個含む半導体装置においては、同一仕様のメモリチップを１個含む半導体装置と互換性を持たせつつ、何れか一方のメモリチップを動作させることは困難となっているのが実情である。これは、同一仕様のメモリチップを１個含む半導体装置との間では、入出力ピンの配置上、必ずしも常に互換性あるものとして得られないからである。
【０００５】
本発明の第１の目的は、メモリアドレス指定用外部ピンおよび各種制御信号用外部ピンが共用される状態として、少なくとも同一仕様のメモリチップを２個含む半導体装置を、同一仕様のメモリチップを１個含む半導体装置と互換性を持たせつつ、何れか一方のメモリチップを動作させる上で必要とされる、基本的な回路構成を持った半導体記憶回路を提供することにある。
【０００６】
本発明の第２の目的は、メモリアドレス指定用外部ピンおよび各種制御信号用外部ピンが共用される状態として、少なくとも同一仕様のメモリチップを２個含む半導体装置を、同一仕様のメモリチップを１個含む半導体装置と互換性を持たせつつ、何れか一方のメモリチップを動作させ得る半導体装置を提供することにある。
【０００７】
本発明の第３の目的は、少なくとも同一仕様のメモリチップを２個含む半導体装置を、同一仕様のメモリチップを１個含む半導体装置と互換性を持たせつつ、何れか一方のメモリチップが動作するものとして製造し得る、半導体装置の製造方法を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を説明すれば、次の通りである。
【００１０】
本発明の半導体記憶回路は、複数のワード線と複数のデータ線との交点に設けられた複数のメモリセルと、上記メモリセルを制御する回路と、外部からの２種類のアドレス信号に応じて、第１、第２の非動作化信号を発生する機能停止モード回路と、外部との間で入出力される入出力データを標準入出力ピン群、または非標準入出力ピン群を介して入出力させるかを選択する入出力ピン群選択スイッチ回路と、上記第１の非動作化信号の発生を条件として、含まれているヒューズを過電流により切断するか否かによって、上記入出力ピン群選択スイッチ回路を何れかに選択制御する入出力ピン群選択制御回路と、上記メモリセルを制御する回路に動作電源を供給するか否かを選択する電源供給可否選択スイッチ回路と、上記第２の非動作化信号の発生を条件として、含まれているヒューズを過電流により切断するか否かによって、上記電源供給可否選択スイッチ回路を何れかに選択制御する動作電源供給可否選択制御回路とから構成されるようにしたものである。
【００１１】
また、本発明の半導体装置は、メモリアドレス指定用外部ピンおよび各種制御信号用外部ピンが共用される状態として、上記半導体記憶回路が搭載されたメモリチップを少なくとも２個含むものとして、構成されるようにしたものである。
【００１２】
更に、本発明の半導体装置の製造方法は、選別結果に基づき何れか一方のメモリチップを動作させることが決定された場合には、メモリアドレス指定用外部ピンを介し２種類のアドレス信号を順次入力せしめることによって、機能停止モード回路各々から第１、第２の非動作化信号が順次発生される状態で、入出力ピン群選択制御回路、動作電源供給可否選択制御回路それぞれに含まれているヒューズ各々が選択的に過電流により切断されることによって、以降、上記一方のメモリチップは、上記メモリセルを制御する回路に動作電源が供給される状態で、標準入出力ピン群を介して入出力データが入出力される状態におかれる一方、他方のメモリチップは、上記メモリセルを制御する回路に動作電源が供給されない状態で、非標準入出力ピン群を介して恰も入出力データが入出力される状態におかれる状態として、何れか一方のメモリチップが動作する半導体装置が製造されるようにしたものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図１３により説明する。
【００１４】
先ず本発明の半導体記憶回路が搭載されたメモリチップを２個含む半導体装置の製造過程について説明すれば、図１はその一例での製造フローを示したものである。図示のように、そのメモリチップは、その２個が仮組立された状態で、良品であるか否かが選別されるものとなっている（処理１，２）。良品である場合には、初めて半導体装置として組立されているものである（処理３）。その後、このようにして製造された半導体装置に対しては、不良加速試験が行われた上、改めて良品であるか否かが判定されるものとなっている（処理４，５）。この判定で、良品と判定されることで、初めてメモリチップを２個含む半導体装置が製品として得られているものである。
【００１５】
また、もしも、不良加速試験後の判定で、良品でないと判定された場合には、一方のメモリチップが良品であるか否かが判定されるものとなっている（処理６）。一方のメモリチップが良品である場合には、後述のように、不良メモリチップに対して機能停止処理が行われることで、良品メモリチップのみが活かされた半導体装置が製造され得るものである（処理７）。その後、その半導体装置に対しては選別が行われるが、良品であると選別されて、初めてメモリチップを２個含みながらも、恰も１個含むものとして動作し得る半導体装置が製品として得られるものである（処理８）。
【００１６】
因みに、仮組立後の選別で、不良品であると選別された場合には、メモリチップの何れかが良品であるか否かが判定されるが、何れかが良品である場合には、不良品のメモリチップは廃棄処分された上、残りの良品メモリチップ１個のみ含む半導体装置が製造されるものとなっている（処理９，１０）。この半導体装置に対しても選別が行われるが、良品であると選別されて、初めてメモリチップを１個含むものとして動作し得る半導体装置が製品として得られているものである（処理１２）。
【００１７】
ここで、本発明の半導体記憶回路について説明すれば、図２にその一例での回路構成を示す。図示のように、本例では、その回路構成としてＳＤＲＡＭが想定されており、その殆どは既存回路として、また、機能停止モード回路３８は本発明に係るものとして追加されたものとなっている。その機能停止モード回路３８以外にも本発明に係る各種回路が組込みされているが、機能停止モード回路３８以外のもの、即ち、動作電源供給可否選択制御回路や入出力ピン群選択制御回路等については、後述するところである。
【００１８】
その機能停止モード回路３８であるが、外部から２種類の非通常アドレス信号が順次印加された際に、機能停止モード回路３８からは、その非通常アドレス信号の種類に応じた非動作化信号が発生されるものとなっている。後述のように、第１の非動作化信号は、入出力ピン群選択制御回路に含まれているヒューズを選択的に過電流により切断するために、また、第２の非動作化信号は、動作電源供給可否選択制御回路に含まれているヒューズ各々を選択的に過電流により切断するために用いられているものである。
【００１９】
因みに、既存回路については、本発明に直接係わらないことから、それについての詳細な説明は不要であると考えられるが、簡単ながら、その構成要素を列挙すれば、以下のようである。
【００２０】
即ち、その既存回路は、複数のワード線と複数のデータ線との交点に設けられた複数のＤＲＡＭメモリセルを含むメモリアレイ２１、メモリセルを制御する周辺回路、アドレスバッファ２２、ラッチ回路２３，２４、プリデコーダ２５，２６、救済回路２７，２８、デコーダ２９，３０、センスアンプ３１、メインアンプ３２、入力バッファ３３、出力バッファ３４、メインコントロール回路／クロック発生回路３５、リフレッシュカウンタ３６および内部電圧発生回路３７から構成されたものとなっている。このように構成されている既存回路には、アドレス信号Ａdd1〜Ａddnやクロック信号ＣＬＫ以外にも、ロウアドレスストローブ信号ＲＡＳやカラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳがチップ外部から入力されているものである。
【００２１】
さて、メモリアドレス指定用外部ピンおよび各種制御信号用外部ピンが共用される状態として、少なくとも同一仕様のメモリチップを２個含む半導体装置においては、同一仕様のメモリチップを１個含む半導体装置と互換性を持たせつつ、何れか一方のメモリチップを動作させることは困難となっており、その理由が入出力ピンの配置の違いに求められることは既に述べたところであるが、図３（Ａ）に同一仕様のメモリチップ（本発明の半導体記憶回路が搭載されていないメモリチップ）を１個含む半導体装置での入出力ピンの配置例を、また、図３（Ｂ）に同一仕様のメモリチップを２個含む半導体装置での入出力ピンの配置例を示す。図３（Ｂ）に示すように、２個のメモリチップは上チップ、下チップとして区別されているが、下チップ対応のデータ入出力ピン（ピン番号５，１１，４４，５０に相当し、標準入出力ピンに対応）については、メモリチップを１個含む半導体装置と互換性があることが判るが、上チップ対応のデータ入出力ピン（ピン番号２，８，４７，５３に相当し、非標準入出力ピンに対応）については、メモリチップを１個含む半導体装置と互換性がないことが判る。したがって、上チップ対応のデータ入出力ピンをも互換性あるものにするには、上チップのみが動作する場合にも、チップ上での入出力データの切替により、下チップ対応のデータ入出力ピンを介しデータが入出力されるようにすればよいものである。因みに、図３（Ａ），（Ｂ）中、Ｖccは動作電源電圧を、Ｖssはアース電位レベルを、ＮＣは空き入出力ピンであることをそれぞれ示す。図３（Ｂ）に示すように、空き入出力ピンが複数存在しているが、これら空き入出力ピンは、後述のように、本発明の実現に係わり合っているものである。
【００２２】
図４は、本発明の半導体記憶回路が搭載されたメモリチップを１個含む半導体装置が製造される際での、そのメモリチップの概略機能構成（基本構成）を示したものである。図示のように、空きパッド（プローブ検査（セルフリフレッシュの周期や降圧回路の発生電圧の確認等についての検査）時にのみ使用されるチップ内部モニタ用パッドが流用される場合には、それに関連するレーザヒューズは切断されている）の利用により、オプションパッドОＰＰＡＤ１〜ОＰＰＡＤ３がチップ上に設けられており、これらオプションパッドОＰＰＡＤ１〜ОＰＰＡＤ３各々はともにオープン状態におかれた上、溶解ヒューズ(以下、単にヒューズと称す)Ｆ１〜Ｆ３を介し、スイッチ回路ＳＷ１〜ＳＷ４各々が所定に制御されるものとなっている。これらスイッチ回路ＳＷ１〜ＳＷ４のうち、スイッチ回路ＳＷ３はオープン（フローティング）状態でＯＮ状態に、また、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ４はともにＶss（アース）レベルでＯＮ状態におかれるものとなっている（以下の図５〜図７でも同様）。
【００２３】
したがって、スイッチ回路ＳＷ１はＯＮ状態におかれなく、スイッチ回路ＳＷ１により既存回路に動作電源が供給されることはないが、レーザヒューズＬＦを介し、スイッチ回路ＳＷ２にＶssレベルが与えられていることから、ＯＮ状態におかれるスイッチ回路ＳＷ２により、既存回路には動作電源（動作電源電圧：Ｖcc）が供給されるものとなっている。メモリチップを１個含む半導体装置を製造する場合には、レーザヒューズＬＦは常に未切断状態におかれるが、それ以外は、常に切断状態におかれるものとなっている。また、スイッチ回路ＳＷ３，ＳＷ４はそれぞれ、ＯＮ状態、ＯＦＦ状態におかれることから、ピン番号２の入出力ピン、ＤＱOP0用パッドを介しデータ（チップ内部ＤＱ0）が入出力されることはなく、常に、ピン番号５の入出力ピン、ＤＱ0用パッドを介しデータが入出力されるものとなっている。このような関係は、ピン番号８，１１の入出力ピン間やピン番号４７，４４の入出力ピン間、ピン番号５３，５０の入出力ピン間でも同様とされているものである。即ち、本例での場合、対としてのスイッチ回路ＳＷ３，ＳＷ４は４対設けられているものである。因みに、図４中、入出力データ転送や動作電源供給に関しての二重線表示は、それが切断状態にあることを示す。このような表示は、以下の図５〜図７でも同様であり、Ｖss（アース）レベル供給に対しても同様な表示が行われるようになっている。
【００２４】
図５はまた、本発明の半導体記憶回路が搭載されたメモリチップを２個含む半導体装置が製造される際での、そのメモリチップの概略機能構成を示したものである。図示のように、この場合には、上チップ、下チップともに、ヒューズＦ１〜Ｆ３は何等切断されず、また、上チップ上でのオプションパッドОＰＰＡＤ１，ОＰＰＡＤ２はともに空き入出力ピンを介しＶss（アース）レベルに、オプションパッドОＰＰＡＤ３はオープン状態に、それぞれおかれる一方、下チップ上では、オプションパッドОＰＰＡＤ１，ОＰＰＡＤ２はともにオープン状態に、オプションパッドОＰＰＡＤ３は空き入出力ピンを介しＶss（アース）レベルに、それぞれおかれるものとなっている。
【００２５】
したがって、この場合には、上チップ上では、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、それぞれＯＮ状態、ＯＦＦ状態、ＯＦＦ状態、ＯＮ状態におかれる一方、下チップでは、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、それぞれＯＦＦ状態、ＯＮ状態、ＯＮ状態、ＯＦＦ状態におかれるものとなっている。この状態では、上チップ、下チップ上の既存回路にはともに動作電源が供給された状態で、上チップでは、ピン番号２の入出力ピンを介しデータが入出力される一方、下チップでは、ピン番号５の入出力ピンを介しデータが入出力されるものとなっている。このような関係は、ピン番号８，１１の入出力ピン間やピン番号４７，４４の入出力ピン間、ピン番号５３，５０の入出力ピン間でも同様とされているものである。
【００２６】
更に、図６は、本発明の半導体記憶回路が搭載されたメモリチップを２個含む半導体装置上での下チップ不良に伴い、上チップのみを動作させる際でのメモリチップの概略機能構成を示したものである。図示のように、この場合には、上チップ上でのヒューズＦ２と、下チップ上でのヒューズＦ３とが切断されている必要があり（ヒューズの切断方法については、後述するところである）、また、上チップ上でのオプションパッドОＰＰＡＤ１，ОＰＰＡＤ３は、それぞれＶss（アース）レベル、オープン状態におかれる一方、下チップ上でのオプションパッドОＰＰＡＤ１，ОＰＰＡＤ２は、それぞれオープン状態、Ｖss（アース）レベルにおかれるものとなっている。
【００２７】
したがって、この場合には、上チップ上では、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、それぞれＯＮ状態、ＯＦＦ状態、ＯＮ状態、ＯＦＦ状態におかれる一方、下チップでは、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、それぞれＯＦＦ状態、ＯＦＦ状態、ＯＦＦ状態、ＯＮ状態におかれるものとなっている。この状態では、上チップ上の既存回路にのみ動作電源が供給された状態で、上チップでは、ピン番号５の入出力ピンを介しデータが入出力されるものとなっている。下チップでは、既存回路に動作電源が供給されず、恰もピン番号２の入出力ピンを介しデータが入出力される状態におかれるものとなっている。このような関係は、ピン番号８，１１の入出力ピン間やピン番号４７，４４の入出力ピン間、ピン番号５３，５０の入出力ピン間でも同様とされているものである。
【００２８】
更にまた、図７は、本発明の半導体記憶回路が搭載されたメモリチップを２個含む半導体装置上での上チップ不良に伴い、下チップのみを動作させる際でのメモリチップの概略機能構成を示したものである。図示のように、この場合には、上チップ上では、ヒューズＦ１のみが切断されており、また、下チップでは、ヒューズＦ１〜Ｆ３は何等切断されないものとなっている。また、上チップ上でのオプションパッドОＰＰＡＤ２，ОＰＰＡＤ３は、それぞれＶss（アース）レベル、オープン状態におかれる一方、下チップ上でのオプションパッドОＰＰＡＤ１，ОＰＰＡＤ２，ОＰＰＡＤ３は、それぞれオープン状態、オープン状態、Ｖss（アース）レベルにおかれるものとなっている。
【００２９】
したがって、この場合には、上チップ上では、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、それぞれＯＦＦ状態、ＯＦＦ状態、ＯＦＦ状態、ＯＮ状態におかれる一方、下チップでは、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、それぞれＯＦＦ状態、ＯＮ状態、ＯＮ状態、ＯＦＦ状態におかれるものとなっている。この状態では、上チップ上の既存回路には動作電源が供給されることはなく、上チップでは、恰もピン番号２の入出力ピンを介しデータが入出力されるものとなっている。下チップでは、既存回路に動作電源が供給された状態で、ピン番号５の入出力ピンを介しデータが入出力される状態におかれるものとなっている。このような関係は、ピン番号８，１１の入出力ピン間やピン番号４７，４４の入出力ピン間、ピン番号５３，５０の入出力ピン間でも同様とされているものである。
【００３０】
以上のように、図４に示すメモリチップを２個含む半導体装置は、それらメモリチップの何れか一方が不良であっても、それらメモリチップ上に設けられている複数のヒューズＦ１〜Ｆ３が所望に選択的に切断されることによって、恰も１個のメモリチップを含む半導体装置として動作し得るものである。しかも、本来、１個のメモリチップを含むものとして製造された半導体装置と互換性を持って動作し得るものである。
【００３１】
ここで、上チップ、下チップそれぞれにおけるヒューズＦ１〜Ｆ３各々を選択的に切断する方法について説明すれば、以下のようである。
【００３２】
即ち、上チップ上のヒューズＦ１〜Ｆ３各々に対応しては、図８に示す動作電源供給可否選択制御回路、または入出力ピン群選択制御回路（動作電源供給可否選択制御回路とほぼ同一構成）が上チップ上に設けられるものとなっている。下チップについても、事情は同様である。既述の説明からも判るように、上チップ上の機能停止モード回路３８と、下チップ上の機能停止モード回路３８とには、アドレスバッファ２２を介しアドレス信号Ａdd1〜Ａddnが共通に入力せしめられているが、ヒューズ切断の際には、一般に、通常のメモリアクセスには使用されない２種類のアドレス信号、即ち、２種類の非通常アドレス信号が外部から順次印加されるものとなっている。それら機能停止モード回路３８各々で非通常アドレス信号が検出された場合には、その検出出力を以って、２種類（第１、第２）の非動作化信号(以降、第１、第２の非動作化信号を、それぞれ第１、第２チップ非動作化信号と称す)が発生せしめられているものである。これら第１、第２チップ非動作化信号が発生されていることを条件として、初めてヒューズが切断可能とされているものである。
【００３３】
図８には、上チップ上のヒューズＦ１、または下チップ上のヒューズＦ３を切断するための動作電源供給可否選択制御回路の一例での構成が示されているが、ここで、例えばヒューズＦ１が切断されるとして、これが如何に切断されるかを具体的に説明すれば、以下のようである。
【００３４】
即ち、図８においては、ヒューズ９４がそのヒューズＦ１に相当し、また、パッド９５が上チップ上のオプションパッドОＰＰＡＤ１に相当したものとなっている。さて、通常の状態では、上チップ上のオプションパッドОＰＰＡＤ１は空き入出力ピンを介してＶss（アース）レベルにおかれ、上チップ上の既存回路は動作電源供給状態におかれるものとなっている。通常の状態では、非通常アドレス信号が印加されることはないことから、機能停止モード回路３８からの第２チップ非動作化信号８１は常に“Ｌ（０）”状態にあり、ｎＭОＳトランジスタ８２、ｐＭОＳトランジスタ８３は、それぞれОＦＦ状態、ОＮ状態におかれるものとなっている。また、その第２チップ非動作化信号８１により、ｐＭОＳトランジスタ８４，８５はともにОＮ状態におかれ、更に、このОＮ状態によりｎＭОＳトランジスタ９０，９１がОＮ状態におかれることで、ｎＭОＳトランジスタ９３はОＦＦ状態におかれるものとなっている。したがって、通常の状態では、ｎＭОＳトランジスタ９３、電流制限抵抗９２、ヒューズ９４を介しパッド９５に過電流が流され得ないことから、ヒューズ９４が切断されることはないものとなっている。換言すれば、通常の状態では、パッド９５からのＶss（アース）レベルはヒューズ９４を介し上チップ上のスイッチ回路ＳＷ１に与えられており、したがって、スイッチ回路ＳＷ１が常にОＮ状態におかれることで、上チップ上の既存回路には動作電源が供給されているものである。
【００３５】
通常は以上のような状態にあるが、上チップの不良が判明し、その上チップのみを非動作化状態におくには、通常の状態で、外部から非通常アドレス信号が印加されるものとなっている。この非通常アドレス信号により、機能停止モード回路３８各々からは、“Ｈ（１）”状態の第２チップ非動作化信号８１が発生せしめられるものとなっている。この第２チップ非動作化信号８１により、ｎＭОＳトランジスタ８２、ｐＭОＳトランジスタ８３は、それぞれОＮ状態、ОＦＦ状態におかれ、また、その第２チップ非動作化信号８１により、ｎＭОＳトランジスタ８６，８７がともにОＮ状態におかれ、更に、このОＮ状態に引き続いてｐＭОＳトランジスタ８８，８９がОＮ状態におかれることで、第２チップ非動作化信号８１の“Ｈ（１）”状態への移行時点からやや遅れて、ｎＭОＳトランジスタ９３はОＮ状態におかれるものとなっている。この時点では、既にｎＭОＳトランジスタ８２によるスイッチ回路ＳＷ１への強制的なＶss（アース）レベル供給は完了されているものである。したがって、この状態では、ｎＭОＳトランジスタ９３、電流制限抵抗９２、ヒューズ９４を介しパッド９５には過電流が流されることによって、ヒューズ９４は切断され得るものである。ヒューズ９４が切断された後も、ｎＭОＳトランジスタ８２からのＶss（アース）レベルは、チップ動作選択信号として上チップ上のスイッチ回路ＳＷ１に与えられており、したがって、スイッチ回路ＳＷ１がОＮ状態におかれることで、上チップ上の既存回路には動作電源が引き続き供給され、また、第２チップ非動作化信号８１が引き続き発生されるものとなっているが、これは、ヒューズ９４の不完全切断を回避するためである。その後、半導体装置全体への電源投入を一旦停止すれば、下チップのみが動作する半導体装置が容易に得られるものである。下チップ上のヒューズＦ３も同様にして切断され得るものである。
【００３６】
図５，図７からも判るように、上チップのみを非動作化するには、上チップ上のヒューズＦ１のみを以上のようにして切断すれば十分である。しかしながら、下チップのみを非動作化状態におくには、図５，図６に示すように、上チップ上ヒューズＦ２と下チップ上のヒューズＦ３とが切断される必要があるものとなっている。このうち、下チップ上のヒューズＦ３は、上チップ上のヒューズＦ１が切断されるのと同様にして、下チップ上でのオプションパッドОＰＰＡＤ３がＶss（アース）レベルにおかれた状態で、第２チップ非動作化信号が発生されるようにして、切断すればよいものである。また、上チップ上のヒューズＦ２を切断するには、上チップ上でのオプションパッドОＰＰＡＤ１，ОＰＰＡＤ２がともにＶss（アース）レベルにおかれた状態で、第１チップ非動作化信号が発生されるようにして、切断すればよいものである。そのヒューズＦ２の切断に際し、オプションパッドОＰＰＡＤ１もがＶss（アース）レベルにおかれているのは、これは、既存回路に動作電源を供給する必要があるからである。一般的には、動作電源供給維持の観点からすれば、先ずヒューズＦ２が優先的に切断されるようにし、その後に、ヒューズＦ１，Ｆ３が切断されるようにすればよいものである。
【００３７】
図９はまた、以上の上チップ上のヒューズＦ１、または下チップ上のヒューズＦ３を切断する際での一連の処理フローを示したものである。これによる場合、事前の選別結果に基き、半導体装置に含まれている上チップ、または下チップを非動作化することが決定された場合には、電源投入状態にあるその半導体装置には、先ず外部から非通常アドレス信号が入力されるものとなっている（処理１０１）。これにより、上チップ、下チップ上では、ともに“Ｈ（１）”状態にある（第２）チップ非動作化信号が発生されるものとなっている（処理１０２）。この非動作化信号により、上チップ、下チップは、ともに動作電源が強制的に供給される状態におかれるものである（処理１０３）。
【００３８】
さて、非動作化対象としてのチップが上チップであれば、上チップ上では、オプションパッドОＰＰＡＤ１のみがＶss（アース）レベルにおかれ、下チップ上では、オプションパッドОＰＰＡＤ１〜ОＰＰＡＤ３の何れもがオープン状態におかれた状態で、過電流がヒューズＦ１に流されることになるが、もしも、その際に、上チップ上のオプションパッドОＰＰＡＤ１がＶss（アース）レベルにおかれ得ない場合には、その半導体装置は組立不良として廃棄されるものとなっている（処理１０４，１０５）。上チップ上のオプションパッドОＰＰＡＤ１がＶss（アース）レベルにおかれている場合には、ヒューズＦ１が過電流により切断されるものである（処理１０７）。このような事情は、非動作化対象としてのチップが下チップである場合でも、同様とされているものである（処理１０４，１０６，１１１）。
【００３９】
さて、上チップ上のヒューズＦ１、または下チップ上のヒューズＦ３が完全に切断されたころを見計らって、半導体装置への電源を一旦、落とすようにすれば、何れか一方のチップのみが機能停止されるものである（処理１０８，１１２，１０９，１１３）。その際に、必要に応じてヒューズＦ２が、上チップ上のヒューズＦ１、または下チップ上のヒューズＦ３に先立って切断されている場合は、１個のチップのみを含む半導体装置と互換性のある半導体装置が得られるものである（処理１１０）。
【００４０】
以上、半導体記憶回路および半導体装置、ならびに半導体装置の製造方法について説明したが、最後に、各種メモリカードや半導体装置の不良からの救済方法について説明する。例えばメモリカード内にある２個のメモリチップのうち、１個が不良であって、そのメモリカード自体が廃棄されようとしている場合に、残りの１個のメモリチップを有効に使用することで、メモリカード自体が廃棄されないようにしようというものである。特に、メモリカードの規格が各社統一された場合、即ち、メモリカード自体の外形が同一で、記憶容量が数種類の段階として製品化されている場合に有効となっている。
【００４１】
先ずメモリカード内にある２個のメモリチップのうち、１個が不良であって、そのメモリカード自体が廃棄されようとしている場合に、残りの１個のメモリチップを機械的な処理により有効に使用する場合について説明すれば、図１０に示すようである。図示のように、そのメモリカード（例えば記憶容量が１２８ＧＢ）２０１に不良が発見された場合には、カード保護用シートが剥がされた状態で、不良チップ機能停止処理用ホールに対しては、機能停止処理が機械的に施されるものとなっている。この機能停止処理が終了後、カード保護用シート（記憶容量が６４ＧＢであることが表示）が貼付されるようにすれば、記憶容量が６４ＧＢのメモリカードとして有効に再生させ得るものである。
【００４２】
また、図１１（Ａ）に示すように、外形寸法が同一で、各種記憶容量のメモリカード３０１が製品化されている場合には、不良な大記憶容量メモリカードは、図１１（Ｂ）に示すように、中記憶容量メモリカードに変更処置されるものとなっている（処理３０２，３０３）、また、不良な中記憶容量メモリカードは、小記憶容量メモリカードに変更処置されたり（処理３０４，３０６）、小記憶容量メモリカードが市場で不足な場合には、たとえ、良品な中記憶容量メモリカードであっても、小記憶容量メモリカードに柔軟に変更処置された上、小記憶容量メモリカードが得られるものとなっている（処理３０５，３０６，３０７）。
【００４３】
更に、３層フィルム中間層引き出しボンディングワイヤ引き離し法による、メモリチップを２個含む半導体装置の不良からの機械的な救済方法について説明すれば、図１２（Ａ）〜（Ｃ）に示すようである。
【００４４】
即ち、図１２（Ａ）に示すように、その半導体装置４０１内には２個のメモリチップ４０５，４０６が含まれているが、これらメモリチップ４０５，４０６は、それぞれに対応するボンディングパッド４０７，４０８、ボンディングワイヤ（金線等）４０４，４０９を介し外部のリードフレーム４０３に接続されることによって、初めてメモリチップとして動作し得るものとなっている。その際、ボンディングワイヤ４０４，４０９は、ボンディングパッド４０７，４０８上の３層フィルム（その一部は外部に露出）４０２を貫通する状態として、そのボンディングパッド４０７，４０８に接続されるようにしたものである。図１２（Ｂ）は、ボンディングパッド４０７とその周辺を拡大状態として示したものである。例えば上側のメモリチップ４０５が不良であると判定された場合には、そのメモリチップ４０５側の３層フィルム４０２のうち、中間層（フィルム２層目）のみを外部から半導体装置４０１外部に引っ張るようにすれば、ボンディングワイヤ４０４は容易に切断されることによって、そのメモリチップ４０５は半導体装置外部に対し、完全な分離状態におかれるというものである。その後、図１２（Ｃ）に示すように、３層フィルム４０２のうち、外部に露出されている不要な部分が切り離されるようにすれば、製品として出荷され得るものである。
【００４５】
以上のように、３層フィルム中間層引き出しボンディングワイヤ引き離し法による場合、中間フィルム層が僅かに半導体装置外部に引き出されるだけで、所望に目的が容易に達成されることから、半導体装置は不良から速やかに救済され得るものとなっている。ここで、その３層フィルムについて、その素材や特徴について若干補足説明すれば、各層フィルム面の摩擦抵抗状態や幅は、図１３（Ａ），（Ｂ）に示すようである。
【００４６】
即ち、中間フィルム層は半導体装置の外部に容易に引き出されるべく、その両面での摩擦抵抗は極力小さく抑えられており、また、その幅も小さく抑えられたものとなっている。
【００４７】
図１４はまた、その３層フィルムのメモリカードへの応用を示したものである。図示のように、そのメモリカード５０１内には５個のメモリチップ（Ａ〜Ｅ）が含まれているが、これらメモリチップ各々に対応して設けられている３層フィルム５０２〜５０６は、対応するメモリチップが不良である場合に、その中間フィルム層がメモリカード５０１から外部に引き出されるようにしたものである。これにより、メモリカード５０１は何等廃棄処分されることなく、不良メモリチップのみが無効化され、残りの良品メモリチップが活かされた状態として、救済され得るものである。
【００４８】
以上、本発明者によってなされた発明を実施形態に基き具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）メモリアドレス指定用外部ピンおよび各種制御信号用外部ピンが共用される状態として、少なくとも同一仕様のメモリチップを２個含む半導体装置を、同一仕様のメモリチップを１個含む半導体装置と互換性を持たせつつ、何れか一方のメモリチップを動作させる上で必要とされる、基本的な回路構成を持った半導体記憶回路が提供される。
（２）メモリアドレス指定用外部ピンおよび各種制御信号用外部ピンが共用される状態として、少なくとも同一仕様の半導体記憶回路が搭載されたメモリチップを２個含む半導体装置を、同一仕様の半導体記憶回路が搭載されたメモリチップを１個含む半導体装置と互換性を持たせつつ、何れか一方のメモリチップを動作させ得る半導体装置が提供される。
（３）少なくとも同一仕様の半導体記憶回路が搭載されたメモリチップを２個含む半導体装置が、同一仕様の半導体記憶回路が搭載されたメモリチップを１個含む半導体装置と互換性を持たせつつ、何れか一方のメモリチップが動作するものとして製造され得る。
【図面の簡単な説明】
【図１】本発明の半導体記憶回路が搭載されたメモリチップを２個含む半導体装置の一例での製造フローを示す図である。
【図２】本発明の半導体記憶回路の一例での回路構成を示す図である。
【図３】本発明の半導体記憶回路が搭載されていないメモリチップを１個含む半導体装置での入出力ピンの配置例と、同一仕様のメモリチップを２個含む半導体装置での入出力ピンの配置例とを示す図である。
【図４】本発明の半導体記憶回路が搭載されたメモリチップを１個含む半導体装置が製造される際での、そのメモリチップの概略機能構成（基本構成）を示す図である。
【図５】本発明の半導体記憶回路が搭載されたメモリチップを２個含む半導体装置が製造される際での、そのメモリチップの概略機能構成を示す図である。
【図６】本発明の半導体記憶回路が搭載されたメモリチップを２個含む半導体装置上での下チップ不良に伴い、上チップのみを動作させる際でのメモリチップの概略機能構成を示す図である。
【図７】本発明の半導体記憶回路が搭載されたメモリチップを２個含む半導体装置上での上チップ不良に伴い、下チップのみを動作させる際でのメモリチップの概略機能構成を示す図である。
【図８】メモリチップ上のヒューズを切断するための動作電源供給可否選択制御回路、あるいは入出力ピン群選択制御回路の一例での構成を示す図である。
【図９】動作電源供給可否制御用ヒューズが切断される際での一連の処理フローを示す図である。
【図１０】メモリカード内にある２個のメモリチップのうち、１個が不良であって、そのメモリカード自体が廃棄されようとしている場合に、残りの１個のメモリチップを機械的な処理により有効に使用する方法を説明するための図である。
【図１１】メモリカード自体の外形寸法が同一で、各種記憶容量のものが製品化されている場合での不良メモリカードの不良からの救済方法を説明するための図である。
【図１２】３層フィルム中間層引き出しボンディングワイヤ引き離し法による、メモリチップを２個含む半導体装置の不良からの機械的な救済方法を説明するための図である。
【図１３】その３層フィルムについての、各層フィルム面の摩擦抵抗状態や幅を示す図である。
【図１４】その３層フィルムのメモリカードへの応用を示す図である。
【符号の説明】
ＳＷ１，ＳＷ２…動作電源供給可否選択スイッチ回路
ＳＷ３，ＳＷ４…入出力ピン群選択スイッチ回路
ОＰＰＡＤ１〜ОＰＰＡＤ３…オプションパッド
Ｆ１〜Ｆ３…ヒューズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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