(57)【特許請求の範囲】
【請求項１】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
前記ソース・ドレイン領域を直線的に結ぶ前記凸部の基端部の一導電型不純物濃度は、該基端部を除く凸部の一導電型不純物濃度よりも高濃度であることを特徴とするトランジスタ。
【請求項２】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
前記凸部の側面に、前記ソース・ドレイン領域と接する反対導電型領域を設けたことを特徴とするトランジスタ。
【請求項３】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
前記第２の絶縁膜を介して前記フローティングゲートが前記凸部の側面ならびに前記ソース・ドレイン領域と対向して形成する第２の静電容量は、前記第１の絶縁膜を介して前記コントロールゲートが前記凸部の頂面と対向して形成する第１の静電容量より大きいことを特徴とするトランジスタ。
【請求項４】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
前記フローティングゲートは、前記第２の絶縁膜を介して前記凸部の側面ならびに前記ソース・ドレイン領域と対向して形成した第２の静電容量と、前記第３の絶縁膜を介して前記コントロールゲートと対向して形成した第３の静電容量とによって容量結合しており、前記第２の静電容量は大きく形成されていることを特徴とするトランジスタ。
【請求項５】
請求項１から４までのいずれかに記載のトランジスタにおいて、前記コントロールゲートは、前記第３の絶縁膜を介して前記各フローティングゲートと対向する複数の第１のコントロールゲートセグメントと、前記第１の絶縁膜を介して前記凸部の頂面と対向する第２のコントロールゲートセグメントとを含み、前記第１のコントロールゲートセグメントと前記第２のコントロールゲートセグメントは、電気的に一体に形成されていることを特徴とするトランジスタ。
【請求項６】
請求項１から４までのいずれかに記載のトランジスタにおいて、前記コントロールゲートは、前記第３の絶縁膜を介して前記各フローティングゲートと対向する複数の第１のコントロールゲートセグメントと、前記第１の絶縁膜を介して前記凸部の頂面と対向する第２のコントロールゲートセグメントとを含み、前記第１のコントロールゲートセグメントと前記第２のコントロールゲートセグメントは、各々電気的に独立して制御可能であることを特徴とするトランジスタ。
【請求項７】
請求項２に記載のトランジスタにおいて、前記凸部の側面に設けられた、前記ソース・ドレイン領域と接する反対導電型領域の不純物濃度は、前記ソース・ドレイン領域の不純物濃度に対して1/100〜1/10000であることを特徴とするトランジスタ。
【請求項８】
請求項１から７までのいずれかに記載のトランジスタにおいて、前記フローティングゲートの一部は、前記一導電型半導体基板の凸部の頂面より上方に突出していることを特徴とするトランジスタ。
【請求項９】
請求項１から８までのいずれかに記載のトランジスタにおいて、前記フローティングゲートの形状は、前記一導電型半導体基板の凸部の頂面を覆わないものであることを特徴とするトランジスタ。
【請求項１０】
請求項１から９までのいずれかに記載の前記トランジスタをコラム方向およびロウ方向に複数配列してなる半導体メモリ。
【請求項１１】
請求項10に記載の半導体メモリにおいて、前記コラム方向に隣接するトランジスタの前記ソース・ドレイン領域が共通であり、前記ロウ方向に隣接するトランジスタ同士が前記コントロールゲートを共有し、かつ前記トランジスタ間の前記ソース・ドレイン領域を共有していることを特徴とする半導体メモリ。
【請求項１２】
請求項10または11に記載の半導体メモリにおいて、前記複数個のトランジスタは、前記ソース・ドレイン領域を結ぶ方向に配置され、隣接する該複数個のトランジスタのうちの一方の前記フローティングゲートと、他方の前記フローティングゲートとの間に、前記コントロールゲートと前記ソース・ドレイン領域との間を電気的に分離する第４の絶縁膜を設けたことを特徴とする半導体メモリ。
【請求項１３】
(a)一導電型半導体基板に、表面から見て深さ方向に不純物濃度が低い領域と高い領域がこの順に形成されるように不純物を注入する工程と、
(b)前記半導体基板の表面に、底部が前記高い不純物濃度の領域に位置するように溝を形成して、対向する一対の側面を有する凸部を形成する工程と、
(c)前記溝の底部に反対導電型の不純物を注入することにより、該底部にソース・ドレイン領域を形成する工程と、
(d)該ソース・ドレイン領域上と前記凸部の側面上とに第２の絶縁膜を形成する工程と、
(e)前記凸部の側面およびソース・ドレイン領域にかけて前記第２の絶縁膜を介してフローティングゲートを形成する工程と、
(f)前記凸部の頂面に形成された第１の絶縁膜および前記フローティングゲート上に形成された第３の絶縁膜を介して、該第１の絶縁膜および第３の絶縁膜上にコントロールゲートを形成する工程とを含むことを特徴とするトランジスタの製造方法。
【請求項１４】
(a)一導電型半導体基板の表面に溝を形成して、対向する一対の側面を有する凸部を形成する工程と、
(b)該凸部に不純物が注入されることがないようにして、該凸部をマスクとして用いたセルフアライメントプロセスにより、前記溝の底部に反対導電型の不純物を注入し、該底部にソース・ドレイン領域を形成する工程と、
(c)該ソース・ドレイン領域上と前記凸部の側面上とに第２の絶縁膜を形成する工程と、
(d)前記凸部の側面およびソース・ドレイン領域にかけて前記第２の絶縁膜を介してフローティングゲートを形成する工程と、
(e)前記凸部の頂面に形成された第１の絶縁膜および前記フローティングゲート上に形成された第３の絶縁膜を介して、該第１の絶縁膜および第３の絶縁膜上にコントロールゲートを形成する工程とを含むことを特徴とするトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法に関する。より詳細には、本発明は、半導体メモリの多値化に有用な技術に関する。
【０００２】
【従来の技術】
EEPROM (Electrically Erasable Programmable Read Only Memory)等の不揮発性メモリは、携帯電話機等に搭載されて、現在広く普及している。通常、EEPROMは、１つのセルトランジスタに１ビットの情報しか書き込めない。しかし、デバイスの小型化を図るためには、セルトランジスタの多値化を図り、１つのセルトランジスタに２ビット以上書き込めることが好ましい。
【０００３】
この多値化技術の一例を図29に示す。図29は、従来例に係る多値セルトランジスタの断面図である（係る多値化技術については、たとえば特許文献１参照。）。
【０００４】
図29において、セルトランジスタ１は、いわゆるMONOS (Metal Oxide Nitride Oxide Semiconductor)構造を有している。このMONOS構造を構成するのは、コントロールゲート７(Metal)、シリコン酸化膜６(Oxide)、シリコン窒化膜５(Nitride)、シリコン酸化膜４(Oxide)、そしてｐ型シリコン基板２(Semiconductor)である。
【０００５】
この種のセルトランジスタにおいては、ｎ型のソース・ドレイン領域3, 8は、書込シーケンスや読み出しシーケンスにおける種々のステージで、今までソースであったものがドレインになったりする。すなわち、ソース・ドレイン領域3, 8のどちらがソースでどちらがドレインであるとは確定できない。よって、ソースと言う場合には、ソース・ドレイン領域3, 8のうちキャリア（この例では電子）が放出される方を指し、ドレインはもう一方を指すことにする。
【０００６】
このセルトランジスタ１にデータを書き込むには、図30(a)のような方法を採る。この方法では、ソース８を接地し、ドレイン３とコントロールゲート７とに適当な正電位VD1、VG1を与える。
【０００７】
これによって、ソース・ドレイン領域8、3間の電界で電子が加速されて、ドレイン３の近傍でホットエレクトロンが発生する。ホットエレクトロンは、フォノン等との衝突や、コントロールゲート７の正電位により、シリコン酸化膜４のエネルギ障壁を越えてシリコン窒化膜５に注入される。シリコン窒化膜５には導電性がないから、注入されたホットエレクトロンは、シリコン窒化膜５においてドレイン３に近い部位（以下では、「右側ビット」と呼ぶ）に局在する。この状態が“(1、0)”状態である。
【０００８】
同じことをソース・ドレイン電圧を入れ替えて行えば、図30(b)に示すように、シリコン窒化膜５においてドレイン８に近い部位（以下では、「左側ビットと」呼ぶ）に電子が局在し、“(0、1)”状態が得られる。
【０００９】
図31(a)〜(d)は、セルトランジスタ１で達成し得る４状態を示す。“(1、1)”状態（図31(a)参照）は、左右のいずれのビットにも電子が蓄積されない。そして、“(0、0)”状態（図31(d)参照）は、左右の両ビットに電子が蓄積される。こうして、セルトランジスタ１では、２ビットのデータを書き込むことができる。
【００１０】
読み出しは、ソース・ドレイン領域8、3の各々への印加電圧を入れ替えることによりドレイン電流を２回計測し、各回のドレイン電流値と基準電流値との大小を比較して行われる。
【００１１】
“(0、0)”状態（図31(d)参照）は、両ビットに電子が局在するから、シリコン窒化膜５の電位が４値の中で最も低くなる。よって、セルトランジスタ１の閾値電圧が最も高くなり、ドレイン電流は殆ど流れない。ドレイン電流値は、ソース・ドレイン領域8、3の印加電圧を入れ替えても同じで、ほとんど零である。よって、各回のドレイン電流値は基準電流よりも小であると計測される。
【００１２】
“(1、1)”状態（図31(a)参照）は両ビットに電子が無いから、シリコン窒化膜５の電位が４状態の中で最も高い。よって、閾値電圧が４状態の中で最も低くなり、ドレイン電流が最も多く流れる。係るドレイン電流値は、ソース・ドレイン領域8、3を入れ替えても同じで、４状態の中で最も大きい。すなわち、各回のドレイン電流値は基準電流よりも大であると計測される。
【００１３】
一方、“(1、0)”と“(0、1)”の各状態（図31(b)、(c)参照）は、電子が一方のビットにのみ局在するから、セルトランジスタ１が左右非対称になり、ソース・ドレイン領域8、3の印加電圧を入れ替えるとドレイン電流値が異なる。よって、“(1、0)”と“(0、1)”との分別は、初回と終回のどちらのドレイン電流が基準電流より大であるか（または小であるか）を判定することにより行える。
【００１４】
【特許文献１】
米国特許第6,011,725号明細書。
【００１５】
【発明が解決しようとする課題】
ところが、上述のメモリトランジスタ１には、次のような問題点がある。一点目は、書き込みに際し（図30(a)、(b)参照）、ホットエレクトロンをシリコン窒化膜５に注入するため、コントロールゲート７に高電位VG1を印加する必要がある点である。
【００１６】
ホットエレクトロンがシリコン窒化膜５に注入されるためには、ホットエレクトロンは、シリコン基板２の導電帯からシリコン酸化膜４の導電帯にトンネリングしないといけない。これらの導電帯間のエネルギ差は約3.2eVである。
【００１７】
しかし、ホットエレクトロンは、シリコン基板２中のフォノンとの衝突の際にエネルギを失うので、3.2Vの電圧をコントロールゲート７に印加しても、上記の導電帯間をトンネリングできない。よって、実際には、12〜13Vの高電圧VG1をコントロールゲート７に印加する必要がある。
【００１８】
高電圧を供給するのはデコーダ回路（図示しない）中の高耐圧トランジスタであり、高耐圧トランジスタは微細化できない。これは、微細化すると、高耐圧トランジスタのソース・ドレインがパンチスルーしてしまうという不都合が生じるからである。よって、この従来例では、デコーダ回路を含むEEPROM全体のチップサイズを縮小できない。
【００１９】
二点目は、“(1、0)”状態や“(0、1)”状態を読み出す際、ドレイン電流の電流ウインドウが小さい点である。電流ウインドウとは、“(1、0)”状態や“(0、1)”状態を読む際に、ソース・ドレイン領域3、8の印加電圧を入れ替えて、２回計測した各回のドレイン電流値の差を言う。
【００２０】
この電流ウインドウは、シリコン窒化膜５の右端（または左端）に電子がしっかりと局在し、したがってセルトランジスタ１が明確な非対称性を有する場合に大きくなる。
【００２１】
ところが、セルトランジスタ１では、電子がシリコン窒化膜５にある程度の広がりをもって分布するから、非対称性が現れ難い。特に、セル縮小を図るべくゲート長Ｌ（図30(a)参照）を短くすると、左右どちらのビットに電子が局在するのかはっきりしなくなるから、セルトランジスタ１の非対称性が小さくなり、よって電流ウインドウも小さくなる。しかしながら、このように電流ウインドウが小さいと、ドレイン電流と基準電流値とのマージンが小さくなるから、書込データを誤認する危険性が高くなる。
【００２２】
三点目は、バンド間トンネル耐性に乏しい点である。これについて図32を参照して説明する。図32は、セルトランジスタ１が非選択状態の場合を示す。非選択状態にすべく、コントロールゲート７には、読出し時よりも低電位の接地電位が与えられる。一方、選択された他のセルトランジスタのドレインには正電位VD1が印加され、正電位VD1はコラム方向のセルに共通であるから、ドレイン３には正電位VD1が印加される。
【００２３】
この状態では、シリコン窒化膜５とドレイン３との電位差ΔVは、コントロールゲート７の電位が低電位となったので、読出し時よりも大きくなる。特に、シリコン窒化膜５に電子が局在する場合は、当該電子によってシリコン窒化膜５の電位が下げられるから、上記電位差ΔVは一層大きくなる。
【００２４】
しかしながら、電位差ΔVがこのように大きいと、ドレイン３とシリコン窒化膜５との間にトンネル電流が流れ、このトンネル電流によりシリコン酸化膜４が劣化するという問題が生じる。
【００２５】
また、電位差ΔVが大きいことから、ドレイン３の端縁で高電界が生じ、ドレイン３と基板２とのpn接合で降伏が起き易くなる。降伏によって、円内に示す如く、ホットホールと電子とが対生成する。このうち、ホットホールは、低電位側（シリコン窒化膜５側）に引き付けられて、シリコン酸化膜４を通過する。よって、シリコン酸化膜４は、このホットホールによっても劣化してしまう。上記の事情のことを、セルトランジスタ１は「バンド間トンネル耐性が悪い」と言う。
【００２６】
本発明は、このような従来技術の問題点に鑑みて創作されたものであり、従来よりも書込電圧を低くでき、かつ従来よりも電流ウインドウを大きくでき、かつバンド間トンネル耐性に優れた多値トランジスタとそれを用いた半導体メモリ、および多値トランジスタの製造方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記した課題は、第１の発明である、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備え、ソース・ドレイン領域を直線的に結ぶ凸部の基端部の一導電型不純物濃度は、基端部を除く凸部の一導電型不純物濃度よりも高濃度であることを特徴とするトランジスタによって解決する。
【００２８】
または、第２の発明である、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備え、凸部の側面に、ソース・ドレイン領域と接する反対導電型領域を設けたことを特徴とするトランジスタによって解決する。
【００２９】
または、第３の発明である、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備え、第２の絶縁膜を介してフローティングゲートが凸部の側面ならびにソース・ドレイン領域と対向して形成する第２の静電容量は、第１の絶縁膜を介してコントロールゲートが凸部の頂面と対向して形成する第１の静電容量より大きいことを特徴とするトランジスタによって解決する。
【００３０】
または、第４の発明である、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備え、フローティングゲートは、第２の絶縁膜を介して凸部の側面ならびにソース・ドレイン領域と対向して形成した第２の静電容量と、第３の絶縁膜を介してコントロールゲートと対向して形成した第３の静電容量とによって容量結合しており、第２の静電容量は大きく形成されていることを特徴とするトランジスタによって解決する。
【００３１】
または、第５の発明である、第１の発明から第４の発明までのいずれかのトランジスタにおいて、コントロールゲートは、第３の絶縁膜を介して各フローティングゲートと対向する複数の第１のコントロールゲートセグメントと、第１の絶縁膜を介して凸部の頂面と対向する第２のコントロールゲートセグメントとを含み、第１のコントロールゲートセグメントと第２のコントロールゲートセグメントは、電気的に一体に形成されていることを特徴とするトランジスタによって解決する。
【００３２】
または、第６の発明である、第１の発明から第４の発明までのいずれかのトランジスタにおいて、コントロールゲートは、第３の絶縁膜を介して各フローティングゲートと対向する複数の第１のコントロールゲートセグメントと、第１の絶縁膜を介して凸部の頂面と対向する第２のコントロールゲートセグメントとを含み、第１のコントロールゲートセグメントと第２のコントロールゲートセグメントは、各々電気的に独立して制御可能であることを特徴とするトランジスタによって解決する。
【００３３】
または、第７の発明である、第２の発明のトランジスタにおいて、凸部の側面に設けられた、ソース・ドレイン領域と接する反対導電型領域の不純物濃度は、ソース・ドレイン領域の不純物濃度に対して1/100〜1/10000であることを特徴とするトランジスタによって解決する。
【００３４】
または、第８の発明である、第１の発明から第７の発明までのいずれかのトランジスタにおいて、フローティングゲートの一部は、一導電型半導体基板の凸部の頂面より上方に突出していることを特徴とするトランジスタによって解決する。
【００３５】
または、第９の発明である、第１の発明から第８の発明までのいずれかのトランジスタにおいて、フローティングゲートの形状は、一導電型半導体基板の凸部の頂面を覆わないものであることを特徴とするトランジスタによって解決する。
【００３６】
または、第10の発明である、第１の発明から第９の発明までのいずれかのトランジスタをコラム方向およびロウ方向に複数配列してなる半導体メモリによって解決する。
【００３７】
または、第11の発明である、第10の発明の半導体メモリにおいて、コラム方向に隣接するトランジスタのソース・ドレイン領域が共通であり、ロウ方向に隣接するトランジスタ同士がコントロールゲートを共有し、かつトランジスタ間のソース・ドレイン領域を共有していることを特徴とする半導体メモリによって解決する。
【００３８】
または、第12の発明である、第10の発明または第11の発明の半導体メモリにおいて、複数個のトランジスタは、ソース・ドレイン領域を結ぶ方向に配置され、隣接する複数個のトランジスタのうちの一方のフローティングゲートと、他方のフローティングゲートとの間に、コントロールゲートとソース・ドレイン領域との間を電気的に分離する第４の絶縁膜を設けたことを特徴とする半導体メモリによって解決する。
【００３９】
または、第13の発明である、(a)一導電型半導体基板に、表面から見て深さ方向に不純物濃度が低い領域と高い領域がこの順に形成されるように不純物を注入する工程と、(b)半導体基板の表面に、底部が高い不純物濃度の領域に位置するように溝を形成して、対向する一対の側面を有する凸部を形成する工程と、(c)溝の底部に反対導電型の不純物を注入することにより、底部にソース・ドレイン領域を形成する工程と、(d)ソース・ドレイン領域上と凸部の側面上とに第２の絶縁膜を形成する工程と、(e)凸部の側面およびソース・ドレイン領域にかけて第２の絶縁膜を介してフローティングゲートを形成する工程と、(f)凸部の頂面に形成された第１の絶縁膜およびフローティングゲート上に形成された第３の絶縁膜を介して、第１の絶縁膜および第３の絶縁膜上にコントロールゲートを形成する工程とを含むことを特徴とするトランジスタの製造方法によって解決する。
【００４０】
または、第14の発明である、(a)一導電型半導体基板の表面に溝を形成して、対向する一対の側面を有する凸部を形成する工程と、(b)凸部に不純物が注入されることがないようにして、凸部をマスクとして用いたセルフアライメントプロセスにより、溝の底部に反対導電型の不純物を注入し、底部にソース・ドレイン領域を形成する工程と、(c)ソース・ドレイン領域上と凸部の側面上とに第２の絶縁膜を形成する工程と、(d)凸部の側面およびソース・ドレイン領域にかけて第２の絶縁膜を介してフローティングゲートを形成する工程と、(e)凸部の頂面に形成された第１の絶縁膜およびフローティングゲート上に形成された第３の絶縁膜を介して、第１の絶縁膜および第３の絶縁膜上にコントロールゲートを形成する工程とを含むことを特徴とするトランジスタの製造方法によって解決する。
【００４１】
次に、本発明の作用について説明する。第１および第13の発明によれば、ソース・ドレイン領域を直線的に結ぶ凸部の基端部の一導電型不純物濃度を、他の凸部の一導電型不純物濃度よりも高濃度としたため、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【００４２】
また、これにより各側面は、フローティングゲートと対向するから、頂面を流れているキャリアの進行方向にフローティングゲートが位置することになる。よって、書き込みの際、キャリアがフローティングゲートに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。従って、本発明では、従来よりも書込電圧を低くすることができる。
【００４３】
さらに、上記の構成によれば、ソース・ドレイン領域のパンチスルーを防止することができる。その結果、読出電圧を比較的高くしても、パンチスルーを発生させることがなく、大きな読出信号を得ることができる。さらには、パンチスルーを防止することができる結果、セルトランジスタのソース・ドレイン間の間隙をさらに小さくすることが可能となり、更なる微細化が可能となる。
【００４４】
ソース・ドレイン間を直線的に結んだ領域の不純物濃度を高くする方法としては、たとえばボロンを打ち込む方法がある。半導体基板に、メモリ回路に加えてCMOS回路も合わせて形成したい場合、CMOS回路を形成する部分をマスキングして、メモリ回路部に、たとえばボロンを打ち込めばよい。
【００４５】
第２の発明および第７の発明によれば、凸部の側面に、ソース・ドレイン領域と接する反対導電型領域を設けたので、上記のように、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。また、当該領域でのチャネル抵抗を抑えることができ、電圧効果が抑えられる。その結果、当該領域に、ソース・ドレイン間電圧に比して、若干低下しただけの電圧が印加することができるから、この電圧によりキャリアが勢いよく加速され、書込みにおいてはフローティングゲートに効率よくキャリアの注入が行われる。また読出し時にも当該部分におけるチャネル抵抗が抑えられる。
【００４６】
また、第１の発明の構成に第２の発明の構成を組み合わせて、凸部の側面に反対導電型不純物を設けると、当該反対導電型不純物が凸部の基端部における高い濃度の一導電型不純物を補償することができる。これにより凸部の基端部で高い濃度の一導電型不純物を形成することに伴うトランジスタの閾値電圧が高くなることを抑えることができる。
【００４７】
第３の発明および第４の発明によれば、第２の絶縁膜を介してフローティングゲートが凸部の側面ならびにソース・ドレイン領域と対向して形成する第２の静電容量を、第１の絶縁膜を介してコントロールゲートが凸部の頂面と対向して形成する第１の静電容量より大きくし、また、フローティングゲートは、第２の絶縁膜を介して凸部の側面ならびにソース・ドレイン領域と対向して形成した第２の静電容量と、第３の絶縁膜を介してコントロールゲートと対向して形成した第３の静電容量とによって容量結合しており、第２の静電容量は大きく形成されているから、上記のごとく、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【００４８】
これにより各側面は、フローティングゲートと対向するから、頂面を流れているキャリアの進行方向にフローティングゲートが位置することになる。よって、書き込みの際、キャリアがフローティングゲートに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。従って、本発明では、従来よりも書込電圧を低くすることができる。
【００４９】
一方、読出しに際しては、コントロールゲートに読出し電圧を印加するとともに、一対のソース・ドレイン領域間に所定電位差を生ぜしめる。
【００５０】
フローティングゲートは、大きな静電容量を有する第２の絶縁膜を介してソース・ドレイン領域と容量結合される。そこで、読出電圧が正電位である場合について説明する。フローティングゲートが、一対のソース・ドレイン領域のうちの高電位側にあると、ソース・ドレイン領域との容量結合によってもフローティングゲートの電位が正電位側に引き付けられる。よって、当該フローティングゲートにキャリアとしてたとえば電子が注入されていない場合はソース・ドレイン電圧によって、フローティングゲート近傍のチャネル電流は大きくなり、一方、電子が注入されている場合でも、当該電子によるフローティングゲートの低電位化が抑えられ、フローティングゲート近傍のチャネルは比較的大きくなる。よって、これらの場合、ドレインId1は所望に大となる。
【００５１】
一方、ソース・ドレイン間の電位差を反転させると、上記したフローティングゲートは、低電位側のソース・ドレイン領域と対向することになる。一方、当該フローティングゲートは、同時に比較的小さな静電容量を有する第３の絶縁膜によってコントロールゲートにも容量結合されている。したがって、当該フローティングゲートに電子が注入されていない場合には、フローティングゲートが第３の絶縁膜を介してゲート電圧(Vg)によってわずかに正電位に引き上げられ、あるいはこの電位がない場合でも、凸部の側面に設けられた反対導電型領域の存在によって、フローティングゲート近傍のチャネルは確保され、ドレインId2は所望の大きさとなる。他方、当該フローティングゲートに電子が注入されている場合には、当該フローティングゲートは、上述の状態から、注入電子による電位降下によって電位が引き下げられ、これによって、フローティングゲート近傍のチャネル抵抗が大きくなるから、この場合のドレイン電流Id2は所望に小となる。よって、本発明では、ドレイン電流Id1、およびフローティングゲートに電子が注入された状態におけるId2の差（電流ウインドウ）が所望に広がる。
【００５２】
これに加え、本発明ではフローティングゲートが２つ設けられ、各フローティングゲートに電子が独立に存在するから、トランジスタを微細化する場合でも、どちらのフローティングゲートに電子が存在するかが明確であり、従来例の如くどちらのビットに電子が局在するか不明瞭になることが無い。
【００５３】
さらにまた、トランジスタが非選択状態の場合、このトランジスタに繋がる他のトランジスタを選択するために、ソース・ドレイン領域に種々の電位を与えても、フローティングゲートは、当該ソース・ドレイン領域との対向容量により、このソース・ドレイン領域の電位側に引き付けられる。
【００５４】
よって、フローティングゲートとソース・ドレイン領域との間の電位差が小さくなるから、それらの間の第２の絶縁膜に高電界が印加されることが無い。従って、第２の絶縁膜にトンネル電流が流れ難くなり、第２の絶縁膜が劣化することが防がれる。
【００５５】
その上、上記のように電位差が小さくなることから、ソース・ドレイン領域と基板とのpn接合で高電界によりホットホールが発生することが抑えられるので、ホットホールにより第２の絶縁膜が劣化するのも防がれる。換言するなら、本発明ではバンド間トンネル耐性が向上する。
【００５６】
第５の発明によれば、第１のコントロールゲートセグメントと第２のコントロールゲートセグメントは、電気的に一体に形成されているから、コントロールゲートセグメントを一体化して容易に製造できる。
【００５７】
第６の発明によれば、第１のコントロールゲートセグメントと第２のコントロールゲートセグメントは、各々電気的に独立して制御可能としたので、これらのコントロールゲートセグメントには、書込み、読出しおよび消去の各工程において、各々最適なゲート電圧を選択して印加することができ、さらに制御性を増すことができる。
【００５８】
第８の発明および第９の発明によれば、フローティングゲートの一部は、一導電型半導体基板の凸部の頂面より上方に突出しており、およびフローティングゲートの形状は、一導電型半導体基板の凸部の頂面を覆わないものであるため、書込み時に凸部の頂面近傍を走行するキャリアを効率よくフローティングゲートに注入して捕獲することができる。また、コントロールゲートにより制御される凸部の頂面近傍のチャネル領域の制御性を良化することができる。
【００５９】
第10の発明および第11の発明によれば、トランジスタをコラム方向およびロウ方向に複数配列してなる半導体メモリ、およびコラム方向に隣接するセルトランジスタのソース・ドレイン領域が共通であり、ロウ方向に隣接するセルトランジスタ同士がコントロールゲートを共有し、かつセルトランジスタ間のソース・ドレイン領域を共有する半導体メモリとしたため、上記のトランジスタを集積化した半導体メモリを構成することができる。
【００６０】
第12の発明によれば、複数個のトランジスタは、ソース・ドレイン領域を結ぶ方向に配置され、隣接する複数個のトランジスタのうちの一方のフローティングゲートと、他方のフローティングゲートとの間に、コントロールゲートとソース・ドレイン領域との間を電気的に分離する第４の絶縁膜を設けたため、それらの間に流れるリーク電流が低減される。
【００６１】
第14の発明によれば、凸部に不純物が注入されることがないようにして、凸部をマスクとして用いたセルフアライメントプロセスにより、溝の底部に反対導電型の不純物を注入し、底部にソース・ドレイン領域を形成する工程を有するため、トランジスタを容易に製造できる。
【００６２】
【発明の実施の形態】
次に、本発明の実施例について、添付図面を参照しながら詳細に説明する。本実施例においては、各セルトランジスタに含まれる２種類のコントロールゲートセグメントを一体化して、全体として１つのコントロールゲートを形成することとした。
【００６３】
(1)デバイス構造
図１は、本実施例に係る半導体メモリの切り欠き斜視図である。この半導体メモリ10は、一導電型半導体基板であるｐ型シリコン基板12上に形成されている。ｐ型シリコン基板12は、p＋基板12bと、その上のｐ型エピタキシャル層12aとから成る。このうち、ｐ型エピタキシャル層12aには、ｐウエル13が形成されている。
【００６４】
本発明の特徴を成す凸部13aは、ｐ型シリコン基板12に複数設けられている。ビット線BL1〜BL4は、凸部13a、13a、・・・を挟むｐウエル13の表面に形成されている。ビット線BL1〜BL4は、ｐウエル13の表面の所定のところに、反対導電型であるｎ型不純物をイオン注入して形成される。同図では他の構成部材に隠れているが、各ビット線BL1〜BL4は、コラム方向に一体化しており、ロウ方向に複数形成されている。
【００６５】
また、フローティングゲートFG1、FG2、およびコントロールゲートCGはいずれもポリシリコンから形成されている。このうち、コントロールゲートCGは、ロウ方向に一体化しており、コラム方向に複数形成されていて、その各々はワード線WL1、WL2、…として機能する。
【００６６】
コントロールゲートCG、CG、・・・の抵抗を下げるべくWSi膜36が設けられている。コントロールゲートCG、CG、・・・を保護すべくキャップ膜38が設けられており、これはシリコン酸化膜から成る。
【００６７】
本発明の特徴を成すセルトランジスタTCの拡大断面図を図２に示す。凸部13aの頂面13cには、第１の絶縁膜であるゲート絶縁膜15cが設けられている。また、凸部13aは、対向する一対の側面13b、13bを有し、各側面13b、13bの表層には、反対導電型領域であるｎ型領域17、17が設けられている。このｎ型領域17、17の不純物濃度は、上記ビット線BL1、BL2の不純物濃度に比して、1/100〜1/10000、好ましくは1/1000程度の不純物濃度に選択される。
【００６８】
第２の絶縁膜であるトンネル絶縁膜15aは、各側面13b、13bとビット線BL1、BL2とを覆っている。後述するが、ビット線BL1、BL2はソース・ドレイン領域としても機能するので、以下ではビット線BL1、BL2のことをソース・ドレイン領域とも称す。
【００６９】
フローティングゲートFG1、FG2は、凸部13aの各側面側にあり、各々トンネル絶縁膜15aを介して、ソース・ドレイン領域BL1、BL2および側面13b、13bと対向している。第３の絶縁膜であるインターポリ絶縁膜15bは、フローティングゲートFG、FGの各表面にある。なお、トンネル絶縁膜15a、インターポリ絶縁膜15b、およびゲート絶縁膜15cは、いずれもシリコン酸化膜から成る。
【００７０】
コントロールゲートCGはその一部が少なくとも、インターポリ絶縁膜15bを介してフローティングゲートFG1、FG2と対向し、またゲート絶縁膜15cを介して頂面13cと対向している。このコントロールゲートCGは、上記インターポリ絶縁膜15bを介してフローティングゲートFG1、FG2と対向する部分と、ゲート絶縁膜15cを介して頂面13cと対向する部分とを各々電気的に独立して形成し、これらを独立に電気制御するようにしてもよい。
【００７１】
上記の構造では、チャネルは、凸部13aの両側面13b、13bと頂面13cの各表層に三次元的に形成されており、従来のように一平面内に形成されてないので、少ない占有面積でチャネル長を稼ぐことができ、デバイスの小型化を図ることができる。
【００７２】
凸部13aのｐ型不純物濃度は、セルトランジスタTCがノーマリーオフとなるように調整されている。すなわち、一方のソース・ドレイン領域BL1(BL2)に所定電圧がバイアスされた状態で、このバイアスされたソース・ドレイン領域BL1(BL2)とコントロールゲートCGとの電位差が閾値電圧以下のとき、ゲート絶縁膜15cを介してコントロールゲートCGによって制御される凸部の頂面近傍のチャネル領域がオフ状態となり、その結果、セルトランジスタTCがオフ状態となり、電位差が閾値電圧以上のとき、トランジスタTCがオン状態となるように、ｐ型不純物濃度は調整されている。なお、ソース・ドレイン領域BL1(BL2)にバイアスされる所定電圧とは、書込み、読出し等の各種の動作時に印加される後述の電圧VDDを言う。
【００７３】
図３は、セルトランジスタTCの等価回路を模式的に表した図であり、様々な容量を示している。各容量の意味は次の通りである。
・CCG ・・・コントロールゲートCGと凸部13aの頂面13cとの対向容量である。
・CCF1 (CCF2)・・・コントロールゲートCGとフローティングゲートFG1(FG2)との対向容量である。
・CFG1 (CFG2)・・・フローティングゲートFG1(FG2)と、凸部13aの側面13bとの対向容量である。
・CFS (CFD)・・・フローティングゲートFG1(FG2)と、ソース・ドレイン領域BL1(BL2)との対向容量である。
【００７４】
再び図１を参照されたい。セルトランジスタTC、TC、・・・は、コラム方向およびロウ方向に複数配列されている。コラム方向に隣接するセルトランジスタ（例えばTCaとTCb）同士は、ソース・ドレイン領域BL3、BL4が共通であり、素子分離領域40により電気的に分離されている。また、ロウ方向に隣接するセルトランジスタ（例えばTCcとTCa）は、コントロールゲートCGを共有し、かつ、それらの間のソース・ドレイン領域BL3を共有する。
【００７５】
(2)駆動方法
次に、上述のセルトランジスタTCの駆動方法について説明する。
【００７６】
i) 書込動作
書込動作について、図４を参照して説明する。図４は、セルトランジスタTCへの書込動作について示す断面図である。上述の如く、凸部13aの両側方には一対のフローティングゲートFG1、FG2が設けられており、本発明によれば、各フローティングゲートFG1、FG2に独立に電子を注入することができる。
【００７７】
例えば、右側のフローティングゲートFG2に電子を注入するには、図４に示すように、コントロールゲートCGにゲート電圧VＧ(たとえば2.2V)を印加する。電子が注入される側のソース・ドレイン領域BL2に電圧VDD(たとえば6V)を印加する。基板12と、電子が注入されない側のソース・ドレイン領域BL1とは接地する。
【００７８】
これによれば、コントロールゲートCGに正電位が印加されるから、頂面13cの表層に反転層13dが形成され、ｎ型領域17、17同士が反転層13dにより電気的に接続される。ｎ型領域17、17は、同じ導電型（すなわちｎ型）のソース・ドレイン領域BL1、BL2に接しているから、結局、ソース・ドレイン領域BL1、BL2が電気的に接続される。
【００７９】
従って、キャリア（本実施例では電子）は、同図の矢印50, 52の経路を流れることになる。特に、頂面13cを流れる電子に注目されたい。この電子から見れば、その運動方向に右側のフローティングゲートFG2が位置する。よって、電子がこのフローティングゲートFG2に注入されるためには、従来のように電子の運動方向を変える必要が無いから、電子をフローティングゲートFG2に引き付けるためのゲート電圧（書込電圧）VGを従来よりも下げることができる。さらにフローティングゲートFG2は、静電容量の大きなトンネル絶縁膜15aを介してドレイン電圧によって電位が引き上げられているから、電子をフローティングゲートFG2に引き付けるためのゲート電圧（書込電圧）VGをさらに下げることができる。
【００８０】
しかも、側面13bにｎ型領域17、17を設けたことで、側面13bが低抵抗となり、そこでの電圧降下が抑えられる。よって、頂面13cの両端に、ソース・ドレイン領域BL1〜BL2間電圧(たとえば6V)より若干低下した高い電圧が印加されるから、この電圧により電子が頂面13cで勢いよく加速され、フローティングゲートFG2に矢印52のように電子が効率良く注入される。このように、ｎ型領域17、17も、書込電圧VGを低減するのに寄与する。このｎ型領域17、17は、ソース・ドレイン領域の不純物濃度に比して、1/100〜1/10000、好ましくは1/1000程度の不純物濃度に選択される。
【００８１】
上述の利点は、頂面13cでのチャネル抵抗を大きくしても得ることができる。チャネル抵抗を大きくするには、ゲート絶縁膜15cを厚膜に形成して、コントロールゲートCGとチャネル領域との間の静電容量を小さくすれば良い。本実施例では、図４に示すように、ゲート絶縁膜15cをトンネル絶縁膜15aよりも厚くすることで静電容量を小さくし、チャネル抵抗を大きくしている。
【００８２】
チャネル抵抗を大きくする構造は上記に限定されず、図５の構造を採用しても良い。この構造では、凸部13aの頂面13cに、一導電型不純物領域である高抵抗領域13eを設ける。高抵抗領域13eは、頂面13cに、凸部13aよりも高濃度のｐ型不純物をイオン注入して形成される。
【００８３】
図４または図５のように、頂面13cでのチャネル抵抗を大きくすると、頂面13cでの電圧降下が大きくなるから、頂面13cの両端にソース・ドレイン領域BL1〜BL2間電圧より若干低下した高い電圧が印加される。よって、上述したのと同じ理由により、書込電圧VGを低減することができる。
【００８４】
このように、書込電圧VGを低減するには、i)側面13bにｎ型領域17、17を設けるか、ii)トンネル絶縁膜の静電容量を大きくして、フローティングゲートをドレイン電圧によって引き上げるか、iii)ゲート絶縁膜15cを厚膜にするか、またはiv)頂面13cに高抵抗領域13eを設ければ良い。これらi)〜iv)を任意に組み合わせることで、上述の利点を得ることもできる。i)〜iv)のいずれの場合であっても、書込電圧VGは約2.2V程度で良く、従来例（約12〜13V）よりも格段に低くすることができる。
【００８５】
図４では、右側のフローティングゲートFG2にのみ電子が注入されたが、左側のフローティングゲートFG1に電子を注入するには、ソース・ドレイン領域BL1、BL2の電圧を入れ替えれば良い。よって、本実施例では、図６(a)〜(d)に示す４状態が得られる。
【００８６】
図６(a)は、両フローティングゲートFG1、FG2に電子が注入されていない“(1、1)”状態を示す。図６(b)、(c)は、フローティングゲートFG1、FG2の一方にのみ電子が注入された“(1、0)”、“(0、1)”状態を示す。図６(d)は、両フローティングゲートFG1、FG2に電子が注入された“(0、0)”状態を示す。この状態を得るには、例えば、右側のフローティングゲートFG2に電子を注入した後、左側のフローティングゲートFG1に電子を注入すれば良い。かくして、本実施例では、１つのセルトランジスタTCに２ビットのデータ“(1、1)”〜“(0、0)”を書き込むことができる。
【００８７】
本実施例ではフローティングゲートFG1、FG2が２つ設けられ、各フローティングゲートFG1、FG2に電子が独立に存在するから、セル縮小を図る場合でも、どちらのフローティングゲートFG1、FG2に電子が存在するのかが明確であり、従来例の如くどちらのビットに電子が局在するか不明瞭になることが無い。
【００８８】
ii) 読み出し動作
次に、読み出し動作について、図７(a)〜(b)を参照して説明する。データを読み出すには、まず、図７(a)に示すように、コントロールゲートCGにゲート電圧VG(たとえば2.2V)を印加する。そして、一方のソース・ドレイン領域BL2に電圧VDD(たとえば1.6V)を印加し、他方のソース・ドレイン領域BL1と基板12とを接地する。
【００８９】
この電位配分だと、コントロールゲートCGが正電位となるから、凸部13aの頂面に反転層13dが形成される。よって、同図の矢印の向きにドレイン電流Ｉd1が流れる。
【００９０】
次いで、図７(b)に示すように、ゲート電圧VG(すなわち2.2V)はそのままで、ソース・ドレイン領域BL1、BL2の電圧を入れ替える。このようにすると、ソース・ドレイン領域BL1〜BL2間の電位差が反転するから、同図の矢印の向きにドレイン電流Id2が流れる。
【００９１】
本実施例では、上記のようにソース・ドレイン領域BL1、BL2の電圧を入れ替え、各回のドレイン電流Id1、Id2を計測する。ドレイン電流Id1、Id2の大きさは、各状態によって後述の如く異なる。よって、各回のドレイン電流値のセット(Id1、Id2)と、各状態とを一対一に対応させることにより、どの状態であるかを読み出すことができる。次に、各状態“(1、1)”〜“(0、0)”におけるドレイン電流値について説明する。
【００９２】
(a)“(1、0)”状態
図8(a)〜(b)は、“(1、0)”状態を読み出す場合の断面図である。図8(a)において、それぞれの部材に印加する電圧は上述の図7(a)の通りであって、この電圧によりドレイン電流Id1が流れる。
【００９３】
図8(a)の状態では、右側のフローティングゲートFG2は、電子が注入されたことにより電位が下がる。しかし、フローティングゲートFG2の電位は、対向容量CCF2、CFDによって、コントロールゲートCG(2.2V)やソース・ドレインBL2(1.6V)の正電位側に引き上げられる。
【００９４】
結局、フローティングゲートFG2の電位下降が抑えられるから、フローティングゲートFG2近傍でのチャネル抵抗はそれ程大きくない。従って、ドレイン電流Id1の電流値は比較的大きくなる。
【００９５】
特に、図のようにｎ型領域17を設けた場合は、ｎ型領域17はソース・ドレイン領域BL2に接するから、ｎ型領域17の電位がソース・ドレイン領域BL2のそれとほぼ同じとなる。従って、フローティングゲートFG2の電位は、対向容量CFG2によってもソース・ドレインBL側に引き上げられる。よって、右側のフローティングゲートFG2近傍のチャネル抵抗がさらに小さくなるから、ドレイン電流Id1の電流値はより一層大きくなる。
【００９６】
一方、図8(b)は、ソース・ドレインBL1、BL2の電圧を入れ替えて、ドレイン電流Id2を流した場合である。この場合、注入電子によって、右側のフローティングゲートFG2の電位が下がる。しかも、右側のソース・ドレイン領域BL2が接地されるから、フローティングゲートFG2の電位は、ソース・ドレイン領域BL2との対向容量CFDにより接地側に引き下げられる。よって、フローティングゲートFG2の電位が図８(a)の場合よりも低くなるから、フローティングゲートFG2近傍のチャネル抵抗が大きくなり、ドレイン電流Id2が先のId1よりも小さくなる。
【００９７】
特に、ｎ型領域17を設けると、右側のフローティングゲートFG2の電位は対向容量CFG2によっても接地側に引き下げられ、ドレイン電流Id2がより一層小さくなる。このように、“(1、0)”状態は、
・(Id1、Id2)＝（大、小）
で識別することができる。このドレイン電流Id1、Id2の大小の判定は、図示しないセンスアンプが基準電流と比較して行う。
【００９８】
本実施例では、各ドレイン電流Id1、Id2の電流量は、対向容量CCF2、CFD、CFG2によって、上述の如く所望に大にしたり小にしたりすることができ、その差(I d1−Id2)を所望に大きくすることができる。差(I d1−Id2)とは電流ウインドウであるから、本実施例では電流ウインドウを所望に広げることができる。電流ウインドウが広いので、ドレイン電流Id1、Id2と基準電流とのマージンが広くなり、書込データを誤認する危険性が低減できる。
【００９９】
(b)“(0、1)”状態
“(0、1)”状態は、上記とは反対に左側のフローティングゲートFG1に電子が注入される。よって、各ドレイン電流Id1、Id2の電流値は、上記の議論と同様にして評価され、
・(Id1、Id2)＝（小、大）
となる。
【０１００】
(c)“(1、1)”状態
“(1、1)”状態は、いずれのフローティングゲートFG1、FG2にも電子が注入されない。従って、各フローティングゲートFG1、FG2の電位は電子によって引き下げられないから、Id1、Id2の双方とも大となる。また、この状態は左右対称であるから、Id1とId2とに差は生じず、
・(Id1、Id2)＝（大、大）
となる。
【０１０１】
(d)“(0、0)”状態
“(0、0)”状態は、両方のフローティングゲートFG1、FG2に電子が注入されるから、左右対称となる。従って、Id1とId2とに差は生じず、
・(Id1、Id2)＝（小、小）
となる。
【０１０２】
iii) 消去動作
次に、フローティングゲートFG1、FG2に注入された電子の消去方法について説明する。蓄積電子を引き抜くには、図９に示すように、電子をソース・ドレイン領域BL1、BL2に引き抜く方法が考えられる。この方法では、コントロールゲートCGを接地して、ソース・ドレイン領域BL1、BL2に高電位“H”（たとえば12V）を与える。ここで、コントロールゲートCGと、ソース・ドレイン領域BL1、BL2との電位差は相対的に設定することができ、たとえば、コントロールゲートCGに-6Vを、ソース・ドレイン領域BL1、BL2に6Vを印加するようにしてもよい。
【０１０３】
他の方法としては、図10に示すように、コントロールゲートCGに高電位VG(たとえば12V)を印加し、基板12とソース・ドレイン領域BL1、BL2とを接地する。この電位配分によれば、フローティングゲートFG1(FG2)から見ると、コントロールゲートCG側の電位が高いので、蓄積電子はコントロールゲートCGに引き抜かれる。ここでも同様に、コントロールゲートCGに6Vを、ソース・ドレイン領域BL1、BL2に-6Vを印加し、両者間に相対的に12Vの電位差を生じるようにしてもよい。
【０１０４】
iv) 非選択時
上記i)〜iii)は、いずれもセルトランジスタTCが選択されている場合であった。実際の動作では、セルトランジスタTCが常に選択されているということはなく、非選択状態の場合もある。
【０１０５】
非選択状態でも、ビット線BL1（図３参照）には、他のセルトランジスタTCを選択すべく、各動作用の電圧VDDが印加される。この場合、非選択セルトランジスタTCのフローティングゲートFG1は、ビット線BL1との大きい対向容量CFSにより、ビット線BL1の電位に引き付けられる。よって、フローティングゲートFG1とソース・ドレイン領域BL1との間の電位差が小さくなるから、それらの間のトンネル絶縁膜15aが高電界に曝されることが無い。従って、トンネル絶縁膜15aにトンネル電流が流れ難くなり、該トンネル絶縁膜15aの劣化を防ぐことができる。
【０１０６】
ここで、上記駆動時i）〜iv)の各利点を得るために、フローティングゲートFG1(FG2)とソース・ドレイン領域BL1(BL2)との対向容量CFs(CFD)が重要な役割を果たしているのに注意されたい。本実施例では、フローティングゲートFG1(FG2)をソース・ドレイン領域BL1(BL2)上に覆設することにより、フローティングゲートFG1〜FG2の間隔を狭めてデバイスを小型化すると共に、対向容量CFD、CFSを大きく稼いで上述の利点を得やすくしている。
【０１０７】
フローティングゲートFG1(FG2)とソース・ドレイン領域BL1(BL2)との対向面積は限定されない。対向面積が大きいほど上述の利点を得やすいが、小さくても得ることは可能である。従って、図28に示すように、ソース・ドレイン領域BL1(BL2)を凸部13aから後退させ、該ソース・ドレイン領域BL1(BL2)の一部をフローティングゲートFG1(FG2)と対向させても上述の利点が得られる。
【０１０８】
(3)パンチスルー対策と閾値電圧Vthの安定化
ところで、上記の書き込みや読み出し動作の際に、ソース・ドレインBL1〜BL2間のパンチスルーが問題になるなら、図11に示す構造を採用することが良い。図11中のグラフは、凸部13aの深さと、その深さでのボロン（ｐ型不純物）濃度との関係を示すものである。この構造では、凸部13aのボロン濃度を深さ方向に漸増させて、凸部13aの基端部でのボロン濃度を高くする。このようにすると、ソース・ドレイン領域BL1、BL2に近い部位の側面13b、13bにおいて、ボロン濃度が高くなる。
【０１０９】
上記の構造により、ｎ型のソース・ドレインBL1、BL2に近い部位のチャネルにおいてｐ型不純物の濃度が高くなるから、チャネルは、ｎ型のソース・ドレインBL1、BL2を直線的に結んだ領域（ｎ型のソース・ドレインBL1、BL2に近い部位）から離間した領域、すなわち凸部の側面13b, 13bと頂面13cの各表層に形成されることとなる。このことは、上記の構造により、ｎ型のソース・ドレインBL1、BL2に近い部位のチャネルにおいてｐ型不純物の濃度が高くなるから、ソース・ドレインBL1、BL2がパンチスルーしにくくなることも意味しており、このセルトランジスタを集積化して半導体メモリを形成する場合に、高い集積度を実現することが可能となる。
【０１１０】
ところで、セルトランジスタTCの閾値電圧Vthは、基端部の側面13b、13bでの不純物濃度に大きく影響される。従って、上述のように基端部でボロン濃度を高くすると、セルトランジスタTCの閾値電圧Vthは高くなる。
【０１１１】
しかし、側面13bにｎ型領域17を設けると、このｎ型領域17中のｎ型不純物と側面13bのｐ型不純物とが補償するから、側面13bでの実質的なアクセプタ濃度を下げることができる。よって、たとえ凸部13aの基端部でのボロン濃度を高くしても、ｎ型領域17を設けることで、トランジスタの閾値電圧Vthの増加を抑えることができる。
【０１１２】
また、上述の如く、閾値電圧Vthは基端部の不純物濃度にデリケートであるから、Vthを安定させるためには基端部で不純物濃度が余り変動しないようにすることが好ましい。従って、凸部13aにおけるボロン濃度は、単に漸増するだけでなく、太線で示すピークをなるべくフラット（平坦）に形成し、フラットな部位を凸部13aの基端部に位置させることが好ましい。フラットな部位では、ボロン濃度が余り変動しないから、ボロン濃度とｎ型領域17中のヒ素濃度との濃度関係がほぼ一定となり、閾値電圧Vthを安定させることができる。
【０１１３】
(4)コントロールゲート−ビット線間のリーク電流対策
本発明では、図12に示すように、ロウ方向に隣接するセルトランジスタTC、TC間のＡ部において、コントロールゲートCGとビット線BL2とが対向する。よって、Ａ部において、各種の動作時に、コントロールゲートCGとビット線BL2との間にリーク電流が流れることが考えられる。
【０１１４】
この点が懸念される場合は、図示のように、第４の絶縁膜である選択酸化膜34をトンネル絶縁膜15aに繋げて設け、さらに、その厚みをトンネル絶縁膜15aよりも厚膜にすると良い。このようにすると、選択酸化膜34の厚みによって、上記のリーク電流を防ぐことができる。図12の例においては、コントロールゲートCGとビット線BL1, BL2との間のリーク電流を防ぐために、第４の絶縁膜を選択酸化により形成しているが、これに限られるものではなく、隣接するフローティングゲート間に開口を形成して、これに酸化物を充填し、その上に、コントロールゲートCGを形成するようにしてもよい。
【０１１５】
このようにコントロールゲートCGとビット線BL1, BL2との間に絶縁物が埋められると、フローティングゲートFG1, FG2はコントロールゲートCGと、インターポリ絶縁膜15bを介する部分のみが対向することになる。
【０１１６】
(5)ビット線の低抵抗化
再び、図１を参照されたい。同図では、セルトランジスタTC、TC、・・・は数個しか記載されていないが、実際のデバイスでは多数形成される。セルトランジスタTC、TC、・・・が多数あると、それに伴いビット線BL1〜BL4もコラム方向に長く延びる。よって、ビット線BL1〜BL4の抵抗が無視できなくなるから、ビット線BL1〜BL4をできるだけ低抵抗にすることが好ましい。
【０１１７】
このため、本実施例では、ビット線BL1〜BL4に、高濃度の反対導電型領域であるn＋領域33を併設し、ビット線BL1〜BL4の抵抗を下げる。図１では、n＋領域33は、その断面しか見えないが、実際には、ビット線BL1〜BL4に平行している。これにより、ビット線BL1〜BL4の抵抗が下がるから、デバイスの動作速度の低下を抑えることができる。
【０１１８】
(6)全体の回路構成
図13に本実施例全体の回路構成を示す。メモリセルアレイ44は、セルトランジスタTC、TC、・・・をコラム方向およびロウ方向に複数配列したものである。各セルトランジスタTC、TC、・・・のコントロールゲート（以下では「ワード線」とも呼ぶ）WL1〜WL4は、ロウデコーダ43の出力と接続されている。ロウデコーダ43は、所定ビットのロウデコード信号RDCをデコードして、信号RDCに対応するワード線WL1〜WL4を選択する。
【０１１９】
選択されたワード線WL1〜WL4には、ゲート電圧VGが供給される。ゲート電圧VGは、書込み／読出し／消去の各動作時に所望に切り替えられ、各々の動作用の電圧が印加される。上述したように、ゲート電圧VGは、書込み時、2.2V、読出し時、2.2V、消去時、12Vである。一方、ワード線WL1〜WL4は非選択時にはフローティング状態となることがある。
【０１２０】
一方、各セルトランジスタTC、TC、・・・のビット線BL1〜BL3は、コラムデコーダ42の出力に接続される。コラムデコーダ42は、所定ビットのコラムデコード信号CDCをデコードして、信号CDCに対応するビット線BL1〜BL3を選択する。
【０１２１】
選択されたビット線BL1〜BL3には電圧VDDが供給される。電圧VDDは、書込み／読出し／消去の各動作時に所望に切り替えられ、各々の動作用の電圧が印加される。上述したように、電圧VDDは、書込み時、接地または6V、読出し時、接地または1.6V、消去時、接地である。一方、ビット線BL1〜BL3は非選択時にはフローティング状態となることがある。
【０１２２】
任意のセルトランジスタTCは、選択ビット線BLiと選択ワード線WLjとによって選択されて、書込み／読出し／消去の各動作が行われる。
【０１２３】
(7)製造プロセス
次に、本実施例に係る半導体メモリの製造方法について、図14〜図25を参照して説明する。最初に、図14(a)に示すように、一導電型半導体基板であるｐ型シリコン基板12を準備する。ｐ型シリコン基板12は、p＋基板（ボロン濃度4.0×1018cm-2）12b上にｐ型のエピタキシャル層（ボロン濃度1.0×1015cm-2）12aを形成したものである。その表面に、シリコン熱酸化膜18を予め形成しておく。
【０１２４】
次いで、図14(b)に示すように、シリコン窒化膜19をシリコン熱酸化膜18上に形成する。その後、シリコン窒化膜19をパターニングして、開口部19aを形成する。
【０１２５】
本実施例では、セルトランジスタの製造工程を、CMOSトランジスタの製造工程と両立して行うことができる。以下では、セルトランジスタだけでなく、CMOSトランジスタの製造工程も併記する。図中、CMOSトランジスタ部とは、後でCMOSトランジスタが形成される部位を指す。セルトランジスタ部が、セルトランジスタが形成される部位を指す。上述の開口19aは、CMOSトランジスタ部に形成する。
【０１２６】
続いて、図15(a)に示すように、フィールド酸化膜18aを成長させる。フィールド酸化膜18aは、シリコン窒化膜19（図14(b)参照）を酸化時のマスクにして成長させる。フィールド酸化膜18aを成長後、シリコン窒化膜19はエッチングして除去する。
【０１２７】
次いで、図15(b)に示すように、全体にフォトレジスト20を塗布する。このフォトレジスト20を露光・現像することにより、開口20aを形成する。その後、フォトレジスト20をマスクにし、ヒ素をイオン注入して、開口20aの下にｎウエル21を形成する。ｎウエル21を形成後、フォトレジスト20を除去する。
【０１２８】
次に、図16(a)に示すように、新たなフォトレジスト22を全体に塗布する。このフォトレジスト22を露光・現像して、開口22aを形成する。その後、フォトレジスト22をマスクにし、ボロンをイオン注入して、開口22aの下にｐウエル23を形成する。ｐウエル23を形成後、フォトレジスト22を除去する。
【０１２９】
次いで、図16(b)に示すように、全体にフォトレジスト24を塗布する。フォトレジスト24に、露光・現像により開口24aを形成する。開口24aは、セルトランジスタ部の上方に形成される。このフォトレジスト24をマスクにしてイオン注入を行い、ｐウエル13を形成する。イオン注入は４回行われ、各回の条件は次の通りである。
【０１３０】
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上記４回のイオン注入により、ｐウエル13は、図26のようなボロン濃度分布を示す。図26は、ｐウエル13の表面からの深さと、その深さでのボロン濃度との関係を示すグラフである。
【０１３１】
図において、正味のボロン濃度は、各回のボロン濃度（点線）の包絡線（実線）で表される。これより明らかなように、ボロンの濃度分布にピーク（太線部分）が形成される。ピークを、イオン注入条件を適宜調節してフラットに形成し、フラットな部位を深さ方向にできるだけ広範に存在させることが好ましい。この理由は、後述の図17(b)で明らかになる。
【０１３２】
次に、図17(a)に示すように、先のフィールド酸化膜18aは残しつつ、シリコン熱酸化膜18（図16(b)参照）をエッチングして除去する。その後、基板12の表面を再び熱酸化し、ゲート絶縁膜15cを形成する。ゲート絶縁膜15cの膜厚は、約10nm程度である。
【０１３３】
このゲート絶縁膜15c上に、順に、シリコン窒化膜25（たとえば膜厚約10nm）、シリコン酸化膜26（たとえば膜厚4nm）、およびシリコン窒化膜27（たとえば膜厚50nm）を形成する。各膜の機能は、後の工程で明らかになる。これらの膜は、いずれも公知のCVD法（化学的気相成長法）により形成される。
【０１３４】
次いで、図17(b)に示すように、最上層のシリコン窒化膜27上にフォトレジスト45を塗布する。塗布後、フォトレジスト45を露光・現像することにより、帯状の開口45a、45a、・・・を形成する。フォトレジスト45をエッチングマスクとして用い、エッチングを行う。エッチングにより、シリコン窒化膜25、27、シリコン酸化膜26、およびゲート絶縁膜15cが開口される。これらの膜の開口を通じてｐ型シリコン基板12がエッチングされ、トレンチ28、28、・・・が形成される。
【０１３５】
トレンチ28、28、・・・は、その底部がボロン濃度のピーク(図26参照)に位置するように形成する。ピークは、図16(b)の工程においてフラットに形成され、しかもこのフラットな部位を深さ方向に広範に存在させたから、プロセス上でトレンチ28の深さにばらつきが生じても、トレンチ28の底部をボロン濃度のピークに確実に位置させることができる。
【０１３６】
これにより、基端部でのボロン濃度が高い凸部13a(図11参照)が形成される。基端部での不純物濃度は、閾値電圧Vthに大きく影響するが、上述のようにトレンチ28の底部をボロンの濃度のピークに確実に位置させることができるから、閾値電圧Vthが変動するのを防ぐことができる。
【０１３７】
再び、図17(b)を参照する。トレンチ28、28、・・・のサイズは限定されないが、本実施例ではその深さは約380nm程度である。また、隣接するトレンチ28、28、・・・の間隔（即ち凸部13aの幅）は、160nm程度である。トレンチ28、28、・・・を形成後、フォトレジスト45は除去される。
【０１３８】
続いて、図18(a)に示すように、露出面全体にシリコン酸化膜29（厚膜は約20nm）を形成する。シリコン酸化膜29は、CVD法により成膜される。次に、図18(b)に示すように、シリコン酸化膜29を厚み方向に異方的にエッチングする。このエッチングは、RIE(Reactive Ion Etching)により行われる。これにより、シリコン酸化膜29は、凸部13aの側面13bに形成されたものを残して、除去される。
【０１３９】
その後、ヒ素をイオン注入することにより、トレンチ28、28、・・・の底部にビット線BL1、BL2、・・・を形成する。イオン注入の際、側面13bにはシリコン酸化膜29が形成されているから、側面13bにヒ素が注入されることが防がれる。また、凸部13aがマスクとして機能するので、各ビット線BL1、BL2、・・・をトレンチ28の底にセルフアライン的に形成することができる。このイオン注入の条件は次の通りである。
【０１４０】
イオン種：As（ヒ素）
加速エネルギ：15(KeV)
ドーズ量：2.0×1014(cm-2)
イオン注入を終了後、側面13bに残存するシリコン酸化膜29を約10nm程度エッチングして薄くする。薄いため、以下では、残存するシリコン酸化膜29の図示を省略する。
【０１４１】
次いで、図19(a)に示すように、凸部13aの両側面13b、13bにヒ素をイオン注入して、反対導電型領域であるｎ型領域17、17、・・・を形成する。側面13bにイオン注入するには、基板12をイオンの入射方向に対して傾ければ良い。本実施例では、ｐ型シリコン基板12の法線n1を、イオンの入射方向n0に対して約+/-20°傾ける。イオン注入の条件は次の通りである。
【０１４２】
イオン種：As（ヒ素）
加速エネルギ：10(KeV)
ドーズ量：5.0×1011(cm-2)
イオン注入の際、側面13bには薄いシリコン酸化膜29（図18(b)参照）が残存するから、側面13bに過剰にヒ素が注入するのを防ぐことができる。
【０１４３】
ところで、トレンチ28、28、・・・の表層は、デバイスのチャネルとなる部位であり、その性質はデバイスの特性に大きく影響する。よって、後の種々の工程において、トレンチ28、28、・・・の表面が汚染されないようにする必要がある。
【０１４４】
この点に鑑み、本実施例では、図19(b)に示すように、犠牲シリコン酸化膜31をトレンチ28、28、・・・の側面と底面とに形成する。犠牲シリコン酸化膜31の膜厚は約4nm程度であって、それは熱酸化により形成される。
【０１４５】
トレンチ28、28、・・・の表面は、犠牲シリコン酸化膜31によって覆われて保護されるから、後の工程で汚染されることが防がれる。しかも、シリコン酸化膜31は、トレンチ28、28、・・・の表層の格子欠陥を取り除くようにも機能するので、格子欠陥によりデバイスの特性が劣化するのも防がれる。その後、シリコン窒化膜（すなわちマスク膜）30を、トレンチ28、28、・・・内を含む露出面全体に形成する。シリコン窒化膜30の膜厚は約60nm程度であって、それはCVD法により形成される。
【０１４６】
続いて、図20(a)に示すように、上記のシリコン窒化膜30を厚み方向に異方的にエッチングして、開口である長穴30aを形成する。長穴30aは、トレンチ28よりも狭幅であることに注意されたい。長穴30aを形成後、シリコン窒化膜30をエッチングマスクにし、先の犠牲シリコン酸化膜31と、各ビット線BL1、BL2、・・・の一部とを選択的にエッチングする。エッチングにより、各ビット線BL1、BL2、・・・には、リセス（窪み）32（深さ約10nm）が形成される。
【０１４７】
その後、ビット線BL1、BL2、・・・の抵抗を下げるべく、長穴30aを通じて、ヒ素をビット線BL1、BL2、・・・にイオン注入する。図に、イオン注入によりヒ素が注入された部位（n＋領域）33を示す。イオン注入の条件は次の通りである。
【０１４８】
イオン種：As（ヒ素）
加速エネルギ：30(KeV)
ドーズ量：3.0×1015(cm-2)
図27(a)は、イオン注入の前における断面図である。一方、図27(b)は、イオン注入後の断面図である。同図に示す如く、このイオン注入は、トレンチ28よりも狭幅の長穴30aを通じて行われるから、各ビット線BL1、BL2、・・・にヒ素がシャープに注入されて、ヒ素が横方向に拡散することが抑えられる。よって、隣接するビット線BL1、BL2（図20(a)参照）がヒ素の拡散によりパンチスルーする危険性を低減しながら、ビット線BL1、BL2の抵抗を下げることができる。
【０１４９】
次いで、図20(b)に示すように、シリコン窒化膜30をマスクにし、リセス32、32、・・・を選択的に酸化して、第４の絶縁膜である選択酸化膜34、34、・・・を形成する。選択酸化膜34、34、・・・を形成する方法としては、この方法の他に、図20(a)でリセス32、32、・・・を形成せずに、図20(b)でビット線BL1、BL2、・・・の表面を酸化する方法も考えられる。しかし、この方法では、ビット線BL1、BL2、・・・の表面と、犠牲シリコン酸化膜31との間で、選択酸化膜34、34、・・・にバーズビークが発生するので好ましくない。
【０１５０】
本願発明者は、リセス32、32、・・・を形成し、その後リセス32、32、・・・を酸化することで、バーズビークが抑えられることを見出した。もし、バーズビークが問題にならないなら、リセス32、32、・・・を形成せずに、選択酸化膜34、34、・・・を形成しても良い。
【０１５１】
上記の如く選択酸化膜34、34、・・・を形成した後は、シリコン窒化膜27、30をエッチングして除去する。エッチングでは、シリコン酸化膜26と犠牲シリコン酸化膜31とがエッチングストッパして機能する。次いで、シリコン酸化膜26をエッチングして除去する。今度は、シリコン窒化膜25がエッチングストッパとして機能する。エッチングは、シリコン酸化膜26が完全に除去され、かつ、選択酸化膜34、34、・・・が残存する程度に行う。
【０１５２】
その後、図21(a)に示すように、トレンチ28、28、・・・の底面と側面とを再び酸化して、膜厚が約5nm程度のトンネル絶縁膜15aを形成する。トンネル絶縁膜15aは、その膜質がデバイス動作に大きく影響するから、良好な膜質になるように形成することが好ましい。
【０１５３】
本実施例では、良質なトンネル絶縁膜15aを形成すべく、プラズマ酸化法を用いる。プラズマ酸化法においては、ラジアルラインスロットアンテナを使用したマイクロ波励起高密度プラズマ装置が用いられる。そして、該装置内に、クリプトン（Kr）と酸素（O2）との混合ガスを導入する。
【０１５４】
マイクロ波により励起されたクリプトンは、酸素（O2）と衝突して大量の原子状酸素O＊を生成せしめる。原子状酸素O＊は、トレンチ28、28、・・・の表層部に容易に浸入する。よって、面方位に依存することなく、全ての面方位が概略同じ酸化速度で均一に酸化される。そのため、同図の円内に示す如く、トレンチ28、28、・・・のコーナ部に均一な膜厚でトンネル絶縁膜15aが形成できる。なお、上記のプラズマ酸化法については、「第48回応用物理学関係連合講演会  講演予稿集  29p-YC-4」や、特開2001-160555号公報に詳しい。
【０１５５】
上記のようにトンネル絶縁膜15aを形成した後は、図21(b)の工程が行われる。この工程では、ポリシリコン膜（導電膜）34を、トンネル絶縁膜15a上とシリコン窒化膜25上とに形成する。ポリシリコン膜34は、in-situプロセスでリン(P)が予めドープされている。ポリシリコン膜34の膜厚は、約50nm程度である。
【０１５６】
次に、図22(a)に示すように、ポリシリコン膜34を厚み方向に異方的にエッチングする。これにより、シリコン窒化膜25上のポリシリコン膜34を除去しつつ、トレンチ28、28、・・・の側面上のトンネル絶縁膜15a上にポリシリコン膜34を残存させる。残存したポリシリコン膜34は、フローティングゲートFG1、FG2となる。フローティングゲートFG1、FG2を形成後、シリコン窒化膜25をエッチングして除去する。
【０１５７】
ここで、シリコン窒化膜25（図21(b)参照）の果たしてきた役割に注意されたい。シリコン窒化膜25は、図17(a)の工程でゲート絶縁膜15c上に形成された。図21(b)の工程まで、ゲート絶縁膜15cはシリコン窒化膜25で覆われて保護されていた。
【０１５８】
ゲート絶縁膜15cは、デバイスの動作に大きく影響する。従って、上記の如く、シリコン窒化膜25でゲート絶縁膜15cを保護しておくと、種々のプロセス（イオン注入、エッチング、異種の膜の成膜等）により、ゲート絶縁膜15cの膜質が劣化するのを防ぐことができ、ひいてはデバイスの動作特性が劣化するのを防ぐことができる。
【０１５９】
続いて、図22(b)に示すように、全体にフォトレジスト35を塗布する。塗布後、フォトレジスト35を露光・現像することにより、開口35aを形成する。開口35aは、CMOSトランジスタ部上に形成する。このフォトレジスト35をエッチングマスクとして使用し、CMOSトランジスタ部上のゲート絶縁膜15cをエッチングする。これにより、CMOSトランジスタのｎウエル21とｐウエル23の表面が露出する。
【０１６０】
次いで、図23(a)に示すように、露出面全体を既述のプラズマ酸化法により酸化する。これにより、ゲート絶縁膜15c下のシリコンが酸化されるから、ゲート絶縁膜15cが厚膜となる。同時に、フローティングゲートFG1、FG2の表面も酸化され、インターポリ絶縁膜15bが形成される。インターポリ絶縁膜15bの膜厚は、約8nm程度である。
【０１６１】
フローティングゲートFG1、FG2は、ポリシリコンから成るので、その表面には様々な面方位の結晶粒が多数形成されている。面方位がまちまちでも、上述のプラズマ酸化法によれば、面方位に依存すること無しに、均一にシリコン酸化膜が形成できる。よって、インターポリ絶縁膜15bの膜厚が局所的に薄くなることが防がれ、薄厚の部位での絶縁特性が劣化するという不都合が生じない。この利点は、ポリシリコンにリン(P)がドープされていても得ることができる。
【０１６２】
続いて、図23(b)に示す構造を作製する。この構造を得るには、まず、露出面全体にポリシリコン膜を形成する。このポリシリコン膜は後でコントロールゲートCGとなる。ポリシリコン膜は、in-situプロセスでリン(P)が予めドープされている。次いで、ポリシリコン膜上に、WSi膜36を形成する。さらに、WSi膜36上に、シリコン酸化膜からなるキャップ膜38を形成する。そして、これらの積層膜をパターニングすることで、図示の構造が得られる。
【０１６３】
この工程により、ロウ方向に一体化して成るコントロールゲートCG、CG、・・・が複数形成される。同時に、CMOSトランジスタ部上のｐウエル23、ｎウエル21上に、ゲート電極41が形成される。ゲート電極41は、ポリシリコン膜37を主体に構成され、WSi膜36により、その抵抗が下げられている。WSi膜36は、コントロールゲートCGにも形成されるから、コントロールゲートCGの抵抗も下がる。
【０１６４】
次いで、図24(a)に示すように、全体にフォトレジスト39を塗布する。塗布後、フォトレジスト39を露光・現像することにより、開口39aを形成する。開口39aを形成する部位は、隣接するコントロールゲートCG、CG、・・・の間である。
【０１６５】
続いて、図24(b)に示すように、フォトレジスト39をエッチングマスクとして使用し、コントロールゲートCG、CG、・・・で覆われていない部位のインターポリ絶縁膜15bをエッチングして除去する。エッチングの際、コントロールゲートCG、CG、・・・間のゲート絶縁膜15cも僅かにエッチングされる。さらに、エッチャントを変えて、コントロールゲートCG、CG、・・・で覆われていない部位のフローティングゲートFG1、FG2をエッチングして除去する。この工程により、隣接するコントロールゲートCG、CG、・・・の間に、トンネル絶縁膜15aが露出する。
【０１６６】
最後に、図25に示すように、素子分離領域40を形成する。素子分離領域40を形成すべき部位は、コントロールゲートCG、CG、・・・で覆われていない凸部13aの、側面13bおよび頂面13cである。側面13bおよび頂面13cは、コントロールゲートCG下でチャネルとなるが、素子分離領域40によって、隣接するコントロールCG、CG下のチャネルが電気的に分離される。
【０１６７】
素子分離領域40を形成するには、フォトレジスト39をマスクにして、ボロンをイオン注入する。イオン注入に際しては、素子分離領域40を凸部13aの側面13bに形成すべく、基板12をイオンの入射方向に対して傾ける。本実施例では、ｐ型シリコン基板12の法線n１を、イオンの入射方向noに対して約+/-20°傾ける。イオン注入の条件は次の通りである。
・イオン種：BF２
・加速エネルギ：20(KeV)
・ドーズ量：1.0×1013(cm-2)
その後、フォトレジスト39を除去することで、図１に示される半導体メモリ10が完成する。なお、CMOS部については、所要部位にソース・ドレイン領域を形成して完成させる。
【０１６８】
以上、本発明を詳細に説明したが、本発明は上記実施例に限定されない。本発明は、その主旨を逸脱しない範囲内で、適宜変形することができる。例えば、上記実施例では、一導電型としてｐ型を用い、反対導電型としてｎ型を用いたが、これに代えて、一導電型としてｎ型を用い、反対導電型としてｐ型を用いても良い。
【０１６９】
【発明の効果】
以上説明したように、本発明によれば、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域から離間した領域に二次元的に形成され、従来の如くソース・ドレイン領域を直線的に結ぶ領域内に形成されないから、少ない専有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【０１７０】
また、チャネル内のキャリアは、ソース・ドレイン領域を直線的に結ぶ領域から離間した領域を二次元的に流れるため、キャリアの進行方向にフローティングゲートが位置することになる。よって、書き込みの際、キャリアがフローティングゲートに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。従って、本発明では、従来よりも書込電圧を低くすることができる。
【０１７１】
また、一導電型半導体基板に凸部を設け、凸部の両側方にフローティングゲートを対向させたので、凸部の頂面を流れるキャリアは、その進行方向を変える必要なくフローティングゲートに注入されるから、従来よりも書込電圧を低くすることができる。
【０１７２】
しかも、凸部の側面に反対導電型領域を設けることで、凸部の頂面の電圧降下を大きくすることができるから、頂面でキャリアが勢い良く加速され、書込電圧をより一層低くすることができる。同様の利点は、凸部の頂面の第１の絶縁膜を厚膜にしても得られる。あるいは、これに代えて、凸部の一導電型不純物濃度よりも高濃度の一導電型不純物領域を凸部の頂面に形成しても、上記の利点が得られる。
【０１７３】
さらに、フローティングゲートの電位は、凸部側面の反対導電型領域やソース・ドレイン領域、およびコントロールゲートとの対向容量により、これらの部材の電位に引き付けられる。よって、ドレイン電流を所望に大にしたり小にしたりすることができるから、電流ウインドウを所望に広げることができる。
【０１７４】
しかも、各フローティングゲートの各々に電子を独立に注入することができるので、セル縮小を図っても、どちらのフローティングゲートに電子があるのかが明確である。
【０１７５】
さらに、セルトランジスタが非選択状態の場合、他のセルを選択すべくソース・ドレイン領域に種々の電位を与えても、ソース・ドレイン領域との対向容量により、フローティングゲートはソース・ドレイン領域の電位側に引き付けられるから、第２の絶縁膜が高電界に曝されず、バンド間トンネル耐性を向上させることができる。
【０１７６】
また、上記凸部の基端部での一導電型不純物濃度を高くすると、凸部の両側方のソース・ドレイン領域がパンチスルーし難くなる。この場合、凸部の側面に反対導電型領域を設けると、領域中の反対導電型不純物と、凸部の基端部の一導電型不純物とが補償するから、トランジスタの閾値電圧が高くなることを抑えることができる。
【０１７７】
さらに、上記の特徴を備えたセルトランジスタをコラム方向およびロウ方向に配列することで、メモリセルアレイを構成し得る。この場合、ロウ方向に隣接するセルトランジスタの間において、第２の絶縁膜よりも厚膜の第４の絶縁膜を該第２の絶縁膜に繋げて設けることで、ソース・ドレイン領域とコントロールゲートとの間のリーク電流を低減することができる。
【０１７８】
そして、ソース・ドレイン領域に、この領域よりも高濃度の反対導電型領域を設けることにより、ソース・ドレイン領域の抵抗を下げることができ、デバイスの動作速度の低下を抑えることができる。
【０１７９】
また、本発明の半導体メモリの製造方法によれば、第１の絶縁膜を保護膜で保護しておき、フローティングゲートの形成工程の後で、保護膜を除去するから、フローティングゲートの形成工程までの種々のプロセスで、第１の絶縁膜がダメージを受けることが防がれる。
【０１８０】
しかも、保護膜を除去後、露出した第１の絶縁膜とフローティングの各表面を酸化することにより、第１の絶縁膜を厚膜にすることができるとともに、フローティングゲートの表面上に第３の絶縁膜を形成することができる。
【０１８１】
また、溝内にマスク膜を形成し、マスク膜に幅の狭い開口を形成して、開口を通じてソース・ドレイン領域に反対導電型の不純物を注入すると、不純物をシャープに注入することができ、不純物が横方向に拡散することを抑えることができる。よって、凸部を挟むソース・ドレイン領域同士が、不純物の拡散によってパンチスルーすることを防ぎつつ、ソース・ドレイン領域の抵抗を下げることができる。
【０１８２】
この場合、マスク膜の開口を通じてソース・ドレイン領域を選択的にエッチングして窪みを形成し、その後、窪みを選択的に酸化することにより、バーズビークを抑えながら、第２の絶縁膜よりも厚い第４の絶縁膜を形成することができる。
【０１８３】
さらに、一導電型半導体基板に、一導電型不純物を複数回注入することにより、一導電型不純物濃度分布にピークを形成する。この方法では、ピークをフラットに形成し、フラットな部位を基板の深さ方向に広範に存在させることができる。よって、プロセス上で溝の深さにばらつきが生じても、溝の底部を確実にピークに配置させることができるから、トランジスタの閾値電圧が変動することを抑えることができる。
【０１８４】
本発明の効果について、さらに述べる。第１および第13の発明によれば、ソース・ドレイン領域を直線的に結ぶ凸部の基端部の一導電型不純物濃度を、他の凸部の一導電型不純物濃度よりも高濃度としたため、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【０１８５】
また、これにより各側面は、フローティングゲートと対向するから、頂面を流れているキャリアの進行方向にフローティングゲートが位置することになる。よって、書き込みの際、キャリアがフローティングゲートに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。従って、本発明では、従来よりも書込電圧を低くすることができる。
【０１８６】
さらに、上記の構成によれば、ソース・ドレイン領域のパンチスルーを防止することができる。その結果、読出電圧を比較的高くしても、パンチスルーを発生させることがなく、大きな読出信号を得ることができる。さらには、パンチスルーを防止することができる結果、セルトランジスタのソース・ドレイン間の間隙をさらに小さくすることが可能となり、更なる微細化が可能となる。
【０１８７】
ソース・ドレイン間を直線的に結んだ領域の不純物濃度を高くする方法としては、たとえばボロンを打ち込む方法がある。半導体基板に、メモリ回路に加えてCMOS回路も合わせて形成したい場合、CMOS回路を形成する部分をマスキングして、メモリ回路部に、たとえばボロンを打ち込めばよい。
【０１８８】
第２の発明および第７の発明によれば、凸部の側面に、ソース・ドレイン領域と接する反対導電型領域を設けたので、上記のように、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。また、当該領域でのチャネル抵抗を抑えることができ、電圧効果が抑えられる。その結果、当該領域に、ソース・ドレイン間電圧に比して、若干低下しただけの電圧が印加することができるから、この電圧によりキャリアが勢いよく加速され、書込みにおいてはフローティングゲートに効率よくキャリアの注入が行われる。また読出し時にも当該部分におけるチャネル抵抗が抑えられる。
【０１８９】
また、第１の発明の構成に第２の発明の構成を組み合わせて、凸部の側面に反対導電型不純物を設けると、当該反対導電型不純物が凸部の基端部における高い濃度の一導電型不純物を補償することができる。これにより凸部の基端部で高い濃度の一導電型不純物を形成することに伴うトランジスタの閾値電圧が高くなることを抑えることができる。
【０１９０】
第３の発明および第４の発明によれば、第２の絶縁膜を介してフローティングゲートが凸部の側面ならびにソース・ドレイン領域と対向して形成する第２の静電容量を、第１の絶縁膜を介してコントロールゲートが凸部の頂面と対向して形成する第１の静電容量より大きくし、また、フローティングゲートは、第２の絶縁膜を介して凸部の側面ならびにソース・ドレイン領域と対向して形成した第２の静電容量と、第３の絶縁膜を介してコントロールゲートと対向して形成した第３の静電容量とによって容量結合しており、第２の静電容量は大きく形成されているから、上記のごとく、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【０１９１】
これにより各側面は、フローティングゲートと対向するから、頂面を流れているキャリアの進行方向にフローティングゲートが位置することになる。よって、書き込みの際、キャリアがフローティングゲートに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。従って、本発明では、従来よりも書込電圧を低くすることができる。
【０１９２】
一方、読出しに際しては、コントロールゲートに読出し電圧を印加するとともに、一対のソース・ドレイン領域間に所定電位差を生ぜしめる。
【０１９３】
フローティングゲートは、大きな静電容量を有する第２の絶縁膜を介してソース・ドレイン領域と容量結合される。そこで、読出電圧が正電位である場合について説明する。フローティングゲートが、一対のソース・ドレイン領域のうちの高電位側にあると、ソース・ドレイン領域との容量結合によってもフローティングゲートの電位が正電位側に引き付けられる。よって、当該フローティングゲートにキャリアとしてたとえば電子が注入されていない場合はソース・ドレイン電圧によって、フローティングゲート近傍のチャネル電流は大きくなり、一方、電子が注入されている場合でも、当該電子によるフローティングゲートの低電位化が抑えられ、フローティングゲート近傍のチャネルは比較的大きくなる。よって、これらの場合、ドレインId1は所望に大となる。
【０１９４】
一方、ソース・ドレイン間の電位差を反転させると、上記したフローティングゲートは、低電位側のソース・ドレイン領域と対向することになる。一方、当該フローティングゲートは、同時に比較的小さな静電容量を有する第３の絶縁膜によってコントロールゲートにも容量結合されている。したがって、当該フローティングゲートに電子が注入されていない場合には、フローティングゲートが第３の絶縁膜を介してゲート電圧(Vg)によってわずかに正電位に引き上げられ、あるいはこの電位がない場合でも、凸部の側面に設けられた反対導電型領域の存在によって、フローティングゲート近傍のチャネルは確保され、ドレインId2は所望の大きさとなる。他方、当該フローティングゲートに電子が注入されている場合には、当該フローティングゲートは、上述の状態から、注入電子による電位降下によって電位が引き下げられ、これによって、フローティングゲート近傍のチャネル抵抗が大きくなるから、この場合のドレイン電流Id2は所望に小となる。よって、本発明では、ドレイン電流Id1、およびフローティングゲートに電子が注入された状態におけるId2の差（電流ウインドウ）が所望に広がる。
【０１９５】
これに加え、本発明ではフローティングゲートが２つ設けられ、各フローティングゲートに電子が独立に存在するから、トランジスタを微細化する場合でも、どちらのフローティングゲートに電子が存在するかが明確であり、従来例の如くどちらのビットに電子が局在するか不明瞭になることが無い。
【０１９６】
さらにまた、トランジスタが非選択状態の場合、このトランジスタに繋がる他のトランジスタを選択するために、ソース・ドレイン領域に種々の電位を与えても、フローティングゲートは、当該ソース・ドレイン領域との対向容量により、このソース・ドレイン領域の電位側に引き付けられる。
【０１９７】
よって、フローティングゲートとソース・ドレイン領域との間の電位差が小さくなるから、それらの間の第２の絶縁膜に高電界が印加されることが無い。従って、第２の絶縁膜にトンネル電流が流れ難くなり、第２の絶縁膜が劣化することが防がれる。
【０１９８】
その上、上記のように電位差が小さくなることから、ソース・ドレイン領域と基板とのpn接合で高電界によりホットホールが発生することが抑えられるので、ホットホールにより第２の絶縁膜が劣化するのも防がれる。換言するなら、本発明ではバンド間トンネル耐性が向上する。
【０１９９】
第５の発明によれば、第３の絶縁膜を介して各フローティングゲートと対向するコントロールゲート、および第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートは、電気的に一体に形成されているから、コントロールゲートを一体化して容易に製造できる。
【０２００】
第６の発明によれば、第３の絶縁膜を介して各フローティングゲートと対向するコントロールゲート、および第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートは、各々電気的に独立して制御可能としたので、これらのコントロールゲートには、書込み、読出しおよび消去の各工程において、各々最適なゲート電圧を選択して印加することができ、さらに制御性を増すことができる。
【０２０１】
第８の発明および第９の発明によれば、フローティングゲートの一部は、一導電型半導体基板の凸部の頂面より上方に突出しており、およびフローティングゲートの形状は、一導電型半導体基板の凸部の頂面を覆わないものであるため、書込み時に凸部の頂面近傍を走行するキャリアを効率よくフローティングゲートに注入して捕獲することができる。また、コントロールゲートにより制御される凸部の頂面近傍のチャネル領域の制御性を良化することができる。
【０２０２】
第10の発明および第11の発明によれば、トランジスタをコラム方向およびロウ方向に複数配列してなる半導体メモリ、およびコラム方向に隣接するセルトランジスタのソース・ドレイン領域が共通であり、ロウ方向に隣接するセルトランジスタ同士がコントロールゲートを共有し、かつセルトランジスタ間のソース・ドレイン領域を共有する半導体メモリとしたため、上記のトランジスタを集積化した半導体メモリを構成することができる。
【０２０３】
第12の発明によれば、複数個のトランジスタは、ソース・ドレイン領域を結ぶ方向に配置され、隣接する複数個のトランジスタのうちの一方のフローティングゲートと、他方のフローティングゲートとの間に、コントロールゲートとソース・ドレイン領域との間を電気的に分離する第４の絶縁膜を設けたため、それらの間に流れるリーク電流が低減される。
【０２０４】
第14の発明によれば、凸部に不純物が注入されることがないようにして、凸部をマスクとして用いたセルフアライメントプロセスにより、溝の底部に反対導電型の不純物を注入し、底部にソース・ドレイン領域を形成する工程を有するため、トランジスタを用意に製造できる。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体メモリの切り欠き斜視図である。
【図２】本発明の実施例に係る半導体メモリが備えるセルトランジスタの拡大断面図である。
【図３】本発明の実施例に係る半導体メモリが備えるセルトランジスタの等価回路を模式的に表した図である。
【図４】本発明の実施例に係る半導体メモリが備えるセルトランジスタへの書込動作について示す断面図である。
【図５】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、凸部の頂面に高抵抗領域を設けた場合の断面図である。
【図６】本発明の実施例に係る半導体メモリが備えるセルトランジスタが達成し得る４状態を示す断面図である。
【図７】本発明の実施例に係る半導体メモリが備えるセルトランジスタの読出動作について示す断面図である。
【図８】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、“(0、1)”状態を読み出す場合の断面図である。
【図９】フローティングゲートに注入された電子の消去方法の一例を示す断面図である。
【図１０】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、フローティングゲートに注入された電子の消去方法を示す断面図である。
【図１１】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、凸部の基端部のボロン濃度を高くした場合の断面図である。
【図１２】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、トンネル絶縁膜に繋がる厚膜の選択酸化膜を設けた場合の断面図である。
【図１３】本発明の実施例に係る半導体メモリ全体の回路構成図である。
【図１４】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その１）である。
【図１５】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その２）である。
【図１６】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その３）である。
【図１７】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その４）である。
【図１８】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その５）である。
【図１９】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その６）である。
【図２０】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その７）である。
【図２１】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その８）である。
【図２２】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その９）である。
【図２３】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その10）である。
【図２４】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その11）である。
【図２５】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その12）である。
【図２６】本発明の実施例に係る半導体メモリの製造方法において、ｐウエルの表面からの深さと、その深さでのボロン濃度との関係を示すグラフである。
【図２７】図27(a)は、本発明の実施例において、イオン注入前の断面図であり、図27(b)は、マスク膜の長穴を通じてイオン注入を行った後の断面図である。
【図２８】本発明の実施例において、ソース・ドレイン領域を凸部から後退させた場合の断面図である。
【図２９】従来例に係る多値セルトランジスタの断面図である。
【図３０】従来例に係る多値セルトランジスタへの書込動作を示すための断面図である。
【図３１】従来例に係る多値セルトランジスタが達成し得る４状態の断面図である。
【図３２】従来例に係る多値セルトランジスタがバンド間トンネル耐性に乏しいことを説明するための断面図である。
【符号の説明】
１、TC  セルトランジスタ
２、12  ｐ型シリコン基板
３、８、BL1〜BL4  ソース・ドレイン領域
４、６、26、29  シリコン酸化膜
５、25、27、30  シリコン窒化膜
７、CG  コントロールゲート
12a  ｐ型エピタキシャル層
12b  p＋基板
13  ｐウエル
13a  凸部
13b  凸部の側面
13c  凸部の頂面
13d  反転層
13e  高抵抗領域
15a  トンネル絶縁膜
15b  インターポリ絶縁膜
15c  ゲート絶縁膜
17  ｎ型領域
18  シリコン熱酸化膜
20、24、35、39、45  フォトレジスト
21  ｎウエル
23  ｐウエル
28  トレンチ
30a  長穴
31  犠牲シリコン酸化膜
32  リセス
33  n＋領域
34  選択酸化膜
36  WSi膜
37  ポリシリコン膜
38  キャップ膜
40  素子分離領域
41  ゲート電極
42  コラムデコーダ
43  ロウデコーダ
44  メモリセルアレイ
FG1、FG2  フローティングゲート
WL1〜WL4  ワード線
【図１】
0004191975.tif 000003
【図２】
0004191975.tif 000004
【図３】
0004191975.tif 000005
【図４】
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【図５】
0004191975.tif 000007
【図６】
0004191975.tif 000008
【図７】
0004191975.tif 000009
【図８】
0004191975.tif 000010
【図９】
0004191975.tif 000011
【図１０】
0004191975.tif 000012
【図１１】
0004191975.tif 000013
【図１２】
0004191975.tif 000014
【図１３】
0004191975.tif 000015
【図１４】
0004191975.tif 000016
【図１５】
0004191975.tif 000017
【図１６】
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【図１７】
0004191975.tif 000019
【図１８】
0004191975.tif 000020
【図１９】
0004191975.tif 000021
【図２０】
0004191975.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0004191975.tif 000032
【図３１】
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【図３２】
0004191975.tif 000034