(57)【特許請求の範囲】
【請求項１】
AlGaNまたはAlInGaNからなるp型半導体層とn型半導体層とが積層されたpnp構造またはnpn構造を構成する積層構造と、
前記積層構造の最上層と最下層とにそれぞれ形成された電極とを備える
ことを特徴とするGaN系III−V族窒化物半導体二端子素子。
【請求項２】
前記p型半導体層と前記n型半導体層との間にアンドープ（i型）のGaN系III−V族窒化物半導体層を更に備えることを特徴とする請求項1記載のGaN系III−V族窒化物半導体二端子素子。
【請求項３】
前記最上層または前記最下層と前記電極の間に、それぞれ前記最上層または前記最下層よりもバンドギャップの小さく、前記最上層または前記最下層と同じ伝導型のGaN系III−V族窒化物半導体からなるコンタクト層を更に備えることを特徴とする請求項1または2のいずれかに記載のGaN系III−V族窒化物半導体二端子素子。
【請求項４】
AlGaNまたはAlInGaNからなるi型半導体層とn型半導体層とが積層されたini構造、またはi型半導体層とp型半導体層が積層されたipi構造を構成する積層構造と、
前記積層構造の最上層と最下層とにそれぞれ形成された電極とを備えることを特徴とするGaN系III−V族窒化物半導体二端子素子。
【請求項５】
前記pnp構造のn型半導体層、または前記npn構造のp型半導体層に制御電極を更に備えることを特徴とする請求項1乃至3のいずれか1項記載のGaN系III−V族窒化物半導体二端子素子。
【請求項６】
前記ini構造のn型半導体層、または前記ipi構造のp型半導体層に制御電極を更に備えることを特徴とする請求項4に記載のGaN系III−V族窒化物半導体二端子素子。
【請求項７】
前記電極は金属シリサイド合金からなることを特徴とする請求項1乃至請求項6のいずれか1項記載のGaN系III−V族窒化物半導体二端子素子。
【請求項８】
前記金属シリサイド合金の金属がTa、Al、Ti、Cu、Pt、Pb、Ag、Ni、W、Mo、Cr、In、SnまたはMnのうちいずれかからなることを特徴とする請求項7記載のGaN系III−V族窒化物半導体二端子素子。
【請求項９】
請求項1乃至請求項8に記載のGaN系III−V族窒化物半導体二端子素子を所定の回路に並列に接続し、バリスタとして使用することを特徴とするGaN系III−V族窒化物半導体二端子素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は非直線的な電圧−電流特性を持つＧａＮ系III−Ｖ族窒化物半導体二端子素子に関するものである。より詳しくは、ＧａＮ系III−Ｖ族窒化物半導体二端子素子であって、バリスタが示す電圧−電流特性を持つものである。
【０００２】
【従来の技術】
非直線的な電圧−電流特性を示す半導体二端子素子の一つとして、バリスタが知られている。バリスタが示す電圧−電流特性を図６に示す。図６のように、端子間に電圧を正負の電圧を加えても、ある所定の正または負の電圧までは、電流がほとんど流れない。ところが、Ｖb+、Ｖb-に至ると急に電流が流れるようになり、一旦電流が立ち上がると端子間の抵抗はきわめて低くなる。
【０００３】
以上のように、バリスタは端子間に加わる電圧が低い間は高抵抗を示すので、これを回路に並列に接続しても回路の動作にはほとんど影響を与えない。ところが、端子間に異常高電圧が加わった場合は低い抵抗を示すため、異常電流がバリスタ側に流れるため、接続された回路を保護することが可能である。バリスタのこのような性質を利用して、送電線や通信回路の避雷器、電子機器の衝撃電圧の吸収器、整流素子やサイリスタの過電圧保護、リレー接点の保護などにバリスタが用いられる。
【０００４】
バリスタ素子を半導体で構成する場合は、図７のように、ｎ型Ｓｉ基板１５の両面からｐ型不純物を拡散してｐ型半導体層１６、１７を形成しｐｎｐ接合（ｐｎ接合１８、１９からなる）を構成し、さらにｐ型半導体層１６、１７面に電極２０、２１を形成したものである。
この素子は図６の挿入図のように等価的に２つのダイオードを逆向きに接続した素子と見ることができ、図６に示すような電圧−電流特性を示す。なお、Ｓｉ半導体以外にもＧｅ、ＧａＡｓを使用したバリスタもある。
【０００５】
半導体をベースにしたバリスタ以外に、図８のようにＳｉＣをベースにした焼結体からなるバリスタもある。ＳｉＣバリスタはカーボランダム（ＳｉＣ）の微粉末に粘土などのセラミック結合材および炭素、金属酸化物を加え、１３００℃程度の高温で焼結したものである。作製されたバリスタのＳｉＣ微粉末の一つ一つはダイオードを逆向きに接続したものと等価となり、焼結体全体として図６のような電圧−電流特性を示す。
【０００６】
【非特許文献１】
石田哲郎著、『半導体素子』、コロナ社、昭和５３年、ｐ２３２
【０００７】
【発明が解決しようとする課題】
図６において、Ｖb+、Ｖb-を超えると急激に電流が流れるのは主として、図６の等価回路中に記載された２つのダイオードのうち一つのダイオードがブレークダウンすることによるものである。Ｓｉ、ＧａＡｓ、Ｇｅをベースとした半導体ではバンドギャップが０．５〜１．５ｅＶと小さいため、ブレークダウンが起こる電圧が低く、高いＶb+、Ｖb-値を持つバリスタを作製することは困難であった。
【０００８】
また、ＳｉＣ等の焼結体を用いてバリスタを作製した場合であっても、Ｓｉ、ＧａＡｓ、Ｇｅベースの半導体を用いたバリスタよりもＶb+、Ｖb-値を高くすることができるが、２００Ｖ程度が限界である。
【０００９】
本発明は、上記従来技術の欠点に鑑みてなされたものであって、高いＶb+、Ｖb-値を持つバリスタを実現することを目的とする。
【００１６】
本発明の第一は請求項1記載のように、AlGaNまたはAlInGaNからなるp型半導体層とn型半導体層とが積層されたpnp構造またはnpn構造を構成する積層構造と、前記積層構造の最上層と最下層とにそれぞれ形成された電極とを備える
ことを特徴とする。
【００１７】
本発明の第一では、２つのｐｎ接合により半導体二端子素子を構成しており、このpn接合はAlGaNまたはAlInGaNからなるp型半導体素子とn型半導体素子により形成される。そのため、Vｂ＋、Vｂ−を上げることができる。
【００１８】
本発明の第二は請求項4記載のように、AlGaNまたはAlInGaNからなるi型半導体層とn型半導体層とが積層されたini構造、またはi型半導体層とp型半導体層が積層されたipi構造を構成する積層構造と、前記積層構造の最上層と最下層とにそれぞれ形成された電極とを備えることを特徴とする。
【００１９】
本発明の第二では、AlGaNまたはAlInGaNからなるi型半導体層とn型半導体層とが積層されたini構造、またはi型半導体層とp型半導体層が積層されたipi構造を構成しており、絶縁性の高いアンドープ型半導体層でp型半導体層またはｎ型半導体層を挟んでいるため、Vｂ＋、Vｂ−を更に上げることができる。
【００２０】
本発明の第五は請求項６記載のように、前記ｐｎ接合を構成するｐ型ＧａＮ系III−Ｖ族窒化物半導体層とｎ型ＧａＮ系III−Ｖ族窒化物半導体層の間にアンドープのＧａＮ系III−Ｖ族窒化物半導体層が挟まれていることを特徴とする。
【００２１】
本発明の第五では、ｐ型半導体層とｎ型半導体層の間にアンドープのＧａＮ系III−Ｖ族窒化物半導体層が挟まれている。そのため、ｐ型半導体層の不純物とｎ型半導体層の不純物が拡散しあうことがない。そのため、拡散がＶb+、Ｖb-へ与える影響は少ない。
【００２２】
本発明の第六は請求項７記載のように、前記半導体二端子素子は、２つのｉｎ接合またはｉｐ接合を構成するＧａＮ系III−Ｖ族窒化物半導体層の積層構造により構成されたことを特徴とする。
【００２３】
本発明の第六では、２つのｉｎ接合またはｉｐ接合を構成するＧａＮ系III−Ｖ族窒化物半導体層の積層構造により半導体二端子素子を構成したため、ｐｎ接合により半導体二端子素子を構成した場合と比較してＶb+、Ｖb-を大きくすることができる。
【００２４】
本発明の第七は請求項８記載のように、前記ｉｎ接合、ｉｐ接合、ｐｎ接合を構成するそれぞれのＧａＮ系III−Ｖ族窒化物半導体層のバンドギャップが互いに異なることを特徴とする。
【００２５】
本発明の第七によればｉｎ接合、ｉｐ接合、ｐｎ接合を構成するそれぞれの半導体層のバンドギャップが互いに異なるため、Ｖb+、Ｖb-をそれぞれ異なる値に設定することができる。
【００２６】
本発明の第八は請求項９記載のように、電極に接続するＧａＮ系III−Ｖ族窒化物半導体層の間に前記ＧａＮ系III−Ｖ族窒化物半導体層よりもバンドギャップの小さいＧａＮ系III−Ｖ族窒化物半導体層が挟まれたことを特徴とする。
【００２７】
本発明の第八によれば、電極に接続するＧａＮ系III−Ｖ族窒化物半導体層の間に前記ＧａＮ系III−Ｖ族窒化物半導体層よりもバンドギャップの小さいＧａＮ系III−Ｖ族窒化物半導体層が挟まれているため、電極のコンタクト抵抗を小さくすることができる。そのため、電流立ち上がり後の抵抗を小さくすることができる。
【００２８】
本発明の第九は請求項１０記載のように、前記電極は金属シリサイド合金からなることを特徴とする。
【００２９】
本発明の第九では、電極として金属シリサイド合金を用いているため、コンタクト抵抗を小さくすることが可能である。
【００３０】
【発明の実施の形態】
以下に図面を参照して、本発明にかかるＧａＮ系III−Ｖ族窒化物半導体二端子素子の好適な実施の形態について説明する。図面の記載において、同一または類似部分には同一あるいは類似な符号、名称を付している。また、図面は模式的なものであり、現実のものとは異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００３１】
まず、実施の形態にかかるＧａＮ系III−Ｖ族窒化物半導体二端子素子の積層構造について図２を用いて説明する。
図２のようにサファイア基板７の上に、ＧａＮから成るバッファ層１、ｐ−ＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるｐ型半導体層２、ｎ−ＡｌyＧａ1-yＮ（０≦ｙ≦１）（０≦ｙ≦１）からなるｎ型半導体層４、ｐ−ＡｌzＧａ1-zＮ（０≦ｚ≦１）からなるｐ型半導体層６が形成されている。この構造によりｐｎ接合３、５が２箇所形成される。そしてｐ型半導体層２に接続する電極８及び、ｐ型半導体層６に接続する電極９が形成されている。
【００３２】
上述したＧａＮ系III−Ｖ族窒化物半導体二端子素子の製造方法は以下の通りであり、ガスソース分子線エピタキシャル成長法（ＧＳＭＢＥ法）を用いている。
すなわち、図１に示すように、サファイア基板７の上に、Ｎ源としてジメチルヒドラジン（５×１０-5Torr）、Ｇａ源として金属Ｇａ（５×１０-7Torr）を用い、成長温度６４０℃で厚み５０ｎｍのＧａＮバッファ層１を成膜した。更にその上に、Ｎ源としてアンモニア（５×１０-6Torr）、Ｇａ源として金属Ｇａ（５×１０-7Torr）Ａｌ源としてＡｌ（１×１０-7Torr）およびｐ型ドーパントである金属Ｍｇ（５×１０-9Torr）を加え、成長温度８５０℃で厚み２μｍのｐ−ＡｌxＧａ1-xＮからなるｐ型半導体層２（ドーピング濃度５×１０18ｃｍ-3）を成膜した。
【００３３】
そして、上記したＮ源とＧａ源に、Ａｌ（１×１０-7Torr）とｎ型ドーパントである金属Ｓｉ（５×１０-9Torr）を用い、成長温度８５０℃で厚み２μｍのｎ−ＡｌyＧａ1-yＮからなるｎ型半導体層４（ドーピング濃度５×１０18ｃｍ-3）を成膜した。
【００３４】
ついで、上記したＮ源とＧａ源に、Ａｌ（１×１０-7Torr）とｐ型ドーパント
である金属Ｍｇ（５×１０-9Torr）を加え、成長温度８５０℃でＧＳＭＢＥの成長を行い、厚み  μｍのｐ−ＡｌzＧａ1-zＮからなるｐ型半導体層６（ドーピング濃度５×１０18ｃｍ-3）を成膜する。これによりｐｎ接合３、５が２箇所形成され図１の積層構造が完成する。
【００３５】
図１の層構造は、図２に示すように電極８、９を形成するプロセスを経て、ＧａＮ系III−Ｖ族窒化物半導体二端子素子が完成する。すなわち、ｐ−ＡｌzＧａ1-zＮ（ｐ型半導体層６）の表面にプラズマＣＶＤ法でＳｉＯ2膜を成膜したのち、フォトレジストでパターニングし、このＳｉＯ2膜をマスクとして湿式エッチングを行って積層構造の一部をｐ−ＡｌxＧａ1-xＮ層（ｐ型半導体層２）の面が露出するまでエッチング除去して、ｐ−ＡｌxＧａ1-xＮ層（ｐ型半導体層２）の一部表面を表出させた。
【００３６】
次にＳｉＯ2膜を除去したのち、全面に再度ＳｉＯ2膜を成膜し、そこに電極開口部を形成し、ｐ−ＡｌzＧａ1-zＮ層（ｐ型半導体層６）の上にＴｉ／Ｐｔを蒸着して電極９を形成し、更にｐ−ＡｌxＧａ1-xＮ（ｐ型半導体層２）の上にＴｉ／Ｐｔを蒸着して電極８を形成して、図２で示したＧａＮ系III−Ｖ族窒化物半導体二端子素子が完成する。
【００３７】
図１のＧａＮ系III−Ｖ族窒化物半導体二端子素子をバリスタとして用いた場合は以下のような特性が得られた。このときｘ＝０．２、ｙ＝０．５、ｚ＝０．２である。
すなわち、ｐｎ接合３、５の面積が５００×５００μｍ-2の場合、Ｖb+、Ｖb-はそれぞれ、３００Ｖ、−３００Ｖを示した。これは、同一の接合の面積を有するＳｉ、ＧａＡｓ、ＧｅのバリスタのＶb+、Ｖb-がそれぞれ、１０Ｖ、−１０Ｖであるのに比較して３０倍の値である。
【００３８】
さらに、Ｓｉ、ＧａＡｓ、Ｇｅ系のバリスタが正常に動作可能な温度の上限が１５０℃であるのに対し、上述したバリスタは６００℃の高温下においても正常に動作することが判明した。
【００３９】
上述したバリスタのｘ、ｙ、ｚの値はそれぞれ０．２、０．５、０．２であったが、これに限定されるものではない。特に、ｘ、ｙ、ｚの値を変化させた場合はＶb+、Ｖb-の値を自在に変化させることができる。そのため、用途に合わせたバリスタを作製することが可能である。また、本実施の形態ではｐｎｐ構造のバリスタであるが、ｎｐｎ構造のバリスタも勿論可能である。
【００４０】
また、ｐ−ＡｌＧａＮ層（ｐ型半導体層２、６）、ｎ−ＡｌyＧａ1-yＮ層（ｎ型半導体層４）のドーピング濃度は５×１０18ｃｍ-3であったが、これに限定されるものではなく、１×１０17ｃｍ-3〜１×１０19ｃｍ-3の範囲で変化させることができる。Ｓｉ系の半導体からなるバリスタでは、電流立ち上がり時の抵抗を小さくするために高濃度ドーピングを行うと、Ｖb+、Ｖb-の値が著しく小さくなるという問題があった。しかし、本発明に係るＧａＮ系III−Ｖ族窒化物半導体からなるバリスタでは、高濃度ドーピングにおいても、Ｖb+、Ｖb-を下げることなく、電流立ち上がり時の抵抗を小さくすることができる。
【００４１】
本実施形態では電極８、９の材料にＴｉ／Ｐｔを用いていたが、これらに代えて金属シリサイド合金を用いると、電極抵抗を大幅に下げることができる。金属シリサイド合金の金属材料として、Ｔａ、Ａｌ、Ｔｉ、Ｃｕ、Ｐｔ、Ｐｄ、Ａｇ、Ｎｉ、Ｗ、Ｍｏ、Ｃｒ、Ｉｎ、Ｓｎ、Ｍｎがあげられる。そのため電流立ち上がり時の抵抗を小さくすることができる。
【００４２】
本実形態では、電極８、９をｐ型半導体層２、６の表面に直接形成していたが、図３のように電極８、９とｐ型半導体層２、６の間にｐ型コンタクト層１０、１１を形成してもよい。
【００４３】
特に、コンタクト層１０、１１のバンドギャップをｐ型半導体層２、６のバンドギャップよりも小さくすることで、電極／コンタクト層のコンタクト抵抗を低減させることができる。特に、前述の金属シリサイド合金の電極と組み合わせることでその効果を一層あげることができる。図３では、コンタクト層１０、１１としてＩｎＧａＮを用いている。ここで、コンタクト層の厚さは５０〜５００ｎｍ、ドーピング濃度は１×１０19〜５×１０20ｃｍ-3が適当である。
【００４４】
さらに図３のように、ｎ型半導体層４とｐ型半導体層２及びｐ型半導体層６の間にアンドープ層１２、を挿入することも可能である。ｎ型半導体層４とｐ型半導体層２、６を直接接合した場合は、２つの層の不純物が相互に拡散するため、Ｖb+、Ｖb-が若干低下する場合もあるが、アンドープ層１２を挿入することにより、相互拡散を防ぐことができる。
【００４５】
さらに、以上の例は、２つのｐｎ接合３、５からなっていたが、ｐｎ接合は３つ以上存在してもよい。これにより、Ｖb+、Ｖb-をさらに上げることも可能である。
【００４６】
本実施形態では、ｐｎｐ構造、ｎｐｎ構造のバリスタであったが、図４のようにｉｐ接合を２箇所もつｉｐｉ構造バリスタ、若しくは、ｉｎ接合を２箇所もつｉｎｉ構造バリスタを作製することも可能である。これによれば、絶縁性の高いアンドープ型半導体層１２で導電性を示すｐ型半導体層６又はｎ型半導体層を挟んでいるため、Ｖb+、Ｖb-値を一層高くすることができる。
【００４７】
以上の例では、作製したバリスタのＶb+、Ｖb-の制御はできないが、図５のように、電極８、９が接続するｐ型半導体層２，６の中間のｎ型半導体層４から電極１４を引き出すことにより、Ｖb+、Ｖb-の制御も可能である。
【００４８】
また、本実施形態では、基板上に積層構造が形成されていたが、基板を除去してもよい。基板の除去は、表面電極を形成後、基板の裏面からレーザを照射することにより行う。基板を除去することにより放熱性が改善するため、大容量のバリスタとして用いる場合には性能が向上する。
【００４９】
本実施形態では、基板７としてサファイア基板を用いていたが、サファイア基板に代えてＳｉ、ＳｉＣ、ＧａＡｓ、ＧａＰを用いることも可能である。これらの基板はサファイア基板よりも価格が安いため、コスト上有利である。
【００５０】
本実施形態では、ｐ型半導体層、ｎ型半導体層、アンドープ半導体層の半導体材料としてＡｌＧａＮを用いていたが、これらに限定されることはなく、すべてのＧａＮ系III−Ｖ族窒化物半導体を用いることができる。このことは、コンタクト層１０、１１についても、ｐ型半導体層６、ｎ型半導体層４よりもバンドギャップが小さいという条件を満たす限り、同様である。例えば、ＡｌＩｎＧａＮ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ、ＡｌＩｎＧａＮＡｓＰなどを挙げることができる。
【００５１】
【発明の効果】
以上説明したように、本発明によれば高温特性が優れ、Ｖb+、Ｖb-値の高いバリスタを作製することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の作製に用いられた半導体の積層構造を示したものである
【図２】本発明の実施の形態の積層構造を示したものである。
【図３】本発明の他の実施の形態を示したものである。
【図４】本発明の更なる他の実施の形態を示したものである。
【図５】本発明の更なる他の実施の形態を示したものである。
【図６】バリスタの電圧−電流特性を示したものである。
【図７】従来のバリスタの構造を示したものである。
【図８】従来のバリスタの他の構造を示したものである。
【符号の説明】
１  バッファ層
２  ｐ型半導体層
３  ｐｎ接合
４  ｎ型半導体層
５  ｐｎ接合
６  ｐ型半導体層
７  基板
８  電極
９  電極
１０  コンタクト層
１１  コンタクト層
１２  アンドープ半導体層
１３  電極
１４  電極
１５  Ｓｉ基板
１６  ｐ型半導体層
１７  ｐ型半導体層
１８  ｐｎ接合
１９  ｐｎ接合
２０  電極
２１  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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