(57)【特許請求の範囲】
【請求項１】
アナログ信号をディジタル信号に変換するＡ／Ｄ変換装置であって、
前記アナログ信号を入力するアナログ信号入力部と、
前記アナログ信号を所定の時間間隔毎に演算処理し、展開信号を出力する信号展開部と、
前記展開信号を、前記所定の時間間隔より長い積分期間に渡り積分処理し、積分値を出力する積分器と、
前記積分値に基づいて、前記所定の時間間隔における前記アナログ信号の電圧値を算出してディジタル値として出力するディジタル信号処理部と
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項２】
複数の前記信号展開部と、複数の前記信号展開部の各々に対応する複数の前記積分器を更に備え、前記ディジタル信号処理部は、複数の前記積分器から出力される複数の前記積分値に基づいて、前記所定の時間間隔における前記ディジタル値を出力することを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記積分期間は、前記所定の時間間隔のほぼ整数倍であることを特徴とする請求項１又は２に記載のＡ／Ｄ変換装置。
【請求項４】
前記演算処理において前記アナログ信号に乗じる係数を、前記所定の時間間隔毎に供給する展開係数供給部を更に備えることを特徴とする請求項１から３のいずれかに記載のＡ／Ｄ変換装置。
【請求項５】
前記展開係数供給部は、前記積分期間に前記所定の時間間隔で順次に供給する前記係数の係数列を、前記積分期間毎に繰り返して供給し、
前記信号展開部は、前記係数列に基づいて前記所定の時間間隔で前記アナログ信号を前記演算処理することを特徴とする請求項４に記載のＡ／Ｄ変換装置。
【請求項６】
前記展開係数供給部は、それぞれ異なる前記係数列を複数の前記信号展開部に供給し、複数の前記信号展開部は、それぞれ異なる前記係数列に基づいて前記所定の時間間隔で前記アナログ信号を前記演算処理することを特徴とする請求項５に記載のＡ／Ｄ変換装置。
【請求項７】
前記信号展開部は、前記係数がＨｉ（論理値１）のときに前記アナログ信号に対して−１を乗じる演算をし、前記係数がＬｏｗ（論理値０）のときに前記アナログ信号に対して１を乗じる演算をすることを特徴とする請求項１から６のいずれかに記載のＡ／Ｄ変換装置。
【請求項８】
前記ディジタル信号処理部は、
アナログ値である前記積分値をディジタル値にするＡ／Ｄ変換器と、
前記ディジタル値と前記係数に基づいて、前記所定の時間間隔における前記アナログ信号の電圧値を算出する電圧値算出部を有することを特徴とする請求項１から７のいずれかに記載のＡ／Ｄ変換装置。
【請求項９】
前記展開係数供給部が、前記係数列を保持する記憶部を有することを特徴とする請求項５から８のいずれかに記載のＡ／Ｄ変換装置。
【請求項１０】
前記ディジタル信号処理部は、前記係数に基づいて電圧値を算出する際に用いる電圧値算出係数を供給する電圧値算出係数供給部を更に有することを特徴とする請求項４から９のいずれかに記載のＡ／Ｄ変換装置。
【請求項１１】
前記電圧値算出係数は、それぞれ異なる前記係数列を配列することで得られる行列の逆行列であることを特徴とする請求項１０に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換装置に関し、特に、複数のＡ／Ｄ変換器を備えることで１つのＡ／Ｄ変換器のサンプリングレートより高いサンプリングレートで被測定信号のサンプル値を算出できるＡ／Ｄ変換装置に関する。
【０００２】
【従来の技術】
図１は、インターリーブ方式のＡ／Ｄ変換装置を示す。このＡ／Ｄ変換装置は、アナログ信号入力部１０、Ａ／Ｄ変換器１２ａ及び１２ｂ、マルチプレクサ１４、記憶装置１６、サンプリングクロック発生器３２、及び基準クロック発生器３０を備える。
【０００３】
アナログ信号５０は、アナログ信号入力部１０に入力される。基準クロック発生器３０は、基準クロック信号５６をサンプリングクロック発生器３２へ供給する。サンプリングクロック発生器３２は、基準クロック信号５６に基づいて、Ａ／Ｄ変換器１２ａ及び１２ｂを交互に動作させるサンプリングクロック５８ａ及び５８ｂを、Ａ／Ｄ変換器１２ａ及び１２ｂの各々に供給する。
【０００４】
Ａ／Ｄ変換器１２ａ及び１２ｂは、サンプリングクロック５８ａ及び５８ｂに基づいて交互に動作し、アナログ信号５０の電圧値をディジタル化して出力する。マルチプレクサ１４は、Ａ／Ｄ変換器１２ａ及び１２ｂから出力される電圧値を順次並び替え、記憶装置１６に出力する。記憶装置１６は、マルチプレクサ１４から順次出力されるデジタル化された電圧値を記憶する。
【０００５】
【発明が解決しようとする課題】
インターリーブ方式を利用したＡ／Ｄ変換装置において、サンプリングレートを高めるには、各々のＡ／Ｄ変換器を動作させるタイミングを早める必要がある。しかし、各々のＡ／Ｄ変換器に生じる動作タイミングは、所望の動作タイミングに対してずれる場合があり、サンプリングレートが高まるほど、このずれが測定精度に大きな影響を及ぼす。
図２（ａ）に示されるようなアナログ信号を、従来のＡ／Ｄ変換装置を用いてサンプリングするとＡ／Ｄ変換器の動作タイミングのずれによりＤ１からＤ１０を正確に測定できないことがある。
図２（ｂ）に示されるようなインパルス波を、従来のＡ／Ｄ変換装置を用いてサンプリングすると量子化誤差の測定精度に及ぼす影響は、サンプリング数に比例して増加することがある。
【０００６】
そこで本発明は、上記の課題の少なくとも１つの解決に寄与することのできるＡ／Ｄ変換装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００７】
【課題を解決するための手段】
本発明は、アナログ信号を入力するアナログ信号入力部と、前記アナログ信号を所定の時間間隔毎に演算処理し、展開信号を出力する信号展開部と、前記展開信号を、前記所定の時間間隔より長い積分期間に渡り積分処理し、積分値を出力する積分器と、前記積分値に基づいて、前記所定の時間間隔における前記アナログ信号の電圧値を算出してディジタル値として出力するディジタル信号処理部とを備えることを特徴とするＡ／Ｄ変換装置を提供する。
【０００８】
本発明の１つの態様においては、複数の前記信号展開部と、複数の前記信号展開部の各々に対応する複数の前記積分器を更に備え、前記ディジタル信号処理部は、複数の前記積分器から出力される複数の前記積分値に基づいて、前記所定の時間間隔における前記ディジタル値を出力してもよい
【０００９】
本発明の別の態様においては、前記積分期間は、前記所定の時間間隔のほぼ整数倍であってもよい。
【００１０】
本発明の更に別の態様においては、前記演算処理において前記アナログ信号に乗じる係数を、前記所定の時間間隔毎に供給する展開係数供給部を更に備えてもよい。
【００１１】
本発明の更に別の態様においては、前記展開係数供給部は、前記積分期間に前記所定の時間間隔で順次に供給する前記係数の係数列を、前記積分期間毎に繰り返して供給し、前記信号展開部は、前記係数列に基づいて前記所定の時間間隔で前記アナログ信号を前記演算処理してもよい。
【００１２】
本発明の更に別の態様においては、前記展開係数供給部は、それぞれ異なる前記係数列を複数の前記信号展開部に供給し、複数の前記信号展開部は、それぞれ異なる前記係数列に基づいて前記所定の時間間隔で前記アナログ信号を前記演算処理してもよい。
【００１３】
本発明の更に別の態様においては、前記信号展開部は、前記係数がＨｉ（論理値１）のときに前記アナログ信号に対して−１を乗じる演算をし、前記係数がＬｏｗ（論理値０）のときに前記アナログ信号に対して１を乗じる演算をしてもよい。
【００１４】
本発明の更に別の態様においては、前記ディジタル信号処理部は、アナログ値である前記積分値をディジタル値にするＡ／Ｄ変換器と、前記ディジタル値と前記係数に基づいて、前記所定の時間間隔における前記アナログ信号の電圧値を算出する電圧値算出部を有してもよい。
【００１５】
本発明の更に別の態様においては、前記展開係数供給部が、前記係数列を保持する記憶部を有してもよい。
【００１６】
本発明の更に別の態様においては、前記ディジタル信号処理部は、前記係数に基づいて電圧値を算出する際に用いる電圧値算出係数を供給する電圧値算出係数供給部を更に有してもよい。
【００１７】
本発明の更に別の態様においては、前記電圧値算出係数は、それぞれ異なる前記係数列を配列することで得られる行列の逆行列であってもよい。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１８】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図３は、本発明によるＡ／Ｄ変換装置における１つの実施形態のブロック図を示す。このＡ／Ｄ変換装置は、アナログ信号入力部１０、信号展開部（２０ａ〜２０ｈ）、積分器（２２ａ〜２２ｈ）、ディジタル信号処理部２４、展開係数供給部２８、基準クロック発生器３０及びサンプリングクロック発生器３２を備える。
【００２０】
基準クロック発生器３０は、基準クロック５６を、展開係数供給部２８及びサンプリングクロック発生器３２のそれぞれに供給する。サンプリングクロック発生器３２は、サンプリング周期Ｔｓでサンプリングクロック５８を、ディジタル信号処理部２４へ供給する。展開係数供給部２８は、展開パルス（５２ａ〜５２ｈ）を信号展開部（２０ａ〜２０ｈ）の各々へ供給する。
【００２１】
アナログ信号５０は、アナログ信号入力部１０から入力される。信号展開部（２０ａ〜２０ｈ）は、アナログ信号５０を、展開パルス（５２ａ〜５２ｈ）に基づいて演算処理して展開し、それぞれ異なる展開信号（６２ａ〜６２ｈ）を出力する。この演算処理は、例えば、アナログ信号５０の電圧値を反転、又は非反転する処理であってもよい。本実施形態において、アナログ信号５０の電圧値を反転する処理は、アナログ信号５０に係数“−１”を乗じる演算であり、アナログ信号５０を非反転する処理は、アナログ信号５０に係数“１”を乗じる演算である。展開パルス（５２ａ〜５２ｈ）は、例えば、以下の行列（１）により表現される、展開行列Ｗに基づいて生成される。
【数１】
0004094766.tif 000002
展開行列Ｗの各要素が、アナログ信号５０に乗じられる。展開係数供給部２８は、展開行列Ｗで表される係数列を、サンプリング周期Ｔｓで信号展開部（２０ａ〜２０ｈ）の各々へ繰り返し与える。また、係数列に含まれる各係数は、Ａ／Ｄ変換間隔Ｔｃで信号展開部（２０ａ〜２０ｈ）へ供給される。展開行列Ｗの列数は、サンプリング周期Ｔｓにおいて、アナログ信号５０のＡ／Ｄ変換値を得るべき回数Ｌにより定められ、このＡ／Ｄ変換数Ｌは、（サンプリング周期Ｔｓ）／（Ａ／Ｄ変換間隔Ｔｃ）で定められる。
【００２２】
展開係数供給部２８は、展開行列Ｗの各行に含まれる係数を、１列目からＡ／Ｄ変換間隔Ｔｃ毎に電圧値に変換し、展開パルス（５２ａ〜５２ｈ）を生成する。本実施形態において、展開係数供給部２８は、各係数を、係数が“１”のときにＬｏｗ（論理値０）の電圧値に変換し、係数が“−１”のときＨｉ（論理値１）の電圧値に変換する。例えば、展開係数供給部２８は、行列（１）の第２行を、時刻０〜Ｔｃの間にＬｏｗ、時刻Ｔｃ〜２Ｔｃの間にＨｉ、時刻２Ｔｃ〜３Ｔｃの間にＬｏｗ、以降８ＴｃまでＬｏｗとＨｉを、繰り返す展開パルス５２ｂに変換する。
他の実施形態としては、展開係数供給部２８が、複数の異なる展開行列Ｗを保持する記憶部を有し、保持された複数の異なる展開行列Ｗに基づいて展開パルス（５２ａ〜５２ｈ）を信号展開部（２０ａ〜２０ｈ）の各々へ供給してもよい。
【００２３】
信号展開部（２０ａ〜２０ｈ）は、前述した展開パルス（５２ａ〜５２ｈ）に基づいて、Ａ／Ｄ変換間隔Ｔｃでアナログ信号５０を演算処理し、展開信号（６２ａ〜６２ｈ）を出力する。本実施形態において、展開パルス（５２ａ〜５２ｈ）がＨｉのとき、アナログ信号５０は非反転され、展開パルス（５２ａ〜５２ｈ）がＬｏｗのとき、アナログ信号５０は反転される。積分器（２２ａ〜２２ｈ）は、信号展開部（２０ａ〜２０ｈ）の各々から出力される展開信号（６２ａ〜６２ｈ）を、サンプリング周期Ｔｓにわたり積分する。
【００２４】
ディジタル信号処理部２４は、積分器（２２ａ〜２２ｈ）に蓄えられた積分値（６４ａ〜６４ｈ）を、サンプリング周期Ｔｓで取り込む。積分値（６４ａ〜６４ｈ）が取り込まれると、積分器（２２ａ〜２２ｈ）に蓄えられた積分値（６４ａ〜６４ｈ）は、初期化される。ディジタル信号処理部２４は、積分値（６４ａ〜６４ｈ）及び展開行列Ｗに基づいて、各Ａ／Ｄ変換間隔Ｔｃにおけるアナログ信号５０の電圧値を算出して出力する。
【００２５】
従って、本実施形態のＡ／Ｄ変換装置は、サンプリング周期Ｔｓより短いＡ／Ｄ変換間隔Ｔｃにおける、アナログ信号５０の電圧値を算出できる。すなわち、サンプリング周期Ｔｓ間に、Ａ／Ｄ変換数Ｌ個のアナログ信号５０を、Ａ／Ｄ変換間隔Ｔｃで算出し出力できる。
【００２６】
図４は、図３に関連して説明した展開係数供給部２８の詳細な構成を示す。この展開係数供給部２８は、１／２分周器（４４ａ、４４ｂ）及び排他的論理和部（４６ａ〜４６ｄ）を備える。排他的論理和部（４６ａ〜４６ｄ）は、入力した２つのクロックの排他的論理和を出力する。１／２分周器４４ａは、基準クロック５６を１／２分周し、クロックＣＬＫ１を生成する。１／２分周器４４ｂは、クロックＣＬＫ１を１／２分周し、クロックＣＬＫ２を出力する。
【００２７】
基準クロック５６が、展開パルス５２ｂとして信号展開部２０ｂへ出力される。クロックＣＬＫ１が、展開パルス５２ｃとして信号展開部２０ｃへ出力される。基準クロック５６及びクロックＣＬＫ１の排他的論理和が、展開パルス５２ｄとして信号展開部２０ｄへ出力される。クロックＣＬＫ２が、展開パルス５２ｅとして信号展開部２０ｅへ出力される。基準クロック５６及びクロックＣＬＫ２の排他的論理和が、展開パルス５２ｆとして信号展開部２０ｆへ出力される。クロックＣＬＫ１とクロックＣＬＫ２の排他的論理和が、展開パルス５２ｇとして信号展開部２０ｇへ出力される。基準クロック５６と展開パルス５２ｇの排他的論理和が、展開パルス５２ｈとして信号展開部２０ｈへ出力される。
以上のように、この展開係数供給部２８は、基準クロック５６、クロックＣＬＫ１、及びクロックＣＬＫ２の３種類のクロック、並びに複数の排他的論理和部（４６ａ〜４６ｄ）により展開パルス（５２ｂ〜５２ｈ）を生成する。
【００２８】
図５は、図４に関連して説明した、基準クロック５６、クロックＣＬＫ１、クロックＣＬＫ２、及び展開係数供給部２８から出力される展開パルス（５２ｂ〜５２ｈ）のタイミングチャートを示す。展開パルス（５２ａ〜５２ｈ）と、行列（１）の各係数を比べると、係数“１”はＬｏｗ（論理値０）の電圧値に変換され、係数“−１”はＨｉ（論理値１）の電圧値に変換されていることがわかる。すなわち、図４に示される展開信号供給部２８は、行列（１）に表現された第２行から第８行の係数列をパルスに変換し、展開パルス（５２ｂ〜５２ｈ）を生成している。また、展開係数供給部２８は、常にＬｏｗの展開パルス５２ａ（図示せず）を展開パルス５２ａとして出力する。
【００２９】
図６は、図３に関連して説明した信号展開部２０ｂ及び積分器２２ｂの詳細な構成を示す。信号展開部２０ｂは、アナログスイッチ３４ａ及び３４ｂ、インバータ３６、並びにアナログ減算器３８を備える。
【００３０】
アナログスイッチ３４ａには、展開パルス５２ｂが入力され、アナログスイッチ３４ｂには、反転された展開パルス５２ｂが入力される。アナログスイッチ３４ａは、展開パルス５２ｂがＨｉの時にアナログ信号５０を通過させ、展開パルス５２ｂがＬｏｗのときに電圧値０を出力する。アナログスイッチ３４ｂは、展開パルス５２ｂがＬｏｗの時にアナログ信号５０を通過させ、展開パルス５２ｂがＨｉのときに電圧値０を出力する。従ってアナログ信号５０は、アナログスイッチ３４ａ又は３４ｂのいずれか一方を通過し、アナログ減算器３８に入力される。アナログ減算器３８は、アナログスイッチ３４ｂの出力値からアナログスイッチ３４ａの出力値を減じる。従って、アナログスイッチ３４ａを通過したアナログ信号５０は、電圧値が反転される。従って、アナログスイッチ３４ａ又は３４ｂを通過したアナログ信号５０は、コンデンサ４０ｃに蓄えられる。
【００３１】
積分器２２ｂは、アナログスイッチ（３４ｇ〜３４ｋ）、コンデンサ（４０ｃ、４０ｄ）及びオペアンプ４２を有する。初期状態では、コンデンサ４０ｃ、４０ｄの電荷はそれぞれ０である。また、アナログスイッチ３４ｈ以外のアナログスイッチ（３４ｇ、３４ｉ〜３４ｋ）は開いている。
【００３２】
積分器２２ｂは、サンプリング周期Ｔｓ毎に、アナログスイッチ３４ｊを閉じて、コンデンサ４０ｃに蓄えられた電荷をコンデンサ４０ｄに転送する。アナログスイッチ３４ｊが閉じられると、オペアンプ４２は入力電圧を保持するように動作するので、コンデンサ４０ｄはコンデンサ４０ｃの電圧に蓄電される。コンデンサ４０ｃと４０ｄの電圧が等しくなると、アナログスイッチ３４ｊは、再び開く。それから、アナログスイッチ３４ｋが、サンプリング周期Ｔｓで閉じ、コンデンサ４０ｄに蓄えられた電荷が、ディジタル信号処理部２４に入力されディジタル化される。
【００３３】
コンデンサ４０ｄに蓄えられた電荷が、ディジタル信号処理部２４に取り込まれると、アナログスイッチ３４ｈが開き、アナログスイッチ３４ｇ及び３４ｉが閉じる。この動作により、コンデンサ４０ｃに蓄えられた積分値が初期化される。
【００３４】
図５の展開パルス５２ｂが、信号展開部２０ｂに供給される。時刻０からＴｃにおいて、展開パルス５２ｂはＬｏｗなので、アナログ信号５０はアナログスイッチ３４ｂを通過する（１が乗じられる）。時刻Ｔｃから２Ｔｃにおいて展開パルス５２ｂはＨｉなので、アナログ信号５０はアナログスイッチ３４ａを通過し、電圧値が反転される（−１が乗じられる）。展開パルス５２ｂは、ＬｏｗとＨｉとを交互に繰り返すので、アナログ信号５０は、１と−１を交互に乗じられる。展開パルス５２ｂに基づいて得られる展開信号６２ｂの電圧値が、積分器２２ｂにおいて積分される。
ここで、信号展開部（２０ａ、２０ｃ〜２０ｈ）及び積分器（２２ａ、２２ｃ〜２２ｈ）の構成及び動作は、図６に関連して説明した信号展開部２０ｂ及び積分器２２ｂの構成と同一なので説明を省略する。また、行列（１）で示される展開行列Ｗに基づいてアナログ信号５０を展開する場合、信号展開部２０ａは、常にアナログ信号５０を出力すればよいので、信号展開部２０ａを設けず、アナログ信号５０を積分器２２ａで積分してもよい。
【００３５】
図７は、図３に関連して説明した信号展開部２０ｂ及び積分器２２ｂの他の実施形態を示す。信号展開部２０ｂは、アナログスイッチ（３４ａ〜３４ｆ）、及びコンデンサ（４０ａ、４０ｂ）を有する。積分器２２ｂの構成は、図６に示した積分器２２ｂの構成及び動作と同一なので説明を省略する。信号展開部２０ｂにおいて、初期状態では、コンデンサ４０ａ、４０ｂの電荷はそれぞれ０であり、全てのアナログスイッチ（３４ａ〜３４ｆ）は開いている。
【００３６】
展開パルス５２ｂがＬｏｗの場合は、アナログスイッチ３４ａ及び３４ｄが閉じ、コンデンサ４０ａは、アナログ信号５０の電圧に蓄電される。コンデンサ４０ａの電圧値が、アナログ信号５０の電圧と等しくなった後で、アナログスイッチ３４ａ及び３４ｄが再び開く。
次に、アナログスイッチ３４ｂ及び３４ｃが閉じ、コンデンサ４０ａの負電荷が、コンデンサ４０ｃに転送される。転送が完了するとアナログスイッチ３４ｂ及び３４ｃが再び開く。
【００３７】
展開パルス５２ｂがＨｉの場合は、アナログスイッチ３４ｅが閉じ、コンデンサ４０ａは、コンデンサ４０ｂにアナログ信号５０の電圧に蓄電される。コンデンサ４０ａの電圧値がアナログ信号５０の電圧と等しくなった後で、アナログスイッチ３４ｅが再び開く。
次に、アナログスイッチ３４ｆが閉じ、コンデンサ４０ｂの正電荷が、コンデンサ４０ｃに転送される。
【００３８】
展開パルス（５２ａ〜５２ｈ）の1周期の間に、ＨｉとＬｏｗの各々に応じて、前述したいずれかの動作が行われる。ここで、信号展開部（２０ａ、２０ｃ〜２０ｈ）及び積分器（２２ａ、２２ｃ〜２２ｈ）の構成及び動作は、図６に関連して説明した信号展開部２０ｂ及び積分器２２ｂの構成と同一なので説明を省略する。また、行列（１）で示される展開行列Ｗに基づいてアナログ信号５０を展開する場合、信号展開部２０ａは、常にアナログ信号５０を出力すればよいので、信号展開部２０ａを設けず、アナログ信号５０を積分器２２ａで積分してもよい。
【００３９】
図８は、図３に関連して説明したディジタル信号処理部２４の詳細な構成を示す。ディジタル信号処理部２４は、Ａ／Ｄ変換部１２、電圧値算出係数供給部４８、電圧値算出部４７及び電圧値出力部４９を備える。電圧値算出係数供給部４８は、展開行列Ｗの逆行列の要素である電圧値算出係数６８を、電圧値算出部４７に供給する。電圧値算出係数供給部４８は、電圧値算出係数６８を、予め保持してもよい。また、他の実施形態では、電圧値算出係数供給部４８は、展開係数供給部２８に保持される展開行列Ｗに基づいて、展開行列Ｗの逆行列を算出してもよい。例えば、行列（１）で示される展開行列Ｗの電圧値算出係数６８は、次に示す行列（２）に含まれる要素ｗｉｊである。
【数２】
0004094766.tif 000003
【００４０】
Ａ／Ｄ変換部１２は、サンプリング周期Ｔｓで供給されるサンプリングクロック５８に基づいて積分値（６４ａ〜６４ｈ）を取り込み、ディジタル積分値（６６ａ〜６６ｈ）を出力する。電圧値算出部４７は、ディジタル積分値（６６ａ〜６６ｈ）及び電圧値算出係数６８に基づいて、アナログ信号５０の電圧値を算出する。
【００４１】
アナログ信号５０のＡ／Ｄ変換間隔Ｔｃにおける電圧値を、順にＳ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４…とし、積分値（６４ａ〜６４ｈ）をそれぞれｙ０、ｙ１、ｙ２、…ｙ７とすれば、電圧値を算出する演算は、次の（３）式に表される。特に、ｙ０〜ｙ７は、Ａ／Ｄ変換部１２から出力されるディジタル積分値（６６ａ〜６６ｈ）を用いる。
【数３】
0004094766.tif 000004
電圧値算出部４７は、（３）式に示される演算を行い、Ａ／Ｄ変換間隔Ｔｃにおけるアナログ信号５０の電圧値７０（Ｓ０、Ｓ１、Ｓ２、…、Ｓ７）を算出する。電圧値出力部４９は、パラレルに得られた電圧値７０をシリアルに変換して順次出力する。
【００４２】
図９は、図３に関連して説明したディジタル信号処理部２４の他の実施形態を示す。このディジタル信号処理部２４は、電圧値算出部４７及び電圧値出力部４９を備える。電圧値算出部４７は、Ａ／Ｄ変換器（１２ａ〜１２ｈ）、乗算器（７２ａ〜７２ｈ）及び加算器（７４ａ〜７４ｈ）を有する。電圧値算出部４７は、シフトレジスタ７６を有する。図９において、図８と同一の符号を付した構成は、図８において対応する構成と同一、又は同様の機能を有する。
【００４３】
Ａ／Ｄ変換器（１２ａ〜１２ｈ）は、アナログ値である積分値（６４ａ〜６４ｈ）をサンプリング周期Ｔｓでディジタル化する。乗算器７２ａは、Ａ／Ｄ変換器（１２ａ〜１２ｈ）から出力されるディジタル積分値（６６ａ〜６６ｈ）に、行列（２）の第１行に含まれる各要素を乗じて得られた複数の乗算値を、加算器７４ａに出力する。
【００４４】
加算器７４ａは、乗算器７２ａから出力された乗算値を加算することにより、電圧値Ｓ０を算出して出力する。乗算器（７２ｂ〜７２ｈ）及び加算器（７４ｂ〜７４ｈ）の動作は、それぞれ乗算器７２ａ及び加算器７４ａの動作と同一なので説明を省略する。
【００４５】
シフトレジスタ（７６ａ〜７６ｈ）に供給されるシフト信号ＳＨＩＦＴには、Ａ／Ｄ変換間隔Ｔｃでクロックが供給される。ロード信号ＬＯＡＤには、サンプリング周期Ｔｓでクロックが供給される。従って、シフトレジスタ（７６ａ〜７６ｈ）は、電圧値（Ｓ０、Ｓ１、…Ｓ７）を、サンプリング周期Ｔｓで格納し、格納した電圧値（Ｓ０、Ｓ１、…Ｓ７）を、Ａ／Ｄ変換間隔Ｔｃ毎にシフト（移動）する。電圧値出力部４９は、電圧値Ｓ０、Ｓ１…Ｓ７を順次出力する。従って、ディジタル信号処理部２４は、サンプリング周期Ｔｓより短い周期であるＡ／Ｄ変換間隔Ｔｃにおけるアナログ信号５０の電圧値を算出し、出力することができる。
【００４６】
図１０を用いて、本発明のＡ／Ｄ変換装置の原理を説明する。入力信号をＳ（ｔ）とする。サンプリング周期Ｔｓを８分割するＡ／Ｄ変換間隔Ｔｃで、入力信号Ｓ（ｔ）を分割し、それぞれＳ０〜Ｓ７とする。ここで、入力信号Ｓ（ｔ）を複数の信号に展開するための展開行列をＷとする。入力信号Ｓ（ｔ）を８分割するため、展開行列Ｗは８×８行列である。分割された入力信号（Ｓ０〜Ｓ７）を入力信号ベクトルＳｎ＝（Ｓ０、Ｓ１、Ｓ２、…Ｓ７）ｔ、展開信号のサンプル値を、サンプリングデータベクトルＹ＝（ｙ０、ｙ１、ｙ２、…ｙ７）ｔとすれば、
Ｙ＝Ｗ・Ｓｎ
が成り立つ。ここで、行列Ｗの逆行列が存在すれば、
Ｓｎ＝Ｗ−１・Ｙ
となり、入力信号ベクトルＳｎを求めることができる。展開行列Ｗは、逆行列の存在する任意の行列でよいことがわかる。ロジック回路により展開係数供給部２８を構成する場合は、展開行列Ｗは、２値のみで構成されることが好ましい。
【００４７】
行列（１）は、ウォルッシュ関数に基づいて作られたウォルッシュ行列（前述した行列（１））である。ウォルッシュ行列は、−１と１の２値のみをとり、逆行列もウォルッシュ行列の整数倍になるので、ロジック回路により展開係数供給部２８を構成する場合に適切な行列である。また、それぞれの信号展開部（２０ａ〜２０ｈ）に供給されるウォルッシュ行列は、−１と１が均等な数だけ存在するので、アナログスイッチなどの動作時に生じる誤差が打ち消される。展開行列Ｗは、２値で構成されることが好ましく、逆行列が展開行列Ｗの整数倍であることが好ましい。次に、展開行列Ｗとしてウォルッシュ行列を用いて本発明の動作を数式で説明する。
【００４８】
アナログ信号Ｓ（ｔ）、サンプリング周期Ｔｓとし、Ａ／Ｄ変換間隔Ｔｃでアナログ信号Ｓ（ｔ）の電圧値を算出する場合を説明する。ウォルッシュ行列に基づいて生成された展開パルス（５２ａ〜５２ｈ）を、ウォルッシュパルスとする。ウォルッシュパルスの時間波形をＷ１（ｔ）とすると
【数４】
0004094766.tif 000005
と表される。ここで、Ｌ＝Ｔｓ／Ｔｃである。
また、ｇ（ｔ）はパルス波形で、以下のように与えられる。
【数５】
0004094766.tif 000006
ウォルッシュ行列の要素は、−１と１のみの値なので、（２）式で得られる１（Ｈｉ）と０（Ｌｏｗ）がそれぞれ−１、１になる。
【００４９】
信号展開部（２０ａ〜２０ｈ）は、入力信号Ｓ（ｔ）とウォルッシュパルスを乗算する回路である。積分器の出力をｙ（ｔ）とすると
【数６】
0004094766.tif 000007
となる。Ａ／Ｄ変換器はｙ（ｔ）をサンプリング周期Ｔｓで取り込む。
時刻ｎ・Ｔｓ(ｎ=整数)で取り込むとＡ／Ｄ変換器の出力は
【数７】
0004094766.tif 000008
となる。ｙの右肩の（１）は、ウォルッシュ行列の第１行に基づいて生成されたウォルッシュパルスを示す。ｎ＝１の場合では次のようになる。
【数８】
0004094766.tif 000009
ｙ１（１）は、時間［０、Ｔｓ］の範囲で、入力信号Ｓ（ｔ）をウォルッシュパルスを用いて演算したときに、積分器２２ｂで得られる積分値である。時間［０、Ｔｓ］の範囲で、それぞれのウォルッシュパルスを用いて演算したときの積分値（６４ａ〜６４ｈ）が求まれば、積分値（６４ａ〜６４ｈ）から逆にＳ（ｔ）が求められる。（５）式は以下のように計算できる。
【数９】
0004094766.tif 000010
上式の下線部分をｓｋとする。ここで（３）式を用いれば、ｓｋは以下のように表される。
【数１０】
0004094766.tif 000011
アスタリスクは畳込み演算を表す。
【００５０】
図１１に、（７）式をブロック図を用いて模式的に示す。図１１より、ｓｋは、Ｓ（ｔ）をｇ（−ｔ）のインパルス応答を持つフィルタを通した後で、Ａ／Ｄ変換間隔Ｔｃでサンプリングした値であることがわかる。
従って、ｓｋを求めることで、Ｓ（ｔ）をサンプリングレート１／（Ａ／Ｄ変換間隔Ｔｃ）でサンプリングしたデータが得られることがわかる。このようにして、実際のサンプリングレート１／（サンプリング周期Ｔｓ）より、高いレートのサンプリングを等価的に行うことができる。
（６）式は以下のように表される。
【数１１】
0004094766.tif 000012
同様に、ｙｎ（１） は以下で与えられる。
【数１２】
0004094766.tif 000013
下線部分は、入力信号Ｓ（ｔ）をＳ（ｔ＋ｎ・Ｔｓ）に置き換えたものである。これは、サンプリングをｋ・Ｔｃから（ｋ＋ｎＬ）・Ｔｃに替えたことと等価である。同様のことが全てのｙｎ（ｉ）（ｉ＝０、１，２、…Ｌ−１）について成り立つので、これを式で表せば以下のようになる。
【数１３】
0004094766.tif 000014
次に（１０）式を行列表現を用いて簡単化する。入力信号ベクトルＳｎ＝（ＳｋＬ、ＳｋＬ＋１、ＳｋＬ＋２、…、ＳｋＬ＋Ｌ−１）ｔ、ウォルッシュ行列Ｗ、サンプリングデータベクトルｙ＝（ｙｎ（０）、ｙｎ（１）、ｙｎ（２）、…、ｙｎ（Ｌ−１））ｔとすると
ｙ＝Ｗ・Ｓｎ      （１１）
と表される。（１１）式を逆に解けば、入力信号ベクトルＳｎが得られる。ウォルッシュ行列Ｗの逆行列は、どのようなＬにたいしても得られてＷ−１＝１／Ｌ・Ｗように与えられる。このウォルッシュ行列の性質は、数値演算上望ましい。
また、ｙｎ（１）は以下のように表現できる。
【数１４】
0004094766.tif 000015
（１２）では、Ｗ１（ｔ）＝０（ｔ＞０、ｔ＞Ｔｓ）とした。ウォルッシュ関数変換は、フーリエ変換と同様に、時間軸波形を周波数領域で展開する形になっているので、本方式は、時間軸上のサンプリングタイミングを周波数軸方向に広げていることになる。時間軸上のサンプリングタイミングを周波数軸方向に広げることにより、時間軸方向のサンプリングレートを下げることができるので、各々のＡ／Ｄ変換器の動作タイミングのずれが、測定精度に及ぼす影響を減らすことができる。また、一定期間積分した値に基づいてＡ／Ｄ変換値６０を算出するので、量子化誤差の影響を減らすことができ、正確な時間間隔におけるＡ／Ｄ変換値６０を算出できる。
【００５１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５２】
【発明の効果】
上記説明から明らかなように、本発明によれば、複数のＡ／Ｄ変換器を備えるＡ／Ｄ変換装置を供給することができる。
【図面の簡単な説明】
【図１】インターリーブ方式のＡ／Ｄ変換装置を示す。
【図２】被測定信号であるアナログ信号の１例を示す。
【図３】本発明によるＡ／Ｄ変換装置の１つの実施形態のブロック図を示す。
【図４】展開係数供給部２８の実施形態を示す。
【図５】展開パルス（５２ｂ〜５２ｈ）を示す。
【図６】信号展開部２０ｂ及び積分器２２ｂの実施形態を示す。
【図７】信号展開部２０ｂ及び積分器２２ｂの他の実施形態を示す。
【図８】ディジタル信号処理部２４の実施形態を示す。
【図９】ディジタル信号処理部２４の他の実施形態を示す。
【図１０】入力信号をＡ／Ｄ変換間隔Ｔｃで分割した図を示す。
【図１１】本発明の動作原理の説明に用いる図を示す。
【符号の説明】
１０…アナログ信号入力部、１２ａ、１２ｂ…Ａ／Ｄ変換器、１４…マルチプレクサ、１６…記憶装置、２０ａ〜２０ｂ…信号展開部、２２ａ〜２２ｂ…積分器、２４…ディジタル信号処理部、２８…展開係数供給部、３０…基準クロック発生器、３２…サンプリングクロック発生器、３４ａ〜３４ｋ…アナログスイッチ、３６…インバータ、３８…アナログ減算器、４０ａ〜４０ｄ…コンデンサ、４２…オペアンプ、４４ａ、４４ｂ…１／２分周器、４６ａ〜４６ｄ…排他的論理和、４７…電圧値算出部、４８…電圧値算出係数供給部、４９…電圧値出力部、５０…アナログ信号、５２ａ〜５２ｂ…展開パルス、５４…展開係数、５６…基準クロック、５８ａ、５８ｂ…サンプリングクロック、６０…Ａ／Ｄ変換値、６２ａ〜６２ｈ…展開信号、６４ａ〜６４ｈ…積分値、６６ａ〜６６ｈ…ディジタル積分値、６８…電圧値算出係数、７０…電圧値、７２ａ〜７２ｈ…乗算器、７４ａ〜７４ｈ…加算器、７６ａ〜７６ｈ…シフトレジスタ、８０ａ〜８０ｃ…インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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