(57)【特許請求の範囲】
【請求項１】
半導体装置に内蔵され、前記半導体装置の内部回路に内部クロックを供給するとともに、前記半導体装置の外部に外部クロックを供給するクロック生成回路において、
基準クロックを分周して分周クロックを生成する分周回路と、
前記分周クロックを受けて前記外部クロックを出力する出力バッファと、
前記分周クロックを遅延させて前記内部クロックを生成する遅延回路と、
前記内部クロックと前記外部クロックの位相が所定の関係になるように前記遅延回路の遅延時間を調整する位相調整回路とを備え、
前記分周回路は、それぞれ前記基準クロックを分周して第１〜Ｎ（ただし、Ｎは２以上の整数である）のクロックを出力する第１〜第Ｎの分周器を含み、
前記第１〜第（Ｎ−１）のクロックの周期はそれぞれ前記第２〜第Ｎのクロックの周期の複数倍に設定され、前記第１〜第Ｎの分周器の遅延時間は等しく、前記第１のクロックの立ち上がりエッジのタイミングで前記第１〜第Ｎのクロックの立ち上がりエッジの位相は一致しており、
前記分周回路は、さらに、前記第１〜第Ｎのクロックを受け、前記第１のクロックを前記分周クロックとして前記出力バッファおよび前記遅延回路に与えた後、前記第１〜第Ｎのクロックのうちの選択されたクロックを前記分周クロックとして前記出力バッファおよび前記遅延回路に与える切換回路を含むことを特徴とする、クロック生成回路。
【請求項２】
前記切換回路は、前記第１のクロックを前記分周クロックとして前記出力バッファおよび前記遅延回路に与えた後に、前記第１のクロックの立ち上がりエッジに応答して、前記第１〜第Ｎのクロックのうちの選択されたクロックを前記分周クロックとして前記出力バッファおよび前記遅延回路に与えることを特徴とする、請求項１に記載のクロック生成回路。
【請求項３】
前記切換回路は、前記第１のクロックを前記分周クロックとして前記出力バッファおよび前記遅延回路に与え、前記遅延回路の遅延時間が安定した後に、前記第１〜第Ｎのクロックのうちの選択されたクロックを前記分周クロックとして前記出力バッファおよび前記遅延回路に与えることを特徴とする、請求項１または請求項２に記載のクロック生成回路。
【請求項４】
前記切換回路は、前記第１のクロックを前記分周クロックとして前記出力バッファおよび前記遅延回路に与えてから予め定められた時間が経過した後に、前記第１〜第Ｎのクロックのうちの選択されたクロックを前記分周クロックとして前記出力バッファおよび前記遅延回路に与えることを特徴とする、請求項１または請求項２に記載のクロック生成回路。
【請求項５】
前記第１のクロックの周期は前記遅延回路の遅延時間の調整範囲よりも長いことを特徴とする、請求項１から請求項４までのいずれかに記載のクロック生成回路。
【請求項６】
前記第１〜第Ｎのクロックのうちの選択されたクロックが前記遅延回路に与えられるまでは、前記内部回路がリセット状態に保持されることを特徴とする、請求項１から請求項５までのいずれかに記載のクロック生成回路。
【請求項７】
前記第１〜第Ｎのクロックのうちの選択されたクロックが前記遅延回路に与えられるまでは、前記内部クロックの前記内部回路への入力が停止されることを特徴とする、請求項１から請求項５までのいずれかに記載のクロック生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はクロック生成回路、特に周波数変更が可能なクロック生成回路に関するものである。
【０００２】
【従来の技術】
近年半導体装置の低消費電力化が進んでおり、その一手法としてシステムの動作状況に応じてクロック周波数を下げることで低消費電力を図っている。
【０００３】
また、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  以下、ＰＬＬと示す）は入力クロックに同期する同周期または逓倍クロックを出力する回路である。最近のマイクロプロセッサは数十から数百ＭＨｚのクロック周期で動作するため、ＰＬＬの内蔵が必須となっている。
【０００４】
例えば、図７は従来のクロック生成回路のブロック図である。図７を参照して、このクロック生成回路１０００は、半導体装置の外部あるいは内部からの入力クロックが入力されるＰＬＬ１０１０と、このＰＬＬ１０１０からの出力であるＰＬＬ出力及び、分周比制御信号が入力される分周器１０１１とを設けている。
【０００５】
また、分周器１０１１から出力される分周クロックが入力され、外部システムクロックを出力する出力バッファ１０１３と、外部システムクロック及びフィードバッククロックの位相を比較し、その比較結果よりＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  以下、ＤＬＬと示す）１０１５の遅延量を設定するコンパレータ１０１８と、分周器１０１１から出力される分周クロックが入力され、その遅延量がコンパレータ１０１８の出力により制御されるＤＬＬ１０１５と、ＤＬＬ１０１５から出力される内部クロック及び、リセット信号（以下、ＲＳＴと示す）が入力される内部回路１０１７とを設けている。
【０００６】
この動作は、ＰＬＬ出力を分周器１０１１によって分周し、その分周比を制御することで分周クロックの周波数を変更する。分周比制御信号は半導体装置の外部から直接与えられる場合も、あるいは内部クロック、または、内部クロックとは別のクロックで動く同一基板上の回路から出力される場合もある。
【０００７】
また、分周クロックは内部回路１０１７に供給される内部クロックと、半導体装置の外部に出力される外部システムクロックとなる。その場合、外部システムクロックと内部クロックの位相を合わせる必要があり、そのためにＤＬＬ１０１５を設けて、外部システムクロックと内部クロックの位相を調節する。
【０００８】
図８は従来のクロック生成回路に用いる分周器の回路図である。図８を参照して、この分周器１０１１はＰＬＬ出力が入力される１／１２８分周器１０３１ａ，１／６４分周器１０３１ｂ，…，１／４分周器１０３１ｆ，１／２分周器１０３１ｇ，１／１分周器１０３１ｈと、分周比制御信号が入力され、１／１２８分周器１０３１ａからのクロックが入力されるＤフリップフロップ（以下、Ｆ／Ｆと示す）１０３５と、このＦ／Ｆ１０３５からの出力及び１／１２８分周器１０３１ａ〜１／１分周器１０３１ｈのいずれか１つを選択するマルチプレクサ１０３７とで構成される。
【０００９】
１／１２８分周器１０３１ａ〜１／１分周器１０３１ｈの遅延時間を全く同一となるように設計して、分周比制御信号を最も遅い分周比のクロックによって制御することで、スムーズに周波数を切り換えることができる。
【００１０】
図９は従来のクロック生成回路のタイミングチャートである。図９を参照して、このクロック生成回路１０００の分周器１０１１から出力される分周クロックと、ＤＬＬ１０１５から出力される内部クロック及び、出力バッファ１０１３から出力される外部システムクロックをＰＬＬ出力の２分周から４分周に変更するときに位相がずれる。
【００１１】
即ち、分周クロックから内部クロック出力までの遅延時間と、分周クロックから外部システムクロック出力までの遅延時間とが丁度１同期ずれてもＤＬＬ１０１５がロックする可能性がある。この状態で２分周から４分周に変更する場合、２分周で正確にロックしていても４分周では位相がずれてしまう。
【００１２】
このため、クロック生成回路１０００は、分周器１０１１を切り換える際にＰＬＬ１０１０あるいはＤＬＬ１０１５を再度ロックする必要があり、その結果、周波数を切換時には内部回路１０１７を誤動作させないよう内部クロックを停止させたり、あるいは内部回路１０１７をリセットする等の処置が必要となる。また、周波数を切り換える際に時間がかかる。
【００１３】
また、クロック生成回路１０００は、速い分周比が設定されているとき、ＰＬＬ１０１０あるいはＤＬＬ１０１５がロックするまでの期間も、速いクロック周波数でロックさせることとなり、無駄な消費電力を必要とする。
【００１４】
【発明が解決しようとする課題】
上記のような従来のクロック生成回路では、周波数を切り換える際にＰＬＬを再度ロックしないと位相がずれるという問題がある。また、速い分周比が設定されているときに、無駄な消費電力を要するという問題がある。
【００１５】
【課題を解決するための手段】
この発明に係るクロック生成回路は、半導体装置に内蔵され、半導体装置の内部回路に内部クロックを供給するとともに、半導体装置の外部に外部クロックを供給するクロック生成回路において、基準クロックを分周して分周クロックを生成する分周回路と、分周クロックを受けて外部クロックを出力する出力バッファと、分周クロックを遅延させて内部クロックを生成する遅延回路と、内部クロックと外部クロックの位相が所定の関係になるように遅延回路の遅延時間を調整する位相調整回路とを備えるものである。分周回路は、それぞれ基準クロックを分周して第１〜Ｎ（ただし、Ｎは２以上の整数である）のクロックを出力する第１〜第Ｎの分周器を含み、第１〜第（Ｎ−１）のクロックの周期はそれぞれ第２〜第Ｎのクロックの周期の複数倍に設定され、第１〜第Ｎの分周器の遅延時間は等しく、第１のクロックの立ち上がりエッジのタイミングで第１〜第Ｎのクロックの立ち上がりエッジの位相は一致している。分周回路は、さらに、第１〜第Ｎのクロックを受け、第１のクロックを分周クロックとして出力バッファおよび遅延回路に与えた後、第１〜第Ｎのクロックのうちの選択されたクロックを分周クロックとして出力バッファおよび遅延回路に与える切換回路を含む。
【００１６】
好ましくは、切換回路は、第１のクロックを分周クロックとして出力バッファおよび遅延回路に与えた後に、第１のクロックの立ち上がりエッジに応答して、第１〜第Ｎのクロックのうちの選択されたクロックを分周クロックとして出力バッファおよび遅延回路に与える。
【００１７】
また好ましくは、切換回路は、第１のクロックを分周クロックとして出力バッファおよび遅延回路に与え、遅延回路の遅延時間が安定した後に、第１〜第Ｎのクロックのうちの選択されたクロックを分周クロックとして出力バッファおよび遅延回路に与える。
【００１８】
また好ましくは、切換回路は、第１のクロックを分周クロックとして出力バッファおよび遅延回路に与えてから予め定められた時間が経過した後に、第１〜第Ｎのクロックのうちの選択されたクロックを分周クロックとして出力バッファおよび遅延回路に与える。
【００１９】
また好ましくは、第１のクロックの周期は遅延回路の遅延時間の調整範囲よりも長い。
【００２０】
また好ましくは、第１〜第Ｎのクロックのうちの選択されたクロックが遅延回路に与えられるまでは、内部回路がリセット状態に保持される。
【００２１】
また好ましくは、第１〜第Ｎのクロックのうちの選択されたクロックが遅延回路に与えられるまでは、内部クロックの内部回路への入力が停止される。
【００３０】
【発明の実施の形態】
実施の形態１．
以下、この発明について説明する。図１は実施の形態１によるクロック生成回路のブロック図である。図１を参照して、このクロック生成回路１は、半導体装置の外部あるいは内部からの入力クロックが入力されるＰＬＬ１０と、このＰＬＬ１０からの出力であるＰＬＬ出力及び、分周比制御信号が入力される分周器１１とを設けている。
【００３１】
また、分周器１１から出力される分周クロックが入力され、外部システムクロックを出力する出力バッファ１３と、外部システムクロック及びフィードバッククロックの位相を比較し、その比較結果よりＤＬＬ１５の遅延量を設定するコンパレータ１８と、分周器１１から出力される分周クロックが入力され、その遅延量がコンパレータ１８の出力により制御されるＤＬＬ１５と、ＤＬＬ１５から出力される内部クロック及び、ＲＳＴが入力される内部回路１７とで構成される。
【００３２】
また、分周器１１はＤＬＬ１５から出力されるロック信号も入力される。
【００３３】
図２は実施の形態１によるクロック生成回路に用いる分周器の回路図である。図２を参照して、この分周器１１は、分周比制御信号（０：２）によって制御され、ＰＬＬ出力が入力される１／１２８分周器３１ａ，１／６４分周器３１ｂ，…，１／４分周器３１ｆ，１／２分周器３１ｇ，１／１分周器３１ｈとを設ける。
【００３４】
また、分周比制御信号（０）及びロックが入力されるＡＮＤ回路３３ａと、分周比制御信号（１）及びロック信号が入力されるＡＮＤ回路３３ｂと、分周比制御信号（２）及びロック信号が入力されるＡＮＤ回路３３ｃとを設ける。
【００３５】
また、１／１２８分周器３１ａからのクロック及びＡＮＤ回路３３ａの出力が入力されるＦ／Ｆ３５ａと、１／１２８分周器３１ａからのクロック及びＡＮＤ回路３３ｂの出力が入力されるＦ／Ｆ３５ｂと、１／１２８分周器３１ａからのクロック及びＡＮＤ回路３３ｃの出力が入力されるＦ／Ｆ３５ｃとを設ける。
【００３６】
また、Ｆ／Ｆ３５ａの出力Ｑ（０），Ｆ／Ｆ３５ｂの出力Ｑ（１），Ｆ／Ｆ３５ｃの出力Ｑ（２）が入力されるデコーダ３８と、このデコーダ３８からの出力データＳＥＬ（０：７）が入力され、１／１２８分周器１０３１ａ〜１／１分周器３１ｈのいずれか１つを選択するマルチプレクサ３７とで構成される。
【００３７】
また、図３は実施の形態１による分周器の分周比制御信号と分周比の一覧表である。図３を参照して、この分周器１１は分周比制御信号（０：２）によって制御され、１／１分周〜１／１２８分周に切り換えることが可能である。但し、ロックが“０”のときは分周比制御信号に関わらず１／１２８となる。
【００３８】
また、１／１２８分周器３１ａ〜１／１分周器３１ｈはそれぞれ同じ遅延時間になるように作られており、１／１２８分周器３１ａの出力の立ち上がりエッジのタイミングで、１／１２８分周器３１ａ〜１／１分周器３１ｈ全ての立ち上がりエッジの位相が合うように設定している。
【００３９】
従って、分周比制御信号を１／１２８分周器３１ａの出力の立ち上がりエッジのタイミングで切り換えることで、スパイクあるいはグリッジ等を出さずスムーズに周波数の変更が可能で、内部回路１７を動作中においても分周比の変更が可能となる。
【００４０】
分周器１１から出力される分周クロックは出力バッファ１３を通し、外部システムクロックとしてクロック生成回路１の外部に出力されると同時に、ＤＬＬ１５を通し、内部クロックとして内部回路１７のクロックとなる。ＤＬＬ１５は外部システムクロック及び内部クロックの位相を調整する。
【００４１】
また、ＤＬＬ１５は外部システムクロックの負荷変動幅を調節する。例えば、その変動幅が最大１０ｎｓであるとすると、ＤＬＬ１５で調整する範囲は２０ｎｓ程度となる。
【００４２】
また、例えば、ＰＬＬ出力が１００ＭＨｚ（１０ｎｓ）とすると１／１２８分周器３１ａの出力の周期は１．２８μｓ程度であるため、ＤＬＬ１５の調整範囲に比べて十分大きい。従って、１／１２８分周でＤＬＬ１５がロックすると分周クロックから内部クロック出力までの遅延時間と、分周クロックから外部システムクロック出力までの遅延時間とは同じになり、分周比を切り換えても位相がずれ難い。
【００４３】
また、１／１２８分周でＤＬＬ１５をロックさせる場合、内部クロックあるいはフィードバッククロックのクロック周波数は１／１分周の１／１２８になるので、ロックまでに内部クロックあるいはフィードバッククロックのクロックのスイッチングが１／１２８に減り、それに費やす消費電力も１／１２８になる。
【００４４】
また、図４は実施の形態１によるクロック生成回路の動作フローである。図４を参照して、電源投入時あるいはリセット入力時などでクロック生成回路１が初期化されるときロック信号の初期値は“Ｌ”となる。
【００４５】
ＰＬＬ１０がロックし、安定したＰＬＬ出力（ＰＬＬロック）が出力されると、ＤＬＬ１５が位相調節を開始する。ＤＬＬ１５は内部回路１７のフィードバッククロックと外部システムクロックの位相をコンパレータ１８で比較した結果を基に、その遅延時間を変更し、フィードバッククロックと外部システムクロックの位相を合わせるが、このときロック信号は“Ｌ”であるため、分周出力が１／１２８分周となる。
【００４６】
ＤＬＬ１５が一定時間状態変化しないとロックしたとみなし、ロック信号を“Ｈ”にする。ＤＬＬ１５が１／１２８分周クロックでロックすると、１／１２８分周クロックの周期はＤＬＬ１５で調節できる範囲より長い時間なので、分周クロックから内部クロック出力までの遅延時間と、分周クロックから外部システムクロック出力までの遅延時間とは同じ状態でロックする。
【００４７】
ロック信号が“Ｈ”になると、分周出力は所望の周波数に切り換えられる。このとき分周クロックから内部クロック出力までの遅延時間と、分周クロックから外部システムクロック出力までの遅延時間とは同じなので、周波数の変化タイミングも同じとなり、位相がずれ難い。
【００４８】
所望の周波数に切り換えられてから内部回路１７の動作が開始する。即ち、内部回路１７に供給しているクロックをロック信号まで停止させておき、内部クロックが所望の周波数に切り換えられた後、内部回路１７に供給しているクロックを供給する方法がある。これによって誤動作し難いクロック生成回路を得ることができる。
【００４９】
また、ロック信号まではＲＳＴをアクティブ状態にして、内部回路１７をリセット状態に保っておき、内部クロックが所望の周波数に切り換えられた後、ＲＳＴを解除する方法がある。これによって、さらに誤動作し難いクロック生成回路を得ることができる。
【００５０】
上記のような実施の形態１によると、内部回路とすれば所望の周波数で動作を開始する状態と同等の状態で動作可能であり、その後分周比を切り換えても内部クロックと外部システムクロックの位相がずれ難い。また、低周期のクロック周波数でロックするので、ロックまでに費やす消費電力を低く押さえることが可能である。さらに、誤動作し難いクロック生成回路を得ることができる。
【００５１】
実施の形態２．
図５は実施の形態２によるクロック生成回路のブロック図である。図５を参照して、このクロック生成回路１００は、半導体装置の外部あるいは内部からの入力クロックが入力されるＰＬＬ１１０と、このＰＬＬ１１０からの出力であるＰＬＬ出力及び、分周比制御信号が入力される分周器１１１とを設けている。
【００５２】
また、分周器１１１から出力される分周クロックが入力され、外部システムクロックを出力する出力バッファ１１３と、外部システムクロック及びフィードバッククロックの位相を比較し、その比較結果よりＤＬＬ１１５の遅延量を設定するコンパレータ１１８と、分周器１１１から出力される分周クロックが入力され、その遅延量がコンパレータ１１８の出力により制御されるＤＬＬ１１５と、ＤＬＬ１１５から出力される内部クロック及び、ＲＳＴが入力される内部回路１１７とで構成される。
【００５３】
また、分周器１１１は反転分周器リセット信号（以下、反転ＤＩＶＲＳＴと示す）も入力される。
【００５４】
図６は実施の形態２によるクロック生成回路のタイミングチャートである。図６を参照して、このクロック生成回路１００は、リセット状態となるとき、ＲＳＴは２ｍｓ以上の時間アクティブになるとすると、初めの１ｍｓ間、反転ＤＩＶＲＳＴがアクティブ（“Ｌ”）となる。反転ＤＩＶＲＳＴがアクティブな期間は１／１２８分周クロックが出力され、十分ロックした１ｍｓ後に反転ＤＩＶＲＳＴはネゲートされて、また、それに同期して内部クロックは１／１２８分周から所望の分周比に切り換えられる。
【００５５】
反転ＤＩＶＲＳＴは例えば、半導体装置の外部から生成される場合、あるいはリセット生成回路（図示せず）がＲＳＴから自動的に生成する場合等がある。
【００５６】
後者の場合、ＲＳＴをアクティブにしてから一定時間後に反転ＤＩＶＲＳＴをネゲートしたり、あるいはＲＳＴをアクティブにしてから一定クロックサイクル経過後に反転ＤＩＶＲＳＴをネゲートする方法がある。これによって、誤動作し難いクロック生成回路を得ることができる。
【００５７】
この実施の形態２によると、低周期のクロック周波数でロックするので、ロックまでに費やす消費電力を低く押さえることが可能である。また、内部回路とすれば所望の周波数で動作を開始する状態と同等の状態で動作可能であり、その後分周比を切り換えても内部クロックと外部システムクロックの位相がずれ難い。さらに、誤動作し難いクロック生成回路を得ることができる。
【００５８】
【発明の効果】
以上のように、この発明に係るクロック生成回路では、基準クロックを分周して分周クロックを生成する分周回路と、分周クロックを受けて外部クロックを出力する出力バッファと、分周クロックを遅延させて内部クロックを生成する遅延回路と、内部クロックと外部クロックの位相が所定の関係になるように遅延回路の遅延時間を調整する位相調整回路とが設けられる。分周回路は、それぞれ基準クロックを分周して第１〜Ｎ（ただし、Ｎは２以上の整数である）のクロックを出力する第１〜第Ｎの分周器を含み、第１〜第（Ｎ−１）のクロックの周期はそれぞれ第２〜第Ｎのクロックの周期の複数倍に設定され、第１〜第Ｎの分周器の遅延時間は等しく、第１のクロックの立ち上がりエッジのタイミングで第１〜第Ｎのクロックの立ち上がりエッジの位相は一致している。分周回路は、さらに、第１〜第Ｎのクロックを受け、第１のクロックを分周クロックとして出力バッファおよび遅延回路に与えた後、第１〜第Ｎのクロックのうちの選択されたクロックを分周クロックとして出力バッファおよび遅延回路に与える切換回路を含む。したがって、位相がずれ難く、消費電力を低く抑えることが可能である。
【００５９】
好ましくは、切換回路は、第１のクロックを分周クロックとして出力バッファおよび遅延回路に与えた後に、第１のクロックの立ち上がりエッジに応答して、第１〜第Ｎのクロックのうちの選択されたクロックを分周クロックとして出力バッファおよび遅延回路に与える。この場合は、スムーズにクロックを切換えることができる。
【００６０】
また好ましくは、切換回路は、第１のクロックを分周クロックとして出力バッファおよび遅延回路に与え、遅延回路の遅延時間が安定した後に、第１〜第Ｎのクロックのうちの選択されたクロックを分周クロックとして出力バッファおよび遅延回路に与える。この場合は、さらに位相がずれ難く、消費電力を低く抑えることが可能である。
【００６１】
また好ましくは、切換回路は、第１のクロックを分周クロックとして出力バッファおよび遅延回路に与えてから予め定められた時間が経過した後に、第１〜第Ｎのクロックのうちの選択されたクロックを分周クロックとして出力バッファおよび遅延回路に与える。この場合は、さらに位相がずれ難い。
【００６２】
また好ましくは、第１のクロックの周期は遅延回路の遅延時間の調整範囲よりも長い。この場合は、さらに位相がずれ難い。
【００６３】
また好ましくは、第１〜第Ｎのクロックのうちの選択されたクロックが遅延回路に与えられるまでは、内部回路がリセット状態に保持される。この場合は、誤動作を防止できる。
【００６４】
また好ましくは、第１〜第Ｎのクロックのうちの選択されたクロックが遅延回路に与えられるまでは、内部クロックの内部回路への入力が停止される。この場合は、誤動作を防止できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるクロック生成回路のブロック図である。
【図２】  この発明の実施の形態１によるクロック生成回路に用いる分周器の回路図である。
【図３】  この発明の実施の形態１による分周器の分周比制御信号と分周比の一覧表である。
【図４】  この発明の実施の形態１によるクロック生成回路の動作フローである。
【図５】  この発明の実施の形態２によるクロック生成回路のブロック図である。
【図６】  この発明の実施の形態２によるクロック生成回路のタイミングチャートである。
【図７】  従来のクロック生成回路のブロック図である。
【図８】  従来のクロック生成回路に用いる分周器の回路図である。
【図９】  従来のクロック生成回路のタイミングチャートである。
【符号の説明】
１    クロック生成回路              １０    ＰＬＬ
１１    分周器                        １５    ＤＬＬ
１７    内部回路
３３ａ  ＡＮＤ回路                    ３３ｂ  ＡＮＤ回路
３３ｃ  ＡＮＤ回路
３５ａ  Ｆ／Ｆ                        ３５ｂ  Ｆ／Ｆ
３５ｃ  Ｆ／Ｆ
３８    デコーダ
１００    クロック生成回路            １１０    ＰＬＬ
１１１    分周器                      １１５    ＤＬＬ
１１７    内部回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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