(57)【特許請求の範囲】
【請求項１】
セルビットライン対とワードラインとの間に接続したメモリセルと、
前記セルビットライン対間に連結されてセルビットラインプリチャージ制御信号に応答して前記セルビットライン対を第１電圧より低く、第２電圧より高い電圧にプリチャージするビットラインプリチャージ回路と、
前記第１電圧に接続されるとともに、センス増幅器ビットライン対間に連結されてセンス増幅器ビットラインプリチャージ制御信号に応答して前記センス増幅器ビットライン対を前記第１電圧にプリチャージするセンス増幅器ビットラインプリチャージ回路と、
前記セルビットライン対と前記センス増幅器ビットライン対との間に連結されて制御信号に応答して前記セルビットライン対と前記センス増幅器ビットライン対との間に電荷を伝送する電荷伝送回路と、
前記第１電圧に接続されるとともに、前記センス増幅器ビットライン対間に連結されて前記センス増幅器ビットライン対の電圧を前記第１電圧に増幅する第１センス増幅回路と、
前記センス増幅器ビットライン対間に接続されてセンス増幅器イネーブル信号に応答して前記センス増幅器ビットライン対の電圧を前記第２電圧に増幅する第２センス増幅回路と、を備え、前記制御信号は、
前記第２電圧を維持した後、アクティブ命令が印加された後であって前記センス増幅器イネーブル信号が発生する前に前記第１電圧に遷移し、前記センス増幅器イネーブル信号が発生した後に前記第１電圧よりも高い第３電圧に遷移することを特徴とする半導体メモリ装置。
【請求項２】
前記制御信号は、信号発生回路と制御信号発生回路によって発生され、
前記信号発生回路は、
前記ワードラインをイネーブルするためのワードラインイネーブル信号のラインロードと同一のラインロードを有し前記アクティブ命令を入力して遅延する第１遅延回路と、
前記第１遅延回路の出力信号を第１時間遅延して第１信号を発生する第２遅延回路と、
前記第１遅延回路の出力信号を第２時間遅延して第２信号を発生する第３遅延回路とを含んで構成され、
前記制御信号発生回路は、前記第１信号に応答して第１電圧の前記制御信号を発生し、前記第２信号に応答して第３電圧の前記制御信号を発生することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１電圧より低く、前記第２電圧より高い電圧は、
前記第１電圧を２で割った電圧であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１電圧は、
内部電源電圧であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第１電圧は、
外部電源電圧であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記第２電圧は、
接地電圧であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記第３電圧は、
内部電源電圧より高い高電圧であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記センス増幅器ビットラインプリチャージ回路は、
前記センス増幅器ビットライン対間に直列連結されて、前記第１電圧が印加される共通ソースと前記センス増幅器ビットラインプリチャージ制御信号が印加されるゲートを有する第１及び第２ＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記第１センス増幅回路は、
前記センス増幅器ビットライン対間に直列連結されて、前記センス増幅器ビットライン対の各々に連結されるゲートと前記第１電圧に接続された共通ソースを有する第３及び第４ＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記第２センス増幅回路は、
前記センス増幅器ビットライン対間に直列連結されて、前記センス増幅器ビットライン対の各々に連結されるゲートと前記センス増幅器イネーブル信号に応答して前記第２電圧が印加される共通ソースを有する第１及び第２ＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に低電源電圧で作動する半導体メモリ装置及びこの装置のビットラインセンシング方法に関する。
【０００２】
【従来の技術】
従来の電荷伝送プリセンシング（ＣＴＰＳ；Ｃhａｒｇｅ  ＴｒａｎｓｆｅｒＰｒｅｓｅｎｓｉｎｇ）機能を有する半導体メモリ装置は、低電源電圧におけるセンシングマージン（ｓｅｎｓｉｎｇ  ｍａｒｇｉｎ）を改善するために開発された。
【０００３】
図１は、従来の電荷伝送プリセンシング機能を有する半導体メモリ装置の一例の構成を示すものであって、同半導体メモリ装置は、セルビットラインプリチャージ回路１０、ＰＭＯＳセンス増幅器１２、センス増幅器ビットラインプリチャージ回路１６、ＮＭＯＳセンス増幅器１８、第１及び第２ビットラインアイソレーション回路１４、２０、及びメモリセルＭＣｉ、ＭＣｊで構成されている。
【０００４】
図１において、メモリセルＭＣｉは、ｎ個のメモリセルアレーブロックＢＬＫ１〜ＢＬＫｎ中のメモリセルアレーブロックＢＬＫ１内に位置するメモリセルにおける代表的なメモリセルを示すものであって、メモリセルＭＣｊは、ｎ個のメモリセルアレーブロックＢＬＫ１〜ＢＬＫｎ中のメモリセルアレーブロックＢＬＫ２内に位置するメモリセルにおける代表的なメモリセルを示すものである。また、キャパシタＣｂｌは、セルビットライン負荷キャパシタを図式化して示すものであって、キャパシタＣｓａは、センス増幅器ビットライン負荷キャパシタを図式化して示すものである。
【０００５】
図１に示した構成の機能を説明すると次のとおりである。セルビットラインプリチャージ回路１０は、“ハイ”レベルの制御信号ＢＬＰＲＥに応答してＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３がオンされてセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉを電圧Ｖｃｃａ／２にプリチャージする。ＰＭＯＳセンス増幅器１２は、セルビットライン対ＢＬＢｃｅｌｌｉ、ＢＬｃｅｌｌｉの“ロー”レベルの電圧に応答してＰＭＯＳトランジスタＰ１、Ｐ２がオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉの“ハイ”レベルの電圧を電圧Ｖｃｃａに増幅する。
【０００６】
第１ビットラインアイソレーション回路１４は、制御信号ＳＧ１に応答してＮＭＯＳトランジスタＮ４、Ｎ５がオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを連結する。センス増幅器ビットラインプリチャージ回路１６は、“ハイ”レベルの制御信号ＳＡＰＲＥに応答してＮＭＯＳトランジスタＮ６、Ｎ７、Ｎ８がオンされて、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを電圧Ｖｃｃａにプリチャージする。
【０００７】
ＮＭＯＳセンス増幅器１８は、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの“ハイ”レベルの電圧に応答してＮＭＯＳトランジスタＮ９、Ｎ１０がオンされて、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの“ロー”レベルの電圧を接地電圧にする。第２ビットラインアイソレーション回路２０は、制御信号ＳＧ２に応答してＮＭＯＳトランジスタＮ１１、Ｎ１２がオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを連結する。
【０００８】
図２は、図１に示した半導体メモリ装置の動作を説明するための動作タイミング図であって、メモリセルアレーブロックＢＬＫ１からデータが読出されてセルアレー電圧Ｖｃｃａが０．８Ｖになる場合の動作タイミング図である。
【０００９】
プリチャージ動作時に“ハイ”レベルの制御信号ＢＬＰＲＥ、ＳＡＰＲＥが印加されて、０Ｖの制御信号ＳＧ１、ＳＧ２が印加される。そうすると、ＮＭＯＳトランジスタＮ４、Ｎ５がオフされてセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを分離して、ＮＭＯＳトランジスタＮ１１、Ｎ２２がオフされてセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを分離する。そして、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３がオンされてセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉを電圧Ｖｃｃａ／２＝０．４Ｖにプリチャージして、ＮＭＯＳトランジスタＮ６、Ｎ７、Ｎ８がオンされてセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを電圧Ｖｃｃａ（１＋γ）＝１．６Ｖにプリチャージする。すなわち、プリチャージ動作時にセルビットライン対ＢＬｃｅｌｌ、ＢＬＢｃｅｌｌは電圧Ｖｃｃａ／２＝０．４Ｖにプリチャージされて、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａは電圧Ｖｃｃａ（１＋γ）＝１．６Ｖにプリチャージされる。
【００１０】
以後、読出し命令が印加されてワードラインＷＬｉが選択されると、ワードラインＷＬｉに連結されたメモリセルＭＣｉのＮＭＯＳトランジスタＮＭがオンされて、キャパシタＣとセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとの間で電荷共有動作が実行される。したがって、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉ間の電圧が電圧ΔＶＢＬｃｅｌｌほど広がる。
【００１１】
そして、制御信号ＳＧ１が電圧０．９Ｖに遷移すると、ＮＭＯＳトランジスタＮ４、Ｎ５がオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａとの間で電荷伝送動作が実行される、そうすると、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの電圧が下降して、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａ間に電圧差（ΔＶＢＬｓａ＝ΔＶ×（Ｃｂｌ＋Ｃｓａ）／Ｃｓａ）が発生する。このとき、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉの電圧は徐々に増加して、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉ間の電圧差が０になる。
【００１２】
この後、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａ間に電圧差ΔＶＢＬｓａが発生すると、ＰＭＯＳセンス増幅器１２及びＮＭＯＳセンス増幅器１８が動作してセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉ及びセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの電圧を各々電圧Ｖｃｃａと電圧０Ｖに増幅する。
【００１３】
ところで、図１に示した従来の半導体メモリ装置は、制御信号ＳＧ１のレベルを設定するのが難しいという問題点があった。
【００１４】
下の式は制御信号ＳＧ１のレベルを設定するために誘導された式である。
【００１５】
【数１】
0004146215.tif 000002
【００１６】
・・・（１）
（１）式において、ＶＳＧ１は制御信号ＳＧ１の電圧を示し、ＶｔｎはＮＭＯＳトランジスタＮ４、Ｎ５各々のスレショルド電圧を示す。
【００１７】
左辺は“ハイ”レベルのデータよりスレショルド電圧Ｖｔｎほど高くあるべきだという下限値であって、右辺は“ロー”レベルのデータよりスレショルド電圧Ｖｔｎほど低くあるべきだという上限値である。すなわち、ＮＭＯＳトランジスタＮ４、Ｎ５が線形領域ではなく飽和領域で動作して電荷伝送動作が実行される場合の下限値と上限値をいう。
【００１８】
電圧ＶＳＧ１のマージンを高めるためにはプリチャージ電圧が電圧Ｖｃｃａより大きくなければならなくて、γ値が概ね１程度の値を有するようになる。仮に、キャパシタＣが２０ｆＦ、キャパシタＣｂｌが１２０ｆＦ、キャパシタＣｓａが２０ｆＦ、電圧Ｖｃｃａが０．８Ｖであって、スレショルド電圧Ｖｔｎが０．４Ｖの場合、これらの値を（１）式に代入すると、制御電圧ＶＳＧ１は０．８５Ｖ以上かつ０．９５Ｖ以下に設定されなければならない。したがって、制御電圧ＶＳＧ１のマージンが約０．１Ｖと小さいために、このレベルを正確に設定するのが難しいという問題点があった。
【００１９】
そして、図１に示した半導体メモリ装置は、ＰＭＯＳセンス増幅器が各メモリセルアレーブロック間で共有されず、別途に構成されなければならないために、レイアウト面積が増加するという問題点があった。
【００２０】
また、プリチャージ動作時にセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを電圧Ｖｃｃａより高くプリチャージしなければならないために、電流消耗が増加するという問題点があった。
【００２１】
図１に示した従来の半導体メモリ装置は、三菱（Ｍｉｔｓｕｂｉｓhｉ）社によって国際電気電子工学会誌（ＩＥＥＥ  ＪＳＳＣ，Ｖｏｌ．３２，Ｎｏ．１１，Ｎｏｖ．１９９７，ｐｐ．１７２１−１７２７）に詳細に公開されている。
【００２２】
図３は、従来の電荷伝送プリセンシング機能を有する半導体メモリ装置の他の例の構成を示すものであって、同半導体メモリ装置は、第１及び第２ビットラインアイソレーション回路３０、３８、プリチャージ回路３２、ＰＭＯＳセンス増幅器３４、ＮＭＯＳセンス増幅器３６、及びメモリセルＭＣｉ、ＭＣｊで構成されている。ＭＣｉ、ＭＣｊは、ｎ個のメモリセルアレーブロックＢＬＫ１ないしＢＬＫｎ中のブロックＢＬＫ１、ＢＬＫ２内に配置されたメモリセルにおける代表的なメモリセルである。また、キャパシタＣｂｌは、セルビットライン負荷キャパシタを図式化して示したものであって、キャパシタＣｓａは、センス増幅器ビットライン負荷キャパシタを図式化して示したものである。
【００２３】
図３に示した構成の機能を説明すると次のとおりである。第１ビットラインアイソレーション回路３０は、制御信号Ｖｏｔに応答してＮＭＯＳトランジスタＮ１３、Ｎ１４がオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを連結する。プリチャージ回路３２は、制御信号ＢＬＰＲＥに応答してＮＭＯＳトランジスタＮ１５、Ｎ１６、Ｎ１７がオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉ及びセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを電圧ＶＢＬにプリチャージする。
【００２４】
ＰＭＯＳセンス増幅器３４は、電圧Ｖｃｃレベルのセンス増幅器イネーブル信号ＳＡＰが印加されると、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの“ロー”レベルの信号に応答してＰＭＯＳトランジスタＰ３、Ｐ４がオンされて、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの“ハイ”レベルの信号を電圧Ｖｃｃに増幅する。ＮＭＯＳセンス増幅器３６は、電圧０Ｖレベルのセンス増幅器イネーブル信号ＳＡＮが印加されると、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの“ハイ”レベルの信号に応答してＮＭＯＳトランジスタＮ１８、Ｎ１９がオンされて、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの“ロー”レベルの信号を電圧０Ｖに増幅する。
【００２５】
第２ビットラインアイソレーション回路３８は制御信号ＳＧ２に応答してＮＭＯＳトランジスタＮ２０、Ｎ２１がオンされてセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを連結する。
【００２６】
図３に示した半導体メモリ素子の動作を図４のタイミング図（Ａ）、（Ｂ）を参照しながら説明すると次のとおりである。ここで、図４（Ａ）は、図３の半導体メモリ素子のセルビットライン対部分の動作に関連したタイミング図であって、図４（Ｂ）は、図３の半導体メモリ素子のセンス増幅器ビットライン対の動作に関連したタイミング図である。図４において、データはメモリセルアレーブロックＢＬＫ１から読出される。
【００２７】
まず、期間ｔ１で、電圧Ｖｃｃ＋Ｖｔｎレベルの制御信号Ｖｏｔ及び“ハイ”レベルの制御信号ＢＬＰＲＥが印加されて、電圧Ｖｃｃ／２レベルの電圧ＶＢＬが印加されると、ＮＭＯＳトランジスタＮ１５、Ｎ１６、Ｎ１７がオンされて、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを電圧Ｖｃｃ／２にプリチャージする。そして、ＮＭＯＳトランジスタＮ１３、Ｎ１４がオンされてセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａからセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉに電荷が伝送されて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉを電圧Ｖｃｃ／２にプリチャージする。
【００２８】
期間ｔ２で、電圧０Ｖレベルの制御信号Ｖｏｔが印加されて、電圧Ｖｃｃ（１＋γ）レベルの電圧ＶＢＬが印加されると、ＮＭＯＳトランジスタＮ１３、Ｎ１４がオフされてセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの電圧は電圧Ｖｃｃ（１＋γ）レベルにプリチャージされる。
【００２９】
すなわち、期間ｔ１、ｔ２の動作を通してセルビットライン対ＢＬｃｅｌｌ、ＢＬＢｃｅｌｌは電圧Ｖｃｃ／２にプリチャージされて、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａは電圧Ｖｃｃ（１＋γ）にプリチャージされる。
【００３０】
期間ｔ３で、ワードラインＷＬｉに高電圧Ｖｐｐが印加されると、メモリセルＭＣｉのＮＭＯＳトランジスタＮＭがオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉ間に電圧差ΔＶＢＬｃｅｌｌが発生する。
【００３１】
期間ｔ４で、電圧β＋Ｖｔｎレベルの制御信号Ｖｏｔが印加されると、ＮＭＯＳトランジスタＮ１３、Ｎ１４がオンされる。そうすると、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉの電圧がβ＝Ｖｏｔ−Ｖｔｎに上昇してセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉ間の電圧差が０になって、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの電圧は徐々に下降して電圧差ΔＶＢＬｓａに広がる。
【００３２】
期間ｔ５で、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａ間の電圧差がＮＭＯＳトランジスタＮ１３、Ｎ１４のスレショルド電圧Ｖｔｎ以下になればＮＭＯＳトランジスタＮ１３、Ｎ１４がオフされる。したがって、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａ間の連結が切れる。
【００３３】
期間ｔ６で、電圧Ｖｃｃ及び電圧０Ｖのセンス増幅器イネーブル信号ＳＡＰ、ＳＡＮが印加されると、ＮＭＯＳセンス増幅器３４及びＰＭＯＳセンス増幅器３６が動作を実行してセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの電圧を各々電圧０Ｖと電圧Ｖｃｃに増幅する。このとき、制御信号Ｖｏｔが電圧Ｖｃｃ＋Ｖｔｎレベルに遷移すると、ＮＭＯＳトランジスタＮ１３、Ｎ１４がオンされて、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの電圧がセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉに伝えられる。したがって、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉの電圧も各々電圧０Ｖと電圧Ｖｃｃで増幅される。
【００３４】
図３に示した従来の半導体メモリ装置は、米国特許第６，１５４，４０２号に詳細に公開されている。
【００３５】
ところで、図３に示した従来の半導体メモリ装置は、図１に示した装置に比べてレイアウト面積は縮めることができる。しかし、ビットラインアイソレーション回路を構成するＮＭＯＳトランジスタに印加される制御信号Ｖｏｔの電圧レベルがＶｃｃ＋Ｖｔｎから０Ｖに、０Ｖからβ＋Ｖｔｎに、β＋ＶｔｎからＶｃｃ＋Ｖｔｎに可変されなければならなくて、電圧ＶＢＬのレベルもＶｃｃ／２からＶｃｃ（１＋γ）に、Ｖｃｃ（１＋γ）からＶｃｃ／２に可変されるべきで、これら電圧レベルを正確に制御し難いという問題点があった。
【００３６】
【非特許文献１】
国際電気電子工学会誌（ＩＥＥＥ  ＪＳＳＣ，Ｖｏｌ．３２，Ｎｏ．１１，Ｎｏｖ．１９９７，ｐｐ．１７２１−１７２７）
【特許文献１】
米国特許第６，１５４，４０２号
【発明が解決しようとする課題】
本発明の目的は、例えば、レイアウト面積を増加させず、かつビットラインセンシング動作制御が容易な半導体メモリ装置を提供することにある。
【００３７】
本発明の他の目的は、前記目的を達成するための半導体メモリ装置のビットラインセンシング方法を提供することにある。
【００３８】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置は、セルビットライン対とワードラインとの間に連結されたメモリセル、前記セルビットライン対間に連結されてセルビットラインプリチャージ制御信号に応答して前記セルビットライン対を第１電圧より低い電圧にプリチャージするビットラインプリチャージ回路、センス増幅器ビットライン対間に連結されてセンス増幅器ビットラインプリチャージ制御信号に応答して前記センス増幅器ビットライン対を前記第１電圧にプリチャージするセンス増幅器ビットラインプリチャージ回路、前記セルビットライン対と前記センス増幅器ビットライン対との間に連結されて制御信号に応答して前記セルビットライン対と前記センス増幅器ビットライン対との間で電荷を伝送する電荷伝送回路、前記センス増幅器ビットライン対間に連結されて前記センス増幅器ビットライン対の電圧を第１電圧に増幅する第１センス増幅回路、及び、前記センス増幅器ビットライン対間に連結されてセンス増幅器イネーブル信号に応答して前記センス増幅器ビットライン対の電圧を第２電圧に増幅する第２センス増幅回路とを備えることを特徴とする。
【００３９】
前記制御信号は、第２電圧を維持している状態から、アクティブ命令が印加された後であってセンス増幅器イネーブル信号が発生する前に第１電圧に遷移して、前記センス増幅器イネーブル信号が発生した後に第１電圧から第３電圧に遷移しうる。前記制御信号は、信号発生回路によって発生されうる。前記信号発生回路は、例えば、ワードラインをイネーブルして、前記アクティブ命令を入力して遅延させるワードラインイネーブル信号のようなロードを有する第１遅延回路と、第１信号を発生させるために前記第１遅延回路の出力信号を第１時間ほど遅延させる第２遅延回路と、第１信号を発生させるために前記第１遅延回路の出力信号を第２時間ほど遅延させる第３遅延回路とを含んで構成されうる。そして、前記制御信号発生回路は、第１信号に応答して第１電圧を有する制御信号を発生して、前記第２信号に応答して第３信号を有する制御信号を発生しうる。
【００４０】
前記第１電圧より低い電圧は、例えば第１電圧の１／２であることが望ましい。
【００４１】
或いは、前記第１電圧は、内部または外部電源電圧であってもよい。
【００４２】
或いは、前記第２電圧は、接地電圧であってもよい。
【００４３】
前記第３電圧は、例えば電源電圧より高い高電圧である。
【００４４】
前記センス増幅器ビットラインプリチャージ回路は、例えば、前記センス増幅器ビットライン対間に直列で連結されて、第１電圧が印加される共通ソースと、前記センス増幅器ビットラインプリチャージ制御信号が入力されるゲートを各々含んで構成される第１及び第２ＰＭＯＳトランジスタを含んで構成されうる。前記第１センス増幅器回路は、例えば、前記センス増幅器ビットライン対間に直列で連結されて、第１電圧が印加される共通ソースを有する第３及び第４ＰＭＯＳトランジスタを含んで構成されうる。前記第１センス増幅器回路は、前記センス増幅器ビットライン対間に直列で連結されて、前記センス増幅器ビットライン対に連結されたゲートと前記センス増幅器イネーブル信号に応答して前記第１電圧を入力する共通ソースを有する第３及び第４ＰＭＯＳトランジスタを含んで構成されうる。前記第２センス増幅器回路は、前記センス増幅器ビットライン対間に直列で連結されて、前記センス増幅器ビットライン対に連結されたゲートと、前記センス増幅器イネーブル信号に応答して第２電圧を入力する共通ソースを有する第１及び第２ＮＭＯＳトランジスタを含んで構成されうる。
【００４５】
前記他の目的を達成するための本発明の半導体メモリ装置のビットラインセンシング方法は、第１電圧の制御信号が印加されるとセルビットライン対とセンス増幅器ビットライン対とを分離して、セルビットラインプリチャージ制御信号が印加されるとセルビットライン対を第１電圧より低い電圧にプリチャージして、センス増幅器ビットラインプリチャージ制御信号が印加されるとセンス増幅器ビットライン対を前記第１電圧にプリチャージする段階、ワードラインがイネーブルされてメモリセルが選択されて前記セルビットライン対間に電圧差が発生する段階、第２電圧の前記制御信号が印加されると前記セルビットライン対と前記センス増幅器ビットライン対が連結されて前記セルビットライン対間の電圧が増加して前記セルビットライン対間の電圧が第１電圧差を有するようになり、前記センス増幅器ビットライン対間の電圧が減少して前記センス増幅器ビットライン対間の電圧が第２電圧差を有するようになる段階、前記セルビットライン対及び前記センス増幅器ビットライン対の電圧が一定電圧を維持する段階、及び、ＰＭＯＳセンス増幅器及びＮＭＯＳセンス増幅器がイネーブルされて前記センス増幅器ビットライン対を第１電圧と第２電圧に増幅して、第３電圧の前記制御信号が印加されると前記センス増幅器ビットライン対の電圧を前記セルビットライン対に伝送する段階を備えることを特徴とする。
【００４６】
前記第１電圧より低い電圧は、例えば前記第１電圧の１／２電圧である。或いは、前記第１電圧は、内部または外部電源電圧であってもよいし、接地電圧であってもよい。前記第３電圧は、例えば前記電源電圧より高い電圧である。
【００４７】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明の半導体メモリ装置及びこの装置のビットラインセンシング方法を説明すると次のとおりである。
【００４８】
図５は、本発明の半導体メモリ装置の一実施形態の構成を示すものであって、同半導体メモリ装置は、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉ間に連結されたセルビットラインプリチャージ回路４０、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａ間に連結されたセンス増幅器ビットラインプリチャージ回路４４、ＰＭＯＳセンス増幅器４６、及びＮＭＯＳセンス増幅器４８、及び、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａとの間に連結された電荷伝送回路（ビットラインアイソレーション回路）４２、５０で構成されている。
【００４９】
図５において、メモリセルＭＣｉ、ＭＣｊの各々は、ｎ個のメモリセルアレーブロックＢＬＫ１〜ＢＬＫｎ中のメモリセルアレーブロックＢＬＫ１、ＢＬＫ２内に配置されたメモリセル中の代表的なメモリセルを示すものである。また、キャパシタＣｂｌは、セルビットライン負荷キャパシタを図式化して示したものであって、キャパシタＣｓａは、センス増幅器ビットライン負荷キャパシタを図式化して示したものである。
【００５０】
セルビットラインプリチャージ回路４０は、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉ間に連結されて制御信号ＢＬＰＲＥが印加されるゲートを有するＮＭＯＳトランジスタＮ２２と、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉ間に直列連結されて制御信号ＢＬＰＲＥが印加されるゲートとプリチャージ電圧Ｖｃｃａ／２が印加される共通ソースを有するＮＭＯＳトランジスタＮ２３、Ｎ２４とで構成されている。
【００５１】
センス増幅器ビットラインプリチャージ回路４４は、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａ間に直列連結されて制御信号ＳＡＰＲＥが印加されるゲートと第１電圧Ｖｃｃａが印加される共通ソースを有するＰＭＯＳトランジスタＰ５、Ｐ６で構成されている。
【００５２】
ＰＭＯＳセンス増幅器４６は、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａ間に直列連結されて、センス増幅器ビットラインＢＬＢｓａ、ＢＬｓａの各々に連結されたゲートと第１電圧Ｖｃｃａが印加される共通ソースとを有するＰＭＯＳトランジスタＰ７、Ｐ８で構成されている。
【００５３】
ＮＭＯＳセンス増幅器４８は、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａ間に直列連結されてセンス増幅器ビットラインＢＬＢｓａ、ＢＬｓａの各々に連結されたゲートと第２電圧ＧＮＤが印加される共通ソースを有するＮＭＯＳトランジスタＮ２７、Ｎ２８で構成されている。
【００５４】
ビットラインアイソレーション回路４２は、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａとの間に連結されたＮＭＯＳトランジスタＮ２５、Ｎ２６で構成されている。そして、ビットラインアイソレーション回路５０は、セルビットライン対ＢＬｃｅｌｌｊ、ＢＬＢｃｅｌｌｊとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａとの間に連結されたＮＭＯＳトランジスタＮ２９、Ｎ３０で構成されている。
【００５５】
メモリセルＭＣｉ、ＭＣｊの各々は、ワードラインＷＬｉ、ＷＬｊの各々に連結されたゲートとセルビットラインＢＬｃｅｌｌｉ、ＢＬｃｅｌｌｊに各々連結されたドレインを有するＮＭＯＳトランジスタＮＭと、ＮＭＯＳトランジスタＮＭのソースと接地電圧との間に連結されたキャパシタＣとで構成されている。
【００５６】
図５に示した構成の機能を説明すると次のとおりである。セルビットラインプリチャージ回路４０は、“ハイ”レベルの制御信号ＢＬＰＲＥに応答してＮＭＯＳトランジスタＮ２２、Ｎ２３、Ｎ２４がオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉを電圧Ｖｃｃａ／２にプリチャージする。ビットラインアイソレーション回路４２は、制御信号ＩＳＯｉに応答してオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを連結する。センス増幅器ビットラインプリチャージ回路４４は、“ロー”レベルの制御信号ＳＡＰＲＥに応答してＰＭＯＳトランジスタＰ５、Ｐ６がオンされて、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを電圧Ｖｃｃａにプリチャージする。
【００５７】
ＰＭＯＳセンス増幅器４６は、“ロー”レベルのセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの信号に応答してＰＭＯＳトランジスタＰ７、Ｐ８がオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの“ハイ”レベルの信号を第１電圧Ｖｃｃａに増幅する。ＮＭＯＳセンス増幅器４８は、電圧０Ｖレベルのセンス増幅器イネーブル信号ＳＡＮが印加されると、“ハイ”レベルのセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの信号に応答してＮＭＯＳトランジスタＮ２７、Ｎ２８がオンされて、セルビットライン対ＢＬｃｅｌｌｊ、ＢＬＢｃｅｌｌｊとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの“ロー”レベルの信号を第２電圧である０Ｖに増幅する。
【００５８】
ビットラインアイソレーション回路５０は制御信号ＩＳＯｊに応答してＮＭＯＳトランジスタＮ２９、Ｎ３０がオンされて、セルビットライン対ＢＬｃｅｌｌｊ、ＢＬＢｃｅｌｌｊとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを連結する。
【００５９】
図５に示す実施形態では、ＰＭＯＳセンス増幅器４６が第１電圧Ｖｃｃａに直接的に連結されて構成されることを示したが、ＰＭＯＳセンス増幅器４６が第１電圧Ｖｃｃａに直接的に連結されないで、ＮＭＯＳセンス増幅器４８と同様にＰＭＯＳセンス増幅器４６を構成するＰＭＯＳトランジスタＰ７、Ｐ８の共通ソースで電圧Ｖｃｃａが印加されるように構成されても関係ない。この場合において、ＰＭＯＳセンス増幅器４６は、第１電圧Ｖｃｃａレベルのセンス増幅器イネーブル信号ＳＡＰが印加されると、“ロー”レベルのセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの信号に応答してＰＭＯＳトランジスタＰ７、Ｐ８がオンされて、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの“ハイ”レベルの信号を第１電圧Ｖｃｃａに増幅する。
【００６０】
図６は、図５に示した制御信号ＩＳＯｉを発生する制御信号発生回路の一構成例を示す回路図であって、同回路は、インバータＩ１、Ｉ２、Ｉ３、ＮＭＯＳトランジスタＮ３１、及びＰＭＯＳトランジスタＰ９で構成されている。
【００６１】
インバータＩ１、Ｉ２は、“ハイ”レベルの制御信号Ｐ１をバッファリングして第３電圧Ｖｐｐを発生する。インバータＩ３は、“ハイ”レベルの制御信号Ｐ２を反転して第２電圧０Ｖを発生する。ＮＭＯＳトランジスタＮ３１は、第３電圧ＶｐｐのインバータＩ２の出力信号に応答して第１電圧Ｖｃｃａを制御信号ＩＳＯｉとして発生する。ＰＭＯＳトランジスタＰ９は、第２電圧レベルのインバータＩ３の出力信号に応答して第３電圧Ｖｐｐを制御信号ＩＳＯｉとして発生する。
【００６２】
図７は、図６に示した信号Ｐ１、Ｐ２を発生する信号発生回路の一構成例を示すブロック図であって、同回路は、ワードラインイネーブル信号発生回路６０、及び第１、２、及び３遅延回路６２、６４、６６で構成されている。
【００６３】
図７において、ワードラインイネーブル信号発生回路６０は、反転ローアドレスストローブ信号ＲＡＳＢに応答してローアドレスＲＡを入力してデコーディングしてワードラインイネーブル信号ＷＬを発生するまでの所定の遅延時間を有する。第１遅延回路６２は、ワードラインイネーブル信号発生回路６０と同一のライン負荷を有するように設計される。
【００６４】
図７に示した回路の作動を説明すると次のとおりである。ワードラインイネーブル信号発生回路６０は、反転ローアドレスストローブ信号ＲＡＳＢに応答してローアドレスＲＡを入力してデコーディングしてワードラインイネーブル信号ＷＬを発生する。第１遅延回路６２は、反転ローアドレスストローブ信号ＲＡＳＢに応答してワードラインイネーブル信号ＷＬの発生時点に合わせて信号ＲＷＬを発生する。第２遅延回路６４は、信号ＲＷＬを第１所定時間ほど遅延させて信号Ｐ１を発生して、第３遅延回路６６は、信号ＲＷＬを第２所定時間ほど遅延させて信号Ｐ２を発生する。
【００６５】
すなわち、第１遅延回路６２をワードラインイネーブル信号発生回路６０の構成と同一の構成にして信号ＲＷＬを発生させることにより、これが発生する信号ＲＷＬを利用して信号Ｐ１、Ｐ２を正確なタイミングで発生することができる。
【００６６】
図８は、図５に示した本発明の望ましい実施形態の半導体メモリ装置の動作を説明するための動作タイミング図であって、（Ａ）はセルビットライン対側の動作を説明するための動作タイミング図であって、（Ｂ）はセンス増幅器ビットライン対側の動作を説明するための動作タイミング図であって、メモリセルアレーブロックＢＬＫ１からデータが読出される場合の動作タイミングを示すものである。
【００６７】
まず、期間ｔ１で、制御信号ＩＳＯｉが第２電圧である０Ｖで維持されて、“ハイ”レベルの制御信号ＢＬＰＲＥ、及び“ロー”レベルの制御信号ＳＡＰＲＥが印加されると、ＮＭＯＳトランジスタＮ２５、Ｎ２６がオフされる。そして、ＮＭＯＳトランジスタＮ２２、Ｎ２３、Ｎ２４がオンされてセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉを電圧１／２Ｖｃｃａにプリチャージして、ＰＭＯＳトランジスタＰ５、Ｐ６がオンされてセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａを第１電圧Ｖｃｃａにプリチャージする。
【００６８】
期間ｔ２で、ワードラインＷＬｉに高電圧Ｖｐｐが印加されると、メモリセルＭＣｉのＮＭＯＳトランジスタＮＭがオンされてキャパシタＣとセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとの間で電荷共有動作が実行される。したがって、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉ間の電圧が広がる。
【００６９】
期間ｔ３で、第１電圧Ｖｃｃａの制御信号ＩＳＯｉが印加されると、ＮＭＯＳトランジスタＮ２５、Ｎ２６がオンされてセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉの電圧は徐々に上昇して電圧差ΔＶＢＬｃｅｌｌｉを有するようになって、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの電圧は徐々に下降して電圧差ΔＶＢＬｓａを有するようになる。
【００７０】
期間ｔ４で、セルビットライン対ＢＬｃｅｌｌ、ＢＬＢｃｅｌｌとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａとの間の電圧差がＮＭＯＳトランジスタＮ２５、Ｎ２６のスレショルド電圧Ｖｔｎ以下になると、ＮＭＯＳトランジスタＮ２５、Ｎ２６がオフされる。したがって、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａとの間の連結が切れて電荷伝送動作は中止される。したがって、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａは、一定レベルを維持する。
【００７１】
期間ｔ５で、電圧０Ｖレベルのセンス増幅器イネーブル信号ＳＡＮが印加されると、ＮＭＯＳセンス増幅器４６及びＰＭＯＳセンス増幅器４８が動作してセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａ間の電圧を各々第２電圧０Ｖと第１電圧Ｖｃｃａに増幅する。このとき、制御信号ＩＳＯｉが第３電圧Ｖｐｐレベルに遷移されると、ＮＭＯＳトランジスタＮ２５、Ｎ２６がオンされて、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａの増幅されたレベルがセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉに伝送される。すなわち、この期間で、センス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａのみならずセルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉも増幅される。
【００７２】
上述した本発明の望ましい実施形態の半導体メモリ装置は、セルビットライン対ＢＬｃｅｌｌｉ、ＢＬＢｃｅｌｌｉとセンス増幅器ビットライン対ＢＬｓａ、ＢＬＢｓａをプリチャージするための電圧として制御信号ＩＳＯｉの中間レベル電圧である電圧Ｖｃｃａが印加されることを示したが、電圧Ｖｃｃａの代りに外部電源電圧が印加されるように構成されても関係ない。
【００７３】
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できるであろう。
【００７４】
【発明の効果】
本発明の半導体メモリ装置によれば、メモリセルアレーブロック間のＰＭＯＳセンス増幅器及びＮＭＯＳセンス増幅器を共有して伝送プリセンシング動作を実行するためので、レイアウト面積が縮小されうる。
【００７５】
また、本発明の半導体メモリ装置及びこの装置のビットラインセンシング方法によれば、ビットラインアイソレーション回路に印加される制御信号のレベルを制御することが容易である。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の一構成例の構成を示す図である。
【図２】図１に示した半導体メモリ装置の動作を説明するための動作タイミング図である。
【図３】従来の半導体メモリ装置の他構成例を示す図である。
【図４】各々図３の半導体メモリ素子の動作を示すタイミング図である。
【図５】本発明の半導体メモリ装置の一実施形態の構成を示す図である。
【図６】図５に示した制御信号ＩＳＯｉを発生するための制御信号発生回路の構成例を示す回路図である。
【図７】図６に示した信号Ｐ１、Ｐ２を発生する信号発生回路の構成例を示す図である。
【図８】図５に示した本発明の望ましい実施形態の半導体メモリ装置の動作を説明するための動作タイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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