(57)【特許請求の範囲】
【請求項１】
表示パネル基板上に相互に直交する複数のゲートバスラインおよびデータバスラインが形成され、直交するラインの交点付近を絵素とする表示装置において、
前記データバスラインへ階調信号を出力するデータバスライン駆動回路は、前記データバスラインごとに、
ＭＯＳＦＥＴからなる両方向に電流が流れ得る出力トランジスタであって、該出力トランジスタを開閉駆動するための制御信号としてのサンプリング信号が入力されるゲート、前記データバスラインに接続された第１の端子、および、前記データバスラインへ出力する前記階調信号を選択するために参照する階調参照信号が供給される第２の端子を有する出力トランジスタと、
前記ゲートと前記サンプリング信号を前記ゲートへ入力する回路の出力との間に接続されたコンデンサと、
前記ゲートと前記第２の端子とを接続する抵抗とからなる回路を、
複数の階調レベルからなる第１の電圧範囲と複数の階調レベルからなる第２の電圧範囲との２つの電圧範囲に分けられた前記階調参照信号の、前記第１の電圧範囲と前記第２の電圧範囲とのそれぞれに対して備えており、
前記第１の端子から前記データバスライン側は容量性負荷であり、
前記第１の電圧範囲と前記第２の電圧範囲とのそれぞれについて、前記階調参照信号の前記複数の階調レベルのそれぞれが前記第２の端子に周期的に順次供給され、
前記データバスライン駆動回路は、各前記データバスラインの各水平走査期間に、前記階調参照信号が前記データバスラインに出力すべき階調レベルとなると、前記サンプリング信号が前記コンデンサを介して前記ゲートに入力されて、前記第２の端子に供給されている階調レベルの前記階調参照信号を、前記複数の階調レベルから選択した階調レベルの前記階調信号として、前記第１の端子から前記データバスラインに出力することを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型の液晶表示装置などで実現される表示装置に関し、特に高精細度表示および多階調表示を実現するための技術に関する。
【０００２】
【従来の技術】
図１１は、前記液晶表示装置における典型的な従来技術のデータバスライン駆動回路１を説明するための該データバスライン駆動回路１を備えるアクティブマトリクス型の液晶表示装置２の電気的構成を示すブロック図である。この液晶表示装置２は、大略的に、多数の絵素３がマトリクス配列されている表示部４と、前記データバスライン駆動回路１と、ゲートバスライン駆動回路５とを備えて構成されている。
【０００３】
前記データバスライン駆動回路１は、表示部４上に形成された複数ｍチャネルのデータバスラインｄ１，ｄ２，…，ｄｍ（総称するときには、以下参照符ｄで示す）へ、１水平走査周期内の所定のサンプリング期間毎に、表示すべき画像の輝度レベルに対応した階調信号を出力するためのものである。したがって、シフトレジスタ６と、前記各チャネル毎に設けられるアナログスイッチｔｒ１，ｔｒ２，…，ｔｒｍ（総称するときには、以下参照符ｔｒで示す）と、ホールド用コンデンサｃ１，ｃ２，…，ｃｍ（総称するときには、以下参照符ｃで示す）とを備えて構成されている。
【０００４】
前記シフトレジスタ６は、映像信号の水平同期信号などに基づいて作成されるスタートパルスｓｐに同期してリセットされ、ほぼ前記１水平走査周期をチャネル数ｍで割算したタイミング毎に入力されるクロック信号ｃｋ，／ｃｋ（／は反転信号であることを表す）に応答して、各アナログスイッチｔｒ１〜ｔｒｍのゲートへ順次的にサンプリング信号ｓ１１，ｓ１２，…，ｓ１ｍを出力してゆく。各アナログスイッチｔｒ１〜ｔｒｍのソースには、図示しない映像信号源から共通に映像信号が入力されており、この映像信号は、各アナログスイッチｔｒ１〜ｔｒｍで順次的にサンプリングされて、ホールド用コンデンサｃ１〜ｃｍでホールドされる。前記各データバスラインｄ１〜ｄｍへは、各ホールド用コンデンサｃ１〜ｃｍの出力電圧が階調信号として印加されている。
【０００５】
前記表示部４には、相互に平行な前記データバスラインｄ１〜ｄｍに対して、直交する複数のゲートバスラインｇ１，ｇ２，…，ｇｎ（総称するときには、以下参照符ｇで示す）が相互に平行に形成され、各データバスラインｄとゲートバスラインｇとの交点付近には前記絵素３が形成され、こうして絵素３はマトリクス状に配列される。
【０００６】
各絵素３は、薄膜トランジスタ７と、絵素電極および図示しない対向電極等から成る絵素容量８とを備えて構成されている。薄膜トランジスタ７のゲートは、前記ゲートバスラインｇに接続され、ソースは、データバスラインｄに接続され、ドレインには前記絵素容量８が接続されている。
【０００７】
ゲートバスライン駆動回路５は、シフトレジスタなどで実現され、１水平走査期間毎に前記各ゲートバスラインｇ１〜ｇｎへ、順次的に走査信号を出力する。したがって、各絵素３において、前記走査信号が出力されているゲートバスラインｇに接続されている薄膜トランジスタ７は導通しており、映像信号の水平走査に伴って、データバスライン駆動回路１から各データバスラインｄへ出力される階調信号が絵素容量８に書込まれて、その内容が次のサンプリングタイミングまで保持されて画像表示が行われる。
【０００８】
上述のような従来技術の液晶表示装置２では、高品位なテレビジョン画像やコンピュータ画像を表示可能とするにあたっての表示画像の高解像度化および高精細度化に対応することができないという問題がある。すなわち、前記高解像度化および高精細度化にあたっては、水平解像度を増加、すなわちデータバスライン数ｍを増加する必要がある。一方、前記データバスライン数ｍを増加させてゆくと、絵素容量８への階調信号の書込不良が生じるという問題がある。たとえば、ＶＧＡ（Video Graphic Array）方式の場合、１水平走査周期１Ｈ＝１／（４８０×６０）≒３０μｓｅｃであり、水平解像度を６４０本とすると、アナログスイッチｔｒを導通しておくことができる時間Ｔｏｎ１は、
Ｔｏｎ１＝３０×１０-6／６４０＝４６（ｎｓｅｃ）          …（１）
となる。
【０００９】
これに対して、階調信号を絵素容量８に正確に、すなわち９９％以上書込むために必要な時間Ｔｓ１は、時定数の少なくとも５倍は必要であることから、絵素容量８の容量を２０ｐＦとし、アナログスイッチｔｒの導通抵抗を１ｋΩとすると、
Ｔｓ１＝２０×１０-9×１×１０3×５＝１００（ｎｓｅｃ）  …（２）
だけ必要となる。
【００１０】
したがって、Ｔｓ１＞Ｔｏｎ１となって、サンプリング期間であるアナログスイッチｔｒの導通時間Ｔｏｎ１では、正確な階調信号を絵素容量８に書込むことができないという問題がある。
【００１１】
このような不具合を解消するための他の従来技術は、特公平７−５０３８９号公報に示されている。図１２を参照して、その従来技術のデータバスライン駆動回路１１について説明する。なお、この図１２において、前述の図１１に対応する構成には、同一の参照符号を付して、その説明を省略する。
【００１２】
このデータバスライン駆動回路１１へは、図示しない映像信号源からｋビットのデジタル映像信号が入力されており、このデジタル映像信号は、ラッチ回路１２の各セルに共通に与えられている。前記各セルは、前記シフトレジスタ６からのサンプリング信号ｓ１１〜ｓ１ｍに応答して、前記映像信号をラッチする。したがって、前記映像信号は、その水平走査に応答して順次出力されてゆくサンプリング信号ｓ１１〜ｓ１ｍに対応して、ラッチ回路１２の各セル内に順次ストアされてゆく。
【００１３】
前記ラッチ回路１２の各セルのストア内容は、ラッチ回路１３の対応する各セルに出力される。前記ラッチ回路１３へは、前記水平同期信号などに応答する転送信号が入力されており、該ラッチ回路１３は、前記転送信号を受信すると、前記ラッチ回路１２の各セルのストア内容を一斉にラッチし、次の転送信号を受信するまで保持する。ラッチ回路１３のストア内容は、比較回路１４に入力される。また、この比較回路１４の各セルには、共通に、液晶のオフレベルからオンレベルまでに対応し、周期的に変化する前記ｋビットの階調基準信号が入力されている。
【００１４】
比較回路１４の各セルは、ラッチ回路１３からの映像データに前記階調基準信号が一致すると、対応するアナログスイッチｔｒのゲートへサンプリング信号を導出する。一方、各アナログスイッチｔｒのソースへは、前記階調基準信号に同期してその振幅レベルが周期的に変化しているアナログの階調参照信号が共通に入力されている。したがって、アナログスイッチｔｒからホールド用コンデンサｃを介して各データバスラインｄへは、前記映像信号の輝度レベルに対応した電圧が、階調信号として出力される。
【００１５】
図１３は、上述のようなデータバスライン駆動回路１１の動作を説明するための波形図である。階調参照信号は、図１３（ａ）で示すように、所定周期、たとえば１水平走査周期ＴＨ間で、所定の最小レベルから最大レベルまで変化する２k 階調の信号である。また、前記クロック信号ｃｋは図１３（ｂ）で示される。さらにまた前記階調参照信号のレベルに対応し、かつ前記クロック信号ｃｋと同期して入力される階調基準信号の各ビットの波形は、図１３（ｃ）〜図１３（ｆ）で示すようになる。この図１３において、図１３（ｇ）はスタートパルスｓｐであり、図１３（ｈ）は前記転送信号である。
【００１６】
したがって、図１３（ｇ）で示すスタートパルスに同期して、前記階調参照信号および階調基準信号がリセットされて、それぞれ図１３（ａ）および図１３（ｃ）〜（ｆ）で示すように出力されてゆく。シフトレジスタ６は、前記図１３（ｇ）で示すスタートパルスｓｐと、前記クロック信号ｃｋ，／ｃｋとに応答して、順次シフトして、サンプリング信号ｓ１１〜ｓ１ｍを出力してゆく。
【００１７】
前記サンプリング信号ｓ１１〜ｓ１ｍに応答して、ラッチ回路１２の各セルは、入力された映像データをラッチしてラッチ回路１３へ出力する。前記１水平走査周期ＴＨの終了後に、図１３（ｈ）で示す転送信号に応答して、ラッチ回路１３は、前記映像データをラッチする。比較回路１４の各セルは、図１３（ａ）で示すように、掃引されている階調基準信号に対して、前記ラッチ回路１３にラッチされている映像信号と一致している期間、すなわち階調参照信号の１階調に割当てられている時間Ｔｏｎだけ、アナログスイッチｔｒ１〜ｔｒｍへサンプリング信号ｓ２１〜ｓ２ｍをそれぞれ出力する。これによって、階調参照信号が、各アナログスイッチｔｒ１〜ｔｒｍによって対応するレベルの時点でサンプリングされて、データバスラインｄ１〜ｄｍへ出力されてゆく。
【００１８】
このように構成することによって、各データバスラインｄのサンプリング期間Ｔｏｎ２は、前記１水平走査周期ＴＨと階調数２k とから、
Ｔｏｎ２＝ＴＨ／２k                                        …（３）
となる。ただし、実際には１水平走査周期ＴＨのすべてに映像信号が存在するわけではなく、したがってこのサンプリング期間Ｔｏｎ２は、さらに短くなる。
【００１９】
前述と同様に、アナログスイッチｔｒの導通抵抗を１ｋΩとし、絵素容量８の容量を２０ｐＦとするとき、階調参照信号を絵素容量８に書込むために必要な時間Ｔｓ２は、Ｔｓ１と同様に、１００ｎｓｅｃである。これに対して、前記ＶＧＡ方式の場合、１水平走査周期ＴＨは、前述のように、３０μｓｅｃであり、表示階調数を２５６とすると、
Ｔｏｎ２＝３０×１０-6／２５６＝１１７（ｎｓｅｃ）        …（４）
となり、Ｔｓ２＜Ｔｏｎ２となって、前記ＶＧＡ方式での２５６階調の表示を行うことができる。
【００２０】
したがって、図１１で示すデータバスライン駆動回路１では、１水平走査周期ＴＨを１ライン当りの画素数ｍで割算することによって求められる時間をサンプリング時間としていたのに対して、このデータバスライン駆動回路１１では、前記１水平走査周期ＴＨを階調数で割算して求められる時間をサンプリング時間とすることによって、高解像度、高精細度化が図られている。
【００２１】
【発明が解決しようとする課題】
しかしながら、階調数をさらに増加させて、たとえば５１２階調とすると、Ｔｏｎ２＝５９（ｎｓｅｃ）となり、Ｔｏｎ２＜Ｔｓ２となって、表示は不可能である。
【００２２】
一方、実装面について考えると、図１４で示されるように、集積回路に形成されるデータバスライン駆動回路２１は、絶縁基板上で表示部２２の側方に実装される。このとき、前記絶縁基板上に形成される前記データバスラインｄとデータバスライン駆動回路２１の端子２３とは、データバスラインｄの端部に形成されたコンタクトパット２４に前記端子２３が半田付けされることによって電気的に接続される。コンタクトパット２４の幅は、データバスライン駆動回路２１の位置ずれに対する余裕を得るために、前記データバスラインｄよりも幅広に形成されている。したがって、解像度を高くしようとしても、コンタクトパット２４の幅などに対応した所定の間隔を確保するために、困難になってくるという問題がある。
【００２３】
このような不具合を解決するために、図１５で示されるような構成が考えられる。この構成では、データバスライン駆動回路２５の端子は、千鳥状に配列されており、奇数番目のデータバスラインｄ１，ｄ３，…に対応するコンタクトパット２６は、データバスライン駆動回路２５の一方の側部側に配列されており、偶数番目のデータバスラインｄ２，ｄ４，…に対応するコンタクトパット２７は、データバスライン駆動回路２５の他方の側部側に配列されている。
【００２４】
これによって、図１６でＪ部を拡大して示すように、コンタクトパット２７の幅Ｗ１よりも狭い幅Ｗ２のデータバスラインｄを、隣接するコンタクトパット２６間に引回すことによって、高解像度化が図られている。しかしながら、さらに解像度を向上しようとしても、コンタクトパット２６間の間隔Ｗ３を前記データバスラインｄの幅Ｗ２よりも小さくすることができず、不可能である。
【００２５】
さらにまた、消費電力について考えると、たとえばＮＰＮ型の電界効果トランジスタから成るアナログスイッチｔｒにおいて、ゲート−ソース間の電圧Ｖｇｓと、ドレイン電流Ｉｄとの間には、図１７で示すような関係を有している。すなわち、ドレイン電流Ｉｄ、したがって階調信号を充分に供給可能とするためには、ゲート端子の電位Ｖｇは、ソース端子の電位Ｖｓから、導通に要する閾値電圧Ｖｔｈおよび余裕αが必要となる。したがって、階調参照信号と、サンプリング信号との関係は、図１８において参照符β１およびβ２でそれぞれ示すようになり、サンプリング信号の振幅Ｖｓには、階調参照信号の振幅の最大値をＶｍａｘとすると、
Ｖｓ＝Ｖｍａｘ＋Ｖｔｈ＋α                                …（５）
だけ必要となる。
【００２６】
すなわち、アナログスイッチｔｒへのサンプリング信号ｓ２１〜ｓ２ｍは、データバスラインｄを介して絵素容量８に印加される電圧よりも大きくする必要があり、駆動電圧を低くして、低消費電力化を図るという要求に答えることができないという問題もある。
【００２７】
また、前記駆動電圧を低くして低消費電力化を図るために、前記最大値Ｖｍａｘを小さく、たとえばＶｍａｘ＝５Ｖとすると、階調数が前記５１２であるときには、１階調当りの階調電圧は１０ｍＶ以下となり、前記階調参照信号の制御が困難になり、正確な階調電圧を発生することが困難であるという問題もある。
【００２８】
本発明の目的は、多チャネルの各出力ラインに多階調な出力を導出することができるとともに、低電圧で動作可能な電圧出力回路およびそれを用いる表示装置を提供することである。
【００２９】
【課題を解決するための手段】
本発明に係る表示装置は、表示パネル基板上に相互に直交する複数のゲートバスラインおよびデータバスラインが形成され、直交するラインの交点付近を絵素とする表示装置において、前記データバスラインへ階調信号を出力するデータバスライン駆動回路は、前記データバスラインごとに、ＭＯＳＦＥＴからなる両方向に電流が流れ得る出力トランジスタであって、該出力トランジスタを開閉駆動するための制御信号としてのサンプリング信号が入力されるゲート、前記データバスラインに接続された第１の端子、および、前記データバスラインへ出力する前記階調信号を選択するために参照する階調参照信号が供給される第２の端子を有する出力トランジスタと、前記ゲートと前記サンプリング信号を前記ゲートへ入力する回路の出力との間に接続されたコンデンサと、前記ゲートと前記第２の端子とを接続する抵抗とからなる回路を、複数の階調レベルからなる第１の電圧範囲と複数の階調レベルからなる第２の電圧範囲との２つの電圧範囲に分けられた前記階調参照信号の、前記第１の電圧範囲と前記第２の電圧範囲とのそれぞれに対して備えており、前記第１の端子から前記データバスライン側は容量性負荷であり、前記第１の電圧範囲と前記第２の電圧範囲とのそれぞれについて、前記階調参照信号の前記複数の階調レベルのそれぞれが前記第２の端子に周期的に順次供給され、前記データバスライン駆動回路は、各前記データバスラインの各水平走査期間に、前記階調参照信号が前記データバスラインに出力すべき階調レベルとなると、前記サンプリング信号が前記コンデンサを介して前記ゲートに入力されて、前記第２の端子に供給されている階調レベルの前記階調参照信号を、前記複数の階調レベルから選択した階調レベルの前記階調信号として、前記第１の端子から前記データバスラインに出力することを特徴とする。
【００３０】
上記の構成によれば、アクティブマトリクス型の表示装置のデータバスライン駆動回路において、電界効果トランジスタなどから成る出力トランジスタのゲートは、前記抵抗によってソースと同電位とされて直列コンデンサがその電位に充電されており、制御信号が入力されると、前記ソース電圧にこの制御信号の電圧が加算されることになり、制御信号源の出力電圧を低く抑えて、低消費電力化および回路規模の縮小を図ることができる。
【００３１】
【発明の実施の形態】
本発明の参考形態に係る実施の第１の形態について、図１〜図３に基づいて説明すれば以下の通りである。
【００３２】
図１は、本発明の実施の第１の形態の電圧出力回路であるデータバスライン駆動回路３１の電気的構成を示すブロック図である。このデータバスライン駆動回路３１は、アクティブマトリクス型の液晶表示装置に用いられ、表示部にマトリクス配列されている各絵素の薄膜トランジスタのソースに、出力線である複数ｍチャネルのデータバスラインＤ１，Ｄ２，…，Ｄｍ（総称するときには、以下参照符Ｄで示す）を介して、１水平走査周期毎に、表示すべき画像の輝度レベルに対応した階調信号をそれぞれ出力するためのものである。
【００３３】
このデータバスライン駆動回路３１は、大略的に、走査手段であるシフトレジスタ３２と、ストア手段であるラッチ回路３３，３４と、比較手段である比較回路３５と、スイッチング手段であるアナログスイッチＴＲ１ａ，ＴＲ１ｂ；ＴＲ２ａ，ＴＲ２ｂ；…；ＴＲｍａ，ＴＲｍｂ（総称するときには、以下参照符ＴＲで示す）と、ホールド用コンデンサＣ１，Ｃ２，…，Ｃｍ（総称するときには、以下参照符Ｃで示す）とを備えて構成されている。
【００３４】
前記シフトレジスタ３２は、映像信号の水平同期信号などに基づいて作成されるスタートパルスＳＰに同期してリセットされ、ほぼ前記１水平走査周期をチャネル数ｍで割算したタイミング毎に入力されるクロック信号ＣＫ，／ＣＫに応答して、ラッチ回路３３のｍチャネルの各セルへ、順次的に、走査信号であるサンプリング信号Ｓ１１，Ｓ１２，…，Ｓ１ｍを出力してゆく。
【００３５】
前記ラッチ回路３３へは、図示しない映像信号源からｋビットのデジタル映像信号が入力されており、このデジタル映像信号は、該ラッチ回路３３の各セルに共通に与えられている。前記各セルは、前記シフトレジスタ３２からのサンプリング信号Ｓ１１〜Ｓ１ｍに応答して、前記映像信号をラッチする。したがって前記映像信号は、その水平走査に応答して順次出力されてゆくサンプリング信号Ｓ１１〜Ｓ１ｍに対応して、ラッチ回路３３の各セル内に順次ストアされてゆく。
【００３６】
前記ラッチ回路３３の各セルのストア内容は、ラッチ回路３４の対応する各セルに出力される。前記ラッチ回路３４へは、前記水平同期信号などに応答する転送信号が入力されており、該ラッチ回路３４は、前記転送信号を受信すると、前記ラッチ回路３３の各セルのストア内容を一斉にラッチし、次の転送信号を受信するまで保持する。ラッチ回路３４のストア内容は、比較回路３５に入力される。また、この比較回路３５の各セルには、共通に、表示媒体である液晶のオフレベルからオンレベルまでに対応し、周期的に変化し、参照データである前記ｋビットの階調基準信号が、参照データ出力手段である図示しないカウンタから入力されている。
【００３７】
比較回路３５の各セルは、ラッチ回路３４からの映像データに前記階調基準信号が一致すると、対応するアナログスイッチＴＲのゲートへサンプリング信号を導出する。一方、各アナログスイッチＴＲ１ａ，ＴＲ２ａ，…，ＴＲｍａ（総称するときには、以下参照符ＴＲａで示す）のソースには、参照信号線Ｌａを介して、参照信号出力手段である図示しない電圧発生回路から出力され、前記階調基準信号に同期してその振幅レベルが第１の電圧範囲で周期的に変化しているアナログの階調参照信号が共通に入力されている。これに対して、各アナログスイッチＴＲ１ｂ，ＴＲ２ｂ，…，ＴＲｍｂ（総称するときには、以下参照符ＴＲｂで示す）のソースには、参照信号線Ｌｂを介して、前記電圧発生回路から、前記第１の電圧範囲とは異なる第２の電圧範囲で振幅レベルが周期的に変化している階調参照信号が共通に入力されている。
【００３８】
前記比較回路３５の各セルから出力されるサンプリング信号は、前記ラッチ回路３４の出力に対して、階調基準信号のレベルが一致したタイミングにおいて、アナログスイッチＴＲａ，ＴＲｂのいずれか一方のみへ出力される。したがって、アナログスイッチＴＲａまたはＴＲｂから、ホールド用コンデンサＣを介して各データバスラインＤへは、前記映像信号の輝度レベルに対応した電圧が階調信号として出力される。
【００３９】
図２は、前記比較回路３５における単位セル４１の電気的構成を示すブロック図であり、この図２では、データバスラインＤ１に関連する構成を示している。セル４１は、比較器４２と、一対のＡＮＤゲートＧａ，Ｇｂと、反転バッファ４３とを備えて構成されている。
【００４０】
比較器４２の一方の入力へは、前記ラッチ回路３４の対応するセルから、ラインＦ１，Ｆ２，…Ｆ（ｋ−１）を介して、ｋ−１ビットの映像データが入力されている。また、比較器４２の他方の入力には、ラインｆ１，ｆ２，…，ｆ（ｋ−１）を介して、前記カウンタから階調基準信号が入力されている。比較器４２は、映像データと階調基準信号とが相互に一致している期間だけ、前記ＡＮＤゲートＧａ，Ｇｂの一方の入力にハイレベルを出力する。これに対して、前記ラッチ回路３４からラインＦｋを介して入力される最上位ビットの映像データは、前記ＡＮＤゲートＧａの他方の入力に入力されるとともに、反転バッファ４３を介してＡＮＤゲートＧｂの他方の入力に入力される。
【００４１】
したがって、最上位ビットの映像データが「１」であるときには、前記映像データと階調基準信号とが一致している期間だけ、ＡＮＤゲートＧａから前記アナログスイッチＴＲ１ａのゲートへサンプリング信号が入力され、参照信号線Ｌａを介する階調参照信号がサンプリングされて、データバスラインＤ１へ階調信号として出力される。これに対して、前記映像データの最上位ビットが「０」であるときには、映像データと階調基準信号とが一致している期間だけ、ＡＮＤゲートＧｂからアナログスイッチＴＲ１ｂのゲートへサンプリング信号が入力され、参照信号線Ｌｂを介する階調参照信号がサンプリングされて、データバスラインＤ１へ階調信号として出力される。こうして、第１の電圧範囲で掃引されている階調参照信号と、第２の電圧範囲で掃引されている階調参照信号とのいずれかが、選択的に階調信号として出力される。
【００４２】
図３は、上述のようなデータバスライン駆動回路３１の動作を説明するための波形図である。この図３では、階調数を５１２、すなわちｋ＝９とした場合について示している。前記参照信号線Ｌａ，Ｌｂに出力されている階調参照信号は、それぞれ図３（ａ）および図３（ｂ）において参照符γ１，γ２で示すように、所定周期である１水平走査周期ＴＨ間で、所定の最小値から最大値まで変化する２５６階調の信号である。参照信号線Ｌａの階調参照信号では、最小値は前記映像データのレベル「２５６」（映像データ：１００００００００）に対応しており、最大値は前記映像データのレベル「５１１」（映像データ：１１１１１１１１１）に対応している。また、参照信号線Ｌｂの階調参照信号では、最小値は前記映像データのレベル「０」（映像データ：０００００００００）に対応しており、最大値はレベル「２５５」（映像データ：０１１１１１１１１）に対応している。
【００４３】
なお、この図３（ａ）および図３（ｂ）において、前述の図１２で示す従来技術のデータバスライン駆動回路１１で、同じ５１２階調の階調信号を実現した場合のレベル変化を、参照符γ３で示す。
【００４４】
また、前記クロック信号ＣＫは図３（ｃ）で示される。さらにまた前記階調参照信号のレベルに対応し、かつ前記クロック信号ＣＫと同期して入力される階調基準信号の各ビットの波形は、図３（ｄ）〜図3 （ｆ）で示すようになる。またスタートパルスＳＰは、図３（ｇ）で示されている。
【００４５】
このようにして、本発明に従うデータバスライン駆動回路３１は、参照信号線をＬａとＬｂとの２本とし、これに対応して、図３（ａ）および図３（ｂ）で示すように、階調信号が変化すべき電圧範囲Ｖｍａｘを２つの電圧範囲Ｖａ，Ｖｂに区分し、それらを一対のアナログスイッチＴＲａ，ＴＲｂで選択的に切換えて出力することによって、階調信号を作成する。
【００４６】
したがって、アナログスイッチＴＲによる階調参照信号のサンプリング時間ＴＯＮは、前述の図１２で示すデータバスライン駆動回路１１のサンプリング時間Ｔｏｎの２倍とすることができる。したがって、階調数を２倍としても、同じサンプリング時間を確保することができ、ホールド用コンデンサＣを出力すべき階調信号のレベルにまで充分に充電することができるサンプリング時間を確保しつつ、解像度を向上することができる。こうして、多チャネルのデータバスラインＤに多階調な階調信号を出力することができる。
【００４７】
特に、このようなデータバスライン駆動回路を、ガラス基板上に表示部のアクティブ素子とモノシリックに形成する場合、成膜温度が低く、形成されるアナログスイッチＴＲは多結晶シリコン等で形成されることになり、単結晶シリコン基板上に駆動回路を形成する場合よりも動作速度や駆動能力が低くなるのに対して、本発明を用いることによって、充分なサンプリング時間を確保することができ、そのような不具合に対応することができる。
【００４８】
なお、上述の実施例では、参照信号線数は２本であったけれども、アナログスイッチＴＲのサンプリング時間に所望とする時間が得られる本数に選ばれればよい。この場合、参照信号線数をＮとすると、前記サンプリング時間ＴＯＮは、Ｎ倍とすることができる。
【００４９】
また、階調数もｋ＝９の５１２階調に限らず、さらに多数または少なく選ばれてもよい。その場合、参照信号線数に応じて、映像データの最上位ビット側からのデータに基づいて、１チャネル当りＮ個のアナログスイッチのうち、いずれを選択するかが決定可能となることは言うまでもない。すなわち、Ｎ＝４とする場合、最上位側の２ビットの映像データに基づいて、４つのアナログスイッチのいずれかが選択される。
【００５０】
本発明の参考形態に係る実施の第２の形態について、図４に基づいて説明すれば以下の通りである。
【００５１】
図４は、本発明の実施の第２の形態の液晶表示装置５１の構成を示す正面図である。この液晶表示装置５１は、前述のデータバスライン駆動回路３１の考え方を使用して、参照信号線をＬａ，Ｌｂの２本とするとともに、各参照信号線Ｌａ，Ｌｂにそれぞれ対応する２つのデータバスライン駆動回路３１ａ，３１ｂを使用している。データバスライン駆動回路３１ａ，３１ｂは、各絵素用のアクティブ素子の形成されている表示部５２を挟んで、両側方にそれぞれ配置されており、対応する出力ライン同士が共通のデータバスラインＤに接続されている。
【００５２】
データバスライン駆動回路３１ａには前述のデータバスライン駆動回路３１におけるアナログスイッチＴＲａが設けられており、これに対してデータバスライン駆動回路３１ｂにはアナログスイッチＴＲｂが設けられている。残余のシフトレジスタ３２、ラッチ回路３３，３４等は共通に設けられている。
【００５３】
また、データバスライン駆動回路３１ｂには、ローレベル側の電源電圧Ｖｅｅ〜Ｖｓｓが印加されており、データバスライン駆動回路３１ａには、ハイレベル側の電源電圧Ｖｓｓ〜Ｖｃｃが印加されている。前記電源電圧Ｖｅｅ〜Ｖｓｓおよび電源電圧Ｖｓｓ〜Ｖｃｃは、入力電圧Ｖｃｃから、電源回路５３によって作成される。同様に、前記電圧Ｖｅｅ〜Ｖｓｓおよび電圧Ｖｓｓ〜Ｖｃｃの範囲で変化する階調参照信号は、図示しない前記電圧発生回路において、入力電圧Ｖｃｃから、作成される。
【００５４】
一般に液晶型の表示装置では、液晶の信頼性の関係上、前記表示部５２を構成する液晶容量を正負両極性で交流駆動する必要がある。したがって、本液晶表示装置５２において、前記電圧Ｖｓｓを０、すなわち接地レベルとし、電圧Ｖｃｃを正極性とし、電圧Ｖｅｅを負極性とすることによって、そのような交流駆動が可能となる。また、電源電圧を従来のほぼ１／２にすることができ、電力消費の低減を図ることができるとともに、該データバスライン駆動回路３１ａ，３１ｂ内の回路の耐圧を低減することができ、回路面積を縮小することもできる。
【００５５】
なお、この図４で示すような構成は、前記図１〜図３および図１２で示すデジタル方式のデータバスライン駆動回路に関連して行われるだけでなく、図１１で示すアナログ方式のデータバスライン駆動回路にも用いることができる。
【００５６】
本発明の参考形態に係る実施の第３の形態について、図５および図６に基づいて説明すれば以下の通りである。
【００５７】
図５および図６は本発明の実施の第３の形態のデータバスライン駆動回路６１の実装構造を説明するための正面図であり、図５は集積回路チップに形成される該データバスライン駆動回路６１を表示部の形成される絶縁基板６２上に実装した状態を示し、図６は前記データバスライン駆動回路６１が実装されていない絶縁基板６２のみを示す。
【００５８】
データバスライン駆動回路６１の両側部６１ａ，６１ｂからは、前記データバスラインＤに接続される端子６３ａ，６３ｂがそれぞれ延設されている。各端子６３ａ，６３ｂは、配列ピッチＰ１毎にそれぞれ配列されており、一方の側部６１ａ側の端子６３ａと、他方の側部６１ｂ側の端子６３ｂとは、相互にＰ１／２ずつずれて、いわゆる千鳥状に配列されている。
【００５９】
これに対応して、基板６２上には、前記端子６３ａに対応するコンタクトパット６４ａが相互に前記配列ピッチＰ１毎に形成されるとともに、端子６３ｂに対応するコンタクトパット６４ｂが配列ピッチＰ１毎に形成されている。また、コンタクトパット６４ａとコンタクトパット６４ｂとは、相互にＰ１／２ずつずれて配列されている。
【００６０】
注目すべきは、本発明では、図６に示すように、一方のコンタクトパット６４ａは、それぞれ奇数番目のデータバスラインＤ１，Ｄ３，…に直接接続されているのに対して、他方のコンタクトパット６４ｂは、コンタクトパット６４ａ，６４ｂおよびデータバスラインＤが形成される絶縁基板６２の表面とは異なる導電層に形成されたバイパス用配線６５を介して、偶数番目のデータバスラインＤ２，Ｄ４，…と接続されていることである。
【００６１】
すなわち、前記バイパス用配線６５は、絶縁基板６２が単層基板であるときには、該絶縁基板６２の裏面に形成され、また該絶縁基板６２が多層基板で構成されるときには、前記コンタクトパット６４ａ，６４ｂおよびデータバスラインＤなどが形成される表面とは異なる層表面に形成される。このバイパス用配線６５とコンタクトパット６４ｂとはコンタクトホール６６によって電気的に接続されており、また該バイパス用配線６５とデータバスラインＤ２，Ｄ４，…とはコンタクトホール６７によって電気的に接続されている。
【００６２】
したがって、データバスラインＤの配列ピッチＰ２に対して、Ｐ２＝Ｐ１／２としてコンタクトパット６４ａ，６４ｂを配列することができ、端子６３ａ，６３ｂとコンタクトパット６４ａ，６４ｂとの間に充分な半田付け強度を確保し、かつデータバスライン駆動回路６１の集積回路チップの絶縁基板６２への実装にあたっての位置ずれに対する余裕を確保しつつ、データバスラインＤの配列ピッチＰ２を狭くすることができ、高解像度化に対応することができる。
【００６３】
なお、このような実装構造は、液晶表示装置に限らず、他の分野にも広く実施することができる。
【００６４】
本発明の参考形態に係る実施の第４の形態について、図７に基づいて説明すれば以下の通りである。
【００６５】
図７は、本発明の実施の第４の形態の液晶表示装置７１の電気的構成を示すブロック図である。注目すべきは、この液晶表示装置７１では、表示部７２と、データバスライン駆動回路の実装領域７３との間に、スイッチング素子であるアナログスイッチＱ１，Ｑ２，…（総称するときには、以下参照符Ｑで示す）が介在されていることである。前記各アナログスイッチＱは、各データバスラインＤに個別的に対応して設けられており、その出力側に前記データバスラインＤが接続されている。また、このアナログスイッチＱの入力側は、奇数順位のアナログスイッチＱ１，Ｑ３，…と、それに続く偶数順位のアナログスイッチＱ２，Ｑ４とが相互に一対とされて共通に接続され、出力線である入力ラインＨ１２，Ｈ３４，…にそれぞれ接続されている。
【００６６】
前記入力ラインＨ１２，Ｈ３４，…には、前記実装領域７３に実装されるデータバスライン駆動回路の端子が個別的に接続される。さらにまた、前記アナログスイッチＱの制御端子において、奇数順位のアナログスイッチＱ１，Ｑ３，…は制御信号線ＣＴＬ１に共通に接続され、偶数順位のアナログスイッチＱ２，Ｑ４，…は制御信号線ＣＴＬ２に接続されている。
【００６７】
この液晶表示装置７１では、１水平走査周期ＴＨが２つに区分して使用され、データバスライン駆動回路から入力ラインＨ１２，Ｈ３４，…には、ＴＨ／２毎に階調信号が更新して出力される。これに対応して、制御信号線ＣＴＬ１，ＣＴＬ２において、前記１水平走査周期ＴＨの前半の期間には、たとえば制御信号線ＣＴＬ１がハイレベルとされて、奇数順位のアナログスイッチＱ１，Ｑ３，…が導通され、前記１水平走査周期ＴＨの後半の期間には、制御信号線ＣＴＬ２がハイレベルとされて、偶数順位のアナログスイッチＱ２，Ｑ４，…が導通される。
【００６８】
このように構成することによって、データバスラインＤの数を保持したまま、すなわち解像度を劣化することなく、データバスライン駆動回路の出力端子数をほぼ１／２とすることができる。
【００６９】
なお、この液晶表示装置７１では、２本のデータバスラインが共通にデータバスライン駆動回路の出力端子に接続されるようにしたけれども、制御信号線数を増加させることによって、３本以上のデータバスラインを共通の端子に接続するようにしてもよいことは言うまでもない。また、本発明は、基板上に実装される集積回路チップから基板上に形成された複数の出力線へ周期的に更新して出力を導出するような構成に広く用いることができる。
【００７０】
本発明の参考形態に係る実施の第５の形態について、図８に基づいて説明すれば以下の通りである。
【００７１】
図８は、本発明の実施の第５の形態の液晶表示装置８１の電気的構成を示すブロック図である。この液晶表示装置８１は、前述の液晶表示装置７１に類似し、対応する部分には同一の参照符号を付してその説明を省略する。注目すべきは、この液晶表示装置８１では、前記表示部７２とデータバスライン駆動回路との間に介在されるアナログスイッチＲ１，Ｒ２，…において、奇数順位のアナログスイッチＲ１，Ｒ３，…と、偶数順位のアナログスイッチＲ２，Ｒ４，…とが、相互に異なる導電形式に形成されることである。すなわち、たとえばアナログスイッチＲ１，Ｒ３，…がｎチャネルのＭＯＳＦＥＴ（金属酸化膜半導体）によって形成され、アナログスイッチＲ２，Ｒ４，…がｐチャネルのＭＯＳＦＥＴによって形成されることである。
【００７２】
このように構成することによって、アナログスイッチＲ１，Ｒ３，…と、アナログスイッチＲ２，Ｒ４，…とは、共通の制御信号に対して、相補的に動作することになり、制御信号線ＣＴＬを１本に削減することができる。これらのアナログスイッチＲ１，Ｒ３，…；Ｒ２，Ｒ４，…は、前述のように、ＴＨ／２の期間毎にＯＮ／ＯＦＦ動作すればよく、したがって、比較的低速でも動作が可能であり、表示部７２内の薄膜トランジスタ８２などとともに、絶縁基板上にモノシリック形成することが可能となる。
【００７３】
本発明の実施の第６の形態について、図９および図１０に基づいて説明すれば以下のとおりである。
【００７４】
図９は、本発明の実施の第６の形態のサンプリング回路９１を説明するための電気回路図である。このサンプリング回路９１は、たとえば図１で示すアナログスイッチＴＲａ，ＴＲｂおよびホールド用コンデンサＣから成るサンプリング回路に対応している。ただし、この図９では、アナログスイッチは、ＴＲａの１つの参照信号分だけで表している。
【００７５】
注目すべきは、このサンプリング回路９１では、アナログスイッチＴＲａのゲートには、前記ＡＮＤゲートＧａからのサンプリング信号が直列コンデンサ９２を介して入力され、また前記参照信号線Ｌａから階調参照信号が入力される該アナログスイッチＴＲａのソースと前記ゲートとの間に抵抗９３が介在されていることである。前記サンプリング信号は、アナログスイッチＴＲａを導通するときにはハイレベルとなり、遮断するときにはローレベルとなる。
【００７６】
したがって、ゲートの電位は、抵抗９３によってソースの電位と略等しく保持され、サンプリング信号がローレベルである期間に、直列コンデンサ９２がその電位に充電される。ここで、前記サンプリング信号のハイレベルでの電位を、前記図１７からＶｔｈ＋αとすることによって、サンプリング信号がハイレベルとなると、図１０において参照符β１１で示されるような前記階調参照信号のレベルをＶｍａｘとすると、ゲートへはＶｔｈ＋α＋Ｖｍａｘが印加されることになり、アナログスイッチＴＲａが導通する。
【００７７】
したがって、図１０において参照符β１で示される前記サンプリング信号のレベルＶｓは、階調参照信号のレベルに拘わらず、Ｖｔｈ＋α以上であれば、アナログスイッチＴＲａを導通することができる。これによって、サンプリング信号の振幅を小さくすることができ、前記比較回路３５などのサンプリング信号を発生するための構成の低電圧化を図ることができ、データバスライン駆動回路の低電圧化、すなわち低消費電力化を可能とすることができる。
【００７８】
なお、このような構成は、液晶表示装置のための階調信号のサンプリング用に限らず、広く実施することができる。
【００７９】
【発明の効果】
本発明に係る表示装置は、以上のように、前記階調信号を出力する出力トランジスタにおいて、そのゲートに直列コンデンサを介在し、またゲート−ソース間に抵抗を介在しておくものである。
【００８０】
それゆえ、出力トランジスタのゲートは、抵抗によってソースと同電位とされており、制御信号が入力されると、直列コンデンサを介して、前記ソース電位にこの制御信号の電圧が加算されることになり、制御信号源の出力電圧を低く抑えて、低消費電力化および回路規模の縮小を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の電圧出力回路であるデータバスライン駆動回路の電気的構成を示すブロック図である。
【図２】前記データバスライン駆動回路内の比較回路における単位セル当りの電気的構成を示すブロック図である。
【図３】図１で示すデータバスライン駆動回路の動作を説明するための波形図である。
【図４】本発明の実施の第２の形態の液晶表示装置の構成を示す正面図である。
【図５】本発明の実施の第３の形態のデータバスライン駆動回路の実装構造を説明するための正面図である。
【図６】図５で示すデータバスライン駆動回路の実装構造を説明するための絶縁基板のみの正面図である。
【図７】本発明の実施の第４の形態の液晶表示装置の電気的構成を示すブロック図である。
【図８】本発明の実施の第５の形態の液晶表示装置の電気的構成を示すブロック図である。
【図９】本発明の実施の第６の形態のサンプリング回路を説明するための電気回路図である。
【図１０】図９で示すサンプリング回路の動作を説明するための波形図である。
【図１１】典型的な従来技術のデータバスライン駆動回路を備える液晶表示装置の電気的構成を示すブロック図である。
【図１２】他の従来技術のデータバスライン駆動回路の電気的構成を示すブロック図である。
【図１３】図１２で示すデータバスライン駆動回路の動作を説明するための波形図である。
【図１４】さらに他の従来技術のデータバスライン駆動回路の実装構造を説明するための液晶表示装置の正面図である。
【図１５】図１４で示すデータバスライン駆動回路の実装構造を説明するための液晶表示装置の正面図である。
【図１６】図１５のＪ部を拡大して示す正面図である。
【図１７】前記データバスラインへ階調信号を出力するアナログスイッチの特性を示すグラフである。
【図１８】前記アナログスイッチから成るサンプリング回路の動作を説明するための波形図である。
【符号の説明】
３１        データバスライン駆動回路（電圧出力回路）
３１ａ      データバスライン駆動回路（電圧出力回路）
３１ｂ      データバスライン駆動回路（電圧出力回路）
３２        シフトレジスタ（走査手段）
３３        ラッチ回路（ストア手段）
３４        ラッチ回路（ストア手段）
３５        比較回路（比較手段）
５１        液晶表示装置
５２        表示部
５３        電源回路
６１        データバスライン駆動回路
６２        絶縁基板
６３ａ      端子
６３ｂ      端子
６４ａ      コンタクトパッド
６４ｂ      コンタクトパッド
６５        バイパス用配線
７１        液晶表示装置
７２        表示部
７３        実装領域
８１        液晶表示装置
９１        サンプリング回路
９２        直列コンデンサ
９３        抵抗
Ｃ          ホールド用コンデンサ
ＣＴＬ      制御信号線
ＣＴＬ１    制御信号線
ＣＴＬ２    制御信号線
Ｄ          データバスライン
Ｌａ        参照信号線
Ｌｂ        参照信号線
Ｑ          アナログスイッチ
Ｒ          アナログスイッチ
ＴＲ        アナログスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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