(57)【特許請求の範囲】
【請求項１】
非晶質の第１の半導体層上に所定の結晶面方位をもつ結晶性絶縁層を堆積する工程と、
前記絶縁層上に非晶質の第２の半導体層を形成する工程と、前記絶縁層を核として前記第１及び第２の半導体層を固相成長させ結晶性半導体層を形成する工程と、
前記結晶性半導体層を含む機能素子を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
非晶質半導体層と所定の結晶面方位に配向した結晶性絶縁層とを接触させこの絶縁層を核として前記非晶質半導体層を固相成長させ、結晶面方位がそろった結晶性半導体層にする工程と、
前記結晶性半導体層を浮遊ゲートと制御ゲートとし前記結晶性絶縁層を前記浮遊ゲートと前記制御ゲートの層間の絶縁膜とする不揮発性メモリーを形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記絶縁層の堆積工程が前記第１の半導体層上に温度３００℃から７００℃、酸素分圧１×１０−８から１×１０−５Ｔｏｒｒで希土類金属を酸化物として堆積するものである請求項１記載の半導体装置の製造方法。
【請求項４】
前記絶縁層がＣｅＯ２である請求項１記載の半導体装置の製造方法。
【請求項５】
前記絶縁層の結晶面方位が（１１０）または（１１１）である請求項１記載の半導体装置の製造方法。
【請求項６】
前記第１及び第２の半導体層が温度４００℃から１０００℃で固相成長される請求項１記載の半導体装置の製造方法。
【請求項７】
前記結晶性半導体層の結晶面方位が前記結晶性絶縁層の結晶面方位と同一である請求項１記載の半導体装置の製造方法。
【請求項８】
単結晶シリコン基板上にシリコン酸化物からなる絶縁層が形成された基板上に第１の非晶質Ｓｉ層を堆積する工程と、
前記第１の非晶質Ｓｉ層上に所定の結晶面方位に配向した結晶性絶縁層を堆積する工程と、
前記結晶性絶縁層上に第２の非晶質Ｓｉ層を堆積する工程と、
前記結晶性絶縁層を核として前記第１及び第２の非晶質Ｓｉ層を固相成長させ結晶性半導体層にする工程と、
前記結晶性半導体層に機能素子を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
第１の半導体層上に所定の結晶面方位に配向した結晶性絶縁層を堆積する工程と、
前記絶縁層上に非晶質の第２の半導体層を形成する工程と、
前記絶縁層を核として前記第２の半導体層を固相成長させる工程と、
前記絶縁層および前記第２の半導体層をゲート絶縁膜およびゲート電極となる領域を残してエッチング除去する工程と、
前記領域の両側の前記第１の半導体層にこの半導体層と異なる導電型の不純物を拡散し、ソース及びドレイン領域を形成しＭＩＳトランジスタを形成する工程と
を具備してなる半導体装置の製造方法。
【請求項１０】
非晶質の第１の半導体層上に所定の結晶面方位に配向した結晶性絶縁層を堆積する工程と、
前記絶縁層上に非晶質の第２の半導体層を形成する工程と、
前記絶縁層を核として少なくとも前記第１の半導体層を固相成長させる工程と、
前記絶縁層および前記第２の半導体層を、ゲート絶縁膜およびゲート電極となる領域を残してエッチング除去する工程と、
前記領域の両側の前記第１の半導体層にこの半導体層と異なる導電型の不純物を拡散し、ソース及びドレイン領域を形成しＭＩＳトランジスタを形成する工程と
を具備してなる半導体装置の製造方法。
【請求項１１】
ガラス基板上にゲート電極膜を形成する工程と、前記ゲート電極膜を含む前記ガラス基板上にゲート絶縁膜となる所定の結晶面方位に配向した結晶性絶縁層を堆積する工程と、
前記結晶性絶縁層上に非晶質半導体層を堆積する工程と、
前記結晶性絶縁層を核として前記非晶質半導体層を固相成長させ結晶性半導体層にする工程と、
前記結晶性半導体層にソース、ドレイン領域を形成しＭＩＳトランジスタを得る工程と
を具備してなる半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び装置に関する。
【０００２】
【従来の技術】
近年、電気的な書き込み及び消去が可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）や論理演算素子及び薄膜トランジスタなどに代表されるように、シリコン系素子の微細化及び高性能化が要求されている。これらの素子のうち例えば不揮発性半導体メモリや論理演算素子は、性能を維持していくために、微細化されるほどゲート絶縁膜を薄膜化する必要がある。しかし、従来のシリコン酸化膜やシリコン窒化膜では、薄膜化するとリーク電流が増大するという問題を本質的に有しており、これらの膜で素子の微細化及び高性能化の実現が困難になってきている。
【０００３】
このためにゲート絶縁膜としてシリコン酸化膜やシリコン窒化膜よりも高い誘電率を有する高誘電体膜、例えばチタン酸化物、ジルコニウム酸化物、ハフニウム酸化物などを用いて、酸化膜換算膜厚はそのままに実際の膜厚を厚くして、リーク電流を低減し高い絶縁特性を達成する技術も開発されている。しかしさらなる絶縁特性の向上が求められている。
【０００４】
さらに、このような素子ではゲート電極に多結晶シリコンを用いて、ｐタイプ及びｎタイプのドーピングを行い仕事関数の調整及び抵抗の低減を図ることが成されている。しかしゲート電極等のさらなる低抵抗化が求められている。
【０００５】
一方、例えば液晶などに用いられる薄膜トランジスタにおいては、高機能化、高性能化及び高速化のためにチャネルシリコン層のキャリア移動度を増加することや素子の信頼性を向上することが要求されている。このためにチャネルシリコン層の形成条件、例えば成膜条件やレーザーアニール条件などを最適化し、チャネルシリコン層を多結晶化して結晶粒径などを制御する方法が検討されている。しかしさらなるチャネルシリコン層等の移動度向上及び信頼性の向上が求められている。
【０００６】
また、半導体装置の高速化を図るためにＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板と呼ばれる絶縁膜上に形成された単結晶シリコンをチャネルとするトランジスタの開発が行われている。
【０００７】
ＳＯＩ基板は、一方法としてシリコン基板中に表面から酸素イオンを高加速電圧でイオン注入し高温でアニールして、基板中間に層状のＳｉＯ２を形成していたが、この方法ではイオンにより表面のシリコン膜に欠陥が入るという問題がある。また、シリコン酸化膜が形成されたシリコン基板と通常のシリコン基板をこのシリコン酸化膜をはさんで張り合わせ、一方のシリコン基板の表面を研磨してＳＯＩ基板を形成する方法がある。この方法は工程数が多く基板が高価になるという問題がある。
【０００８】
また、単結晶シリコン上にＣｅＯ２膜を成長させ、その上にシリコン膜を気相成長させる方法が提案されている（例えば非特許文献１参照）。しかしながら、成長膜の配向性が低く、膜質の均一性に欠け信頼性のある機能素子を形成することができない。
【０００９】
【非特許文献１】
ザ、ジャパン、ソサエティ、オブ、アプライド、フィジックス発行「ジャパン・ジャーナル・アプライド・フィジックス」、第４０巻（２００１年８月）（第４７６９−４７７３頁）
【００１０】
【発明が解決しようとする課題】
このようにゲート絶縁膜等の絶縁特性の向上、ゲート電極等の低抵抗化、チャネルシリコン層等の移動度向上及び信頼性の向上が課題となっている。また、ＳＯＩ基板において、シリコン膜に欠陥が入る問題や工程数が多くなることにより基板が高価になる問題がある。
【００１１】
本発明は、このような問題に鑑みて成されたもので、ゲート絶縁膜等の絶縁特性を向上し、ゲート電極等の低抵抗化を実現し、チャネル層等の移動度及び信頼性を向上することを可能とした半導体装置及びその製造方法を提供することを目的とする。
【００１２】
また、欠陥のないシリコン層等を具備し、また工程数も低減したＳＯＩ構造を有する基板を用いた半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、非晶質の第１の半導体層上に所定の結晶面方位をもつ結晶性絶縁層を堆積する工程と、前記絶縁層上に非晶質の第２の半導体層を形成する工程と、前記絶縁層を核として前記第１及び第２の半導体層を固相成長させ結晶性半導体層を形成する工程と、前記結晶性半導体層を含む機能素子を形成する工程とを具備することを特徴とする半導体装置の製造方法を得るものである。
さらに非晶質半導体層と所定の結晶面方位に配向した結晶性絶縁層とを接触させこの絶縁層を核として前記非晶質半導体層を固相成長させ、結晶面方位がそろった多結晶、または単結晶の結晶性半導体層にする工程と、前記結晶性半導体層を浮遊ゲートと制御ゲートとし前記結晶性絶縁層を前記浮遊ゲートと前記制御ゲートの層間の絶縁膜とする不揮発性メモリーを形成する工程とを具備することを特徴とする半導体装置の製造方法を得るものである。
【００１４】
前記絶縁層は、非晶質半導体層の上に温度３００℃から７００℃で、酸素分圧１０−８から１０−５Ｔｏｒｒで希土類金属を酸化物として堆積することが好ましい。
【００１５】
希土類物がＣｅＯ２であることが好ましい。
【００１６】
さらに、前記絶縁層の結晶面方位が（１１０）または（１１１）であることが好ましい。
【００１７】
非晶質半導体層の固相成長の温度は４００℃から１０００℃の範囲とするのが実用的である。
【００１８】
前記非晶質半導体層がＳｉであり、前記絶縁層がＣｅＯ２であることがけ好ましい。
【００１９】
さらに本発明は、第１の半導体層上に所定の結晶面方位をもつ結晶性絶縁層を堆積する工程と、前記絶縁層上に非晶質の第２の半導体層を形成する工程と、前記絶縁層を核として前記第２の半導体層を固相成長させ結晶性層を形成する工程と、前記結晶性層に機能素子を形成する工程とを具備することを特徴とする半導体装置の製造方法を得るものである。
【００２０】
前記第１の半導体層が多結晶または単結晶でよい。
【００２１】
前記第１の半導体層が非晶質でよく、前記絶縁層を核として固相成長させ結晶化された層となるようにすることができる。
【００２２】
さらに本発明は、Ｓｉを含む絶縁基板上に非晶質Ｓｉ層を堆積する工程と、前記非晶質Ｓｉ層上にＣｅＯ２絶縁層を成長させ所定の結晶面方位に配向した結晶性絶縁層を堆積する工程と、
前記ＣｅＯ２の結晶性絶縁層を核として前記非晶質Ｓｉ層を固相成長させ多結晶または単結晶半導体基板に形成する工程と、
この半導体基板に機能素子を形成する工程とを具備することを特徴とする半導体装置の製造方法を得るものである。
【００２３】
さらに本発明は、第１の半導体層上に所定の結晶面方位に配向した結晶性絶縁層をエピタキシャル成長する工程と、
前記絶縁層上に非晶質の第２の半導体層を形成する工程と、
前記絶縁層を核として前記第２の半導体層を固相成長させる工程と、
前記絶縁層および前記第２の半導体層をゲート絶縁膜およびゲート電極となる領域を残してエッチング除去する工程と、
前記領域の両側の前記第１の半導体層にこの半導体層と異なる導電型の不純物を拡散し、ソース及びドレイン領域を形成しＭＩＳトランジスタを形成する工程と、
を具備する半導体装置の製造方法を得るものである。
【００２４】
さらにまた、本発明は、非晶質の第１の半導体層上に所定の結晶面方位に配向した結晶性絶縁層を成長する工程と、
前記絶縁層上に非晶質の第２の半導体層を形成する工程と、
前記絶縁層を核として少なくとも前記第１の半導体層を固相成長させる工程と、
前記絶縁層および前記第２の半導体層を、ゲート絶縁膜およびゲート電極となる領域を残してエッチング除去する工程と、
前記領域の両側の前記第１の半導体層にこの半導体層と異なる導電型の不純物を拡散し、ソース及びドレイン領域を形成しＭＩＳトランジスタを形成する工程と、
を具備してなる半導体装置の製造方法を得るものである。
【００２５】
さらに、本発明は、第１の半導体層と第２の半導体層間に結晶面方位をもつエピタキシャル成長された結晶性絶縁層を有し、前記第１の半導体層と第２の半導体層の少なくとも一方は前記絶縁層を核として非晶質層から固相成長された結晶面方位が単一に配向している多結晶または単結晶の半導体層であり、前記絶縁層をゲート絶縁膜とし、前記第１の半導体層をソース、ドレイン領域とし、前記第２の半導体層をゲート電極としてなるＭＩＳトランジスタを含む半導体装置を得るものである。
【００２６】
さらに、本発明は、多結晶或いは単結晶の第１の半導体層と、前記半導体層上にエピタキシャル成長された結晶性絶縁層と、前記絶縁層上に形成された多結晶或いは単結晶の第２の半導体層とを具備し、少なくとも前記第２の半導体層を使用した機能素子を備えてなることを特徴とする半導体装置を得るものである。
【００２７】
この場合、前記第１及び第２の半導体層の少なくとも一方がシリコンからなることが好ましい。
【００２８】
さらに、前記絶縁層が前記絶縁層がＣｅＯ２、Ｄｙ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３、ＳｒＴｉＯ３，ＳｒＺｒＯ３，Ｓｒ（ＴｉＺｒ）Ｏ３，ＳｒＣｅＯ３、ＭｇＯ，Ｃａｏ，ＳｒＯ，ＢａＯ、ＭｇＡｌ２Ｏ４、Ａｌ２Ｏ３の少なくとも一種からなることが好ましい。とりわけ、成膜性からＣｅＯ２が好ましい。
【００２９】
さらに、前記第１及び第２の半導体層の少なくとも一方の結晶面方位が単一に配向していることが好ましい。
【００３０】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態について詳細に説明する。また、本発明は、以下の実施形態に限定されるものではなく、種々工夫して用いることができる。図１は、本発明による半導体装置の構造断面図である。
【００３１】
図１（ａ）に示す半導体装置は、単結晶ｐ型シリコン基板１ａ上に、シリコン酸化物等からなる第１の絶縁層２ａが形成されている。この第１の絶縁層２ａ上にはシリコン等からなる第１の半導体層３ａが形成されている。この第１の半導体層３ａの出発構造は非晶質であり、表面が平坦に形成されている。この第１の半導体層３ａ上には、酸化セリウム（ＣｅＯ２）等の希土類酸化物からなる第２の絶縁層２ｂが堆積されている。この酸化セリウムの第２の絶縁層２ｂは下地の結晶性を問わず、結晶面方位が一定の方向にそろった多結晶または単結晶の層になる。この第２の絶縁層２ｂの結晶面方位として（１１１）、（１１０）を構成させやすい。この第２の絶縁層２ｂ上には、シリコン等からなる第２の半導体層３ｂが形成されている。
【００３２】
ここで、堆積した結晶性絶縁層２ｂは、所定の結晶面方位例えば（１１１）であり、多結晶構造の場合、方位が単一にそろって配向される。これを核として、その接触面から第１及び第２の半導体層３ａ及び３ｂを、非晶質から多結晶或いは単結晶に固相成長する。ここで非晶質から多結晶或いは単結晶に固相成長させた層は、第１及び第２の半導体層３ａ及び３ｂの両方或いはどちらか一方のみでもよい。固相成長された層は絶縁層２ｂと同じ（１１１）配向の多結晶または単結晶となる。また、この相は出発構造の形状をそのまま受け継ぎ、表面が平坦のまま結晶面方位がそろっている。このため、結晶界面が層厚方向に規則的に延びた均質な構造となる。
【００３３】
また、図１（ｂ）に示す半導体装置は、酸化ケイ素が主成分であるガラス基板１ｂ上にシリコン等からなる出発構造が非晶質の第１の半導体層３ａが形成されている。この層面は平坦に形成される。この第１の半導体層３ａ上には、酸化セリウム（ＣｅＯ２）等の希土類酸化物からなる結晶性絶縁層２ｂが堆積され所定の結晶面方位例えば（１１１）の多結晶構造であり、方位が単一にそろって形成されている。この絶縁層２ｂ上には、シリコン等からなる出発構造が非晶質の第２の半導体層３ｂが形成されている。
【００３４】
ここで、堆積した結晶性絶縁層２ｂにより、これを核として、第１及び第２の半導体層３ａ、３ｂを、非晶質から多結晶或いは単結晶に固相成長する。ここで非晶質から多結晶或いは単結晶に固相成長する層は、第１及び第２の半導体層３ａ及び３ｂの両方或いはどちらか一方のみでもよい。固相成長された層の配向は結晶性絶縁層２ｂの配向と同じ例えば（１１１）となる。
【００３５】
結晶性絶縁層２ｂは、シリコン層上でエピタキシャル成長する絶縁膜であれば、酸化セリウム膜に限定されない。
【００３６】
膜として、希土類酸化物としてＤｙ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３が適用可能である。さらに、ＳｒＴｉＯ３，ＳｒＺｒＯ３，Ｓｒ（ＴｉＺｒ）Ｏ３，ＳｒＣｅＯ３などのペロブスカイト系酸化物、ＭｇＯ，Ｃａｏ，ＳｒＯ，ＢａＯなどの岩塩構造酸化物、ＭｇＡｌ２Ｏ４などのスピネル構造酸化物やＡｌ２Ｏ３が適用可能である。
【００３７】
非晶質から多結晶或いは単結晶に固相成長する層の結晶面の方位は核となる結晶性絶縁層に応じて、（１１１）（１１０）（１００）などに形成される。
【００３８】
このようにして得られる図１（ａ）（ｂ）の構造を用いて、例えば第１の半導体層３ａをチャネル領域、絶縁層２ｂをゲート絶縁膜、第２の半導体層３ｂをゲート電極としてＳＯＩ構造を有する電界効果トランジスタ（図３、図５）を構成することができる。
【００３９】
図２に、このようにして形成した多結晶シリコン膜３ａ及び３ｂのサンプルの（１１１）配向率を調べ、従来のイオンインプラで作製したＳＯＩ基板上に形成した多結晶シリコン膜のサンプルと比較した。
【００４０】
図２に示すように、本発明の方法で単結晶化させたサンプルは、ドットマークＡで示すように全てのサンプルで単結晶化していた。また多結晶シリコンに固相成長させたサンプルは、サークルマークＢで示すようにほぼ１００％（１１１）軸方向に一軸配向した膜を得ることが可能となる。一方、イオンインプラで作製したＳＯＩ基板上に多結晶シリコン膜を形成したものでは、三角マークＣで示すように高々７０％（１１１）軸方向に配向した膜であり、（１１１）軸方向以外に配向した結晶粒もランダムに生成される。
【００４１】
また、絶縁膜２ｂとして、酸化セリウムに代表される高誘電率の希土類酸化物を用い、これをゲート絶縁膜として電界効果トランジスタを作製することで、ゲート絶縁膜の誘電率が８以上となり、リーク電流を低減させ、実行酸化膜厚（ｔｅｆｆ）が１．０ｎｍの極めて高性能なトランジスタを作製することができる。
【００４２】
図３に、このようにして構成されたＳＯＩ構造を有するｎチャネル電界効果トランジスタの断面図を示す。
【００４３】
図３に示すように、シリコン基板１ａ上にシリコン酸化物等からなる埋め込み絶縁膜２ａが形成されている。この埋め込み絶縁膜２ａは、例えば図１（ａ）に示す第１の絶縁層２ａを用いることができる。
【００４４】
また、シリコン基板１ａ上には、シリコン酸化物等からなる素子分離膜４が形成されている。素子分離膜４の間の埋め込み絶縁膜２ａ上には、単結晶化されたｐ型シリコン層３ａが形成されている。
【００４５】
このｐ型シリコン層３ａは、例えば図１（ａ）の半導体層３ａを用いることができる。この層は、例えば堆積した結晶性絶縁層２ｂを核として非晶質から単結晶に固相成長することによって形成される。
【００４６】
ゲート絶縁膜２ｂ上には、例えば単結晶のｎ型シリコン層３ｂが形成されている。このシリコン層３ｂは、例えば図１（ａ）の第２の半導体層３ｂを用いることができる。この層は、例えば堆積した結晶性絶縁層２ｂを核として、非晶質から単結晶に固相成長することによって形成することができる。
【００４７】
この後、フォトリソグラフィでシリコン層３ｂと結晶性絶縁層２ｂをエッチングし、ゲート電極３ｂパターンとゲート絶縁膜２ｂパターンを形成する。このゲート電極および絶縁膜の両側のシリコン層３ａには、例えばリンのイオン注入によってｎ型ソース、拡散領域５及びｎ型ドレイン拡散領域５ｂが形成されている。このゲート絶縁膜２ｂは、例えば図１（ａ）の第２の絶縁層２ｂに相当する。
【００４８】
また、全面に例えばＣＶＤ法により形成されたシリコン酸化膜からなる層間絶縁膜６が前面に堆積され、ゲート電極３ｂ、ソース拡散領域５ａ及びドレイン拡散領域５ｂの位置にコンタクト孔が形成され、配線となるＡｌ電極７がスパッタにより形成されパターニングされている。
【００４９】
図４の曲線Ａは、本発明による図２で説明した（１１１）配向した多結晶シリコン層の膜厚とシート抵抗との関係を示す図である。比較のために曲線Ｂに、従来のシリコン酸化膜上に非晶質シリコン膜を形成し、熱処理によって多結晶化させた場合のランダムに配向している多結晶シリコンの膜厚とシート抵抗との関係を示している。
【００５０】
図４に示すように、本発明の（１１１）配向した多結晶シリコン膜（曲線Ａ）のシート抵抗は、従来の多結晶シリコン膜（曲線Ｂ）と比較すると、低くなっていることが分かる。シート抵抗は、同一膜厚で約３０％低減することができる。
【００５１】
図５に、この（１１１）配向した多結晶シリコン膜をチャネルに利用した薄膜トランジスタの断面図を示す。
【００５２】
図５に示すように、ガラス基板１ｂ上に、（１１１）配向した多結晶シリコン膜３ａが形成されている。多結晶シリコン膜３ａは、例えば図１（ｂ）に示す第１の半導体層３ａを用いることができる。この層は、高配向に成長した絶縁層２ｂを核として、非晶質から多結晶に固相成長して形成される。また、ガラス基板１ｂ上の多結晶シリコン膜３ａの一部分には、シリコンを酸化してなる素子分離膜４が形成されている。
【００５３】
多結晶シリコン層３ａには、例えばリンのイオン注入によってｎ型ソース拡散領域５ａ及びｎ型ドレイン拡散領域５ｂが形成されている。また、多結晶シリコン層３ａ上には、例えば酸化セリウム等の希土類酸化物からなるゲート絶縁膜２ｂが形成されている。このゲート絶縁膜２ｂは、例えば図１（ｂ）に示す堆積した結晶性絶縁層２ｂを用いることができる。
【００５４】
絶縁層２ｂ上には、例えばｎ型多結晶シリコン３ｂからなるゲート電極３ｂが形成されている。このゲート電極３ｂは、例えば図１（ｂ）に示す第２の半導体層３ｂを用いることができる。この層は、堆積した結晶性絶縁層２ｂを核として、非晶質から単結晶に固相成長によって形成することができる。
【００５５】
また、全面に例えばＣＶＤ法により形成されたシリコン酸化膜からなる層間絶縁膜６が堆積され、ゲート電極３ｂ、ソース拡散領域５ａ及びドレイン拡散領域５ｂの位置にコンタクト孔が形成され、配線となるＡｌ電極７がスパッタにより形成されパターニングされている。
【００５６】
図６に、このような電界効果トランジスタのチャネルとして用いた（１１１）配向した多結晶シリコン膜３ａの実効移動度を示す。このとき比較としてガラス基板に非晶質シリコン膜を堆積し、これをレーザーによって多結晶化した膜をチャネルに用いたものを従来の多結晶シリコン膜として、その実効移動度を示している。
【００５７】
図６に示すように、従来の多結晶シリコン膜をチャネルに用いると、結晶粒界によるキャリアの散乱で、曲線Ｂのように実効移動度（μｅｆｆ）は、４０ｃｍ２Ｖ−１ｓ−１〜６０ｃｍ２Ｖ−１ｓ−１と低い上に、サンプル間のばらつきも大きかったのに対し、本発明による（１１１）配向した多結晶シリコン膜をチャネルに用いることで、曲線Ａのように実効移動度は約８０ｃｍ２Ｖ−１ｓ−１と向上し、さらにサンプル間のばらつきも小さく抑えることができることが分かる。
【００５８】
これは、本発明では、多結晶シリコン膜でありながら、（１１１）配向しているために、結晶粒界におけるキャリアの散乱のポテンシャルエネルギーが均一となり、その結果として図４に示したようにチャネル抵抗が低下し、実効移動度が向上したためである。
【００５９】
次に、図７を用いて、本発明の半導体装置の具体的な製造方法について詳細に説明する。ここでは絶縁層が形成された基板上に、非晶質の半導体層を形成し、この上に絶縁層を堆積する。そしてこの結晶性絶縁層を核として、非晶質の半導体層を多結晶に固相成長したものである。
【００６０】
先ず、図７（ａ）に示すように、例えば、面方位（１００）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１ａを用意し、このｐ型シリコン基板１ａの表面に通常の熱酸化法によって厚さ０．１μｍ程度のシリコン酸化膜２ａを形成する。
【００６１】
次に、シリコン酸化膜２ａ上に、例えばＣＶＤ法によりモノシランガス（ＳｉＨ４）やジシランガス（Ｓｉ２Ｈ６）等を用いて、非晶質シリコン膜３ｃを形成する。この膜厚は膜をベースとして形成する機能素子に応じて任意の厚さに調節できる。実用的には最大０．５μｍである。
【００６２】
次に、例えば分子線エピタキシー（ＭＢＥ）法を用いて、厚さ５ｎｍ程度の酸化セリウム等の希土類酸化物からなる結晶性絶縁層２ｂを堆積する。このとき、酸化セリウム膜２ｂは、成膜条件により単結晶膜や所望の粒径の多結晶膜をエピタキシャル成長することができる。
【００６３】
ＣｅＯ２の成膜は分子線エピタキシー（ＭＢＥ）法により行い、成膜原料としては金属Ｃｅとオゾン（Ｏ３）を用いた。基板温度を３００〜６００℃、オゾンの分圧を５×１０−８〜１×１０−７Ｔｏｒｒに設定して、ＣｅＯ２を非晶質層上に成膜した。この条件においては、Ｘ線回折評価からＣｅＯ２は（１１０）に配向していることが確認された。一方、基板温度を６５０〜８５０℃、オゾン分圧を２Ｅ−７〜１Ｅ−６Ｔｏｒｒに設定して、ＣｅＯ２を非晶質層上に成膜した。このとき、ＣｅＯ２は（１１１）方向に配向していることが確認された。基板温度・オゾン分圧とも低い場合にはＣｅＯ２は（１１０）に配向し、基板温度・オゾン分圧とも高い場合にはＣｅＯ２は（１１１）に配向した。つまり、ＭＢＥ法における成膜条件を制御することにより、ＣｅＯ２の配向方向を任意に制御することが可能であることがわかった。
【００６４】
さらに、成膜時の基板温度が５００℃〜６００℃で、酸素供給量がセリウム供給量の１〜２倍とすると単結晶化し、基板温度が３００℃〜５００℃では多結晶化する。このとき室温に近いほど結晶粒径は小さくなる。また、酸素供給量をセリウム供給量の２〜５倍にしても多結晶化する。
【００６５】
次に、図７（ｂ）に示すように、例えば、窒素雰囲気中６００℃で熱処理を施すと、酸化セリウム膜２ｂを核として、酸化セリウム膜２ｂと非晶質シリコン膜３ｃの界面からシリコン結晶の核８が生成され始める。これは酸化セリウム膜が結晶化しており、この結晶性を引き継いで核８が成長するために、結晶核生成速度が速くなっているためである。
【００６６】
次に、図７（ｃ）に示すように、さらに熱処理を加えると、これらの核８が成長する。
【００６７】
次に、図７（ｄ）に示すように、１時間程度の熱処理でシリコン膜３ａは固相成長により多結晶化する。核となる絶縁層が（１１１）配向のとき多結晶シリコン膜３ａは、（１１１）配向した多結晶シリコン膜になっている。
【００６８】
ここでは非晶質シリコン膜３ｃを結晶化させるのに６００℃の熱処理を施したが、この温度に限定されるものではなく、それ以下の例えば５００℃で結晶化が進行する。したがってより融点の低いガラス基板上に多結晶シリコン層を形成することも可能となる。
【００６９】
また、結晶性絶縁層に接触する非晶質シリコンの固相成長で、良質な多結晶シリコン層が形成できることから、従来のレーザーアニールを用いて酸化シリコン膜上に堆積した非晶質シリコンを結晶化する際のように、発生する突起などの生成を抑制でき、耐圧及びその分布を著しく改善することが可能である。
【００７０】
また、絶縁膜２ｂを酸化セリウム膜として、上方から非晶質シリコン膜３ｃを結晶化させたが、これに限定されるものではなく、例えばシリコン基板上に酸化セリウム等の希土類酸化物からなる絶縁膜を形成し、その上に非晶質シリコン膜を堆積して、下方から固相成長させることも可能である。
【００７１】
また、不揮発性メモリのように、浮遊ゲートと制御ゲートの層間に酸化セリウム膜を用い、浮遊ゲートシリコン膜と制御ゲートシリコン膜を同時に固相成長させてもよい。この場合、不揮発性メモリの閾値のばらつきを大幅に改善させることが可能となる。
【００７２】
また、通常のトランジスタ構造におけるゲート電極シリコン膜を本発明により単結晶化することも可能である。
【００７３】
次に、図８を用いて、本発明の半導体装置の他の実施例の製造方法について説明する。ここでは絶縁層が形成された基板上に、非晶質の半導体層を形成し、この上に絶縁層を堆積する。そしてこの結晶性絶縁層を核として、非晶質の半導体層を単結晶に固相成長し、最後に絶縁層を除去したものである。
【００７４】
先ず、図８（ａ）に示すように、例えば、面方位（１００）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１ａを用意し、このｐ型シリコン基板の表面に水素と酸素の混合ガスの燃焼により厚さ約２ｎｍ程度のシリコン酸化膜を形成し、引き続き、アンモニアガス雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入したオキシナイトライド膜２ａを形成する。
【００７５】
次に、例えば、シリコンオキシナイトライド膜２ａ上に、ＣＶＤ法によりモノシランガス（ＳｉＨ４）やジシランガス（Ｓｉ２Ｈ６）等を用いて、膜厚０．２μｍの非晶質シリコン膜３ｃを形成する。
【００７６】
次に、例えば、分子線エピタキシー（ＭＢＥ）法を用いて、厚さ５ｎｍ程度の酸化セリウム等の希土類酸化物からなる絶縁層２ｂを堆積する。このとき、酸化セリウム膜２ｂは、成膜条件により単結晶から所望の粒径の多結晶膜を堆積することができる。例えば、成膜時の基板温度が５００℃〜６００℃で、酸素供給量がセリウム供給量の１〜２倍とすると単結晶化し、基板温度が３００℃〜５００℃では多結晶化する。このとき室温に近いほど結晶粒径は小さくなる。また、酸素供給量をセリウム供給量の２〜５倍にしても多結晶化する。
【００７７】
次に、図８（ｂ）に示すように、例えば、窒素雰囲気中６００℃で熱処理を施すとことによって、酸化セリウム膜２ｂを核として、この膜と非晶質シリコン膜３ｃの界面側から非晶質シリコン膜３ｃから単結晶シリコン層３ｄに固相成長させる。
【００７８】
次に、図８（ｃ）に示すように、さらに熱処理を加えると、単結晶シリコン層３ｄが成長する。
【００７９】
次に、図８（ｄ）に示すように、１時間程度の熱処理で単結晶シリコン層３ｄが完全に固相成長される。これにより欠陥の少ないシリコン層が得られる。
【００８０】
次に、図８（ｅ）に示すように、希フッ酸溶液で酸化セリウム膜２ｂを剥離する。
【００８１】
次に、図８（ｆ）に示すように、レジスト等でパターニングし、反応性イオンエッチング法によりエッチングして、単結晶シリコン膜３ｄを加工することによって、ゲート電極部３ｄを作製する。
【００８２】
次に、ここでは図示しないが、図３  を参照すると、単結晶シリコン膜３ｄをマスクにして例えばリンを１×１０１６ｃｍ−２イオン注入し、例えば、９５０℃、３０秒間の熱処理を行いうことで、ソース拡散領域及びドレイン拡散領域を形成する。次に、全面に厚さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。次に、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。次に、シリコン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形成した後、これをパターニングしてソース電極及びドレイン電極を形成する。こうすることで機能素子としてトランジスタ構造を形成することも可能である。
【００８３】
図９は、シリコン基板上に、エピタキシャル成長した結晶性ゲート絶縁膜を形成し、このゲート絶縁膜を核として、固相成長により単結晶或いは多結晶化したゲート電極を形成したＭＯＳキャパシタの絶縁破壊寿命分布を示している。比較のために従来のシリコン酸化物からなるゲート絶縁膜上に熱処理によって多結晶化されたゲート電極をもつＭＯＳキャパシタの絶縁破壊分布を示す。なおシリコン基板はｎ型とした。
【００８４】
図９において、三角点Ｃで示すように、従来の多結晶シリコン膜はそれぞれの結晶粒がランダム配向しているため、例えばゲート電極へのドーピングの際、結晶方位によりドーパント（不純物）がチャネル領域まで突き抜けるなどして、絶縁破壊寿命分布は不均一となる。
【００８５】
これに対し、サークル点Ｂで示すように本発明のように（１１１）配向した多結晶シリコンを用いて、かつ固相成長により結晶粒径を制御することにより、多結晶シリコン膜の結晶性が均質となり、絶縁破壊寿命分布も均一となることが分かる。
【００８６】
さらに、ドット点Ａで示すように本発明により酸化セリウム膜の成膜条件により単結晶ゲート化することにより、絶縁破壊寿命分布がさらに均一となり、かつ絶縁破壊寿命が長寿命化することが分かる。
【００８７】
図８に示す実施例方法では、結晶性絶縁膜２ｂを核として、固相成長した半導体層３ｄをパターニングすることによってゲート電極を形成した。これに限らず図８（ｅ）の絶縁膜を除去することにより、ＳＯＩ基板を作製することも可能である。
【００８８】
また、図１０は、本発明の他の実施例のＳＯＩ基板の製造方法を示す。
【００８９】
先ず、図１０（ａ）に示すように、例えば、面方位（１００）、比抵抗４Ωｃｍ〜６Ωｃｍの単結晶ｐ型シリコン基板１ａを用意し、このｐ型シリコン基板１ａの表面に水素と酸素の混合ガスの燃焼により厚さ約０．１μｍ以上のシリコン酸化膜２ａを形成する。
【００９０】
次に、図１０（ｂ）に示すように、例えば、ＣＶＤ法により、モノシランガス（ＳｉＨ４）やジシランガス）Ｓｉ２Ｈ６）等を用いて、０．２μｍ膜厚の非晶質シリコン膜３ｃをシリコン酸化膜２ａ上に形成する。
【００９１】
次に、図１０（ｃ）に示すように、例えば、分子線エピタキシー（ＭＢＥ）法を用いて、厚さ５ｎｍ程度の酸化セリウム等の希土類酸化物からなる絶縁層２ｂを成長する。このとき、酸化セリウム膜２ｂは、成膜条件により単結晶から所望の粒径の多結晶膜を高配向に成長することができる。例えば、成膜時の基板温度が５００℃〜６００℃で、酸素供給量がセリウム供給量の１〜２倍とすると単結晶化し、基板温度が室温〜５００℃では多結晶化する。このとき室温に近いほど結晶粒径は小さくなる。また、酸素供給量をセリウム供給量の２〜５倍にしても多結晶化する。
【００９２】
次に、図１０（ｄ）に示すように、例えば、窒素雰囲気中６００℃で熱処理を施すと、酸化セリウム膜２ｂを核として、この膜と非晶質シリコン層３ｃとの界面側から非晶質シリコン膜３ｃから単結晶シリコン層３ｄが固相成長してくる。
【００９３】
次に、図１０（ｅ）に示すように、さらに熱処理を加えると、単結晶シリコン層が成長し、１時間程度の熱処理で単結晶シリコン膜３ｄが完全に固相成長する。
【００９４】
次に、図１０（ｆ）に示すように、希フッ酸溶液で酸化セリウム膜２ｂを剥離することによって、ＳＯＩ基板が形成される。
【００９５】
また、この後必要に応じて、高温熱処理をして脱水素処理、脱酸素処理、欠陥除去処理を行ってもよい。また、化学機械的研磨法や活性酸素による犠牲酸化などにより、単結晶シリコン層３ｄの表面の平坦化を行ってもよい。
【００９６】
また、酸化セリウム膜２ｂを剥離したあと、単結晶シリコン膜３ｄを下地として、さらにシリコンを気相エピタキシャル成長させて膜厚をかせいでもよい。
【００９７】
このようにして形成したＳＯＩ基板は、旧来のイオン注入や貼り合わせによる方法により形成されたＳＯＩ基板より、工程数を削減することができ、安価にＳＯＩ基板を作製することができる。また、酸化膜上のシリコン層の膜厚も非晶質シリコン膜３ｃの膜厚で制御可能であるため、所望のＳＯＩ構造を容易に得ることが可能である。また、イオン注入を用いることがないので単結晶シリコン膜に欠陥が導入されることがない。
【００９８】
図１１に、本発明に係るｎチャネルＭＩＳトランジスタの断面図を示す。
【００９９】
ここでは、単結晶半導体基板上に、ゲート絶縁膜をエピタキシャル成長し、この上に単結晶シリコンからなるゲート電極をエピタキシャル成長したトランジスタについて説明する。
【０１００】
図１１に示すように、ｐ型（１１１）シリコン基板１ｂ上に、通常の選択酸化法を用いて素子分離絶縁膜４が形成されている。このシリコン基板１ｂに、例えばリンのイオン注入によってｎ型ソース拡散領域５ａ及びｎ型ドレイン拡散領域５ｂが形成されている。
【０１０１】
また、このシリコン基板１ｂ表面には、例えば酸化セリウム等の希土類酸化物からなるゲート絶縁膜２ｂがエピタキシャル成長されている。さらにその上にｎ型の単結晶シリコン層３ａがエピタキシャル成長している。
【０１０２】
全面にＣＶＤシリコン酸化膜６が堆積され、そこに開口されたコンタクト孔に、配線となるＡｌ電極７がスパッタにより形成されパターニングされている。
【０１０３】
このような構成の電界効果トランジスタにおいても、極めて良好なゲート絶縁膜２ａ及びシリコン基板１ｂ界面が達成でき、例えば界面準位密度などの欠陥を低減し、またゲート絶縁膜２ｂの高い誘電率のためリーク電流の低減が可能となり、さらにチャネル移動度の向上やトランジスタ特性の向上が得られる。
【０１０４】
また、ゲート電極３ａが、ゲート絶縁膜２ｂ上にエピタキシャル成長しているので、トランジスタ特性をさらに良好かつ均質にし、素子の信頼性も大幅に向上させることが可能となる。
【０１０５】
次に、図１２を用いて、本発明にかかる電界効果トランジスタの製造方法について、詳細に説明する。
【０１０６】
先ず、図１２（ａ）に示すように、例えば、面方位（１１１）、比抵抗４Ωｃｍ〜６Ωｃｍのｐ型シリコン基板１ａを用意し、このｐ型シリコン基板１ａの表面に通常の選択酸化法によって厚さ０．６μｍ程度のシリコン酸化物からなる素子分離絶縁膜４を形成する。
【０１０７】
次に、例えば、分子線エピタキシー法などにより、シリコン基板１ａ上に、  ｎｍ厚の酸化セリウム等の希土類酸化物からなる絶縁膜２ｂをエピタキシャル成長する。基板温度を６５０〜８５０℃、オゾン分圧を２×１０−７〜１×１０−６Ｔｏｒｒに設定して、ＣｅＯ２を成膜した。このとき、ＣｅＯ２は（１１１）方向に配向する。
【０１０８】
次に、図１２（ｂ）に示すように、この酸化セリウム膜２ｂ上に、ゲート電極となる厚さ２００ｎｍの非晶質シリコン膜３ｃを堆積する。
【０１０９】
次に図１２（ｃ）に示すように、この非晶質シリコン膜３ｃを、例えば、６００℃、窒素雰囲気中で熱処理することによって、単結晶シリコン層３ｄに固相成長させる。このとき非晶質シリコン膜３ｃは酸化セリウム膜２ｂの結晶性を引き継ぎ結晶成長し単結晶化する。
【０１１０】
次に、図１２（ｄ）に示すように、レジストマスクでパターニングした後、単結晶シリコン膜３ｄ及び酸化セリウム膜２ｂを反応性イオンエッチング法によりエッチングして、ゲート電極３ｄ及びゲート絶縁膜２ｂを形成する。
【０１１１】
次に、図１２（ｅ）に示すように、例えば、リンを４×１０１６ｃｍ−２イオン注入し、ゲート電極３ｄ及びソース拡散領域５ａならびにドレイン拡散領域５ｂとなる部分へリンを導入する。このとき注入されたリンイオンは単結晶シリコンゲート電極内部及びシリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。その後、例えば、９５０℃、３０秒間の熱処理を行い、リンを活性化させ、ゲート電極３ｄ及びソース拡散領域５ａならびにドレイン拡散領域５ｂを活性化する。
【０１１２】
次に、必要に応じて全面に厚さ２５ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイトライド薄膜をスパッタ法により、順次堆積する。さらに、窒素雰囲気中、７００℃で１分間の熱処理により、チタン薄膜をすべてシリコン基板と反応させ、ゲート電極３ｄ上及びソース拡散領域５ａならびにドレイン拡散領域５ｂ上にのみチタンシリサイド膜を形成してもよい。この後、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に剥離する。
【０１１３】
次に、図１２（ｆ）に示すように、全面に厚さ３００ｎｍのシリコン酸化膜６をＣＶＤ法により堆積する。次に、異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。
【０１１４】
次に、図１２（ｇ）に示すように、シリコン及び銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を形成した後、これをパターニングして電極７を形成する。この後、４５０℃で１５分間水素を１０％含む窒素雰囲気で熱処理した。
【０１１５】
これにより、シリコン基板１ａ上にゲート絶縁膜２ｂをエピタキシャル成長させることができ、かつ単結晶シリコンからなるゲート電極３ｄを有する電界効果トランジスタを形成させることが可能となる。
【０１１６】
このようにして形成された電界効果トランジスタでは、ゲート絶縁膜２ｂ及びシリコン基板１ａとの界面及びゲート絶縁膜２ｂとゲート電極３ｄとの界面に欠陥が少ないものである。
【０１１７】
また、ゲート絶縁膜２ｂにＣｅＯ２のような高誘電率の希土類酸化物を用いることで、リーク電流の抑制され、かつ実効膜厚１．０ｎｍ以下のトランジスタが実現できると同時に、単結晶ゲート化することにより、トランジスタ特性等のばらつきが少なく均質で、かつ高信頼性が実現される。
【０１１８】
ここでは、ゲート絶縁膜２ｂとして、酸化セリウム膜を例にとって説明したが、これに限定されるものではなく、シリコン基板１ａ上でエピタキシャル成長する絶縁膜であれば同様な構造及び効果を得ることができる。
【０１１９】
エピタキシャル成長絶縁膜として以上の実施形態で説明した酸化セリウムのほか、希土類酸化物としてＤｙ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３が適用可能である。さらに、ＳｒＴｉＯ３，ＳｒＺｒＯ３，Ｓｒ（ＴｉＺｒ）Ｏ３，ＳｒＣｅＯ３などのペロブスカイト系酸化物、ＭｇＯ，Ｃａｏ，ＳｒＯ，ＢａＯなどの岩塩構造酸化物、ＭｇＡｌ２Ｏ４などのスピネル構造酸化物やＡｌ２Ｏ３が適用可能である。これらの絶縁膜の成膜条件は例えばＭＢＥ法であれば３００℃〜７００℃、酸素分圧１かける１０−８〜１０−５Ｔｏｒｒ程度である。
【０１２０】
また、非晶質シリコンの成膜にモノシランやジシランを例にとり説明したが、これに限定されるものではなく、ＳｉＨ２Ｃｌ２やＳｉＣｌ４などの化合物ガスでも適用可能である。
【０１２１】
また、トランジスタ構造の作製方法やその特性に関して、ｎチャネルＭＯＳトランジスタを例にとって説明したが、ｐチャネルＭＯＳトランジスタにおいても同様な効果が得られる。
【０１２２】
また、図１３は有機ＥＬや液晶ディスプレーの画素スイッチング用多結晶薄膜トランジスタ（ＴＦＴ）を示しており、チャネルを形成する多結晶半導体薄膜に本発明が適用される。すなわち、ガラス基板１ｂ上にパターニングされたゲート電極や補助容量線となるＭｏなどの金属膜１０上にＣｅＯ２膜の結晶性絶縁膜２ｂがエピタキシャル成長により堆積される。その上に非晶質のシリコン層３ａが堆積される。この非晶質シリコン層３ａは結晶性絶縁膜２ｂを核として固相成長されて多結晶層にされる。多結晶層にソース、ドレイン領域５ａ，５ｂを拡散形成し、層間絶縁膜６を介して画素電極９や配線層（図示しない）に接続する。結晶性絶縁膜２ｂがそのままゲート絶縁膜となり、ＭＩＳＴＦＴが形成される。
【０１２３】
その他、本発明の要旨を逸脱しない範囲で、種々変形しても実施可能である。
【０１２４】
【発明の効果】
ゲート絶縁膜等の絶縁特性を向上し、ゲート電極等の低抵抗化を実現し、チャネル層等の移動度及び信頼性を向上することを可能とした半導体装置及びその製造方法を提供することが可能となる。
【０１２５】
また、欠陥のないシリコン層等を具備するＳＯＩ構造を有する基板を用いた半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【図１】  （ａ）は本発明にかかる半導体装置の一例の断面図であり、（ｂ）は本発明にかかる半導体装置の他の例の断面図である。
【図２】  本発明により形成した多結晶シリコン膜と、従来の方法で形成した多結晶シリコン膜の（１１１）配向率を示す図。
【図３】  本発明にかかるＳＯＩ構造を有するｎチャネルトランジスタの断面図。
【図４】  本発明により形成した多結晶シリコン膜と従来の方法で形成した多結晶シリコンのシート抵抗と膜厚の関係を示した特性図。
【図５】  本発明にかかる薄膜トランジスタの断面図。
【図６】  本発明により形成した多結晶シリコン膜と従来の方法により形成した多結晶シリコン膜の実効移動度を示す特性図。
【図７】  （ａ）ないし（ｄ）は、本発明の一実施例にかかる半導体装置の製造方法の主要工程における断面図。
【図８】  （ａ）ないし（ｆ）は、本発明の他の実施例にかかる単結晶シリコンゲート電極を有する半導体装置の製造方法の主要工程における断面図。
【図９】  本発明により形成した多結晶シリコン膜、単結晶シリコン膜及び従来の方法により形成した多結晶シリコン膜の絶縁破壊寿命のワイブル分布を示す特性図。
【図１０】  （ａ）ないし（ｆ）は、本発明にかかるＳＯＩ基板の製造方法の主要工程における断面図。
【図１１】  本発明にかかるｎチャネルトランジスタの断面図。
【図１２】  （ａ）ないし（ｇ）は、本発明にかかるｎチャネルトランジスタの製造方法の主要工程における断面図。
【図１３】  本発明にかかるＭＩＳ薄膜トランジスタの断面図。
【符号の説明】
１ａ…シリコン基板
１ｂ…ガラス基板
２ａ…第１の絶縁層
２ｂ…第２の絶縁層（酸化セリウム膜、ゲート絶縁膜）
３ａ…第１の半導体層
３ｂ…第２の半導体層
３ｃ…非晶質シリコン膜
３ｄ…単結晶シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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