(57)【特許請求の範囲】
【請求項１】
ロー方向、カラム方向にマトリクス状に配置された複数のメモリセルを有し、カラム方向に配置された少なくとも第１、第２のメモリセルアレイと、
前記第１、第２のメモリセルアレイにそれぞれ設けられ、第１、第２のメモリセルアレイのカラムを選択する第１、第２のカラム選択ゲートと、
前記第１、第２のメモリセルアレイの前記第１、第２のカラム選択ゲートにそれぞれ接続され、カラム選択ゲートを活性化する活性化信号を伝送する第１、第２のカラム選択線と、
前記第１、第２のメモリセルアレイにそれぞれ配置された第１、第２のセグメント選択線と、
前記第１、第２のメモリセルアレイにそれぞれ配置され、カラムアドレスのうち上位カラムアドレスに応じてデコーダを選択するための選択信号を生成する第１、第２の選択回路と、
前記第１のメモリセルアレイの前記第１のカラム選択線及び前記第１のセグメント選択線の一端部に接続され、前記第１の選択回路から供給される選択信号に応じて第１のセグメント選択信号を生成して前記第１のセグメント選択線に供給するとともに、前記第１のセグメント選択信号と前記カラムアドレスの残りのカラムアドレスとにより前記活性化信号を生成して前記第１のカラム選択線に供給する第１の主選択部と、
前記第２のメモリセルアレイの前記第２のカラム選択線及び前記第２のセグメント選択線の一端部に接続され、前記第２の選択回路から供給される選択信号に応じて第２のセグメント選択信号を生成して前記第２のセグメント選択線に供給するとともに、前記第２のセグメント選択信号と前記カラムアドレスの残りのカラムアドレスとにより前記活性化信号を生成して前記第２のカラム選択線に供給する第２の主選択部と、
前記第１のカラム選択線及び前記第１のセグメント選択線の他端部に接続され、前記カラムアドレスの残りのカラムアドレスと第１のセグメント選択信号を受け、前記第１の主選択部とともに前記活性化信号を生成する第１の副選択部と、
前記第２のカラム選択線及び前記第２のセグメント選択線の他端部に接続され、前記カラムアドレスの残りのカラムアドレスと第２のセグメント選択信号を受け、前記第２の主選択部とともに前記活性化信号を生成する第２の副選択部と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１、第２のセグメント選択線は、前記第１、第２のメモリセルアレイ上に配置されることを特徴とする請求項２記載の半導体記憶装置。
【請求項３】
前記第１、第２のセグメント選択線は、前記第１、第２のメモリセルアレイの近傍にそれぞれ配置され、前記メモリセルから読み出された信号を検出する第１、第２のセンスアンプ上に配置されることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１、第２の主選択部に供給される前記カラムアドレスの残りのカラムアドレスを遅延させ、前記第１、第２の副選択部に供給される前記カラムアドレスの残りのカラムアドレスと同じタイミングで供給する遅延回路をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記第１、第２の主選択部及び前記第１、第２の副選択部はそれぞれ前記第１、第２のカラム選択線を駆動するドライバ回路を有することを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１、第２の主選択部及び前記第１、第２の副選択部にそれぞれクロック信号が供給され、前記第１、第２の主選択部に供給されるクロック信号を遅延させ、前記第１、第２の副選択部に供給されるクロック信号と同じタイミングで供給する遅延回路をさらに具備すること特徴とする請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に係わり、特に、カラム選択線の活性化に関する。
【０００２】
【従来の技術】
図１７は、一般的なＤＲＡＭの概略構成を示している。このＤＲＡＭはメモリセルアレイ（ＭＣＡ）１７１ａ、１７１ｂ、ローデコーダ（ＲＤＣ）１７１ｃ、１７１ｄ、ローセグメントセレクタ（ＲＳＳ）１７１ｅ、１７１ｆ、カラムデコーダ（ＣＤＣ）１７１ｇ、１７１ｈ、１７１ｉ、カラムセグメントセレクタ（ＣＳＳ）１７１ｊ、１７１ｋ、１７１ｌ、カラムアドレスが入力されるカラムアドレスバッファ（ＣＡＢ）１７１ｍ、ローアドレスが入力されるローアドレスバッファ（ＲＡＢ）１７１ｎ、ロー系のコマンドが入力されるローコマンドバッファ（ＲＣＢ）１７１ｏ、カラム系のコマンドが入力されるカラムコマンドバッファ（ＣＣＢ）１７１ｐ、複数のセンスアンプが配置されるセンスアンプ領域（Ｓ／Ａ）１７１ｑ、１７１ｒ、１７１ｓにより構成されている。各メモリセルアレイ１７１ａ、１７１ｂ上にはデータを入出力するための複数のデータ線対ＤＱ、／ＤＱが配置されている。これらデータ線対ＤＱ、／ＤＱは後述するカラムセレクトゲートを介してビット線に接続される。
【０００３】
前記メモリセルアレイ１７１ａ、１７１ｂは複数のメモリセルＭＣ、これらメモリセルを選択するワード線ＷＬ、及びビット線ＢＬを有している。各メモリセルアレイ１７１ａ、１７１ｂの両側には前記センスアンプ領域１７１ｑ、１７１ｒ、１７１ｓが配設されている。尚、メモリセルアレイが複数存在する時、ローアドレスの一部（上位）アドレスにより選択されるメモリセルアレイ群をローセグメント、選択されたローセグメント内からカラムアドレスにより選択される領域をカラムセグメントと呼ぶ。
【０００４】
前記ローセグメントセレクタ１７１ｅ、１７１ｆはローアドレスに応じてローセグメントを選択し、ローデコーダ１７１ｃ、１７１ｄはローセグメントセレクタ１７１ｅ、１７１ｆにより選択されたローセグメント内のメモリセルアレイのワード線を選択する。カラムセグメントセレクタ１７１ｊ、１７１ｋ、１７１ｌはカラムアドレス及びローセグメントセレクタ１７１ｅ、１７１ｆの出力信号に応じて、選択されたローセグメント内のカラムセグメントを選択する。カラムデコーダ１７１ｇ、１７１ｈ、１７１ｉは、カラムアドレス、ローアドレスに応じて選択されたカラムセグメント内のカラム選択線ＣＳＬを選択する。この選択されたカラム選択線ＣＳＬにより図示せぬカラムセレクトゲートが駆動されビット線ＢＬが選択される。
【０００５】
前記メモリセルアレイ１７１ａ、１７１ｂ対してデータの入出力を行う場合、ローコマンドバッファ１７１ｏからワード線を活性化するためのコマンドが入力されるとともに、ローアドレスバッファ１７１ｎにローアドレスが入力される。このローアドレスの一部は複数個存在するローセグメントのうちの一つ以上のメモリセルアレイを選択し、残りのローアドレスは選択されたローセグメント内の１本のワード線を選択する。
【０００６】
例えば図１８に示すように、４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３を有するＤＲＡＭを仮定し、各メモリセルアレイは５１２本のワード線を含み、２箇所のメモリセルアレイが同時に活性化されるとする。図示せぬＣＳＬ（カラム選択線）は各センスアンプ領域Ｓ／Ａ上に８本あるとする。このとき、ローアドレスＲ０〜Ｒ８はローセグメント内のどのワード線を活性化するかを決定し、ローアドレスＲ９は連続するメモリセルアレイのどちらが活性化されるのかを決定する。この例では４つのメモリセルアレイが存在するため、例えば２つのメモリセルアレイＭＣＡ０、ＭＣＡ２内のワード線が実線で示すように活性化される。このため、活性化されたワード線に接続されたメモリセルのデータがセンスアンプにより読み出される。
【０００７】
センスアンプに読み出されたデータにアクセスするには、前記カラムコマンドバッファ１７１ｐにリードコマンドを供給するとともに、カラムアドレスバッファ１７１ｍにカラムアドレスを供給する。どのセンスアンプのデータをデータ線対ＤＱ、／ＤＱに接続するかはカラムアドレスにより決定される。
【０００８】
【発明が解決しようとする課題】
ところで、近年、メモリコアと同じチップにロジック回路が混載されたロジック混載メモリが開発されている。このロジック混載メモリは、メモリ部とロジック部分との間で大量のデータを高速に転送するため、大きなＩ／Ｏ幅（ビット幅）を有することが要求されつつある。このため、入出力端に接続されるデータ線の数も大量となり、必然的に１本のカラム選択線ＣＳＬに接続されるカラムセレクトゲートの数も多くなる。このようなメモリは、上述したようにデータ線を各メモリセルアレイの上方に配置したオーバーレイドＤＱ方式を採用することが多い。
【０００９】
図１９は、オーバーレイドＤＱ方式の一例を示している。このように、オーバーレイドＤＱ方式は１本のカラム選択線ＣＳＬに接続されるカラムセレクトゲートＣＳＧの数が多い。このため、前記カラムデコーダに含まれ、カラム選択線を駆動する１つのドライバＤＲＶに接続されたゲート容量が非常に大きくなる。したがって、この容量による信号の伝送遅延も増加するため、カラム選択線を伝送する信号の波形は、ドライバＤＲＶから離れるほどなまってしまい高速動作が困難となる。
【００１０】
これを防止するため、図２０に示すように、例えばメモリセルアレイＭＣＡの両側にカラムセグメントセレクタＣＳＳ、カラムデコーダＣＤＣ、及びドライバＤＲＶからなる同じ構成のブロックを配置し、カラム選択線ＣＳＬを両側から駆動することが考えられる。しかし、この場合、メモリセルアレイの両側に同じ構成のブロックを配置しなければならない。特に、複雑なロジックのカラムセグメントセレクタＣＳＳは回路規模が大きいため、これらのブロックをレイアウトするために非常に多くの領域を必要とし、レイアウトサイズが大型化するという問題を有している。
【００１１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところはカラム選択線を確実且つ高速に活性化することが可能であるとともに、レイアウトサイズの大型化を防止し得る半導体記憶装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明の半導体記憶装置の態様は、ロー方向、カラム方向にマトリクス状に配置された複数のメモリセルを有し、カラム方向に配置された少なくとも第１、第２のメモリセルアレイと、前記第１、第２のメモリセルアレイにそれぞれ設けられ、第１、第２のメモリセルアレイのカラムを選択する第１、第２のカラム選択ゲートと、前記第１、第２のメモリセルアレイの前記第１、第２のカラム選択ゲートにそれぞれ接続され、カラム選択ゲートを活性化する活性化信号を伝送する第１、第２のカラム選択線と、前記第１、第２のメモリセルアレイにそれぞれ配置された第１、第２のセグメント選択線と、前記第１、第２のメモリセルアレイにそれぞれ配置され、カラムアドレスのうち上位カラムアドレスに応じてデコーダを選択するための選択信号を生成する第１、第２の選択回路と、前記第１のメモリセルアレイの前記第１のカラム選択線及び前記第１のセグメント選択線の一端部に接続され、前記第１の選択回路から供給される選択信号に応じて第１のセグメント選択信号を生成して前記第１のセグメント選択線に供給するとともに、前記第１のセグメント選択信号と前記カラムアドレスの残りのカラムアドレスとにより前記活性化信号を生成して前記第１のカラム選択線に供給する第１の主選択部と、前記第２のメモリセルアレイの前記第２のカラム選択線及び前記第２のセグメント選択線の一端部に接続され、前記第２の選択回路から供給される選択信号に応じて第２のセグメント選択信号を生成して前記第２のセグメント選択線に供給するとともに、前記第２のセグメント選択信号と前記カラムアドレスの残りのカラムアドレスとにより前記活性化信号を生成して前記第２のカラム選択線に供給する第２の主選択部と、前記第１のカラム選択線及び前記第１のセグメント選択線の他端部に接続され、前記カラムアドレスの残りのカラムアドレスと第１のセグメント選択信号を受け、前記第１の主選択部とともに前記活性化信号を生成する第１の副選択部と、前記第２のカラム選択線及び前記第２のセグメント選択線の他端部に接続され、前記カラムアドレスの残りのカラムアドレスと第２のセグメント選択信号を受け、前記第２の主選択部とともに前記活性化信号を生成する第２の副選択部とを具備することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の第１の実施例を示すものであり、ＤＲＡＭの要部を概略的に示している。本発明のＤＲＡＭのアーキテクチャは、図１７に示した従来のＤＲＡＭと基本的に同じである。このＤＲＡＭにおいて、メモリセルアレイ（ＭＣＡ）１１ａ、１１ｂ、１１ｃ、１１ｄは複数のメモリセルＭＣ、これらメモリセルを選択するワード線ＷＬ、ビット線ＢＬを有している。メモリセルアレイの数はこれに限定されるものではなく、ローセグメントは複数のメモリセルアレイを有することが可能である。各メモリセルアレイ１１ａ〜１１ｄの両側にはセンスアンプ領域（Ｓ／Ａ）１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅが配設されている。各センスアンプ領域１２ａ〜１２ｅは図示せぬ複数のセンスアンプを有し、各センスアンプは隣接するメモリセルアレイのビット線対に接続されている。各メモリセルアレイ１１ａ〜１１ｄにはローデコーダ（ＲＤＣ）１３ａ、１３ｂ、１３ｃ、１３ｄが設けられ、これらローデコーダ１３ａ〜１３ｄはローアドレスに応じてワード線ＷＬを選択する。各メモリセルアレイ１１ａ〜１１ｄ上にはデータを入出力するための複数のデータ線対ＤＱ、／ＤＱが配置されている。これらデータ線対ＤＱ、／ＤＱは、前記各センスアンプ領域（Ｓ／Ａ）１２ａ〜１２ｅに隣接して配置された図示せぬカラムセレクトゲートを介してビット線対に接続される。
【００２２】
さらに、各メモリセルアレイ１１ａ〜１１ｄの近傍には、カラムセグメントセレクタ（ＣＳＳ）１４ａ〜１４ｈ、主カラム選択部（ＣＳＬＭ）１５ａ〜１５ｅ、及びローセグメントセレクタ（ＲＳＳ）１６ａ〜１６ｄが設けられている。また、メモリセルアレイの周辺には、ローアドレスが入力されるローアドレスバッファ（ＲＡＢ）１７ａ、このローアドレスバッファ１７ａに接続され、ローアドレスをプリデコードするロープリデコーダ（ＲＰＤ）１７ｂ、カラムアドレスが入力されるカラムアドレスバッファ（ＣＡＢ）１７ｃ、このカラムアドレスバッファ１７ｃに接続され、カラムアドレスをプリデコードするカラムプリデコーダ（ＣＰＤ）１７ｄ、ロー系のコマンドが入力されるローコマンドバッファ（ＲＣＢ）１７ｅ、カラム系のコマンドが入力されるカラムコマンドバッファ（ＣＣＢ）１７ｆが設けられている。前記カラムプリデコーダ１７ｄはカラムアドレスをプリデコードし、カラムアドレスＹＢｐ（０〜７）、ＹＡｐ（０）、ＹＡｐ（１）、ＹＣｐ（０）、ＹＣｐ（１）、ＹＤｐ（０）、ＹＤｐ（１）を出力する。
【００２３】
前記主カラム選択部１５ａはカラムセグメントセレクタ１４ａに接続され、主カラム選択部１５ｂはカラムセグメントセレクタ１４ｂ、１４ｃに接続されている。主カラム選択部１５ｃはカラムセグメントセレクタ１４ｄ、１４ｅに接続され、主カラム選択部１５ｄはカラムセグメントセレクタ１４ｆ、１４ｇに接続されている。これらカラムセグメントセレクタ１４ａ〜１４ｈ、及び主カラム選択部１５ａ〜１５ｅは、前記カラムプリデコーダ１７ｄ、及びカラムコマンドバッファ１７ｆに接続されている。
【００２４】
さらに、主カラム選択部１５ｅはカラムセグメントセレクタ１４ｈに接続されている。カラムセグメントセレクタ１４ａ、１４ｂは、ローセグメントセレクタ１６ａに接続され、カラムセグメントセレクタ１４ｃ、１４ｄはローセグメントセレクタ１６ｂに接続され、カラムセグメントセレクタ１４ｅ、１４ｆはローセグメントセレクタ１６ｃに接続され、カラムセグメントセレクタ１４ｇ、１４ｈは、ローセグメントセレクタ１６ｄに接続されている。
【００２５】
前記各ローセグメントセレクタ１６ａ〜１６ｄは、図１７に示すローセグメントセレクタと同様の構成であり、これらローセグメントセレクタ１６ａ〜１６ｄは、前記ロープリデコーダ１７ｂから供給されるローアドレスに応じて複数のローセグメントを選択する。この選択されたローセグメント内のローデコーダはメモリセルアレイのワード線を選択する。カラムセグメントセレクタ１４ａ〜１４ｈは、カラムアドレス及びローセグメントセレクタ１６ａ〜１６ｄの出力信号に応じて、選択されたローセグメント内のカラムセグメントを選択する。
【００２６】
図２は、主カラム選択部１５ａ〜１５ｅの構成を概略的に示すものであり、主カラム選択部１５ａ、１５ｂのみを示している。各主カラム選択部１５ａ、１５ｂはカラムデコーダＣＤＣとドライバＤＲＶにより構成されている。カラムデコーダＣＤＣは、カラムアドレス及びクロック信号に応じて複数のカラム選択線ＣＳＬから１つを選択し、ドライバＤＲＶはこの選択されたカラム選択線ＣＳＬを活性化する。この活性化されたカラム選択線により、図示せぬカラムゲートが駆動され、このカラムゲートを介してビット線対とデータ線対が接続される。
【００２７】
図１に示すように、カラム選択線ＣＳＬの一端にはカラムドライバを有する主カラム選択部１５ａ〜１５ｅが接続されている。このカラム選択線ＣＳＬはメモリセルアレイに沿って配置され、このカラム選択線ＣＳＬの他端にはラッチ回路（ＬＡＴ）１８ａ〜１８ｅがそれぞれ接続されている。これらラッチ回路１８ａ〜１８ｅは、図２に示すように、２つのインバータ回路ＩＶ１、ＩＶ２により構成され、カラム選択線が活性化されるとこの状態をラッチし、カラム選択線の他端からカラム選択線を駆動する。
【００２８】
図３は、カラムセグメントセレクタ（ＣＳＳ）と主カラム選択部（ＣＳＬＭ）の構成を示し、図４はカラムセグメントセレクタ（ＣＳＳ）の回路を示している。
【００２９】
図４に示すように、カラムセグメントセレクタ（ＣＳＳ）は、直列接続されたインバータ回路４１ａ、４１ｂとナンド回路４１ｃとにより構成されている。メモリセル選択信号ＢＬＨＺｐはセンスアンプが活性化されていることをカラム系の回路に伝達する信号であり、このメモリセル選択信号ＢＬＨＺｐはインバータ回路４１ａ、４１ｂを介してナンド回路４１ｃに供給される。このナンド回路４１ｃにはプリデコードされたカラムアドレスの一部ＹＣｐ、ＹＤｐと、プリデコードされたカラムアドレスの最下位ビットＹＡ（０）が供給され、これらの信号に応じてカラムデコーダ選択信号ＣＳＥＧｎが生成される。このカラムデコーダ選択信号ＣＳＥＧｎは主カラム選択部ＣＳＬＭを構成するカラムデコーダに供給される。
【００３０】
図５は、主カラム選択部（ＣＳＬＭ）の回路構成を示している。カラムセグメントセレクタ（ＣＳＳ）から出力されるカラムデコーダ選択信号ＣＳＥＧｎは、隣接するカラムセグメントセレクタ（ＣＳＳ）から出力されるカラムデコーダ選択信号ＣＳＥＧｎ１とともにアンド回路５１ａに供給され、このアンド回路５１ａの出力信号は接地電位Ｖｓｓとともにノア回路５１ｂに供給される。このノア回路５１ｂの出力端はクロックドインバータ回路５１ｃの入力端に接続されている。このクロックドインバータ回路５１ｃはインバータ回路５１ｄ、５１ｅ、５１ｆを介して供給されるクロック信号ＣＬＫ、／ＣＬＫにより制御される。このクロックドインバータ回路５１ｃの出力端はインバータ回路５１ｇの入力端及びクロックドインバータ回路５１ｈの出力端に接続されている。このインバータ回路５１ｇの出力端はクロックドインバータ回路５１ｈの入力端に接続されている。このクロックドインバータ回路５１ｈは前記インバータ回路５１ｆ、５１ｅから供給されるクロック信号ＣＬＫ、／ＣＬＫにより制御される。これらクロックドインバータ回路５１ｃ、５１ｈ、インバータ回路５１ｇはクロック信号により制御されるラッチ回路を構成している。前記インバータ回路５１ｇの出力端は直列接続されたインバータ回路５１ｉ、５１ｊに接続され、インバータ回路５１ｊの出力端よりセグメント選択信号ＣＳＥＧｐが出力される。
【００３１】
また、前記インバータ回路５１ｄの出力端から出力されるクロック信号は前記セグメント選択信号ＣＳＥＧｐとともに、カラムデコーダＣＤＣを構成するナンド回路５１ｋに供給される。このナンド回路５１ｋの出力端はインバータ回路５１ｌを介してＰチャネルトランジスタ５１ｍのソースに接続される。このＰチャネルトランジスタ５１ｍのドレインはＮチャネルトランジスタ５１ｎを介して接地されている。このＮチャネルトランジスタ５１ｎのゲートは前記ナンド回路５１ｋの出力端に接続され、前記Ｐチャネルトランジスタ５１ｍのゲートにはカラムアドレスの残り全ての信号ＹＢｍｐ（０〜７）が供給されている。前記Ｐチャネルトランジスタ５１ｍとＮチャネルトランジスタ５１ｎとの接続ノードから１本のカラム選択線を選択するデコード信号が出力される。この接続ノードはドライバＤＲＶを構成するインバータ回路５１ｐの入力端とインバータ回路５１ｑの出力端に接続される。このインバータ回路５１ｑの入力端はインバータ回路５１ｐの出力端に接続され、このインバータ回路５１ｐの出力端はインバータ回路５１ｒの入力端に接続されている。このインバータ回路５１ｒの出力端よりカラム選択信号ＣＳＬｐ（０〜７）が出力される。
【００３２】
図６は、カラムセグメントセレクタ（ＣＳＳ）とカラム選択部（ＣＳＬＭ）の動作を示すタイミングチャートである。
上記第１の実施例によれば、主カラム選択部１５ａ〜１５ｅのドライバＤＲＶから出力されるカラム選択信号ＣＳＬｐ（０〜７）に応じてカラム選択線ＣＳＬが活性化されると、ラッチ回路１８ａ〜１８ｅが動作し、ラッチ回路１８ａ〜１８ｅを構成するインバータ回路ＩＶ２からもカラム選択線ＣＳＬが駆動される。このため、カラム選択線ＣＳＬを両側から駆動することができるため、カラム選択線ＣＳＬのうち、カラムデコーダＣＤＣ、ドライバＤＲＶから離れた部分においても信号がなまることを防止でき、高速動作が可能となる。したがって、ロジック混載メモリのように、カラム選択線に多くのカラムセレクトゲートが接続され、カラム選択線に大量の寄生容量が接続されている場合に特に有効である。
【００３３】
しかも、ラッチ回路１８ａ〜１８ｅは２つのインバータ回路ＩＶ１、ＩＶ２により構成される簡単な回路であるため、パターン面積が小さく、チップの占有率が少ない。したがって、従来のように各メモリセルアレイの両側にカラムデコーダを選択するための複雑なロジックを有するカラムセグメントセレクタを配置する場合に比べて、レイアウトサイズを大幅に削減することが可能である。
【００３４】
次に、本発明の第２の実施例について説明する。第１の実施例はメモリセルアレイの一端部側にドライバＤＲＶを配置し、他端部側にラッチ回路１８ａ〜１８ｅを配置し、これらラッチ回路１８ａ〜１８ｅをカラム選択線ＣＳＬに伝送されるカラム選択信号ＣＳＬｐそのもので駆動している。このため、ドライバＤＲＶが動作してからインバータＩＶ２に信号が伝送されるまでに時間がかかり、その間にドライバＤＲＶを構成するインバータ回路５１ｒとラッチ回路を構成するインバータ回路ＩＶ２の相互間に貫通電流が流れるという問題を有している。さらに、ラッチ回路１８ａ〜１８ｅを構成するインバータ回路ＩＶ１、ＩＶ２のサイズをドライバＤＲＶを構成するインバータ回路５１ｒに比べ、ラッチが動作する程度に小さくしなければならず、駆動力を大きくできないという問題がある。
【００３５】
図７は、第２の実施例を示すものであり、第１の実施例を同一部分には同一符号を付し、異なる部分についてのみ説明する。
第２の実施例では、カラム選択線の一端部側に主カラム選択部を設け、他端部側に副カラム選択部を設け、これら主カラム選択部と副カラム選択部を同時に駆動してカラム選択線ＣＳＬを活性化する。すなわち、メモリセルアレイ１１ａｄ〜１１ｄの一端部側には主カラム選択部（ＣＳＬＭ）１５ａ〜１５ｅが配置され、他端部には副カラム選択部（ＣＳＬＳ）７１ａ〜７１ｅが配置されている。これら副カラム選択部７１ａ〜７１ｅには、カラム選択線を選択するためのカラムアドレスＹＢｍｐ（０〜７）と、タイミングを決定するクロック信号ＣＬＫが供給されている。カラム選択線ドライバを決定するセグメント選択信号ＣＳＥＧｐは主カラム選択部（ＣＳＬＭ）１５ａ〜１５ｅで生成し、このセグメント選択信号ＣＳＥＧｐを副カラム選択部７１ａ〜７１ｅに供給する。セグメント選択信号ＣＳＥＧｐは、図５に示すインバータ回路５１ｊの出力端から出力される。この主カラム選択部１５ａ〜１５ｅから出力されたセグメント選択信号ＣＳＥＧｐを副カラム選択部７１ａ〜７１ｅに伝送する配線７２ａ〜７２ｅは、例えばセンスアンプ領域１２ａ〜１２ｅの上部、あるいはメモリセルアレイ１１ａ〜１１ｅの上部に配置される。
【００３６】
図８は、副カラム選択部（ＣＳＬＳ）７１ａ〜７１ｅの回路構成を示している。インバータ回路８１ａの出力端から出力されるクロック信号ＣＬＫは前記セグメント選択信号ＣＳＥＧｐとともに、カラムデコーダＣＤＣを構成するナンド回路８１ｂに供給される。このナンド回路８１ｂの出力端はインバータ回路８１ｃを介してＰチャネルトランジスタ８１ｄのソースに接続される。このＰチャネルトランジスタ８１ｄのドレインはＮチャネルトランジスタ８１ｅを介して接地されている。このＮチャネルトランジスタ８１ｅのゲートは前記ナンド回路８１ｂの出力端に接続され、前記Ｐチャネルトランジスタ８１ｄのゲートにはカラムアドレスの残り全ての信号ＹＢｍｐ（０〜７）が供給されている。前記Ｐチャネルトランジスタ８１ｄとＮチャネルトランジスタ８１ｅとの接続ノードから１本のカラム選択線を選択するデコード信号が出力される。この接続ノードはドライバＤＲＶを構成するインバータ回路８１ｇの入力端とインバータ回路８１ｈの出力端に接続される。このインバータ回路８１ｈの入力端はインバータ回路８１ｇの出力端に接続され、このインバータ回路８１ｇの出力端はインバータ回路８１ｉの入力端に接続されている。このインバータ回路８１ｉの出力端よりカラム選択信号ＣＳＬｐ（０〜７）が出力される。
【００３７】
上記第２の実施例によれば、カラム選択線の両側にカラム選択線を駆動する主カラム選択部１５ａ〜１５ｅと、副カラム選択部７１ａ〜７１ｅを設け、この副カラム選択部７１ａ〜７１ｅを主カラム選択部１５ａ〜１５ｅから供給されるセグメント選択信号ＣＳＥＧｐにより、主カラム選択部１５ａ〜１５ｅと同時に駆動してカラム選択線ＣＳＬを活性化している。したがって、第１の実施例に比べて一層高速動作が可能であるとともに、カラム選択線の両側に配置された主カラム選択部１５ａ〜１５ｅと副カラム選択部７１ａ〜７１ｅのドライバＤＲＶ相互間の貫通電流を小さくすることができる。
【００３８】
また、セグメント選択信号ＣＳＥＧｐを伝送する配線７２ａ〜７２ｅをセンスアンプ領域１２ａ〜１２ｅの上部、あるいはメモリセルアレイ１１ａ〜１１ｅの上部に配置している。このため、主カラム選択部１５ａ〜１５ｅと副カラム選択部７１ａ〜７１ｅとを最短距離で接続することができるため、信号の伝送遅延を抑えることができる。
【００３９】
図９は、本発明の第３の実施例を示すものであり、図７と同一部分には同一符号を付す。第３の実施例は、第２の実施例におけるカラム選択線ＣＳＬを中央部で分断し、第１のカラム選択線ＣＳＬａを主カラム選択部１５ａ〜１５ｅにより駆動し、第２のカラム選択線ＣＳＬｂを副カラム選択部７１ａ〜７１ｅにより駆動している。
【００４０】
上記第３の実施例によれば、カラム選択線が分断されているため、主カラム選択部１５ａ〜１５ｅのドライバと副カラム選択部７１ａ〜７１ｅのドライバとの間の貫通電流を防止できる。しかも、主カラム選択部１５ａ〜１５ｅと、副カラム選択部７１ａ〜７１ｅが駆動するカラム選択線が短く、これに接続されるカラムセレクトゲートの数を少なくすることができる。このため、ゲート容量を削減でき、動作速度を高速化することが可能である。
【００４１】
図１０は、本発明の第４の実施例を示すものであり、第１乃至第３の実施例と同一部分には同一符号を付し、異なる部分についてのみ説明する。第４の実施例において、クロック信号ＣＬＫ、及びカラムアドレスＹＢｍｐ（０〜７）は例えば主カラム選択部１５ｅ側から入力され、主カラム選択部１５ａ〜１５ｅと副カラム選択部７１ａ〜７１ｅに供給される。このため、信号の伝送経路の長い副カラム選択部７１ａ〜７１ｅは主カラム選択部１５ａ〜１５ｅより信号の到達が遅れる。そこで、この実施例では主カラム選択部１５ａ〜１５ｅと副カラム選択部７１ａ〜７１ｅに供給されるクロック信号ＣＬＫ、及びカラムアドレスＹＢｍｐ（０〜７）の入力タイミングを一致させている。
【００４２】
すなわち、クロック信号ＣＬＫ、及びカラムアドレスＹＢｍｐ（０〜７）はそれぞれバッファ１０１、１０２を介してと副カラム選択部（ＣＳＬＳ）７１ａ〜７１ｅに供給される。前記バッファ１０１、１０２の出力端には遅延回路（ＤＬ）１０３、１０４が接続され、これら遅延回路１０３、１０４を介してクロック信号ＣＬＫ、及びカラムアドレスＹＢｍｐ（０〜７）がカラム選択部（ＣＳＬＭ）１５ａ〜１５ｅにそれぞれ供給される。これら遅延回路１０３、１０４はバッファ１０１、１０２の出力端から副カラム選択部７１ａ〜７１ｅまでの線路長に応じた遅延時間を有している。
【００４３】
図１１は、前記バッファ１０１、遅延回路１０３の構成を示している。これらバッファ１０１及び遅延回路１０３は共に、２つのインバータ回路により構成されている。
【００４４】
図１２は、前記バッファ１０２、遅延回路１０４の構成を示している。これらバッファ１０２及び遅延回路１０４も共に、２つのインバータ回路により構成されている。
【００４５】
上記第４の実施例によれば、遅延回路１０３、１０４によりクロック信号ＣＬＫ、及びカラムアドレスＹＢｍｐ（０〜７）を遅延させ、主カラム選択部１５ａ〜１５ｅに供給されるクロック信号ＣＬＫ、及びカラムアドレスＹＢｍｐ（０〜７）の入力タイミングと、副カラム選択部７１ａ〜７１ｅの入力タイミングとを一致させている。このため、図１０に示すように、第４の実施例を第２の実施例に適用した場合、主カラム選択部１５ａ〜１５ｅのドライバと副カラム選択部７１ａ〜７１ｅのドライバ相互間の貫通電流を一層削減できる。
【００４６】
また、図９に示す第３の実施例の場合、主カラム選択部１５ａ〜１５ｅと副カラム選択部７１ａ〜７１ｅのタイミングのずれが貫通電流に結びつくことはないが、カラム選択線の活性化タイミングがずれた場合、データ線ＤＱ、／ＤＱへのアクセスのタイミングがずれ、読み出し書き込み時の制御が難しくなる。しかし、第３の実施例に第４の実施例を適用することにより、主カラム選択部１５ａ〜１５ｅにより制御されるデータ線ＤＱ、／ＤＱと、副カラム選択部７１ａ〜７１ｅにより制御されるデータ線ＤＱ、／ＤＱとのアクセスのタイミングを一致させることができる。したがって、確実な動作が可能となる。
【００４７】
図１３は、本発明の第５の実施例を示すものである。この実施例は、第４の実施例を複数のメモリセルアレイを有するＤＲＡＭに適用したものである。ＤＲＡＭの動作を高速化する場合、カラム選択線ＣＳＬの活性化、非活性化を高速化する必要がある。しかし、前述したようにロジック回路と混載されるＤＲＡＭの場合、Ｉ／Ｏ数が多く、カラム選択線ＣＳＬに接続されるゲートの数も多くなる。このため、カラム選択線ＣＳＬの動作速度を遅くする原因となる。これを解決するにはＩ／Ｏ数を一定としてカラム選択線ＣＳＬを分割し、カラム選択線ＣＳＬを駆動する複数のドライバを設ければよい。しかしながら、これらドライバを設けるために、従来のように各ドライバにカラムセグメントセレクタを設けていては、レイアウトサイズが非常に増大してしまう。
【００４８】
そこで、第５の実施例では、図１３に示すように、カラムセグメントセレクタ（ＣＳＳ）及び主カラム選択部（ＣＳＬＭ）を一箇所にのみ設け、各メモリセルアレイ（ＭＣＡ）には副カラム選択部（ＣＳＬＳ）を配置する。これら主カラム選択部（ＣＳＬＭ）と副カラム選択部（ＣＳＬＳ）の相互間、及び副カラム選択部（ＣＳＬＳ）と副カラム選択部（ＣＳＬＳ）の相互間にはカラム選択線ＣＳＬとセグメント選択信号ＣＳＥＧｐを伝送する配線が配置される。これらカラム選択線ＣＳＬとセグメント選択信号ＣＳＥＧｐを伝送する配線は例えばセンスアンプ上、又はメモリセルアレイ上に配設される。
【００４９】
また、各列の主カラム選択部（ＣＳＬＭ）、副カラム選択部（ＣＳＬＳ）に供給されるクロック信号ＣＬＫ、カラムアドレスＹＢｍｐ（０〜７）は、遅延回路１０３、１０３ａ〜１０３ｃ、１０４、１０４ａ〜１０４ｃを介して供給される。これら遅延回路１０３、１０３ａ〜１０３ｃ、１０４、１０４ａ〜１０４ｃはバッファ１０１、１０２からの距離に応じた遅延時間を有している。
【００５０】
図１４は、図１３の一部を取り出した回路であり、図１４と同一部分には同一符号を付す。
図１５は、第５の実施例を第３の実施例に適用した場合を示す回路であり、図１３、図９と同一部分には同一符号を付す。
【００５１】
第５の実施例によれば、カラムセグメントセレクタ（ＣＳＳ）及び主カラム選択部（ＣＳＬＭ）を一箇所にのみ設け、各メモリセルアレイ（ＭＣＡ）には副カラム選択部（ＣＳＬＳ）を配置している。したがって、Ｉ／Ｏ数が多いメモリにおいてもレイアウトサイズの増大を抑えて、カラム選択線ＣＳＬの動作速度を向上できる。
【００５２】
図１６は、第５の実施例の変形例を示すものであり、メモリセルアレイの容量が、図１４、図１５に比べて少ない場合の例を示している。この例の場合、カラム選択線ＣＳＬの長さが第１乃至第５の実施例に比べると短いため、カラム選択線ＣＳＬの一端部に設けたカラム選択部ＣＳＬＭ、ＣＳＬＳによりカラム選択線を駆動できる。この構成によってもレイアウトサイズの増大を抑えて、カラム選択線ＣＳＬの動作速度を向上できる。
その他、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【００５３】
【発明の効果】
以上、詳述したようにこの発明によれば、カラム選択線を確実且つ高速に活性化することが可能であるとともに、レイアウトサイズの大型化を防止し得る半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すものであり、半導体記憶装置の要部を概略的に示す構成図。
【図２】図１に示すカラム選択部を概略的に示す構成図。
【図３】図１に示すカラム選択部を概略的に示す構成図。
【図４】図３に示すカラムセグメントセレクタ（ＣＳＳ）の一例を示す回路図。
【図５】図３に示すカラム選択部（ＣＳＬＭ）の一例を示す回路図。
【図６】図４、図５に示す回路の動作を示すタイミングチャート。
【図７】本発明の第２の実施例を示すものであり、半導体記憶装置の要部を概略的に示す構成図。
【図８】図７に示すカラム選択部（ＣＳＬＳ）の一例を示す回路図。
【図９】本発明の第３の実施例を示すものであり、半導体記憶装置の要部を概略的に示す構成図。
【図１０】本発明の第４の実施例を示すものであり、半導体記憶装置の要部を概略的に示す構成図。
【図１１】図１１に示す遅延回路の一例を示す回路図。
【図１２】図１１に示す遅延回路の一例を示す回路図。
【図１３】本発明の第５の実施例を示すものであり、半導体記憶装置の要部を概略的に示す構成図。
【図１４】図１３の一部を取り出した回路図。
【図１５】第５の実施例を第３の実施例に適用した場合を示す回路図。
【図１６】第５の実施例の変形例を示す回路図。
【図１７】一般的なＤＲＡＭを示す構成図。
【図１８】一般的なＤＲＡＭのセルアレイを示す構成図。
【図１９】オーバーレイドＤＱ方式を示す回路図。
【図２０】従来のカラム選択回路を示す回路図。
【符号の説明】
１１ａ〜１１ｄ…メモリセルアレイ（ＭＣＡ）、
ＷＬ…ワード線、
ＢＬ…ビット線、
ＣＳＬ、ＣＳＬａ、ＣＳＬｂ…カラム選択線、
１２ａ〜１２ｅ、Ｓ／Ａ…センスアンプ領域、
１３ａ〜１３ｄ、ＲＤＣ…ローデコーダ、
１４ａ〜１４ｈ、ＣＳＳ…カラムセグメントセレクタ、
１５ａ〜１５ｅ、ＣＳＬＭ…主カラム選択部、
１６ａ〜１６ｄ、ＲＳＳ…ローセグメントセレクタ、
７１ａ〜７１ｅ、ＣＳＬＳ…副カラム選択部、
ＣＤＣ…カラムデコーダ、
ＤＲＶ…ドライバ、
１８ａ〜１８ｄ、ＬＡＴ…ラッチ回路、
ＣＳＥＧｐ…セグメント選択信号、
１０３、１０３ａ〜１０３ｃ、１０４、１０４ａ〜１０４ｃ…遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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