(57)【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタよりなるＣＭＯＳを主体として構成される主回路を構成するための領域の一部に、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのウエルバイアスを制御するための制御回路を、前記主回路を構成する過程で構成した半導体集積回路装置であって、前記制御回路は前記主回路中に構成されている最長の遅延時間を持つクリティカルパスの遅延時間の設計値からのずれを検出し、且つ、このずれに応じて前記ウエルバイアスを決定する手段を備えるとともに、前記ＰＭＯＳトランジスタのしきい値電圧に対するＮＭＯＳトランジスタのしきい値電圧の差分を検出する手段を備えて、該差分出力に応じて前記ウエルバイアスを修正する機能を持つものであることを特徴とする半導体集積回路装置。
【請求項２】
前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのしきい値電圧の差分を検出する手段は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが直列接続されているＣＭＯＳインバータ回路の出力電圧をＣＭＯＳインバータ回路の論理しきい値として出力する手段、該論理しきい値が所定の基準電圧を超えて増加あるいは減少するのに対応して前記差分として出力する手段および前記差分出力に対応して前記ＣＭＯＳインバータのトランジスタのウエル電圧を変更する手段を備える請求項１に記載の半導体集積回路装置。
【請求項３】
前記ＣＭＯＳインバータのトランジスタのウエル電圧が前記主回路の前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのウエル電圧によっても変更される請求項２に記載の半導体集積回路装置。
【請求項４】
前記差分出力に応じて前記ウエルバイアスを修正する機能が、前記最長の遅延時間を持つクリティカルパスの遅延時間の設計値からのずれの検出値に、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのしきい値電圧の差分を加算する手段によって実行される請求項１に記載の半導体集積回路装置。
【請求項５】
前記差分出力に応じて前記ウエルバイアスを修正する機能が、前記最長の遅延時間を持つクリティカルパスの遅延時間の設計値からのずれの検出値と、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのしきい値電圧の差分とをパラメータとするテーブルルックアップ機能により実行される請求項１に記載の半導体集積回路装置。
【請求項６】
前記主回路中に構成されている最長の遅延時間を持つクリティカルパスの遅延時間の設計値からのずれが、前記制御回路に構成された多段のカスケード接続されたＣＭＯＳインバータによって検出される請求項１に記載の半導体集積回路装置。
【請求項７】
前記多段にカスケード接続されたＣＭＯＳインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれのウエル電圧が、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのしきい値電圧の差分出力に応じて修正されたウエルバイアスである請求項６に記載の半導体集積回路装置。
【請求項８】
前記主回路中に構成されている最長の遅延時間を持つクリティカルパスの遅延時間の設計値からのずれを検出し、且つ、このずれに応じて前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの駆動電源電圧を制御する手段が付加されるとともに、該制御された駆動電源電圧が前記多段にカスケード接続されたＣＭＯＳインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれの駆動電源電圧としてフィードバックされた請求項７に記載の半導体集積回路装置。
【請求項９】
前記主回路中に構成されている最長の遅延時間を持つクリティカルパスとなりうる複数パスの遅延時間の設計値からのずれの内、最長のものを選択して採用する手段が付加された請求項１ないし８のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのしきい値電圧差を補償するＰＮバランス補償回路を備えて、電源電圧の低電圧化に対しても、最適動作状態を保持しながら動作可能な半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
近年、携帯情報端末の普及により、ＣＭＯＳ  ＬＳＩではより一層の低電力化が求められており、低電力化に最も効果のある電源電圧の低電圧化が進行している。しかし、低電源電圧ではプロセスや温度変化などの要因による回路の性能ばらつきが大きくなる。このような回路の性能ばらつきを補償する技術として、本願の発明者らにより、例えば、特開２００１−１５６２６１号公報に開示したように、主回路の動作速度を検出し、その動作速度を所望の電位に保つように基板バイアスを制御する技術が開示されている。動作速度補償は、主回路の動作速度を主回路のクリティカルパスを模擬した遅延モニタ回路により検出し、その遅延モニタ回路の動作速度を入力クロックに対してほぼ一定に保つように遅延モニタ回路の基板バイアスを制御し、その基板バイアスを主回路にも与えることで実現している。特開２００１−１５６２６１号公報では基板バイアスを制御するものとして表現されているが、これは、実体上はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを構成するためのＮウェルおよびＰウェルのそれぞれのバイアスを制御するものである。以下、本発明では、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを構成するためのＮウェルおよびＰウェルのそれぞれのバイアスを制御するものとして説明する。
【０００３】
【発明が解決しようとする課題】
製造プロセスによってトランジスタの性能がばらつき、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧に差が生じると、回路速度が同じ値であっても回路のリーク電流が異なる場合が生じる。これは、リーク電流は回路動作速度ではなく、トランジスタのしきい値電圧に依存しているためである。上記技術では動作速度に対して基板バイアスを制御しているため、回路速度の補償は可能であっても、しきい値電圧に差が生じたような場合、リーク電流の補償はできない。今後さらに低電圧化が進行し、トランジスタのしきい値電圧が低下すると、しきい値電圧のばらつきが顕在化することになる。その結果、リーク電流が増大し、これによる消費電力が回路の消費電力に占める割合が増大するため、リーク電流の補償は重要な技術である。
【０００４】
【課題を解決するための手段】
本発明は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧差を解消するウェルバイアス制御回路として、ＣＭＯＳで構成される主回路の領域の一部に、主回路を構成する過程でＣＭＯＳで構成される主回路のクリティカルパスを模擬し、そのパスの遅延をモニタする遅延モニタ回路を含む制御回路を形成する。制御回路には、さらに、該遅延モニタ回路の出力を前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧差で補償するためのＰＮバランス補償回路を備えるものとして、パスの遅延のモニタによる回路速度の補償を行うとともに、ＰＮバランス補償回路によりＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧差を解消することを可能とする。
【０００５】
【発明の実施の形態】
以下、本発明の実施例を図を参照しながら説明する前に、本発明の半導体集積回路の基本的な形態を図1を参照して説明する。
【０００６】
図1において、１０は本発明の半導体集積回路の主回路が構成されるべき領域であり、図では、主回路の要素回路の例として、模式的にＣＭＯＳ構成のインバータを一つ示す。ここで、Ｖｄｄは電源電圧、Ｖｓｓは接地電位である。１１は本発明の半導体集積回路の制御回路が構成されるべき領域であり、主回路が構成されるべき領域１０の一部を占有する形で構成される。図では、制御回路１１が主回路１０の多くの要素を占めているように見えるが、図の作成上このように見えるのであって、実体は１％程度以下である。ここでは、制御回路１１は主回路１０のＣＭＯＳ構成のインバータと同じ構成のインバータを多段にカスケード接続した遅延回路とウェルバイアス発生回路を代表例として模式的に示す。多段にカスケード接続したインバータの段数は主回路の中のもっとも大きい遅延を持つ回路（クリティカルパスという）の遅延時間に対応する遅延時間を模擬できるものとする。ここでも、Ｖｄｄは電源電圧、Ｖｓｓは接地電位である。ウェルバイアス発生回路は、後述するように、遅延回路およびＰＮバランス補償回路の出力に応じてＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧差を解消するに適切なＮウェルおよびＰウェルのそれぞれのバイアス電圧ｖｂａｐ、ｖｂａｐを発生し、これらが、それぞれ、制御回路１１および主回路１０のＮウェルおよびＰウェルに供給される。
【０００７】
（実施例１）
図２は、図1で説明した制御回路１１の第１の実施例を示すブロック図である。本実施例は遅延モニタ回路２１、比較器２２、ＰＮバランス補償回路２３、シフトレジスタ２４、ウェルバイアス発生回路２５および加算回路２６から構成される。
【０００８】
遅延モニタ回路２１は、上述したように、主回路１０のクリティカルパスを模擬するものであり、クロック信号が入力される。このクロック信号は主回路１０のクロック信号である。遅延モニタ回路２１からは、従って、遅延信号として主回路１０のクリティカルパスの遅延時間に対応した遅延を持つクロック信号が得られる。比較器２２には遅延モニタ回路２１の遅延信号とクロック信号とが入力される。比較器２２では、この両信号の位相差を比較し、設計値より遅延時間が速いときにはｕｐ信号、遅いときはｄｏｗｎ信号を出力する。シフトレジスタ２４はｕｐ信号およびｄｏｗｎ信号を受けて、ｕｐ信号が１回入力されるごとに、ＰＭＯＳウェルバイアス用制御信号であるａｄｒｐ信号およびＮＭＯＳウェルバイアス用制御信号であるａｄｒｎ信号を１段階上昇させ、逆にｄｏｗｎ信号が１回入力されるごとに、ａｄｒｐ信号およびａｄｒｎ信号を１段階下降させる。ＰＮバランス補償回路２３は、詳細は後で述べるが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧の差分信号であるｄｉｆｆ信号を出力する。この差分信号であるｄｉｆｆ信号は、シフトレジスタ２４のａｄｒｐ信号とａｄｒｎ信号が、ｄｉｆｆ信号に対応する大きさの差を持つように作用し、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧の差分を反映させるために使用される。２６は加算回路であり、この差分を反映させるための回路であり、シフトレジスタ２４のａｄｒｎ信号にＰＮバランス補償回路２３の差分信号ｄｉｆｆを図の極性で加算し、ａｄｒｎ信号をａｄｒｎ’信号に変更する。差分信号ｄｉｆｆがプラスであれば、ａｄｒｐ信号とａｄｒｎ’信号との差は大きくなり、差分信号ｄｉｆｆがマイナスであれば、ａｄｒｐ信号とａｄｒｎ’信号との差は小さくなる。したがって、比較器２２から得られる遅延時間の設計値からのずれに対応したｕｐ信号およびｄｏｗｎ信号に対応したシフトレジスタ２４のａｄｒｐ信号と加算回路２６のａｄｒｎ’信号とは、シフトレジスタ２４のａｄｒｐ信号とａｄｒｎ信号と比較して、差分信号ｄｉｆｆに対応した大きさだけ修飾されたものとなる。ウェルバイアス発生回路２５は、ａｄｒｐ信号を受けてＰＭＯＳウェルバイアス信号であるｖｂａｐを決定し、また、ａｄｒｎ’信号を受けてＮＭＯＳウェルバイアス信号であるｖｂａｎを決定する。これらのウェルバイアス信号は、主回路１０および遅延モニタ回路２１のウェル端子にｖｂａｐ信号、ｖｂａｎ信号を供給する。すなわち、本発明では、ウェルバイアス信号は遅延モニタ回路出力による遅延時間のばらつきのみならず、ＰＭＯＳおよびＮＭＯＳトランジスタのしきい値電圧のばらつきに対してもこれを補償することができる。
【０００９】
本実施例では、ａｄｒｐ信号、ａｄｒｎ信号が１段階上昇するとウェルバイアスｖｂａｐ信号電圧、ｖｂａｎ信号電圧を所定電圧単位分深くする。また、ａｄｒｐ信号、ａｄｒｎ信号が１段階下降するとウェルバイアスｖｂａｐ信号電圧、ｖｂａｎ信号電圧を所定電圧単位分浅くする。ここで、本明細書においては、ウェルバイアスをＭＯＳＦＥＴの逆バイアス方向に大きくすることを「ウェルバイアスを深くする」と、また順バイアス方向に大きくすることを「ウェルバイアスを浅くする」と表現する。このことから、ＣＭＯＳ回路はウェルに逆バイアスを印加すると動作速度を遅くし、順バイアスを印加すると動作速度を速くすることがわかる。
【００１０】
図３は、図２のＰＮバランス補償回路２３の一例を示すブロック図である。ＰＮバランス補償回路２３は、論理しきい値検出回路３１、基準電圧発生回路３２、比較器３３、差分検出回路３４、ＰＮバランス用ウェルバイアス発生回路３５から構成される。
【００１１】
論理しきい値検出回路３１は、ＣＭＯＳ回路の論理しきい値電圧を検出し、その電圧をｖｌｏｇ信号として出力する。基準電圧発生回路３２は、２種類の基準電圧ｒｅｆａ信号とｒｅｆｂ信号を出力する。比較器３３は、ｖｌｏｇ信号電圧とｒｅｆａ信号電圧、ｒｅｆｂ信号電圧とを比較して、ｖｌｏｇ信号電圧がｒｅｆａ信号電圧およびｒｅｆｂ信号電圧より高ければｕｐ信号を出力し、逆に低ければｄｏｗｎ信号を出力する。また、ｖｌｏｇ信号電圧がｒｅｆａ信号電圧とｒｅｆｂ信号電圧の間にある場合はｕｐ信号およびｄｏｗｎ信号共に出力しない。差分検出回路３４は、ｕｐ信号が１回入力されるごとに、ａｄｒｓ信号を１段階上昇させ、逆にｄｏｗｎ信号が１回入力されるごとに、ａｄｒｓ信号を１段階下降させる。また、標準値からのａｄｒｓ信号のずれ、すなわちｕｐ信号およびｄｏｗｎ信号の差をｄｉｆｆ信号として出力する。ＰＮバランス用ウェルバイアス発生回路３５は、ａｄｒｓ信号を受けて、ＰＭＯＳウェルバイアスであるｖｂｐ信号、ＮＭＯＳウェルバイアスであるｖｂｎ信号を出力する。ａｄｒｓ信号が１段階上昇するとｖｂｐ信号電圧、ｖｂｎ信号電圧を所定電圧単位分深くし、ａｄｒｓ信号が１段階下降するとｖｂｐ信号電圧、ｖｂｎ信号電圧を所定電圧単位分浅くする。ｖｂｐ信号電圧およびｖｂｎ信号電圧の初期値としては設計値が採用される。尚、図３ではｖｂｐ信号、ｖｂｎ信号共に制御しているが、どちらか片方だけを制御してもよい。
【００１２】
図４は、図３の論理しきい値検出回路３１の一例を示している。ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２から構成されるＣＭＯＳインバータの出力端子と入力端子を短絡し、そのノードをｖｌｏｇ信号とする。ｖｌｏｇ信号はＣＭＯＳインバータの論理しきい値電圧の出力となる。論理しきい値電圧の一例をあげるとＰＭＯＳトランジスタ４１のゲート幅をＮＭＯＳトランジスタ４２の２倍とすると、論理しきい値電圧はほぼ電源電圧の半分となるが、特にこの条件にはこだわらない。ＰＭＯＳトランジスタ４１のウェル電圧は電源電圧Ｖｄｄに接続し、ＮＭＯＳトランジスタ４２のウェル電圧ｖｂｎ信号を制御することにより、ＣＭＯＳインバータの論理しきい値電圧を制御する。この例は、図３のｖｂｎ信号のみにより制御する例である。
【００１３】
論理しきい値検出回路３１は図４の回路例に限らず、種々の回路形態で実現できる。たとえば、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２との関係を逆にして、ＰＭＯＳトランジスタ４１のウェル電圧ｖｂｐ信号を制御することにより、ＣＭＯＳインバータの論理しきい値電圧を制御するものとしても良い。また、ＰＭＯＳトランジスタ４１のウェル電圧ｖｂｐ信号とＮＭＯＳトランジスタ４２のウェル電圧ｖｂｎ信号をともに制御することにより、ＣＭＯＳインバータの論理しきい値電圧を制御するものとしても良い。さらに、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２から構成され、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２のドレインをｖｌｏｇ信号とし、ＰＭＯＳトランジスタ４１のゲート電圧ｖｇｐ信号とＮＭＯＳトランジスタ４２のゲート信号ｖｇｎ信号を与える。ＰＭＯＳトランジスタ４１のウェル電圧は電源電圧Ｖｄｄに接続し、ＮＭＯＳトランジスタ４２のウェル電圧ｖｂｎ信号を制御することにより、ｖｌｏｇ信号電圧を制御するものとしても良い。この場合の論理しきい値電圧の一例をあげると、ＰＭＯＳトランジスタ４１のゲート幅をＮＭＯＳトランジスタ４２のゲート幅の２倍とし、ｖｇｐ信号を電源電位、ｖｇｎ信号を接地電位とするとｖｌｏｇ信号電圧は電源電圧のほぼ半分となるが、特にこの条件にはこだわらない。また、待機時にはｖｇｐ信号を接地電位、ｖｇｎ信号を電源電位に固定することで貫通電流をなくすことが可能となる。また、同様の構成の下に、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２との関係を逆にして、ＰＭＯＳトランジスタ４１のウェル電圧ｖｂｐ信号を制御することにより、ＣＭＯＳインバータの論理しきい値電圧を制御するものとしても良い。さらに、同様の構成の下に、ＰＭＯＳトランジスタ４１のウェル電圧ｖｂｐ信号とＮＭＯＳトランジスタ４２のウェル電圧ｖｂｎ信号を、ともに制御することにより、ＣＭＯＳインバータの論理しきい値電圧を制御するものとしても良い。
【００１４】
図５は、図３の基準電圧発生回路３２の一例を示している。少なくとも３個以上の抵抗から構成され、電源電圧Ｖｄｄの分圧により、基準電圧ｒｅｆａ信号、ｒｅｆｂ信号を出力する例である。
【００１５】
図６は、図２のウェルバイアス発生回路２５の具体例を主体として、ＰＮバランス補償回路２３、シフトレジスタ２４、ウェルバイアス発生回路２５および加算回路２６の相互の関係の具体的な一例を示している。図では、ウェルバイアス発生回路２５が１０段階のウェルバイアスを発生しうるものとした。これに対応して、シフトレジスタ２４はｕｐ信号およびｄｏｗｎ信号を受けて、４ｂｉｔのａｄｒｐ信号を発生するものとした。また、この例では、ａｄｒｎ信号はａｄｒｐ信号と同じものとした。ａｄｒｎ信号には加算回路２６によりＰＮバランス補償回路２３の差分信号ｄｉｆｆが加算されてａｄｒｎ’信号に変換される。差分信号ｄｉｆｆはａｄｒｐ信号のＬＳＤ側から３ｂｉｔとした。ウェルバイアス発生回路２５にはデコーダ２５１および２５２が備えられ、ａｄｒｐ信号およびａｄｒｎ’信号に応じて０から９までのいずれかの出力端子に信号が出力される。さらに、ウェルバイアス発生回路２５には、例示したように、０．１Ｖ刻みで１．１Ｖから２．０Ｖまでの電圧源に接続された配線が備えられる。これらの電圧は、スイッチで模式的に示すように、デコーダ２５１および２５２の出力端子の０から９までのいずれに信号が表れているかに応じてその一つが選択されて、それぞれ、ＮウェルバイアスｖｂａｐおよびＰウェルバイアスｖｂａｎとして各ウェル端子に供給される。たとえば、デコーダ２５１の出力端子の８に信号が表れているときはＮウェルバイアスｖｂａｐは１．９Ｖとされ、デコーダ２５２の出力端子の７に信号が表れているときはＰウェルバイアスｖｂａｎは１．８Ｖとされる。
【００１６】
図７は、図２のＰＮバランス補償回路２３の別の例を示すブロック図であり、論理しきい値検出回路３１、比較器７２、差分検出回路３４、ＰＮバランス用ウェルバイアス発生回路３５から構成される。図３と対比して明らかなように、この例では、基準電圧発生回路３２に対応する回路が省略できるものとされているが、これは比較器７２を基準電圧に対応する論理しきい値電圧の異なる２種類のＣＭＯＳインバータで構成することによって実現されている。図７の構成によるＰＮバランス補償回路２３の動作は比較器７２の動作が図２の比較器３３と異なるのみで、全体的な動作は図２のそれと同じである。
【００１７】
図８は、図７における比較器７２の一例を示す回路図である。比較器７２は、論理しきい値電圧の異なる２種類のＣＭＯＳインバータ８１と８２とから構成され、ＣＭＯＳインバータ８１の論理しきい値電圧はＣＭＯＳインバータ８２より高く設定されている。ｖｌｏｇ信号電圧がＣＭＯＳインバータ８１の論理しきい値電圧より高ければ、ｕｐ信号を出力し、逆にＣＭＯＳインバータ８２の論理しきい値電圧より低ければ、ｄｏｗｎ信号を出力する。ｖｌｏｇ信号電圧がＣＭＯＳインバータ８１とＣＭＯＳインバータ８２の論理しきい値電圧の間にあれば、ｕｐ信号もｄｏｗｎ信号も出力しない。すなわち、これらのしきい値を利用することで図３の基準電圧発生回路３２に対応する回路を省略したものである。
【００１８】
なお、第１の実施例では、ａｄｒｐ信号およびａｄｒｎ信号の内、ａｄｒｎ信号をＰＮバランス補償回路の出力で修飾するものとしたが、これはａｄｒｐ信号を修飾するものとしても良い。いずれを修飾するかに応じて修飾の仕方を考えれば良い。この点については、以下の実施例でも同じである。
【００１９】
このように、遅延モニタ回路９１により、ＣＭＯＳ  ＬＳＩの動作速度の補償の信号を得るとともに、これを、ＰＮバランス補償回路の信号で修飾することにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧差を解消することができる。
【００２０】
ここで、本実施例による制御効果を図９から図１１を用いて簡単に説明する。
【００２１】
図９は製造ばらつきに起因するデバイスのしきい値電圧ばらつきに対するある回路の遅延時間のグラフである。９１はＰＭＯＳ、ＮＭＯＳトランジスタのしきい値電圧が設計値どおりである回路の遅延時間を示す。ｐｍｏｓ標準ｎｍｏｓ標準として示すように、ほぼ３.８ｎｓである。これに対して、ｐｍｏｓ低ｎｍｏｓ高あるいはｐｍｏｓ高ｎｍｏｓ低では９２あるいは９３に示すように、遅延時間がやや短縮あるいは伸びる。一方、ｐｍｏｓ低ｎｍｏｓ低あるいはｐｍｏｓ高ｎｍｏｓ高では９４あるいは９５に示すように、遅延時間が大幅に短縮あるいは伸びる。ここで、「標準」、「低」あるいは「高」とは、「トランジスタのしきい値電圧がほぼ設計値どおり」、「トランジスタのしきい値電圧が設計値よりある程度以上低い」あるいは「トランジスタのしきい値電圧が設計値よりある程度以上高い」ことを意味する。
【００２２】
図１０は製造ばらつきに起因するデバイスのしきい値電圧ばらつきに対するある回路のリーク電流について同じように見たときののグラフである。１０１はＰＭＯＳ、ＮＭＯＳトランジスタのしきい値電圧が設計値どおりである回路のリーク電流を示す。ｐｍｏｓ標準ｎｍｏｓ標準として示すように、ほぼ１００ｎＡである。これに対して、ｐｍｏｓ低ｎｍｏｓ高あるいはｐｍｏｓ高ｎｍｏｓ低では１０２あるいは１０３に示すように、リーク電流が大きく増大し、一方、ｐｍｏｓ低ｎｍｏｓ低あるいはｐｍｏｓ高ｎｍｏｓ高では１０４あるいは１０５に示すように、リーク電流が大幅に増大しあるいは減少する。
【００２３】
先の特開２００１−１５６２６１のように、動作速度（遅延時間）に対応してウェルバイアス制御を行うと、遅延時間は、図９に白抜きの矢印で示すように、ｐｍｏｓ標準ｎｍｏｓ標準で示した遅延時間９１に補償されるとともに、その結果１０４、１０５で示すリーク電流も、図１０に実線矢印で示すように、ｐｍｏｓ標準ｎｍｏｓ標準で示したリーク電流１０１に補償される。しかし、ｐｍｏｓ低ｎｍｏｓ高あるいはｐｍｏｓ高ｎｍｏｓ低のように、遅延時間が９２あるいは９３に示すように、やや短縮あるいは伸びる程度では、ｐｍｏｓ標準ｎｍｏｓ標準の遅延時間とほとんど差異が無いため、遅延時間に対応したウェルバイアス制御の効果は実質的に現れない。その結果、ｐｍｏｓ低ｎｍｏｓ高あるいはｐｍｏｓ高ｎｍｏｓ低によるリーク電流１０２あるいは１０３に対する補償はなされ図、図１０に示したとおりとなる。
【００２４】
これに対して、本発明のように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのしきい値電圧に差が生じたときは、このしきい値電圧差を解消するようにウェル電圧を制御すれば、リーク電流のばらつきは補償できる。図１１は、このようにして、全てのリーク電流１１１から１１５がｐｍｏｓ標準ｎｍｏｓ標準で示したリーク電流１０１に補償された状態を示す。
【００２５】
（実施例２）
図１２は、図1で説明した制御回路１１の第２の実施例を示すブロック図である。本実施例は遅延モニタ回路２１、比較器２２、ＰＮバランス補償回路１２３、シフトレジスタ２４、ウェルバイアス発生回路２５および加算回路２６から構成される。
【００２６】
図１２と図２とを対比して容易に分かるように、第２の実施例はＰＮバランス補償回路１２３にＮウェル電圧ｖｂａｐが導入されている点を除けば、同じ構成である。また、基本的な動作は第１の実施例と同じである。図１３は、図１２におけるＰＮバランス補償回路１２３の一例を示すブロック図である。ＰＮバランス補償回路１２３は、論理しきい値検出回路１３１、基準電圧発生回路３２、比較器３３、差分検出回路３４、ＰＮバランス用ウェルバイアス発生回路３５から構成される。図１３と図３とを対比して容易に分かるように、ＰＮバランス用ウェルバイアス発生回路３５の出力の一つのｖｂｐが省略され、論理しきい値検出回路１３１がＰＮバランス用ウェルバイアス発生回路３５から与えられていた電圧ｖｂｐに代えてＮウェル電圧ｖｂａｐが導入されている点を除けば、同じ構成である。また、基本的な動作は第１の実施例のＰＮバランス補償回路２３と同じである。図１４は、図１３における論理しきい値検出回路１３１の一例である。図１４も、図４で説明した論理しきい値検出回路３１と同様、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２から構成されるＣＭＯＳインバータの出力端子と入力端子を短絡し、そのノードをｖｌｏｇ信号とする。ｖｌｏｇ信号はＣＭＯＳインバータの論理しきい値電圧の出力となる。図４では、ＰＭＯＳトランジスタ４１のウェル電圧は電源電圧Ｖｄｄに接続していたが、図１４では、ＰＭＯＳトランジスタ４１のウェル電圧はＮウェル電圧ｖｂａｐで制御し、ＮＭＯＳトランジスタ４２のウェル電圧はＰＮバランス用ウェルバイアス発生回路３５から与えられるｖｂｎ信号電圧で制御することにより、ＣＭＯＳインバータの論理しきい値電圧を制御する。
【００２７】
本実施例では、実施例１と同様に、ＣＭＯＳ  ＬＳＩの遅延時間の補償およびＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧差を解消することができるのみならず、ｖｂａｐ信号をＰＮバランス補償回路２３にフィードバックすることにより、遅延時間を補償するためにｖｂａｐ信号、ｖｂａｎ信号が変化した際に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧差が再び生じても、その差を補償することができる。
【００２８】
尚、本実施例では、ｖｂａｐ信号をＰＮバランス補償回路１２３に与えているが、ｖｂａｎ信号をＰＮバランス補償回路１２３に与えても良い。この場合、これに対応して、図１４のウェル電圧をそれぞれ制御すれば良い。
【００２９】
（実施例３）
図１５は、図1で説明した制御回路１１の第３の実施例を示すブロック図である。本実施例は遅延モニタ回路２１、比較器２２、ＰＮバランス補償回路２３、シフトレジスタ２４、およびウェルバイアス発生回路１５２５から構成される。
【００３０】
図１５と図２および図１２とを対比して容易に分かるように、本実施例は、シフトレジスタ２４およびＰＮバランス補償回路２３の出力が、直接、ウェルバイアス発生回路１５２５に導入された形となっていることを除けば、実施例１あるいは実施例２と同で構成である。また、基本的な動作は第１、第２の実施例と同じである。本実施例は、シフトレジスタ２４の出力に応じたウェルバイアス発生回路２５の出力関係をＰＮバランス補償回路２３の出力により加算回路２６により修飾するのに代えて、テーブルルックアップ方式でウェルバイアス発生回路１５２５の出力を得るものとする。
【００３１】
図１６は本実施例において採用できるパターンテーブルの例である。図１６においてｄｉｆｆはＰＮバランス補償回路２３の出力信号、ａｄｒｐおよびａｄｒｎはシフトレジスタ２４の出力信号である。ここで、ａｄｒｐおよびａｄｒｎに示す０から９の数字は、図６で説明したデコーダ２５１および２５２の出力端子の番号に相当する。そして、この番号に対応して、図６で説明したと同様に、ウェルバイアス電圧が出力される。また、ａｄｒｐおよびａｄｒｎは論理しきい値が設計値にあるときにウェルバイアスとして与えるべき電圧に対応した番号の組み合わせとされる。すなわち、図１６の例では、ＰＮバランス補償回路２３の出力信号ｄｉｆｆが０であるとき、ａｄｒｐおよびａｄｒｎは番号で１だけ差を持つように設定されている。これは、図６の例で言えば、ＰＭＯＳとＮＭＯＳの論理しきい値に０．１Ｖの差が設計上あることを意味する。
【００３２】
いま、ｄｉｆｆが０であり、ａｄｒｐおよびａｄｒｎが５および４である状態で、シフトレジスタ２４からｕｐ信号が与えられると、ａｄｒｐおよびａｄｒｎは１段階上昇させられて６および５を出力することになる。逆に、ｄｏｗｎ信号が与えられると、ａｄｒｐおよびａｄｒｎは１段階下降させられて４および３を出力することになる。この結果、ウェル電位は差は同じに保ったままｕｐ信号およびｄｏｗｎ信号に応じて一段階ずつ深くあるいは浅くされる。
【００３３】
次に、ｄｉｆｆが０であり、ａｄｒｐおよびａｄｒｎが５および４である状態で、ＰＮバランス補償回路２３の出力信号ｄｉｆｆが１に変わったとすると、ａｄｒｐおよびａｄｒｎが５および３である状態に変わる。すなわちｄｉｆｆ信号の１だけの変化がａｄｒｎ信号を１だけ、差が大きくなる方向に変化させたわけである。逆に、ｄｉｆｆが−１に変わったとすると、ａｄｒｐおよびａｄｒｎが５および５である状態に変わる。すなわちｄｉｆｆ信号の１だけの変化がａｄｒｎ信号を１だけ、差が小さくなる方向に変化させたわけである。この結果、ウェル電位はｄｉｆｆ信号に応じて差を増加あるいは減少させるように作用する。なお、本実施例のテーブルの初期値として出力する値はＰＭＯＳとＮＭＯＳの論理しきい値に対応したものである。
【００３４】
（実施例４）
図１７は、図1で説明した制御回路１１の第４の実施例を示すブロック図である。本実施例は、遅延モニタ回路１７２１、比較器２２、ＰＮバランス補償回路２３、シフトレジスタ２４、ウェルバイアス発生回路２５および加算回路２６から構成される。
【００３５】
図１７と図２とを対比して容易に分かるように、第４の実施例はブロック構成上は差異は無く、また、基本的な動作は第１の実施例と同じである。ただし、本実施例の遅延モニタ回路１７２１は複数の遅延回路を内蔵しており、主回路のクリティカルパスが電源電圧の変動などの要因により他のパスと入れ替わった場合でもそのクリティカルパスの変化に対応したウェルバイアス電圧を発生させることができる。
【００３６】
図１８は、図１７における遅延モニタ回路１７２１の一例を示すブロック図である。この例では、図１で説明した遅延回路に対応するパスがパスＡ１８１、パスＢ１８２、---、パスＮ１８Ｎと備えられ、それぞれ、クロック信号を入力される。また、それぞれのパスは、主回路１０の中で代表すべきクリティカルパスを持つ回路に対応した構成とされている。各パス１８１、---、１８Ｎの出力はＡＮＤゲート１８０に加えられる。したがって、ＡＮＤゲート１８０は、全てのパス１８１、---、１８Ｎが出力を生じたとき、すなわち、もっとも遅延の大きいパスが出力を生じたときにはじめて出力を生ずる。
【００３７】
本発明が対象とするような半導体集積回路装置では、電源電圧、温度などの回路動作環境が変化すると、設計上の主回路のクリティカルパスが他のパスと入れ替わる恐れがある。このような事態に対処するためには、遅延モニタ回路１７２１は、図１８に示すように、回路動作環境によっては主回路のクリティカルパスとなりうるパスを模擬したパスを少なくとも２つ以上持ち、そのパスの中からその時の回路動作環境において、最も遅延量の大きなパスを選択する機能を持つものとしてこの変化に対応した最適の遅延を持つパスを選択できるようにすることが必要である。なお、図１８では最も遅延量の大きなパスを選択する回路としてＡＮＤゲート１８０を示しているが、同等の機能を実現する回路であれば、特にこれにこだわらない。
【００３８】
図１９（ａ），（ｂ）に主回路のクリティカルパスが他のパスと入れ替わる様子を二つのパスについて示す。図１９（ａ）において１９１，１９２は電源電圧に対する主回路中のパスＡ，パスＢの遅延時間特性である。電源電圧がＣ点より低い領域を領域Ｄ、Ｃ点より高い領域を領域Ｅとすると、領域Ｄでは１９１（パスＡ）の方が遅延時間が大きいため、パスＡが主回路のクリティカルパスであり、領域Ｅでは１９２（パスＢ）方が遅延時間が大きいため、パスＢがクリティカルパスとなる。このような特性を持つ主回路に対して、一つのパス，たとえばパスＡだけで遅延モニタ回路を構成してウエルバイアスを制御したのでは、領域Ｄでは適切な制御ができていても、領域Ｅでは主回路のクリティカルパスを正しく模擬していないため、ウエルバイアスの適切な制御ができないことになる。
【００３９】
本実施例では、図１９（ｂ）に示すように、回路動作時の電源電圧に対応して自動的に、遅延時間の大きなパスを選択し、その遅延時間をＭＯＮＯＵＴ信号として検出するから、主回路のクリティカルパスが他のパスと入れ替わっても、常に主回路のクリティカルパスに対する遅延をモニタすることができ、回路動作速度を設計値に補償することが可能となる。
【００４０】
本実施例は、最大の遅延を選択するという点を除けば、動作は実施例１と同じであるから、主回路のクリティカルパスが電源電圧の変動などの要因により他のパスと入れ替わった場合でもそのクリティカルパスの変化に対応し、且つ、ＰＮバランス補償のなされた、より適切なウエル電圧を与えることができる。
【００４１】
（実施例５）
図２０は、図1で説明した制御回路１１の第５の実施例を示すブロック図である。本実施例は遅延モニタ回路２０２１、比較器２２、ＰＮバランス補償回路２３、シフトレジスタ２４、ウェルバイアス発生回路２５、加算回路２６および電源電圧発生回路２００１から構成される。
【００４２】
図２０と図２とを対比して容易に分かるように、本実施例は、電源電圧発生回路２００１が付加されてシフトレジスタ２４の出力ａｄｒｐまたはａｄｒｎを代表するａｄｒに応じてＬＳＩの電源電圧ｖｄｄを制御するものとされている点、および、遅延モニタ回路２０２１がウェルバイアス発生回路２５の出力するウェル電圧ｖｂａｐおよびｖｂａｎをフィードバックされるのみならず、電源電圧発生回路２００１の出力電圧ｖｄｄをもフィードバックされる点を除けば、実施例１と同で構成である。また、基本的な動作は第１の実施例と同じである。
【００４３】
本実施例では、シフトレジスタ２４の出力ａｄｒｐ、ａｄｒｎおよびａｄｒは初期値としては、主回路のＬＳＩ設計値に対応したものである。そして、これらに対応したウェル電圧ｖｂａｐ、ｖｂａｎおよび電源電圧ｖｄｄも設計値に対応したものである。クリティカルパスを模擬した遅延モニタ回路１７２１に対して、本実施例では、電源電圧発生回路２００１の出力電圧ｖｄｄをもフィードバックされるから、電源電圧の変化に対して何らの操作を要することなく、この変化に対応した遅延時間を持つ遅延信号が得られるから、電源電圧、温度などの回路動作環境の変化に対応して最適のウェルバイアス電圧をもつＬＳＩを実現できる。
【００４４】
なお、実施例４あるいは実施例５においても、加算回路に代えて、テーブルルックアップ方式としても良いことは言うまでも無かろう。
【００４５】
【発明の効果】
本発明では、動作速度を所望の速度に補償するとともにＰＭＯＳトランジスタとＮＭＯＳトランジスタのしきい値電圧差を解消するようにＰＭＯＳトランジスタとＮＭＯＳトランジスタにそれぞれウェルバイアスが供給されるＣＭＯＳ  ＬＳＩが実現できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の基本的な形態を示す図。
【図２】図1で説明した制御回路１１の第１の実施例を示すブロック図。
【図３】図２のＰＮバランス補償回路２３の一例を示すブロック図。
【図４】図３の論理しきい値検出回路３１の一例を示す図。
【図５】図３の基準電圧発生回路３２の一例を示す図。
【図６】図３のウェルバイアス発生回路２５の具体例を主体として、ＰＮバランス補償回路２３、シフトレジスタ２４、ウェルバイアス発生回路２５および加算回路２６の相互の関係の具体的な一例を示す図。
【図７】図２のＰＮバランス補償回路２３の別の例を示すブロック図。
【図８】図７における比較器７２の一例を示す回路図。
【図９】第１の実施例による制御効果を説明するための図。
【図１０】第１の実施例による制御効果を説明するための図。
【図１１】第１の実施例による制御効果を説明するための図。
【図１２】図1で説明した制御回路１１の第２の実施例を示すブロック図。
【図１３】図１２におけるＰＮバランス補償回路１２３の一例を示すブロック図。
【図１４】図１３における論理しきい値検出回路１３１の一例を示す図。
【図１５】図1で説明した制御回路１１の第３の実施例を示すブロック図。
【図１６】第３の実施例において採用できるパターンテーブルの例を示す図。
【図１７】図1で説明した制御回路１１の第４の実施例を示すブロック図。
【図１８】図１７における遅延モニタ回路１７２１の一例を示すブロック図。
【図１９】（ａ），（ｂ）は主回路のクリティカルパスが他のパスと入れ替わる様子を二つのパスについて示す図。
【図２０】図1で説明した制御回路１１の第５の実施例を示すブロック図。
【符号の説明】
１０：本発明の半導体集積回路の主回路が構成されるべき領域、１１：本発明の半導体集積回路の制御回路が構成されるべき領域、２１，１７２１，２０２１：遅延モニタ回路、２２，３３，７２：比較器、２３，１２３：ＰＮバランス補償回路、２４：シフトレジスタ、２５，１５２５：ウェルバイアス発生回路、２６：加算回路、３１，１３１：論理しきい値検出回路、３２：基準電圧発生回路、３４：差分検出回路、３５，１３５：ＰＮバランス用ウェルバイアス発生回路、４１：ＰＭＯＳトランジスタ、４２：ＮＭＯＳトランジスタ、８１，８２：ＣＭＯＳインバータ、２５１，２５２：デコーダ、１８１，１８２，１８３：回路パス、１８４：ＡＮＤゲート、２００１：電源電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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