(57)【特許請求の範囲】
【請求項１】
フラッシュメモリ装置において、
負の電圧（Ｖｎｅｇ）を有するノード（Ｎ１）と、
消去動作の時選択されたセクター内の全てのワードラインが第１の負の電圧レベルに充電され、バルクが正の電圧で設定された後活性化されて電源電圧を前記ノード（Ｎ１）に連結し、前記ノード（Ｎ１）の負の電圧レベルの変化値に応じて非活性化されるように、前記ノード（Ｎ１）に充電された負の電圧（Ｖｎｅｇ）を放電させるための第１放電回路と、
前記ノード（Ｎ１）の前記負の電圧レベルの変化値に応じて活性化されて前記電源電圧を前記ノード（Ｎ１）に連結し、前記ノード（Ｎ１）の電圧が第１電圧レベルになる時非活性化される第２放電回路と、
前記ノード（Ｎ１）の電圧が前記第１電圧レベルになる時活性化されて前記ノード（Ｎ１）の電圧が接地電圧（ＧＮＤ）になるようにする第３放電回路とを含み、
前記第１放電回路は、
前記ノード（Ｎ１）に連結されたゲート及びドレーンを有する第１ＰＭＯＳトランジスターと、
前記第１ＰＭＯＳトランジスターのソースに連結されたドレーン、バルクに連結されたソース、及び第２制御信号（ＶＨ）を入力されるゲートを有する第２ＰＭＯＳトランジスターと、
消去動作の時選択された全てのワードラインが前記第１の負の電圧レベルに充電され、前記バルクが正の電圧で設定された後論理‘１’で活性化される第１制御信号（ｎＥＲＡｓ）を反転する第１インバータと、
前記第１インバータの出力を反転する第２インバータと、
前記第２インバータの出力と前記第２ＰＭＯＳトランジスターのソースに連結された第１抵抗とを含み、
前記第２放電回路は、
前記第２制御信号が提供されるソース及び前記第２制御信号に応じて論理‘０’で活性化される第３制御信号（Ｖｎｅｇ＿ｄｓ）が入力されるゲートを有し、バルクが前記ソースに連結されたＰＭＯＳトランジスタと、
前記ノードに連結されたソース及び前記第３制御信号が入力されるゲートを有し、バルクが前記ソースに連結されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレーン及び前記ＮＭＯＳトランジスタのドレーンとの間に連結された抵抗とを含み、
前記第２制御信号は、前記ノード（Ｎ１）の前記負の電圧レベルが所定値以上である時に前記電源電圧レベルで活性化され、前記ノード（Ｎ１）の前記負の電圧レベルが所定値より下に下がる時に前記接地電圧レベルで活性化される
ことを特徴とするフラッシュメモリ装置。
【請求項２】
前記第１放電回路は、
前記バルクが前記電源電圧に充電される速度を減らすために、
前記第１ＰＭＯＳトランジスターのバルク及び接地との間に連結されたキャパシタと、
前記第１ＰＭＯＳトランジスターのバルク及び前記第２ＰＭＯＳトランジスターのソースとの間に連結された第２抵抗とを更に含み、
前記ノード（Ｎ１）の前記負の電圧レベルの変化値は、前記第１の負の電圧レベルの半分である
ことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記フラッシュメモリ装置は、
通常電源電圧レベルであり、消去動作の時選択されたセクター内の全てのワードラインに負の電圧を印加するレベルシフト回路で負の電圧が前記第２制御信号と短絡されないように前記ノード（Ｎ１）の負の電圧（Ｖｎｅｇ）と同一に変化される第４制御信号（ｎＮＳ１ｃｈ）と、
消去動作が行われる間に論理‘０’で活性化され、消去動作が完了すれば論理‘１’に非活性化される第５制御信号（ｎＥＲＡ）とを含み、
前記第３放電回路は、
前記ノード（Ｎ１）に連結されたソース、前記第４制御信号を入力されるゲートを有し、バルクが前記ソースに連結された第１ＮＭＯＳトランジスターと、
前記第１ＮＭＯＳトランジスターのドレーンに連結されたソース、接地に連結されたドレーン及び前記第５制御信号を入力されるゲートを有し、バルクが前記ドレーンに連結された第２ＮＭＯＳトランジスターを含む
ことを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記第１の負の電圧は、‘−１０［Ｖ］’である
ことを特徴とする請求項３に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ装置に関するものであり、より詳しくは、消去動作が行われた後、負の高電圧を放電するための回路を有するフラッシュメモリ装置に関するものである。
【０００２】
【従来の技術】
図１は、ノア型フラッシュメモリセルの構造を示す断面図である。フラッシュメモリセルは、図１に図示されたように、Ｐ型半導体基板２の表面にチャンネル領域を間に置いて、Ｎ＋不純物で形成されたソース３及びドレーン４と、チャンネル領域上に１００オングストローム以下の薄い絶縁膜７を間に置いて形成されたフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）６とフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）６上に絶縁膜（例えば、ＯＮＯ膜）９を間に置いてコントロールゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）８が形成されている。そして、ソース３、ドレーン４、コントロールゲート８、そして半導体基板２には、各々プログラム、消去、そして読出動作時要求される電圧を印加するための電源端子Ｖｓ、Ｖｄ、Ｖｇ、そしてＶｂが接続されている。
【０００３】
通常のフラッシュメモリのプログラム動作によると、ドレーン領域４と隣接するチャンネル領域でフローティングゲート８へのホットエレクトロンインジェクション（ｈｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ）を発生させることによって、フラッシュメモリセルはプログラムされる。電子注入は、ソース領域３とＰ型半導体基板２を接地させ、コントロールゲート電極Ｖｇに高い高電圧（例えば、＋１０Ｖ）を印加し、ドレーン領域４にホットエレクトロンを発生させるため、適当な正の電圧（例えば、５Ｖ〜６Ｖ）を印加することによって形成される。このような電圧印加条件によってフラッシュメモリセルがプログラムされると、即ち負の電荷（ｎｅｇａｔｉｖｅ  ｃｈａｒｇｅ）がフローティングゲート６に十分に蓄積されると、フローティングゲート６に蓄積された（又は、捕獲された）（−）電荷は一連の読み出し動作が行われる間に、プログラムされたフラッシュメモリセルのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を高める役割を果たす。
【０００４】
一般的に、読み出し動作の電圧印加条件は、フラッシュメモリセルのドレーン領域４に正の電圧（例えば、１Ｖ）を印加し、フラッシュメモリセルのコントロールゲート８に所定電圧（例えば、電源電圧、又は約４．５Ｖ）を印加し、フラッシュメモリセルのソース領域３に０Ｖを印加することである。条件によって読み出し動作が行われると、ホットエレクトロンインジェクション方法によって、それのスレショルド電圧が高まり、即ちプログラムされたフラッシュメモリセルは、フラッシュメモリセルのドレーン領域４からそれのソース領域３に電流が注入されることが防止される。この時、プログラムされたフラッシュメモリセルは、“オフ（ｏｆｆ）”されたといい、フラッシュメモリセルのスレショルド電圧は、通常的に約６〜７Ｖの間の分布を有する。
【０００５】
続いて、フラッシュメモリセルの消去動作によると、半導体基板２、即ちバルク領域でコントロールゲート８へのＦ−Ｎトンネルリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ）を発生させることによってメモリセルは消去される。一般的に、Ｆ−Ｎトンネルリングは、負の高電圧（例えば、−１０Ｖ）をコントロルゲート８に印加し、バルク領域２とコントロールゲート８との間のＦ−Ｎトンネルリングを発生させるため適当な正の電圧（例えば、５Ｖ）を印加することによって形成される。
【０００６】
この時、それのドレーン領域４は、消去の効果を極大化させるため、高インピーダンス状態（ｈｉｇｈ  ｉｍｐｅｄａｎｃｅ  ｓｔａｔｅ）（例えば、フローティング状態）で維持される。このような消去条件による電圧を対応する電源端子Ｖｇ、Ｖｄ、Ｖｓ、そしてＶｂに印加すると、コントロルゲート８とバルク領域２との間に強い電界が形成される。このため、Ｆ−Ｎトンネルリングが発生され、その結果、プログラムされたセルのフローティングゲート６内の負の電荷は、それのバルク領域２に放出する。
【０００７】
一般的に、Ｆ−Ｎトンネルリングは、６〜７ＭＶ／ｃｍの電界（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）が絶縁膜７の間に形成された時発生される。これはフローティングゲート６とバルク領域２の間に１００オングストローム以下の薄い絶縁膜７が形成されているため可能である。Ｆ−Ｎトンネルリングによる消去方法によって、負の電荷がフローティングゲート６からバルク領域２に放電（又は、放出）されることは、一連の読み出し動作が行われる間、消去されたフラッシュメモリセルのスレショルド電圧を低める役割を果たす。
【０００８】
一般的なフラッシュメモリセルアレー構成において、各々のバルク領域は、メモリ装置の高集積化のため、複数のセルと共に連結され、このため、消去方法によって消去動作が行われる場合、複数のメモリセルが同時に消去される。消去単位は、各々のバルク領域２が分離された領域によって決定される［例えば、６４Ｋ  ｂｙｔｅ：以下、セクタ（ｓｅｃｔｏｒ）と称する］。一連の読み出し動作が行われる間、消去動作によってスレショルド電圧が下がったフラッシュメモリセルは、コントロルゲート８に一定電圧を印加すると、ドレーン領域４からソース領域３に電流通路（ｃｕｒｒｅｎｔ  ｐａｔｈ）が形成される。このようなフラッシュメモリセルは、“オン（ｏｎ）”されたというし、それのスレショルド電圧は、約１〜３Ｖの間の分布を有する。表１は、フラッシュメモリセルに対するプログラム、消去、そして読み出し動作時、各電源端子Ｖｇ、Ｖｄ、ＶｓそしてＶｂに印加される電圧レベルを示す。
【０００９】
【表１】
0004130717.tif 000002
【００１０】
しかし、メモリセルのスレショルド電圧を低めるＦ−Ｎトンネルリングによる複数のメモリセルのスレショルド電圧に均一性（ｕｎｉｆｏｒｍｉｔｙ）のため、特定メモリセルのスレショルド電圧は、０Ｖの接地電圧以下になる。０Ｖ以下のスレショルド電圧を有するメモリセルを一般的に過消去されたセル（ｏｖｅｒｅｒａｓｅｄ  ｃｅｌｌ）と称し、セルに対しては一連の治療動作（以下、消去修正（ｒｅｐａｉｒ）と称する）による０Ｖ以上のスレショルド電圧を有さなければならない。
【００１１】
一般的な消去修正動作は、既に消去されたメモリセルのソース領域とＰ型基板を接地させ、制御ゲート電極にはプログラム動作時印加される電圧（例えば、＋１０Ｖ）の割に低い適当な正の電圧（即ち、３Ｖ）を印加し、ドレーン領域には適当な正の電圧（即ち、５〜６Ｖ）を印加することによって行われる。消去修正方法によってプログラム方法よりは小さい量の負の電荷が浮遊ゲート電極に蓄積されて、ゲート電極の（−）電位は、メモリセルのスレショルド電圧を０Ｖの接地電圧以上で高める役割を果たす。
【００１２】
消去動作が行われる間に、表１で分かるように、セクタ内の全てのセルのゲートであるワードラインは、負の電圧にチャージされなければならない。しかし、消去動作が完了した後、消去が進行されたセクタのメモリセルに対する消去動作が必要とするスレショルド電圧で設定されたかの可否を検証する検証動作や、又は他のモードのプログラム動作や、読み出し動作を行わなければならない。そのような場合、ワードラインは負の電圧状態で、まず０Ｖ（ＧＮＤ）に放電されなければならない。従って、セクタ内の全てのワードラインに供給された負の電圧Ｖｎｅｇを０Ｖに放電しなければならない。
【００１３】
しかし、そのような場合、急速に負の電圧Ｖｎｅｇ（例えば、−１０Ｖ）から０Ｖに放電する動作が行われると、ある特定トランジスターのゲート端子とソース端子との間に、又はゲート端子とドレーン端子との間の高い電圧差で発生する高電界のため、ゲート酸化膜の破壊を誘発するだけではなく、バルクと接合との間のブレークダウン等、トランジスターの劣化現象が誘発される。
【００１４】
【発明が解決しようとする課題】
従って、本発明の目的は、消去動作が完了した後、ワードラインに供給された負の電圧を放電する場合、誘発することができるゲート酸化膜の破壊、又はトランジスターの劣化現象が防止できる放電回路を備えたフラッシュメモリ装置を提供することである。
【００１５】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１特徴によると、フラッシュメモリ装置において、負の高電圧を有するノードと、ノードに接続され、第１及び第２制御信号に応じて、ノードに充電された負の高電圧を放電させるための第１放電回路と、ノードに接続され、第２制御信号及び第３制御信号に応じて、第１放電回路と共にノードに充電された負の高電圧を放電させるための第２放電回路と、ノードに接続され、第４及び第５制御信号に応じて、第１及び第２放電回路と共にノードに充電された負の高電圧を放電させるための第３放電回路とを含む。
【００１６】
この望ましい態様において、第１制御信号は、消去動作が実質的に行われる間に活性化される信号であり、第２制御信号は、ノードの電位を検出した信号として、ノードの電位が第１レベルより高い場合に活性化され、第１レベル電圧より低い場合に非活性化される信号であり、第１放電回路は、第１及び第２制御信号が非活性化される場合に動作する。
【００１７】
この望ましい態様において、第１放電回路は、ソース、ドレーン、そしてゲートを有し、ノードにゲート及びドレーンが連結された第１ＰＭＯＳトランジスターと、ソース、ドレーン、そしてゲートを有し、第２制御信号がゲートに印加される第２ＰＭＯＳトランジスターと、第１ＰＭＯＳトランジスターのソースに第２ＰＭＯＳトランジスターのドレーンが連結され、第２ＰＭＯＳトランジスターのバルクがそのソースに連結され、第２ＰＭＯＳトランジスターのソースに１端子が連結された第１抵抗と、第１制御信号を反転させるための第１インバータと、第１インバータの出力に入力が連結され、第１抵抗の他の端子に出力された第２インバータと、第２抵抗と第１ＰＭＯＳトランジスターのバルクの間に並列に連結されたキャパシタとを含み、第１ＰＭＯＳトランジスターのバルクは、第２抵抗を通して第１抵抗の１端子に連結される。
【００１８】
この望ましい態様において、第１レベル電圧は、約−５Ｖであり、負の高電圧は、約−１０Ｖである。
【００１９】
この望ましい態様において、第３制御信号は、消去動作が始まる時、高レベルに遷移された後、負の高電圧がそれの半分である場合、低レベルに遷移される信号である。
【００２０】
この望ましい態様において、第２放電回路は、ソース、ドレーン、そしてゲートを有し、ソースが第２制御信号を提供され、ゲートが第３制御信号に制御され、バルクがソースに連結されたＰＭＯＳトランジスターと、抵抗を通してＰＭＯＳトランジスターのドレーンに連結されるドレーン、第３制御信号にゲーティングされるゲート、ノードに連結されたソースを有し、ノードにバルクが連結されたＮＭＯＳトランジスターとを含む。
【００２１】
この望ましい態様において、第４制御信号は、ノードの電圧が０Ｖになる時、電源電圧で維持され、ノードの電圧が負の電圧になると、ノードのレベルに沿って動く信号であり、第５制御信号は、消去動作が進行される間に活性化される信号である。
【００２２】
この望ましい態様において、第３放電回路は、第４及び第５制御信号に各々制御され、ノードと接地との間に電流通路が形成される第１及び第２ＮＭＯＳトランジスターを含み、第２ＮＭＯＳトランジスターのバルクは接地され、第１ＮＭＯＳトランジスターのバルクはノードに連結される。
【００２３】
本発明の他の特徴によると、フラッシュメモリ装置において、負の高電圧を有するノードと、ノードに接続され、第１及び第２制御信号に応じて、ノードに充電された負の高電圧を放電させるための第１放電回路と、ノードに接続され、第３及び第４制御信号に応じて、第１放電回路と共にノードに充電された負の高電圧を放電させるための第２放電回路とを含み、第１乃至第２放電回路は、負の電圧が放電されることによって実質的な消去動作が完了された後、順次的に活性化される。
【００２４】
これらの装置によって、消去動作時、セクタ内の全てのセルのゲートであるワードラインを負の電圧で使用するフラッシュメモリ装置で、消去動作完了後、ワードラインを負の電圧状態から０Ｖに放電する時、発生される特定トランジスターのゲート酸化膜及び接合破壊等が防止できる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態による参照図面、図２及び図３に基づいて詳細に説明する。
【００２６】
電気的に消去及びプログラムできるロム（ＲＯＭ）及びフラッシュメモリ装置において、消去動作時、セクタ内の全てのセルのゲートに連結されたワードラインは、負の電圧（例えば、−１０Ｖ）にならなければならない。又は、セクタ内の全てのセルバルクは、電源電圧Ｖｃｃの割に高いレベルを有する電圧（例えば、＋５Ｖ）にならなければならない。しかし、消去動作が完了された後には、消去が進行されたセクタのセルの消去が正常的に進行されたかを検証する検証動作とか、又は他のモードであるプログラム動作とか、読み出し動作をしなければならないが、この場合、ワードラインは、負の電圧状態で、まず０Ｖに放電されなければならない。
【００２７】
従って、セクタ内の全てのワードラインに負の電圧Ｖｎｅｇが０Ｖに放電されなければならない。しかし、前述した負の電圧Ｖｎｅｇ（例えば、−１０Ｖ）を０Ｖに急速に放電させると、ある特定トランジスターのゲート端子とソース端子との間に、又はゲート端子とドレーン端子との間の高い電圧差で発する高電界のため、ゲート酸化膜の破壊、又はバルクと接合との間の破壊等で、トランジスターの劣化現象が誘発されることがある。
【００２８】
その故、本発明は、負の電圧Ｖｎｅｇを０Ｖに放電する時、３段階に亙って放電するための放電回路を提供することによって、前述の問題点を解決しようとする。本発明による放電回路が図２に図示されており、図３は、本発明による動作タイミング図である。
【００２９】
図２を参照すると、第１放電回路１０は、２つのＰＭＯＳトランジスターＭＰ１及びＭＰ２、２つの抵抗Ｒ１及びＲ２、１つのキャパシタＣ１、そして２つのインバータＩＮＶ０及びＩＮＶ１とを含む。ノードＮ１は、消去動作時、負の電圧Ｖｎｅｇ（例えば、−１０Ｖ）でチャージされる所として、図面には図示しなかったが、そこにワードラインが連結されることは、この分野の通常的な知識を持っている者には自明である。
【００３０】
ＰＭＯＳトランジスターＭＰ２は、ソース、ドレーン、そしてゲートを有し、信号ＶＨがゲートに印加される。そして、ＰＭＯＳトランジスターＭＰ１は、ソース、ドレーン、そしてゲートを有し、ノードにゲート及びドレーンが連結されている。ＰＭＯＳトランジスターＭＰ２のドレーンは、ＰＭＯＳトランジスターＭＰ１のソースに連結されているし、ＰＭＯＳトランジスターＭＰ２のバルクは、ソースに連結されている。
【００３１】
抵抗Ｒ１の一つの端子は、ＰＭＯＳトランジスターＭＰ２のソースに連結されているし、抵抗Ｒ１の他の端子は、インバータＩＮＶ０及びＩＮＶ１を通して信号ｎＥＲＡｓを提供される。ＰＭＯＳトランジスターＭＰ１のバルクは、抵抗Ｒ２を通して抵抗Ｒ１の１端子に連結され、キャパシタＣ１は、抵抗Ｒ２とＰＭＯＳトランジスターＭＰ１のバルクとの間に、並列に連結されている。
【００３２】
第２放電回路２０は、１つのＰＭＯＳトランジスターＭＰ０、１つの抵抗Ｒ３、そして１つのＮＭＯＳトランジスターＭＮ０とを含む。トランジスターＭＰ０及びＭＮ０のゲートは、信号Ｖｎｅｇ＿ｄｓに制御され、トランジスターＭＰ０及びＭＮ０の電流通路は、信号ＶＨとノードＮ１との間に形成されている。そして、トランジスターＭＰ０及びＭＮ０の電流通路の間に抵抗Ｒ３が連結されている。トランジスターＭＰ０のバルクは、信号ＶＨによって駆動され、トランジスターＭＮ０のバルクは、ノードＮ１に連結されている。
【００３３】
そして、第３放電回路３０は、２つのＮＭＯＳトランジスターＭＮ１及びＭＮ２とを含む。トランジスターＭＮ１及びＭＮ２の電流通路は、ノードＮ１と接地電位との間に直列に順次的に連結され、ＮＭＯＳトランジスターＭＮ１及びＭＮ２のゲートは、信号ｎＮＳｌｃｈ及びｎＥＲＡに各々制御される。そして、ＮＭＯＳトランジスターＭＮ１のバルクは、ノードＮ１に連結され、ＮＭＯＳトランジスターＭＮ２のバルクは、接地電位で駆動される。
【００３４】
信号ｎＥＲＡは、消去動作が進行されている間は、論理‘０’で活性化され、消去動作が完了すると、論理‘１’で非活性化される。そして、信号ｎＥＲＡｓは、消去しようと選択されたセクタ内の全てのワードラインが負の電圧Ｖｎｅｇでチャージされ、バルクが正の電圧で設定される間、即ち、実際に消去動作が行われる間に、論理‘０’で活性化され、その外の区間では論理‘１’で非活性化される。続いて、信号ＶＨは、図面には図示しなかったが、電圧Ｖｎｅｇの値が半分（例えば、−５Ｖ）になることを検出して、負の電圧Ｖｎｅｇが０Ｖの場合、電源電圧Ｖｃｃのレベルになり、負の電圧Ｖｎｅｇが−１０Ｖの場合、信号ＶＨのレベルは、−５Ｖになるようにする。
【００３５】
そして、信号ＶＨが消去動作以外の正常な動作の間、電源電圧で維持されるため、信号ＶＨの電圧は消去動作時、選択されたセクタ内の全てのワードラインに負の電圧を印加する回路で電源として使用される。電圧Ｖｎｅｇが約−５Ｖ以下に下がる時に信号ＶＨは電源電圧Ｖｃｃから接地電圧０Ｖに下がり、その結果、高い電圧差によって発生する高電界のため回路（即ち、ワードラインに負の電圧を印加する回路）のある特定トランジスターのゲート酸化膜破壊及び劣化現象を防止することができる。まとめると、信号ＶＨは負の電圧Ｖｎｅｇが−５Ｖ以下の時、接地電圧レベル０Ｖとなり、負の電圧Ｖｎｅｇが−５Ｖ以上である時、電源電圧レベルとなる。
【００３６】
信号Ｖｎｅｇ＿ｄｓは、消去動作が終わった後、負の電圧Ｖｎｅｇを放電する時、使用する信号として消去動作が始まる時、論理‘１’になるが、負の電圧Ｖｎｅｇが必要とする値（例えば、−１０Ｖ）の半分（例えば、−５Ｖ）程度に下がると、再び論理‘０’で活性化される信号である。信号ｎＮＳｌｃｈは、図面には図示しなかったが、消去動作時、選択されたセクタ内の全てのワードラインに負の電圧を印加するレベルシフト回路で負の電圧が電圧ＶＨと短絡（ｓｈｏｒｔ）しないように防ぐ信号として、通常はＶｃｃの状態で存在するが、電圧Ｖｎｅｇが負の領域を有する電圧まで下がると、電圧Ｖｎｅｇと同一に変化する。最後に、電圧Ｖｎｅｇは、通常は０Ｖの状態で、消去動作が発生すると、負の電圧になる。
【００３７】
以下、図２及び図３を参照して、本発明の動作が説明される。
【００３８】
まず、消去動作が始まると、信号ｎＥＲＡ及びｎＥＲＡｓが論理‘０’で活性化され、電圧Ｖｎｅｇが負のチャージポンプ回路（図面に図示せず）によって、負の電圧まで下がるようになる。この時、図２の第１放電経路を調べると、電圧Ｖｎｅｇが−５Ｖになる前までは、トランジスターＭＰ１は、ターン−オンされ、トランジスターＭＰ２は、そのゲートに印加される信号ＶＨが論理‘１’であるため、ターン−オフされている。従って電圧Ｖｎｅｇが−５Ｖ以下になって信号ＶＨが論理‘０’がなってもトランジスターＭＰ２は、依然としてターン−オフされている。
【００３９】
第２放電経路を調べると、電圧Ｖｎｅｇが−５Ｖになる前までは、信号Ｖｎｅｇ＿ｄｓ及びＶＨのレベルがＶｃｃであるため、トランジスターＭＰ０は、ターン−オフされ、トランジスターＭＮ０は、ターン−オンされている。この後、電圧Ｖｎｅｇが−５Ｖ以下になっても依然としてトランジスターＭＰ０はターン−オフで、トランジスターＭＮ０はターン−オンした状態で維持される。続いて、第３放電経路を調べると、電圧Ｖｎｅｇが負の領域まで下がると、トランジスターＭＮ１及びＭＮ２は、ターン−オフされる。
【００４０】
以後、消去動作が行われた後、負の電圧を０Ｖに放電させる時、本発明による放電動作を説明すると、次のようである。
【００４１】
まず、信号ｎＥＲＡｓが論理‘０’から論理‘１’に非活性化され、実際的な消去動作（ＷＬ＝−１０Ｖ、ＢＵＬＫ＝＋５Ｖ）が終わると、第１放電経路を通して電圧Ｖｎｅｇを０Ｖ方向に放電する動作を行う。即ち、信号ｎＥＲＡｓが論理‘１’になると、抵抗Ｒ１を通してトランジスターＭＰ２のソース及びバルク端子がＶｃｃになり、信号ＶＨが論理‘０’であるため、トランジスターＭＰ２がターン−オンする。
【００４２】
これによって、トランジスターＭＰ２と連結されたトランジスターＭＰ１のソース端子はＶｃｃになり、この時、トランジスターＭＰ１がソース端子の電圧が上がることによって、トランジスターＭＰ１はターン−オンする。このため、ノードＮ１の負の電圧Ｖｎｅｇは放電される。そして、トランジスターＭＰ１及びＭＰ２のバルクの間に配列された抵抗Ｒ１の割に大きい値を有する抵抗Ｒ２とキャパシタＣ１が存在するが、この目的は、トランジスターＭＰ１のバルクがＶｃｃでチャージされる速度を遅延させてトランジスターＭＰ１のドレーン−バルクの電圧差を減らして接合ブレークダウンを防止することである。
【００４３】
以後、電圧Ｖｎｅｇが−５Ｖ程度まで放電されると、信号ＶＨがＧＮＤからＶｃｃに変わり、トランジスターＭＰ０がターン−オンして、図３に図示されたように急速に第２放電経路にノードＮ１の負の電圧Ｖｎｅｇが放電され、トランジスターＭＮ０のスレショルド電圧によってトランジスターＭＮ０がターン−オフする時まで、続いて放電動作が行われる。最後に、電圧Ｖｎｅｇが約−１Ｖ程度が残っている状態で、信号ｎＥＲＡが論理‘０’から論理‘１’に活性化されると、図面には図示しなかったが、信号ｎＮＳｌｃｈが負の電圧Ｖｃｃに変わる。これによって、第３放電経路を通して負の電圧がＧＮＤレベルに放電される。
【００４４】
本発明による回路の構成及び動作を上の説明及び図面によって示したが、これは、例を挙げて説明したことに過ぎず、本発明の技術思想及び範囲を外れない範囲内で、多様な変化及び変更が可能である。
【００４５】
【発明の効果】
実質的な消去動作が完了された後、３段階に亙って負の電圧を接地電位に放電することによって、特定トランジスターのゲート酸化膜及び接合の破壊が防止できる。
【図面の簡単な説明】
【図１】  電気的に消去及びプログラムできるフラッシュメモリセルの構造を示す断面図である。
【図２】  本発明の望ましい実施形態による放電回路を示す回路図である。
【図３】  本発明による動作タイミング図である。
【符号の説明】
１０、２０、３０：放電回路
【図１】
0004130717.tif 000003
【図２】
0004130717.tif 000004
【図３】
0004130717.tif 000005