(57)【特許請求の範囲】
【請求項１】
複数のサブワード線と、
前記複数のサブワード線に交差する複数のデータ線と、
前記複数のサブワード線と前記複数のデータ線の所望の交点に配された複数のメモリセルと、
前記複数のサブワード線の各々に対応して設けられた複数のサブワードドライバと、
複数のメインワード線と、
複数の第１共通ワード線と複数の第２共通ワード線とを具備し、
前記複数のサブワードドライバの各々は、
ドレインまたはソースの何れか一方が前記第１共通ワード線に接続され、他方が前記サブワード線に接続され、さらにゲート電極が前記メインワード線に接続された第１導電型の第１MOSトランジスタと、
ドレインまたはソースの何れか一方が前記第２共通ワード線に接続され、他方が前記サブワード線に接続され、さらにゲート電極が前記メインワード線に接続された第２導電型の第２MOSトランジスタとを有し、
前記第１共通ワード線に第１電圧が供給されるとき、前記第２共通ワード線には第３電圧が供給され、
前記第２共通ワード線に第２電圧が供給されるとき、前記第１共通ワード線には第４電圧が供給され、
前記第２電圧は、前記第１電圧、前記第３電圧および前記第４電圧よりも高く、
前記サブワードドライバは前記サブワード線に前記第２電圧を出力し、
前記第３電圧は前記第１電圧より高い電圧であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第４電圧は前記第３電圧よりも大きいことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、
前記第２導電型はP型であって、前記第２MOSトランジスタはPMOSトランジスタであって、
前記第２MOSトランジスタのゲート電極のゲート絶縁膜に接する領域を形成する材料は、ドナーがドープされたシリコンであり、
前記第２MOSトランジスタのゲート電極を駆動する回路に含まれる第２導電型のMOSトランジスタのゲート電極のゲート絶縁膜に接する領域を形成する材料は、アクセプタがドープされたシリコンであり、
前記第２MOSトランジスタおよび前記第２MOSトランジスタのゲート電極を駆動する回路に含まれる前記第２導電型のMOSトランジスタはドナーがドープされたシリコン基板内に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１または請求項２に記載の半導体装置において、
前記第１導電型はN型であって、前記第１MOSトランジスタはNMOSトランジスタであって、
前記第１MOSトランジスタのゲート電極のゲート絶縁膜に接する領域を形成する材料は、アクセプタがドープされたシリコンであり、
前記第２MOSトランジスタのゲート電極を駆動する回路に含まれる第２導電型のMOSトランジスタのゲート電極のゲート絶縁膜に接す領域を形成する材料は、ドナーがドープされたシリコンであり、
前記第１MOSトランジスタおよび前記第１MOSトランジスタのゲート電極を駆動する回路に含まれる前記第１導電型のMOSトランジスタはアクセプタがドープされたシリコン基板内に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１から請求項４の何れかに記載の半導体装置において、
前記複数のメモリセルの各々は、前記サブワードドライバにより前記サブワード線を前記第２電圧に駆動することにより、前記サブワード線に接続された前記メモリセルから対応する前記データ線に記憶信号が読み出されることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記複数のサブワードドライバの各々は、前記第１導電型の第３MOSトランジスタを更に含み、前記第３MOSトランジスタのドレインまたはソースの何れか一方に前記第１電圧が供給され、他方は前記サブワード線に接続され、
前記第２MOSトランジスタのゲート電極と前記第３MOSトランジスタのゲート電極は接続されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第３MOSトランジスタのゲート電極は前記メインワード線に接続されていることを特徴とする半導体装置。
【請求項８】
請求項５から請求項７の何れかに記載の半導体装置において、
前記複数のサブワードドライバの各々は、さらに第２導電型の第４MOSトランジスタと、第１導電型の第５MOSトランジスタとを含み、
前記第２MOSトランジスタのソース・ドレイン経路と、前記第４MOSトランジスタのソース・ドレイン経路とにより、前記第２共通ワード線と前記サブワード線との間の電流経路を形成し、
前記第３MOSトランジスタのソース・ドレイン経路と、前記第５MOSトランジスタのソース・ドレイン経路とにより、前記第１電圧が供給されたノードと前記サブワード線との間の電流経路を形成することを特徴とする半導体装置。
【請求項９】
複数のサブワード線と、
前記複数のサブワード線に交差する複数のデータ線と、
前記複数のサブワード線と前記複数のデータ線の所望の交点に配された複数のメモリセルと、
前記複数のサブワード線の各々に対応して設けられた複数のサブワードドライバと、
複数のメインワード線と、
複数の第１共通ワード線と複数の第２共通ワード線とを具備し、
前記複数のサブワードドライバの各々は、
ドレインまたはソースの何れか一方に第１電圧が供給され、他方が前記サブワード線に接続され、さらにゲート電極が前記第１共通ワード線に接続された第１導電型の第１MOSトランジスタと、
ドレインまたはソースの何れか一方が前記第２共通ワード線に接続され、他方が前記サブワード線に接続され、さらにゲート電極が前記メインワード線に接続された第２導電型の第２MOSトランジスタとを有し、
前記第１共通ワード線に第４電圧が供給されるとき、前記第２共通ワード線には第３電圧が供給され、
前記第２共通ワード線に第２電圧が供給されるとき、前記第１共通ワード線には前記第１電圧が供給され、
前記第２電圧は、前記第１電圧、前記第３電圧および前記第４電圧よりも高く、
前記サブワードドライバは前記サブワード線に前記第２電圧を出力し、
前記第３電圧は前記第１電圧より高い電圧であることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記第４電圧は前記第３電圧よりも大きいことを特徴とする半導体装置。
【請求項１１】
請求項９または請求項１０に記載の半導体装置において、
前記第２導電型はP型であって、前記第２MOSトランジスタはPMOSトランジスタであって、
前記第２MOSトランジスタのゲート電極のゲート絶縁膜に接する領域を形成する材料は、ドナーがドープされたシリコンであり、
前記第２MOSトランジスタのゲート電極を駆動する回路に含まれる第２導電型のMOSトランジスタのゲート電極のゲート絶縁膜に接する領域を形成する材料は、アクセプタがドープされたシリコンであり、
前記第２MOSトランジスタおよび前記第２MOSトランジスタのゲート電極を駆動する回路に含まれる前記第２導電型のMOSトランジスタはドナーがドープされたシリコン基板内に形成されていることを特徴とする半導体装置。
【請求項１２】
請求項９または請求項１０に記載の半導体装置において、
前記第１導電型はN型であって、前記第１MOSトランジスタはNMOSトランジスタであって、
前記第１MOSトランジスタのゲート電極のゲート絶縁膜に接する領域を形成する材料は、アクセプタがドープされたシリコンであり、
前記第２MOSトランジスタのゲート電極を駆動する回路に含まれる第２導電型のMOSトランジスタのゲート電極のゲート絶縁膜に接す領域を形成する材料は、ドナーがドープされたシリコンであり、
前記第１MOSトランジスタおよび前記第１MOSトランジスタのゲート電極を駆動する回路に含まれる前記第１導電型のMOSトランジスタはアクセプタがドープされたシリコン基板内に形成されていることを特徴とする半導体装置。
【請求項１３】
請求項９から請求項１２の何れかに記載の半導体装置において、
前記複数のメモリセルの各々は、前記サブワードドライバにより前記サブワード線を前記第２電圧に駆動することにより、前記サブワード線に接続された前記メモリセルから対応する前記データ線に記憶信号が読み出されることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記複数のサブワードドライバの各々は、前記第１導電型の第３MOSトランジスタを更に含み、前記第３MOSトランジスタのドレインまたはソースの何れか一方に前記第１電圧が供給され、他方は前記サブワード線に接続され、
前記第２MOSトランジスタのゲート電極と前記第３MOSトランジスタのゲート電極は接続されていることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第３MOSトランジスタのゲート電極は前記メインワード線に接続されていることを特徴とする半導体装置。
【請求項１６】
請求項１３から請求項１５の何れかに記載の半導体装置において、
前記複数のサブワードドライバの各々は、さらに第２導電型の第４MOSトランジスタと、第１導電型の第５MOSトランジスタとを含み、
前記第２MOSトランジスタのソース・ドレイン経路と、前記第４MOSトランジスタのソース・ドレイン経路とにより、前記第２共通ワード線と前記サブワード線との間の電流経路を形成し、
前記第３MOSトランジスタのソース・ドレイン経路と、前記第５MOSトランジスタのソース・ドレイン経路とにより、前記第１電圧が供給されたノードと前記サブワード線との間の電流経路を形成することを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記複数のサブワードドライバの各々は、さらに第１導電型の第６MOSトランジスタとを含み、
前記第１MOSトランジスタのソース・ドレイン経路と、前記第６MOSとトランジスタのソース・ドレイン経路とにより、前記第１電圧が供給されたノードと前記サブワード線との間の電流経路を形成することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に高信頼性を確保しつつ高速・低電力・高集積な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（DRAM）は、1個のトランジスタと1個のキャパシタからなる1トランジスタセルをメモリセルとして用いて、広く実用化されている。DRAMの大容量化に伴い、ワード線の遅延時間が問題となっている。この問題を解決する手段として、ワード線の負荷容量を低減するためにワード線を分割し、その各々に配置されたドライバでそれぞれ独立に駆動する階層型ワード線構成と、この分割されたワード線WL毎に配置されたドライバが提案されている。この構成に用いられるサブワードドライバが、1996  アイ・イー・イー・イー、ジャーナル・オブ・ソリッド−ステート・サーキッツ  第31巻、9（1996年9月）第1302頁から第1307頁（1996年9月）（IEEE Journal of Solid-State Circuits, vol. 31, no. 9, pp. 1302-1307, Sept. 1996）で述べられている。
【０００３】
その回路構成を、図2に示す。PMOSトランジスタMp1とNMOSトランジスタMn1のゲートにメインワード線MWLbを接続し、NMOSトランジスタMn2のゲートにメインワード線MWLtを接続する。トランジスタMp1, Mn2のソースに共通ワード線RXを接続する。トランジスタMn1のソースは接地する。トランジスタMp1, Mn1, Mn2のドレインをメインワード線を多分割化したサブワード線SWLに接続する。
【０００４】
図3に従い図２記載の回路の動作を説明する。VH（ハイレベル）となっているメインワード線MWLbがVL（ロウレベル）に駆動され、VLとなっている共通ワード線RXがVHに駆動されることにより、図2に示すサブワードドライバにおけるトランジスタMp1が導通し、VLとなっているサブワード線SWLをVHに駆動して選択状態となる。
【０００５】
【発明が解決しようとする課題】
ところで、近年の半導体装置は、MOSトランジスタが高集積化・微細化されるにつれてその耐圧が低下するためと低消費電力化のために、動作電圧が低くなってきている。そこで、低電圧動作でもMOSトランジスタの駆動能力が低下しないようにするために、ゲート酸化膜をより薄くすることが望まれている。このような状況において、MOSトランジスタの耐圧の問題が非常に重要になっている。現在、ゲート酸化膜の許容最大電界はEox max=4.5[MV/cm]が目安とされている。例えばゲート酸化膜厚toxが5nmの時、ゲート酸化膜に印加することのできる最大電圧Vox maxは、
Vox max=Eox max×tox=4.5[MV/cm]×5[nm]=2.25[V]
である。図２に示すサブワード線の電圧振幅を3Vとすると、図3からわかるように、メモリ動作においてVox max(=2.25V)を越える電圧が生じる。これはサブワード線の電圧振幅が3Vと大きいためである。このサブワード線の電圧振幅は、メモリセルの蓄積電極に電荷を蓄積するためにデータ線電圧振幅を十分大きく取らなければならないことと、書き込み時にメモリセルのMOSトランジスタを十分導通させ、なおかつ保持状態で十分オフにさせるためにサブワード線電圧振幅をデータ線電圧振幅よりもある程度大きく取らなければならないことにより、スケーリングが困難である。そのため、高集積・低電圧化に伴いサブワードドライバにおけるMOSトランジスタの耐圧問題が避けられない。
【０００６】
以上で述べたように、従来例では、サブワードドライバを構成するMOSトランジスタのゲート酸化膜に高電圧が印加されるため、酸化膜を薄膜化できない。これに伴い、DRAMの低電圧動作による信頼度の高い高速動作、高集積化が困難となる。本発明は、以上のような問題を解決するためになされた。
【０００７】
すなわち本発明の目的は、MOSトランジスタの耐圧に関する問題を解決し、高信頼性を確保しつつ高速・低電力・高集積なDRAMを実現することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するための代表的な本発明の構成は、複数のサブワード線と、前記複数のサブワード線と交差するごとく配置された複数のデータ線と、前記複数のサブワード線と略平行に配置されたメインワード線と、前記複数のサブワード線と交差するごとく配置された複数の共通ワード線と、前記複数のサブワード線と前記複数のデータ線の所望の交点に配され該ワード線により選択されることにより該データ線と信号の授受を行う多数のメモリセルと、前記複数のメインワード線と前記複数の共通ワード線の所望の交点に配置され該メインワード線と該共通ワード線により選択され前記複数のワード線の各々を駆動する複数のサブワードドライバと、前記複数のデータ線に対応して設けられメモリセルからの信号を増幅するセンスアンプとを具備する階層型ワード線構成を用いた半導体装置において、前記複数のサブワードドライバの各々を構成するMOSトランジスタのゲート酸化膜に加わる電圧が十分小さくなるように構成する。具体的には、以下の手法を用いる。
【０００９】
第一に、前記メインワード線を前記サブワードドライバ中のMOSトランジスタのゲート電極に接続し、前記共通ワード線を前記サブワードドライバ中のMOSトランジスタのソース電極に接続し、前記共通ワード線をペア線とし、PMOSトランジスタのソース電極とNMOSトランジスタのソース電極の電圧を分け、該MOSトランジスタのゲート−ソース間の電圧を小さくする。
【００１０】
第二に、前記サブワードドライバ中の所望のMOSトランジスタのゲート電極材料を、周辺回路中のMOSトランジスタで通常用いているゲート電極材料と異なるものとし、ゲート電極材料による仕事関数差により、ゲート酸化膜に加わる電界を小さくする。
【００１１】
第三に、前記サブワードドライバ内で、メインワード線あるいは共通ワード線によりゲート電極を制御されるMOSトランジスタのドレイン電極と該サブワード線との間に、ゲート電極に固定電圧を印加したMOSトランジスタを挿入し、該MOSトランジスタのドレイン−ゲート間の電圧を小さくする。
【００１２】
以上の三つの手法を組み合わせて用いることにより、前記サブワードドライバを構成するMOSトランジスタのゲート酸化膜に加わる電圧を十分小さくできる。
【００１３】
【発明の実施の形態】
以下、メモリセルにNMOSトランジスタを用いる場合を例にとり、実施例に従い本発明を説明する。なお、以下では図4に示す電圧設定を想定している。この電圧設定は、1ギガビット以上の記憶容量を持つDRAMで予想される数値例である。すなわち、電源電圧VCCを2.5V、サブワード線の高レベルVWHを3V、サブワード線の低レベルVWLを0V、データ線の高レベルVDHを2.25V、データ線の低レベルVDLを0.75V、周辺回路の高レベルVAHを2V、周辺回路の低レベルVALと接地電位VSSを0Vとしている。また、MOSトランジスタの酸化膜で許される最大電界強度は、ゲート絶縁膜の信頼性からEox max=4.5[MV/cm]とする。また、十分なドレイン電流を得るためのMOSトランジスタの酸化膜厚toxは、5nmと予想される。これらから、ゲート絶縁膜に印加できる最大電圧は、2.25Vと予想される。さらに、PMOSトランジスタとNMOSトランジスタの閾電圧の絶対値│Vth│は、例として約0.25Vとする。
【００１４】
また、特に記載のない場合に通常の周辺回路内では、PMOSトランジスタのゲート電極材料にはアクセプタを十分な濃度にドープしたピー  プラス  シリコン（以下ではp+Siと表記）、NMOSトランジスタにはドナーを十分な濃度にドープしたエヌ  プラス  シリコン（以下ではn+Siと表記）を用いる。これは、閾電圧調整用のイオン打ち込み量を大きくすることなく、MOSトランジスタの閾電圧を小さくするためである。なお、ここでのゲート電極材料とは、ゲート電極中のゲート酸化膜と接する部分の材料であり、例えばp+Siゲートと記述してもゲート全体がp+Siである必要はなく、タングステンなどの高融点金属とp+Siの2層構造にしても良い。
【００１５】
＜実施例1＞
図5に、本発明によるDRAMの階層型ワード線構成の代表的な構成例を示す。サブワード線SWL(SWL111, SWL112, ・・・)をそれぞれ独立に制御するサブワードドライバSWD(SWD111, SWD112, ・・・)は、メインワード線MWLt(MWL1t, MWL2t, ・・・), MWLb(MWL1b, MWL2b, ・・・)と共通ワード線RXp(RXp11, RXp12, ・・・), RXn(RXn11, RXn12, ・・・)の交点にそれぞれ配置される。これらのサブワードドライバSWDは、複数個単位でサブワードドライバアレーSWDA(SWDA11, SWDA12, ・・・)を構成する。
【００１６】
サブワード線SWLはメモリセルアレーMCA(MCA11, MCA12, ・・・)に接続される。これらのメモリセルアレーMCAの隣には、複数個のセンスアンプSA(SA11, SA12, ・・・)で構成されるセンスアンプアレイSAA(SAA11, SAA12, ・・・)が配置される。メインワード線MWLt, MWLbは、メインワードドライバMWD(MWD1, MWD2, ・・・)により駆動され、サブワードドライバアレーSWDAとメモリセルアレーMCAの上を横切る。ここで、メインワード線は非反転(true）と反転(bar）の相補信号線対で構成され参照記号の添字t及びbにより区別される。一対の共通ワード線RXpとRXnは、共通ワード線ドライバRXD(RXD11, RXD12, ・・・)で駆動され、サブワードドライバアレーSWDAとメモリセルアレーMCA(MCA11, MCA12, ・・・)の間に配置される。メインワードドライバMWDと共通ワード線ドライバRXDは、サブワードドライバアレーSWDAやメモリセルアレーMCA、センスアンプアレイSAAの周囲に配置される。
【００１７】
サブワード線とメモリセルの関係は、メモリセルアレーMCA(MCA1, MCA2,・・・)において、サブワード線SWLとデータ線対Dt, Dbの一方との交点に白丸で示す位置で、サブワード線とメモリセルが接続される。このメモリセルは、周知のDRAMセルである。データ線対Dt, Dbには、センスアンプSAが接続される。
【００１８】
なお図５に図示していないが、図５の回路は更に読み書きを行うメモリセルを選択するためのアドレス信号入力端子及びアドレスデコーダを備え、入力されたアドレス信号はアドレスデコーダでデコードされデコード信号が形成される。このデコード信号により選択するメモリセルの含まれるサブワード線を指定するようにメインワードドライバMWDや共通ワード線ドライバが活性化される。
【００１９】
図1に、本発明によるサブワードドライバSWDの構成例を示す。PMOSトランジスタMP1とNMOSトランジスタMn1のゲートにメインワード線MWLbを接続し、NMOSトランジスタMn2のゲートにメインワード線MWLtを接続する。PMOSトランジスタMP2とNMOSトランジスタMn3は、電界緩和用MOSトランジスタである。NMOSトランジスタMn1のソースは接地する。この図に示すように多数キャリアの導電形によって、P形MOSトランジスタは矢印をつけたトランジスタ記号を用い、矢印の無いN形MOSトランジスタトランジスタと区別される。PMOSトランジスタMP2とNMOSトランジスタMn2のゲートには、それぞれ定電圧0Vと2.25Vを入力する。PMOSトランジスタMP1, MP2のゲート電極材料はp+Siよりも仕事関数が約1V小さいn+Siである。MP1とMP2はP型MOSトランジスタであるために通常の回路構成であればゲート電極材料にはp+Siを用いるのに対し、本願ではn+Siを用いることが特徴であり、図１の回路記号ではこのことを明示するためMP1とMP2のゲートを太くした記号で表している。これに対してＮ型MOSトランジスタMn1,Mn2,Mn3のゲート電極には通常の回路構成のルールに従ってn+Siを用いており通常の回路記号で表した。共通ワード線信号はPMOSトランジスタMP1用とNMOSトランジスタMn2用を別個にし、トランジスタMP1のソースに共通ワード線RXpを、トランジスタMn2のソースに共通ワード線RXnを接続する。トランジスタMP2, Mn2, Mn3のドレインにサブワード線SWLを接続する。
【００２０】
図6に従い、図１のサブワードドライバの動作を説明する。同図では、サブワード線SWL221が選択される場合を示している。メインワードドライバMWD2は、2Vとなっているメインワード線MWL2bを0Vに駆動する。また、共通ワード線ドライバRXDp21, RXDn21は、0.75Vと0Vになっている共通ワード線RXp21, RXn21をそれぞれ3Vと2Vに駆動する。よって、メインワード線MWL2tが2VかつMWL2bが0Vに駆動され、共通ワード線RXp21, RXn21がそれぞれ3Vと2Vに駆動されることによりトランジスタMP1が導通して、サブワードドライバSWD221が選択され、0Vとなっているサブワード線SWL221を3Vに駆動する。
【００２１】
この図１に示した構成のサブワードドライバSWD221において、各MOSトランジスタのゲート酸化膜に加わる電圧について示す。NMOSトランジスタMn3のゲートに定電圧2.25Vを入力しているので、トランジスタMn3のゲート−ドレイン間のゲート酸化膜に印加される電圧は0.75VでありVox maxを越えることはない。また、NMOSトランジスタMn1がカットオフ状態であるので、トランジスタMn3には定常的に電流が流れず、トランジスタMn3のソース電位が（2.25−Vth）[V]になる。したがって、トランジスタMn3のゲート−ソース間のゲート酸化膜に印加される電圧はVth≒0.25V、NMOSトランジスタMn1のゲート−ドレイン間のゲート酸化膜に印加される電圧は、
（2.25−Vth）≒2V
となり、Vox maxを越えることはない。よって、トランジスタMn3を挿入することにより、トランジスタMn1のゲート−ドレイン間のゲート酸化膜における耐圧の問題を解決できる。なお、トランジスタMn3のゲートに印加する定電圧のレベルは0.75Vから2.25Vの範囲であれば同様な効果が得られる。場合によっては、この電圧範囲内で適当な振幅を持つパルスとしても良い。ただし、トランジスタMn3の駆動能力をトランジスタMn1と同程度にするためと、チップ内の電源系の負担を軽くし、電圧供給線を増加させないために、データ線Dt, Dbの高レベルと同じ2.25Vが望ましい。
【００２２】
一方、PMOSトランジスタMP1のゲート−ソース／ドレイン間の電位差は3Vである。しかし、n+SiゲートPMOSトランジスタとしたことにより、ゲート−ソース／ドレイン間のゲート酸化膜には、ゲート電極のn+Siとソース電極のp+Siとの仕事関数差ΔWに等しい約1Vだけ小さな約2Vが印加される。よって、トランジスタMP1のゲート電極材料をn+Siにしたことにより、PMOSトランジスタMP1のゲート−ソース／ドレイン間のゲート酸化膜における耐圧の問題を解決できる。これは、1988  アイ・イー・イー・イー、ジャーナル  オブ  ソリッド−ステート  サーキッツ、第23巻、1（1988年2月）第41頁から第47頁（1988 IEEE Journal of Solid State Circuits, vol.23, no.1, pp.41-47, Feb. 1988 ）で述べられている手法を応用したものである。
【００２３】
以上に説明したようにサブワードドライバSWD221が選択される動作で、非選択のサブワードドライバは三通りの状態となる。すなわち、第一にメインワード線と共通ワード線が共に非選択の状態、第二にメインワード線が選択され共通ワード線が非選択の状態、第三にメインワード線が非選択の状態で共通ワード線が選択された状態の三通りである。以下、これらについて順に説明する。
【００２４】
第一に、メインワード線と共通ワード線が共に非選択の状態を説明する。待機状態には、全サブワードドライバがこの状態である。サブワードドライバSWD221が選択される時にも、例えばサブワードドライバSWD111はこの状態を保つ。メインワード線MWLtが0VかつMWLbが2Vであり、共通ワード線RXp, RXnが0.75V, 0Vであることにより、サブワードドライバSWDにおけるNMOSトランジスタMn1が導通する。NMOSトランジスタMn2はオフ状態になる。PMOSトランジスタMP1も、ゲート電極材料がn+Siであることにより、閾電圧│VTH│が周辺回路のPMOSトランジスタの閾電圧│Vth│よりもゲート電極材料のp+Siとn+Siの仕事関数差ΔWの約1Vだけ大きくなるのでオフ状態になる。
【００２５】
このような非選択状態にある図１に示した構成のサブワードドライバにおいて、各MOSトランジスタのゲート酸化膜に加わる電圧について示す。PMOSトランジスタMP2のゲートに定電圧0Vを入力しているので、トランジスタMP2のゲート−ドレイン間のゲート酸化膜に印加される電圧は、n+Siゲート電極とp+Siドレイン電極の仕事関数差ΔWに等しい約1Vであり、Vox maxを越えることはない。また、PMOSトランジスタMP1がオフ状態であるので、トランジスタMP2には定常的に電流が流れず、トランジスタMP2のソース電位が│VTH│[V]となる。したがって、トランジスタMP2のゲート−ソース間のゲート酸化膜に印加される電圧は│VTH│≒1.25V、トランジスタMP1のゲート−ドレイン間のゲート酸化膜に印加される電圧は、
（2＋ΔW−│VTH│）≒（3−│VTH│）≒1.75V
となりVox maxを越えることがない。よって、トランジスタMP2を挿入することにより、トランジスタMP1のゲート−ドレイン間のゲート酸化膜における耐圧の問題を解決できる。なお、トランジスタMP2のゲートに印加する定電圧のレベルは0Vから、
（Vox max−ΔW）≒1.25V
の範囲であれば同様な効果が得られる。場合によっては、この電圧範囲内で適当な振幅を持つパルスとしても良い。ただし、トランジスタMP2の駆動能力をトランジスタMP1と同程度にするためと、チップ内の電源系の負担を軽くし、電圧供給線を増加させないために接地電圧と同じ0Vが望ましい。
【００２６】
一方、共通ワード線RXpの低レベルの値を、共通ワード線RXnの低レベルの値0Vと別の0.75Vに設定しているので、トランジスタMP1のゲート−ソース間のゲート酸化膜に印加される電圧は、
（2＋ΔW−0.75）≒（1.25＋ΔW）≒2.25V
となりVox maxを越えることがない。よって、電界緩和用PMOSトランジスタをトランジスタMP1のソース側に挿入してサブワードドライバSWDを構成する素子数を増やすことなく、トランジスタMP1ゲート−ソース間のゲート酸化膜における耐圧の問題を解決することができる。なお、共通ワード線RXpの低レベルの値Vは、ゲート電極に2V入力時のカットオフ条件、
−│VTH│<（2＋ΔW−V）<2.25
と、ゲート電極に0V入力時のカットオフ条件、
−2.25<V−ΔW<│VTH│
より、0.75Vから2.25Vの範囲であれば同様な効果が得られる。場合によっては、この電圧範囲内で適当な振幅を持つパルスとしても良い。ただし、共通ワード線ドライバRXDpを構成するNMOSの駆動能力や共通ワード線RXpのハイレベルが3Vであることと、チップ内の電源系の負担を軽くし、電圧供給線を増加させないことを考慮して、データ線Dt, Dbのローレベルと同じ0.75Vが望ましい。
【００２７】
第二に、図6に従って、メインワード線が選択され共通ワード線が非選択の状態を説明する。サブワードドライバSWD221が選択される時に、例えばサブワードドライバSWD211がこの状態になる。メインワードドライバMWD2は、メインワード線MWL2bを0VにMWL2tを2Vに駆動する。また、共通ワード線ドライバRXDp11, RXDn11は、非選択状態を保持し、共通ワード線RXp11, RXn11をそれぞれ0.75Vと0Vに保持する。この時サブワードドライバSWD211において、PMOSトランジスタMP1は閾電圧│VTH│が1Vよりも大きいのでカットオフされ、NMOSトランジスタMn1もオフ状態になる。NMOSトランジスタMn2は導通して、サブワード線SWL211が共通ワード線RXn11の電圧と同じ0Vの非選択状態となる。ここで、トランジスタMn2のゲート−ソース／ドレイン間のゲート酸化膜における印加電圧は2Vであり、Vox maxを越えることはない。
【００２８】
第三に、図6に従って、メインワード線が非選択で共通ワード線が選択された状態を説明する。サブワードドライバSWD221が選択される時に、例えばサブワードドライバSWD121がこの状態になる。メインワードドライバMWD1は非選択状態を保持し、メインワード線MWL1bを２VにMWL1tを0Vに保持する。一方、共通ワード線ドライバRXDp21, RXDn21は、0.75Vと0Vになっている共通ワード線RXp21, RXn21をそれぞれ3Vと2Vに駆動する。この時サブワードドライバSWD121において、MOSトランジスタMn1が導通して、サブワード線SWL121は0Vの非選択状態となる。ここでも、NMOSトランジスタMn2のゲート−ソース／ドレイン間のゲート酸化膜における印加電圧は2Vであり、Vox maxを越えることはない。
【００２９】
以上から、共通ワード線RX信号を電圧振幅が0.75Vから3Vまでの共通ワード線RXpと0Vから2Vまでの共通ワード線RXnに分離することで、トランジスタMP1のソース側に電界緩和用PMOSトランジスタを挿入しなくとも、トランジスタMP1のゲート酸化膜における耐圧問題を解決できる。また、トランジスタMn2のソース／ドレイン両端に電界緩和用NMOSトランジスタが不要となり、トランジスタMn2のゲート酸化膜における耐圧問題を解決できる。
【００３０】
図1に示した回路構成のサブワードドライバの特長をまとめる。この回路構成では、選択・非選択にかかわらず、MOSトランジスタのゲート酸化膜に印加される電界を小さくできる。すなわち、電界緩和用PMOSトランジスタMP2とNMOSトランジスタMn3を挿入することにより、PMOSトランジスタMP1とNMOSトランジスタMn1のゲート−ドレイン間のゲート酸化膜における耐圧問題を解決できる。また、トランジスタMP1のゲート電極材料を、p+Siよりも仕事関数が約1V小さいn+Siとして閾電圧を高くしたことにより、選択されたサブワードドライバにおけるトランジスタMP1のゲート−ソース間のゲート酸化膜における耐圧問題を解決できる。さらに、共通ワード線RX信号を電圧レベルの異なるRXpとRXnに分離したことにより、非選択状態のサブワードドライバにおけるPMOSトランジスタMP1のゲート−ソース間とNMOSトランジスタMn2のゲート−ソース／ドレイン間のゲート酸化膜における耐圧問題を解決できる。したがって、MOSトランジスタの耐圧問題を解決したサブワードドライバを、5個のMOSトランジスタで構成することができ、この部分の回路面積増加を抑えることができる。また、メモリを構成する全てのMOSトランジスタのゲート酸化膜を一種類の薄い膜厚で形成することができて、周辺回路の電流が大きくなり、低電圧動作でも高速動作が可能となる。
【００３１】
図7に、図1に示すサブワードドライバのメタル配線第一層までのレイアウト例を示す。サブワード線とPMOSトランジスタMP1を示す配線の間に電界緩和用PMOSトランジスタMP2のための配線を挿入し、サブワード線とNMOSトランジスタMn1を示す配線の間にNMOSトランジスタMn2のための配線を挿入するだけでレイアウトできるので、従来型サブワードドライバと同程度の面積でレイアウトが可能である。
【００３２】
図1に示したサブワードドライバに接続する、メインワード線MWLt, MWLbと共通ワード線RXp, RXnをそれぞれ駆動する、メインワードドライバMWDと共通ワード線ドライバRXDについて、以下に示す。
【００３３】
図8に、メインワードドライバMWDを示す。図1に示したサブワードドライバを用いることにより、メインワード線MWLt, MWLbの電圧振幅が0Vから2Vでよく、周辺回路の電圧振幅をメインワードドライバでレベル変換する必要がない。また、この電圧振幅の範囲では、MOSトランジスタのゲート酸化膜にVox maxより大きな電圧が印加されることがないので、メインワードドライバMWDは、周辺回路と同じp+SiゲートPMOSトランジスタMp1とn+SiゲートNMOSトランジスタMn1で構成することができる。トランジスタMp1とトランジスタMn1のゲートに、デコード信号AXを入力する。トランジスタMp1のソースに2Vを印加し、トランジスタMn1のソースを接地する。トランジスタMp1とトランジスタMn1のドレインにメインワード線MWLbを接続する。この回路構成によって、メインワードドライバMWDは、デコーダ信号AXが2Vになることにより選択され、トランジスタMn1が導通して、2Vとなっているメインワード線MWLbを0Vに駆動する。このように、メインワードドライバMWDを通常のCMOSインバータとすることができることにより、回路構成が簡単になり、レイアウト面積を小さくできる。
【００３４】
ここで、メインワード線MWLtについて補足説明する。メインワード線MWLtは、メインワード線MWLb信号により制御される、メインワードドライバMWDと同じ回路構成のCMOSインバータで駆動される。ただし、デコード信号AXとメインワード線MWLt信号の電圧振幅が同じであれば、メインワード線MWLt信号はデコード信号AXそのものでよく、さらに簡単な回路構成にできる。
【００３５】
図9に共通ワード線ドライバRXDを示す。図1に示したサブワードドライバでは、トランジスタMn2ゲート−ソース／ドレイン間と、トランジスタMP1のゲート−ソース間のゲート酸化膜における耐圧問題を解決するために、二種類の共通ワード線RXpとRXnが必要である。したがって、共通ワード線RXpとRXnをそれぞれ独立に駆動する共通ワード線ドライバRXDpとRXDnで、共通ワード線ドライバRXDが構成される。
【００３６】
始めに、第１の共通ワード線ドライバRXDpについて示す。PMOSトランジスタMP1とNMOSトランジスタMn1のゲートに、デコード信号ajを入力する。NMOSトランジスタMn3は、電界緩和用MOSトランジスタであり、ゲートに定電圧2.25Vを入力する。トランジスタMn1のソースに0.75Vを印加する。トランジスタMP1のゲート電極材料はp+Siよりも仕事関数が約1V小さいn+Siである。図6に示した階層型ワード線構成におけるサブワード線をワードブースとするために、トランジスタMP1のソースに3Vを印加する。トランジスタMP1とトランジスタMn3のドレインに共通ワード線RXpを接続する。
【００３７】
次に、この第１の共通ワード線ドライバRXDpの動作について示す。共通ワード線ドライバRXDpは、デコーダ信号ajが0Vになることにより選択され、トランジスタMP1が導通して、0.75Vとなっている共通ワード線RXpを3Vに駆動する。この時、高電圧が印加されるMOSトランジスタについて示す。トランジスタMP1のゲート−ソース／ドレイン間の電位差は3Vであるが、n+SiゲートPMOSトランジスタとしているので、ゲート−ソース／ドレイン間のゲート酸化膜にはゲート電極のn+Siとソース電極のp+Siとの仕事関数差ΔWに等しい約1Vだけ小さい約2Vが印加され、トランジスタMP1のゲート−ソース／ドレイン間のゲート酸化膜にVox maxより大きな電圧が印加されることを防ぐことができる。また、トランジスタMn3のゲートに定電圧2.25Vを入力するので、トランジスタMn3ゲート−ドレイン間に印加される電圧は0.75VでありVox maxを越えることはない。また、NMOSトランジスタMn1がオフ状態であるので、トランジスタMn3には定常的に電流が流れず、トランジスタMn3のソース電位が（2.25−Vth）[V]になる。したがって、トランジスタMn3のゲート−ソース間のゲート酸化膜に印加される電圧はVth≒0.25V、NMOSトランジスタMn1のゲート−ドレイン間のゲート酸化膜に印加される電圧は、
（2.25−Vth）≒2V
となり、Vox maxを越えることはない。よって、トランジスタMn3を挿入することにより、トランジスタMn1のゲート−ドレイン間のゲート酸化膜における耐圧の問題を解決できる。なお、トランジスタMn3のゲートに印加する定電圧のレベルは、図1に示したサブワードドライバ中のNMOSトランジスタMn3のゲート電圧と同様に、0.75Vから2.25Vの範囲であれば同様な効果が得られる。場合によっては、この電圧範囲内で適当な振幅を持つパルスとしても良い。ただし、トランジスタMn3の駆動能力をトランジスタMn1と同程度にするためと、チップ内の電源系の負担を軽くし、電圧供給線を増加させないために、データ線Dt, Dbのハイレベルと同じ2.25Vが望ましい。
【００３８】
一方、第１の共通ワード線ドライバRXDpは、デコーダ信号AXが2Vになることにより非選択状態となり、トランジスタMn1が導通して、3Vとなっている共通ワード線RXpを0.75Vに駆動する。共通ワード線RXp信号の低レベルの値を0.75Vに設定している理由は、サブワードドライバSWDを構成するトランジスタMP1のゲート−ソース間のゲート酸化膜にVox maxよりも大きい電圧が印加されることを防ぐためであり、0.75Vから2.25Vの範囲であれば同様な効果が得られる。しかし、Mn1の駆動能力をできるだけ大きくするためと、チップ内の電源系の負担を軽くし、チップ内の電圧供給線を増加させないために、データ線Dt, Dbの低レベルと同じ0.75Vとしている。この時、トランジスタMn1のゲート−ソース間の電圧は1.25Vと低いが、次のような理由によりトランジスタMn1の駆動能力の低さは問題とならない。すなわち、待機状態に移行する時は、図9に示すような共通ワード線ドライバRXDpよりも駆動能力の高い図8に示すようなメインワード線ドライバMWDも同時に駆動して、サブワード線SWLを0Vに駆動するからである。
【００３９】
以下、第２の共通ワード線ドライバRXDnについて説明する。RXDnは、図1に示すサブワードドライバSWDに接続される共通ワード線RXnの電圧振幅が0Vから2Vであるので、メインワードドライバMWDと同じ回路構成である。すなわち、周辺回路と同じp+SiゲートPMOSトランジスタMp1とn+SiゲートNMOSトランジスタMn1で構成される通常のCMOSインバータである。トランジスタMp1とトランジスタMn1のゲートに、デコード信号ajを入力する。トランジスタMp1のソースに2Vを印加し、トランジスタMn1のソースを接地する。トランジスタMp1とトランジスタMn1のドレインに共通ワード線RXnを接続する。この回路構成によって、共通ワード線ドライバRXDnは、デコーダ信号ajが0Vになることにより選択され、トランジスタMp1が導通して、0Vとなっている共通ワード線RXnを2Vに駆動する。
【００４０】
図10に示すメモリセルアレーMCAについて説明する。電圧設定は、一例として、図4に示す1ギガビットDRAMで予想される電圧設定例を適用する。簡単のため、一対のデータ線対Dt, Dbに対してメモリセルMCを2個しか示していないが、サブワード線SWL及びデータ線対Dt, Dbはそれぞれ複数個配置され、それらの所望の交点に多数のメモリセルMCが配置されている。このメモリセルMCは1トランジスタセルで、NMOSのメモリセルトランジスタMTと蓄積容量CSで構成されている。メモリセルMCを構成するキャパシタCSのノード（電極）端子NPには、キャパシタに印加されるストレス電圧を軽減し信頼性を向上させるために、データ線対Dt, Dbの高レベルVDH(2.25V)と低レベルVDL(0.75V)の中間電圧(1.5V)が印加される。また、メモリセルトランジスタMTのP型基板には、基板電圧VBB(0V)が印加される。データ線対に接続されるセンスアンプSAは、正帰還接続のPMOS回路と正帰還接続のNMOS回路から構成されるが省略している。また、これらの増幅動作のタイミングを制御するスイッチや、各データ線対に設けられているプリチャージ回路、入出力用のスイッチ等を省略している。
【００４１】
図11に、動作を示す。ここでは、図4に示した1ギガビットDRAMで予想される電圧設定例を適用することにより、1994  アイ・イー・イー・イー、ジャーナル  オブ  ソリッド−ステート  サーキッツ  第29巻、11号（1994年11月）第1303頁から第1309頁（1991 IEEE International Solid- State Circuits, vol.29, no.11, pp.1303-1309, November. 1994）で述べられているような、ブーステッド  センス  グランド方式（BSG:Boosted Sense-Ground scheme）を用いている。選択されたサブワード線SWLにパルス電圧3Vが印加されると、メモリセルトランジスタMTは導通し、キャパシタCSに蓄えられていた電荷がデータ線容量と再分配されて中間レベル1.5Vにプリチャージされていたデータ線Dtに信号電圧が読み出される。例えば情報"1"が記憶されている場合、蓄積ノードNSに2.25Vが保持されているので、正の極性の信号がデータ線Dtに現れる。この信号電圧は、データ線Dbの電圧を参照電圧として、データ線Dt, Dbに接続されている周知の2個のCMOSインバータの正帰還接続により構成された差動センスアンプ（図中省略）によって、2.25Vに増幅される。この増幅された電圧が、メモリセルトランジスタMTを通じてキャパシタCSに与えられる。また、列選択されることにより、所望の増幅電圧が外部に取り出されて読み出しデータとなり、読み出し動作が行われる。あるいは、書込みデータに応じて、外部より所望の電圧がセンスアンプを通じてデータ線に与えられ、書込み動作が行われる。その後、サブワード線SWLが低レベルの0Vに戻され、メモリセルトランジスタMTはオフとなり、データ線対Dt, Dbは中間レベル1.5Vにプリチャージされて動作が完了する。
【００４２】
ここで、メモリセルトランジスタMTの耐圧について考える。図10において、メモリセルトランジスタMTのゲート酸化膜に印加される最大電圧は、サブワード線SWLがVWH(3V)かつデータ線Dt, DbがVDL(0.75V)の時、及びサブワード線SWLがVWL(0V)かつデータ線Dt, DbがVDH(2.25V)の時である。この電位差は、ゲート酸化膜の耐圧の条件、
VWH−VDL≦Vox max=2.25V
VDH−VWL≦Vox max=2.25V
を満たすので、メモリセルトランジスタMTの耐圧の問題はない。前述のように、本発明による階層型ワード線構成では、データ線Dt, Dbの電圧振幅を十分大きくとったとしても、データ線Dt, Dbの高レベルよりも大きな電圧にサブワード線SWLを駆動できるので、BSG方式によりさらに高速にメモリを動作させることが可能である。
【００４３】
以上では、図5に示した階層型ワード線構成について、サブワードドライバを中心に各回路について説明し、ゲート絶縁膜に加わる電界を十分小さくできることを示した。以下では、サブワードドライバの別な構成例を説明する。
【００４４】
＜実施例2＞
図12に、電界緩和用PMOSトランジスタMp2のゲート電極材料を周辺回路のPMOSトランジスタと同じp+Siゲートとし、ゲートに定電圧0.75Vを入力するサブワードドライバの回路構成例を示す。
【００４５】
PMOSトランジスタMP1とNMOSトランジスタMn1のゲートにメインワード線MWLbを接続し、NMOSトランジスタMn2のゲートにメインワード線MWLtを接続する。PMOSトランジスタMp2とNMOSトランジスタMn3は、電界緩和用MOSトランジスタである。NMOSトランジスタMn1のソースを接地する。PMOSトランジスタMp2とNMOSトランジスタMn3のゲートには、それぞれ定電圧0.75Vと2.25Vを入力する。PMOSトランジスタMP1のゲート電極材料はp+Siよりも仕事関数が約1V小さいn+Siであり、PMOSトランジスタMp2のゲート電極材料は周辺回路のPMOSトランジスタと同じp+Siである。共通ワード線信号はPMOSトランジスタMP1用とNMOSトランジスタMn2用を別個にし、トランジスタMP1のソースに共通ワード線RXpを、トランジスタMn2のソースに共通ワード線RXnを接続する。トランジスタMp2とトランジスタMn2, Mn3のドレインにサブワード線SWLを接続する。
【００４６】
このような回路構成により、ゲート酸化膜の耐圧問題を解決できる。動作タイミングは、実施例1と同じであるが、非選択状態におけるPMOSトランジスタMP1とMp2のゲート酸化膜に印加される電圧の大きさが異なる。すなわち、メインワード線MWLbが非選択状態で2V、サブワード線SWLが0Vの時、PMOSトランジスタMp2のゲートに定電圧0.75Vを入力しているので、トランジスタMp2のゲート−ドレイン間のゲート酸化膜に印加される電圧は0.75Vであり、Vox max(=2.25V)を越えることはない。また、PMOSトランジスタMP1がカットオフ状態であるので、トランジスタMp2には定常的に電流が流れず、トランジスタMp2のソース電位が(0.75+│Vth│)[V]となる。したがって、トランジスタMp2のゲート−ソース間のゲート酸化膜に印加される電圧は、
(0.75+│Vth│)≒1V
トランジスタMP1のゲート−ドレイン間のゲート酸化膜に印加される電圧は、
[(2＋ΔW)−(0.75+│Vth│)]≒2V
となりVox maxを越えることがない。よって、トランジスタMp2を挿入することにより、トランジスタMP1のゲート−ドレイン間のゲート酸化膜における耐圧の問題を解決できる。なお、トランジスタMp2のゲートに印加する定電圧のレベルは0.75Vから2.25Vの範囲であれば動作可能である。場合によっては、この電圧範囲内で適当な振幅を持つパルスとしても良い。ただし、トランジスタMp2の駆動能力をトランジスタMP1と同程度にするためと、チップ内の電源系の負担を軽くし、電圧供給線を増加させないために、データ線Dt, Dbのローレベルと同じ0.75Vが望ましい。また、トランジスタMP1とトランジスタMp2が導通した時に、トランジスタMp1のゲート−ソース間のゲート酸化膜に印加される電圧は約2V、トランジスタMp2では2.25VとトランジスタMp2の方が若干大きい。したがって、トランジスタMp2の駆動能力が勝るので、トランジスタMP1とトランジスタMp2を直列に接続したことによりサブワードドライバの駆動能力が落ちる欠点を抑える効果がある。
【００４７】
＜実施例3＞
図13にサブワードドライバを構成する全てのPMOSトランジスタとNMOSトランジスタのゲート電極材料に、周辺回路のゲート電極材料と同じp+Siとn+Sをそれぞれ用いる回路構成例を示す。実施例１や２では相補メインワード線対によりサブワードドライバを制御したのに対し、この実施例では非反転メインワード線MWLt、第１反転ワード線MWLbp及び、第２反転ワード線MWLbnの合計３本を組としたメインワード線により制御される点が異なる。
【００４８】
メインワード線信号はPMOSトランジスタMp1用とNMOSトランジスタMn1用を別個にし、トランジスタMp1のゲートにメインワード線MWLbpを、トランジスタMn1のゲートにメインワード線MWLbnをそれぞれ接続する。NMOSトランジスタMn2のゲートにメインワード線MWLtを接続する。PMOSトランジスタMp2とNMOSトランジスタMn3は、電界緩和用MOSトランジスタである。PMOSトランジスタMp2とNMOSトランジスタMn3のゲートには、それぞれ定電圧0.75Vと2.25Vを入力する。トランジスタMn1のソースを接地する。共通ワード線信号はPMOSトランジスタMp1用とNMOSトランジスタMn2用を別個にし、トランジスタMp1のソースに共通ワード線RXpを、トランジスタMn2のソースに共通ワード線RXnを接続する。トランジスタMp2とトランジスタMn2, Mn3のドレインにサブワード線SWLを接続する。このような回路構成により、ゲート酸化膜の耐圧問題を解決できる。実施例1や実施例2と異なる点は、PMOSトランジスタMp1, Mp2のゲート材料が周辺回路のPMOSトランジスタと同じP+Siであること、トランジスタMp1とトランジスタMn1のゲートに、それぞれ別の電圧振幅のメインワード線MWLbp信号とメインワード線MWLbn信号を入力することである。
【００４９】
図14に従い、動作を説明する。同図では、サブワード線SWL221が選択された場合を示している。メインワードドライバMWD2は、デコーダ信号AXが2Vになることにより選択され、2Vとなっているメインワード線MWL2bを0Vに駆動する。この電圧は、レベル変換回路によりメインワード線MWLbp信号用の(0.75+│Vth│)[V]と、メインワード線MWLbn信号用の0Vにそれぞれ変換される。共通ワード線ドライバRXDp21, RXDn21は、デコーダ信号ajが0Vになることにより選択され、0.75Vと0Vになっている共通ワード線RXp21, RXn21をそれぞれ3Vと2Vに駆動する。よって、メインワード線MWL2tが2VかつMWL2bが0V、MWLbpが(0.75+│Vth│)[V]、 MWLbnが0Vに駆動され、共通ワード線RXp21, RXn21がそれぞれ3Vと2Vに駆動されることによりトランジスタMp1が導通して、サブワードドライバSWD221が選択され、0Vとなっているサブワード線SWL221を3Vに駆動する。
【００５０】
この図13に示した構成のサブワードドライバSWD221において、高電圧が印加されるMOSトランジスタについて示す。NMOSトランジスタMn3のゲートに定電圧2.25Vを入力しているので、トランジスタMn3のゲート−ドレイン間のゲート酸化膜に印加される電圧は0.75VでありVox maxを越えることはない。また、NMOSトランジスタMn1がカットオフ状態であるので、トランジスタMn3には定常的に電流が流れず、トランジスタMn3のソース電位が（2.25−Vth）[V]になる。したがって、トランジスタMn3のゲート−ソース間のゲート酸化膜に印加される電圧はVth≒0.25V、NMOSトランジスタMn1のゲート−ドレイン間のゲート酸化膜に印加される電圧は、
(2.25−Vth)≒2V
となり、Vox maxを越えることはない。よって、トランジスタMn3を挿入することにより、トランジスタMn1のゲート−ドレイン間のゲート酸化膜における耐圧の問題を解決できる。なお、トランジスタMn3のゲートに印加する定電圧のレベルは0.75Vから2.25Vの範囲であれば同様な効果が得られる。場合によっては、この電圧範囲内で適当な振幅を持つパルスとしても良い。ただし、トランジスタMn3の駆動能力をトランジスタMn1と同程度にするためと、チップ内の電源系の負担を軽くし、電圧供給線を増加させないために、データ線Dt, Dbのハイレベルと同じ2.25Vが望ましい。
【００５１】
次に、全てのサブワードドライバ（すなわちサブワード線）が待機状態にある時、高電圧が印加されるMOSトランジスタについて示す。全てのメインワード線MWLtが0VかつMWL2bpが3V、MWL2bnが(2.25−│Vth│）[V]に駆動され、全ての共通ワード線RXp, RXnがそれぞれ0.75V, 0VとなることによりMn1が導通する。トランジスタMp1とMn2はオフ状態になる。ここで、全てのサブワードドライバにおけるMp1のゲートに3V、ソースに0.75Vを入力するので、Mp1のゲート−ソース間に印加される電圧は2.25VでありVox maxを越えることはない。
【００５２】
トランジスタMp1とトランジスタMn1のゲートに入力するこのような電圧振幅の信号を生成するレベル変換回路の構成例を、図15に示す。これは、1991  アイ・イー・イー・イー、ジャーナル  オブ  ソリッド−ステート  サーキッツ、第26巻、7号（1991年2月）第1003頁から第1010頁（1988 IEEE Journal of Solid State Circuits, vol.26, no.7, pp.1001-1010, Feb. 1991 ）で述べられている、ゲート酸化膜の耐圧を緩和した出力バッファに用いられている手法を応用したものである。このメインワードドライバは、周辺回路を構成するMOSトランジスタのゲート電極材料と同じ、4個のp+SiゲートPMOSトランジスタMp1, Mp2, Mp3, Mp4と、4個のn+SiゲートNMOSトランジスタMn1, Mn2, Mn3, Mn4で構成されている。トランジスタMp3, Mp4, Mn3, Mn4は電界緩和用MOSトランジスタである。メインワード線MWLbをトランジスタMn1のゲートに接続し、デコード信号AXをトランジスタMn2のゲートに入力する。トランジスタMp3, Mp4のゲートに定電圧0.75Vを入力し、トランジスタMn3, Mn4のゲートに定電圧2.25Vを入力する。トランジスタMp1, Mp2のソースはサブワード線の高レベルのVWH(ここでは3V)に接続され、トランジスタMn1, Mn2のソースを接地する。トランジスタMp2のドレインがメインワード線MWLbpに接続され、トランジスタMn2のドレインがメインワード線MWLbnに接続される。デコード信号AXが0Vで、メインワードドライバMWDが非選択状態にありメインワード線信号MWLbが2Vの時、トランジスタMp2, Mp4, Mn1, Mn3がオン、トランジスタがMp1, Mp3, Mn2, Mn4オフとなり、メインワード線MWLbpが3[V]、メインワード線MWLbnが(2.25−│Vth│)[V]となる。一方、デコード信号AXが2Vとなり、メインワードドライバMWDが選択されてメインワード線MWLbが0Vになる時、トランジスタMp1, Mp3, Mn2, Mn4がオン、トランジスタMp2, Mp4, Mn1, Mn3がオフとなり、メインワード線MWLbpが(0.75+│Vth│)[V]、メインワード線MWLbnが0Vとなる。ただし、メインワード線MWLbnはMWLbそのものでも良い。
【００５３】
図16にこのレベル変換回路を共通ワード線ドライバRXDpに適用した例を示す。この回路を用いることにより、階層型ワード線構成のメインワードドライバと共通ワード線ドライバ、サブワードドライバを全て周辺回路と同じp+SiゲートPMOSトランジスタとn+SiゲートNMOSトランジスタで構成できる。デコード信号ajをトランジスタMn2のゲートに入力し、ajの反転信号をトランジスタMn1に入力する。トランジスタMp2のドレインを共通ワード線RXpに接続する。共通ワード線RXpの低レベルが、従来よりも大きい(0.75+│Vth│)[V]となる。したがって、サブワードドライバ（すなわちサブワード線）が待機状態にある時、全てのサブワードドライバにおけるトランジスタMp1のゲート−ソース間の酸化膜に印加される電圧が(2.25V−│Vth│)[V]となり、さらに耐圧特性を改善できる。この共通ワード線ドライバRXDpは、実施例1や実施例2にも適用できる。
【００５４】
＜実施例4＞
図17に、さらに別なサブワードドライバの構成例を示す。この構成例は、ヨーロピアン・ソリッド−ステート・サーキッツ・コンファレンス  ダイジェスト・オブ・テクニカル・ペーパーズ  第131頁から第134頁（1992年9月）(Europian Solid-State Circuits, DIGEST OF TECHNICAL PAPERS, pp.131-134, Sept. 1992）で述べられているようなサブワードドライバを応用したものである。図1に示したサブワードドライバと異なり、NMOSトランジスタのソース電極を共通ワード線に接続せずに、接地しているところが特長である。PMOSトランジスタMP1とNMOSトランジスタMn1のゲートにメインワード線MWLbを接続し、NMOSトランジスタMn2のゲートにデコード信号ajを入力する。PMOSトランジスタMP2とNMOSトランジスタMn3, Mn4は、電界緩和用MOSトランジスタである。NMOSトランジスタMn1, Mn2のソースを接地する。PMOSトランジスタMP2のゲートには0.75Vを、NMOSトランジスタMn3, Mn4のゲートには2.25Vをそれぞれ入力する。PMOSトランジスタMP1, MP2のゲート電極材料はp+Siよりも仕事関数が約1V小さいn+Siである。共通ワード線はPMOSトランジスタMP1のソースに接続する共通ワード線RXpだけでよい。トランジスタMP2とトランジスタMn3, Mn4のドレインにサブワード線SWLを接続する。
【００５５】
このような回路構成により、ゲート酸化膜の耐圧問題を解決できる。実施例1と異なる点は、メインワード線がMWLb一本だけでよく、配線数を少なくすることができる。さらに、共通ワード線信号RXnが不要であるため、共通ワード線ドライバRXDnが不要となることにより、共通ワードドライバRXDの構成を簡単にできる。
【００５６】
図18に従い、動作を説明する。同図では、サブワード線SWL221が選択された場合を示している。実施例1等と異なる動作は、サブワード線SWD211などのようにメインワード線MWLbが0V、かつ共通ワード線RXp21が0.75Vとなることにより、サブワードドライバSWD211などにおけるトランジスタMP1, Mn1がオフ状態になり、一方、デコーダ信号ajが2VなのでトランジスタMn2が導通して、サブワード線SWL211などを0Vに保持する動作である。このサブワードドライバにも、実施例2で述べたようにトランジスタMP1だけをn+SiゲートPMOSトランジスタとする方法や、実施例3で述べたようにPMOSトランジスタMP1, MP2のゲート電極材料を周辺回路のPMOSトランジスタと同じp+SiゲートPMOSトランジスタMp1, Mp2とし、レベル変換回路によりレベル変換されたメインワード線信号をトランジスタMp1,Mn1ゲートに入力する方法を適用できる。また、電界緩和用MOSトランジスタMP2(もしくはMp2), Mn3, Mn4のゲートに印加する定電圧のレベルは、実施例1、実施例2、実施例3と同様に一つには限らず、さらに適当な電圧振幅を持つパルスとしても良い。
【００５７】
以上、種々の実施例に従い本発明を説明してきたが、本発明による構成はこれらに限定されず、種々の変形及び応用が可能である。例えば、階層型ワード線構成に本発明を適用した場合について説明したが、ワードドライバが直接ロウデコーダにより制御される通常のワード線構成にも本発明は適用できる。
【００５８】
さらに、1995  アイ・イー・イー・イー、インターナショナル  ソリッド−ステート  サーキッツ  カンファレンス、ダイジェスト  オブ  テクニカル  ペーパーズ（1995年2月）第248頁から第249頁（1995 IEEE International Solid-State Circuit Conference, DIGEST OF TECHNICAL PAPERS, pp.248-249, Feb. 1995）に述べられているような、待機状態のサブワード線を負の電圧にする電圧設定にも適用できる。その場合の、動作電圧の設定例を図19に示す。この動作では、サブワードドライバを構成するNMOSトランジスタのゲート−ソース／ドレイン間に高電圧が印加される。しかし、このNMOSトランジスタのゲート電極を周辺回路とは異なるp+Siとして閾電圧を大きくすることにより、ゲート酸化膜に印加される電圧を実効的に小さくすることができる。この方法と、電界緩和用MOSトランジスタを用い、さらにPMOSトランジスタとNMOSトランジスタのソースに接続する共通ワード線信号を別個のものとし、それぞれの電圧振幅レベルを適当な値に設定すれば、本発明のサブワードドライバと同じ議論により、NMOSトランジスタにおけるゲート酸化膜の耐圧問題を緩和するサブワードドライバの構成が可能である。
【００５９】
また、これまではNMOSトランジスタを用いてメモリセルを構成した場合について説明を行ったが、PMOSトランジスタを用いてメモリセルを構成した場合についても同様な議論が成り立つことは明らかである。その場合、サブワードドライバなどでPMOSとNMOSとを入換えると共に、電源及び共通ワード線やメインワード線などの電源関係を逆にして、非選択サブワード線の電圧を高レベルのデータ線よりも高く、選択サブワード線の電圧をデータ線の低レベルよりも低く設定すれば良い。
【００６０】
さらに、３個のトランジスタからなる３トランジスタセルを用いる場合にも、本発明は適用できる。ソース・ドレイン経路を通じて書込みを行うMOSトランジスタを制御するワード線について適用すれば、1トランジスタセルを用いた場合と同様な効果が得られる。
【００６１】
【発明の効果】
面積の増加をまねくこと無く、MOSトランジスタ耐圧問題を緩和し、高速に動作し信頼性の高いDRAMが実現できる。
【図面の簡単な説明】
【図１】耐圧を改善したサブワードドライバの回路の構成例を示す図。
【図２】従来のサブワードドライバの回路を示す図。
【図３】従来のサブワードドライバの動作タイミングを示す図。
【図４】  1ギガビットDRAMに好適な電圧設定例を示す図。
【図５】実施例1による階層型ワード線構成を模式的に示す図。
【図６】耐圧を改善したサブワードドライバの動作タイミングを示す図。
【図７】耐圧を改善したサブワードドライバのレイアウト例を示す図。
【図８】メインワードドライバの回路の構成例を示す図。
【図９】共通ワード線ドライバの回路の構成例を示す図。
【図１０】メモリセルアレーの構成例を示す図。
【図１１】  BSG方式によるメモリセルの動作タイミングを示す図。
【図１２】実施例2によるサブワードドライバの回路の構成例を示す図。
【図１３】実施例3によるサブワードドライバの回路の動作タイミングを示す図。
【図１４】実施例3によるサブワードドライバの回路の構成例を示す図。
【図１５】実施例3によるレベル変換の回路の構成例を示す図。
【図１６】実施例3によるレベル変換を用いた共通ワード線ドライバの回路の構成例を示す図。
【図１７】実施例4によるサブワードドライバの回路の構成例を示す図。
【図１８】実施例4によるサブワードドライバの回路の動作タイミングを示す図。
【図１９】ネガティブワード線方式での電圧設定例を示す図。
【符号の説明】
MP1, MP2・・・n+SiゲートPMOSトランジスタ、Mp1, Mp2・・・エンハンスメント型PMOSトランジスタ、MN1, MN2, MN3, MN4・・・p+SiゲートNMOSトランジスタ、Mn1, Mn2, Mn3, Mn4・・・エンハンスメント型NMOSトランジスタ、MWLt, MWLb・・・メインワード線、RX, RXp, RXn・・・共通ワード線、SWL・・・サブワード線、VH・・・サブワード線の高レベルの電圧、VL・・・サブワード線の低レベルの電圧、VCC・・・外部電源電圧、VSS・・・接地電圧、VHL・・・サブワード線の低レベルの電圧、VAH・・・周辺回路の高レベルの電圧、SWD・・・サブワードドライバ、SWDA・・・サブワードドライバアレイ、 MC・・・メモリセル、MCA・・・メモリセルアレイ、SA・・・センスアンプ、SAA・・・センスアンプアレイ、MWD・・・メインワードドライバ、RXD, RXDp, RXDn・・・共通ワード線ドライバ、Dt, Db・・・データ線、MT・・・メモリセルトランジスタ、CS・・・蓄積容量、NP・・・プレート電極、VBB・・・基板電位、VDH・・・データ線の高レベルの電圧、VDL・・・データ線の低レベルの電圧、VWH・・・サブワード線の高レベルの電圧、VWL・・・サブワード線の低レベルの電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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