(57)【特許請求の範囲】
【請求項１】
被写体のイメージに対応するアナログ信号を捕獲するためのイメージ捕獲手段と、
基準クロックに応じて一定の傾きで減少するランプ信号を利用して、前記アナログ信号をデジタル信号に変換するアナログ−デジタル変換手段と、
前記アナログ−デジタル変換手段に前記ランプ信号を出力するランプ信号発生手段とを備え、
前記アナログ−デジタル変換手段は、
前記アナログ信号及び前記ランプ信号を入力されるチョッパ比較器と、
ＣＭＯＳイメージセンサのオフセット電圧をなくすため、リセットモードである時、前記ランプ信号の開始電圧が入力されて前記開始電圧のレベルを誘起し、カウンタモードである時には、基準クロックに応じて減少する前記ランプ信号に該当するレベルの電圧を誘起する入力キャパシタとを備え、
前記チョッパ比較器は、
インバーティング手段からなる複数個の反転増幅器と、
デジタル制御部により制御される複数のスイッチと複数のキャパシタとを備え、
前記被写体のイメージに対応するアナログ信号を前記アナログ−デジタル変換手段に伝達する電荷移動モードである場合、前記複数のスイッチのうち、一部のスイッチが前記デジタル制御部の制御信号に応答してターンオンされることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記アナログ−デジタル変換手段により変換されるデジタル値を格納し、該デジタル値を格納するための複数のラインバッファからなるラッチ手段をさらに備えることを特徴とする請求項１に記載の比較装置を有するＣＭＯＳイメージセンサ
【請求項３】
前記チョッパ比較器は、
前記イメージ捕獲手段に連結する第１スイッチと、
前記ランプ信号発生手段に連結される第２スイッチと、
第１スイッチング手段に連結される第１キャパシタと、
前記第１キャパシタに連結される第１反転増幅器と、
前記第１反転増幅器の入力と出力とを連結する第３スイッチと、
前記第１反転増幅器に連結される第２キャパシタと、
前記第２キャパシタに連結される第２反転増幅器と、
前記第２反転増幅器の入力と出力とを連結する第４スイッチとを備え、
前記入力キャパシタは、前記第１スイッチ及び前記第２スイッチの間に備えられ、前記ラッチ手段に前記第２反転増幅器の出力が連結されることを特徴とする請求項１に記載の比較装置を有するＣＭＯＳイメージセンサ。
【請求項４】
前記第１スイッチは、前記デジタル制御部の制御信号に応答して、前記リセットモードである場合と、前記電荷移動モードである場合、ターンオンされることを特徴とする請求項３に記載の比較装置を有するＣＭＯＳイメージセンサ。
【請求項５】
前記第１、３、４スイッチは、前記電荷移動モードである場合、前記デジタル制御部の制御信号に応答してターンオンされることを特徴とする請求項４に記載の比較装置を有するＣＭＯＳイメージセンサ。
【請求項６】
請求項１に記載の比較装置を有するＣＭＯＳイメージセンサを駆動させるための方法において、
前記ランプ信号の開始電圧を前記入力キャパシタに充電させ、これと同時に前記イメージ捕獲手段のリセット電圧を前記チョッパ比較器へ充電させるリセットモードステップと、
前記イメージ捕獲手段から出力されるアナログ信号を前記チョッパ比較器に伝達させる電荷移動モードステップと、
基準クロックに応じて減少する前記ランプ信号を前記チョッパ比較器に伝達するカウンタモードステップとを含むことを特徴とする比較装置を有するＣＭＯＳイメージセンサのオフセット電圧除去方法。
【請求項７】
前記チョッパ比較器は、
インバーティング手段からなる複数個の反転増幅器と、
前記デジタル制御部により制御される複数のスイッチと複数のキャパシタとからなることを特徴とする請求項６に記載の比較装置を有するＣＭＯＳイメージセンサのオフセット電圧除去方法。
【請求項８】
前記アナログ−デジタル変換手段により変換されるデジタル値を格納し、該デジタル値を格納するための複数のラインバッファからなるラッチ手段をさらに含むことを特徴とする請求項６に記載の比較装置を有するＣＭＯＳイメージセンサのオフセット電圧除去方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ＣＭＯＳイメージセンサに関し、特に、アナログ相互連関された二重サンプリング機能を行う比較装置を有するＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】
一般に、イメージセンサとは光に反応する半導体の性質を利用してイメージを捕獲（ｃａｐｔｕｒｅ）する装置であって、今まで開発されたイメージセンサの殆どがＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）を利用したものであった。
しかし、近年ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が飛躍的に発達することに伴って、ＣＭＯＳトランジスタを利用したイメージセンサが活発に開発されているが、このようなＣＭＯＳイメージセンサは、従来のＣＣＤイメージセンサとは異なって、アナログ及びデジタル制御回路をイメージセンサ集積回路上に直接搭載できる長所を持っており、ＣＣＤイメージセンサでは別の集積回路により構成されたアナログ−デジタル変換機を内部に備えている。
一方、このようなＣＭＯＳイメージセンサ内のアナログ−デジタル変換機は、イメージセンサ内のピクセルアレイのコラム数ほど比較器を有するが、この比較器はピクセル信号をデジタル信号に変換する機能を行うので、出力イメージの画質に大きい影響を及ぼす構成要素である。
【０００３】
図１は、デジタル相互連関された二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ、以下、ＣＤＳという）方式を支援するＣＭＯＳイメージセンサの全体ブロック構成図である。
図１を参照しながら説明すれば、ＣＭＯＳイメージセンサは複数の単位ピクセルがベイヤパターン（ｂａｙｅｒ  ｐａｔｔｅｒｎ）にアレイされたピクセルアレイ１００と、ランプ信号を生成して比較器に出力するランプ信号生成部４００と、ピクセル信号をデジタル電圧信号に変換するために、ピクセルアレイ１００より出力されるアナログ出力電圧をランプ信号と比較する比較器アレイ部２００と、比較器アレイ２００より出力される信号により決定されるデジタル信号を格納するためのラッチアレイから構成されたラインバッファ３００と、上記のブロックに対する制御信号及びデータを外部に出力するデジタル制御部５００と、デジタル制御部５００の制御信号によってピクセルアレイの特定行（ＲＯＷ）を選択する信号を出力するローデコーダ６００からなる。
【０００４】
ここで、比較器アレイ２００は、ピクセルアレイ１００のコラム数ほどの比較器から構成され、それぞれの比較器は比較器が位置したコラムのアナログピクセル値をデジタルコードに変換する機能を行う。変換されたデジタル信号は、ピクセルアレイ１００のコラム数ほど備えられたラインバッファ３００に格納される。一つのコラムには、ピクセルアレイのコラム数ほどのラッチがアレイ形態になってラインバッファ３００として構成される。ラインバッファ３００に格納されたデジタルピクセル信号がＣＭＯＳイメージセンサのデジタル制御部５００によってイメージプロセシングされた後に、順に一つずつセンサチップの出力ピンに出力される。一方、ローデコーダ６００は、ピクセルアレイの１ラインを選択して比較器アレイ２００にピクセル値を印加するようにする機能を行う。
一方、ランプ信号生成部４００は、アナログランプ信号を発生して比較器アレイ２００にある全ての比較器に印加し、この場合、印加されたランプ信号がピクセル値と比較される。
【０００５】
図２は、図１のＣＭＯＳイメージセンサの全体的なブロックの中から単位ピクセルの画素信号をデジタル信号に変換して格納するための経路を示す回路図であり、図３は、ＣＤＳ方式を説明するための波形図である。
以下、図２及び図３を参照しながらＣＭＯＳイメージセンサにおけるアナログピクセル値を、ＣＤＳ方式を介してデジタルコードで格納する過程をさらに詳しく説明する。
【０００６】
まず、図２を参照すれば、単位ピクセルに対応する信号処理経路は、外部からの光の強さに応じて電圧を出力する単位ピクセル１１０と、ランプ信号と単位ピクセル１１０の出力信号とを比較する比較器２１０と、比較器２１０の出力によってカウンタ（図示せず）でカウンティングされたデジタル値を格納するラッチアレイセル３１０からなる。
【０００７】
一方、単位ピクセル１１０は、外部からの光によって電圧が印加されるフォトダイオード３２と、フォトダイオード３２に印加された電圧を伝達する伝達トランジスタＴｘと、伝達トランジスタＴｘを介してフォトダイオード３２に印加された電圧をゲートで入力されて、その電圧に応じてソースドレインの間に一定の電流を発生させるソースフォロア（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ）トランジスタＤｘと、ソースフォロアトランジスタＤｘのゲートにリセット電圧を印加するリセットトランジスタＲｘと、ソースフォロアで生成された電流を後段の比較器２１０に伝達するセレクショントランジスタＳｘと、セレクショントランジスタＳｘと接地電源との間の電流源Ｉｓとから構成される。
【０００８】
ここで、まず、単位ピクセル１１０のリセットトランジスタＲｘがターンオン（ｔｕｒｎ−ｏｎ）され、伝達トランジスタＴｘがターンオフ（ｔｕｒｎ−ｏｆｆ）され、セレクショントランジスタＳｘはターンオンされて、リセットレベルに該当する信号が比較器２１０の正（＋）入力端に入力され、第１番目のランプ信号が比較器２１０の負（‐）入力端に入力される。
一方、比較器２１０は、入力された両信号を引き続き比較して、正（＋）入力端に入力されたリセットレベルに該当する信号の電圧よりランプ信号が低くなる場合、ランプ信号に該当するデジタルコードをラッチアレイセル３１０に記録する。ランプ信号とは、クロックに応じて一定の傾斜（傾き）を有し、等間隔に電圧が低くなる信号である。
【０００９】
デジタルコードは、第１番目のランプ信号が出力されればカウンタ（図示せず）でクロックをカウンティングを開始して比較器２１０より出力信号が出力されれば、その時までカウンティングされたデジタル値を該当するラッチアレイセル３１０に記録することになる値である。図３のＡ地点からカウントが開始され、Ａ’地点までカウンティングされたデジタル値をラッチアレイセル３１０に格納することになる。
【００１０】
次いで、単位ピクセル１１０のリセットトランジスタＲｘがターンオフされ、伝達トランジスタＴｘとセレクショントランジスタＳｘとがターンオンされ、フォトダイオード３２で外部光の強さに応じて電荷を誘起する。この場合、フォトダイオード３２で誘起された電荷を読み出して得られたデータ電圧が比較器２１０の正（＋）入力端に入力され、一方、第２番目のランプ信号が比較器２１０の負（−）入力端に入力されて比較される。この場合にもランプ信号がデータ電圧より低くなる時、比較器２１０より出力される信号によりその時までカウンティングされたデジタル値をラッチアレイセル３１０に記録することになる。カウンタは、図３のＢ地点からカウントを開始し、比較器から信号が出力されるＢ’地点までカウンティングする。
【００１１】
最終的にイメージセンサから出力されるイメージ値は、リセットレベルの電圧とデータレベルの電圧を記録したラッチアレイの値を互いに引いた値を利用する。このようにすることにより、ピクセルアレイの工程誤差、あるいは単位ピクセルから出力されるアナログ値をアナログ−デジタル変換する過程で発生し得るオフセット（例えば、比較器などで有し得るオフセット）を除去することができる。すなわち、図３に示すランプ信号のうち、第１番目のランプ信号は各ピクセルをリセットさせた時に単位ピクセルが出力する電圧と一致するデジタル値を得るための信号であり、第２番目のランプ信号は各ピクセルの画像データ出力電圧に該当するデジタル値を得るための信号である。
【００１２】
図４は、通常的な比較器の回路図である。図示した比較器は、ＣＭＯＳ差動増幅器の構成を採用しているので、その構成及び動作に対する説明は省略する。
通常にＣＭＯＳ差動増幅器は、比較的大きいオフセット（ｏｆｆｓｅｔ）電圧を有しており、ＣＭＯＳイメージセンサの比較器を上記のようなＣＭＯＳ差動増幅器により構成する場合、数百個に達する比較器のオフセット電圧が全て互いに異なる値を有することになるため、オフセット電圧値が出力イメージの固定パターン雑音（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ）として現れる問題点がある。
勿論、前述したＣＤＳがこのような問題を一部補完するが、ＣＤＳ方式はオフセット電圧自体をデジタル信号に変換しデジタル引き算器を利用して固定パターン雑音を除去するため、雑音を除去することに限界があり、またデジタル信号に変換されたオフセット電圧を保管するためのメモリを追加的に必要とするので、イメージセンサ全体の構成面積を増加させる短所がある。
【００１３】
図５は、図１のラインバッファ３００のブロック構成図である。
図５を参照すれば、従来のＣＤＳ方式によりピクセルの電圧をデジタル信号に変換しようとすると、単位ピクセル一つに二つのラッチセルが必要である。若し、解像度を高めるためメモリを追加するならば、一つのデジタル値が増加する時ごとに２個のメモリが追加されなければならない。
【００１４】
そして、二重サンプリングのための制御信号が追加されるため、イメージセンサの動作が非常に複雑となり、これを実現するための制御信号を発生させるデジタル回路が複雑となる。また、比較器として用いられるＣＭＯＳ差動増幅器が動作しない時もスタティック（Ｓｔａｔｉｃ）電流を続いて流すため、電力消費が多くてバッテリにより作動する電子装置に好適ではなく、低電圧で設計する場合、ダイナミックレンジ（Ｄｙｎａｍｉｃ  Ｒａｎｇｅ）が小さいため使用上の制限がある。
このような問題以外にも、ＣＤＳ方式を使用するイメージセンサの場合、サンプリングのため多くのクロック数を使用するため、アナログ−デジタル変換機の解像度を高めることが困難であり、各比較器のランプ開始電圧が比較器のオフセット電圧により変わることによって、ピクセルアナログ信号の単一なγ補正が不可能であるという問題があった。
【００１５】
【発明が解決しようとする課題】
そこで、本発明は、上記従来の技術の問題点に鑑みてなされたものであって、ＣＭＯＳイメージセンサでオフセット電圧を効率的に低減しながらも電流消費及びチップのサイズを減らすことのできる比較装置を有するＣＭＯＳイメージセンサ及びそのオフセット電圧除去方法を提供することにその目的がある。
【００１６】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による比較装置を有するＣＭＯＳイメージセンサは、被写体のイメージに対応するアナログ信号を捕獲するためのイメージ捕獲手段と、基準クロックに応じて一定の傾きで減少するランプ信号を利用して、前記アナログ信号をデジタル信号に変換するアナログ−デジタル変換手段と、前記アナログ−デジタル変換手段に前記ランプ信号を出力するランプ信号発生手段とを備え、前記アナログ−デジタル変換手段は、前記アナログ信号及び前記ランプ信号を入力されるチョッパ比較器と、ＣＭＯＳイメージセンサのオフセット電圧をなくすため、リセットモードである時、前記ランプ信号の開始電圧が入力されて前記開始電圧のレベルを誘起し、カウンタモードである時には、基準クロックに応じて減少する前記ランプ信号に該当するレベルの電圧を誘起する入力キャパシタとを備え、前記チョッパ比較器は、インバーティング手段からなる複数個の反転増幅器と、デジタル制御部により制御される複数のスイッチと複数のキャパシタとを備え、前記被写体のイメージに対応するアナログ信号を前記アナログ−デジタル変換手段に伝達する電荷移動モードである場合、前記複数のスイッチのうち、一部のスイッチが前記デジタル制御部の制御信号に応答してターンオンされることを特徴とする。
【００１７】
また、上記目的を達成するためになされた本発明による比較装置を有するＣＭＯＳイメージセンサのオフセット電圧除去方法は、請求項１の比較装置を有するＣＭＯＳイメージセンサを駆動させるための方法において、前記ランプ信号の開始電圧を前記入力キャパシタに充電させ、これと同時に前記イメージ捕獲手段のリセット電圧を前記チョッパ比較器へ充電させるリセットモードステップと、前記イメージ捕獲手段から出力されるアナログ信号を前記チョッパ比較器に伝達させる電荷移動モードステップと、基準クロックに応じて減少する前記ランプ信号を前記チョッパ比較器に伝達するカウンタモードステップとを含むことを特徴とする。
【００１８】
本発明は、イメージセンサのピクセルから出力されるアナログ信号をデジタル信号に変換することに使用されてきたデジタル相互連関された二重サンプリング方式（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）を使用せず、アナログ相互連関された二重サンプリング方式を使用する比較器を提供する。
【００１９】
本発明において、アナログ相互連関された二重サンプリング方式とは、ＣＭＯＳイメージセンサのピクセルから出力されるアナログ信号とオフセット電圧とを第１入力キャパシタに格納し、ランプ信号とオフセット電圧とを第２入力キャパシタに格納した後、スイッチングによってオフセット電圧を相殺させ、ランプ信号とピクセルのアナログ電圧差を比較する方式をいう。このようにすることによって、個別ピクセル間に存在するオフセット電圧を除去して固定パターン雑音を大幅に減らすことができ、ランプ信号が一回のみ必要となるため、デジタル制御アルゴリズムが簡単になることによって、従来に使われたデジタル引き算器が不要となり、回路をさらに簡単に構成することができる。また、ＣＭＯＳイメージセンサの解像度を高める場合に追加されるメモリもデータを格納するための一つのメモリのみ追加的に必要となる。
【００２０】
また、本発明の比較装置は、入力オフセット格納方式の各端を一連に連結した簡単な構造を有し、ＣＭＯＳインバータを使用するので低い電圧でも動作できるチョッパ型（Ｃｈｏｐｐｅｒ  ｔｙｐｅ）電圧比較器にキャパシタを追加した形態により構成される。チョッパ型比較器は増幅器としてインバータを用いるので、入力値の比較時にのみ電流が流れるため、電流消費が低減するという長所を有している。
【００２１】
【発明の実施の形態】
次に、本発明にかかる比較装置を有するＣＭＯＳイメージセンサ及びそのオフセット電圧除去方法の実施の形態の具体例を図面を参照しながら説明する。
図６は、通常のチョッパ型電圧比較器の回路図である。
図６を参照しながら説明すれば、チョッパ型比較器は二つの入力信号端子Ｖｎ、Ｖｐを比較ノードＡと選択的に連結させるための第１及び第２スイッチＳ１、Ｓ２と、第１インバータＩＮ１及び第１インバータＩＮ１両端に連結された第３スイッチＳ３からなる第１ステージ１０と、比較ノードＡと第１ステージ１０を連結する第１キャパシタＣ１と、第２インバータＩＮ２及び第２インバータＩＮ２両端に連結された第４スイッチＳ４からなる第２ステージ２０により構成される。ここで、第１キャパシタＣ１は、第１ステージ１０のクランプ（Ｃｌａｍｐ）電圧を、第２キャパシタＣ２は第２ステージ２０のクランプ電圧を各々記憶する。
【００２２】
図７は、クランプ電圧を誘起するインバータの動作波形である。
図７を参照すれば、インバータの入力と出力にスイッチを設けて、短絡させればインバータの動作点に該当するクランプ電圧が誘起されることが分かる。
前述したように、チョッパ型比較器は、ＭＯＳトランジスタにより構成される複数のスイッチＳ１、Ｓ２、Ｓ３、Ｓ４を備えるが、この場合、電荷インジェクション（Ｉｎｊｅｃｔｉｏｎ）等によって、下記の数式１のようなオフセット電圧を発生させることができるが、これは相対的に差動増幅器により構成された比較器に比べて極めて小さい値である。
【００２３】
また、数式１に表すように、インバータ端を大きく設計すれば、オフセット電圧をさらに小さく減らすことができる。
【数式１】
Ｖｏｆｆｓｅｔ＝Ｖｔｈ／（Ａ１×Ａ２）
ここで、Ｖｔｈはチョッパ型比較器の次の端のデジタル回路に対するロジックしきい電圧値を、Ａ１及びＡ２は第１、２ステージ１０、２０の利得を各々表す。
第１、２ステージの利得を大きくするほど回路設計上、オフセット電圧を減らすことができ、このような極めて小さいオフセット電圧の特性のため、オフセット電圧による固定パターン雑音を大幅に減らすことができるようになる。
【００２４】
図８は、本発明の好ましい一実施例による比較装置を有するＣＭＯＳイメージセンサの内部回路図であって、周辺ブロックと共に示す。
図８を参照すれば、比較器２２０、単位ピクセル１２０、ランプ信号生成部４１０、ラッチセル３２０及びアナログ信号に対応するデジタル値を計算するカウンタ５１０（ＣＭＯＳイメージセンサのデジタル制御部内に存在）が共に示されている。
ここで、比較器２２０はチョッパ型比較器のランプ信号入力側にキャパシタＣ３を追加してアナログ相互連関された二重サンプリング機能を行うことができるように構成することによって、ピクセル間に存在し得る固定パターン雑音を除去して画質を改善し得るように構成しているが、以下の動作説明でさらに詳しく説明する。
【００２５】
図９は、図８に示された比較器の動作タイミング図である。
図８、図９を参照しながら比較器２２０の動作をステップ別に説明する。第一ステップでピクセル１２０のリセットレベルの電圧をキャパシタＣ３に貯蔵し、第２ステップでピクセル１２０の実際データ値に該当する電圧をキャパシタＣ２に貯蔵し、Ｃ２と、Ｃ３に貯蔵した電圧をクランプさせてキャパシタＣ１にその動作点における電圧を貯蔵する。次いで、第３ステップでランプ信号生成部４１０とカウンタ５１０が動作して、二つの入力信号Ｖｐ、Ｖｒａｍｐを比較した後、比較された結果をラッチセル３２０に格納する。図９に各々のステップ別に波形が示されており、以下、各ステップ別に詳細に説明する。
【００２６】
まず、第１ステップ（ｒｅｓｅｔ  ｍｏｄｅ）を説明する。伝達トランジスタＴｘをターンオフにセッティングし、リセットトランジスタＲｘをターンオンにセッティングし、セレクショントランジスタＳｘをターンオンにセッティングすればリセットレベルの電圧ＶｒｅｓｅｔがソースフォロアトランジスタＤｘゲートに誘起され、ノードＮ１には‘Ｖｔ’ほど落ちた電圧、すなわち‘Ｖｐ＝Ｖｒｅｓｅｔ−Ｖｔｈ’が誘起される。
しかし、普通のＶｔｈにオフセット電圧が存在することになるので、さらに正確には‘Ｖｐ＝Ｖｒｅｓｅｔ−（Ｖｔｈ＋Ｖｏｆｆｓｅｔ）’となる。一方、ノードＮ２にはランプ信号生成部４１０から出力されるランプ電圧Ｖｒａｍｐの開始電圧Ｖｓｔａｒｔが印加される。
従って、この場合には、‘Ｖｒａｍｐ＝Ｖｓｔａｒｔ’である。
【００２７】
また、第１ステップで、スイッチＳ１、Ｓ２がオンされてキャパシタＣ３に下記数式２のような電圧が格納され、以後スイッチＳ２は直ちにオフされる。
【数式２】
ＶＣ３＝Ｖｒｅｓｅｔ−（Ｖｔｈ＋Ｖｏｆｆｓｅｔ）−Ｖｓｔａｒｔ
【００２８】
次いで、第２ステップ（ｃｈａｒｇｅ  ｔｒａｎｓｆｅｒ  ｍｏｄｅ）では、単位ピクセル１２０の実際データ値に該当する電圧を比較器２２０に印加すべきであるため、リセットトランジスタＲｘをターンオフにしておき、伝達トランジスタＴｘをターンオンして、フォトダイオードＰＤにより発生された電荷をソースフォロアトランジスタＤｘのゲートに電送する。この場合のゲート電圧は、‘Ｖｐｉｘｅｌ’となるため、ノードＮ１の電圧は‘ＶＮ１＝Ｖｐｉｘｅｌ−（Ｖｔｈ＋Ｖｏｆｆｓｅｔ）’となり、一方、２個のスイッチＳ３、Ｓ４がスイッチオンされて２個のインバータＩＮ１、ＩＮ２の動作点に該当する電圧をキャパシタＣ２、Ｃ１が誘起されるようにする。キャパシタＣ２、Ｃ１に誘起される電圧は、各々‘Ｖｃｌａｍｐ１’、‘Ｖｃｌａｍｐ２’となる。
【００２９】
ここで、スイッチＳ１が第１ステップから続いてスイッチオンされているため、キャパシタＣ２には下記数式３の電圧が貯蔵され、キャパシタＣ１には下記数式４の電圧が貯蔵される。そして、この格納された電圧を保持させるためにスイッチＳ１、Ｓ３、Ｓ４は直ちにスイッチオフされる。
【数式３】
ＶＣ２＝Ｖｐｉｘｅｌ−（Ｖｔｈ＋Ｖｏｆｆｓｅｔ）−Ｖｃｌａｍｐ１
【数式４】
ＶＣ１＝Ｖｃｌａｍｐｌ−Ｖｃｌａｍｐ２
【００３０】
第１と第２ステップの動作を整理すれば、第１ステップにおいてキャパシタＣ３に‘Ｖｒｅｓｅｔ−（Ｖｔｈ＋Ｖｏｆｆｓｅｔ）−Ｖｓｔａｒｔ’の電圧値がサンプリングされ、第２ステップにおいてキャパシタＣ２に‘Ｖｐｉｘｅｌ−（Ｖｔｈ＋Ｖｏｆｆｓｅｔ）−Ｖｃｌａｍｐ１’の電圧がサンプリングされる。以後、スイッチング動作により上記のキャパシタＣ３、Ｃ２が有しているオフセット値が互いに相殺されて除去され、従って前記の方式をアナログ相互連関された二重サンプリング方式という。
【００３１】
次いで、第３ステップ（ｃｏｕｎｔ  ｍｏｄｅ）において、ランプ信号生成部４１０から出力されるランプ信号と単位ピクセル１２０とに格納された電圧値を比較するためにスイッチＳ２をスイッチオンする。
ここで、スイッチＳ２がオンされても、残りのスイッチＳ１、Ｓ３、Ｓ４がオフ状態にあるため、キャパシタＣ１、Ｃ２、Ｃ３の電圧は続いて保持される。
【００３２】
この場合、第１インバータＩＮ１の入力電圧Ｎ３は、下記数式５によって決められ、数式５に数式２と数式３を代入すれば、下記の数式６となる。また、ランプ信号生成部４１０から出力されるランプ電圧Ｖｒａｍｐの開始電圧が‘Ｖｓｔａｒｔ’であるため、これをさらに数式６に代入すれば、下記の数式７となる。
【数式５】
ＶＮ３＝Ｖｒａｍｐ＋ＶＣ３−ＶＣ２
【数式６】
ＶＮ３＝Ｖｒａｍｐ−Ｖｓｔａｒｔ＋Ｖｒｅｓｅｔ−Ｖｐｉｘｅｌ＋Ｖｃｌａｍｐ１
【数式７】
ＶＮ３＝Ｖｒｅｓｅｔ−Ｖｐｉｘｅｌ＋Ｖｃｌａｍｐ１
【００３３】
上記数式７を説明すれば、ＶＣ３とＶＣ２に存在していたＶｔｈとＶｏｆｆｓｅｔとが除去されたことが分かるが、これは既にアナログ相互連関された二重サンプリングがなされたことを表すものである。ここで、残っている値は、‘Ｖｒｅｓｅｔ−Ｖｐｉｘｅｌ’であるが、この値は純粋なアナログピクセルデータ値を表す。
そして、電圧Ｖｃｌａｍｐ１は、第１インバータＩＮ１の動作点であるため、第１インバターＩＮ１の入力電圧が‘Ｖｃｌａｍｐ１’となる瞬間が比較瞬間となる。
【００３４】
一方、この第３ステップにおいてラッチセル３２０を作動させるためにラッチイネーブル信号Ｌａｔｃｈ＿ＥＮがＨｉｇｈにセッティングされ、ランプ信号生成部４１０から出力されるランプ信号が段階的に減少することに伴って、毎クロック毎にカウンタ５１０の値も一つずつ増加することになる。ランプ信号生成部４１０により生成されるランプ信号は、下記数式８のように表すことができる。ΔＶは、クロックに応じて変化するランプ信号の電圧値を表す。
【数式８】
Ｖｒａｍｐ＝Ｖｓｔａｒｔ−ΔＶ
【００３５】
数式８を数式６に代入すれば、第１インバータＩＮ１の入力電圧は下記の数式９のように表すことができる。
【数式９】
ＶＮ３＝（Ｖｒｅｓｅｔ−Ｖｐｉｘｅｌ）−ΔＶ＋Ｖｃｌａｍｐ１
ランプ信号により数式９のΔＶ値が増加することになるが、時間が経過すれば‘Ｖｒｅｓｅｔ−Ｖｐｉｘｅｌ’と同じくなる時がある。この場合、第１インバータＩＮ１の入力電圧が‘Ｖｃｌａｍｐ１’となると同時に第２インバータＩＮ２の入力電圧も動作電圧である‘Ｖｃｌａｍｐ２’となって２個のインバータが動作点にあることになる。
【００３６】
この時点が比較される瞬間であり、この場合ランプ信号が少しでもさらに落ちることになれば、その信号が第１、２インバータの利得に増幅され、Ｖｏが接地電源（ｇｒｏｕｎｄ）に落ちる。
このようにＶｏが接地電源に落ちれば、その間追跡してきたカウンタ５１０の値が最終的にラッチセル３２０に格納される。この格納された値が単位ピクセルのデータによるデジタル値である。
最後に、ラッチセル３２０に格納されたデータがデジタル制御部（図１の５００）に伝達されるまで保管するために、ラッチイネーブル信号Ｌａｔｃｈ＿ＥＮをローにセッティングする。
【００３７】
前述したように、本発明の比較装置は、比較される瞬間のみに第１、第２インバータＩＮ１、ＩＮ２に電流が流れるようになるので、スタティック電流がほとんどないので、全体電力消耗を大幅に低減することができる。そして、本発明の比較器はリセットレベルがアナログ信号形態でキャパシタＣ３に格納されるため、ランプ信号生成部４１０がランプ信号を一回のみ発生すれば良いので全体チップの動作が簡単になり、デジタル制御アルゴリズムを単純化させることができる。また、リセットレベルの値をデジタル値に変換してその結果を格納する必要がないので、全体メモリの大きさを半分に減らすことができる。
【００３８】
尚、本発明は、本実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。例えば、前述した実施ではＣＭＯＳイメージセンサにおける比較器を例として説明したが、本発明の比較装置は低電圧で作動するアナログ集積回路、またはオフセットが除去された比較装置が必要な集積回路の設計時に適用可能である。
【００３９】
【発明の効果】
上述したように、本発明にかかる比較装置を有するＣＭＯＳイメージセンサ及びそのオフセット電圧除去方法は、アナログ相互連関された二重サンプリング動作を行って個別ピクセル間に存在するオフセット電圧を除去することによって、固定パターン雑音を大幅に低減しながらもランプ信号が一回のみ必要であるので、制御信号が簡単になりデジタル引き算器が不要となるので、回路を簡単に構成することができるという効果がある。
そして、本発明は、アナログ相互連関された二重サンプリングを行うことによって、ＣＭＯＳイメージセンサ具現の時、デジタル相互連関された二重サンプリングを行うＣＭＯＳイメージセンサより小さい面積で実現できる。
また、本発明の比較装置は、比較される瞬間のみに反転増幅器で電流が流れるため、全体平均電流の量を大幅に減らして電力の消費を減らすことができる。
【図面の簡単な説明】
【図１】従来のデジタル相互連関された二重サンプリング（ＣＤＳ）方式を支援するＣＭＯＳイメージセンサの全体ブロック構成図である。
【図２】図１のＣＭＯＳイメージセンサの全体的なブロックの中から単位ピクセルの画素信号をデジタル信号に変換して格納するための経路を示す回路図及びブロック図である。
【図３】従来のデジタル二重サンプリング方式を説明するための波形図である。
【図４】図２の比較器を構成する差動増幅器の回路図である。
【図５】図１のラインバッファのブロック構成図である。
【図６】通常のチョッパ型電圧比較器の回路図である。
【図７】図６のチョッパクランプ電圧を誘起するインバータの動作波形である。
【図８】本発明の好ましい一実施例にかかる比較装置を有するＣＭＯＳイメージセンサの内部回路図及び周辺ブロック図である。
【図９】図８に示された本発明にかかる比較装置を有するＣＭＯＳイメージセンサの動作タイミング図である。
【符号の説明】
１２０        単位ピクセル
２２０        比較器
３２０        ラッチセル
４１０        ランプ信号生成部
５１０        カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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