(57)【特許請求の範囲】
【請求項１】
半導体メモリを有していて、それぞれ異なるレベルの基準電圧が印加される複数個のメモリモジュールを収容するための複数個のスロットと、
前記メモリモジュールに配設されていて、それぞれに対応するメモリモジュールと連結し、外部基準電圧をレギュレートして対応するメモリモジュールに互いに異なる基準電圧を提供するための電圧レギュレータを有する複数個の基準電圧源と、
前記基準電圧源に前記外部基準電圧を提供するための外部基準電圧源と、を含み、
制御信号に応答して前記電圧レギュレータがディスエーブルされた場合は前記外部基準電圧が前記電圧レギュレータをバイパスし、前記制御信号に応答して前記電圧レギュレータがイネーブルされる場合は前記外部基準電圧が前記電圧レギュレータによりレギュレート(調節)されることを特徴とする半導体メモリ装置。
【請求項２】
前記外部基準電圧源は、終端電圧と接地電圧との間に直列で連結された少なくとも二個の抵抗を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
半導体メモリを有していて、それぞれ異なるレベルの基準電圧が印加される複数個のメモリモジュールを収容するための複数個のスロットと、
前記複数個のメモリモジュールのうち対応するものにそれぞれ配設された複数個の電圧レギュレータと、
メモリモジュール外部に配設された外部基準電圧源と、を含み、
各電圧レギュレータは外部基準電圧源から外部基準電圧を受け、制御信号に応答して外部基準電圧をレギュレートして該当するメモリモジュールに基準電圧を供給することを特徴とする半導体メモリ装置。
【請求項４】
対応するメモリモジュールに配設された電圧レギュレータは、前記制御信号に応答してイネーブルされまたはディスエーブルされ、前記電圧レギュレータがディスエーブルされる時に前記外部基準電圧が前記対応するメモリモジュールの前記メモリ装置に提供されて、前記電圧レギュレータがイネーブルされる時に前記外部基準電圧は前記電圧レギュレータによって調節されて、前記基準電圧が前記対応するメモリモジュールの前記メモリ装置に提供されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記外部基準電圧源は、前記外部基準電圧の値を決定するための少なくとも二個の抵抗を含むことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
データを保存する複数の半導体メモリ装置を具備するメモリシステムにおいて、
複数のメモリスロットと、
それぞれの半導体メモリ装置を有し、前記メモリスロットのうち対応するものに装着された複数のメモリモジュールと、
外部基準電圧を発生するための基準電圧源と、
前記メモリモジュールのうち対応するものとそれぞれに連結された複数の電圧レギュレータとを含んでいて、
前記電圧レギュレータのそれぞれは前記外部基準電圧を入力し制御信号に応答してイネーブルされるかまたはデ−スエイブルされ、前記電圧レギュレータがデ−スエイブルされた場合に前記外部基準信号はメモリ装置として提供され、前記電圧レギュレータがイネーブルされた場合に前記外部基準信号は前記電圧レギュレータによりレギュレートされて前記対応するメモリモジュールの前記メモリ装置により前記基準電圧を提供し、互いに異なる電圧レベルを有する前記基準電圧のそれぞれのメモリモジュールとして提供されることを特徴とするメモリシステム。
【請求項７】
前記基準電圧源は、前記外部基準電圧の値を決定するための抵抗を含むことを特徴とする請求項６に記載のメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びメモリシステムに関する。
【０００２】
【従来の技術】
図１は、通常的なＲＡＭバスメモリシステムの構成図を図示したものである。図１を参照すると、通常的なＲＡＭバスメモリシステムは、ＲＡＭバスＡＳＩＣセル（ＲＡＣ）とＲＡＭバスメモリコントローラとを備えたマスタ素子１１と、ＲＩＭＭ（Ｒａｍｂｕｓ  Ｉｎ−Ｌｉｎｅ  Ｍｏｄｕｌｅ）コネクタ１２−１４と、多数のＲＩＭＭコネクタ１２−１４上に装着されるＲＩＭＭメモリモジュール１５、１６及びＣ-ＲＩＭＭモジュール（ＲＩＭＭ  Continuity  Momule）１７と、クロック発生器（Ｄｉｒｅｃｔ  Ｒａｍｂｕｓ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）１８とを備える。
【０００３】
各ＲＩＭＭメモリモジュール１５、１６は、多数の所定ビットのＲＡＭバスＤＲＡＭ、例えば２５６ＭｂのダイレクトＲＡＭバス（Ｄｉｒｅｃｔ  Ｒａｍｂｕｓ）ＤＲＡＭで構成されていて、ＲＡＭバスチャネル１９を通してマスタ素子１１と各ＲＩＭＭモジュール１５、１６上のＲＡＭバスＤＲＡＭとの間のインタフェースがなされる。
ＲＡＭバスチャネル１９は、一端が終端された伝送ラインであって、マスタ素子１１と終端電圧Ｖｔｅｒｍが印加される終端抵抗Ｒｔｅｒｍとの間を電気的に連結する。ＲＡＭバスチャネル１９は、所定数のＲＡＭバスＤＲＡＭ、例えば３２個のＲＡＭバスＤＲＡＭを追加のドライバなしにサポートできる。
前記のようなＲＡＭバスメモリシステムでは、各ＲＩＭＭコネクタ１２、１３上に装着されたＲＩＭＭメモリモジュール１５、１６に同一な基準電圧Ｖｒｅｆが印加される。したがって、各ＲＩＭＭメモリモジュール１５、１６のＲＡＭバスＤＲＡＭには、すべて同一な基準電圧Ｖｒｅｆが印加される。
【０００４】
図２は、従来の各メモリモジュールに同一な基準電圧を印加する方式を説明するための概略図である。図３は、図２の詳細図を示したものである。
図２及び図３を参照すると、メモリコントローラ２１は、ＲＡＭバスチャネル２４を通して各メモリスロットすなわち図１のＲＩＭＭコネクタに装着されたＲＡＭバスメモリモジュール２２、２３に連結されて、各メモリスロット２２、２３には基準電圧源２５から同一な基準電圧Ｖｒｅｆが各々印加さる。したがって、一つのＲＡＭバスチャネル２４に連結される第１メモリモジュール２２上の多数のＲＡＭバスＤＲＡＭ２２−１、２２−２と第２メモリモジュール２３上の多数のＲＡＭバスＤＲＡＭ２３−１、２３−２とには、すべて同一な基準電圧Ｖｒｅｆが印加される。
【０００５】
基準電圧源２５は、終端電圧と接地とに連結される直列抵抗、一例としてＲ２１、Ｒ２２で構成される。直列抵抗Ｒ２１、Ｒ２２の電圧分配による基準電圧Ｖｒｅｆが各メモリモジュール２２、２３上のＲＡＭバスＤＲＡＭ２２−１、２２−２、２３−１、２３−２に同一に供給される。
前記モジュール２２、２３上のＲＡＭバスＤＲＡＭ２２−１、２２−２、２３−１、２３−２の各々は、ＤＲＡＭコア領域、ＲＡＭバスインタフェース、並びに遅延ロックループＤＬＬ及びパワー供給ためのアナログ領域に大きく分けることができる。ＤＲＡＭコア領域は、一般的なＤＲＡＭコアと大きな差異がない。ＲＡＭバスインタフェースは、ＤＲＡＭコア領域とチップ外部とのインタフェースのためのものであって、一般にオープンドレイン型ドライバを用いる。
【０００６】
図４は、従来のＲＡＭバスＤＲＡＭにおけるオープンドレイン型ＲＡＭバスインタフェースの一例を図示したものである。
図４を参照すると、オープンドレイン型ＲＡＭバスインタフェースは、ロー状態Ｌのデータを出力するためにドライバ３１のＮＭＯＳトランジスタＭＮがターンオンされてロー状態のデータが出力され、ハイ状態Ｈのデータを出力するためにドライバ３１のＮＭＯＳトランジスタＭＮがターンオフされて終端抵抗Ｒｔｅｒｍに連結された終端電圧Ｖｔｅｒｍによりハイ状態のデータが出力される。なお、図４において、符号３２は出力端を示す。
【０００７】
図５は、従来のＲＡＭバスＤＲＡＭの信号出力レベル（ＲＳＬ出力レベル）の一例を図示したものである。
図５を参照すると、従来のＲＡＭバスＤＲＡＭが図４のようなＲＡＭバスインタフェースを通してＲＳＬ出力レベルのデータを正常的に出力する場合には、論理“０”である高電圧レベル（ＶＯＨ）は終端電圧Ｖｔｅｒｍであって大体１．８Ｖであり、また、基準電圧レベルＶｒｅｆは大体１．４Ｖであり、また、論理“１”である低電圧レベル（ＶＯＬ）は大体１．０Ｖになる。したがって、ＶＯＨ−Ｖｒｅｆ＝ＶＯＬ−Ｖｒｅｆになり、電圧振幅Ｖｓｗは大体０．８Ｖになる。
図５に示すようにＲＡＭバスＤＲＡＭは、ＲＡＭバスチャネルの一端を終端して電源電圧より低い１．８Ｖ程度の終端電圧Ｖｔｅｒｍに連結して駆動電流を終端抵抗を通して流れるようにすることによって、１Ｖ以下の振幅を有するＲＳＬ出力信号を得る。
【０００８】
しかし、前述したように一つのＲＡＭバスチャネルに連結されたすべてのＲＡＭバスメモリ素子に同一な基準電圧を印加するＲＡＭバスメモリシステムでは、第１メモリスロット上の任意のＲＡＭバスＤＲＡＭからデータを読出した後ギャップなしに連続的に第２メモリスロット上の任意のＲＡＭバスＤＲＡＭからデータを読出す場合、または第２メモリスロット上の任意のＲＡＭバスＤＲＡＭからデータを読出した後ギャップなしに連続的に第１メモリスロット上の任意のＲＡＭバスＤＲＡＭからデータを読出す場合に、最初のＲＡＭバスＤＲＡＭから読出されたデータによって発生したノイズが二回目のＲＡＭバスＤＲＡＭの読出しデータに影響を及ぼす折返しノイズ（ｂａｃｋ−ｔｏ−ｂａｃｋ  ｎｏｉｓｅ）を誘発する。
【０００９】
図６は、従来のＲＡＭバスメモリシステムにおいて、一端が終端されたＲＡＭバスチャネルの特性上発生する３種のタイプの波形を図示したものである。
図６を参照すると、ＲＡＭバスメモリシステムでは、任意のメモリスロット上の任意のＲＡＭバスＤＲＡＭからデータを読出す時に３種のタイプの波形が存在する。一つは、ＲＡＭバスチャネル上の多数のＲＡＭバスＤＲＡＭ４２−４４中の任意の一つのＲＡＭバスＤＲＡＭからメモリコントローラ４１に進行する読出し波Ｗ１であって、一つは、読出し進行波Ｗ１がメモリコントローラ４１から反射され進行する反射波Ｗ２であって、残り一つは、ＲＡＭバスＤＲＡＭから終端抵抗Ｒｔｅｒｍに進行する終端波Ｗ３である。これら３種のタイプの進行波形Ｗ１−Ｗ３は、大体Ｖｓｗ／２の大きさを有する。
【００１０】
図７は、ＲＡＭバスＤＲＡＭのデータ読出し時に図６に図示されたような３種のタイプの進行波形Ｗ１−Ｗ３が正常的に進行する場合を図示したものである。図８は、従来のＲＡＭバスメモリシステムにおいて、ＲＡＭバスＤＲＡＭからデータの読出し時に発生する折返しノイズを説明するための進行波形図である。図８で、Ｗ１１−Ｗ１３は最初の読出しサイクルにおけるＲＡＭバスＤＲＡＭ６２からデータ読出し時の波形であって、Ｗ２１−Ｗ２３は二回目の読出しサイクルにおけるＲＡＭバスＤＲＡＭ６２からデータ読出し時の波形である。
【００１１】
【発明が解決しようとする課題】
図７に示すように、まず読出されたデータによりノイズが発生されない場合には、その次のデータ読出し時に正常的なデータの読出しが可能であるが、読出されたデータによりノイズが発生する場合には、その次に読出されるデータに影響を及ぼす。図８に示すように、二回目の読出しサイクルから発生された終端進行波Ｗ２３と最初の読出しサイクルから発生された反射進行波Ｗ１２とが重畳されて、ＲＡＭバスＤＲＡＭ６２からのデータ読出し時のＲＡＭバスＤＲＡＭはさらに低い電圧で駆動される。したがって、ＲＡＭバスＤＲＡＭ６２からのデータ読出し時のデータは、誤って読まれる誤作動を誘発する問題点があった。
すなわち、すべてのメモリスロットに同一な基準電圧が印加されていても、ＲＡＭバスＤＲＡＭから出力されるデータのＲＳＬ出力レベルは変動されて、図５のようにＶＯＨ−Ｖｒｅｆ＝Ｖｒｅｆ−ＶＯＬの関係が得られなくなって、正常的なデータの読出しがなされなくなる。
したがって、ＲＡＭバスチャネルの特性上発生する折返しノイズによりシステムが誤作動をするようになって、これにより信頼性が低下する問題点があった。
これを解決するために、ＲＡＭバスＤＲＡＭからのデータ読出し時の駆動能力を状況によって調節するＯＤＦ（Ｏｖｅｒ  Ｄｒｉｖｉｎｇ  Ｆａｃｔｏｒ）の概念がＲＡＭバスメモリシステムに導入された。しかし、ＯＤＦは折返しノイズによる誤作動は防止できたが、ドライバのライジング／フォーリングタイム比（ｔＱｍａｘ／Ｑｍｉｎ）のような他の駆動要素が低下されて、これによりノイズによる収率低下等の問題点が発生した。
本発明の目的は信頼性を向上させることができて、収率を高めることができる半導体メモリ装置及びメモリシステムを提供することである。
【００１２】
【課題を解決するための手段】
本発明の半導体メモリ装置は、半導体メモリを有していてそれぞれ異なるレベルの基準電圧が印加される複数個のメモリモジュールを収容するための複数個のスロットと、メモリモジュールに配設されていてそれぞれに対応するメモリモジュールと連結してなり外部基準電圧をレギュレートして対応するメモリモジュールに互いに異なる基準電圧を提供するための電圧レギュレータを有する複数個の基準電圧源と、この基準電圧源に外部基準電圧を提供するための外部基準電圧源とを含み、制御信号に応答して電圧レギュレータがディスエーブルされた場合は外部基準電圧が電圧レギュレータをバイパスし、制御信号に応答して電圧レギュレータがイネーブルされる場合は外部基準電圧が電圧レギュレータによりレギュレートされる。
ここで、外部基準電圧源は、終端電圧と接地電圧との間に直列で連結された少なくとも二個の抵抗を含むことが好ましい。
【００１３】
また、本発明の半導体メモリ装置の他の実施形態は、半導体メモリを有していて、それぞれ異なるレベルの基準電圧が印加される複数個のメモリモジュールを収容するための複数個のスロットと、複数個のメモリモジュールのうち対応するものにそれぞれ配設された複数個の電圧レギュレータと、メモリモジュール外部に配設された外部基準電圧源とを含み、各電圧レギュレータは外部基準電圧源から外部基準電圧を受け、制御信号に応答して外部基準電圧をレギュレートして該当するメモリモジュールに基準電圧を供給する。
ここで、対応するメモリモジュールに配設された電圧レギュレータは制御信号に応答してイネーブルされまたはディスエーブルされ、電圧レギュレータがディスエーブルされる時に外部基準電圧がメモリ装置に提供されて、電圧レギュレータがイネーブルされる時に外部基準電圧は電圧レギュレータによって調節されて、基準電圧が対応するメモリモジュールのメモリ装置に提供されることが好ましい。また、外部基準電圧源は、外部基準電圧の値を決定するための少なくとも二個の抵抗を含むことが好ましい。
【００１４】
また、本発明の半導体メモリ装置を複数具備するメモリシステムは、複数のメモリスロットと、それぞれの半導体メモリ装置を有してメモリスロットのうち対応するものに装着された複数のメモリモジュールと、外部基準電圧を発生するための基準電圧源と、メモリモジュールのうち対応するものとそれぞれに連結された複数の電圧レギュレータとを含んでいて、電圧レギュレータのそれぞれは外部基準電圧を入力し制御信号に応答してイネーブルされるかまたはデ−スエイブルされ、電圧レギュレータがデ−スエイブルされた場合に外部基準信号はメモリ装置として提供され、電圧レギュレータがイネーブルされた場合に外部基準信号は電圧レギュレータによりレギュレートされて対応するメモリモジュールのメモリ装置により基準電圧を提供し、互いに異なる電圧レベルを有する基準電圧のそれぞれのメモリモジュールとして提供する。
ここで、基準電圧源は、外部基準電圧の値を決定するための抵抗を含むことが好ましい。
【００１６】
【発明の実施の形態】
以下、本発明を具体的に説明するために本発明による一実施例を添付図面を参照しながらさらに詳細に説明する。
図９は、本発明の一実施例による各メモリモジュールに相異なるレベルの基準電圧を印加するＲＡＭバスメモリシステムの概略図を図示したものである。図１０は、図９の詳細図を図示したものである。
本発明の一実施例では、メモリシステム上で相異なるレベルの基準電圧を各々のメモリモジュールに提供するためのものであって、多数の基準電圧源を備えて相異なるレベルの基準電圧をメモリモジュールに各々提供する。
図９及び図１０を参照すると、本発明の一実施例によるＲＡＭバスメモリシステムでは、メモリコントローラ８１はＲＡＭバスチャネル８４を通して各メモリスロット（図１のＲＩＭＭコネクタ）に装着されたＲＡＭバスメモリモジュール８２、８３上のＲＡＭバスＤＲＡＭ８２−１、８２−２、８３−１、８３−２に連結される。前記ＲＡＭバスチャネル８４は、一端が終端された伝送ラインであって、メモリコントローラ８１と終端抵抗Ｒｔｅｒｍとに連結されている。
【００１７】
図１０において、ＤＢは、所定ビット、例えば９ビットの入出力データを伝送するためのデータバスであって、ＣＦＭ（ｃｌｏｃｋ  ｆｒｏｍ  ｍａｓｔｅｒ）は、メモリコントローラから伝送されるクロック信号であって、ＣＴＭ（ｃｌｏｃｋ  ｔｏ  ｍａｓｔｅｒ）は、メモリコントローラに受信されるクロック信号である。
また、本発明の一実施例によるＲＡＭバスメモリシステムでは、多数のメモリモジュール８２、８３に対応して多数の基準電圧源８５−１、８５−２を備える。多数の基準電圧源８５−１、８５−２は、相異なるレベルの基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を多数のメモリモジュール８２、８３中の該当する一つのメモリモジュールに各々印加する。すなわち、第１基準電圧源８５−１は、終端電圧Ｖｔｅｒｍと接地とに連結された直列抵抗Ｒ８１、Ｒ８２で構成されて、直列抵抗Ｒ８１、Ｒ８２の分圧による第１基準電圧Ｖｒｅｆ１を第１メモリモジュール８２に提供して、第１メモリモジュール８２上のＲＡＭバスＤＲＡＭ８２−１、８２−２に同一な基準電圧Ｖｒｅｆ１を印加する。
【００１８】
一方、第２基準電圧源８５−２は、終端電圧Ｖｔｅｒｍと接地とに連結された直列抵抗Ｒ８３、Ｒ８４で構成されて、直列抵抗Ｒ８３、Ｒ８４の分圧による第２基準電圧Ｖｒｅｆ２を第２メモリモジュール８３に提供して、第２メモリモジュール８３上のＲＡＭバスＤＲＡＭ８３−１、８３−２に同一な基準電圧Ｖｒｅｆ２を印加する。
したがって、本発明では、多数の基準電圧源を備えて多数のメモリモジュールに相異なるレベルを有する基準電圧を提供する。例えば、第１メモリスロット８２には、基準電圧源８５−１の抵抗Ｒ８１、Ｒ８２の抵抗値を調節して１．４Ｖの基準電圧Ｖｒｅｆ１が印加されるようにして、第２メモリスロット８３には、基準電圧源８５−２の抵抗Ｒ８３、Ｒ８４の抵抗値を調節して１．３５Ｖの基準電圧Ｖｒｅｆ２が印加されるようにする。
【００１９】
したがって、第１メモリモジュール８２上の多数のＲＡＭバスＤＲＡＭ８２−１、８２−２には１．４Ｖの基準電圧を印加して、第２メモリモジュール８３上の多数のＲＡＭバスＤＲＡＭ８３−１、８３−２には１．３５Ｖの基準電圧を印加することによって、第１メモリモジュール８２上のＲＡＭバスＤＲＡＭ８２−１、８２−２は８００ｍＶの正常的なデータ振幅を維持して、第２メモリモジュール８３上のＲＡＭバスＤＲＡＭ８３−１、８３−２は８５０ｍＶの相対的に大きなデータ振幅を有するようになる。
各メモリモジュール毎に駆動能力を相異なるようにすることによって、第１メモリモジュール８２上のＲＡＭバスＤＲＡＭ８２−１、８２−２から読み出されたデータにより発生されたノイズに対する免疫性が向上されるので、データ読出し時の誤作動を防止できる。
【００２０】
図１０に図示された基準電圧源８５−１、８５−２の構成は一例であって、図１０のようにメモリチップ外部に構成する場合もあるが、メモリチップ内部に構成して内部基準電圧を発生することによって前記説明したように各メモリモジュール８２、８３に相異なるレベルを有する基準電圧を供給する場合もある。
また、前記したように第２メモリモジュール８３より相対的に大きなレベルの基準電圧を第１メモリモジュール８２に印加したり、または第１メモリモジュール８２より相対的に大きなレベルの基準電圧を第２メモリモジュール８３に印加したりする場合もある。
【００２１】
図１１は、本発明の他の実施例によるＲＡＭバスメモリシステムの構成図を図示したものである。
本発明の他の実施例によるＲＡＭバスメモリシステムでは、メモリモジュール上に電圧レギュレータを設けて、各メモリモジュール毎に相異なるレベルの基準電圧を提供する。
図１１を参照すると、本発明の他の実施例によるＲＡＭバスメモリシステムは、ＲＡＭバスＡＳＩＣセル（ＲＡＣ）とＲＡＭバスメモリコントローラとを備えたマスタ素子９１と、ＲＩＭＭコネクタである多数のメモリスロット９２−９４と、多数のメモリスロット９２−９４上に装着されたＲＩＭＭメモリモジュールであるＲＡＭバスメモリモジュール９５、９６及びC-ＲＩＭＭモジュール９７と、クロック発生器９８とを備える。
【００２２】
ＲＡＭバスメモリモジュール９５、９６は、多数の所定ビットのＲＡＭバスＤＲＡＭで構成されて、ＲＡＭバスチャネル９９を通してマスタ素子９１と各メモリモジュール９５、９６上のＲＡＭバスＤＲＡＭとの間のインタフェースがなされる。ＲＡＭバスチャネル９９は、一端が終端された伝送ラインとして、マスタ素子９１と一端に終端電圧Ｖｔｅｒｍが印加される終端抵抗Ｒｔｅｒｍとの間に電気的に連結される。
【００２３】
また、本発明の他の実施例によるＲＡＭバスメモリシステムでは、各メモリモジュール９５、９６に所定レベルの基準電圧を提供するための電圧レギュレータ（ＶＲ）１１０、１２０が各々備わっている。
図１２は、図１１のレギュレータ１１０、１２０が各々装着されたメモリモジュール９５、９６の概略的構成図を図示したものである。
図１２を参照すると、第１メモリモジュール９５上の各ＲＡＭバスＤＲＡＭ９５−１、９５−２には第１メモリモジュール９５上に備わった電圧レギュレータ（ＶＲ１）１１０により所定レベルの基準電圧Ｖｒｅｆ９１を提供して、第２メモリモジュール９６上の各ＲＡＭバスＤＲＡＭ９６−１、９６−２には第２メモリモジュール９６上に備わった電圧レギュレータ（ＶＲ２）１２０により所定レベルの基準電圧Ｖｒｅｆ９２を提供する。
【００２４】
電圧レギュレータ１１０または１２０は、マスタ素子９１のメモリコントローラから印加される制御信号であるイネーブル信号ＥＮ１、ＥＮ２によりディスエーブルされると、メモリモジュール９５、９６の外部から印加される基準電圧Ｖｒｅｆ９０を第１または第２メモリモジュール９５、９６にバイパスさせて基準電圧Ｖｒｅｆ９１またはＶｒｅｆ９２として第１または第２メモリモジュール９５、９６に提供する。
一方、前記電圧レギュレータ１１０、１２０は、マスタ素子９１のメモリコントローラから印加された制御信号であるイネーブル信号ＥＮ１、ＥＮ２によりイネーブルされると、前記メモリモジュール９５、９６の外部から印加される基準電圧Ｖｒｅｆ９０を、第１または第２メモリモジュール９５または９６に適合なレベルの基準電圧Ｖｒｅｆ９１またはＶｒｅｆ９２に調節して、第１または第２メモリモジュール９５または９６に提供する。
したがって、本発明の他の実施例によるＲＡＭバスメモリシステムでは、第１及び第２メモリモジュール９５、９６上に備わった電圧レギュレータ１１０、１２０を通して第１及び第２メモリモジュールに相異なるレベルの基準電圧Ｖｒｅｆ９１、Ｖｒｅｆ９２を提供するようになる。
【００２５】
第１及び第２メモリモジュール９５、９６に相異なるレベルの基準電圧Ｖｒｅｆ９１、Ｖｒｅｆ９２を第１及び第２電圧レギュレータ１１０、１２０を通して提供する作動をさらに具体的に説明する。
まず、メモリコントローラから第１メモリモジュール９５上の第１電圧レギュレータ１１０をイネーブルさせて第２メモリモジュール９６上の第２電圧レギュレータ１２０をディスエーブルさせるための制御信号ＥＮ１、ＥＮ２が各々印加された場合には、第１電圧レギュレータ１１０はイネーブルされて、第２メモリモジュール１２０はディスエーブルされる。
【００２６】
したがって、第１電圧レギュレータ１１０は、メモリモジュール９５、９６の外部から印加される基準電圧Ｖｒｅｆ９０を調節して、一定レベルの第１基準電圧Ｖｒｅｆ９１を第１メモリモジュール９５に提供して、第１メモリモジュール９５上の多数のＲＡＭバスＤＲＡＭ９５−１、９５−２に同一なレベルの第１基準電圧Ｖｒｅｆ９１を印加する。
この際、第２電圧レギュレータ１２０はディスエーブルされるので、外部から印加される基準電圧Ｖｒｅｆ９０をバイパスさせる。したがって、第２メモリモジュール９６には外部から印加される基準電圧Ｖｒｅｆ９０が第２基準電圧Ｖｒｅｆ９２として提供されて、第２メモリモジュール９６上の多数のＲＡＭバスＤＲＡＭ９６−１、９６−２に同一なレベルの第２基準電圧Ｖｒｅｆ９２を印加する。
【００２７】
一方、メモリコントローラから第１メモリモジュール９５上の第１電圧レギュレータ１１０をディスエーブルさせて第２メモリモジュール９６上の第２電圧レギュレータ１２０をイネーブルさせるための制御信号ＥＮ１、ＥＮ２が各々印加された場合には、第１電圧レギュレータ１１０はディスエーブルされて、第２メモリモジュール１２０はイネーブルされる。
【００２８】
したがって、第１電圧レギュレータ１１０は、外部から印加される基準電圧Ｖｒｅｆ９０をバイパスさせて第１メモリモジュール９５上に第１基準電圧Ｖｒｅｆ９１として提供して、第１メモリモジュール９５上のＲＡＭバスＤＲＡＭ９５−１、９５−２に同一なレベルの基準電圧Ｖｒｅｆ９１を提供する。そして、第２電圧レギュレータ１２０はイネーブルされて外部から印加される基準電圧Ｖｒｅｆ９０を調節して、一定レベルの第２基準電圧Ｖｒｅｆ９２を発生して第２メモリモジュール９６に提供して、第２メモリモジュール９６上のＲＡＭバスＤＲＡＭ９６−１、９６−２に同一なレベルの基準電圧Ｖｒｅｆ９２を印加する。
【００２９】
本発明の他の実施例によるＲＡＭバスメモリシステムは、図１１の構成に限定されるものでなく、多数のメモリスロットにメモリモジュールが装着されて相異なるレベルの基準電圧が提供される構成はすべて適用可能である。また、第１及び第２メモリモジュール９５、９６に提供される基準電圧Ｖｒｅｆ９０は、一実施例と同様にメモリチップ外部から印加されたり、またはメモリチップ内部から内部基準電圧を発生して印加したりする場合もある。そして、前記基準電圧を発生する基準電圧源も図１０のように２個の直列抵抗で構成することができる。
そして、第１及び第２メモリモジュール９５、９６に印加される基準電圧Ｖｒｅｆ９０は一定レベル、例えば一実施例のように１．４Ｖであり、第１または第２電圧レギュレータ１１０、１２０を通して電圧レベルを調整して１．３５Ｖの基準電圧Ｖｒｅｆ９１またはＶｒｅｆ９２を発生する。または、基準電圧Ｖｒｅｆ９０は１．３５Ｖであり、第１または第２電圧レギュレータ１１０、１２０を通して１．４Ｖの基準電圧Ｖｒｅｆ９１またはＶｒｅｆ９２を発生する場合もある。
【００３０】
本発明の他の実施例でも、一実施例と同様に第１及び第２メモリモジュール９５、９６上のＲＡＭバスＤＲＡＭに相異なるレベルの基準電圧を提供することによって読出しデータの振幅を変化させて、これにより読み出されたデータにより発生されたノイズに対する影響を減少させて、正確にデータを読出せることができる。
【００３１】
【発明の効果】
前述のように、本発明のＲＡＭバスメモリシステムでは、各メモリ毎に相異なるレベルの基準電圧を提供することによってまず読み出されたデータにより発生されたノイズに対する影響を減少させて、正確なデータの読出しがなされるようにすることによって、信頼性を向上させることができる。
【００３２】
以上、本発明の望ましい実施例を参照して説明したが、該技術分野の熟練された当業者は本発明の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【図１】一般的なＲＡＭバスメモリシステムの構成図。
【図２】従来のＲＡＭバスメモリシステムにおいて、各メモリスロット別基準電圧を印加する方式を説明するための図面。
【図３】図２のＲＡＭバスメモリシステムの詳細構成図。
【図４】図３のＲＡＭバスＤＲＡＭのＲＡＭバスインタフェース回路の例示図。
【図５】図３のＲＡＭバスＤＲＡＭのＲＳＬ出力レベルを図示した図面。
【図６】従来のＲＡＭバスメモリシステムにおいて、ＲＡＭバスチャネル上で発生される波形を図示した図面。
【図７】従来のＲＡＭバスメモリシステムにおいて、正常的なデータ読出し時の進行波形図。
【図８】従来のＲＡＭバスメモリシステムにおいて、折返しエラー発生時の進行波形図。
【図９】本発明の一実施例によるＲＡＭバスメモリシステムにおいて、メモリスロット別に相異なるレベルの基準電圧を印加する方式を説明するための図面。
【図１０】図９の本発明の一実施例によるＲＡＭバスメモリシステムの詳細構成図。
【図１１】本発明の他の実施例によるメモリスロット別相異なるレベルの基準電圧が印加されるＲＡＭバスメモリシステムの構成図。
【図１２】図１１のＲＡＭバスメモリシステムにおいて、多数のメモリモジュールの概略的構成図。
【符号の説明】
１１：マスタ素子
１２：RIMMコネクタ
１３：RIMMコネクタ
１４：RIMMコネクタ
１５：RIMMメモリモジュール
１６：RIMMメモリモージュール
１７：C-RIMMモジュール
１８：クロック発生器
１９：RAMバスチャネル
２２：RAMバスメモリモジュール
２３：RAMバスメモリモジュール
２４：RAMバスチャネル
２５：基準電圧源
３１：ドライバ
３２：出力端
８２：RAMバスメモリモジュール
８３：RAMバスメモリモジュール
８５：電圧源
９１：マスタ素子
９２：メモリスロット
９３：メモリスロット
９４：メモリスロット
９５：RAMバスメモリモジュール
９６：RAMバスメモリモジュール
９７：C-RIMMモジュール
９８：クロック発生器
９９：RAMバスチャネル
１１０：電圧レギュレータ
１２０：電圧レギュレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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