(57)【特許請求の範囲】
【請求項１】
より内部の第一区域（３′）とより外部の第二区域（４′）とを有する２つの隣接した区域の間に延在する連続的な部分を持ったアモルファス平坦化物質（２２）からなる層を有する少なくとも１個の誘電体多層（２０）の主表面（５）上方に形成することを要求するタイプのものであって半導体物質からなる基板（６）の主表面（５）において集積化されている電子回路の周辺部を保護し且つ封止するための装置端部構成体（３０）の製造方法において、前記装置端部構成体（３０）内側において、前記誘電体多層（２０）の前記連続的部分が存在するゾーンにおける前記構成体（３０）の前記より内側の第一区域（３′）において前記主表面（５）の側において凹所を前記基板（６）内に形成することを特徴とする方法。
【請求項２】
請求項１において、前記凹所を活性区域ゾーン（８）内に形成することを特徴とする方法。
【請求項３】
請求項２において、前記誘電体多層（２０）を形成する前に、前記誘電体多層（２０）下側に位置した第一メタリゼーションレベル（１６）の少なくとも１個のコンタクト（１７）を形成し、且つ前記活性区域ゾーン（８）が前記コンタクト（１７）を包含していることを特徴とする方法。
【請求項４】
請求項１において、前記凹所が第一深さを持った第一部分（Ｒ１）及び前記第一部分内に含まれており且つ前記第一深さよりもより大きな第二深さを持っている第二部分（Ｒ２）を有していることを特徴とする方法。
【請求項５】
請求項４において、前記凹所の第一部分（Ｒ１）が前記より周辺部の第二区域（４′）に向かってのみ前記第二部分（Ｒ２）を超えていることを特徴とする方法。
【請求項６】
請求項１において、ＣＭＯＳ技術によって製造されることを特徴とする方法。
【請求項７】
請求項６において、２つのポリシリコン層（１１，１３）を与えるタイプのものでメモリセル構成体（９）及び外部トランジスタからなる装置を形成し、且つ前記装置端部構成体（３０）内に前記凹所を形成するために、前記構成体（９）用の少なくとも１つの画定マスクを使用することを特徴とする方法。
【請求項８】
請求項１において、前記誘電体多層（２０）を形成する前に、前記装置端部構成体（３０）の前記より外部の第二区域（４′）において、前記誘電体多層（２０）の前記連続的な部分が存在する前記ゾーン内に付加的な層を形成することを特徴とする方法。
【請求項９】
請求項１乃至８のうちのいずれか１項において、前記アモルファス平坦化物質（２２）がスピニング技術によって形成することを特徴とする方法。
【請求項１０】
半導体基板（６）の主表面（５）に集積化した電子回路及び前記電子回路の周辺部を保護し且つ封止する装置端部構成体（３０）を有する電子装置において、前記装置端部構成体（３０）がアモルファス平坦化物質（２２）からなる層を有する誘電体多層（２０）を包含しており、前記誘電体多層（２０）は前記装置端部構成体（３０）においてより内部の第一区域（３′）とより外部の第二区域（４′）を有する２つの隣接した区域の間に延在する連続的な部分を具備しており、前記装置端部構成体（３０）の内側において、前記主表面（５）の側の前記基板（６）において、前記誘電体多層（２０）の前記連続的な部分が存在するゾーンにおいて前記装置端部構成体（３０）の前記より内部の第一区域（３′）に対応して凹所が設けられていることを特徴とする電子装置。
【請求項１１】
請求項１０において、前記凹所が前記集積回路を完全に取囲むように構成された実質的にリングの形状を有していることを特徴とする電子装置。
【請求項１２】
請求項１０において、前記凹所が第一深さを有する第一部分（Ｒ１）及び前記第一部分（Ｒ１）内に包含されており且つ前記第一深さよりも大きな第二深さを有する第二部分（Ｒ２）を有していることを特徴とする電子装置。
【請求項１３】
請求項１２において、前記凹所の前記第一部分（Ｒ１）が前記より周辺部の第二区域（４′）に向けてのみ前記第二部分（Ｒ２）を超えていることを特徴とする電子装置。
【請求項１４】
請求項１０において、前記凹所が活性区域ゾーン（８）内に形成されていることを特徴とする電子装置。
【請求項１５】
請求項１４において、前記誘電体多層（２０）の下側に存在する第一メタリゼーションレベル（１６）の少なくとも１個のコンタクト（１７）が設けられており、前記活性区域ゾーン（８）が前記コンタクト（１７）を包含していることを特徴とする電子装置。
【請求項１６】
請求項１０乃至１５のうちのいずれか１項において、前記アモルファス平坦化物質（２２）からなる層がＳＯＧ（スピン・オン・ガラス）から構成されていることを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積化電子装置を封止すべく構成されている周辺形態構成体の製造方法及びそれに関連する装置に関するものである。
【０００２】
特に、半導体物質からなる基板の主表面に集積化した電子回路の周辺部を保護し且つ封止するための装置端部形態的構成体であって、前記主表面上に、より内部の第一区域とより外部の第二区域とを有する２つの隣接区域の間に延在する連続的な部分を具備するアモルファス平坦化物質からなる層を有する少なくとも１個の誘電体多層を形成することを必要とするタイプの装置端部構成体及びその製造方法に関するものである。
【０００３】
【従来の技術】
公知の如く、電子装置、特にモノリシックに集積化されている電子装置は、注意深く保護され且つ封止されない場合には、それが組立期間中及び／又は寿命期間中に配置される環境条件によって著しく影響される場合がある。特に、湿度及びその他の汚染物質が存在する場合には、不所望の物質が該装置の電気的に活性な部分へ侵入する場合がある。このことは、通常、該装置の信頼性を低下させ且つその動作を取返しができない程度に危ういものとさせる場合がある。
【０００４】
従って、特にある適用例においては、電子装置の一部である電子回路の保護及び封止を可及的に最良のものとすることが重要である。その目的のためには、電子装置の端部においても完全なシール即ち封止を確保することが必要である。
【０００５】
装置の端部の意味に関しては、一般的には単結晶シリコンである半導体物質の単一のウエハ上において隣接する区域内に複数個の同一のモノリシック集積回路が同時的に形成されることを思い起こすべきである。個々の装置は、シリコン表面が露出されたままである空いている交差ストリップによって離隔されており且つ分離されている。これらのストリップ即ち細条部は、典型的に、相互に直交しており且つ「スクライブライン」として知られるものであって、且つウエハは機械的にそれらに沿って切断されて個々の装置へ分離される（いわゆる「ダイシング」プロセス）。従って、装置の端部は関連するスクライブラインと境界を接する周辺領域である。
【０００６】
回路の電気的構成体、即ち例えば、トランジスタ又はメモリセル及びそれらの相互接続部等の電気的構成要素を形成した後に、該装置を絶縁し且つ封止する。誘電体物質からなる層が導電性の相互接続層の電気的及び熱的絶縁体として作用し且つ集積回路の下側に存在する構成体を例えば衝撃等の機械的応力から保護すると共に、汚染物質（不純物、湿気）から保護し、外部環境からやってくるこれらの有害な物質に対するバリアを形成する。
【０００７】
いわゆる最終的なパッシベーションは、装置を保護するために装置を完全に被覆する比較的厚い層から構成される。然しながら、装置の端部においては、最終的なパッシベーションのみが存在することはそのシール即ち封止を確保するために充分なものではない。その他の手段が必要である。この目的のために、主に、装置の最も周辺部の構成体は、典型的に、非活性状態のままとされ、即ち装置の端子から電気的に切断されている。
【０００８】
より詳細に説明すると、端部においての装置の保護のために、装置の封止をも可能とする構成体が周辺部に形成される。これは装置端部形態的構成体であり、以下の説明においてはそれについて参照する。それは装置の全周辺部に沿って装置を完全に取囲む閉じたリングから構成されている。この構成体は当業者にとってチップアウトラインバンド（Ｃｈｉｐ  Ｏｕｔｌｉｎｅ  Ｂａｎｄ、即ちＣＯＢ）として知られており、即ち、それは装置を取囲むバンドである。
【０００９】
装置端部形態的構成体即ち装置端部構成体は、集積回路の電気的構成部分と同時的に形成される。
【００１０】
ＣＯＢのより内部の部分、即ち該装置に最も近い部分は、正に、通常、該装置の電気的に活性なものと形態的に同一のものに見える構成から構成されている。更に、装置端部構成体は電気的に絶縁されているので何等電気的な機能を有するものではなく、装置に対する終端部としてのみ作用する。
【００１１】
従って、ＣＯＢ構成体は、使用されるプロセス及び装置構成に依存して、異なる装置においては異なるものである。
【００１２】
いずれの場合においても、ＣＯＢの最も外部の部分、はその部分と隣接するスクライブラインで終端しており、該装置を外部環境から完全に封止するように構成されている。この目的のために、簡単な原理が適用され、その原理に従って、より良好な封止を可能とするためには、各上側に存在する層がすぐその下側の層よりも更に外部において終端するものでなければならない。これらの層は、事実上、互いに被覆するように配設されている。このようにして、関連するスクライブライン近くに行くに従って、端部は次第に下方向へ下降し、集積回路を何回も相次ぐシェル即ち殻で取囲むようにさせる。
【００１３】
公知のタイプの装置端部構成体の一例を図１に示してある。特に、単一の装置の周辺部分を縮尺通りにではないが断面で示してある。１例として、該装置は２つのポリシリコンレベルを有するＣＭＯＳプロセスによって形成したタイプのものである。特に、１例として、典型的にＥＥＰＲＯＭ又はフラッシュ型の非揮発メモリのような装置について説明する。
【００１４】
更に、該装置は、特に、２つの相互接続レベルを有している。又、注意すべきことであるが、より複雑な集積回路においては、構成要素の寸法を減少させることによって占有される面積を制限する必要性がますます高くなり、従って単一のウエハ上に集積化させることの可能な装置の総数を増加させるために、２つ又はそれ以上の相互接続レベルが設けられる。
【００１５】
該装置は端部に平行な線に沿って外部から内部へ切断されている。特に、切断線はメモリセルのソース・ドレイン線に沿って通過している。図１において、装置端部形態的構成体の見える部分は参照番号１によって全体的に示されている。図１の右側には参照番号２で示したスクライブラインが見えている。左側においては、装置端部形態的構成体が装置の活性部分、即ち連続性を有する延長部を構成する実際の電子回路（図１には示していない）と連結している。
【００１６】
注意すべきことであるが、装置端部形態的構成体はその最も周辺部の領域が示されており、一方、ある場合においては、他の電気的に非活性な構成体を有する別の部分が装置周辺部に存在する場合がある。
【００１７】
図１において、ＣＯＢは、ほぼ及び理想的に前述した如く２つの領域に分割されている。参照番号３で示してあり回路に関してより内側に配置されている領域は該回路のものと形態的に同一であるが電気的に活性なものではなく且つ装置回路構成体の連続性を有する延長部のようなものを構成する構成体を有しており、且つより外部即ちより周辺部の領域４はより正確には装置封止機能を有する構成体を有している。
【００１８】
該装置は単結晶シリコンからなる基板６の主表面５内に形成されている。該プロセスは、実際の回路とその端部形態的構成体とを同時的に形成することを必要とする。主表面５上においては、主に、参照番号７で示されており且つ活性区域領域８を画定するいわゆるフィールド酸化膜絶縁領域が形成されている。次いで、活性区域の内側にはトランジスタ及びメモリセル、即ちフローティングゲートトランジスタ等の回路構成体が形成されている。領域３において、特に、図１の左側端部において、全体的に参照番号９で示してあり且つソース・ドレイン方向に沿っているメモリセルの構成と同様の構成体が示されている。
【００１９】
回路構成要素を製造するプロセス即ち方法は、概略的に、以下のステップを有している。
【００２０】
−メモリセルに対して参照番号１０で示した薄いトンネル酸化膜を活性区域領域内に成長させ、且つそれは、本プロセスの終りにおいて、フローティングゲートトランジスタの構成体内に残存する。
【００２１】
−全構成体上に第一ポリシリコン層１１（ポリ１（Ｐｏｌｙ１）として略記する）を形成する。
【００２２】
−この第一層をメモリセル内のソース・ドレインラインに対して平行な方向において画定してその方向におけるフローティングゲートの境界を決定する。
【００２３】
−ポリ間誘電体層１２を成長又は付着形成させる。
【００２４】
−「マトリクス（ｍａｔｒｉｘ）」として知られるマスクでマスキングすることによって且つ該ポリ間誘電体をエッチングすることによって、メモリセルマトリクス外側の領域内におけるポリ１及びトンネル酸化膜を除去する。
【００２５】
−該マトリクスの内側又は外部回路部分においてトランジスタを形成する可能性のある活性区域領域内に薄いゲート酸化物層を成長させる。
【００２６】
−第二ポリシリコン層（即ち、ポリ２（Ｐｏｌｙ２））及び典型的に更にシリサイド層を全構成体上に形成する。参照番号１３で示した層はポリ２からなる単一の層か又はポリシリコンとシリサイドとを重畳させることによって形成したポリサイド層を表わしている。
【００２７】
−マトリクス画定マスクとして典型的に知られているマスクを画定し且つそれに続いてマトリクス領域においてのみメモリセル構成体の画定を行なうためにソース・ドレイン方向に垂直な方向において該マトリクスにおけるポリ２／ポリ間／ポリ１をエッチングする。
【００２８】
−回路の構成体、即ちトランジスタを画定するために、該マトリクス外側の回路領域においてのみポリ２層を画定する。
【００２９】
構成体９において、ポリ１から形成されているフローティングゲートとポリ２から構成されている制御ゲートとが見えている。次いで、トランジスタゲートを絶縁するために、トランジスタゲートの側部に「スペーサー」１４として知られる酸化物層を形成する。
【００３０】
電子回路構成要素からなる構成体が完成されると、それらの絶縁体として作用するいわゆる「中間」誘電体層をその上に形成する。図１においては、参照番号１５で示したこの層の部分が示されており、それは装置端部形態的構成体１内にも設けられている。従来、この中間誘電体は、ボロン燐シリコンガラス（ＢＰＳＧ）、即ちボロン及び燐でドーピングしたシリコン酸化物からなる層を有している。
【００３１】
次いで、電気的接続部を形成する段階へ移行する。然しながら、装置端部形態的構成体１内にあるトランジスタ９は装置端子へ電気的に接続されることはない。
【００３２】
接続部を形成するためには、中間誘電体において、基板の表面５への適宜の孔を開口させて上側に存在する導電性レベルとの接触を行なうことを可能とする。第一相互接続レベル、即ちメタリゼーション層は、典型的に、アルミニウムであって、「メタル１」として略記され、中間誘電体１５の上側に設けられる。第一メタリゼーション層は参照番号１６で示してあり且つコンタクトと命名される上述した孔を介して表面５と直接的に接触している部分を有している。より正確には、コンタクトという用語は、メタル１と基板又はメタル１と回路要素との間に電気的コンタクト即ち接触を与える介在されている誘電体層における開口における領域のことを示すために使用される。図１において、メタル１と基板との間のコンタクトは参照番号１７で示してある。
【００３３】
次いで、メタリゼーション層１６をパターン形成して金属ストリップを形成する。図１に示したように、この実施例においては、領域３内に位置されているメタル１の最も外部の終端即ち終端部１８が中間誘電体１５の上側に配置されている。
【００３４】
第一相互接続レベル１６上に誘電体物質からなるマルチレイヤー即ち多層が形成されており、それを参照番号１９によって示されてあり「メタル２（ＭＥＴＡＬ２）」と略称される次の第二の上側に存在するメタリーゼンション層から絶縁させる。以下の説明においては、この多層をメタリゼーション間誘電体多層又はメタリゼーション間誘電体として参照する。何故ならば、それは２つのメタリゼーション層の間に配置されるからである。
【００３５】
該メタリゼーション間誘電体は全体的に参照番号２０で示してあり、且つ欠点を発生することなしに付着形成及び画定を確保するために第二メタリゼーション層１９の形成の前に表面の平坦化を行なうものとしても作用する。勿論、メタル１層を形成した後に、そのプロセスの結果得られる構成体の表面は電気的構成要素及び第一メタリゼーションレベルの構造が存在するために、ある程度段差の付いた形状を呈している。
【００３６】
図１に示したように、下側に存在する構成の表面を平坦化させるために、メタリゼーション間誘電体２０は、公知の如く通常集積回路を形成する種々の段階において平坦化を行なうために使用されるスピン・オン・ガラス（ＳＯＧ）からなる層を包含している。これはアモルファス物質であって、それは「スピニング」プロセスによって溶液として流体の状態で付着形成され、即ちウエハの全表面上に塗布され、そこでより深いゾーンへ向かって流れるような態様で付着形成される。従って、より深いゾーンは充填され且つ下側に存在する構成の凹凸は滑らかなものとされる。溶媒を蒸発させることによって硬化させた後に、ＳＯＧの異方性エッチングを行なってその上部表面を実質的に平坦なものとさせる。このエッチングは、下側に存在する構成の比較的高いゾーンが完全に露出された場合に停止させる。
【００３７】
然しながら、注意すべきことであるが、ＳＯＧはその発生源のために高度に汚染性の物質であるので、回路の活性構造部分と接触することがないように絶縁層の間において取囲まねばならない。特に、図１に示したように、メタリゼーション間誘電体２０が参照番号２１で示した典型的にＴＥＯＳ（テトラエチルオルトシリケート）であるシリコン酸化物からなる第一層と、ＳＯＧからなる層２２と、ＴＥＯＳからなる第二層２３とを包含している。ＴＥＯＳが好適に選択される。何故ならば、それは良好な化学的及び物理的特性を有しており且つ汚染を導入することのない物質だからである。
【００３８】
従来のプロセスによると、第一ＴＥＯＳ層２１が下側に存在する構成に対してコンフォーマル即ち適合的に設けられ従っていまだに平坦ではない形状を呈することとなる。より深い部分のみを充填させるために、前述した如く、本発明に従ってＳＯＧを形成することは、表面を平坦化させることを可能とする。このように、第二ＴＥＯＳ層２３のコンフォーマル即ち適合的な付着形成の後に、第二相互接続レベル１９を付着形成するための実質的に平坦な表面が得られる。
【００３９】
上記形成に続いて、マスキングによってメタリゼーション間誘電体２０内に孔を開口させ、これらの孔はメタル２とメタル１との間のコンタクト即ち接触のためにいわゆるビア（ｖｉａ）を形成することを可能とする。
【００４０】
図１から理解することが可能であるように、装置端部形態的構成体１の領域４において、メタリゼーション間誘電体２０は装置の良好なシーリング即ち封止を確保するために、前述した原理に従って、第一導電層１６の終端部１８の外側において終端している。従来技術によれば、メタリゼーション間誘電体多層の周辺部の終端の形成はメタリゼーション間誘電体２０におけるビアの開口の形成、即ち同一のマスクにおける開口を使用することによって、同時的に行なわれる。
【００４１】
図１は端部形態的構成体１の領域３における単一のビア２４を示している。従って、メタリゼーション間誘電体は不連続的なものである。何故ならば、それは２つの部分に分離されており、その一方は領域３内に含まれており且つ他方は構成体１の領域３と４の両方において延在している。
【００４２】
この点に関して、注意すべきことであるが、金属相互接続部と基板又は回路構成要素との間の接続を可能とするコンタクトの形成及び異なるレベルの導電層の間のビアの形成は、それらが有さねばならない断面寸法が極めて小さいものであるために及び該孔を貫通して形成せねばならない誘電体層の厚さが比較的大きなものであるために、大規模集積回路の製造プロセスにおいては非常に重要なものである。これらの条件下において、コンタクトを形成するメタリゼーション層のスパッタリングによる付着形成期間中に、「孔」の垂直壁のカバーが不満足なものとなり且つ付着形成した金属が許容することができない程度に薄くなる場合がある。一方、誘電体層の厚さを減少させることは可能なものではなく、従ってコンタクトの深さは断面寸法に比例する。通常使用される解決方法は、「孔」内側となるべきメタリゼーション部分に対しては、典型的にタングステン、チタン及び／又は窒化チタン等の金属物質を使用するものであり、それは孔を容易に充填することを可能とするために気相成長即ちＣＶＤによって付着形成させることが可能である。
【００４３】
この方向において、「孔」を最初にタングステンプラグで充填させる技術が開発されている。次いで、アルミニウム層を付着形成して導電層を形成する。このタイプの技術については、例えば、Ｔａｋａｈｉｋｏ  Ｍｏｒｉｋａ及びＨｉｔｏｓｈｉ  Ｉｔｏｈ著「タングステンの選択的ＣＶＤ及びそのＭＯＳＶＬＳＩへの適用（Ｓｅｌｅｃｔｉｖｅ  ＣＶＤ  ｏｆ  ｔｕｎｇｓｔｅｎ  ａｎｄ  ｉｔｓ  ａｐｐｌｉｃａｔｉｏｎｓ  ｔｏ  ＭＯＳ  ＶＬＳＩ）」、ＶＬＳＩリサーチセンター、株式会社東芝、マテリアルリサーチソサエティのワークショップ１９８５において発表、Ｊｅｎ−Ｊｉａｎｇ  Ｌｅｅ及びＤｅｎｎｉｓ  Ｃ．Ｈａｒｔｍａｎ著「コンタクト及びビア充填適用のためのタングステンエッチバックの研究（Ａ  ｓｔｕｄｙ  ｏｆ  ｔｕｎｇｓｔｅｎ  ｅｔｃｈｂａｃｋ  ｆｏｒｃｏｎｔａｃｔ  ａｎｄ  ＶＩＡ  ｆｉｌｌ  ａｐｐｌｉｃａｔｉｏｎｓ）」、ＩＥＥＥ・ＶＬＳＩ・マルチレベル・インターコネクション・コンフェレンス（ＶＭＩＣ）、１９８７において発表の文献に記載されている。
【００４４】
より詳細に説明すると、本発明の以下の実施例において特に参照するプロセスに従って、孔内にビア及びコンタクトを形成するために、前接着即ちバリア層を付着形成する。典型的に、このバリア層は、チタン（Ｔｉ）からなる第一層を有しており、その上に窒化チタン（ＴｉＮ）からなる第二層を付着形成させ、全体の厚さ（Ｔｉ／ＴｉＮ）は５０ｎｍと９０ｎｍとの間である。次いで、このバリア層の上に、ＣＶＤ技術によって、タングステン層を付着形成する。次いでエッチングを行なって、該タングステンを、プラグ即ち栓の形態で孔内にのみ残存させる。この技術は、例えば、本願出願によって出願されている欧州特許出願第０５４３２５４号に記載されている。この技術に関する改良は、本願出願人に属する欧州特許出願ＥＰ０５７１６９１に記載されている。
【００４５】
図１において、バリア層Ｔｉ／ＴｉＮは参照番号２５で示してあり、且つタングステンプラグは参照番号２６で示してある。注意すべきことであるが、このプロセスは、メタリゼーション間誘電体２０の周辺の終端部がビアを形成するためのマスクによって形成されることを必要とするので、上述した終端部のゾーン内においてタングステンの残留物も存在する。図１から理解されるように、異方性エッチングを使用するので、プラグを形成するためにタングステンを部分的に除去した後に、参照番号２７で示したいわゆるタングステンビード及び下側に存在する非常に薄いバリア層２５が上述した終端部の側部に残存する。
【００４６】
第二相互接続レベル１９は該メタリゼーション間誘電体多層の終端部よりも更に外側の基板の表面５に向かって終端している。特に、以下に説明するように、それは中間誘電体層１５と接触している。参照番号２８によって示した比較的厚い最終的なパッシベーション層は、回路要素及び相互接続レベルの保護を与えることによって本装置の形成を完了する。
【００４７】
同一のウエハ上に設けられた装置の分離を可能とするために、この最終的なパッシベーション層を、基板表面５に到達するまで、スクライブライン領域、即ち領域２においてエッチングする。スクライブラインはこの段階において形成されている。図１はこの段階の後に得られる装置を示している。
【００４８】
然しながら、電気的回路形成プロセスと同時的な上述した且つ図１に示した装置端部形態的構成体１の形成プロセスは幾つかの欠点を有しており、それらは得られる構成体１を検討することによって明らかなものとなる。
【００４９】
注意すべきことであるが、通常、上述した３つの層を有する従来の平坦化プロセスに従って、ＳＯＧは誘電体物質層の間に完全に取囲まれる。これは装置端部形態的構成体の領域３において図１においても見ることが可能であり、即ちメタリゼーション間誘電体部分２０がビア２４の左側により内部に配置されていることに関するものである。
【００５０】
然しながら、図１に示したように、従来技術に従って装置端部形態的構成体を形成するプロセスによると、ビア２４の右側に配置されており且つ２つの隣接した領域３及び４の間に連続性を持って延在しているメタリゼーション間誘電体多層２０のより外部の部分において、ＳＯＧは完全に組込まれているものではない。該形態的構成体１の領域４におけるメタリゼーション間誘電体２０はメタリゼーション間誘電体２０の形成に先行する処理ステップにおいて得られるように、該構成体の比較的低いレベルにおいて表面５に関して配置されたゾーン内に存在している。特に、このゾーンは、正に、第一メタリゼーション層１６よりも更に低い。このゾーン内に該ＳＯＧが存在している。従って、第一相互接続レベル１６の端部のすぐ外側のメタリゼーション間誘電体多層２０の終端部はＳＯＧ層２２をエッチングすることによって形成される。
【００５１】
従って、ＳＯＧ終端部分は第二メタリゼーション層１９から絶縁されるものではなく、第二メタリゼーション層１９はより周辺部において終了して該メタリゼーション間誘電体をカバーするが、タングステンビード２７と接触状態にある。次のメタリゼーション層１９に対して露出されているＳＯＧが存在することは欠陥問題を発生させる可能性がある。実際に、あるパーセンテージの装置においては、上側に存在するメタリゼーションレベルの層剥離が発生する場合がある。
【００５２】
当業者にとって公知のように、各ＳＯＧ層は、それが完全に硬化されていない場合には、次のメタリゼーション層を形成する前に収縮する。この物質の特性はガス抜けとして知られている自然現象に起因するものである。本件におけるように、メタリゼーション層との界面においてガス抜けが発生する場合に関連する欠陥問題は、例えば、Ｃ．  Ｃｈｉａｎｇ，  Ｎ．Ｖ．  Ｌａｍ，  Ｊ．Ｋ．  Ｃｈｕ，  Ｎ．  Ｃｏｘ，  Ｄ．  Ｆｒａｓｅｒ，  Ｊ．  Ｂｏｚａｒｔｈ，  Ｂ．  Ｍｕｍｆｏｒｄ著「スピンオンガラス平坦化技術に関する欠陥の研究（Ｄｅｆｅｃｔｓ  ｓｔｕｄｙ  ｏｎ  ｓｐｉｎ  ｏｎ  ｇｌａｓｓ  ｐｌａｎａｒｉｚｉｎｇ  ｔｅｃｈｎｏｌｏｇｙ」）、プロシーディングズ・コンフェレンス・ＶＭＩＣ、１９８７の文献、及びＭ．  Ｋｏｂａｙａｋａｗａ，  Ａ．  Ａｒｉｍａｔｓｕ，  Ｆ．  Ｙｏｋｏｙａｍａ，  Ｎ．  Ｈｉｒａｓｈｉｔａ，  Ｔ．Ａｊｉｏｋａ著「平坦化に使用されるスピンオンガラス膜からのガス抜けの研究（Ａ  ｓｔｕｄｙ  ｏｆ  ｏｕｔｇａｓｓｉｎｇ  ｆｒｏｍ  ｓｐｉｎ−ｏｎ−ｇｌａｓｓ  ｆｉｌｍｓ  ｕｓｅｄ  ｆｏｒ  ｐｌａｎａｒｉｚｉｎｇ」）、プロシーディングズ・コンフェレンス・ＶＭＩＣ、１９９１の文献等において例示されている。これらの文献において解析されているように、ガス抜けは、更に、ＳＯＧと接触している金属層において構造的な欠陥を形成させることとなる。
【００５３】
更に、上述し且つ例示したプロセスにおいて、ＳＯＧと接触しているタングステンビードの存在はこの問題を著しく悪化させる。図１に示したように、ＳＯＧ層２２は、内側に収縮する場合に、バリア層Ｔｉ／ＴｉＮ２５を形成する前に、２つの誘電体層２１及び２３の最も外側の端部間において参照番号２９で示した空隙即ち空の空間を発生する。該誘電体を切断した後に得られ且つ第二相互接続レベルによってカバー即ち被覆されねばならないメタリゼーション間誘電体２０の終端部の側部表面は、このＳＯＧの収縮のために、不規則的なものであり且つ負の勾配を有している。
【００５４】
このことはバリア層２５内に応力を誘起させる。これに加えて、バリア層２５の厚さは上述した如くに著しく減少され且つ異方性技術によって付着形成され、従ってこのような負の段差上において、それは薄くされ、即ちそれは一様な厚さを有するものではなく、且つある点においては喪失する場合もある。これらの理由により、該バリアの層剥離が発生する場合があり、即ちメタリゼーション間誘電体の終端部との接触部に沿って部分的にリフトする場合がある。
【００５５】
この点において形成されるタグステン層は、バリア層２５のリフトされた端部の外側及び内側の両方に付着形成される。注意すべきことであるが、タングステンを形成するための通常のプロセス期間中、弗化タングステンが典型的に供給源として使用され、この高度に腐食性のガスはバリア層内に存在する全ての孔へ入り込むことが可能であり、且つタングステンは高い応力を有している。従って、プラグを形成するために必要なタングステンエッチングは高度に欠陥性の構成を発生させる。従って、それに続くメタリゼーション層１９は、図１に示した理想的な場合において見られる場合と著しく異なって層剥離する場合がある。
【００５６】
層剥離が顕著である場合には装置が損傷される場合があり、その場合に、ウエハの表面上に剥離した層の残留物が発生する場合があり、それは活性なメタリゼーションの短絡を発生させることとなる。一方、このような欠陥性の構成体は装置端部形態的構成体であるので、電気的に活性なものではなく、装置の機能性をすぐさま損傷させるものではないかもしれないが、該装置は、動作すると、正しく封止されていないために、多かれ少なかれ短い時間で明らかに信頼性のないものとなる。
【００５７】
上述した問題はウエハの端部近くに位置されている装置の場合に強調され、その場合に、バリアは付着形成された場合に凹凸を形成するので薄くされる。
【００５８】
図１に示した公知の端部構成体においては、別の問題が発生する場合がある。最も外部のコンタクト１７の右側に位置しているＢＰＳＧからなる中間誘電体層１５は不連続性を示すものではなく、コンタクト１７からスクライブライン２へ延在していることを理解することが可能である。２つのメタリゼーション層１６及び１９の間のコンタンクトを形成するためのビアの開口期間中に、多層２０の終端部を形成するメタリゼーション間誘電体２０の周辺部マルチエッチングは、実際に、部分的に下側に存在する中間誘電体１５へ向かって継続する。中間誘電体１５は完全に除去されるべきであるが、図１に示したように、それは処理の限界性のために部分的にエッチングされるに過ぎない。従って、エッチングの終了時において、ビード２７の下側に減少された厚さのＢＰＳＧ層が残存する。従って、ＢＰＳＧの連続的な層が、コンタクト１７、即ちメタル１と外側との間に残され、その結果信頼性の問題を発生する。該ＢＰＳＧは、公知の構成においては、第一相互接続レベルへ向かっての湿気が浸入するための連続的な経路を表わしている。公知の如く、ＢＰＳＧと湿気との間の化学反応が燐酸を発生し、それがメタリゼーション層を腐食させる場合がある。
【００５９】
一方、装置内側におけるメタリゼーション間誘電体のエッチングを完全に回避してそれがスクライブラインへ延在するようにさせることは上述した問題に対する可能な解決方法ではない。何故ならば、スクライブラインに対して、従って外部環境に対して露出されたＳＯＧ部分が残存し、その結果ＳＯＧの吸湿性が高いために、装置の隔離が欠如することとなる。
【００６０】
従って、上述した問題は解決不可能のように思われる。正に、少なくとも１つの爾後的なメタリゼーションレベルが存在するために、ＳＯＧが平坦化層として使用されるべき装置の場合には良好なシール即ち封止が阻止される。同一の問題は少なくとも２つの相互接続レベルを有する装置に対するメタリゼーション間誘電体に関して及びＳＯＧが単一のメタリゼーションレベルを有する装置に対する中間誘電体において既に使用されており且つ中間誘電体内側に第一メタリゼーションレベルに対するコンタクトを形成すべき場合の両方において発生する。
【００６１】
注意すべきことであるが、上述した欠点は図１に例示した場合に対するものであるが、それは、例えば特にメタリゼーション層に対して高度に汚染性であり且つ欠陥を発生することの可能なアモルファス平坦化物質のような同様の特性を有する誘電体がＳＯＧの代わりに平坦化のために使用される場合にいつでも発生することが可能である。更に、これらの欠点は、コンタクト及びビアが上述したプラグ技術によって形成される場合に極めて決定的なものである。
【００６２】
【発明が解決しようとする課題】
本発明が解決すべき技術的課題は、ＳＯＧ等の平坦化物質が存在する場合であっても、装置の完全なシール即ち封止を可能とする装置端部形態的構成体を製造するプロセス即ち方法を提供することである。一方、そのプロセスは、専用の処理ステップを付加することにより従来のプロセスと比較して複雑性が増加するようなものであってはならない。
【００６３】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、装置の端部における封止を完全なものとすることを可能とした半導体装置等の電子装置及びその製造方法を提供することを目的とする。
【００６４】
【課題を解決するための手段】
本発明によれば、上述した技術的課題は、本願の特許請求の範囲に記載した構成によって解決されている。即ち、本発明によれば、半導体物質からなる基板の主表面内に集積化されている回路の周辺部を保護し且つ封止するための装置端部形態的構成体を製造するプロセスが、該主表面上方に少なくとも１個の誘電体多層を形成することを必須要件としている。該誘電体多層は、アモルファス平坦化物質からなる層を包含している。この平坦化物質の少なくとも１つの連続した部分が２つの隣接した区域、即ち該形態的構成体において該装置に関しより内側の区域とより外側の区域との間に延在している。
【００６５】
本発明によれば、装置端部形態的構成体内側において、前記基板内において、前記アモルファス平坦化物質の層からなる連続的な部分が存在するゾーン内の前記形態的構成体のより内側の第一区域において前記主表面の側に凹所が形成されている。
【００６６】
このように、凹所が形成されていない最も外側の区域と最も内側の区域との間において装置端部形態的構成体において高さの差を人工的に発生させる。従って、基板上に形成した層は、基板表面に関して凹み内の第一区域において降下される。装置端部形態的構成体の２つの区域の間に連続性を持って形成されている誘電体多層の連続的部分も最も内側の区域において下降される。換言すると、その形成時において、誘電体多層は周辺のより高いゾーンを示す構成体上に位置されている。
【００６７】
ＳＯＧ等のアモルファス平坦化物質の周辺終端部は該層の残部よりも比較的より高い位置に配置されている。従って、従来の回路に関して誘電体多層の連続的部分内に含まれているＳＯＧ層はいわば装置端部形態的構成体のより内部の領域へ向かって流動する。最も周辺領域において、ＳＯＧ層は薄くなる。このように、誘電体多層の周辺終端部が形成されるべきゾーンにおいて、ＳＯＧは完全に欠如しているか又は少なくとも著しく減少されている。
【００６８】
誘電体多層がアモルファス平坦化物質を取囲む例えばＴＥＯＳ等の２つの誘電体層を有している典型的な場合においては、装置端部形態的構成体内部においても、アモルファス平坦化物質は２つの誘電体層によって完全に取囲まれている。換言すると、該アモルファス平坦化物質の端部部分は非汚染性の誘電体物質からなる層によって境界が決められている。従って、本発明によれば、処理期間中に環境へ露呈されるか又は爾後のメタリゼーションと接触するＳＯＧが回避されている。
【００６９】
従って、実際上、装置の完全な封止が確保されている。何故ならば、一方においては、例えばＳＯＧ等の物質を介しての湿気が通過することは、該物質が外部と接触状態にないので防止されている。一方、汚染物質が後のメタリゼーション層から隔離されているという事実は、特に、コンタクトがタングステンプラグ技術によって形成されている場合に、メタリゼーション層の層剥離等による欠陥が発生することを防止する。従って、従来技術の問題が解決されている。
【００７０】
この目的のための凹所は、装置を完全に取囲んでおり、実質的に閉じたリング形態を有している。好適には、それは異なる深さにおいて２つの異なる部分を有しており、１つの部分はそれを取囲むより浅い深さの部分内に含まれるより深い深さを有している。このように、全体として見た凹所は侵食された壁を有しており、その上に形成される構成体を破損又は欠陥なしで該凹所内に低下させることを可能としている。
【００７１】
メタリゼーション間誘電体多層に適用された場合の本発明の好適実施例によれば、上述した連続的で且つより周辺部のメタリゼーション間誘電体多層の部分に対応するゾーンに関する限り、メタリゼーション間誘電体の下側に存在する第一メタリゼーション層と基板との間にコンタクトが形成される全ての活性区域を閉じ込めるために凹所が基板内に形成される。このように、本発明に従って低下されねばならないより内部の第一区域においてＳＯＧが形成されるより高いゾーンを構成する上述したコンタクトのレベルも低下される。
【００７２】
更に、本発明に基づく好適なプロセス即ち方法によれば、従来のプロセス即ち方法において既に含まれているものに関して何等付加的な処理ステップが必要なものではない。非揮発性メモリ回路等の装置に対するＣＭＯＳプロセスの場合においては、本発明は、特に好適なものである。何故ならば、凹所を形成するために、装置を形成するための従来のプロセスにおいて既に使用されいるマスクをそのレイアウトを装置端部形態的構成体の部分を適宜修正するだけで使用することが可能だからである。特に、好適実施例は自動的に凹所を形成するためにポリシリコンゲートを画定するためのマスクを適宜使用することを必要とする。本発明に基づいて装置端部形態的構成体の２つの隣接した領域の間の高さにおける差異を改善するために、この構造的機能のみを有するビードの形態で別の層を該装置端部形態的構成体の最も周辺部領域内に形成することによって高さにおける付加的な差異を形成することが可能である。
【００７３】
技術的課題は、更に、特許請求の範囲に記載した構成を有する装置端部形態的構成体を有する電子装置によって解決されている。
【００７４】
【発明の実施の形態】
図２乃至６を参照すると、参照番号３０は、本発明に基づいて構成された装置端部形態的構成体即ちＣＯＢを模式的に且つ全体的に示している。この模式図における装置端部構成体３０を形成するためのプロセスは、２つのメタリゼーションレベルを有するタイプのものである。更に、この好適実施例においては、該プロセスは２つのポリシリコン層を有するＣＭＯＳタイプのものであって、典型的に、プログラム可能な非揮発性メモリ回路ＰＲＯＭ型（ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュ）を形成するために使用することが可能である。より詳細には、例示として、フラッシュメモリを有する装置を参照して説明する。例示として、同一のタイプのプロセスを使用するが、従来技術を参照して既に説明したように本発明に従って修正されている。
【００７５】
添付の図面はメモリセルマトリクスのソース・ドレイン線を通過するダイの端部に平行な断面に沿ってとった縮尺通りではない縦断面図である。これらの図面においては、より明確とさせるために、前述した図面において使用したものとは異なった縮尺を使用している。以下の説明における図面においては、従来技術の説明において使用した参照番号と同一の参照番号は同一又は均等な要素又は領域に対して使用している。注意すべきことであるが、プロセス全体のうちのステップの中で本発明にとって重要なステップについてのみ図２乃至６に示してある。端部構成体は、本装置の回路構成体の延長部である参照番号３′によって示したより内部の領域とより適切な封止機能を有するより外部の領域４′の両方に分けて模式的に示してある。図２を参照すると、本装置を封止するプロセスが、最初に、装置端部形態的構成体を形成するための従来のステップを有している。装置端部形態的構成体は、図２の左側であって図示されていないがダイ上の更に内部に位置されている装置の電気的に活性な構成体と同時的に形成される。
【００７６】
装置及び装置端部形態的構成体に対する同時的形成プロセスの初期的フェーズは、単結晶シリコン基板６の主表面５上に分離領域を画定することを包含しており、該分離領域においては、活性区域領域８の境界を定めるいわゆるフィールド酸化膜７である厚いシリコン酸化物層が形成される。その後に、活性区域領域において、高温熱酸化によってシリコン酸化物層１０が成長される。該シリコン酸化物層１０は集積回路活性構成体におけるメモリセルのトンネル酸化膜を構成する。
【００７７】
この層の上に、ウエハの全表面にわたって付着形成することにより、メモリセルのフローティングゲートを構成する第一ポリシリコン層１１を形成する。次いで、従来の方法によってポリ間誘電体１２を形成する。図２においては単一の層として示してあるが、従来の好適プロセスによれば、それは、典型的に、三部構造即ち酸化物／窒化物／酸化物（ＯＮＯ）の層から構成されている。これら２つの酸化物層は、従来、熱酸化又はＣＶＤ付着によって得られ、且つ窒化シリコン層はＣＶＤ付着によって得られる。
【００７８】
この時点において、従来のプロセスシーケンスに従って、このようにして形成した層をセルマトリクス外側の領域から除去する。この目的のために、エッチングに関与しないゾーンのマスキングを行なう。従来のプロセスに従って、ホトレジストとして知られている樹脂等の感光性物質層をウエハの表面上に付着形成し、次いで、エッチングすべきゾーンにおいてホトリソグラフィ技術によって除去する。このプロセスステップにおいては、特に、いわゆる「マトリクス」マスクを使用し、それにより、ポリ間誘電体、ポリ１及びトンネル酸化物からなる夫々の層を順番にエッチングする。
【００７９】
図２に示したように、本発明の好適プロセスによれば、「マトリクス」マスク３１が従来例と比較して修正されており、その場合に、本装置の殆どの周辺領域は完全に被覆されていない状態とさせる。然しながら、装置端部形態的構成体のゾーンにおいては、マスク３１が１個の開口３２のみを露呈させている。開口３２はフィールド酸化膜７及び殆どの周辺活性区域領域８に対応して部分的に延在している。理解されるように、この開口は領域４′近くの形態的構成体３０のより内側の領域３′内に位置している。
【００８０】
図２は上述した層をエッチングした後の装置端部形態的構成体を示している。理解されるように、フィールド酸化膜７の被覆されていないゾーンは、酸化物除去ステップ期間中に部分的にエッチング除去される。然しながら、フィールド酸化膜のこの厚さの減少は比較的制限されている。マスク３１を除去した後に、熱酸化によって回路トランジスタ用のゲート酸化膜として作用するシリコン酸化物を成長させる。公知の如く、この酸化処理は、図３に示した如く、酸化物層３３をシリコンが露出される活性区域８の領域上に形成する。次いで、ウエハの全表面上に第二ポリシリコン層１３を付着形成する。付加的なシリサイド層（不図示）もすぐに付着形成する。
【００８１】
メモリセル構造を画定するために、次いで、該ポリシリコン層をマトリクス画定マスクによってマスキングした後に適宜の態様で部分的に除去する。本発明の好適プロセスに従って、図４において参照番号３４で示した装置端部形態的構成体３０のゾーンにおけるマスクを、装置の端部、即ちスクライブラインに達するまで、開放している。該エッチングは相次ぐステップにおいて、シリサイド、ポリシリコン、酸化物、ポリシリコン、酸化物の除去を行なう、図４において理解される如く、フィールド酸化膜領域７の右側に配置されている活性区域領域８における第二ポリシリコンエッチングが基板６内に凹所を形成する。この部分は参照符号Ｒ１で示してあり、それは前のマスク３１によってマッシュされていない即ち損なわれていない活性区域ゾーンを構成する。部分Ｒ１は装置端部形態的構成体３０のより内側の領域３′内に位置している。
【００８２】
このゾーンにおけるトランジスタの構造を画定するために、外部回路の区域におけるシリサイド及びポリ２のエッチングのためにその後のマスクを使用する。装置端部形態的構成体の内側において、図５において参照番号３５で示したポリ２回路マスクが図２のマスク３１のパターンと同様のパターンを提示する。然しながら、本発明のこの実施例に従って、参照番号３６で示した開口がマスキング層３１の参照番号３２で前に示した開口内に包含されている。シリサイド及びポリ２を除去することによって、部分Ｒ２において、マスクされていないシリコンの表面に別の凹所が形成される。この凹所の深さはシリサイド層及びポリシリコン層の厚さにほぼ等しい。
【００８３】
本発明の好適プロセスによれば、従来の処理ステップ及び装置端部形態的構成体のゾーンにおいて修正されたスタンダードのマスクを使用して、装置端部形態的構成体の領域３′において凹所が形成される。このようにして得られた凹所はそれが完全に包含されている領域３′のより外側の領域４′との間の高さにおける差を発生させることを可能としている。
【００８４】
基板６の表面５において且つ装置端部形態的構成体の領域３′の内側において、本発明のこの実施例によれば、異なる深さを有する凹所が得られている。部分的に重畳したエッチング窓を有する２つのマスクを使用することは、一方において、凹所の深さ、従ってシリコンの表面においてそれから得られる高さにおける差異を増加させ、且つ、他方において、少なくともダイ端部に向かって、凹所の底部とシリコンの表面５との間の段差の勾配を減少させることを可能とする。図５において見られるように、該凹所の部分Ｒ１は領域４′に向かってのみ部分Ｒ２を超えているに過ぎず、一方、反対側においては、両者はフィールド酸化膜において終端している。このように、フィールド酸化膜７の右側に配置されている活性区域領域８内にその後に形成される構成体は過剰な引張り応力を受けるものではない。
【００８５】
本プロセスは、この後は従来の態様で実施される。本発明のこの実施例においては、装置端部形態的構成体領域においては従来のマスクを容易に且つ好適に使用することが可能である。次いで、回路構成体の形成及びトランジスタ側部上での酸化物スペーサーの形成を完了する。フローティングゲートトランジスタ構成体が領域３′の左側の部分において図６において参照番号９で示してある。該側部スペーサーは参照番号１４で示してある。
【００８６】
回路要素を分離させるために、中間誘電体層１５が形成されている。それは単一の層として示してあるが、それは、ドープされているかに否かに拘らず、１つ又はそれ以上のシリコン酸化物層から通常構成される。典型的に、それは従来技術に関して既に説明したようにＢＰＳＧからなる層を有している。
【００８７】
回路構成要素の間の電気的接続のために、導電層から構成されている第一相互接続レベルを中間誘電体１５の上に付着形成し、中間誘電体１５においては、適宜窓が開口されており且つそこには基板又は構成要素のいずれかと接触してコンタクト１７が形成される。本発明の好適実施例によれば、コンタクトのうちの１つ、即ちより周辺部にあるコンタクトであるがいずれの場合にも領域３′内に包含されているコンタクトが該凹所の部分Ｒ２の内側に形成される。
【００８８】
参照番号１６で示した第一メタリゼーション層は、典型的に、アルミニウム、又は例えばＡｌ／Ｓｉ／Ｃｕの合金から構成されている。次いで、層１６を他の箇所を除去することによってストリップの形態にパターン形成する。図６に示したように、装置端部形態的構成体３０において、第一メタリゼーション層１６はその周辺終端部を該凹所の部分Ｒ２内において中間誘電体１５の上側に位置させている。
【００８９】
次いで、全表面上に、第一メタリゼーション層１６を上側の第二相互接続レベルから電気的に絶縁する誘電体物質からなるメタリゼーション間多層を形成する。該メタリゼーション間誘電体は、全体的に参照番号２０で示してあり、全表面を平坦化させるものとしても作用し、且つこの目的のために、参照番号２２で示したアモルファス平坦化用物質、この場合にはＳＯＧからなる層を有している。該アモルファス平坦化用物質は第一及び第二誘電体層間に取囲まれている。メタリゼーション間誘電体２０を形成するプロセスは、気相成長技術（ＣＶＤ）によって第一誘電体層２１（本実施例においてはＴＥＯＳ）のコンフォーマル即ち適合的な付着形成を行ない、次いでＳＯＧでスピニングすることによって表面全体を被覆し、層２２を形成するために結果的に得られる構成体のより深い部分にのみ残存するようになるまで該ＳＯＧをエッチングし、最後に該ＳＯＧを包囲させるために最後にこの場合にもＴＥＯＳからなる誘電体層２３のコンフォーマルなＣＶＤ付着形成を行なうことを必要とする。
【００９０】
本プロセスのこのステップ（段階）において、領域Ｒ１及びＲ２内には凹所が存在しているので、ＳＯＧは実質的に周辺領域４′においては存在していない。ＳＯＧ層は、正に、従来技術と比較して強調されており且つ該凹所によって発生された高さにおける差異のために、その形成期間中に、該凹所の領域における、従って領域３′におけるより深いゾーンを充填する。図６において理解されるように、領域４′内に含まれる中間誘電体２０のゾーン３７においては、２つのＴＥＯＳ層２１及び２３がＳＯＧが両者の間に介在することなしに直接的に接触している。このゾーンにおいて、本発明に従って、メタリゼーション間誘電体２０を終端させることが可能なものであり、そのことは、本プロセスの終了時における形態的構成体３０を示した次の図７において理解することが可能である。
【００９１】
正に、この処理ステップにおいて、形成すべき次のメタリゼーション層と第一相互接続レベル１６との間のコンタクト経路をメタリゼーション間誘電体２０を貫通して開口させるためにビアマスクを付与する。本発明によれば、且つ図７に示したように、エッチング窓はゾーン３７内、即ちメタリゼーション間誘電体多層２０を形成する前のステップにおいて、その処理ステップにおける装置端部形態的構成体の残部よりも一層高いレベルにある部分の上方に位置している。このゾーンにおいて、メタリゼーション間誘電体層２０が中間誘電体１５の上方に配置される。
【００９２】
メタリゼーション間誘電体の層２０の除去は３つの層２１乃至２３に対して異なっており且つ従来の化学的及び物理的エッチング技術によって行なう。該エッチングは、該回路において且つ該装置端部形態的構成体の領域３′において、図７に示したように、下側に存在するメタリゼーション層１６上において停止させる。従って、これら２つの相互接続レベルの間にビアを形成するために集積回路内に窓が開口される。領域４′においては、メタリゼーション間誘電体の除去はその周辺終端部を形成することを可能とする。この場合には、酸化物層２１のエッチングは、それが基板６の表面５に到達するまで、中間誘電体層１５に関して継続して行なわれる。
【００９３】
本発明によれば、ビア２４の右側に配設されているメタリゼーション間誘電体２０の連続的な部分が領域４′内に含まれるその周辺終端部分を有しており、それは下側に存在する構成体の比較的高いゾーン上に位置されており、従って領域３′内部の隣接した中央部分よりも一層高い位置に位置している。
【００９４】
メタリゼーション間誘電体２０の終端部に沿って、２つのＴＥＯＳ層２１及び２３が接触している。換言すると、該ＳＯＧはその端部ゾーンが包囲されている。一般的には、基本的に汚染性の物質がＴＥＯＳ等の絶縁性で且つ非汚染性の物質によって完全に区画されている。従って、封止用の装置端部形態的構成体３０におけるＳＯＧは完全に分離されている。
【００９５】
注意すべきことであるが、形態的構成体３０内のメタリゼーション間誘電体２０において形成される全ての切断部は、ＳＯＧをエッチングすることなしに形成され、従って、本発明に従って臨界的なものではない。
【００９６】
該エッチングの後に、典型的に、既に上に説明したタングステンプラグ技術に従って、第二メタリゼーションレベルに対するコンタクトビアの形成を行なう。本発明に従って、ビード２７はいまだに存在している。然しながら、この場合には、それは図面から明らかなように、ＳＯＧによって絶縁されている。従来技術に関して説明したようにタングステンがＳＯＧと接触することによって発生するメタリゼーション層の層剥離の欠点は完全に解消されている。
【００９７】
最終的に、導電層１９を付着形成し、次いで例えば、図１に示した従来技術のものと同一の選択した形態に従ってパターン形成する。領域４′においては、実質的に、このステップ期間中に、この層に対して周辺終端部が形成される。図１に示した従来の場合におけるように、メタリゼーション層１９は下側に存在するメタリゼーション層１６及びメタリゼーション間誘電体２０よりも更に外部の位置において終端している。本発明によれば、メタリゼーション層１９の終端部は基板６の表面５と接触している。
【００９８】
ウエハの表面全体の上に最終的なパッシベーション層２８を形成し、次いでスクライブライン２のクリーニングを行なうことによって、従来の態様で本装置を製造するプロセスが完了される。該パッシベーション層は図７においては単一の層のように見えるが、それは使用されるプロセスに依存して、同じであるか又は異なるより薄い厚さの複数個の層を積み重ねて構成することも可能である。図７はスクライブライン２をクリーニングした後の装置を示している。
【００９９】
従って、上述した好適なプロセスによれば、個々のダイにおけるメタリゼーション間誘電体２０の外部終端部はＳＯＧが存在しておらず接触状態にある２つのＴＥＯＳ層２１及び２３を露呈させる。露出されているＳＯＧが存在しないということは、封止に関し製造された装置の良好な信頼性を確保している。ＳＯＧをより内部の領域、即ち領域３′に向かって流動させることによって、ＳＯＧが第二メタリゼーションレベル１６と接触することを回避している。一方、該ＳＯＧはスクライブラインへ延在しておらず、従って外部の環境に露出されているものではない。この物質を介して直接的に装置内へ湿気が浸入することの問題が回避されている。
【０１００】
更に、図面から理解されるように、最も周辺部のコンタクト１７の右側に配置されている中間誘電体層１５の部分はスクライブラインに到達しておらずビード２７において不連続となっている。ＳＯＧが存在しないために該凹所の右側の領域におけるメタリゼーション間誘電体層２０が減少されているので、該好適な場合において前述した中間誘電体のエッチングは基板の表面まで継続して行なうことが可能である。従って、本発明の好適実施例によれば、ＢＰＳＧがメタリゼーションに向かって湿気を運ぶための媒体として作用することの危険性は最早存在しない。
【０１０１】
注意すべきことであるが、１例として、本発明を特定のプロセスについて説明したが、一般的に、本発明が基礎とする原理はＳＯＧとは異なるアモルファス平坦化用物質を有する誘電体多層を有する装置端部形態的構成体の形成に対する異なるプロセスに対しても適用可能である。本発明は、コンタクトビアを形成するためにタングステンプラグ技術を使用する場合に特に効果的である。
【０１０２】
理解されるように、本発明をメタリゼーション間誘電体多層に関して説明したが、それは、更に、中間誘電体として使用され且つＳＯＧ型の層を有する誘電体多層に対しても適用可能である。従って、単一の相互接続レベルを有する装置に対しても適用可能である。より一般的には、本発明は誘電体多層に続いてメタリゼーション層を形成すべき場合にも適用可能である。
【０１０３】
更に、ＳＯＧ層を取囲む２つのＴＥＯＳ層を有する典型的な誘電体多層について説明したが、該多層は異なる構成を有することが可能であり、例えば、該ＴＥＯＳ層はその他の誘電体物質によって置換させることが可能であり且つ異なる数であるがいずれの場合にもアモルファス平坦化用物質を有する層と置換させることが可能である。
【０１０４】
注意すべきことであるが、本発明に従って装置端部形態的構成体が分割されている２つの領域３′及び４′は、単に、説明の便宜上該構成体の模式的な分割であって厳格な分割を示すものではない。これら２つの領域の間に延在する誘電体多層の最も周辺部で且つ連続的な部分であっても、理想的に、凹所が形成されているより内部の区域と凹所が存在しておらず且つ該誘電体多層の終端部が形成されているより周辺部の区域とに分割させることが可能である。説明の便宜上、上述した実施例においては、形態的構成体の分割及び誘電体多層の分割は一致されていたが、このことは本発明の必須要件ではない。
【０１０５】
注意すべきことであるが、本発明に関連して、誘電体多層が終了されるべきゾーンの上昇は装置端部形態的構成体によって占有される領域に関連して考慮されるべきである。回路の幾つかのゾーンにおいては、例えばトランジスタ又はメモリセルのゲート構成体が上述した如く例えばポリシリコン層の積み重ねを有しているので、付加的な構成体が存在するためにレベルが一層高いものとなる場合がある。
【０１０６】
更に注意すべきことであるが、本発明の枠内において、凹所が領域３′及び４′の間の適切な高さにおける差を確保するのに充分なものでない場合には、誘電体多層が終端すべき領域４′において一層高い高さを有するゾーンを人工的に形成することによってこの差を増加させることが可能である。例えば、端部領域の内側にポリシリコンビード又はフィールド酸化膜バリアを形成することが可能である。この目的のためには効果的なことであるが、例えばＣＭＯＳ技術の場合におけるトランジスタ及び／又はメモリセルの製造プロセスにおいて既に存在する処理ステップ及びマスクを使用することが可能である。
【０１０７】
上述した説明は２レベル相互接続プロセスの場合に関するものであるが、本発明に基づくプロセスは、勿論、本発明の原理が適用され且つ高さにおける差異が装置端部形態的構成体内において人工的に形成される場合には、幾つかのメタリゼーションレベルに対しても適用可能である。
【０１０８】
尚、図７Ａは本発明の別の実施例を示している。
【０１０９】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  例えばＣＭＯＳ型の従来のプロセスに従って提供される装置端部形態的構成体の一部を示した概略断面図。
【図２】  図１に示したタイプのメモリ回路等の装置に対し本発明に従って装置端部形態的構成体を製造する好適なプロセスの１段階における状態を示した概略断面図。
【図３】  図１に示したタイプのメモリ回路等の装置に対し本発明に従って装置端部形態的構成体を製造する好適なプロセスの１段階における状態を示した概略断面図。
【図４】  図１に示したタイプのメモリ回路等の装置に対し本発明に従って装置端部形態的構成体を製造する好適なプロセスの１段階における状態を示した概略断面図。
【図５】  図１に示したタイプのメモリ回路等の装置に対し本発明に従って装置端部形態的構成体を製造する好適なプロセスの１段階における状態を示した概略断面図。
【図６】  図１に示したタイプのメモリ回路等の装置に対し本発明に従って装置端部形態的構成体を製造する好適なプロセスの１段階における状態を示した概略断面図。
【図７】  例えば図２乃至６のプロセスを使用して本発明に従って製造された電子装置の一部を示した概略断面図。
【図７Ａ】  本発明の別の実施例に基づいて構成された電子装置の一部を示した概略断面図。
【符号の説明】
３′  より内部の領域
４′  より外部の領域
５  主表面
６  シリコン基板
７  フィールド酸化膜
８  活性区域領域
１０  シリコン酸化物層
１１  第一ポリシリコン層
１２  ポリ間誘電体
１６  第一メタリゼーション層
２０  メタリゼーション間誘電体
２１，２３  ＴＥＯＳ層
２２  ＳＯＧ層
２４  ビア（ｖｉａ）
３０  装置端部形態的構成体（ＣＯＢ）
３１  マトリクスマスク
３２  開口
３３  酸化物層
３４  マスク
３５  ポリ２回路マスク
３６  開口
【図１】
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【図２】
0004094713.tif 000003
【図３】
0004094713.tif 000004
【図４】
0004094713.tif 000005
【図５】
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【図６】
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【図７】
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【図７Ａ】
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