(57)【特許請求の範囲】
【請求項１】
第１端面及び該第１端面に対向した第２端面、更に前記第１及び第２端面を接続する第１外周面を有した第１導電型の第１半導体領域と、
第３端面及び該第３端面に対向した第４端面、更に前記第３及び第４端面を接続する第２外周面を有し、前記第４端面が前記第１端面と接合した第１導電型の第２半導体領域と、
チップ外周面の一部として機能する第３外周面と前記第２端面より広い上面を有し、該上面の一部が前記第２端面を介して前記第１半導体領域に接合した第１導電型とは反対導電型となる第２導電型の第３半導体領域と、
前記チップ外周面の他の一部として機能し、前記第３外周面に連続した第４外周面、並びに前記第１及び第２外周面に接合した内周面、更に前記第３半導体領域と接合する下面を有し、前記第１半導体領域よりも低不純物密度で第１導電型の第４半導体領域
とを備え、前記第３半導体領域と前記第４半導体領域とのなすｐｎ接合界面が、前記チップ外周面に露出していることを特徴とする半導体装置。
【請求項２】
第１端面及び該第１端面に対向した第２端面、更に前記第１及び第２端面を接続する第１外周面を有した第１導電型の第１半導体領域と、
第３端面及び該第３端面に対向した第４端面、更に前記第３及び第４端面を接続する第２外周面を有し、前記第４端面が前記第１端面と接合した第１導電型の第２半導体領域と、
チップ外周面の一部として機能する第３外周面と前記第２端面より広い上面を有し、該上面の一部が前記第２端面を介して前記第１半導体領域に接合した第１導電型とは反対導電型となる第２導電型の第３半導体領域と、
前記チップ外周面の他の一部として機能し、前記第３外周面に連続した第４外周面、並びに前記第１及び第２外周面に接合した内周面、更に前記第３半導体領域と接合する下面を有し、真性半導体からなる第４半導体領域
とを備え、前記第３半導体領域と前記第４半導体領域とのなすｉｐ接合界面又はｉｎ接合界面が、前記チップ外周面に露出していることを特徴とする半導体装置。
【請求項３】
前記該チップ外周面が前記第１半導体領域の第２端面に対して、実質的に垂直であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第４半導体領域は、バルク結晶から切り出したウェハからなる半導体基板であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第３半導体領域の底面には第１主電極層が、前記第２半導体領域の表面には第２主電極層が形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
第１導電型の半導体基板の一方の主面から、前記半導体基板よりも高不純物密度で第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程と、
前記半導体基板の他方の主面から、前記半導体基板よりも高不純物密度で第１導電型の不純物元素を所定深さまで選択的に導入して前記第１半導体領域に接合する第２半導体領域を形成する工程と、
前記半導体基板の前記一方の主面全体から第１導電型とは反対導電型となる第２導電型の不純物元素を導入して第３半導体領域を形成し、前記第３半導体領域の一部と前記第１半導体領域とで第１のｐｎ接合界面を、前記第３半導体領域の他の一部と前記半導体基板とで第２のｐｎ接合界面を形成する工程
とを含み、前記一方の主面から見た平面パターンにおいて、前記第１のｐｎ接合界面を囲む外側の領域に、前記第２のｐｎ接合界面が前記第１のｐｎ接合界面と平坦な面となるように連続して位置することを特徴とする半導体装置の製造方法。
【請求項７】
第１導電型の半導体基板の一方の主面から、前記半導体基板よりも高不純物密度で第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程と、
前記半導体基板の他方の主面から、前記半導体基板よりも高不純物密度で第１導電型の不純物元素を所定深さまで選択的に導入して第２半導体領域を形成する工程と、
前記半導体基板の前記一方の主面全体から第１導電型とは反対導電型となる第２導電型の不純物元素を熱処理により導入して第３半導体領域を形成し、前記第３半導体領域の一部と前記第１半導体領域とで第１のｐｎ接合界面を、前記第３半導体領域の他の一部と前記半導体基板とで第２のｐｎ接合界面を形成させ、同時に、前記熱処理により前記第１半導体領域及び前記第２半導体領域の導入深さを更に深く押し込み、前記第１半導体領域と前記第２半導体領域とを接合させる工程
とを含み、前記一方の主面から見た平面パターンにおいて、前記第１のｐｎ接合界面を囲む外側の領域に、前記第２のｐｎ接合界面が前記第１のｐｎ接合界面と平坦な面となるように連続して位置することを特徴とする半導体装置の製造方法。
【請求項８】
真性半導体からなる半導体基板の一方の主面から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程と、
前記半導体基板の他方の主面から第１導電型の不純物元素を所定深さまで選択的に導入して前記第１半導体領域に接合する第２半導体領域を形成する工程と、
前記半導体基板の前記一方の主面全体から第１導電型とは反対導電型となる第２導電型の不純物元素を導入して第３半導体領域を形成し、前記第３半導体領域の一部と前記第１半導体領域とでｐｎ接合界面を、前記第３半導体領域の他の一部と前記半導体基板とで第ｐｉ接合界面又はｎｉ接合界面を形成する工程
とを含み、前記一方の主面から見た平面パターンにおいて、前記ｐｎ接合界面を囲む外側の領域に、前記ｐｉ接合界面又はｎｉ接合界面が、前記ｐｎ接合界面と平坦な面となるように連続して位置することを特徴とする半導体装置の製造方法。
【請求項９】
真性半導体からなる半導体基板の一方の主面から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程と、
前記半導体基板の他方の主面から第１導電型の不純物元素を所定深さまで選択的に導入して第２半導体領域を形成する工程と、
前記半導体基板の前記一方の主面全体から第１導電型とは反対導電型となる第２導電型の不純物元素を熱処理により導入して第３半導体領域を形成し、前記第３半導体領域の一部と前記第１半導体領域とでｐｎ接合界面を、前記第３半導体領域の他の一部と前記半導体基板とでｐｉ接合界面又はｎｉ接合界面を形成させ、同時に、前記熱処理により前記第１半導体領域及び前記第２半導体領域の導入深さを更に深く押し込み、前記第１半導体領域と前記第２半導体領域とを接合させる工程
とを含み、前記一方の主面から見た平面パターンにおいて、前記ｐｎ接合界面を囲む外側の領域に、前記ｐｉ接合界面又はｎｉ接合界面が、前記第１のｐｎ接合界面と平坦な面となるように連続して位置することを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体基板を、前記一方の主面に対して実質的に直角をなす面で切断することにより複数の半導体チップを切り出し、前記半導体基板と前記第３の半導体領域とのなす接合界面を、前記切断面に露出させ、前記複数の半導体チップのそれぞれにより複数の半導体装置を実現する工程を更に含むことを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば定電圧ダイオード（ツェナーダイオード）などのような逆耐圧電圧の低い半導体整流素子として用いられる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、図１４に示すような定電圧ダイオードなどの半導体ダイオード１が知られている。この半導体ダイオード１は、例えばシリコン基板に、順次、高不純物密度のｎ型半導体層２と、所定の不純物密度に設定されたｎ型半導体層３と、高不純物密度のｐ型半導体層４とが接合するように形成された単純３層構造を有している。又、ｎ型半導体層２の表面とｐ型半導体層４の表面には、それぞれ電極を構成する金属被膜５、６が形成されている。
【０００３】
通常、このような接合構造を有する半導体ダイオードでは、逆方向電圧を印加されたｐｎ接合の空乏層には強い電界が存在するが、ｐｎ接合の終端部が露呈するチップ側面では表面に付着した不純物元素やイオンなどの影響を受けて局所的に電界が一層強まって降伏（ブレークダウン）が起こり易くなっている。このため、半導体ダイオードでは、理論的に期待される逆耐圧を得ることが困難となることが多い。そこで、チップ側面での電界を緩和するため、図１４に示す半導体ダイオード１のように、ｐｎ接合の終端部が露呈するチップ側面７を、ｐｎ接合面９に対して適切な角度だけ斜めに加工して電界が緩和されるようにしたベベル構造が採用されている。このようなベベル構造を採用することにより、チップ側面７での電界が緩和され、降伏が接合全面で起こるようにして、降伏電圧の設定の安定化を図っている。なお、定電圧ダイオードよりも高耐圧の半導体デバイスにおいてもベベル構造を採用することにより、耐圧を向上出来ることは周知の通りである。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１４に示した半導体ダイオード１では、以下に説明するような問題点がある。
【０００５】
（１）図１４に示した半導体ダイオード１では、製品組立（アセンブル）工程において、チップ側面７を外部環境から保護するために酸又はアルカリ系薬液による湿式洗浄を施した後、チップ側面７を絶縁膜８で被覆している。しかし、このようにして製造された半導体ダイオード１では、製品評価試験の結果、製品の特性や品質が安定していない点が指摘されている。このように特性などが安定しない理由としては、湿式洗浄又は絶縁膜８の被覆による影響によりチップ側面７に表面状態の変化や表面破損が引き起こされていることが挙げられる。現実の半導体チップの表面状態は極めて活性であるため、その表面状態を精密且つ再現性を制御するのは、極めて困難である。
【０００６】
（２）図１４に示した半導体ダイオード１では、ｎ型半導体層３とｐ型半導体層４とのｐｎ接合部のｎ型半導体層３の不純物密度により耐圧が決定されるが、この耐圧を決定するために、製造に使用する半導体（シリコン）ウェハの比抵抗（抵抗率）ρを高精度に制御する必要があった。このため、厳密な比抵抗（抵抗率）ρを規定した半導体ウェハを半導体メーカに特注として依頼し、納品後もその検査をする必要が生じる。このため、半導体ウェハにコストがかかるという問題点があった。因に、従来ではシリコンウェハの比抵抗が０．０１〜０．０３Ω・ｃｍ（ｎ型のシリコンでは、不純物密度５×１０18／ｃｍ3〜７×１０17／ｃｍ3程度の範囲に相当）の狭い範囲のものを、注文仕様として用いている。
【０００７】
（３）図１４に示した半導体ダイオード１の製造に際しては、チップ側面７がｐｎ接合面に対して斜めに形成されたベベル構造を有しているため、ベベル構造を実現するためのサンドブラスト、或いは研削、研磨、エッチング等の工程が加わるため、製造工程数が多くなるという問題点がある。
【０００８】
（４）図１４に示した半導体ダイオード１では、半導体ウェハから切断されたチップは袋詰めの状態になり、加えてチップ側面がチップ表裏面に対して斜めに傾いているため、製品組立（アセンブル）工程において、コレット等の治具へチップを装着するのに手間がかかるものであった。
【０００９】
本発明は上記課題を解決するためになされたものである。そこで、本発明の目的は、ｐｎ接合が露呈するチップ側面で局所的な降伏が発生するのを防止して、安定した所望の降伏電圧を有する半導体装置を提供することを目的としている。
【００１０】
又、本発明の他の目的は、使用する半導体ウェハの比抵抗ρの範囲を広げることが出来、半導体ウェハにかかるコストを低減することの出来る半導体装置及びその製造方法を提供することを目的としている。
【００１１】
更に、本発明の他の目的は、チップ表面処理を簡略化又は省略することが出来る半導体装置の製造方法を提供することにある。
【００１２】
又、本発明の他の目的は、製造工程を簡略化出来る半導体装置及びその製造方法を提供することにある。
【００１３】
更に、本発明の他の目的は、製品組付工程において、コレット等の治具へのチップ装着性、並びに取扱性の良好な半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、（イ）第１端面及びこの第１端面に対向した第２端面、更に第１及び第２端面を接続する第１外周面を有した第１導電型の第１半導体領域と、（ロ）第３端面及びこの第３端面に対向した第４端面、更に第３及び第４端面を接続する第２外周面を有し、第４端面が第１端面と接合した第１導電型の第２半導体領域と、（ハ）第２端面において第１半導体領域に接合した第２導電型の第３半導体領域と、（ニ）第１及び第２外周面に接合した内周面を有し、且つ第３半導体領域に接合した第４半導体領域とからなる半導体装置としたことである。ここで、第２導電型は、第１導電型とは反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。又、第４半導体領域は、第１半導体領域よりも低不純物密度であれば、第１導電型でも第２導電型でも、更には真性半導体でもかまわない。例えば、ｐ型の第３半導体領域に対して、高不純物密度でｎ型の第１半導体領域と、比較的低不純物密度でｎ型の第４半導体領域とがともに接合するようにして２種類のｐｎ接合界面を構成する。或いは、この逆にして、ｎ型の第３半導体領域に対して、高不純物密度でｐ型の第１半導体領域と、比較的低不純物密度でｐ型の第４半導体領域とがともに接合するようにして２種類のｐｎ接合界面を構成するようにしても良い。第４半導体領域が第２導電型の場合は、外側のｐｎ接合界面は第２半導体領域と第４半導体領域との界面に形成される。又、第１及び第２外周面はそれぞれ１又２以上の曲率半径を有した湾曲面で良い。
【００１５】
本発明の第１の特徴に係る半導体装置では、半導体装置（半導体チップ）の周縁側に位置する第４半導体領域と第３半導体領域とのｐｎ接合よりも、第１半導体領域と第３半導体領域とのｐｎ接合の方が降伏を起こし易くなっている。このため、半導体装置の側面（チップ側面）での電界を緩和し、降伏が半導体装置内部の接合部分で起こるようにして、降伏電圧の設定の安定化を図ることが出来る。このように降伏電圧の安定化を図ることは、例えば定電圧ダイオードよりも高耐圧の電力用半導体装置においても有効となる。
【００１６】
本発明の第１の特徴に係る半導体装置において、第４半導体領域は、バルク結晶から切り出したウェハからなる半導体基板であることが好ましい。第１半導体領域の不純物密度を調整することにより、半導体装置の電気的特性を制御出来、第４半導体領域の不純物密度は、半導体装置の電気的特性に影響を与えないように出来る。このため、第４半導体領域をバルク結晶から切り出したウェハ（半導体基板）の購入時の不純物密度仕様のままで用いることが出来る。即ち、半導体基板の不純物密度仕様を厳密に設定する必要がなくなり、使用する半導体基板（ウェハ）の選択範囲を広げることが出来る。
【００１７】
本発明の第１の特徴に係る半導体装置において、第４半導体領域の外周面が、半導体装置のチップ外周面として機能し、このチップ外周面が第１半導体領域の第２端面に対して、実質的に垂直であることが好ましい。第４半導体領域が第１導電型の場合は、外側のｐｎ接合界面はチップ外周面に露出する。しかし、ｐｎ接合における降伏が周縁部分より中央部分で先に起こるため、半導体装置のチップ外周面が多少の表面状態の変化や表面破損を起こしても、半導体装置での降伏電圧の変動が起こりにくく出来る。特に、チップの周縁部分（チップ外周面）に露出したｐｎ接合の降伏は、チップ外周面のパッシベーヨン技術に依存し、チップの周縁部分での降伏電圧の「ばらつき」は大きい。しかし、本発明の第１の特徴に係る半導体装置では、チップ外周面よりも、中央部分で先に電界降伏が起こるため、半導体装置（チップ）の周縁部分が多少の表面状態の変化や表面破損を起こしても、半導体装置としての降伏電圧の変動が起こりにくく出来る。したがって、製品のばらつきが少なくなり、製造歩留まりが向上する。
【００１８】
第４半導体領域が第２導電型の場合は、外側のｐｎ接合界面は第２半導体領域と第４半導体領域との界面に形成され、外側のｐｎ接合界面はチップ外周面に露出しない。即ち、この場合は、外側のｐｎ接合界面はチップの表面側に形成されるので、チップ外周面の表面状態の変化や表面破損の影響を受けることはない。特に、チップの周縁部分（チップ外周面）にｐｎ接合が露出していないので、精密且つ複雑なチップ外周面のパッシベーヨン技術を必要としない。
【００１９】
更に、チップ外周面が第１半導体領域の第１端面に対して、実質的に垂直としているので、半導体装置の側面を通常の切断工程（ダイシング工程）で形成することが出来る。「実質的に垂直」とは、通常の切断工程（ダイシング工程）で発生する角度のばらつきの範囲内の意であり、意図的にベベリングをしていないという意味である。例えば８０°〜１００°程度であれば、実質的に垂直（＝９０°）とみなすことが出来る。好ましくは８７°〜９３°程度にすれば良い。チップ外周面が実質的に垂直であれば、コレット等の治具による組立（アセンブル）工程時の、半導体装置（チップ）の取扱性を向上にすることが出来る。
【００２０】
本発明の第１の特徴において、第３半導体領域の底面には第１主電極層が、第２半導体領域の表面には第２主電極層が、形成されていることが好ましい。第１主電極層と第２主電極層とで、半導体素子の主電流の通路となる動作領域（本体部分）が形成される。「第１主電極層」とは、半導体ダイオードやサイリスタにおいてアノード電極層又はカソード電極層のいずれか一方を意味する。サイリスタには、ＧＴＯサイリスタや静電誘導サイリスタ（ＳＩサイリスタ）を含むことが可能である。第３半導体領域がｎ型ならば、第１主電極層は、カソード電極層である。「第２主電極層」とは、半導体ダイオードやサイリスタにおいて上記第１主電極層とはならないカソード電極層又はアノード電極層のいずれか一方を意味する。第２半導体領域がｐ型ならば、第２主電極層は、アノード電極層である。この結果、第３半導体領域は、第１主電極層に対応した「第１主電極領域」として機能し、第２半導体領域は、第２主電極層に対応した「第２主電極領域」として機能する。
【００２１】
更に、「第１主電極層」とは、バイポーラトランジスタやＩＧＢＴにおいては、エミッタ電極層又はコレクタ電極層のいずれか一方でも良い。バイポーラトランジスタにはヘテロ接合バイポーラトランジスタ（ＨＢＴ）等のマイクロ波帯、ミリ波帯或いはサブミリ波帯で動作する超高周波用トランジスタも含まれる。更に、本発明はＭＯＳＦＥＴ、ＭＯＳＳＩＴ、或いは高電子移動度トランジスタ（ＨＥＭＴ）等のＩＧＦＥＴにも適用可能である。このＩＧＦＥＴにおいては、「第１主電極層」とは、ソース電極層又はドレイン電極層のいずれか一方を意味する。そして、「第２主電極層」とは、バイポーラトランジスタやＩＧＢＴにおいては上記第１主電極層とはならないエミッタ電極層又はコレクタ電極層のいずれか一方、ＩＧＦＥＴにおいては上記第１主電極層とはならないソース電極層又はドレイン電極層のいずれか一方を意味する。なお、バイポーラトランジスタ、ＩＧＢＴ及びＩＧＦＥＴ等においては、ベース電極層若しくはゲート電極層等の制御電極層が更に加わることは勿論である。
【００２２】
本発明の第２の特徴は、（イ）半導体基板の一方の主面から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程と、（ロ）半導体基板の他方の主面から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域に接合する第２半導体領域を形成する工程と、（ハ）半導体基板の一方の主面全体から第１導電型とは反対導電型となる第２導電型の不純物元素を導入して第３半導体領域を形成し、第１半導体領域とでｐｎ接合を形成する工程とからなる半導体装置の製造方法としたことである。ここで、第１半導体領域を形成する工程と第２半導体領域を形成する工程をどちらを先に行ってもかまわない。又、選択拡散用の拡散窓を、半導体基板の一方の主面と他方の主面に開口し、両方の主面から同時に拡散しても良い。更に、プレデポジションやイオン注入工程は、時系列的に半導体基板の一方の主面若しくは他方の主面側を先に行うが、その後のドライブイン（熱処理）工程を同時に行うようにして、第１及び第２半導体領域を実質的に同時に形成しても良い。第１半導体領域と第２半導体領域を囲む、母材として残存する半導体基板が第１の特徴で述べた第４半導体領域に相当する。半導体基板は、第１及び第２半導体領域よりも低不純物密度であれば、第１導電型でも第２導電型でも、更には真性半導体でもかまわない。
【００２３】
本発明の第２の特徴に係る半導体装置の製造方法によれば、半導体基板の一方の主面から第１導電型の不純物元素を選択的に導入することにより、半導体基板の内部に第１半導体領域を形成することが出来る。この第１半導体領域は、この第１半導体領域及び第２半導体領域を取り囲む第４半導体領域より高不純物密度に形成される。
【００２４】
半導体基板が第１導電型の場合、例えば、ｐ型の第３半導体領域に対して、高不純物密度でｎ型の第１半導体領域と、比較的低不純物密度でｎ型の半導体基板（第４半導体領域）とがともに接合するようにして２種類のｐｎ接合界面を構成する。このため、第１半導体領域の形成後に、半導体基板の一方の主面から全面に第２導電型の不純物元素を導入して形成された第３半導体領域と第１半導体領域とのｐｎ接合が、第４半導体領域と第３半導体領域とのｐｎ接合よりも、先に降伏を起こすことが出来る。このため、半導体装置の側面（チップ側面）での電界を緩和し、降伏が半導体装置内部の接合部分で起こるようにして、降伏電圧の設定の安定化を図ることが出来る。
【００２５】
半導体基板が第２導電型の場合は、外側のｐｎ接合界面は第２半導体領域と半導体基板（第４半導体領域）との界面に形成され、外側のｐｎ接合界面は半導体基板（チップ）の外周面に露出しない。即ち、この場合は、外側のｐｎ接合界面は半導体基板の他方の主面に形成される。即ち、この場合は、外側のｐｎ接合界面は半導体基板の他方の主面側に形成されるので、チップ外周面の表面状態の変化や表面破損の影響を受けることはない。特に、チップの周縁部分（チップ外周面）にｐｎ接合が露出していないので、精密且つ複雑なチップ外周面のパッシベーヨン技術を必要としない。更に、第１半導体領域と第３半導体領域との界面のｐｎ接合が、半導体基板の他方の主面側に露出したｐｎ接合よりも、先に降伏を起こすことが出来る。このため、半導体基板の他方の主面側での電界を緩和し、降伏が半導体装置内部の接合部分で起こるようにして、降伏電圧の設定の安定化を図ることが出来る。
【００２６】
又、第１半導体領域の不純物密度の調整により、半導体装置の電気的特性を決定することが出来、第４半導体領域の不純物密度は、半導体装置の電気的特性に影響を与えないように出来る。このため、半導体基板は購入仕様の不純物密度のままで用いることが出来、その不純物密度を厳密に設定する必要がなくなる。つまり、使用する半導体基板の選択範囲を広げることが出来る。
【００２７】
又、本発明の第２の特徴に係る半導体装置の製造方法においては、第２半導体領域と形成するための第１導電型の不純物元素の熱拡散（ドライブイン）工程と、第３半導体領域を形成するための第２導電型の不純物元素の熱拡散（ドライブイン）工程とを、同時に行うようにすることで、半導体装置の製造効率を向上することが出来る。
【００２８】
本発明の第２の特徴に係る半導体装置の製造方法において、半導体基板を、第３半導体領域と第１半導体領域とのなすｐｎ接合の界面に対して実質的に直角をなす面で切断することにより複数の半導体チップを切り出し、この複数の半導体チップのそれぞれにより複数の半導体装置を実現する工程を更に有することが好ましい。この場合、半導体基板のいずれかの主面側に合成樹脂シートを貼着して合成樹脂シートを切断しないようにチップを切断することにより、各チップが合成樹脂シートに貼り付けられた状態で保管、搬送することが出来る。このため、製品組込を行う際に、合成樹脂シートに貼り付けられた半導体装置を例えばコレット等の治具に装着する際も容易に取り扱うことが出来る。
【００２９】
本発明の第３の特徴は、（イ）半導体基板の一方の主面から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程と、（ロ）半導体基板の他方の主面から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域に接合する第２半導体領域を形成する工程と、（ハ）半導体基板の他方の主面全体から第１導電型とは反対導電型となる第２導電型の不純物元素を導入して第３半導体領域を形成し、第２半導体領域とでｐｎ接合を形成する工程とからなる半導体装置の製造方法としたことである。即ち、本発明の第２の特徴に係る半導体装置の製造方法とは、第３半導体領域を形成する主面が反対である。但し、第１半導体領域を形成する工程と第２半導体領域を形成する工程をどちらを先に行ってもかまわない。又、選択拡散用の拡散窓を、半導体基板の一方の主面と他方の主面に開口し、両方の主面から同時に拡散しても良い。更に、プレデポジションやイオン注入工程は、時系列的に半導体基板の一方の主面若しくは他方の主面側を先に行うが、その後のドライブイン（熱処理）工程を同時に行うようにして、第１及び第２半導体領域を実質的に同時に形成しても良い。したがって、半導体基板の「一方の主面」と「他方の主面」をどちら側に定義するかの問題となり、本発明の第２の特徴と第３の特徴とは、実質的に均等である。第１半導体領域と第２半導体領域を囲む、母材として残存する半導体基板が第１の特徴で述べた第４半導体領域に相当する。半導体基板は、第１及び第２半導体領域よりも低不純物密度であれば、第１導電型でも第２導電型でも、更には真性半導体でもかまわない。
【００３０】
本発明の第３の特徴に係る半導体装置の製造方法も、第２の特徴に係る半導体装置の製造方法と同様に、半導体基板の他方の主面から第１導電型の不純物元素を選択的に導入することにより、半導体基板の内部に第２半導体領域を形成することが出来る。この第２半導体領域は、第１半導体領域及び第２半導体領域を取り囲む第４半導体領域より高不純物密度に形成される。
【００３１】
半導体基板が第１導電型の場合、第２半導体領域の形成後に、半導体基板の他方の主面から全面に第２導電型の不純物元素を導入して形成された第３半導体領域と第２半導体領域とのｐｎ接合が、第４半導体領域と第３半導体領域とのｐｎ接合よりも、先に降伏を起こすことが出来る。このため、半導体装置の側面（チップ側面）での電界を緩和し、降伏が半導体装置内部の接合部分で起こるようにして、降伏電圧の設定の安定化を図ることが出来る。
【００３２】
半導体基板が第２導電型の場合は、外側のｐｎ接合界面は第２半導体領域と半導体基板（第４半導体領域）との界面に形成され、外側のｐｎ接合界面は半導体基板（チップ）の外周面に露出しない。即ち、この場合は、外側のｐｎ接合界面は半導体基板の他方の主面に形成される。即ち、この場合は、外側のｐｎ接合界面は半導体基板の一方の主面側に形成されるので、チップ外周面の表面状態の変化や表面破損の影響を受けることはない。特に、チップの周縁部分（チップ外周面）にｐｎ接合が露出していないので、精密且つ複雑なチップ外周面のパッシベーヨン技術を必要としない。更に、第１半導体領域と第３半導体領域との界面のｐｎ接合が、半導体基板の一方の主面側に露出したｐｎ接合よりも、先に降伏を起こすことが出来る。このため、半導体基板の他方の主面側での電界を緩和し、降伏が半導体装置内部の接合部分で起こるようにして、降伏電圧の設定の安定化を図ることが出来る。
【００３３】
又、第２半導体領域の不純物密度の調整により、半導体装置の電気的特性を決定することが出来、第４半導体領域の不純物密度は、半導体装置の電気的特性に影響を与えないように出来る。このため、半導体基板は購入仕様の不純物密度のままで用いることが出来、その不純物密度を厳密に設定する必要がなくなる。つまり、使用する半導体基板の選択範囲を広げることが出来る。
【００３４】
本発明の第３の特徴に係る半導体装置の製造方法において、第２の特徴に係る半導体装置の製造方法と同様に、半導体基板を、第３半導体領域と第２半導体領域とのなすｐｎ接合の界面に対して実質的に直角をなす面で切断することにより複数の半導体チップを切り出し、この複数の半導体チップのそれぞれにより複数の半導体装置を実現する工程を更に有することが好ましい。この場合、半導体基板のいずれかの主面側に合成樹脂シートを貼着して合成樹脂シートを切断しないようにチップを切断することにより、各チップが合成樹脂シートに貼り付けられた状態で保管、搬送することが出来る。このため、製品組込を行う際に、合成樹脂シートに貼り付けられた半導体装置を例えばコレット等の治具に装着する際も容易に取り扱うことが出来る。
【００３５】
【発明の実施の形態】
次に、図面を参照して、本発明の第１及び第２の実施の形態に係る半導体装置及びその製造方法について説明する。但し、図面は模式的なものであり、各層の厚みや厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００３６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置として、定電圧ダイオードなどの半導体ダイオードに適用した場合の断面図である。本発明の第１の実施の形態に係る半導体ダイオード１０は、第１導電型の第１半導体領域１３と、第１導電型の第２半導体領域１４と、第２導電型の第３半導体領域１２と、第１導電型の第４半導体領域１５とから構成されている。第１半導体領域１３は、第１端面及びこの第１端面に対向した第２端面、更に第１及び第２端面を接続する第１外周面を有する。第１外周面は、図１に示すように、上に凸となる曲率半径を有した湾曲面である。第２半導体領域１４は、第３端面及びこの第３端面に対向した第４端面、更に第３及び第４端面を接続する第２外周面を有し、第４端面が第１半導体領域１３の第１端面と接合している。第２外周面は、図１に示すように、下に凸となる曲率半径を有した湾曲面である。そして、第３半導体領域１２は、第１半導体領域１３の第２端面において第１半導体領域１３に接合している。更に、第４半導体領域１５は、第１及び第２外周面に接合した内周面を有し、且つ第３半導体領域１２に接合している。したがって、第４半導体領域１５の内周面は、２以上の曲率半径からなる臼型類似の湾曲面である。ここで、第２導電型は、第１導電型とは反対導電型である。
【００３７】
図１に示す本発明の第１の実施の形態に係る半導体装置では、第１導電型はｎ型であり、第２導電型はｐ型である。しかし、第１導電型をｐ型、第２導電型をｎ型としても良いことは勿論である。図１に示すように、第４半導体領域１５は、第１半導体領域１３よりも低不純物密度である。図１では、ｐ型の第３半導体領域１２に対して、高不純物密度でｎ型の第１半導体領域１３と、比較的低不純物密度でｎ型の第４半導体領域１５とがともに接合するようにして２種類のｐｎ接合界面を構成している場合を例示している。或いは、この逆にして、ｎ型の第３半導体領域１２に対して、高不純物密度でｐ型の第１半導体領域１３と、比較的低不純物密度でｐ型の第４半導体領域１５とがともに接合するようにして２種類のｐｎ接合界面を構成するようにしても良いことは勿論である。
【００３８】
即ち、図１においては、第１導電型（ｎ型）のシリコン基板１１の一方の主面１１Ａ側にｐ型の第３半導体領域１２が、他方の主面１１Ｂ側にｎ型の第２半導体領域１４が形成されている。シリコン基板１１の内部では、ｐ型の第３半導体領域１２に、ｐｎ接合面１８で局所的に接合するようにｎ型の第１半導体領域１３が形成されている。更に、ｎ型の第１半導体領域１３とｎ型の第２半導体領域１４とは、シリコン基板１１の内部で局所的に接合している。そして、ｎ型の第１半導体領域１３及び第２半導体領域１４を取り囲んで、ｎ型の第４半導体領域１５が形成されている。
【００３９】
本発明の第１の実施の形態においては、図１に示すように、第３半導体領域１２の底面には第１主電極層１６が、第２半導体領域１４の表面には第２主電極層１７が形成されている。第２主電極層１７は、ｎ型の第２半導体領域１４とｎ型の第４半導体領域１５とを短絡するように、シリコン基板１１の他方の主面１１Ｂの上に全面に形成されている。同様に、第１主電極層１６は、第３半導体領域１２の底面の全面、即ち、シリコン基板１１の一方の主面１１Ａの上に全面に形成されている。第１主電極層１６と第２主電極層１７とで、半導体素子の主電流の通路となる動作領域が形成される。「第１主電極層１６」とは、図１に示す半導体ダイオードにおいてアノード電極層又はカソード電極層のいずれか一方を意味する。図１では、第３半導体領域１２がｐ型なので、第１主電極層１６は、アノード電極層である。「第２主電極層１７」とは、半導体ダイオードの上記第１主電極層１６とはならないカソード電極層又はアノード電極層のいずれか一方を意味する。図１では、第２半導体領域１４がｎ型なので、第２主電極層１７は、カソード電極層である。この結果、第３半導体領域１２は、第１主電極層１６に対応した「第１主電極領域（アノード領域）」として機能し、第２半導体領域１４は、第２主電極層１７に対応した「第２主電極領域（カソード領域）」として機能する。
【００４０】
ｐ型の第３半導体領域１２は、シリコン基板１１の一方の主面１１Ａ側から、第２導電型の不純物元素として例えばボロン（Ｂ）が高不純物密度にドープされて形成されている。又、ｐ型の第３半導体領域１２に接合されたｎ型の第１半導体領域１３は、第１導電型の不純物元素として、例えばリン（Ｐ）、ヒ素（Ａｓ）などが高不純物密度にドープされている。更に、ｎ型の第２半導体領域１４には、例えばリン（Ｐ）、ヒ素（Ａｓ）などが高不純物密度にドープされている。そして、これらｎ型の第１半導体領域１３及び第２半導体領域１４の周囲をともに取り囲むように形成されたｎ型の第４半導体領域１５は、シリコン基板１１に固有の比較的低い不純物密度に設定されている。即ち、ｎ型の第１半導体領域１３及び第２半導体領域１４は、それを取り囲むｎ型の第４半導体領域１５の不純物密度より高不純物密度に設定されている。
【００４１】
本発明の第１の実施の形態に係る半導体装置１０において、第４半導体領域１５は、ＦＺ法、ＣＺ法、或いはＭＣＺ法等で成長したバルク結晶から切り出したウェハからなるｎ型の半導体基板１１である。第１半導体領域１３の不純物密度を調整することにより、半導体装置１０の電気的特性（耐圧）を制御出来、第４半導体領域１５の不純物密度は、半導体装置１０の電気的特性（耐圧）に影響を与えないように出来る。このため、第４半導体領域１５をバルク結晶から切り出したウェハ（半導体基板）１１の購入時の不純物密度仕様のままで用いることが出来る。即ち、半導体基板１１の不純物密度仕様を厳密に設定する必要がなくなり、使用する半導体基板（ウェハ）１１の選択範囲を広げることが出来る。
【００４２】
本発明の第１の実施の形態に係る半導体装置１０において、第４半導体領域１５の外周面が、半導体装置１０のチップ外周面（チップ側面）１９として機能し、このチップ外周面（チップ側面）１９が、第１半導体領域１３の第２端面に対して、実質的に垂直である。このチップ側面１９には、図１に示すように、ｐｎ接合面１８の終端部が露呈している。そして、ｐ型の第３半導体領域１２はｐｎ接合面１８に沿う方向に均一な不純物密度になっている。しかし、このｐ型の第３半導体領域１２に接合するｎ型の第１半導体領域１３は、このｎ型の第１半導体領域１３を取り囲むｎ型の第４半導体領域１５より不純物密度が高く設定されているため、ｐｎ接合に逆方向電圧を印加したときに、ｐｎ接合における降伏が周縁部分より中央部分で先に起こる。このため、半導体装置１０のチップ外周面が多少の表面状態の変化や表面破損を起こしても、半導体装置１０での降伏電圧の変動が起こりにくく出来る。即ち、本発明の第１の実施の形態では、外部にｐｎ接合面（ｐ型の第３半導体領域１２とｎ型の第４半導体領域１５とのｐｎ接合面）が露出する部分があっても、ｐｎ接合の降伏は内部領域で発生して、外部露出部分のｐｎ接合には表面電界強度の負担がかからない構造となっている。即ち、半導体装置１０の側面（チップ側面）での電界を緩和し、降伏が半導体装置１０内部の接合部分で起こるようにして、降伏電圧の設定の安定化を図ることが出来る。特に、チップの周縁部分（チップ外周面）１９に露出したｐｎ接合の降伏は、チップ外周面（チップ側面）１９のパッシベーヨン技術に依存し、チップの周縁部分（チップ側面）１９での降伏電圧の「ばらつき」は大きい。しかし、本発明の第１の実施の形態に係る半導体装置１０では、チップ外周面１９よりも、中央部分で先に電界降伏が起こるため、半導体装置１０（チップ）の周縁部分（チップ側面）１９が多少の表面状態の変化や表面破損を起こしても、半導体装置１０としての降伏電圧の変動が起こりにくく出来る。この結果、本発明の第１の実施の形態に係る半導体ダイオード１０では、チップ側面１９を外部環境から保護する目的での酸又はアルカリ系薬液による湿式洗浄などの表面処理や絶縁膜による被覆処理を削減することが可能となる。又、チップ側面１９では、多少の表面状態の変化や表面破損が生じることを許容することが出来るため、チップの取扱性が容易となる。したがって、製品のばらつきが少なくなり、製造歩留まりが向上する。このように降伏電圧の安定化を図ることは、例えば定電圧ダイオードよりも高耐圧の電力用半導体装置においても、同様に有効となる。
【００４３】
更に、チップ外周面が第１半導体領域１３の第１端面に対して、実質的に垂直としているので、半導体装置１０の側面を通常の切断工程（ダイシング工程）で形成することが出来る。例えば、表裏の主面（即ちｐｎ接合面１８）に対して、８０°〜１００°程度、好ましくは８７°〜９３°程度であれば、実質的に垂直（＝９０°）とみなすことが出来る。チップ外周面が、表裏の主面に対して実質的に垂直であれば、コレット等の治具へチップを装着する手間を軽減し、組立（アセンブル）工程時の、半導体装置１０（チップ）の取扱性を向上にすることが出来る。
【００４４】
又、本発明の第１の実施の形態に係る半導体ダイオード１０では、中央のｎ型の第１半導体領域１３とｐ型の第３半導体領域１２とのｐｎ接合の耐圧は、ｎ型の第１半導体領域１３の不純物密度ＮBにより決定される。ｐ型の第３半導体領域１３とｎ型の第１半導体領域１３とのｐｎ接合面１８が片側階段接合を構成していると仮定すれば、雪崩（アバランシェ）降伏による耐圧ＶＢは、
ＶＢ＝εsＥm2／（２ｑＮB）   ・・・・・（１）
で与えられる。ここで、εsは半導体基板の比誘電率、Ｅmは半導体基板に固有の雪崩降伏が開始される電界強度（最大電界強度）、ｑは電子の素電荷量、ＮBは第１半導体領域１３の不純物密度である。即ち、第１半導体領域１３の不純物密度ＮBが、シリコンウェハの不純物密度、即ち、第４半導体領域１５の不純物密度より十分に高ければ、半導体ダイオード１０の耐圧は第１半導体領域１３の不純物密度ＮBにのみ依存し、製造に用いる母材（シリコンウェハ）の不純物密度には依存しない。このため、第１半導体領域１３の不純物密度ＮBを式（１）にしたがい適宜設計し、この不純物密度ＮBを管理すれば、所望の耐圧が得られるので、シリコンウェハの比抵抗（抵抗率）ρを高精度に制御する必要はない。したがって、第１半導体領域１３の不純物密度ＮBより比較的高抵抗の基板であれば、任意の市販のシリコンウェハを利用して、所望の耐圧を有した定電圧ダイオード１０の製造を行うことが出来る。
【００４５】
因に、本発明の第１の実施の形態では、シリコンウェハとしては、比抵抗が１〜２５０Ω・ｃｍ（ｎ型のシリコンでは、不純物密度５．５×１０15／ｃｍ3〜１．８×１０13／ｃｍ3程度の範囲に相当）の広い範囲のものを用いることが可能となる。更に、高耐圧の電力用半導体装置であれば、比抵抗ρが１０００Ω・ｃｍ以上（ｎ型のシリコンでは、不純物密度５×１０12／ｃｍ3程度以下の範囲に相当）の広い範囲のもの等を用いれば良い。
【００４６】
次に、本発明の第１の実施の形態に係る半導体ダイオード１０を製造する方法について図２〜図１３に示す工程断面図（その１〜１２）を用いて説明する。
【００４７】
（イ）まず、図２に示すように、第１導電型（ｎ型）のシリコン基板（シリコンウェハ）１１を用意する。そして、このシリコン基板１１の一方の主面１１Ａ及び他方の主面１１Ｂの両方に熱酸化を行って、それぞれ、厚さ３００ｎｍ〜１．５μｍの酸化膜２１、２２を形成する。その後、フォトリソグラフィー技術を用いて、一方の主面１１Ａ側に形成された酸化膜２１の加工を行う。即ち、図２に示すように、酸化膜２１の上に、例えばネガ型のフォトレジスト２３をスピンコーティングなどによって塗布する。次いで、図２に示すように、後述する開口部２３Ａを形成、加工する部分を覆うような（ｎ型の第１半導体領域１３を形成するための）パターンを有するフォトマスク２４を配置して、露光光を照射する。
【００４８】
（ロ）図３は、フォトレジスト２３を露光後、現像した状態を示す。このようにパターニングされたフォトレジスト２３をマスクとして、ウェットエッチング又はドライエッチングを行って、フォトレジスト２３の開口部２３Ａ内で露出する酸化膜２１をエッチングしてシリコン基板１１の表面の一部を露出させる。その後、フォトレジスト２３を剥離すると図４に示すような状態となる。図４に示すように酸化膜２１に、開口部２１Ａが形成される。
【００４９】
（ハ）次に、図５に示すように、酸化膜２１の開口部２１Ａで窓明されたシリコン基板１１上へ、ｎ型不純物元素であるリン（Ｐ）やヒ素（Ａｓ）などを含む不純物添加薄膜（例えば不純物元素が高濃度でドープされたリンガラス（ＰＳＧ）膜やヒ素ガラス（ＡｓＳＧ）膜）２５を例えばＣＶＤ法を用いて堆積させ、所定温度、所定時間での熱処理を施して選択拡散を行い、所定深さの高不純物密度のｎ型半導体領域（第１半導体領域）１３を形成する。第１半導体領域１３の拡散深さは、最終的にはシリコン基板１１の厚さの半分程度の深い拡散になるため、ｎ型不純物元素としては、拡散係数の大きなリン（Ｐ）が好ましい。特に、後述するｐ型の第３半導体領域１２を形成する際のｐ型不純物の拡散係数よりも拡散係数が大きいｎ型不純物元素を選択することが好ましい。不純物添加薄膜を用いずに、オキシ塩化リン（ＰＯＣｌ3）等の液体ソースを用いた気相拡散法でも良い。又31Ｐ＋等の不純物イオンをイオン注入法により、３×１０15ｃｍ−2〜５×１０16ｃｍ−2等の所定のドーズ量を注入し、その後所望の深さまでドライブイン（熱処理）しても良い。75Ａｓ＋をイオン注入法にしても良いが、ヒ素（Ａｓ）は拡散係数が小さいので、長時間要すので好ましくない。不純物添加薄膜２５を用いた場合は、その後、図６に示すように、不純物添加薄膜２５及び酸化膜２１をウェットエッチング又はドライエッチングを行って除去する。不純物添加薄膜２５を用いない場合でも、図６に示すように、ドライブイン時に形成されるリンガラス等及び酸化膜２１をウェットエッチング又はドライエッチングを行って除去する。
【００５０】
（ニ）そして、このシリコン基板１１の一方の主面１１Ａの全面に熱酸化を行って、厚さ３００ｎｍ〜５００ｎｍ酸化膜（図示省略）を形成する。この際、このシリコン基板１１の他方の主面１１Ｂの酸化膜２２も若干厚さを増す。続いて、図７に示すように、シリコン基板１１の他方の主面１１Ｂに形成された酸化膜２２の上に、例えばネガ型のフォトレジスト２６をスピンコーティングなどによって塗布する。次いで、後述する開口部２６Ａを形成、加工する部分を覆うような（ｎ型の第２半導体領域１４を形成するための）パターンを有するフォトマスク２７を配置して、露光光を照射する。
【００５１】
（ホ）図８は、フォトレジスト２６を露光後、現像した状態を示す。このようにパターニングされたフォトレジスト２６をマスクとして、ウェットエッチング又はドライエッチングを行って、フォトレジスト２６の開口部２６Ａ内で露出する酸化膜２２をエッチングしてシリコン基板１１の表面の一部を露出し、酸化膜２２に開口部２２Ａを形成する。その後、フォトレジスト２６を剥離する。
【００５２】
（ヘ）次に、図９に示すように、酸化膜２２の開口部２２Ａで窓明されたシリコン基板１１上へ、ｎ型不純物元素であるリン（Ｐ）やヒ素（Ａｓ）などを含む不純物添加薄膜（例えば不純物元素が高濃度でドープされたリンガラス（ＰＳＧ）膜やヒ素ガラス（ＡｓＳＧ）膜）２８を堆積させ、所定温度、所定時間でのドライブイン（熱処理）を施して選択拡散を行い、ｎ型の第１半導体領域１３に接合するように、高不純物密度でｎ型の第２半導体領域１４を所定深さまで形成する。図９では、第１半導体領域１３とｎ型の第２半導体領域１４とが完全に接合した状態を示しているが、現実には、この段階では、第１半導体領域１３とｎ型の第２半導体領域１４との間に、シリコン基板１１からなる層が介在していてもかまわない。但し、第１半導体領域１３とｎ型の第２半導体領域１４との間に挟まれたシリコン基板１１からなる層の厚さは、後述するｐ型の第３半導体領域１２を全面に形成工程（図１１参照）時に押し込まれ、最終的に第１半導体領域１３とｎ型の第２半導体領域１４とが完全に接合する厚さに選定しておく。いずれにせよ、第２半導体領域１４の拡散深さは、最終的にはシリコン基板１１の厚さの半分程度の深い拡散になるため、ｎ型不純物元素としては、拡散係数の大きなリン（Ｐ）が好ましい。その後、図１０に示すように、不純物添加薄膜２８及び酸化膜２２をウェットエッチング又はドライエッチングを行って除去する。このとき、シリコン基板１１において、ｎ型の第１半導体領域１３及び第２半導体領域１４を取り囲む領域は、シリコン基板１１に固有の不純物密度を有したままのｎ型の第４半導体領域１５となっている。なお、ｎ型の第２半導体領域１４の不純物密度は、例えば２×１０19／ｃｍ3程度に設定されている。又、ｎ型の第２半導体領域１４の深さは、シリコン基板１１の一方の主面側から選択拡散により形成されているｎ型半導体層１３と所定の接合面積を有するような深さ寸法に制御する。不純物添加薄膜を用いずに、オキシ塩化リン（ＰＯＣｌ3）等の液体ソースを用いた気相拡散法でも良い。又31Ｐ＋等の不純物イオンをイオン注入法により、３×１０15ｃｍ−2〜５×１０16ｃｍ−2等の所定のドーズ量を注入し、その後所望の深さまでドライブイン（熱処理）しても良い。
【００５３】
（ト）次に、このシリコン基板１１の一方の主面１１Ａ及び他方の主面１１Ｂの双方の全面に熱酸化を行って、厚さ３５０ｎｍ〜１．５μｍの酸化膜（図示省略）を形成する。そして、シリコン基板１１の他方の主面１１Ｂにフォトレジストを塗布し、シリコン基板１１の一方の主面１１Ａ側の酸化膜のみを除去する。こうして、図１１に示すように、シリコン基板１１の一方の主面１１Ａ側から、例えばボロン（Ｂ）などのアクセプタ不純物元素を全面拡散法により拡散させて、所定の時間ドレイブイン（熱処理）することにより、所定の深さの高不純物密度のｐ型の第３半導体領域１２を全面に形成する。アクセプタ不純物元素の全面拡散は、ボロンガラス（ＢＳＧ）膜等の不純物添加薄膜を用いる方法でも、窒化ボロン（ＢＮ）等の固体ソース、三臭化硼素（ＢＢｒ3）等の液体ソースを用いた気相拡散法でも良い。又11Ｂ＋，49ＢＦ2＋等の不純物イオンをイオン注入法により、３×１０15ｃｍ−2〜５×１０16ｃｍ−2等の所定のドーズ量を注入し、その後所望の深さまでドライブイン（熱処理）しても良い。ドライブイン（熱処理）終了後、不純物添加薄膜若しくはドライブインにより、シリコン基板１１の一方の主面１１Ａに生じたボロンガラス（ＢＳＧ）膜等を除去する。更に、シリコン基板１１の他方の主面１１Ｂの酸化膜（図示省略）も除去する。この結果、図１１に示すように、このｐ型の第３半導体領域１２と中央のｎ型半導体層１３とが接合してｐｎ接合面１８を形成する。又、選択拡散されて中央に形成されたｎ型半導体層１３及びｎ型の第２半導体領域１４を取り囲むｎ型半導体層１５は、ｐ型の第３半導体領域１２ともｐｎ接合を形成する。前述したように、図９に示す段階では、第１半導体領域１３とｎ型の第２半導体領域１４との間にシリコン基板１１からなる層を残しておいた場合は、図１１に示す第３半導体領域１２の全面拡散工程時に、第１半導体領域１３とｎ型の第２半導体領域１４とが更に押し込まれる。その結果、この段階で第１半導体領域１３とｎ型の第２半導体領域１４とが完全に接合するようになる。即ち、第２半導体領域１４と形成するためのｎ型の不純物元素の熱拡散（ドライブイン）工程と、第３半導体領域１２を形成するためのｐ型の不純物元素の熱拡散（ドライブイン）工程とを、同時に行うようにすることで、半導体装置の製造効率を向上することが出来る。なお、ｐ型の第３半導体領域１２を全面に形成する方法としては、エピタキシャル成長で、ｐ型の第３半導体領域１２を堆積することも可能である。例えば、図１１において、シリコン基板１１の一方の主面１１Ａの上にジボラン（Ｂ2Ｈ6）等のｐ型ドーパントを供給しながら、モノシラン（ＳｉＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、四塩化珪素（ＳｉＣｌ4）等のソースガスを用いて、ｐ型の第３半導体領域１２を気相エピタキシャル成長しても良い。
【００５４】
（チ）更に、図１２に示すように、シリコン基板１１の両方の主面１１Ａ、１１Ｂに、真空蒸着法やスパッタリング法等により金属薄膜を堆積させて、厚さ１μｍ〜１０μｍ程度の第１主電極層１６及び第２主電極層１７を形成する。
【００５５】
（リ）その後、図１３に示すように、シリコン基板１１の例えば他方の主面１１Ｂ側に全体に亙って合成樹脂シート２９を貼り付け、図１３において一点鎖線で示すダイシングライン３０に沿って、切断を行う。この切断工程によって形成されたチップは、図１に示した半導体ダイオード１０として用いることが出来る。なお、切断工程の後は、チップ状態の半導体ダイオード１０を合成樹脂シート２９に貼り付けられた状態で保管、搬送することが出来る。このため、製品組込を行う際に、合成樹脂シート２９に貼り付けられた半導体ダイオード１０を例えばコレット等の治具に装着する際も容易に取り扱うことが出来る。
【００５６】
本発明の第１の実施の形態に係る半導体装置の製造方法によれば、半導体ダイオード１０のチップ側面１９ダイシング工程による切断によりチップ側面１９を形成するため、チップ側面１９をｐｎ接合面１８に対して垂直にすることが出来る。このため、従来のようなベベル構造を形成するための様々な加工工程を行う必要がなく、製造工程数を大幅に少なくすることが可能となる。
【００５７】
（参考例）
本発明の参考例に係る半導体ダイオード１０'は、第１の実施の形態に係る半導体ダイオード１０において、第４半導体領域１５の導電型を逆にした構造に相当する。したがって、第１の実施の形態に係る半導体ダイオード１０の構造図を転用して説明する。
【００５８】
即ち、本発明の参考例に係る半導体ダイオード１０'は、第１導電型の第１半導体領域１３と、第１導電型の第２半導体領域１４と、第２導電型の第３半導体領域１２と、第２導電型の第４半導体領域１５'とから構成されている。第１半導体領域１３は、第１端面及びこの第１端面に対向した第２端面、更に第１及び第２端面を接続する第１外周面を有する。第１外周面は、図１と同様に、上に凸となる曲率半径を有した湾曲面である。第２半導体領域１４は、第３端面及びこの第３端面に対向した第４端面、更に第３及び第４端面を接続する第２外周面を有し、第４端面が第１半導体領域１３の第１端面と接合している。第２外周面は、図１と同様に、下に凸となる曲率半径を有した湾曲面である。そして、第３半導体領域１２は、第１半導体領域１３の第２端面において第１半導体領域１３に接合している。更に、第４半導体領域１５'は、第１及び第２外周面に接合した内周面を有し、且つ第３半導体領域１２に接合している。したがって、第４半導体領域１５'の内周面は、２以上の曲率半径からなる臼型類似の湾曲面である。ここで、第２導電型は、第１導電型とは反対導電型である。
【００５９】
本発明の参考例に係る半導体装置では、第１導電型はｎ型であり、第２導電型はｐ型である。しかし、第１導電型をｐ型、第２導電型をｎ型としても良いことは勿論である。図１と同様に、第４半導体領域１５'は、第１半導体領域１３よりも低不純物密度である。ｐ型の第３半導体領域１２に対して、高不純物密度でｎ型の第１半導体領域１３が接合して、その界面にｐｎ接合界面を構成する（或いは、この逆にして、ｎ型の第３半導体領域１２に対して、高不純物密度でｐ型の第１半導体領域１３とでｐｎ接合界面を構成するようにしても良い。）。
【００６０】
即ち、本発明の参考例に係る半導体ダイオードにおいては、第１導電型（ｎ型）のシリコン基板１１の一方の主面１１Ａ側にｐ型の第３半導体領域１２が、他方の主面１１Ｂ側にｎ型の第２半導体領域１４が形成されている。シリコン基板１１の内部では、ｐ型の第３半導体領域１２に、ｐｎ接合面１８で局所的に接合するようにｎ型の第１半導体領域１３が形成されている。更に、ｎ型の第１半導体領域１３とｎ型の第２半導体領域１４とは、シリコン基板１１の内部で局所的に接合している。そして、ｎ型の第１半導体領域１３及び第２半導体領域１４を取り囲んで、ｐ型の第４半導体領域１５'が形成されている。ｐ型の第４半導体領域１５'とｎ型の第２半導体領域１４とのなすｐｎ接合界面が、シリコン基板１１の他方の主面１１Ｂ側に露出している。
【００６１】
本発明の参考例においては、第３半導体領域１２の底面には第１主電極層１６が、第２半導体領域１４の表面には第２主電極層１７が形成されている。但し、図１とは異なり、第２主電極層１７はｐ型の第４半導体領域１５'とは、図示を省略したフィールド絶縁膜（フィールド酸化膜）により電気的に絶縁されている。シリコン基板１１の他方の主面１１Ｂ側に露出したｐ型の第４半導体領域１５'とｎ型の第２半導体領域１４とのなすｐｎ接合界面はフィールド絶縁膜（フィールド酸化膜）により被覆され、大気とは絶縁されている。そして、フィールド絶縁膜（フィールド酸化膜）中に設けられたコンタクトホールを介して、第２半導体領域１４の表面と第２主電極層１７とがオーミック接触している。第１主電極層１６と第２主電極層１７とで、半導体素子の主電流の通路となる動作領域が形成される。第３半導体領域１２がｐ型の場合は、第１主電極層１６は、アノード電極層で、第２半導体領域１４がｎ型なので、第２主電極層１７は、カソード電極層である。この結果、第３半導体領域１２は、第１主電極層１６に対応した「第１主電極領域（アノード領域）」として機能し、第２半導体領域１４は、第２主電極層１７に対応した「第２主電極領域（カソード領域）」として機能する。
【００６２】
ｎ型の第１半導体領域１３及び第２半導体領域１４の周囲をともに取り囲むように形成されたｐ型の第４半導体領域１５'は、シリコン基板１１に固有の比較的低い不純物密度に設定されている。即ち、ｎ型の第１半導体領域１３及び第２半導体領域１４は、それを取り囲むｐ型の第４半導体領域１５'の不純物密度より高不純物密度に設定されている。
【００６３】
本発明の参考例に係る半導体装置１０において、第４半導体領域１５'は、ＦＺ法、ＣＺ法、或いはＭＣＺ法等で成長したバルク結晶から切り出したウェハからなるｐ型の半導体基板１１である。第１半導体領域１３の不純物密度を調整することにより、半導体装置１０の電気的特性（耐圧）を制御出来、第４半導体領域１５'の不純物密度は、半導体装置１０の電気的特性（耐圧）に影響を与えないように出来る。このため、第４半導体領域１５'をバルク結晶から切り出したウェハ（半導体基板）１１の購入時の不純物密度仕様のままで用いることが出来る。即ち、半導体基板１１の不純物密度仕様を厳密に設定する必要がなくなり、使用する半導体基板（ウェハ）１１の選択範囲を広げることが出来る。
【００６４】
本発明の参考例に係る半導体装置１０において、第４半導体領域１５'の外周面が、半導体装置１０のチップ外周面（チップ側面）１９として機能し、このチップ外周面（チップ側面）１９が、第１半導体領域１３の第２端面に対して、実質的に垂直である。ｐ型の第４半導体領域１５'とｎ型の第２半導体領域１４とのなすｐｎ接合界面が、シリコン基板１１の他方の主面１１Ｂ側に露出しているので、このチップ側面１９には、図１とは異なり、ｐｎ接合面１８の終端部が露出していない。このため、半導体装置１０のチップ外周面が多少の表面状態の変化や表面破損を起こしても、半導体装置１０での降伏電圧の変動に影響を与えない。特に、チップの周縁部分（チップ外周面）１９に露出したｐｎ接合の降伏は、チップ外周面（チップ側面）１９のパッシベーヨン技術に依存し、チップの周縁部分（チップ側面）１９での降伏電圧の「ばらつき」は大きい。しかし、本発明の参考例に係る半導体装置１０では、ｐｎ接合面１８の終端部が露出していないため、半導体装置１０（チップ）の周縁部分（チップ側面）１９が多少の表面状態の変化や表面破損を起こしても、半導体装置１０としての降伏電圧の変動には無関係である。
【００６５】
そして、ｐ型の第３半導体領域１２に接合するｎ型の第１半導体領域１３は、ｎ型の第１半導体領域１３を取り囲むｐ型の第４半導体領域１５'より不純物密度が高く設定されているため、アノード電極層１６とカソード電極層１７との間に逆方向電圧を印加したときに、ｐ型の第３半導体領域１２とｎ型の第１半導体領域１３との間のｐｎ接合における降伏が、ｐ型の第４半導体領域１５'とｎ型の第１半導体領域１３及びｎ型の第２半導体領域１４との間のｐｎ接合における降伏よりも先に起こる。即ち、本発明の参考例では、シリコン基板１１の他方の主面１１Ｂ側にｐｎ接合面（ｎ型の第２半導体領域１４とｐ型の第４半導体領域１５'とのｐｎ接合面）が露出する部分があっても、ｐｎ接合の降伏は内部領域で発生して、シリコン基板１１の他方の主面１１Ｂ側に露出部分のｐｎ接合には表面電界強度の負担がかからない構造となっている。即ち、シリコン基板１１の他方の主面１１Ｂ側での電界を緩和し、降伏が半導体装置１０内部の接合部分で起こるようにして、降伏電圧の設定の安定化を図ることが出来る。
【００６６】
この結果、本発明の参考例に係る半導体ダイオード１０'では、チップ側面１９を外部環境から保護する目的での酸又はアルカリ系薬液による湿式洗浄などの表面処理や絶縁膜による被覆処理を、不要若しくは削減することが可能となる。又、チップ側面１９では、多少の表面状態の変化や表面破損が生じることを許容することが出来るため、チップの取扱性が容易となる。したがって、製品のばらつきが少なくなり、製造歩留まりが向上する。このように降伏電圧の安定化を図ることは、例えば定電圧ダイオードよりも高耐圧の電力用半導体装置においても、同様に有効となる。更に、チップ外周面が第１半導体領域１３の第１端面に対して、実質的に垂直としているので、半導体装置１０の側面を通常の切断工程（ダイシング工程）で形成することが出来る。チップ外周面が、表裏の主面に対して実質的に垂直であれば、コレット等の治具へチップを装着する手間を軽減し、組立（アセンブル）工程時の、半導体装置１０（チップ）の取扱性を向上にすることが出来る。
【００６７】
第１半導体領域１３の不純物密度ＮBが第４半導体領域１５'の不純物密度より十分に高ければ、式（１）に示したように、半導体ダイオード１０'の耐圧は第１半導体領域１３の不純物密度ＮBにのみ依存し、製造に用いる母材（シリコンウェハ）の不純物密度には依存しない。このため、シリコンウェハの比抵抗（抵抗率）ρを高精度に制御する必要はない。したがって、第１半導体領域１３の不純物密度ＮBより比較的高抵抗の基板であれば、任意の市販のシリコンウェハを利用して、所望の耐圧を有した定電圧ダイオード１０の製造を行うことが出来る。
【００６８】
本発明の参考例に係る半導体ダイオード１０'を製造方法は、基本的に図２〜図１３に示す工程断面図（その１〜１２）で示した第１の実施の形態に係る半導体ダイオード１０の製造方法と同様である。但し、図２において、比較的高抵抗の第２導電型（ｐ型）のシリコン基板（シリコンウェハ）１１を用意する必要がある。
【００６９】
そして、図２〜図１１に示す工程断面図と全く同様にして、図１１に示す段階まで至る。図１１は、ｐ型の第３半導体領域１２のドライブイン（熱処理）終了後、不純物添加薄膜若しくはドライブインにより、シリコン基板１１の一方の主面１１Ａに生じたボロンガラス（ＢＳＧ）膜等及び他方の主面１１Ｂの酸化膜（図示省略）を除去した状態である。
【００７０】
この後、このシリコン基板１１の一方の主面１１Ａ及び他方の周面１１Ｂの両方に熱酸化を行って、それぞれ、厚さ６００ｎｍ〜１．５μｍのフィールド酸化膜を形成する。その後、フォトリソグラフィー技術とエッチング技術を用いて、他方の主面１１Ｂ側に形成されたフィールド酸化膜に、コンタクトホールを開口する。一方の主面１１Ａに形成されたフィールド酸化膜は全面除去する。
【００７１】
この後は、図１２に示すと同様ように、シリコン基板１１の両方の主面１１Ａ、１１Ｂに、真空蒸着法やスパッタリング法等により金属薄膜を堆積させて、厚さ１μｍ〜１０μｍ程度の第１主電極層１６及び第２主電極層１７を形成する。
【００７２】
その後の工程は、第１の実施の形態の図１３以降の工程と同様なので説明を省略する。
【００７３】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体ダイオード１０''は、第１の実施の形態に係る半導体ダイオード１０において、第４半導体領域１５の導電型を真性半導体（ｉ型）にした構造に相当する。したがって、第１の実施の形態に係る半導体ダイオード１０の構造図を転用して説明する。
【００７４】
即ち、本発明の第２の実施の形態に係る半導体ダイオード１０''は、第１導電型の第１半導体領域１３と、第１導電型の第２半導体領域１４と、第２導電型の第３半導体領域１２と、真性半導体（ｉ型）からなる第４半導体領域１５''とから構成されている。「真性半導体」とは、実質的に真性半導体と見なせる不純物密度１×１０13／ｃｍ3程度以下の範囲であればよい。いわゆるν層、π層と呼ばれる不純物密度の領域でもかまわない。第１半導体領域１３は、第１端面及びこの第１端面に対向した第２端面、更に第１及び第２端面を接続する第１外周面を有する。第１外周面は、図１と同様に、上に凸となる曲率半径を有した湾曲面である。第２半導体領域１４は、第３端面及びこの第３端面に対向した第４端面、更に第３及び第４端面を接続する第２外周面を有し、第４端面が第１半導体領域１３の第１端面と接合している。第２外周面は、図１と同様に、下に凸となる曲率半径を有した湾曲面である。そして、第３半導体領域１２は、第１半導体領域１３の第２端面において第１半導体領域１３に接合している。更に、第４半導体領域１５''は、第１及び第２外周面に接合した内周面を有し、且つ第３半導体領域１２に接合している。したがって、第４半導体領域１５''の内周面は、２以上の曲率半径からなる臼型類似の湾曲面である。ここで、第２導電型は、第１導電型とは反対導電型である。
【００７５】
本発明の第２の実施の形態に係る半導体装置では、第１導電型はｎ型であり、第２導電型はｐ型である。しかし、第１導電型をｐ型、第２導電型をｎ型としても良いことは勿論である。真性半導体（ｉ型）であるので、第４半導体領域１５''は、第１半導体領域１３よりもはるかに低不純物密度である。ｐ型の第３半導体領域１２に対して、高不純物密度でｎ型の第１半導体領域１３が接合して、その界面にｐｎ接合界面を構成する（或いは、この逆にして、ｎ型の第３半導体領域１２に対して、高不純物密度でｐ型の第１半導体領域１３とでｐｎ接合界面を構成するようにしても良い。）。
【００７６】
即ち、本発明の第２の実施の形態に係る半導体ダイオードにおいては、第１導電型（ｎ型）のシリコン基板１１の一方の主面１１Ａ側にｐ型の第３半導体領域１２が、他方の主面１１Ｂ側にｎ型の第２半導体領域１４が形成されている。シリコン基板１１の内部では、ｐ型の第３半導体領域１２に、ｐｎ接合面１８で局所的に接合するようにｎ型の第１半導体領域１３が形成されている。更に、ｎ型の第１半導体領域１３とｎ型の第２半導体領域１４とは、シリコン基板１１の内部で局所的に接合している。そして、ｎ型の第１半導体領域１３及び第２半導体領域１４を取り囲んで、ｉ型の第４半導体領域１５''が形成されている。ｉ型の第４半導体領域１５''とｐ型の第３半導体領域１４とのなすｉｐ接合界面が、シリコン基板１１のチップ側面１９に露出している。又、ｉ型の第４半導体領域１５''とｎ型の第２半導体領域１４とのなすｎｉ接合界面が、シリコン基板１１の他方の主面１１Ｂ側に露出しているが、ｐｎ接合界面はシリコン基板（チップ）１１の側面、一方の主面１１Ａ、及び他方の主面１１Ｂのいずれにも露出していない。
【００７７】
本発明の第２の実施の形態においては、第３半導体領域１２の底面には第１主電極層１６が、第２半導体領域１４の表面には第２主電極層１７が形成されている。但し、図１とは異なり、第２主電極層１７はｉ型の第４半導体領域１５''とは、図示を省略したフィールド絶縁膜（フィールド酸化膜）により電気的に絶縁されている。シリコン基板１１の他方の主面１１Ｂ側に露出したｉ型の第４半導体領域１５''とｎ型の第２半導体領域１４とのなすｎｉ接合界面はフィールド絶縁膜（フィールド酸化膜）により被覆され、大気とは絶縁されている。そして、フィールド絶縁膜（フィールド酸化膜）中に設けられたコンタクトホールを介して、第２半導体領域１４の表面と第２主電極層１７とがオーミック接触している。第１主電極層１６と第２主電極層１７とで、半導体素子の主電流の通路となる動作領域が形成される。第３半導体領域１２がｐ型の場合は、第１主電極層１６は、アノード電極層で、第２半導体領域１４がｎ型なので、第２主電極層１７は、カソード電極層である。この結果、第３半導体領域１２は、第１主電極層１６に対応した「第１主電極領域（アノード領域）」として機能し、第２半導体領域１４は、第２主電極層１７に対応した「第２主電極領域（カソード領域）」として機能する。
【００７８】
ｎ型の第１半導体領域１３及び第２半導体領域１４の周囲をともに取り囲むように形成された、ｉ型の第４半導体領域１５''は、シリコン基板１１に固有の極めて低い不純物密度に設定されている。即ち、ｎ型の第１半導体領域１３及び第２半導体領域１４は、それを取り囲むｉ型の第４半導体領域１５''の不純物密度に比して５桁程度以上大きな高不純物密度に設定されている。
【００７９】
本発明の第２の実施の形態に係る半導体装置１０において、第４半導体領域１５''は、ＦＺ法、ＣＺ法、或いはＭＣＺ法等で成長したバルク結晶から切り出したウェハからなるｉ型の半導体基板１１である。第１半導体領域１３の不純物密度を調整することにより、半導体装置１０の電気的特性（耐圧）を制御出来、第４半導体領域１５''の不純物密度は、半導体装置１０の電気的特性（耐圧）に影響を与えないように出来る。このため、第４半導体領域１５''をバルク結晶から切り出したウェハ（半導体基板）１１の購入時の不純物密度仕様のままで用いることが出来る。即ち、半導体基板１１の不純物密度仕様を厳密に設定する必要がなくなり、使用する半導体基板（ウェハ）１１の選択範囲を広げることが出来る。
【００８０】
本発明の第２の実施の形態に係る半導体装置１０において、第４半導体領域１５''の外周面が、半導体装置１０のチップ外周面（チップ側面）１９として機能し、このチップ外周面（チップ側面）１９が、第１半導体領域１３の第２端面に対して、実質的に垂直である。ｉ型の第４半導体領域１５''とｐ型の第３半導体領域１４とのなすｉｐ接合界面が、シリコン基板１１のチップ側面１９に露出している。又、ｉ型の第４半導体領域１５''とｎ型の第２半導体領域１４とのなすｉｎ接合界面が、シリコン基板１１の他方の主面１１Ｂ側に露出している。しかし、このチップ側面１９には、図１とは異なり、ｐｎ接合面１８の終端部が露出していない。このため、半導体装置１０のチップ外周面が多少の表面状態の変化や表面破損を起こしても、半導体装置１０での降伏電圧の変動に影響を与えない。特に、チップの周縁部分（チップ外周面）１９に露出したｐｎ接合の降伏は、チップ外周面（チップ側面）１９のパッシベーヨン技術に依存し、チップの周縁部分（チップ側面）１９での降伏電圧の「ばらつき」は大きい。しかし、本発明の第２の実施の形態に係る半導体装置１０では、ｐｎ接合面１８の終端部が露出していないため、半導体装置１０（チップ）の周縁部分（チップ側面）１９が多少の表面状態の変化や表面破損を起こしても、半導体装置１０としての降伏電圧の変動には無関係である。
【００８１】
そして、ｐ型の第３半導体領域１２に接合するｎ型の第１半導体領域１３は、ｎ型の第１半導体領域１３を取り囲むｉ型の第４半導体領域１５''より不純物密度が５桁以上高く設定されているため、アノード電極層１６とカソード電極層１７との間に逆方向電圧を印加したときに、ｐ型の第３半導体領域１２とｎ型の第１半導体領域１３との間のｐｎ接合における降伏が、ｉ型の第４半導体領域１５''とｎ型の第１半導体領域１３とのｉｎ接合、及びｉ型の第４半導体領域１５''とｎ型の第２半導体領域１４との間のｉｎ接合における降伏よりもはるかに先に起こる。即ち、本発明の第２の実施の形態では、シリコン基板１１の他方の主面１１Ｂ側にｉｎ接合面（ｎ型の第２半導体領域１４とｉ型の第４半導体領域１５''との接合面）、チップ側面１９にｉｐ接合面（ｐ型の第３半導体領域１２とｉ型の第４半導体領域１５''との接合面）が露出する部分があっても、ｐｎ接合の降伏は内部領域で発生して、シリコン基板１１の他方の主面１１Ｂ側に露出部分のｉｎ接合やチップ側面１９のｉｐ接合面には表面電界強度の負担がかからない構造となっている。即ち、シリコン基板１１の他方の主面１１Ｂ側での電界を緩和し、降伏が半導体装置１０内部の接合部分で起こるようにして、降伏電圧の設定の安定化を図ることが出来る。
【００８２】
この結果、本発明の第２の実施の形態に係る半導体ダイオード１０''では、チップ側面１９を外部環境から保護する目的での酸又はアルカリ系薬液による湿式洗浄などの表面処理や絶縁膜による被覆処理を、不要若しくは削減することが可能となる。又、チップ側面１９では、多少の表面状態の変化や表面破損が生じることを許容することが出来るため、チップの取扱性が容易となる。したがって、製品のばらつきが少なくなり、製造歩留まりが向上する。このように降伏電圧の安定化を図ることは、例えば定電圧ダイオードよりも高耐圧の電力用半導体装置においても、同様に有効となる。更に、チップ外周面が第１半導体領域１３の第１端面に対して、実質的に垂直としているので、半導体装置１０の側面を通常の切断工程（ダイシング工程）で形成することが出来る。チップ外周面が、表裏の主面に対して実質的に垂直であれば、コレット等の治具へチップを装着する手間を軽減し、組立（アセンブル）工程時の、半導体装置１０（チップ）の取扱性を向上にすることが出来る。
【００８３】
第１半導体領域１３の不純物密度ＮBが第４半導体領域１５''の不純物密度より十分に高ければ、式（１）に示したように、半導体ダイオード１０''の耐圧は第１半導体領域１３の不純物密度ＮBにのみ依存し、製造に用いる母材（シリコンウェハ）の不純物密度には依存しない。このため、シリコンウェハの比抵抗（抵抗率）ρを高精度に制御する必要はない。したがって、第１半導体領域１３の不純物密度ＮBより比較的高抵抗の基板であれば、任意の市販のシリコンウェハを利用して、所望の耐圧を有した定電圧ダイオード１０の製造を行うことが出来る。
【００８４】
本発明の第２の実施の形態に係る半導体ダイオード１０''を製造方法は、基本的に参考例に係る半導体ダイオード１０'の製造方法と同様であるので説明を省略する。
【００８５】
（その他の実施の形態）
以上、本発明の第１及び第２の実施の形態について説明したが、上記の実施の形態の開示の一部をなす論述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８６】
例えば、本発明の第１の実施の形態の説明では半導体ダイオード１０を例示して説明したが、定電圧ダイオードよりも高耐圧の電力用半導体装置に本発明を適用することも勿論可能である。
【００８７】
更に、本発明の第１の実施の形態の説明ではｎ型のシリコン基板１１を用いて半導体ダイオード１０を作成したが、ｐ型のシリコン基板を用いて作成することも勿論可能である。
【００８８】
又、図９及び図１０に示した第２半導体領域１４を形成する工程の後、半導体基板１１の他方の主面１１Ｂの全体から第１導電型とは反対導電型となる第２導電型の不純物元素を導入して第３半導体領域１２を形成し、第２半導体領域１４とでｐｎ接合を形成することも可能である。即ち上記の本発明の第１の実施の形態に係る半導体装置１０の製造方法とは、第３半導体領域１２を形成する主面が反対でもかまわない。
【００８９】
更に、第１半導体領域１３を形成する工程と第２半導体領域１４を形成する工程をどちらを先に行ってもかまわない。又、選択拡散用の拡散窓を、半導体基板１１の一方の主面１１Ａと他方の主面１１Ｂの両方に開口し、両方の主面１１Ａ，１１Ｂから同時に拡散しても良い。更に、プレデポジションやイオン注入工程は、時系列的に半導体基板１１の一方の主面１１Ａ若しくは他方の主面１１Ｂ側を先に行うが、その後のドライブイン（熱処理）工程を同時に行うようにして、第１半導体領域１３及び第２半導体領域１４を実質的に同時に形成しても良い。つまり、半導体基板１１の「一方の主面１１Ａ」と「他方の主面１１Ｂ」をどちら側に定義するかの問題となる。
【００９０】
又、図２〜図１３に示した本発明の第１の実施の形態の説明では、ｎ型の第１半導体領域１３と、ｎ型の第２半導体領域１４を互いに異なる主面から選択拡散法により導入したが、同一の主面から導入しても形成することが可能である。
【００９１】
更に、本発明の第１の実施の形態の説明では第１主電極層１６及び第２主電極層１７をシリコン基板１１の両方の主面に全面に亙って形成し、シリコン基板１１の少なくとも一つの主面に、第２半導体領域１４又は第３半導体領域１２の表面に凹部を形成し、この凹部に電極層を埋め込むように形成しても良い。このように電極層を凹部に埋め込むことにより、電極層とそれが埋め込まれる半導体領域との接触面積を増大でき、凹部の深さを調整することにより半導体領域の深さを適宜変更することが可能となり、半導体領域の抵抗値を適宜設計することが可能となる。
【００９２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００９３】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ｐｎ接合が露呈する半導体装置側面で局所的な降伏が発生するのを防止して、安定した所望の降伏電圧を有する半導体装置を提供することが出来る。
【００９４】
又、本発明によれば、使用する半導体ウェハの比抵抗ρの範囲を広げることが出来、半導体ウェハにかかるコストを低減することが出来る。
【００９５】
更に、本発明によれば、半導体装置（チップ）表面処理を簡略化又は省略することが出来るため、製造工程を簡略化することが出来る。
【００９６】
又、本発明によれば、半導体装置の側面が半導体基板に対して略直角となるため、製品組付工程において、コレット等の治具へのチップ装着性、並びに取扱性を良好にする効果がある。
【００９７】
更に、本発明によれば、高不純物密度の第１半導体領域と第２半導体領域とを選択的に導入して接合させているため、これら半導体領域を取り囲む比較的低不純物密度の第４半導体領域と第３半導体領域とのｐｎ接合での電界強度を低く抑えることが出来、半導体装置の周縁部分での降伏が起こるのを防止することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その７）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その９）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１０）である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１１）である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１２）である。
【図１４】従来の半導体装置を示す断面図である。
【符号の説明】
１０  半導体ダイオード（半導体装置）
１１  シリコン基板（半導体基板）
１２  第３半導体領域
１３  第１半導体領域
１４  第２半導体領域
１５  第４半導体領域
１６  第１主電極層
１７  第２主電極層
１８  ｐｎ接合面
１９  チップ側面
２９  合成樹脂シート
３０  ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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