(57)【特許請求の範囲】
【請求項１】
支持層と、前記支持層上に形成された絶縁層と、前記絶縁層上に形成された半導体領域とからなるＳＯＩ基板の主表面に第１および第２の回路領域を有する半導体集積回路装置であって、
（ａ）前記第１の回路領域を囲み、前記絶縁層まで到達する第１の絶縁分離トレンチと、前記第１の絶縁分離トレンチを囲み、前記絶縁層まで到達する第２の絶縁分離トレンチと、
（ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達する第３の絶縁分離トレンチと、前記第３の絶縁分離トレンチを囲み、前記絶縁層まで到達する第４の絶縁分離トレンチと、
（ｃ）前記第２と第４の絶縁分離トレンチとの間に延在する中間領域と、
（ｄ）前記第１の回路領域と前記第１と第２の絶縁分離トレンチとで区画される第１の分離領域とを接続する第１の抵抗素子と、前記第１の分離領域と中間領域とを接続する第２の抵抗素子と、
（ｅ）前記第２の回路領域と前記第３と第４の絶縁分離トレンチとで区画される第２の分離領域とを接続する第３の抵抗素子と、第２の分離領域と中間領域とを接続する第４の抵抗素子と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
前記第１〜第４の抵抗素子の抵抗値は、４×１０６〜４×１０７Ωであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１および第２の回路領域を囲む絶縁分離トレンチは、それぞれ１５本以上であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記第１および第２の抵抗素子は、前記第１の絶縁分離トレンチに沿って形成され、前記第３および第４の抵抗素子は、前記第３の絶縁分離トレンチに沿って形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記第１および第２の回路領域は、略矩形状の領域であって、前記第１および第２の抵抗素子は、前記略矩形形状の長辺に沿って形成され、前記第３および第４の抵抗素子は、前記略矩形形状の長辺に沿って形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
前記ＳＯＩ基板は、ダイパッド上に搭載され、前記中間領域は、前記ダイパッドに電気的に接続されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項７】
前記第１および第２の回路領域は、容量素子を介して互いに接続されており、
前記容量素子は、前記中間領域と前記中間領域上に形成された絶縁膜と、前記絶縁膜上に形成された上部電極とからなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項８】
前記容量素子は、前記中間領域上に形成されていることを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
前記第１および第２の回路領域は、容量素子を介して互いに接続されており、
前記容量素子は、前記中間領域上に形成された下部電極と、前記下部電極上に形成された絶縁膜と、前記絶縁膜上に形成された上部電極とからなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１０】
前記容量素子は、前記第１の回路領域から第２の回路領域、もしくは第２の回路領域から第１の回路領域への信号伝送を行うアイソレータ回路を構成することを特徴とする請求項７または９記載の半導体集積回路装置。
【請求項１１】
前記第１および第２の回路領域は、容量素子からなるアイソレータを介して接続され、
前記第１の回路領域には、アンプ回路、フィルタ回路、Ａ／Ｄ変換回路およびＤ／Ａ変換回路が形成され、
前記第２の回路領域には、デジタルフィルタ回路およびＤＳＰ回路が形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１２】
支持層と、前記支持層上に形成された絶縁層と、前記絶縁層上に形成された半導体領域とからなるＳＯＩ基板の主表面に第１および第２の回路領域を有する半導体集積回路装置であって、
（ａ）前記第１の回路領域を囲み、前記絶縁層まで到達する第１の幅広絶縁分離トレンチと、
（ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達する第２の幅広絶縁分離トレンチと、
（ｃ）前記第１と第２の幅広絶縁分離トレンチとの間に延在する中間領域と、
（ｄ）前記第１の回路領域と中間領域とを接続する第１の抵抗素子と、
（ｅ）前記第２の回路領域と中間領域とを接続する第２の抵抗素子と、
を有することを特徴とする半導体集積回路装置。
【請求項１３】
前記第１および第２の幅広絶縁分離トレンチの幅は、０．４μｍ以上であることを特徴とする請求項１２記載の半導体集積回路装置。
【請求項１４】
前記第１の抵抗素子は、前記第１の幅広絶縁分離トレンチに沿って形成され、前記第２の抵抗素子は、前記第２の幅広絶縁分離トレンチに沿って形成されていることを特徴とする請求項１２記載の半導体集積回路装置。
【請求項１５】
支持層と、前記支持層上に形成された絶縁層と、前記絶縁層上に形成された半導体領域とからなるＳＯＩ基板の主表面に第１および第２の回路領域を有する半導体集積回路装置であって、
（ａ）前記第１の回路領域を囲み、前記絶縁層まで到達する複数の絶縁分離トレンチと、
（ｂ）前記第２の回路領域を囲み、前記絶縁層まで到達する複数の絶縁分離トレンチと、
（ｃ）前記第１の回路領域を囲む複数の絶縁分離トレンチのうち最外絶縁分離トレンチと前記第２の回路領域を囲む複数の絶縁分離トレンチのうち最外絶縁分離トレンチとの間に延在する中間領域と、
（ｄ）前記第１の回路領域と中間領域との間に、前記複数の絶縁分離トレンチと並列に接続された抵抗素子と、
（ｅ）前記第２の回路領域と中間領域との間に、前記複数の絶縁分離トレンチと並列に接続された抵抗素子と、
を有することを特徴とする半導体集積回路装置。
【請求項１６】
前記第１の抵抗素子は、前記第１の回路領域を囲む前記複数の絶縁分離トレンチ間に形成された第１半導体領域を含み、
前記第２の抵抗素子は、前記第１の回路領域を囲む前記複数の絶縁分離トレンチ間に形成された第２半導体領域を含むことを特徴とする請求項１５記載の半導体集積回路装置。
【請求項１７】
前記第１または第２半導体領域の抵抗値は、それぞれ４×１０6〜４×１０7Ωであることを特徴とする請求項１６記載の半導体集積回路装置。
【請求項１８】
前記第１の抵抗素子は、前記第１の絶縁分離トレンチ上に形成された第１ポリシリコン層で形成され、
前記第２の抵抗素子は、前記第２の絶縁分離トレンチ上に形成された第２ポリシリコン層で形成され、
前記第３の抵抗素子は、前記第３の絶縁分離トレンチ上に形成された第３ポリシリコン層で形成され、
前記第４の抵抗素子は、前記第４の絶縁分離トレンチ上に形成された第４ポリシリコン層で形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項１９】
前記半導体集積回路装置は更に、前記第１の回路領域、前記第２の回路領域、前記中間領域、前記第１の分離領域および前記第２の分離領域を覆う層間絶縁膜と、
前記層間絶縁膜上に形成された複数の配線とを有し、
前記第１の回路領域と前記第１の分離領域の接続は、前記第１ポリシリコン層および前記複数の配線のいずれかの配線を介して行われ、
前記第１の分離領域と前記中間領域の接続は、前記第２ポリシリコン層および前記複数の配線のいずれかの配線を介して行われ、
前記第２の回路領域と前記第２の分離領域の接続は、前記第３ポリシリコン層および前記複数の配線のいずれかの配線を介して行われ、
前記第２の分離領域と前記中間領域の接続は、前記第４ポリシリコン層および前記複数の配線のいずれかの配線を介して行われていることを特徴とする請求項１８に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ＳＯＩ（Silicon On Insulator）基板上に形成される高耐電圧ＬＳＩ（Large Scale Integrated Circuit）に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＳＯＩ基板とは、絶縁膜上に形成されたシリコン膜を有する基板をいい、通信用ＬＳＩ等の高耐電圧ＬＳＩは、このＳＯＩ基板上に形成された複数の半導体素子から成る。
【０００３】
また、これら複数の半導体素子は、絶縁膜が埋め込まれたトレンチ溝によって分離された島領域上に形成され、高耐電圧性を維持している。
【０００４】
例えば、特開平１１−３１７４４５号公報には、回路領域をトレンチ絶縁膜で幾重にも囲み、高耐圧性を得た半導体装置が記載されている。
【０００５】
【発明が解決しようとする課題】
このように耐電圧を大きくするには、前記島領域をトレンチ溝で、多重に覆うことにより対応することが可能である。
【０００６】
しかしながら、追って詳細に説明するように、本発明者らは、かかる方法では耐電圧を上げることに限界があることを認識した。
【０００７】
本発明の目的は、半導体集積回路装置およびその製造方法に関し、高耐電圧の半導体集積回路装置およびその製造方法を提供することにある。
【０００８】
また、本発明の他の目的は、高耐電圧の半導体集積回路装置およびその製造方法を提供することにより半導体集積回路装置の信頼性を高めることにある。
【０００９】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明の半導体集積回路装置は、ＳＯＩ基板の主表面に第１および第２の回路領域を有し、前記第１の回路領域を囲む第１の絶縁分離トレンチと、この第１の絶縁分離トレンチを囲む第２の絶縁分離トレンチと、前記第２の回路領域を囲む第３の絶縁分離トレンチと、この第３の絶縁分離トレンチを囲む第４の絶縁分離トレンチとを有し、第１の回路領域と前記第１と第２の絶縁分離トレンチとで区画される第１の分離領域とを配線抵抗もしくはＳＯＩ基板中の拡散抵抗で接続するものである。また、前記第１の分離領域と前記第２と第４の絶縁分離トレンチとの間に延在する中間領域とを配線抵抗もしくはＳＯＩ基板中の拡散抵抗で接続するものである。また、前記第２の回路領域と前記第３と第４の絶縁分離トレンチとで区画される第２の分離領域とを配線抵抗もしくはＳＯＩ基板中の拡散抵抗で接続し、第２の分離領域と中間領域とを配線抵抗もしくはＳＯＩ基板中の拡散抵抗で接続するものである。
【００１２】
上記手段によれば、配線抵抗もしくは拡散抵抗により電圧が分担されるため、絶縁分離トレンチに印加される電圧を均一化でき、回路領域２、３の耐電圧を上げることができる。
【００１３】
また、前記第１および第２の回路領域を幅広の絶縁分離トレンチで囲めば、回路領域２、３の耐電圧を上げることができる。
【００１４】
また、前記第１および第２の回路領域を容量素子を介して接続すれば、第１の回路領域と第２の回路領域との絶縁状態を保ちながら電気信号のみを伝送することができる。
【００１５】
また、本発明の半導体集積回路装置の製造方法は、ＳＯＩ基板を構成する半導体領域を前記絶縁層が露出するまでエッチングすることにより、半導体領域上の第１の回路領域を囲む第１の分離溝および前記第１の分離溝を囲む第２の分離溝と、第２の回路領域を囲む第３の分離溝および前記第３の分離溝を囲む第４の分離溝とを形成する工程と、前記第１から第４の分離溝内を含む前記半導体領域上に酸化シリコン膜を堆積する工程と、前記第１から第４の分離溝外部の酸化シリコン膜を除去することにより、前記第１から第４の分離溝内に埋め込まれた酸化シリコン膜よりなる第１から第４の絶縁分離トレンチを形成する工程と、第１から第４の絶縁分離トレンチ上に第1から第４の配線抵抗を形成する工程と、第1から第４の配線抵抗を介し、前記第１の回路領域もしくは第２の回路領域と前記第２と第４の絶縁分離トレンチとの間の中間領域とを接続する配線を形成する工程とを有する。
【００１６】
また、本発明の半導体集積回路装置の製造方法は、前記分離溝上の酸化シリコン膜上にストッパ膜を形成する工程を有する。
【００１７】
上記手段によれば、高耐電圧の半導体集積回路装置を形成することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１である半導体集積回路装置の要部平面図であり、図２は、図１のＡ−Ｂ断面図である。なお、図１中には、各部位に対応する等価回路も記載されている（以下、図４、図５、図１２、図１４、図１６、図１７および図１９において同じ）。
【００２０】
図１および図２に示すように、ＳＯＩ基板１上の主表面には回路領域２（第１の回路領域）、３（第２の回路領域）が形成されている。このＳＯＩ基板は、多結晶シリコン等からなる支持層１ａ、絶縁層１ｂおよび単結晶シリコン等の半導体領域１ｃよりなる。この支持層１ａの厚さは、例えば５００μｍ、また、絶縁層１ｂの厚さは例えば３μｍである。
【００２１】
回路領域２、３は、それぞれ絶縁層１ｂまで到達する絶縁分離トレンチ４ａ（第１の絶縁分離トレンチ）、４ｄ（第３の絶縁分離トレンチ）により囲まれ、島領域となっている。さらに、回路領域２、３は、絶縁分離トレンチ４ａ、４ｄの外側を、絶縁層１ｂまで到達する絶縁分離トレンチ４ｂ（第２の絶縁分離トレンチ）、４ｃ（第４の絶縁分離トレンチ）により囲まれ、他の領域（９、９ｂ、９ｃ）と電気的に分離されている。この絶縁分離トレンチ４ａ〜４ｄは、回路領域２、３の耐電圧を上げるために形成する。また、この絶縁分離トレンチ４ａ〜４ｄの幅は、例えば０．４μｍ、深さは２μｍ程度である。
【００２２】
ここで、回路領域２、３を囲む最外の絶縁分離トレンチ（この場合４ｂ、４ｃ）間を、中間領域９と呼ぶ。また、絶縁分離トレンチ４ａと４ｂとの間を分離領域９ｂ（第１の分離領域）、絶縁分離トレンチ４ｃと４ｄとの間を分離領域９ｃ（第２の分離領域）と呼ぶ。なお、中間領域９は、回路領域２を囲む最外の絶縁分離トレンチ（この場合４ｂ）の外側および回路領域３を囲む最外の絶縁分離トレンチ（この場合４ｃ）の外側も含む。
【００２３】
また、回路領域２と分離領域９ｂとの間には、抵抗１１ａが接続され、分離領域９ｂと中間領域９との間には、抵抗１１ｂが接続されている。また、回路領域３と分離領域９ｃとの間には、抵抗１１ｄが接続され、分離領域９ｃと中間領域９との間には、抵抗１１ｃが接続されている。即ち、回路領域２と中間領域９との間には、絶縁分離トレンチ４ａ、４ｂと並列に抵抗１１ａ、１１ｂが接続され、また、回路領域３と中間領域９との間には、絶縁分離トレンチ４ｃ、４ｄと並列に抵抗１１ｃ、１１ｄが接続されている。
【００２４】
このように、本実施の形態においては、絶縁分離トレンチ４ａ〜４ｃの内外間に、それぞれ抵抗１１ａ〜１１ｄを形成したので、回路領域２、３の耐電圧を上げることができる。また、回路領域２と分離領域９ｂとの間、分離領域９ｂと中間領域９との間、中間領域９と分離領域９ｃとの間および分離領域９ｃと回路領域３の間が、それぞれ抵抗１１ａ〜１１ｄを介して接続されるため、これらの領域が、フローティング状態となることがなく、これらの領域（回路領域２、分離領域９ｂ、中間領域９、分離領域９ｃおよび回路領域３）に、サージ等の電荷が蓄積することを防止することができる。
【００２５】
次に、前述の抵抗１１ａ〜１１ｄにより耐電圧が上昇する理由を図３〜図７を用いて説明する。図３は、抵抗１１ａ〜１１ｄを形成していない、ＳＯＩ基板を示す平面図である。図４は、図３のＡ−Ｂ断面図である。
【００２６】
前述した通り、絶縁分離トレンチ４ａ〜４ｄは、回路領域２、３の耐電圧を上げるために形成される。この絶縁分離トレンチ４ａ〜４ｄ１本当りの定格電圧を１００Ｖとすると、図３の場合、回路領域２と３との間には、４本の絶縁分離トレンチ（４ａ〜４ｄ）が形成されているため、４００Ｖの耐電圧が得られると考えられる。また、さらに耐電圧を上げるため、例えば、回路領域２と３との間に、６本の絶縁分離トレンチを形成した場合には、６００Ｖの耐電圧が得られると考えられる。即ち、図４に示すように、回路領域２と３との間には、絶縁分離トレンチ４ａ〜４ｄが直列に接続され、この絶縁分離トレンチの直列数に比例して、回路領域２と３との間の耐電圧が増加すると考えられる（図７（ａ）参照）。
【００２７】
ところが、この絶縁分離トレンチの直列数と回路領域２と３との間の耐電圧との関係を本発明者らが検討した結果、次のような結論に達した。
【００２８】
前述の図４の場合には、回路領域２と３との間には、絶縁分離トレンチ４ａ〜４ｄが直列に接続されているが、これら絶縁分離トレンチ４ａ〜４ｄは、ＳＯＩ基板１を構成する絶縁層１ｂと接しているため、現実の等価回路図は、図５に示すように、絶縁分離トレンチ４ａ〜４ｄによる容量の一端と、支持層１ａとの間に、絶縁層１ｂによる容量が付加されると考えられる。このような場合に、例えば、Ａ−Ｂ間に４００Ｖの電圧が印加された場合、Ａ−Ｂ間の中間部である中間領域９の電位は２００Ｖとなり、また、支持層１ａの中間部も２００Ｖとなる。従って、Ｂ端においては、２００Ｖ（４００−２００）の電位差が生じ、また、Ａ端においても、２００Ｖ（２００−０）の電位差が生じることになる。従って、Ａ端およびＢ端近傍の絶縁分離トレンチ（４ａ、４ｂ）および絶縁層１ｂに１００Ｖ以上の過電圧が印加されることとなり、絶縁分離トレンチ（４ａ、４ｂ）および絶縁層１ｂの耐電圧が低下する。
【００２９】
具体的なシュミレーションの結果、図６に示すように、例えば、Ａ−Ｂ間に４００Ｖの電圧が印加された場合、絶縁分離トレンチ４ａ〜４ｄに印加される電圧は、１００Ｖで均一（ｂ）とならず、絶縁分離トレンチ４ａ、４ｂに印加される電圧は約１３０Ｖ、一方、絶縁分離トレンチ４ｃ、４ｄに印加される電圧は約７０Ｖとなった（ａ）。なお、計算を容易にするために絶縁分離トレンチ４ａ〜４ｂおよびＳＯＩ基板の絶縁層１ｂの容量を同一として検討した。
【００３０】
このように、最外の絶縁分離トレンチ（４ａ、４ｄ）には、１００Ｖ以上の電圧（過電圧）が印加され、これらの絶縁分離トレンチが壊れやすくなる。
【００３１】
また、最外の絶縁分離トレンチ（４ａ、４ｄ）が壊れた後は、実質的に絶縁分離トレンチ４ｂ、４ｃが最外となるため、これらの絶縁分離トレンチが壊れやすくなる。この場合は、有効な絶縁分離トレンチの本数も少なくなるため、過電圧がさらに大きくなる。このように最外の絶縁分離トレンチが壊れた後は、順次内側の絶縁分離トレンチが加速的に壊れるおそれがある。従って、絶縁分離トレンチの本数を増やすことにより耐電圧の向上を図ることには限界があり、図７（ｂ）に示すように、絶縁分離トレンチの本数を増加させても耐電圧は、絶縁分離トレンチの本数に比例して増加しない。
【００３２】
しかしながら、前述した本実施の形態においては、絶縁分離トレンチ４ａ〜４ｃ間に、抵抗１１ａ〜１１ｄを形成したので、回路領域２、３の耐電圧を上げることができる。即ち、図７のグラフ（ａ）に示すように、絶縁分離トレンチの直列数に比例して、回路領域２と３との間の耐電圧を増加させることができる。
【００３３】
これは、抵抗により電圧が分担されるため、絶縁分離トレンチに印加される電圧を均一化できることによるものである。
【００３４】
次に、抵抗の大きさについての検討結果について説明する。図８は、絶縁分離トレンチ４本（４ａ〜４ｄ）が直列に接続されている場合（図２）において、回路領域２と３との間に４００Ｖ、周波数１ｋＨｚの交流電圧を印加した場合の最外の絶縁分離トレンチに印加される電圧の最大値（Ｖ）と抵抗値（Ω）との関係を示したグラフである。図８に示すように、抵抗値が大きい（例えば、１×１０9Ω）場合には、容量（４ａ〜４ｄ、１ｂ）よりによる電圧分担が支配的となり、結局、最大電圧が１３０Ｖ以上となってしまう。逆に、抵抗値が小さい（例えば、１×１０6Ω）場合には、抵抗（１１ａ〜１１ｄ）による電圧分担が支配的となり、最大電圧を１００Ｖに抑えることができる。
【００３５】
従って、最大電圧を１１０Ｖ以下とするためには、抵抗値を４×１０7Ω以下とする必要がある。
【００３６】
しかしながら、抵抗値があまり小さすぎると回路領域２と３との間のリーク電流が大きくなるという問題が生じる。図９は、絶縁分離トレンチ４本（４ａ〜４ｄ）が直列に接続されている場合（図２）において、回路領域２と３との間に４００Ｖの直流電圧を印加した場合の回路領域２と３との間のリーク電流（Ａ）と抵抗値（Ω）との関係を示したグラフである。図９に示すように、抵抗値が小さくなるに従って、リーク電流が大きくなる。
【００３７】
従って、例えば、リーク電流を１×１０-4以下とするためには、抵抗値を４×１０6Ω以上とする必要がある。
【００３８】
（実施の形態２）
図１０は、本発明の実施の形態２である半導体集積回路装置の要部断面図である。本実施の形態は、図２の直列に接続された絶縁分離トレンチ４ａ〜４ｃの内外間の抵抗１１ａ〜１１ｄを配線抵抗（第１から第４の配線抵抗（抵抗素子））により実現するものである。
【００３９】
即ち、図１０に示すように、絶縁分離トレンチ４ｂ上には、ポリシリコン等からなる配線抵抗１３ｂ、１３ｃが形成され、この配線抵抗１３ｃと分離領域９ｂとの間は、アルミニウム等からなる第１層配線１５により接続されている。また、この配線抵抗１３ｃと中間領域９との間も、第１層配線１５により接続されている。また、同様に、配線抵抗１３ｂと分離領域９ｂとの間は、アルミニウム等からなる第１層配線１５により接続されている。また、この配線抵抗１３ｂと中間領域９との間も、第１層配線１５により接続されている。
【００４０】
なお、符号１２は、フィールド酸化膜、符号１４は、酸化シリコン膜等より成る層間絶縁膜を示す。このフィールド酸化膜１２は、回路領域内に形成される素子の分離に用いられる。絶縁分離トレンチ４ａ〜４ｃ上には、このフィールド酸化膜１２を形成せず、分離領域９ｂ、絶縁分離トレンチ４ｂおよび中間領域９上に、配線抵抗１３ｂを直接形成してもよい。また、分離領域９ｃ、絶縁分離トレンチ４ｃおよび中間領域９上に、配線抵抗１３ｃを直接形成してもよい。
【００４１】
このように本実施の形態によれば、直列に接続された絶縁分離トレンチ内外間の抵抗を配線抵抗により実現したので、高性能の抵抗を形成することができる。
【００４２】
（実施の形態３）
図１１は、本発明の実施の形態３である半導体集積回路装置の要部平面図である。図１２は、図１１のＡ−Ｂ断面図である。
【００４３】
図１１および図１２においては、直列に接続された絶縁分離トレンチ（４ａ〜４ｈ）内外間の抵抗を半導体領域１ｃ中の拡散抵抗１７ａ〜１７ｄ（抵抗素子）により実現している。
【００４４】
図１１および図１２に示すように、例えば、絶縁分離トレンチ４ｆと４ｇ間の分離領域９ｆと、絶縁分離トレンチ４ｇと４ｈ間の分離領域９ｇとの間は、アルミニウム等からなる第１層配線１５により接続されている。また、絶縁分離トレンチ４ｇと４ｈ間の分離領域９ｇと、回路領域３との間は、アルミニウム等からなる第１層配線１５により接続されている。即ち、第１層配線１５間は、分離領域９ｇ（拡散抵抗１７ｄ）を介して接続されることとなる。この拡散抵抗１７ｄの大きさは、分離領域９ｇ（半導体領域１ｃ）の不純物濃度、分離領域９ｇの幅および長さ、第１層配線１５と分離領域９ｇとのコンタクト間の距離により制御することができる。
【００４５】
なお、他の拡散抵抗１７ａ〜１７ｃも、拡散抵抗１７ｄと同様の構成である。
【００４６】
また、符号１２は、フィールド酸化膜、符号１４は、酸化シリコン膜等より成る層間絶縁膜である。このフィールド酸化膜１２は、回路領域内に形成される素子の分離に用いられる。絶縁分離トレンチ４ｇ、４ｈ上には、このフィールド酸化膜１２を形成せず、分離領域９ｂ、絶縁分離トレンチ４ｇおよび分離領域９上に、拡散抵抗１７ｄを接続する配線１５を直接形成してもよい。また、分離領域９ｇ、絶縁分離トレンチ４ｈおよび回路領域３上に、拡散抵抗１７ｄを接続する配線１５を直接形成してもよい。
【００４７】
このように本実施の形態によれば、直列に接続された絶縁分離トレンチ内外間の抵抗を半導体領域１ｃの拡散抵抗により実現したので、高耐電圧の半導体集積回路を簡易な構成とすることができる。
【００４８】
（実施の形態４）
図１３は、本発明の実施の形態４である半導体集積回路装置の要部斜視図である。図１４は、図１３のＡ−Ｂ断面図である。なお、図１４中の抵抗１１ａ〜１１ｄは省略されている。
【００４９】
本実施の形態においては、図２に示した半導体集積回路装置の中間領域９と、ＳＯＩ基板１を搭載するダイパッド２１との間をボンディングワイヤ２３を用いて接続している（図１３、図１４）。
【００５０】
このダイパッド２１は、銅等からなり、ダイパッド上のボンディングパッド部２２ｂを介してダイパッド２１とボンディングワイヤ２３とが接続される。また、中間領域９上のボンディングパッド部２２ａを介して中間領域９とボンディングワイヤ２３とが接続される。
【００５１】
このように本実施の形態においては、中間領域９（半導体領域１ｃ）とＳＯＩ基板１を搭載するダイパッド２１との間をボンディングワイヤ２３を用いて接続したので、中間領域９とダイパッド２１と接触しているＳＯＩ基板１の支持層１ａとが同電位となる。
【００５２】
従って、回路領域２、分離領域９ｂ、中間領域９、分離領域９ｃおよび回路領域３の他、支持層１ａも、フローティング状態となることがなく、支持層１ａに、サージ等の電荷が蓄積することを防止することができる。
【００５３】
（実施の形態５）
図１５は、本発明の実施の形態５である半導体集積回路装置の要部平面図である。図１６は、図１５のＡ−Ｂ断面図である。図１７は、図１５のＣ−Ｄ断面図である。
【００５４】
本実施の形態においては、図１に示した半導体集積回路装置の回路領域２と３との間に、容量素子Ｃが形成されている（図１５）。
【００５５】
図１５〜図１７に示すように、この容量素子Ｃは、層間絶縁膜１４上に形成された下部電極３１と、この下部電極３１上に形成された酸化シリコン膜等よりなる容量絶縁膜１６と、容量絶縁膜１６上に形成された上部電極３２とからなる。
【００５６】
また、この容量素子Ｃの下部電極３１と回路領域２とは、配線３１ａにより接続されている。また、この容量素子Ｃの上部電極３２と回路領域３とは、配線３２ａにより接続されている。
【００５７】
ここで、下部電極３１と配線３１ａとは、例えば、図１０に示した第１層配線１５等と同じ層で形成することができる。また、上部電極３２と配線３２ａとは、例えば、第１層配線上に層間絶縁膜を介して形成される第２層配線と同じ層で形成することができる。この場合、層間絶縁膜を容量絶縁膜１６とすることができる。
【００５８】
この容量素子Ｃを介して、回路領域２上の素子に伝達された信号が、回路領域３上に形成された素子に伝送される。また、回路領域３上の素子に伝達された信号が、回路領域２上に形成された素子に伝送される。このような容量素子Ｃは、容量絶縁膜１６を介しているため、上部電極３２と下部電極３１の絶縁状態を保ちながら電気信号のみを伝送することからアイソレータと呼ばれる。
【００５９】
なお、この場合、耐電圧は、直列に接続された絶縁分離トレンチ（４ａ〜４ｈ）および層間絶縁膜１４のみならず、この容量素子Ｃにも関係する。即ち、直列に接続された絶縁分離トレンチ（４ａ〜４ｈ）および層間絶縁膜１４による容量と、容量素子Ｃの容量のうち低い方の容量で耐電圧が決定される。従って、容量素子Ｃの設計に際しては、かかる点を考慮しなければならない。
【００６０】
このように、本実施の形態おいては、回路領域２と３との間に容量素子Ｃを形成したので、上部電極３２と下部電極３１の絶縁状態を保ちながら電気信号のみを伝送することができる。さらに、本実施の形態においては容量素子Ｃを、ＳＯＩ基板１上に容易に形成することができ、アイソレータと、回路領域２、３上に形成される回路素子とをワンチップ化することができる。従って、これら素子を小型化することができる。また、アイソレータを別部品とする必要がなく、低コスト化を図ることができる。
【００６１】
（実施の形態６）
図１８は、本発明の実施の形態６である半導体集積回路装置の要部平面図である。図１９は、図１８のＡ−Ｂ断面図である。
【００６２】
図１８においては、図１６に示した容量素子Ｃを、半導体領域３３と、半導体領域１ｃ上に形成されたフィールド酸化膜１２、層間絶縁膜１４および酸化シリコン膜１６からなる容量絶縁膜と、酸化シリコン膜１６上に形成された上部電極３４とで構成している（図１９）。ここで、半導体領域３３とは、半導体領域１ｃであって絶縁分離トレンチ１８で囲まれた領域をいう。なお、容量絶縁膜をフィールド酸化膜１２および層間絶縁膜１４で構成し、層間絶縁膜１４上に上部電極３４および配線３４ａを形成してもよい。
【００６３】
この容量素子Ｃの下部電極となる半導体領域３３と回路領域２とは、配線３３ａにより接続されている。また、この容量素子Ｃの上部電極３４と回路領域３とは、配線３４ａより接続されている。
【００６４】
ここで、下部電極となる半導体領域３３と接続する配線３３ａは、例えば、図１０に示した第１層配線１５等と同じ層で形成することができる。また、上部電極３４と配線３４ａとは、例えば、第１層配線上に層間絶縁膜を介して形成される第２層配線と同じ層で形成することができる。
【００６５】
この容量素子Ｃを介して、実施の形態５の場合と同様に、回路領域２上の素子に伝達された信号が、回路領域３上に形成された素子に伝送される。また、回路領域３上の素子に伝達された信号が、回路領域２上に形成された素子に伝送される。前記絶縁分離トレンチ１８は、この電気信号が、他の領域や素子へ漏洩するのを防止する役割を果たす。
【００６６】
（実施の形態７）
図２０は、本発明の半導体集積回路装置の使用態様を示すブロック図である。図２０に示すように、本発明の半導体集積回路装置７６は、局側装置７１から伝達される信号を受け、パソコン等の機器に伝達する。この信号は、局側装置７１から線路７２を経て、サージ吸収回路７３および平衡回路７４を経由し、半導体集積回路装置７６に伝送される。なお、平衡回路７４と半導体集積回路７６との間にはコンデンサ７５ａおよび電源回路７５が接続されている。
【００６７】
例えば、前記線路７２等には、雷サージもしくは誘導電圧等が印加され、線路電圧が上昇する。
【００６８】
ここで、雷サージとは、落雷による電圧上昇をいい、誘導電圧とは、電話回線と並列に敷設された電力ケーブル等との電磁気的結合による電圧上昇をいう。
【００６９】
雷サージによる電圧波形は、インパルス状であり、サージ吸収回路７３等により吸収される。また、誘導電圧の周波数は、５０Ｈｚ／６０Ｈｚの商用周波数であるため、前記サージ吸収回路７３で吸収することはできず、半導体集積回路装置７６に印加される恐れがある。
【００７０】
従って、半導体集積回路装置７６には、前記誘導電圧に絶え得る耐電圧が要求される。
【００７１】
この誘導電圧に絶え得るため、耐電圧規格が交流１５００Ｖの場合を考える。この場合、耐電圧のマージン（３００Ｖ程度）を考慮し、さらに、交流電圧の尖塔値の変動を考慮に入れて、耐電圧の目標を交流３０００Ｖとする。
【００７２】
前述した絶縁分離トレンチの一本当りの耐電圧を１００Ｖとすると、３０００Ｖの耐電圧を満たすためには、絶縁分離トレンチが３０本程度必要となる。
【００７３】
図２１は、本発明の実施の形態７である半導体集積回路装置の要部平面図であり、図２２は、図２１のＡ−Ｂ断面図である。本実施の形態の半導体集積回路装置は、回路領域２および３が、それぞれ１７本の絶縁分離トレンチ４で囲まれている。従って、回路領域２と３との間は、合計３４本の絶縁分離トレンチ４で分離される。なお、図２１中には、回路領域２および３をそれぞれ囲む６本の絶縁分離トレンチのみを記載し、残りの絶縁分離トレンチを省略している。
【００７４】
また、本実施の形態においては、それぞれ容量素子Ｃが４個設けられ。これらの容量素子Ｃは、回路領域２および３上にそれぞれ形成された容量部Ｃａ、Ｃｂからなる。この容量部Ｃａは、半導体領域３３Ａと、半導体領域３３Ａ上に形成されたフィールド酸化膜１２、層間絶縁膜１４および酸化シリコン膜１６からなる容量絶縁膜と、酸化シリコン膜１６上に形成された上部電極３４Ａとからなる。また容量部Ｃｂは、半導体領域３３Ｂと、半導体領域３３Ｂ上に形成されたフィールド酸化膜１２、層間絶縁膜１４および酸化シリコン膜１６からなる容量絶縁膜と、酸化シリコン膜１６上に形成された上部電極３４Ｂとからなる。ここで、半導体領域３３Ａ、３３Ｂとは、半導体領域１ｃであって絶縁分離トレンチ１８Ａ、１８Ｂでそれぞれ囲まれた領域をいう。また、上部電極３２Ａと３２Ｂとは、配線部３５で接続されている。
【００７５】
ここで、上部電極３４Ａ、３４Ｂと配線部３５は、例えば、第１層配線上に層間絶縁膜を介して形成される第２層配線と同じ層で形成することができる。
【００７６】
この容量素子Ｃを介して、実施の形態５の場合と同様に、回路領域２上の素子に伝達された信号が、回路領域３上に形成された素子に伝送される。また、回路領域３上の素子に伝達された信号が、回路領域２上に形成された素子に伝送される。本実施の形態においては、容量素子Ｃは４個形成され、回路領域２から回路領域３への信号伝送用の容量素子Ｃが２個、回路領域３から回路領域２への信号伝送用の容量素子Ｃが２個となる。回路領域２から回路領域３への信号伝送用の容量素子Ｃと回路領域３から回路領域２への信号伝送用の容量素子Ｃとで、１チャンネルを構成するため、本実施の形態の場合は２チャンネルとなる。
【００７７】
また、回路領域２および３の周辺には、ボンディングパッド部２２が形成されている（図２１）。
【００７８】
このように、本実施の形態においては、回路領域２と３との間の絶縁分離トレンチ４を３０本以上としたので高い耐電圧を得ることができる。また、容量素子Ｃを回路領域２および３上にそれぞれ形成された容量部ＣａとＣｂとで構成し、これらの容量部を配線部３５で接続したので、容量素子Ｃの耐電圧を大きくすることができる。また、本実施の形態においては、耐電圧を確保するためＳＯＩ基板を構成する絶縁層１ｂも３μｍと厚くしている。
【００７９】
しかしながら、前述した通り、絶縁分離トレンチ４の数を多くしても、絶縁分離トレンチに印加される電圧に不均一が生じるため、絶縁分離トレンチ数×１００Ｖ（本実施の形態の場合３４００Ｖ）の耐電圧を確保できない。
【００８０】
実際、本実施の形態の場合の耐電圧は２０００Ｖ程度となり、１５００Ｖの耐電圧規格は満たすものの、目標とする３０００Ｖの耐電圧を得るまでには至っていない。
【００８１】
（実施の形態８）
図２３は、本発明の実施の形態８である半導体集積回路装置の要部平面図である。
【００８２】
本実施の形態の半導体集積回路装置は、回路領域２および３が、それぞれ１７本の絶縁分離トレンチ４で囲まれている。従って、回路領域２と３との間は、合計３４本の絶縁分離トレンチ４で分離される。なお、図２３中には、回路領域２および３をそれぞれ囲む内側の３本の絶縁分離トレンチのみを記載し、残りの絶縁分離トレンチを省略している。
【００８３】
また、本実施の形態の半導体集積回路装置は、回路領域２と中間領域９ｂとの間を第１層配線１５ａおよび配線抵抗１３ａを介して接続している。また、この配線抵抗１３ａは、絶縁分離トレンチ４ａに沿って形成されている。ここで、図中の黒丸部２０は、回路領域２、３、分離領域９ｂ等および中間領域９と第１層配線１５ａ〜１５ｆもしくは配線抵抗１３ａ〜１３ｆとの接続部を示す。また、分離領域９ｂと分離領域９ｃとも同様に配線抵抗１３ｂを介して接続されている。さらに、分離領域９ｃと分離領域９とも同様に配線抵抗１３ｃを介して接続されている。
【００８４】
また、本実施の形態の半導体集積回路装置は、回路領域３と分離領域９ｅとの間を第１層配線１５ａおよび配線抵抗１３ｄを介して接続している。また、この配線抵抗は、絶縁分離トレンチ４ｄに沿って形成されている。また、分離領域９ｅと分離領域９ｆとも同様に配線抵抗１３ｅにより接続されている。さらに、分離領域９ｆと中間領域９とも同様に配線抵抗１３ｆにより接続されている。
【００８５】
なお、他の構成については、実施の形態７の場合と同様であるためその説明を省略する。
【００８６】
このように、本実施の形態によれば、実施の形態１において詳細に説明した通り、配線抵抗１３ａ〜１３ｆ等により電圧が分担されるため、絶縁分離トレンチ４ａ〜４ｆ等に印加される電圧を均一化でき、耐電圧を上昇させることができる。また、本実施の形態においては、回路領域２および３をそれぞれ１７本の絶縁分離トレンチ４ａ〜４ｆ等で囲み、回路領域２と３との間を３０本以上（合計３４本）の絶縁分離トレンチ４で分離したので、３０００Ｖの耐電圧を得ることができる。
【００８７】
（実施の形態９）
図２４は、本発明の実施の形態９である半導体集積回路装置の要部平面図である。
【００８８】
本実施の形態の半導体集積回路装置は、回路領域２と３との間が、幅広の絶縁分離トレンチ４で囲まれている。なお、図２３中には、回路領域２および３をそれぞれ１本の幅広の絶縁分離トレンチ４で囲んでいるが、複数本の幅広の絶縁分離トレンチ４で囲んでもよい。
【００８９】
また、本実施の形態の半導体集積回路装置は、回路領域２と中間領域９との間を第１層配線１５および配線抵抗１３により接続している。また、この配線抵抗１３は、絶縁分離トレンチ４に沿って形成されている。ここで、図中の黒丸部２０は、回路領域２、３および中間領域９と第１層配線１５もしくは配線抵抗１３との接続部を示す。
【００９０】
また、同様に、回路領域３と分離領域９ｂとの間を配線抵抗１３により接続している。また、この配線抵抗１３は、絶縁分離トレンチ４に沿って形成されている。
【００９１】
なお、他の構成については、実施の形態７の場合と同様であるためその説明を省略する。
【００９２】
このように、本実施の形態によれば、回路領域２と中間領域９との間および回路領域３と中間領域９との間を配線抵抗１３を介して接続したので、実施の形態１において詳細に説明した通り、配線抵抗１３により電圧が分担されるため、絶縁分離トレンチに印加される電圧を均一化でき、耐電圧を上昇させることができる。また、本実施の形態においては、回路領域２および３を幅広の絶縁分離トレンチ４で囲んだので、耐電圧を上昇させることができる。さらに、回路領域２および３を幅広の絶縁分離トレンチ４で囲んだので、中間領域９が小さくなり、結果として、フローティング状態となり得る領域が少なくなるため、絶縁分離トレンチに加わる電圧の均一化が容易になる。
【００９３】
（実施の形態１０）
図２５は、本発明の実施の形態１０である半導体集積回路装置の要部平面図である。
【００９４】
本実施の形態の半導体集積回路装置は、回路領域２と３との間が、それぞれ３本の絶縁分離トレンチ４ａ〜４ｃ、４ｄ〜４ｆで囲まれている。なお、回路領域２および３を囲む絶縁分離トレンチ４は３本以上であってもかまわない。また、前述した通り、１７本の絶縁分離トレンチで囲んだ場合には、３０００Ｖ以上の耐電圧を得ることができる。
【００９５】
また、本実施の形態の半導体集積回路装置は、回路領域２と分離領域９ｂとの間を拡散抵抗（抵抗素子）により接続している。即ち、中間領域９と分離領域９ｃとの間、分離領域９ｃと分離領域９ｂとの間、分離領域９ｂと回路領域２との間は、それぞれ第１層配線１５ｃ、１５ｂ、１５ａにより接続されている。また、中間領域９と分離領域９ｆとの間、分離領域９ｆと分離領域９ｅとの間、分離領域９ｅと回路領域３との間は、それぞれ第１層配線１５ｆ、１５ｅ、１５ｄにより接続されている。図中の黒丸部２０は、回路領域２、３、分離領域９ｂ等および中間領域９と第１層配線１５ａ〜１５ｆとの接続部を示す。
【００９６】
また、第１層配線１５ｃ、１５ａは、ＳＯＩ基板１（略矩形状の回路領域２）の左上コーナー部にあるのに対し、第１層配線１５ｂは、左下コーナー部に存在する。従って、略矩形状の回路領域２のほぼ一辺に対応する長さの分離領域９ｃ、９ｄを拡散抵抗として利用できる。また、同様に、回路領域３のほぼ一辺に対応する長さの分離領域９ｆ、９ｅを拡散抵抗として利用できる。なお、他の構成については、実施の形態７の場合と同様であるためその説明を省略する。
【００９７】
このように、本実施の形態によれば、回路領域２と中間領域９との間および回路領域３と中間領域９との間を拡散抵抗により接続したので、実施の形態１において詳細に説明した通り、拡散抵抗により電圧が分担されるため、絶縁分離トレンチに印加される電圧を均一化でき、耐電圧を上昇させることができる。また、容易な工程で、拡散抵抗を形成することができる。
【００９８】
（実施の形態１１）
図２６は、本発明の実施の形態１１である半導体集積回路装置の要部平面図である。
【００９９】
本実施の形態の半導体集積回路装置は、実施の形態１０の場合と同様、回路領域２と３との間が、３本の絶縁分離トレンチ４で囲まれている。が、これら絶縁分離トレンチは、回路領域２もしくは３の外周全域に渡って形成されておらず、図２６に示すように、ショート領域（接続部）２５ａ〜２５ｆが形成されている。なお、回路領域２および３を囲む絶縁分離トレンチは３本以上であってもかまわない。また、前述した通り、１７本の絶縁分離トレンチで囲んだ場合には、３０００Ｖ以上の耐電圧を得ることができる。
【０１００】
従って、本実施の形態の半導体集積回路装置は、回路領域２と中間領域９との間を拡散抵抗により接続することとなる。即ち、中間領域９と分離領域９ｃとの間、分離領域９ｃと分離領域９ｂとの間、分離領域９ｂと回路領域２との間は、それぞれショート領域２５ｃ、２５ｂ、２５ａを介して接続されている。また、中間領域９と分離領域９ｆとの間、分離領域９ｆと分離領域９ｅとの間、分離領域９ｅと回路領域３との間は、それぞれショート領域２５ｆ、２５ｅ、２５ｄを介して接続されている。
【０１０１】
また、ショート領域２５ｃ、２５ａは、略矩形状の回路領域２の短辺中央（図中下部）にあるのに対し、ショート領域２５ｂは、前記短辺に対向する辺の中央（図中上部）に存在する。また、ショート領域２５ｄ、２５ｆは、略矩形状の回路領域３の短辺中央（図中下部）にあるのに対し、ショート領域２５ｅは、前記短辺に対向する辺の中央（図中上部）に存在する。
【０１０２】
従って、略矩形状の回路領域２の全周のほぼ半分の長さの分離領域９ｃ、９ｄを拡散抵抗として利用できる。また、回路領域３の全周のほぼ半分の長さの分離領域９ｅ、９ｆを拡散抵抗として利用できる。なお、他の構成については、実施の形態７の場合と同様であるためその説明を省略する。
【０１０３】
このように、本実施の形態によれば、回路領域２と中間領域９との間および回路領域３と中間領域９との間を拡散抵抗により接続したので、実施の形態２において詳細に説明した通り、拡散抵抗により電圧が分担されるため、絶縁分離トレンチに印加される電圧を均一化でき、耐電圧を上昇させることができる。また、配線や、接続部の形成は不要となるため、容易な工程で、拡散抵抗１７を形成することができる。また、素子の高集積化およびチップ面積の低減を図ることができる。
【０１０４】
（実施の形態１２）
図２７は、本発明の実施の形態１２である半導体集積回路装置の要部平面図である。
【０１０５】
本実施の形態の半導体集積回路装置は、回路領域２、３が、それぞれスパイラル状の絶縁分離トレンチ４で囲まれている。図２７においては、回路領域２、３のほぼ２．５周分の絶縁分離トレンチがスパイラル状に形成されている。なお、回路領域２および３は２．５周分以上の絶縁分離トレンチで囲まれていてもかまわない。また、前述した通り、１７周相当のスパイラル状の絶縁分離トレンチで囲んだ場合には、３０００Ｖ以上の耐電圧を得ることができる。
【０１０６】
従って、本実施の形態の半導体集積回路装置は、回路領域２と中間領域９との間がスパイラル状の拡散抵抗（９ｂ）により接続される。
【０１０７】
また、回路領域３と中間領域９との間がスパイラル状の拡散抵抗（９ｃ）により接続される。
【０１０８】
従って、略矩形状の回路領域２の全周の２倍弱の分離領域９ｂを拡散抵抗として利用できる。また、略矩形状の回路領域２の全周の２倍弱の分離領域９ｃを拡散抵抗として利用できる。なお、他の構成については、実施の形態７の場合と同様であるためその説明を省略する。
【０１０９】
このように、本実施の形態によれば、回路領域２と中間領域９との間および回路領域３と中間領域９との間を拡散抵抗により接続したので、実施の形態２において詳細に説明した通り、拡散抵抗により電圧が分担されるため、絶縁分離トレンチに印加される電圧を均一化でき、耐電圧を上昇させることができる。また、配線や、接続部の形成は不要となるため、容易な工程で、拡散抵抗を形成することができ、また、素子の高集積化およびチップ面積の低減を図ることができる。さらに、拡散抵抗をスパイラル状としたので、拡散抵抗を容易に大きくすることができる。
【０１１０】
（実施の形態１３）
図２８は、本発明の実施の形態１３である半導体集積回路装置の要部平面図である。
【０１１１】
本実施の形態の半導体集積回路装置は、実施の形態１２の場合と同様に、回路領域２と３との間が、スパイラル状の絶縁分離トレンチ４で囲まれており、さらに、中間領域９上にボンディングパッド部２２ｂが形成されている。このボンディングパッド部２２ｂは、実施の形態４の場合と同様に、ＳＯＩ基板１が搭載されるダイパッドと接続される。なお、他の構成については、実施の形態７の場合と同様であるためその説明を省略する。
【０１１２】
このように、本実施の形態によれば、実施の形態１２で説明した効果に加え、中間領域９とダイパッドとが接続されるため、実施の形態４の場合と同様に、回路領域２、分離領域９ｂ、中間領域９、分離領域９ｃおよび回路領域３の他、ＳＯＩ基板１中の支持層１ａも、フローティング状態となることがなく、支持層１ａに、サージ等の電荷が蓄積することを防止することができる。
【０１１３】
（実施の形態１４）
実施の形態１〜１３を、例えば、通信回線と端末装置との間に接続されるモデム回路に用いれば、通信回線と端末装置との間を絶縁分離しながら、信号の伝送をすることができる。このモデム回路は、通信回線と端末装置との間で伝送される信号を変復調する。また、実施の形態１〜１３を、医療用の計測機器に用いれば、機器中のセンサ部と信号処理部との間を絶縁分離しながら、信号の伝送をすることができる。
【０１１４】
図２９は、実施の形態１〜１３の半導体集積回路装置をモデム用アナログフロントエンド（Analog Front End）ＬＳＩに適用した場合の半導体集積回路装置の要部平面図である。
【０１１５】
この場合、電話回線に接続される回路領域２には、フィルタ回路やアンプ回路を有するフィルタアンプ回路４１ａ、４１ｂ、Ａ／Ｄ（Digital to Analog）コンバータ回路４２およびＤ／Ａ（Analog to Digital）コンバータ回路４３が形成されている。
【０１１６】
また、パソコン等の端末回路に接続される回路領域３には、デジタルフィルタ回路やＤＳＰ（Digital Signal Processor）回路４４が形成されている。
【０１１７】
また、回路領域２と３との間には、アイソレータ４５ａ〜４５ｄが形成されている。これらのアイソレータ４５ａ〜４５ｄは、容量素子と送信アンプおよび受信アンプとで構成される。このような構成のアイソレータは、製造が容易で、低コスト化を図ることができる。
【０１１８】
なお、回路領域２および３は、絶縁分離トレンチ４ａ〜４ｄで囲まれており、これら絶縁分離トレンチの構成について実施の形態１〜１３を適用することが可能である。
【０１１９】
このように本実施の形態においては、回路領域２および３上に、Ａ／Ｄコンバータ回路４２、Ｄ／Ａコンバータ回路４３およびＤＳＰ（Digital Signal Processor）回路４４等の信号の伝送に必要な回路を形成したので、通信装置の小型化（ワンチップ化）を図ることができる。
【０１２０】
なお、本実施の形態においては、本発明をモデム用のＬＳＩに適用したが、パーソナルコンピュータなどの端末装置内に適用することもできる。この場合、論理演算回路などの端末装置内の内部回路と通信回線との間を絶縁分離しつつ信号を伝送することができる。
【０１２１】
（実施の形態１５）
実施の形態１４においては、ＳＯＩ基板１上に、Ａ／Ｄコンバータ回路４２、Ｄ／Ａコンバータ回路４３およびＤＳＰ回路４４等の信号の伝送に必要な回路を形成したが、図３０に示すように、アイソレータ４５ａ〜４５ｄのみを形成してもよい。
【０１２２】
このように本実施の形態においては、複数のアイソレータ４５ａ〜４５ｄを同一のＳＯＩ基板１上に形成することができるので、例えば、フォトダイオード等を用いたアイソレータのようにアイソレータを別部品として形成する場合と比較して、高集積化や低コスト化を図ることができる。また、装置の部品点数の削減および装置の小型化を図ることができる。
【０１２３】
（実施の形態１６）
次に、実施の形態１〜１３までの半導体集積回路装置の製造方法について説明する。なお、これらの製造方法は、類似しているため、図１０（実施の形態２）および図２４（実施の形態９）で示した半導体集積回路装置の製造方法について説明し、その他の半導体集積回路装置の製造方法についてはその説明を省略する。
【０１２４】
図３１および図３２は、実施の形態２で説明した図１０の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【０１２５】
図３１（ａ）に示すように、支持層１ａ、絶縁層１ｂおよび単結晶シリコン等の半導体領域１ｃよりなるＳＯＩ基板１上に窒化シリコン膜（図示せず）を堆積し、この窒化シリコン膜をパターニングする。その後、この窒化シリコン膜をマスクに、半導体領域１ｃを熱酸化することによりフィールド酸化膜１２を形成する。
【０１２６】
次いで、図３１（ｂ）に示すように、フィールド酸化膜１２上に形成されたレジスト膜（図示せず）をマスクにフィールド酸化膜１２および半導体領域１ｃを異方的にエッチングすることにより、絶縁層１ｂまで到達する分離溝５１を形成する。
【０１２７】
次いで、図３１（ｃ）に示すように、分離溝内５１を含む半導体領域１ｃ上に酸化シリコン膜４を堆積する。この際、酸化シリコン膜４が分離溝内に充分充填される程度の膜厚の酸化シリコン膜を堆積する。その後、酸化シリコン膜４の表面をフィールド酸化膜１２の表面が露出するまで機械化学的研磨法（ＣＭＰ： Chemical Mechanical Polishing）等により研磨もしくは、エッチングする。
【０１２８】
これまでの工程で、分離溝内に酸化シリコン膜が埋め込まれ、絶縁分離トレンチ４ｂ、４ｃが完成する。
【０１２９】
次いで、図３２（ａ）に示すように、ＳＯＩ基板１上に多結晶シリコン等の半導体膜を堆積した後、パターニングすることにより、絶縁分離トレンチ４ｂ、４ｃ上に配線抵抗１３ｂ、１３ｃを形成する。次に、酸化シリコン膜等の絶縁膜を堆積することによって層間絶縁膜１４を形成する。
【０１３０】
次いで、図３２（ｂ）に示すように、配線抵抗１３ｂ、１３ｃ、分離領域９ｂ、９ｃおよび中間領域上にコンタクトホールを形成する。次に、ＳＯＩ基板１上にアルミニウム等の導電性膜を堆積し、パターニングすることによって、配線抵抗１３ｂ、１３ｃと分離領域９ｂ、９ｃとを接続する第１層配線１５および配線抵抗１３ｂ、１３ｃと中間領域９とを接続する第１層配線１５を形成する。
【０１３１】
次に、図２４（実施の形態９）に示した幅広の絶縁分離トレンチを有する半導体集積回路装置の製造について説明する。
【０１３２】
図３３および図３４は、実施の形態９で説明した図２４の半導体集積回路装置の製造方法を示す基板の要部断面図である。図３３および図３４は、図２４のＡ−ＢおよびＣ−Ｄ断面図と対応する。
【０１３３】
図３３（ａ）に示すように、支持層１ａ、絶縁層１ｂおよび単結晶シリコン等の半導体領域１ｃよりなるＳＯＩ基板１上に形成されたレジスト膜（図示せず）を半導体領域１ｃを異方的にエッチングすることにより、絶縁層１ｂまで到達する幅広分離溝６１を形成する。
【０１３４】
次いで、図３３（ｂ）に示すように、幅広分離溝６１内を含む半導体領域１ｃ上に酸化シリコン膜６２を堆積する。この際、酸化シリコン膜６２が幅広分離溝６１内に充分充填されるよう酸化シリコン膜６２を堆積する。その後、幅広分離溝６１上にのみＣＭＰストッパ膜６３を形成する。このＣＭＰストッパ膜６３は、幅広分離溝６１内の酸化シリコン膜６２が、ＳＯＩ基板１表面より深く研磨されるのを防止する役割を果たす。
【０１３５】
次いで、図３３（ｃ）に示すように、酸化シリコン膜６２を、ＳＯＩ基板１表面が露出するまでＣＭＰ法により研磨した後、ＣＭＰストッパ膜６３を除去する。
【０１３６】
次いで、図３４（ａ）に示すように、ＳＯＩ基板１上に多結晶シリコン等の半導体膜を堆積した後、パターニングすることにより、幅広絶縁分離トレンチ４上に配線抵抗１３を形成する。
【０１３７】
次いで、図３４（ｂ）に示すように、酸化シリコン膜等の絶縁膜を堆積することによって層間絶縁膜１４を形成する。次いで、配線抵抗１３、回路領域２、３および中間領域９上にコンタクトホールを形成する。次に、ＳＯＩ基板１上にアルミニウム等の導電性膜を堆積し、パターニングすることによって、配線抵抗１３と回路領域２、３とを接続する第１層配線１５および配線抵抗１３と中間領域９とを接続する第１層配線１５を形成する。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１４０】
本発明の半導体集積回路装置においては、ＳＯＩ基板主表面の第１の回路領域と前記第１および第２の絶縁分離トレンチとで区画される第１の分離領域とを配線抵抗もしくはＳＯＩ基板中の拡散抵抗で接続し、第１の分離領域と前記第２および第４の絶縁分離トレンチとの間に延在する中間領域とを配線抵抗もしくはＳＯＩ基板中の拡散抵抗で接続し、また、ＳＯＩ基板主表面の第２の回路領域と前記第３および第４の絶縁分離トレンチとで区画される第２の分離領域とを配線抵抗もしくはＳＯＩ基板中の拡散抵抗で接続し、第２の分離領域と中間領域とを配線抵抗もしくはＳＯＩ基板中の拡散抵抗で接続したので、配線抵抗もしくは拡散抵抗により電圧が分担されるため、絶縁分離トレンチに印加される電圧を均一化でき、回路領域２、３の耐電圧を上げることができる。
【０１４１】
また、前記第１および第２の回路領域を幅広の絶縁分離トレンチで囲んだので回路領域２、３の耐電圧を上げることができる。
【０１４２】
また、前記第１および第２の回路領域を容量素子Ｃを介して接続したので、第１の回路領域と第２の回路領域との絶縁状態を保ちながら電気信号のみを伝送することができる。
【０１４３】
また、本発明の半導体集積回路装置の製造方法においては、ＳＯＩ基板を構成する半導体領域を絶縁層が露出するまでエッチングすることにより、半導体領域上の第１および第２の回路領域を囲む分離溝を形成し、この分離溝内に酸化シリコン膜埋め込むことにより絶縁分離トレンチを形成し、絶縁分離トレンチ上に配線抵抗を形成し、さらに、この配線抵抗を介し、第１の回路領域および第２の回路領域を接続する配線を形成したので、高耐電圧の半導体集積回路装置を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置を示す基板の要部平面図である。
【図２】本発明の実施の形態１である半導体集積回路装置を示す基板の要部断面図である。
【図３】本発明の効果を示すための基板の要部平面図である。
【図４】本発明の効果を示すための基板の要部断面図である。
【図５】本発明の効果を示すための基板の要部断面図である。
【図６】絶縁分離トレンチに印加される電圧を示すグラフである。
【図７】本発明の効果を示すための絶縁分離トレンチ数と耐電圧との関係を示すグラフである。
【図８】本発明の抵抗と絶縁分離トレンチに印加される最大電圧との関係を示すグラフである。
【図９】本発明の抵抗とリーク電流との関係を示すグラフである。
【図１０】本発明の実施の形態２である半導体集積回路装置を示す基板の要部断面図である。
【図１１】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図１２】本発明の実施の形態３である半導体集積回路装置を示す基板の要部断面図である。
【図１３】本発明の実施の形態４である半導体集積回路装置の斜視図である。
【図１４】本発明の実施の形態４である半導体集積回路装置を示す基板の要部断面図である。
【図１５】本発明の実施の形態５である半導体集積回路装置を示す基板の要部平面図である。
【図１６】本発明の実施の形態５である半導体集積回路装置を示す基板の要部断面図である。
【図１７】本発明の実施の形態５である半導体集積回路装置を示す基板の要部断面図である。
【図１８】本発明の実施の形態６である半導体集積回路装置を示す基板の要部平面図である。
【図１９】本発明の実施の形態６である半導体集積回路装置を示す基板の要部断面図である。
【図２０】本発明の半導体集積回路装置の使用態様を示すブロック図である。
【図２１】本発明の実施の形態７である半導体集積回路装置を示す基板の要部平面図である。
【図２２】本発明の実施の形態７である半導体集積回路装置を示す基板の要部断面図である。
【図２３】本発明の実施の形態８である半導体集積回路装置を示す基板の要部平面図である。
【図２４】本発明の実施の形態９である半導体集積回路装置を示す基板の要部平面図である。
【図２５】本発明の実施の形態１０である半導体集積回路装置を示す基板の要部平面図である。
【図２６】本発明の実施の形態１１である半導体集積回路装置を示す基板の要部平面図である。
【図２７】本発明の実施の形態１２である半導体集積回路装置を示す基板の要部平面図である。
【図２８】本発明の実施の形態１３である半導体集積回路装置を示す基板の要部平面図である。
【図２９】本発明の実施の形態１４である半導体集積回路装置を示す基板の要部平面図である。
【図３０】本発明の実施の形態１５である半導体集積回路装置を示す基板の要部平面図である。
【図３１】本発明の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３３】本発明の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３４】本発明の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
１  ＳＯＩ基板
１ａ  支持層
１ｂ  絶縁層
１ｃ  半導体領域
２  回路領域
３  回路領域
４、４ａ〜４ｈ  絶縁分離トレンチ
９  中間領域
９ｂ〜９ｄ、９ｅ〜９ｇ  分離領域
１１ａ〜１１ｄ  抵抗
１２  フィールド酸化膜
１３、１３ａ〜１３ｆ  配線抵抗
１４  層間絶縁膜
１５、１５ａ〜１５ｆ  第１層配線
１６  酸化シリコン膜
１７、１７ａ〜１７ｄ  拡散抵抗
１８、１８Ａ、１８Ｂ  絶縁分離トレンチ
２０  接続部
２１  ダイパッド
２２、２２ａ、２２ｂ  ボンディングパッド部
２３  ボンディングワイヤ
２５ａ〜２５ｆ  ショート領域
３１  下部電極
３１ａ  配線
３２  上部電極
３２Ａ、３２Ｂ  上部電極
３２ａ  配線
３３、３３Ａ、３３Ｂ  半導体領域
３３ａ  配線
３４、３４Ａ、３４Ｂ  上部電極
３４ａ  配線
３５  配線部
４１ａ、４１ｂ  フィルタアンプ回路
４２  Ａ／Ｄコンバータ回路
４３  Ｄ／Ａコンバータ回路
４４  デジタルフィルタ回路およびＤＳＰ回路
４５ａ〜４５ｄ  アイソレータ
５１  分離溝
６１  幅広分離溝
６２  酸化シリコン膜
６３  ＣＭＰストッパ膜
７１  局側装置
７２  線路
７３  サージ吸収回路
７４  平衡回路
７５  電源回路
７５ａ  コンデンサ
７６  半導体集積回路装置
Ｃ  容量素子
Ｃａ  容量部
Ｃｂ  容量部
【図１】
0004030257.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004030257.tif 000007
【図７】
0004030257.tif 000008
【図８】
0004030257.tif 000009
【図９】
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【図１０】
0004030257.tif 000011
【図１１】
0004030257.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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