(57)【特許請求の範囲】
【請求項１】
クロックをカウントし、第１初期化信号の活性化により該カウントが初期化されるカウンタと、
該カウンタに結合され、キャプチャ信号の活性化に応答して該カウンタのカウントを保持する参照レジスタと、
該カウントと該参照レジスタの出力値とが等しくなった時に、一致信号を活性化する比較回路と、
第２初期化信号が活性であるとき、又は、イネーブル信号及び該一致信号が共に活性であるときに、該第１初期化信号を活性化し、該第２初期化信号の活性化から所定時間経過した後に、該キャプチャ信号を活性化する制御回路と、
を有することを特徴とする周期補正分周回路。
【請求項２】
上記制御回路は、
上記第２初期化信号を出力するビットと、上記イネーブル信号を出力するビットと、上記キャプチャ信号を出力するビットとを含む制御レジスタと、
上記第２初期化信号が活性であるとき、又は、上記イネーブル信号及び上記一致信号が共に活性であるときに、上記第１初期化信号を活性化する論理回路と、
を有することを特徴とする請求項１記載の周期補正分周回路。
【請求項３】
上記一致信号を受け取って、上記一致信号を参照クロックとして該参照クロック周波数の整数倍の周波数のクロックを生成するＰＬＬ回路をさらに有することを特徴とする請求項２記載の周期補正分周回路。
【請求項４】
クロックを生成する発振回路と、
該クロックをカウントし、第１初期化信号の活性化により該カウントが初期化されるカウンタと、
該カウンタに結合され、キャプチャ信号の活性化に応答して該カウンタのカウントを保持する参照レジスタと、
該カウントと該参照レジスタの出力値とが等しくなった時に、一致信号を活性化する比較回路と、
第２初期化信号が活性であるとき、又は、イネーブル信号及び該一致信号が共に活性であるときに、該第１初期化信号を活性化し、該第２初期化信号の活性化から所定時間経過した後に、該キャプチャ信号を活性化する制御回路と、
を有することを特徴とする周期補正型発振回路。
【請求項５】
上記制御回路は、
上記第２初期化信号を出力するビットと、上記イネーブル信号を出力するビットと、上記キャプチャ信号を出力するビットとを含む制御レジスタと、
上記第２初期化信号が活性であるとき、又は、上記イネーブル信号及び上記一致信号が共に活性であるときに、上記第１初期化信号を活性化する論理回路と、
を有することを特徴とする請求項４記載の周期補正型発振回路。
【請求項６】
上記一致信号を受け取って、上記一致信号を参照クロックとして該参照クロック周波数の整数倍の周波数のクロックを生成するＰＬＬ回路をさらに有することを特徴とする請求項５記載の周期補正型発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、タイマーやクロック生成回路などとして用いられる、周期補正機能を備えた発振回路及び該周期補正機能を果たす周期補正分周回路に関する。
【０００２】
【従来の技術】
図５は、従来の、ワンチップマイクロコンピュータ１０と発振回路に関する外付回路とを示す。
【０００３】
コンピュータ１０内のＣＰＵ１１は、通常動作モード時にクロックＣＬＫ１が供給される高周波クロック入力端ＨＣＫと、低消費電力モード時にクロックＣＬＫ２が供給される低周波クロック入力端ＬＣＫと、クロックＣＬＫ１及びＣＬＫ２をそれぞれカウンタ１２及び２２で分周したクロックＣＬＫ１Ａ及びＣＬＫ２Ａが供給されるタイマー割込信号入力端ＩＮＴ１及びＩＮＴ２とを備えている。
【０００４】
クロックＣＬＫ１及びＣＬＫ２はそれぞれ、例えば４ＭＨｚ及び３２ｋＨｚであって、発振回路１３及び２３により生成される。
【０００５】
発振回路１３では、ナンドゲート１４の一方の入力端と出力端との間に抵抗１５が接続され、ナンドゲート１４の他方の入力端にモード信号ＭＯＤ０がＣＰＵ１１から供給される。抵抗１５には、外付けのクリスタル発振子１６が並列接続され、発振子１６の一端及び他端とグランドラインＶＳＳとの間にそれぞれ外付けキャパシタ１７及び１８が接続されている。発振回路２３の構成要素２４〜２８はそれぞれ発振回路１３の構成要素１４〜１８に対応している。ナンドゲート２４の一方の入力端には、モード信号ＭＯＤ１がＣＰＵ１１から供給される。
【０００６】
通常動作モード時には、モード信号ＭＯＤ０及びＭＯＤ１がそれぞれ高レベル及び低レベルにされて、クロックＣＬＫ１が動作しクロックＣＬＫ２が停止する。低消費電力モード時には、モード信号ＭＯＤ０及びＭＯＤ１がそれぞれ低レベル及び高レベルにされて、クロックＣＬＫ１が停止しクロックＣＬＫ２が動作する。カウンタ１２と発振回路１３とで構成されるタイマー（発振回路）、及び、カウンタ２２と発振回路２３とで構成されるタイマーは、高精度であるが、部品点数が多くてコスト高となり、また、ワンチップマイクロコンピュータ１０の入力点数が多くなる原因となる。
【０００７】
図６は、従来の他の、ワンチップマイクロコンピュータ１０Ａと発振回路に関する外付回路とを示す。
【０００８】
ＣＰＵ１１Ａは、通常動作モードでのみ動作し、その割込信号入力端ＩＮＴ２には、発振回路３０で生成されたクロックＣＬＫ２Ａが供給される。
【０００９】
発振回路３０は、コンピュータ１０Ａ内のシュミットトリガ回路３１及びＮＭＯＳトランジスタ３２と、コンピュータ１０Ａに外付けされた抵抗３３及びキャパシタ３４とからなる。シュミットトリガ回路３１の入出力端はそれぞれ、ＮＭＯＳトランジスタ３２のドレイン及びゲートに接続されている。抵抗３３とキャパシタ３４とは、電源ラインＶＤＤとグランドラインＶＳＳとの間に直列接続されて、ＣＲ積分回路を構成している。抵抗３３とキャパシタ３４の接続ノードは、シュミットトリガ回路３１の入力端に接続されている。
【００１０】
シュミットトリガ回路３１の入力信号ＳＷ１及び出力信号ＣＬＫ２Ａは、図７に示す如くなる。すなわち、鋸波ＳＷ１の電位が上昇してＶ１になると、シュミットトリガ回路３１の出力が高レベルに遷移してＮＭＯＳトランジスタ３２がオンになり、鋸波ＳＷ１の電位が降下する。この電位がＶ２になると、シュミットトリガ回路３１の出力が低レベルに遷移してＮＭＯＳトランジスタ３２がオフになり、鋸波ＳＷ１の電位が再度上昇する。
【００１１】
ＣＰＵ１１Ａは、クロックＣＬＫ２Ａの立ち上がりに応答して、割込要求を受け付け、例えば、コンピュータ１０Ａ用バッテリーの電圧や押しボタンスイッチ（不図示）の状態をチェックして、その結果に応じた処理を行なう。
【００１２】
図６の発振回路３０は、図５のカウンタ２２と発振回路２３とで構成された発振回路よりも部品点数が少なく低コストであり、また、ワンチップマイクロコンピュータ１０Ａの入力点数も図５のそれより少なくなる。
【００１３】
【発明が解決しようとする課題】
しかし、ＣＲ積分回路の時定数のばらつきが製品間で比較的大きいため、発振回路３０の出力クロックＣＬＫ２Ａの周期に大きなばらつきが生ずる。このばらつきを抑えるためには、高精度の抵抗３３及びキャパシタ３４を用いる必要があるので、コスト高となる。
【００１４】
本発明の目的は、このような問題点に鑑み、低精度発振回路を使用しても周期が高精度となる周期補正型発振回路及びこれに用いられる周期補正分周回路を提供することにある。
【００１５】
【課題を解決するための手段及びその作用効果】
本発明の第１実施態様の周期補正分周回路では、
クロックをカウントし、第１初期化信号の活性化により該カウントが初期化されるカウンタと、
該カウンタに結合され、キャプチャ信号の活性化に応答して該カウンタのカウントを保持する参照レジスタと、
該カウントと該参照レジスタの出力値とが等しくなった時に、一致信号を活性化する比較回路と、
第２初期化信号が活性であるとき、又は、イネーブル信号及び該一致信号が共に活性であるときに、該第１初期化信号を活性化し、該第２初期化信号の活性化から所定時間経過した後に、該キャプチャ信号を活性化する制御回路と、
を有する。
【００１６】
この周期補正分周回路によれば、低精度発振回路で該クロックを生成しても、周期が高精度の一致信号をクロックとして得ることができる。
【００１７】
本発明の第２実施態様の周期補正分周回路では、第１実施態様において、
上記制御回路は、
上記第２初期化信号を出力するビットと、上記イネーブル信号を出力するビットと、上記キャプチャ信号を出力するビットとを含む制御レジスタと、
上記第２初期化信号が活性であるとき、又は、上記イネーブル信号及び上記一致信号が共に活性であるときに、上記第１初期化信号を活性化する論理回路と、
を有する。
【００１８】
本発明の第３実施態様の周期補正分周回路では、第２実施態様において、
上記一致信号を受け取って、上記一致信号を参照クロックとして該参照クロック周波数の整数倍の周波数のクロックを生成するＰＬＬ回路をさらに有する。
【００１９】
本発明の第４実施態様の周期補正型発振回路では、
クロックを生成する発振回路と、
該クロックをカウントし、第１初期化信号の活性化により該カウントが初期化されるカウンタと、
該カウンタに結合され、キャプチャ信号の活性化に応答して該カウンタのカウントを保持する参照レジスタと、
該カウントと該参照レジスタの出力値とが等しくなった時に、一致信号を活性化する比較回路と、
第２初期化信号が活性であるとき、又は、イネーブル信号及び該一致信号が共に活性であるときに、該第１初期化信号を活性化し、該第２初期化信号の活性化から所定時間経過した後に、該キャプチャ信号を活性化する制御回路と、
を有する。
【００２０】
本発明の第５実施態様の周期補正型発振回路では、第４実施態様において、
上記制御回路は、
上記第２初期化信号を出力するビットと、上記イネーブル信号を出力するビットと、上記キャプチャ信号を出力するビットとを含む制御レジスタと、
上記第２初期化信号が活性であるとき、又は、上記イネーブル信号及び上記一致信号が共に活性であるときに、上記第１初期化信号を活性化する論理回路と、
を有する。
本発明の第６実施態様の周期補正型発振回路では、第５実施態様において、
上記一致信号を受け取って、上記一致信号を参照クロックとして該参照クロック周波数の整数倍の周波数のクロックを生成するＰＬＬ回路をさらに有する。
【００２１】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２３】
［第１実施形態］
図１は、本発明の第１実施形態の、ワンチップマイクロコンピュータ１０Ｂと周期補正型発振回路に関する外付回路とを示す。
【００２４】
コンピュータ１０Ｂは、ＣＰＵ１１Ｂと、周期補正型発振回路４０の一部である周期補正分周回路とを備え、回路４０はこの一部と、コンピュータ１０Ｂに外付けされた低精度発振回路３０Ａとからなる。
【００２５】
発振回路３０Ａは、図６の発振回路３０と、回路としては同一であるが、素子定数が異なる。例えば発振回路３０の積分回路の時定数が１．０秒であるのに対し、発振回路３０Ａのそれは１ミリ秒である。シュミットトリガ回路３１の出力クロックＣＬＫ３は、コンピュータ１０Ｂ内のカウンタ４１のクロック入力端ＣＫに供給される。
【００２６】
ワンチップマイクロコンピュータ１０Ｂ内では、カウンタ４１の並列データ出力端が、レジスタ４２のデータ入力端及び比較回路４３の一方のデータ入力端に接続されている。比較回路４３の他方のデータ入力端には、レジスタ４２のデータ出力端が接続されている。
【００２７】
周期補正型発振回路４０は、制御回路として、制御レジスタ４４、オアゲート４５及びナンドゲート４６を備えている。制御レジスタ４４は、クリア信号ＣＬＲ２、イネーブル信号ＥＮ及びキャプチャー信号ＣＡＰを出力するビットを備えており、これらはそれぞれ、オアゲート４５の一方の入力端、ナンドゲート４６の一方の入力端及びレジスタ４２のクロック入力端ＣＫに接続されている。ナンドゲート４６の他方の入力端には、比較回路４３の出力端が接続されて、一致信号ＥＱが供給される。ナンドゲート４６の出力端はオアゲート４５の他方の入力端に接続され、オアゲート４５の出力端はカウンタ４１のリセット信号入力端ＲＳＴに接続され、これにクリア信号ＣＬＲ１が供給される。
【００２８】
ＣＰＵ１１Ｂは、制御レジスタ４４にデータを設定することによりクリア信号ＣＬＲ２及びイネーブル信号ＥＮ及びキャプチャー信号ＣＡＰを生成させ、割込信号入力端ＩＮＴに供給される一致信号ＥＱに応答して割込処理を行なう。制御レジスタ４４のクリア信号ＣＬＲ２及びキャプチャー信号ＣＡＰのビット回路はいずれも、‘１’の入力に対しパルスを出力する構成であっても、単なるフリップフロップであってもよい。
【００２９】
次に、図２（Ａ）を参照して、上記の如く構成された回路の動作を説明する。
【００３０】
ＣＰＵ１１は、制御レジスタ４４に対しクリア信号ＣＬＲ２のパルスを生成させる。このパルスは、オアゲート４５を通り、クリア信号ＣＬＲ１としてカウンタ４１のリセット信号入力端ＲＳＴに供給され、これによりカウンタ４１のカウントＣＮがゼロクリアされる。
【００３１】
ＣＰＵ１１は、クリア信号ＣＬＲ２のパルスを生成させてから、所定命令実行時間の経過後に、制御レジスタ４４に対しキャプチャー信号ＣＡＰのパルスを生成させると共に、イネーブル信号ＥＮを高レベルに遷移させる。これにより、カウントＣＮが参照値ＲＶとしてレジスタ４２に保持される。ＣＮ＝ＲＶであるので、一致信号ＥＱが高レベルとなり、クリア信号ＣＬＲ１が高レベルとなって、カウンタ４１がゼロクリアされる。これにより、一致信号ＥＱが低レベルに遷移し、クリア信号ＣＬＲ１が低レベルに遷移して、カウンタ４１が計数可能となる。
【００３２】
クリア信号ＣＬＲ２及びキャプチャー信号ＣＡＰのパルスは、電源投入などによりコンピュータ１０Ｂがリセットされた後、１回のみ生成すればよい。
【００３３】
カウントＣＮが上昇して参照値ＲＶに一致すると、一致信号ＥＱが再度高レベルとなる。すなわち、最初のクリア信号ＣＬＲ２の立ち上がりからキャプチャー信号ＣＡＰの立ち上がりまでの時間が経過する毎に、一致信号ＥＱのパルスが生成される。これは、発振回路３０Ａの部品精度が低くて製品間でクロックＣＬＫ３の周期にばらつきがあっても、これに応じた値がレジスタ４２に設定されて、一致信号ＥＱの周期が発振回路３０Ａの部品精度によらず一定となるからである。この精度は、クロックＣＬＫ３の周期をＴとすると、±０．７５Ｔ程度であり、例えばＲＶが約１０００であれば約±０．７５Ｔ／１０００Ｔ＝±０．０７５％となる。
【００３４】
図２（Ｂ）は、図２（Ａ）の場合よりもクロックＣＬＫ３の周期が短い場合を示している。
【００３５】
図３は、図１の回路の変形例である。
【００３６】
この回路では、発振回路３０Ｂがワンチップマイクロコンピュータ１０Ｃに内蔵されて、図１の場合よりも部品点数が少なくなっており、システムを安価に構成することができる。内蔵可能であるのは、抵抗３３とキャパシタ３４とからなる積分回路の時定数が図６のそれに比し充分小さいからである。
【００３７】
［第２実施形態］
図４は、本発明の第２実施形態の周期補正型発振回路５０を示す。
【００３８】
この回路５０は、図３の周期補正型発振回路４０Ａを備える共に、周波数逓倍回路５１と直列／並列変換回路５２とを備えている。
【００３９】
周波数逓倍回路５１は、一致信号ＥＱを参照クロックとして、周波数がそのＮ倍のシステムクロックＣＬＫを生成する。システムクロックＣＬＫは、クロックに同期して動作する装置、例えばＣＰＵやその周辺装置の動作クロックとして用いられる。周波数逓倍回路５１は、位相比較器５３、ローパスフィルタ５４、電圧制御発振器５５及びプログラマブルＮ分周回路５６が環状接続されたＰＬＬ回路であり、位相比較器５３は一致信号ＥＱと分周回路５６の出力信号の位相とを比較する。
【００４０】
直列／並列変換回路５２は、周期補正型発振回路５０の入力点数を少なくするためのものであり、そのシリアルデータ入力端Ｄ及びシフトクロック入力端ＣＫにはそれぞれ外部からシリアルデータＳＩ及びシフトクロックＳＣＫが供給される。直列／並列変換回路５２の並列データ出力端は、プログラマブルＮ分周回路５６のＮ設定データ入力端及び制御レジスタ４４のデータ入力端に接続されている。制御レジスタ４４のクロック入力端ＣＫ及分周回路５６のロード信号入力端ＬＤにはそれぞれ、外部からロード信号ＬＤ１及びＬＤ２が供給される。
【００４１】
次に、上記の如く構成された本第２実施形態の動作を説明する。
【００４２】
プログラマブルＮ分周回路５６の値Ｎを設定するために、シフトクロックＳＣＫに同期してシリアルデータＳＩが直列／並列変換回路５２に供給され、次にロード信号ＬＤ２のパルスにより直列／並列変換回路５２の内容が値ＮとしてプログラマブルＮ分周回路５６に設定される。
【００４３】
次に、制御レジスタ４４に対し上記第１実施形態で述べたデータを設定するために、直列／並列変換回路５２にそのデータが設定され、次いでロード信号ＬＤ１のパルスによりこれが制御レジスタ４４に設定される。
【００４４】
本第２実施形態によれば、少ない部品点数で精度の高いタイマ用周期補正型発振回路を構成すると共に、システムクロック生成回路も構成するこができる。
【００４５】
なお、本発明には外にも種々の変形例が含まれる。
【００４６】
例えば、カウンタ４１はダウンカウンタであってもよく、また、その初期化はゼロ以外の所定値であってもよい。
【００４７】
イネーブル信号ＥＮ及びアンドゲート４６を用いずに、一致信号ＥＱを直接、オアゲート４５に供給して、常時発振する構成であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の、ワンチップマイクロコンピュータと周期補正型発振回路に関する外付回路とを示す図である。
【図２】（Ａ）及び（Ｂ）はいずれも、図１中の周期補正型発振回路の動作を示すタイムチャートである。
【図３】図１の回路の変形例である。
【図４】本発明の第２実施形態の周期補正型発振回路を示す図である。
【図５】従来の、ワンチップマイクロコンピュータと発振回路に関する外付回路とを示す図である。
【図６】従来の他の、ワンチップマイクロコンピュータと発振回路に関する外付回路とを示す図である。
【図７】図６の回路の動作を示すタイムチャートである。
【符号の説明】
１０、１０Ａ〜１０Ｃ  ワンチップマイクロコンピュータ
１１、１１Ａ、１１Ｂ  ＣＰＵ
１２、２２、４１  カウンタ
１３、２３、３０、３０Ａ、３０Ｂ  発振回路
１４、２４  ナンドゲート
１４Ａ、２１  インバータ
１５、２５、３３  抵抗
１６、２６  クリスタル発振子
１７、１８、２７、２８、３４  キャパシタ
３１  シュミットトリガ回路
３２  ＮＭＯＳトランジスタ
４０、４０Ａ、５０  周期補正型発振回路
４１  カウンタ
４２  レジスタ
４３  比較回路
４４  制御レジスタ
４５  オアゲート
４６  ナンドゲート
５１  周波数逓倍回路
５２  直列／並列変換回路
【図１】
0004111636.tif 000002
【図２】
0004111636.tif 000003
【図３】
0004111636.tif 000004
【図４】
0004111636.tif 000005
【図５】
0004111636.tif 000006
【図６】
0004111636.tif 000007
【図７】
0004111636.tif 000008