(57)【特許請求の範囲】
【請求項１】
デューティ比を検出するべきデジタル信号のｎ周期に加えられる第１のクロック信号のパルス数をカウントしデータ信号を発生する２Ｎビットの第１カウンタと、
前記第１カウンタのカウント数のデータ信号をＮビットにシフトし上位Ｎビットのデータ信号を検出するＮビットシフト回路と、
前記第１カウンタからのデータ信号のうちＮビットシフト回路で検出されない残りの下位Ｎビット信号を積算し上位Ｎビット数のデータ信号になったときキャリーを発生するアダー回路と、
前記デジタル信号のｎ周期のうちＬレベル（ローレベル）期間に加えられる第１のクロック信号のパルス数をカウントし、データ信号を発生するＮビットの第２カウンタと、
前記Ｎビットシフト回路でＮビットシフトされた第１カウンタからの上位Ｎビットのデータ信号にアダー回路からのキャリーを加えた補正データ信号と第２カウンタのデータ信号を比較し、前記補正データ信号と第２カウンタからのデータ信号が一致した時第２のクロック信号を発生するコンパレータと、
前記デジタル信号のｎ周期のうちＬレベル（ローレベル）期間に加えられるコンパレータからの第２のクロック信号のパルス数をカウントするＮビットの第３カウンタとよりなることを特徴とするデジタル信号のデューティ比検出回路。
【請求項２】
デューティ比を検出するべきデジタル信号のｎ周期に加えられる第１のクロック信号のパルス数をカウントしデータ信号を発生する２Ｎビットの第１カウンタと、
前記第１カウンタのカウント数のデータ信号をＮビットにシフトし上位Ｎビットのデータ信号を検出するＮビットシフト回路と、
前記第１カウンタからのデータ信号のうちＮビットシフト回路で検出されない残りの下位Ｎビット信号を積算しラッチ回路でラッチし、前記積算された下位Ｎビット信号のデータ数が上位Ｎビット数のデータ信号に達したときキャリーを発生する第１アダー回路と、
前記Ｎビットシフト回路でＮビットシフタされた第１カウンタからの上位Ｎビットのデータ信号にアダー回路からのキャリーを積算し補正データ信号を発生する第２アダー回路と、
前記デジタル信号のｎ周期のうちＬレベル（ローレベル）期間に加えられる第１のクロック信号のパルス数をカウントしデータ信号を発生するＮビットの第２カウンタと、
前記第２アダー回路からの補正データ信号と第２カウンタのデータ信号を比較し、前記補正データ信号と第２カウンタからのデータ信号が一致した時第２のクロック信号を発生するコンパレータと、
前記デジタル信号のｎ周期のうちＬレベル（ローレベル）期間に加えられるコンパレータからの第２のクロック信号のパルス数をカウントするＮビットの第３カウンタとよりなることを特徴とするデジタル信号のデューティ比検出回路。
【請求項３】
前記Ｎビットシフト回路は８ビットシフト回路であることを特徴とする請求項１又は請求項２記載のデジタル信号のデューティ比検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたデジタル信号のデューティ比を検出するデジタル信号のデューティ比検出回路に関する。
【０００２】
【従来の技術】
ブラシレスモータにおいて、デジタル信号のデューティ比を変えることでモータの回転数をコントロールすることが行われている。
【０００３】
図１はブラシレスモータの全体のブロック図で、１、２、３はＹ結線されたＡ相、Ｂ相及びＣ相の駆動コイル、４、５、６、７、８、９は出力トランジスタで、出力トランジスタ４と出力トランジスタ５とのコレクタは結合され、その結合点に前記駆動コイル１の一端が接続され、また出力トランジスタ６と出力トランジスタ７とのコレクタも結合され、その結合点に前記駆動コイル２の一端が接続され、さらに出力トランジスタ８と出力トランジスタ９とのコレクタは結合され、その結合点に前記駆動コイル３の一端が接続されている。
【０００４】
１１はホールアンプ波形変換回路で、ホール素子（図示せず）でモータの回転位置を検出して得られたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−が端子１２、１３、１４、１５、１６、１７を介して加えられホールアンプ出力信号Ａ、Ｂ、Ｃを出力する。
【０００５】
２０は前記ホールアンプ波形変換回路１１に接続された出力回路で、出力信号ＡＴ、ＡＢ、ＢＴ、ＢＢ、ＣＴ、ＣＢを発生する。
【０００６】
３０はデジタル信号のデューティを検出するデューティ検出回路で、デジタル信号の１周期におけるＬレベルレベルの比率を検出する。３１は前記検出されたデューティ比に基づいて回転数の目標値を算出する回転目標値算出回路、３２は前記回転目標値算出回路３２の出力信号に基づいて目標値を補正する電圧補正算出回路、３３は電圧補正算出回路３２からの出力信号に応じてＰＷＭ信号を発生するＰＷＭ信号発生回路である。
【０００７】
次に図２及び図３に基づいて前記ブロック図の動作を説明する。モータの回転位置がホール素子にて検出され、検出されたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−は端子１２、１３、１４、１５、１６、１７を介してホールアンプ波形変換回路１１に加えられる。
【０００８】
前記ホールアンプ波形変換回路１１に加えられたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−は波形変換されてホールアンプ出力信号Ａ、Ｂ、Ｃを発生し出力回路２０に加えられる。すると出力回路２０から出力信号ＡＴ、ＡＢ、ＢＴ、ＢＢ、ＣＴ、ＣＢを発生する。
【０００９】
出力信号ＡＴはバッフア２１を介して出力トランジスタ４のベースに加わり、また出力信号ＡＢはナンド回路２４に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に出力トランジスタ５に加わる。同様に出力信号ＢＴはバッフア２２を介して出力トランジスタ６のベースに加わり、また出力信号ＢＢはナンド回路２５に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に出力トランジスタ７に加わり、更に出力信号ＣＴはバッフア２３を介して出力トランジスタ８のベースに加わり、また出力信号ＣＢはナンド回路２６に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に出力トランジスタ９に加わる。
【００１０】
図３において出力信号ＡＴがローレベルである期間Ｘ１では出力トランジスタ４がＯＮされると共に、ナンド回路２５に加わる出力信号ＢＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２５の出力信号がハイレベルとなり、出力トランジスタ７をＯＮするため駆動コイル１及び駆動コイル２に駆動電流が流れる。
【００１１】
出力信号ＡＴがローレベルである期間Ｘ２では出力トランジスタ４が引続きＯＮされると共に、ナンド回路２６に加わる出力信号ＣＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２６の出力信号がハイレベルとなり、出力トランジスタ９をＯＮするため駆動コイル１及び駆動コイル３に駆動電流が流れる。
【００１２】
次に出力信号ＢＴがローレベルである期間Ｙ１では出力トランジスタ６がＯＮされると共に、ナンド回路２６に加わる出力信号ＣＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２の出力信号がハイレベルとなり、出力トランジスタ９をＯＮするため駆動コイル２及び駆動コイル３に駆動電流が流れる。
【００１３】
出力信号ＢＴがローレベルである期間Ｙ２では出力トランジスタ６が引続きＯＮされると共に、ナンド回路２４に加わる出力信号ＡＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２４の出力信号がハイレベルとなり、出力トランジスタ５をＯＮするため駆動コイル３及び駆動コイル１に駆動電流が流れる。
【００１４】
更に出力信号ＣＴがローレベルである期間Ｚ１では出力トランジスタ８がＯＮされると共に、ナンド回路２４に加わる出力信号ＡＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２４の出力信号がハイレベルとなり、出力トランジスタ５をＯＮするため駆動コイル３及び駆動コイル１に駆動電流が流れる。
【００１５】
出力信号ＣＴがローレベルである期間Ｚ２では出力トランジスタ８が引続きＯＮされると共に、ナンド回路２５に加わる出力信号ＢＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２５の出力信号がハイレベルとなり、出力トランジスタ７をＯＮするため駆動コイル３及び駆動コイル２に駆動電流が流れる。
【００１６】
このように駆動コイル１、２、３に順次駆動電流が流れモータを回転するが、前記駆動コイル１、２、３に流れる駆動電流量はＰＷＭ信号のローレベルの期間によって変るので、ＰＷＭ信号の１周期におけるローレベルの期間、即ちデューティ比を変えることにより回転数が変る。
【００１７】
前記デューティ比検出回路３０でデューティ比を検出し８ビットデジタル信号を発生し、その８ビットデジタル信号を回転目標値算出回路３１に加え回転目標値Ｄｆａｎを算出し、そのデータに応じて電圧補正値算出回路３２にて回転目標値に補正がかかる。前記８ビットデータ信号のデータ２５５のうちＤｆａｎをハイレベルにすることでＰＷＭ信号が発生し、モータの回転数が制御される。
【００１８】
前記デューティ比を検出するには、カウンタにてデジタル信号の１周期に加わるクロック信号のクロック数と１周期のうちローレベル期間（以下Ｌレベル期間という）に加わるクロック信号のクロック数をカウントし、演算回路によって
デューティ比＝Ｌレベル期間のカウント数／１周期のカウント数×２５６
を演算し、８ビットのデューティ比データを得る。
【００１９】
前述のようにデジタル信号の１周期でのローレベルの割合、即ちローレベルのデューティ比を検出するのに、１周期の第１クロックパルス数と１周期うちのＬレベル期間のパルス数を算出し、演算回路でＬレベル期間のパルス数を１周期のパルス数で割り算していたため、演算回路に割り算回路が必要となり回路が複雑で規模が大きくなった。そこで演算回路で割算することなくデューティ比を算出する回路が考案された。
【００２０】
図５は割算することなくデューティ比を算出する演算回路で、４０は２Ｎビットのカウンタで、本実施例では１６ビットカウンタを用いており、デューティ比を検出するためのデジタル信号と第１のクロック信号とが加えられる。前記カウンタ４０はデジタル信号のハイレベルからローレベルになる立ち下がりでリセットされるので、リセットされてから次にリセットされるまでに加わる第１クロック入力信号のパルス数をカウントすることでデジタル信号の１周期のパルス数がカウント出来る。
【００２１】
４１は前記第１カウンタ４０でカウントされたカウント数をＮビットシフトするＮビットシフト回路で、本実施例では１６ビットを８ビットシフトし上位８ビットを取っている。４２はＮビットの第２カウンタで、本実施例では８ビットカウンタを用いており、前記デジタル信号と第１のクロック信号とが加えられ、デジタル信号のローレベル期間（以下Ｌレベル期間という）にのみ動作して、前記Ｌレベル期間に加わる第１のクロック信号のパルス数をカウントしたデータ信号を発生する。
【００２２】
４３はコンパレータで、前記８ビットシフト回路４１で８ビットシフトしたデータ信号とカウンタ回路４２からのデータ信号を比較し、両方のデータ信号が一致した時に第２のクロック信号を発生する。４４はＮビットのカウンタで、本実施例では８ビットカウンタを用いており、前記デジタル信号と第２のクロック信号とが加えられ、デジタル信号のローレベル期間（以下Ｌレベル期間という）にのみ動作して、前記Ｌレベル期間に加わる第２のクロック信号のパルス数をカウントする。
【００２３】
図６は前記カウンタ４２及びカウンタ４４の回路図で、第１、第２・・ＤＦＦ４５、４６、一端子にリセット信号が加えられその出力端子が第１ＤＦＦ４５、４６のＤ端子に夫々加えられるＮＯＲ回路４７、４８、これらＮＯＲ回路４７、４８の入力に接続されたＥＸ−ＯＲ回路４９、５０、更にインバータ５１及びＮＡＮＤ回路５２等よりなる。
【００２４】
今イネーブル信号がＬレベルのときインバータ５１の出力信号はＨレベルでああり、また第１Ｄ−ＦＦのＱ端子は始めＬレベルのためＥＸ−ＯＲ回路４９の出力信号もＨレベルとなり、従ってＮＯＲ回路４７の出力信号はＬレベルであり、第１ＤＦＦ４５はクロック信号が入力されても動作せずカウントされない。
【００２５】
しかしイネーブル信号がＨレベルになるとインバータ５１の出力信号はＬレベルとなり、ＥＸ−ＯＲ回路４９の出力信号はＬレベルとなり、従ってＮＯＲ回路４７の一方の入力端子はＬレベルとなり、リセット信号がＬレベルであるとＮＯＲ回路４７の出力信号はＨレベルとなり、第１―ＤＦＦ４５のＤ端子はＨレベルとなるため、クロック信号が入力されると反転しＱ端子をＨレベルとしカウントする。
【００２６】
第１ＤＦＦ４５が反転しＱ端子がＨレベルとなると、ＮＡＮＤ回路５２の入力端子が共にＨレベルとなるので、出力端子はＬレベルとなり、又第２Ｄ−ＦＦのＱ端子はＬレベルであるためＥＸ−ＯＲ回路５０の出力端子もＬレベルとなるので、ＮＯＲ回路４８の出力端子はリセット信号がＬレベルであればＨレベルとなりクロック信号が入力されると、第２ＤＦＦは反転する。このようにしてイネーブル信号がＨレベルの間はクロック信号が入力される毎にカウント数のデータ信号を発生する。
【００２７】
前記カウントされた１６ビットのカウント数のデータ信号は８ビットシフト回路４１で１／２５６にする。即ち１６ビットカウント数データを８ビットシフトして上位８ビットカウント数のデータ信号となる。前記８ビットシフト回路４１で得られた８ビットカウント数のデータ信号とカウンタ４２でカウントされたＬレベル期間のカウント数のデータ信号とはコンパレータ４３に加えられ比較し、両方のカウント数のデータ信号が一致したとき前記コンパレータ４３から第２のクロック信号を発生する。
【００２８】
前記第２のクロック信号を第３カウンタ４４に加え、第３カウンタ４４に加えられるデジタル信号のＬレベル期間に加わる第２パルス数をカウントすることにより、Ｌレベル期間のデューティ比が得られる。
【００２９】
しかし１周期をカウントし１／２５６にするとき、８ビットシフトで、１６ビットデータの上位８ビットのみを有効にしているため、その分誤差が生じる。特に入力信号の周期が短くなるとデータに対して切捨てられる数が大きくなるため誤差が増大する。
【００３０】
例をあげて説明すると、
デジタル信号は８００ＫＨＺでデューティ５０％とし、クロック信号を２．５ＭＨＺとすると、１周期は１２５０μＳなので、カウント数は３１２５となる。
３１２５×１／２５６＝１２（下位８ビット切捨て）
Ｌレベル期間は６２５μＳなので、これを１２クロック間隔のパルスでカウントすると
１５６５÷１２＝１３０
デューティ比は１３０となり、正規のデータ１２７に対し誤差が生じる。
【００３１】
【発明が解決するための課題】
前述のようにデジタル信号のローレベルのデューティ比を検出するのに、１周期をカウントし１／２５６にするとき、８ビットシフトで１６ビットデータの上位８ビットのみを有効にしているため、その分誤差が生じ特に入力信号の周期が短くなるとデータに対して切捨てられる数が大きくなるため誤差が増大する。
【００３２】
【課題を解決するための手段】
本発明はデューティ比を検出するべきデジタル信号のｎ周期に加えられる第１のクロック信号のパルス数をカウントする２Ｎビットの第１カウンタと、前記第１カウンタのカウント数のデータ信号をＮビットにシフトし上位Ｎビットのデータ信号を検出するＮビットシフト回路と、前記第１カウンタからのデータ信号のうちＮビットシフト回路で検出されない残りの下位Ｎビット信号を積算し上位Ｎビット数のデータ信号になったときキャリーを発生するアダー回路と、前記デジタル信号のｎ周期のうちＬレベル（ローレベル）期間に加えられる第１のクロック信号のパルス数をカウントするＮビットの第２カウンタと、前記Ｎビットシフト回路でＮビットシフタされた第１カウンタからの上位Ｎビットのデータ信号にアダー回路からのキャリーを加えた補正データ信号と第２カウンタのデータ信号を比較し、前記補正データ信号と第２カウンタからのデータ信号が一致した時第２のクロック信号を発生するコンパレータと、前記デジタル信号のｎ周期のうちＬレベル（ローレベル）期間に加えられるコンパレータからの第２のクロック信号のパルス数をカウントするＮビットの第３カウンタとよりなるデジタル信号のデューティ比検出回路を提供する。
【００３３】
【発明の実施の形態】
本発明の実施形態を図面に従って説明する。本発明のデューティ比検出回路を用いたブラシレスモータのブロック図は図１と同一であるので、ここでは説明を省略する。
【００３４】
図４において、６０は２Ｎビットの第１カウンタで、本実施例では１６ビットカウンタを用いており、前記第１カウンタ６０はデジタル信号の１周期又はｎ周期の間に加わる第１のクロック信号のパルス数をカウントする。６１は前記第１カウンタ６０でカウントされたカウント数のデータ信号をＮビットシフトするＮビットシフト回路で、本実施例では１６ビットを８ビットシフトし上位８ビットを取っている。
【００３５】
６２は第１アダー回路で、前記第１カウンタ６０でカウンタされたカウント数のデータ信号の下位Ｎビットを積算するもので、本実施例において前記Ｎビットシフト回路６１で８ビットシフトし取った上位８ビットの残り８ビットを積算する。６３はラッチ回路で、前記第１アダー回路６２に積算されたデータ信号が前記上位ビット数に達するまでラッチし、前記上位ビット数に達したとき第１アダー回路６２からキャリーを発生させる。本実施例では第１アダー回路６２に２５５ビットのデータ信号が蓄積されると、キャリーを発生する。
【００３６】
６４は第２アダー回路で、前記Ｎビットシフト回路６１でシフトされたデータ信号に前記第１アダー回路６２からのキャリーを積算し補正データ信号を発生する。６６はＮビットの第２カウンタで、本実施例では８ビットカウンタを用いており、前記デジタル信号と第１のクロック信号とが加えられ、デジタル信号のローレベル期間（以下Ｌレベル期間という）にのみ動作して、前記Ｌレベル期間に加わる第１のクロック信号のパルス数をカウントする。
【００３７】
６７はコンパレータで、前記第２アダー回路６４からの補正データ信号と第２カウンタ回路６６でカウントした第１クロック信号のパルス数のデータ信号を比較し、両方のデータ信号が一致した時に第２のクロック信号を発生する。６８はＮビットの第３カウンタで、本実施例では８ビットカウンタを用いており、前記デジタル信号と第２のクロック信号とが加えられ、デジタル信号のローレベル期間（以下Ｌレベル期間という）にのみ動作して、前記デジタル信号のｎ周期又は１周期に加わる第２のクロック信号のパルス数をカウントしデューティ比を得る。
【００３８】
前記第２カウンタ６６と第３カウンタ６８は前述した図６のブロック図と同様であるので、ここでは説明を略する。
【００３９】
前記第１カウンタ６０はデジタル信号のｎ周期又は１周期にクロック信号が入力される毎にカウントアップするので、結局デジタル信号のｎ周期間に入力されるクロック信号のパルス数をカウントし１６ビットのカウント数のデータ信号を発生する。
【００４０】
前記第１カウンタ６０でカウントされた１６ビットのカウント数のデータ信号はＮビットシフト回路６１で１／２５６にする。即ち１６ビットカウント数のデータ信号を８ビットシフトして上位８ビットカウント数のデータ信号に変換する。残り下位８ビットのデータ信号は第１アダー回路６２に積算され、前記上位ビット数２５５に達したときキャリーを発生する。
【００４１】
前記Ｎビットシフト回路６１でシフトされたデータ信号に第１アダー回路６２からのキャリーを加えた第２アダー回路６４からの補正データ信号と第２カウンタ６６でカウントされたＬレベル期間のカウント数のデータ信号とはコンパレータ６７に加えられ比較され、両方のカウント数のデータ信号が一致したとき前記コンパレータ６７から第２のクロック信号を発生する。
【００４２】
前記第２のクロック信号を第３カウンタ６８に加え、第３カウンタ６８に加えられるデジタル信号のｎ周期のＬレベル期間に加わる第２のパルス数をカウントする。カウントしたデータ信号をフィルタ６９で平均化することによりデューティ比が得られる。
【００４３】
上述したように、入力信号の１周期をカウントし１／２５６にするとき８ビットシフトで、１６ビットデータの上位８ビットのみを有効にしたのではその分誤差が生じるが、本発明では下位８ビットを積算し誤差を少なくする。
【００４４】
例をあげて説明すると、入力信号が８００ＨＺでデューティが５０％の信号とし、クロック信号を２．５ＭＨＺとすると、１周期は１２５０μＳであるからカウント数は３１２5である。
【００４５】
第１周期  ３１２５×１/２５６＝１２  余り５３（下位８ビット分ノデータ）
第２周期  ３１２５×１/２５６＝１２  余り５３    積算１０６
第３周期  ３１２５×１/２５６＝１２  余り５３    積算１５９
第４周期  ３１２５×１/２５６＝１２  余り５３    積算２１２
第５周期  ３１２５×１/２５６＝１２  余り５３    積算２５６→キャリー
１２、１２、１２、１２、１３、１２、１２、１２、１２、１３と５回に１回１３となる。１/nクロックによるデューテイ比データ信号は１２０、１２０、１２０、１２０、１３０・・・となり、これをフィルタ６９で平均化することで、誤差の少ないデューテイ比が得られる
【００４６】
【発明の効果】
本発明は２Ｎビットの第１カウンタでカウントされたデューティ比を検出するデジタル信号のｎ周期間に加えられた第１のクロック信号のパルスをカウントしデータ信号を発生し、Ｎビットシフト回路で前記第１カウンタのデータ信号をＮビットにシフトし上位Ｎビットのデータ信号を検出し、アダー回路で前記データ信号の下位Ｎビット信号を積算し、上位Ｎビット数のデータ信号になったときキャリーを発生し、前記上位Ｎビットのデータ信号にアダー回路からのキャリーを積算した補正データ信号と第２カウンタのデータ信号を比較し得た第２のクロック信号で、前記デジタル信号のｎ周期のうちＬレベル（ローレベル）期間に第３カウンタに加えられたパルス数をカウントしデューテイ比を得るので、下位Ｎビットの信号も有効となり、面倒な割り算回路を使用せずに誤差が少なくデジタル信号のデューティ比を検出できる。
【図面の簡単な説明】
【図１】本発明及び従来のデジタル信号のデューティ比検出回路を用いたブラシレスモータの回路図である。
【図２】図１のブラシレスモータの回路の一部分の波形図である。
【図３】図１のブラシレスモータの回路の他部分の波形図である。
【図４】本発明のデジタル信号のデューティ比検出回路の基本となる回路のブロック図である。
【図５】従来のデジタル信号のデューティ比検出回路のブロック図である。
【図６】図４及び図５の第２、第３カウンタ部分の回路図である。
【符号の説明】
６０  第１カウンタ
６１  Ｎビットシフト回路
６２  第１アダー回路
６３  ラッチ回路
６４  第２アダー回路
６６  第２カウンタ
６７  コンパレータ
６８  第３カウンタ
【図１】
0004111679.tif 000002
【図２】
0004111679.tif 000003
【図３】
0004111679.tif 000004
【図４】
0004111679.tif 000005
【図５】
0004111679.tif 000006
【図６】
0004111679.tif 000007