(57)【特許請求の範囲】
【請求項１】
基準信号を遅延した遅延信号を出力する遅延信号生成装置であって、
前記基準信号の位相から、それぞれ異なるシフト量だけ位相がシフトした複数のシフト信号を出力する位相シフト装置と、
複数の前記シフト信号のうち、所定のシフト量だけ位相がシフトした前記シフト信号を選択して、前記遅延信号を出力するシフト信号選択器と
を備え、
前記位相シフト装置は、それぞれが、複数の前記シフト信号のそれぞれを出力する複数の位相シフト器を有し、
前記複数の位相シフト器のそれぞれは、
前記基準信号と同一周期であって、前記基準信号に対して位相がロックした前記シフト信号を出力する発振器と、
前記発振器が出力する前記シフト信号の位相を、前記基準信号の位相から対応するシフト量だけシフトさせる位相制御部と
を有することを特徴とする遅延信号生成装置。
【請求項２】
複数の前記シフト信号選択器を備え、
複数の前記シフト信号選択器は、複数の前記シフト信号のうち前記シフト量の異なる複数の前記シフト信号をそれぞれ選択して、異なる遅延時間を有する複数の前記遅延信号をそれぞれ出力することを特徴とする請求項１に記載の遅延信号生成装置。
【請求項３】
前記位相シフト装置は、複数の前記シフト信号選択器毎に設けられていることを特徴とする請求項２に記載の遅延信号生成装置。
【請求項４】
前記位相シフト装置は、前記基準信号の位相をそれぞれ異なるシフト量だけシフトすることにより、複数の前記シフト信号のそれぞれを独立して出力する複数の位相シフト器を有することを特徴とする請求項１から３のいずれかに記載の遅延信号生成装置。
【請求項５】
前記複数のシフト信号のうち、前記所定のシフト量だけシフトした前記シフト信号を前記シフト信号選択器に選択させる選択制御信号を、前記シフト信号選択器に供給する選択制御信号供給部を更に備えることを特徴とする請求項４に記載の遅延信号生成装置。
【請求項６】
前記複数の位相シフト器のそれぞれが出力する前記シフト信号の前記シフト量を設定するシフト量設定部を更に前記位相シフト器毎に備えることを特徴とする請求項５に記載の遅延信号生成装置。
【請求項７】
前記基準信号を所定の時間遅延した基準遅延信号を出力する基準位相シフト器と、
前記遅延信号のエッジと前記基準遅延信号のエッジのタイミングを比較して、比較結果を論理値"０"または"１"として出力するタイミング比較部と、
前記タイミング比較部における比較結果に基づいて、前記遅延信号の遅延時間を測定する測定部と
を更に備えることを特徴とする請求項１から６のいずれかに記載の遅延信号生成装置。
【請求項８】
前記測定部が、
所定の周期で、前記タイミング比較部から出力される前記論理値を平均化した平均値を出力する平均部と、
前記平均値に基づいて、前記遅延信号の遅延時間と前記基準遅延信号の遅延時間とが等しいか否かを判定する判定部と
を有することを特徴とする請求項７に記載の遅延信号生成装置。
【請求項９】
前記判定部は、論理値の前記平均値がほぼ０．５であるとき、前記遅延信号の遅延時間と前記基準遅延信号の遅延時間とが等しいことを判定することを特徴とする請求項８に記載の遅延信号生成装置。
【請求項１０】
前記判定部における判定結果に基づいて、前記複数の位相シフト器のそれぞれが出力する前記シフト信号の前記シフト量を調整するシフト量調整部を更に前記位相シフト器毎に備えることを特徴とする請求項８または９に記載の遅延信号生成装置。
【請求項１１】
基準信号を遅延した遅延信号を出力する遅延信号生成装置であって、
前記基準信号の位相から、それぞれ異なるシフト量だけ位相がシフトした複数のシフト信号を出力する位相シフト装置と、
複数の前記シフト信号のうち、所定のシフト量だけ位相がシフトした前記シフト信号を選択して、前記遅延信号を出力するシフト信号選択器と
を備え、
前記位相シフト装置は、
前記基準信号の位相をそれぞれ異なるシフト量だけシフトすることにより、複数の前記シフト信号のそれぞれを独立して出力する複数の位相シフト器と、
複数の前記位相シフト器の出力のそれぞれに対して、２つの電源電圧ＶｄｄおよびＶｓｓ（Ｖｄｄ＞Ｖｓｓ）のほぼ中点の電圧を印加する付加回路とを有することを特徴とする遅延信号生成装置。
【請求項１２】
基準信号を遅延した遅延信号を出力する遅延信号生成装置であって、
前記基準信号の位相から、それぞれ異なるシフト量だけ位相がシフトした複数のシフト信号を出力する位相シフト装置と、
複数の前記シフト信号のうち、所定のシフト量だけ位相がシフトした前記シフト信号を選択して、前記遅延信号を出力するシフト信号選択器と
を備え、
前記位相シフト装置が、
前記基準信号と同一周期の発振信号を発振する発振器と、
前縁および後縁の少なくとも一方が前記発振信号の前縁または後縁に同期した参照発振信号に挿入する挿入パルスを生成して、前記参照発振信号に挿入するパルス挿入部と、
前記基準信号に同期し且つ前記参照発振信号と同一周期の参照基準信号と、前記挿入パルスを挿入された前記参照発振信号とに基づいて、前記発振器において発振される前記発振信号の位相を前記基準信号の位相から、所定のシフト量だけ位相がシフトした前記シフト信号を生成させる遅延位相ロック部と
を有することを特徴とする遅延信号生成装置。
【請求項１３】
前記位相シフト装置が、
前記発振信号に同期した同期発振信号と、前記基準信号に同期し且つ前記同期発振信号と同一周期の同期基準信号との位相差に基づいて、前記参照基準信号と前記参照発振信号を出力する位相比較部を更に有することを特徴とする請求項１２に記載の遅延信号生成装置。
【請求項１４】
被試験デバイスを試験する半導体試験装置であって、
前記被試験デバイスに入力する入力パターン信号と、前記入力パターン信号に基づいて前記被試験デバイスが出力するべき期待値パターン信号とを、基準信号に同期して発生するパターン発生器と、
前記被試験デバイスの入力特性に合わせて、前記基準信号の位相から前記入力パターン信号を所定の時間遅延させた遅延パターン信号を生成する遅延パターン信号生成器と、
前記遅延パターン信号に基づいて前記被試験デバイスから出力される出力パターン信号と前記期待値パターン信号とを比較する比較器とを
備え、
前記遅延パターン信号生成器が、
前記基準信号の位相から、位相をそれぞれ異なるシフト量だけシフトした複数のシフト信号を出力する位相シフト装置と、
前記複数のシフト信号のうち、所定のシフト量だけ位相をシフトした前記シフト信号を選択して、前記基準信号を遅延した遅延信号を出力するシフト信号選択器と、
前記遅延信号に基づいて、前記入力パターン信号を前記所定の時間遅延させた前記遅延パターン信号を出力する遅延パターン信号出力部
とを有することを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延信号を生成する遅延信号生成装置に関し、特に、半導体試験装置において用いられる遅延信号生成装置に関する。
【０００２】
【従来の技術】
近年、高速で動作する半導体デバイスの開発が盛んに進められている。それに伴い、高速デバイスを試験する半導体試験装置に、非常に厳しい動作タイミングの制御が要求されるようになってきている。特に、被試験デバイスに入力パターン信号を入力するタイミングは、被試験デバイスの入力特性に応じて、基準信号に対して正確に遅延される必要がある。
【０００３】
図１は、基準信号５４を遅延して、所定の遅延時間を有する遅延信号７４を生成する従来の可変遅延回路１０を示すブロック図である。可変遅延回路１０は、微小可変遅延部１２、ゲート段数切替部１４、リニアライズメモリ１６、入力端子１８および出力端子２０を備える。微小可変遅延部１２は、微小遅延素子である複数の微小可変遅延セル（１２ａ、１２ｂ・・・１２ｎ）を有し、ゲート段数切替部１４は、遅延量を段階的に有する遅延素子である複数の可変遅延部（１４ａ、１４ｂ、１４ｃ・・・１４ｍ）を有する。可変遅延部（１４ａ、１４ｂ、１４ｃ・・・１４ｍ）のそれぞれは、一段または複数段のゲート回路およびセレクタを有する。従来の可変遅延回路１０において、基準信号５４が入力端子１８より入力され、所定の時間遅延された遅延信号７４が出力端子２０より出力される。
【０００４】
ゲート段数切替部１４は、信号が通過するゲートの数を変化することによって、遅延時間を変えることができる。各可変遅延部（１４ａ、１４ｂ、１４ｃ・・・１４ｍ）は、２００ｐｓ（ピコ秒）以上の遅延設定分解能を有するのが一般的である。微小可変遅延部１２は、ゲート段数切替部１４におけるゲート一段分の遅延時間よりもさらに小さな遅延設定分解能を得るために設けられる。
【０００５】
リニアライズメモリ１６は、所定の遅延量（遅延時間）を生成する遅延素子の組み合わせの遅延データを、所定のアドレスに格納している。例えば、所定の遅延時間を生成するために、微小可変遅延セル（１２ａ、１２ｂ・・・１２ｎ）および可変遅延部（１４ａ、１４ｂ、１４ｃ・・・１４ｍ）のいくつかを使用する場合には、リニアライズメモリ１６の対応するビットに”１”が設定され、使用しない場合にはビットに”０”が設定される。微小可変遅延セル（１２ａ、１２ｂ・・・１２ｎ）および可変遅延部（１４ａ、１４ｂ、１４ｃ・・・１４ｍ）のそれぞれは、リニアライズメモリ１６から送られる遅延データに基づいて、入力された信号を遅延するか否かを選択する。
【０００６】
図２（ａ）は、駆動インピーダンス可変型の微小可変遅延セル１２ａの回路図である。図中、Ｖｄｄは正の電源電圧であり、Ｖｓｓは負の電源電圧である。このうち、いずれか一方の電源電圧が、接地電位であってもよい。遅延データ端子２６に、リニアライズメモリ１６（図１参照）から、遅延データが供給される。この微小可変遅延セル１２ａは、遅延データの論理値によって、入力信号の遅延時間を変えることができる。遅延データが論理値”０”であれば、駆動インピーダンスは低く設定され、遅延データが論理値”１”であれば、駆動インピーダンスは高く設定される。そのため、遅延データが論理値”１”であるとき、入力端子２２に入力される入力信号は、遅延データが論理値”０”であるときよりも僅かに遅らされて、出力端子２４から出力される。図１に示された可変遅延回路１０は、このような微小可変遅延部１２およびゲート段数切替部１４を設けることによって、おおよそ１０ｐｓから１００ｐｓの遅延設定分解能を得ている。
【０００７】
図２（ｂ）は、負荷容量可変型の微小可変遅延セル１２ａの回路図である。遅延データ端子２６に、リニアライズメモリ１６（図１参照）から、遅延データが供給される。この微小可変遅延セル１２ａは、遅延データの論理値によって、入力信号の遅延時間を変えることができる。遅延データが論理値”１”であれば、負荷容量が設定される。そのため、遅延データが論理値”１”であるとき、入力端子２２に入力される入力信号は、遅延データが論理値”０”であるときよりも僅かに遅らされて、出力端子２４から出力される。図１に示された可変遅延回路１０は、このような微小可変遅延部１２およびゲート段数切替部１４を設けることによって、おおよそ１０ｐｓから１００ｐｓの遅延設定分解能を得ている。
【０００８】
【発明が解決しようとする課題】
図１に示された従来の可変遅延回路１０は、１０ｐｓ以下の遅延設定分解能および数ｎｓ（ナノ秒）の遅延時間可変範囲を有するように構成されることが可能である。しかしながら、現実には、遅延素子の素子特性のばらつきや、遅延素子の自己発熱量の変動、周囲温度の変動、さらには電源電圧の変動などによって、遅延素子により実際に与えられる遅延時間と設計した遅延時間との間に誤差が生じる場合がある。
【０００９】
図３は、可変遅延回路１０の遅延特性の一例を示すグラフである。横軸は、可変遅延回路１０において設定された遅延設定値を表し、縦軸は、可変遅延回路より得られる実際の遅延量を表す。ライン３０は、可変遅延回路１０の理想的な遅延特性直線を示す。理想的な遅延特性直線では、遅延設定値と実際の遅延量とが等しい。これに対して、ライン３２は、遅延素子の伝搬時間が過剰な場合の遅延特性直線を示し、ライン３４は、遅延素子の伝搬時間が過小な場合の遅延特性直線を示す。
【００１０】
ライン３２および３４は、ライン３０に対して誤差を生じている。この誤差の一つとして、直線の傾き（ゲイン）誤差がある。さらに、グラフから明らかなように、ライン３２および３４は、非直線性誤差である不連続部分を有している。これは、可変遅延回路１０において複数の異なる方式の可変遅延素子が存在しており、各方式によって素子特性のばらつきや温度条件の変化等が結果に与える影響度が必ずしも一致しないからである。
【００１１】
このような遅延特性の非直線性を補償するために、例えば、全ての遅延素子の設定組合わせにおける遅延時間を予め測定しておき、所望の遅延特性になるように遅延素子の並べ替えを行う方法が採られる。測定されたデータは、リニアライズメモリ１６（図１参照）に格納され、半導体デバイス（被試験デバイス）の試験を行う際に利用される。
【００１２】
このとき、素子特性のばらつき、温度および電源電圧の変動などの誤差要因を考慮して、あらかじめ冗長な遅延回路を用意する必要がある。全ての誤差要因を考慮した場合、通常の半導体素子の特性ばらつきは±３０％程度生じるので、半導体素子のうちで最も短い遅延時間と、最も長い遅延時間の比は、１．８６（１３０／７０）と、ほぼ２倍近い値になる。このため、全ての条件下で、所定の分解能および可変幅を有する可変遅延回路１０を構成するためには、多数の冗長回路を用意する必要があるので、全体として回路量の増加が著しくなる。さらに、温度、電源電圧の変動によってタイミングドリフトが生じるので、タイミング精度の悪化を招く。
【００１３】
そこで本発明は、上記課題を解決することのできる遅延信号生成装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、基準信号を遅延した遅延信号を出力する遅延信号生成装置であって、前記基準信号の位相から、それぞれ異なるシフト量だけ位相がシフトした複数のシフト信号を出力する位相シフト装置と、複数の前記シフト信号のうち、所定のシフト量だけ位相がシフトした前記シフト信号を選択して、前記遅延信号を出力するシフト信号選択器とを備えることを特徴とする遅延信号生成装置を提供する。第１の形態による遅延信号生成装置は、複数のシフト信号から所定のシフト信号を選択することによって、所定の遅延時間を有する遅延信号を出力することができる。
【００１５】
第１の形態の一つの態様において、遅延信号生成装置が、複数の前記シフト信号選択器を備え、複数の前記シフト信号選択器は、複数の前記シフト信号のうち前記シフト量の異なる複数の前記シフト信号をそれぞれ選択して、異なる遅延時間を有する複数の前記遅延信号をそれぞれ出力することができる。
【００１６】
第１の形態の別の態様において、前記位相シフト装置は、複数の前記シフト信号選択器毎に設けられていてもよい。
【００１７】
第１の形態の更に別の態様において、前記位相シフト装置は、前記基準信号の位相をそれぞれ異なるシフト量だけシフトすることにより、複数の前記シフト信号のそれぞれを独立して出力する複数の位相シフト器を有するのが好ましい。
【００１８】
第１の形態の更に別の態様において、遅延信号生成装置が、前記複数のシフト信号のうち、前記所定のシフト量だけシフトした前記シフト信号を前記シフト信号選択器に選択させる選択制御信号を、前記シフト信号選択器に供給する選択制御信号供給部を更に備えてもよい。
【００１９】
第１の形態の更に別の態様において、遅延信号生成装置が、前記複数の位相シフト器のそれぞれが出力する前記シフト信号の前記シフト量を設定するシフト量設定部を更に前記位相シフト器毎に備えてもよい。
【００２０】
第１の形態の更に別の態様において、前記シフト信号選択器が、前記選択制御信号に基づいて、前記所定のシフト量だけ位相をシフトした前記シフト信号を選択するマルチプレクサと、前記マルチプレクサの出力に基づいて、前記遅延信号を出力するドライバと、前記マルチプレクサの出力に対して、前記ドライバに供給される２つの電源電圧ＶｄｄおよびＶｓｓ（Ｖｄｄ＞Ｖｓｓ）のほぼ中点の電圧を印加する付加回路を有してもよい。
【００２１】
第１の形態の更に別の態様において、前記シフト信号選択器が、複数の前記シフト信号のそれぞれが入力される複数の伝達ゲートと前記伝達ゲートの出力を一点に集束する集束部とを含むマルチプレクサと、前記マルチプレクサの集束部に対して、前記集束部に供給される２つの電源電圧ＶｄｄおよびＶｓｓ（Ｖｄｄ＞Ｖｓｓ）のほぼ中点の電圧を印加する付加回路を有し、前記マルチプレクサが、前記選択制御信号に基づいて、前記複数の伝達ゲートの一つだけを導通状態にすることによって、前記所定のシフト量だけ位相をシフトした前記シフト信号を選択してもよい。
【００２２】
第１の形態の別の態様において、複数の前記位相シフト器の出力のそれぞれに対して、２つの電源電圧ＶｄｄおよびＶｓｓ（Ｖｄｄ＞Ｖｓｓ）のほぼ中点の電圧を印加する付加回路が設けられてもよい。
【００２３】
第１の形態の更に別の態様において、遅延信号生成装置が、前記基準信号を所定の時間遅延した基準遅延信号を出力する基準位相シフト器と、前記遅延信号のエッジと前記基準遅延信号のエッジのタイミングを比較して、比較結果を論理値”０”または”１”として出力するタイミング比較部と、前記タイミング比較部における比較結果に基づいて、前記遅延信号の遅延時間を測定する測定部とを更に備えてもよい。
【００２４】
第１の形態の更に別の態様において、前記測定部が、所定の周期で、前記タイミング比較部から出力される前記論理値を平均化した平均値を出力する平均部と、前記平均値に基づいて、前記遅延信号の遅延時間と前記基準遅延信号の遅延時間とが等しいか否かを判定する判定部とを有してもよい。
【００２５】
第１の形態の更に別の態様において、前記判定部は、論理値の前記平均値がほぼ０．５であるとき、前記遅延信号の遅延時間と前記基準遅延信号の遅延時間とが等しいことを判定してもよい。
【００２６】
第１の形態の更に別の態様において、遅延信号生成装置が、前記判定部における判定結果に基づいて、前記複数の位相シフト器のそれぞれが出力する前記シフト信号の前記シフト量を調整するシフト量調整部を更に前記位相シフト器毎に備えてもよい。
【００２７】
第１の形態の更に別の態様において、前記位相シフト装置が、前記基準信号と同一周期の発振信号を発振する発振器と、前縁および後縁の少なくとも一方が前記発振信号の前縁または後縁に同期した参照発振信号に挿入する挿入パルスを生成して、前記参照発振信号に挿入するパルス挿入部と、前記基準信号に同期し且つ前記参照発振信号と同一周期の参照基準信号と、前記挿入パルスを挿入された前記参照発振信号とに基づいて、前記発振器において発振される前記発振信号の位相を前記基準信号の位相から、所定のシフト量だけ位相がシフトした前記シフト信号を生成させる遅延位相ロック部とを有してもよい。
【００２８】
第１の形態の更に別の態様において、前記位相シフト装置が、前記発振信号に同期した同期発振信号と、前記基準信号に同期し且つ前記同期発振信号と同一周期の同期基準信号との位相差に基づいて、前記参照基準信号と前記参照発振信号を出力する位相比較部を更に有してもよい。
【００２９】
また、本発明の第２の形態は、被試験デバイスを試験する半導体試験装置であって、前記被試験デバイスに入力する入力パターン信号と、前記入力パターン信号に基づいて前記被試験デバイスが出力するべき期待値パターン信号とを、基準信号に同期して発生するパターン発生器と、前記被試験デバイスの入力特性に合わせて、前記基準信号の位相から前記入力パターン信号を所定の時間遅延させた遅延パターン信号を生成する遅延パターン信号生成器と、前記遅延パターン信号に基づいて前記被試験デバイスから出力される出力パターン信号と前記期待値パターン信号とを比較する比較器とを備え、前記遅延パターン信号生成器が、前記基準信号の位相から、位相をそれぞれ異なるシフト量だけシフトした複数のシフト信号を出力する位相シフト装置と、前記複数のシフト信号のうち、所定のシフト量だけ位相をシフトした前記シフト信号を選択して、前記基準信号を遅延した遅延信号を出力するシフト信号選択器と、前記遅延信号に基づいて、前記入力パターン信号を前記所定の時間遅延させた前記遅延パターン信号を出力する遅延パターン信号出力部とを有することを特徴とする半導体試験装置を提供する。第２の形態による半導体試験装置は、正確な遅延時間を有する遅延信号に基づいて遅延パターン信号を出力することによって、被試験デバイスを時間的に高精度に試験することが可能となる。
【００３０】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００３１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３２】
図４は、被試験デバイス５０を試験する半導体試験装置４０のブロック図である。半導体試験装置４０は、パターン発生器４２、遅延パターン信号生成器４４、デバイス差込部４６および比較器４８を備える。試験中、試験対象である被試験デバイス５０は、デバイス差込部４６に差し込まれる。
【００３３】
パターン発生器４２が、被試験デバイス５０に入力する入力パターン信号５２および基準信号５４を発生して、遅延パターン信号生成器４４に供給する。入力パターン信号５２は、基準信号５４に同期して発生される。例えば、被試験デバイス５０がメモリデバイスであるとき、入力パターン信号５２には、アドレス信号、データ信号および制御信号などが含まれる。
【００３４】
遅延パターン信号生成器４４は、被試験デバイス５０の入力特性に合わせて、基準信号５４の位相から入力パターン信号５２を所定の時間遅延させた遅延パターン信号５６を生成する。例えば、入力パターン信号５２にアドレス信号、データ信号および制御信号などが含まれている場合には、遅延パターン信号生成器４４が、入力パターン信号５２に含まれるそれぞれの信号を、それぞれ被試験デバイス５０が要求する所望の時間だけ遅延する。遅延パターン信号５６は、デバイス差込部４６を介して、被試験デバイス５０に供給される。
【００３５】
被試験デバイス５０は、遅延パターン信号５６に基づいて、出力パターン信号５８を出力する。被試験デバイス５０がメモリデバイスであるとき、遅延パターン信号５６に基づいて格納されたデータが出力パターン信号５８として出力される。また、被試験デバイス５０が演算装置であれば、遅延パターン信号５６に基づいて演算された演算結果が出力パターン信号５８として出力される。出力パターン信号５８は、比較器４８に入力される。
【００３６】
パターン発生器４２は、入力パターン信号５２（遅延パターン信号５６）に基づいて被試験デバイス５０が出力するべき期待値パターン信号６０を、基準信号５４に同期して発生する。この期待値パターン信号６０は、正常な被試験デバイス５０に出力応答として期待される信号である。期待値パターン信号６０は、比較器４８に入力される。
【００３７】
比較器４８は、出力パターン信号５８と期待値パターン信号６０を比較して、被試験デバイス５０の良否を判定する。具体的には、出力パターン信号５８と期待値パターン信号６０とが一致していなければ、比較器４８は、被試験デバイス５０が不良であることを判定する。
【００３８】
図５は、本発明による遅延パターン信号生成器４４の一実施形態であるブロック図を示す。遅延パターン信号生成器４４は、遅延信号生成装置１００および遅延パターン信号出力部７６を備える。遅延信号生成装置１００は、位相シフト装置７０およびシフト信号選択器８０を有する。
【００３９】
パターン発生器４２（図示せず）が、入力パターン信号５２および基準信号５４を発生する。基準信号５４は、位相シフト装置７０に入力される。位相シフト装置７０は、基準信号５４の位相から、位相をそれぞれ異なるシフト量だけシフトした複数のシフト信号（７２ａ、７２ｂ・・・７２ｎ）をシフト信号選択器８０に出力する。位相シフト装置７０は、複数のシフト信号（７２ａ、７２ｂ・・・７２ｎ）を独立して発生することが望ましい。基準信号５４とシフト信号（７２ａ、７２ｂ・・・７２ｎ）の周期は等しい。シフト信号選択器８０は、複数のシフト信号（７２ａ、７２ｂ・・・７２ｎ）のうち、所定のシフト量だけ位相をシフトしたシフト信号を選択して、選択したシフト信号を、基準信号５４を所定の時間遅延した遅延信号７４として出力する。この所定のシフト量は、被試験デバイス５０の入力特性に基づいて、予め設定される。遅延信号７４は、遅延パターン信号出力部７６に供給される。
【００４０】
遅延パターン信号出力部７６は、遅延信号７４に基づいて、入力パターン信号５２を所定の時間遅延させた遅延パターン信号５６を出力する。すなわち、遅延パターン信号出力部７６は、遅延信号７４のタイミングで、入力パターン信号５２を遅延した遅延パターン信号５６を出力する。この遅延パターン信号５６は、図４に関して説明したとおり、被試験デバイス５０（図示せず）に入力される。被試験デバイス５０の試験において、遅延パターン信号生成器４４は、被試験デバイス５０の入力ピンの数だけ、遅延信号生成装置１００および遅延パターン信号出力部７６を有するのが好ましい。
【００４１】
図６は、基準信号５４を遅延した遅延信号７４を出力する本発明による遅延信号生成装置１００の第１実施形態であるブロック図を示す。遅延信号生成装置１００は、位相シフト装置７０、シフト信号選択器８０および選択制御信号供給部９０を備える。位相シフト装置７０は、複数の位相シフト器（７０ａ、７０ｂ・・・７０ｎ）を有する。複数の位相シフト器（７０ａ、７０ｂ・・・７０ｎ）は、それぞれ並列に設けられている。
【００４２】
基準信号５４が、複数の位相シフト器（７０ａ〜７０ｎ）のそれぞれに並列に入力される。複数の位相シフト器（７０ａ〜７０ｎ）は、基準信号５４の位相をそれぞれ異なるシフト量だけシフトすることにより、複数のシフト信号（７２ａ〜７２ｎ）のそれぞれを独立して出力することができる。位相シフト装置７０が、基準信号５４のクロック間隔を等間隔に分割した複数のシフト信号（７２ａ〜７２ｎ）を出力する場合、基準信号５４の周期をＴ、分解能をΔｔとすると、必要とされる位相シフト器（７０ａ〜７０ｎ）の数（ｋ）は、
【００４３】
ｋ＝（Ｔ／Δｔ）＋１
となる。すなわち、少なくともｋ個の位相シフト器（７０ａ〜７０ｎ）を用意すれば、分解能Δｔのｋ相のシフト信号（７２ａ〜７２ｎ）を生成することが可能となる。ｋ相のシフト信号（７２ａ〜７２ｎ）がシフト信号選択器８０に入力される。
【００４４】
選択制御信号供給部９０が、複数（ｋ相）のシフト信号（７２ａ〜７２ｎ）のうち、所定のシフト量だけシフトしたシフト信号をシフト信号選択器８０に選択させる選択制御信号９２を、シフト信号選択器８０に供給する。遅延信号生成装置１００が半導体試験装置４０（図４を参照）において用いられる場合、選択制御信号供給部９０は、被試験デバイス５０に入力パターン信号５２を供給するタイミングに基づいて、選択制御信号９２を出力する。シフト信号選択器８０は、選択制御信号９２に基づいて、所定のシフト量だけ位相がシフトした特定のシフト信号を選択し、遅延信号７４として出力する。
【００４５】
図７は、基準信号５４とｋ相シフト信号（７２ａ〜７２ｎ）とのタイミングを示すタイミングチャートである。基準信号５４の周期は、Ｔであり、基準信号５４とｋ相シフト信号（７２ａ〜７２ｎ）との周期は同一である。図６を参照して、この例においては、位相シフト器７０ａは、基準信号５４と同期したシフト信号７２ａを出力する。また、位相シフト器７０ｂは、基準信号５４（シフト信号７２ａ）の位相からΔｔだけ位相が遅れた（シフトした）シフト信号７２ｂを出力する。図示されるように、位相シフト信号７２ｃは、基準信号５４の位相からΔ２ｔだけ位相が遅れた信号であり、位相シフト信号７２ｄは、基準信号５４の位相からΔ３ｔだけ位相が遅れた信号である。位相比較器７０ｎが出力する位相シフト信号７２ｎは、基準信号５４の位相から（ｋ−１）Δｔだけ位相が遅れた信号である。以上のように、位相シフト装置７０は、基準信号５４を所定の分解能ずつ等間隔に遅らせたｋ相のシフト信号（７２ａ〜７２ｎ）を出力することができる。
【００４６】
図６および７において、位相シフト装置７０が、ｋ相のシフト信号（７２ａ〜７２ｎ）を出力する例について説明したが、位相シフト装置７０は、任意の遅延時間を有するシフト信号（７２ａ〜７２ｎ）を出力することも可能である。
【００４７】
図８は、基準信号５４の位相から、所定のシフト量だけ位相がシフトしたシフト信号７２ａを出力する位相シフト器７０ａの一実施例を示すブロック図である。図６において、複数の位相シフト器（７０ａ〜７０ｎ）が示されているが、図８においては、複数の位相シフト器（７０ａ〜７０ｎ）を代表して、位相シフト器７０ａについて説明する。図７においては、位相シフト器７０ａが基準信号５４と同期したシフト信号７２ａを出力しているが、以下の実施例においては、位相シフト器７０ａが、任意のシフト量を有するシフト信号７２ａを発生することができる。位相シフト器７０ａは、発振器１１０、位相比較部１１２、パルス挿入部１１４、位相制御部１１６、および遅延位相ロック部１１８を備え、遅延位相ロック部１１８は、減算回路１２０および位相シフト部１２２を有する。
【００４８】
基準信号５４が、位相比較部１１２および位相制御部１１６に入力される。発振器１１０は、基準信号５４と同一周期の発振信号１２６を発振することができる。位相比較部１１２は、基準信号５４と発振信号１２６の位相を比較し、基準信号５４と発振信号１２６の位相差に基づいて、参照基準信号１２４および参照発振信号１２８をそれぞれ出力する。参照基準信号１２４は、基準信号５４に同期し且つ参照発振信号１２８と同一の周期を有する。参照発振信号１２８は、その前縁および後縁の少なくとも一方が、発振信号１２６の前縁または後縁に同期している。参照発振信号１２８は、パルス挿入部１１４に供給される。
【００４９】
位相制御部１１６は、基準信号５４を受け取って、挿入パルスを、参照発振信号１２８の複数サイクル中のどのサイクルに挿入するかを定める位相制御信号１３８を生成する。位相制御部１１６は、挿入パルスを、参照発振信号１２８の複数サイクル中に時系列に拡散して挿入するように位相制御信号１３８を生成することが望ましい。パルス挿入部１１４は、参照発振信号１２８に挿入する挿入パルスを生成して、位相制御信号１３８により定められた参照発振信号１２８のサイクルに挿入パルスを挿入する。この挿入パルスは、参照発振信号１２８の後縁から次の参照発振信号１２８の前縁の間に挿入される。
【００５０】
遅延位相ロック部１１８は、参照基準信号１２４と、挿入パルスを挿入された参照発振信号１３０とに基づいて、発振器１１０において発振される発振信号１２６の位相を基準信号５４の位相に対して遅らせて、基準信号５４を所定時間だけ遅延したシフト信号７２ａを発振器１１０で生成させる。具体的には、遅延位相ロック部１１８は、参照発振信号１２８の複数サイクル中に挿入パルスが挿入された挿入数と、挿入パルスのパルス幅に基づいて、発振器１１０において発振される発振信号１２６の位相を遅延させることができる。そのための構成として、この実施例においては、遅延位相ロック部１１８は、減算回路１２０および位相シフト部１２２を有する。減算回路１２０は、基準信号５４のパルス列の電位から、挿入パルスを挿入された参照発振信号１３０のパルス列の電位を減算して平均した減算結果１３４を出力することができる。
【００５１】
平均した減算結果１３４が０であれば、発振器１１０の発振する発振信号１２６が、基準信号５４に対して所定（所望）の時間遅延したシフト信号７２ａであることが示され、一方、減算結果１３４が０でなければ、発振信号１２６が、基準信号５４に対して未だ所定の遅延時間を有していないことが示される。位相シフト部１２２は、減算回路１２０の減算結果が０となるように、発振器１１０の発振周波数を調整する。すなわち、位相シフト部１２２は、発振器１１０の発振周波数を調整することによって、減算回路１２０の減算結果１３４が０になるまで、発振信号１２６の位相をシフトさせ、参照発振信号１３０のパルス幅を調整する。
【００５２】
発振器１１０が電源電圧に応じて発振周波数を変化させるとき、位相シフト部１２２は、減算回路１２０の減算結果１３４の平均値に基づいて、発振器１１０の電源電圧を調整する制御遅延信号１３６を出力して、発振信号１２６の位相シフト量を発振器１１０に調整させることができる。発振器１１０が、複数の電子回路とともに単一チップ上に構成されているとき、減算結果１３４の平均値に基づいて調整された電源電圧を、複数の電子回路にも供給する電源電圧供給部（図示せず）が設けられるのが好ましい。調整された電源電圧を同一チップ上の他の電子回路にも供給することによって、全体の温度ドリフト、電源変動によるタイミング誤差を補償することが可能となる。
【００５３】
また、発振器１１０は、制御電圧に応じて発振周波数が変化する電圧制御型発振器であってもよい。例えば、発振器１１０は、複数の電圧制御型可変遅延セルをリング状に接続したリング発振器であってよい。このとき、位相シフト部１２２は、減算回路１２０における減算結果１３４の平均値に基づいて、発振器１１０の制御電圧を調整する制御遅延信号１３６を出力して、発振信号１２６の位相シフト量を発振器１１０に調整させることができる。
【００５４】
以上のように、図８に示される位相シフト器７０ａにおいて、減算回路１２０の減算結果１３４が０になるとき、すなわち、所定サイクル中の基準信号５４のパルス幅の長さの和と、パルスを挿入された参照発振信号１３０のパルス幅の長さの和とが等しくなったとき、発振器１１０が所定の遅延時間を有するシフト信号７２ａを発振する。このときの各構成の状態をロックすることによって、発振器１１０は、所定の遅延時間を有するシフト信号７２ａを発振し続けることが可能となる。
【００５５】
図９は、基準信号５４の位相から、所定のシフト量だけ位相がシフトしたシフト信号７２ａを出力する位相シフト器７０ａの一実施例を示す回路構成図であり、図８におけるブロック図を回路的に示す。図９において、図８における符号と同一の符号を付した構成は、図８において対応する構成と同一または同様の機能および動作を実現する。図９に示される位相シフト器７０ａは、発振器１１０、位相比較部１１２、パルス挿入部１１４、位相制御部１１６、遅延位相ロック部１１８、制御電圧供給部２００、同期基準信号生成部１４０、同期発振信号生成部１４２、ＯＲゲート１７２およびドライバ２０２、２０４を備える。本実施例において、発振器１１０は、複数の電圧制御型可変遅延セルをリング状に接続したリング発振器であり、基準信号５４と同一周期の発振信号１２６を発振することができる。
【００５６】
同期基準信号生成部１４０は、入力される基準信号５４に基づいて、基準信号５４に同期した同期基準信号１８２を出力する。同様に、同期発振信号生成部１４２は、発振信号１２６に基づいて、発振信号１２６に同期した同期発振信号１８６を出力する。同期基準信号１８２および同期発振信号１８６は、同一の周期を有する。本実施例においては、同期基準信号生成部１４０および同期発振信号生成部１４２は、ともに入力信号を１／８分周する８分周器である。しかしながら、同期基準信号生成部１４０および同期発振信号生成部１４２は、８分周器に限られず、１／４分周する４分周器、１／２分周する２分周器、さらには１／１分周する１分周器などであってもよい。１分周器は、バッファであってもよい。ここで、同期発振信号生成部１４２は、後に挿入パルス１９４を、参照発振信号１９０の後縁と次の前縁の間の時間、すなわち、参照発振信号１９０の論理値”０”の時間に挿入するために、論理値”０”の時間幅を広げるために設けられる。したがって、発振信号１２６の論理値”０”の時間幅に挿入パルス１９４を挿入することが可能であれば、同期発振信号生成部１４２は、単なるバッファであってよく、また、設けられなくてもよい。
【００５７】
位相比較部１１２は、ＦＦ（フリップフロップ）１４４、１４６を有し、パルス挿入部１１４は、ＦＦ（フリップフロップ）１６４、１６６、ＡＮＤゲート１６８およびＯＲゲート１７０を有する。ここで、発振器１１０は、位相比較部１１２およびパルス挿入部１１４などの複数の電子回路とともに、単一チップ上に構成されてもよい。
【００５８】
位相制御部１１６は、パルス挿入設定レジスタ１４８、カウンタ１５０、複数の変化点検出部１５２、複数のＡＮＤゲート１５８、ＯＲゲート１６０、およびＦＦ（フリップフロップ）１６２を有する。カウンタ１５０は、Ｍビット（Ｍは自然数）のカウンタであり、この実施例においては最下位ビットＣＯＵＮＴ０から最上位ビットＣＯＵＮＴ１１までの１２ビットのカウンタである。一方、パルス挿入設定レジスタ１４８は、パルス挿入部１１４において挿入される挿入パルスの挿入数を記憶する（Ｍ＋１）ビットのレジスタであり、この実施例においては最下位ビットＲＥＧ０から最上位ビットＲＥＧ１２までの１３ビットのレジスタである。
【００５９】
変化点検出部１５２は、ＦＦ（フリップフロップ）１５４とＡＮＤゲート１５６を有し、カウンタ１５０のビットの変化点を検出することができる。この実施例においては、変化点検出部１５２は、カウンタ１５０のＣＯＵＮＴ１からＣＯＵＮＴ１１までのビットに設けられている。ＡＮＤゲート１５８は、パルス挿入レジスタ１４８の（Ｍ−ｎ＋１）（ｎは自然数）番目のビットに対応するレジスタ値と、カウンタ１５０のｎ番目のビットに対応する変化点検出部１５２の出力値との論理積をとる。ＣＯＵＮＴ０のビットについては、変化点検出部１５２が設けられていないので、対応するＡＮＤゲート１５８は、ＣＯＵＮＴ０の出力値とＲＥＧ１１のレジスタ値との論理積をとる。
【００６０】
すなわち、図示される構成においては、ＲＥＧ０とＣＯＵＮＴ１１、ＲＥＧ１とＣＯＵＮＴ１０、ＲＥＧ２とＣＯＵＮＴ９、ＲＥＧ３とＣＯＵＮＴ８、ＲＥＧ４とＣＯＵＮＴ７、ＲＥＧ５とＣＯＵＮＴ６、ＲＥＧ６とＣＯＵＮＴ５、ＲＥＧ７とＣＯＵＮＴ４、ＲＥＧ８とＣＯＵＮＴ３、ＲＥＧ９とＣＯＵＮＴ２、ＲＥＧ１０とＣＯＵＮＴ１、およびＲＥＧ１１とＣＯＵＮＴ０のビットとが、それぞれ対応づけられる。ＯＲゲート１６０は、複数のＡＮＤゲート１５８の出力値と、ＲＥＧ１２のビットの論理和をとる。ＯＲゲート１６０の出力はＦＦ１６２に供給され、ＦＦ１６２は、挿入パルスを挿入するタイミングを定める位相制御信号１３８を、パルス挿入部１１４に供給する。
【００６１】
遅延位相ロック部１１８は、減算回路１２０および位相シフト部１２２を有し、減算回路１２０は、減算部１７８およびフィルタ１８０を有する。減算部１７８は、２つの入力の減算演算を行い、フィルタ１８０は、減算結果を平均化した電圧値を位相シフト部１２２に供給する。位相シフト部１２２は、制御電圧供給部２００の制御電圧を調整することによって、発振信号１２６の位相を調整する。
【００６２】
以下に、シフト信号７２ａを生成する各構成の動作について説明する。
【００６３】
基準信号５４が同期基準信号生成部１４０で１／８分周され、基準信号５４に同期し且つ１／８分周された同期基準信号１８２が、ＦＦ１４４のクロック入力に入力される。一方、発振器１１０が、基準信号５４と同一周期の発振信号１２６を発振する。発振信号１２６は、同期発振信号生成部１４２で１／８分周され、発振信号１２６に同期し且つ１／８分周された同期発振信号１８６が、ＦＦ１４６のクロック入力に入力される。同期基準信号１８２および同期発振信号１８６は、同一の周期を有する。
【００６４】
この実施例においては、基準信号５４および発振信号１２６のそれぞれが、同期基準信号生成部１４０および９４により１／８分周されているが、他の実施例においては、他の分周比で分周されてもよく、また、分周されなくてもよい。本実施例において、「同期基準信号」とは、その前縁が基準信号５４の前縁に同期したクロックを意味し、「同期発振信号」とは、その前縁が発振信号１２６の前縁に同期したクロックを意味する。例えば、同期基準信号生成部１４０および９４を設けない他の実施例においては、同期基準信号１８２は、基準信号５４そのものであってもよく、また、同期発振信号１８６は、発振信号１２６そのものであってもよい。
【００６５】
同期基準信号１８２を反転した反転同期基準信号１８４が、ＦＦ１４４およびＦＦ１４６のＲ（リセット）入力に入力される。ＦＦ１４４およびＦＦ１４６は、反転同期基準信号１８４の前縁により（すなわち、同期基準信号１８２の後縁のタイミングで）リセットされる。そのため、同期発振信号１８６と同期基準信号１８２の後縁が合わせられる。このように、位相比較部１１２が、同期発振信号１８６と同期基準信号１８２の位相差に基づいて、後縁を合わされた参照基準信号１８８と参照発振信号１９０を出力する。具体的には、ＦＦ１４４は、参照基準信号１８８を出力し、ＦＦ１４６は、同期基準信号１８２と同期発振信号１８６の位相差に応じてパルス幅を短くされた参照発振信号１９０を出力する。この例において、同期基準信号１８２と参照基準信号１８８とは、同じパルス列である。
【００６６】
別の実施例においては、同期発振信号１８６と同期基準信号１８２の後縁は、同期基準信号１８２の後縁のタイミングとは異なる別のタイミングで合わされてもよい。いずれにしても、位相比較部１１２は、同期発振信号１８６と同期基準信号１８２の位相差に基づいて、後縁を合わされた参照基準信号１８８と参照発振信号１９０を出力するのが好ましい。
【００６７】
パルス挿入設定レジスタ１４８は、パルス挿入部１１４において挿入する挿入パルスの挿入数を記憶する。すなわち、パルス挿入設定レジスタ１４８は、４０９６サイクル（１２ビット）の参照発振信号１９０に挿入パルスをいくつ挿入するかを予め格納しておく。後述するが、パルス挿入設定レジスタ１４８に格納された挿入パルスの挿入数によって、基準信号５４の位相に対するシフト信号７２ａの位相のシフト量が設定される。
【００６８】
カウンタ１５０は、１２ビットカウンタであり、１／８分周された同期基準信号１８２に基づいて、出力値を増加させる。ＣＯＵＮＴ１からＣＯＵＮＴ１１の出力は、それぞれに設けられる変化点検出部１５２（図９においては、ＣＯＵＮＴ１１に対して設けられた変化点検出部１５２のみを図示している）に供給される。この実施例において、変化点検出部１５２は、ＣＯＵＮＴ０の出力の後段には設けられていないが、別の実施例では設けられてもよい。
【００６９】
変化点検出部１５２は、カウンタ１５０のビットの変化点を検出することができる。変化点検出部１５２は、前述したとおりＣＯＵＮＴ１からＣＯＵＮＴ１１の後段にそれぞれ設けられており、代表してＣＯＵＮＴ１１の後段に設けられた変化点検出部１５２の動作について説明する。
【００７０】
ＣＯＵＮＴ１１の出力が、ＦＦ１５４のデータ入力に入力される。ＦＦ１５４のクロック入力には、１／８分周された同期基準信号１８２が入力される。ＦＦ１５４の出力は、反転されてＡＮＤゲート１５６の一方の入力端子に入力される。ＡＮＤゲートの他方の入力端子には、ＣＯＵＮＴ１１の出力が入力される。したがって、同期基準信号１８２に基づいてＣＯＵＮＴ１１の出力が論理値”０”から論理値”１”に変化するとき、ＡＮＤゲート１５６は、論理値”１”を出力する。ＣＯＵＮＴ１からＣＯＵＮＴ１０の後段に設けられる変化点検出部１５２についても、上記と同様の動作を行う。
【００７１】
図示される位相制御部１１６の構成においては、ＣＯＵＮＴ０の後段に変化点検出部１５２が設けられていない。これは、変化点検出部１５２が、カウンタ１５０のビットの出力値が切り替わった変化点のみを検出するので、論理値”０”と”１”とが交互に出力として現れるＣＯＵＮＴ０に対して、変化点検出部を敢えて構成として設ける必要がないからである。したがって、ＣＯＵＮＴ０の後段には、既に変化点検出部が設けられていると言うことも可能である。しかしながら、ＣＯＵＮＴ１からＣＯＵＮＴ１１と同様に、ＣＯＵＮＴ０の後段にも、変化点検出部１５２を物理的な構成として設けてもよい。
【００７２】
パルス挿入部１１４において挿入パルスを複数サイクル（本実施例では、４０９６サイクル（１２ビット））中にまとめて挿入すると、電源および出力信号に低周波のリップルが生じることがある。そのため、挿入パルスは、参照発振信号１９０の複数サイクル中に時系列に拡散して挿入されることが望ましい。
【００７３】
挿入パルスを参照発振信号１９０の複数サイクル中に時系列に拡散して挿入するために、前述したように、位相制御部１１６においてＡＮＤゲート１５８は、パルス挿入レジスタ１４８の（Ｍ−ｎ＋１）（ｎは自然数）番目のビットに対応するレジスタ値と、カウンタ１５０のｎ番目のビットに対応する変化点検出部１５２の出力値との論理積をとる。すなわち、各ＡＮＤゲート１５８の一方の入力には、パルス挿入設定レジスタ１４８のＲＥＧ（１２−ｎ）（ｎ：１≦ｎ≦１２）の出力が入力され、他方の入力には、カウンタ１５０のＣＯＵＮＴ（ｎ−１）に対応する変化点検出部１５２の出力、またはＣＯＵＮＴ０の出力が入力される。ＲＥＧ（１２−ｎ）の出力、およびＣＯＵＮＴ（ｎ−１）に対応する変化点検出部１５２の出力またはＣＯＵＮＴ０の出力がそれぞれ論理値”１”をとれば、対応するのＡＮＤゲート１５８は、論理値”１”を出力する。
【００７４】
全てのＡＮＤゲート１５８の出力は、ＯＲゲート１６０に入力される。また、ＲＥＧ１２のビットの出力は、ＯＲゲート１６０に入力される。この実施例において、４０９６サイクル中に４０９６個（#1000000000000）の挿入パルスを挿入するときには、ＲＥＧ１２のレジスタ値は”１”となる。ＯＲゲート１６０は、全てのＡＮＤゲート１５８の出力とＲＥＧ１２のレジスタ値との論理和をとり、その論理和を、後段のＦＦ１６２のデータ入力に出力する。この構成により定められる挿入パルスを挿入するタイミングについては、図１３に関連して詳述する。
【００７５】
ＦＦ１６２のクロック入力には、１／８分周された同期基準信号１８２が入力される。また、ＦＦ１６２のＲ（リセット）入力には、同期基準信号１８２を反転した反転同期基準信号１８４が入力される。ＦＦ１６２は、同期基準信号１８２、反転同期基準信号１８４およびＯＲゲート１６０の出力に基づいて、挿入パルスを挿入する参照発振信号１９０のサイクルを定める位相制御信号１３８をパルス挿入部１１４に出力する。
【００７６】
位相制御信号１３８は、ＦＦ１６４のデータ入力に入力され、ＦＦ１６４により出力されるデータは、ＦＦ１６６のデータ入力に入力される。ＦＦ１６４およびＦＦ１６６のクロック入力には、２６６ＭＨｚの基準信号５４が入力され、ＦＦ１６４およびＦＦ１６６はともに、基準信号５４により動作される。ＦＦ１６６により出力されるデータは、ＡＮＤゲート１６８の一方の入力端子に入力される。ＡＮＤゲート１６８の他方の入力端子には、反転された位相制御信号１３８が入力される。
【００７７】
ＡＮＤゲート１６８は、反転された位相制御信号１３８と、ＦＦ１６６の出力データとの論理積をとり、挿入パルス１９４を出力する。パルス挿入部１１４が以上の構成をとることにより、挿入パルス１９４は、参照発振信号１９０の後縁から参照発振信号の次の前縁の間に挿入されることが可能となる。具体的には、ＡＮＤゲート１６８は、参照発振信号１９０の後縁のタイミングで立上がり、２６６ＭＨｚの基準信号５４の２周期分だけ論理値”１”を維持してそれから立ち下がる挿入パルス１９４を出力する。
【００７８】
ＯＲゲート１７０は、参照発振信号１９０と挿入パルス１９４の論理和をとり、参照発振信号１９０に挿入パルス１９４を挿入する。ＯＲゲート１７０は、挿入パルス１９４が挿入された参照発振信号１９６をドライバ２０４に出力する。ドライバ２０４は、参照発振信号１９６を差動で減算部１７８に出力する。同様に、参照基準信号１８８が、ＯＲゲート１７２に供給され、ＯＲゲート１７２は、参照基準信号１９２をドライバ２０２に出力する。ここで、参照基準信号１８８と参照基準信号１９２とは、同じパルス列である。ドライバ２０２は、参照基準信号１９２を差動で減算部１７８に出力する。
【００７９】
減算部１７８は、参照基準信号１９２のパルス列の電位から、挿入パルス１９４を挿入された参照発振信号１９６のパルス列の電位を減算する。減算した減算結果１９８は、フィルタ１８０でフィルタ処理され、平均化される。フィルタ１８０は、平均化された減算結果１３４を位相シフト部１２２に出力する。平均化された減算結果１３４の値は、基準信号５４と発振信号１２６との位相差、挿入パルス１９４のパルス幅および挿入数に関連する。
【００８０】
減算結果１３４が０であることは、基準信号５４の位相に対して、シフト信号７２ａ（発振信号１２６）の位相が所望（所定）のシフト量を有することを示す。すなわち、シフト信号７２ａが、基準信号５４から所定時間遅延していることが示される。一方、減算結果１３４が０でなければ、シフト信号７２ａは所望の遅延時間を有しておらず、発振器１１０の発振周波数を変更して、発振信号１９６のシフト量を調整する必要がある。位相シフト部１２２は、減算結果１３４に基づいて、制御電圧供給部２００の制御電圧を調整する制御遅延信号１３６を生成する。制御電圧供給部２００は、制御遅延信号１３６に基づいて、発振器１１０に供給する制御電圧を調整し、発振信号１２６の周波数を調整する。遅延位相ロック部１１８は、減算結果１３４が０になるまで制御電圧の調整を行い、減算結果１３４が０になったときの各構成の状態をロックする。このようにして、所定の遅延時間を有するシフト信号７２ａを生成することが可能となる。
【００８１】
図１０（ａ）は、電圧制御型の発振器１１０を構成する電圧制御型可変遅延セル１１０ａを示す。電圧制御型可変遅延セル１１０ａは、入力端子２６０、出力端子２６２、制御端子２６４および２６６を備える。
【００８２】
図１０（ｂ）は、電圧制御型の発振器１１０を構成する電圧制御型可変遅延セル１１０ａの一例を示す。図中、Ｖｄｄは、正の電源電圧であり、Ｖｓｓは、負の電源電圧である。制御端子２６４には、遅延制御信号１３６ｂが入力され、制御端子２６６には、遅延制御信号１３６ａが入力される。遅延制御信号１３６ａおよび１３６ｂは、図９において示された遅延制御信号１３６に相当する。遅延制御信号１３６ｂは、制御電圧Ｖｐを有し、遅延制御信号１３６ａは、制御電圧Ｖｎを有する。
【００８３】
電圧制御型可変遅延セル１１０ａは、遅延制御信号１３６ａによる制御電圧Ｖｎおよび遅延制御信号１３６ｂによる制御電圧Ｖｐに基づいて、遅延量を変化させる。制御電圧Ｖｎが大きい正電圧であり、制御電圧Ｖｐが大きい負電圧である場合には、電圧制御型可変遅延セル１１０ａを通過する信号の遅延時間は短くなる、逆に、制御電圧Ｖｎが小さい正電圧であり、制御電圧Ｖｐが小さい負電圧である場合には、電圧制御型可変遅延セル１１０ａを通過する信号の遅延時間は長くなる。
【００８４】
図１０（ｃ）は、電圧制御型の発振器１１０を構成する電圧制御型可変遅延セル１１０ｂの別の例を示す。図中、Ｖｄｄは、正の電源電圧であり、Ｖｓｓは、負の電源電圧である。制御端子２６４には、遅延制御信号１３６ｂが入力され、制御端子２６６には、遅延制御信号１３６ａが入力される。遅延制御信号１３６ｂは、制御電圧Ｖｐを有し、遅延制御信号１３６ａは、制御電圧Ｖｎを有する。
【００８５】
電圧制御型可変遅延セル１１０ｂは、遅延制御信号１３６ａによる制御電圧Ｖｎおよび遅延制御信号１３６ｂによる制御電圧Ｖｐに基づいて、遅延量を変化させる。制御電圧Ｖｎが大きい正電圧であり、制御電圧Ｖｐが大きい負電圧である場合には、電圧制御型可変遅延セル１１０ｂを通過する信号の遅延時間は短くなる。逆に、制御電圧Ｖｎが小さい正電圧であり、制御電圧Ｖｐが小さい負電圧である場合には、電圧制御型可変遅延セル１１０ｂを通過する信号の遅延時間は長くなる。
【００８６】
図１１（ａ）は、図９に示された位相シフト器７０ａの一部の構成の他の実施例を示す。図中、位相比較部１１２、パルス挿入部１１４、減算回路１２０および位相シフト部１２２が示されている。位相比較部１１２は、ＦＦ２７０、２７２、ＡＮＤゲート２７４および遅延素子２７６を有し、減算回路１２０は、ＦＥＴ２７８、２８０およびコンデンサ２８２を有する。位相シフト部１２２は、差動増幅器２８４、２８６および電圧制御型可変遅延セル２８８を有する。図中、Ｖｄｄは正の電源電圧であり、Ｖｓｓは負の電源電圧である。また、ＶｃはＶｄｄとＶｓｓの中点電圧である。
【００８７】
同期基準信号１８２が、ＦＦ２７０のクロック入力に入力され、同期発振信号１８６が、ＦＦ２７２のクロック入力に入力される。ＦＦ２７０は、同期基準信号１８２の前縁を受けると、同期基準信号１８２の前縁に同期した参照基準信号１８８を出力Ｑから出力し、同様に、ＦＦ２７２は、同期発振信号１８６の前縁を受けると、同期発振信号１８６の前縁に同期した参照発振信号１９０を出力Ｑから出力する。参照基準信号１８８および参照発振信号１９０は、ＡＮＤゲート２７４に入力され、参照基準信号１８８および参照発振信号１９０の論理値がともに”１”になったとき、ＡＮＤゲート２７４が論理値”１”のリセット信号２７５を出力する。リセット信号２７５は、遅延素子２７６で所定時間遅延され、ＦＦ２７０および２７２のＲ（リセット）入力に入力される。ＦＦ２７０および２７２は、リセット信号２７５を受けると、参照基準信号１８８および参照発振信号１９０の論理値を”０”に切り換える。このようにして、参照基準信号１８８および参照発振信号１９０の後縁が、合わせられる。
【００８８】
ＦＦ２７０は、参照基準信号１８８を反転した反転参照基準信号１８９を、反転出力ＱからＦＥＴ２７８に出力する。また、後縁を合わせられた参照発振信号１９０が、パルス挿入部１１４に入力される。パルス挿入部１１４は、図９に関連して説明したように、参照発振信号１９０に挿入パルスを挿入する。パルス挿入部１１４は、挿入パルスが挿入された参照発振信号１９６を、ＦＥＴ２８０に出力する。
【００８９】
ＦＥＴ２７８は、反転参照基準信号１８９の論理値”０”でゲートを開き、正電位Ｖｄｄをコンデンサ２８２に供給する。また、ＦＥＴ２８０は、挿入パルスが挿入された参照発振信号１９６の論理値”１”でゲートを開き、負電位Ｖｓｓをコンデンサ２８２に供給する。コンデンサ２８２は、電源電圧ＶｄｄおよびＶｓｓに基づいて供給される電荷を平均化する。
【００９０】
参照発振信号１９６のパルス幅が、参照基準信号１８８のパルス幅（すなわち、反転参照基準信号１８９の論理値”０”の期間）よりも長いとき、コンデンサ２８２には、負電荷が蓄えられる。差動増幅器２８４は、コンデンサ２８２において平均化された平均電位と、中点電圧Ｖｃの差を増幅し、制御電圧Ｖｎである遅延制御信号１３６ａを出力する。
【００９１】
電圧制御型可変遅延セル２８８および差動増幅器２８６は、コンデンサ２８２の平均電位を反転した反転平均電位を生成する。電圧制御型可変遅延セル２８８は、図１０に示された電圧制御型可変遅延セル１１０ａであってもよい。ＶｐとＶｎが与えられた電圧制御型可変遅延セル２８８の論理的閾値Ｖ'ｃは、差動増幅器２８６に供給され、差動増幅器は、論理的閾値Ｖ'ｃと、中点電圧Ｖｃの差を増幅し、制御電圧Ｖｐである遅延制御信号１３６ｂを出力する。
【００９２】
電圧制御型可変遅延セル２８８は、論理的閾値を保ったまま、制御電圧ＶｐおよびＶｎを対称的に発生することができる。この実施例では、電源電圧ＶｄｄおよびＶｓｓの中点を参照して、中点電圧Ｖｃに論理的閾値Ｖ'ｃを合わせるようにしている。
【００９３】
遅延制御信号１３６ａおよび１３６ｂは、発振器１１０を構成する電圧制御型可変遅延セル１１０ａに供給される。図９を参照して、発振器１１０は、遅延制御信号１３６ａおよび１３６ｂ（すなわち、制御電圧ＶｎおよびＶｐ）に基づいて、発振周波数を調整する。
【００９４】
図１１（ｂ）は、図１１（ａ）に示された位相シフト器１７０ａの一部の構成の変形実施例を示す。図中、位相比較部１１２および位相シフト部１２２は、図１１（ａ）に示された構成と同一の構成を有する。この変形実施例においては、パルス挿入部１１４が設けられる代わりに、減算回路１２０が、遅延設定部２９０を有している。遅延設定部２９０は、ＤＡＣ（ディジタル／アナログコンバータ）および電流源を有する。
【００９５】
遅延設定部２９０は、入力される遅延設定データに基づいて、要求されるシフト量に対応する電圧値をコンデンサ２８２に供給する。この実施例では、ＤＡＣが電流源の電流を制御し、コンデンサ２８２の電位が電流によって調整される。コンデンサ２８２の電位は、後段の位相シフト部１２２に供給される。図１１（ａ）に関連して説明したように、位相シフト部１２２は、発振器１１０を制御する遅延制御信号１３６ａおよび１３６ｂを出力する。
【００９６】
図１２は、挿入パルス１９４を参照発振信号１９０に挿入する挿入方法を説明するための図である。図１２（ａ）および（ｃ）において、説明を簡単にするために、参照発振信号１９０のパルスは示さず、挿入パルス１９４のパルスのみを示している。
【００９７】
図１２（ａ）は、挿入パルス１９４を参照発振信号１９０にまとめて挿入した状態を示す。図１２（ｂ）は、挿入パルス１９４を参照発振信号１９０にまとめて挿入したことにより電源に生じる低周波のリップルを示す。電源にリップルが生じることにより、電源電圧は変動し、安定した電圧の供給が困難となる。このようなリップルは、正確な遅延時間を有する遅延信号の生成には好ましくない。
【００９８】
図１２（ｃ）は、挿入パルス１９４を時系列に拡散して参照発振信号１９０に挿入した状態を示す。挿入パルス１９４をばらけて挿入することによって、図１２（ｂ）に示されるリップルは生じず、安定した電圧の供給を実現することが可能となる。したがって、正確な遅延時間を有する遅延信号を生成するためには、挿入パルス１９４をばらけて挿入することが好ましい。
【００９９】
図１３は、図９に示された位相制御部１１６の構成により生成される位相制御信号１３８に基づいて複数サイクル中に挿入パルス１９４を挿入するサイクルの一例を示す図である。この例では、説明を単純化するために、１６サイクルの参照発振信号１９０に挿入パルス１９４を挿入するタイミングについて説明する。すなわち、この例においては、パルス挿入設定レジスタ１４８は、最下位ビットＲＥＧ０から最上位ビットＲＥＧ４を有する５ビットのレジスタであり、また、カウンタ１５０は、最下位ビットＣＯＵＮＴ０から最上位ビットＣＯＵＮＴ３を有する４ビットのカウンタである。この場合、図９に関連して説明したように、ＲＥＧ０とＣＯＵＮＴ３、ＲＥＧ１とＣＯＵＮＴ２、ＲＥＧ２とＣＯＵＮＴ１、ＲＥＧ３とＣＯＵＮＴ０とが、それぞれ対応づけられている。
【０１００】
図１３において、縦軸は、挿入パルスの挿入数を、横軸は、時系列（サイクル）を示し、○は、そのサイクルに挿入パルスを挿入することを示す。図示されるとおり、本実施例における位相制御部１１６によると、挿入パルス１９４を時系列に拡散して挿入することが可能となる。１６サイクル中全てのサイクルに挿入パルスを挿入する場合、すなわち、パルス挿入数を１６（＃１００００）に設定したときには、ＲＥＧ４に”１”が格納され、参照発振信号１９０に常に挿入パルス１９４が挿入されることになる。このように、挿入パルス１９４を全てのサイクル中に挿入するために、パルス挿入設定レジスタ１４８のビット数は、カウンタ１５０のビット数よりも１多いのが好ましい。
【０１０１】
図１４は、図１３に示されたサイクルで挿入パルス１９４が挿入された参照発振信号１９０を示す。図１４（ａ）は、パルス挿入数を３に設定したときの、３個の挿入パルス１９４が挿入された１６サイクルの参照発振信号１９０を示す。図中、挿入パルス１９４は斜線でハッチングされて示されており、１６サイクル中、第４、第８および第１２サイクルに挿入パルス１９４が挿入されているのが示される。図１４（ｂ）は、パルス挿入数を７に設定したときの、７個の挿入パルス１９４が挿入された１６サイクルの参照発振信号１９０を示す。このとき、第２、第４、第６、第８、第１０、第１２および第１４サイクルに挿入パルス１９４が挿入される。
【０１０２】
図１５は、図９に示された各信号のタイミングチャートである。以下に、図９および図１５に関連して、図９に示された各構成の動作を詳細に説明する。
【０１０３】
基準信号５４が、同期基準信号生成部１４０に入力される。この実施例において、基準信号５４の周波数は、２５０ＭＨｚ（周期４．０ｎｓ）とする。一方、発振器１１０が、基準信号５４と同一周期の発振信号１２６を発振する。図１５に示される例においては、発振信号１２６は、基準信号５４からτだけ遅れている。基準信号５４および発振信号１２６は、それぞれ同期基準信号生成部１４０および同期発振信号生成部１４２に入力され、１／８分周される。１／８分周された同期基準信号１８２および同期発振信号１８６の周期は、３２．０ｎｓ（半周期１６．０ｎｓ）となる。
【０１０４】
同期基準信号１８２および同期発振信号１８６は、位相比較部１１２に入力され、同期発振信号１８６の後縁が、同期基準信号１８２の後縁に合わせられる。位相比較部１１２より出力される参照発振信号１９０は、参照基準信号１８８に対して、１周期中、論理値”１”の期間がτだけ短いパルスとなる。参照基準信号１８８は、ＯＲゲート１７２を介して参照基準信号１９２としてドライバ２０２に出力され、参照基準信号１９２は、ドライバ２０２から減算部１７８に供給される。
【０１０５】
パルス挿入部１１４が、基準信号５４に基づいて挿入パルス１９４を生成する。挿入パルス１９４は、論理値”１”の期間が基準信号５４の２周期（８．０ｎｓ）分の長さであるパルスである。後縁を合わされた参照発振信号１９０と挿入パルス１９４は、ＯＲゲート１７０に入力され、論理和をとられる。挿入パルス１９４は、参照発振信号１９０の後縁と、次の前縁の間に挿入され、ＯＲゲート１７０は、挿入パルス１９４を挿入された参照発振信号１９６をドライバ２０４に出力する。参照発振信号１９６のパルス列でハッチングにより示される部分は、挿入された挿入パルス１９４を表現する。参照発振信号１９６は、ドライバ２０４から減算部１７８に供給される。
【０１０６】
減算部１７８において、参照基準信号１９２と参照発振信号１９６とが減算される。減算部１７８は、減算結果１９８をフィルタ１８０に出力する。フィルタ１８０は、この減算結果を平均化して、平均化された減算結果１３４を位相シフト部１２２に出力する。位相シフト部１２２は、減算結果１３４が０となるように、発振器１１０の制御電圧を調整して、発振器１１０の発振周波数を調整する。
【０１０７】
減算結果１９８のタイミングチャートに示されるように、基準信号５４と発振信号１２６の位相差に基づくパルス幅をｗ１、挿入パルスのパルス幅をｗ２とする。ここで、ｗ１は、τであり、ｗ２は、８．０ｎｓである。この例において、挿入パルス１９４の挿入数がＮ回に設定されたとすると、フィルタ１８０の出力は、
【０１０８】
（ｗ１×４０９６（サイクル数））−（ｗ２×Ｎ（挿入数））・・・（１）
に比例する。すなわち、位相シフト部１２２は、ｗ１のパルス幅を変更して、式（１）の値が０となるように発振器１１０の発振周波数を調整し、その結果、発振信号１２６に所望（所定）の遅延量をもたせて、発振器１１０にシフト信号７２ａを生成させる。
【０１０９】
この実施例において、参照発振信号１９０の全てのサイクル（４０９６サイクル）に挿入パルス１９４ａを挿入して、最大位相差を設定する場合について説明する。
【０１１０】
このとき、参照発振信号１９０に挿入パルス１９４ａを挿入する。挿入パルス１９４ａは、参照発振信号１９０が論理値”０”をとる全ての時間に生成される。参照発振信号１９０と挿入パルス１９４ａは、ＯＲゲート１７０において論理和をとられ、ＯＲゲート１７０は、挿入パルス１９４ａを挿入された参照発振信号１９６ａをドライバ２０４に出力する。参照基準信号１９２と参照発振信号１９６ａとが、減算部１７８において減算され、減算部１７８は、減算結果１９８ａを出力する。
【０１１１】
式（１）を参照すると、このときのｗ２は、８．０ｎｓであり、Ｎは、４０９６である。位相シフト部１２２は、減算結果１９８ａを平均した減算結果１３４が０となるように、発振器１１０の発振周波数を調整する。後に、減算部１７８が、パルス幅ｗ１が８．０ｎｓとなるパルス列である減算結果１９８ａ’を出力するとき、平均した減算結果１３４は０となる。このとき、発振器１１０は、８．０ｎｓの遅延時間（最大位相差）を有する同期発振信号１８６ａを発振している。
【０１１２】
以上のように、本実施例による位相シフト器７０ａは、所定サイクル（４０９６サイクル）中に挿入パルスを挿入した数によって、基準信号５４の位相に対して所定のシフト量だけ位相がシフトしたシフト信号７２ａを精度良く正確に生成することが可能となる。本実施例において、挿入パルス１９４は、全て等しいパルス幅を有しているが、挿入パルス１９４のパルス幅を調整することによって、所定のシフト量（遅延時間）を有するシフト信号７２ａを生成することも可能である。例えば、所望の遅延時間に等しいパルス幅をもつ挿入パルス１９４を、参照発振信号１９０の全サイクルに挿入することによって、所定（所望）のシフト量を有するシフト信号７２ａを生成することも可能である。
【０１１３】
図１６は、基準信号５４を遅延した遅延信号７４を出力する本発明による遅延信号生成装置１００の第２実施形態であるブロック図を示す。遅延信号生成装置１００は、位相シフト装置７０、シフト信号選択器８０、選択制御信号供給部９０およびシフト量設定装置２１０を備える。位相シフト装置７０は、複数の位相シフト器（７０ａ、７０ｂ・・・７０ｎ）を有し、シフト量設定装置２１０は、複数のシフト量設定部（２１０ａ〜２１０ｎ）を有する。また、シフト信号選択器８０が、マルチプレクサ２１２、付加回路２１４およびドライバ２１６を有する。図６において付された符号と同一の符号で示される構成は、図６において対応する構成と同一または同様の機能を有する。また、位相シフト器７０（７０ａ〜７０ｎ）は、図７から図１５に示された構成と同一または同様の構成を有してよい。
【０１１４】
基準信号５４が、複数の位相シフト器（７０ａ〜７０ｎ）のそれぞれに入力される。シフト量設定部（２１０ａ〜２１０ｎ）は、位相シフト器（７０ａ〜７０ｎ）のそれぞれが出力するシフト信号（７２ａ〜７２ｎ）のシフト量をそれぞれ設定するシフト量設定信号（２１１ａ〜２１１ｎ）を出力する。位相シフト器（７０ａ〜７０ｎ）が、図７から図１５に関連して説明したパルス挿入型のシフト信号発生器であるとき、シフト量設定部（２１０ａ〜２１０ｎ）は、図９に示されたパルス挿入設定レジスタ１４８に設定するパルス挿入数を、シフト量設定信号（２１１ａ〜２１１ｎ）として、位相シフト器（７０ａ〜７０ｎ）に出力してもよい。
【０１１５】
複数の位相シフト器（７０ａ〜７０ｎ）のそれぞれは、基準信号５４の位相をシフト量設定部（２１０ａ〜２１０ｎ）より設定されたシフト量だけシフトすることにより、シフト信号（７２ａ〜７０ｎ）のそれぞれを独立して出力する。位相シフト装置７０が、基準信号５４のクロック間隔（周期）を等間隔に分割した所定の分解能を有する複数のシフト信号（７２ａ〜７２ｎ）を出力する場合、シフト量設定部（２１０ａ〜２１０ｎ）は、分解能に基づいて、シフト量設定信号（２１１ａ〜２１１ｎ）を出力する。また、遅延信号生成装置１００が半導体試験装置４０（図４を参照）において用いられる場合、入力パターン信号５２が、特定の時間遅延させる必要があることが予め分かっているので、シフト量設定部（２１０ａ〜２１０ｎ）は、必要なシフト量だけを設定してもよい。
【０１１６】
シフト信号（７２ａ〜７２ｎ）が、マルチプレクサ２１２に入力される。選択制御信号供給部９０が、選択制御信号９２を、マルチプレクサ２１２に供給する。遅延信号生成装置１００が半導体試験装置４０（図５参照）において用いられる場合、選択制御信号供給部９０は、被試験デバイス５０に入力パターン信号５２を供給するタイミングに基づいて、選択制御信号９２を出力する。マルチプレクサ２１２は、選択制御信号９２に基づいて、特定のシフト信号を選択し、選択シフト信号２１８として出力する。
【０１１７】
付加回路２１４は、インバータと、インバータの入力端子と出力端子を接続した帰還回路を有する。この付加回路２１４は、マルチプレクサ２１２の出力に対して、ドライバ２１６に供給される２つの電源電圧ＶｄｄおよびＶｓｓ（Ｖｄｄ＞Ｖｓｓ）のほぼ中点の電圧Ｖｃを印加することができる。ドライバ２１６は、入力される信号の電位が中点電圧Ｖｃをわずかに横切ると直ちに応答するので、付加回路２１４を設けることによって、高速信号の伝送を容易に行うことができるようになる。ドライバ２１６は、マルチプレクサ２１２の出力に基づいて、遅延信号７４を出力する。
【０１１８】
別の実施例において、図示していないが、マルチプレクサ２１２が、複数のシフト信号（７２ａ〜７２ｎ）のそれぞれが入力される複数の伝達ゲートと、伝達ゲートの出力を一点に集束する集束部とを含んでよい。例えば、伝達ゲートが、ＡＮＤゲートにより構成され、集束部が、ＯＲゲートにより構成されてもよい。伝達ゲートは、少なくともシフト信号の数だけ設けられる。また、集束部に対して、集束部に供給される２つの電源電圧ＶｄｄおよびＶｓｓ（Ｖｄｄ＞Ｖｓｓ）のほぼ中点の電圧を印加する付加回路を有してもよい。マルチプレクサ２１２は、選択制御信号９２に基づいて、複数の伝達ゲートの一つだけを導通状態にすることによって、所定のシフト量だけ位相をシフトしたシフト信号を選択し、選択シフト信号２１８として出力する。
【０１１９】
図１７は、基準信号５４を遅延した遅延信号７４を出力する本発明による遅延信号生成装置１００の第３実施形態であるブロック図を示す。遅延信号生成装置１００は、位相シフト装置７０、シフト信号選択器８０、選択制御信号供給部９０、シフト量設定装置２１０、基準位相シフト器２２０、タイミング比較部２２２、測定部２２４、およびシフト量調整装置２３０を備える。位相シフト装置７０は、複数の位相シフト器（７０ａ、７０ｂ・・・７０ｎ）を有し、シフト量設定装置２１０は、複数のシフト量設定部（２１０ａ、２１０ｂ・・・２１０ｎ）を有する。さらに、シフト量調整装置２３０は、複数のシフト量調整部（２３０ａ、２３０ｂ・・・２３０ｎ）を有する。測定部２２４は、平均部２２６および判定部２２８を有する。図６において付された符号と同一の符号で示される構成は、図６において対応する構成と同一または同様の機能を有する。また、位相シフト器７０（７０ａ〜７０ｎ）は、図７から図１５に示された構成と同一または同様の構成を有してよい。シフト信号選択器８０は、図１６において示された構成と同一または同様の構成を有してよい。
【０１２０】
図６および１６に関連して説明したように、本発明による遅延信号生成装置１００は、それぞれ異なるシフト量を有する複数のシフト信号（７２ａ〜７２ｎ）を生成することが可能となる。しかしながら、シフト信号選択器８０におけるマルチプレクサ（図１６参照）でシフト信号を選択する際に、マルチプレクサの各選択入力に存在するスキューにより、マルチプレクサの出力は、所定のシフト量（遅延時間）から少しずれる場合がある。この非直線性誤差を避けるために、本発明による遅延信号生成装置１００の第３実施形態においては、図１６に示された構成に加えて、シフト量調整装置２３０、基準位相シフト器２２０、タイミング比較部２２２および測定部２２４が設けられている。基準位相シフト器２２０は、位相シフト装置７０における位相シフト器（７０ａ〜７０ｎ）と同一の構成を有してよい。
【０１２１】
基準位相シフト器２２０は、基準信号５４を受け取って、基準信号５４を所定の時間遅延した基準遅延信号２３１を出力する。基準遅延信号２３１は、基準信号５４と同一の周波数を有していてもよいが、基準信号５４を分周した周波数を有していてもよい。選択制御信号生成部９０は、基準信号５４を所定の時間遅延したシフト信号を選択させる選択制御信号９２をシフト信号選択器８０に出力する。シフト信号選択器８０は、選択制御信号９２に基づいて、複数のシフト信号（７２ａ〜７２ｎ）から特定のシフト信号を選択して、遅延信号７４として出力する。
【０１２２】
基準遅延信号２３１と遅延信号７４は、タイミング比較部２２２に入力される。タイミング比較部２２２は、遅延信号７４のエッジと、基準遅延信号２３１のエッジのタイミングを比較する。この実施形態においては、タイミング比較部２２２は、フリップフロップ２３４であり、基準遅延信号２３１が、フリップフロップ２３４のクロック入力に入力され、遅延信号７４が、フリップフロップ２３４のデータ入力に入力されている。別の実施例においては、基準遅延信号２３１がデータ入力に入力され、遅延信号７４がクロック入力に入力されてもよい。タイミング比較部２２２は、比較結果２３２を、論理値”０”または”１”として出力する。この場合、フリップフロップ２３４に基準遅延信号２３１の立上がりエッジが入力されるとき、そのときの遅延信号７４の論理値が、フリップフロップ２３４から比較結果２３２として出力される。
【０１２３】
比較結果２３２は、測定部２２４に入力される。測定部２２４は、比較結果２３２に基づいて、遅延信号７０の遅延時間を測定することができる。以下に、その測定方法について説明する。
【０１２４】
比較結果２３２は、測定部２２４における平均部２２６に入力され、所定の周期で平均化される。例えば、タイミング比較部２２２が、基準遅延信号２３１の立上がりエッジを１００回受けて、論理値”１”を７０回出力し、論理値”０”を３０回出力したとき、平均部２２６において平均化された平均論理値は０．７となる。平均部２２６は、所定の周期で、タイミング比較部２２２から出力される論理値を平均化した平均値を出力する。論理値の平均値は、平均結果２３６として判定部２２８に送られる。判定部２２８は、平均結果２３６に基づいて、遅延信号７４の遅延時間と基準遅延信号２３１の遅延時間とが等しいか否かを判定する。
【０１２５】
シフト量調整装置２３０は、判定部２２８における判定結果に基づいて、位相シフト器（７０ａ〜７０ｎ）が出力するシフト信号（７２ａ〜７２ｎ）のシフト量を調整する。シフト量調整装置２３０は、複数のシフト量調整部（２３０ａ〜２３０ｎ）を、位相シフト器（７０ａ〜７０ｎ）毎に有している。判定部２２８が、遅延信号７４の遅延時間と基準遅延信号２３１の遅延時間とが等しくないことを判定すると、対応するシフト量調整部（２３０ａ〜２３０ｎ）は、対応する位相シフト器（７０ａ〜７０ｎ）が出力するシフト信号のシフト量を調整する。
【０１２６】
位相シフト器（７０ａ〜７０ｎ）が、図７から図１５に関連して説明したパルス挿入型のシフト信号発生器であるとき、シフト量調整部（２３０ａ〜２３０ｎ）は、シフト量設定部（２１０ａ〜２１０ｎ）で設定される挿入パルス数を調整してもよい。各シフト量調整部（２３０ａ〜２３０ｎ）が、判定部２２８における判定結果に基づいて、対応するシフト量設定部（２１０ａ〜２１０ｎ）で設定される挿入パルス数を増減することによって、対応するシフト信号（７２ａ〜７２ｎ）の位相シフト量を調整することが可能となる。
【０１２７】
基準位相シフト器２２０は、各位相シフト器（７０ａ〜７０ｎ）が出力するべきシフト信号（７２ａ〜７２ｎ）の基準となる基準遅延信号２３１を順次出力する。例えば、位相シフト装置７０が、基準信号５４を所定の分解能ずつ等間隔に遅らせたｋ相のシフト信号（７２ａ〜７２ｎ）を出力する場合、基準位相シフト器２２０は、同一のｋ相の基準遅延信号２３１を順次出力する。各シフト信号（７２ａ〜７２ｎ）が、タイミング比較部２２２で、対応する基準遅延信号２３１とエッジのタイミングを比較され、判定部２２８で基準遅延信号２３１の遅延時間と等しいか否かを判定され、等しくない場合には、対応するシフト量調整部（２３０ａ〜２３０ｎ）でシフト量を調整される。
【０１２８】
図１７に示された本発明による遅延信号生成装置１００の第３実施形態によると、シフト信号選択器８０から出力される遅延信号７４が、所定の正確な遅延時間を有する。すなわち、第３実施形態によると、シフト信号選択器（８０ａ〜８０ｎ）の入力部に存在するスキューによる非直線性誤差を解消することが可能となる。
【０１２９】
図１８は、基準遅延信号２３１と、タイミング比較部２２２のデータ入力に入力される遅延信号７４（Ａ）、７４（Ｂ）、および７４（Ｃ）のタイミングを示すタイミングチャートである。この例において、基準遅延信号２３１と、各遅延信号７４（Ａ）、７４（Ｂ）、および７４（Ｃ）の周期は同一である。基準遅延信号２３１の前縁は、時刻ｔで、タイミング比較部２２２のクロック入力に入力される。
【０１３０】
遅延信号７４（Ａ）は、時刻ｔで論理値”１”をとる。基準遅延信号２３１は、遅延信号７４（Ａ）と同一の周期を有する。従って、遅延信号７４（Ａ）は、基準遅延信号２３１の前縁が生じるときには、常に論理値”１”をとり、タイミング比較部２２２における比較結果２３２は、常に論理値”１”となる。このとき、図１７に示される平均部２２６で平均化される論理値の平均値は、”１”となる。この実施例では、基準遅延信号２３１と遅延信号７４（Ａ）とが同一の周期を有しているが、基準遅延信号２３１が遅延信号７４（Ａ）の整数倍の周期を有している場合であっても、基準遅延信号２３１の前縁が生じるときには、遅延信号７４（Ａ）がとる論理値は、常に”１”となる。
【０１３１】
また、遅延信号７４（Ｂ）は、時刻ｔで論理値”０”をとる。遅延信号７４（Ａ）に関して説明したように、基準遅延信号２３１と遅延信号７４（Ａ）とは同一の周期を有しているので、遅延信号７４（Ｂ）は、基準遅延信号２３１の次の前縁が生じるタイミングにおいても、論理値”０”をとる。従って、基準遅延信号２３１の前縁が生じるときには、遅延信号７４（Ｂ）は、常に論理値”０”をとり、タイミング比較部２２２の出力は、常に論理値”０”となる。このとき、平均部２２６で平均化される論理値の平均値は、”０”となる。
【０１３２】
一方、遅延信号７４（Ｃ）は、時刻ｔで論理値”０”または”１”のいずれかをとる。遅延信号７４（Ｃ）の前縁が立上がり始めてから立上がり終わるまでの立上がり時間の間に、基準遅延信号２３１の前縁がタイミング比較部２２２に入力されるので、タイミング比較部２２２における比較結果２３２は、”１”または”０”のいずれであるかが不定であり、常に”１”または”０”となることはない。したがって、このとき、タイミング比較部２２２の比較結果２３２の平均値は、０から１の間の値をとる。平均部２２６において平均化された出力論理値の平均値が０から１の間の値をとるとき、判定部２２８が、基準遅延信号２３１の遅延時間と、特定のシフト信号の遅延時間とがほぼ等しいことを判定する。この場合、タイミング比較部２２２の出力論理値の平均値が０．３から０．７の値をとるのが好ましく、また、平均値がほぼ０．５であるのが好ましい。所定の期間中、タイミング比較部２２２が、論理値”１”または”０”を同数出力するとき、タイミング比較部２２２の出力論理値の平均値は０．５となり、判定部２２８において、特定のシフト信号の遅延時間が、基準遅延信号２３１の所定の遅延時間に等しいことが判定される。
【０１３３】
前述したように、遅延信号７４（Ａ）がタイミング比較部２２２に入力されると、タイミング比較部２２２の出力論理値の平均値は、常に”１”となり、遅延信号７４（Ｂ）がタイミング比較部２２２に入力されると、タイミング比較部２２２の出力論理値の平均値は、常に”０”となる。平均値が”１”または”０”となることは、特定のシフト信号の遅延時間が、基準遅延信号２３１の所定の遅延時間に等しくないことを示す。そのため、これらの場合には、タイミング比較部２２２における平均値が０から１の間の値（好適には、０．５）をとるように、シフト量調整装置２３０が、シフト信号のシフト量を調整する。
【０１３４】
図１７および１８に関連して説明したように、本発明における第３の実施形態による遅延クロック生成装置１００を用いると、基準遅延信号２３１を用いて、シフト信号の正確な遅延時間を調整することが可能となる。
【０１３５】
図１９は、基準信号５４を遅延した複数（Ｍビット）の遅延信号（７４ａ〜７４ｈ）を出力する本発明による遅延信号生成装置１００の第４実施形態であるブロック図を示す。遅延信号生成装置１００は、位相シフト装置７０、複数のシフト信号選択器（８０ａ〜８０ｈ）、複数の選択制御信号供給部（９０ａ〜９０ｈ）、シフト量設定装置２１０、基準位相シフト器２２０、複数のタイミング比較部（２２２ａ〜２２２ｈ）、測定部２２４、シフト量調整装置２３０、複数のドライバ２４０、および複数の付加回路２９２を備える。位相シフト装置７０は、複数の位相シフト器（７０ａ、７０ｂ・・・７０ｎ）を有し、シフト量設定装置２１０は、複数のシフト量設定部（２１０ａ、２１０ｂ・・・２１０ｎ）を有する。さらに、シフト量調整装置２３０は、複数のシフト量調整部（２３０ａ、２３０ｂ・・・２３０ｎ）を有する。測定部２２４は、平均部２２６および判定部２２８を有する。遅延信号生成装置１００の全ての構成は、１チップ上に形成されるのが好ましい。
【０１３６】
図６、１６および１７において付された符号と同一の符号で示される構成は、図６、１６および１７において対応する構成と同一または同様の機能を有する。また、位相シフト器７０（７０ａ〜７０ｎ）は、図７から図１５に示された構成と同一または同様の構成を有してよい。
【０１３７】
本発明の第４の実施形態においては、複数のシフト信号選択器（８０ａ〜８０ｈ）が、複数のシフト信号（７２ａ〜７２ｎ）のうち、シフト量の異なる複数のシフト信号をそれぞれ選択して、異なる遅延時間を有する複数の遅延信号（７４ａ〜７４ｈ）をそれぞれ出力することができる。Ｍ個の出力端子（Ｔ１〜Ｔｍ）からＭビットの遅延信号（７４ａ〜７４ｈ）を出力するとき、シフト信号選択器（８０ａ〜８０ｈ）は、Ｍ個設けられるのが好ましい。また、各シフト信号選択器（８０ａ〜８０ｈ）の出力を制御するために、シフト信号選択器（８０ａ〜８０ｈ）のそれぞれに対して、選択制御信号供給部（９０ａ〜９０ｈ）が設けられるのが好ましい。さらに、シフト信号（７２ａ〜７２ｎ）を増幅するために、位相シフト器（７０ａ〜７０ｎ）と各シフト信号選択器（８０ａ〜８０ｎ）の間に、ドライバ２４０が設けられるのが好ましい。また、高速化を図るために、位相シフト器（７０ａ〜７０ｎ）の出力のそれぞれに対して、２つの電源電圧ＶｄｄおよびＶｓｓ（Ｖｄｄ＞Ｖｓｓ）のほぼ中点の電圧を印加する付加回路２９２が設けられるのが好ましい。
【０１３８】
シフト信号選択器（８０ａ〜８０ｎ）は、同一チップ上に形成されることが可能である。シフト信号選択器（８０ａ〜８０ｎ）を同一チップ上に形成することによって、シフト信号選択器（８０ａ〜８０ｎ）の入力部に存在するスキューは、互いにほぼ等しくなる。また、図１７に関連して説明したように、基準位相シフト器２２０、タイミング比較部（２２２ａ〜２２２ｈ）、測定部２２４、およびシフト量調整装置２３０を用いることによって、遅延信号（７４ａ〜７４ｈ）間のスキューをそろえることも可能である。
【０１３９】
遅延信号生成装置１００が半導体デバイスの試験において用いられる場合、半導体デバイスのピン数分、シフト信号選択器（８０ａ〜８０ｈ）が設けられるのが好ましい。また、別の例として、半導体デバイスに入力される入力パターン信号５２に含まれる信号（例えば、データ信号、制御信号、アドレス信号など）の種類の数だけ、シフト信号選択器（８０ａ〜８０ｈ）が設けられてもよい。半導体デバイスにはデータ信号、制御信号などの特定のタイミング特性を有する信号が入力されるので、それぞれの信号に要求されるタイミング信号（遅延信号）を出力するシフト信号選択器（８０ａ〜８０ｈ）だけが設けられてもよい。
【０１４０】
図２０は、基準信号５４を遅延した複数（Ｍビット）の遅延信号（７４ａ〜７４ｈ）を出力する本発明による遅延信号生成装置１００の第５実施形態であるブロック図を示す。遅延信号生成装置１００は、複数の位相シフト装置７０、複数のシフト信号選択器（８０ａ〜８０ｈ）、複数の選択制御信号供給部（９０ａ〜９０ｈ）、複数のシフト量設定装置２１０、基準位相シフト器２２０、複数のタイミング比較部（２２２ａ〜２２２ｈ）、測定部２２４、複数のシフト量調整装置２３０、および基準信号生成部２５０を備える。位相シフト装置７０は、複数の位相シフト器（７０ａ、７０ｂ・・・７０ｎ）を有し、シフト量設定装置２１０は、複数のシフト量設定部（２１０ａ、２１０ｂ・・・２１０ｎ）を有する。さらに、シフト量調整装置２３０は、複数のシフト量調整部（２３０ａ、２３０ｂ・・・２３０ｎ）を有する。本発明の第５の実施形態においては、出力端子（Ｔ１〜Ｔｍ）の各々に対して、位相シフト装置７０、シフト量設定装置２１０、シフト量調整装置２３０、選択制御信号供給部９０、シフト信号選択器８０、およびタイミング比較部２２２がそれぞれ設けられていることを特徴とする。遅延信号生成装置１００の全ての構成は、１チップ上に形成されるのが好ましい。
【０１４１】
図６、１６、１７および１９において付された符号と同一の符号で示される構成は、図６、１６、１７および１９において対応する構成と同一または同様の機能を有する。また、位相シフト器７０（７０ａ〜７０ｎ）は、図７から図１５に示された構成と同一または同様の構成を有してよい。
【０１４２】
基準信号生成部２５０は、入力クロック２５２に基づいて、所定の周波数を有する基準信号５４を生成することができる。例えば、基準信号生成部２５０は、１オクターブ（２倍）の範囲で周波数を可変可能な周波数源である１オクターブ可変ＰＬＬ発振器であってもよい。１オクターブ可変ＰＬＬ発振器は、任意の周期を有する基準信号５４を発振することができる。したがって、シフトクロック生成装置１００は、任意の周期を有する遅延信号７４を生成することができる。また、基準信号生成部２５０の代わりに、所定の周期を有する基準信号５４を発生することができる周期発生器が設けられてもよい。
【０１４３】
複数のシフト信号選択器（８０ａ〜８０ｈ）が、複数のシフト信号（７２ａ〜７２ｎ）のうち、シフト量の異なる複数のシフト信号をそれぞれ選択して、異なる遅延時間を有する複数の遅延信号（７４ａ〜７４ｈ）をそれぞれ出力することができる。Ｍ個の出力端子（Ｔ１〜Ｔｍ）からＭビットの遅延信号（７４ａ〜７４ｈ）を出力するとき、シフト信号選択器（８０ａ〜８０ｈ）は、Ｍ個設けられるのが好ましい。また、各シフト信号選択器（８０ａ〜８０ｈ）の出力を制御するために、シフト信号選択器（８０ａ〜８０ｈ）のそれぞれに対して、選択制御信号供給部（９０ａ〜９０ｈ）が設けられるのが好ましい。
【０１４４】
遅延信号生成装置１００が半導体デバイスの試験において用いられる場合、半導体デバイスのピン数分、シフト信号選択器（８０ａ〜８０ｈ）が設けられるのが好ましい。また、別の実施例においては、入力パターン信号５２に含まれる信号（例えば、データ信号、制御信号、アドレス信号など）の種類の数だけ、シフト信号選択器（８０ａ〜８０ｈ）が設けられてもよい。
【０１４５】
複数の位相シフト装置７０は、複数のシフト信号選択器（８０ａ〜８０ｎ）毎に設けられる。各位相シフト装置７０におけるシフト量を設定および調整するために、シフト量設定装置２１０およびシフト量調整装置２３０が、位相シフト装置７０のそれぞれに対して設けられる。各位相シフト装置７０は、互いに独立して、複数のシフト信号（７２ａ〜７２ｎ）を出力することができる。各位相シフト装置７０は、それぞれ同数の位相シフト器（７０ａ〜７０ｈ）を有してもよいが、異なる数の位相シフト器を有してもよい。同様に、シフト量設定装置２１０は、それぞれ同数のシフト量設定部（２１０ａ〜２１０ｎ）を有してもよいが、異なる数のシフト量設定部を有してもよい。また、同様に、シフト量調整装置２３０は、それぞれ同数のシフト量調整部（２３０ａ〜２３０ｎ）を有してもよいが、異なる数のシフト量調整部を有してもよい。
【０１４６】
また、シフト信号（７２ａ〜７２ｎ）の遅延時間を調整する場合、シフト量調整装置２３０が位相シフト装置７０毎に設けられているので、基準遅延信号２３１に基づいて、位相シフト装置７０毎に、シフト信号（７２ａ〜７２ｎ）の遅延時間を調整することが可能となる。
【０１４７】
上記説明から明らかなように、本発明によれば、精度の高い遅延信号を生成する遅延信号生成装置を提供することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
【０１４８】
【発明の効果】
本発明による遅延信号生成装置は、精度の高い遅延信号を確実に生成することができる、という効果を奏する。
【図面の簡単な説明】
【図１】基準信号５４を遅延して、所定の遅延時間を有する遅延信号７４を生成する従来の可変遅延回路１０を示すブロック図である。
【図２】（ａ）は、駆動インピーダンス可変型の微小可変遅延セル１２ａの回路図であり、（ｂ）は、負荷容量可変型の微小可変遅延セル１２ａの回路図である。
【図３】可変遅延回路１０の遅延特性の一例を示すグラフである。
【図４】被試験デバイス５０を試験する半導体試験装置４０のブロック図である。
【図５】本発明による遅延パターン信号生成器４４の一実施形態であるブロック図を示す。
【図６】基準信号５４を遅延した遅延信号７４を出力する本発明による遅延信号生成装置１００の第１実施形態であるブロック図を示す。
【図７】基準信号５４とｋ相シフト信号（７２ａ〜７２ｎ）とのタイミングを示すタイミングチャートである。
【図８】基準信号５４の位相から、所定のシフト量だけ位相がシフトしたシフト信号７２ａを出力する位相シフト器７０ａの一実施例を示すブロック図である。
【図９】基準信号５４の位相から、所定のシフト量だけ位相がシフトしたシフト信号７２ａを出力する位相シフト器７０ａの一実施例を示す回路構成図であり、図８におけるブロック図を回路的に示す。
【図１０】（ａ）は、電圧制御型の発振器１１０を構成する電圧制御型可変遅延セル１１０ａを示し、（ｂ）は、電圧制御型の発振器１１０を構成する電圧制御型可変遅延セル１１０ａの一例を示し、（ｃ）は、電圧制御型の発振器１１０を構成する電圧制御型可変遅延セル１１０ｂの別の例を示す。
【図１１】（ａ）は、図９に示された位相シフト器１７０ａの一部の構成の実施例を示し、（ｂ）は、図１１（ａ）に示された位相シフト器１７０ａの一部の構成の変形実施例を示す。
【図１２】（ａ）は、挿入パルス１９４を参照発振信号１９０にまとめて挿入した状態を示し、（ｂ）は、挿入パルス１９４を参照発振信号１９０にまとめて挿入したことにより電源に生じる低周波のリップルを示し、（ｃ）は、挿入パルス１９４を時系列に拡散して参照発振信号１９０に挿入した状態を示す。
【図１３】図９に示された位相制御部１１６の構成により生成される位相制御信号１３８に基づいて複数サイクル中に挿入パルス１９４を挿入するサイクルの一例を示す図である。
【図１４】（ａ）は、パルス挿入数を３に設定したときの、３個の挿入パルス１９４が挿入された１６サイクルの参照発振信号１９０を示し、（ｂ）は、パルス挿入数を７に設定したときの、７個の挿入パルス１９４が挿入された１６サイクルの参照発振信号１９０を示す。
【図１５】図９に示された各信号のタイミングチャートである。
【図１６】基準信号５４を遅延した遅延信号７４を出力する本発明による遅延信号生成装置１００の第２実施形態であるブロック図を示す。
【図１７】基準信号５４を遅延した遅延信号７４を出力する本発明による遅延信号生成装置１００の第３実施形態であるブロック図を示す。
【図１８】基準遅延信号２３１と、タイミング比較部２２２のデータ入力に入力される遅延信号７４（Ａ）、７４（Ｂ）、および７４（Ｃ）のタイミングを示すタイミングチャートである。
【図１９】基準信号５４を遅延した複数（Ｍビット）の遅延信号（７４ａ〜７４ｈ）を出力する本発明による遅延信号生成装置１００の第４実施形態であるブロック図を示す。
【図２０】基準信号５４を遅延した複数（Ｍビット）の遅延信号（７４ａ〜７４ｈ）を出力する本発明による遅延信号生成装置１００の第５実施形態であるブロック図を示す。
【符号の説明】
１０・・・可変遅延回路、１２・・・微小可変遅延部、１２ａ、１２ｂ、１２ｎ・・・微小可変遅延セル、１４・・・ゲート段数切替部、１４ａ、１４ｂ、１４ｃ、１４ｍ・・・可変遅延部、１６・・・リニアライズメモリ、１８、２２・・・入力端子、２０、２４・・・出力端子、２６・・・遅延データ端子、３０、３２、３４・・・ライン、４０・・・半導体試験装置、４２・・・パターン発生器、４４・・・遅延パターン信号生成器、４６・・・デバイス差込部、４８・・・比較器、５０・・・被試験デバイス、５２・・・入力パターン信号、５４・・・基準信号、５６・・・遅延パターン信号、５８・・・出力パターン信号、６０・・・期待値パターン信号、７０・・・位相シフト装置、７０ａ、７０ｂ、７０ｎ・・・位相シフト器、７２ａ、７２ｂ、７２ｃ、７２ｄ、７２ｍ、７２ｎ・・・シフト信号、７４・・・遅延信号、７６・・・遅延パターン信号出力部、８０・・・シフト信号選択器、９０・・・選択制御信号供給部、９２・・・選択制御信号、１００・・・遅延信号生成装置、１１０・・・発振器、１１０ａ・・・電圧制御型可変遅延セル、１１２・・・位相比較部、１１４・・・パルス挿入部、１１６・・・位相制御部、１１８・・・遅延位相ロック部、１２０・・・遅延位相ロック部、１２０・・・減算回路、１２２・・・位相シフト部、１２４・・・参照基準信号、１２６・・・発振信号、１２８、１３０・・・参照発振信号、１３４・・・減算結果、１３６、１３６ａ、１３６ｂ・・・制御遅延信号、１３８・・・位相制御信号、１４０・・・同期基準信号生成部、１４２・・・同期発振信号生成部、１４４、１４６・・・ＦＦ（フリップフロップ）、１４８・・・パルス挿入設定レジスタ、１５０・・・カウンタ、１５２・・・変化点検出部、１５８・・・ＡＮＤゲート、１６０・・・ＯＲゲート、１６２、１６４、１６６・・・ＦＦ（フリップフロップ）、１６８・・・ＡＮＤゲート、１７０、１７２・・・ＯＲゲート、１７８・・・減算部、１８０・・・フィルタ、１８２・・・同期基準信号、１８４・・・反転同期基準信号、１８６・・・同期発振信号、１８８、１９２・・・参照基準信号、１８９・・・反転参照基準信号、１９０、１９６・・・参照発振信号、１９４・・・挿入パルス、１９８・・・減算結果、２００・・・制御電圧供給部、２０２、２０４・・・ドライバ、２１０・・・シフト量設定装置、２１０ａ、２１０ｂ、２１０ｎ・・・シフト量設定部、２１１ａ、２１１ｂ、２１１ｎ・・・シフト量設定信号、２１２・・・マルチプレクサ、２１４・・・付加回路、２１６・・・ドライバ、２１８・・・選択シフト信号、２２０・・・基準位相シフト器、２２２・・・タイミング比較部、２２４・・・測定部、２２６・・・平均部、２２８・・・判定部、２３０・・・シフト量調整装置、２３０ａ、２３０ｂ、２３０ｎ・・・シフト量調整部、２３１・・・基準遅延信号、２３２・・・比較結果、２３４・・・ＦＦ、２３６・・・平均結果、２４０・・・ドライバ、２５０・・・基準信号生成部、２５２・・・入力クロック、２６０・・・入力端子、２６２・・・出力端子、２６４、２６６・・・制御端子、２７０、２７２・・・ＦＦ、２７４・・・ＡＮＤゲート、２７５・・・リセット信号、２７６・・・遅延素子、２７８、２８０・・・ＦＥＴ、２８２・・・コンデンサ、２８６、２８６・・・差動増幅器、２８８・・・電圧制御型可変遅延セル、２９０・・・遅延設定部、２９２・・・付加回路
【図１】
0004146965.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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