(57)【特許請求の範囲】
【請求項１】
複数のブロックに分割された光電変換部と、各ブロック毎の読み出しアンプとを有する固体撮像素子と、
前記複数の読み出しアンプの出力における階調レベルのばらつきを補正するためのレベル補正回路とを備えた固体撮像装置であって、
前記レベル補正回路は、
前記複数の読み出しアンプの出力のうち前記光電変換部の各ブロック境界に隣接する各々少なくとも１列の画素の階調データを各ブロック別に蓄積するための境界画素メモリと、
前記境界画素メモリに蓄積された階調データを用いて、階調別の画素数に関する累積ヒストグラムを前記光電変換部の各ブロック別に作成するための累積ヒストグラム作成回路と、
前記累積ヒストグラム作成回路により作成された各ブロック別の累積ヒストグラムの差異を低減するように、前記光電変換部の複数のブロックのうち補正対象ブロックに係る補正前後の階調の対応関係を表すデータテーブルを作成するための非線形補正用データテーブル作成回路と、
前記作成されたデータテーブルを格納するための補正データ用ＲＡＭと、
前記補正データ用ＲＡＭに格納されたデータテーブルを用いて、前記複数の読み出しアンプの出力のうち前記補正対象ブロックに係る出力を階調別に非線形補正するための階調補正回路とを備えたことを特徴とする固体撮像装置。
【請求項２】
請求項１記載の固体撮像装置において、
前記レベル補正回路は、隣接ブロック間で所定値より大きい差異を持つ階調データが前記境界画素メモリに蓄積されることがないように、前記境界画素メモリへの階調データの蓄積を制限するための画素値判定回路を更に備えたことを特徴とする固体撮像装置。
【請求項３】
請求項１記載の固体撮像装置において、
前記境界画素メモリに階調データを蓄積する間はピント位置を前記固体撮像素子から強制的に外すようにフォーカス制御を実行するためのコントローラを更に備えたことを特徴とする固体撮像装置。
【請求項４】
請求項１記載の固体撮像装置において、
前記累積ヒストグラム作成回路は、前記固体撮像素子による１回の撮像で得られた階調データを用いて前記累積ヒストグラムを作成するように構成されたことを特徴とする固体撮像装置。
【請求項５】
請求項１記載の固体撮像装置において、
前記累積ヒストグラム作成回路は、前記固体撮像素子による複数回の撮像で得られた階調データを用いて前記累積ヒストグラムを作成するように構成されたことを特徴とする固体撮像装置。
【請求項６】
請求項５記載の固体撮像装置において、
前記累積ヒストグラム作成回路が広範囲の階調データを利用できるように、各回の撮像に際して絞り又は電子シャッタを制御するためのコントローラを更に備えたことを特徴とする固体撮像装置。
【請求項７】
請求項１記載の固体撮像装置において、
前記累積ヒストグラム作成回路は、前記固体撮像素子による撮像のたびに前記補正データ用ＲＡＭ中のデータテーブルが更新されるように、前記階調補正回路の出力を用いて前記累積ヒストグラムを更新する機能を有することを特徴とする固体撮像装置。
【請求項８】
請求項１記載の固体撮像装置において、
前記レベル補正回路は、
前記境界画素メモリに蓄積された階調データの一部を用いて前記補正対象ブロックに係る出力を線形補正するための線形補正回路と、
前記複数の読み出しアンプの出力階調レベルのうち低輝度領域及び飽和レベル領域では前記線形補正回路による線形補正の結果を、中間輝度領域では前記階調補正回路による非線形補正の結果をそれぞれ選択するための階調判別回路とを更に備えたことを特徴とする固体撮像装置。
【請求項９】
請求項８記載の固体撮像装置において、
前記線形補正回路は、
前記境界画素メモリに蓄積された階調データのうち前記光電変換部の各ブロック境界に隣接する各々少なくとも２個の画素の階調データを用いて、入射光量に対する階調のゲイン及びオフセットを各ブロック別に演算するためのゲイン・オフセット演算回路と、
前記ゲイン・オフセット演算回路で求められた各ブロック別のゲイン及びオフセットの差異を低減するように、前記複数の読み出しアンプの出力のうち前記補正対象ブロックに係る出力に加算及び乗算の処理を施すための加算乗算回路とを備えたことを特徴とする固体撮像装置。
【請求項１０】
請求項１記載の固体撮像装置において、
前記固体撮像素子は、前記光電変換部の互いに隣接する各２ブロックに対応した各読み出しアンプに同一電荷量のマーカー信号が入力されるようにマーカー信号を供給するためのマーカー信号供給部を更に有し、
前記レベル補正回路は、
前記複数の読み出しアンプの各々を通して出力されるマーカー信号を各ブロック別に記録するためのマーカー信号メモリと、
前記マーカー信号メモリに記録されたマーカー信号を用いて、前記複数の読み出しアンプの出力特性の差異を低減するように、前記複数の読み出しアンプの出力のうち補正対象ブロックに係る出力を非線形補正するためのアンプ特性補正回路とを更に備え、
前記アンプ特性補正回路により補正された画素の階調データが前記境界画素メモリへ供給されるように構成されたことを特徴とする固体撮像装置。
【請求項１１】
請求項１０記載の固体撮像装置において、
前記アンプ特性補正回路は、当該固体撮像装置の起動時、メカシャッタが閉じている間、又は、内部の画像データメモリ若しくは着脱可能な蓄積メディアへ画像データを転送している間に動作するように構成されたことを特徴とする固体撮像装置。
【請求項１２】
請求項１０記載の固体撮像装置において、
各ブロック別の累積ヒストグラムに所定値より大きい差異がない場合には前記アンプ特性補正回路の出力を、その他の場合には前記階調補正回路の出力をそれぞれ選択するためのセレクタを更に備えたことを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のブロックに分割された光電変換部と、各ブロック毎の読み出しアンプとを有する固体撮像素子を備えた固体撮像装置（例えばディジタルスチルカメラ）のレベル補正に関するものである。
【０００２】
【従来の技術】
近年、ディジタルスチルカメラやディジタルビデオカメラなどのＣＣＤ（charge coupled device）カメラ分野の急激な需要の高まりに伴い、高画素化、高速化の要求も高まってきた。しかしながら、高画素化が進むと、信号電荷の読み出し及び転送に時間がかかり、高速化が行えないというトレードオフが生じる。その解決策として、複数のブロックに分割された光電変換部と、各ブロック毎の読み出しアンプとを有する並列読み出し形固体撮像素子を採用するのが効果的である。
【０００３】
【発明が解決しようとする課題】
上記並列読み出し形固体撮像素子を用いる場合には、複数の読み出しアンプの出力における階調レベルのばらつきを補正する必要がある。しかも、非線形のレベル補正が必要である。
【０００４】
本発明の目的は、並列読み出し形固体撮像素子の出力に対する非線形レベル補正を実現することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、光電変換部の各ブロック境界に隣接する各々少なくとも１列の画素の階調データを各ブロック別に蓄積し、該階調データから階調別の画素数に関する累積ヒストグラムを各ブロック別に作成したうえ、これら累積ヒストグラムの差異を低減するように階調別の非線形補正処理を施すこととしたものである。
【０００６】
更に、全階調におけるレベル補正の高信頼性を達成するためには、読み出しアンプの出力階調レベルのうち低輝度領域及び飽和レベル領域では線形補正処理の結果を、中間輝度領域では上記非線形補正処理の結果をそれぞれ選択することとする。
【０００７】
また、光電変換部の互いに隣接する各２ブロックに対応した各読み出しアンプに同一電荷量のマーカー信号が入力されるようにマーカー信号を供給するためのマーカー信号供給部を備えた固体撮像素子を採用することとしてもよい。この場合には、例えば撮像装置の起動時にマーカー信号を利用して読み出しアンプの出力特性を非線形補正しておき、更に上記累積ヒストグラムを用いた補正処理を行うこととする。
【０００８】
【発明の実施の形態】
図１は、本発明に係る固体撮像装置の構成例を示している。図１の固体撮像装置は、固体撮像素子１と、アナログ処理回路２と、ディジタル処理回路３と、蓄積メディア４とを備えている。固体撮像素子１は、４個のブロックに分割された光電変換部と、各ブロック毎の読み出しアンプとを有する素子である。アナログ処理回路２は、固体撮像素子１の４個の読み出しアンプから並列に出力されたアナログ信号に個別に前処理を施したうえ、これらをディジタル値に変換するための回路である。ディジタル処理回路３は、アナログ処理回路２の出力における階調レベルのばらつきを個別に補正したうえ、その補正結果に係る階調データの合成・信号処理を行って１枚の画像を生成するための回路であって、画像データを格納するための内部メモリを備えている。蓄積メディア４は、ＣＦ（compact flash）カード、ＳＤ（secure digital）メモリカードなどの、画像データ記録用の着脱可能なメディアである。
【０００９】
固体撮像素子１の前方には、レンズ５ａと、絞り５ｂと、メカシャッタ５ｃとを有する光学系５が設けられている。固体撮像素子１への駆動パルスの供給は、タイミングジェネレータ６が司る。更に、当該固体撮像装置の全体動作を制御するためのコントローラ７が設けられている。詳細に説明すると、コントローラ７は、固体撮像素子１に対するレンズ５ａの相対位置を変更することによりピントを調整するためのフォーカス制御信号を光学系５へ送り、絞り５ｂを制御することにより光量を調整するための絞り制御信号を光学系５へ送り、メカシャッタ５ｃの開放期間を示すメカシャッタ信号を光学系５から受け取り、固体撮像素子１の電荷蓄積時間を調整するための電子シャッタ信号をタイミングジェネレータ６へ送る機能を持つ。また、コントローラ７は、アナログ処理回路２及びディジタル処理回路３の各々の動作タイミングを制御する機能をも持つ。
【００１０】
図２は、図１中の固体撮像素子１の詳細構成を示している。図２の固体撮像素子１は、４個の短冊形ブロックＡ，Ｂ，Ｃ，Ｄに分割された光電変換部１０と、各ブロック毎の水平ＣＣＤ１１ａ〜１１ｄと、各ブロック毎の読み出しアンプ１２ａ〜１２ｄとを備えている。なお、光電変換部１０の分割ブロック数は任意であるが、ここでは分割ブロック数が４であるものとして説明を進める。光電変換部１０の各ブロック境界に隣接する各々少なくとも１列の画素の階調データが、非線形レベル補正に利用される。例えば、ブロックＡを参照ブロックとし、ブロックＢを補正対象ブロックとするとき、ブロックＢに隣接するブロックＡの境界画素１０ａと、ブロックＡに隣接するブロックＢの境界画素１０ｂとがレベル補正に利用される画素である。なお、光電変換部１０の中の垂直ＣＣＤについては図示を省略している。
【００１１】
図３は、図１中のアナログ処理回路２の詳細構成を示している。このアナログ処理回路２は、ＣＤＳ（相関二重サンプリング：correlated double sampling）回路２ａと、ＡＧＣ（自動ゲイン調整：automatic gain control）回路２ｂと、ＡＤＣ（アナログ・ディジタル変換：analog-to-digital conversion）回路２ｃとを備えている。ＣＤＳ回路２ａは、固体撮像素子１の４個の読み出しアンプ１２ａ〜１２ｄから並列に出力された信号を個別にサンプリングするための回路である。ＡＧＣ回路２ｂは、ＣＤＳ回路２ａからの出力信号を個別にゲイン調整するための回路である。ＡＤＣ回路２ｃは、ＡＧＣ回路２ｂからの出力信号を個別にディジタル値に変換するための回路である。
【００１２】
図４は、図１中のディジタル処理回路３の詳細構成を示している。図４のディジタル処理回路３は、レベル補正回路１００と、信号処理回路１１０と、画像データメモリ１２０とを備えている。レベル補正回路１００は、アナログ処理回路２の出力における階調レベルのばらつきを個別に補正するための回路である。信号処理回路１１０は、レベル補正回路１００により補正された階調データの合成・信号処理を行って１枚の画像を出力するための回路である。画像データメモリ１２０は、信号処理回路１１０により得られた画像データを格納するための内部メモリである。
【００１３】
図４中のレベル補正回路１００は、画素値判定回路２０と、境界画素メモリ２１と、線形補正回路３０と、非線形補正回路４０と、階調判別回路５０とを備えている。境界画素メモリ２１は、４個の読み出しアンプ１２ａ〜１２ｄの出力のうち光電変換部１０の各ブロック境界に隣接する境界画素の階調データを各ブロック別に蓄積するためのメモリである。例えば、当該固体撮像装置の起動時、画像データメモリ１２０又は蓄積メディア４へ画像データを転送している間などに、境界画素メモリ２１に階調データを蓄積する。画素値判定回路２０は、光電変換部１０の隣接ブロック間で所定値より大きい差異を持つ階調データが境界画素メモリ２１に蓄積されることがないように、当該境界画素メモリ２１への階調データの蓄積を制限するための回路である。階調判別回路５０は、４個の読み出しアンプ１２ａ〜１２ｄの出力階調レベルのうち低輝度領域及び飽和レベル領域では線形補正回路３０による線形補正の結果を、中間輝度領域では非線形補正回路４０による非線形補正の結果をそれぞれ選択する。
【００１４】
線形補正回路３０は、ゲイン・オフセット演算回路３１と、加算乗算回路３２とを備えている。ゲイン・オフセット演算回路３１は、境界画素メモリ２１に蓄積された階調データのうち光電変換部１０の各ブロック境界に隣接する各々少なくとも２個の画素の階調データを用いて、入射光量に対する階調のゲイン及びオフセットを各ブロック別に演算する。加算乗算回路３２は、ゲイン・オフセット演算回路３１で求められた各ブロック別のゲイン及びオフセットの差異を低減するように、４個の読み出しアンプ１２ａ〜１２ｄの出力のうち補正対象ブロックに係る出力に加算及び乗算の処理を施す。
【００１５】
非線形補正回路４０は、累積ヒストグラム作成回路４１と、非線形補正用データテーブル作成回路４２と、補正データ用ＲＡＭ（random access memory）４３と、階調補正回路４４とを備えている。累積ヒストグラム作成回路４１は、境界画素メモリ２１に蓄積された境界画素の階調データを用いて、階調別の画素数に関する累積ヒストグラムを光電変換部１０の各ブロック別に作成する。非線形補正用データテーブル作成回路４２は、累積ヒストグラム作成回路４１により作成された各ブロック別の累積ヒストグラムの差異を低減するように、光電変換部１０の４個のブロックのうち補正対象ブロックに係る補正前後の階調の対応関係を表すデータテーブルを作成する。補正データ用ＲＡＭ４３は、作成されたデータテーブルを格納するためのメモリである。階調補正回路４４は、補正データ用ＲＡＭ４３に格納されたデータテーブルを用いて、４個の読み出しアンプ１２ａ〜１２ｄの出力のうち補正対象ブロックに係る出力を階調別に非線形補正する。
【００１６】
以下、ブロックＡを参照ブロック、ブロックＢを補正対象ブロックとした、ブロックＡ，Ｂ間のレベル補正を例にとって説明する。
【００１７】
図５は、図４中の線形補正回路３０の動作を示している。ゲイン・オフセット演算回路３１は、参照ブロックＡの境界画素１０ａのうちの最低限２個の画素Ｐ１，Ｐ２の階調データを用いて、入射光量に対する階調のゲインＧａ及びオフセットＤａを演算する。更に、ゲイン・オフセット演算回路３１は、補正対象ブロックＢの境界画素１０ｂのうちの最低限２個の画素Ｑ１，Ｑ２の階調データを用いて、入射光量に対する階調のゲインＧｂ及びオフセットＤｂを演算する。加算乗算回路３２は、ゲイン・オフセット演算回路３１で求められた両ブロックＡ，Ｂの各々のゲイン及びオフセットの差異を低減するように、補正対象ブロックＢの読み出しアンプ１２ｂの出力に加算及び乗算の処理を施す。具体的には、補正対象ブロックＢの全階調データに対してオフセットの差分（Ｄａ−Ｄｂ）を加算し、かつゲイン比（Ｇａ／Ｇｂ）を乗算するように加算乗算補正を行う。
【００１８】
図６は、線形補正回路３０による補正の結果を示している。半導体製造工程でのマスクずれなどにより読み出しアンプ１１ａ，１１ｂに非線形な特性差異が生じた場合、図６に示すように、ゲイン・オフセットを用いた上記線形補正だけでは十分なレベル補正ができない。そこで、図４中のレベル補正回路１００には非線形補正回路４０が設けられている。
【００１９】
図７は、非線形補正回路４０により作成された累積ヒストグラムの例を示している。累積ヒストグラム作成回路４１は、参照ブロックＡの境界画素１０ａの階調データを用いて、階調別の画素数に関するヒストグラムを作成し、更にこれを低輝度側から階調毎に累積することにより、参照ブロックＡの累積ヒストグラムを作成する。更に、累積ヒストグラム作成回路４１は、補正対象ブロックＢの境界画素１０ｂの階調データを用いた同様の方法により、階調別の画素数に関する補正対象ブロックＢの累積ヒストグラムを作成する。
【００２０】
続いて、非線形補正用データテーブル作成回路４２は、任意の階調Ｘでの参照側累積ヒストグラムＡの画素数累積値をＮ１、次の階調Ｘ＋１での参照側累積ヒストグラムＡの画素数累積値をＮ２とした場合、
Ｎ１≦Ｎ３＜Ｎ２
を満たす補正側累積ヒストグラムＢの画素数累積値Ｎ３を求め、更に補正側累積ヒストグラムＢ上で当該画素数累積値Ｎ３に対応する階調Ｙを求める。そして、補正対象ブロックＢについては、階調Ｙを階調Ｘに補正すべきことを表すデータテーブルを作成し、該作成したデータテーブルを補正データ用ＲＡＭ４３に書き込む。この処理が全階調について実行される結果、補正対象ブロックＢに係る補正前後の階調の対応関係（Ｙ対Ｘ）を表すデータテーブルが補正データ用ＲＡＭ４３の中に作成されることとなる。
【００２１】
図８は、階調補正回路４４の動作を示している。階調補正回路４４は、両ブロックＡ，Ｂ間の累積ヒストグラムの差異を低減するように、補正データ用ＲＡＭ４３に書き込まれたデータテーブルを用いて、補正対象ブロックＢに係る読み出しアンプ１２ｂの出力を階調別に非線形補正する。
【００２２】
さて、自然画像を撮る場合には、図２中の参照ブロックＡの境界画素１０ａと、補正対象ブロックＢの境界画素１０ｂとの間に大きい差異が存在しないことが多い。ただし、撮像対象によっては両境界画素１０ａ，１０ｂ間に大きい差異が存在することもあり、これが累積ヒストグラムに誤差を生じる原因ともなる。そこで、図４によれば、光電変換部１０の隣接ブロック間で所定値より大きい差異を持つ階調データは、画素値判定回路２０により境界画素メモリ２１への蓄積が禁止される結果、累積ヒストグラムの作成に用いられないようになっている。例えば、各ブロック境界のある領域内で階調データの最大値や加算値の差異が所定値よりも大きい場合には、この領域内の階調データを除外する。同様の理由から、境界画素メモリ２１に階調データを蓄積する間はピント位置を固体撮像素子１から強制的に外すように、コントローラ７がフォーカス制御を実行することとしてもよい。
【００２３】
なお、累積ヒストグラム作成回路４１は、各ブロック別の累積ヒストグラムを作成するにあたり、固体撮像素子１による１回の撮像で得られた階調データを用いてもよいし、複数回の撮像で得られた階調データを累積して用いてもよい。後者の場合には、累積ヒストグラム作成回路４１が広範囲の階調データを利用できるように、階調データの収集のための各回の撮像に際して、コントローラ７が自動的に絞り又は電子シャッタを制御すればよい。
【００２４】
また、図４中に階調補正回路４４から累積ヒストグラム作成回路４１へ向かう破線矢印で示すように、補正対象ブロックに係る非線形補正の結果を累積ヒストグラム作成回路４１へフィードバックするようにしてもよい。この場合には、固体撮像素子１による撮像のたびに補正データ用ＲＡＭ４３中のデータテーブルが更新されるように、累積ヒストグラム作成回路４１は、階調補正回路４４の出力を用いて各ブロック別の累積ヒストグラムを更新する。
【００２５】
図９は、階調判別回路５０の動作を示している。図９に示すように、４個の読み出しアンプ１２ａ〜１２ｄの出力階調レベルのうち輝度Ｉ１より低い低輝度領域ではノイズ成分が大きいため、また輝度Ｉ２より高い飽和レベル領域では正確な画素数が得られないため、いずれも正しい非線形補正ができない。そこで、階調判別回路５０は、低輝度領域及び飽和レベル領域では線形補正回路３０による線形補正の結果を、中間輝度領域では非線形補正回路４０による非線形補正の結果をそれぞれ選択するようにしている。
【００２６】
さて、撮像対象に依存しない一定の電荷量を持つマーカー信号を利用して読み出しアンプ１２ａ〜１２ｄの出力特性を補正することも可能である。以下、そのための構成について説明する。
【００２７】
図１０は、図１中の固体撮像素子１の他の詳細構成を示している。図１０の固体撮像素子１は、４個の短冊形ブロックＡ，Ｂ，Ｃ，Ｄに分割された光電変換部１０と、各ブロック毎の水平ＣＣＤ１１ａ〜１１ｄと、各ブロック毎の読み出しアンプ１２ａ〜１２ｄとに加えて、マーカー信号供給部１３を更に備えている。なお、光電変換部１０の分割ブロック数は任意であるが、ここでも分割ブロック数が４であるものとして説明を進める。例えば、ブロックＡを参照ブロックとし、ブロックＢを補正対象ブロックとするとき、マーカー信号供給部１３は、光電変換部１０の互いに隣接するブロックＡ及びＢに対応した読み出しアンプ１２ａ，１２ｂに同一電荷量のマーカー信号が入力されるように、ブロックＡ中の垂直ＣＣＤ１４ａと、ブロックＢ中の垂直ＣＣＤ１４ｂとにレベル補正用のマーカー信号をそれぞれ供給する。ある電荷量をＱとするとき、電荷量Ｑのマーカー信号がブロックＡの垂直ＣＣＤ１４ａ及び水平ＣＣＤ１１ａ中を転送されて読み出しアンプ１２ａに入力され、同じ電荷量Ｑのマーカー信号がブロックＢの垂直ＣＣＤ１４ｂ及び水平ＣＣＤ１１ｂ中を転送されて読み出しアンプ１２ｂに入力されるのである。これらマーカー信号の電荷量は、例えば各垂直ＣＣＤ１４ａ，１４ｂ中での電荷加算処理により２Ｑ、３Ｑ、４Ｑ、…という具合に増やすことができる。マーカー信号電荷を転送するための垂直ＣＣＤ１４ａ，１４ｂの位置は、ブロック境界の近傍に限らない。
【００２８】
図１１は、図１０の固体撮像素子１を採用した場合の、図１中のディジタル処理回路３の詳細構成を示している。図１１のディジタル処理回路３は、レベル補正回路１００と、信号処理回路１１０と、画像データメモリ１２０とを備えている。信号処理回路１１０及び画像データメモリ１２０の各機能は図４の場合と同様である。
【００２９】
図１１中のレベル補正回路１００は、アンプ特性補正回路６０と、マーカー信号メモリ６１と、画素値判定回路２０と、境界画素メモリ２１と、非線形補正回路４０と、セレクタ７０とを備えている。マーカー信号メモリ６１は、４個の読み出しアンプ１２ａ〜１２ｄの各々を通して出力されるマーカー信号を各ブロック別に記録するためのメモリである。アンプ特性補正回路６０は、マーカー信号メモリ６１に記録されたマーカー信号を用いて、読み出しアンプ１２ａ〜１２ｄの出力特性の差異を低減するように、これら読み出しアンプ１２ａ〜１２ｄの出力のうち補正対象ブロックに係る出力を非線形補正するための回路である。アンプ特性補正回路６０により補正された画素の階調データは、画素値判定回路２０を介して境界画素メモリ２１へ供給される。画素値判定回路２０、境界画素メモリ２１及び非線形補正回路４０の各機能は図４の場合と同様である。非線形補正回路４０は、累積ヒストグラム作成回路４１と、非線形補正用データテーブル作成回路４２と、補正データ用ＲＡＭ４３と、階調補正回路４４とで構成される。セレクタ７０は、各ブロック別の累積ヒストグラムに所定値より大きい差異がない場合にはアンプ特性補正回路６０の出力を、その他の場合には階調補正回路４４の出力をそれぞれ選択する。なお、図４中の線形補正回路３０は、ここでは不要である。
【００３０】
図１２は、ブロックＡを参照ブロックとし、ブロックＢを補正対象ブロックとしたときの、図１１中のアンプ特性補正回路６０の動作例を示している。アンプ特性補正回路６０では、マーカー信号メモリ６１に記録された各ブロック別のマーカー信号（例えば、電荷量０，Ｑ，２Ｑ，３Ｑ，…，７Ｑに基づく）を用いて、これら複数点のマーカー信号電荷に対する読み出しアンプ１２ａ，１２ｂの出力の近似曲線を各ブロック別に作成し、これらの近似曲線が極力一致するように、テーブル又は補正式を用いてブロックＢの読み出しアンプ１２ｂの出力特性係数を補正するのである。なお、２点以上のマーカー信号電荷があれば、アンプ特性補正回路６０にてアンプ出力の近似式を得ることができる。
【００３１】
図１３は、図１１中のアンプ特性補正回路６０の動作タイミングを示している。図１３によれば、電源ＯＮによる起動直後の初期設定ステップＳＴ１において、メカシャッタ５ｃが閉じた状態で、マーカー電荷の転送と、アンプ特性係数の補正とが行われる。そして、ステップＳＴ２でメカシャッタ５ｃが開かれ、ステップＳＴ３で通常撮像が行われる。ステップＳＴ４で再びメカシャッタ５ｃが閉じられ、ステップＳＴ５では、信号処理回路１１０が動作して１枚の画像データが得られ、この画像データが画像データメモリ１２０又は蓄積メディア４へ転送・蓄積される。この間にも、ステップＳＴ６に示したように、アンプ特性補正回路６０は初期設定ステップＳＴ１と同様の動作を行える。ステップＳＴ７で撮像の終了が選択されなかった場合には、ステップＳＴ２へ戻る。
【００３２】
以上説明してきたとおり、図１１中のレベル補正回路１００によれば、例えば当該固体撮像装置の起動時にマーカー信号を利用してアンプ特性補正回路６０で読み出しアンプ１２ａ〜１２ｄの出力特性をある程度合わせ込んでおき、このアンプ特性補正回路６０の画素出力について非線形補正回路４０で累積ヒストグラムを用いた補正処理を行うことにより、読み出しアンプ１２ａ〜１２ｄの出力における階調レベルのばらつきをほぼ完璧に補正することができる。
【００３３】
なお、図１１中のセレクタ７０の配設を省略して、階調補正回路４４の出力を信号処理回路１１０の入力に直結してもよい。
【００３４】
【発明の効果】
以上説明してきたとおり、本発明によれば、階調別の画素数に関する累積ヒストグラムをレベル補正に利用したことにより、並列読み出し形固体撮像素子の出力に対する非線形レベル補正を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置の構成例を示すブロック図である。
【図２】図１中の固体撮像素子の詳細構成を示す概念図である。
【図３】図１中のアナログ処理回路の詳細構成を示すブロック図である。
【図４】図１中のディジタル処理回路の詳細構成を示すブロック図である。
【図５】図４中の線形補正回路の動作を説明するためのグラフである。
【図６】図４中の線形補正回路による補正の結果を示すグラフである。
【図７】図４中の非線形補正回路により作成された累積ヒストグラムの例を示すグラフである。
【図８】図４中の非線形補正回路の動作を説明するためのグラフである。
【図９】図４中の階調判別回路の動作を説明するためのグラフである。
【図１０】図１中の固体撮像素子の他の詳細構成を示す概念図である。
【図１１】図１０の固体撮像素子を採用した場合の、図１中のディジタル処理回路の詳細構成を示すブロック図である。
【図１２】図１１中のアンプ特性補正回路の動作を説明するためのグラフである。
【図１３】図１１中のアンプ特性補正回路の動作タイミングを示すフローチャート図である。
【符号の説明】
１  固体撮像素子
２  アナログ処理回路
２ａ  ＣＤＳ（相関２重サンプリング）回路
２ｂ  ＡＧＣ（自動ゲイン調整）回路
２ｃ  ＡＤＣ（アナログ・ディジタル変換）回路
３  ディジタル処理回路
４  蓄積メディア
５  光学系
５ａ  レンズ
５ｂ  絞り
５ｃ  メカシャッタ
６  タイミングジェネレータ
７  コントローラ
１０  光電変換部
１０ａ，１０ｂ  境界画素
１１ａ〜１１ｄ  水平ＣＣＤ
１２ａ〜１２ｄ  読み出しアンプ
１３  マーカー信号供給部
１４ａ，１４ｂ  垂直ＣＣＤ
２０  画素値判定回路
２１  境界画素メモリ
３０  線形補正回路
３１  ゲイン・オフセット演算回路
３２  加算乗算回路
４０  非線形補正回路
４１  累積ヒストグラム作成回路
４２  非線形補正用データテーブル作成回路
４３  補正データ用ＲＡＭ
４４  階調補正回路
５０  階調判別回路
６０  アンプ特性補正回路
６１  マーカー信号メモリ
７０  セレクタ
１００  レベル補正回路
１１０  信号処理回路
１２０  画像データメモリ
【図１】
0004077651.tif 000002
【図２】
0004077651.tif 000003
【図３】
0004077651.tif 000004
【図４】
0004077651.tif 000005
【図５】
0004077651.tif 000006
【図６】
0004077651.tif 000007
【図７】
0004077651.tif 000008
【図８】
0004077651.tif 000009
【図９】
0004077651.tif 000010
【図１０】
0004077651.tif 000011
【図１１】
0004077651.tif 000012
【図１２】
0004077651.tif 000013
【図１３】
0004077651.tif 000014