(57)【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に、薄膜部及び該薄膜部上の突起部より構成される半導体層と、
前記薄膜部上及び前記突起部を覆うように設けられたゲイト絶縁膜と、
前記薄膜部と前記突起部が隣接しているコーナー部に、前記ゲイト絶縁膜を介して形成されたゲイト電極と、
前記突起部の上部に形成されたソース領域と、
前記薄膜部の端部に、前記突起部から離れて、前記基板面内において前記ソース領域を囲むように形成されたドレイン領域と、
前記薄膜部の表面と前記突起部の側面であって、前記ゲイト絶縁膜を介して前記ゲイト電極に面した部分に前記突起部を囲むように形成されたチャネル形成領域と、
前記ソース領域に電気的に接続されたソース電極と、
前記基板面内において前記ソース電極を囲むように形成され、前記ドレイン領域に電気的に接続されたドレイン電極と、
を有することを特徴とする半導体装置。
【請求項２】
絶縁表面を有する基板上に、薄膜部及び該薄膜部上の突起部より構成される半導体層と、
前記薄膜部上及び前記突起部を覆うように設けられたゲイト絶縁膜と、
前記薄膜部と前記突起部が隣接しているコーナー部に、前記ゲイト絶縁膜を介して形成されたゲイト電極と、
前記突起部の上部に形成されたソース領域と、
前記薄膜部の端部に、前記突起部から離れて、前記基板面内において前記ソース領域を囲むように形成されたドレイン領域と、
前記薄膜部の表面と前記突起部の側面であって、前記ゲイト絶縁膜を介して前記ゲイト電極に面した部分に前記突起部を囲むように形成されたチャネル形成領域と、
前記ソース領域に電気的に接続されたソース電極と、
前記基板面内において前記ソース電極を囲むように形成され、前記ドレイン領域に電気的に接続されたドレイン電極と、
を有し、
前記チャネル形成領域と前記ドレイン領域との界面の長さ又は面積が、前記チャネル形成領域と前記ソース領域との界面の長さ又は面積よりも大きいことを特徴とする半導体装置。
【請求項３】
請求項１または２において、前記絶縁表面を有する基板は、ガラス基板であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、前記半導体層は、結晶性珪素より成ることを特徴とする半導体装置。
【請求項５】
請求項１乃至３のいずれか一項において、前記半導体層は、非晶質珪素より成ることを特徴とする半導体装置。
【請求項６】
絶縁表面を有する基板上に非晶質珪素より成る凸状の半導体層を形成し、前記凸状の半導体層を覆って非晶質珪素より成る薄膜を成膜し、
加熱処理により、結晶性珪素より成る薄膜部と該薄膜部上の突起部が得られ、
前記薄膜部と前記突起部の表面を覆うようにゲイト絶縁膜を形成し、
前記薄膜部と前記突起部が隣接しているコーナー部に前記ゲイト絶縁膜を介してゲイト電極を形成し、
前記ゲイト電極をマスクとして導電型を付与する不純物元素のイオンを注入し、前記突起部の上部にソース領域と、前記薄膜部の端部に、前記基板面内において前記ソース領域を囲むようにドレイン領域とを自己整合的に形成し、
前記ゲイト電極上に層間絶縁膜を形成し、
前記層間絶縁膜に開口を形成し、前記ソース領域に電気的に接続したソース電極と、前記基板面内において前記ソース電極を囲むように形成され、前記ドレイン電極に電気的に接続したドレイン電極とを形成することを特徴とする半導体装置の作製方法。
【請求項７】
絶縁表面を有する基板上に非晶質珪素膜より成る薄膜部を形成し、
前記薄膜部上に非晶質珪素より成る突起部を形成し、
加熱処理により、結晶性珪素より成る薄膜部と前記薄膜部上の突起部が得られ、
前記薄膜部と前記突起部の表面を覆うようにゲイト絶縁膜を形成し、
前記薄膜部と前記突起部が隣接しているコーナー部に前記ゲイト絶縁膜を介してゲイト電極を形成し、
前記ゲイト電極をマスクとして導電型を付与する不純物元素のイオンを注入し、前記突起部の上部にソース領域と、前記薄膜部の端部に、前記基板面内において前記ソース領域を囲むようにドレイン領域とを自己整合的に形成し、
前記ゲイト電極上に層間絶縁膜を形成し、
前記層間絶縁膜に開口を形成し、前記ソース領域に電気的に接続したソース電極と、前記基板面内において前記ソース電極を囲むように形成され、前記ドレイン電極に電気的に接続したドレイン電極とを形成することを特徴とする半導体装置の作製方法。
【請求項８】
請求項６または７において、前記加熱処理は、前記非晶質珪素に、前記非晶質珪素の結晶化を促進する元素を導入して行うことを特徴とする半導体装置の作製方法。
【請求項９】
請求項６乃至８のいずれか一項において、前記加熱処理は、４５０℃〜１１００℃の温度範囲で行われることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項６乃至９のいずれか一項において、前記絶縁表面を有する基板は、ガラス基板であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本明細書で開示する発明は、大電力を扱うのに適する絶縁表面上に形成される絶縁ゲイト型の電界効果トランジスタの構成に関する。またその作製方法に関する。
【０００２】
【従来の技術】
近年、石英基板やガラス基板上に成膜された珪素薄膜を利用してトランジスタを作製する技術が研究されている。また一部では商品化されている。このトランジスタは、薄膜トランジスタやＴＦＴと称されている。
【０００３】
ＴＦＴが研究されているのは、液晶表示装置に利用するためである。これは、マトリクス状に配置された多数の画素の一つ一つにＴＦＴをスイッチング素子として配置し、画素電極に保持させる電荷をＴＦＴにより制御する構成を有している。
【０００４】
また、さらに進んだ構成として、アクティブマトリクス回路以外に該回路を駆動するための周辺駆動回路をもＴＦＴで構成し、さらに集積度を高めた構成も知られている。
【０００５】
また、周辺駆動回路以外に、画像情報取り扱う回路や外部との情報をやり取りするための回路を薄膜トランジスタで構成することも考えられている。
【０００６】
【発明が解決しようとする課題】
近年、モバイルコンピュータと称されるような携帯型の情報処理端末が発達してきている。この携帯型の情報処理端末には、薄膜ディスプレイ（フラットパネルディスプレイとも称される）が搭載され、さらに小型軽量化を図るためにこのディスプレイと同一基板上に各種回路を集積化させたものが理想となる。
【０００７】
情報処理端末には、当然のことながら、外部との情報のやり取りをするための回路が必要になる。そして、外部に情報を送り出す回路には、それなりの電力を扱うことが必要とされる。
【０００８】
例えば、一般的に情報のやり取りは電話回線を介して行われることになるが、電話回線に情報を送り込む回路には、少なくとも数ｍＷ程度以上の出力でもって信号を送り出すことができる素子が必要とされる。
【０００９】
しかしながら、現状の薄膜トランジスタは、１０００Å程度以下というような薄膜半導体を用いており、大電力を扱うことができない。
【００１０】
これは、以下のような理由による。
（１）電流の流れる断面積が小さく、発熱しやすい。
（２）基板に石英やガラス等の熱的に絶縁体と見なせる材料が利用されており、放熱に難がある。
（３）大電力化した場合、チャネルとドレイン境界近傍に加わる高電界の問題が顕在化する。
【００１１】
上記の要因はそれぞれが互いに関係している事項であるが、特に（３）の事項が重大な問題となる。
【００１２】
即ち、発熱に関しては、基板の表面に放熱用の絶縁層を設けたり、層間絶縁膜に高熱伝導性を有する材料を利用する等して対処することができるが、薄膜を用いるという構造上の問題から、（３）の問題を回避すること困難である。
【００１３】
従来のＴＦＴの構造においては、ＬＤＤ（ライトドープドレイン）領域やオフセットゲイト領域というような高抵抗領域をチャネル形成領域とドレイン領域との間に配置し、チャネル形成領域とドレイン領域との間に形成される高電界を緩和させる構造が採用されている。
【００１４】
しかし、この技術は、チャネル形成領域とドレイン領域との距離を離すことにより、電界を緩和するものであり、ソース／ドレイン間の抵抗を低減することに関しては不利な構造となる。
【００１５】
即ち、耐圧を高めるために上述のＬＤＤ構造やオフセットゲイト構造を採用すると、ソース／ドレイン間の抵抗の増加にともなう発熱量の増加、扱える電力値の低下、高周波特性の低下といった問題が発生する。
【００１６】
単結晶シリコンを利用したパワーＭＯＳＦＥＴ等においては、基板の厚さ方向に電流が流れるような構造を採用することにより、上述するような問題を解決している。
【００１７】
しかし、単結晶シリコンを利用したパワーＭＯＳＦＥＴを石英基板やガラス基板等の絶縁表面を有する基板上に作製することはできない。（貼り付けたりする方法もあるが、生産性に問題がある）
【００１８】
本明細書で開示する発明は、上述した問題点を解決する構成を構成を提供することを課題とする。
【００１９】
【課題を解決するための手段】
本明細書で開示する発明の一つは、
絶縁表面を有する基板上に形成された薄膜半導体と、
該薄膜半導体上の一部に形成された凸状の半導体領域と、
を有し、
前記薄膜半導体の表面と前記凸状の半導体領域の側面とに連続したチャネル領域が形成されることを特徴とする。
【００２０】
他の発明の構成は、
絶縁表面を有する基板上に形成された薄膜半導体と、
該薄膜半導体上の一部に形成された凸状の半導体領域と、
を有し、
前記凸状の半導体領域の上部にソース領域が形成され、
前記凸状の半導体領域周囲の薄膜半導体領域にドレイン領域が形成されていることを特徴とする。
【００２１】
他の発明の構成は、
絶縁表面を有する基板上に形成された薄膜半導体と、
該薄膜半導体上の一部に形成された凸状の半導体領域と、
を有し、
前記薄膜半導体の表面と前記凸状の半導体領域の側面とを利用してチャネル領域が形成され、
前記凸状の半導体領域の上部にソース領域が形成され、
前記凸状の半導体領域周囲の薄膜半導体領域にドレイン領域が形成され、
チャネル領域とソース領域との界面の長さより、チャネル領域とドレイン領域との界面の長さの方が長いことを特徴とする。
【００２２】
他の発明の構成は、
絶縁表面を有する基板上に形成された薄膜半導体と、
該薄膜半導体の一部に形成された凸状の半導体領域と、
を有し、
前記凸状の半導体領域の上部にソース領域が形成され、
前記凸状の半導体領域周囲の薄膜半導体領域にドレイン領域が形成され、
前記凸状の半導体領域を利用して該領域の側面に自己整合的にゲイト電極が形成され、
前記凸状の半導体領域の側面及び前記凸状の半導体領域が設けられた周囲の前記薄膜半導体の表面にチャネルが形成されることを特徴とする。
【００２３】
他の発明の構成は、
絶縁表面を有する基板上に凸状の領域を形成する工程と、
前記凸状の領域を覆って非晶質半導体膜を成膜する工程と、
加熱処理を施すことにより、非晶質珪素膜を結晶化させる工程と、
前記凸状の領域を利用して該領域の側面に自己整合的にゲイト電極を形成する工程と、
前記ゲイト電極をマスクとして導電型を付与する不純物元素のイオンを加速注入し、前記凸状の領域の上部にソース領域と、前記半導体膜の前記凸状の領域から離間した領域にドレイン領域とを自己整合的に形成する工程と、
を有することを特徴とする。
【００２４】
【発明の実施の形態】
図１に本発明の実施の形態を示す。図１（Ｂ）は、本明細書で開示する発明を利用したＮチャネル型の薄膜トランジスタの上面図である。また、図１（Ａ）は、図１（Ｂ）におけるＸ−Ｘ’面での断面図である。
【００２５】
図１（Ａ）において、絶縁基板または絶縁表面を有する基板１０１上に凸状の半導体領域１０２が形成されている。この半導体領域には、凸状の上部にソース領域１０３、下部にドレイン領域１０４が形成されている。
【００２６】
さらに、この凸状の半導体領域のを覆ってゲイト絶縁膜１０５が形成され、このゲイト絶縁膜１０５上の凸状のコーナー部にゲイト電極１０６が形成されている。
【００２７】
ソース領域は凸状の半導体領域１０２の上部１０３に形成されている。
【００２８】
また、ドレイン領域は、凸状の領域から離れた半導体膜の一部１０４に形成されている。
【００２９】
また、凸状の半導体領域において、ゲイト電極１０６に面した部分がチャネル形成領域１０７になる。
【００３０】
チャネル領域は、凸状の半導体領域１０２の側面と凸状の半導体領域の周囲に存在する半導体膜の表面に形成される。
【００３１】
図１（Ａ）に示す構成では、丁度Ｌ字状のチャネルが形成される構造となる。
【００３２】
ゲイト電極１０６は、凸状の半導体領域１０２の側面を利用して自己整合的に形成される。この形成方法は、ＭＯＳ型トランジスタのゲイト電極の側面に形成される絶縁物であるサイドウォールの形成方法と基本的に同じである。
【００３３】
そして、ゲイト絶縁膜１０５、ゲイト電極１０６上に層間絶縁膜１０８、１０９が形成され、これらの層間絶縁膜に開口を形成して、ソース電極１１０およびドレイン電極１１１、１１２が形成されている。
【００３４】
以上のような構成のＴＦＴにおいて、電子電流は矢印１１３、１１４で示すようにソース領域１０３からガラス基板に向かって流れ、さらに途中で進行方向を曲げてガラス基板に平行にドレイン領域１０４へと流れる。この様子を上面からみたものが、図１（Ｂ）中の矢印である。
【００３５】
すなわち、図１（Ｂ）に示すように、電子電流はソース領域からドレイン領域に向かって広がるようにして流れる。これは、ドレイン領域１０４とチャネル形成領域１０７との界面の長さが、ソース領域１０３とチャネル形成領域１０７との界面の長さよりも長いためである。（またはその界面の面積が大きいためということができる）
【００３６】
このような構成とするこで、チャネル形成領域１０７とドレイン領域１０４との間の電界集中を緩和し、耐圧を上げることができる。
【００３７】
また、大電流を流すことができる構造とできるので、大電力化することができる。
【００３８】
このように、高耐圧化と大電力化を同時に可能とする薄膜トランジスタを得ることができる。
【００３９】
なお、耐圧性をさらに上げたい場合には、チャネル形成領域とドレイン領域との間にＬＤＤ構造またはオフセット構造を設けてもよい。
【００４０】
この場合でも図１に示すような素子構造において、高耐圧化が図られているので、ＬＤＤ領域及びオフセットゲイト領域の存在を大電力化および高速動作化の妨げにならない程度のものとすることができる。
【００４１】
【実施例】
〔実施例１〕
図２及び図３に本発明の薄膜トランジスタの作製工程を説明する。
【００４２】
まず図２（Ａ）に示すように石英基板２０１を用意し、その上に減圧熱ＣＶＤ法で非晶質珪素膜を４００ｎｍの厚さに成膜し、それをパターニングすることにより、２０３で示される凸状の領域を形成する。
【００４３】
さらに減圧熱ＣＶＤ法により、非晶質珪素膜２０２を５０ｎｍの厚さに成膜する。
【００４４】
次にニッケル元素を重量換算で１００ｐｐｍ含有したニッケル酢酸塩溶液をスピンコート法で塗布し、２０４で示されるようにニッケル元素が表面に接して保持された状態を得る。
【００４５】
こうして図２（Ａ）に示す状態を得る。
【００４６】
次に加熱処理をする。この加熱処理は、常圧の窒素雰囲気中において、６００℃、８時間の条件で行う。この加熱処理における温度は、４５０℃〜１１００℃の温度範囲から選択することができる。
【００４７】
この加熱処理において、非晶質珪素膜でなる凸状の領域２０３と、その表面を覆って成膜された非晶質珪素膜２０３は結晶化し、一体化する。この結晶化は、ニッケル元素の作用により促進される。
【００４８】
ニッケル以外には、白金、パラジウム、銅等の珪素の結晶化を助長する金属元素を利用することができる。また、その導入方法としても、スパッタ法、ガス吸着法、ＣＶＤ法、プラズマ処理、イオン注入法等を利用することができる。
【００４９】
こうして図２（Ｂ）に示すように、結晶性珪素膜２０６の一部に結晶性珪素でなる凸状の領域２０６が形成された状態が得られる。
【００５０】
次にゲイト絶縁膜となる酸化珪素膜を５０ｎｍの厚さに成膜し、さらに熱酸化を行い酸化珪素膜と珪素膜との界面に熱酸化膜を２０ｎｍの厚さに成膜する。
【００５１】
次に珪素膜とその表面に成膜された酸化珪素膜とをパターニングして、図２（Ｃ）の珪素膜２０７とその上の酸化珪素膜２０９とを得る。
【００５２】
次にスパッタ法により図示しないアルミニウム膜を８０００Åの厚さに成膜する。そしてＲＩＥ法によるドライエッチングを行い、２１０と２１１で示されるアルミニウムパターンを自己整合的に形成する。
【００５３】
こうして図２（Ｃ）に示す状態を得る。
【００５４】
次にプラズマドーピング法により、不純物元素のドーピングを行う。ここでは、Ｎチャネル型の電界効果トランジスタを作製するためにＰ（リン）イオンのドーピングを行う。
【００５５】
Ｐチャネル型の電界効果トランジスタを作製するためにはＢ（ボロン）イオンのドーピングを行えばよい。
【００５６】
この工程では、凸状の領域２０５の側面に酸化珪素膜２０９を介して残存したアルミニウム膜２１０と２１１とがマスクとなることにより、２１２、２１３、２１４の領域にリンイオンが注入される。
【００５７】
このリンイオンの注入された領域のうち、２１３と２１４の領域がドレイン領域となる。また２１２の領域がソース領域となる。（図２（Ｄ））
【００５８】
次に、第１の層間絶縁膜２１５として、窒化珪素膜または酸化珪素膜、もしくはそれらの積層を成膜する。さらに第２の層間絶縁膜２１６として平坦化膜、例えば酸化珪素膜や有機樹脂膜を成膜する。
【００５９】
そして、コンタクトホールを形成し、ソース電極２１９およびドレイン電極２１７、２１８を形成する。本実施例ではアルミニウムを用いる。
【００６０】
こうして、図３（Ｅ）で示すＴＦＴを得る。
【００６１】
なお、本実施例では石英基板を用いたが、加熱温度によってはガラス基板を用いてもよい。また、半導体層には結晶性珪素を用いたが、非晶質珪素を用いてもよい。
【００６２】
〔実施例２〕
本実施例は、実施例１とは異なる作製工程でもって、本明細書で開示する発明を利用した薄膜トランジスタを作製する例を示す。
【００６３】
図４に本実施例の作製工程を示す。本実施例では、図４（Ａ）に示すように、まず非晶質珪素膜２０２を成膜した後に非晶質珪素膜でなるパターン（凸状のパターン）４０１を形成する。
【００６４】
その後、ニッケル元素の導入を行い、さらに加熱処理を施す。そして結晶性珪素膜２０６の一部に凸状の領域２０５を有する状態を得る。（図４（Ｂ））
【００６５】
後は、図２（Ｃ）及び図２（Ｄ）に示す作製工程同じである。
【００６６】
【発明の効果】
本明細書で開示した発明を利用することのより、チャネル形成領域とドレイン領域との間の電界集中を緩和し、耐圧を上げることができる。さらに、ソース／ドレイン間の抵抗を低減し、発熱量を抑え、大電力化が可能となる。
【図面の簡単な説明】
【図１】  薄膜トランジスタの構成を示す図。
【図２】  薄膜トランジスタの作製工程の概略を示す図。
【図３】  薄膜トランジスタの作製工程の概略を示す図。
【図４】  薄膜トランジスタの他の作製工程を示す図。
【符号の説明】
１０１          絶縁基板または絶縁表面を有する基板
１０２          半導体層
１０３          ソース領域
１０４          ドレイン領域
１０５          ゲイト絶縁膜
１０６          ゲイト電極
１０７          第１の層間絶縁膜
１０８          第２の層間絶縁膜
１０９          ソース電極
１１０、１１１  ドレイン電極
１１２、１１３  電流の流れ
【図１】
0004090531.tif 000002
【図２】
0004090531.tif 000003
【図３】
0004090531.tif 000004
【図４】
0004090531.tif 000005