(57)【特許請求の範囲】
【請求項１】
利得制御機能を有するＰＬＬ回路であって、
第１入力信号と第２入力信号の位相差を示す第１位相差信号を出力する第１位相比較器と、
前記第１位相差信号に基づく信号を平滑化して、第１制御電圧を出力する第１ループフィルタと、
前記第１制御電圧に基づく周波数で発振して、第１クロックを出力するＶＣＯ（電圧制御発振回路）と、
第２制御電圧に基づく周波数で発振して、第２クロックを出力する前記ＶＣＯと同一特性のダミーＶＣＯと、
前記第１及び第２クロックの周波数差と前記第１及び第２制御電圧の電圧差とに基いて、前記ＶＣＯの利得を検出するＶＣＯ利得検出回路と、
前記ＶＣＯ利得検出回路が検出した前記ＶＣＯの利得に基いて、ループ利得が一定になるように制御する利得制御回路と、
前記第１制御電圧にオフセット電圧を加算して、加算された電圧を前記第２制御電圧として前記ダミーＶＣＯに出力するオフセット回路とを具備し、
前記第２入力信号は、前記第１クロックに基く信号であることを特徴とする利得制御機能を有するＰＬＬ回路。
【請求項２】
前記第１入力信号及び前記第２入力信号の位相が合致しているかを検出して、前記ＰＬＬ回路がロックしたか否かを検出するロック検出回路を更に具備し、
前記利得制御回路は、前記ロック検出回路がＰＬＬ回路のロックを検出したとき、前記ループ利得が一定になるよう制御する請求項１記載の利得制御機能を有するＰＬＬ回路。
【請求項３】
前記第１位相差信号は位相差がパルス幅で表される信号であり、前記第１位相差信号を電流に変換して、振幅電流Ｉpmpの出力電流を前記第１ループフィルタに出力するチャージポンプを更に具備し、前記利得制御回路は、前記ＶＣＯの利得と前記振幅電流との積が一定となるよう前記チャージポンプの振幅電流を制御することを特徴とする請求項１記載の利得制御機能を有するＰＬＬ回路。
【請求項４】
利得制御機能を有するＰＬＬ回路であって、
第１入力信号と第２入力信号の位相差を示す第１位相差信号を出力する第１位相比較器と、
前記第１位相差信号に基づく信号を平滑化して、第１制御電圧を出力する第１ループフィルタと、
前記第１制御電圧に基づく周波数で発振して、第１クロックを出力するＶＣＯ（電圧制御発振回路）と、
第２制御電圧に基づく周波数で発振して、第２クロックを出力する前記ＶＣＯと同一特性のダミーＶＣＯと、
前記第１及び第２クロックの周波数差と前記第１及び第２制御電圧の電圧差とに基いて、前記ＶＣＯの利得を検出するＶＣＯ利得検出回路と、
前記ＶＣＯ利得検出回路が検出した前記ＶＣＯの利得に基いて、ループ利得が一定になるように制御する利得制御回路とを具備し、
前記第１位相差信号は位相差がパルス幅で表される信号であり、前記第１位相差信号を電流に変換して、振幅電流Ｉpmpの出力電流を前記第１ループフィルタに出力するチャージポンプを更に具備し、前記利得制御回路は、前記ＶＣＯの利得と前記振幅電流との積が一定となるよう前記チャージポンプの振幅電流を制御し、
前記利得制御回路は、α＝（前記ＶＣＯの最小利得／前記ＶＣＯ利得検出回路により検出された利得）（０≦α≦１）を計算して、前記第１位相差信号を（１−α）の確率でマスクして、前記チャージポンプに出力し、
前記第２入力信号は、前記第１クロックに基く信号であることを特徴とする利得制御機能を有するＰＬＬ回路。
【請求項５】
前記利得制御回路は、Ｍ＝Ｎ×α（Ｎは自然数）を記憶するメモリと、第５クロックに基いて０からＮまでカウントするカウンタと、前記Ｍと前記カウンタのカウンタ値とを比較する比較器と、前記比較器の比較結果に基いて前記第１位相差信号をマスクして、前記チャージポンプに出力するマスク回路とを含む請求項４記載の利得制御機能を有するＰＬＬ回路。
【請求項６】
利得制御機能を有するＰＬＬ回路であって、
第１入力信号と第２入力信号の位相差を示す第１位相差信号を出力する第１位相比較器と、
前記第１位相差信号に基づく信号を平滑化して、第１制御電圧を出力する第１ループフィルタと、
前記第１制御電圧に基づく周波数で発振して、第１クロックを出力するＶＣＯ（電圧制御発振回路）と、
第２制御電圧に基づく周波数で発振して、第２クロックを出力する前記ＶＣＯと同一特性のダミーＶＣＯと、
前記第１及び第２クロックの周波数差と前記第１及び第２制御電圧の電圧差とに基いて、前記ＶＣＯの利得を検出するＶＣＯ利得検出回路と、
前記ＶＣＯ利得検出回路が検出した前記ＶＣＯの利得に基いて、ループ利得が一定になるように制御する利得制御回路とを具備し、
前記第２入力信号は、前記第１クロックに基く信号であり、
前記ＶＣＯ利得検出回路は、前記第１クロックに基いて０からＮ１までを繰り返してカウントして、前記Ｎ１をカウントするとリセット信号を出力して、０にリセットされる第１カウンタと、前記第２クロックに基いてカウントして、前記リセット信号に基いて−Ｎ１にリセットされる第２カウンタと、前記第２カウンタがリセットされる直前の前記第２カウンタのカウンタ値を保持するホールド回路とを含み、該ホールド回路が保持した値に基いて前記周波数差を算出する利得制御機能を有するＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ(Phased Lock Loop)回路に関し、特に、ＰＬＬ回路の利得の制御に関する。 
【背景技術】
【０００２】
ＰＬＬ回路は、入力信号と発振器の出力信号の位相差を一定に保つようにフィードバック制御している回路である。ＰＬＬ回路は、光通信等においては、クロック抽出等に用いられている。
【０００３】
図１６は、従来のＰＬＬ回路の構成図である。図１６に示すように、ＰＬＬ回路は、位相比較器２、チャージポンプ４、ＬＰＦ６及び電圧制御発振回路（ＶＣＯ）８より構成される。位相比較器２は、ＮＲＺデータ等の入力データとＶＣＯ８との出力クロックの位相を比較して、位相差を示す位相差信号（例えば、パルス幅で位相差を示す）をチャージポンプ４に出力する。チャージポンプ４は、位相差信号を電流に変換して、出力電流を出力する。ＬＰＦ６は、出力電流を平滑化する。ＶＣＯ８は、ＬＰＦ６の出力電圧に従った発振周波数で発振して、クロックを出力する。ＶＣＯ８の出力クロックを位相比較器２に入力して、ＶＣＯ８にフィードバックすることにより、入力データに同期したクロックを得ている。
【０００４】
図１７は、図１６のブロック線図である。図１７により、このＰＬＬ回路のフィードバックループの閉ループゲインは、式（１）で表される。また、開ループゲインは、式（２）で表される。
【０００５】
開ループゲイン＝Ｋph・Ｉpmp・Ｆ(s)・Ｋv／ｓ            ・・・（１）
閉ループゲイン＝Φout／Φin
＝Ｋph・Ｉpmp・Ｆ(s)・Ｋv／｛ｓ＋Ｋph・ＩpmpＦ(s)Ｋv}
・・・（２）
但し、Ｋphは位相比較器利得であり、例えば、パルス幅／位相差（ｓ／ｒａｄ）、Ｉpmpはチャージポンプ電流振幅値（Ａ）、Ｆ(s)はＬＰＦ伝達関数であり、例えば、電圧／電流値（Ω）、ＫvはＶＣＯ利得であり、周波数／電圧（Ｈｚ／Ｖ）である。
【０００６】
図１８は、完全２次型ループフィルタを示す図である。図１８に示す完全２次型ループのＦ（ｓ）は、式（３）で表される。
【０００７】
Ｆ（ｓ）＝Ｒ１（１＋１／ｓＣ１・Ｒ１）                ・・・（３）
完全２次型ループフィルタをＰＬＬ回路に使用した場合の開ループゲイン、閉ループゲインは、式（３）を式（１），（２）にそれぞれ代入すると、式（４），（５）となる。
【０００８】
開ループゲイン＝（Ｋph・Ｉpmp・ＫvＲ1／ｓ）・（１＋１／ｓＣ１Ｒ１）
・・・（４）
閉ループゲイン＝｛Ｋph・Ｉpmp・Ｋv・（１＋ｓＣ１Ｒ１）｝
／｛ｓ2Ｃ１＋Ｋph・Ｉpmp・Ｋv・（１＋ｓＣ１・Ｒ１)}
・・・（５）
図１９及び図２０は、式（４），（５）で示されるＰＬＬ回路の周波数特性を示す図である。図１９及び図２０において、上段が開ループゲインのゲイン特性及び位相特性、下段が閉ループゲインを表している。図１９は、ループ利得が大きい場合、図２０は、ループ利得が小さい場合をそれぞれ示している。
【０００９】
開ループゲインは、低周波側から１／Ｒ１Ｃ１まで１２ｄＢ／ｏｃｔで減少し、１／Ｒ１Ｃ１以降は６ｄＢ／ｏｃｔで減少する。閉ループゲインのカットオフ周波数は、おおよそ開ループゲインが０ｄＢになる周波数であり、式（６）により表されるループ利得に比例する。
【００１０】
閉ループゲインのカットオフ周波数≒ループ利得＝Ｋph・Ｉpmp・Ｋv・Ｒ1
・・・（６）
尚、式（６）では、１≪Ｒ１Ｃ１としている。
【００１１】
従って、閉ループゲインのカットオフ周波数は、位相比較器、チャージポンプ、ＶＣＯの利得のそれぞれに比例して大きくなる。
【００１２】
図１９に示すようにループ利得が大きい場合、位相余裕が大きく（９０ｄｅｇ）、カットオフ周波数は大きくなる。逆に、図２０に示すようにループ利得が小さい場合、位相余裕が小さく（４５ｄｅｇ程度）なるためピーキングが大きくなり、カットオフ周波数は小さくなる。カットオフ周波数が大きくなると、高周波の位相のゆらぎがカットされず、ジッタが大きくなる。一方、位相余裕が小さくなってピーキングが大きくなると、位相のゆらぎ、即ち、ジッタが大きくなる。一般に、閉ループゲイン特性はジッタトランスファにより規定される。光通信等においてクロック抽出に用いられるＰＬＬ回路の閉ループゲインは、ＩＴＵ−Ｔ勧告Ｇ９５８のＳＴＭ−１のジッタトランスファの仕様により規定される。
【００１３】
図２１はＩＴＩ−Ｔ勧告Ｇ９５８のＳＴＭ−１のジッタトランスファの仕様を示す図である。図２１に示すように、この仕様では、カットオフ周波数は１３０ｋＨｚ以下、ピーキングは０．１ｄＢ以下である。
【００１４】
図２２は、ループ利得が変動した場合のＰＬＬ周波数特性を示す図である。ループ利得が小さすぎる場合、図２２に示すように、ピーキング仕様を満足できない。逆に、ループ利得が大きすぎると場合、図２２に示すように、カットオフの仕様を満足できない。従って、ジッタトランスファ満足するためには、ＰＬＬ回路のループ利得を、ピーキングの仕様から決まる下限値とカットオフ周波数の仕様から決まる上限値の間にあるように設計する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、高周波で動作するＶＣＯを設計した場合、プロセス、温度、電源弾圧に依存してＶＣＯ利得ＫVが大きく変動するため、ループ利得が大きくばらつき、ジッタトランスファ特性を満足させることが困難である。
【００１６】
この問題に対して、特願平８−３１０８０４は、ＰＬＬ回路の周波数収束特性からＶＣＯ利得を検出し、ＰＬＬ回路のループ利得を補償することを開示している。この例では、ＰＬＬ回路が収束していく段階のＶＣＯ制御電圧の時間変化から、ＶＣＯ利得Ｋvを検出している。ＶＣＯ制御電圧の時間変化をＡ／Ｄ変換器でサンプリングして、ＤＳＰで計算してＶＣＯ利得を検出・補償している。しかし、ＶＣＯ制御電圧の時間変化を検出するためには、一旦、ＰＬＬ回路のロックを外す必要があるため、通信装置等のように連続動作中に温度、電源電圧の変化によるＶＣＯ利得の変化に対応できないという問題があった。また、Ａ／Ｄ変換回路、ＤＳＰを必要とするため、回路が複雑になっていた。
【００１７】
本発明の目的は、簡単な回路構成により連続動作中にＶＣＯ利得を測定して、ＰＬＬ回路の利得を一定にするＰＬＬ回路を提供することである。
【課題を解決するための手段】
【００１８】
本発明の側面によれば、利得制御機能を有するＰＬＬ回路であって、第１入力信号と第２入力信号の位相差を示す第１位相差信号を出力する第１位相比較器と、前記第１位相差信号に基づく信号を平滑化して、第１制御電圧を出力する第１ループフィルタと、前記第１制御電圧に基づく周波数で発振して、第１クロックを出力するＶＣＯ（電圧制御発振回路）と、第２制御電圧に基づく周波数で発振して、第２クロックを出力する前記ＶＣＯと同一特性のダミーＶＣＯと、前記第１及び第２クロックの周波数差と前記第１及び第２制御電圧の電圧差とに基いて、前記ＶＣＯの利得を検出するＶＣＯ利得検出回路と、前記ＶＣＯ利得検出回路が検出した前記ＶＣＯの利得に基いて、ループ利得が一定になるように制御する利得制御回路と、前記第１制御電圧にオフセット電圧を加算して、加算された電圧を前記第２制御電圧として前記ダミーＶＣＯに出力するオフセット回路とを具備し、前記第２入力信号は、前記第１クロックに基く信号であることを特徴とする利得制御機能を有するＰＬＬ回路が提供される。
【００１９】
動作環境の変動により、ＶＣＯの利得が変動する。ＶＣＯ利得検出回路は、ＶＣＯと同一特性のダミーＶＣＯを用いて、ＰＬＬ回路がロックしたときのＶＣＯの第１発振周波数ｆ１、ＶＣＯに印加する第１制御電圧Ｖ１、ダミーＶＣＯに印加する第２制御電圧Ｖ２、ダミーＶＣＯの第２発振周波数ｆ１に従って、（Δｆ２−Δｆ１）／Δ（Ｖ２−Ｖ１）により、ＶＣＯの利得を検出する。このＶＣＯの利得に従って、ＰＬＬ回路のループ利得が一定になるように、制御する。これにより、ＶＣＯの利得が変動しても、ＰＬＬ回路がジッタトランスファの仕様を満足する。
【発明の効果】
【００２０】
本発明によると、ＶＣＯと同一特性のダミーＶＣＯを用いて、ＰＬＬ回路がロックしたときのＶＣＯの発振周波数、ＶＣＯに印加する制御電圧、ダミーＶＣＯに印加する制御電圧、ダミーＶＣＯの発振周波数に従って、ＶＣＯの利得を検出して、このＶＣＯの利得に従って、ＰＬＬ回路のループ利得が一定になるように、制御する。これにより、ＶＣＯの利得が変動しても、ＰＬＬ回路がジッタトランスファの仕様を満足する。
【００２１】
また、本発明によると、ディジタルデータのエッジ率を検出して、エッジ率が示す位相比較器の利得に従って、ＰＬＬ回路のループ利得が一定となるように、制御する。そのため、位相比較器の利得がエッジ率の変動に起因して、変動しても、ＰＬＬ回路がジッタトランスファの仕様を満足する。
【発明を実施するための最良の形態】
【００２２】
発明を実施するための最良の態様の説明をする前に本発明の原理を説明する。図１は本発明の原理図である。図１に示すように、ＰＬＬ回路は、位相比較器１０、チャージポンプ１２、ＬＰＦ１４、ＶＣＯ１６及びＶＣＯ利得補償回路１８を具備する。ＶＣＯ利得補償回路１８は、ダミーＶＣＯ２０、ＶＣＯ利得検出回路２２及び利得制御回路２４を有する。
【００２３】
位相比較器１０には、光通信等のＮＲＺデータ等の入力データ及びＶＣＯ１６の出力クロックが入力される。位相比較器１０は、入力データ及びＶＣＯ１６の出力クロックの位相差を検出して、位相差を示す位相差信号を出力する。この位相差信号は、例えば、位相差をパルス幅で示す信号である。チャージポンプ１２は、位相差信号を電流に変換して、ＬＰＦ１４に出力する。ＬＰＦ１４は、チャージポンプ１２の出力電流を電圧Ｖに変換して、ＶＣＯ１６に出力する。ＶＣＯ１６は、電圧Ｖに従った周波数で発振してクロックを出力する。
【００２４】
ＶＣＯ１６の利得は、動作環境により変動する。ＶＣＯ利得検出回路２２は、ＶＣＯ１６と同一の特性を有するダミーＶＣＯ２０を用いて、ＶＣＯ１６の利得を検出する。例えば、ＰＬＬ回路がロックしたときの、動作中におけるＶＣＯ１６の出力周波数、電圧Ｖにオフセット電圧ΔＶを加えた電圧（Ｖ＋ΔＶ）をダミーＶＣＯ２０の出力周波数及びオフセット電圧ΔＶによりＶＣＯ１６の利得を検出することができる。利得制御回路２４は、ＶＣＯ１６の利得よりＰＬＬ回路のループ利得が一定となるように、位相比較器１０、チャージポンプ１２、ＬＰＦ１４やＶＣＯ１６の利得を制御する。これにより、ＶＣＯ１６の利得が変動しても、ＰＬＬ回路が動作中に、ＰＬＬ回路の利得を一定にすることができる。
【００２５】
第１実施形態
図２は、本発明の第１実施形態によるＰＬＬ回路の構成図であり、図１６中の構成要素と実質的に同一の構成要素には同一の符号を付している。図２に示すＰＬＬ回路は光通信のクロック抽出回路等に使用されるものである。このＰＬＬ回路は、位相比較器２、チャージポンプ３０、ＬＰＦ６、ＶＣＯ８、ロック検出回路３２及びＶＣＯ利得補償回路３４を具備する。
【００２６】
位相比較器２は、入力データとＶＣＯ８の出力クロックの位相差を検出して、位相差をパルス幅で示すパルス信号及び位相の遅れ／進みを示すＵＰ／ＤＯＷＮ信号からなる位相差信号を出力する。チャージポンプ３０は、ＶＣＯ利得補償回路３２により出力振幅電流値Ｉpmpが制御される正電流源回路及び負電流源回路と、正定電流源回路とＬＰＦ６との間を接続する第１スイッチ及び負定電流源回路とＬＰＦ６との間を接続する第２スイッチを有する。ＵＰ信号／ＤＯＷＮ信号により第１／第２スイッチがパルス信号のパルス幅だけオンして、出力電流Ｉpmp又は−ＩpmpをＬＰＦ６に出力する。
【００２７】
ＬＰＦ６は、チャージポンプ３０の出力電流を平滑化して、平滑化電圧Ｖを出力するものであり、例えば、図１８に示した完全２次型フィルタである。ＶＣＯ８は、ＬＰＦ６の出力電圧Ｖに従った発振周波数で発振して、出力クロックを出力するものであり、例えば、リング発振器である。ロック検出回路３２は、ＶＣＯ８の出力クロックと入力データの位相が一致してＰＬＬ回路がロックしたことを検出して、ロック検出信号をＶＣＯ利得補償回路３４に出力する。
【００２８】
ＶＣＯ利得補償回路３４は、ＰＬＬ回路がロックしたときのＶＣＯ８の出力周波数ｆ１と、そのときのＬＰＦ６の出力電圧Ｖにオフセット電圧ΔＶを加えた電圧（Ｖ＋ΔＶ）をＶＣＯ８と同じ利得を有するダミーＶＣＯに印加したときの出力周波数ｆ２とから、式（７）で示されるＶＣＯ８の利得Ｋvを測定する。
【００２９】
Ｋv＝ＶＣＯ８の出力周波数の変化／電圧の変化
＝（ｆ２−ｆ１）／ΔＶ                              ・・・（７）
式（７）中で、ｆ２はＶＣＯ８の電圧（Ｖ＋ΔＶ）での出力周波数であることが望ましいが、ＶＣＯ８がロックしている間はＶＣＯ８の出力周波数を変更できない。そこで、ＶＣＯ８と同じ特性を有するダミーＶＣＯを用いて、出力周波数ｆ２を測定する。このとき、ダミーＶＣＯも動作環境の変化により利得が変動するが、ＶＣＯ８と動作環境が同じなので、変動した利得もまたＶＣＯ８と同一であると推定される。そのため、ＶＣＯ８の利得Ｋvが検出される。
【００３０】
温度変化、電源電圧等の動作環境の変化によるＶＣＯ８の利得Ｋvの変動分を補償して、ＰＬＬ回路がジッタトランスファの仕様を満足するループ利得に一致させるべくチャージポンプ３０の利得Ｉpmpと利得Ｋvとの積Ｉpmp×Ｋvが目標値Ｃに一致するようにチャージポンプ３０のゲイン（定電流源回路の振幅電流）を制御する。
【００３１】
図３は、図２中のＶＣＯ利得補償回路３４の構成図である。図３に示すように、ＶＣＯ利得制御回路３４は、オフセット回路３６、ダミーＶＣＯ３８、周波数差検出回路４０及び制御回路４２を有する。オフセット回路３６は、ＬＰＦ６の出力電圧Ｖにオフセット電圧ΔＶを加算して、電圧（Ｖ＋ΔＶ）を出力する。尚、オフセット電圧ΔＶは、式（７）で示される利得Ｋvの測定精度が最も良好な値とする。ダミーＶＣＯ３８は、オフセット回路３６の出力電圧（Ｖ＋ΔＶ）に従って発振して、出力周波数ｆ２の出力クロックを出力するものであり、ＶＣＯ８と同一特性を有する。周波数差検出回路４０は、ダミーＶＣＯ３８の出力周波数ｆ２とＶＣＯ８の出力周波数ｆ１との差分を検出する。
【００３２】
図４は、図３中の周波数差検出回路４０の構成図である。図４に示すように、周波数差検出回路４０は、カウンタ５０，５２及びホールド回路５４を有する。カウンタ５０は、ＶＣＯ８の出力クロックをカウントして、固定値Ｎ１になるとリセット信号を出力する。リセット信号は、カウンタ５０を０に、カウンタ５２を−Ｎ１にリセットする。カウンタ５２は、ダミーＶＣＯ３８の出力クロックをカウントして、リセット信号により−Ｎ１にリセットされる。ホールド回路５４は、リセットがかかる直前のカウンタ５２のカウンタ値Ｎ２を次のリセットまで保持するものであり、例えば、フリップフロップである。
【００３３】
ＶＣＯ８の出力周波数はｆ１なので、カウンタ５０がＮ１カウントするまでの時間はＮ１／ｆ１である。カウンタ５２は、Ｎ１／ｆ１の間にＮ１／ｆ１÷（１／ｆ２）＝（Ｎ１×ｆ２／ｆ１）回をカウントする。よって、−Ｎ１にリセットされる直前のカウンタ５２のカウント値Ｎ２は、（Ｎ１×ｆ２／ｆ１−Ｎ１）＝（（ｆ２−ｆ１）／ｆ１）×Ｎ１となる。よって、ホールド回路５４には、Ｎ２＝（（ｆ２−ｆ１）／ｆ１）×Ｎ１がホールドされる。ＰＬＬ回路がロックしている時、周波数ｆ１が入力データのビットレートの周波数であり、一定であるため、Ｎ２の値は周波数差（ｆ２−ｆ１）に比例していることになる。
【００３４】
図３中の制御回路４２は、ロック検出信号がＰＬＬ回路のロックを示すとき、周波数差検出回路４０から出力されるＮ２＝（（ｆ２−ｆ１）／ｆ１）×Ｎ１から周波数差（ｆ２−ｆ１）を取り出す。式（７）に示されるＶＣＯ８の利得Ｋv＝（ｆ２−ｆ１）／ΔＶを計算する。チャージポンプ３０の利得Ｉpmp＝上記目標値Ｃ÷測定された利得Ｋvを計算する。
【００３５】
以下、図２のＰＬＬ回路の動作説明をする。
【００３６】
（ａ）  位相同期
位相比較器２には、光通信等の入力データであるＮＲＺデータ及びＶＣＯ８の出力クロックが入力される。位相比較器２は、ＮＲＺデータとＶＣＯ８の出力クロックの位相を比較して、位相差をパルス幅で示すパルス信号及びＮＲＺデータに対する出力クロックの位相の進み／遅れを示すＵＰ／ＤＯＷＮ信号からなる位相差信号をチャージポンプ３０に出力する。ＶＣＯ利得補償回路３４は、ロック検出信号がＰＬＬ回路がロックしていないことを示す場合は、上記目標値Ｃ÷（標準的な動作環境で予測されるＶＣＯ８の利得Ｋv）がチャージポンプ３０の利得となるように制御する。チャージポンプ３０は、ＶＣＯ利得補償回路３４により制御される電流振幅Ｉpmpの出力電流をＬＰＦ６に出力する。
【００３７】
ＬＰＦ６は、例えば、完全２次型フィルタにより、チャージポンプ３０の出力電流を平滑化して、平滑化電圧Ｖを出力する。ＶＣＯ８は、例えば、リング発振器により、ＬＰＦ６の出力電圧Ｖに従った発振周波数で発振して、出力クロックを出力する。ＶＣＯ８の出力クロックは、位相比較器２にフィードバック入力される。位相比較器２、チャージポンプ３０及びＬＰＦ６により、ＶＣＯ８の周波数がＮＲＺデータの位相に一致するよう制御される。その結果、ＰＬＬ回路がロックする。
【００３８】
（ｂ）  ロック検出
ロック検出回路３２は、ＮＲＺデータとＶＣＯ８の位相を比較して、その位相が一致するか否かを検出することにより、ＰＬＬ回路がロックしているか否かを示すロック検出信号をＶＣＯ利得補償回路３４に出力する。
【００３９】
（ｃ）  ＶＣＯ８の利得検出
ＶＣＯ利得補償回路３４中のオフセット回路３６は、ＬＰＦ６の出力電圧Ｖにオフセット電圧ΔＶを加算して、電圧（Ｖ＋ΔＶ）をダミーＶＣＯ３８に出力する。周波数差検出回路４０中のカウンタ５０は、ＶＣＯ８の出力クロックをカウントして、固定値Ｎ１になるとリセット信号を出力する。リセット信号は、カウンタ５０を０に、カウンタ５２を−Ｎ１にリセットする。カウンタ５２は、ダミーＶＣＯ３８の出力クロックをカウントして、リセット信号により−Ｎ１にリセットされる。ホールド回路５４は、リセットがかかる直前のカウンタ５２のカウンタ値Ｎ２=（（ｆ２−ｆ１）／ｆ１）×Ｎ１を次のリセットまで保持する。ダミーＶＣＯ３８は、電圧（Ｖ＋ΔＶ）に従って、発振周波数ｆ２の出力クロックを出力する。図３中の制御回路４２は、ロック検出信号がＰＬＬ回路のロックを示すとき、周波数差検出回路４０から出力されるＮ２＝（（ｆ２−ｆ１）／ｆ１）×Ｎ１から周波数差（ｆ２−ｆ１）を取り出す。ＶＣＯ８の利得Ｋv＝（ｆ２−ｆ１）／ΔＶを計算する。
【００４０】
（ｄ）  チャージポンプ３０の利得制御
制御回路４２は、チャージポンプ３０の利得Ｉpmp＝（上記目標値Ｃ÷検出された利得Ｋv）を計算する。計算された利得Ｉpmpとなるようにチャージポンプ３０の定電流源回路を制御する。チャージポンプ３０は、制御回路４２の制御に従って、利得Ｉpmpの電流振幅の出力電流をＬＰＦ６に出力する。この結果、ＶＣＯ８の利得が温度変化や電源電圧の変動により変化しても、ＰＬＬ回路のループ利得が一定になり、ＰＬＬ回路がジッタトランスファの仕様を満足する。しかも、ＰＬＬ回路が動作中にロックを外すことなくＰＬＬ回路のループ利得が一定とるように制御できる。
【００４１】
第２実施形態
図５は、本発明の第２実施形態によるＰＬＬ回路の構成図であり、図２中の構成要素と実質的に同一の構成要素には同一の符号を附している。図５に示すように、ＰＬＬ回路は、位相比較器２、チャージポンプ３０、ＬＰＦ６、ＶＣＯ８、ロック検出回路３２及びＶＣＯ利得補償回路６０を具備する。
【００４２】
ＶＣＯ利得補償回路６０は、ＶＣＯ８と同一特性のダミーＶＣＯを含むＰＬＬ周波数シンセサイザ回路を有する。そして、ＮＲＺデータのビットレートの既知の周波数ｆ１にＰＬＬ回路がロックしたときのＬＰＦ６の出力電圧Ｖ１と、ＰＬＬ周波数シンセサイザ回路が既知の周波数ｆ２にロックしたときＬＰＦの出力電圧Ｖ２、及び周波数差（ｆ２−ｆ１）によりＶＣＯ８の利得Ｋvを検出して、ＰＬＬ回路のループ利得が一定となるように、チャージポンプ３０の利得を制御する。
【００４３】
図６は、図５中のＶＣＯ利得補償回路６０の構成図である。図６に示すように、ＶＣＯ利得補償回路６０は、基準周波数発振回路６２、ダミー周波数シンセサイザ回路６４、電圧比較回路７８及び制御回路８０を有する。基準周波数発振回路６２は、基準周波数ｆ３のクロック信号を出力する。ＰＬＬ周波数シンセサイザ回路６４は、分周回路６６、位相比較器６８、チャージポンプ７０、ＬＰＦ７２、ダミーＶＣＯ７４及び分周回路７６を有する。
【００４４】
分周回路６６は、基準周波数ｆ３の基準クロックを分周比１／Ｎ１に分周して、周波数ｆ３／Ｎ１のクロックを出力する。位相比較器６８は、分周回路６６の出力クロックと分周回路７６の出力クロックの位相差を検出して、位相差をパルス幅で示すパルス信号及び位相の遅れ／進みを示すＵＰ／ＤＯＷＮ信号からなる位相差信号を出力する。チャージポンプ７０は、パルス信号を電流に変換して、ＬＰＦ７２に出力する。ＬＰＦ７２は、チャージポンプ７０の出力電流を平滑化して、平滑化電圧Ｖ２を出力する。ダミーＶＣＯ７４は、ＬＰＦ７２の出力電圧Ｖ２に従った発振周波数ｆ２で発振して、出力クロックを出力する。分周回路７６は、周波数ｆ２の出力クロックを分周比１／Ｎ２で分周する。尚、ＰＬＬ周波数シンセサイザ回路６４がロックしたとき、ｆ２＝（ｆ３×Ｎ２）／Ｎ１となる。
【００４５】
電圧比較回路７８は、ＬＰＦ６の出力電圧Ｖ１とＬＰＦ７２の出力電圧Ｖ２の差分電圧ΔＶ＝（Ｖ２−Ｖ１）を求めるものであり、例えば、オペアンプである。制御回路８０は、ロック検出回路３２，８２のロック検出信号がＰＬＬ回路及びＰＬＬ周波数シンセサイザ回路６４がロックしたことを示すとき、ダミーＶＣＯ７４の既知の周波数ｆ２、入力データのビットレートの既知の周波数ｆ１及び差分電圧ΔＶより、式（８）に示されるＶＣＯ８の利得Ｋvを計算する。
【００４６】
Ｋv＝（ｆ２−ｆ１）／ΔＶ                          ・・・（８）
制御回路８０は、チャージポンプ３０の利得Ｉpmp＝（上記目標値Ｃ÷式（８）により検出された利得ＫV）を計算する。計算された利得Ｉpmpとなるようにチャージポンプ３０の定電流源回路を制御する。ロック検出回路８２は、分周回路６８，７６の出力クロックを比較して、ＰＬＬ周波数シンセサイザ回路６４がロックしたか否かを検出して、ロック検出信号を出力する。
【００４７】
以下、図５のＰＬＬ回路の動作説明をする。
【００４８】
（ａ）  第１実施形態の（ａ）と同様にして、位相同期が取られる。
【００４９】
（ｂ）  ロック検出
ロック検出回路３２は、ＮＲＺデータとＶＣＯ８の位相を比較して、その位相が一致するか否かを検出して、ロック検出信号をＶＣＯ利得補償回路３４に出力する。一方、ロック検出回路８２は、分周回路６８，７６の出力クロックを比較して、ＰＬＬ周波数シンセサイザ回路６４がロックしたか否かを検出して、ロック検出信号を出力する。
【００５０】
（ｃ）  ＶＣＯ８の利得検出
ＶＣＯ利得補償回路６０中の基準周波発振回路６２は、周波数数ｆ２のクロック信号を出力する。分周回路６６は、基準周波数ｆ３の基準クロックを分周比１／Ｎ１に分周して、周波数ｆ３／Ｎ１のクロックを出力する。位相比較器６８は、分周回路６６の出力クロックと分周回路７６の出力クロックの位相差を検出して、位相差をパルス幅で示すパルス信号及び位相の遅れ／進みを示すＵＰ／ＤＯＷＮ信号からなる位相差信号を出力する。チャージポンプ７０は、パルス信号を出力電流Ｉpmp又は−Ｉpmpに変換して、ＬＰＦ７２に出力する。ＬＰＦ７２は、チャージポンプ７０の出力電流を平滑化して、平滑化電圧Ｖ２を出力する。
【００５１】
ダミーＶＣＯ７４は、ＬＰＦ７２の出力電圧Ｖ２に従った発振周波数ｆ２で発振して、出力クロックを出力する。分周回路７６は、周波数ｆ２の出力クロックを分周比１／Ｎ２で分周する。但し、ＰＬＬ周波数シンセサイザ回路６４がロックしたとき、ｆ２＝（ｆ３×Ｎ２）／Ｎ１となる。電圧比較回路７８は、ＬＰＦ６の出力電圧Ｖ１とＬＰＦ７２の出力電圧Ｖ２の差分電圧ΔＶ＝（Ｖ２−Ｖ１）を求める。制御回路８０は、ロック検出回路３２及び８２のロック検出信号がＰＬＬ回路及びＰＬＬ周波数シンセサイザ回路６４がロックしたことを示すとき、ダミーＶＣＯ７２の既知の周波数ｆ２、入力データのビットレートの周波数ｆ１及び差分電圧ΔＶより、式（８）に示されるＶＣＯ８の利得Ｋvを計算する。
【００５２】
（ｄ）  チャージポンプ３０の利得制御
制御回路８０は、チャージポンプ３０の利得Ｉpmp＝（上記目標値Ｃ÷式（８）により検出された利得Ｋv）を計算する。チャージポンプ３０は、制御回路８０の制御に従って、利得Ｉpmpの電流振幅の電流をＬＰＦ６に出力する。この結果、ＶＣＯ８の利得が温度変化や電源電圧の変動により変化しても、ＰＬＬ回路のループ利得が一定になり、ＰＬＬ回路がジッタトランスファの仕様を満足する。
【００５３】
第３実施形態
図７は、本発明の第３実施形態によるＰＬＬ回路の構成図であり、図５及び図６中の構成要素と実質的に同一の構成要素には同一の符号を附している。ＶＣＯ利得補償回路８４中の分周回路８６の入力クロックをＶＣＯ８の出力クロックとしたことが、図６中のＶＣＯ利得補償回路６０と異なる。ＰＬＬシンセサイザ回路８５中の分周回路８６，８８の分周比Ｎ３，Ｎ４は、ＰＬＬ回路がロックしたときのＶＣＯ８の発振周波数ｆ１、ダミーＶＣＯ７４の発振周波数ｆ２＝（ｆ１×Ｎ４）／Ｎ３としたとき、ＶＣＯ８の利得Ｋvが精度良く測定できる値としている。図７のＰＬＬ回路の動作は、分周回路８６にＶＣＯ８の出力クロックが入力される点を除いて、図６のＰＬＬ回路と同様なので説明を省略する。
【００５４】
第４実施形態
図８は、本発明の第４実施形態によるＰＬＬ回路の構成図であり、図２中と実質的に同一の構成要素には同一の符号を附している。図５に示すように、ＰＬＬ回路は、位相比較器２、チャージポンプ４、ＬＰＦ６、ＶＣＯ８、ロック検出回路３２、位相利得補償回路９０及びＶＣＯ利得補償回路９２を具備する。
【００５５】
位相比較器利得制御回路９０は、ＶＣＯ利得補償回路９２から出力されるＶＣＯ８の利得Ｋvに反比例する式（９）で示される値Ｍを元に、位相比較器２のパルス信号を概ね（Ｎ−Ｍ）／Ｎの確率でマスクして、位相比較器２の利得Ｋphを制御する。
【００５６】
Ｍ＝（Ｋvmin ／Ｋv）×Ｎ                              ・・・（９）
但し、ＫvminはＶＣＯ８の動作環境等により予測される最小利得、ＫｖはＶＣＯ８の利得である。位相比較器２の利得を制御する周期をＴとすると、Ｎ＝Ｔ／ｆ１である。ｆ１はＮＲＺデータのビットレートに等しい周波数である。
【００５７】
ＶＣＯ８の利得が最小利得Ｋvminであるときに、ＰＬＬ回路のループ利得がジッタトランスファを満足するように、位相比較器２の利得Ｋph、チャージポンプ４の利得Ｉpmp及びＬＰＦ６の伝達関数が設定されている。このとき、利得Ｋvminと位相比較器２のパルス信号をスルーしたときの利得Ｋphとの積をＣ２とする。（Ｎ−Ｍ）／Ｎ（０≦Ｍ≦Ｎ）の確率でパルス信号をマスクして、Ｍ／Ｎの確率でスルーすると、その利得Ｋph1は（Ｋph×Ｍ）／Ｎに概略一致する。Ｋph1とＶＣＯ８の利得Ｋｖとの積はＣ２となり、ＰＬＬ回路のループ利得が概略一定となる。
【００５８】
図９は、図８中の位相利得補償回路９０の構成図である。図９に示すように、位相利得補償回路９０は、カウンタ９６、メモリ９８、比較回路１００及びマスク回路１０２を有する。カウンタ９６は、ロック検出信号がＰＬＬ回路のロックを示すとき、ＶＣＯ８の出力クロックをカウントして、カウント値＝Ｎになると、カウント値＝０にリセットされる。ロック検出信号がＰＬＬ回路のロックを示さないときは、カウント値＝０のままであり、カウント動作を停止している。メモリ９８には、ＶＣＯ利得補償回路９２より値Ｍが書き込まれる。比較回路１００は、カウンタ９６のカウント値とメモリ９８の記憶値Ｍを比較し、カウント値がＭより小さいとき’Ｌ’、大きいとき’Ｈ’を出力する。マスク回路１０２は、比較回路１００の出力が’Ｌ’の間は位相比較器２の出力をそのまま出力し、’Ｈ’になると、マスクする。ＶＣＯ利得補償回路９２は、第１〜第３実施形態と同様にして、ＶＣＯ８の利得Ｋvを検出する。そして、式（９）で表される値Ｍを計算して、メモリ９８に書き込む。
【００５９】
図１０は、図９のタイムチャートである。以下、図１０を参照して、図８の動作説明をする。
【００６０】
（ａ）  第１実施形態の（ａ）と同様にして、位相同期が取られる。
【００６１】
（ｂ）  ロック検出回路３２は、ＮＲＺデータとＶＣＯ８の位相を比較して、その位相が一致するか否かを検出して、ロック検出信号を位相利得補償回路９０に出力する。
【００６２】
（ｃ）  ＶＣＯ８の利得検出
ＶＣＯ利得補償回路９２は、第１〜第３実施形態と同様にして、ＶＣＯ８の利得Ｋvを検出する。そして、式（９）で表される値Ｍを計算して、図９中のメモリ９８に書き込む。
【００６３】
（ｄ）  位相比較器２の利得制御
カウンタ９６は、ロック検出信号がＰＬＬ回路のロックを示すとき、ＶＣＯ８の出力クロックをカウントして、カウント値＝Ｎになると、カウント値＝０にリセットされる。尚、ロック検出信号がＰＬＬ回路のロックを示さないときは、カウント値＝０であり、カウント動作が停止している。比較回路１００は、カウンタ９６のカウント値とメモリ９８の記憶値Ｍを比較し、カウント値がＭより小さいとき’Ｌ’、大きいとき’Ｈ’を出力する。マスク回路１０２は、図１０に示すように、比較回路１００の出力が’Ｌ’の間は位相比較器２の出力をそのまま出力し、’Ｈ’になると、マスクする。この結果、比較回路１００の出力は、各Ｎ／ｆ１周期（ｆ１はＶＣＯ８の出力クロック周波数）毎に、（Ｎ−Ｍ）／ｆ１の期間が’Ｈ’、Ｍ／ｆ１の期間が’Ｌ’となるので、位相比較器２のパルス信号は、（Ｎ−Ｍ）／Ｎの確率でマスクされる。これにより、マスク回路１０２よりマスクされた位相比較器２のパルス信号については、利得Ｋph1が概略、Ｋph×Ｍ／Ｎ＝Ｋph×（Ｋvmin／Ｋv）に一致する。Ｋph1×Ｋv＝Ｃ２となり、エッジ率及びＶＣＯ８の利得が変動しても、ＰＬＬ回路のループ利得が概略一定となる。
【００６４】
第５実施形態
図１１は、本発明の第５実施形態によるＰＬＬ回路の構成図であり、図２中と実質的に同一の構成要素には同一の符号を附している。図１１に示すように、ＰＬＬ回路は、位相比較器２、チャージポンプ４、フィルタ１１２、ロック検出回路３２、ＶＣＯ１２０及びＶＣＯ利得補償回路１２２を具備する。
【００６５】
ＶＣＯ利得補償回路１１２は、第１〜第３実施形態と同様にして、ＶＣＯ８の利得を検出して、ＰＬＬ回路のループ利得が一定となるように、ＬＰＦ１１０の伝達関数を制御する。ＬＰＦ１１０は、ＶＣＯ利得補償回路１１２により、その伝達関数が制御されるループフィルタである。本実施形態では、ＬＰＦ１１０を図１８に示す完全２次型フィルタで構成する。このとき、ＬＰＦ１１０の抵抗を可変抵抗とする。ＬＰＦ１１０を完全２次型フィルタで構成する場合は、ＰＬＬ回路のループ利得は式（６）で示されるので、ジッタトランスファを満足するように、位相比較器２の利得、チャージポンプ４の利得、ＬＰＦ１１０の抵抗及びＶＣＯ８の利得が設定されている。このときの、ＬＰＦ１１０の抵抗とＶＣＯ８の利得との積をＣ３とする。ＶＣＯ利得補償回路１１２は、測定したＶＣＯ８の利得ＫVとＬＰＦ１１０の抵抗値の積がＣ３に等しくなるように、ＬＰＦ１１０の抵抗値を制御する。
【００６６】
以下、図１１のＰＬＬ回路の動作説明をする。
【００６７】
（ａ）  第１実施形態の（ａ）と同様にして、ＰＬＬ回路のＶＣＯ８の出力クロックとＮＲＺデータとの位相同期が取られる。
【００６８】
（ｂ）  ロック検出回路３２は、ＮＲＺデータとＶＣＯ８の位相を比較して、その位相が一致するか否かを検出して、ロック検出信号をＶＣＯ利得補償回路１１２に出力する。
【００６９】
（ｃ）  ＶＣＯ８の利得検出
ＶＣＯ利得補償回路１１２は、第１〜第３実施形態と同様にして、ＶＣＯ８の利得Ｋvを検出する。
【００７０】
（ｄ）  ＬＰＦ１１２の抵抗制御
ＶＣＯ利得補償回路１１２は、ロック検出回路３２のロック検出信号がＰＬＬ回路のロックを示しているとき、Ｒ１＝（上記Ｃ３÷検出したＶＣＯ８の利得Ｋv）を計算する。そして、ＬＰＦ１１２の抵抗が計算した抵抗値Ｒ１となるように制御する。これにより、ＰＬＬ回路のループ利得が一定となる。
【００７１】
第６実施形態
図１２は、本発明の第６実施形態によるＰＬＬ回路の構成図であり、図２中と実質的に同一の構成要素には同一の符号を附している。図１２に示すように、ＰＬＬ回路は、位相比較器２、チャージポンプ４、ＬＰＦ６、ロック検出回路３２、ＶＣＯ１２０及びＶＣＯ利得補償回路１２２を具備する。ＶＣＯ利得補償回路１２２は、第１〜第３実施形態と同様にして、ＶＣＯ１２０の利得を検出して、ＰＬＬ回路のループ利得が一定となるように、ＶＣＯ１２０の利得を制御する。ＶＣＯ１２０は、ＶＣＯ利得補償回路１２２により、その利得が制御されるものである。ＶＣＯ１２０としては、例えば、リング発振回路である。この場合、リング発振回路を構成するインバータの各遅延時間によりＶＣＯ１２０の利得が決定されるので、その遅延時間が所望の利得となるように制御される。
【００７２】
以下、図１１のＰＬＬ回路の動作説明をする。
【００７３】
（ａ）  第１実施形態の（ａ）と同様にして、ＰＬＬ回路のＶＣＯ１２０の出力クロックとＮＲＺデータとの位相同期が取られる。
【００７４】
（ｂ）  ロック検出回路３２は、ＮＲＺデータとＶＣＯ１２０の位相を比較して、その位相が一致するか否かを検出して、ロック検出信号をＶＣＯ利得補償回路１２２に出力する。
【００７５】
（ｃ）  ＶＣＯ１２０の利得検出
ＶＣＯ利得補償回路１２２は、第１〜第３実施形態と同様にして、ＶＣＯ１２０の利得Ｋvを検出する。
【００７６】
（ｄ）  ＶＣＯ１２０の利得制御
ＶＣＯ利得補償回路１２２は、ロック検出回路３２のロック検出信号がＰＬＬ回路のロックを示しているとき、ＶＣＯ１２０の利得が一定となるように、ＶＣＯ１２０を制御する。これにより、ＰＬＬ回路のループ利得が一定となる。
【００７７】
第７実施形態
図１３は、本発明の第７実施形態によるＰＬＬ回路の構成図であり、図２中と実質的に同一の構成要素には同一の符号を附している。図１３に示すように、ＰＬＬ回路は、位相比較器２、チャージポンプ３０、ＬＰＦ６、ＶＣＯ８、ロック検出回路３２、位相比較利得検出回路１３２、ＶＣＯ利得検出回路１３４及び利得制御回路１３６を具備する。
【００７８】
クロック抽出用ＰＬＬ回路では、通常、データのエッジが来た時のみ、クロックとデータの位相を比較するため、データパターンにより位相比較器２の利得Ｋphが大きく変動し、カットオフ周波数が大きく変動する。例えば、ＮＲＺデータが'１０'の繰り返しパターンでは、立ち上がりエッジと立ち下りエッジが交互に来るため、エッジ率が１００％であるのに対し、'１１００'パターンでは、立ち上がりエッジ／立ち下りエッジともに４ビットに１回しか来ないため、エッジ率は５０％になる。位相比較器利得Ｋphはエッジ率に比例するため、’１０’と’１１００’では、位相比較器２の利得Ｋphが２倍程度変動する。更に、同符号が連続した場合を考えると、位相比較器２の利得Ｋphはより大きく変動する問題があった。
【００７９】
位相比較利得検出回路１３２は、ＮＲＺデータのエッジ率を検出する。ＶＣＯ利得検出回路１３４は、第１実施形態〜第３実施形態と同様にして、ＶＣＯ８の利得Ｋvを検出する。エッジ率が一定、例えば、１００％のときの位相比較器２の利得Ｋph、チャージポンプ３０の利得Ｉpmp、ＬＰＦ６の伝達関数Ｆ（ｓ）及びＶＣＯ８の標準利得Ｋvにより決まるＰＬＬ回路のループ利得がジッタトランスファを満足するように各利得が決定されている。このときの位相比較器２の利得Ｋph×チャージポンプ３０の利得Ｉpmp×ＶＣＯ８の利得Ｋvとの積をＣ４とする。利得制御回路１３６は、Ｋ＝Ｃ４÷（ロック中に検出された利得Ｋv×入力されたデータのエッジ率×エッジ率１００％のときの位相利得Ｋph）を計算する。そして、利得制御回路１３６は、利得IpmpがＫに等しくなるようにチャージポンプ３０を制御する。
【００８０】
図１４は、図１３中の位相比較利得検出回路１３２の構成図である。図１４に示すように、位相比較利得検出回路１３２は、フリップフロップ（ＦＦ）１４０、ＦＦ１４２、ＥＸ−ＯＲゲート１４４及びＬＰＦ１４６を有する。ＦＦ１４０は、ＶＣＯ８の出力クロックの立ち上がり又は立ち下りエッジのタイミングで、データをラッチする。ＦＦ１４２は、ＶＣＯ８の出力クロックのエッジのタイミングで、ＦＦ１４０の出力をラッチする。例えば、ＦＦ１４０がＮＲＺデータのＮビット目を保持しているとき、ＦＦ１４２はＮＲＺデータの（Ｎ−１）ビット目を保持する。
【００８１】
ＥＸ−ＯＲゲート１４６は、ＦＦ１４０，１４２の出力が一致（（０，０）又は（１，１））するとき、’Ｌ’、一致しない（（０，１）又は（１，０））のとき、’Ｈ’を出力する。この結果、ＸＯＲゲート１４６の出力は、入力データのエッジが来たとき、”Ｈ”、エッジが来ないとき、”Ｌ”になる。ＬＰＦ１４６は、ＥＸ−ＯＲゲート１４４の出力を平均化する積分回路である。ＬＰＦ１４６の出力電圧Ｖcが時定数τ（抵抗Ｒ×容量Ｃ）に従って変化するため、出力電圧Ｖcのレベルがエッジ率を表すように、時定数τを定める。例えば、エッジ率１００％の入力データが継続して入力されたとき、ＬＰＦ１４６の出力電圧ＶcがＥＸ−ＯＲゲート１４４の出力＝’Ｈ’のときの電圧レベルＶｉに一致するので、入力データのエッジ率α％としたときのＬＰＦ１４６の出力電圧Ｖc＝α×Ｖｉ／１００となるようにする。
【００８２】
図１５は、図１４のタイムチャートである。以下、この図面を参照して、図１４のＰＬＬ回路の動作説明をする。
【００８３】
（ａ）  第１実施形態の（ａ）と同様にして、ＰＬＬ回路のＶＣＯ８の出力クロックとＮＲＺデータとの位相同期が取られる。
【００８４】
（ｂ）  ロック検出回路３２は、ＮＲＺデータとＶＣＯ８の出力クロックの位相を比較して、その位相が一致するか否かを検出して、ロック検出信号を利得制御回路１３６に出力する。
【００８５】
（ｃ）  ＶＣＯ８の利得検出
ＶＣＯ利得補償回路１２２は、第１〜第３実施形態と同様にして、ＶＣＯ８の利得Ｋvを検出して、利得制御回路１３６に出力する。
【００８６】
（ｄ）  位相比較利得検出
位相比較利得検出回路１３２中のＦＦ１４０は、ＶＣＯ８の出力クロックのエッジにおいて、ＮＲＺデータをラッチする。ＦＦ１４２は、ＶＣＯ８の出力クロックのエッジにおいて、ＦＦ１４０の出力をラッチする。ＥＸ−ＯＲゲート１４６は、ＦＦ１４０，１４２の出力が一致するとき'Ｌ'、一致しないとき'Ｈ'を出力する。この結果、ＸＯＲゲート１４６の出力は、ＮＲＺデータのエッジが来たとき'Ｈ'、エッジが来ないとき'Ｌ'になる。ＬＰＦ１４６は、ＥＸ−ＯＲゲート１４４の出力Ｖcを平均化して、利得制御回路１３６に出力する。
【００８７】
（ｅ）  利得制御
利得制御回路１３６は、Ｋ＝上記Ｃ４÷（検出された利得Ｋv×電圧Ｖc／電圧Ｖｉ×エッジ率１００％のときの位相利得Ｋph）を計算する。そして、利得ＩpmpがＫに等しくなるようにチャージポンプ３０を制御する。
【００８８】
これにより、ＮＲＺデータのエッジ率が異なることにより位相比較器２の位相利得Ｋphの変動やＶＣＯ８の利得Ｋvの変動があっても、ＰＬＬ回路のループ利得が一定となる。
【図面の簡単な説明】
【００８９】
【図１】図１は本発明の原理図である。
【図２】図２は本発明の第１実施形態によるＰＬＬ回路の構成図；
【図３】図３は図２中のＶＣＯ利得制御回路の構成図；
【図４】図４は図３中の周波数差検出回路の構成図；
【図５】図５は本発明の第２実施形態によるＰＬＬ回路の構成図；
【図６】図６は図５中のＶＣＯ利得補償回路の構成図；
【図７】図７は本発明の第３実施形態によるＰＬＬ回路の構成図；
【図８】図８は本発明の第４実施形態によるＰＬＬ回路の構成図；
【図９】図９は図８中の位相利得補償回路の構成図；
【図１０】図１０は図９のタイムチャート；
【図１１】図１１は本発明の第５実施形態によるＰＬＬ回路の構成図；
【図１２】図１２は本発明の第６実施形態によるＰＬＬ回路の構成図；
【図１３】図１３は本発明の第７実施形態によるＰＬＬ回路の構成図；
【図１４】図１４は図１３中の位相比較利得検出回路の構成図；
【図１５】図１５は図１４のタイムチャート；
【図１６】図１６は従来のＰＬＬ回路の構成図；
【図１７】図１７はＰＬＬ回路のブロック線図；
【図１８】図１８はＬＰＦの一例を示す図；
【図１９】図１９はＰＬＬ回路の周波数特性図（ループ利得大きい場合）；
【図２０】図２０はＰＬＬ回路の周波数特性図（ループ利得小さい場合）。
【図２１】図２１はＰＬＬ周波数特性の仕様例を示す図。
【図２２】図２２はループ利得が変動した場合のＰＬＬ周波数特性図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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