(57)【特許請求の範囲】
【請求項１】
バックアップ用コンデンサが付加された第１の電源と、バックアップ用コンデンサが付加されない第２の電源と、前記第２の電源に付加された抵抗負荷と、前記第２の電源のレベル変化に応じてリセット信号を出力するリセット信号発生回路とを備え、
前記第２の電源による電源電圧の供給が停止したときに前記抵抗負荷により前記第２の電源のレベルは、第１の状態から第２の状態に変化すると共に、前記第２の電源による電源電圧の供給が再開したときに前記第２の電源のレベルが、前記第２の状態から前記第１の状態に復帰するのに応じて、前記リセット信号発生回路からリセット信号を出力することを特徴とするマイクロコンピュータ。
【請求項２】
請求項１に記載したマイクロコンピュータであって、前記第２の電源のレベルと所定の基準電圧とを比較するコンパレータ回路を有し、前記リセット信号発生回路は、このコンパレータ回路の出力に応じてリセット信号を出力することを特徴とするマイクロコンピュータ。
【請求項３】
請求項１に記載したマイクロコンピュータであって、前記負荷抵抗はマイクロコンピュータに外付されていることを特徴とするマイクロコンピュータ。
【請求項４】
請求項２に記載したマイクロコンピュータであって、前記コンパレータ回路に前記第１の電源からの電源電圧を供給したことを特徴とするマイクロコンピュータ。
【請求項５】
請求項１に記載したマイクロコンピュータであって、前記負荷抵抗はマイクロコンピュータに内蔵されていることを特徴とするマイクロコンピュータ。
【請求項６】
請求項５に記載したマイクロコンピュータであって、前記コンパレータ回路に前記第２の電源からの電源電圧を供給することにより、前記コンパレータ回路を前記負荷抵抗として兼用したことを特徴とするマイクロコンピュータ。
【請求項７】
バックアップ用コンデンサが付加された第１の電源と、バックアップ用コンデンサが付加されない第２の電源と、前記第２の電源が供給された出力バッファ回路と、前記第１の電源が供給された、前記出力バッファ回路を除く他の回路ブロックと、前記第２の電源に付加された抵抗負荷と、前記第２の電源のレベル変化に応じてリセット信号を出力するリセット信号発生回路とを備え、
前記第１及び第２の電源電圧は外部の電源回路から供給され、前記電源回路からの電源電圧の供給が停止したときに前記抵抗負荷により前記第２の電源のレベルは、第１の状態から第２の状態に変化すると共に、前記電源回路からの電源電圧の供給が再開したときに前記第２の電源のレベルが、前記第２の状態から前記第１の状態に復帰するのに応じて、前記リセット信号発生回路からリセット信号を出力することを特徴とするマイクロコンピュータ。
【請求項８】
請求項７に記載したマイクロコンピュータであって、前記第２の電源のレベルと所定の基準電圧とを比較するコンパレータ回路を有し、前記リセット信号発生回路は、このコンパレータ回路の出力に応じてリセット信号を出力することを特徴とするマイクロコンピュータ。
【請求項９】
バックアップ用コンデンサが付加された第１の電源と、バックアップ用コンデンサが付加されない第２の電源と、前記第２の電源が供給された出力バッファ回路と、前記第１の電源が供給された、前記出力バッファ回路を除く他の回路ブロックと、前記第２の電源に付加された抵抗負荷と、前記第２の電源のレベル変化に応じてリセット信号を出力するリセット信号発生回路とを備え、
前記第２の電源による電源電圧の供給が停止したときに前記抵抗負荷により前記第２の電源のレベルは、第１の状態から第２の状態に変化すると共に、前記第２の電源による電源電圧の供給が再開したときに前記第２の電源のレベルが、前記第２の状態から前記第１の状態に復帰するのに応じて、前記リセット信号発生回路からリセット信号を出力することを特徴とするマイクロコンピュータ。
【請求項１０】
請求項９に記載したマイクロコンピュータであって、前記第２の電源のレベルと所定の基準電圧とを比較するコンパレータ回路を有し、前記リセット信号発生回路は、このコンパレータ回路の出力に応じてリセット信号を出力することを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロコンピュータに関し、特に電源状態に応じて的確にリセットスタート等の状態設定を行うことができるマイクロコンピュータに関する。
【０００２】
【従来の技術】
マイクロコンピュータは、各種の電子機器を制御するために広く用いられている。図６に示すように、一般にマイクロコンピュータ１００の電源は電子機器に設けられた電源回路１０から供給される。そして、電源回路１０がオフ状態になると、マイクロコンピュータ１００に内蔵された検知回路１０１は、電源電圧VDDINのレベルの異常状態を検知する。これにより、マイクロコンピュータ１００は自己の状態設定を行ったり、電源回路１０からの電源供給が復帰したときにリセットスタートを行っていた。
【０００３】
【発明が解決しようとする課題】
ところで、一般にマイクロコンピュータ１００には、バックアップ用コンデンサ３０が電源に付加される。これは、電源回路１０がオフ状態なった場合、一時的に電源電圧VDDのレベルを維持することにより、スタンバイ状態においてマイクロコンピュータ１００に内蔵されたＲＡＭやレジスタ等のデータの記憶状態を保持するためである。
【０００４】
このため、電源電圧VDDのレベルを検知する検知回路１０１を有していても、電源回路１０のオン・オフによる電源電圧VDDのレベル変化が少ないために、マイクロコンピュータ１００は電源状態に応じて的確にリセット等の状態設定を行うことが困難であった。
【０００５】
本発明の目的は電源状態に応じて的確に状態設定を行うことができるマイクロコンピュータを提供することである。本発明の他の目的は、バックアップ状態から復帰後のリセットスタート動作を高い精度で行うことができるマイクロコンピュータを提供することである。
【０００６】
【課題を解決するための手段】
本発明のマイクロコンピュータは、バックアップ用コンデンサが付加された第１の電源と、バックアップ用コンデンサが付加されない第２の電源と、第２の電源に付加された抵抗負荷と、を備え、第２の電源による電源電圧の供給が停止したときに抵抗負荷により第２の電源のレベルは、第１の状態から第２の状態に変化すると共に、第２の電源による電源電圧の供給が再開したときに、第２の電源のレベルは、第２の状態から第１の状態に復帰する。
【０００７】
この発明はバックアップ用コンデンサが付加された第１の電源と、バックアップ用コンデンサが付加されない第２の電源を有するマイクロコンピュータに適用される。第１の電源は例えばＣＰＵ、ＲＡＭ、レジスタ等のコンデンサバックアップが必要な回路ブロックに供給される。第２の電源はコンデンサバックアップを必要としない回路、例えば入出力回路等に供給される。
【０００８】
そして、第２の電源に抵抗負荷を付加しているので、第２の電源による電源電圧の供給が停止したときに第２の電源のレベルは、第１の状態（ハイレベル）から第２の状態（ロウレベル）に変化する。次に、第２の電源による電源電圧の供給が再開したときに、第２の電源のレベルは、第２の状態（ロウレベル）から第１の状態（ハイレベル）に復帰する。
【０００９】
したがって、電源供給停止時と電源供給再開時における第２の電源のレベル変化が明確になるので、このレベル変化を検知することにより、マイクロコンピュータの状態設定（例えば、スタンバイモードへの突入、電源供給再開時のリセットスタート）を的確に行うことができる。
【００１０】
また、上記特徴構成に加えて、第２の電源のレベル変化に応じてリセット信号を出力するリセット信号発生回路を有し、第２の電源のレベルが第２の状態から第１の状態に復帰するのに応じて、リセット信号発生回路からリセット信号を出力する。
【００１１】
上述したように電源供給停止状態から電源供給が再開されたとき、第２の電源のレベル変化（ハイレベル→ロウレベル）が明確になるので、上記リセット信号発生回路により確実にリセット信号を出力することができる。マイクロコンピュータはこのリセット信号を用いてリセットスタートを行う。
【００１２】
【発明の実施の形態】
次に、本発明の実施形態に係るマイクロコンピュータについて図面を参照しながら説明する。図１は、マイクロコンピュータの構成を示す図である。電子機器に設けられた電源回路１０から電源電圧VDDINがマイクロコンピュータ１００に設けられた第１の電源端子１１及び第２の電源端子１２に供給される。第１の電源端子１１から内部配線された電源線が第１の電源VDD1を構成する。また、第２の電源端子１２から内部配線された電源線が第２の電源VDD2を構成する。
【００１３】
また、電源端子１１にはバックアップ用コンデンサ３０が接続されることにより、第１の電源V DD1にはバックアップ用コンデンサ３０が付加される。この第１の電源VDD1は、マイクロコンピュータ１００内部のＣＰＵ、ＲＡＭ、各種レジスタ等の回路ブロック８０に供給される。これにより、電源回路１０からの電源電圧VDDINの供給が停止した場合であっても、スタンバイモードにおいて上記回路ブロック８０内のデータを保持することができる。
【００１４】
第２の電源VDD2にはバックアップ用コンデンサ３０が付加さていない。その代わりに、電源端子１２とアース間に抵抗負荷４０が接続されることにより、第２の電源VDD2に抵抗負荷４０が付加される。この第２の電源VDD2は、マイクロコンピュータ１００内部の出力回路７０に供給される。また、第２の電源VDD2は、そのレベル変化を検知してリセット信号RSPを出力するリセット信号発生回路６０に供給されている。
【００１５】
このように本実施形態のマイクロコンピュータ１００は、２系統の電源VDD1,VDD2を有している。このように電源系統を分けることにより、出力回路７０のスイッチングに伴うノイズが別の系統の電源（本実施形態では第１の電源VDD1）に悪影響を及ぼすのを防止することができる。
【００１６】
また、電源回路１０から第１の電源VDD1及び第２の電源VDD2への電圧供給経路にはダイオード２０，２１が介挿されており、第１の電源VDD1との第２の電源VDD2間のノイズによる相互干渉を防止している。
【００１７】
そして、本発明は上述したような２系統の電源VDD1,VDD2を有することを前提として、バックアップ用コンデンサ３０が付加されていない第２の電源VDDに対して抵抗負荷４０を付加することにより第２の電源VDDのレベル変化を明確にした。なお、抵抗負荷４０はマイクロコンピュータ１００に外部に抵抗部品を外付けしても良いし、マイクロコンピュータ１００のチップ内に内蔵化することもできる。
【００１８】
次に図２には、リセット信号発生回路６０等の具体的な構成例を示した。リセット信号発生回路６０の前段には、コンパレータ回路５０が設けられている。コンパレータ回路５０の非反転入力端子（＋）には第２の電源VDD2が供給されている。また、その反転入力端子（−）には基準電圧VREFが供給されている。基準電圧VREFはアースレベル（Vss）と第２の電源VDD2のハイレベルVDDHの中間レベルに設定される（  Vss＜VREF＜VDDH  ）。
【００１９】
コンパレータ回路５０は例えばＣＭＯＳの演算増幅回路を用いて容易に構成することができる。また、コンパレータ回路５０の電源としては、第１の電源VDD1を用いることにより、電源回路１０からの電源供給が停止した場合にもコンデンサバックアップにより安定した動作を保証することができる。
【００２０】
コンパレータ回路５０は第２の電源VDD2のレベルと基準電圧VREFのレベルとを比較し、VDD2＞VREFの場合はハイレベルを出力し、VDD2＜VREFの場合はロウレベルを出力する。
【００２１】
また、リセット信号発生回路６０は、ＮＡＮＤ回路６２の一方の入力端子ににコンパレータ回路５０の出力を加えると共に、他方の入力端子に遅延回路６１の出力を加えることによって構成されている。
【００２２】
次に、上述した構成のマイクロコンピュータの動作例について図３の動作タイミング図を参照しながら説明する。電源回路１０からの電圧供給が停止すると電源電圧VDDINはハイレベル（例えば５Ｖ）からロウレベル（例えば０Ｖ）に立ち下がり、電圧供給が再開されると電源電圧VDDINはロウレベルからハイレベルに復帰する。第１の電源VDD1にはバックアップ用コンデンサ３０が付加されているので、マイクロコンピュータ１００のバックアップのために多少の電流が消費されても電源電圧VDDINのレベル変化に伴うレベル変化は小さい。
【００２３】
これに対して、第２の電源VDD2にはバックアップ用コンデンサ３０は付加されず、その代わりに抵抗負荷４０が付加されているので、第２の電源VDD2のレベルは電源電圧VDDINの立ち下がりに基づいてロウレベルに変化する。その後、電源電圧VDDINに伴い、第２の電源VDD2のレベルはハイレベルに復帰する（図中、Ａで示す曲線）。もし、抵抗負荷４０が付加されていない場合にはレベル変化は非常に小さい（図中、Ｂで示す曲線）。
【００２４】
コンパレータ回路５０は、基準電圧VREFとの比較に基づき、第２の電源VDD2のレベル変化を検知して出力信号Vcを出力する。そして、リセット信号発生回路６０は、出力信号Vcの立ち上がりを検知して、リセットパルス信号RSPを出力する。
【００２５】
図４に、リセット信号発生回路６０等の他の構成例を示す。コンパレータ回路５０の電源として、第１の電源VDD1ではなく第２の電源VDD2を用いている点が図２に示した構成例と相違している。かかる構成によれば、コンパレータ回路５０は抵抗負荷４０と兼用することができる。すなわち、コンパレータ回路５０には電源電流IDDが流れるから、抵抗負荷４０とみなすことができる。これにより、マイクロコンピュータ１００の外部の抵抗部品を削減することができる。
【００２６】
図５に、マイクロコンピュータ１００の入出力回路IOnの構成例を示す。マイクロコンピュータ１００には多数の入出力回路が設けられているが、この図では簡単のため、そのうちの１つのみを示した。
【００２７】
入出力回路IOnは、出力バッファ７１と入力バッファ７２とから構成されている。出力バッファ７１はＣＭＯＳインバータであり、Ｐチャネル型ＭＯＳトランジスタＴＲ１とＮチャネル型ＭＯＳトランジスタＴＲ２とから構成されている。また入力バッファ７２もＣＭＯＳインバータであり、Ｐチャネル型ＭＯＳトランジスタＴＲ３とＮチャネル型ＭＯＳトランジスタＴＲ４とから構成されている。
【００２８】
出力バッファ７１のトランジスタサイズは入力バッファ７２のトランジスタサイズに比して大である。これにより、出力バッファ７１の駆動能力は大きく設定されている。出力バッファ７１の電源としては、第２の電源VDD2が用いられている。一方、入力バッファ７２の電源としては、第１の電源VDD1が用いられている。これは前述したように、出力バッファ７１のスイッチングに伴うノイズが電源を介して、他の回路に影響することを防止するためである。
【００２９】
上述した実施形態においては、マイクロコンピュータ１００は２つの電源を有しているが、これに限定されることなく、２つ以上の電源を有しているマイクロコンピュータに対しても適用することができる。ただし、少なくとも１つの電源にはバックアップ用コンデンサ３０が付加され、他の少なくとも１つの電源にはバックアップ用のコンデンサ３０が付加されず、その代わりに抵抗負荷４０が付加される。
【００３０】
【発明の効果】
本発明によれば、バックアップ用コンデンサが付加されていない第２の電源に抵抗負荷を付加したので、電源の停止・再開に伴う伴うレベル変化が明確となり、これを検知することにより電源状態に応じてマイクロコンピュータの状態設定を的確に行うことができる。
【００３１】
また、本発明によれば、かかる第２の電源のレベル変化に基づいてリセット信号を作成しているので、コンデンサによるバックアップ状態から復帰後のリセットスタート動作を高い精度で行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るマイクロコンピュータの構成を示す回路図である。
【図２】本発明の実施形態に係るマイクロコンピュータに設けられたリセット信号発生回路等の回路構成図である。
【図３】本発明の実施形態に係るマイクロコンピュータの動作タイミング図である。
【図４】本発明の実施形態に係るマイクロコンピュータに設けられたリセット信号発生回路等の他の回路構成図である。
【図５】本発明の実施形態に係るマイクロコンピュータ１００に内蔵された入出力回路IOnの回路構成図である。
【図６】従来例に係るマイクロコンピュータの構成を示す回路図である。
【符号の説明】
１０        電源回路
１１,１２   電源端子
２０,２１   ダイオード
３０        バックアップ用コンデンサ
４０        抵抗負荷
５０        コンパレータ回路
６０        リセット信号発生回路
６１        遅延回路
６２        ＮＡＮＤ回路
７０        出力回路
７１        出力バッファ
７２        入力バッファ
８０        回路ブロック
１００      マイクロコンピュータ
１０１      検知回路
【図１】
0004194247.tif 000002
【図２】
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【図３】
0004194247.tif 000004
【図４】
0004194247.tif 000005
【図５】
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【図６】
0004194247.tif 000007