(57)【特許請求の範囲】
【請求項１】
差動信号が入力される差動入力ピンセットを有する半導体デバイス、或いは差動入力を必要としない半導体デバイスへ信号を出力するための信号出力装置であって、
第１信号と、第２信号を受け取り、前記第１信号を反転した反転第１信号及び前記第２信号のいずれを出力するかを選択する選択回路と、
前記第１信号を出力する第１ドライバと、
前記選択回路で選択された前記反転第１信号又は前記第２信号を出力する第２ドライバとを備え、
前記第１ドライバおよび前記第２ドライバが、前記第１信号および前記反転第１信号を、前記差動入力信号を有する半導体デイバスの差動入力信号ピンの一方および他方へそれぞれ出力するか、或いは、前記第１ドライバおよび前記第２ドライバが、前記第１信号および第２信号を、前記差動入力を必要としない半導体デバイスへ独立した信号として出力することを特徴とする信号出力装置。
【請求項２】
前記第１ドライバは前記第１信号を差動信号として受け取り、
前記第２ドライバは、前記反転第１信号を、前記第１ドライバが受け取った前記差動信号を反転した差動信号として受け取り、
前記第１ドライバおよび前記第２ドライバは、前記第１信号を、新たな差動信号として前記半導体デバイスの前記差動入力信号ピンの一方および他方へそれぞれ出力する
こと特徴とする請求項１に記載の信号出力装置。
【請求項３】
前記第１信号を発生する第１フォーマッタと、
前記第２信号を発生する第２フォーマッタと
を更に備えることを特徴とする請求項１に記載の信号出力装置。
【請求項４】
前記第１信号を遅延させる時間遅延回路を更に備えることを特徴とする請求項３に記載の信号出力装置。
【請求項５】
前記時間遅延回路が、前記選択回路における前記反転第１信号及び前記第２信号の通過時間と実質的に等しい時間だけ、前記第１信号の伝送を遅延させることを特徴とする請求項４に記載の信号出力装置。
【請求項６】
前記第１フォーマッタ及び前記第２フォーマッタは、前記第１信号及び前記第２信号の波形を、それぞれ整形して発生させることを特徴とする請求項３から５のいずれかに記載の信号出力装置。
【請求項７】
差動信号が入力される差動入力ピンセットを有する半導体デバイス、或いは差動入力を必要としない半導体デバイスの良否を試験する半導体デバイス試験装置であって、
前記半導体デバイスを試験するための半導体デバイス入力信号を生成するパターン発生器と、
前記パターン発生器によって生成された前記半導体デバイス入力信号を、前記半導体デバイスに出力する信号出力回路と、
前記半導体デバイスを差込み、前記信号出力回路から出力された前記半導体デバイス入力信号を前記半導体デバイスに与える半導体デバイス差込み部と、
前記半導体デバイス差込み部によって前記半導体デバイスに与えられた前記半導体デバイス入力信号に基づいて生成される出力信号を検出する検出部と
を備え、
前記信号出力回路が、
第１信号と、第２信号を受け取り、前記第１信号を反転した反転第１信号及び前記第２信号のいずれを出力するかを選択する選択回路と、
前記第１信号を出力する第１ドライバと、
前記選択回路で選択された前記反転第１信号又は前記第２信号を出力する第２ドライバと
を有し、
前記第１ドライバおよび前記第２ドライバが、前記第１信号および前記反転第１信号を、前記差動入力信号を有する半導体デイバスの差動入力信号ピンの一方および他方へそれぞれ出力するか、或いは、前記第１ドライバおよび前記第２ドライバが、前記第１信号および第２信号を、前記差動入力を必要としない半導体デバイスへ独立した信号として出力することを特徴とする半導体デバイス試験装置。
【請求項８】
前記第１ドライバは前記第１信号を差動信号として受け取り、
前記第２ドライバは、前記反転第１信号を、前記第１ドライバが受け取った前記差動信号を反転した差動信号として受け取り、
前記第１ドライバおよび前記第２ドライバは、前記第１信号を、新たな差動信号として前記半導体デバイスの前記差動入力信号ピンの一方および他方へそれぞれ出力する
こと特徴とする請求項７に記載の半導体デバイス試験装置。
【請求項９】
前記信号出力回路が、前記第１信号を発生する第１フォーマッタと、前記第２信号を発生する第２フォーマッタとを更に備えることを特徴とする請求項７に記載の半導体デバイス試験装置。
【請求項１０】
前記信号出力回路が、前記第１信号を遅延させる時間遅延回路を更に有することを特徴とする請求項９に記載の半導体デバイス試験装置。
【請求項１１】
前記時間遅延回路が、前記選択回路における前記反転第１信号及び前記第２信号の通過時間と実質的に等しい時間だけ、前記第１信号の伝送を遅延させることを特徴とする請求項１０に記載の半導体デバイス試験装置。
【請求項１２】
前記第１フォーマッタ及び前記第２フォーマッタは、前記第１信号及び前記第２信号の波形を、それぞれ整形して発生させることを特徴とする請求項９から１１のいずれかに記載の半導体デバイス試験装置。
【請求項１３】
第１の差動信号を伝送するケーブルと、
前記ケーブルによって伝送された前記第１の差動信号を受け取り、第１信号を出力する第１ドライバと、
前記第１の差動信号を受け取り、前記第１ドライバが出力する前記第１信号に対して反転された第２信号を出力する第２ドライバと、
第２の差動信号を更に受け取り、前記第１の差動信号または前記第２の差動信号のいずれを前記第２ドライバへ出力するかを選択する選択回路と
を備え、
前記第１ドライバおよび前記第２ドライバは、前記第１の差動信号および前記第２の差動信号を、前記第１信号および前記第２信号からなる新たな差動信号として出力するか、或いは、前記第１の差動信号および前記第２の差動信号を、独立した２つの信号として出力することを特徴とする
信号出力装置。
【請求項１４】
前記第１の差動信号を発生する第１フォーマッタと、
前記第２の差動信号を発生する第２フォーマッタと
を更に備えることを特徴とする請求項１３に記載の信号出力装置。
【請求項１５】
前記第１の差動信号を遅延させる時間遅延回路を更に備えることを特徴とする請求項１４に記載の信号出力装置。
【請求項１６】
前記時間遅延回路が、前記選択回路における前記第１の差動信号及び、前記第２の差動信号の通過時間と実質的に等しい時間だけ、前記第１ドライバへ入力される前記第１の差動信号の伝送を遅延させることを特徴とする請求項１５に記載の信号出力装置。
【請求項１７】
前記第１フォーマッタ及び前記第２フォーマッタは、前記第１の差動信号及び前記第２の差動信号の波形を、それぞれ整形して発生させることを特徴とする請求項１４から１６のいずれかに記載の信号出力装置。
【請求項１８】
半導体デバイスの良否を試験する半導体デバイス試験装置であって、
前記半導体デバイスを試験するための半導体デバイス入力信号を生成するパターン発生器と、
前記パターン発生器によって生成された前記半導体デバイス入力信号を第１の差動信号として伝送するケーブルと、
前記ケーブルによって伝送された前記第１の差動信号を前記半導体デバイスに出力する信号出力回路と
を備え、
前記信号出力回路が、
前記第１の差動信号を受け取り、第１信号を出力する第１ドライバと、
前記第１の差動信号を受け取り、前記第１ドライバが出力する前記第１信号に対して反転された第２信号を出力する第２ドライバと
を有し、
前記パターン発生器は第２の差動信号を生成し、
前記信号出力回路は、
前記第１の差動信号および前記第２の差動信号を受け取り、前記第１の差動信号または前記第２の差動信号のいずれを前記第２ドライバへ出力するかを選択する選択回路を更に有し、
前記第１ドライバおよび前記第２ドライバは、差動信号が入力される半導体デバイスに対しては、前記第１の差動信号および前記第２の差動信号を、前記第１信号および前記第２信号からなる新たな差動信号として与え、
差動入力を必要としない半導体デバイス試験に対しては、前記第１の差動信号および前記第２の差動信号を、独立した２つの信号として与えることを特徴とする
半導体デバイス試験装置。
【請求項１９】
前記信号出力回路が、前記第１の差動信号を発生する第１フォーマッタと、前記第２の差動信号を発生する第２フォーマッタとを更に備えることを特徴とする請求項１８に記載の半導体デバイス試験装置。
【請求項２０】
前記信号出力回路が、前記第１の差動信号を遅延させる時間遅延回路を更に有することを特徴とする請求項１９に記載の半導体デバイス試験装置。
【請求項２１】
前記時間遅延回路が、前記選択回路における前記第１の差動信号及び前記第２の差動信号の通過時間と実質的に等しい時間だけ、前記第１ドライバへ入力される前記第１の差動信号の伝送を遅延させることを特徴とする請求項２０に記載の半導体デバイス試験装置。
【請求項２２】
前記第１フォーマッタ及び前記第２フォーマッタは、前記第１の差動信号及び前記第２の差動信号の波形を、それぞれ整形して発生させることを特徴とする請求項１９から２１のいずれかに記載の半導体デバイス試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動信号を出力することができる信号出力装置に関し、特に、半導体デバイス試験装置において被試験半導体デバイスに差動信号を出力する信号出力装置に関する。
【０００２】
【従来の技術】
図１は、半導体デバイス試験装置において、２つの信号出力部を用いて、半導体デバイスに差動信号を生成する従来の構成を示す。半導体デバイス試験装置が、フォーマッタ２０と差動出力回路３０を備える。フォーマッタ２０は、複数のフォーマッタ要素を有し、差動出力回路３０は、複数の差動出力回路要素を有する。フォーマッタ要素２０ａ及び差動出力回路要素３４ａが、第１の信号出力部を構成する。差動出力回路要素３４ａは、ピンドライバ８０ａ、スイッチ８２ａ及び８４ａを有する。フォーマッタ要素２０ｂ及び差動出力回路要素３４ｂが、第２の信号出力部を構成する。差動出力回路要素３４ｂは、ピンドライバ８０ｂ、スイッチ８２ｂ及び８４ｂを有する。図示されるとおり、第１の信号出力部と第２の信号出力部は、同一の構成を有する。
【０００３】
半導体デバイス試験装置は、物理的には、被試験半導体デバイスに入力する半導体デバイス入力信号を生成する試験装置本体と、被試験半導体デバイスをロードして試験するテストヘッドとに分かれている。図１に示される従来の差動信号を生成する構成において、フォーマッタ２０は、試験装置本体に含まれ、差動出力回路３０は、テストヘッドに含まれる。ケーブル６０ａ及び６０ｂは、試験装置本体とテストヘッドの間を接続する。
【０００４】
フォーマッタ要素２０ａ及び２０ｂは、試験装置本体で生成された半導体デバイス入力信号１２ａ及び１２ｂを被試験半導体デバイスに入力するために、その信号波形を整形する。信号波形を整形された半導体デバイス入力信号２２ａ及び２２ｂが、差動でピンドライバ８０ａ及び８０ｂのそれぞれに入力される。ピンドライバ８０ａが第１信号３２ａを出力し、ピンドライバ８０ｂが第２信号３２ｂを出力する。第2信号３２ｂは、第1信号３２ａを反転したパターンを有する。
【０００５】
スイッチ８２ａ及び８４ａは、選択的に開閉され、同様に、スイッチ８２ｂ及び８４ｂが、選択的に開閉される。スイッチ８２ａ及びスイッチ８２ｂが閉じていると、第１信号３２ａ及び第２信号３２ｂのそれぞれが、被試験半導体デバイスに伝送される。スイッチ８４ａ及び８４ｂが閉じていると、アース電位が、被試験半導体デバイスに供給される。
【０００６】
従来の半導体デバイス試験装置においては、差動信号入力ピン・セットを有する半導体デバイスを試験する場合に、独立した２つの第１信号３２ａ及び第２信号３２ｂを用いて、差動信号が生成されていた。
【０００７】
【発明が解決しようとする課題】
図１に示される従来の構成を用いて差動信号を生成すると、差動信号間のスキューが大きくなる。すなわち、第１信号出力部と第２信号出力部は、互いに独立して第１信号３２ａ及び第２信号３２ｂを出力するため、出力される第１信号３２ａと第２信号３２ｂからなる差動信号のスキューには、フォーマッタ２０ａ及び２０ｂが生成する信号のスキューと、ピンドライバ８０ａ及び８０ｂが生成する信号のスキューが少なくとも含まれる。
【０００８】
この差動信号間のスキューは、試験中の半導体デバイスを誤動作させる。被試験半導体デバイスに入力される差動信号間のスキューは、厳密に取り除かなければならず、又は可能な限り小さくされなければならない。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、差動信号が入力される差動入力ピンセットを有する半導体デバイス、或いは差動入力を必要としない半導体デバイスの良否を試験する半導体デバイス試験装置であって、半導体デバイスを試験するための半導体デバイス入力信号を生成するパターン発生器と、パターン発生器によって生成された半導体デバイス入力信号を、半導体デバイスに出力する信号出力回路と、半導体デバイスを差込み、信号出力回路から出力された半導体デバイス入力信号を半導体デバイスに与える半導体デバイス差込み部と、半導体デバイス差込み部によって半導体デバイスに与えられた半導体デバイス入力信号に基づいて生成される出力信号を検出する検出部とを備え、信号出力回路が、第１信号と、第２信号を受け取り、第１信号を反転した反転第１信号及び第２信号のいずれを出力するかを選択する選択回路と、第１信号を出力する第１ドライバと、選択回路で選択された反転第１信号又は第２信号を出力する第２ドライバとを有し、第１ドライバおよび第２ドライバが、第１信号および反転第１信号を、差動入力信号を有する半導体デイバスの差動入力信号ピンの一方および他方へそれぞれ出力するか、或いは、第１ドライバおよび第２ドライバが、第１信号および第２信号を、差動入力を必要としない半導体デバイスへ独立した信号として出力することを特徴とする半導体デバイス試験装置を提供する。
【００１０】
第１ドライバは第１信号を差動信号として受け取り、第２ドライバは、反転第１信号を、第１ドライバが受け取った差動信号を反転した差動信号として受け取り、第１ドライバおよび第２ドライバは、第１信号を、新たな差動信号として半導体デバイスの差動入力信号ピンの一方および他方へそれぞれ出力してもよい。
【００１１】
半導体デバイス試験装置は、第１信号を発生する第１フォーマッタと、第２信号を発生する第２フォーマッタとを更に備えてもよく、第１信号を遅延させる時間遅延回路を更に備えてもよい。
【００１２】
時間遅延回路が、選択回路における反転第１信号及び第２信号の通過時間と実質的に等しい時間だけ、第１信号の伝送を遅延させてもよい。第１フォーマッタ及び第２フォーマッタは、第１信号及び第２信号の波形を、それぞれ整形して発生させてもよい。
【００１３】
また、本発明は、差動信号が入力される差動入力ピンセットを有する半導体デバイス、或いは差動入力を必要としない半導体デバイスの良否を試験する半導体デバイス試験装置であって、半導体デバイスを試験するための半導体デバイス入力信号を生成するパターン発生器と、パターン発生器によって生成された半導体デバイス入力信号を、半導体デバイスに出力する信号出力回路と、半導体デバイスを差込み、信号出力回路から出力された半導体デバイス入力信号を半導体デバイスに与える半導体デバイス差込み部と、半導体デバイス差込み部によって半導体デバイスに与えられた半導体デバイス入力信号に基づいて生成される出力信号を検出する検出部とを備え、信号出力回路が、第１信号と、第２信号を受け取り、第１信号を反転した反転第１信号及び第２信号のいずれを出力するかを選択する選択回路と、第１信号を出力する第１ドライバと、選択回路で選択された反転第１信号又は第２信号を出力する第２ドライバとを有し、第１ドライバおよび第２ドライバが、第１信号および反転第１信号を、差動入力信号を有する半導体デイバスの差動入力信号ピンの一方および他方へそれぞれ出力するか、或いは、第１ドライバおよび第２ドライバが、第１信号および第２信号を、差動入力を必要としない半導体デバイスへ独立した信号として出力する半導体デバイス試験装置を提供する。
【００１４】
この半導体デバイス試験装置において、第１ドライバは第１信号を差動信号として受け取り、第２ドライバは、反転第１信号を、第１ドライバが受け取った差動信号を反転した差動信号として受け取り、第１ドライバおよび第２ドライバは、第１信号を、新たな差動信号として半導体デバイスの差動入力信号ピンの一方および他方へそれぞれ出力してもよい。
【００１５】
また、前記信号出力回路が、第１信号を発生する第１フォーマッタと、第２信号を発生する第２フォーマッタとを更に有してもよく、或いは、第１信号を遅延させる時間遅延回路を更に有してもよい。
【００１６】
この時間遅延回路は、選択回路における反転第１信号及び第２信号の通過時間と実質的に等しい時間だけ、第１信号の伝送を遅延させてもよい。第１フォーマッタ及び第２フォーマッタは、第１信号及び第２信号の波形を、それぞれ整形して発生させてもよい。
【００１７】
更に、本発明は、第１の差動信号を伝送するケーブルと、ケーブルによって伝送された第１の差動信号を受け取り、第１信号を出力する第１ドライバと、第１の差動信号を受け取り、第１ドライバが出力する第１信号に対して反転された第２信号を出力する第２ドライバと、第２の差動信号を更に受け取り、第１の差動信号または第２の差動信号のいずれを第２ドライバへ出力するかを選択する選択回路とを備え、第１ドライバおよび第２ドライバは、第１の差動信号および第２の差動信号を、第１信号および第２信号からなる新たな差動信号として出力するか、或いは、第１の差動信号および第２の差動信号を、独立した２つの信号として出力することを特徴とする信号出力装置を提供する。
【００１８】
信号出力装置は、第１の差動信号を発生する第１フォーマッタと、第２の差動信号を発生する第２フォーマッタとを更に備えてもよく、第１の差動信号を遅延させる時間遅延回路を更に備えてもよい。
【００１９】
この時間遅延回路は、選択回路における第１の差動信号及び、第２の差動信号の通過時間と実質的に等しい時間だけ、第１ドライバへ入力される第１の差動信号の伝送を遅延させてもよい。また、第１フォーマッタ及び第２フォーマッタは、第１の差動信号及び第２の差動信号の波形を、それぞれ整形して発生させてもよい。
【００２０】
更に本発明は、半導体デバイスの良否を試験する半導体デバイス試験装置であって、半導体デバイスを試験するための半導体デバイス入力信号を生成するパターン発生器と、パターン発生器によって生成された半導体デバイス入力信号を第１の差動信号として伝送するケーブルと、ケーブルによって伝送された第１の差動信号を半導体デバイスに出力する信号出力回路とを備え、信号出力回路が、第１の差動信号を受け取り、第１信号を出力する第１ドライバと、第１の差動信号を受け取り、第１ドライバが出力する第１信号に対して反転された第２信号を出力する第２ドライバとを有し、パターン発生器は第２の差動信号を生成し、信号出力回路は、第１の差動信号および第２の差動信号を受け取り、第１の差動信号または第２の差動信号のいずれを第２ドライバへ出力するかを選択する選択回路を更に有し、第１ドライバおよび第２ドライバは、差動信号が入力される半導体デバイスに対しては、第１の差動信号および第２の差動信号を、第１信号および第２信号からなる新たな差動信号として与え、差動入力を必要としない半導体デバイス試験に対しては、第１の差動信号および第２の差動信号を、独立した２つの信号として与えることを特徴とする半導体デバイス試験装置を提供する。
【００２１】
この場合、信号出力回路が、第１の差動信号を発生する第１フォーマッタと、第２の差動信号を発生する第２フォーマッタとを更に備えてもよい。また、信号出力回路が、第１の差動信号を遅延させる時間遅延回路を更に有してもよい。
【００２２】
この時間遅延回路が、選択回路における第１の差動信号及び第２の差動信号の通過時間と実質的に等しい時間だけ、第１ドライバへ入力される第１の差動信号の伝送を遅延させてもよい。また、第１フォーマッタ及び第２フォーマッタは、第１の差動信号及び第２の差動信号の波形を、それぞれ整形して発生させてもよい。
【００２３】
【発明の実施の形態】
アナログＩＣは、テレビ、ラジオ、オーディオ装置などで、アナログ信号の増幅、検波、変調、発振などに広く使われている。アナログＩＣは、アナログ信号の処理を行うため、厳格に電圧制御されることが必要である。そのため、２つの入力信号の差を用いて動作する差動式アナログＩＣが、用いられることが多い。また、ディジタルＩＣにおいても、動作を高速化する要求に伴い、差動入力を用いるものがある。
【００２４】
図２は、本発明の第１の実施の形態である、半導体デバイス４２を試験する半導体デバイス試験装置を示す。この半導体試験装置は、パターン発生器１０、信号出力回路１２０、半導体デバイス差込部４０及び検出部５０を有する。信号出力回路１２０が、フォーマッタ２０及び差動出力回路３０を有する。半導体デバイス試験装置は、半導体デバイス４２に供給する半導体デバイス入力信号を生成するための試験装置本体と、半導体デバイス４２をロードするテストヘッドとを有する。この実施の形態においては、パターン発生器１０及びフォーマッタ２０が、試験装置本体に含まれ、差動出力回路３０、半導体デバイス差込部４０及び検出部５０が、テストヘッドに含まれる。試験装置本体とテストヘッドは別ユニットであり、ケーブル６０で接続されている。フォーマッタ２０が試験装置本体に含まれているが、別の実施の形態においては、フォーマッタ２０が、テストヘッドに含まれてもよい。
【００２５】
パターン発生器１０は、半導体デバイス４２を試験するための半導体デバイス入力信号１２を生成する。半導体デバイス入力信号１２は、フォーマッタ２０に入力され、半導体デバイス４２の特性に応じて、波形を整形される。波形を整形された半導体デバイス入力信号２２は、ケーブル６０を通って、差動出力回路３０に入力される。このケーブル６０は、数メートルにも及ぶ。差動出力回路３０は、入力された半導体デバイス入力信号２２を差動信号３２として半導体デバイス差込部４０に出力する。半導体デバイス４２は、半導体デバイス差込部４０に差し込まれ、半導体デバイス差込部４０を介して、差動信号３２を入力信号として受け取る。半導体デバイス４２は、入力された差動信号３２に基づいて、半導体デバイス差込部４０を介して、検出部５０に出力信号４４を出力する。検出部５０は、出力信号４４を受け取って、半導体デバイス４２の良否を判定する。
【００２６】
半導体デバイス試験装置を構成する電気的素子は、回路動作の安定を図るために、差動信号で動作する。そのために、実際の半導体デバイス試験装置においては、ほとんどの信号の伝送が差動で行われている。従って、図２において伝送される信号は、実際には二本の伝送線で差動信号として伝送されていることが多い。
【００２７】
図３は、図２に示された本発明の第１の実施の形態における、信号出力回路１２０の詳細な構成を示す。第１の実施の形態において、フォーマッタ２０が、フォーマッタ要素２０ａを有し、差動出力回路３０が、差動出力回路要素３６ａを有する。この信号出力回路１２０は、図１に示された従来の構成と異なり、１つのフォーマッタ要素２０ａを用いて差動信号を出力することができる。図３においては、１つのフォーマッタ要素２０ａ及び１つの差動出力回路要素３６ａしか示されていないが、フォーマッタ２０は複数のフォーマッタ要素を有してもよく、また、差動出力回路３０が複数の差動出力回路要素を有してもよい。差動出力回路要素３６ａが、差動信号分離ドライバ８６、スイッチ８８ａ、９０ａ、８８ｂ及び９０ｂを有する。スイッチ８８ａは、差動信号分離ドライバ８６の一方の出力に接続し、スイッチ８８ｂは、差動信号分離ドライバ８６の他方の出力に接続する。スイッチ９０ａ及び９０ｂは、アースに接地される。フォーマッタ要素２０ａと差動出力回路要素３６ａは、ケーブル６０ａで接続されている。半導体デバイス４２が複数の差動信号入力ピン・セットを有する場合に、このフォーマッタ要素２０ａ及び差動出力回路要素３６ａは、差動信号入力ピン・セットの各々に対して設けられる。本明細書において、差動信号入力ピン・セットとは、差動入力を受ける２本の差動信号入力ピンを意味する。
【００２８】
図３に示された信号出力回路１２０が、差動信号を出力する方法について説明する。まず、半導体デバイス入力信号１２ａが、フォーマッタ要素２０ａに入力される。半導体デバイス入力信号１２ａは、一本の伝送線で伝送されても、二本の伝送線で差動信号として伝送されてもよい。フォーマッタ要素２０ａは、被試験半導体デバイス４２の特性に応じて半導体デバイス入力信号１２ａの波形を整形し、波形を整形された半導体デバイス入力信号２２ａを出力する。図３において、半導体デバイス入力信号２２ａは、二本の伝送線で差動信号として伝送されているが、一本の伝送線で伝送されてもよい。
【００２９】
半導体デバイス入力信号２２ａは、ケーブル６０ａを通って、差動信号分離ドライバ８６に入力される。差動信号分離ドライバ８６は、入力された半導体デバイス入力信号２２ａを、二本の伝送線に分けて、非反転信号３２ｃと反転信号３２ｄを出力する。
【００３０】
スイッチ８８ａ及び９０ａは、選択的に開閉される。この選択は、半導体デバイス４２の差動信号入力ピンが非反転信号３２ｃの入力を要求するか、又は接地される必要があるかどうかに基づく。スイッチ８８ａを閉じて、スイッチ９０ａを開く場合には、半導体デバイス４２の差動信号入力ピンに、非反転信号３２ｃが入力される。逆に、スイッチ８８ａを開いて、スイッチ９０ａを閉じる場合には、差動信号入力ピンに、アース電位が入力される。同様に、スイッチ８８ｂ及び９０ｂも、選択的に開閉される。非反転信号３２ｃ及び反転信号３２ｄを半導体デバイス４２に供給するためには、スイッチ８８ａ及び８８ｂを閉じて、スイッチ９０ａ及びスイッチ９０ｂを開く。
【００３１】
非反転信号３２ｃ及び反転信号３２ｄは、差動信号として半導体デバイス４２に出力されることができる。本発明の第１の実施形態における差動出力回路要素３６ａにおいて、差動信号分離ドライバ８６が差動信号（３２ｃ、３２ｄ）を出力するので、図１に示された従来の構成により出力される差動信号（３２ａ、３２ｂ）と比較すると、差動信号（３２ｃ、３２ｄ）の間のスキューは非常に小さい。
【００３２】
図４は、図２に示された本発明の第２の実施の形態における、信号出力回路１２０の詳細な構成を示す。この第２の実施形態においては、第１の実施形態と異なり、信号出力回路１２０が差動信号を出力するために、１つのフォーマッタ要素２０ａ及び１つの差動出力回路要素３８ａが用いられる。図４においては、２つのフォーマッタ要素２０ａ及び２０ｂと１つの差動出力回路要素３８ａしか図示されていないが、フォーマッタ２０は３つ以上のフォーマッタ要素を有してよく、また、差動出力回路３０が複数の差動出力回路要素を有してもよい。図２と同一の符号を有する構成は、図２に示された構成と実質的に同一であるので、説明を省略する。
【００３３】
差動出力回路要素３８ａは、ドライバ９２、９４、時間遅延回路９６、選択回路９８、ピンドライバ１００、１０２、スイッチ１０４ａ、１０６ａ、１０４ｂ及び１０６ｂを有する。ドライバ９２の出力は、選択回路９８の入力"ポート０"と、時間遅延回路９６の入力に接続される。ドライバ９４の出力は、選択回路９８の入力"ポート１"に接続される。時間遅延回路９６の出力はピンドライバ１００の入力に接続され、選択回路９８の出力はピンドライバ１０２の入力に接続される。スイッチ１０４ａは、ピンドライバ１００の出力に接続し、スイッチ１０４ｂは、ピンドライバ１０２の出力に接続する。スイッチ１０６ａ及び１０６ｂは、アースに接地される。
【００３４】
フォーマッタ要素２０ａは、ケーブル６０ａによってドライバ９２に接続され、同様に、フォーマッタ要素２０ｂは、ケーブル６０ｂによってドライバ９４に接続される。このケーブル６０ａ及び６０ｂは、別個のケーブルとして図示されているが、一体として構成されていてもよい。
【００３５】
フォーマッタ要素２０ａ及び２０ｂが、互いに独立して、パターン発生器１０が生成した半導体デバイス入力信号１２ａ及び１２ｂをそれぞれ受け取る。フォーマッタ要素２０ａは、被試験半導体デバイス４２の特性に応じて半導体デバイス入力信号１２ａの波形を整形し、波形を整形された半導体デバイス入力信号２２ａを出力する。同様に、フォーマッタ要素２０ｂは、半導体デバイス入力信号１２ｂの波形を整形し、波形を整形された半導体デバイス入力信号２２ｂを出力する。波形を整形された半導体デバイス入力信号２２ａ及び２２ｂは、ケーブル６０ａ及び６０ｂをそれぞれ通って、ドライバ９２及び９４にそれぞれ入力される。
【００３６】
ドライバ９２から出力された半導体デバイス入力信号２２ａは、時間遅延回路９６と、選択回路９８の入力"ポート０"に入力される。ドライバ９４から出力された半導体デバイス入力信号２２ｂは、選択回路９８の入力"ポート１"に入力される。選択回路９８は、半導体デバイス入力信号２２ａを反転した反転信号と、半導体デバイス入力信号２２ｂのいずれか一方を選択する。
【００３７】
時間遅延回路９６は、半導体デバイス入力信号２２ａの伝送を遅延させる。具体的には、時間遅延回路９６は、半導体デバイス入力信号２２ｂ又は半導体デバイス入力信号２２ａが選択回路９８を通過する時間に実質的に等しい時間だけ、時間遅延回路９６に入力された半導体デバイス入力信号２２ａの伝送を遅延させる。時間遅延回路９６で遅延させられた半導体デバイス入力信号２２ａは、ピンドライバ１００に伝送される。選択回路９８で選択された半導体デバイス入力信号２２ａの反転信号又は半導体デバイス入力信号２２ｂは、ピンドライバ１０２に伝送される。ピンドライバ１００が、半導体デバイス入力信号２２ａである第１信号３２ｅを出力し、ピンドライバ１０２が、半導体デバイス入力信号２２ａの反転信号又は半導体デバイス入力信号２２ｂのいずれかである第２信号３２ｆを出力する。スイッチ１０４ａ、１０６ａ、１０４ｂ及び１０６ｂは、図３におけるスイッチ８８ａ、９０ａ、８８ｂ及び９０ｂに相当する。スイッチ１０４ａ及び１０４ｂが閉じており、スイッチ１０６ａ及び１０６ｂが開いているとき、第１信号３２ｅ及び第２信号３２ｆが、被試験半導体デバイス４２に出力される。
【００３８】
選択回路９８が半導体デバイス入力信号２２ｂを選択する場合、信号出力回路１２０は、半導体デバイス入力信号２２ａである第１信号３２ｅと、半導体デバイス入力信号２２ｂである第２信号３２ｆの、２つの独立した信号を出力することになる。一方、選択回路９８が半導体デバイス入力信号２２ａの反転信号を選択する場合、信号出力回路１２０は、半導体デバイス入力信号２２ａである第１信号３２ｅと、その反転信号である第２信号３２ｆを出力する。この第１信号３２ｅ及び第２信号３２ｆは、差動信号として半導体デバイス４２に出力されることができる。この実施形態において出力される差動信号間に生じるスキューは選択回路９８以前の電気的素子によっては生成されないので、図１に示された従来の構成により生成される差動信号（３２ａ、３２ｂ）間のスキューに比して、差動信号（３２ｅ、３２ｆ）間のスキューは非常に小さい。
【００３９】
第２の実施形態における信号出力回路１２０は、独立した２つの信号を生成する機能を有し、更に、図１に示された従来の構成に比して、スキューの小さい差動信号を生成する機能をも有する。この信号出力回路１２０は、試験する半導体デバイス４２の種類に基づいて、上記２つの機能を選択的に使い分けることができる。すなわち、半導体デバイス４２が差動で動作するのであれば、信号出力回路１２０は差動信号を出力し、半導体デバイス４２が差動入力を必要としないのであれば、信号出力回路１２０は、独立した２つの信号を出力する。多くの種類の半導体デバイスを試験できるように汎用性を有することは、半導体デバイス試験装置において非常に重要なことである。
【００４０】
図５は、選択回路９８と、その周辺回路素子の一つの実施の形態を示す。上述したとおり、半導体デバイス試験装置において、信号の伝送は、ほとんど差動信号により行われて、ほとんどの回路素子に差動信号が入力される。
【００４１】
選択回路９８は、ドライバ１０８、１１０、スイッチ１１２、インバータ１１４、抵抗１１６を有する。ドライバ１０８は、選択回路９８の入力"ポート０"に設けられ、半導体デバイス入力信号２２ａを反転して出力する。ドライバ１１０は、選択回路９８の入力"ポート１"に設けられる。試験される半導体デバイス４２が差動信号入力ピン・セットを有するか否かによって、半導体デバイス４２に半導体デバイス入力信号を入力する前に、スイッチ１１２が、ドライバ１０８又はドライバ１１０のいずれか一方を選択する。具体的には、スイッチ１１２が閉じると、ドライバ１０８がハイインピーダンスになり、ドライバ１１０がオンになる。スイッチ１１２が開くと、ドライバ１１０がハイインピーダンスになり、ドライバ１０８がオンになる。時間遅延回路９６は、半導体デバイス入力信号２２ａがドライバ１０８を通過して反転される時間又は半導体デバイス入力信号２２ｂがドライバ１１０を通過する時間に実質的に等しい時間だけ、時間遅延回路９６に入力された半導体デバイス入力信号２２ａの伝送を遅延させる。このことによって、出力される第１信号３２ｅと第２信号３２ｆの間のスキューが小さくされる。
【００４２】
【発明の効果】
本発明によれば、スキューの小さい差動信号を生成することができる。また、本発明によると、独立した２つの信号又は差動信号を選択的に出力することができる汎用性の高い信号出力回路が提供される。
【図面の簡単な説明】
【図１】２つの信号出力部を用いて差動信号を出力する従来の構成を示す。
【図２】本発明による半導体デバイス試験装置を示す。
【図３】本発明の第１の実施の形態における、差動信号を出力する信号出力回路１２０の構成を示す。
【図４】本発明の第２の実施の形態における、差動信号又は独立した２つの信号を選択的に出力することができる信号出力回路１２０の構成を示す。
【図５】図４に示された選択回路９８およびその周辺回路素子の詳細な構成を示す。
【符号の説明】
１０  パターン発生器
１２、１２ａ、１２ｂ  半導体デバイス入力信号
２０  フォーマッタ
２０ａ、２０ｂ  フォーマッタ要素
２２、２２ａ、２２ｂ  半導体デバイス入力信号
３０  差動出力回路
３２  差動信号
３２ａ  第１信号
３２ｂ  第２信号
３２ｃ  非反転信号
３２ｄ  反転信号
３２ｅ  第１信号
３２ｆ  第２信号
３４ａ、３４ｂ、３６ａ、３８ａ  差動出力回路要素
４０  半導体デバイス差込部
４２  半導体デバイス
４４  出力信号
５０  検出部
６０、６０ａ、６０ｂ  ケーブル
８０ａ、８０ｂ  ピンドライバ
８２ａ、８２ｂ、８４ａ、８４ｂ  スイッチ
８６  差動信号分離ドライバ
８８ａ、８８ｂ、９０ａ、９０ｂ  スイッチ
９２、９４  ドライバ
９６  時間遅延回路
９８  選択回路
１００、１０２  ピンドライバ
１０４ａ、１０４ｂ、１０６ａ、１０６ｂ  スイッチ
１０８、１１０  ドライバ
１１２  スイッチ
１１４  インバータ
１１６  抵抗
１２０  信号出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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