(57)【特許請求の範囲】
【請求項１】
第１導電型のコレクタ層、第２導電型のベース層、および第１導電型のエミッタ層を備え、上記ベース層が、真性ベース層と外部ベース層とを含むトランジスタを半導体基板に形成して半導体装置を製造するための方法であって、
外部ベース層形成用開口が形成された第１の絶縁膜を形成する工程と、
上記外部ベース層形成用開口を用いて、外部ベース層を形成する工程と、
上記外部ベース層形成用開口に対応する領域を含む真性ベース層形成用開口を介して、上記半導体基板へ上記第２導電型への制御のための不純物を導入して、上記真性ベース層を形成する工程と、
上記外部ベース層を形成する工程の後、上記半導体基板表面および上記第１の絶縁膜上に、上記外部ベース層に対応した領域の一部にコンタクトホールを有する第２の絶縁膜を形成する工程と、
上記コンタクトホール内に、上記第２導電型への制御のための不純物を含有する拡散源層を形成する工程と、
上記拡散源層から上記ベース層に上記第２導電型への制御のための不純物を拡散させる工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
上記拡散源層を形成する工程が、ポリシリコン膜を形成する工程と、
上記ポリシリコン膜に上記第２導電型への制御のための不純物を導入する工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタを有する半導体装置の製造方法に関し、特に高周波トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
高周波トランジスタは、特性向上のため微細パターンにより形成される。トランジスタが形成された半導体基板の上には、コンタクトホールを有する酸化シリコン膜が形成され、コンタクトホールを介して、ベースにベース取出電極が接続され、エミッタにエミッタ取出電極が接続される。
接続抵抗を低減するために、ベース取出電極と接触する部分のベース層には、不純物濃度を高くした高濃度領域が形成される。たとえば、ｎｐｎ型のトランジスタを有する半導体装置の製造において、まず、コンタクトホールを介してベース層に直接ボロン（Ｂ）イオンを注入する。その後、この状態の半導体基板を加熱することにより、注入されたボロンイオンを拡散させ、コンタクトホールの領域内のベース層にボロン濃度が高いｐ+層を形成し、ｐ+層に接触するようにベース取出電極が形成される。
【０００３】
【発明が解決しようとする課題】
ところが、上記の製造方法では、注入したボロンがその後の熱拡散によりベース層の深部にまで拡散するから、注入したボロンはベース層とベース取出電極と間の接続抵抗低減に有効に寄与しない。したがって、得られた半導体装置のベース層とベース取出電極との界面において、高いコンタクト抵抗（寄生抵抗）が生ずる。素子のパターンが微細になると、コンタクトホールの幅は１μｍ以下となる。このような場合、ベース層とベース取出電極との接触面積は小さくなるので、接続抵抗の上昇は顕著になる。
【０００４】
そこで、この発明の目的は、ベース層の接続抵抗が小さいトランジスタを有した半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段および発明の効果】
この発明の製造方法により製造される半導体装置は、第１導電型のコレクタ層（１，２）、第２導電型のベース層（３）、および第１導電型のエミッタ層（１３）を備え、上記ベース層が、真性ベース層（３ｂ）と外部ベース層（３ａ）とを含むトランジスタを半導体基板（１）上に形成してなる半導体装置であって、上記ベース層の形成領域に対応する領域に開口が形成された第１の絶縁膜（４）と、上記半導体基板上および上記第１の絶縁膜上に形成され、上記ベース層に電極を接続するためのコンタクトホール（６）を有する第２の絶縁膜（５）と、上記コンタクトホール内に形成され、上記第２導電型への制御のための不純物を含有する拡散源層（８）と、上記ベース層において、上記ベース層と上記拡散源層との界面近傍に形成され、上記拡散源層に含有される不純物と同種の不純物を含有し、不純物濃度が上記ベース層の不純物濃度の平均値より高い高濃度領域（１２）とを含み、上記外部ベース層が上記コンタクトホールの下方に形成されていることを特徴とする半導体装置であってもよい。
【０００６】
なお、括弧内の英数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
このような拡散源層を有する半導体装置は、製造時に熱処理工程を経ることにより、拡散源層からベース層へ第２導電型への制御のための不純物が拡散され、ベース層において、ベース層と拡散源層との界面近傍に高濃度領域が形成される。
【０００７】
このように拡散源層から不純物が拡散する場合、従来の技術のようにベース層に直接注入された不純物が拡散する場合に比して、不純物はベース層の深部にまでは拡散しない。したがって、得られた半導体装置のベース層において、拡散源層から拡散した不純物は、ベース層と拡散源層との界面近傍に、ベース層の厚さに比して極めて薄く分布する。これにより、ベース層の接続抵抗低減に有効に寄与する高濃度領域が形成される。コンタクトホールが１μｍ以下の小さな幅を有する場合、ベース層の接続部の接触面積が小さくなるので、本発明の構成による抵抗低減の効果は顕著となる。
【０００８】
第２導電型がｐ型である場合、第２導電型への制御のための不純物は、たとえば、ボロン（Ｂ）とすることができる。
半導体基板上には、エピタキシャル成長膜が形成されていてもよい。この場合、トランジスタはエピタキシャル成長膜に形成したものとすることができる。第２の絶縁膜には、さらにエミッタ取出用のコンタクトホールが設けられていてもよく、エミッタ取出用のコンタクトホールを介してエミッタ取出電極が設けられていてもよい。
【０００９】
外部ベース層は、真性ベース層に対して厚さが厚く形成されていることが好ましい。このような構成により、抵抗値を低減することができる。
上記拡散源層は、主としてポリシリコンからなっていてもよい。
【００１０】
拡散源層の上には、金属などからなるベース取出電極を設けることができる。この場合、不純物を添加して導電化されたポリシリコンは、拡散源層としての機能を有すると同時に、ベース層とベース取出電極とを電気的に接続させる機能も有する。
請求項１記載の発明は、第１導電型のコレクタ層、第２導電型のベース層、および第１導電型のエミッタ層を備え、上記ベース層が、真性ベース層と外部ベース層とを含むトランジスタを半導体基板に形成して半導体装置を製造するための方法であって、外部ベース層形成用開口が形成された第１の絶縁膜を形成する工程と、上記外部ベース層形成用開口を用いて、外部ベース層を形成する工程と、上記外部ベース層形成用開口に対応する領域を含む真性ベース層形成用開口を介して、上記半導体基板へ上記第２導電型への制御のための不純物を導入して、上記真性ベース層を形成する工程と、上記外部ベース層を形成する工程の後、上記半導体基板表面および上記第１の絶縁膜上に、上記外部ベース層に対応した領域の一部にコンタクトホールを有する第２の絶縁膜を形成する工程と、上記コンタクトホール内に、上記第２導電型への制御のための不純物を含有する拡散源層を形成する工程と、上記拡散源層から上記ベース層に上記第２導電型への制御のための不純物を拡散させる工程とを含むことを特徴とする半導体装置の製造方法である。
【００１１】
本発明に係る半導体装置の製造方法により、上述の半導体装置を得ることができる。
拡散源層からベース層に第２導電型への制御のための不純物を拡散させる工程は、たとえば、ランプアニールによるものとすることができる。この場合、昇温速度および降温速度を速くすることができるので、不純物の拡散を短時間で行うことができる。
【００１２】
外部ベース層および真性ベース層は、たとえば、半導体基板の所定の領域に、適当な不純物イオンをイオン注入した後、この不純物イオンを熱拡散させて得ることができる。外部ベース層と真性ベース層とは、個別に形成してもよい。外部ベース層と真性ベース層とは、それぞれの形成条件を調整することにより、外部ベース層を真性ベース層より厚く（より深く）形成することができる。
【００１３】
請求項２記載の発明は、上記拡散源層を形成する工程が、ポリシリコン膜を形成する工程と、上記ポリシリコン膜に上記第２導電型への制御のための不純物を導入する工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法である。
本発明に係る半導体装置の製造方法により、上述の半導体装置であって、拡散源層が、主としてポリシリコンからなっているものを得ることができる。不純物の添加により導電化されたポリシリコンは、半導体装置の配線材料として一般的な材料であるから、既存の設備を用いて本発明に係る半導体装置を容易に製造することができる。
【００１４】
ポリシリコン膜を形成する工程は、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるものとすることができる。ポリシリコン膜に第２導電型への制御のための不純物を導入する工程は、たとえば、イオン注入によるものとすることができる。
エミッタ層は、第２の絶縁膜に形成されたエミッタ用コンタクトホール内に、第１導電型への制御のための不純物を添加したポリシリコンを形成し、熱処理により半導体基板へ第１導電型への制御のための不純物を拡散させて得てもよい。この場合、ベース用コンタクトホール内に形成するポリシリコン膜とエミッタ用コンタクトホール内に形成するポリシリコン膜とは、一体のものとして一括して形成してもよい。さらに、ベース用コンタクトホール内のポリシリコン膜に第２導電型への制御のための不純物を注入し、エミッタ用コンタクトホール内のポリシリコン膜に第１導電型への制御のための不純物を注入した後、熱処理することにより、高濃度領域とエミッタ層とを一括して形成することができる。
【００１５】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の図解的な断面図である。
ｎ型シリコン（Ｓｉ）からなる半導体基板１の上には、シリコンからなるエピタキシャル層２が形成されている。エピタキシャル層２の厚さは、たとえば、４μｍとすることができる。エピタキシャル層２は、不純物の添加によりｎ型化されており、導電率は、たとえば、０．７５Ωｃｍとすることができる。エピタキシャル層２の中央部には、エピタキシャル層２の表面から一定の深さにかけてベース層３が形成されている。ベース層３は、ｐ型への制御のための不純物（たとえば、ボロン（Ｂ））により、ｐ型化されている。ベース層３の端部は、他の部分より厚く（より深くまで）形成された外部ベース層３ａとなっている。具体的な厚さは、たとえば、外部ベース層３ａの最も厚い部分が１．２μｍ程度であり、外部ベース層３ａ以外の部分（真性ベース層３ｂ）が０．５μｍ程度である。
【００１６】
ベース層３を含むエピタキシャル層２の上には、第１酸化シリコン膜４が形成されている。第１酸化シリコン膜４には、ほぼベース層３に対応する領域に開口が設けられている。第１酸化シリコン膜４およびベース層３の上には、第２酸化シリコン膜５が形成されている。第２酸化シリコン膜５は、第１酸化シリコン膜４の開口部ではエピタキシャル層２（ベース層３）の上面に接している。この領域で第２酸化シリコン膜５には、３つの開口、すなわち、中央部のエミッタ用コンタクトホール７、およびその両側のベース用コンタクトホール６が形成されている。
【００１７】
ベース用コンタクトホール６内を埋めるように、ｐ型ポリシリコン層８が形成されている。ｐ型ポリシリコン層８は、ポリシリコンにｐ型への制御のための不純物（たとえば、ボロン）を添加してなる。エミッタ用コンタクトホール７を埋めるように、ｎ型ポリシリコン層９が形成されている。ｎ型ポリシリコン層９は、ポリシリコンにｎ型への制御のための不純物（たとえば、ヒ素（Ａｓ））を添加してなる。
【００１８】
ｐ型ポリシリコン層８の上には、ベース取出電極１０が形成されている。ｎ型ポリシリコン層９の上には、エミッタ取出電極１１が形成されている。ベース取出電極１０およびエミッタ取出電極１１は、たとえば、アルミニウム（Ａｌ）、アルミニウムとシリコンとの合金、アルミニウムと銅（Ｃｕ）との合金などからなる。
外部ベース層３ａにおいて、ベース層３とｐ型ポリシリコン層８との界面近傍には、ｐ型不純物濃度がベース層３のｐ型不純物濃度の平均値より高いｐ+層１２が形成されている。ｐ+層１２の厚さ（たとえば、０．１〜０．２５μｍ）は、ベース層３の厚さ（たとえば、０．５〜１．２μｍ）に比して極めて薄い。ｐ型への制御のための不純物として、ｐ型ポリシリコン層８に添加されているものと、ｐ+層１２に添加されているものとは種類が同じ（たとえば、両方ともボロン）である。不純物により導電化されたｐ型ポリシリコン層８は、ｐ+層１２とベース取出電極１０とを電気的に接続している。
【００１９】
エピタキシャル層２において、エピタキシャル層２とｎ型ポリシリコン層９との界面近傍には、ｎ型のエミッタ層１３が形成されている。エミッタ層１３の厚さ（たとえば、０．１〜０．２５μｍ）は、ベース層３の厚さに比べて極めて薄い。ｎ型への制御のための不純物として、ｎ型ポリシリコン層９に添加されているものと、エミッタ層１３に添加されているものとは、種類が同じ（たとえば、両方ともヒ素）である。不純物により導電化されたｎ型ポリシリコン層９は、エミッタ層１３とエミッタ取出電極１１とを電気的に接続している。
【００２０】
以上の構成において、ｐ+層１２（ベース層３の表面近傍に高濃度で分布した不純物）により、ベース層３（外部ベース層３ａ）とベース取出電極１０（ｐ型ポリシリコン層８）との間の抵抗を小さくすることができる。半導体素子のパターンが微細で、コンタクトホール６の幅が小さい場合（たとえば、１μｍ以下）、ベース層３とベース取出電極１０（ｐ型ポリシリコン層８）との接触面積が小さくなるが、良好な抵抗低減効果を得ることができる。こうして、ベース抵抗の低い良好な高周波トランジスタを実現できる。
【００２１】
外部ベース層３ａが真性ベース層３ｂより厚く形成されていることにより、ベース層３の抵抗値が低減されている。
図２〜図４は、図１に示す半導体装置の製造方法を工程順に示す図解的な断面図である。
ｎ型シリコンからなる半導体基板１の上に、ｎ型シリコンからなるエピタキシャル層２を形成する（図２（ａ））。続いて、エピタキシャル層２の表面を熱酸化させることにより、第１酸化シリコン膜４を形成する。第１酸化シリコン膜４の上にレジストパターンを形成して第１酸化シリコン膜４のエッチングを行うことにより、第１酸化シリコン膜４に２つの外部ベース層形成用開口１５を形成する。レジストを除去して、外部ベース層形成用開口１５を介したイオン注入により、露出しているエピタキシャル層２の表層部１６にボロンを注入する。この状態が、図２（ｂ）に示されている。表層部１６に注入するボロンの量は、たとえば、５×１０14〜５×１０15ｃｍ-2とすることができる。
【００２２】
次に、熱処理によりボロンをエピタキシャル層２の深部へと拡散させ、外部ベース層３ａを形成する（図２（ｃ））。熱処理は、たとえば、１０００℃の温度で数十分間保持することにより実施することができる。その後、レジストパターンを形成して２つの外部ベース層形成用開口１５の間の第１酸化シリコン膜４をエッチングにより除去し、レジストを除去する。これにより、第１酸化シリコン膜４には、外部ベース層形成用開口１５が形成されていた領域を含む１つの大きな真性ベース層形成用開口１７が形成される。真性ベース層形成用開口１７を介したイオン注入により、露出しているエピタキシャル層２の表層部１８にボロンを注入する。この状態が、図２（ｄ）に示されている。表層部１８でのボロン濃度は、たとえば、１×１０17〜１×１０18ｃｍ-3とすることができる。
【００２３】
次に、エピタキシャル層２の表層部１８および第１酸化シリコン膜４の上に、第２酸化シリコン膜５を形成する（図３（ｅ））。この工程は、ＣＶＤ法によるものとすることができる。第２酸化シリコン膜５の上にレジストパターンを形成して、露出している第２酸化シリコン膜５をエッチングすることにより、表層部１８上の第２酸化シリコン膜５に３つの開口を形成する。すなわち、中央部のエミッタ用コンタクトホール７およびその両側のベース用コンタクトホール６を得る。レジストを除去した後、第２酸化シリコン膜５および露出したエピタキシャル層２の上に、ポリシリコン膜１９を形成する。この工程は、たとえば、ＣＶＤ法によるものとすることができる。この状態が、図３（ｆ）に示されている。ポリシリコン膜１９の厚さは、たとえば、２０００〜３０００Åとすることができる。
【００２４】
続いて、イオン注入用開口２０を有したレジスト２１を形成する。イオン注入用開口２０は、平面視においてベース用コンタクトホール６を含む領域に形成されている。イオン注入用開口２０を介して、露出したポリシリコン膜１９にボロンイオンを注入する。これにより、ポリシリコン膜１９は、平面視においてベース用コンタクトホール６を含む一定の領域にのみ、ボロンイオンが注入され導電化される。この状態が、図３（ｇ）に示されている。この領域のポリシリコン膜１９に注入するボロンの量は、たとえば、５×１０14〜５×１０15ｃｍ-2とすることができる。その後、レジスト２１を除去する。
【００２５】
その後、イオン注入用開口２２を有したレジスト２３を形成する。イオン注入用開口２２は、平面視においてエミッタ用コンタクトホール７を含む領域に形成されている。イオン注入用開口２２を介して、露出したポリシリコン膜１９にヒ素イオンを注入する。これにより、ポリシリコン膜１９は、平面視においてエミッタ用コンタクトホール７を含む一定の領域にのみ、ヒ素イオンが注入され導電化される。この状態が、図３（ｈ）に示されている。この領域のポリシリコン膜１９に注入するヒ素の量は、たとえば、５×１０14〜５×１０15ｃｍ-2とすることができる。その後、レジスト２３を除去する。
【００２６】
次に、この状態の半導体基板１を加熱する。この工程には、公知の様々な加熱方法を適用することができるが、たとえば、ランプアニールによるものとすることができる。ランプアニールを採用することにより、昇温速度および降温速度を速くすることができるので、不純物の拡散を短時間で行うことができる。
加熱により、表層部１８に注入されていたボロンは、エピタキシャル層２の深部へと拡散し、真性ベース層３ｂが形成される。このときの熱処理の条件により、ボロンの拡散が制御され、真性ベース層３ｂの厚さは、外部ベース層３ａの最も厚い部分より薄くされる。外部ベース層３ａと真性ベース層３ｂとは、連続したベース層３を形成する。
【００２７】
同時に、ポリシリコン膜１９からは、注入されたボロンおよびヒ素が、それぞれ、ベース用コンタクトホール６およびエミッタ用コンタクトホール７の直下のエピタキシャル層２へと拡散し、ｐ+層１２およびエミッタ層１３がそれぞれ形成される。熱処理（アニール）の条件（温度、時間など）により、ボロンおよびヒ素の拡散が制御され、ｐ+層１２およびエミッタ層１３の厚さを、ベース層３の厚さに比べて極めて薄くされる。すなわち、熱処理の条件は、真性ベース層３ｂの厚さが外部ベース層３ａの最も厚い部分より薄くなり、かつ、ｐ+層１２およびエミッタ層１３の厚さがベース層３の厚さに対して極めて薄くなるように設定される。このときの状態が、図４（ｉ）に示されている。
【００２８】
次に、ポリシリコン膜１９の上に金属膜２５を形成する。金属膜２５の材料は、アルミニウム、アルミニウムとシリコンとの合金、アルミニウムと銅との合金などとすることができる。この工程は、たとえば、スパッタリング法によるものとすることができる。そして、金属膜２５の上に、レジスト２４のパターンを形成する。レジスト２４は、ベース用コンタクトホール６およびエミッタ用コンタクトホール７の上方を覆うように配置される（図４（ｊ））。
【００２９】
レジスト２４をマスクとして、露出した金属膜２５をエッチングにより除去する。さらに、同じレジスト２４をマスクとして、金属膜２５除去後に露出したポリシリコン膜１９をエッチングにより除去する。これらの工程の後にベース用コンタクトホール６の内部および上方に残存したポリシリコン膜１９ならびに金属膜２５は、それぞれｐ型ポリシリコン層８およびベース取出電極１０となる。また、エミッタ用コンタクトホール７の内部および上方に残存したポリシリコン膜１９ならびに金属膜２５は、それぞれｎ型ポリシリコン層９およびエミッタ取出電極１１となる。
【００３０】
最後に、レジスト２４を除去し、半導体基板１を熱処理してベース取出電極１０およびエミッタ取出電極１１を焼結させることにより、図１の半導体装置が得られる（図４（ｋ））。
ベース層３が、ベース取出電極１０の下方、すなわち、外部ベース層３ａの部分で、他の部分より厚く（より深くまで）形成されていることにより、抵抗値が低減されるが、必ずしもベース層３の厚さに変化をつけることは必要ではない。この場合、外部ベース層３ａを形成する工程（図２（ｂ）,（ｃ））は、実施しなくてもよい。
【００３１】
以上の実施形態は、トランジスタがｎｐｎ型の例であるが、ｐｎｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の図解的な断面図である。
【図２】図１に示す半導体装置の製造方法における最初の工程群を示す図解的な断面図である。
【図３】図２に示す工程群に続く工程群を示す図解的な断面図である。
【図４】図３に示す工程群に続く工程群を示す図解的な断面図である。
【符号の説明】
１    半導体基板
２    エピタキシャル層
３    ベース層
４    第１酸化シリコン膜
５    第２酸化シリコン膜
６    ベース用コンタクトホール
８    ｐ型ポリシリコン層
１０    ベース取出電極
１２    ｐ+層
１３    エミッタ層
【図１】
0004090009.tif 000002
【図２】
0004090009.tif 000003
【図３】
0004090009.tif 000004
【図４】
0004090009.tif 000005