(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上に第１の方向に両端を有するように第１の方向に延在するキャパシタ下部電極であって、前記第１の方向に交差する第２の方向に複数設けられたキャパシタ下部電極と、
前記複数のキャパシタ下部電極の両端のうち一方の端側で前記第２の方向に延在し、前記複数のキャパシタ下部電極を前記一方の端で相互に接続する、コンタクト領域を有する導電性接続部と、
前記キャパシタ下部電極上及び前記導電性接続部上に形成され、前記導電性接続部のコンタクト領域が露出する開口部を有する誘電体膜と、
前記各キャパシタ下部電極上の誘電体膜の上にそれぞれ複数形成され、かつ前記第１の方向に間隔をおいて少なくとも一列に配列されたキャパシタ上部電極と、
前記導電性接続部上の誘電体膜の上で、前記キャパシタ上部電極と同層に形成され、前記誘電体膜の開口部を含む開口部が設けられた上側の導電パターンであって、前記各キャパシタ下部電極上のキャパシタ上部電極についてそれぞれ、前記導電性接続部に最も近い前記キャパシタ上部電極に対して前記第１の方向における前記キャパシタ上部電極同士の間隔と実質的に同一の間隔をおいて前記第１の方向で隣接する上側の導電パターンとを有し、
前記上側の導電パターンと前記導電性接続部のコンタクト領域とが前記上側の導電パターンの開口部及び前記誘電体膜の開口部を介して導電膜により接続されていることを特徴とする半導体装置。
【請求項２】
前記上側の導電パターンは、前記複数のキャパシタ下部電極にわたって前記第２の方向に延在して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のキャパシタ下部電極を相互に接続する導電性接続部は、前記第１の方向に両端を有するように前記第１の方向に２つ配置され、かつそのうち一方の端が前記複数のキャパシタ下部電極と接続し、かつ前記複数のキャパシタ下部電極と接続しない他方の端同士が、前記導電性接続部と一体で形成された橋渡部を介して接続していることを特徴とする請求項１又は２のいずれかに記載の半導体装置。
【請求項４】
前記キャパシタ下部電極、前記導電性接続部、前記誘電体膜、前記キャパシタ上部電極、前記上側の導電パターン及び前記第１絶縁膜を覆う第２絶縁膜と、
前記第２絶縁膜に形成され、前記キャパシタ上部電極が露出する第１のホールと、
前記第２絶縁膜に形成され、前記上側の導電パターンが露出する第２のホールと、
前記誘電体膜の開口部上の前記第２絶縁膜に形成され、前記導電性接続部のコンタクト領域が露出する第３のホールと、
前記第２絶縁膜上に形成され、且つ前記第１のホールを通して前記キャパシタ上部電極に接続される第１の配線と、
前記第２絶縁膜上に形成され、前記第２及び第３のホールを通して前記上側の導電パターン及び前記導電性接続部を接続し、且つ前記導電性接続部の上を通る前記導電膜である第２の配線と
をさらに有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記導電性接続部は前記第２の方向に間隔をおいて複数形成され、且つ、前記互いに隣り合う前記導電性接続部のうちの一方の前記導電性接続部のコンタクト領域に接続された前記第２の配線は、他方の前記上側の導電パターン上の第２のホール及び前記導電性接続部上の第３のホールを迂回する屈曲した形状を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記キャパシタ下部電極の上に形成された複数の前記キャパシタ上部電極において、前記上側の導電パターンに最も近い前記キャパシタ上部電極は前記誘電体膜及び前記キャパシタ下部電極とともにリファレンスキャパシタを構成し、他の前記キャパシタ上部電極は前記誘電体膜及び前記キャパシタ下部電極とともに情報を記憶するためのキャパシタを構成することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、
前記第２の導電膜上にレジスト膜を形成する工程と、
前記レジスト膜をパターニングすることにより、第１の方向に延在し、かつ前記第１の方向に交差する第２の方向に複数配置されたプレートライン領域のそれぞれにおいて、該第１の方向に間隔をおいて少なくとも１列に配列されるように、キャパシタ上部電極平面形状の複数の第１のレジストパターンを形成する工程と、
前記レジスト膜をパターニングすることにより、前記プレートライン領域の第１の方向の両端のうち一方の端側に位置する接続領域において、該接続領域に最も近い前記第１のレジストパターンに対して前記第１のレジストパターン同士の間隔と実質的に同一の間隔をおいて第１の方向で隣接し、且つ前記接続領域内のコンタクト領域を含む領域に開口部を有する第２のレジストパターンを形成する工程と、
前記第１及び第２のレジストパターンをマスクに使用して前記第２の導電膜をエッチングすることにより、前記第１のレジストパターンの下にキャパシタ上部電極を形成し、同時に、前記第２のレジストパターンの下に前記接続領域内のコンタクト領域を含む領域に開口部を有する上側の導電パターンを形成する工程と、
前記第１及び第２のレジストパターンを除去する工程と、
前記誘電体膜をパターニングすることにより、少なくとも前記キャパシタ上部電極の下と前記上側の導電パターンの下に前記誘電体膜を残すとともに、前記接続領域内の上側の導電パターンの開口部内に前記誘電体膜の開口部を形成して前記第１の導電膜を露出させる工程と、
前記第１の導電膜をパターニングすることにより、各前記プレートライン領域の全領域にわたって一つのキャパシタ下部電極を形成するとともに、前記接続領域において、前記第２の方向に前記複数のキャパシタ下部電極にわたって延在して設けられ、前記複数のキャパシタ下部電極を相互に接続し、かつ前記上側の導電パターンの開口部及び前記誘電体膜の開口部内に、前記上側の導電パターンと導電膜を介して接続される前記コンタクト領域が露出する導電性接続部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記第２のレジストパターンを形成する工程において、前記形成された第２のレジストパターンは複数のプレートライン領域にわたって延在することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電性接続部を形成する工程の後、
前記キャパシタ下部電極、前記導電性接続部、前記誘電体膜、前記キャパシタ上部電極、前記上側の導電パターン及び前記第１絶縁膜を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をパターニングし、前記キャパシタ上部電極が露出する第１のホールと、前記上側の導電パターンが露出する第２のホールと、前記誘電体膜の開口部上の前記導電性接続部のコンタクト領域が露出する第３のホールとを前記第２絶縁膜に形成する工程と、
前記第１のホールを通して前記キャパシタ上部電極に接続される第１の配線と、前記第２及び第３のホールを通して前記上側の導電パターン及び前記導電性接続部と接続し、且つ前記導電性接続部の上を通る第２の配線とを前記第２絶縁膜上に形成する工程と
をさらに有することを特徴とする請求項７又は請求項８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリの１つとして、強誘電体を有するＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する構造を有し、高速動作が可能で低消費電力であり、書き換え回数が多い不揮発性メモリとして今後の発展が見込まれる。
【０００３】
図１(a),(b) は、ＦｅＲＡＭのメモリセルの回路図の例を示している。
【０００４】
図１(a) は、１ビットの情報の記憶に２つのトランジスタＴ11，Ｔ12と２つのキャパシタＣ11，Ｃ12を用いる型式（以下、２Ｔ２Ｃ型という。）の回路図を示している。２Ｔ２Ｃ型のＦｅＲＡＭメモリセルでは、１つのキャパシタに“１”又は“０”のデータを記憶し、もう一方のキャパシタに反対のデータを記憶するという相補的な動作をさせ、データの判定時には両方のキャパシタＣ11，Ｃ12の分極状態を読み出して、それらの分極の差分に基づいてデータの判定を行う。
【０００５】
図１(b) は、１ビットの情報の記憶に１つのトランジスタＴ0 と１つのキャパシタＣ0 を用いる型式（以下、１Ｔ１Ｃ型という。）の回路図を示している。１Ｔ１Ｃ型のＦｅＲＡＭメモリセルでは、１つのキャパシタＣ0 に“１”、“０”のいずれかのデータを記憶し、また、メモリセルに書き込まれた情報が“１”のデータかあるいは“０”かを判定するために、基準電圧を発生させるリファレンスキャパシタＣ1 を有している。リファレンスキャパシタＣ1 を構成する一方の電極はビット線BIT に接続される。データの判定は、キャパシタＣ0 の電位とリファレンスキャパシタＣ1 の電位の大小関係に基づいて行われる。
【０００６】
１Ｔ１Ｃ型のメモリセルと２Ｔ２Ｃ型のメモリセルを比べると、キャパシタの数の少ない１Ｔ１Ｃ型の方がセル面積を減らすことが可能である。
【０００７】
従来のメモリセルの構造の一例を次に説明する。
【０００８】
図２は、２Ｔ２Ｃ型のメモリセルの平面図、図３は、そのＩ−Ｉ線断面図を示している。なお、図２では、半導体基板上の層間絶縁膜は省略されて描かれている。
【０００９】
図２、図３において、半導体基板101 の表層には素子分離層102 に囲まれた活性領域（ウェル）103 が互いに間隔をおいて縦横に複数形成されている。各々の活性領域103 上には、Ｙ方向に延びるワード線WLを兼ねた２つのゲート電極105 がゲート絶縁膜104 を介して形成されている。ワード線WLは、素子分離絶縁膜102 の上に延在されている。各活性領域103 においては、２つのゲート電極105 の両側の活性領域103 内に第１〜第３の不純物拡散領域107a,107b,107cが形成されている。
【００１０】
一方のゲート電極105 とその両側の不純物拡散領域107a,107b は１つのＭＯＳトランジスタＴ0 を構成し、さらに、他方のゲート電極105 とその両側の不純物拡散領域107b,107c は別のＭＯＳトランジスタＴ0 を構成している。即ち、各々の活性領域103 には２つのトランジスタＴ0 が形成されている。
【００１１】
トランジスタＴ0 と素子分離絶縁膜102 は絶縁性カバー膜108 により覆われ、また、絶縁性カバー膜108 上には第１層間絶縁膜109 が形成されている。
【００１２】
第１層間絶縁膜109 の上であって素子分離絶縁膜102 の上方には、Ｙ方向に延在するストライプ状のキャパシタ下部電極111 がＸ方向に間隔をおいて複数形成され、そのキャパシタ下部電極111 の上には、これとほぼ同じ形状の強誘電体膜112 が形成され、さらに、強誘電体膜112 の上には複数のキャパシタ上部電極113 がＹ方向に一列に形成されている。１つのキャパシタ上部電極113 とその下の強誘電体膜112 及びキャパシタ下部電極111 によって１つのキャパシタＣが構成される。
【００１３】
また、キャパシタＣと第１層間絶縁膜109 の上には第２の層間絶縁膜114 が形成されている。そして、第１及び第２層間絶縁膜109,114 、絶縁性カバー膜108 のうち活性領域103 内の第１〜第３の不純物拡散領域107a,107b,107cの上には第１〜第３のコンタクトホール114a，114b，114cが形成されている。第１〜第３のコンタクトホール114a，114b，114c内には、それぞれ第１〜第３の導電性プラグ115a，115b，115cが形成されている。さらに、第２層間絶縁膜114 のうちキャパシタ上部電極113 の上には第４のコンタクトホール114dが形成され、その中には第４の導電性プラグ115dが形成されている。
【００１４】
第２層間絶縁膜114 の上には、第１の導電性プラグ114aとこれに隣接する第４の導電性プラグ115dを接続するための第１の金属配線116aが形成されている。また、第２層間絶縁膜114 の上には、第３の導電性プラグ114cとこれに隣接する第４の導電性プラグ115dを接続するための第２の金属配線116cが形成されている。
【００１５】
これにより、各キャパシタ下部電極111 の上方で一列に形成される複数のキャパシタ上部電極113 はそれぞれシリコン基板101 上のＭＯＳトランジスタＴ0 に１対１で接続されることになる。
【００１６】
第２層間絶縁膜114 のうち第２の導電性プラグ115bの上には、金属パッド116bが形成される。その金属パッド116bには、その上方に第３層間絶縁膜（不図示）を介して形成されるビット線117 が接続される。ビット線117 は、ワード線ＷＬ、キャパシタ下部電極111 のそれぞれに交差する方向に延在している。
【００１７】
ところで、１Ｔ１Ｃ型のメモリセルでは、図２，図３に示したメモリセルを変形した構造も用いられ、さらに、下記の特許文献１に示されているようにメモリセル領域の他にリファレンスキャパシタを形成する領域が必要になる。
【００１８】
【特許文献１】
特開２００２―２７０７８８号公報（図８）
【００１９】
【発明が解決しようとする課題】
ところで、図４(a) に示すように、キャパシタ下部電極111 の一端部には、周辺回路に電気的に接続するためのコンタクト領域120 が設けられている。そして、そのようなコンタクト領域120 に最も近いキャパシタは劣化しやすいので、ダミーキャパシタＣd として用いられる。
【００２０】
キャパシタの劣化の原因の一つとして、図４(a) のII−II線の断面である図４(b) に示すように、キャパシタ下部電極111 のコンタクト領域120 に最も近い上部電極113aの端部の膜厚がなだらかに減少することによりキャパシタ特性が不安定になることがあげられる。
【００２１】
そのような劣化が生じ易いダミーキャパシタＣd は、複数のキャパシタ下部電極111 の各々に形成されることになるので、メモリセル領域で実行的なキャパシタＣの集積度を低下させる原因となる。
【００２２】
本発明の目的は、メモリセル領域においてデータ記憶用のキャパシタの集積度を高くすることができる半導体装置及びその製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板の上方に形成された第１絶縁膜と、前記第１絶縁膜の上に第１の方向に両端を有するように第１の方向に延在するキャパシタ下部電極であって、前記第１の方向に交差する第２の方向に複数設けられたキャパシタ下部電極と、前記複数のキャパシタ下部電極の両端のうち一方の端側で前記第２の方向に延在し、前記複数のキャパシタ下部電極を前記一方の端で相互に接続する、コンタクト領域を有する導電性接続部と、前記キャパシタ下部電極上及び前記導電性接続部上に形成され、前記導電性接続部のコンタクト領域が露出する開口部を有する誘電体膜と、前記各キャパシタ下部電極上の誘電体膜の上にそれぞれ複数形成され、かつ前記第１の方向に間隔をおいて少なくとも一列に配列されたキャパシタ上部電極と、前記導電性接続部上の誘電体膜の上で、前記キャパシタ上部電極と同層に形成され、前記誘電体膜の開口部を含む開口部が設けられた上側の導電パターンであって、前記各キャパシタ下部電極上のキャパシタ上部電極についてそれぞれ、前記導電性接続部に最も近い前記キャパシタ上部電極に対して前記第１の方向における前記キャパシタ上部電極同士の間隔と実質的に同一の間隔をおいて前記第１の方向で隣接する上側の導電パターンとを有し、前記上側の導電パターンと前記導電性接続部のコンタクト領域とが前記上側の導電パターンの開口部及び前記誘電体膜の開口部を介して導電膜により接続されていることを特徴とする半導体装置が提供される。
【００２４】
本発明の別の観点によれば、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、前記第２の導電膜上にレジスト膜を形成する工程と、前記レジスト膜をパターニングすることにより、第１の方向に延在し、かつ前記第１の方向に交差する第２の方向に複数配置されたプレートライン領域のそれぞれにおいて、該第１の方向に間隔をおいて少なくとも１列に配列されるように、キャパシタ上部電極平面形状の複数の第１のレジストパターンを形成する工程と、前記レジスト膜をパターニングすることにより、前記プレートライン領域の第１の方向の両端のうち一方の端側に位置する接続領域において、該接続領域に最も近い前記第１のレジストパターンに対して前記第１のレジストパターン同士の間隔と実質的に同一の間隔をおいて第１の方向で隣接し、且つ前記接続領域内のコンタクト領域を含む領域に開口部を有する第２のレジストパターンを形成する工程と、前記第１及び第２のレジストパターンをマスクに使用して前記第２の導電膜をエッチングすることにより、前記第１のレジストパターンの下にキャパシタ上部電極を形成し、同時に、前記第２のレジストパターンの下に前記接続領域内のコンタクト領域を含む領域に開口部を有する上側の導電パターンを形成する工程と、前記第１及び第２のレジストパターンを除去する工程と、前記誘電体膜をパターニングすることにより、少なくとも前記キャパシタ上部電極の下と前記上側の導電パターンの下に前記誘電体膜を残すとともに、前記接続領域内の上側の導電パターンの開口部内に前記誘電体膜の開口部を形成して前記第１の導電膜を露出させる工程と、前記第１の導電膜をパターニングすることにより、各前記プレートライン領域の全領域にわたって一つのキャパシタ下部電極を形成するとともに、前記接続領域において、前記第２の方向に前記複数のキャパシタ下部電極にわたって延在して設けられ、前記複数のキャパシタ下部電極を相互に接続し、かつ前記上側の導電パターンの開口部及び前記誘電体膜の開口部内に、前記上側の導電パターンと導電膜を介して接続される前記コンタクト領域が露出する導電性接続部を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００２５】
本発明によれば、キャパシタ下部電極となるプレートライン上に誘電体膜を介して形成されたキャパシタ上部電極と、プレートラインの一端に接続され且つコンタクト領域を有する導電性接続部と、導電性接続部上の誘電体膜の上においてコンタクト領域とプレートライン端との間の領域でキャパシタ上部電極と同層に形成された上側導電パターンとを有している。
【００２６】
従って、プレートライン（キャパシタ下部電極）の一端に最も近く形成されるキャパシタ上部電極の一端には同層の上側導電パターンが近づいて形成されるので、そのキャパシタ上部電極はプレートライン及びその周辺で実質的に最端の導電パターンとなることはない。これにより、プレートラインの一端に最も近いキャパシタ上部電極の一端及び他端の膜厚分布は実質的に同じになって両端部の膜厚が緩やかに変化することはなく、そのキャパシタ上部電極を有するキャパシタの電気的特性が安定する。
【００２７】
これは、マスクを用いて導電膜をエッチングして複数のキャパシタ上部電極と上側導電パターンとを同時に形成する際に、プレートライン領域の一端に最も近く形成されるキャパシタ上部電極へのエッチングガスの過剰な供給が抑制されるからである。しかも、キャパシタ上部電極形成用マスクとして用いられる第１のレジストパターンの近くには、上側導電パターン形成用マスクとして用いられる第２のレジストパターンが存在するので、第１のレジストパターンを形成するための露光時に露光の近接効果が得られることになる。この結果、第１のレジストパターンのうち第２のレジストパターンに近い部分の露光が安定する。
【００２８】
以上により、プレートライン上の一端に最も近いキャパシタ上部電極を実動作用キャパシタとして構成させることができ、プレートライン領域に形成される実動作用キャパシタの集積度を高くすることができる。
【００２９】
また、キャパシタ上部電極に隣接する上側導電パターンは、２以上のプレートライン同士を接続し、且つ配線とプレートラインとを電気的に接続するための導電性接続部の上に形成され、さらに、導電性接続部のうち配線コンタクト領域以外の領域の上方に上側導電パターンが形成されている。従って、上側導電パターンが、プレートライン上のキャパシタの集積度向上に支障をきたすことはない。
【００３０】
ところで、メモリセル領域のキャパシタ上に絶縁膜を形成する際に、絶縁膜の成長に使用される還元性ガス等のキャパシタ側方への供給が上側導電パターンにより邪魔され、これによりキャパシタの特性の劣化が抑制される。特に、上側導電パターンの幅をキャパシタ上部電極の幅よりも広く形成すると、その抑制効果は大きい。
【００３１】
また、キャパシタ上部電極を構成する導電膜、又はキャパシタ誘電体膜、又はキャパシタを覆う絶縁膜をエッチングして導電性接続部のコンタクト領域を露出する工程において、劣化ガスがコンタクト領域を通してキャパシタ上部電極へ侵入することが上側導電パターンによって妨げられる。これにより、実動作用キャパシタの劣化は防止される。
【００３２】
さらに、２以上のプレートラインを繋げる導電性接続部のコンタクト領域に接続される配線は、導電性接続部の上方を通るように配置されるので、キャパシタ上部電極への配線の接続に影響を及ぼすこともない。
【００３３】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
【００３４】
図５〜図８は、本発明の実施形態に係る半導体装置における１Ｔ１Ｃ型メモリセルの形成工程を示す平面図、図９〜図１１は、本発明の実施形態に係る半導体装置における１Ｔ１Ｃ型メモリセルの形成工程を示す第１の断面図、図１２は、本発明の実施形態に係る半導体装置のリファレンスキャパシタの上部電極を示す断面図、図１３は、本発明の実施形態に係る半導体装置の形成工程を示す第２の断面図、図１４は、本発明の実施形態に係る半導体装置の形成工程を示す第３の断面図である。
【００３５】
なお、図９〜図１１は図５(a) のIII-III 線から見た工程の断面図であり、図１３は、図５(a) のIV−IV線から見た部分を拡大した工程の断面図であり、図１４は、図５(a) のＶ−Ｖ線から見た部分を拡大した工程の断面図である。
【００３６】
次に、図５(a) 、図９(a) 、図１３(a) 及び図１４(a) に示す構造を形成するまでの工程を説明する。
【００３７】
まず、ｐ型シリコン（半導体）基板１の表面にＬＯＣＯＳ（Local Oxidation of Silicon) 法によって素子分離絶縁膜２を形成する。素子分離絶縁膜２は、シリコン基板１の複数の活性領域（トランジスタ形成領域）３を囲む領域に形成される。
【００３８】
活性領域３の平面形状は略長方形であり、その長辺方向が後述するワード線に直交する方向となるように配置される。また、活性領域３は、複数のプレートライン領域Ａのそれぞれの両側で、プレートライン領域Ａの長手方向、即ち図中Ｙ方向（縦方向）に間隔をおいて複数配置されている。なお、複数の活性領域３が形成される領域を挟むプレートライン領域Ａ同士の間隔は約２〜３μｍである。
【００３９】
続いて、シリコン基板１の表面を熱酸化することにより、図１３(a) に示すゲート絶縁膜４となるシリコン酸化膜を活性領域３の上に形成する。
【００４０】
次に、素子分離絶縁膜２及びゲート絶縁膜４の上に非晶質又は多結晶のシリコン膜を形成し、さらに、シリコン膜上にタングステンシリサイド膜を形成する。そして、シリコン膜及びタングステンシリコン膜をフォトリソグラフィー法によりパターニングして活性領域３の上方にゲート電極５ａ，５ｂを形成する。各活性領域３上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ，５ｂは素子分離絶縁膜２の上に延在してワード線ＷＬとなる。ワード線ＷＬは、プレートライン領域Ａの長手方向と交差する方向に延在して形成される。
【００４１】
次に、活性領域３のうちゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎ型ＭＯＳトランジスタＴ1 ，Ｔ2 のソース／ドレインとなる第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃを形成する。活性領域３の中央に位置する第２のｎ型不純物拡散領域７ｂはビット線に電気的に接続され、また、活性領域３の両端側に位置する第１、第３のｎ型不純物拡散領域７ａ、７ｃは後述するキャパシタの上部電極に電気的に接続される。
【００４２】
その後に、シリコン基板１、素子分離絶縁膜２及びゲート電極５ａ，５ｂの上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、図１３(a) に示すゲート電極５ａ〜５ｃの側面に側壁絶縁膜６として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（SiO2）が形成される。
【００４３】
続いて、活性領域３上のゲート電極５ａ，５ｂ及び側壁絶縁膜６をマスクに使用して、活性領域３に再びｎ型不純物イオンを注入することによりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にする。
【００４４】
これにより、第１及び第２のｎ型不純物拡散領域７ａ，７ｂとゲート電極５ａを有する第１のｎＭＯＳトランジスタＴ1 の形成と、第２及び第３のｎ型不純物拡散領域７ｂ，７ｃとゲート電極５ｂを有する第２のｎＭＯＳトランジスタＴ2 とが形成される。ＭＯＳトランジスタＴ1 ，Ｔ2 は、後述するキャパシタとビット線を電気的に接続又は非接続に切り換えるスイッチング能動素子である。
【００４５】
この後に、ｎＭＯＳトランジスタＴ1 ，Ｔ2 を覆う絶縁性のカバー膜１０をシリコン基板１上にプラズマＣＶＤ法により形成する。カバー膜１０として例えば酸窒化シリコン（SiON）膜を形成する。
【００４６】
次に、ＴＥＯＳを用いるプラズマＣＶＤ法により酸化シリコン膜をカバー膜１０の上に約１．０μｍの厚さに形成し、この酸化シリコン膜を第１層間絶縁膜１１として使用する。
【００４７】
続いて、第１層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１層間絶縁膜１１を約７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ；Chemical Mechanical polishing)法により平坦化する。
【００４８】
なお、図５(a) では、素子分離絶縁膜２より上に形成される絶縁膜は省略して描かれている。
【００４９】
次に、図５(b) 、図９(b) に示す構造を形成するまでの工程を説明する。
【００５０】
まず、第１層間絶縁膜１１上に、第１の導電膜１２としてチタン（Ti）膜とプラチナ（Pt）膜を順に形成する。Ti膜とPt膜はＤＣスパッタ法により形成され、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。なお、第１の導電膜１２として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム等のような貴金属と貴金属酸化物の少なくとも一方を含む導電膜を形成してもよい。
【００５１】
続いて、強誘電体膜１３として厚さ１００〜３００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix )O3 ）膜をＲＦスパッタ法により第１の導電膜１４上に形成する。強誘電体層１３の形成方法は、その他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9（ＳＢＴ、Ｙ１）、SrBi2(Ta,Nb)2O9 （ＳＢＴＮ、ＹＺ）等のBi層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【００５２】
さらに、強誘電体膜１３を構成するＰＺＴ膜の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。例えば、温度７００℃で６０秒間アニールする。
【００５３】
続いて、強誘電体膜１３の上に第２の導電膜１４として酸化イリジウム(IrO2)膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。なお、第２の導電膜１４として、プラチナもしくは酸化ルテニウムストロンチウム（ＳＲＯ）を用いてもよい。
【００５４】
その後に、第２の導電膜１４の上にレジスト１５を塗布する。
【００５５】
次に、図６(a) 、図１０(a) に示すように、レジスト１５を露光、現像することにより第１の上部電極用レジストパターン１５ａ、第２の上部電極用レジストパターン１５ｂ及びダミー用レジストパターン１５ｃを形成する。
【００５６】
第１の上部電極用レジストパターン１５ａは、情報を記憶するためのメモリセルキャパシタの上部電極の平面形状を有し、複数のプレートライン領域Ａ内でそれぞれ２列で間隔をおいてＹ方向に複数形成される。
【００５７】
また、第２の上部電極用レジストパターン１５ｂは、リファレンスキャパシタの上部電極の平面形状を有し、各プレートライン領域Ａ内の一端寄りの領域であって、第１の上部電極用レジストパターン１５ａの各列の最後尾に第１の上部電極用レジストパターン１５ａから間隔をおいて形成されている。
【００５８】
ダミー用レジストパターン１５ｃは、図５(a) に示す複数のプレートライン領域Ａの一端同士を接続する接続領域Ｂ内において、第２の上部電極用レジストパターン１５ｂにＹ方向で近い側の部分に形成される。その接続領域（連結領域）Ｂは、プレートライン領域Ａの長手方向に交差するＸ方向（横方向）にストライプ状に延在している。また、ダミー用レジストパターン１５ｃは、Ｙ方向に隣接する２つの接続領域Ｂ同士の一部を接続する橋渡領域Ｄまで広がっている。Ｙ方向に繋がる２つの接続領域Ｂと橋渡領域Ｄを合わせた長さは約５μｍである。
【００５９】
第１、第２の上部電極用レジストパターン１５ａ，１５ｂ、ダミー用レジストパターン１５ｃがそれぞれ隣り合うパターンの間隔は０．１〜０．４μｍ程度となっている。即ち、第１、第２の上部電極用レジストパターン１５ａ，１５ｂ同士の間隔は、第２の上部電極用レジストパターン１５ｂとダミー用レジストパターン１５ｃの間隔と実質的に同じとなる。
【００６０】
また、接続領域Ｂのうち第２の上部電極用レジストパターン１５ｂからＹ方向に遠い側の領域には、ダミー用レジストパターン１５ｃに囲まれるコンタクト領域Ｃが存在している。
【００６１】
次に、第１の上部電極用レジストパターン１５ａ、第２の上部電極用レジストパターン１５ｂ及びダミー用レジストパターン１５ｃをマスクに用いて第２の導電膜１４をエッチングする。
【００６２】
そのエッチングは、例えば誘導結合型プラズマエッチング装置を用いて行われる。そのエッチング条件として、塩素(Cl2) ガスを２０ml/min. 、アルゴン(Ar)ガスを３０ml/min. でエッチング雰囲気内に導入するとともに、エッチング雰囲気の真空度を０．７Paとし、さらに、エッチング雰囲気内でシリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗとする。なお、ソースパワーは、誘導結合型プラズマエッチング装置のアンテナコイルに印加する１３．５６MHz の高周波電源のパワーである。また、バイアスパワーは、ウェハステージに印加する４００KHz の高周波電源のパワーである。
【００６３】
これによりパターニングされた第２の導電膜１４は、図６(b) 、図１０(b) に示すように、第１の上部電極用レジストパターン１５ａの下に第１の上部電極１４ａとして残され、第２の上部電極用レジストパターン１５ｂの下に第２の上部電極１４ｂとして残され、さらに、ダミー用レジストパターン１５ｃの下にダミー導電パターン１４ｃとして残される。第１の上部電極１４ａ、第２の上部電極１４ｂ及びダミー導電パターン１４ｃは互いに離れている。
【００６４】
第１の上部電極１４ａは、Ｘ方向の幅が１．２μｍ程度、Ｙ方向の長さが１．８μｍ程度の広さを有している。また、第２の上部電極１４ｂは、Ｘ方向の幅が１．２μｍ程度、Ｙ方向の長さが２．７μｍ程度の広さを有している。
【００６５】
ダミー導電パターン１４ｃは、２つの接続領域Ｂのコンタクト領域Ｃに開口１４ｄを有し、接続領域Ｂ間の橋渡領域Ｄに橋渡部１４ｅを有している。
【００６６】
なお、図６(b) 、図１０(b) は、第１の上部電極用レジストパターン１５ａ、第２の上部電極用レジストパターン１５ｂ及びダミー用レジストパターン１５ｃが除去された後の状態を示している。
【００６７】
以上の条件で形成された第２の上部電極１４ｂのＹ方向の両端部は、図１２の断面図に示すように中心からみてほぼ対称な形状となり、一方の端部の膜厚分布が他方の端部の膜厚分布とほぼ同じになって、一方の膜厚が緩やかに変化することはない。
【００６８】
次に、図７(a) 、図１１(a) に示すように、レジストパターン（不図示）を用いて強誘電体膜１３をエッチングすることにより、プレートライン領域Ａと接続領域Ｂと橋渡領域Ｄに一体的に残す。これにより、強誘電体膜１３は、第１の上部電極１４ａ、第２の上部電極１４ｂ及びダミー導電パターン１４ｃの各々の下とそれらの間の領域で連続したパターンとなる。同時に、ダミー導電パターン１４ｃの開口１４ｄの一部領域において強誘電体膜１３はエッチングされて、コンタクト領域Ｃで第１の導電膜１２の一部を露出する開口１３ｄが形成される。
【００６９】
なお、強誘電体膜１３のエッチング条件は、例えば第２の導電膜１４のエッチング条件と同一にする。
【００７０】
続いて、図７(b) 、図１１(b) に示すように、レジストパターン（不図示）を用いて第１の導電膜１２をエッチングすることにより、第１の導電膜１２をプレートライン領域Ａと接続領域Ｂと橋渡領域Ｄに連続して残す。
【００７１】
これにより、プレートライン領域Ａのそれぞれに残された第１の導電膜１２はＸ方向の幅が２．６μｍ程度のプレートライン１２ａとなり、キャパシタの下部電極として機能する。また、接続領域Ｂに残された第１の導電膜１２は、Ｘ方向で複数のプレートライン１２ａの一端を繋げる導電性のプレートライン接続部１２ｂとなる。プレートライン接続部１２ｂは、強誘電体膜１３の開口１３ｄから露出するコンタクト領域の周囲に形成され、また、橋渡領域Ｄ内に橋渡部１２ｄを有している。なお、第１の導電膜１２エッチング条件は、例えば第２の導電膜１４のエッチング条件と同一に設定される。
【００７２】
以上により形成された第１の上部電極１４ａの１つとその下の強誘電体膜１３及びプレートライン１２ａによって１つのメモリセル用のキャパシタＱが構成される。即ち、プレートライン領域Ａでは、第１の上部電極１２ａの数だけメモリセル用のキャパシタＱが存在することになる。
【００７３】
また、プレートライン１２ａの一端に最も近い第２の上部電極１４ｂとその下の強誘電体膜１３及びプレートライン１２ａによって、リファレンスキャパシタＱr が構成される。
【００７４】
次に、図８、図１１(c) 、図１３(b) 、図１４(b) に示す構造を形成するまでの工程を説明する。
【００７５】
プレートライン１２ａ、プレートライン接続部１２ｂ、強誘電体膜１３、上部電極１４ａ，１４ｂ及び第１層間絶縁膜１１の上にキャパシタ保護絶縁膜１７として例えばアルミナを２０ｎｍ程度の厚さに形成する。なお、アルミナの代わりに、ＰＺＴ、窒化シリコン膜、窒化酸化シリコン膜、その他の還元防止絶縁膜を形成してもよい。
【００７６】
さらに、キャパシタ保護絶縁膜１７の上に第２層間絶縁膜１８として酸化シリコン膜を約１μｍの厚さに形成する。この酸化シリコン膜は、ＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いてＣＶＤ法により形成される。
【００７７】
続いて、第２層間絶縁膜１８の上面をＣＭＰ法により平坦化する。この例では、平坦化後の第２層間絶縁膜１８の残り膜厚は、キャパシタＱの上でキャパシタ保護絶縁膜１７の膜厚と合わせて約３００ｎｍとされる。
【００７８】
その後に、第２層間絶縁膜１８、キャパシタ保護絶縁膜１７、第１層間絶縁膜１１及びカバー膜１０をリソグラフィー及びエッチングを用いてパターニングすることにより、第１、第３のｎ型不純物拡散領域７ａ，７ｃの上にそれぞれ第１コンタクトホール１８ａを形成すると同時に、第２のｎ型不純物拡散領域７ｂの上に第２コンタクトホール１８ｂを形成する。
【００７９】
さらに、第２層間絶縁膜１８上と第１コンタクトホール１８ａ内と第２コンタクトホール１８ｂ内に厚さ２０ｎｍのチタン（Ti）膜と厚さ５０ｎｍの窒化チタン（TiN ）膜をスパッタにより順に形成し、さらにTiN 膜の上にタングステン（Ｗ）膜をＣＶＤ法により形成する。Ｗ膜は、キャパシタコンタクトホール１８ａ内とビット線コンタクトホール１８ｂ内を完全に埋め込む厚さに形成される。
【００８０】
続いて、Ti膜、TiN 膜及びＷ膜をＣＭＰ法により研磨して第２層間絶縁膜１８の上面上から除去する。これにより、第１コンタクトホール１８ａ内に残されたTi膜、TiN 膜及びＷ膜は、キャパシタＱ又はリファレンスキャパシタＱr に電気的に接続される第１の導電性プラグ１９ａとして使用され、また、第２コンタクトホール１８ｂ内に残されたTi膜、TiN 膜及びＷ膜はビット線に電気的に接続される第２の導電性プラグ１９ｂとして使用される。
【００８１】
その後に、第２層間絶縁膜１８の上と第１、第２導電プラグ１９ａ，１９ｂの上に、酸化防止膜（不図示）としてSiON膜を形成する。続いて、酸化防止膜、第２層間絶縁膜１８及びキャパシタ保護絶縁膜１７をパターニングすることにより、第１の上部電極１４ａと第２の上部電極１４ｂの上にそれぞれ上部電極コンタクト用のホール１８ｃ，１８ｄを形成する。これと同時に、強誘電体膜１３及びダミー導電パターン１４ｃの開口１３ｄ，１４ｄを通る下部電極引出用のホール１８ｅを第２層間絶縁膜１８に形成するとともに、ダミー導電パターン１４ｃ上にダミーパターン引出用のホール１８ｆを第２層間絶縁膜１８に形成する。
【００８２】
その後に、各ホール１８ｃ，１８ｄ，１８ｅ，１８ｆの形成によりダメージを受けたキャパシタＱ，Ｑr の膜質をアニールによって回復させる。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【００８３】
酸化防止膜をエッチバックにより除去した後に、第２層間絶縁膜１８上と第１、第２の導電性プラグ１９ａ，１９ｂ上とホール１８ｃ，１８ｄ，１８ｅ，１８ｆ内に、金属膜を形成した後に、金属膜をフォトリソグラフィー法によりパターニングする。金属膜として膜厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi膜、膜厚５００ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜及び膜厚２０ｎｍのTi膜を順に形成してなる多層構造導電膜をスパッタ法により形成する。
【００８４】
そして、金属膜をパターニングすることにより、第１の上部電極１４ａとその横方向の第１の導電性プラグ１９ａをホール１８ｃを通して電気的に１対１で接続する第１の配線２０を形成するとともに、第２の上部電極１４ｂとその横方向の別の第１の導電性プラグ１９ａをホール１８ｄを通して電気的に１対１で接続する第２の配線２１を形成する。また、金属膜のパターニングにより、第２の導電性プラグ１９ｂの上に島状の導電性パッド２２を形成する。
【００８５】
また、金属膜のパターニングにより、プレートライン接続部１２ｃの上方でＸ方向に延在するデータ配線２３を形成する。データ配線２３は、Ｙ方向の幅が０．８μｍ程度であって、図１５に示すように、下部電極引出用のホール１８ｅ内とダミーパターン引出用のホール１８ｆ内を通してプレートライン１２ｂとダミー導電パターン１２ｃに電気的に接続され、且つ周辺回路（不図示）に接続される。
【００８６】
これにより、第１のｎ型不純物拡散領域７ａは、配線２０と第１の導電性プラグ１９ａを介してメモリセル用のキャパシタＱの上部電極１４ａに電気的に接続される。また、プレートライン領域Ａの端部に近い第３のｎ型不純物拡散領域７ｃは、第２の配線２１と第１の導電性プラグ１９ａを介してリファレンスキャパシタＱr の上部電極１４ｂに電気的に接続される。その他の第３のｎ型不純物拡散領域７ｃは、別の配線２０と別の第１の導電性プラグ１９ａを介して別のメモリセル用のキャパシタＱの上部電極１４ａに電気的に接続される。
【００８７】
プレートライン接続部１２ｂとダミー導電パターン１４ｃは、データ配線２３を介して電気的に接続されて同電位となっている。従って、データ配線２３の接続によって、プレートライン接続部１２ｂとダミー導電パターン１４ｃとこれらの間の強誘電体膜１３に起因するキャパシタの発生が妨げられる。
【００８８】
その後に、図示しないが、第１の配線２０、第２の配線２１、導電性パッド２２、データ配線２３等を覆う第３層間絶縁膜（不図示）が形成され、さらに第３の層間絶縁膜の上に導電性パッド２２に接続されるビット線、およびその他の配線（不図示）が形成されるが、その詳細は省略する。
【００８９】
上記した実施形態において、第２の導電膜１４上で第２の上部電極用レジストパターン１５ｂとダミー用レジストパターン１５ｃとの間隔は、第１、第２の上部電極用レジストパターン１５ａ，１５ｂ同士の間隔と実質的に同じにされている。即ち、第２の上部電極用レジストパターン１５ｂの量端側の周囲ではパターン密度が高くなっている。従って、第２の上部電極用レジストパターン１５ｂをマスクに使用して第２の導電膜１４をエッチングして形成された第２の上部電極１４ｂの両端部はほぼ対称形となって膜厚分布は実質的に同じになり、一端の膜厚の方が緩やかに変化することはなくなる。
【００９０】
従って、プレートライン領域Ａ内にダミーキャパシタを形成する必要がなくなり、プレートライン領域Ａの面積を狭くすることができるので、プレートライン領域Ａで実効的なキャパシタＱ、Ｑr の集積度が高くなる。
【００９１】
また、プレートライン領域Ａ内に複数の上部電極１４ａ，１４ｂを形成すると同時にプレートライン領域Ａに繋がる接続領域Ｂ内にダミー導電パターン１４ｃが形成されている。接続領域Ｂは、その上を複数本のデータ配線２３が通る領域であり、且つデータ配線２３とプレートライン１２ａを電気的に接続する領域であって、キャパシタが形成されない領域である。従って、接続領域Ｂにダミー導電パターン１４ｃを形成してもメモリセル領域のキャパシタの集積度に影響を与えることはない。
【００９２】
従って、プレートライン接続部１２ｂ上のダミー導電パターン１４ｃのＹ方向の幅は、データ配線２３のＹ方向の幅と同じかそれ以下であることが好ましい。
【００９３】
また、ダミー導電パターン１４ｃは、その下の強誘電体膜１３とプレートライン接続部１２ｃとによってキャパシタを構成しないので、メモリセルの動作に悪影響を与えることはない。
【００９４】
ところで、図６(a) に示したダミー用レジストパターン１５ｃを形成せずに、第１，第２の上部電極用レジストパターン１５ａ，１５ｂだけをマスクに用いて第２の導電膜１４をエッチングし、その後に、強誘電体膜１３及び第１の導電膜１２をパターニングすると、図１６(a) に示すような平面形状となる。この場合、第２の上部電極用レジストパターン１５ｂの下に形成される第２の上部電極１４ｂの両端部は図１６(b) に示すように対称にならない。これにより、第２の上部電極１４ｂの一端の膜厚は広い範囲で緩やかに変化する一方、その他端の膜厚は狭い範囲で急峻に変化する。この結果、第２の上部電極１４ｂの一端の膜厚の不安定領域が広くなってキャパシタ特性が不安定となる。
【００９５】
図１６(b) のように第２の上部電極１４ｂのパターン形状が崩れるのは次のような理由によると考えられる。
【００９６】
第１の理由は、プレートライン領域Ａの一端では、その周辺の広い領域に上部電極１４ａ，１４ｂと同層のパターンが存在しないので、接続領域Ｂの上のパターン密度は疎の状態となる。これにより、プレートライン領域Ａの一端ではレジスト１５の露光時の近接効果が得られないために第２の上部電極用レジストパターン１５ｂの一端側の露光量が多くなる。この結果、レジスト１５の現像により形成される第２の上部電極用レジストパターン１５ｂの形状が局部的に崩れてしまうということである。
【００９７】
第２の理由は、プレートライン領域Ａ端の周辺の広い接続領域Ｂに上部電極１４ａ，１４ｂと同層のパターンが形成されない場合に、第２の上部電極１４ｂの一端へのエッチングガスの供給量が多くなって、第２の上部電極１４ｂの端部が侵食されることである。
【００９８】
これらの理由により、プレートライン領域Ａのうち連結領域Ｂ近傍では、正常なパターン形成に不利になる。
【００９９】
これに対して、図６(a) に示したダミー用レジストパターン１５ｃをプレートライン領域Ａの近傍に配置した状態で形成された第２の上部電極用レジストパターン及び第２の上部電極１４ｂは、それらの両端で損傷を受けにくくなる。この結果、図１２に示したように第２の上部電極１４ｂの両端では膜厚が急峻に変化して、膜厚が変動し易い不安定領域は許容誤差の範囲となる。
【０１００】
また、第２の上部電極１４ｂのパターンの正常化のために形成されるダミー導電パターン１４ｃは、Ｘ方向に並ぶ複数のプレートライン領域Ａ端同士の間に沿っても形成され、Ｘ方向の幅が第２の上部電極用レジストパターン１５ｂよりも広くなっているので、上部電極１４ａ，１４ｂ形成の後の工程で使用される還元性ガスがリファレンスキャパシタＱr の側方から侵入することがダミー導電パターン１４ｃによって抑制される。これにより、リファレンスキャパシタＱr の電気的特性の劣化が抑制される。
【０１０１】
さらに、第２層間絶縁膜１８の一部をエッチングすることにより、プレートライン接続部１２ｂのコンタクト領域の上に下部電極引出用のホール１８ｅを形成する際に、エッチングガスがリファレンスキャパシタＱr に侵入することがダミー導電パターン１４によって妨げられる。これにより、劣化ガスによるリファレンスキャパシタＱr の電気的特性が損なわれにくくなる。
【０１０２】
ところで、第２層間絶縁膜１８のうちダミー導電パターン１４ｃの上にホール１８ｅを形成しない構造を採用すると、その近傍のリファレンスキャパシタＱr の電気特性が劣化することが実験により明らかになった。これに対して、上記したように、第２層間絶縁膜１８のうちダミー導電パターン１４ｃの上にホール１８ｅを形成し、そのホール１８ｅを通してデータ配線２３をダミー導電パターン１４ｅに接続する工程を採用したところ、ダミー導電パターン１４ｃの下だけでなくその周囲の強誘電体膜１３の膜質の劣化が抑制されてリファレンスキャパシタＱr の劣化が防止されることが実験により明らかになった。なお、リファレンスキャパシタＱr 上のホール１８ｆとダミー導電パターン１４ｃ上のホール１８ｅの距離が８μｍよりも長くなるとリファレンスキャパシタＱr の劣化防止機能が低下することが実験により明らかになった。
【０１０３】
次に、プレートライン１２ａ、プレートライン接続部１２ｂ、データ配線２３の配置と、データの記憶領域の配置について説明する。
【０１０４】
図８に示した２つのプレートライン接続部１２ｂは橋渡部１２ｄを介して接続され、それぞれのプレートライン接続部１２ｂには逆向きに複数のプレートライン１２ａが繋がって形成されている。そして、図１７に示すように、それらのプレートライン接続部１２ｂの一方には３つのプレートライン１２ａが間隔をおいて形成され、さらに他方には３つのプレートライン１２ａが間隔をおいて形成されている。そして、橋渡部１２ｄを介して接続された２つのプレートライン接続部１２ｂと６つのプレートライン１２ａによって１つのデータブロックが構成される。６つのプレートライン１２ａは、２つのプレートライン接続部１２ｂの間を通る仮想軸を中心に対称に３つずつ配置されている。
【０１０５】
図１７においては、第１〜第４のデータブロック３１ａ〜３１ｄがＸ方向に間隔をおいて形成されている。第１〜第４のデータブロック３１ａ〜３１ｄ内の２４のプレートライン１２ａはそれぞれ間隔をおいてほぼ平行に配置されている。また、第１〜第４のデータブロック３１ａ〜３１ｄのそれぞれのプレートライン接続部１２ｂの長手方向は、ほぼ同一直線上になっている。さらに、第１〜第４のデータブロック３１ａ〜３１ｄは互いに隙間を介して離されている。
【０１０６】
第１〜第４のデータブロック３１ａ〜３１ｄのうち、第１のデータブロック３１ａはデータ“００”の記憶領域であり、第２のデータブロック３１ｂはデータ“０１”の記憶領域であり、第３のデータブロック３１ｃはデータ“１０”の記憶領域であり、第４のデータブロック３１ｄはデータ“１１”の記憶領域である。
【０１０７】
第１のデータブロックと第２のデータブロック３１ａ，３１ｂでは、図１５に示した第２層間絶縁膜１８のホール１８ｆと強誘電体膜１３の開口１３ｄとを通して一方側のプレートライン接続部１２ｂのコンタクト領域Ｃにデータ配線２３が接続されているが、他方側のプレートライン接続部１２ｂのコンタクト領域Ｃは強誘電体膜１３及び第２層間絶縁膜１８に覆われている。
【０１０８】
また、第３のデータブロックと第４のデータブロックでは、一方側のプレートライン接続部１２ｂのコンタクト領域Ｃは強誘電体膜１３及び第２層間絶縁膜１８に覆われているが、他方側の連結パターン１２ｂのコンタクト領域Ｃは図１５に示した第２層間絶縁膜１８のホール１８ｆと強誘電体膜１３の開口１３ｄとを通してデータ配線２３が接続される。
【０１０９】
次に、第１〜第４のデータ配線２３ａ〜３ｄと第１〜第４のデータブロックとの接続について説明する。
【０１１０】
例えば、“００”のデータ信号を伝達するための第１のデータ配線２３ａは、第２〜第４のデータブロック３１ｂ〜３１ｄにおいて一方側のプレートライン接続部１２ｂ上のダミー導電パターン１４ｃの上方をＸ方向に直線状に通り、第１のデータブロック３１ａと第２のデータブロック３１ｂの境界又はその近傍で屈曲し、さらに第１のデータブロック３１ａ内で第２層間絶縁膜１８のホール１８ｆを通して一方側のプレートライン接続部１４ｂに接続されている。第１のデータ配線２３ａを屈曲させたのは、第２のデータブロック３１ｂのコンタクト領域を迂回させるためである。
【０１１１】
また、“０１”のデータ信号を伝達するための第２のデータ配線２３ｂは、第３、第４のデータブロック３１ｃ，３１ｄにおいて、一方側のプレートライン接続部１２ｂ上のダミー導電パターン１４ｃの開口１４ｄの上方を通過して第２のデータブロック３１ｂ内に至る直線状に形成されている。そして、第２のデータ配線２３ｂは、第２のデータブロック３１ｂ内で第２層間絶縁膜１８のホール１８ｆを通して一方側のプレートライン接続部１２ｂに接続される。第２のデータ配線２３ｂは、第１のデータブロック３１ａには形成されず、また、第１のデータ配線２３ａに間隔をおいて平行になっている。
【０１１２】
“１１”のデータ信号を伝達するための第３のデータ配線２３ｃは、第４のデータブロック３１ｄ内の第２層間絶縁膜１８のホール１８ｆを通して他方側のプレートライン接続部１４ｂに接続されている。第３のデータ配線２３ｃは、第１〜第３のデータブロック３１ａ〜３１ｃには形成されていない。
【０１１３】
“１０”のデータ信号を伝達するための第４のデータ配線２３ｄは、第４のデータブロック３１ｄにおいて他方側のプレートライン接続部１２ｂ上のダミー導電パターンの上方を通って第３のデータブロック３１ｃと第４のデータブロック３１ｄの境界又はその近傍で屈曲して第３のデータブロック３１ｃに至り、さらに、第３のデータブロック３１ｃでは第２層間絶縁膜１８のホール１８ｆを通して他方側のプレートライン接続部１２ｂに接続されている。
【０１１４】
なお、第１のデータ配線２３ａは、第１のデータブロック３１ａにおいて第２層間絶縁膜１８のホール１８ｅを通してダミー導電パターン１４ｃに接続されている。同様にして、第２のデータ配線２３ｂは第２のデータブロック３１ｂのダミー導電パターン１４ｃに接続され、第３のデータ配線２３ｃは第４のデータブロック３１ｄのダミー導電パターン１４ｃに接続され、第４のデータ配線２３ｄは第３のデータブロック３１ｃのダミー導電パターン１４ｃに接続されている。
【０１１５】
以上のように、リファレンスキャパシタＱr の上部電極１４ｂと第２層間絶縁膜１８のホール１８ｆの間の領域にダミー導電パターン１４ｃを形成しているので、第１、第４のデータ配線２３ａ，２３ｄには一部のコンタクト領域を迂回する屈曲部を必要とするが、第１〜第４のデータ配線２３ａ〜３ｄの互いの配置の順序はダミー導電パターン１４ｃを形成しない構造と同じにすることができる。
【０１１６】
ダミー導電パターン１４ｃを有しない第１〜第４のデータブロック３１ａ〜３１ｄの構造は例えば図１８に示すようになる。
【０１１７】
図１８において、第１〜第４のデータブロック３１ａ〜３１ｄのＸ方向の配置順を図１７と逆にするとともに、第１〜第４のデータ配線２３ａ〜２３ｄの順序も逆にし、さらに第１〜第４のデータ配線２３ａ〜２３ｄを互いに平行で且つ直線状に形成している。そして、第４のデータ配線２３ｄは第２のデータブロック３１ｂ内のプレートライン接続部１２ｂに接続され、第３のデータ配線２３ｃは第４のデータブロック３１ｄ内のプレートライン接続部１２ｂに接続され、第２のデータ配線２３ｂは第２のデータブロック３１ｂ内のプレートライン接続部１２ｂに接続され、さらに、第１のデータ配線２３ａは第１のデータブロック３１ａ内のプレートライン接続部１２ａに接続されている。つまり、ダミー導電パターン１４ｃが存在しないので第１、第３のデータ配線２３ａ，２３ｃを屈折させる必要はない。
【０１１８】
なお、図１８に示すリファレンスキャパシタ１４ｂは、上記したように、プレートライン接続部１２ｂの近傍での膜厚が不安定になるので、図１９に示すように、プレートライン１２ｂの上で、リファレンスキャパシタ１４ｂに隣接してダミーキャパシタＱd を形成する必要がある。しかし、そのダミーキャパシタＱd は、メモリセル領域における実動作キャパシタＱ，Ｑr の集積度を低下させる。
【０１１９】
ところで、図２０に示すように、プレートライン１２ａのうちプレートライン接続部１２ｂに接続されない側の端部は、別のプレートライン１２ａの端部に０．３μｍ程度の間隔をおいて突き合わせているので、その端部に最も近いキャパシタＱの上部電極１４ａの膜厚の不安定領域は許容範囲内である。
【０１２０】
上記したメモリセルは１Ｔ１Ｃ型の構造を示しているが、２Ｔ２Ｃ型の構造にも適用できる。即ち、図２１に示すように、プレートライン１２ａとプレートライン接続部１２ｂ及びその上の構造については、２Ｔ２Ｃ型のメモリセルではプレートライン１２ａ上にリファレンスキャパシタＱr が形成されないだけであり、その他の構造及び形成工程は上記した１Ｔ１Ｃ型のメモリセルと同じ構造及び形成工程を採用してもよい。これにより、プレートライン１２ａ上にダミーキャパシタを形成する必要がなくなってメモリセル領域の実行的な素子の集積度を高くすることができる。なお、図２１において、図５〜図２０と同じ符号は同じ要素を示している。
【０１２１】
図２２は、上記した第１〜第４のデータブロック３１ａ〜３１ｄが集合する領域の両側にダミーキャパシタを形成した平面図を示している。
【０１２２】
図２２において、第１〜第４のデータブロック３１ａ〜３１ｄが集合する領域の横方向の両側にダミープレートライン１２ｆがプレートライン１２ａに対して間隔をおいて平行に形成されている。ダミープレートライン１２ｆは、２つのプレートライン接続部１２ｂを接続する橋渡部１２ｄの上を通る配線２４に電気的に接続されている。
（付記１）半導体基板の上方に形成された第１絶縁膜と、
前記第１絶縁膜の上に縦方向に延在して形成され、且つコンタクト領域を有する導電性接続部を介して互いの一端が横方向に接続される２以上のキャパシタ下部電極と、
前記導電性接続部上において前記コンタクト領域と前記キャパシタ下部電極の間の領域に形成され且つ前記キャパシタ下部電極の上に形成された誘電体膜と、前記キャパシタ下部電極上の前記誘電体膜の上に形成され、且つ前記縦方向に少なくとも一列に形成されたキャパシタ上部電極と、
前記導電性接続部上の前記誘電体膜の上で前記キャパシタ上部電極と同層に形成され、且つ前記導電性接続部に最も近い前記キャパシタ上部電極から間隔をおいて形成された上側の導電パターンと
を有することを特徴とする半導体装置。
（付記２）前記導電性接続部に最も近く配置された前記キャパシタ上部電極と前記上側の導電パターンとの間隔は、前記キャパシタ下部電極上の複数の前記キャパシタ上部電極同士の間隔と実質的に同一であることを特徴とする付記１に記載の半導体装置。
（付記３）前記上側の導電パターンは、前記横方向に延在して２以上の前記キャパシタ下部電極の前記一端の間の側方にも形成されていることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記導電性接続部は、前記キャパシタ下部電極と同じ材料から形成されていることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記導電性接続部は前記第１絶縁膜上に複数形成されていて、前記縦方向に隣接する２つの前記導電性接続部は互いに逆向きに配置されていることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記縦方向で隣り合う２つの前記導電性接続部は、前記キャパシタ下部電極が接続されると反対側で互いに接続されていることを特徴とする付記５に記載の半導体装置。
（付記７）前記キャパシタ下部電極のうち前記導電性接続部が接続されると反対側において、他の前記キャパシタ下部電極の先端に間隔をおいて突き合わされていることを特徴とする付記５又は付記６に記載の半導体装置。
（付記８）前記導電性接続部は、前記横方向において互いに間隔をおいて複数形成されることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
（付記９）前記キャパシタ下部電極、前記導電性接続部、前記誘電体膜、前記キャパシタ上部電極、前記上側の導電パターン及び前記第１絶縁膜を覆う第２絶縁膜と、
前記第２絶縁膜のうち前記キャパシタ上部電極の上に形成された第１のホールと、
前記前記第２絶縁膜のうち前記上側の導電パターンの上に形成された第２のホールと、
前記第２絶縁膜のうち前記導電性接続部の前記コンタクト領域の上に形成された第３のホールと、
前記第２絶縁膜上に形成され、且つ前記第１のホールを通して前記キャパシタ上部電極に電気的に接続される第１の配線と、
前記第２絶縁膜上に形成され、前記第２及び第３のホールを通して前記上側の導電パターン及び前記導電性接続部に電気的に接続され且つ前記導電性接続部の上を通る第２の配線と
をさらに有することを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
（付記１０）前記導電性接続部は前記横方向で間隔をおいて複数形成され、且つ、互いに隣り合う前記導電性接続部のうちの一方の前記導電性接続部内の前記コンタクト領域に電気的に接続される前記第２の配線は、他方の導電性接続部内の前記コンタクト領域を迂回する屈曲した形状を有することを特徴とする付記９に記載の半導体装置。
（付記１１）前記半導体基板の表層に形成された不純物拡散領域を有する能動素子と、
前記第１絶縁膜及び第２絶縁膜のうち前記不純物拡散領域の上に形成された第４のホールと、
前記第４のホール内に形成されて前記第２の配線と前記不純物拡散領域を電気的に接続する導電層と
をさらに有することを特注とする付記９又は付記１０に記載の半導体装置。
（付記１２）前記能動素子の一部に電気的に接続され、且つ前記キャパシタ下部電極よりも下において前記横方向に延在するワード線をさらに有していることを特徴とする付記１１に記載の半導体装置。
（付記１３）前記キャパシタ下部電極の上に形成された複数の前記キャパシタ上部電極において、前記上側の導電パターンに最も近い前記キャパシタ上部電極は前記誘電体膜及び前記キャパシタ下部電極とともにリファレンスキャパシタを構成し、他の前記キャパシタ上部電極は前記誘電体膜及び前記キャパシタ下部電極とともに情報を記憶するためのキャパシタを構成することを特徴とする付記１乃至付記１２のいずれかに記載の半導体装置。
（付記１４）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１の導電膜、誘電体膜、第２の導電膜を順に形成する工程と、
前記第２の導電膜上にレジストを塗布する工程と、
前記レジストをパターニングすることにより、プレートライン領域にキャパシタ上部電極平面形状の第１のレジストパターンを縦方向に間隔をおいて少なくとも１列に形成する工程と、
前記レジストをパターニングすることにより、前記プレートライン領域の端に繋がる接続領域において、最も近い前記第１のレジストパターンに対して前記縦方向に間隔をおいて隣接し、且つ前記接続領域内のコンタクト領域に開口を有する第２のレジストパターンを形成する工程と、
前記第１及び第２のレジストパターンをマスクに使用して前記第２の導電膜をエッチングすることにより、前記第１のレジストパターンの下に前記第２の導電膜からなるキャパシタ上部電極を形成し、同時に、前記第２のレジストパターンの下に前記第２の導電膜からなり前記コンタクト領域が開口される上側の導電パターンを形成する工程と、
前記第１及び第２のレジストパターンを除去する工程と、
前記誘電体膜をパターニングすることにより、少なくとも前記キャパシタ上部電極の下と前記上側の導電パターンの下に前記誘電体膜を残す工程と、
前記第１の導電膜をパターニングすることにより、前記プレートライン領域の全体でキャパシタ下部電極となるプレートラインを形成する工程と、
前記第１の導電膜をパターニングすることにより、横方向で前記プレートラインよりも幅が広く且つ前記プレートラインの一端に接続され、前記コンタクト領域が前記上側の導電パターンと前記誘電体膜から露出される導電性接続部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１５）前記第２のレジストパターンと前記第１のレジストパターンとの間隔は、複数の前記第１のレジストパターン同士の間隔と実質的に同じであることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）前記第２のレジストパターンは、前記横方向で前記第１のレジストパターンよりも幅が広く形成されることを特徴とする付記１４又は付記１５に記載の半導体装置の製造方法。
（付記１７）複数の前記プレートラインを前記横方向に間隔をおいて１つの前記導電性接続部に接続して形成する工程を有することを特徴とする付記１４乃至付記１６のいずれかに記載の半導体装置の製造方法。
（付記１８）前記導電性接続部、前記プレートライン、前記誘電体膜、前記キャパシタ上部電極及び前記上側の導電パターンを覆う第２絶縁膜を前記第１絶縁膜の上に形成する工程と、
前記第２絶縁膜をパターニングすることにより、前記第２絶縁膜のうち前記キャパシタ上部電極の上に第１のホールを形成し、前記上側の導電パターンの上に第２のホールを形成し、前記導電性接続部のうち前記上側の導電パターンに重ならない領域の上に第３のホールを形成する工程と、
前記第２絶縁膜の上に形成されて前記第１のホールを通して前記キャパシタ上部電極に電気的に接続される第１の配線を形成する工程と、
前記第２絶縁膜の上に形成されて前記第２ホールを通して前記上側の導電パターンに電気的に接続され、前記第３のホールを通して導電性接続部に電気的に接続され、且つ前記導電性接続部の上方を通る第２の配線を形成する工程と
を有することを特徴とする付記１４乃至付記１７のいずれかに記載の半導体装置の製造方法。
（付記１９）前記半導体基板に不純物拡散領域を有する能動素子を前記第１絶縁膜の下に形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜のうち前記不純物拡散領域の上に第４のホールを形成する工程と、
前記第１の配線と前記不純物拡散領域を電気的に接続する導電膜を前記第４のホール内に形成する工程と
をさらに有することを特徴とする付記１４乃至付記１８のいずれかに記載の半導体装置の製造方法。
（付記２０）前記プレートライン領域において、複数の前記キャパシタ上部電極のうち前記接続領域に最も近い前記キャパシタ上部電極はリファレンスキャパシタ用上部電極として形成し、その他の前記キャパシタ上部電極は上方を記憶するためのキャパシタの上部電極として形成することを特徴とする付記１４乃至付記１８のいずれかに記載の半導体装置の製造方法。
【０１２３】
【発明の効果】
以上述べたように本発明によれば、キャパシタ下部電極となるプレートラインの一端に接続され且つコンタクト領域を有する導電性接続部の上方に、キャパシタの上部電極と同層の上側導電パターンを形成しているので、プレートラインの一端に最も近いキャパシタ上部電極の両端の膜厚は実質的に同じ分布になり、そのキャパシタ上部電極を有するキャパシタの電気的特性を安定にすることができる。これにより、プレートラインの上に誘電体膜を介して形成される複数の上部電極を全て実行的なメモリセル用のキャパシタとして機能させることができ、プレートライン領域内に形成されるメモリセル用のキャパシタの集積度を高くすることができる。
【図面の簡単な説明】
【図１】図１(a),(b) は、ＦｅＲＡＭのメモリセルの回路図である。
【図２】図２は、従来のＦｅＲＡＭのメモリセルを示す平面図である。
【図３】図３は、従来のＦｅＲＡＭのメモリセルを示す断面図である。
【図４】図４(a),(b) は、従来のＦｅＲＡＭのメモリセルのキャパシタを示す平面図及び部分断面図である。
【図５】図５(a),(b) は、本発明の実施形態に係る半導体装置の形成工程を示す平面図（その１）である。
【図６】図６(a),(b) は、本発明の実施形態に係る半導体装置の形成工程を示す平面図（その２）である。
【図７】図７(a),(b) は、本発明の実施形態に係る半導体装置の形成工程を示す平面図（その３）である。
【図８】図８は、本発明の実施形態に係る半導体装置の形成工程を示す平面図（その４）である。
【図９】図９(a),(b) は、本発明の実施形態に係る半導体装置の形成工程を示す第１の断面図（その１）である。
【図１０】図１０(a),(b) は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１１】図１１(a) 〜(c) は、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１２】図１２は、本発明の実施形態に係る半導体装置のキャパシタを示す断面図である。
【図１３】図１３(a),(b) は、本発明の実施形態に係る半導体装置の形成工程を示す第２の断面図である。
【図１４】図１４(a),(b) は、本発明の実施形態に係る半導体装置の形成工程を示す第３の断面図である。
【図１５】図１５は、本発明の実施形態に係る半導体装置の接続領域を示す断面図である。
【図１６】図１６(a),(b) は、比較例１に係るメモリセルのキャパシタを示す平面図及び部分断面図である。
【図１７】図１７は、本発明の実施形態に係る半導体装置のメモリセル領域のキャパシタとデータ配線の配置関係を示す平面図である。
【図１８】図１８は、比較例１に係るメモリセルのキャパシタとデータ配線の配置関係を示す平面図である。
【図１９】図１９は、比較例２に係るメモリセルのキャパシタを示す平面図である。
【図２０】図２０は、本発明の実施形態に係る半導体装置におけるメモリセルの２つのプレートラインの端部が互いに突き合わされた状態を示す平面図である。
【図２１】図２１は、本発明の実施形態に係る半導体装置のメモリセル領域の他の例を示す平面図である。
【図２２】図２２は、本発明の実施形態に係る半導体装置においてダミーキャパシタを有するメモリセル領域を示す平面図である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…活性領域、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６…側壁絶縁膜、７ａ〜７ｃ…ｎ型不純物拡散領域、１０…カバー膜、１１…層間絶縁膜、１２…第１の導電膜、１２ａ…プレートライン（下部電極）、１２ｂ…プレートライン接続部、１２ｄ…橋渡部、１３…強誘電体膜、１４…第２の導電膜、１４ａ，１４ｂ…上部電極、１４ｃ…ダミー導電パターン、１４ｄ…開口、１４ｅ…橋渡部、１５…レジスト、１５ａ，１５ｂ…上部電極用レジストパターン、１５ｃ…ダミー用レジストパターン、１７…キャパシタ保護絶縁膜、１８…層間絶縁膜、１９ａ，１９ｂ…導電性プラグ、２０…第１の配線、２１…第２の配線、２２…導電性パッド、２３…データ配線、Ｑ…キャパシタ、Ｑr …リファレンスキャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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