(57)【特許請求の範囲】
【請求項１】
アナログ入力信号が供給され、この入力信号およびこの反転信号を出力する駆動回路と、
この駆動回路から出力されるそれぞれの信号によって制御され、プッシュプルの出力段を構成する第１、第２のＭＯＳトランジスタと、
前記第１、第２のＭＯＳトランジスタのいずれかのＭＯＳトランジスタのゲートおよびソースに、それぞれゲートおよびソースが共通に接続される第３のＭＯＳトランジスタと、
前記第１、第２のＭＯＳトランジスタのいずれかのＭＯＳトランジスタのゲートに、ゲートが接続される第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレインに一端が接続される抵抗とで構成され、前記第１、第２のＭＯＳトランジスタのいずれか一方のゲート電圧を検出する検出手段と、
前記第３のＭＯＳトランジスタのゲートおよびドレインに、それぞれドレインおよびソースが接続され、前記第４のMOSトランジスタのドレインと抵抗との接続点にゲートが接続される第５のMOSトランジスタで構成されるスイッチ手段と、
を具備したことを特徴とする増幅回路。
【請求項２】
前記第３のＭＯＳトランジスタのドレインおよびゲートに、それぞれソースおよびドレインが接続された前記第５のＭＯＳトランジスタからなるスイッチ手段は、前記第３のＭＯＳトランジスタのゲートおよびソースがそれぞれ、ゲートおよびソースに共通に接続される前記第１、第２のＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタの駆動時にはオフ状態にすることでスイッチ間抵抗を高くし、前記一方のＭＯＳトランジスタの非駆動時にはオン状態にすることでスイッチ間抵抗を低くするように制御されることを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記ゲート電圧を検出する手段は、前記第１、第２のＭＯＳトランジスタのいずれかのＭＯＳトランジスタのゲートおよびソースに、それぞれゲートおよびソースが共通に接続される第４のＭＯＳトランジスタと、このトランジスタのドレインと基準電圧の間に接続される抵抗であることを特徴とする請求項１に記載の増幅回路。
【請求項４】
前記ゲート電圧を検出する手段は、前記第１、第２のＭＯＳトランジスタのいずれかのＭＯＳトランジスタのゲートおよびソースに、それぞれゲートおよびソースが共通に接続される第４のＭＯＳトランジスタと、このトランジスタのドレインにドレインおよびゲートが接続され、基準電圧にソースが接続される第６のＭＯＳトランジスタであることを特徴とする請求項１に記載の増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを出力トランジスタに使用する増幅回路に関する。
【０００２】
【従来の技術】
図９に、従来の増幅回路の構成を示す。
【０００３】
プッシュプルの出力段を形成するＮチャンネルＭＯＳトランジスタＭ１およびＰチャンネルＭＯＳトランジスタＭ２に流れるアイドル電流Ｉｏｕｔ（駆動回路１からの信号がゼロの時）は、ＭＯＳトランジスタＭ２とゲート・ソース電圧を共通にした、ＰチャンネルＭＯＳトランジスタＭ３に流れる電流により制御されるＮチャンネルＭＯＳトランジスタ（スイッチ手段）Ｍ５がオンする事により、ＮチャンネルＭＯＳトランジスタＭ４およびＭＯＳトランジスタＭ１のカレントミラー動作により決定される。
【０００４】
駆動回路１が伝達する信号がＭＯＳトランジスタＭ１を駆動する際には、ＭＯＳトランジスタＭ２はカットオフし、ＭＯＳトランジスタＭ５もカットオフするために、駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスを高くすることが出来て、増幅回路全体のゲインを高くする事が出来るため、低歪みを実現する増幅回路である。
【０００５】
【発明が解決しようとする課題】
ところで、更なる低歪み増幅を実現するためには、駆動回路１からの信号がゼロの時および駆動回路１から信号が供給されてＭＯＳトランジスタＭ１が駆動される時における、駆動回路１から見たＭＯＳトランジスタＭ１のゲート端子のインピーダンスの比の変化を小さく抑えることが重要である。
【０００６】
すなわち、駆動回路１からの信号がゼロの状態においての駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスを高く設計する必要がある。そのためには、ＭＯＳトランジスタＭ４の面積を小さくするか、ＭＯＳトランジスタＭ５のオン抵抗を高くするという選択がある。
【０００７】
しかしながら、アイドル電流Ｉｏｕｔを一定にして、ＭＯＳトランジスタＭ４の面積を小さくする、もしくは、ＭＯＳトランジスタＭ５のオン抵抗を高くするということは、Ｉ１（駆動回路１からの信号がゼロのとき、駆動回路１からＭＯＳトランジスタＭ４，Ｍ５に流れる電流）を小さく設計することになる。
【０００８】
この結果、ＭＯＳトランジスタＭ１の大きなゲート容量を高速で駆動することが不向きとなり、いわゆるクロスオーバー歪みが増えるという問題がある。また、ＭＯＳトランジスタＭ５のオン抵抗を高くすることによる弊害として、このトランジスタの製造工程で生じるサイズのばらつき等によってソース・ドレイン間の抵抗にばらつきが生じ、これによってゲート・ソース間電圧がばらつき、この電圧がＭＯＳトランジスタＭ１のゲート・ソース間電圧として供給されるため、ＭＯＳトランジスタＭ１に流れるアイドル電流Ｉｏｕｔのばらつきが増えるという問題がある。
【０００９】
上記２つの問題を考慮した設計を行った場合、ＭＯＳトランジスタＭ１の面積に対して、ＭＯＳトランジスタＭ４，Ｍ５の面積を充分に小さく出来ず、ほぼ完全な低歪み増幅を実現することが出来ないという欠点が有った。
【００１０】
そこで本発明は、アイドル電流のばらつきが少なく、かつほぼ完全な低歪み増幅を可能とするチップサイズの小さい増幅回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の増幅回路は、アナログ入力信号が供給され、この入力信号およびこの反転信号を出力する駆動回路と、この駆動回路から出力されるそれぞれの信号によって制御され、プッシュプルの出力段を構成する第１、第２のＭＯＳトランジスタと、前記第１、第２のＭＯＳトランジスタのいずれかのＭＯＳトランジスタのゲートおよびソースに、それぞれゲートおよびソースが共通に接続される第３のＭＯＳトランジスタと、前記第１、第２のＭＯＳトランジスタのいずれかのＭＯＳトランジスタのゲートに、ゲートが接続される第４のＭＯＳトランジスタと、この第４のＭＯＳトランジスタのドレインに一端が接続される抵抗とで構成され、前記第１、第２のＭＯＳトランジスタのいずれか一方のゲート電圧を検出する検出手段と、前記第３のＭＯＳトランジスタのゲートおよびドレインに、それぞれドレインおよびソースが接続され、前記第４のMOSトランジスタのドレインと抵抗との接続点にゲートが接続される第５のMOSトランジスタで構成されるスイッチ手段と、を具備したことを特徴とする。
【００１２】
【発明の実施の形態】
（第１の実施例）
図１に、本発明の増幅回路の第１の実施例の構成を示す。図１に基き、構成を説明する。
【００１３】
ＮチャンネルＭＯＳトランジスタＭ１のソースは、第１の基準電圧（Ｖ１）端子（図示せず）に接続され、それのドレインは、出力端子３に接続されている。ＰチャンネルＭＯＳトランジスタＭ２のドレインは、出力端子３に接続され、それのソースは、電源（Ｖｃｃ）端子（図示せず）に接続されている。このような出力ＭＯＳトランジスタＭ１とＭ２の接続関係は、プッシュプル構成である。
【００１４】
本実施例乃至後述する第８の実施例までの増幅回路は、大きくとらえると、アナログ入力信号を入力するための入力回路５と、この入力回路５からの信号を増幅し、プッシュプル出力段を構成するＭＯＳトランジスタＭ１，Ｍ２のどちらか一方のトランジスタには入力信号と同相の信号を出力し、他方のトランジスタにはこの信号の反転信号を出力するための駆動回路１と、増幅回路の出力から入力へ出力信号を負帰還するための帰還回路７とからなる。つまり、第１の実施例乃至第８の実施例は、ＡＢ級増幅動作を行なう。
【００１５】
ＰチャンネルＭＯＳトランジスタＭ３のゲートは、ＭＯＳトランジスタＭ２のゲートに接続され、それのソースは、電源端子に接続され、それのドレインは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、第１の基準電圧端子に接続されている。これらＭＯＳトランジスタＭ３と抵抗Ｒ１は、ＭＯＳトランジスタＭ２のゲート電圧を検出する検出手段を構成している。
【００１６】
ＮチャンネルＭＯＳトランジスタＭ４のゲートは、ＭＯＳトランジスタＭ１のゲートに接続され、それのソースは、ＭＯＳトランジスタＭ１のソースに接続されている。
【００１７】
ＮチャンネルＭＯＳトランジスタ（スイッチ手段）Ｍ５のソースは、ＭＯＳトランジスタＭ４のドレインに接続され、それのドレインは、ＭＯＳトランジスタＭ４のゲートに接続され、それのゲートは、抵抗Ｒ１の一端に接続されている。
【００１８】
次に、図１の動作を説明する。
【００１９】
駆動回路１からの信号がゼロのとき、ＭＯＳトランジスタＭ１，Ｍ２を流れるアイドル電流Ｉｏｕｔに比例した電流が、ＭＯＳトランジスタＭ３を流れる。ＭＯＳトランジスタＭ３に流れる電流が、抵抗Ｒ１に流れ込むことでＭＯＳトランジスタＭ５のゲート端子に電圧が発生し、ＭＯＳトランジスタＭ５がオン状態になり、オン抵抗が下がる。ＭＯＳトランジスタＭ５がオン状態になることによって、ＭＯＳトランジスタＭ４がオンする。ＭＯＳトランジスタＭ４がオンすることによって、無信号時（駆動回路１からの信号がゼロの時）に、駆動回路１からＭＯＳトランジスタＭ５，Ｍ４に電流Ｉ１が流れる。
【００２０】
電流Ｉ１がＭＯＳトランジスタＭ４に流れることによって、Ｍ４のゲート・ソース電圧ＶＧＳ４が発生する。電圧ＶＧＳ４は、ＭＯＳトランジスタＭ１のゲート・ソース電圧となり、電流Ｉ１で発生した電圧ＶＧＳ４を正確にＭＯＳトランジスタＭ１に供給することが出来る。よって、ＭＯＳトランジスタＭ５のオン抵抗に製造ばらつきがあっても、ＭＯＳトランジスタＭ１のゲート・ソース電圧が一定に維持されるため、アイドル電流Ｉｏｕｔのばらつきが、少なくなる。
【００２１】
次に、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオフ状態にし、ＭＯＳトランジスタＭ２をオン状態にするとき、駆動回路から見たＭＯＳトランジスタＭ２のゲートインピーダンスは高い。従って、増幅回路全体のゲインは大きいため、低歪み増幅が可能である。一方、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオン状態にし、ＭＯＳトランジスタＭ２をオフ状態にするとき、ＭＯＳトランジスタＭ２が、カットオフされることにより、ＭＯＳトランジスタＭ３は、カットオフされる。従ってＭＯＳトランジスタＭ５もオフ状態となり、スイッチ間抵抗は高く設定される。
【００２２】
これにより、駆動回路１からＭＯＳトランジスタＭ４に流れ込む電流は、ゼロとなるので、駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスが高くなる。従って、増幅回路全体のゲインが大きくなり、低歪み増幅が可能となる。
【００２３】
更に、ＭＯＳトランジスタＭ５の面積を非常に小さくしてオン抵抗を高くし、駆動回路１からの信号がゼロの時およびＭＯＳトランジスタＭ１が駆動される時の駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスの比を小さくすることにより、更なる低歪み増幅を可能にする。すなわち、ＭＯＳトランジスタＭ５がアナログ動作するスイッチであるために生じる、いわゆるクロスオーバー領域の歪みも防止できる。ここで、ＭＯＳトランジスタＭ５の面積を非常に小さくしても、無信号時のＭＯＳトランジスタＭ４のゲート・ソース電圧を変化させることが無いため、アイドル電流Ｉｏｕｔのばらつきを増加させない。
【００２４】
また、ＭＯＳトランジスタＭ５の面積が、ＭＯＳトランジスタＭ１に対して非常に小さく出来るため、チップサイズが小さくなる。
【００２５】
（第２の実施例）
図２に、本発明の増幅回路の第２の実施例の構成を示す。図２に基き、構成を説明する。
【００２６】
ＮチャンネルＭＯＳトランジスタＭ１のソースは、第１の基準電圧端子に接続され、それのドレインは、出力端子３に接続されている。ＰチャンネルＭＯＳトランジスタＭ２のドレインは、出力端子３に接続され、それのソースは、電源端子に接続されている。このような出力ＭＯＳトランジスタＭ１とＭ２の接続関係は、プッシュプル構成である。
【００２７】
ＮチャンネルＭＯＳトランジスタＭ６のゲートは、ＭＯＳトランジスタＭ１のゲートに接続され、それのソースは、第１の基準電圧端子に接続され、それのドレインは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、第２の基準電圧Ｖ２に接続されている。これらＭＯＳトランジスタＭ６と抵抗Ｒ１は、ＭＯＳトランジスタＭ１のゲート電圧を検出する検出手段を構成している。
【００２８】
ＮチャンネルＭＯＳトランジスタＭ４のゲートは、ＭＯＳトランジスタＭ１のゲートに接続され、それのソースは、ＭＯＳトランジスタＭ１のソースに接続されている。
【００２９】
ＮチャンネルＭＯＳトランジスタ（スイッチ手段）Ｍ５のソースは、ＭＯＳトランジスタＭ４のドレインに接続され、それのドレインは、ＭＯＳトランジスタＭ４のゲートに接続され、それのゲートは、抵抗Ｒ１の一端に接続されている。
【００３０】
次に、図２の動作を説明する。
【００３１】
駆動回路１からの信号がゼロの時、ＭＯＳトランジスタＭ１，Ｍ２を流れるアイドル電流Ｉｏｕｔに比例した電流が、ＭＯＳトランジスタＭ６を流れる。ＭＯＳトランジスタＭ６に流れる電流が抵抗Ｒ１に流れることで発生する電圧が、ＭＯＳトランジスタＭ５をオン状態にして、オン抵抗を下げるように第２の基準電圧Ｖ２および抵抗Ｒ１の抵抗値を設定しておけば、ＭＯＳトランジスタＭ５がオン状態になり、駆動回路１からＭＯＳトランジスタＭ４，Ｍ５に電流Ｉ１が流れる。これにより、ＭＯＳトランジスタＭ４にゲート・ソース電圧ＶＧＳ４が発生する。電圧ＶＧＳ４は、ＭＯＳトランジスタＭ１のゲート・ソース電圧となり、電流Ｉ１で発生した電圧ＶＧＳ４を正確にＭＯＳトランジスタＭ１に供給することが出来る。よって、ＭＯＳトランジスタＭ５の抵抗に製造ばらつきがあっても、ＭＯＳトランジスタＭ１のゲート・ソース電圧が一定に維持されるため、アイドル電流Ｉｏｕｔのばらつきが、少なくなる。
【００３２】
次に、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオフ状態にし、ＭＯＳトランジスタＭ２をオン状態にするとき、駆動回路から見たＭＯＳトランジスタＭ２のゲートインピーダンスは高い。従って、増幅回路全体のゲインは大きいため、低歪み増幅が可能である。一方、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオン状態にし、ＭＯＳトランジスタＭ２をオフ状態にするとき、ＭＯＳトランジスタＭ２が、カットオフされる。このとき、ＭＯＳトランジスタＭ６は駆動されるため、このトランジスタに流れる電流が増加し、抵抗Ｒ１に流れる電流も増加する。よって、抵抗Ｒ１に電圧降下が発生し、ＭＯＳトランジスタＭ５のゲート端子の電圧は下がる。従って、ＭＯＳトランジスタＭ５はオフ状態となり、スイッチ間抵抗は高く設定される。
【００３３】
これにより、駆動回路１からＭＯＳトランジスタＭ４に流れ込む電流は、ゼロとなるので、駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスが高くなる。従って、増幅回路全体のゲインが大きくなり、低歪み増幅が可能となる。
【００３４】
更に、ＭＯＳトランジスタＭ５の面積を非常に小さくしてオン抵抗を高くし、駆動回路１からの信号がゼロの時およびＭＯＳトランジスタＭ１が駆動される時の駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスの比を小さくすることにより、更なる低歪み増幅を可能にする。すなわち、ＭＯＳトランジスタＭ５がアナログ動作するスイッチであるために生じる、いわゆるクロスオーバー領域の歪みも防止できる。またＭＯＳトランジスタＭ５の面積を非常に小さくしても、無信号時のＭＯＳトランジスタＭ４のゲート・ソース電圧を変化させることが無いため、アイドル電流Ｉｏｕｔのばらつきを増加させない。
【００３５】
また、ＭＯＳトランジスタＭ５の面積が、ＭＯＳトランジスタＭ１に対して非常に小さく出来るため、チップサイズが小さくなる。
【００３６】
（第３の実施例）
図３に、本発明の増幅回路の第３の実施例の構成を示す。図３に基き、構成を説明する。
【００３７】
ＰチャンネルＭＯＳトランジスタＭ１のソースは、電源端子に接続され、それのドレインは、出力端子３に接続されている。ＮチャンネルＭＯＳトランジスタＭ２のドレインは、出力端子３に接続され、それのソースは、第１の基準電圧端子に接続されている。このような出力ＭＯＳトランジスタＭ１とＭ２の接続関係は、プッシュプル構成である。
【００３８】
ＮチャンネルＭＯＳトランジスタＭ３のゲートは、ＭＯＳトランジスタＭ２のゲートに接続され、それのソースは、第１の基準電圧端子に接続され、それのドレインは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、電源端子に接続されている。これらＭＯＳトランジスタＭ３と抵抗Ｒ１は、ＭＯＳトランジスタＭ２のゲート電圧を検出する検出手段を構成している。
【００３９】
ＰチャンネルＭＯＳトランジスタＭ４のゲートは、ＭＯＳトランジスタＭ１のゲートに接続され、それのソースは、ＭＯＳトランジスタＭ１のソースに接続されている。
【００４０】
ＰチャンネルＭＯＳトランジスタ（スイッチ手段）Ｍ５のドレインは、ＭＯＳトランジスタＭ４のゲートに接続され、それのソースは、ＭＯＳトランジスタＭ４のドレインに接続され、それのゲートは、抵抗Ｒ１の一端に接続されている。
【００４１】
次に、図３の動作を説明する。
【００４２】
駆動回路１からの信号がゼロのとき、ＭＯＳトランジスタＭ１，Ｍ２を流れるアイドル電流Ｉｏｕｔに比例した電流が、ＭＯＳトランジスタＭ３を流れる。ＭＯＳトランジスタＭ３に流れる電流が、抵抗Ｒ１に流れ込むことでＭＯＳトランジスタＭ５のゲート端子に電圧が発生し、ＭＯＳトランジスタＭ５がオン状態になり、オン抵抗が下がる。ＭＯＳトランジスタＭ５がオン状態になることによって、ＭＯＳトランジスタＭ４がオンする。ＭＯＳトランジスタＭ４がオンすることによって、無信号時（駆動回路１からの信号がゼロの時）に、ＭＯＳトランジスタＭ５，Ｍ４を通じて駆動回路１に電流Ｉ１が流れ込む。
【００４３】
電流Ｉ１がＭＯＳトランジスタＭ４に流れることによって、Ｍ４のゲート・ソース電圧ＶＧＳ４が発生する。電圧ＶＧＳ４は、ＭＯＳトランジスタＭ１のゲート・ソース電圧となり、電流Ｉ１で発生した電圧ＶＧＳ４を正確にＭＯＳトランジスタＭ１に供給することが出来る。よって、ＭＯＳトランジスタＭ５の抵抗に製造ばらつきがあっても、ＭＯＳトランジスタＭ１のゲート・ソース電圧が一定に維持されるため、アイドル電流Ｉｏｕｔのばらつきが、少なくなる。
【００４４】
次に、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオフ状態にし、ＭＯＳトランジスタＭ２をオン状態にするとき、駆動回路から見たＭＯＳトランジスタＭ２のゲートインピーダンスは高い。従って、増幅回路全体のゲインは大きいため、低歪み増幅が可能である。一方、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオン状態にし、ＭＯＳトランジスタＭ２をオフ状態にするとき、ＭＯＳトランジスタＭ２が、カットオフされることにより、ＭＯＳトランジスタＭ３は、カットオフされる。従ってＭＯＳトランジスタＭ５もオフ状態となり、スイッチ間抵抗は高く設定される。
【００４５】
これにより、ＭＯＳトランジスタＭ４を通じて駆動回路１に流れ込む電流は、ゼロとなるので、駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスが高くなる。従って、増幅回路全体のゲインが大きくなり、低歪み増幅が可能となる。
【００４６】
更に、ＭＯＳトランジスタＭ５の面積を非常に小さくしてオン抵抗を高くし、駆動回路１からの信号がゼロの時およびＭＯＳトランジスタＭ１が駆動される時の駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスの比を小さくすることにより、更なる低歪み増幅を可能にする。すなわち、ＭＯＳトランジスタＭ５がアナログ動作するスイッチであるために生じる、いわゆるクロスオーバー領域の歪みも防止できる。ここでＭＯＳトランジスタＭ５の面積を非常に小さくしても、無信号時のＭＯＳトランジスタＭ４のゲート・ソース電圧を変化させることが無いため、アイドル電流Ｉｏｕｔのばらつきを増加させない。
【００４７】
また、ＭＯＳトランジスタＭ５の面積が、ＭＯＳトランジスタＭ１に対して非常に小さく出来るため、チップサイズが小さくなる。
【００４８】
（第４の実施例）
図４に、本発明の増幅回路の第４の実施例の構成を示す。図４に基き、構成を説明する。
【００４９】
ＰチャンネルＭＯＳトランジスタＭ１のソースは、電源端子に接続され、それのドレインは、出力端子３に接続されている。ＮチャンネルＭＯＳトランジスタＭ２のドレインは、出力端子３に接続され、それのソースは、第１の基準電圧端子に接続されている。このような出力ＭＯＳトランジスタＭ１とＭ２の接続関係は、プッシュプル構成である。
【００５０】
ＰチャンネルＭＯＳトランジスタＭ６のゲートは、ＭＯＳトランジスタＭ１のゲートに接続され、それのソースは、電源端子に接続され、それのドレインは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、第３の基準電圧Ｖ３に接続されている。これらＭＯＳトランジスタＭ６と抵抗Ｒ１は、ＭＯＳトランジスタＭ１のゲート電圧を検出する検出手段を構成している。
【００５１】
ＰチャンネルＭＯＳトランジスタＭ４のゲートは、ＭＯＳトランジスタＭ１のゲートに接続され、それのソースは、ＭＯＳトランジスタＭ１のソースに接続されている。
【００５２】
ＰチャンネルＭＯＳトランジスタ（スイッチ手段）Ｍ５のソースは、ＭＯＳトランジスタＭ４のドレインに接続され、それのドレインは、ＭＯＳトランジスタＭ４のゲートに接続され、それのゲートは、抵抗Ｒ１の一端に接続されている。
【００５３】
次に、図４の動作を説明する。
【００５４】
駆動回路１からの信号がゼロの時、ＭＯＳトランジスタＭ１，Ｍ２を流れるアイドル電流Ｉｏｕｔに比例した電流が、ＭＯＳトランジスタＭ６を流れる。ＭＯＳトランジスタＭ６に流れる電流が抵抗Ｒ１に流れることで発生する電圧が、ＭＯＳトランジスタＭ５をオン状態にして、オン抵抗を下げるように第２の基準電圧Ｖ２および抵抗Ｒ１の抵抗値を設定しておけば、ＭＯＳトランジスタＭ５がオン状態になり、無信号時（駆動回路１からの信号がゼロの時）に、ＭＯＳトランジスタＭ４，Ｍ５を通じて駆動回路１に電流Ｉ１が流れ込む。これにより、ＭＯＳトランジスタＭ４にゲート・ソース電圧ＶＧＳ４が発生する。電圧ＶＧＳ４は、ＭＯＳトランジスタＭ１のゲート・ソース電圧となり、電流Ｉ１で発生した電圧ＶＧＳ４を正確にＭＯＳトランジスタＭ１に供給することが出来る。よって、ＭＯＳトランジスタＭ５の抵抗に製造ばらつきがあっても、ＭＯＳトランジスタＭ１のゲート・ソース電圧が一定に維持されるため、アイドル電流Ｉｏｕｔのばらつきが、少なくなる。
【００５５】
次に、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオフ状態にし、ＭＯＳトランジスタＭ２をオン状態にするとき、駆動回路から見たＭＯＳトランジスタＭ２のゲートインピーダンスは高い。従って、増幅回路全体のゲインは大きいため、低歪み増幅が可能である。一方、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオン状態にし、ＭＯＳトランジスタＭ２をオフ状態にするとき、ＭＯＳトランジスタＭ２が、カットオフされる。このとき、ＭＯＳトランジスタＭ６は駆動されるため、このトランジスタに流れる電流が増加し、抵抗Ｒ１に流れる電流も増加する。よって、抵抗Ｒ１に電圧降下が発生し、ＭＯＳトランジスタＭ５のゲート端子の電圧は上昇する。従って、ＭＯＳトランジスタＭ５はオフ状態となり、スイッチ間抵抗は高く設定される。
【００５６】
これにより、ＭＯＳトランジスタＭ４，Ｍ５を通じて駆動回路１に流れ込む電流は、ゼロとなるので、駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスが高くなる。従って、増幅回路全体のゲインが大きくなり、低歪み増幅が可能となる。
【００５７】
更に、ＭＯＳトランジスタＭ５の面積を非常に小さくしてオン抵抗を高くし、駆動回路１からの信号がゼロの時およびＭＯＳトランジスタＭ１が駆動される時の駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスの比を小さくすることにより、更なる低歪み増幅を可能にする。すなわち、ＭＯＳトランジスタＭ５がアナログ動作するスイッチであるために生じる、いわゆるクロスオーバー領域の歪みも防止できる。ここでＭＯＳトランジスタＭ５の面積を非常に小さくしても、無信号時のＭＯＳトランジスタＭ４のゲート・ソース電圧を変化させることが無いため、アイドル電流Ｉｏｕｔのばらつきを増加させない。
【００５８】
また、ＭＯＳトランジスタＭ５の面積が、ＭＯＳトランジスタＭ１に対して非常に小さく出来るため、チップサイズが小さくなる。
【００５９】
（第５の実施例）
図５に、本発明の増幅回路の第５の実施例の構成を示す。図５に基づき、構成を説明する。
【００６０】
ＮチャンネルＭＯＳトランジスタＭ１のソースは、第１の基準電圧（Ｖ１）端子（図示せず）に接続され、それのドレインは、出力端子３に接続されている。ＮチャンネルＭＯＳトランジスタＭ２のソースは、出力端子３に接続され、それのドレインは、電源（Ｖｃｃ）端子（図示せず）に接続されている。このような出力ＭＯＳトランジスタＭ１とＭ２の接続関係は、プッシュプル構成である。
【００６１】
ＮチャンネルＭＯＳトランジスタＭ３のゲートは、ＭＯＳトランジスタＭ２のゲートに接続され、それのソースは、ＮチャンネルＭＯＳトランジスタＭ２のソースに接続され、それのドレインは、ＰチャンネルＭＯＳトランジスタＭ８のドレインに接続されている。
【００６２】
ＰチャンネルＭＯＳトランジスタＭ８のソースは、電源（Ｖｃｃ）端子（図示せず）に接続され、それのドレインは、それのゲートとＰチャンネルＭＯＳトランジスタＭ９のゲートに接続されている。これらＭＯＳトランジスタＭ３，Ｍ８，Ｍ９と抵抗Ｒ１は、ＭＯＳトランジスタＭ２のゲート電圧を検出する検出手段を構成している。
【００６３】
ＰチャンネルＭＯＳトランジスタＭ９のソースは、電源（Ｖｃｃ）端子（図示せず）に接続され、それのドレインは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、第１の基準電圧端子に接続されている。
【００６４】
ＮチャンネルＭＯＳトランジスタＭ４のゲートは、ＭＯＳトランジスタＭ１のゲートに接続され、それのソースは、ＭＯＳトランジスタＭ１のソースに接続されている。
【００６５】
ＮチャンネルＭＯＳトランジスタ（スイッチ手段）Ｍ５のソースは、ＭＯＳトランジスタＭ４のドレインに接続され、それのドレインは、ＭＯＳトランジスタＭ４のゲートに接続され、それのゲートは、抵抗Ｒ１の一端に接続されている。
【００６６】
次に図５の動作を説明する。
【００６７】
駆動回路１からの信号がゼロのとき、ＭＯＳトランジスタＭ１，Ｍ２を流れるアイドル電流Ｉｏｕｔに比例した電流が、ＭＯＳトランジスタＭ３を流れる。ＭＯＳトランジスタＭ３に流れる電流は、ＭＯＳトランジスタＭ８、Ｍ９のカレントミラーにより折り返され、抵抗Ｒ１に流れ込む。これによりＭＯＳトランジスタＭ５のゲート端子に電圧が発生し、ＭＯＳトランジスタＭ５がオン状態になり、オン抵抗が下がる。ＭＯＳトランジスタＭ５がオン状態になることによって、ＭＯＳトランジスタＭ４がオンする。ＭＯＳトランジスタＭ４がオンすることによって、無信号時（駆動回路１からの信号がゼロの時）に、駆動回路１からＭＯＳトランジスタＭ５、Ｍ４に電流Ｉ１が流れる。
【００６８】
電流Ｉ１がＭＯＳトランジスタＭ４に流れることによって、Ｍ４のゲート・ソース電圧ＶＧＳ４が発生する。電圧ＶＧＳ４は、ＭＯＳトランジスタＭ１のゲート・ソース電圧となり、電流Ｉ１で発生した電圧ＶＧＳ４を正確にＭＯＳトランジスタＭ１に供給することが出来る。よって、ＭＯＳトランジスタＭ５の抵抗に製造ばらつきがあっても、ＭＯＳトランジスタＭ１のゲート・ソース電圧が一定に維持されるため、アイドル電流Ｉｏｕｔのばらつきが、少なくなる。
【００６９】
次に、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオフ状態にし、ＭＯＳトランジスタＭ２をオン状態にするとき、駆動回路から見たＭＯＳトランジスタＭ２のゲートインピーダンスは高い。従って、増幅回路全体のゲインは大きいため、低歪み増幅が可能である。一方、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオン状態にし、ＭＯＳトランジスタＭ２をオフ状態にするとき、ＭＯＳトランジスタＭ２が、カットオフされると同時に、ＭＯＳトランジスタＭ３は、カットオフされる。ＭＯＳトランジスタＭ３が、カットオフされることにより、ＭＯＳトランジスタＭ８，Ｍ９もカットオフされることになり、ＭＯＳトランジスタＭ５はオフ状態となり、スイッチ間抵抗は高く設定される。
【００７０】
これにより、駆動回路１からＭＯＳトランジスタＭ４に流れ込む電流は、ゼロとなるので、駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスが高くなる。従って、増幅器全体のゲインが大きくなり、低歪み増幅が可能となる。
【００７１】
更に、ＭＯＳトランジスタＭ５の面積を非常に小さくしてオン抵抗を高くし、駆動回路１からの信号がゼロの時およびＭＯＳトランジスタＭ１が駆動される時の駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスの比を小さくすることにより、更なる低歪み増幅を可能にする。すなわち、ＭＯＳトランジスタＭ５がアナログ動作するスイッチであるために生じる、いわゆるクロスオーバー領域の歪みも防止できる。ここで、ＭＯＳトランジスタＭ５の面積を非常に小さくしても、無信号時のＭＯＳトランジスタＭ４のゲート・ソース電圧を変化させることが無いため、アイドル電流Ｉｏｕｔのばらつきを増加させない。
【００７２】
また、ＭＯＳトランジスタＭ５の面積が、ＭＯＳトランジスタＭ１に対して非常に小さく出来るため、チップサイズが小さくなる。
【００７３】
（第６の実施例）
図６に、本発明の増幅回路の第６の実施例の構成を示す。図６に基づき、構成を説明する。
【００７４】
ＰチャンネルＭＯＳトランジスタＭ１のソースは、電源（Ｖｃｃ）端子（図示せず）に接続され、それのドレインは、出力端子３に接続されている。ＰチャンネルＭＯＳトランジスタＭ２のソースは、出力端子３に接続され、それのドレインは、第１の基準電圧（Ｖ１）端子（図示せず）に接続されている。このような出力ＭＯＳトランジスタＭ１とＭ２の接続関係は、プッシュプル構成である。
【００７５】
ＰチャンネルＭＯＳトランジスタＭ３のゲートは、ＭＯＳトランジスタＭ２のゲートに接続され、それのソースは、ＰチャンネルＭＯＳトランジスタＭ２のソースに接続され、それのドレインは、ＮチャンネルＭＯＳトランジスタＭ８のドレインに接続されている。
【００７６】
ＮチャンネルＭＯＳトランジスタＭ８のソースは、第１の基準電圧（Ｖ１）端子（図示せず）に接続され、それのドレインは、それのゲートとＮチャンネルＭＯＳトランジスタＭ９のゲートに接続されている。
【００７７】
ＮチャンネルＭＯＳトランジスタＭ９のソースは、第１の基準電圧（Ｖ１）端子（図示せず）に接続され、それのドレインは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、電源（Ｖｃｃ）端子（図示せず）に接続されている。これらＭＯＳトランジスタＭ３，Ｍ９と抵抗Ｒ１は、ＭＯＳトランジスタＭ２のゲート電圧を検出する検出手段を構成している。
【００７８】
ＰチャンネルＭＯＳトランジスタＭ４のゲートは、ＭＯＳトランジスタＭ１のゲートに接続され、それのソースは、ＭＯＳトランジスタＭ１のソースに接続されている。
【００７９】
ＰチャンネルＭＯＳトランジスタ（スイッチ手段）Ｍ５のソースは、ＭＯＳトランジスタＭ４のドレインに接続され、それのドレインは、ＭＯＳトランジスタＭ４のゲートに接続され、それのゲートは、抵抗Ｒ１の一端に接続されている。
【００８０】
次に図６の動作を説明する。
【００８１】
駆動回路１からの信号がゼロのとき、ＭＯＳトランジスタＭ１，Ｍ２を流れるアイドル電流Ｉｏｕｔに比例した電流が、ＭＯＳトランジスタＭ３を流れる。ＭＯＳトランジスタＭ３に流れる電流は、ＭＯＳトランジスタＭ８、Ｍ９のカレントミラーにより折り返され、抵抗Ｒ１に流れ込む。これによりＭＯＳトランジスタＭ５のゲート端子に電圧が発生し、ＭＯＳトランジスタＭ５がオン状態になり、オン抵抗が下がる。ＭＯＳトランジスタＭ５がオン状態になることによって、ＭＯＳトランジスタＭ４がオンする。ＭＯＳトランジスタＭ４がオンすることによって、無信号時（駆動回路１からの信号がゼロの時）に、ＭＯＳトランジスタＭ５、Ｍ４を通じて駆動回路１に電流Ｉ１が流れ込む。
【００８２】
電流Ｉ１がＭＯＳトランジスタＭ４に流れることによって、Ｍ４のゲート・ソース電圧ＶＧＳ４が発生する。電圧ＶＧＳ４は、ＭＯＳトランジスタＭ１のゲート・ソース電圧となり、電流Ｉ１で発生した電圧ＶＧＳ４を正確にＭＯＳトランジスタＭ１に供給することが出来る。よって、ＭＯＳトランジスタＭ５の抵抗に製造ばらつきがあっても、ＭＯＳトランジスタＭ１のゲート・ソース電圧が一定に維持されるため、アイドル電流Ｉｏｕｔのばらつきが、少なくなる。
【００８３】
次に、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオフ状態にし、ＭＯＳトランジスタＭ２をオン状態にするとき、駆動回路から見たＭＯＳトランジスタＭ２のゲートインピーダンスは高い。従って、増幅回路全体のゲインは大きいため、低歪み増幅が可能である。一方、駆動回路１からの信号により、ＭＯＳトランジスタＭ１をオン状態にし、ＭＯＳトランジスタＭ２をオフ状態にするとき、ＭＯＳトランジスタＭ２が、カットオフされることにより、ＭＯＳトランジスタＭ３は、カットオフされる。ＭＯＳトランジスタＭ３が、カットオフされることにより、ＭＯＳトランジスタＭ８、Ｍ９もカットオフされることになり、ＭＯＳトランジスタＭ５はオフ状態となり、スイッチ間抵抗は高く設定される。
【００８４】
これにより、ＭＯＳトランジスタＭ４を通じて駆動回路１に流れ込む電流は、ゼロとなるので、駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスが高くなる。従って、増幅器全体のゲインが大きくなり、低歪み増幅が可能となる。
【００８５】
更に、ＭＯＳトランジスタＭ５の面積を非常に小さくしてオン抵抗を高くし、駆動回路１からの信号がゼロの時およびＭＯＳトランジスタＭ１が駆動される時の駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスの比を小さくすることにより、更なる低歪み増幅を可能にする。すなわち、ＭＯＳトランジスタＭ５がアナログ動作するスイッチであるために生じる、いわゆるクロスオーバー領域の歪みも防止できる。ここで、ＭＯＳトランジスタＭ５の面積を非常に小さくしても、無信号時のＭＯＳトランジスタＭ４のゲート・ソース電圧を変化させることが無いため、アイドル電流Ｉｏｕｔのばらつきを増加させない。
【００８６】
また、ＭＯＳトランジスタＭ５の面積が、ＭＯＳトランジスタＭ１に対して非常に小さく出来るため、チップサイズが小さくなる。
【００８７】
（第７の実施例）
図７に、本発明の増幅回路の第７の実施例の構成を示す。この実施例は、第１の実施例（図１）において、ＭＯＳトランジスタＭ３が検知した電流を、ＭＯＳトランジスタＭ５のゲート電圧に変換するインピーダンス素子を、ＮチャンネルＭＯＳトランジスタＭ７で構成している。
【００８８】
ＭＯＳトランジスタＭ７のドレインは、それのゲートとＭＯＳトランジスタＭ３のドレインに接続され、それのソースは、第１の基準電圧端子に接続されている。
【００８９】
本実施例の動作と効果は、第１の実施例と同じなので、記述を省略する。
【００９０】
（第８の実施例）
図８に、本発明の増幅回路の第８の実施例の構成を示す。この実施例は、第１の実施例（図１）において、ＭＯＳトランジスタＭ５のドレインとＭＯＳトランジスタＭ４のゲート間に、抵抗Ｒ２を挿入している。
【００９１】
本実施例の動作と効果は、第１の実施例と同じである。第１の実施例より優れた効果のみを記述する。
【００９２】
駆動回路１からの信号がゼロの時における駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスを、更に高く出来るため、駆動回路１からの信号がゼロの時およびＭＯＳトランジスタＭ１が駆動される時の駆動回路１から見たＭＯＳトランジスタＭ１のゲートインピーダンスの比を更に小さくすることが出来る。このため、第１の実施例よりも更に低歪み増幅が可能となる。
【００９３】
【発明の効果】
以上本発明によれば、アイドル電流のばらつきが少なく、かつほぼ完全な低歪み増幅を可能とするチップサイズの小さい増幅回路が実現できる。
【図面の簡単な説明】
【図１】本発明の増幅回路の第１の実施例の構成を示す図である。
【図２】本発明の増幅回路の第２の実施例の構成を示す図である。
【図３】本発明の増幅回路の第３の実施例の構成を示す図である。
【図４】本発明の増幅回路の第４の実施例の構成を示す図である。
【図５】本発明の増幅回路の第５の実施例の構成を示す図である。
【図６】本発明の増幅回路の第６の実施例の構成を示す図である。
【図７】本発明の増幅回路の第７の実施例の構成を示す図である。
【図８】本発明の増幅回路の第８の実施例の構成を示す図である。
【図９】従来の増幅回路の構成を示す図である。
【符号の説明】
１・・駆動回路、３・・出力端子、Ｍ１〜Ｍ９・・ＭＯＳトランジスタ、
Ｒ１，Ｒ２・・抵抗。
【図１】
0004030277.tif 000002
【図２】
0004030277.tif 000003
【図３】
0004030277.tif 000004
【図４】
0004030277.tif 000005
【図５】
0004030277.tif 000006
【図６】
0004030277.tif 000007
【図７】
0004030277.tif 000008
【図８】
0004030277.tif 000009
【図９】
0004030277.tif 000010