(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板より抵抗が高く、前記半導体基板の表面に形成された半導体表層と、
前記半導体表層に形成されたソース層と、
前記半導体表層に形成されたドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体表層に形成されたチャネル領域と、
前記チャネル領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース層に接し、前記半導体表層より抵抗が低く、前記チャネル領域および前記半導体基板に到達しないように前記半導体表層に形成された素子側コネクト部と、
前記ソース層に接し、前記半導体表層より抵抗が低く、前記半導体基板へ到達するように前記半導体表層に形成されたコンタクト側コネクト部と、
前記ソース層、前記素子側コネクト部および前記コンタクト側コネクト部を接続する第１のソース電極と、
前記ドレイン層と接続されたドレイン電極と、
前記半導体基板の裏面に前記半導体基板と接続された裏面電極とを備え、
前記素子側コネクト部および前記コンタクト側コネクト部は、前記ドレイン層から前記ソース層への電流方向に対して略直交する断面において交互に隣接するように配置されたことを特徴とする半導体装置。
【請求項２】
前記素子側コネクト部および前記コンタクト側コネクト部は前記チャネル領域と同じ導電型の拡散層によって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
１または２以上の前記素子側コネクト部が一直線状に形成され、
前記素子側コネクト部の前記直線の方向に対して垂直な断面において、前記コンタクト側コネクト部は前記素子側コネクト部よりも幅広くまたは深く拡散されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板より抵抗が高く、前記半導体基板の表面に形成された半導体表層と、
前記半導体表層に形成されたソース層と、
前記半導体表層に形成されたドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体表層に形成されたチャネル領域と、
前記チャネル領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース層に接し、前記半導体表層より抵抗が低く、前記チャネル領域および前記半導体基板に到達しないように前記半導体表層に形成された素子側コネクト部と、
前記半導体表層より抵抗が低く、前記半導体基板へ到達するように前記半導体表層に形成されたコンタクト側コネクト部と、
前記ソース層、前記素子側コネクト部および前記コンタクト側コネクト部を接続する第１のソース電極と、
前記半導体基板の裏面に前記半導体基板と接続された裏面電極とを備え、
前記素子側コネクト部および前記コンタクト側コネクト部は、前記ドレイン層から前記ソース層への電流方向に対して略直交する断面において交互に隣接するように配置され、
当該半導体装置のうち前記素子側コネクト部が形成されている素子側半導体装置には、前記ドレイン電極から前記第１のソース電極までの間に、前記ドレイン層、前記チャネル領域および前記ソース層によりバイポーラ・トランジスタが形成され、
当該半導体装置のうち前記コンタクト側コネクト部が形成されているコンタクト側半導体装置には、前記ドレイン電極から前記第１のソース電極までの間に、前記ドレイン層および前記チャネル領域によりダイオードが形成され、
前記ダイオードにおける前記ドレイン電極と前記第１のソース電極との間の耐圧は、前記バイポーラ・トランジスタにおける前記ドレイン電極と前記第１のソース電極との間の耐圧以下であることを特徴とする半導体装置。
【請求項５】
前記ドレイン層は、比較的抵抗が低い高濃度層と、該高濃度層の周囲に形成された比較的抵抗が高い電界緩和部とを有し、
前記コンタクト側半導体装置における前記高濃度層から前記チャネル領域の方向への前記電界緩和部の幅が、前記素子側半導体装置における前記高濃度層から前記チャネル領域の方向への前記電界緩和部の幅よりも小さいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極、前記ドレイン層、前記ソース層、前記素子側コネクト部、前記コンタクト側コネクト部、前記ソース電極および前記ドレイン電極をそれぞれ含む複数の素子ユニットが形成され、互いに隣り合う前記素子ユニットは前記ソース電極または前記ドレイン電極のいずれかを共有していることを特徴とする請求項１、請求項３または請求項４のいずれかに記載の半導体装置。
【請求項７】
前記素子ユニットにおいて、
１または２以上の前記素子側コネクト部が一直線状に形成され、
前記ドレイン層が、前記素子側コネクト部の延伸方向に対して平行な方向へ形成され、
前記コンタクト側コネクト部は、前記延伸方向に対して垂直な方向へ延在し、前記素子側コネクト部に交差するように形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板より抵抗が高く、前記半導体基板の表面に形成された半導体表層と、
前記半導体表層に形成されたソース層と、
前記半導体表層に形成されたドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体表層に形成されたチャネル領域と、
前記チャネル領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース層に接し、前記半導体表層より抵抗が低く、前記チャネル領域および前記半導体基板に到達しないように前記半導体表層に形成された素子側コネクト部と、
前記半導体表層より抵抗が低く、前記半導体基板へ到達するように前記半導体表層に形成されたコンタクト側コネクト部と、
前記ソース層、前記素子側コネクト部および前記コンタクト側コネクト部を接続する第１のソース電極と、
前記半導体基板の裏面に前記半導体基板と接続された裏面電極とを備え、
前記素子側コネクト部および前記コンタクト側コネクト部は、前記ドレイン層から前記ソース層への電流方向に対して略直交する断面において交互に隣接するように配置され、
当該半導体装置のうち前記素子側コネクト部が形成されている素子側半導体装置には、前記ドレイン電極から前記第１のソース電極までの間に、前記ドレイン層、前記チャネル領域および前記ソース層によりバイポーラ・トランジスタが形成され、
当該半導体装置のうち前記コンタクト側コネクト部が形成されているコンタクト側半導体装置には、前記ドレイン電極から前記第１のソース電極までの間に、前記ドレイン層および前記コンタクト側コネクト部またはそれに隣接した半導体領域によりダイオードが形成され、
前記ダイオードにおける前記ドレイン電極と前記第１のソース電極との間の耐圧は、前記バイポーラ・トランジスタにおける前記ドレイン電極と前記第１のソース電極との間の耐圧とほぼ同じまたはそれ以下であることを特徴とする半導体装置。
【請求項９】
半導体基板と、
前記半導体基板より抵抗が高く、前記半導体基板の表面に形成された半導体表層と、
前記半導体表層に形成されたソース層と、
前記半導体表層に形成されたドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体表層に形成されたチャネル領域と、
前記チャネル領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース層に接続され、前記半導体表層より抵抗が低く、前記半導体基板に到達するように前記半導体表層に形成された第１の半導体領域と、
前記半導体表層より抵抗が低く、前記半導体基板に到達するように前記半導体表層に形成された第２の半導体領域と、
前記第２の半導体領域と前記ドレイン層との間に設けられたドリフト層と、
前記ソース層および第１の半導体領域に接続された短絡電極と、
前記ドレイン層と接続されたドレイン電極と、
前記半導体基板の裏面に前記半導体基板と接続されたソース電極とを備え、
前記ドレイン電極から前記短絡電極までの間に、前記ドレイン層、前記ソース層および該ドレイン層と該ソース層との間にあるチャネル領域によりバイポーラ・トランジスタが形成され、
前記ドレイン電極から前記第２の半導体領域までの間に、前記ドリフト層および前記第２の半導体領域によりダイオードが形成され、
前記ダイオードにおける前記ドリフト層と前記第２の半導体領域との間の耐圧は、前記バイポーラ・トランジスタにおける前記ドレイン電極と前記ソース層との間の耐圧より低い半導体装置。
【請求項１０】
前記第１の半導体領域は前記ソース層に沿って延びており、
前記第２の半導体領域は前記第１の半導体領域と略直交して延びていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ソース層は、前記半導体基板の平面において突出部を有する櫛型の形状に形成され、
該突出部が前記短絡電極と接続されていることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にパワー半導体装置に関する。
【０００２】
【従来の技術】
従来からパーソナル・コンピュータや情報通信機器等の電子機器には、例えばDC-DCコンバータが組み込まれている電源が設けられている。近年、電子機器は益々小型化し、その駆動電圧は低下し、その駆動電流は大きくなっている。それに伴い、大きな電流を効率良く流すことができ、かつ高い周波数に対応できる電源が望まれている。
【０００３】
大きな電流を低電圧で流すためには電源に使用されるパワー半導体素子のON抵抗が低いほど良い。また、高周波数に対応するためには電源に使用されるパワー半導体素子のスイッチングが高速である必要がある。
【０００４】
また、従来から電源には、整流するためにショットキー・ダイオードが一般的に使用されている。近年、低い電圧で大きな電流を流すことができるようにするために、ショットキー・ダイオードに代えて、パワーＭＯＳＦＥＴが整流するために使用される。よって、電源の入力と出力との間をスイッチングする切替用パワーＭＯＳＦＥＴのほかに整流するための整流用パワーＭＯＳＦＥＴが必要になる。このような電源は、一般に、整流用パワーＭＯＳＦＥＴと切替用パワーＭＯＳＦＥＴとが同期してスイッチングするので、同期整流回路方式の電源と呼ばれている。
【０００５】
【発明が解決しようとする課題】
図２４は、典型的な同期整流回路方式の電源に使用されているDC-DCコンバータ２０００の回路図である。整流用パワーＭＯＳＦＥＴ２０１０および切替用パワーＭＯＳＦＥＴ２０２０は、同期させて動作させるので、ともに高速にスイッチングさせることができることが好ましい。また、整流用パワーＭＯＳＦＥＴ２０１０および切替用パワーＭＯＳＦＥＴ２０２０は、ともに大きな電流を流すのでON抵抗が低いほど好ましい。従って、同期整流回路方式のDC-DCコンバータ２０００においては、切替用パワーＭＯＳＦＥＴ２０２０および整流用パワーＭＯＳＦＥＴ２０１０のON抵抗の低抵抗化およびスイッチングの高速化等の改善がより望まれる。
【０００６】
また、例えば、切替用パワーＭＯＳＦＥＴ２０２０のソース電極２０３１とDC-DCコンバータの出力２０４０との間にインダクタンス２０５０が接続されている場合がある。このようにインダクタンスが接続されている電源をONからOFFまたはOFFからONにスイッチングすることを一般にL負荷スイッチングという。
【０００７】
切替用パワーＭＯＳＦＥＴ２０２０がONしている状態においては、ドレイン電極２０６０とソース電極２０３１との間の電位差はゼロに近い。また、インダクタンス２０５０に電気エネルギーが蓄えられる。
【０００８】
一方で、切替用パワーＭＯＳＦＥＴ２０２０がONからOFFへ切り替えられたときには、ドレイン電極２０６０とソース電極２０３１との間の接続が断たれる。また、切替用パワーＭＯＳＦＥＴ２０２０がONしているときの電流をインダクタンス２０５０が維持しようとするため、ソース電極２０３１の電位が低下する。その結果、実質的にドレイン電極２０６０の電圧がクランプされ、ドレイン電極２０６０とソース電極２０３１との間の電位差は、DC-DCコンバータ２０００の入力２０７０と出力２０４０との間の電位差よりも大きくなる。インダクタンスの大きさによっては、ドレイン電極２０６０とソース電極２０３１との間の電圧がドレイン電極２０６０とソース電極２０３１との間の耐圧を超えてしまう場合がある。それにより、ドレイン電極２０６０とソース電極２０３１との間をアバランシェ降伏によるアバランシェ電流が流れる。
【０００９】
図２５（A）は、従来の切替用パワーＭＯＳＦＥＴ２０２０の拡大断面図である。切替用パワーＭＯＳＦＥＴ２０２０は図２５（A）の中の破線を境に対称の構造になっている。よって、この破線より左側に注目して説明する。
【００１０】
切替用パワーＭＯＳＦＥＴ２０２０の構造は次のとおりである。ｐ＋＋型のシリコン基板２１００上にｐ−型のシリコン表面層２１０５が形成されている。ドレイン電極２０６０は、シリコン表面層２１０５に形成されたｎ型ドレイン層２１１０に接続されている。ｎ型ドレイン層２１１０からゲート電極２０８０の下方に形成されるチャネル部２１３０を介して、ソース電極２０３０と接続するｎ＋型ソース層２１４０が形成されている。また、ソース電極２０３０は、ｎ＋型ソース層２１４０の周囲に形成されているｐ型ベース層２１５０とも接続されている。また、ｐ＋＋型のシリコン基板２１００にソース電極２０３０を接続するためのｐ＋型コネクト層２１６０が形成されている。シリコン基板２１００の裏面にはソース電極２０３１が設けられている。ｐ＋型コネクト層２１６０がシリコン基板２１００にまで到達していることによって、ソース電極２０３０とソース電極２０３１とが電気的に接続される。よって、チャネル部２１３０がONのときに大きな電流を流すことができる。
【００１１】
チャネル部２１３０は、ｐ−型のシリコン表面層２１０５およびｐ型ベース層２１５０より形成されている。よって、ｎ型ドレイン層２１１０、チャネル部２１３０およびｎ＋型ソース層２１４０は、ｎｐｎバイポーラ・トランジスタを寄生的に形成する。
【００１２】
図２５（B）は、ｎ型ドレイン層２１１０、チャネル部２１３０およびｎ＋型ソース層２１４０から成る寄生ｎｐｎバイポーラ・トランジスタの回路図である。この寄生ｎｐｎバイポーラ・トランジスタのベースは、ｐ型ベース層２１５０を介してソース電極２０３０に接続されている。
【００１３】
図２４において説明したとおり、ドレイン電極２０６０とソース電極２０３１との間をアバランシェ降伏によるアバランシェ電流が流れる場合がある。アバランシェ電流は、ｐ型ベース層２１５０の抵抗を通り、ｐ＋型コネクト層２１６０、ｐ＋＋型の半導体基板２１００を経てソース電極２０３１に流れる。この電流が大きいと、ｐ型ベース層２１５０に生じる電圧降下によって、ｎ＋型ソース層２１４０とｐ型ベース層２１５０との間のジャンクションが順バイアスされてしまう。その結果、図２５（B）に示す寄生ｎｐｎバイポーラ・トランジスタがONしてしまう。寄生ｎｐｎバイポーラ・トランジスタがONすると、さらに大きな電流がドレイン電極２０６０とソース電極２０３１との間を流れる。従って、図２５（A）に示すパワーＭＯＳＦＥＴが破壊されてしまうという問題が生じる。（以下この現象を「L負荷スイッチングによる素子破壊」という）
さらに、図２５（A）において、ｐ＋型コネクト層２１６０はシリコン基板２１００に到達するように拡散しなければならない。ｐ＋型コネクト層２１６０は縦方向のみならず、横方向にも拡散される。この横方向の拡散によってｐ＋型コネクト層２１６０がチャネル部に到達すると、切替用パワーＭＯＳＦＥＴ２０２０の閾値電圧が上昇する。切替用パワーＭＯＳＦＥＴ２０２０の閾値電圧が上昇すると、そのスイッチングの遅れが生じる。また、切替用パワーＭＯＳＦＥＴ２０２０のON抵抗が上昇する。
【００１４】
一方で、ｐ＋型コネクト層２１６０が横方向へ拡散してもチャネル部に到達しないようにｐ＋型コネクト層２１６０の位置をチャネル部から離すと切替用パワーＭＯＳＦＥＴ２０２０の幅が広がる。切替用パワーＭＯＳＦＥＴ２０２０の幅が広がると、DC-DCコンバータ２０００の面積が大きくなってしまう。また、切替用パワーＭＯＳＦＥＴ２０２０を一定面積に形成した場合には、形成できる切替用パワーＭＯＳＦＥＴ２０２０の単位セルまたは素子ユニットの数が減少する。よって、一定面積内の切替用パワーＭＯＳＦＥＴ２０２０の総チャネル幅が小さくなるので、ON時の電流が減少する。従って、実質的に切替用パワーＭＯＳＦＥＴ２０２０のON抵抗が上昇する。
【００１５】
図２６は、従来の切替用パワーＭＯＳＦＥＴ２０２０の他の形態の拡大断面図である。図２５は横型のＭＯＳＦＥＴを示しているが、図２６は縦型のトレンチゲートを有するＭＯＳＦＥＴ２０２０´を示している。
【００１６】
ＭＯＳＦＥＴ２０２０´は、ソース電極２２１０に接続されたソース層２２２０と、ドレイン電極２２３０に接続されたドレイン層２２４０と、ソース層２２２０とドレイン層２２４０との間に絶縁膜２２５０を介して埋め込まれているトレンチゲート電極２２６０とを備える。
【００１７】
ＭＯＳＦＥＴ２０２０´は、ゲート電極の沿面を効率よく用いているのでON抵抗を低くすることができる。
【００１８】
一方で、トレンチゲート電極２２６０は絶縁膜２２５０を介してドレイン層２２４０と隣り合い、かつ、絶縁膜２２５０はON抵抗を低下させるためにより薄く形成されている。従って、ＭＯＳＦＥＴ２０２０´においては、トレンチゲート電極２２６０とドレイン層２２４０との間の寄生容量が大きくなってしまう。この寄生容量のために、ＭＯＳＦＥＴ２０２０´は、スイッチングが遅く、高周波用のスイッチには不向きである。
【００１９】
尚、整流用パワーＭＯＳＦＥＴ２０１０も上記と同様の問題点を有する。
【００２０】
そこで、本発明の目的は、L負荷スイッチングなどによって、ドレイン電極とソース電極との間にその耐圧を超えるような電圧が印加された場合であっても破壊されないパワー半導体装置を提供することである。
【００２１】
また、本発明の目的は、高速にスイッチングすることができ、ON抵抗が低く、高集積化することができるパワー半導体装置を提供することである。
【００２２】
【課題を解決するための手段】
本発明による半導体装置は、半導体基板と、前記半導体基板より抵抗が高く、前記半導体基板の表面に形成された半導体表層と、前記半導体表層に形成されたソース層と、前記半導体表層に形成されたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体表層に形成されたチャネル領域と、前記チャネル領域の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース層に接し、前記半導体表層より抵抗が低く、前記チャネル領域および前記半導体基板に到達しないように前記半導体表層に形成された素子側コネクト部と、前記ソース層に接し、前記半導体表層より抵抗が低く、前記半導体基板へ到達するように前記半導体表層に形成されたコンタクト側コネクト部と、前記ソース層、前記素子側コネクト部および前記コンタクト側コネクト部を接続する第１のソース電極と、前記ドレイン層と接続されたドレイン電極と、前記半導体基板の裏面に前記半導体基板と接続された裏面電極とを備え、
前記素子側コネクト部および前記コンタクト側コネクト部は、前記ドレイン層から前記ソース層への電流方向に対して略直交する断面において交互に隣接するように配置されており、
前記ドレイン層と前記コンタクト側コネクト部に接する前記ソース層との間の耐圧は、前記ドレイン層と前記素子側コネクト部に接する前記ソース層との間の耐圧よりも低いことを特徴とする。
【００２３】
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板より抵抗が高く、前記半導体基板の表面に形成された半導体表層と、前記半導体表層に形成されたソース層と、前記半導体表層に形成されたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体表層に形成されたチャネル領域と、前記チャネル領域の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース層に接し、前記半導体表層より抵抗が低く、前記チャネル領域および前記半導体基板に到達しないように前記半導体表層に形成された素子側コネクト部と、前記半導体表層より抵抗が低く、前記半導体基板へ到達するように前記半導体表層に形成されたコンタクト側コネクト部と、前記ソース層、前記素子側コネクト部および前記コンタクト側コネクト部を接続する第１のソース電極と、前記半導体基板の裏面に前記半導体基板と接続された裏面電極とを備え、
前記素子側コネクト部および前記コンタクト側コネクト部は、前記ドレイン層から前記ソース層への電流方向に対して略直交する断面において交互に隣接するように配置され、
当該半導体装置のうち前記素子側コネクト部が形成されている素子側半導体装置には、前記ドレイン電極から前記第１のソース電極までの間に、前記ドレイン層、前記チャネル領域および前記ソース層によりバイポーラ・トランジスタが形成され、
当該半導体装置のうち前記コンタクト側コネクト部が形成されているコンタクト側半導体装置には、前記ドレイン電極から前記第１のソース電極までの間に、前記ドレイン層および前記チャネル領域によりダイオードが形成され、
前記ダイオードにおける前記ドレイン電極と前記第１のソース電極との間の耐圧は、前記バイポーラ・トランジスタにおける前記ドレイン電極と前記第１のソース電極との間の耐圧以下であることを特徴とする。
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板より抵抗が高く、前記半導体基板の表面に形成された半導体表層と、前記半導体表層に形成されたソース層と、前記半導体表層に形成されたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体表層に形成されたチャネル領域と、前記チャネル領域の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース層に接し、前記半導体表層より抵抗が低く、前記チャネル領域および前記半導体基板に到達しないように前記半導体表層に形成された素子側コネクト部と、前記半導体表層より抵抗が低く、前記半導体基板へ到達するように前記半導体表層に形成されたコンタクト側コネクト部と、前記ソース層、前記素子側コネクト部および前記コンタクト側コネクト部を接続する第１のソース電極と、前記半導体基板の裏面に前記半導体基板と接続された裏面電極とを備え、
前記素子側コネクト部および前記コンタクト側コネクト部は、前記ドレイン層から前記ソース層への電流方向に対して略直交する断面において交互に隣接するように配置され、
当該半導体装置のうち前記素子側コネクト部が形成されている素子側半導体装置には、前記ドレイン電極から前記第１のソース電極までの間に、前記ドレイン層、前記チャネル領域および前記ソース層によりバイポーラ・トランジスタが形成され、
当該半導体装置のうち前記コンタクト側コネクト部が形成されているコンタクト側半導体装置には、前記ドレイン電極から前記第１のソース電極までの間に、前記ドレイン層および前記コンタクト側コネクト部またはそれに隣接した半導体領域によりダイオードが形成され、
前記ダイオードにおける前記ドレイン電極と前記第１のソース電極との間の耐圧は、前記バイポーラ・トランジスタにおける前記ドレイン電極と前記第１のソース電極との間の耐圧とほぼ同じまたはそれ以下であることを特徴とする。
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板より抵抗が高く、前記半導体基板の表面に形成された半導体表層と、前記半導体表層に形成されたソース層と、前記半導体表層に形成されたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体表層に形成されたチャネル領域と、前記チャネル領域の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース層に接続され、前記半導体表層より抵抗が低く、前記半導体基板に到達するように前記半導体表層に形成された第１の半導体領域と、前記半導体表層より抵抗が低く、前記半導体基板に到達するように前記半導体表層に形成された第２の半導体領域と、前記第２の半導体領域と前記ドレイン層との間に設けられたドリフト層と、前記ソース層および第１の半導体領域に接続された短絡電極と、前記ドレイン層と接続されたドレイン電極と、前記半導体基板の裏面に前記半導体基板と接続されたソース電極とを備え、
前記ドレイン電極から前記短絡電極までの間に、前記ドレイン層、前記ソース層および該ドレイン層と該ソース層との間にあるチャネル領域によりバイポーラ・トランジスタが形成され、
前記ドレイン電極から前記第２の半導体領域までの間に、前記ドリフト層および前記第２の半導体領域によりダイオードが形成され、
前記ダイオードにおける前記ドリフト層と前記第２の半導体領域との間の耐圧は、前記バイポーラ・トランジスタにおける前記ドレイン電極と前記ソース層との間の耐圧以下である。
【００４１】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。尚、本実施の形態は本発明を限定するものではない。また、以下の本発明に従った実施の形態による半導体装置は、各要素の導電型について、ｐ型の要素をｎ型へ変更し、かつｎ型の要素をｐ型へ変更しても本発明の効果は失われない。
【００４２】
図２５（A）に示した従来例の断面は、図1においては21-21´線に沿った断面に相当する。よって、図２５（A）では半導体装置の断面がドレイン電極を境に左右対称に示されていた。しかし、本発明に従った実施の形態を説明するために便宜上、図１の2-2´線に沿った断面または3-3´線に沿った断面を使用して説明する。
【００４３】
図１は、本発明に従った半導体装置の第1の実施の形態による概略した部分的な拡大平面図である。本実施の形態における半導体装置には、複数のゲート電極１０が互いにほぼ平行に形成され、ゲート電極１０の間にゲート電極１０とほぼ平行してドレイン電極２０およびソース電極３０が交互に形成されている。
【００４４】
図２は、本発明に従った半導体装置の第1の実施の形態による図１の2-2´線に沿った断面を示した拡大断面図である。
【００４５】
図３は、本発明に従った半導体装置の第1の実施の形態による図１の3-3´線に沿った断面を示した拡大断面図である。
【００４６】
本実施の形態による半導体装置は、例えばシリコンからなるｐ＋型の半導体基板４０と、半導体基板４０より抵抗が高く、半導体基板４０上に形成されたｐ−型の半導体表層５０と、半導体表層５０の表面上に形成されたゲート絶縁膜６０の上に形成されたゲート電極１０と、ゲート電極１０の一方側の半導体表層５０に選択的に形成されたｎ型のドレイン層７０と、ドレイン層７０と接続されるドレイン電極２０と、ゲート電極１０の他方側の半導体表層５０に選択的に形成されたｎ＋型のソース層８０と、ソース層８０に隣接し、半導体表層５０より抵抗が低い素子側コネクト部１００であって、半導体表層５０のうちソース層８０とドレイン層７０との間のチャネル部９０に達せず、かつ、基板４０に到達しないように半導体表層５０に選択的に形成された素子側コネクト部１００（図２参照）と、素子側コネクト部１００に隣接し、半導体表層５０より抵抗が低く、半導体基板４０へ到達するように半導体表層５０に選択的に形成されたコンタクト側コネクト部１１０（図３参照）と、ソース層８０、素子側コネクト部１００およびコンタクト側コネクト部１１０と接続するソース電極３０と、半導体基板４０の裏面に半導体基板４０に接続されるようにソース電極３１とを備える。
【００４７】
半導体基板４０にＧａＡｓまたはＳｉＣ等の半導体基板が使用されてもよい。
【００４８】
さらに、本実施の形態による半導体装置は、ソース層８０の周囲にタッブ状に形成され、かつチャネル部９０に拡散されることによって半導体装置の閾値電圧を定めるｐ型ベース層１２０をさらに備える。また、ドレイン層７０は、ドレイン電極２０とオーミック接合するｎ＋型の接合部７０ａと、ソース電極３０およびドレイン電極２０の間の耐圧を上昇させるための電界緩和部７０ｂとを有している。さらに、ゲート電極１０、ドレイン電極２０およびソース電極３０は互いにＳｉＯ2などの酸化膜等の絶縁材料１３０で絶縁されている。
【００４９】
本実施の形態においてドレイン層７０、ソース層８０およびベース層１２０は拡散層である。拡散層は、半導体表層５０にフォト工程などを利用して選択的に不純物をインプラントし、熱工程によって不純物を拡散することによって形成される。素子側コネクト部１００およびコンタクト側コネクト部１１０が拡散層である場合も同様である。
【００５０】
また、コンタクト側コネクト部１１０は、ソース層８０の周囲にソース層８０を囲むようにタッブ状に形成されている。裏面電極３１は、コンタクト側コネクト部１１０を介してソース電極３０と接続され、第2のソース電極３１として形成されている。
【００５１】
本実施の形態によれば、ｐ＋型のコンタクト側コネクト部１１０の不純物濃度がｐ型の半導体表層５０およびｐ型のベース層１２０の不純物濃度に比較して高い。よって、コンタクト側コネクト部１１０の抵抗は、半導体表層５０およびベース層１２０の抵抗に比較して低い。
【００５２】
便宜上、本実施の形態による半導体装置のうち、図2の素子側コネクト部１００を含む部分を素子側半導体装置２００と、図３のコンタクト側コネクト部１１０を含む部分をコンタクト側半導体装置３００という。
【００５３】
図４は、図１に示す本実施の形態の半導体装置の4-4´線に沿った断面を示した拡大断面図である。図４は、本実施の形態による半導体装置を破線によって素子側半導体装置２００の部分とコンタクト側半導体装置３００の部分とに分けて示している。
【００５４】
素子側半導体装置２００の部分においては、素子側コネクト部１００は、半導体基板４０に到達していない。一方で、コンタクト側半導体装置３００の部分においては、コンタクト側コネクト部１１０は、大きく拡散され半導体基板４０に到達している。また、素子側コネクト部１００とコンタクト側コネクト部１１０とは、隣接し互いに半導体基板４０とほぼ同一の比抵抗を有する。また、素子側コネクト部１００およびコンタクト側コネクト部１１０は互いに一体として形成されている。本実施の形態によれば、複数の素子側コネクト部１００および複数のコンタクト側コネクト部１１０が直線状に規則的に交互に配置されている。
【００５５】
図１から図４に示すように、本実施の形態においては、複数の素子側コネクト部１００は直線状に形成されている。コンタクト側コネクト部１１０は、素子側コネクト部１００の間に隣接するように、若しくは素子側コネクト部１００に重複するように形成されている。また、素子側コネクト部１００の直線の方向に対して垂直な断面において、コンタクト側コネクト部１１０は素子側コネクト部１００よりも広くかつ深く拡散されている。
【００５６】
次に、本実施の形態の半導体装置の動作について説明する。当該半導体装置がＯＮとなっているときには、ゲート電極１０に所定の電圧が印加される。それによって、ゲート電極１０の下のチャネル部９０が反転し、ドレイン電極２０とソース電極３０とが導通する。
【００５７】
図２および図３のゲート電極１０には、同電圧が印加される。しかし、図2のチャネル部９０には素子側コネクト部１００が到達していない。よって、チャネル部９０は主にベース層１２０から形成されている。従って、チャネル部９０の閾値電圧は主にベース層１２０の不純物濃度によって決定される。それに対し、図３のチャネル部９１にはコンタクト側コネクト部１１０が到達しているので、チャネル部９１は主にベース層１２０およびコンタクト側コネクト部１１０によって形成されている。よって、コンタクト側半導体装置３００のチャネル部９１の不純物濃度は、素子側半導体装置２００のチャネル部９０の不純物濃度よりも高い。従って、素子側半導体装置２００の素子側閾値電圧よりも、コンタクト側半導体装置３００のコンタクト側閾値電圧の方が高い。
【００５８】
本実施の形態においては、ゲート電極１０に印加するゲート電圧は、素子側閾値電圧以上かつコンタクト側閾値電圧以下で足りる。従って、素子側半導体装置２００はＯＮし、コンタクト側半導体装置３００はＯＦＦの状態を維持する。それによって、素子側半導体装置２００およびコンタクト側半導体装置３００をＯＮさせる程のゲート電圧を必要とせず、半導体装置は比較的低いゲート電圧で電流を流すことができる。スイッチングに必要なゲート電圧が低いことによって、スイッチングの速度が速くなる。よって、本実施の形態による半導体装置は周波数の高い入力に対応することができる。
【００５９】
尚、ゲート電圧をコンタクト側閾値電圧以上にすることによって、素子側半導体装置２００だけでなく、コンタクト側半導体装置３００もON状態にしてもよい。コンタクト側半導体装置３００もON状態になることによって、素子側半導体装置２００のみがON状態のときよりも半導体装置のON抵抗が低下する。ただし、ON状態において、コンタクト側半導体装置３００のチャネル部９１の抵抗は素子側半導体装置２００のチャネル部９０の抵抗より高い。よって、半導体装置を流れる電流のほとんどは素子側半導体装置２００のチャネル部９０を流れる。
【００６０】
また、本実施の形態による半導体装置の閾値電圧は主としてベース層１２０によって調節され素子側コネクト部１００およびコンタクト側コネクト部１１０に関係しない。従って、閾値電圧のばらつきはウェハ間やロット間で小さくなる。
【００６１】
素子側半導体装置２００がＯＮすることによって、電流はドレイン層７０からチャネル部９０を介してソース層８０に流れる。その後、電流は、ソース層８０からソース電極３０へ流れる。さらに、電流は、ソース電極３０からコンタクト側コネクト部１１０へ流れる。若しくは、電流は、ソース電極３０から素子側コネクト部１００へ、さらにコンタクト側コネクト部１１０へ流れる。コンタクト側コネクト部１１０へ流れた電流は半導体基板４０を通じてソース電極３１へ流れる。
【００６２】
即ち、電流は、素子側半導体装置２００内においてチャネル部９０をドレイン層７０からソース層８０への方向（図１矢印Ｘの方向）へ流れる。その後、ソース電極３０または素子側コネクト部１００内を、矢印Ｘの方向とは異なる素子側コネクト部１００からコンタクト側コネクト部１１０への方向（図１矢印Ｙの方向）へ流れる。本実施の形態の場合、矢印Ｙの方向は矢印Ｘの方向とほぼ直交している。さらに、電流は、ソース電極３０または素子側コネクト部１００からコンタクト側コネクト部１１０へ流れ、コンタクト側コネクト部１１０からソース電極３１への方向（図４の矢印Ｚの方向）へ流れる。本実施の形態の場合、矢印Ｚの方向は矢印Ｙの方向および矢印Ｘの方向とほぼ直交している。
【００６３】
従来例では、チャネル部２１３０には総てチャネルが形成されて電流が流れる。しかし、本実施の形態によれば所定の閾値電圧がゲート電極１０に印加されてもコンタクト側半導体装置３００のチャネル部９１には、ほとんど電流が流れない。従って、コンタクト側半導体装置３００におけるチャネル部９１のチャネル幅の分だけ、従来例と比べて半導体装置の総チャネル幅が小さくなる。総チャネル幅が小さくなると、ＯＮ抵抗が上昇してしまう。
【００６４】
しかし、本実施の形態による半導体装置の素子側コネクト部１００は半導体基板４０に到達するように拡散する必要がない。従って、コンタクト側コネクト部１１０や従来例のコネクト層２１６０に比べて素子側コネクト部１００のチャネル部９０の方向への横方向の幅は小さい。よって、各電極間の距離や各拡散層間の距離等を狭くし、半導体装置を微小化しても、素子側コネクト部１００がチャネル部９０に到達しない。従って、本実施の形態による半導体装置の閾値電圧は、半導体装置の微小化によって上昇することはなく、半導体装置の微小化による不具合が生じない。即ち、本実施の形態によれば、一定面積内に形成することができる半導体素子の単位セルまたは素子ユニットの数を増加させることができる。従って、ＭＯＳＦＥＴの総チャネル幅が大きくなるのでON抵抗が低下する。また、半導体装置を微小化することによって、製造コストが低下する。
【００６５】
即ち、コンタクト側半導体装置３００が形成されることによるＯＮ抵抗の上昇と、半導体装置の微小化によるON抵抗の低下とはトレードオフの関係にある。
【００６６】
素子側半導体装置２００およびコンタクト側半導体装置３００の形成の面積比率によって、本実施の形態による半導体装置のON抵抗は低下する。
【００６７】
例えば、素子側半導体装置２００とコンタクト側半導体装置３００との形成面積の比率を19：1とすると総チャネル幅が約５％少なくなる。よって、チャネル抵抗は約５％上昇する。さらに、本実施の形態による半導体装置によれば、コネクト層のうち一部分をコンタクト側コネクト部１１０とし、他の部分を素子側コネクト部１００とする。従って、本実施の形態のＭＯＳＦＥＴと半導体基板との間の抵抗は、従来例のＭＯＳＦＥＴと半導体基板との間の抵抗に比較して高い。従って、総チャネル幅の減少に伴うチャネル抵抗の上昇率とＭＯＳＦＥＴと半導体基板との間の抵抗の上昇率とを足して、本実施の形態の半導体装置のＯＮ抵抗の上昇率が通常、約20％と考えられる。
【００６８】
一方で、素子側半導体装置２００を形成することによる縮小率は約75％以下にすることができる。本実施の形態の半導体装置のＯＮ抵抗の上昇率の約20％を考慮して、本実施の形態の一定面積でのＯＮ抵抗は、従来例の形態の一定面積でのＯＮ抵抗に対して、1.2×0.75＝0.9倍となる。従って、本実施の形態のＯＮ抵抗は、従来例のＯＮ抵抗に対して約10％低減する。
【００６９】
近年のように益々半導体装置の微小化の傾向が強まっている状況においては、半導体装置を微小化してもそのON抵抗を低下させることができるというメリットは大きい。
【００７０】
また、従来、コネクト層２１６０は素子側コネクト部１００とコンタクト側コネクト部１１０のようには区別されていなかった。よって、素子側のコネクト部も半導体基板に到達するように拡散されていた。
【００７１】
また、上記したとおり、本実施の形態のＭＯＳＦＥＴと半導体基板との間の抵抗は、従来例のＭＯＳＦＥＴと半導体基板との間の抵抗と比較して高い。
【００７２】
しかし、半導体装置のON抵抗はチャネル部９０の抵抗の影響が最も大きい。本実施の形態による半導体装置においては、半導体装置または単位セルの微小化によってチャネル部９０の総延長が大きくなり、全体としてのチャネル抵抗が低下する。従って、本実施の形態による半導体装置の全体としてのON抵抗は低下する。
【００７３】
半導体装置がＯＮからＯＦＦまたはＯＦＦからＯＮにスイッチングされたときには、インダクタンスなどによる大きな電圧がソース−ドレイン間に印加される場合がある。
【００７４】
本実施の形態による半導体装置のコンタクト側コネクト部１１０はソース層８０の周囲を囲み、かつコンタクト側コネクト部１１０の抵抗は半導体表層５０およびベース層１２０の抵抗に比較して低い。
【００７５】
従って、ソース−ドレイン間に流れるアバランシェ電流はソース層８０の直下のコンタクト側コネクト部１１０を容易に流れることができるので、ソース層８０とコンタクト側コネクト部１１０との間に生ずる電位差が小さい。よって、ソース層８０とコンタクト側コネクト部１１０との間のジャンクションが順バイアスされない。従って、半導体装置が過大な電流によって破壊されることがないので、Ｌ負荷スイッチングによる素子破壊が起きない。
【００７６】
また、Ｌ負荷スイッチングによる素子破壊を防止するためには、素子側半導体装置２００のソース-ドレイン間において、アバランシェ降伏が起きないようにすることが有効である。そこで、コンタクト側半導体装置３００のソース-ドレイン間の耐圧は素子側半導体装置２００のソース-ドレイン間の耐圧以下にすることが望ましい。
【００７７】
また、本実施の形態による半導体装置は、従来のプロセスに対して素子側コネクト部１００およびコンタクト側コネクト部１１０だけのマスクを変更すれば製造することができる。
【００７８】
図５は、本発明に従った半導体装置の第２の実施の形態による概略した部分的な拡大平面図である。
【００７９】
図6は、図５における6-6´線に沿った断面図である。尚、図５における2-2´線に沿った断面図は図2に示すものと同様である。
【００８０】
本実施の形態による半導体装置は、素子側半導体装置２００（図２参照）およびコンタクト側半導体装置３０２（図6参照）を有する。素子側半導体装置２００はゲート電極１０を有し、コンタクト側半導体装置３０２はゲート電極を有していない。尚、4-4´線の断面図は図４と同様である。
【００８１】
本発明に従った半導体装置においては、コンタクト側半導体装置がONする必要がない。従って、コンタクト側半導体装置３０２がゲート電極を有する必要もない。ゲート電極がコンタクト側半導体装置３０２に形成されていないことによって、全体のゲート電極１０の静電容量またはドレイン−ゲート間の容量（帰還容量）が減少する。従って、半導体装置のスイッチングの速度が速くなる。
【００８２】
また、コンタクト側半導体装置３０２はソース層を有しない。よって、図２５（A）および図２５（B）の従来例に示すような寄生のバイポーラ・トランジスタが形成されない。コンタクト側半導体装置３０２においては、ドレイン電極２０からソース電極３０あるいはソース電極３１までの間に、ドレイン層７０とベース層１２０とからダイオードが形成される。
【００８３】
本実施の形態による半導体装置においては、素子側半導体装置２００におけるドレイン電極２０とソース電極３０との間に形成された寄生のバイポーラ・トランジスタの耐圧よりも、コンタクト側半導体装置３０２におけるドレイン電極２０とソース電極３０あるいはソース電極３１との間に形成されたダイオードの耐圧の方が低い。それによって、半導体装置のドレイン電極２０とソース電極３１との間に過剰な電力が供給されても、コンタクト側半導体装置３０２に形成されたダイオードにほとんどの電流が流れる。従って、L負荷スイッチングによる素子破壊が起きることなく、半導体装置が破壊されることがない。
【００８４】
図7は、本発明に従った半導体装置の第２の実施の形態のゲート電極１０、ドレイン電極２０およびソース電極３１の接続関係を示した等価回路図である。
【００８５】
図８は、コンタクト側半導体装置のソース−ドレイン間の耐圧８０１および素子側半導体装置のソース−ドレイン間の耐圧８００を比較したグラフを示す図である。耐圧８００よりも耐圧８０１の方が低い電圧で崩壊している。
【００８６】
従って、ゲート電極１０に所定電圧が印加されて半導体装置がONしているときには、電流はドレイン電極２０とソース電極３１との間を矢印７００のように素子側半導体装置２００を流れる。
【００８７】
一方で、ドレイン電極２０とソース電極３１との間に過剰な電力が供給されたときには、電流はドレイン電極２０とソース電極３１との間を矢印７０１のようにコンタクト側半導体装置３０２を流れる。
【００８８】
コンタクト側半導体装置３０２が存在することによって、半導体装置をONから OFFあるいはOFFからONにスイッチングしたとき、ドレイン電極２０とソース電極３１との間の電力は素子側半導体装置２００に集中しない。よって、素子側半導体装置２００は破壊されない。
【００８９】
図９は、本発明に従った半導体装置の第３の実施の形態の断面図である。本実施の形態によれば、図５の2-2´線の断面図は図２の素子側半導体装置２００と同じである。図６に示した第2の実施例に比べて、コンタクト側半導体装置３０４にp型のベース層１２０が形成されていない点が異なる。
【００９０】
また、不純物濃度がより多いｐ＋型のコンタクト側コネクト部１１０が電界緩和部７０ｂに隣接するように形成されている。それにより、コンタクト側半導体装置３０４のドレイン電極２０とソース電極３０との間のダイオードは、ｐ＋型コンタクト側コネクト部１１０と電界緩和部７０ｂとから形成され、耐圧が低くなっている。それにより、コンタクト側半導体装置３０４のドレイン電極２０とソース電極３０との間のダイオードの耐圧は、素子側半導体装置２００のドレイン電極２０とソース電極３０との間のｎｐｎバイポーラ・トランジスタの耐圧以下となっている。
【００９１】
尚、電界緩和部７０ｂには、ｎ型の不純物量からｐ型の不純物量を差し引いた実質的な不純物量として、約1×10１２cm−２から約5×10１２cm−２のｎ型の不純物量が存在することが望ましい。それにより、電界緩和部７０ｂに空乏層が伸び易くなるとともに、電界緩和部７０ｂの抵抗を適切な値に保つことができる。
【００９２】
本実施の形態によれば、電界緩和部７０ｂの拡散層の横方向の幅が素子側半導体装置２００とコンタクト側半導体装置３０４との間で相違しない。従って、従来例の電界緩和部７０ｂを形成するためのフォトマスクは設計変更を必要としない。
【００９３】
図１０は、本発明に従った半導体装置の第４の実施の形態の断面図である。本実施の形態によれば、図５の2-2´線に沿った断面図は図２の素子側半導体装置２００と同じである。図６に示した第2の実施例に比べて、コンタクト側半導体装置３０６の接合部７０ａの端から拡がる電界緩和部７０ｂの横方向の幅（長さ）Ｌｎが異なる。即ち、コンタクト側半導体装置３０６の電界緩和部７０ｂは、素子側半導体装置２００の電界緩和部７０ｂに比べて、チャネル部９１への横方向の幅Ｌｎが小さい。よって、ドレイン電極２０に電圧が印加されたときには、コンタクト側半導体装置３０６の電界緩和部７０ｂにおける空乏層の伸びが、素子側半導体装置２００に比べて小さい。それにより、素子側半導体装置２００のドレイン電極２０とソース電極３０との間のｎｐｎバイポーラ・トランジスタの耐圧よりも、コンタクト側半導体装置３０６のドレイン電極２０とソース電極３０との間のダイオードの耐圧を低くしている。
【００９４】
図１１および図１２は、本発明に従った半導体装置としてコンタクト側コネクト部に金属プラグを使用した第５の実施の形態の断面図である。図１１は、図５の2-2´線に沿った断面に該当し、図１２は、図５の６-６´線に沿った断面に相当する。図１２のコンタクト側コネクト部１１２は金属プラグ１１２によって形成されている。コンタクト側コネクト部１１２はソース電極３０と半導体基板４０とを電気的に接続している。従って、金属プラグ１１２は、ｐ＋型の拡散層によって形成されている第１ないし第４の実施の形態のコンタクト側コネクト部１１０と同様の作用を有する。
【００９５】
金属プラグ１１２は拡散層よりも抵抗が低いので、半導体装置のON抵抗が低下する。また、金属プラグ１１２は拡散させる必要がないので、拡散層より狭い領域にコンタクト側コネクト部が形成され得る。従って、コンタクト側コネクト部に金属プラグ１１２を使用した半導体装置は、拡散層を使用した半導体装置よりもON抵抗が低くかつ微小化し得る。
【００９６】
しかし、図１２のコンタクト側半導体装置３０７は、図１１の素子側半導体装置２０２とほぼ同じ接合部７０ａ、電界緩和部７０ｂおよびベース層１２０を有する。従って、コンタクト側半導体装置３０７のソース−ドレイン間の耐圧は、素子側半導体装置２０２のソース−ドレイン間の耐圧に比較してほぼ同じである。よって、パワー半導体装置がコンタクト側半導体装置３０７と素子側半導体装置２０２との組合せで形成されている場合には、Ｌ負荷スイッチングによる素子破壊を防止することができない。
【００９７】
図１３（A）、図１３（B）、図１４（Ａ）および図１４（Ｂ）は、金属プラグ１１２を有する第５の実施の形態のうち、図１１または図１２に示す素子側半導体装置２０２またはコンタクト側半導体装置３０７の他の実施の形態を示す。図１３（A）、図１３（B）および図１４（Ａ）はそれぞれコンタクト側半導体装置３０７の他の実施の形態を示し、図１４（Ｂ）は素子側半導体装置２０２の他の実施の形態を示す。
【００９８】
図１３（A）に示すコンタクト側半導体装置３０８は、図１２におけるコンタクト側半導体装置３０７と比較して、ドレインの接合部７０ａの横方向（チャネルへ向かう方向）への幅が広い点で相違する。
【００９９】
よって、コンタクト側半導体装置３０８の接合部７０ａの端から拡がる電界緩和部７０ｂの横方向の幅Ｌｎは、コンタクト側半導体装置３０７および素子側半導体装置２０２の接合部７０ａの端から拡がる電界緩和部７０ｂの横方向の幅Ｌｎより狭くなる。それによって、ソース−ドレイン間にある電圧が印加された場合に、コンタクト側半導体装置３０８における電界緩和部７０ｂとベース層１２０との間に拡がる空乏層は、コンタクト側半導体装置３０７および素子側半導体装置２０２における電界緩和部７０ｂとベース層１２０との間に拡がる空乏層よりも狭くなる。従って、コンタクト側半導体装置３０８のソース−ドレイン間の耐圧はコンタクト側半導体装置３０７および素子側半導体装置２０２のソース−ドレイン間の耐圧よりも低くなる。
【０１００】
よって、パワー半導体装置がコンタクト側半導体装置３０８と素子側半導体装置２０２との組合せで形成されている場合には、パワー半導体装置のアバランシェ電流のほとんどはコンタクト側半導体装置３０８を通過する。従って、パワー半導体装置のＯＮ抵抗が低くなるだけでなく、素子側半導体装置２０２が保護される。
【０１０１】
しかし、コンタクト側半導体装置３０８にはｎ＋型のソース層８０が形成されている。よって、コンタクト側半導体装置３０８には寄生のｎｐｎバイポーラ・トランジスタが存在する。従って、アバランシェ電流がソース層８０の直下のベース層１２０を通過することによって、寄生のｎｐｎバイポーラ・トランジスタがONしてしまう。それによって、コンタクト側半導体装置３０８の素子が破壊されてしまう。
【０１０２】
図１３（B）に示すコンタクト側半導体装置３０９は、図１３（A）におけるコンタクト側半導体装置３０８と比較して、ｎ＋型のソース層８０が無い点で相違する。コンタクト側半導体装置３０９にソース層８０が無いことによって、コンタクト側半導体装置３０９には寄生のｎｐｎバイポーラ・トランジスタが存在しない。コンタクト側半導体装置３０９のソース−ドレイン間にはダイオードが存在する。従って、アバランシェ電流がコンタクト側半導体装置３０９のソース−ドレイン間を通過しても、コンタクト側半導体装置３０９の素子が破壊されない。
【０１０３】
従って、パワー半導体装置がコンタクト側半導体装置３０９と素子側半導体装置２０２との組合せで形成されている場合には、パワー半導体装置のＯＮ抵抗が低くなり、素子側半導体装置２０２が保護され、かつ、コンタクト側半導体装置３０９の素子が破壊されることもない。
【０１０４】
図１４（Ａ）に示すコンタクト側半導体装置３１１は、図１３（Ｂ）におけるコンタクト側半導体装置３０９と比較して、ｐ型のベース層１２０が無い。よって、コンタクト側半導体装置３１１はコンタクト側半導体装置３０９よりも簡単な構成で形成されている。また、コンタクト側半導体装置３０９と比較して、ドレイン層７０の電界緩和部７０ｂおよび接合部７０ａのチャネルへ向かう横方向の幅がより広く、電界緩和部７０ｂがコンタクト側コネクト層１１０に接するように形成されている点で相違する。一方で、コンタクト側半導体装置３０９と比較して、接合部７０ａの端からの電界緩和部７０ｂの横方向の幅Ｌｎは等しくてよい。
【０１０５】
従って、パワー半導体装置がコンタクト側半導体装置３１１と素子側半導体装置２０２との組合せで形成されている場合には、パワー半導体装置がコンタクト側半導体装置３０９と素子側半導体装置２０２との組合せで形成されている場合と同じ効果を有する。
【０１０６】
尚、コンタクト側半導体装置３０７、３０８、３０９および３１１は、ゲート電極１０を有する。しかし、コンタクト側半導体装置３０７、３０８、３０９および３１１にはゲート電極１０が無くてもよい。ゲート電極１０が無いと、ゲート電極１０の静電容量がなくなるため、パワー半導体装置のスイッチング速度が速くなる。
【０１０７】
本実施の形態による半導体装置は、素子側コネクト部を拡散層とし、コンタクト側コネクト部を金属プラグとしている。しかし、図５の４-４´線の全体に沿って金属プラグを形成してもよい。即ち、素子側半導体装置の素子側コネクト部に金属プラグを使用してもよい。
【０１０８】
例えば、図１４（Ｂ）は、素子側コネクト部に金属プラグを使用した素子側半導体装置２０４の実施の形態の断面図である。
【０１０９】
素子側半導体装置２０４は、隣り合うソース層８０の間に金属プラグ１０２を有する。金属プラグ１０２は、コンタクト側半導体装置３０７、３０８、３０９または３１１における金属プラグ１１２に接続している。よって、図５の４-４´線の全体に沿って金属プラグが形成されている。
【０１１０】
一方、ソース電極３０が素子側コネクト部１００と接続するために、隣り合うソース層８０の間の距離は金属プラグ１０２の幅より広くなくてはならない。隣り合うソース層８０の間の距離を金属プラグ１０２の幅より狭くすると、ソース電極３０が素子側コネクト部１００と接続できなくなってしまうので、図１４（Ｂ）に示す実施の形態によると、半導体装置を微小化することが困難であるからである。
【０１１１】
図１１の素子側半導体装置２０２が形成された場合には、隣り合うソース層８０の間の距離を狭くしても、金属プラグが無いので、ソース電極３０は隣り合うソース層８０の両方と素子側コネクト部１００とに接続され得る。また、図１２のコンタクト側半導体装置３０７においては、隣り合うソース層８０の間の距離が狭く、ソース電極３０が素子側コネクト部１００と接続できなくてもかまわない。素子側半導体装置２０２において、ソース電極３０とソース層８０および素子側コネクト部１００との接続が確保されているからである。
【０１１２】
即ち、図１１の素子側半導体装置２０２および図１２のコンタクト側半導体装置３０７から形成されたパワー半導体装置は、図１４（Ｂ）の素子側半導体装置２０４を用いて形成されたパワー半導体装置よりも微小化することができる。
【０１１３】
従って、図１１から図１３に示した第５の実施の形態の中でも、素子側半導体装置２０２およびコンタクト側半導体装置３０９または３１１の組合せによって形成されたパワー半導体装置が、本発明の効果の観点からは好ましい。
【０１１４】
ただし、製造プロセス、製造コスト等を考慮して、他の形態を採用してもよい。
【０１１５】
尚、コンタクト側半導体装置３０８、３０９または３１１においては接合部７０ａの横方向の幅が広いため接合部７０ａの端から拡がる電界緩和部７０ｂの横方向の幅Ｌｎが、素子側半導体装置２０２または２０４の電界緩和部７０ｂのそれよりも狭い。
【０１１６】
しかし、コンタクト側半導体装置３０８、３０９または３１１と素子側半導体装置２０２または２０４との接合部７０ａの横方向の幅はそれぞれ等しくてもよい。この場合には、コンタクト側半導体装置３０８、３０９または３１１における接合部７０ａの端から拡がる電界緩和部７０ｂの横方向の幅Ｌｎを素子側半導体装置２０２または２０４の電界緩和部７０ｂのそれよりも狭くするために、接合部７０ａの横方向の幅を変えることなく、電界緩和部７０ｂ自身の横方向の幅を狭くすればよい。それによって、コンタクト側半導体装置３０８、３０９または３１１のソース−ドレイン間の耐圧は素子側半導体装置２０２または２０４のソース−ドレイン間の耐圧よりも低くできる。
【０１１７】
ただし、電界緩和部７０ｂにベース層１２０が接触するように、ベース層１２０の横方向の幅を広くする必要がある。それによって、コンタクト側半導体装置３０８、３０９または３１１のソース−ドレイン間の耐圧が、素子側半導体装置２０２または２０４のそれよりも低くなるからである。
【０１１８】
尚、本実施の形態において、金属プラグ１０２および１１２は、同一工程において、同一の材料で形成されてもよい。金属プラグ１０２および１１２は互いに接続しているので、この場合、金属プラグ１０２および１１２は実質的に同一物として認識され得る。
【０１１９】
一方で、金属プラグ１０２および１１２は、個別の工程において、互いに異なる材料で形成されてもよい。この場合、金属プラグ１０２および１１２は相互接続配線によって接続すればよい。
【０１２０】
図１５および図１６は、本発明に従った半導体装置の第６の実施の形態として裏面にドレイン電極を有する半導体装置の断面図である。本実施の形態によれば、半導体基板４０はＮ＋＋型である。半導体基板４０の裏面にドレイン電極２０が半導体基板４０と接続するように形成されている。金属プラグ１０４および１１４は、ドレイン層７０から半導体表層５０を貫いて半導体基板４０まで到達している。それによって、ドレイン層７０と半導体基板４０および裏面のドレイン電極２０とが接続されている。
【０１２１】
金属プラグ１０４および１１４と半導体表層５０との間を絶縁するために、金属プラグ１０４および１１４の周囲にプラグ絶縁体１１５が形成されている。プラグ絶縁体１１５としては、ｎ型の半導体層またはSiO２が使用される。例えば、As、Pなどのｎ型の不純物が、金属プラグ１０４および１１４を埋め込むトレンチの側壁に対して斜め方向へインプラントされる。その後、熱処理によって不純物を拡散し、ｎ型の半導体層が形成される。ｎ型の半導体層によって、金属プラグ１０４および１１４と半導体表層５０との間が絶縁される。また、トレンチのエッチングの際にトレンチの側壁に形成されたSiO２等の残渣をプラグ絶縁体１１５としてもよい。
【０１２２】
図１６に示すコンタクト側半導体装置３１０は、ソース層８０を有していない。寄生のｎｐｎバイポーラ・トランジスタがアバランシェ電流によってONし、コンタクト側半導体装置３１０の半導体素子が破壊されることを防止するためである。
【０１２３】
また、コンタクト側半導体装置３１０のドレインの接合部７０ａは、素子側半導体装置２１０の接合部７０ａよりも横方向の幅が広く形成されている。それによって、コンタクト側半導体装置３１０の電界緩和部７０ｂは、素子側半導体装置２１０の電界緩和部７０ｂよりも接合部７０ａの端から拡がる横方向の幅Ｌｎが狭くなる。それによって、コンタクト側半導体装置３１０のソース−ドレイン間の耐圧は素子側半導体装置２１０のソース−ドレイン間の耐圧よりも低くできる。
【０１２４】
さらに、素子側コネクト部１００およびコンタクト側コネクト部１１０のそれぞれの深さおよび不純物濃度はほぼ同じである。従って、素子側コネクト部１００およびコンタクト側コネクト部１１０は同時に形成することができる。
【０１２５】
ソース電極３０は半導体基板４０の表面に形成されている。さらに、ソース電極３０は絶縁材料１３０の上を被覆するように形成されている。
【０１２６】
また、半導体表層５０はｎ型にしてもよい。ただし、ｎ型の半導体表層５０の濃度は電界緩和部７０ｂの濃度よりも薄いことが好ましい。それによって、接合部７０ａの端から拡がる電界緩和部７０ｂの横方向の幅Ｌｎによって、ソース-ドレイン間の耐圧を決定できるからである。
【０１２７】
尚、本実施の形態において、金属プラグ１０４および１１４は、同一工程において、同一の材料で形成されてもよい。金属プラグ１０４および１１４は互いに接続されているので、この場合、金属プラグ１０４および１１４は実質的に同一物として認識され得る。
【０１２８】
一方で、金属プラグ１０４および１１４は、個別の工程において、互いに異なる材料で形成されてもよい。この場合、金属プラグ１０４および１１４は配線によって接続すればよい。
【０１２９】
尚、第５および第６の実施の形態による半導体装置において、金属プラグ１０２、１０４、１１２および１１４に使用する金属は、タングステン、アルミニウム、銅、Al-Si、Al-Si-Cuなどである。
【０１３０】
また、金属プラグ１０２、１０４、１１２および１１４に代えて、非金属材料が使用されてもよい。非金属材料のプラグとして、ドープド・ポリシリコンが使用されてもよい。この場合には、所定のプラグが形成される位置にトレンチが形成された後、プラグを埋め込む前に、トレンチに不純物を斜めにインプラントする。それによって、トレンチの側壁の抵抗を低下させる。その後、プラグを埋め込むことによって、プラグの周辺に側壁導電層（図示せず）が形成される。側壁導電層はドレイン層７０またはソース電極３０と半導体基板４０および裏面のドレイン電極２０またはソース電極３１とを電気的に接続する。
【０１３１】
さらに、本発明による第１ないし第６の実施の形態においては、それぞれゲート電極１０、ドレイン層７０、ソース層８０、素子側コネクト部１００、コンタクト側コネクト部１１０、ソース電極３０およびドレイン電極２０を含む素子ユニット１０００（図１または図５参照）が形成されている。互いに隣り合う素子ユニット１０００はソース電極３０またはドレイン電極２０のいずれかを共有している。よって、複数の素子ユニット１０００のソース電極またはドレイン電極が並列に接続されている。従って、素子ユニット１０００の数が多いほど総チャネル幅が大きくなり、ソース−ドレイン間に大きな電流を流すことができる。
【０１３２】
また、本発明による第１ないし第６の実施の形態においては、図１または図５に示すように、素子ユニット１０００が、複数の素子側コネクト部１００および複数のコンタクト側コネクト部１１０を直線状に交互に配置したコネクト列（ソース電極３０の下に重複している）と、ドレイン層７０を直線状に配置したドレイン列（ドレイン電極２０の下に重複している）とを有する。互いに隣り合うコネクト列は、互いに隣り合う複数のソース電極３０と同様にほぼ平行に形成されている。ドレイン列は、ドレイン電極２０と同様に互いに隣り合うコネクト列の間に該コネクト列とほぼ平行に形成されている。
【０１３３】
このように、各要素を整列させることによって、半導体装置の設計変更による縮小化が容易になり、半導体装置の集積化が容易になる。
【０１３４】
図１７（Ａ）および図１７（Ｂ）は、本発明に従った半導体装置の図１および図５に示す実施の形態とは異なる実施の形態の概略した部分的な拡大平面図である。本実施の形態による半導体装置においては、複数の素子側コネクト部１００がＥ-Ｅ´線に沿って直線状に形成されている。コンタクト側コネクト部１１０はD-D´線に沿って形成されている。図１７（Ａ）では、素子側コネクト部１００およびコンタクト側コネクト部１１０はソース電極３０の下に延在している。また、複数のドレイン層７０は、Ｅ-Ｅ´線に平行に直線状に形成されている。ドレイン層７０は、ドレイン電極２０の下に延在している。
【０１３５】
コンタクト側コネクト部１１０は、素子側コネクト部１００およびドレイン層７０の配列方向に対して垂直な方向へ形成されている。また、コンタクト側コネクト部１１０は、一の直線状に配列された複数の素子側コネクト部１００の間に素子側コネクト部１００に接するように形成され、複数のドレイン層７０の間にドレインの接合部７０ａに接しないように、その近傍に形成されている。
【０１３６】
尚、一本の長い素子側コネクト部１００およびドレイン層７０が直線状に形成され、複数のコンタクト側コネクト部１１０が直線状に配列されるようにしてもよい。この場合、素子側コネクト部１００は複数のコンタクト側コネクト部１１０の間にコンタクト側コネクト部１１０に接するように形成される。ドレイン層７０は複数のコンタクト側コネクト部１１０の間に、接合部７０ａがコンタクト側コネクト部１１０に接しないように、その近傍に形成される。
【０１３７】
また、本実施の形態においては、素子側コネクト部１００、コンタクト側コネクト部１１０およびドレイン層７０は直線状に形成されているが、それらは曲線状にしてもよい。
【０１３８】
図１７（Ａ）および図１７（Ｂ）に示すゲート電極１０、ドレイン電極２０およびソース電極３０のハッチングを施した部分は、それぞれゲート電極１０とゲート配線１１１との接合部分、ドレイン電極２０とドレイン層７０との接合部分、およびソース電極３０とソース層８０、素子側コネクト部１００またはコンタクト側コネクト部１１０との接合部分である。
【０１３９】
図１７（Ｂ）は、図１７（Ａ）と比較して、D-D´線に沿ったソース電極３０の部分が形成されていない点で異なる。コンタクト側コネクト部１１０は図１７（Ａ）と同様にD-D´線に沿って形成されている。一方、ソース電極３０とドレイン電極２０またはゲート電極１０との間の寄生容量が減少するため好ましい。
【０１４０】
図１８は、図１７（A）または図１７（B）の実施の形態による素子側半導体装置２２０のC-C´線に沿った断面図である。ソース電極３０はソース層８０および素子側コネクト部１００に接続されている。素子側コネクト部１００は半導体基板４０に到達していない。
【０１４１】
図１９（A）および図１９（B）は、コンタクト側コネクト部に金属プラグを使用した図１７（A）の実施の形態によるコンタクト側半導体装置３２０のD-D´線に沿った断面図である。金属プラグ１１６が半導体基板４０に到達している。また、金属プラグ１１６は、図１９の左右に亘って形成されている。従って、金属プラグ１１６は、ドレイン電極２０、即ちドレイン層７０と直交している。ソース電極３０は金属プラグ１１６に接続されている。尚、図１７（Ｂ）のD-D´断面は、図１９（Ａ）または図１９（Ｂ）において、ソース電極３０の一部分が無い形状になる。
【０１４２】
尚、図１９（A）における絶縁材料１３０の上には、ドレイン電極２０が形成されている。本実施の形態においては、ドレイン電極２０は、コンタクト側コネクト部としての金属プラグ１１６と重複する。しかし、図１９（B）に示すように、ドレイン電極２０が金属プラグ１１６と重複しないように設計してもよい。ドレイン電極２０と金属プラグ１１６とが重複しないことによって、ソース−ドレイン間の容量を減少させることができる。
【０１４３】
図２０は、コンタクト側コネクト部に金属プラグを使用した図１７（A）または図１７（B）のE-E´線に沿った断面図である。金属プラグ１１６が半導体基板４０に到達している様子がわかる。また、素子側コネクト部１００がE-E´線に沿って延在し、金属プラグ１１６と接続している。よって、本実施の形態によれば、素子側コネクト部１００と金属プラグ１１６は直交している。
【０１４４】
本実施の形態による半導体装置がONの状態のときには、図１７のE-E´に沿ったソース電極３０とE-E´に平行に形成されたドレイン電極２０との間に電流が流れる。また、ソース電極３０からD-D´線に沿った金属プラグ１１６を介して半導体基板４０の裏面に形成されたソース電極３１に流れる。
【０１４５】
図２１（Ａ）および（Ｂ）は、図１７（Ａ）に示したパワー半導体装置のＦ-Ｆ´線に沿った拡大断面図である。図２１（Ａ）は、図１３（Ｂ）に示すコンタクト側半導体装置３０９と同じ構成であるコンタクト側半導体装置３０９´を有するパワー半導体装置の拡大断面図である。コンタクト側半導体装置３０９´は、金属プラグ１１６の両側面に図１３（B）と同様にコンタクト側コネクト部１１０およびベース層１２０を有する。従って、ベース層１２０とドレイン層７０とがダイオードを構成する。このダイオードの耐圧が素子側半導体装置２２０の寄生ｎｐｎバイポーラ・トランジスタの耐圧よりも低くしておくことが好ましい。即ち、コンタクト側半導体装置３０９´の接合部７０ａから拡がる電界緩和部７０ｂの横方向の幅Ｌｎは図１８の接合部７０ａから拡がる電界緩和部７０ｂの横方向の幅Ｌｎより短いことが好ましい。それにより、L負荷スイッチングなどによって生じるアバランシェ電流はD-D´線の近傍のドレイン電極２０からコンタクト側半導体装置３０９´に形成されたダイオードおよび金属プラグ１１６を介してソース電極３１へ流れる。よって、素子側半導体装置（図１７（Ａ）のC-C´に該当する部分）が保護される。従って、本実施の形態においても、第１ないし第６の実施の形態と同様の効果を有する。
【０１４６】
図２１（Ｂ）は、図１４（Ａ）に示すコンタクト側半導体装置３１１と同じ構成であるコンタクト側半導体装置３１１´を有するパワー半導体装置の拡大断面図である。コンタクト側半導体装置３１１´は、金属プラグ１１６の両側面にコンタクト側半導体装置３０９´と比較してコンタクト側コネクト部１１０を有する点で同じであるが、ベース層を有さない点で相違する。コンタクト側コネクト部１１０とドレイン層７０とがダイオードを形成するように構成する。このダイオードの耐圧が素子側半導体装置２２０の寄生ｎｐｎバイポーラ・トランジスタの耐圧よりも低くしておくことが好ましい。即ち、コンタクト側半導体装置３１１´の接合部７０ａから拡がる電界緩和部７０ｂの横方向の幅Ｌｎは図１８の接合部７０ａから拡がる電界緩和部７０ｂの横方向の幅Ｌｎより短いことが好ましい。それにより、L負荷スイッチングなどによって生じるアバランシェ電流はD-D´線の近傍のドレイン電極２０からコンタクト側半導体装置３１１´に形成されたこのダイオードおよび金属プラグ１１６を介してソース電極３１へ流れる。よって、素子側半導体装置（図１７（A）のC-C´に該当する部分）が保護される。従って、本実施の形態においても、第１ないし第６の実施の形態と同様の効果を有する。
【０１４７】
尚、図１７（Ｂ）に示したパワー半導体装置のＦ-Ｆ´線に沿った拡大断面図は、図２１（Ａ）および図２１（Ｂ）にそれぞれ示したコンタクト側半導体装置３０９´および３１１´のソース電極３０が無い点で異なる。しかし、図１７（Ｂ）に示したパワー半導体装置のＦ-Ｆ´線に沿った拡大断面図の他の構成はコンタクト側半導体装置３０９´および３１１´と同じで良い。それによって、第１ないし第６の実施の形態と同様の効果を有する。図２２（A）および図２２（B）は、コンタクト側コネクト部に拡散層を使用した図１７（A）の実施の形態によるコンタクト側半導体装置３２２のD-D´線に沿った拡大断面図である。素子側半導体装置の断面図は図１８に示す素子側半導体装置２２０の断面と同じである。一方、コンタクト側半導体装置３２２は、図１９に示すコンタクト側半導体装置３２０の金属プラグに代えて、拡散層によって形成されたコンタクト側コネクト部１１０を使用している。従って、コンタクト側半導体装置３２２の断面においては、図１８に示す金属プラグ１１６の部分が拡散層によって形成されたコンタクト側コネクト部１１０となっている。
【０１４８】
尚、図２２（A）の絶縁材料１３０の上には、ドレイン電極２０が形成されている。本実施の形態においては、ドレイン電極２０は、コンタクト側コネクト部１１０と重複する。しかし、図２２（B）に示すように、ドレイン電極２０がコンタクト側コネクト部１１０と重複しないように設計してもよい。ドレイン電極２０とコンタクト側コネクト部１１０とが重複しないことによって、ソース−ドレイン間の容量を減少させることができる。なお、図１７（B）の実施の形態であっても、コンタクト側コネクト部に拡散層を使用することができる。この場合、D-D´線に沿った拡大断面図は、図２２（A）または図２２（B）において、ソース電極３０が無い形態になる。
【０１４９】
図２３は、コンタクト側コネクト部に拡散層を使用した図１７（A）または図１７（B）の実施の形態のE-E´線に沿った断面図である。図２０における金属プラグ１１６の部分に拡散層を使用したコンタクト側コネクト部１１０が形成されていることがわかる。
【０１５０】
本発明による半導体装置は、同期整流回路方式のDC-DCコンバータのみならず、高周波に対応するパワー半導体装置の総てに適用できる。
【０１５１】
また、本発明による半導体装置は、インダクタンスの有無にかかわらず大きな電力が印加されるような状況で使用する半導体装置に適用できる。
【０１５２】
また、本発明による半導体装置は、切替用パワーＭＯＳＦＥＴおよび整流用パワーＭＯＳＦＥＴに適用できる。
【０１５３】
さらに、整流用パワーＭＯＳＦＥＴに適用する場合には、ショットキーダイオードをソース−ドレイン間に並列に接続することもできる。それにより、整流用パワーＭＯＳＦＥＴのスイッチングが遅れても電流が流れることを可能にする。よって、ショットキーダイオードが整流用パワーＭＯＳＦＥＴを補償し、バイパスとして作用する。
【０１５４】
図２７は、本発明による第７の実施の形態に従った半導体装置の部分的拡大平面図である。図２７は、ＭＯＳＦＥＴチップを上方から見た平面図であり、理解を容易にするため概略して示している。第１から第６の実施の形態において、コンタクト側コネクト部１１０は、ソース電極（短絡電極）３０の下に形成されていた。第７から第１０の実施の形態においては、コンタクト側コネクト部に相当するｐ＋型領域（第２の半導体領域）はゲート電極またはゲート配線の下に形成されている点で異なる（図３０参照）。そこで便宜上、第７の実施の形態以降における半導体装置のうち、ゲート電極またはゲート配線の下に形成されたｐ＋型領域を配線側コネクト部と呼び、配線側コネクト部を含む部分を配線側半導体装置ということにする。
【０１５５】
本実施の形態において、ＭＯＳＦＥＴチップは、ゲートのボンディングパッド７６２、ゲート接続パターン７６３、ゲート配線７６４およびドレイン電極７８４を備えている。ボンディングパッド７６２は、ゲート接続パターン７６３と同一層のパターンであり連続して接続している。ボンディングパッド７６２およびゲート接続パターン７６３の下方に存在する絶縁膜には、ビア７６５が形成されている。ビア７６５によって、ボンディングパッド７６２またはゲート接続パターン７６３は、ゲート配線７６４の端部と接続されている。ゲート配線７６４はゲート電極７７７（図２８、図２９参照）と電気的に接続されている。
【０１５６】
即ち、外部との接続に適用されるボンディングパッド７６２は、ボンディングパッド７６２に連続するゲート接続パターン７６３とともに、ビア７６５を介し、ゲート配線７６４を通して、ゲート電極７７７と接続されている。
【０１５７】
ボンディングパッド７６２、ゲート接続パターン７６３およびゲート配線７６４は、ゲート電極７７７までの抵抗を低下させるために金属、例えば、アルミニウム等から形成されている。
【０１５８】
尚、ゲート電極７７７は、図２７には図示されていないが、ゲート配線７６４に直交するように形成されている。ゲート配線７６４の幅は約２μｍから４μｍである。ゲート配線７６４間の間隔は、約50μｍから約200μｍである。
【０１５９】
隣り合うゲート配線７６４の間には、ドレイン電極７８４が形成されている。ゲート配線７６４上のドレイン電極７８４が除去されているのは、ゲート配線７６４とドレイン電極７８４との間の寄生容量を低下させるためである。
【０１６０】
図２８は、図２７のＭＯＳＦＥＴチップに示す破線部分Ｗを拡大した平面透視図である。ゲート配線７６４が図２８の紙面に対して横方向へ延びている。ドレイン電極７８４がゲート配線７６４の周囲にゲート配線７６４と離間して形成されている。即ち、ゲート配線７６４の上方には、ドレイン電極７８４が形成されていない。それによって、ゲート−ドレイン間の寄生容量が小さくなる。
【０１６１】
ゲート配線７６４はコンタクトホール７６６を通してゲート電極７７７に接続されている。ゲート電極７７７は、ポリシリコンまたは金属シリサイド等によって形成されている。ゲート電極７７７は、ゲート配線７６４に接続されているゲート電極７７７ａとゲート電極７７７ａからほぼ直交するように延びているゲート電極７７７ｂとからなる。ゲート電極７７７ａおよびゲート電極７７７ｂは同一層のパターンである。なお、ゲート電極７７７ａはゲート電極７７７ｂをゲート配線７６４に接続するために形成されている部分であり、コンタクトホール７６６とコンタクトホール７６６の間の部分は除去してしまっても良い。そうすることによってゲート−ソース間の寄生容量を減らすことができる。
【０１６２】
ドレイン電極７８４の下方には、ゲート電極７７７ｂ、短絡電極７８２およびドレイン電極７８１が存在する。短絡電極７８２およびドレイン電極７８１は、ゲート電極７７７ｂに沿ってほぼ平行に延びている。即ち、ゲート電極７７７ｂの一方側に短絡電極７８２、並びに、ゲート電極７７７ｂの他方側にドレイン電極７８１が形成されている。尚、図２８において、ゲート配線７６４、ゲート電極７７７ａ、７７７ｂおよびドレイン電極７８１にはハッチングが施されている。
【０１６３】
ゲート配線７６４は、コンタクトホール７６６を介してゲート電極７７７ａと接続されている。
【０１６４】
ドレイン電極７８４はコンタクトホール７８８を介してドレイン電極７８１に接続されている。さらに、ドレイン電極７８１は、コンタクトプラグ７８９を介してドレイン層の一部であるｎ＋型の接合部７７８に接続されている。
【０１６５】
短絡電極７８２は、コンタクトプラグ７９０を介してｎ＋型のソース層７７４に接続されている。ここで、ソース層７７４は、半導体基板の平面上において突出部７７４Ａを有する櫛型の形状である。短絡電極７８２は、突出部７７４Ａに接触されることによって、ソース層７７４と接続されている。それによって、アバランシェ耐量が向上する。即ち、Ｌ負荷スイッチングによる素子破壊が生じ難くなる。
【０１６６】
図２９は、図２８におけるＡ−Ａ線に沿った素子側半導体装置２５２の断面図である。図２９を用いて、本実施の形態による半導体装置の構成をさらに詳細に説明する。
【０１６７】
本実施の形態による素子側半導体装置２５２は、低抵抗のｐ＋ 型のシリコン半導体基板７７１と、半導体基板７７１の表面にエピタキシャル成長され半導体基板７７１よりも高抵抗のｐ−型のシリコンエピタキシャル層７７２とを備えている。シリコンエピタキシャル層７７２の厚さは約３μｍである。
【０１６８】
シリコンエピタキシャル層７７２の表面にはｐ型のボディ領域７７３が選択的に形成されている。ボディ領域７７３の表面の一部分は、半導体素子のチャネル領域として作用する。このチャネル領域を挟んで対向するようにｎ＋型のソース層７７４とｎ型のドリフト層（電解緩和部ともいう）７７５が選択的にかつ自己整合的に形成されている。ソース層７７４とドリフト層７７５との間のボデイ領域７７３上には、即ち、チャネル領域上には、シリコン酸化膜からなるゲート絶縁膜７７６が形成されている。ゲート絶縁膜７７６上にはゲート電極７７７ｂが形成されている。ドリフト領域７７５内には選択的にｎ＋型の接合部７７８が形成されている。ドレイン層は、ドリフト領域７７５および接合部７７８からなる。
【０１６９】
ソース領域７７４の下には、ｐ＋型の素子側コネクト部７８０ａが形成されている。素子側コネクト部７８０ａは、エピタキシャル層７７２の表面から半導体基板７７１に到達する。短絡電極７８２は、ソース層７７４およびコネクト部７８０ａと接触し、これらを電気的に接続するために形成されている。尚、図２９はソース層７７４のうち突出部７７４Ａの断面を示している。従って、ソース層７７４は短絡電極７８２と接触している。
【０１７０】
接合部７７８には、コンタクトプラグ７８９を介してドレイン電極７８１が接続されている。
【０１７１】
さらに、エピタキシャル層７７２の上方には、層間絶縁層７８３が形成されている。層間絶縁層７８３上には、ドレイン電極７８４が形成されている。ドレイン電極７８４は、ドレイン電極７８１に接続され、コンタクトプラグ７８９を通して、接合部７７８に電気的に接続されている。
【０１７２】
また、半導体基板７７１の裏面上には、ソース電極７８５が形成されている。ソース電極７８５は半導体基板７７１と接続されている。よって、ソース層７７４は、短絡電極８８２、コネクト部７８０および半導体基板７７１を通してソース電極７８５に電気的に接続されている。なお、図２８のＡ−Ａ線に沿った断面にはゲート配線７６４が存在しないが、図２９ではゲート配線７６４を透視した様子を破線で示している。
【０１７３】
素子側半導体装置２５２は、図２における素子側半導体装置２００と素子側コネクト部１００において異なる。図２における素子側半導体装置２００の素子側コネクト部１００は、半導体基板４０まで到達していないが、素子側半導体装置２５２の素子側コネクト部７８０ａは、半導体基板７７１まで到達している。それによって、他の実施の形態のうち、コンタクト側コネクト部のみしか半導体基板に到達していない他の実施の形態よりも、単位セル当りのON抵抗が低下する。また、ドリフト層７７５が製造工程のばらつきによって局所的に横方向に狭い部分が形成され、素子側半導体装置２５２の耐圧が低下した場合であっても、素子側コネクト部７８０ａが比較的容易に半導体基板７７１へ電荷を流すことができる。
【０１７４】
尚、ドレイン電極７８４とソース電極７８５とが主電極である。短絡電極７８２はソース領域７７４とコネクト部７８０ａとを短絡するために形成されている。
【０１７５】
図３０は、図２８のＢ−Ｂ線に沿った配線側半導体装置３５２の断面図である。上述の通り、ゲート配線７６４の上方のドレイン電極７８４は、ゲート−ドレイン間の寄生容量を小さくするために、ゲート配線７６４に沿って除去されている。
【０１７６】
また、ゲート電極７７７ａの下には配線絶縁膜７８６が形成されている。また、ゲート電極７７７ａの下方には、配線側コネクト部７８０ｂが形成されている。配線側コネクト部７８０ｂは、ゲート配線７６４およびゲート電極７７７ａの下方において、ゲート配線７６４およびゲート電極７７７ａに沿って延びている。即ち、配線側コネクト部７８０ｂは、素子側コネクト部７８０ａとほぼ直交する。それによって、半導体基板の表面領域を無駄なく有効に用いることができ、半導体装置がさらに小型化され得る。さらに、素子側コネクト部７８０ａおよび配線側コネクト部７８０ｂは同じ深さに形成されていてもよい。よって、素子側コネクト部７８０ａおよび配線側コネクト部７８０ｂは同一の製造工程において形成され得る。従って、本実施の形態は、他の実施の形態よりも製造が容易である。
【０１７７】
配線絶縁膜７８６はゲート絶縁膜７７６よりも厚く形成されている。ゲート絶縁膜７７６は約30ｎｍであるのに対して、配線絶縁膜７８６の膜厚は約100ｎｍから約300ｎｍである。ゲート絶縁膜７７６よりも厚い配線絶縁膜７８６によって、ゲート電極７７７ａと配線側コネクト部７８０ｂとの間の寄生容量が小さくなる。それによって、半導体装置のゲート−ソース間の寄生容量が低減する。
【０１７８】
ドリフト層７７５は、ＬＤＤ（Lightly Doped Drain）構造をなしている。ドリフト層７７５は電界緩和部７７５として作用する。よって、ドリフト層７７５の横方向の長さによって、素子側半導体装置２５２の耐圧がほぼ決定される。ドリフト層７７５の横方向の長さが、約１μｍであるときに、素子側半導体装置２５２の耐圧は約30Ｖから約40Ｖである。
【０１７９】
ドリフト層７７５は、ｎ型の不純物、例えば、リン（Ｐ）あるいはヒ素（Ａｓ）のイオン注入によって形成される。ドリフト層７７５へ注入される不純物の量は、約2×10１２から約4×10１２ｃｍ−２である。図２９に示された断面においては、ゲート電極７７７ｂをマスクとして、ドリフト層７７５の端部は自己整合的に形成される。
【０１８０】
また、ドリフト層７７５の深さは、約0.1μｍから約0.2μｍであり、比較的浅く形成されている。従って、ドリフト層７７５とゲート電極７７７ｂとが対向する面積が小さいので、ドレイン−ゲート間の容量が小さい。よって、ＬＤＤ構造を採用することにより、本実施の形態による半導体装置は、スイッチング速度が速く、スイッチング損失が小さい。
【０１８１】
接合部７７８は、コンタクトプラグ７８９との間でオーミック接合する必要がある。よって、接合部７７８の表面のｎ型の不純物の濃度は約1×10１８ｃｍ−３以上、好ましくは約1×10１９ｃｍ−３以上である。
【０１８２】
素子側半導体装置２５２の耐圧が10Ｖ以下でもよい場合には、ドリフト層７７５を形成することなく、ｎ＋型の接合部７７８がゲート電極７７７ｂをマスクとして自己整合的に形成される。
【０１８３】
短絡電極７８２とドレイン電極７８４との間の層間絶縁膜７８３の厚さは1μｍ以上にしている。これにより、短絡電極７８２とドレイン電極７８４との間に生じる寄生のドレイン−ソース間の寄生容量を小さくしている。但し、短絡電極７８２とドレイン電極７８４との間の層間絶縁膜７８３が厚過ぎる場合には、コンタクトホール７８８のアスペクト比が大きくなり過ぎる。それによって、コンタクトホール７８８におけるドレイン電極７８４の埋め込み性が悪くなり、ドレイン電極７８４の抵抗値が上昇してしまう。ドレイン電極７８４の抵抗値の上昇は、素子側半導体装置２５２のON抵抗を上昇させてしまう。従って、短絡電極７８２とドレイン電極７８４との間の層間絶縁膜７８３の膜厚には上限がある。
【０１８４】
ドレイン電極７８４の厚さは、4μｍ以上、好ましくは6μｍ以上である。半導体基板７７１の厚さは100μｍ以下に薄くしてある。これにより、素子側半導体装置２５２のON抵抗が低減される。
【０１８５】
素子側半導体装置２５２のチャネル領域は、ｐ−型のエピタキシャル層７７２だけでなく、ｐ型のボディ領域７７３を含んで形成されている。ボディ領域７７３は、ｐ型の不純物（例えば、ボロン）のイオン注入および熱拡散によって形成される。ボディ領域７７３は、ゲート電極７７７を形成する工程よりも前の工程にて形成される。その際、後に形成されるゲート電極７７７ｂの下の部分のうち、ソース層７７４側の約半分にのみ不純物を注入し、ドレイン層側の約半分にはイオンを注入しない。これにより、ｐ型の不純物濃度は、チャネル領域のドレイン側端（ドリフト層７７５の端部）へ向かって次第に低くなっている。従って、素子側半導体装置２５２において、ボディ領域７７３とドリフト層７７５との間から伸びる空乏層は、ドリフト層７７５だけでなくボディ領域７７３にも伸びる。
【０１８６】
一方で、ｐ型の不純物濃度がチャネル領域のドレイン側端（ドリフト層７７５の端部）近傍において比較的高い場合には、ｎ型のドリフト層７７５の端部の濃度が低下してしまう。それによって、素子側半導体装置２５２のON抵抗が上昇してしまう。
【０１８７】
素子側半導体装置２５２には、ドレイン電極７８１から短絡電極７８２までの間に、ドレイン層７７５、７７８、ボディ領域７７３およびソース層７７４によりｎｐｎバイポーラ・トランジスタが形成される。このバイポーラ・トランジスタに電圧が掛かると、空乏層は、上述の通り、ドリフト層７７５の横方向の幅よりも長くｄ1だけ伸びる。
図３０に示した配線側半導体装置３５２において、コネクタ部７８０ｂとドリフト層７７５とが半導体基板７７１とドレイン領域７７８との間で寄生ダイオードを構成している。この寄生ダイオードに電圧が掛かると、空乏層は、ドリフト層７７５の横方向の幅ｄ２だけ伸びる。
【０１８８】
幅ｄ2は幅ｄ1よりも狭いので、配線側半導体装置３５２における寄生ダイオードの耐圧は、素子側半導体装置２５２におけるバイポーラ・トランジスタの耐圧よりも低い。従って、Ｌ負荷スイッチング時などに大きな電圧が半導体装置に印加されたときには、配線側半導体装置３５２における寄生ダイオードがアバランシェ降伏する。よって、この寄生ダイオードの耐圧以上の電圧が素子側半導体装置２５２に印加されることはない。よって、本実施の形態による半導体装置に形成された素子、即ち、素子側半導体装置２５２が大きな電圧により破壊されることがない。
【０１８９】
図３１は、第８の実施の形態による半導体装置の拡大平面図である。本実施の形態による半導体装置は、ドレイン電極７８４がゲート配線７６４の上方にも形成されている点で第７の実施の形態による半導体装置と異なる。
【０１９０】
図３２は、本発明による第８の実施の形態に従った配線側半導体装置３５４の断面図である。第７の実施の形態における図２８および図３０に示した配線側半導体装置３５２と比べて、ドレイン電極７８４が、ゲート配線７６４の上方に形成されている。それによって、ドレイン電極７８４の抵抗値が低下するので、第７の実施の形態による半導体装置のON抵抗と比べて、本実施の形態による半導体装置のON抵抗は低い。尚、本実施の形態による素子側半導体装置は、第７の実施の形態における素子側半導体装置と同じ構成であるので省略されている。
【０１９１】
図３３は、本発明による第９の実施の形態に従った配線側半導体装置３５６の断面図である。本実施の形態は、ドレイン電極７８４がゲート配線７６４の上方にも形成されている点と、配線絶縁膜７８６の膜厚が素子側半導体装置のゲート絶縁膜７７６の膜厚とほぼ同じである点で異なる。
【０１９２】
ドレイン電極７８４がゲート配線７６４の上方にも形成されていることによって、第７の実施の形態による半導体装置のON抵抗と比べて、本実施の形態による半導体装置のON抵抗は低い。また、配線絶縁膜７８６がゲート絶縁膜７７６の膜厚とほぼ同じであることによって、配線側半導体装置３５６の配線絶縁膜７８６および素子側半導体装置のゲート絶縁膜７７６は同一工程において製造され得る。尚、本実施の形態による素子側半導体装置も、第７の実施の形態における素子側半導体装置と同じ構成であるので省略されている。
【０１９３】
図３４は、本発明による第１０の実施の形態に従った半導体装置の拡大平面図である。図２８に示されている第７の実施の形態によれば、ソース拡散層７７４は櫛型の形状に形成されており、突出部７７４Ａのみが短絡電極７８２と接触していた。
【０１９４】
しかし、本実施の形態によれば、ソース拡散層７７４は、半導体基板の表面において長形に形成され、その長手方向の一辺全体において短絡電極７８２と接触する。それによって、本実施の形態による半導体装置のON抵抗は、第７の実施の形態による半導体装置のON抵抗よりも低い。尚、素子側半導体装置および配線側半導体装置のそれぞれ断面図は、第７の実施の形態による半導体装置の断面図、即ち、図２９および図３０と同様であるので省略する。
【０１９５】
図３５は、本発明による第１１の実施の形態に従った半導体装置の拡大平面図である。図２８に示す第７の実施の形態と比べ、ゲート電極７７７ａおよびゲート配線７６４が少ない点で異なる。即ち、第７の実施の形態において、ゲート電極７７７ａおよびゲート配線７６４は総ての配線側半導体装置の上側に形成されていた（図３０参照）。しかし、本実施の形態においては、ゲート電極７７７ａおよびゲート配線７６４は多くの配線側半導体装置の上側に形成されていない。（ゲート電極７７７ａおよびゲート配線７６４が形成されていないが、便宜上、配線側半導体装置と呼ぶ。）また、本実施の形態においてゲート配線７６４はボンディングパッド７６２およびゲート接続パターン７６３と同一層の金属で形成されたパターンであり、連続して接続している。従って第７の実施の形態のようなビア７６５は不用である。
なお、第７の実施の形態と同様に、ゲート配線７６４を短絡電極７８２やドレイン電極７８１と同一層の金属で形成し、ビア７６５によりゲート接続パターン７６３に接続しても良い。
【０１９６】
図３６は、図３５に示したＭＯＳＦＥＴチップに示す破線部分Ｓを拡大した平面透視図である。図３６には、ゲート電極７７７ａおよびゲート配線７６４が形成されていない部分が示されている。ゲート電極７７７ｂはゲート配線７６４にほぼ直交する方向に連続して延伸している。ゲート電極７７７は、金属または金属シリサイド等の低抵抗材料からなる。また、いずれのゲート電極７７７ｂも、図３５に示すゲート配線７６４およびゲート電極７７７ａに接続されている。ゲート電極７７７ａおよびゲート配線７６４は多くの配線側半導体装置の上側に形成されていないが、ゲート電極７７７ｂが低抵抗材料からなるので、ゲート電極７７７ｂからボンディングパッド７６２までの抵抗は充分に低い。ゲート電極７７７ａおよびゲート配線７６４は、例えば一番端の２本だけにしても良い。
【０１９７】
一方で、配線側半導体装置の下側には、コネクト部７８０ｂ（図３７参照）が、第７の実施の形態と同様に形成されている。それによって、素子側半導体装置は保護され得る。
【０１９８】
図３７は、図３６におけるC‐C線に沿った配線側半導体装置３５８の断面図である。配線側半導体装置３５８は、ゲート配線７６４およびゲート電極７７７ａを有しない。従って、ゲート−ドレイン間の寄生容量を考慮する必要がない。よって、図３０に示す配線側半導体装置３５２のように、コネクト部７８０上のドレイン電極７８４は除去される必要がない。
【０１９９】
また、本実施の形態によれば、ゲート電極７７７ａとコネクト部７８０ｂとの接触や寄生容量を考慮する必要がないので、配線絶縁膜７８６が不要である。
【０２００】
本実施の形態においてゲート電極７７７を金属シリサイドで形成した場合、短絡電極７８２およびドレイン電極７８１も同じ金属シリサイドで形成することにより、電極層の数を１層減らすことが可能である。
【０２０１】
図３８は、図２９に示した素子側半導体装置２５２においてコネクト部７８０に代えて、金属プラグ７８２を用いた素子側半導体装置２６０の断面図である。金属プラグ７８２は、エピタキシャル層７７２の表面から半導体基板７７１まで到達している。
【０２０２】
図３９は、図３０に示した配線側半導体装置３５２においてコネクト部７８０に代えて、金属プラグ７８２を用いた配線側半導体装置３６０の断面図である。金属プラグ７８２は、エピタキシャル層７７２の表面から半導体基板７７１まで到達している。
【０２０３】
図３８および図３９に示したように、コネクト部７８０に代えて金属プラグ７８２を用いることによって、半導体装置のON抵抗が低下する。また、金属プラグは、拡散層よりも幅を狭く形成することができるので、金属プラグを使用することによって、半導体装置が微小化され得る。
【０２０４】
素子側半導体装置２６０は、配線側半導体装置３６０と組み合わせて半導体装置を構成してもよいが、例えば、配線側半導体装置３５２、３５４、３５６または３５８と組み合わせてもよい。
【０２０５】
一方で、配線側半導体装置３６０は、例えば、素子側半導体装置２５２と組み合わせて半導体装置を構成してもよい。
【０２０６】
図４０は、本発明による第１２の実施の形態に従った半導体装置の概略的な部分的拡大平面図である。第１の実施の形態のコンタクト側半導体装置３００（図３参照）に比べ、本実施の形態はコンタクト側半導体装置３６２にソース層８０が形成されていない点で異なる。本実施の形態における素子側半導体装置は、図２に示す素子側半導体装置２００と同様である。
【０２０７】
図４１は、本実施の形態におけるコンタクト側半導体装置３６２の断面図である。本実施の形態のように、素子側半導体装置２００およびコンタクト側半導体装置３６２を組み合わせた半導体装置によっても、第１の実施の形態と同様の効果を得ることができる。
【０２０８】
【発明の効果】
本発明による半導体装置は、L負荷スイッチングなどによって、ドレイン電極とソース電極との間にその耐圧を超えるような電圧が印加された場合であっても破壊されない。
【０２０９】
また、本発明による半導体装置は、高速にスイッチングすることができ、ON抵抗が低く、高集積化することができる。
【図面の簡単な説明】
【図１】本発明に従った半導体装置の第1の実施の形態による概略した部分的な拡大平面図。
【図２】本発明に従った半導体装置の第1の実施の形態による図１の2-2´断面を示した拡大断面図。
【図３】本発明に従った半導体装置の第1の実施の形態による図１の3-3´断面を示した拡大断面図。
【図４】図１に示す本実施の形態の半導体装置の4-4´断面を示した拡大断面図。
【図５】本発明に従った半導体装置の第２の実施の形態による概略した部分的な拡大平面図。
【図６】図５における6-6´線の断面図。
【図７】本発明に従った半導体装置の第２の実施の形態のゲート電極、ドレイン電極およびソース電極の接続関係を示した等価回路図。
【図８】コンタクト側半導体装置のソース−ドレイン間の耐圧および素子側半導体装置のソース−ドレイン間の耐圧を比較したグラフを示す図。
【図９】本発明に従った半導体装置の第３の実施の形態の断面図。
【図１０】本発明に従った半導体装置の第４の実施の形態の断面図。
【図１１】本発明に従った半導体装置としてコンタクト側コネクト部に金属プラグを使用した第５の実施の形態の断面図。
【図１２】本発明に従った半導体装置としてコンタクト側コネクト部に金属プラグを使用した第５の実施の形態の断面図。
【図１３】図１１または図１２に示す金属プラグを使用した第５の実施の形態におけるコンタクト側半導体装置の他の実施の形態の断面図。
【図１４】図１１または図１２に示す金属プラグを使用した第５の実施の形態における素子側半導体装置またはコンタクト側半導体装置の他の実施の形態の断面図。
【図１５】本発明に従った半導体装置の第６の実施の形態として裏面にドレイン電極を有する半導体装置の断面図。
【図１６】本発明に従った半導体装置の第６の実施の形態として裏面にドレイン電極を有する半導体装置の断面図。
【図１７】本発明に従った半導体装置の図１または図５に示す実施の形態とは異なる実施の形態の概略した部分的な拡大平面図。
【図１８】図１７のC-C´線に沿った断面図。
【図１９】図１７のD-D´線に沿った断面図。
【図２０】図１７のE-E´線に沿った断面図。
【図２１】図１７（Ａ）に示したパワー半導体装置のＦ-Ｆ´線に沿った拡大断面図。
【図２２】コンタクト側コネクト部に拡散層を使用した図１７（A）の実施の形態によるコンタクト側半導体装置３２２の拡大断面図。
【図２３】コンタクト側コネクト部に拡散層を使用した図１７（A）または図１７（B）の実施の形態のE-E´線に沿った断面図。
【図２４】従来の典型的な同期整流回路方式の電源に使用されているDC-DCコンバータ２０００の回路図。
【図２５】従来の切替用パワーＭＯＳＦＥＴ２０２０の拡大断面図および回路図。
【図２６】従来の切替用パワーＭＯＳＦＥＴ２０２０の他の形態の拡大断面図。
【図２７】本発明による第７の実施の形態に従った半導体装置の部分的拡大平面図。
【図２８】図２７のＭＯＳＦＥＴチップに示す破線部分Ｗを拡大した平面透視図。
【図２９】図２８におけるＡ−Ａ線に沿った素子側半導体装置２５２の断面図。
【図３０】図２８のＢ−Ｂ線に沿った配線側半導体装置３５２の断面図。
【図３１】第８の実施の形態による半導体装置の拡大平面図。
【図３２】第８の実施の形態に従った配線側半導体装置３５４の断面図。
【図３３】第９の実施の形態に従った配線側半導体装置３５６の断面図。
【図３４】第１０の実施の形態に従った半導体装置の拡大平面図。
【図３５】第１１の実施の形態に従った半導体装置の拡大平面図。
【図３６】図３５に示したＭＯＳＦＥＴチップに示す破線部分Ｓを拡大した平面透視図。
【図３７】図３６におけるC‐C線に沿った配線側半導体装置３５８の断面図。
【図３８】図２９に示した素子側半導体装置２５２においてコネクト部７８０に代えて、金属プラグ７８２を用いた素子側半導体装置２６０の断面図。
【図３９】図３０に示した配線側半導体装置３５２においてコネクト部７８０に代えて、金属プラグ７８２を用いた配線側半導体装置３６０の断面図。
【図４０】第１２の実施の形態に従った半導体装置の概略的な部分的拡大平面図
【図４１】本実施の形態におけるコンタクト側半導体装置３６２の断面図。
【符号の説明】
１０  ゲート電極
２０  ドレイン電極
３０、３１  ソース電極
４０  半導体基板
５０  半導体表層
６０  ゲート絶縁膜
７０  ドレイン層
８０  ソース層
９０、９１  チャネル部
１００、１０２、１０４  素子側コネクト部
１１０、１１２、１１４、１１６  コンタクト側コネクト部
１２０  ベース層
１３０  絶縁材料
２００、２０２、２０４，２１０、２２０  素子側半導体装置
３００、３０２、３０４、３０６、３０７、３０８、３０９、３１０３１１、３２０、３２２  コンタクト側半導体装置
１０００  素子ユニット
【図１】
0004070485.tif 000002
【図２】
0004070485.tif 000003
【図３】
0004070485.tif 000004
【図４】
0004070485.tif 000005
【図５】
0004070485.tif 000006
【図６】
0004070485.tif 000007
【図７】
0004070485.tif 000008
【図８】
0004070485.tif 000009
【図９】
0004070485.tif 000010
【図１０】
0004070485.tif 000011
【図１１】
0004070485.tif 000012
【図１２】
0004070485.tif 000013
【図１３】
0004070485.tif 000014
【図１４】
0004070485.tif 000015
【図１５】
0004070485.tif 000016
【図１６】
0004070485.tif 000017
【図１７】
0004070485.tif 000018
【図１８】
0004070485.tif 000019
【図１９】
0004070485.tif 000020
【図２０】
0004070485.tif 000021
【図２１】
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【図２２】
0004070485.tif 000023
【図２３】
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【図２４】
0004070485.tif 000025
【図２５】
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【図２６】
0004070485.tif 000027
【図２７】
0004070485.tif 000028
【図２８】
0004070485.tif 000029
【図２９】
0004070485.tif 000030
【図３０】
0004070485.tif 000031
【図３１】
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【図３２】
0004070485.tif 000033
【図３３】
0004070485.tif 000034
【図３４】
0004070485.tif 000035
【図３５】
0004070485.tif 000036
【図３６】
0004070485.tif 000037
【図３７】
0004070485.tif 000038
【図３８】
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【図３９】
0004070485.tif 000040
【図４０】
0004070485.tif 000041
【図４１】
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