(57)【特許請求の範囲】
【請求項１】
画像処理回路に組み込まれ、多数のメモリセルからなる記憶領域を備えた記憶装置の欠陥救済回路であって、
前記記憶領域を複数分割したセグメントの指定情報をインデックスを付した状態で記憶するレジスタと、
アドレス信号に含まれる前記セグメントの指定情報に相当する前記インデックスを前記レジスタから選択し、当該インデックスに対応付けたセグメントの指定情報を読み出して前記記憶装置に出力するセレクタと、
不良セグメントの指定情報を前記インデックス順次の一方端側に配置するようにインデックスを変更するインデックス変更手段と、
を備えることを特徴とする画像処理用記憶装置の欠陥救済回路。
【請求項２】
請求項１記載の画像処理用記憶装置の欠陥救済回路であって、前記レジスタが不揮発性記憶素子からなる、画像処理用記憶装置の欠陥救済回路。
【請求項３】
請求項１または２記載の画像処理用記憶装置の欠陥救済回路であって、
前記記憶装置の記憶領域の欠陥検査を実行する欠陥検出手段と、
をさらに備え、
前記インデックス変更手段は、前記欠陥検出手段で検出された不良セグメントの指定情報を前記インデックス順次の一方端側に配置するようにインデックスを変更することを特徴とする画像処理用記憶装置の欠陥救済回路。
【請求項４】
画像処理回路に組み込まれ、多数のメモリセルからなる記憶領域を備えた記憶装置の欠陥を救済する欠陥救済方法であって、
（ａ）前記記憶領域を複数分割したセグメントの指定情報をインデックスを付した状態でレジスタに記憶するステップと、
（ｂ）前記記憶領域の欠陥検査を実行するステップと、
（ｃ）前記ステップ（ｂ）で検出された欠陥をもつ不良セグメントの指定情報を前記インデックス順次の一方端側に配置するステップと、
（ｄ）アドレス信号に含まれる前記セグメントの指定情報に相当する前記インデックスを前記レジスタから選択し、当該インデックスに対応付けたセグメントの指定情報を読み出して前記記憶装置に出力するステップと、
を備えることを特徴とする画像処理用記憶装置の欠陥救済方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理回路に内蔵されるメモリの欠陥を救済する記憶装置の欠陥救済回路に関するものである。
【０００２】
【従来の技術】
一般にデジタルスチルカメラなどのデジタル撮影装置の画像処理回路には、ＣＣＤセンサやＣＭＯＳセンサなどの固体撮像素子で撮像した画像データを格納するメモリが組み込まれている。この種のメモリは、ＤＲＡＭ（Dynamic Random Access Memory）やＳＤＲＡＭ（Synchronous DRAM）、ＲＤＲＡＭ（Rambus DRAM）などから構成され、固体撮像素子から読み出される画像データを一時格納するバッファ領域や、画像圧縮などのソフトウェア処理実行のためのバッファ領域などとして利用される。近年、そのような固体撮像素子の画素数の増大に伴いメモリは大容量化され、同時にメモリの高集積化が進行している。このためこの種のメモリに内在する欠陥の発生数も増加していた。
【０００３】
通常、メモリの欠陥検査はメモリの製造工程の中で行われており、メモリ中に欠陥のある不良ライン（ワード線、列線）や不良メモリセルが検出されると、予め余分に用意した予備のラインや予備のメモリセルに配線接続を切り換えることでメモリの欠陥を救済していた。例えば、自由にプログラムできる予備デコーダを設けておき、ウェハテスト時に不良ラインが検出されるとその不良ラインをドライバ回路から切り離すと同時に、その不良ラインと置き換える予備ラインに対して前記予備デコーダの論理を不良ラインのデコーダの論理と一致させるという欠陥救済回路が存在する。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の欠陥救済回路では、記憶装置の大容量化によるチップ面積の増大に伴って急激に増える予備のラインや予備のメモリセルなどが占有面積や製作コストの増大につながるという問題があった。また記憶装置が大容量・高集積になる程にメモリの欠陥数も増加し、単なる配線接続の変更ではそれに対処し切れないという問題もあった。このように記憶装置の製造工程で救済できない欠陥が存在するとメモリが正常動作せず、デジタルスチルカメラなどの画像処理回路が正常に働かないという問題が生じていた。
【０００５】
本発明がこのような問題に鑑みて解決しようとするところは、デジタルスチルカメラなどの画像処理回路に組み込まれるメモリの欠陥を簡易構成で救済し得る欠陥救済回路およびその欠陥救済方法を提供する点にある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、請求項１に係る発明は、画像処理回路に組み込まれ、多数のメモリセルからなる記憶領域を備えた記憶装置の欠陥救済回路であって、前記記憶領域を複数分割したセグメントの指定情報をインデックスを付した状態で記憶するレジスタと、アドレス信号に含まれる前記セグメントの指定情報に相当する前記インデックスを前記レジスタから選択し、当該インデックスに対応付けたセグメントの指定情報を読み出して前記記憶装置に出力するセレクタと、不良セグメントの指定情報を前記インデックス順次の一方端側に配置するようにインデックスを変更するインデックス変更手段と、を備えることを特徴とするものである。
【０００７】
また請求項２に係る発明は、請求項１記載の画像処理用記憶装置の欠陥救済回路であって、前記レジスタが不揮発性記憶素子からなるものである。
【０００８】
また請求項３に係る発明は、請求項１または２記載の画像処理用記憶装置の欠陥救済回路であって、前記記憶装置の記憶領域の欠陥検査を実行する欠陥検出手段と、をさらに備え、前記インデックス変更手段は、前記欠陥検出手段で検出された不良セグメントの指定情報を前記インデックス順次の一方端側に配置するようにインデックスを変更するものである。
【０００９】
そして請求項４に係る発明は、画像処理回路に組み込まれ、多数のメモリセルからなる記憶領域を備えた記憶装置の欠陥を救済する欠陥救済方法であって、（ａ）前記記憶領域を複数分割したセグメントの指定情報をインデックスを付した状態でレジスタに記憶するステップと、（ｂ）前記記憶領域の欠陥検査を実行するステップと、（ｃ）前記ステップ（ｂ）で検出された欠陥をもつ不良セグメントの指定情報を前記インデックス順次の一方端側に配置するステップと、（ｄ）アドレス信号に含まれる前記セグメントの指定情報に相当する前記インデックスを前記レジスタから選択し、当該インデックスに対応付けたセグメントの指定情報を読み出して前記記憶装置に出力するステップと、を備えることを特徴とするものである。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る欠陥救済回路を示す概略構成図である。
【００１１】
ＤＲＡＭやＳＤＲＡＭ、ＲＤＲＡＭなどの記憶素子から構成され多数のメモリセルを２次元配置したメモリセルアレイを有する記憶部２の記憶領域は、複数のセグメントに分割されている。図１に模式的に示した例ではその記憶領域は８個のセグメント２0，２1，…，２7に分割されており、各セグメント２0，２1，…，２7に対応してそれぞれセグメントの指定アドレス０ｂ０００，０ｂ００１，０ｂ０１０，０ｂ０１１，０ｂ１００，０ｂ１０１，０ｂ１１０，０ｂ１１１が設定されている。
【００１２】
尚、図示しないが、前記記憶部２は、外部入力の制御信号や書込みデータを内部信号に変換して前記周辺回路に出力するアドレスバッファ、データ入出力回路、書込み制御回路および制御クロック回路などの回路群を有する入出力インターフェース回路を備えると共に、メモリセルを制御しメモリセルアレイとデータの授受を行う列デコーダや行デコーダなどの周辺回路などを備えている。
【００１３】
また図で明示しないが、このような記憶部２はデジタルスチルカメラなどのデジタル撮影装置の画像処理回路に組み込まれ、ＣＣＤセンサやＣＭＯＳセンサなどの固体撮像素子で撮像した画像データを格納するために使用される。例えば、前記記憶部２は、インターレース方式またはプログレッシブ方式で駆動される固体撮像素子から順次読み出される画素データを一時記憶するのに利用される。一時記憶した画素データは、ＣＰＵ（中央処理装置）またはＤＭＡ（ダイレクトメモリアクセス）コントーラの制御により内部バスを介して画像処理部に転送され、画素補間処理、色空間変換処理および輪郭強調処理などの種々の画像処理を施される。また記憶部２は画像処理を受けたデータを転送されて記憶するのにも利用される。
【００１４】
また図１に示すように記憶部２に対してレジスタ１が設けられており、レジスタ１は記憶部２の記憶領域における各セグメントのアドレスをインデックスを付した状態で格納している。図１に示す例では、記憶部２のセグメント２0，２1，…，２7の各アドレスがインデックス「０」，「１」，…，「７」を対応付けされた状態で格納されている。このレジスタ１の格納情報は、インデックス変更手段５の指令により変更され得る。
【００１５】
またそのレジスタ１にはセレクタ３が接続されており、レジスタ１に格納した前記各インデックスに対応するセグメントの指定アドレスを選択して記憶部２に出力する機能を有する。
【００１６】
本実施の形態１に係る欠陥救済回路は、上記レジスタ１、セレクタ３、インデックス変更手段５、そして記憶部２のメモリセルアレイの欠陥メモリセルや欠陥ライン（ワード線、列線）の有無を検査する欠陥検査回路４を備えている。
【００１７】
このような欠陥救済回路の動作を図１に示した例を参照しつつ以下に詳説する。上記レジスタ１では、欠陥をもつ不良セグメント２3，２5の欠陥アドレス０ｂ０１１，０ｂ１０１にそれぞれインデックス「６」，「７」が付され、欠陥をもたない正常セグメント２0〜２2，２4，２6，２7にはそれぞれインデックス「０」〜「２」，「３」，「４」，「５」が付されている。このように上記レジスタ１では、不良セグメントの指定アドレスがインデックス順次の一方端側に配置されている。これにより、不良セグメントの指定アドレスと正常セグメントの指定アドレスとが区分され、且つ前記正常セグメントに対応するインデックスと不良セグメントに対応するインデックスとがそれぞれ連続的な順番で配列されることとなる。ところで、不良セグメントは欠陥検出回路４により検出される。検出された不良セグメント情報はインデックス変更手段５に出力され、インデックス変更手段５は不良セグメントのアドレスを前述のようにインデックスを付した状態でレジスタ１に格納する。
【００１８】
図１に示すように外部から３２ビット長のアドレス信号が入力すると、このアドレス信号はセグメントを選択する上位３ビット長のセグメント指定アドレスと、各セグメント中のメモリセルを選択する下位２９ビット長のセル指定アドレスとに分解される。前記セグメント指定アドレスはセレクタ３に入力し、セレクタ３はそのセグメント指定アドレスに対応するインデックスを選択し当該インデックスと対応付けしたアドレスに変換する。図示するように、例えば前記アドレス信号に含まれるセグメント指定アドレスが正常セグメントのアドレス０ｂ００１である場合、このアドレスに相当するインデックスは「１」であり、セグメント指定アドレス０ｂ００１はそのままアドレス０ｂ００１へと変換される。また前記アドレス信号に含まれるセグメント指定アドレスが不良セグメントのアドレス０ｂ０１１である場合は、このアドレスに相当するインデックスは「３」であるから、セグメント指定アドレス０ｂ０１１はインデックス「３」に対応付けたアドレス０ｂ１００に変換される。このように、セレクタ３は、レジスタ１に記憶されたインデックスの順位に従い、外部入力のアドレス信号に含まれる不良セグメントの指定アドレス０ｂ０１１，０ｂ１０１をそれぞれ０ｂ１００，０ｂ１１１に変換し、正常セグメントのアドレス０ｂ０００，０ｂ００１，０ｂ０１０，０ｂ１００を同じ値に変換する。また記憶部２のセグメント２6，２7の指定アドレス０ｂ１００，０ｂ１１１は指定されないように制御される。
【００１９】
このようにセレクタ３で変換され出力された３ビット長のセグメント指定アドレスは、上記アドレス信号の下位２９ビット長のセル指定アドレスと合わせて記憶部２に出力される。記憶部２に入力するアドレス信号はアドレスバッファなどによりセグメントやメモリセルの選択番地を指定する内部アドレス信号に変換され、その後その内部アドレス信号を受けたデコーダなどが行線（ワード線）よび列線（ビット線またはデータ線）を選択し、次いでドライバでその行線および列線を駆動し、Ｉ／Ｏ制御回路などの制御により当該メモリセルに対してデータの読出しまたは書込みが実行される。
【００２０】
このように、本実施の形態１によれば、上記アドレス信号の発生手段（ソフトウェアなど）から見れば、記憶部２はアドレス領域が連続した欠陥の無いセグメント２0，２1，２2，２4，２6，２7を備えているとみなすことができる。このため、記憶部２に欠陥があったとしてもこの欠陥を有する不良セグメントを他の正常セグメントと代替して救済でき、記憶部２に製造工程で救えない欠陥があったとしてもこの記憶部２を正常動作させ、この記憶部２を組み込んだ画像処理回路を正常に働かせることが可能となる。
【００２１】
また、ＣＣＤセンサやＣＭＯＳセンサなどの固体撮像素子の種類として画素数が多い高画素用タイプと少ない低画素用タイプとがあるが、上記欠陥救済回路により、記憶部２に欠陥をもたない画像処理回路を高画素用に適用し、記憶部２に製造工程で救えない欠陥をもつ画像処理回路を画素数の少ない低画素用に適用することも可能となる。
【００２２】
また、図２に示すように、レジスタ１Ａのデータ格納領域は特にフラッシュメモリなどの不揮発性メモリで構成することが望ましい。図２は、上記実施の形態１に係る欠陥救済回路の変形例を示す概略構成図であり、図２に示す構成はレジスタ１Ａが不揮発性メモリからなる点を除けば図１に示す構成と略同じである。この構成により、例えば、記憶部２の欠陥検査を実行し、一旦検出された不良セグメントのインデックス情報をレジスタ１Ａに書き込んだ後は電源を落としてもそのインデックス情報がレジスタ１Ａに記憶され続けるから、インデックス情報を確実に保管し参照することが可能となる。
【００２３】
実施の形態２．
上記構成の欠陥救済回路を用いた欠陥救済方法について以下に詳説する。図３は、本実施の形態２に係る欠陥救済方法の手順を示すフローチャートである。先ず、欠陥救済回路を内蔵した装置の電源が投入されると（ＳＴ１）、欠陥検出回路４は記憶部２の全てのセグメント内のメモリセルに対してデータの読み書き検査を実行する（ＳＴ２）。
【００２４】
次に上記ステップＳＴ２における欠陥検査の結果、ライン（列線、行線）やメモリセルに欠陥が検出されない場合（ＳＴ３）、一連の処理は終了する。他方で欠陥セルや欠陥ラインが検出された場合（ＳＴ３）、ステップＳＴ４に処理が移行し、インデックス変更手段５はその欠陥ラインや欠陥セルを有する不良セグメントのアドレス情報を取得し、不揮発性メモリなどからなるデータ格納領域を備えたレジスタ１（１Ａ）に対して、上記実施の形態１で述べたように不良セグメントの指定アドレスをインデックス順次の一方端側に配置するように更新する。図１に示した例では、不良セグメントのインデックスは正常セグメントのそれよりも高位に再配列される。これにより記憶部２は、無欠陥の記憶領域に対応する一定の連続したアドレス領域を有するようにみせることが可能となる。以上で一連の処理は終了する。
【００２５】
このように本実施の形態２によれば、記憶部２を内蔵した装置の電源投入時に欠陥検査が実行され、レジスタ１（１Ａ）にインデックス情報が自動的に書き込まれるから、記憶部２を内蔵した画像処理回路が記憶部２の欠陥により使用不能になる事態を確実に回避することが可能となる。
【００２６】
また図２に示したように特にレジスタ１Ａのデータ格納領域が不揮発性メモリから構成されることで、最初の電源投入時に不良セグメントのインデックス情報をレジスタ１に書き込んだ後は電源を落としてもそのインデックス情報はレジスタ１に記憶され続けるから、インデックス情報を確実に保管し参照することができる。
【００２７】
【発明の効果】
以上の如く、本発明の請求項１に係る画像処理用記憶装置の欠陥救済回路および請求項４に係る欠陥救済方法によれば、前記レジスタは、アドレス信号に含まれる不良セグメントの指定情報をインデックスの配列に従って正常セグメントのそれに変換するから、アドレス信号を発する外部から見て先頭から一定の連続したアドレス領域を無欠陥の記憶領域に対応するものとして使用でき、また記憶装置の記憶領域に製造工程で救済できない欠陥が存在しても簡易構成でその欠陥を救済できる。よって、欠陥を有する記憶装置を正常動作させて画像処理回路が記憶装置の欠陥により使用不能になる事態を確実に回避することが可能となる。また、従来のように記憶装置の大容量化と高集積化に伴う欠陥の増加に備えて予備メモリセルや予備ラインなどを用意する必要性が低減するため、その高集積化と大容量化とを容易に進めることが可能となる。
【００２８】
また請求項２によれば、一旦、各セグメントに付したインデックスを不揮発性記憶素子からなるレジスタに書き込んだ後は、再度そのインデックス情報を書き換えるまで電源を落とした後もそのインデックス情報を保存し、再度の電源投入後に参照することができる。
【００２９】
また請求項３によれば、記憶装置の記憶領域の欠陥を自動検出し、その欠陥を有する不良セグメントを確実に救済することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る欠陥救済回路の概略を示す構成図である。
【図２】本発明の実施の形態１に係る欠陥救済回路の変形例を示す概略構成図である。
【図３】本発明の実施の形態２に係る欠陥救済回路の処理手順を示すフローチャートである。
【符号の説明】
１  レジスタ
２  記憶部
３  セレクタ
４  欠陥検出回路
５  インデックス変更手段
【図１】
0004115657.tif 000002
【図２】
0004115657.tif 000003
【図３】
0004115657.tif 000004