(57)【特許請求の範囲】
【請求項１】
メモリセルを選択するための複数のノーマル信号線が配設されたメモリセルアレイと、
このメモリセルアレイの不良救済を行うための３以上の奇数本のスペア信号線が配設された冗長セルアレイと、
アドレス信号をデコードしてノーマル信号線を選択するデコード回路と、
不良アドレスが入力されたときに活性化されて、アドレス信号をデコードしてスペア信号線を選択するスペアデコード回路と、
前記デコード回路及びスペアデコード回路を制御して前記ノーマル信号線及びスペア信号線の各隣接線間に電圧を印加するテストを行うテスト制御回路とを備え、
前記テスト制御回路は、テスト時に、前記ノーマル信号線および前記スペア信号線を含む信号線群の隣接する信号線の電位レベルが逆となるように設定し、
前記奇数本のスペア信号線内に電位が固定された配線が設けられ、テスト時に前記配線は前記信号線群に含まれる擬似信号線として用いられることを特徴とする半導体メモリ集積回路。
【請求項２】
メモリセルを選択するための複数のノーマル信号線が配設されたメモリセルアレイと、
このメモリセルアレイの不良救済を行うための３以上の奇数本のスペア信号線が配設された冗長セルアレイと、
アドレス信号をデコードしてノーマル信号線を選択するデコード回路と、
不良アドレスが入力されたときに活性化されて、アドレス信号をデコードしてスペア信号線を選択するスペアデコード回路と、
前記デコード回路及びスペアデコード回路を制御して前記ノーマル信号線及びスペア信号線の各隣接線間に電圧を印加するテストを行うテスト制御回路とを備え、
前記テスト制御回路は、テスト時に、前記ノーマル信号線および前記スペア信号線を含む信号線群の隣接する信号線の電位レベルが逆となるように設定し、
前記メモリセルアレイは、前記冗長セルアレイを挟んでサブセルアレイとして分割配置され、
通常動作時、前記冗長セルアレイのスペア信号線配列の両側に配置される信号線は偶数番地と奇数番地が交互に連続するようにアドレスが割り付けられ、
テスト時、前記冗長セルアレイのスペア信号線配列の両側に配置されるノーマル信号線の間で偶数番地と奇数番地の配列を逆転させるようにしたことを特徴とする半導体メモリ集積回路。
【請求項３】
メモリセルを選択するための複数のノーマル信号線が配設されたメモリセルアレイと、
このメモリセルアレイの不良救済を行うための３以上の奇数本のスペア信号線が配設された冗長セルアレイと、
アドレス信号をデコードしてノーマル信号線を選択するデコード回路と、
不良アドレスが入力されたときに活性化されて、アドレス信号をデコードしてスペア信号線を選択するスペアデコード回路と、
前記デコード回路及びスペアデコード回路を制御して前記ノーマル信号線及びスペア信号線の各隣接線間に電圧を印加するテストを行うテスト制御回路とを備え、
前記テスト制御回路は、テスト時に、前記ノーマル信号線および前記スペア信号線を含む信号線群の隣接する信号線の電位レベルが逆となるように設定し、かつ前記テスト制御回路は、テスト時に、前記ノーマル信号線および前記スペア信号線を含む信号線群の並進配列された信号線に対して、偶数番地と奇数番地が交互に並ぶようにアドレスを割り付け、
前記メモリセルアレイは、複数のサブセルアレイに分割配置され、奇数本ずつのスペア信号線を持つ前記冗長セルアレイが各サブセルアレイに隣接するように複数個配置され、
通常動作時、前記メモリセルアレイのノーマル信号線と冗長セルアレイのスペア信号線はそれぞれ偶数番地と奇数番地が交互に並ぶようにアドレスが割り付けられ、
テスト時に、少なくとも一つの前記冗長セルアレイにおけるスペア信号線の奇数番地と偶数番地の配列を逆転させて、前記信号線群の隣接する信号線の電位レベルが逆となるように設定したことを特徴とする半導体メモリ集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＤＲＡＭ等の半導体メモリ集積回路に係り、特に不良救済のための冗長回路方式を採用した半導体メモリ集積回路のバーンインテストの容易化に関する。
【０００２】
【従来の技術】
大規模半導体メモリでは、メモリセルアレイに多数の信号線が配設される。例えば、２５６ＭビットＤＲＡＭの場合、１２８Ｋ本のワード線、５１２Ｋ本のビット線対、２Ｋ本のカラム選択線が配設される。これらの信号線は、同じ役割の信号線同士が同じ配線層を用いて並進隣接して配置される。
【０００３】
メモリセルアレイのこれらの信号線には、アドレスが割り付けられており、通常奇数番地の信号線と偶数番地の信号線が隣接するように配置される。また冗長回路方式を採用した半導体メモリの場合、通常のメモリセルアレイと別の冗長セルアレイが設けられる。この冗長セルアレイに含まれる複数本のスペア信号線には、メモリセルアレイのノーマル信号線とは別に、やはり奇数番地と偶数番地が隣接するようにアドレスが割り付けられる。
【０００４】
冗長セルアレイは、メモリセルアレイの端部に隣接して、或いはメモリセルアレイの中間位置に両側をメモリセルアレイに挟まれる形で配置される。いずれの場合も、メモリセルアレイのノーマル信号線と冗長セルアレイのスペア信号線とは、物理的レイアウト上は区別なく連続して配置されることが多い。
【０００５】
ところで半導体メモリは、出荷前に初期不良をスクリーニングするために、負荷をかけるバーンインテストが行われる。バーンインテストの項目には、隣接する信号線間に電圧をかけて潜在的ショートを加速試験する項目が含まれることが多い。この電圧印加の加速テストでは、数万本という多数の信号線にストレスを与える時間を如何に短縮するかが、テストコストの点から重要になる。
【０００６】
ＤＲＡＭ等において、前述のように信号線に偶数アドレスと奇数アドレスが交互に割り付けられている場合には、例えば偶数アドレスの信号線を活性化することにより、多数の隣接信号線間に同時に一括して電圧ストレスを与えることができる。ノーマル信号線とスペア信号線が連続的に隣接する場合、両者とも偶数本配置されている場合に、隣接信号線を偶数と奇数のアドレスに対応させることにより、ノーマル信号線とスペア信号線に一括して電圧ストレスをかけることが可能である。
【０００７】
【発明が解決しようとする課題】
しかし、冗長セルアレイのスペア信号線の本数が奇数本の場合もある。スペア信号線の本数は、チップサイズと欠陥密度とのトレードオフで決まるため、最適本数が奇数となることもあるからである。この場合、全奇数番地又は全偶数番地の選択により、ノーマル信号線とスペア信号線に一括して電圧ストレスをかけようとしても、ノーマル信号線とスペア信号線の境界で隣接する信号線が、偶数番地同士或いは奇数番地同士となる箇所が発生する。この様な場合には、ノーマル信号線とスペア信号線を含めて一括した電圧ストレス印加試験ができない。従ってテスト時間の増大、テストコストの上昇が避けられない。
【０００８】
本発明は、上記事情を考慮してなされたものであって、ノーマル信号線とスペア信号線に一括して電圧ストレス印加を可能として、テスト時間の短縮を図ることのできる半導体メモリ集積回路を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明に係る半導体メモリ集積回路の第１の態様は、メモリセルを選択するための複数のノーマル信号線が配設されたメモリセルアレイと、このメモリセルアレイの不良救済を行うための３以上の奇数本のスペア信号線が配設された冗長セルアレイと、アドレス信号をデコードしてノーマル信号線を選択するデコード回路と、不良アドレスが入力されたときに活性化されて、アドレス信号をデコードしてスペア信号線を選択するスペアデコード回路と、前記デコード回路及びスペアデコード回路を制御して前記ノーマル信号線及びスペア信号線の各隣接線間に電圧を印加するテストを行うテスト制御回路とを備え、前記テスト制御回路は、テスト時に前記ノーマル信号線および前記スペア信号線を含む信号線群の隣接する信号線の電位レベルが逆となるように設定することを特徴とする。
【００１０】
本発明の第１の態様によると、メモリセルアレイのノーマル信号線と冗長セルアレイのスペア信号線を含む信号線群の隣接する信号線の電位レベルが逆となるように設定している。これにより信号線とスペア信号線に一括して電圧ストレスを印加することが可能になり、半導体メモリのテスト時間の短縮およびテストコストの低減が図られる。
【００１１】
また、本発明による半導体メモリ集積回路の第２の態様は、メモリセルを選択するための複数のノーマル信号線が配設されたメモリセルアレイと、このメモリセルアレイの不良救済を行うための３以上の奇数本のスペア信号線が配設された冗長セルアレイと、アドレス信号をデコードしてノーマル信号線を選択するデコード回路と、不良アドレスが入力されたときに活性化されて、アドレス信号をデコードしてスペア信号線を選択するスペアデコード回路と、前記デコード回路及びスペアデコード回路を制御して前記ノーマル信号線及びスペア信号線の各隣接線間に電圧を印加するテストを行うテスト制御回路とを備え、前記テスト制御回路は、テスト時に、前記信号線群の並進配列された信号線に対して、偶数番地と奇数番地が交互に並ぶようにアドレスを割り付けることを特徴とする。
【００１２】
本発明の第２の態様によると、メモリセルアレイのノーマル信号線と冗長セルアレイのスペア信号線を含む信号線群の並進配列された信号線に対して、偶数番地と奇数番地が交互に並ぶようにアドレスを割り付けるように設定している。これにより信号線とスペア信号線に一括して電圧ストレスを印加することが可能になり、半導体メモリのテスト時間の短縮およびテストコストの低減が図られる。
【００１３】
なお、メモリセルアレイのアドレス割り付けをテスト時にも変更せず、メモリセルアレイ全体として偶数番地と奇数番地が交互に並ぶ状態で全偶数番地選択又は全奇数番地選択によるテストを行おうとすると、前述のように冗長セルアレイが奇数本のスペア信号線を持つ場合、疑似信号線としての電源線が必要になる。しかし、テスト時に、冗長セルアレイを挟む両側のサブセルアレイの奇偶配列を逆転させるようにすれば、疑似信号線を追加することなく、メモリセルアレイの信号線と冗長セルアレイのスペア信号線の電位レベルが連続して交互に“Ｈ”，“Ｌ”に設定されるようにすることができる。
【００１４】
更に、メモリセルアレイには所定本数毎に電源線が配置される場合が多い。この場合には、メモリセルアレイを複数のサブセルアレイに分割し、各サブセルアレイに隣接するように奇数本ずつのスペア信号線を持つ冗長セルアレイを配置した構成において、バーンインテスト時、所定の冗長セルアレイの奇数番地と偶数番地の配列を逆転させた全奇数番地選択又は全偶数番地選択により、メモリセルアレイの信号線と冗長セルアレイのスペア信号線が連続して交互に“Ｈ”，“Ｌ”となる一括電圧印加のテストの条件が設定できる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
【００１６】
図１は、本発明の第１の実施形態によるＤＲＡＭの構成を示す。メモリセルアレイ１は、図２に示すように、複数のビット線ＢＬ，／ＢＬと、複数本のワード線ＷＬの各交差部にダイナミック型メモリセルＭＣを配列して構成される。メモリセルアレイ１のビット線ＢＬ，／ＢＬはセンスアンプＳＡを介し、カラムセレクタ５を介してデータ線ＤＱ，／ＤＱに接続される。データ線ＤＱ，／ＤＱはＩ／Ｏ回路６を介してＩ／Ｏ端子との間でデータ授受が行われる。カラムセレクタ５はカラム選択線ＣＳＬにより選択される。
【００１７】
図１では、メモリセルアレイ１は、冗長カラムセルアレイ１１により二つのサブセルアレイに分割された形になっている。メモリセルアレイ１のカラム選択線（ノーマルカラム選択線）ＣＳＬの中に不良があった場合に、これに置換して冗長カラムセルアレイ１１のスペアカラム選択線ＳＣＳＬが選択される。この例では、冗長カラムセルアレイ１１のスペアカラム選択線ＳＣＳＬの本数は、奇数本であり、図１では３本の場合を示している。
【００１８】
ノーマルカラム選択線ＣＳＬとスペアカラム選択線ＳＣＳＬをそれぞれ選択するのが、カラムデコーダ３とスペアカラムデコーダ４である。またワード線ＷＬはロウデコーダ２により選択される。カラムデコーダ３及びロウデコーダ２には、アドレスバッファ７を介して、カラムアドレス及びロウアドレスが供給される。
【００１９】
不良のノーマルカラム選択線ＣＳＬをスペアカラム選択線ＳＣＳＬで置換するために、不良置換制御回路８が設けられている。この不良置換制御回路８は、よく知られているように、フューズ等を用いた不良アドレス記憶回路と、外部から供給されたアドレス信号と不良アドレス記憶回路のアドレスとの一致検出を行って、置換信号を出す一致検出回路を備えて構成される。これにより、不良アドレスが入力されたときに、カラムデコーダ３を非活性にし、スペアカラムデコーダ４を活性にする制御がなされる。
【００２０】
この実施の形態において、メモリセルアレイ１のノーマルカラム選択線ＣＳＬと冗長セルアレイ１１のスペアカラム選択線ＳＣＳＬとはそれぞれ、奇数アドレスと偶数アドレスが交互に割り付けられている。そして、バーンインテストを行う場合には、メモリセルアレイ１のノーマルカラム選択線ＣＳＬと冗長カラムセルアレイ１１のスペアカラム選択線ＳＣＳＬに対して、奇数番地の全選択又は偶数番地の全選択を行い、これらに一括して電圧ストレスを印加できるようにしている。
【００２１】
この様な電圧ストレス印加を可能とするために、テスト制御回路１０が設けられている。このテスト制御回路１０は、コマンドＣＭＤの入力により、カラムデコーダ３及びスペアカラムデコーダ４を、全奇数番地選択又は全偶数番地選択のテスト状態に設定する制御を行うものである。スペアカラム選択線ＳＣＳＬの本数が偶数の場合には、前述のように全奇数番地選択又は全偶数番地選択により、ノーマルカラム選択線とスペアカラム選択線に対して、連続的に交互に“Ｈ”，“Ｌ”の電位レベルを与えることができる。しかしこの実施の形態の場合、スペアカラム選択線ＳＣＳＬが奇数本、具体的には３本であるから、単に全奇数番地或いは全偶数番地の一括選択では、ノーマルカラム選択線ＣＳＬとスペアカラム選択線ＳＣＳＬの境界部で電位レベルが“Ｈ”同士或いは“Ｌ”同士が隣接する事態が発生する。
【００２２】
この実施形態では、この様な事態を避けて、全奇数番地選択又は全偶数番地選択により、ノーマルカラム選択線とスペアカラム選択線の一括電圧ストレス印加テストを可能としている。具体的に、スペアカラム選択線ＳＣＳＬが３本である場合について、ノーマルカラム選択線ＣＳＬとスペアカラム選択線ＳＣＳＬについて、一括して電圧ストレスをかける例を説明する。図３は、これ可能とするスペアカラムデコーダ４の部分の具体構成例であり、図４は、スペアカラム選択線ＳＣＳＬとこれを挟んで両側に配置されるノーマルカラム選択線ＣＳＬの配置例を示している。
【００２３】
図４に示すように、３本のスペアカラム選択線ＳＣＳＬ０，ＳＣＳＬ１，ＳＣＳＬ２とその両側の多数のノーマルカラム選択線ＣＳＬは等間隔で連続的に配置されている。そして、３本のスペアカラム選択線ＳＣＳＬ０，ＳＣＳＬ１，ＳＣＳＬ２のうち、一方の側のノーマルカラム選択線ＣＳＬとの境界端部側の２本のスペアカラム選択線ＳＣＳＬ１，ＳＣＳＬ２の間には、常時“Ｌ”レベルとなる一本の電源線ＶＳＳが配置されている。
【００２４】
図４には、通常動作時のノーマルカラム選択線ＣＳＬとスペアカラム選択線ＳＣＳＬのアドレスの割り付け状態が示されている。即ち、ノーマルカラム選択線ＣＳＬは、偶数番地（Ｅ）と奇数番地（Ｏ）が、スペアカラム選択線ＳＣＳＬを挟んで連続的に配置される。スペアカラム選択線ＳＣＳＬが３本の場合、その両端部が偶数番地となり、中間が奇数番地となる。このとき、スペアカラム選択線ＳＣＳＬ２とこれに隣接するノーマルカラム選択線ＣＳＬは同時に偶数番地になる。
【００２５】
従って、バーンインテスト時、全偶数番地或いは全奇数番地のノーマルカラム選択線ＣＳＬ及びスペアカラム選択線ＳＣＳＬの電位レベルを“Ｈ”にすると、スペアカラム選択線ＳＣＳＬ２とこれに隣接するノーマルカラム選択線ＣＳＬの間には電圧ストレスをかけることができない。そこで本実施形態では、図４に示すように、バーンインテスト時、電源線ＶＳＳを挟む２本のスペアカラム選択線ＳＣＳＬ１，ＳＣＳＬ２が同時に奇数番地でその電位レベルが“Ｈ”となるようにして、且つ全奇数番地選択を行うようにする。これにより、ノーマルカラム選択線ＣＳＬ及びスペアカラム選択線ＳＣＳＬは、全奇数番地選択を行うと、電源線ＶＳＳ（常時“Ｌ”）を挟んで、“Ｈ”，“Ｌ”の電位レベルが交互に連続する状態、即ち隣接線間に全て電圧ストレスをかかる状態とすることができる。
【００２６】
この様に、スペアカラム選択線の奇偶配列を通常動作時とバーンインテスト時とで切り換えるために、図３に示すように、スペアカラムデコーダ４は、デコーダ本体４ａと、奇数番地又は偶数番地の一括選択を行うためのゲート回路４ｂとから構成される。デコーダ本体４ａは、２ビットのアドレス信号ＡＣＮ＜０，１＞とその反転信号との倫理をとるＮＡＮＤゲートＧ１１−Ｇ１４により構成される。但し、この例では、スペアカラム選択線ＳＣＳＬが３本であるため、ＮＡＮＤゲートＧ１１の出力は利用されない。
【００２７】
ゲート回路４ｂは、スペアカラムデコーダ４のＮＡＮＤゲートＧ１２，Ｇ１３，Ｇ１４の出力がそれぞれ入る２入力ＮＡＮＤゲートＧ２１，Ｇ２２，Ｇ２３により構成されている。ＮＡＮＤゲートＧ２１，Ｇ２２の他の入力端には、テスト制御信号ＴＭＢＩＯＤＤがインバータＩＮＶ３を介して入力される。ＮＡＮＤゲートＧ２３の他の入力端には、別のテスト制御信号ＴＭＢＩＥＶＥＮがインバータＩＮＶ４を介して入力される。ＮＡＮＤゲートＧ２１，Ｇ２２，Ｇ２３の出力はそれぞれインバータＩＮＶ５，ＩＮＶ６，ＩＮＶ７を介して、出力ｂＴＭＳＣＳ＜２＞，ｂＴＭＳＣＳ＜１＞，ｂＴＭＳＣＳ＜０＞として取り出される。これらの出力ｂＴＭＳＣＳ＜２＞，ｂＴＭＳＣＳ＜１＞，ｂＴＭＳＣＳ＜０＞がそれぞれ、スペアカラム選択線ＳＣＳＬ２，ＳＣＳＬ１，ＳＣＳＬ０に供給される。
【００２８】
図３に示す、テスト制御信号ＴＭＢＩＯＤＤ，ＴＭＢＩＥＶＥＮが入るゲート回路４ｂと同様のゲート回路は、全奇数番地選択又は全偶数番地選択を行うために、カラムデコーダ３にも設けられるものである。図３のスペアカラムデコーダ４におけるゲート回路４ｂでは、全偶数番地選択を行うためのテスト制御信号ＴＭＢＩＥＶＥＮが、一つの偶数番地（０番地）のＮＡＮＤゲートＧ２３のみに入力され、全奇数番地選択を行うためのテスト制御信号ＴＭＢＩＯＤＤは、奇数番地（１番地）のＮＡＮＤゲートＧ２２と同時に、これに連続する偶数番地（２番地）のＮＡＮＤゲートＧ２１にも入力されるようにしている。
【００２９】
通常動作時は、テスト制御信号ＴＭＢＩＯＤＤ，ＴＭＢＩＥＶＥＮは共に“Ｌ”
レベルである。このとき、ゲート回路４ｂのＮＡＮＤゲートＧ２１，Ｇ２２，Ｇ２３は全て活性に保たれ、デコーダ本体４ａの出力がそのまま、出力ｂＴＭＳＣＳ＜２＞，ｂＴＭＳＣＳ＜１＞，ｂＴＭＳＣＳ＜０＞として取り出される。従って、アドレス信号ＡＣＮ＜０，１＞により、偶数アドレスの場合には、スペアカラム選択線ＳＣＳＬ０，ＳＣＳＬ２が選択状態となり、奇数アドレスの場合にはスペアカラム選択線ＳＣＳＬ１が選択状態になる。これが図４に示した通常動作時のスペアカラム選択線のアドレスの割付け状態である。
【００３０】
バーンインテスト時は、テスト制御信号ＴＭＢＩＯＤＤ，ＴＭＢＩＥＶＥＮの一方の電位レベルを“Ｈ”とする。具体的にこの実施の形態の場合は、全奇数番地選択状態を設定するためテスト制御信号ＴＭＢＩＥＶＥＮ＝“Ｈ”とする。このとき、ゲート回路４ｂでは、ＮＡＮＤゲートＧ２１，Ｇ２２が活性となり、デコーダ本体４ａがオール“Ｈ”レベルの出力状態で、ｂＴＭＳＣＳ＜１＞，ｂＴＭＳＣＳ＜２＞が“Ｈ”、ｂＴＭＳＣＳ＜０＞が“Ｌ”レベルとなる。これにより、図４に示す状態、即ち電源線ＶＳＳを挟んで隣接する２本のスペアカラム選択線ＳＣＳＬ１，２が同時に奇数番地（Ｏ）として選択された“Ｈ”レベル状態となる。これにより、電源線ＶＳＳを疑似信号線として、カラム選択線ＣＳＬ及びスペアカラム選択線ＳＣＳＬの全ての隣接信号線間に電圧ストレスがかかる。
【００３１】
以上説明したように本実施形態によると、３本のスペアカラム選択線ＳＣＳＬについて、カラム選択線ＣＳＬと隣接する２本の間に電源線を配置し、且つ全奇数番地選択によりバーンインテストを行うときに、これらの２本のスペアカラム選択線が同時に“Ｈ”となるようにすることにより、電源線を疑似的スペアカラム選択線として、全てのカラム選択線とスペアカラム選択線の電位を連続的に交互に“Ｈ”，“Ｌ”レベルとして、一括して電圧ストレスをかけることが可能になる。
【００３２】
なお、本実施形態では、常時“Ｌ”レベルの電源線ＶＳＳを用いたが、これに代わって、常時“Ｈ”レベルの電源線ＶＤＤを用いることもできる。この場合には、テスト制御信号線ＴＭＢＩＯＤＤ＝“Ｈ”として、カラムデコーダ３及びスペアカラムデコーダ４を全偶数番地選択状態にすればよい。このとき、電源線ＶＤＤを挟む２本のスペアカラム選択線ＳＣＳＬ１，ＳＣＳＬ２は同時に“Ｌ”レベルとなり、電源線ＶＤＤを挟んで、全てのカラム選択線とスペアカラム選択線の間に電圧ストレスをかけることができる。
【００３３】
上記実施形態では、スペアカラム選択線が３本の場合を説明したが、これが一般的に奇数本である場合にも、その両側にノーマルカラム選択線が配置される場合には同様に本発明を適用できる。例えば、図５にスペアカラム選択線が５本の場合を示す。この場合も、ノーマルカラム選択線ＣＳＬに隣接する２本のスペアカラム選択線ＳＣＳＬ２，ＳＣＳＬ３の間に電源線ＶＳＳを配置し、且つバーンインテスト時にこれらの２本の電位が同時に“Ｈ”レベル又は“Ｌ”レベルとなるように選択すれば、上記実施形態と同様に一括電圧ストレステストができる。
【００３４】
上記第１の実施形態では、図４に示すように、冗長セルアレイを挟んで配置されるサブセルアレイのノーマルカラム信号線ＣＳＬが、冗長セルアレイの両側にわたって、偶数番地（Ｅ）と奇数番地（Ｏ）が交互に連続するように、アドレスが割り付けられ、これをテスト時にも変更しないという前提にしている。この前提のもとでは、３本のスペアカラム選択線ＳＣＳＬのアドレス割り付けを、Ｅ，Ｏ，Ｅとしても、Ｏ，Ｅ，Ｏとしても、いずれかの側の隣接カラム選択線との間で偶数番地又は奇数番地が連続することになる。このため、疑似信号線となる電源線を配置することが必要であった。
【００３５】
しかし、メモリセルアレイの偶奇配列をテスト時に変更できるようにすれば、疑似信号線としての電源線を冗長セルアレイに配置することは必要なくなる。この様な場合を本発明による半導体メモリ集積回路の第２の実施形態として、図６を参照して説明する。図６に示す第２の実施形態では、メモリセルアレイが複数のサブセルアレイＡ１，Ａ２，…に分割され、各サブセルアレイＡ１，Ａ２，…に冗長セルアレイＢ１，Ｂ２，…が付属する形で、サブセルアレイと冗長セルアレイが繰り返し配列される構成となっている。各サブセルアレイに隣接する冗長セルアレイは奇数本（図の例では３本）のスペア信号線を持つ。
【００３６】
このとき、通常動作時においては、図６に示すように、サブセルアレイＡ１，
Ａ２，…には連続して、偶数番地（Ｅ）と奇数番地（Ｏ）が交互に並ぶようにアドレスが割り付けられているものとする。冗長セルアレイＢ１，Ｂ２，…についても同様である。このとき、冗長セルアレイＢ１とサブセルアレイＡ２の間で隣接するスペア信号線とノーマル信号線とが偶数番地同士となり、また冗長セルアレイＢ２とサブセルアレイＡ２の間で隣接するスペア信号線とノーマル信号線とが奇数番地同士となる。
【００３７】
そこでこれに対して、バーンインテスト時には、破線で囲んだように、サブセルアレイＡ２のノーマル信号線の奇偶配列を、通常動作時とは逆転させる。これにより、冗長セルアレイを含めてメモリセルアレイ全体の信号線、スペア信号線の奇偶配列を連続させることができ、一括して電圧ストレスを印加することができる。この様な通常動作時とテスト時のアドレス割り付けの切り換えは、図３においてスペアカラムデコーダについて説明したと同様の手法で、カラムデコーダについて行えばよい。
【００３８】
なお、メモリセルアレイの中には通常所定本数の信号線毎に電源線を配置することが一般的である。例えば、図６に示す第２の実施形態と同様のサブセルアレイと冗長セルアレイの配列において、図７に示す第３の実施形態のように、サブセルアレイＡ２と冗長セルアレイＢ１の間に電源線ＶＳＳが配置されているとする。この場合には、サブセルアレイＡ２とその左隣の冗長セルアレイＢ１と間では、電源線ＶＳＳを挟んで偶数同士が隣接するので、バーンインテスト時の奇偶配列の切り換えは必要がない。この場合、サブセルアレイＡ２の右側に隣接する冗長セルアレイＢ２のスペア信号線について、破線で示したように、通常動作時とバーンインテスト時とで奇偶配列を逆転させればよい。これにより、バーンインテスト時、全偶数番地選択又は前記奇数番地選択により、メモリセルアレイ全体の信号線、スペア信号線の“Ｈ”，“Ｌ”配列を連続させることができ、一括して電圧ストレスを印加することができる。なお、メモリセルアレイが冗長セルアレイを挟んで分割配置された図８に示す、第３の実施形態の変形例においては、スペアカラム選択線とノーマルカラム選択線との境界に電源線ＶＳＳを設ければ、アドレスを変更することなくバーンインテストを行うことができる。
【００３９】
上記実施形態では、冗長カラムセルアレイのスペアカラム選択線をノーマルカラム選択線と共に電圧印加テストする例を説明したが、この発明はこれに限られず、カラム選択線とスペアカラム選択線との関係と同様の関係にある信号線とスペア信号線について、同様のテストを行う場合にこの発明は有効である。例えば、スペアワード線を持つ冗長ロウセルアレイを有する場合に、メモリセルアレイのノーマルワード線とスペアワード線について、一括電圧印加テストを行う場合に、この発明を適用することができる。
【００４０】
なお、図４に示す第１の実施形態および図５に示すその変形例においては、電源線例えば電源線ＶＳＳがスペアカラム選択線群内のほぼ中央に設けたが、これはパターンの連続性を高めて、歩留まりを高くして製造コストを低下させるとともに、局所的に弱い場所を排除して安定動作を得るためである。以下、これを説明する。例えば、図４に示す第１の実施形態においては、一本のスペアカラム選択線が複数本（例えば８本分）のスペアビット線に相当している。このため、３本のスペアカラム選択線を電源線ＶＳＳによって２対１に分けているので、ビット線単位でみると１６対８すなわちビット線の本数の差が８になる。これに対して３本のスペアカラム選択線を電源線ＶＳＳによって３対０に分けると、ビット線の本数の差は２４本になってしまう。このため、第１の実施形態またはその変形例のように電源線をスペアカラム選択線群のほぼ中央に設けることによりパターンの連続性を得ることができ、これにより歩留まりを高くすることができるとともに、電源線をなるべく均等に配置して、局所的に弱い場所を排除することが可能となりセンスアンプ等の動作の安定度を向上させることができる。
【００４１】
なお、上記実施形態の場合のように、スペアカラム選択線のアドレスをテスト時に変更する回路を設けることは、余分な面積が必要となるが、上記回路は、一般に、比較的面積的に余裕のあるメモリ周辺部に形成することが可能となるので、チップサイズを増大させることなく、セルアレイの対称性が高く、安価で安定した動作のメモリを実現できる。
【００４２】
【発明の効果】
以上述べたように、本発明によれば、全偶数番地選択又は全奇数番地選択によりノーマル信号線とスペア信号線に一括して電圧ストレス印加を可能として、テスト時間の短縮を図った半導体メモリ集積回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるＤＲＡＭの構成を示す図。
【図２】第１の実施形態のＤＲＡＭのメモリセルアレイの構成を示す図。
【図３】第１の実施形態のＤＲＡＭのスペアカラムデコーダの構成を示す図。
【図４】第１の実施形態のＤＲＡＭの通常動作時とテスト時のノーマルカラム選択線とスペアカラム選択線のアドレス割り付けを示す図。
【図５】第１の実施形態の変形例のＤＲＡＭの通常動作時とテスト時のノーマルカラム選択線とスペアカラム選択線のアドレス割り付けを示す図。
【図６】第２の実施形態によるＤＲＡＭの通常動作時とテスト時のノーマルカラム選択線とスペアカラム選択線のアドレス割り付けを示す図。
【図７】第３の実施形態によるＤＲＡＭの通常動作時とテスト時のノーマルカラム選択線とスペアカラム選択線のアドレス割り付けを示す図。
【図８】第３の実施形態の変形例によるＤＲＡＭの通常動作時とテスト時のノーマルカラム選択線とスペアカラム選択線のアドレス割り付けを示す図。
【符号の説明】
１  モリセルアレイ
２  ロウデコーダ
３  カラムデコーダ
４  スペアカラムデコーダ
５  カラムセレクタ
６  Ｉ／Ｏ回路
７  アドレスバッファ
８  不良置換制御回路
１０  テスト制御回路
１１  冗長カラムセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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