(57)【特許請求の範囲】
【請求項１】
ストレージノード電極用のコンタクトを含む半導体基板を提供する段階；
前記半導体基板上に第１層間絶縁膜、平坦化膜及び第２層間絶縁膜を順次形成し、ここで、前記平坦化膜は前記第２層間絶縁膜よりもエッチングされ難い物質で形成されている段階；
前記ストレージノード電極用のコンタクトの所定部分が露出するように、前記第１層間絶縁膜、前記平坦化膜及び前記第２層間絶縁膜をエッチングしてコンタクト孔を形成する段階；
前記コンタクト孔が充分に埋め込まれるように、側壁が深さ方向にウェーブ形状に形成されたフォトレジストパターンを前記第２層間絶縁膜上に形成する段階；
前記ウェーブ形状に形成された前記フォトレジストパターンの両側壁に、内側面に前記フォトレジストパターンの両側壁によってウェーブ形状が形成されるスペーサを形成し、ここで、前記スペーサは前記第２層間絶縁膜と同じエッチング速度を有する物質で形成されている段階；
前記側壁に前記ウェーブ形状が形成された前記フォトレジストパターンを除去する段階；
前記コンタクト孔内及び前記スペーサ間にドープしたポリシリコン膜を充分に埋め込み、側壁に前記スペーサによってウェーブ形状が形成されるストレージノード電極を形成する段階；
前記スペーサ及び前記第２層間絶縁膜を同時に除去する段階；及び
前記ストレージノード電極表面に誘電体膜及びプレート電極を順次積層する段階を含むことを特徴とする、半導体メモリ素子のキャパシタ形成方法。
【請求項２】
前記ストレージノード電極を形成する段階は、前記ドープしたポリシリコン膜が前記コンタクト孔及びスペーサ間の空間を充分に埋め込むように蒸着される段階；及び前記スペーサ表面及び前記第２層間絶縁膜表面が露出するように非等方性エッチングする段階を含むことを特徴とする、請求項１記載の半導体メモリ素子のキャパシタ形成方法。
【請求項３】
前記スペーサ及び前記第２層間絶縁膜は、ウェットエッチング方式にて除去されることを特徴とする、請求項１記載の半導体メモリ素子のキャパシタ形成方法。
【請求項４】
ストレージノード電極用のコンタクトを含む半導体基板を提供する段階；
前記半導体基板上に第１層間絶縁膜、平坦化膜及び第２層間絶縁膜を順次形成し、ここで、前記平坦化膜は前記第２層間絶縁膜よりもエッチングされ難い物質で形成されている段階；
前記ストレージノード電極用のコンタクトの所定部分が露出するように、前記第１層間絶縁膜、前記平坦化膜及び前記第２層間絶縁膜をエッチングしてコンタクト孔を形成する段階；
前記コンタクト孔が充分に埋め込まれるように、側壁が深さ方向にウェーブ形状に形成されたフォトレジストパターンを前記第２層間絶縁膜上に形成する段階；
前記ウェーブ形状に形成された前記フォトレジストパターンの両側壁に、内側面に前記フォトレジストパターンの両側壁によってウェーブ形状が形成されるスペーサを形成し、ここで、前記スペーサは前記第２層間絶縁膜と同じエッチング速度を有する物質で形成されている段階；
前記側壁に前記ウェーブ形状が形成された前記フォトレジストパターンを除去する段階；
前記コンタクト孔内及び前記スペーサ間にドープしたポリシリコン膜を充分に埋め込み、側壁に前記スペーサによってウェーブ形状が形成されるストレージノード電極を形成する段階；
前記スペーサ及び前記第２層間絶縁膜を同時に除去する段階；
前記スペーサ及び前記第２層間絶縁膜が除去された後の前記ストレージノード電極上に所定深さを持つ少なくとも一つ以上の溝を形成する段階；及び
前記ストレージノード電極表面に誘電体膜及びプレート電極を順次積層する段階を含むことを特徴とする、半導体メモリ素子のキャパシタ形成方法。
【請求項５】
前記溝を形成する段階は、
前記ストレージノード電極が形成された前記半導体基板上にストレージノード電極の所定部分が露出するようにフォトレジストパターンを形成する段階；
前記フォトレジストパターンをマスクとし、前記ストレージノード電極を所定深さだけエッチングする段階；及び
前記フォトレジストパターンを除去する段階を含むことを特徴とする、請求項４記載の半導体メモリ素子のキャパシタ形成方法。
【請求項６】
前記ストレージノード電極を形成する段階は、前記ドープしたポリシリコン膜が前記コンタクト孔及び前記スペーサ間の空間を充分に埋め込むように蒸着される段階；及び前記スペーサ表面及び前記第２層間絶縁膜表面が露出するように非等方性エッチングする段階を含むことを特徴とする、請求項４記載の半導体メモリ素子のキャパシタ形成方法。
【請求項７】
前記スペーサ及び前記第２層間絶縁膜はウェットエッチング方式にて除去されることを特徴とする、請求項４記載の半導体メモリ素子のキャパシタ形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子のキャパシタ形成方法に関し、特にキャパシタのストレージノード電極の表面積を増大させることができる半導体メモリ素子のキャパシタ形成方法に関する。
【０００２】
【従来の技術】
近年、メモリ素子の集積度の増加に伴い、セル面積及びセル間の間隔が縮少されている。しかし、キャパシタは一定容量を持つべきなので、現在では狭面積でありながら大容量を持つキャパシタが要求されている。
【０００３】
従来は、狭面積でありながら高いキャパシタンスを持つシリンダ型のストレージ電極が多く利用されている。
【０００４】
図１０乃至図１３は、従来方法によってシリンダ型キャパシタを製造する各工程を順次示す工程図である。
図１０を参照すれば、平坦化膜３０２はトランジスタ（図示せず）及びストレージノード３０１が形成された半導体基板３００上部に形成される。酸化膜である層間絶縁膜３０４は平坦化膜３０２上部に形成される。層間絶縁膜３０４及び平坦化膜３０２はストレージノード３０１が露出するようにエッチングされ、ストレージノードコンタクト孔Ｈが形成される。
【０００５】
図１１を参照すれば、ストレージノード電極用第１ポリシリコン膜３０６は、露出したストレージノード３０１と接触されるように第２層間絶縁膜３０４上部に蒸着される。犠牲酸化膜３０８が第１ポリシリコン膜３０６上部に蒸着される。犠牲酸化膜３０８は平坦化特性を有し、ポリシリコン膜に対してウェットエッチング選択比が優秀な膜、例えばＰＳＧ膜が用いられる。犠牲酸化膜３０８と第１ポリシリコン膜３０６は、ストレージノードコンタクト孔Ｈ内に残るように所定部分パターニングされる。
【０００６】
図１２を参照すれば、ストレージノード電極用第２ポリシリコン膜が層間絶縁膜３０４及び犠牲酸化膜３０８上部に蒸着される。次に、第２ポリシリコン膜は犠牲酸化膜３０８表面及び層間絶縁膜３０４表面が露出するようにブランケットエッチされ、犠牲酸化膜３０８側壁にポリシリコン- スペーサ３１０が形成される。これにより、第１ポリシリコン膜３０６及びポリシリコン- スペーサ３１０からなるストレージノード電極３１２が形成される。
【０００７】
図１３に示すように、犠牲酸化膜３０８はウエットエッチングによって除去される。その後、誘電体膜３１４はストレージノード電極３１２表面及び層間絶縁膜３０４上部に覆われる。誘電体膜３１４は例えばＯＮＯ(Oxide-Nitride-Oxide)またはＮＯ(Nitride-Oxide)などが用いられる。次に、プレート電極３１６は誘電体膜３１４表面に形成される。従って、シリンダ型のキャパシタが完成する。
【０００８】
【発明が解決しようとする課題】
しかしながら、前述したシリンダ型のキャパシタはスペーサの高さだけキャパシタンスが増加するが、キャパシタンスの増大のためにスペーサの高さを増大させると、キャパシタの形成されるセル領域及び周辺領域間の段差が大きくなる。このため、後続のフォトリソグラフィー工程への進行において、マスクを正確に位置合せし難く、工程余裕度を確保し難い。
【０００９】
これにより、シリンダ型キャパシタはセル領域及び周辺領域間の段差発生を考えると、キャパシタンスを増加させるのに限界がある。このため、従来のシリンダ型キャパシタは高集積度を必要とする半導体素子に適用し難い。
【００１０】
従って、本発明の目的は、セル領域及び周辺領域間の段差を低減させると同時に、キャパシタンスを増加させることにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するためになされた本発明は、ストレージノード電極用のコンタクトを含む半導体基板上に第１層間絶縁膜、平坦化膜及び第２層間絶縁膜を順次形成する。ここで、前記平坦化膜は前記第２層間絶縁膜よりもエッチングされ難い物質で形成されている。ストレージノード電極用のコンタクトの所定部分が露出するように、前記第１層間絶縁膜、前記平坦化膜及び前記第２層間絶縁膜をエッチングしてコンタクト孔を形成する。次に、コンタクト孔が充分に埋め込まれるように、側壁が深さ方向にウェーブ形状に形成されたフォトレジストパターンを前記第２層間絶縁膜上に形成する。前記ウェーブ形状に形成された前記フォトレジストパターンの両側壁に、内側面に前記フォトレジストパターンの両側壁によってウェーブ形状が形成されるスペーサを形成する。ここで、前記スペーサは前記第２層間絶縁膜と同じエッチング速度を有する物質で形成されている。次に、側壁に前記ウェーブ形状が形成された前記フォトレジストパターンを除去する。コンタクト孔内及び前記スペーサ間にドープしたポリシリコン膜を充分に埋め込み、側壁に前記スペーサによってウェーブ形状が形成されるストレージノード電極を形成する。次に、前記スペーサ及び前記第２層間絶縁膜を同時に除去し、前記ストレージノード電極表面に誘電体膜及びプレート電極を順次積層してキャパシタが完成する。
【００１２】
また、本発明は、ストレージノード電極用のコンタクトを含む半導体基板上に第１層間絶縁膜、平坦化膜及び第２層間絶縁膜を順次形成する。ここで、前記平坦化膜は前記第２層間絶縁膜よりもエッチングされ難い物質で形成されている。前記ストレージノード電極用のコンタクトの所定部分が露出するように、前記第１層間絶縁膜、前記平坦化膜及び前記第２層間絶縁膜をエッチングしてコンタクト孔を形成する。コンタクト孔が充分に埋め込まれるように、側壁が深さ方向にウェーブ形状に形成されたフォトレジストパターンを前記第２層間絶縁膜上に形成する。前記ウェーブ形状に形成された前記フォトレジストパターンの両側壁に、内側面に前記フォトレジストパターンの両側壁によってウェーブ形状が形成されるスペーサを形成する。ここで、前記スペーサは前記第２層間絶縁膜と同じエッチング速度を有する物質で形成されている。側壁に前記ウェーブ形状が形成された前記フォトレジストパターンを除去する。コンタクト孔内及びスペーサ間にドープしたポリシリコン膜を充分に埋め込み、側壁に前記スペーサによってウェーブ形状が形成されるストレージノード電極を形成する。前記スペーサ及び前記第２層間絶縁膜を同時に除去する。次に、前記スペーサ及び前記第２層間絶縁膜が除去された後の前記ストレージノード電極上に所定深さを持つ少なくとも一つ以上の溝を形成する。前記ストレージノード電極表面に誘電体膜及びプレート電極を順次積層してキャパシタンスが完成する。
【００１３】
本発明によれば、ストレージノード電極の表面積が増大するので、キャパシタの電極の高さを増大させることなく、充分なキャパシタンスが得られる。
【００１４】
又、本発明は、充分なキャパシタンスを持つと同時にキャパシタの電極高さが従来のシリンダ型より低いため、セル領域及び周辺領域間の段差が低減される。よって、後続のフォトリソグラフィー工程時、マスクを正確に位置合せすることができ、工程余裕度を充分に確保することができる。
【００１５】
【発明の実施の形態】
図１を参照すれば、第１層間絶縁膜１０２、平坦化膜１０４及び第２層間絶縁膜１０６がトランジスタ（図示せず）及びストレージノード１０１が形成された半導体基板１００上部に順次形成される。このとき、第１及び第２層間絶縁膜１０２、１０６はシリコン酸化膜を用いることが望ましく、平坦化膜１０４は第２層間絶縁膜１０６よりエッチング選択比が優秀な物質を用いることが望ましい。第２層間絶縁膜１０６、平坦化膜１０４及び第１層間絶縁膜１０２はストレージノード１０１の所定部分が露出するようにエッチングされ、ストレージノードコンタクト孔Ｈが形成される。
【００１６】
図２を参照すれば、ストレージノードコンタクト孔Ｈが充分に埋め込まれるようにフォトレジスト膜を第２層間絶縁膜１０６上部に形成する。フォトレジスト膜は、コンタクト孔Ｈ内及びコンタクト孔Ｈ周辺部に存在するように露光及び現像され、フォトレジストパターン１０８が形成される。フォトレジストパターン１０８はその側壁が歯車形状のウェーブを持つように形成される。
【００１７】
フォトレジストパターン１０８の側壁に形成される歯車形状のウェーブはスタンディングウエーブ効果によって得られる。ここで、スタンディングウエーブ効果とは、フォトレジストパターン１０８の露光時、光源での入射光と第２層間絶縁膜１０６での反射光との干渉によって、露光されるフォトレジストパターンの側壁がウェーブ形態となる現象を言う。このとき、本発明のように、フォトレジストパターン１０８の側壁に歯車形状のウェーブを形成するために、スタンディングウエーブ効果の大きいフォトレジスト物質、例えば屈折率及び透過率が非常に高い物質を用いることが望ましく、露光源では比較的短波長のＤＵＶ(deep UV)光源を用いることが望ましい。
【００１８】
次に、図３に示すように、スペーサ用酸化膜はフォトレジストパターン１０８を覆うように第２層間絶縁膜１０６上に形成される。スペーサ用酸化膜はＰＥＣＶＤまたはＬＰＣＶＤなどの様なＣＶＤ方法にて蒸着され、第２層間絶縁膜１０６とエッチング選択比が同一であることが望ましい。スペーサ１１０はスペーサ用酸化膜がブランケットエッチングされ、フォトレジストパターン１０８の両側壁に形成される。このとき、スペーサ１１０の内側壁は歯車形状のウェーブを持つフォトレジストパターン１０８によって歯車形状のウェーブを持つ。
【００１９】
図４を参照すれば、フォトレジストパターン１０８は公知の方法にて除去される。ストレージ電極用のドープしたポリシリコン膜はコンタクト孔及びスペーサ１１間の空間が充分に埋め込まれるように、第２層間絶縁膜１０６上に形成される。次に、ストレージ電極用ポリシリコン膜はスペーサ１１０上部及び第２層間絶縁膜１０６表面が露出するように非等方性エッチングされ、コンタクト孔及びスペーサ１１０間に残留する。このとき、残留したポリシリコン膜はストレージノード電極１１２となる。このとき、ストレージノード電極１１２の両側壁は、スペーサ内側壁に形成されたウェーブによって歯車形状のウェーブを持つ。これによって、ストレージノード電極１１２の側壁に歯車形状のウェーブが形成されることにより、ストレージ電極の表面積が大きく増大する。
【００２０】
次に、図５に示すように、スペーサ１１０は公知のウエットエッチング方式にて除去される。スペーサ１１０のエッチング時、スペーサ１１０と同じエッチング選択比を持つ第２層間絶縁膜１０６が同時に除去される。これにより、ストレージノード電極１１２の表面積は第２層間絶縁膜１０６と接触された部分だけ増加する。
【００２１】
続いて、図６に示すように、誘電体膜１１４は露出した平坦化膜１０４及びストレージノード電極１１２上部に蒸着される。このとき、誘電体膜１１４としてはＯＮＯまたはＮＯ膜が用いられる。プレート電極１１６は誘電体膜１１４上部にポリシリコン膜で形成される。
【００２２】
本実施例によれば、キャパシタのストレージノード電極がスタック型で形成されながら、側壁が歯車形状のウェーブを持つ。これにより、ストレージ電極の高さを増大することなく、充分なキャパシタンスが得られる。
【００２３】
従って、キャパシタが形成されるセル領域及び周辺領域間の段差を最大に低減できるので、後続のフォトリソグラフィー工程時、マスクを正確に位置合せすることができ、工程余裕度を充分に確保することができる。
【００２４】
図７乃至図９は、本発明の他の実施例を説明するための図である。
まず、側壁に歯車形状のウェーブが形成されたストレージノード電極１１２を形成する工程までは前述した実施例１での工程と同様である。
【００２５】
その後、図７を参照すれば、フォトレジストパターン１２０は、ストレージノード電極１１２上部が少なくても一部分以上オープンできるように公知のフォトリソグラフィー工程にて形成される。
【００２６】
図８に示すように、フォトレジストパターン１２０をマスクとして、露出したストレージノード電極１１２が所定部分エッチングされる。これにより、少なくとも一つ以上の溝Ｇを備えるストレージノード電極１１２Ａが形成される。このとき、本実施例でのストレージノード電極１１２Ａは少なくとも一つ以上の溝Ｇを備えることで、溝Ｇの内表面だけの表面積が増大する。
【００２７】
その後、図９に示すように、誘電体膜１１４は露出した平坦化膜１０４及びストレージノード電極１１２上部に蒸着される。このとき、誘電体膜１１４は実施例１と同様にＯＮＯ膜またはＮＯ膜が用いられる。プレート電極１１６は誘電体膜１１４上部に蒸着され、ポリシリコン膜で形成される。よって、キャパシタが完成する。
【００２８】
従って、本実施例によって製造されるキャパシタは、ストレージノード電極の側壁にウェーブを附与する実施例１とは異なり、ストレージノード電極の側壁にウェーブを形成しながら、ストレージノード電極の上部に少なくとも一つ以上の溝Ｇを形成する。これにより、前述した実施例１によって製造されるキャパシタに比べて同一面積でより大きいキャパシタンスが実現できる。
【００２９】
【発明の効果】
以上から詳述したように、本発明によれば、スタック型で且つ側壁がウェーブ形状を持つようにストレージノード電極を形成したり、あるいはスタック型で且つ側壁がウェーブ形状を持って上部に少なくとも一つ以上の溝を持つようにストレージノード電極を形成したりする。
【００３０】
このため、ストレージノード電極の表面積が増大するので、キャパシタの電極高さを増大することなく、充分なキャパシタンスが得られる。
【００３１】
また、本発明は、充分なキャパシタンスを持つと同時に、キャパシタの電極高さが従来のシリンダ型より低いため、セル領域及び周辺領域間の段差が低減される。よって、後続のフォトリソグラフィー工程時、マスクを正確に位置合せすることができ、工程余裕度を充分に確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図２】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図３】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図４】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図５】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図６】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図７】本発明の他の実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図８】本発明の他の実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図９】本発明の他の実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図１０】従来技術による半導体メモリ素子のキャパシタ製造方法を説明するための断面図である
【図１１】従来技術による半導体メモリ素子のキャパシタ製造方法を説明するための断面図である
【図１２】従来技術による半導体メモリ素子のキャパシタ製造方法を説明するための断面図である
【図１３】従来技術による半導体メモリ素子のキャパシタ製造方法を説明するための断面図である
【符号の説明】
１００    半導体基板
１０２    第１層間絶縁膜
１０４    平坦化膜
１０６    第２層間絶縁膜
１０８    フォトレジストパターン
１１０    スペーサ
１１２、１１２Ａ  ストレージノード電極
１１４    誘電体膜
１１６    プレート電極
１２０    溝形成用フォトレジストパターン
Ｇ        溝
Ｈ        コンタクト孔
【図１】
0004070908.tif 000002
【図２】
0004070908.tif 000003
【図３】
0004070908.tif 000004
【図４】
0004070908.tif 000005
【図５】
0004070908.tif 000006
【図６】
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【図７】
0004070908.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
0004070908.tif 000012
【図１２】
0004070908.tif 000013
【図１３】
0004070908.tif 000014