(57)【特許請求の範囲】
【請求項１】
ＳＯＩ基板の第１導電型半導体膜内に形成された素子分離領域と、
前記第１導電型半導体膜の一部分で形成された第１不純物領域と、
前記第１不純物領域両側の前記第１導電型半導体膜内に形成された第２導電型の第２及び第３不純物領域と、
前記第１導電型半導体膜上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜を明けて前記第１不純物領域と電気的に接続されるように形成されたベース電極と、
前記ベース電極を含んで前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第１層間絶縁膜及び第２層間絶縁膜を明けて前記第２不純物領域と電気的に接続されるように形成された第１コンタクトプラグと、
前記第１コンタクトプラグ上に形成されたビットライン電極と、
前記ビットライン電極を含んで前記第２層間絶縁膜上に形成された第３層間絶縁膜と、
前記第１絶縁膜、第２絶縁膜及び第３絶縁膜を開けて前記第３不純物領域と電気的に接続されるように形成された第２コンタクトプラグと、
該第２コンタクトプラグと電気的に接続されるように形成されたキャパシタとを含むことを特徴とするＳＯＩ構造を有する半導体メモリ装置。
【請求項２】
前記ＳＯＩ基板は、ＳＤＢ、ＳＯＩ基板及びＳＩＭＯＸ  ＳＯＩ基板のうち、いずれか１つであることを特徴とする請求項１に記載のＳＯＩ構造を有する半導体メモリ装置。
【請求項３】
前記半導体膜は、シリコン膜、ＧａＡｓ膜、そしてＩｎＰ膜のうち、いずれか１つであることを特徴とする請求項１に記載のＳＯＩ構造を有する半導体メモリ装置。
【請求項４】
前記第１導電型はＰ型であり、第２導電型はＮ型であることを特徴とする請求項１に記載のＳＯＩ構造を有する半導体メモリ装置。
【請求項５】
前記第１導電型はＮ型であり、第２導電型はＰ型であることを特徴とする請求項１に記載のＳＯＩ構造を有する半導体メモリ装置。
【請求項６】
前記第１及び第２コンタクトプラグは、ポリシリコン及びタングステン、アルミニウム、及びこれらの混合物質のうち、いずれか１つであることを特徴とする請求項１に記載のＳＯＩ構造を有する半導体メモリ装置。
【請求項７】
前記キャパシタは、前記第２コンタクトプラグと電気的に接続されるように形成されたキャパシタ下部電極と、
前記キャパシタ下部電極上に形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を含んで前記第３層間絶縁膜上に形成されたキャパシタ上部電極とを含むことを特徴とする請求項１に記載のＳＯＩ構造を有する半導体メモリ装置。
【請求項８】
前記キャパシタ下部電極及び上部電極は、各々Ｗ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯ2膜、そしてＲｕＯ2膜のうち、いずれか１つであることを特徴とする請求項７に記載のＳＯＩ構造を有する半導体メモリ装置。
【請求項９】
前記キャパシタ誘電体膜は、酸化膜、窒化膜、ＮＯ膜、ＯＮＯ膜、ＢＳＴ膜、そして強誘電体膜のうち、少なくとも１つ以上で形成されることを特徴とする請求項７に記載のＳＯＩ構造を有する半導体メモリ装置。
【請求項１０】
ＳＯＩ基板の第１導電型半導体膜上に活性領域と非活性領域とを規定して素子分離領域を形成する段階と、
前記活性領域上に第２導電型不純物イオンを注入して前記第１導電型半導体内に第２導電型の第１不純物領域及び第２不純物領域を形成する段階と、
前記第１不純物領域及び第２不純物領域は所定の距離を有するように形成され、前記第１及び第２不純物領域の間の前記第１導電型半導体膜はベース領域で使用され、
前記第１導電型半導体膜上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜をエッチングして前記ベース領域の前記半導体膜の一部が露出されるように第１コンタクトホールを形成する段階と、
前記第１コンタクトホールを充填してベース電極を形成する段階と、
前記ベース電極を含んで前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
前記第１層間絶縁膜及び第２層間絶縁膜をエッチングして前記第１不純物領域の前記半導体膜の一部が露出されるように第２コンタクトホールを形成する段階と、
前記第２コンタクトホールを充填して第１コンタクトプラグを形成する段階と、
前記第１コンタクトプラグと電気的に接続されるようにビットライン電極を形成する段階と、
前記ビットライン電極を含んで前記第２層間絶縁膜上に第３層間絶縁膜を形成する段階と、
前記第１層間絶縁膜、第２層間絶縁膜及び第３層間絶縁膜をエッチングして前記第２不純物領域の前記半導体膜の一部が露出されるように第３コンタクトホールを形成する段階と、
前記第３コンタクトホールを充填して第２コンタクトホールを形成する段階と、
前記第２コンタクトプラグと電気的に接続されるようにキャパシタを形成する段階とを含むことを特徴とするＳＯＩ構造を有する半導体メモリ装置の製造方法。
【請求項１１】
前記ＳＯＩ基板は、ＳＤＢ  ＳＯＩ基板及びＳＩＭＯＸ  ＳＯＩ基板のうち、いずれか１つであることを特徴とする請求項１０に記載の半導体メモリ装置の製造方法。
【請求項１２】
前記半導体膜は、シリコン膜、ＧａＡｓ膜、そしてＩｎＰ膜のうち、いずれか１であることを特徴とする請求項１０に記載のＳＯＩ構造を有する半導体メモリ装置の製造方法。
【請求項１３】
前記第１導電型はＰ型であり、第２導電型はＮ型であることを特徴とする請求項１０に記載のＳＯＩ構造を有する半導体メモリ装置の製造方法。
【請求項１４】
前記第１導電型はＮ型であり、第２導電型はＰ型であることを特徴とする請求項１０に記載のＳＯＩ構造を有する半導体メモリ装置の製造方法。
【請求項１５】
前記第１コンタクトプラグ及び第２コンタクトプラグは、ポリシリコン及びタグステン、アルミニウム、又はこれらの混合物質のうち、いずれか１つであることを特徴とする請求項１０に記載のＳＯＩ構造を有する半導体メモリ装置の製造方法。
【請求項１６】
前記キャパシタを形成する段階は、前記第２コンタクトプラグを含み、前記第３層間絶縁膜上にキャパシタ下部電極を形成する段階と、
前記キャパシタ下部電極上にキャパシタ誘電体膜を形成する段階と、
前記キャパシタ誘電体膜を含んで前記第３層間絶縁膜上に形成されたキャパシタ上部電極を形成する段階とを含むことを特徴とする請求項１０に記載のＳＯＩ構造を有する半導体メモリ装置の製造方法。
【請求項１７】
前記キャパシタ下部電極及び上部電極は、各々Ｗ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯ2膜、及びＲｕＯ2膜のうち、いずれか１つであることを特徴とする請求項１６に記載のＳＯＩ構造を有する半導体メモリ装置の製造方法。
【請求項１８】
前記キャパシタ誘電体膜は、酸化膜、窒化膜、ＮＯ膜、ＯＮＯ膜、ＢＳＴ膜、及び強誘電体膜のうち、いずれか１つ以上で形成されることを特徴とする請求項１６に記載のＳＯＩ構造を有する半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置の製造方法に間するものであり、より詳しくはＭＯＳトランジスタ（ＭＯＳ  ｔｒａｎｓｉｓｔｏｒ）構造の代わりにバイポラトランジスタ構造を使用してＳＯＩ（Ｓｉｌｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に半導体メモリセル（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｃｅｌｌ）を形成することによって、ボディフローティング（ｂｏｄｙ  ｆｌｏａｔｉｎｇ）現象を防止し、メモリセルを安定的に動作させる半導体メモリ装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来ＤＲＡＭメモリセル（ｍｅｍｏｒｙ  ｃｅｌｌ）構造は、１つのＭＯＳトランジスタ（ｏｎｅ  ＭＯＳ  ｔｒａｎｓｉｓｔｏｒ）と１つのキャパシタ（ｏｎｅ  ｃａｐａｃｉｔｏｒ）で構成される。
【０００３】
この時、半導体基板内には拡散されたツインウェル（ｄｉｆｆｕｓｅｄ  ｔｗｉｎ  ｗｅｌｌ）が形成されている。
【０００４】
この時、従来ＤＲＡＭメモリセルをＳＯＩ基板上に形成する場合、単位セル（ｕｎｉｔ  ｃｅｌｌ）がフローティングされて動作される間、バルク（ｂｕｌｋ）内に望まない電荷が蓄積されてバルク濃度を減少させることによって、トランジスタのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を変化させるボティフローティング現象が発生され、従って単位セルが全て均一に動作できない問題点が発生される。
【０００５】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されたものとして、ＳＯＩ基板上にＭＯＳトランジスタの代わりにバイポラトランジスタを形成して半導体メモリ装置を容易に製造でき、半導体メモリ装置の動作時、ボディフローティング現象が発生されないようにでき、半導体メモリ装置の性能及びその集積度を向上させることができる半導体メモリ装置及びその製造方法を提供することがその目的である。
【０００６】
【課題を解決するための手段】
上述の目的を達成するため提案された本発明の特徴によると、ＳＯＩ構造を有する半導体メモリ装置は、ＳＯＩ基板の第１導電型半導体膜内に形成された素子分離領域と、第１導電型半導体膜の一部分で形成された第１不純物領域と、第１不純物領域両側の第１導電型半導体膜内に形成された第２導電型の第２及び第３不純物領域と、第１導電型半導体膜上に形成された第１層間絶縁膜と、第１層間絶縁膜を明けて第１不純物領域と電気的に接続されるように形成されたベース電極と、ベース電極を含んで第１層間絶縁膜上に形成された第２層間絶縁膜と、第１及び第２層間絶縁膜を明けて第２不純物領域と電気的に接続されるように形成された第１コンタクトプラグと、第１コンタクトプラグ上に形成されたビットライン電極と、ビットライン電極を含んで前記第２層間絶縁膜上に形成された第３層間絶縁膜と、第１及び第２、そして第３絶縁膜を明けて第３不純物領域と電気的に接続されるように形成された第２コンタクトプラグと、第２コンタクトプラグと電気的に接続されるように形成されたキャパシタとを含む。
【０００７】
この装置の望ましい実施の形態において、ＳＯＩ基板は、ＳＤＢ  ＳＯＩ基板及びＳＩＭＯＸ  ＳＯＩ基板のうち、ある１つである。
【０００８】
この装置の望ましい実施の形態において、半導体膜は、シリコン膜、ＧａＡｓ膜、そしてＩｎＰ膜のうち、ある１つである。
【０００９】
この装置の望ましい実施の形態において、第１導電型はＰ型であり、第２導電型はＮ型である。
【００１０】
この装置の望ましい実施の形態において、第１導電型はＮ型であり、第２導電型はＰ型である。
【００１１】
この装置の望ましい実施の形態において、第１及び第２コンタクトプラグは、ポリシリコン及びタングステン、アルミニウム、そしてこれらの混合物質のうち、ある１つである。
【００１２】
この装置の望ましい実施の形態において、キャパシタは、第２コンタクトプラグと電気的に接続されるように形成されたキャパシタ下部電極と、キャパシタ下部電極上に形成されたキャパシタ誘電体膜と、キャパシタ誘電体膜を含んで第３層間絶縁膜上に形成されたキャパシタ上部電極とを含む。
【００１３】
この装置の望ましい実施の形態において、キャパシタ下部電極及び上部電極は、各々Ｗ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯ2膜、そしてＲｕＯ2膜のうち、ある１つである。
【００１４】
この装置の望ましい実施の形態において、キャパシタ誘電体膜は、酸化膜、窒化膜、ＮＯ膜、ＯＮＯ膜、ＢＳＴ膜、そして強誘電体膜のうち、少なくともある１つ以上で形成される。
【００１５】
上述の目的を達成するための本発明によると、ＳＯＩ構造を有する半導体メモリ装置の製造方法は、ＳＯＩ基板の第１導電型半導体膜上に活性領域と非活性領域を定義して素子分離領域を形成する段階と、活性領域上に第２導電型不純物イオンを注入して第１導電型半導体内に第２導電型の第１及び第２不純物領域を形成する段階と、第１及び第２不純物領域は所定の距離を有するように形成され、第１及び第２不純物領域の間の第１導電型半導体膜はベース領域で使用され、第１導電型半導体膜上に第１層間絶縁膜を形成する段階と、第１層間絶縁膜をエッチングしてベース領域の半導体膜の一部が露出されるように第１コンタクトホールを形成する段階と、第１コンタクトホールを充填してベース電極を形成する段階と、
ベース電極を含んで第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、第１及び第２層間絶縁膜をエッチングして第１不純物領域の半導体膜の一部が露出されるように第２コンタクトホールを形成する段階と、第２コンタクトホールを充填して第１コンタクトプラグ形成する段階と、第１コンタクトプラグと電気的に接続されるようにビットライン電極を形成する段階と、ビットライン電極を含んで第２層間絶縁膜上に第３層間絶縁膜を形成する段階と、第１及び第２、そして第３層間絶縁膜をエッチングして第２不純物領域の半導体膜の一部が露出されるように第３コンタクトホールを形成する段階と、第３コンタクトホールを充填して第２コンタクトホールを形成する段階と、第２コンタクトプラグと電気的に接続されるようにキャパシタを形成する段階とを含む。
【００１６】
この方法の望ましい実施の形態において、ＳＯＩ基板は、ＳＤＢ  ＳＯＩ基板及びＳＩＭＯＸ  ＳＯＩ基板のうち、ある１つである。
【００１７】
この方法の望ましい実施の形態において、半導体膜は、シリコン膜、ＧａＡｓ膜、そしてＩｎＰ膜のうち、ある１である。
【００１８】
この方法の望ましい実施の形態において、第１導電型はＰ型であり、第２導電型はＮ型である。
【００１９】
この方法の望ましい実施の形態において、第１導電型はＮ型であり、第２導電型はＰ型である。
【００２０】
この方法の望ましい実施の形態において、第１及び第２コンタクトプラグは、ポリシリコン及びタングステン、アルミニウム、そしてこれらの混合物質のうち、ある１つである。
【００２１】
この方法の望ましい実施の形態において、キャパシタを形成する段階は、第２コンタクトプラグを含んで第３層間絶縁膜上にキャパシタ下部電極を形成する段階と、キャパシタ下部電極上にキャパシタ誘電体膜を形成する段階と、キャパシタ誘電体膜を含んで第３層間絶縁膜上にキャパシタ上部電極を形成する段階とを含む。
【００２２】
この方法の望ましい実施の形態において、キャパシタ下部電極及び上部電極は、各々Ｗ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯ2膜、そしてＲｕＯ2膜のうち、ある１つである。
【００２３】
この方法の望ましい実施の形態において、キャパシタ誘電体膜は、酸化膜、窒化膜、ＮＯ膜、ＯＮＯ膜、ＢＳＴ膜、そして強誘電体膜のうち、ある少なくとも１つ以上で形成される。
【００２４】
本発明によるＳＯＩ構造を有する半導体メモリ装置及びその製造方法は、ＳＯＩ基板上にＭＯＳトランジスタの代わりにバイポラトランジスタを使用してＤＲＡＭを製造することによってボディフローティング現象を防止して段位セルを均一に動作させる。
【００２５】
以下、図１から図９までを参照して、本発明の実施の形態を詳細に説明する。
【００２６】
図８は、本発明の実施の形態による半導体メモリ装置の垂直断面図であり、図９は、図８の等価回路図である。
【００２７】
まず、図９を参照すると、本発明の実施の形態によるＳＯＩ構造を有するＤＲＡＭセルの等価回路は、バイポラトランジスタと、バイポラトランジスタのエミッタ（ｅｍｉｔｔｅｒ）及びコレクタ（ｃｏｌｌｅｃｔｏｒ）のうち、ある１つに連結されたキャパシタＣａｐを含んで構成される。キャパシタＣａｐが連結されていないエミッタ、又はコレクタにはビットライン（ｂｉｔ  ｌｉｎｅ）電極３４が連結される。この時、バオポラトランジスタのベースにベース電圧Ｖbaseが印加される。
【００２８】
図８において、本発明の実施の形態によるＳＯＩ構造を有するＤＲＡＭセルは、ＳＯＩ基板１４上にＮＰＮ型バイポラトランジスタと、キャパシタ４４とを含む。
【００２９】
より詳しくは、ＳＯＩ基板１４の薄い半導体膜１２内に素子分離領域２０が形成されている。この時、ＳＯＩ基板１４は、ＳＤＢ（Ｓｉｌｉｃｏｎ  Ｄｉｒｅｃｔ  Ｂｏｎｄｉｎｇ）ＳＯＩ基板及びＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）ＳＯＩ基板のうち、ある１つであり、バルク（ｂｕｌｋ、ｓｕｂ）１０上に酸化膜１１、そして薄い半導体膜１２が順次的に形成された構造を有する。
【００３０】
バルク１０及び薄い半導体膜１２は、ここでＰ型シリコン膜、ＧａＡｓ膜、又はＩｎｐ膜等で形成することもできる。
【００３１】
そして、素子分離領域２０は、半導体メモリセルの間の隔離（ｉｓｏｌａｔｉｏｎ）のための絶縁膜として、薄い半導体膜１２表面からＳＯＩ基板１４内の酸化膜１１表面に触れ合うように形成する。
【００３２】
次、薄い半導体膜１２上に層間絶縁膜２６が形成され、層間絶縁膜２６を明けて薄い半導体膜１２と電気的に接続されるようにベース（ｂａｓｅ）電極２８が形成されている。
【００３３】
ベース電極２８両側の薄い半導体膜１２内にエミッタ領域２３とコレクタ領域２４として、Ｎ型不純物領域２３、２４が形成されている。この時、Ｎ型不純物領域２３、２４の間のＰ型シリコン領域はベース領域２５として、ベース電極２８とオーム接触（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）を形成する。
【００３４】
ベース電極２８を含んで層間絶縁膜２６上に別の層間絶縁膜３０が形成されている。そして、別の層間絶縁膜３０を明けてコレクタ領域２４と電気的に接続されるようにコンタクトプラグ３２が形成されている。
【００３５】
この時、コンタクトプラグ３２は、ポリシリコン、タグステンＷ、アルミニウムＡｌ、そしてこれらの混合物質とのうち、ある１つである。
【００３６】
コンタクトプラグ３２上にデータ移動通路のビットライン電極３４が形成されているし、ビットライン電極３４を含んで別の層間絶縁膜３０上に又別の層間絶縁膜３６が形成されている。層間絶縁膜２６、３０、３６を明けてエミッタ領域２３とオーム接触を形成する別のコンタクトプラグ３８が形成されている。
【００３７】
この時、ビットライン電極３４は、タングステン膜とアルミニウム膜とのうち、ある１つであり、別のコンタクトプラグ３８は、ポリシリコン、タングステン、アルミニウム、そしてこれらの混合物質とのうちである。
【００３８】
他のコンタクトプラグ３８上にキャパシタ４４が形成されている。この時、他のコンタクトプラグ３８上にキャパシタ下部電極４０として、ストレージドポリシリコン膜パターン（ｓｔｏｒａｇｅ  ｎｏｄｅ  ｐｏｌｙ  ｐａｔｔｅｒｎ）４０が形成されている。そして、キャパシタ下部電極４０上にキャパシタ誘電体膜４１が形成されている。又、キャパシタ誘電体膜４１を含んでその他の層間絶縁膜３６上にキャパシタ上部電極４２として、プレートポリシリコン膜（ｐｌａｔｅ  ｐｏｌｙ）４２が形成されている。
【００３９】
キャパシタ下部電極４０及び上部電極４２は、導電膜（ｃｏｎｄｕｃｔｉｖｅｌａｙｅｒ）として、タングステン膜、白金（Ｐｔ）膜、イリジウム（Ｉｒ）膜、ＩｒＯ2膜、そしてＲｕＯ2膜のち、ある１つで形成される。そして、キャパシタ誘電体膜４１は、酸化膜及び窒化膜等の単一膜、又はＮＯ膜、ＯＮＯ膜、そしてＢＳＴ膜等の多層絶縁膜、又は強誘電体膜（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）、又はこれらの混合膜で形成される。
【００４０】
次、キャパシタ上部電極４２を含んでその他の層間絶縁膜３６上にその他の層間絶縁膜４６が形成されている。
【００４１】
この時、キャパシタ４４は、スタック（ｓｔａｃｋ）キャパシタ、又はトレンチ（ｔｒｅｎｃｈ）キャパシタ、又は埋め込み（ｂｕｒｉｅｄ）キャパシタ形態で形成できる。
【００４２】
上述のようなＳＯＩ構造を有する半導体メモリ装置の製造方法は、次のようようである。ここで、エミッタにキャパシタが連結され、コレクタにビットラインが連結されたＮＰＮ型バイポラトランジスタでその製造方法を説明する。
【００４３】
まず、図１を参照すると、ＳＯＩ構造を有するＤＲＡＭセルの製造方法は、ＳＯＩ基板１４を用意する。この時、ＳＯＩ基板１４として、バルク１０全面に酸素注入と熱処理をして形成したＳＩＭＯＸ  ＳＯＩ基板又はバルク１０上に酸化膜を形成した後、酸化膜上に上部基板を形成したＳＤＢ  ＳＯＩ基板等が使用される。
【００４４】
この時、バルク１０及び上部基板で、ＮＰＮバイポラトランジスタに対いてＰ型シリコン膜を使用し、又ＧａＡｓ膜、又はＩｎＰ膜等を使用することもできる。
【００４５】
図２において、ＳＯＩ基板１４の酸化膜１１上に形成されたバルク１０より相対的に薄いＰ型シリコン膜１２上に約５００  のパッド酸化膜（ｐａｄ  ｏｘｉｄｅ）１６と約１５００  の窒化膜（ｎｉｔｒｉｄｅ）１８とを順次的に形成する。続いて、窒化膜１８上に活性領域と非活性領域とを限定し、窒化膜１８とパッド酸化膜１６をエッチングして薄いＰ型シリコン膜１２の表面の一部が露出されるように絶縁膜パターンを形成する。
【００４６】
露出された薄いＰ型シリコン膜１２内にメモリセルの間の隔離のための素子分離領域２０を形成する。
【００４７】
次、図３を参照すると、薄いＰ型シリコン膜１２の活性領域上にエミッタとコレクタを限定してフォトレジスト膜（ｐｈｏｔｏｒｅｓｉｓｔ  ｌａｙａｒ）パターン２２を形成する。
【００４８】
フォトレジスト膜パターン２２をマスク（ｍａｓｋ）で使用して薄いＰ型シリコン膜１２上にＮ型不純物イオン（図面に未図示）を注入してエミッタ領域２３とコレクタ領域２４を形成する。
【００４９】
この時、エミッタ領域２３とコレクタ領域２４との間のＰ型シリコン膜１２は、ベース領域２５になる。
【００５０】
図４において、フォトレジスト膜パターン２２を除去した後、エミッタ領域２３とコレクタ領域２４とを含んで薄いＰ型シリコン膜１２上に別の導電膜配線との絶縁のためＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の酸化膜で層間絶縁膜２６を形成し、層間絶縁膜２６を明けてベース領域２５と電気的に接続されるようにアルミニウム膜等でベース電極２８を形成する。
【００５１】
この時、ベース電極２８は、ベース領域２５とオーム接触を形成する。
【００５２】
ベース電極２８を含んで層間絶縁膜２６上に別の層間絶縁膜３０が形成して、層間絶縁膜２６、３０を明けてコレクタ領域２４と電気的に接続されるようにコンタクトプラグ３２を形成する。そして、図５に図示されたように、コンタクトプラグ３２上にビットライン電極３４を形成する。
【００５３】
この時、コンタクトプラグ３２は、ポリシリコン、タグステンＷ、アルミニウムＡｌ、そしてこれらの混合物質とのうち、ある１つで形成する。ビットライン電極３４は、タングステン膜、又はアルミニウム膜等で形成する。
【００５４】
図６を参照すると、ビットライン電極３４を含んで別の層間絶縁膜３０上にその別の層間絶縁膜３６を形成し、層間絶縁膜２６、３０、３６を明けてエミッタ領域２３と電気的に接続されるように別のコンタクトプラグ３８を形成する。
【００５５】
この時、別のコンタクトプラグ３８は、ポリシリコン、タングステンＷ、アルミニウムＡｌ、そしてこれらの混合物質のうち、ある１つで形成してオーム接触が成り立つようにする。
【００５６】
最後に、別のコンタクトプラグ３８上にストリジポリシリコン膜を使用してキャパシタ下部電極４０を形成し、キャパシタ下部電極４０上にキャパシタ誘電体膜４１を形成する。そして、キャパシタ誘電体膜４１を含んで又別の層間絶縁膜３６上にプレートポリシリコン膜を使用してキャパシタ上部電極４２を形成すると、図７に図示されたように、ＳＯＩ基板１４上に水平トランジスタ（ｌａｔｅｒａｌ  ｔｒａｎｓｉｓｔｏｒ）構造のＮＰＮ型バイポラトランジスタと、キャパシタ４４が形成されてＤＲＡＭセルが完成される。
【００５７】
この時、キャパシタ４４は、スタックキャパシタ、又はトレンチキャパシタ、又は埋め込みキャパシタ形態で形成できる。
【００５８】
上述のようなＳＯＩ構造を利用した半導体メモリ装置及びその製造方法は、Ｎ型バルクを使用するＰＮＰ型バイポラトランジスタに対しても同じように適用され、又各場合に対してキャパシタ４４がコレクタに連結されるとき、ビットラインはエミッタに連結されるように形成する。
【００５９】
ＤＲＡＭセルの動作条件は、次のようである。
【表１】
0004115597.tif 000002
【００６０】
上の表１を参照すると、本発明の実施の形態によるＤＲＡＭセルの書込（ｗｒｉｔｅ）動作条件は、アクセス（ａｃｃｅｓｓ）トランジスタであるバイポラトランジスタをターンオン／オフ（ｔｕｒｎ  ｏｎ／ｏｆｆ）させるため、受動（ｐａｓｓｉｖｅ）キャパシタ４４が直列に連結されていることを考慮して、ベースにＡＣ信号を印加すべきである。即ち、ベース電圧ＶbaseでＶplate＋０．７Ｖが印加されるときビットラインのパテンシャルＶB/Lが０及び、ＶCCで各々サチュレーション（ｓａｔｕｒａｔｉｏｎ）及びアクティブ（ａｃｔｉｖｅ）で動作するようになる。
【００６１】
この時、ビットラインに流れる電流の量の差のため、データＤ０及びＤ１を区別して判読するようになる。
【００６２】
次に、ＤＲＡＭセルの読出（ｒｅａｄ）動作条件は、まずデータＤ１を読出する場合、ベース−コレクタには順方向バイアス（ｆｏｒｗａｒｄ  ｂｉａｓ）、ベース−エミッタには逆方向バイアス（ｒｅｖｅｒｓｅ  ｂｉａｓ）が各々印加されてアクティブ領域で動作するようになる。
【００６３】
しかしＤ０を読出する場合、ベース−コレクタには順方向バイアス、ベース−エミッタも順方向バイアスが各々印加されてサチュレーション領域で微少な電流が流れるようになる。
【００６４】
従って、電流の大きさ差を判読してデータを区分するようになる。
【００６５】
そして、ＤＲＡＭセルの待機（ｓｔａｎｄ−ｂｙ）条件は、上の１案を参照すると、データＤ１及びＤ０に対するある場合でもビットライン電圧（ＶB/L）で０．７Ｖより相対的に大きい１／２ＶCCを印加して一定な電圧を維持させることによって、ベースにノイズ（ｎｏｉｓｅ）が多少印加されても、アクセストランジスタに対して以外の誤動作が発生されなく、安定されたオフ状態で存在させる。
【００６６】
上述のようなＳＯＩ構造を利用したＤＲＡＭセルが動作する間に発生される電荷バイポラトランジスタの２つの種類の電荷によって再結合（ｒｅｃｏｍｂｉｎａｔｉｏｎ）して除去されたり、ベースのオーム接触を通して流出されて除去されることによって、ＤＲＡＭセルがボディフローティング現象を発生させなくて安定された動作をさせる。又、このような構造のＤＲＡＭセルは、ベースコンタクトにバイアス（ｂｉａｓ）を印加するとき、他のセルがその影響を及ぼさないようにする。
【００６７】
【発明の効果】
本発明は、バイポラトランジスタを使用することによってＤＲＡＭセルをＳＯＩ基板上に容易に形成でき、ボディフローティング現象を防止してＤＲＡＭセルが安定に動作させる効果がある。
【図面の簡単な説明】
【図１】  本発明の実施の形態によるＳＯＩ構造を有する半導体メモリ装置の製造方法を示す垂直断面図である。
【図２】  本発明の実施の形態によるＳＯＩ構造を有する半導体メモリ装置の製造方法を示す垂直断面図である。
【図３】  本発明の実施の形態によるＳＯＩ構造を有する半導体メモリ装置の製造方法を示す垂直断面図である。
【図４】  本発明の実施の形態によるＳＯＩ構造を有する半導体メモリ装置の製造方法を示す垂直断面図である。
【図５】  本発明の実施の形態によるＳＯＩ構造を有する半導体メモリ装置の製造方法を示す垂直断面図である。
【図６】  本発明の実施の形態によるＳＯＩ構造を有する半導体メモリ装置の製造方法を示す垂直断面図である。
【図７】  本発明の実施の形態によるＳＯＩ構造を有する半導体メモリ装置の製造方法を示す垂直断面図である。
【図８】 本発明の実施の形態によるＳＯＩ構造を有する半導体メモリ装置の垂直断面図である。
【図９】  図８の等価回路図である。
【符号の説明】
１４：ＳＯＩ基板
２０：素子分離領域
２３：エミッタ領域
２４：コレクタ領域
２５：ベース領域
２６：第１層間絶縁膜
２８：ベース電極
３０：第２層間絶縁膜
３２：第１コンタクトプラグ
３４：ビットライン電極
３６：第３層間絶縁膜
３８：第２コンタクトプラグ
４４：キャパシタ
４６：第４層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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