(57)【特許請求の範囲】
【請求項１】
絶縁基板上に形成された複数の走査配線と、上記走査配線と平行に配置された補助容量配線と、上記走査配線と交差する複数の信号配線と、上記走査配線と信号配線との各交差位置近傍にマトリクス状に配置された複数のスイッチング素子と、各スイッチング素子の出力端子に接続されてマトリクス状に配置された画素電極を有するアクティブマトリクス型液晶表示装置において、
上記信号配線は、互いに隣接する第１,第２画素電極の近傍で屈曲し、上記屈曲部を境界にして一方は上記第１画素電極によって幅方向に被覆され、上記屈曲を境界にして他方は上記第２画素電極によって幅方向に被覆されており、
上記補助容量配線は、上記信号配線の屈曲部に重なって配置されている
ことを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
絶縁基板上に形成された複数の走査配線と、上記走査配線と平行に配置された補助容量配線と、上記走査配線と交差する複数の信号配線と、上記走査配線と信号配線との各交差位置近傍にマトリクス状に配置された複数のスイッチング素子と、各スイッチング素子の出力端子に接続されてマトリクス状に配置された画素電極を有するアクティブマトリクス型液晶表示装置において、
上記信号配線は、互いに隣接する第１,第２画素電極の近傍で屈曲し、上記屈曲部を境界にして一方は上記第１画素電極によって幅方向に被覆され、上記屈曲を境界にして他方は上記第２画素電極によって幅方向に被覆されており、
上記補助容量配線は、上記信号配線の屈曲部に重なる位置まで延在した電極部を有する
ことを特徴とするアクティブマトリクス型液晶表示装置。
【請求項３】
請求項１あるいは請求項２に記載のアクティブマトリクス型液晶表示装置において、
上記絶縁基板上における互いに隣接する画素電極間の位置に配置された遮光膜を備えたことを特徴とするアクティブマトリクス型液晶表示装置。
【請求項４】
請求項３に記載のアクティブマトリクス型液晶表示装置において、
上記遮光膜は、上記補助容量配線あるいは走査配線に電気的に接続されていることを特徴とするアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶テレビやノートパソコン等に使用されるアクティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】
図１３および図１４は、一般的なアクティブマトリクス型液晶表示装置の平面図および断面図を示す。アクティブマトリクス型液晶表示装置は、液晶パネル１,ゲートドライブ回路２,ソースドライブ回路３およびバックライト４によって概略構成される。
【０００３】
さらに、上記液晶パネル１は、アクティブマトリクス基板５,対向基板６,両基板５,６間に挟まれた液晶層７および両基板５,６の外側に密着された偏向板(図示せず)から概略構成される。
【０００４】
上記アクティブマトリクス基板５には、平行に配設された複数の走査配線(図示せず)、絶縁膜８を介して上記走査配線と直交して平行に配設された複数の信号配線９、上記走査配線と信号配線９との各交差位置近傍に配置された薄膜トランジスタ(ＴＦＴ)１０、上記走査配線と信号配線９とによって囲まれた領域に配置された複数の画素電極１１等が形成されている。
【０００５】
図１５は、上記アクティブマトリクス基板５における１画素部分の平面図を示す。画素電極１１は、信号配線９と同じレイヤに形成されているために、信号配線９と所定の距離を保って接触しないように形成されている。ＴＦＴ１０は、３端子素子であり、ゲート電極１２に印加される電圧によってドレイン電極１３とソース電極１４との間の電流の導通が制御される。そして、ゲート電極１２は隣接する走査配線１５に接続され、ソース電極１４は隣接する信号配線９に接続され、ドレイン電極１３は画素電極１１に接続されている。
【０００６】
一方、上記対向基板６には、各画素電極１１に対応する位置に赤,緑,青の配列順にカラーフィルタ１６が形成されている。そして、上記各カラーフィルタ１６,１６の間には、走査配線１５および信号配線９と画素電極１１との間からの光漏れを防ぐ遮光膜であるブラックマトリクス１７が形成されている。さらにこの上層に、透明導電材料からなる対向電極１８が形成されている。尚、ゲートドライブ回路２およびソースドライブ回路３は、夫々液晶パネル１の周囲部に配置された走査配線１５の端子および信号配線９の端子に接続されている。
【０００７】
次に、上記構成を有するアクティブマトリクス型液晶表示装置の駆動方法について説明する。
【０００８】
上記アクティブマトリクス型液晶表示装置の駆動方法においては、ｎ行目の画素配列書き込みを行う場合、ゲートドライブ回路２からｎ行目の走査配線１５nにオン信号(ＴＦＴ１０がオンになる電位：Ｖgh)が入力される。このとき、走査配線１５n以外の走査配線にはオフ信号(ＴＦＴ１０がオフになる電位：Ｖgl)が入力される。したがって、ｎ行目のＴＦＴ１０のみがオンになる。この場合、ソースドライブ回路３から各信号配線９に、ｎ行目の画素(画素電極１１および液晶層７)に充電すべき電圧のソース信号が供給される。
【０００９】
こうして、上記ｎ行目の画素の配列に対する書き込みが終了すると、走査配線１５nにはオフ信号が入力される一方、走査配線１５(n+1)にはオン信号が入力される。以上の動作を繰り返すことによって、全ての画素に任意の電圧値が充電される。画素電極１１と対向電極１８との間の液晶層７は、両電極１１,１８間に印加される電圧によって透過率が変化するため、バックライト４からの光が調整されて任意の画像が表示される。
【００１０】
ところで、層間絶縁膜上に画素電極を設けて、この画素電極と信号配線とを別レイヤーに形成し、画素電極を信号配線上に重ねる構造も提案されている(特開平４‐１２１７１２号公報等)。図１６に、上記画素電極を信号配線上に重ねる構造を有するアクティブマトリクス型液晶表示装置における１画素分の断面図を示す。また、図１７には、図１６に示すアクティブマトリクス基板の平面図を示す。このような構成においては、画素電極２１と信号配線２２とが別レイヤーで形成され、画素電極２１と信号配線２２とに層間絶縁膜２３を介して重なりを持たせて、画素電極２１と信号配線２２との隙間を無くすことができる。そのために、画素電極２１の面積(開口率)を拡大することができ、アクティブマトリクス型液晶表示装置の消費電力を抑えることができるのである。尚、２４はアクティブマトリクス基板、２５はＴＦＴ、２６は液晶層、２７は対向電極、２８は対向基板、２９は走査配線、３０はコンタクトホール、３１は補助容量電極、３２は補助容量配線である。
【００１１】
しかしながら、上述のように画素電極２１を信号配線２２に重ねた構造を採用した場合には、図１５に示すように、画素電極１１が信号配線９と所定の間隔をとる従来の構造に比べて、画素電極２１と信号配線２２との間の静電容量Ｃsdが増大する。その場合には、静電容量Ｃsdの増加に伴って画素の電位がソース信号によって変化し易くなり、シャドーイングと呼ばれる表示特性の劣化が生じる。
【００１２】
以下、このメカニズムを、図１８に示すアクティブマトリクス基板２４の等価回路を用いて説明する。すなわち、走査配線Ｇnにオン信号Ｖghが入力されてＴＦＴ２３がオン状態になると、画素電極Ｐ１には信号配線Ｓ1の電圧Ｖs1が充電される。
【００１３】
次に、上記走査配線Ｇnにオフ信号Ｖglが入力されＴＦＴ２３がオフ状態になると、信号配線Ｓ1には、次の段の画素電極Ｐ2へ書き込む電圧Ｖs1'が供給される。その場合、画素電極Ｐ1の電圧は、静電容量Ｃsd1を介して信号配線Ｓ1の電圧Ｖs1'の影響を受けて変化する。その際における画素電極Ｐ１の電圧をＶp1とすると、
Ｖp1＝Ｖs1−(Ｃsd1(Ｖs1−Ｖs1')＋Ｃsd2(Ｖs2−Ｖs2'))
/(Ｃp＋Ｃsd1＋Ｃsd2)    …（１)
となる。ここで、Ｃpは画素電極の容量(Ｃp＝液晶容量Ｃlc＋補助電極容量Ｃcs)であり、Ｃsd1は信号配線Ｓ1と画素電極Ｐ1との間の静電容量であり、Ｃsd2は信号配線Ｓ2と画素電極Ｐ2との間の静電容量であり、Ｖs1,Ｖs2はｎ列目の走査配線Ｇnがオン状態である場合の信号配線Ｓ1,Ｓ2の電圧であり、Ｖs1',Ｖs2'は(ｎ＋１)列目の走査配線Ｇ(n+1)がオン状態である場合の信号配線Ｓ1,Ｓ2の電圧である。
【００１４】
アクティブマトリクス型液晶表示装置の―般的な駆動方法であるゲートライン反転駆動(１Ｈ反転駆動)では、ゲート１ライン毎にソース信号の極性を反転させる。ここで、隣同士の階調が同じであるとすると、
Ｖs＝Ｖs1＝Ｖs2、Ｖs'＝Ｖs1'＝Ｖs2'              …（２)
であるから、式(１)および式(２)から、
Ｖp1＝Ｖs−(Ｃsd1＋Ｃsd2)/(Ｃp＋Ｃsd1＋Ｃsd2)・(Ｖs−Ｖs')    …（３)
となる。このように、１Ｈ反転駆動では、画素電位の変化量は(Ｃsd1＋Ｃsd2)に比例する。そのために、信号配線Ｓと画素電極Ｐとの間の静電容量Ｃsdの増加に伴いシャドーイングが顕著に表れるのである。
【００１５】
一方において、上記信号配線Ｓと画素電極Ｐとの間の静電容量Ｃsdによる画素電位の変化を抑える駆動方法として、ドット反転駆動が提案されている。このドット反転駆動においては、ゲート１ライン毎にソース信号の極性を反転すると共に、ソース側もソース１ライン毎に逆極性の信号を入力するようにしている。
【００１６】
上記ドット反転駆動の場合には、隣同士の階調が同じであると仮定すると、
Ｖs＝Ｖs1＝−Ｖs2、Ｖs'＝Ｖs1'＝−Ｖs2'                 …（４)
であるから、式(１)および式(４)から、
Ｖp1＝Ｖs−(Ｃsd1−Ｃsd2)/(Ｃp＋Ｃsd1＋Ｃsd2)・(Ｖs−Ｖs')    …（５)
となる。このように、ドット反転駆動では、画素電位の変化量は静電容量Ｃsd1と静電容量Ｃsd2との差分に比例する。したがって、１Ｈ反転駆動の場合に比してシャドーイング現象を大幅に抑えることができ、液晶表示装置の画質を向上することができる。特に、走査配線２９の延在方向へ隣接する画素に関する静電容量Ｃsd1と静電容量Ｃsd2との差を少なくすると、シャドーイング現象を大幅に抑えることができるのである。
【００１７】
しかしながら、その―方において、次のような新たな問題が発生する。すなわち、ドット反転駆動においては、信号配線Ｓと画素電極Ｐとの間の静電容量Ｃsdのばらつきによる透過率差が大きくなるため、フォトリソグラフィ工程をブロック単位で行う場合に、アライメントずれによって信号配線Ｓと画素電極Ｐとの重なり幅がブロック単位で異なる所謂ブロック分れが発生し易くなるのである。
【００１８】
例えば、図１９に示すように、上記画素電極Ｐのフォトリソグラフィ工程において、アライメントずれｄxが生じた場合を考える。その場合は、画素電極Ｐの信号配線Ｓ1への重なり量が増えるため、信号配線Ｓ1と画素電極Ｐとの静電容量Ｃsd1は増加し、逆に信号配線Ｓ2と画素電極Ｐとの静電容量Ｃsd2は減少する。図２０に、フォトリソ工程におけるアライメントずれｄxと静電容量Ｃsd1あるいは静電容量Ｃsd2との関係を示す。図２０より、アライメントずれｄxが増加するに連れて静電容量Ｃsd1と静電容量Ｃsd2との差は広がり、画素電位の変化量は増加するのである。
【００１９】
このような問題を解決するために、上記画素電極を信号配線上に重ねる構造を取るアクティブマトリクス型液晶表示装置において、上記信号配線を挟んで互いに隣接する２つの画素電極夫々の側縁の略１/２ずつを、当該信号配線上に完全に重ねる構造が提案されている。図２１および図２２に、隣接画素電極夫々の側縁の略１/２ずつを信号配線上に完全に重ねる構造の断面図及び平面図を示す。この場合には、画素電極４５における一側縁の略１/２は、一側に隣接する信号配線４３に完全に重なっている。また、画素電極４５における他側縁の略１/２は、他側に隣接する信号配線４３'に完全に重なっている。したがって、Ｃsd1≒Ｃsd2となり、上記(５)式における(Ｃsd1−Ｃsd2)は減少する。さらに、隣接画素電極４５",４５は完全に信号配線４３を被覆しているため、アライメントのずれが発生した場合でも、(Ｃsd1−Ｃsd2)は殆ど変化しない。したがって、上述のようなシャドーイングによるブロック分れを抑制することができるのである。
【００２０】
尚、４１はＴＦＴ、４２は走査配線、４４は層間絶縁膜、４６はコンタクトホール、４７は補助容量電極、４８は補助容量配線である。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記図２１及び図２２に示す従来のアクティブマトリクス型液晶表示装置においては、以下のような問題がある。すなわち、上述したように、図２１および図２２に示すような隣接画素電極夫々の側縁の略１/２を信号配線上に完全に重ねる構造のアクティブマトリクス型液晶表示装置をドット反転駆動することによって、信号配線４３と画素電極４５との間のカップリング容量Ｃsdによるシャドーイング現象を抑制すると共に、カップリング容量Ｃsdのバラツキによるブロック分れを抑えることができる。
【００２２】
ところが、上述のような構造の場合には、上記信号配線４３の両側に在って互いに隣接する２つの画素電極４５",４５は、当該信号配線４３を完全に被覆するように配置する必要がある。そのために、当該信号配線４３を被覆する画素電極４５",４５が入れ替わるポイントでは、必ず当該信号配線４３を隣接画素電極４５",４５の何れでも覆うことができない領域が生ずる。したがって、レイヤー間のアライメントずれによって、画素電極４５",４５の間隔の変化等に起因する上記領域における周囲の画素電極４５(４５")と信号配線４３とのカップリング容量Ｃsd、延いては上記領域以外の画素電極４５(４５")で覆われている信号配線４３部分の画素電極４５(４５")とのカップリング容量Ｃsdが大きく変動するのである。
【００２３】
例えば、精細度が１３０ＰＰＩ〜２００ＰＰＩ以上の高精細のアクティブマトリクス液晶表示装置や、構成上層間絶縁膜を薄くする必要があるアクティブマトリクス液晶表示装置等においては、上述の影響が大きくなるため問題となっている。
【００２４】
そこで、この発明の目的は、信号配線と画素電極とのカップリング容量による画質の低下を防ぐと共に、上記カップリング容量のバラツキによるブロック分れを抑制できるアクティブマトリクス型液晶表示装置を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、
絶縁基板上に形成された複数の走査配線と、上記走査配線と平行に配置された補助容量配線と、上記走査配線と交差する複数の信号配線と、上記走査配線と信号配線との各交差位置近傍にマトリクス状に配置された複数のスイッチング素子と、各スイッチング素子の出力端子に接続されてマトリクス状に配置された画素電極を有するアクティブマトリクス型液晶表示装置において、
上記信号配線は、互いに隣接する第１,第２画素電極の近傍で屈曲し、上記屈曲部を境界にして一方は上記第１画素電極によって幅方向に被覆され、上記屈曲を境界にして他方は上記第２画素電極によって幅方向に被覆されており、
上記補助容量配線は、上記信号配線の屈曲部に重なって配置されている
ことを特徴としている。
【００２６】
上記構成によれば、信号配線は、互いに隣接する第１,第２画素電極の近傍で屈曲し、上記屈曲部を境界にして一方は上記第１画素電極によって幅方向に被覆され、他方は上記第２画素電極によって幅方向に被覆されている。したがって、ある一つの画素電極に注目すれば、当該画素電極と一方側に隣接する信号配線との間の第１静電容量と、当該画素電極と他方側に隣接する信号配線との間の第２静電容量との差が小さくなり、ドット反転駆動を行うことによってシャドーイング現象が大幅に抑えられる。
【００２７】
その際に、上記信号配線の屈曲部に重なって補助容量配線が配置されている。したがって、上記信号配線の屈曲部における上記画素電極との間の静電容量が低減される。その結果、レイヤー間のアライメントずれによる上記信号配線の屈曲部における上記画素電極との間の静電容量の変化が大幅に低減され、上記ブロック分れが抑制される。
【００２８】
また、第２の発明は、
絶縁基板上に形成された複数の走査配線と、上記走査配線と平行に配置された補助容量配線と、上記走査配線と交差する複数の信号配線と、上記走査配線と信号配線との各交差位置近傍にマトリクス状に配置された複数のスイッチング素子と、各スイッチング素子の出力端子に接続されてマトリクス状に配置された画素電極を有するアクティブマトリクス型液晶表示装置において、
上記信号配線は、互いに隣接する第１,第２画素電極の近傍で屈曲し、上記屈曲部を境界にして一方は上記第１画素電極によって幅方向に被覆され、上記屈曲を境界にして他方は上記第２画素電極によって幅方向に被覆されており、
上記補助容量配線は、上記信号配線の屈曲部に重なる位置まで延在した電極部を有する
ことを特徴としている。
【００２９】
上記構成によれば、信号配線は、互いに隣接する第１,第２画素電極の近傍で屈曲し、上記屈曲部を境界にして一方は上記第１画素電極によって幅方向に被覆され、他方は上記第２画素電極によって幅方向に被覆されている。したがって、上記第３の発明の場合と同様に、ドット反転駆動を行うことによってシャドーイング現象が大幅に抑えられる。
【００３０】
その際に、上記信号配線の屈曲部に重なって、補助容量配線から延在している電極部が配置されている。したがって、上記第３の発明の場合と同様に、上記信号配線の屈曲部における上記画素電極との間の静電容量が低減され、上記画素電極と信号配線との間の静電容量のバラツキによる上記ブロック分れが抑制されるのである。
【００３１】
また、上記第１の発明あるいは第２の発明のアクティブマトリクス型液晶表示装置は、上記絶縁基板上における互いに隣接する画素電極間の位置に配置された遮光膜を備えることが望ましい。
【００３２】
一般的に、上記画素電極が形成される絶縁基板とこの絶縁基板に対向する対向基板とのアライメント精度は±５μm程度であるのに対して、上記絶縁基板上における各層間のアライメント精度は±１μm以下である。上記構成によれば、上記絶縁基板上における互いに隣接する画素電極間の位置に遮光膜が配置されている。したがって、上記遮光膜の幅が上記対向基板側に配置されるブラックマトリクスよりも狭く形成されると共に、上記ブラックマトリクスが削除されて、開口率が向上される。
【００３３】
さらに、上記対向基板側に配置されるブラックマトリクスの面積が減少するため、上記絶縁基板と対向基板との張り合わせマージンが広げられる。
【００３４】
また、上記第１の発明あるいは第２の発明のアクティブマトリクス型液晶表示装置は、上記遮光膜を、上記補助容量配線あるいは走査配線に電気的に接続することが望ましい。
【００３５】
上記構成によれば、上記信号配線近傍に配置されている遮光膜による電界シールド効果によって、上記信号配線からの電気力線の一部が終端される。したがって、上記画素電極と一方側に隣接する信号配線との間の第１静電容量と、当該画素電極と他方側に隣接する信号配線との間の第２静電容量とが小さくなる。その結果、上記第１静電容量と第２静電容量との差に起因するシャドーイング現象が更に抑えられると共に、上記ブロック分れが更に減少される。
【００３６】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態のアクティブマトリクス型液晶表示装置におけるアクティブマトリクス基板の平面図である。図２は、上記アクティブマトリクス型液晶表示装置における図１のＡ‐Ａ'に相当する矢視断面図である。また、図３は、上記アクティブマトリクス型液晶表示装置における図１のＢ‐Ｂ'に相当する矢視断面図である。
【００３７】
上記アクティブマトリクス基板側は、以下のような構成を有する。すなわち、図１乃至図３において、ガラスで成る上記アクティブマトリクス基板としての絶縁基板５１上に、Ａl,Ｔa等の金属から成る複数のゲート配線(走査配線)５２が平行に配置されている。このゲート配線５２の膜厚は２０００Å〜５０００Åである。さらに、この上層に、ＳiＮx等から成るゲート絶縁膜５３を介して、ゲート配線５２に直交してＡl,Ｔa等の金属から成る複数のソース配線５４,５４'が配置されている。上記ゲート絶縁膜５３の膜厚は２０００Å〜４０００Å程度であり、比誘電率は３〜８程度である。また、ソース配線５４,５４'の膜厚は１０００Å〜５０００Åである。
【００３８】
上記ゲート配線５２とソース配線５４,５４'との各交差位置近傍には、アモルファスシリコンＴＦＴ５５が配置されている。アモルファスシリコンＴＦＴ５５は、ゲート電極５６,ゲート絶縁膜５３,アモルファス半導体層５７,不純物添加半導体層５８,ソース電極５９およびドレイン電極６０が積層されて構成されている。ゲート電極５６はゲート配線５２と同じ材料で構成されている。また、ソース電極５９およびドレイン電極６０はソース配線５４,５４'と同じ材料で構成されている。また、アモルファス半導体層５７は、ＣＶＤ(化学気相成長法)によって形成されたアモルファスシリコンで成り、その膜厚は５００Å〜２０００Å程度である。そして、ゲート電極５６は隣接するゲート配線５２に接続され、ソース電極５９は隣接するソース配線５４に接続されている。
【００３９】
上記ゲート配線５２と同層(つまり、絶縁基板５１上)に補助容量配線６３が形成されており、この補助容量配線６３上までゲート絶縁膜５３を介してドレイン電極６０が延在しており、このドレイン電極６０の端部によって補助容量電極６４を形成している。層間絶縁膜６１は有機材料あるいは無機材料からなり、その膜厚は１μm〜４μmであり、比誘電率は２〜４程度である。そして、層間絶縁膜６１における補助容量電極６４の位置にはコンタクトホール６５が設けられており、ドレイン電極６０は、上記補助容量電極６４を介してコンタクトホール６５によって画素電極６２に接続されている。
【００４０】
本実施の形態においては、上記補助容量配線６３は、画素電極６２をＴＦＴ５５側と反ＴＦＴ５５側とに二等分する位置に配置されている。そして、画素電極６２における補助容量配線６３の位置よりもＴＦＴ５５側の略１/２は、一側に隣接しているソース配線５４'と層間絶縁膜６１を介して重なっている。一方、画素電極６２における補助容量配線６３の位置よりもＴＦＴ５５とは反対側の略１/２は、他側に隣接しているソース配線５４と層間絶縁膜６１を介して重なっている。すなわち、画素電極６２の両側縁は、補助容量配線６３の位置で屈曲しているのである。
【００４１】
一方、対向基板側は、以下のような構成を有する。すなわち、ガラスで成る上記対向基板としての絶縁基板６６上には、各画素電極６２,６２',６２"に対応する位置に赤,緑,青の配列順にカラーフィルタ６７が配置されている。そして、上記各カラーフィルタ６７,６７の間には、隣接する画素電極６２',６２"の間からの光漏れを防ぐ遮光膜であるブラックマトリクス６８が配置されている。更にこの上層に、透明導電材料からなる対向電極６９が配設されている。
【００４２】
そして、上記アクティブマトリクス基板５１と対向基板６６とを画素電極６２,６２',６２"側と対向電極６９側とを互いに対向させて所定の間隔で配置し、両基板５１,６６間に液晶層７０を挟み込みシール材で封入して、本アクティブマトリクス型液晶表示装置が構成されている。
【００４３】
上述したように、本実施の形態においては、上記画素電極６２は、補助容量配線６３上においてコンタクトホール６５に沿って窪んで補助容量電極６４(ドレイン電極６０)に電気的に接続されている。そして、図１中左側のソース配線５４に注目すると、画素電極６２をＴＦＴ５５側と反ＴＦＴ５５側とに二等分する位置に配置されている補助容量配線６３よりもＴＦＴ５５側の部分においては、当該ソース配線５４に対して図１中左側に在る画素電極６２"が当該ソース配線５４を被覆している。一方、補助容量配線６３よりも反ＴＦＴ５５側の部分においては、当該ソース配線５４に対して図１中右側に在る画素電極６２が当該ソース配線５４を被覆している。また、図１中右側のソース配線５４'についても同様になっている。
【００４４】
すなわち、上記画素電極６２の両側縁は、ソース配線５４の延在方向に二等分する位置であって、且つ、補助容量配線６３上の位置において、屈曲しているのである。
【００４５】
図２２に示すように、上記補助容量配線４８が、画素電極４５をＴＦＴ４１側と反ＴＦＴ４１側とに二等分するような位置に配置されていない場合には、画素電極４５における両側縁を二等分する位置に存在する屈曲部は、補助容量配線４８の位置に存在しない。したがって、レイヤー間のアライメントずれによって、隣接画素電極４５",４５で信号配線４３が覆われていない上記屈曲部のカップリング容量Ｃsdが大きく変動するのである。尚、このことは、画素電極６２の上記屈曲部の位置がソース配線５４の延在方向に二等分する位置にない場合でも同様である。要は、補助容量配線が、画素電極の上記屈曲部に重なって配置されていない場合に、上記屈曲部のカップリング容量Ｃsdの上記アライメントずれによる変動が大きいのである。
【００４６】
これに対して、本実施の形態においては、上記補助容量配線６３を、画素電極６２をＴＦＴ５５側と反ＴＦＴ５５側とに二分割するように配置している。したがって、画素電極６２の両側縁を二等分する位置に設けられる上記屈曲部は、補助容量配線６３上に在ることになる。したがって、ソース配線５４,５４'と補助容量配線６３とはカップリング容量を形成するため、ソース配線５４,５４'からの電気力線の一部が補助容量配線６３側で終端されることになり、上記屈曲部における上記画素電極６２とソース配線５４,５４'とのカップリング容量Ｃsdは低下することになる。
【００４７】
したがって、レイヤー間のアライメントずれが生じても、隣接画素電極６２,６２"でソース配線５４が覆われていない上記屈曲部におけるソース配線５４とのカップリング容量Ｃsdの変化は少ない。その結果、ソース配線５４と画素電極６２とのカップリング容量Ｃsd1およびソース配線５４'と画素電極６２とのカップリング容量Ｃsd2の変化量は大幅に低下して、上記ブロック分れを抑制することができる。
【００４８】
すなわち、本実施の形態によれば、上記ソース配線５４,５４'と画素電極６２とのカップリング容量Ｃsdのバラツキによる上記ブロック分れを抑制できるである。
【００４９】
＜第２実施の形態＞
上記第１実施の形態においては、上記補助容量配線６３を、画素電極６２をＴＦＴ５５側と反ＴＦＴ５５側とに等分割する位置、つまり上記画素電極６２の中央に配置している。しかしながら、開口率の向上や製造歩留まりの向上等の理由から、補助容量配線を画素電極の中央に配置できない場合も多い。本実施の形態は、素のような場合に対処するものである。
【００５０】
図４は、本実施の形態のアクティブマトリクス型液晶表示装置におけるアクティブマトリクス基板の平面図である。図５は、上記アクティブマトリクス型液晶表示装置における図４のＣ‐Ｃ'に相当する矢視断面図である。また、図６は、上記アクティブマトリクス型液晶表示装置における図４のＤ‐Ｄ'に相当する矢視断面図である。
【００５１】
図４〜図６において、アクティブマトリクス基板７１,ゲート配線７２,ゲート絶縁膜７３,ソース配線７４,ＴＦＴ７５,層間絶縁膜８１,画素電極８２,対向基板８６,カラーフィルタ８７,ブラックマトリクス８８,対向電極８９および液晶層９０は、図１〜図３に示す第１実施の形態におけるアクティブマトリクス基板５１,ゲート配線５２,ゲート絶縁膜５３,ソース配線５４,５４',ＴＦＴ５５,層間絶縁膜６１,画素電極６２,対向基板６６,カラーフィルタ６７,ブラックマトリクス６８,対向電極６９及び液晶層７０と同じ構成を有して、同様に機能する。
【００５２】
本実施の形態における補助容量配線８３は、画素電極８２の中央よりＴＦＴ７５寄りにゲート配線７２に平行に配置されている。そして、ＴＦＴ７５のドレイン電極８０を補助容量配線８３上まで延在させ、このドレイン電極８０の端部によって補助容量電極８４を形成している。また、補助容量電極８４は、コンタクトホール８５の位置において画素電極８２に接続されている。
【００５３】
さらに、上記補助容量配線８３には、各ソース配線７４の下に沿って画素電極８２の中央部まで延在する電極部９１を設けている。こうして、図４に示すように、画素電極８２の両側縁を二等分する位置に設けられた画素電極８２の屈曲部を、補助容量配線８３と同電位の電極部９１上に存在させるのである。
【００５４】
したがって、本実施の形態によれば、上記補助容量配線８３が画素電極８２の中央に配置できない場合であっても、画素電極８２の屈曲部が補助容量配線８３上に在る場合と同様に機能させることができる。すなわち、上記屈曲部におけるソース配線７４と電極部９１とはカップリング容量を形成するのである。その結果、上記屈曲部における上記画素電極８２とソース配線７４とのカップリング容量Ｃsdを低下できる。
【００５５】
尚、この場合、上記画素電極８２を上記補助容量配線８３上において屈曲させると、上記屈曲位置は画素電極８２の中央ではなくなるため、Ｃsd1≠Ｃsd2となり、上記式(５)における(Ｃsd1−Ｃsd2)の値が大きくなる。そのため、ドット反転駆動を採用しても、画素電極８２とソース配線７４とのカップリング容量Ｃsdによるシャドーイング現象が発生し易くなるのである。
【００５６】
＜第３実施の形態＞
図７は、本実施の形態のアクティブマトリクス型液晶表示装置におけるアクティブマトリクス基板の平面図である。図８は、上記アクティブマトリクス型液晶表示装置における図７のＥ‐Ｅ'に相当する矢視断面図である。また、図９は、上記アクティブマトリクス型液晶表示装置における図７のＦ‐Ｆ'に相当する矢視断面図である。
【００５７】
図７〜図９において、アクティブマトリクス基板１０１,ゲート配線１０２,ゲート絶縁膜１０３,ＴＦＴ１０５,層間絶縁膜１０６,補助容量配線１０８,補助容量電極１０９,コンタクトホール１１０,対向基板１１１,カラーフィルタ１１２,ブラックマトリクス１１３,対向電極１１４および液晶層１１５は、図１〜図３に示す第１実施の形態におけるアクティブマトリクス基板５１,ゲート配線５２,ゲート絶縁膜５３,ＴＦＴ５５,層間絶縁膜６１,補助容量配線６３,補助容量電極６４,コンタクトホール６５,対向基板６６,カラーフィルタ６７,ブラックマトリクス６８,対向電極６９及び液晶層７０と同じ構成を有して、同様に機能する。
【００５８】
本実施の形態における画素電極１０７は、その両側縁が上記第１実施の形態のように屈曲してはおらず直線状に成っており、長方形に形成されている。一方、ソース配線１０４は、画素電極１０７をＴＦＴ１０５側と反ＴＦＴ１０５側とに二等分する位置に配置されている補助容量配線１０８の位置で屈曲している。そして、ソース配線１０４における補助容量配線１０８の位置よりもＴＦＴ１０５側の略１/２は、一側に位置している画素電極１０７'と層間絶縁膜１０６を介して重なっている。一方、ソース配線１０４における補助容量配線１０８の位置よりもＴＦＴ１０５とは反対側の略１/２は、他側に位置している画素電極１０７と層間絶縁膜１０６を介して重なっている。
【００５９】
すなわち、本実施の形態においては、上記第１実施の形態のごとく画素電極の両側縁を屈曲させる代わりに、ソース配線１０４を屈曲させるのである。こうすることによって、上記第１実施の形態の場合と同様に、上記屈曲部における画素電極１０７とソース配線１０４とのカップリング容量Ｃsdを低下することができる。したがって、レイヤー間のアライメントずれによって生ずる上記ブロック分れを抑制することができるのである。
【００６０】
さらに、本実施の形態によれば、上記画素電極１０７を、図１５及び図１７に示す従来のアクティブマトリクス型液晶表示装置と同様に矩形状に形成できる。したがって、カラーフィルタ１１２やブラックマトリクス１１３の形成が容易になるのである。
【００６１】
尚、本実施の形態においては、上記補助容量配線１０８を画素電極１０７をＴＦＴ１０５側と反ＴＦＴ１０５側とに二等分する位置に配置している。しかしながら、補助容量配線を画素電極１０７の中央に配置できない場合には、上記第２実施の形態のごとく、補助容量配線に各ソース配線１０４の下に沿ってソース配線１０４の屈曲部まで延在する電極部を設けて、ソース配線１０４の屈曲部を補助容量配線と同電位の電極部上に存在させればよい。
【００６２】
＜第４実施の形態＞
図１０は、本実施の形態のアクティブマトリクス型液晶表示装置におけるアクティブマトリクス基板の平面図である。図１１は、上記アクティブマトリクス型液晶表示装置における図１０のＧ‐Ｇ'に相当する矢視断面図である。また、図１２は、上記アクティブマトリクス型液晶表示装置における図１０のＨ‐Ｈ'に相当する矢視断面図である。
【００６３】
図１０〜図１２において、アクティブマトリクス基板１２１,ゲート配線１２２,ゲート絶縁膜１２３,ソース配線１２４,ＴＦＴ１２５,層間絶縁膜１２６,画素電極１２７,補助容量電極１２９,コンタクトホール１３０,対向基板１３１,対向電極１３４および液晶層１３５は、図１〜図３に示す第１実施の形態における絶縁基板５１,ゲート配線５２,ゲート絶縁膜５３,ソース配線５４,５４',ＴＦＴ５５,層間絶縁膜６１,画素電極６２,補助容量電極６４,コンタクトホール６５,対向基板６６,対向電極６９および液晶層７０と同じ構成を有して、同様に機能する。
【００６４】
本実施の形態においては、上記ゲート配線１２２と同層に、ゲート配線１２２と同じ材料で成る遮光膜１３６を配置して、隣接画素電極１２７,１２７間を遮光するようにしている。したがって、対向基板１３１上における隣接画素電極１２７,１２７間の位置にブラックマトリクス１３３を配置する必要がなくなり、ＴＦＴ１２５上のみに形成すればよい。
【００６５】
一般的に、上記アクティブマトリクス基板１２１と対向基板１３１とのアライメント精度は±５μm程度である。これに対して、アクティブマトリクス基板１２１のレイヤー間のアライメント精度は±１μm以下である。したがって、アクティブマトリクス基板１２１側に遮光膜１３６を配置することによって、遮光膜１３６の幅をブラックマトリクス１３３よりも狭くすると共に、ブラックマトリクス１３３を削除することができる。その結果、カラーフィルタ１３２の面積を広くして、開口率を向上することができるのである。
【００６６】
さらに、上記対向基板１３１側に配置されるブラックマトリクス１３３の面積が減少するため、アクティブマトリクス基板１２１と対向基板１３１との張り合わせマージンを広げることができる。
【００６７】
また、上記遮光膜１３６は、補助容量配線１２８に接続されている。したがって、遮光膜１３６による電界シールド効果によって、ソース配線１２４と画素電極１２７とのカップリング容量Ｃsdを低下させて、上記カップリング容量Ｃsdによるシャドーイング現象を更に抑制することができる。さらに、上記カップリング容量Ｃsdの絶対量が低下するため、レイヤー間のアライメントずれによる上記カップリング容量Ｃsdの変化量も低下し、上記ブロック分れが更に抑制される。ここで、遮光膜１３６は、ゲート配線１２２に接続してもよいし、補助容量配線１２８やゲート配線１２２に接続しなくとも構わない。
【００６８】
尚、本実施の形態においては、上記遮光膜１３６の配置とそれによるブラックマトリクス１３３の削除を、上記第１実施の形態に対して適用しているが、上記第２,第３実施の形態に適用しても一向に構わない。また、上記各実施の形態においては、画素電極６２,８２,１２７の屈曲部およびソース配線１０４の屈曲部を各画素電極６２,８２,１０７,１２７の中央に設けている。しかしながら、上記シャドーイング現象を抑制するためには、上記屈曲部を厳密に画素電極の中央に設ける必要はない。したがって、この発明は、上記画素電極やソース配線に設ける屈曲部の位置を、各画素電極の中央のみに限定するものではない。
【００６９】
また、この発明は、上記各実施の形態と同様の効果を奏する程度に、画素電極の両側の一部にソース配線(信号配線)の幅方向に僅かに被覆しない部分があっても差し支えない。
【００７０】
【発明の効果】
以上より明らかなように、第１の発明のアクティブマトリクス型液晶表示装置は、互いに隣接する第１,第２画素電極近傍に位置する信号配線を屈曲させ、この屈曲部を境界にして一方は上記第１画素電極によって幅方向に被覆され、上記屈曲を境界にして他方は上記第２画素電極によって幅方向に被覆されているので、一つの画素電極に注目した場合、当該画素電極と一方側に隣接する信号配線との間の第１静電容量と、当該画素電極と他方側に隣接する信号配線との間の第２静電容量との差を小さくできる。したがって、ドット反転駆動を行うことによって、シャドーイング現象を大幅に抑制することができるのである。
【００７１】
さらに、走査配線と平行に配置された補助容量配線を上記信号配線の屈曲部に重ねて配置したので、上記信号配線の屈曲部における上記画素電極との間の静電容量を低減できる。したがって、レイヤー間のアライメントずれによる上記信号配線の屈曲部における上記画素電極との間の静電容量の変化を大幅に抑制でき、フォトリソグラフィ工程をブロック単位で行う際のブロック分れを抑制することができる。
【００７２】
また、第２の発明アクティブマトリクス型液晶表示装置は、互いに隣接する第１,第２画素電極近傍に位置する信号配線を屈曲させ、この屈曲部を境界にして一方は上記第１画素電極によって幅方向に被覆され、上記屈曲を境界にして他方は上記第２画素電極によって幅方向に被覆されているので、上記第３の発明の場合と同様に、ドット反転駆動を行うことによってシャドーイング現象を大幅に抑制することができる。
【００７３】
さらに、走査配線と平行に配置された補助容量配線は、上記信号配線の屈曲部に重なる位置まで延在した電極部を有するので、上記信号配線の屈曲部における上記画素電極との間の静電容量を低減できる。したがって、上記第３の発明の場合と同様に、レイヤー間のアライメントずれに起因する上記ブロック分れを抑制できる。
【００７４】
また、上記第１の発明あるいは第２の発明のアクティブマトリクス型液晶表示装置は、上記絶縁基板上における互いに隣接する画素電極間の位置に遮光膜を配置すれば、上記絶縁基板上における各層間のアライメント精度は上記絶縁基板と対向基板とのアライメント精度よりも小さいために、上記遮光膜の幅を上記対向基板側に配置されるブラックマトリクスよりも狭くできる。したがって、上記ブラックマトリクスを削除できることと相俟って、開口率を向上できる。
【００７５】
さらに、上記対向基板側に配置されるブラックマトリクスの面積が減少するため、上記絶縁基板と対向基板との張り合わせマージンを広げることができる。
【００７６】
また、上記第１の発明あるいは第２の発明のアクティブマトリクス型液晶表示装置は、上記遮光膜を、上記補助容量配線あるいは走査配線に電気的に接続すれば、上記信号配線近傍に配置された遮光膜による電界シールド効果によって、上記画素電極と一方側に隣接する信号配線との間の第１静電容量と、当該画素電極と他方側に隣接する信号配線との間の第２静電容量とを小さくできる。したがって、上記第１静電容量と第２静電容量との差に起因するシャドーイング現象を更に抑えると共に、上記ブロック分れを更に減少できる。
【図面の簡単な説明】
【図１】  この発明のアクティブマトリクス型液晶表示装置におけるアクティブマトリクス基板の平面図である。
【図２】  図１におけるＡ‐Ａ'矢視断面図である。
【図３】  図１におけるＢ‐Ｂ'矢視断面図である。
【図４】  図１とは異なるアクティブマトリクス基板の平面図である。
【図５】  図４におけるＣ‐Ｃ'矢視断面図である。
【図６】  図４におけるＤ‐Ｄ'矢視断面図である。
【図７】  図１および図４とは異なるアクティブマトリクス基板の平面図である。
【図８】  図７におけるＥ‐Ｅ'矢視断面図である。
【図９】  図７におけるＦ‐Ｆ'矢視断面図である。
【図１０】  図１,図４および図７とは異なるアクティブマトリクス基板の平面図である。
【図１１】  図１０におけるＧ‐Ｇ'矢視断面図である。
【図１２】  図１０におけるＨ‐Ｈ'矢視断面図である。
【図１３】  一般的なアクティブマトリクス型液晶表示装置における平面図である。
【図１４】  図１３に示すアクティブマトリクス型液晶表示装置の１画素部分の断面図である。
【図１５】  図１３に示すアクティブマトリクス型液晶表示装置の１画素部分の平面図である。
【図１６】  画素電極を信号配線上に重ねた従来のアクティブマトリクス型液晶表示装置の断面図である。
【図１７】  図１６におけるアクティブマトリクス基板の平面図である。
【図１８】  図１７に示すアクティブマトリクス基板の等価回路図である。
【図１９】  画素電極のアライメントずれの説明図である。
【図２０】  画素電極のアライメントずれと画素電極/隣接信号配線間の静電容量との関係を示す図である。
【図２１】  隣接画素電極夫々の側縁の略１/２ずつを信号配線上に重ねた従来のアクティブマトリクス型液晶表示装置の断面図である。
【図２２】  図２１におけるアクティブマトリクス基板の平面図である。
【符号の説明】
５１,７１,１０１,１２１…アクティブマトリクス基板、
５２,７２,１０２,１２２…ゲート配線(走査配線)、
５４,５４',７４,１０４,１２４…ソース配線(信号配線)、
５５,７５,１０５,１２５…ＴＦＴ、
６０,８０…ドレイン電極、
６１,８１,１０６,１２６…層間絶縁膜、
６２,６２',６２",８２,１０７,１２７…画素電極、
６３,８３,１０８,１２８…補助容量配線、
６４,８４,１０９,１２９…補助容量電極、
６５,８５,１１０,１３０…コンタクトホール、
６６,８６,１１１,１３１…対向基板、
６７,８７,１１２,１３２…カラーフィルタ、
６８,８８,１１３,１３３…ブラックマトリクス、
６９,８９,１１４,１３４…対向電極、
７０,９０,１１５,１３５…液晶層、
９１…電極部、
１３６…遮光膜。
【図１】
0004065645.tif 000002
【図２】
0004065645.tif 000003
【図３】
0004065645.tif 000004
【図４】
0004065645.tif 000005
【図５】
0004065645.tif 000006
【図６】
0004065645.tif 000007
【図７】
0004065645.tif 000008
【図８】
0004065645.tif 000009
【図９】
0004065645.tif 000010
【図１０】
0004065645.tif 000011
【図１１】
0004065645.tif 000012
【図１２】
0004065645.tif 000013
【図１３】
0004065645.tif 000014
【図１４】
0004065645.tif 000015
【図１５】
0004065645.tif 000016
【図１６】
0004065645.tif 000017
【図１７】
0004065645.tif 000018
【図１８】
0004065645.tif 000019
【図１９】
0004065645.tif 000020
【図２０】
0004065645.tif 000021
【図２１】
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【図２２】
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