(57)【特許請求の範囲】
【請求項１】
外部から供給される外部電源電圧を降圧する降圧回路を搭載する半導体装置であって、
外部から供給されるデータストローブ信号をバッファリングするデータストローブ信号用の入力バッファ回路と、
外部から供給される入力データをバッファリングして出力する入力データ用の入力バッファ回路と、
外部から供給されるクロック信号をバッファリングして内部クロック信号を生成するクロック信号用の入力バッファ回路と、
アドレス信号又はコマンド信号をバッファリングするアドレス信号又はコマンド信号用の入力バッファ回路と
を備え、
前記クロック信号用の入力バッファ回路は、前記クロック信号が入力されるカレントミラー増幅回路を含む第１の増幅部と、前記第１の増幅部が出力するクロック信号をバッファリングする第１のインバータとを備え、
前記アドレス信号又はコマンド信号用の入力バッファ回路は、前記アドレス信号又は前記コマンド信号が入力されるカレントミラー増幅回路を含む第２の増幅部と、前記第２の増幅部が出力するアドレス信号又はコマンド信号をバッファリングする第２のインバータとを備え、
前記データストローブ信号用の入力バッファ回路及び前記入力データ用の入力バッファ回路には、前記外部電源電圧のみが供給され、
前記第１の増幅部及び前記第２の増幅部には、前記外部電源電圧が供給され、
前記第１のインバータ及び前記第２のインバータには、前記外部電源電圧を降圧した電圧が供給されること
を特徴とする半導体装置。
【請求項２】
前記データストローブ信号用の入力バッファ回路から出力されるデータストローブ信号に基づいて入力データラッチ信号を発生する入力データラッチ信号発生回路を備え、
前記入力データラッチ信号発生回路には、前記外部電源電圧のみが供給されること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロック信号をバッファリングしてデータ出力回路におけるデータ出力タイミングを制御するＤＬＬ回路用の内部クロック信号を生成する入力バッファ回路を備え、
該入力バッファ回路には、前記外部電源電圧のみが供給されること
を特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記入力データ用の入力バッファ回路から出力されるデータを入力データラッチ信号に同期させてラッチする入力データ用のラッチ回路を備え、
前記入力データ用のラッチ回路には、前記外部電源電圧を降圧した電圧のみが供給されること
を特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記アドレス信号又はコマンド信号用の入力バッファ回路から出力されるアドレス信号又はコマンド信号をラッチするアドレス信号又はコマンド信号用のラッチ回路を備え、
前記アドレス信号又はコマンド信号用のラッチ回路には、前記外部電源電圧を降圧した電圧のみが供給されること
を特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＤＲＡＭ（synchronous dynamic random access memory）や高速ＤＲＡＭ（ＤＤＲ［double data rate］−ＳＤＲＡＭなど）などのように、高速で入出力を行うことが必要とされる半導体装置に関する。
【０００２】
【従来の技術】
たとえば、従来のＳＤＲＡＭにおいては、動作スピードは高速とはいえ、１０ｎｓ程度のサイクルでは入力回路の動作に問題はなく、回路設計も十分マージンのあるものであったが、近年のＳＤＲＡＭの高速化に対応するためには、入力回路の高精度化が必須となっている。
【０００３】
【発明が解決しようとする課題】
ここに、全ての回路に外部電源電圧ＶＣＣを使用するＳＤＲＡＭにおいては、アドレスとコマンドの組み合わせにより消費電流が大きく異なり、この結果、アドレスとコマンドの組み合わせにより内部電位が大きく変動してしまうという問題点があった。
【０００４】
また、たとえば、ＤＤＲ−ＳＤＲＡＭ等の品種においては、アドレス信号用及びコマンド信号用の入力バッファ回路は１入力／１クロックの動作を行うこととされているが、入力データ用の入力バッファ回路は２入力／１クロックの動作を行うこととされており、特に、入力データ用の入力バッファ回路に相対的に厳しいスペックが要求されている。
【０００５】
このような場合、全ての回路に外部電源電圧を使用すると、入力データの取り込みタイミング精度は確保することができるが、たとえば、ＤＤＲ−ＳＤＲＡＭにおいては、パッドの並びが電源−ＤＱ（データ）−電源−ＣＬＫ、／ＣＬＫ−コマンド−アドレス−電源となっているため、アドレスとコマンドの組み合わせにより発生するノイズがＶＣＣ電源線を介してクロック用の入力バッファに伝達され、相補クロック信号ＣＬＫ、／ＣＬＫを高いタイミング精度で取り込めなくなるという問題点があった。
【０００６】
このような問題点を解消すると共に、消費電力の低減化を図るため、外部電源電圧を内部の降圧回路で降圧してなる降圧電圧を使用するＳＤＲＡＭが提案されているが、降圧電圧は、常にレベルが一定しているわけではなく、内部回路の動作状態によって、そのレベルは変動してしまうので、入力回路の精度を向上させるためには、全ての入力回路に降圧電圧を使用するのは得策ではない。
【０００７】
そこで、入力バッファ回路の初段回路を構成するカレントミラー増幅回路には外部電源電圧を使用し、カレントミラー増幅回路以外の部分には降圧電圧を使用するように構成することが考えられるが、このようにする場合には、アドレス信号及びコマンド信号の取り込みタイミング精度は確保することができるが、入力データを高い取り込みタイミング精度で取り込むことができないという問題点があった。
【０００８】
本発明は、かかる点に鑑み、降圧回路を搭載して消費電力の低減化を図るようにしても、所定の入力信号を高い取り込みタイミング精度で取り込むことができるようにした半導体装置などを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、外部から供給される外部電源電圧を降圧する降圧回路を搭載する半導体装置であって、外部から供給されるデータストローブ信号をバッファリングするデータストローブ信号用の入力バッファ回路と、外部から供給される入力データをバッファリングして出力する入力データ用の入力バッファ回路と、外部から供給されるクロック信号をバッファリングして内部クロック信号を生成するクロック信号用の入力バッファ回路と、アドレス信号又はコマンド信号をバッファリングするアドレス信号又はコマンド信号用の入力バッファ回路とを備え、前記クロック信号用の入力バッファ回路は、前記クロック信号が入力されるカレントミラー増幅回路を含む第１の増幅部と、前記第１の増幅部が出力するクロック信号をバッファリングする第１のインバータとを備え、前記アドレス信号又はコマンド信号用の入力バッファ回路は、前記アドレス信号又は前記コマンド信号が入力されるカレントミラー増幅回路を含む第２の増幅部と、前記第２の増幅部が出力するアドレス信号又はコマンド信号をバッファリングする第２のインバータとを備え、前記データストローブ信号用の入力バッファ回路及び前記入力データ用の入力バッファ回路には、前記外部電源電圧のみが供給され、前記第１の増幅部及び前記第２の増幅部には、前記外部電源電圧が供給され、前記第１のインバータ及び前記第２のインバータには、前記外部電源電圧を降圧した電圧が供給されるものである。
【００１０】
本発明の半導体装置によれば、降圧回路を搭載して消費電力の低減化を図るようにしているが、データストローブ信号用の入力バッファ回路及び入力データ用の入力バッファ回路には、電源電圧として安定な外部電源電圧が供給されるとしているので、相対的に高い取り込みタイミング精度が要求される入力データを高い取り込みタイミング精度で取り込むことができる。
【００１１】
また、クロック信号用の入力バッファ回路の第１のインバータには降圧電圧を供給するとしているが、第１の増幅部には、電源電圧として安定な外部電源電圧を供給するとしているので、クロック信号を問題のない取り込みタイミング精度で取り込むことができる。
【００１２】
また、アドレス信号又はコマンド信号用の入力バッファ回路の第２のインバータには降圧電圧を供給するとしているが、第２の増幅部には、電源電圧として安定な外部電源電圧を供給するとしているので、アドレス信号及びコマンド信号を問題のない取り込みタイミング精度で取り込むことができる。
【００１３】
【発明の実施の形態】
以下、図１〜図３を参照して、本発明の一実施形態について、本発明をＤＤＲ−ＳＤＲＡＭに適用した場合を例にして説明する。
【００１４】
図１は本発明の一実施形態が備える入力回路部の概略的構成図であり、図１中、１〜３は外部電源電圧ＶＣＣが印加される電源パッド、４、５は外部電源電圧ＶＣＣを所定の内部回路に供給するＶＣＣ電源配線、６は外部電源電圧ＶＣＣを降圧する内部降圧回路（図示せず）から出力される降圧電圧Ｖｉｉを所定の内部回路に供給するＶｉｉ電源配線である。
【００１５】
また、７はデータ入力回路部であり、８は外部から供給されるデータストローブ信号ＤＳをバッファリングするデータストローブ信号ＤＳ用の入力バッファ回路、９はデータストローブ信号ＤＳ用の入力バッファ回路８から出力されるデータストローブ信号ＤＳに基づいて入力データラッチ信号ＤＱＬＡＴを発生するＤＱＬＡＴ発生回路である。
【００１６】
また、１０は入力データＤＱをバッファリングして相補データＤＱ、／ＤＱを出力する入力データＤＱ用の入力バッファ回路、１１は入力データＤＱ用の入力バッファ回路１０から出力される相補データＤＱ、／ＤＱを入力して入力データＤＱを入力データラッチ信号ＤＱＬＡＴに同期させてラッチする入力データＤＱ用のラッチ回路である。
【００１７】
また、１２はアドレス／コマンド入力回路部であり、１３は外部から供給される相補クロック信号ＣＬＫ、／ＣＬＫをバッファリングして内部クロック信号ＣＬＫ１を生成するクロック信号用の入力バッファ回路である。
【００１８】
また、１４は外部から供給される相補クロック信号ＣＬＫ、／ＣＬＫをバッファリングして、データ出力回路におけるデータ出力タイミングを制御するＤＬＬ（遅延ロックド・ループ）回路用の内部クロック信号ＣＬＫ２を生成する入力バッファ回路である。
【００１９】
すなわち、本発明の一実施形態においては、図示は省略するが、データ出力回路は、ＤＬＬ回路から出力されるデータ出力タイミング信号に同期してデータを外部に出力するように構成されている。
【００２０】
また、１５は外部から供給されるアドレス信号又はコマンド信号をバッファリングするアドレス信号又はコマンド信号用の入力バッファ回路、１６はアドレス信号又はコマンド信号用の入力バッファ回路１５から出力されるアドレス信号又はコマンド信号をラッチするアドレス信号又はコマンド信号用のラッチ回路である。
【００２１】
本発明の一実施形態においては、データストローブ信号ＤＳ用の入力バッファ回路８、ＤＱＬＡＴ発生回路９、入力データＤＱ用の入力バッファ回路１０及び、クロック信号ＣＬＫ、／ＣＬＫ用の入力バッファ回路１４には、電源電圧として外部電源電圧ＶＣＣが供給される。
【００２２】
また、入力データＤＱ用のラッチ回路１１及びアドレス信号又はコマンド信号用のラッチ回路１６には、電源電圧として降圧電圧Ｖｉｉが供給され、クロック信号ＣＬＫ、／ＣＬＫ用の入力バッファ回路１３及びアドレス信号又はコマンド信号用の入力バッファ回路１５には、電源電圧として外部電源電圧ＶＣＣ及び降圧電圧Ｖｉｉが供給される。
【００２３】
図２はデータ入力回路部７の一部分を示す回路図であり、図２中、１８は外部からデータストローブ信号ＤＳが印加されるパッド、１９は外部から入力データＤＱが印加されるパッドである。
【００２４】
また、入力データＤＱ用のラッチ回路１１において、２１はラッチ部であり、２２〜２８はＮＭＯＳトランジスタ、２９〜３２はＰＭＯＳトランジスタ、３３、３４はインバータである。
【００２５】
また、３５は出力回路部であり、３６、３７はＰＭＯＳトランジスタ、３８、３９はＮＭＯＳトランジスタ、４０は出力データＤＯをラッチするラッチ回路であり、４１、４２はインバータである。
【００２６】
図３はアドレス／コマンド入力回路部１２の一部分を示す回路図であり、図３中、４４は外部から正相クロック信号ＣＬＫが印加されるパッド、４５は外部から逆相クロック信号／ＣＬＫが印加されるパッド、４６は外部からアドレス信号ＡＤＤが印加されるパッドである。
【００２７】
また、ＥＮは入力バッファ回路１３、１４、１５を活性化する活性化信号であり、活性化信号ＥＮ＝Ｈレベルの場合には、入力バッファ回路１３、１４、１５＝活性状態、活性化信号ＥＮ＝Ｌレベルの場合には、入力バッファ回路１３、１４、１５＝非活性状態となる。
【００２８】
また、アドレス信号ＡＤＤ用の入力バッファ回路１５において、４７は電源電圧として外部電源電圧ＶＣＣが供給されるカレントミラ−増幅回路からなる増幅部であり、４８〜５１はＰＭＯＳトランジスタ、５２〜５６はＮＭＯＳトランジスタ、５７〜５９はインバータ、Ｖref は基準電位である。
【００２９】
また、６０は増幅部４７から出力されるアドレス信号ＡＤＤをバッファリングするインバータであり、このインバータ６０には電源電圧として降圧電圧Ｖｉｉが供給される。
【００３０】
なお、入力バッファ回路１３は、入力バッファ回路１５と同一の回路構成とされ、ＮＭＯＳトランジスタ５２に相当するＮＭＯＳトランジスタのゲートには正相クロック信号ＣＬＫが印加され、ＮＭＯＳトランジスタ５３に相当するＮＭＯＳトランジスタのゲートには逆相クロック信号／ＣＬＫが印加される。
【００３１】
このように、本発明の一実施形態によれば、降圧回路を搭載して消費電力の低減化を図るようにしているが、データストローブ信号ＤＳ用の入力バッファ回路８、ＤＱＬＡＴ発生回路９及び入力データＤＱ用の入力バッファ回路１０には、電源電圧として安定な外部電源電圧ＶＣＣを供給するとしているので、相対的に高い取り込みタイミング精度が要求される入力データＤＱを高い取り込みタイミング精度でラッチ回路１１に取り込むことができる。
【００３２】
また、アドレス信号又はコマンド信号用の入力バッファ回路１５のドライブ部をなすインバータ６０には降圧電圧Ｖｉｉを供給するとしているが、増幅部４７には、電源電圧として安定な外部電源電圧ＶＣＣを供給するとしているので、アドレス信号及びコマンド信号を問題のない取り込みタイミング精度でラッチ回路１６に取り込むことができる。
【００３３】
また、クロック信号ＣＬＫ、／ＣＬＫ用の入力バッファ回路１４には電源電圧として安定な外部電源電圧ＶＣＣを供給するとしているので、安定した内部クロック信号ＣＬＫ２をＤＬＬ回路に供給することができ、高いタイミング精度でデータを外部に出力することができる。
【００３４】
なお、本発明の一実施形態においては、本発明をＤＤＲ−ＳＤＲＡＭに適用した場合について説明したが、本発明中、第１の発明は、外部から供給される外部電源電圧を降圧する降圧回路を搭載する半導体装置に広く適用することができるものであり、第２の発明は、外部から供給される外部電源電圧を降圧する降圧回路を搭載すると共に、データ出力タイミング信号に従ってデータを外部に出力するデータ出力回路を備える半導体装置に広く適用することができるものである。
【００３５】
ここで、本発明の半導体装置を整理すると、本発明の半導体装置には、以下に記載の半導体装置が含まれる。
【００３６】
（１）  外部から供給される外部電源電圧を降圧する降圧回路を搭載する半導体装置であって、第１の入力信号をバッファリングする第１の入力バッファ回路と、第１の入力バッファ回路から出力される第１の入力信号をラッチする第１の入力信号ラッチ回路と、外部から供給される第１のタイミング信号に基づいて第１の入力信号ラッチ回路に第１の入力信号ラッチタイミング信号を供給する第１の入力信号ラッチタイミング信号発生回路とを備え、第１の入力バッファ回路及び第１の入力信号ラッチタイミング信号発生回路には、電源電圧として外部電源電圧を供給するように構成されていることを特徴とする半導体装置。
【００３７】
（２）  前記（１）記載の半導体装置において、第１の入力信号ラッチ回路には、電源電圧として降圧電圧を供給するように構成されていることを特徴とする半導体装置。
【００３８】
（３）  前記（１）又は（２）に記載の半導体装置において、相対的に低い取り込みタイミング精度で足りる第２の入力信号をバッファリングする第２の入力バッファ回路と、第２の入力バッファ回路から出力される第２の入力信号をラッチする第２の入力信号ラッチ回路と、外部から供給される第２のタイミング信号に基づいて第２の入力信号ラッチ回路に第２の入力信号ラッチタイミング信号を供給する第２の入力信号ラッチタイミング信号発生回路とを備えると共に、第２の入力信号ラッチタイミング信号発生回路は、増幅部と、この増幅部の出力が入力されるドライブ部とを備え、第２の入力バッファ回路及び第２の入力信号ラッチタイミング信号発生回路の増幅部には、電源電圧として外部電源電圧を供給し、第２の入力信号ラッチタイミング信号発生回路のドライブ部には、電源電圧として降圧電圧を供給するように構成されていることを特徴とする半導体装置。
【００３９】
（４）  前記（３）に記載の半導体装置において、第２の入力信号ラッチ回路には、電源電圧として降圧電圧を供給するように構成されていることを特徴とする半導体装置。
【００４０】
（５）  前記（３）又は（４）記載の半導体装置において、第２のタイミング信号をバッファリングして内部タイミング信号を発生する第３の入力バッファ回路と、内部タイミング信号に基づいてデータ出力タイミング信号を発生するデータ出力タイミング信号発生回路と、データ出力タイミング信号に従って外部にデータを出力するデータ出力回路とを備え、第１の入力バッファ回路には、電源電圧として外部電源電圧を供給するように構成されていることを特徴とする半導体装置。
【００４１】
（６）  外部から供給される外部電源電圧を降圧する降圧回路を搭載する半導体装置であって、外部から供給されるタイミング信号をバッファリングして内部タイミング信号を発生する入力バッファ回路と、内部タイミング信号に基づいてデータ出力タイミング信号を発生するデータ出力タイミング信号発生回路と、データ出力タイミング信号に従ってデータを外部に出力するデータ出力回路とを備え、前記入力バッファ回路には、電源電圧として外部電源電圧を供給するように構成されていることを特徴とする半導体装置。
【００４２】
（７）  前記（２）に記載の半導体装置において、半導体装置は半導体記憶装置、第１の入力信号は入力データ、第１のタイミング信号はデータストローブ信号であることを特徴とする半導体装置。
【００４３】
（８）  前記（４）に記載の半導体装置において、半導体装置は半導体記憶装置、第１の入力信号は入力データ、第１のタイミング信号はデータストローブ信号、第２の入力信号はアドレス信号及びコマンド信号、第２のタイミング信号は相補クロック信号であることを特徴とする半導体装置。
【００４４】
（９）  前記（５）に記載の半導体装置において、半導体装置は半導体記憶装置、第１の入力信号は入力データ、第１のタイミング信号はデータストローブ信号、第２の入力信号はアドレス信号及びコマンド信号、第２のタイミング信号は相補クロック信号であることを特徴とする半導体装置。
【００４５】
（１０）  前記（９）に記載の半導体装置において、データ出力タイミング信号発生回路はＤＬＬ回路であることを特徴とする半導体装置。
【００４６】
（１１）  前記（６）に記載の半導体装置において、半導体装置は半導体記憶装置、外部から供給されるタイミング信号は相補クロック信号であることを特徴とする半導体装置。
【００４７】
（１２）  前記（１１）に記載の半導体装置において、データ出力タイミング信号発生回路はＤＬＬ回路であることを特徴とする半導体装置。
【００４８】
【発明の効果】
本発明の半導体装置によれば、降圧回路を搭載して消費電力の低減化を図るようにしているが、データストローブ信号用の入力バッファ回路及び入力データ用の入力バッファ回路には、電源電圧として安定な外部電源電圧が供給されるとしているので、相対的に高い取り込みタイミング精度が要求される入力データを高い取り込みタイミング精度で取り込むことができる。
【００４９】
また、クロック信号用の入力バッファ回路の第１のインバータには降圧電圧を供給するとしているが、第１の増幅部には、電源電圧として安定な外部電源電圧を供給するとしているので、クロック信号を問題のない取り込みタイミング精度で取り込むことができる。また、アドレス信号又はコマンド信号用の入力バッファ回路の第２のインバータには降圧電圧を供給するとしているが、第２の増幅部には、電源電圧として安定な外部電源電圧を供給するとしているので、アドレス信号及びコマンド信号を問題のない取り込みタイミング精度で取り込むことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態が備える入力回路部の概略的構成図である。
【図２】本発明の一実施形態が備えるデータ入力回路部の一部分を示す回路図である。
【図３】本発明の一実施形態が備えるアドレス／コマンド入力回路部の一部分を示す回路図である。
【符号の説明】
ＶＣＣ  外部電源電圧
Ｖｉｉ  内部降圧電圧
【図１】
0004110673.tif 000002
【図２】
0004110673.tif 000003
【図３】
0004110673.tif 000004