(57)【特許請求の範囲】
【請求項１】
電流を抵抗による電圧降下から検出して、電流の変化に比例する電圧を出力する電流―電圧変換回路であって、
前記電流経路に挿入された検出用抵抗と、
この検出用抵抗両端間の電圧差を電流に変換する電圧―電流変換部と、
この電圧―電流変換部の出力電流を電圧に変換する電流―電圧変換部とを具備し、
前記電圧―電流変換部および電流―電圧変換部は、
検出用抵抗の一端に抵抗を介してソースが接続され、ゲートとドレインが共通接続された第１ＰＭＯＳトランジスタと、前記検出用抵抗他端の電源電圧に抵抗を介してソースが接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタとからなり、第１、第２ＰＭＯSトランジスタのソース電圧は同一、第１、第２ＰＭＯSトランジスタのドレイン電流は一定とされる回路と、
前記第２ＰＭＯＳトランジスタおよび前記第１ＰＭＯＳトランジスタの各ドレインと接地間に挿入された一対の定電流ＮＭＯＳトランジスタと、
この各定電流ＮＭＯＳトランジスタと直列に接続され、一対の定電流ＮＭＯＳトランジスタのドレイン電圧を等しく固定する一対のＮＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのソースにドレインが接続され、かつゲートが第２ＰＭＯＳトランジスタのドレインに接続され、前記検出用抵抗の端子間電圧の変化に比例した電流を取出し、かつ負帰還ループを構成する第１ＮＭＯＳトランジスタと、
この第１ＮＭＯＳトランジスタのソースと接地間に接続され、ドレインとゲートが共通接続された第２ＮＭＯＳトランジスタと、
この第２ＮＭＯＳトランジスタのゲートにゲートが接続され、ソースが接地された第３ＮＭＯＳトランジスタと、
この第３ＮＭＯＳトランジスタのドレインが入力に接続された増幅器と
からなることを特徴とする電流―電圧変換回路。
【請求項２】
電流を抵抗による電圧降下から検出して、電流の変化に比例する電圧を出力する電流―電圧変換回路であって、
前記電流経路に挿入された検出用抵抗と、
この検出用抵抗両端間の電圧差を電流に変換する電圧―電流変換部と、
この電圧―電流変換部の出力電流を電圧に変換する電流―電圧変換部とを具備し、
前記電圧―電流変換部および電流―電圧変換部は、
検出用抵抗の一端に抵抗を介してソースが接続され、ゲートとドレインが共通接続された第１ＰＭＯＳトランジスタと、前記検出用抵抗他端の電源電圧に抵抗を介してソースが接続され、ゲートが前記第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタとからなり、第１、第２ＰＭＯSトランジスタのソース電圧は同一、第１、第２ＰＭＯSトランジスタのドレイン電流は一定とされる回路と、
前記第２ＰＭＯＳトランジスタおよび前記第１ＰＭＯＳトランジスタの各ドレインと接地間に挿入された一対の定電流ＮＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのソースと接地間に接続され、ゲートが第２ＰＭＯＳトランジスタのドレインに接続され、前記検出用抵抗の端子間電圧の変化に比例した電流を取出し、かつ負帰還ループを構成する第１ＮＭＯＳトランジスタと、
この第１ＮＭＯＳトランジスタのゲートにゲートが接続され、ソースが接地された第３ＮＭＯＳトランジスタと、
この第３ＮＭＯＳトランジスタのドレインが入力に接続された増幅器と
からなることを特徴とする電流―電圧変換回路。
【請求項３】
電流を抵抗による電圧降下から検出して、電流の変化に比例する電圧を出力する電流―電圧変換回路であって、
前記電流経路に挿入された検出用抵抗と、
この検出用抵抗両端間の電圧差を電流に変換する電圧―電流変換部と、
この電圧―電流変換部の出力電流を電圧に変換する電流―電圧変換部とを具備し、
前記電圧―電流変換部および電流―電圧変換部は、
検出用抵抗の一端に抵抗を介してソースが接続された第１ＰＭＯＳトランジスタと、前記検出用抵抗他端の電源電圧に抵抗を介してソースが接続され、ゲートとドレインが前記第１ＰＭＯＳトランジスタのゲートとともに共通接続された第２ＰＭＯＳトランジスタとからなり、第１、第２ＰＭＯSトランジスタのソース電圧は同一、第１、第２ＰＭＯSトランジスタのドレイン電流は一定とされる回路と、
前記第２ＰＭＯＳトランジスタおよび前記第１ＰＭＯＳトランジスタの各ドレインと接地間に挿入された一対の定電流ＮＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのソースにソースが接続され、かつゲートが第１ＰＭＯＳトランジスタのドレインに接続され、前記検出用抵抗の端子間電圧の変化に比例した電流を取出し、かつ負帰還ループを構成する第３ＰＭＯＳトランジスタと、
この第３ＰＭＯＳトランジスタのドレインと接地間に接続され、ドレインとゲートが共通接続された第２ＮＭＯＳトランジスタと、
この第２ＮＭＯＳトランジスタのゲートにゲートが接続され、ソースが接地された第３ＮＭＯＳトランジスタと、
この第３ＮＭＯＳトランジスタのドレインが入力に接続された増幅器と
からなることを特徴とする電流―電圧変換回路。
【請求項４】
電流を抵抗による電圧降下から検出して、電流の変化に比例する電圧を出力する電流―電圧変換回路であって、
前記電流経路に挿入された検出用抵抗と、
この検出用抵抗両端間の電圧差を電流に変換する電圧―電流変換部と、
この電圧―電流変換部の出力電流を電圧に変換する電流―電圧変換部とを具備し、
前記電圧―電流変換部および電流―電圧変換部は、
検出用抵抗の一端に抵抗を介してソースが接続され、ゲートとドレインが共通接続された第１ＮＭＯＳトランジスタと、前記検出用抵抗他端の接地電圧に抵抗を介してソースが接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲートに接続された第２ＮＭＯＳトランジスタとからなり、第１、第２ＮＭＯSトランジスタのソース電圧は同一、第１、第２ＮＭＯSトランジスタのドレイン電流は一定とされる回路と、
前記第２ＮＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタの各ドレインと電源電圧間に挿入された一対の定電流ＰＭＯＳトランジスタと、
この各定電流ＰＭＯＳトランジスタと直列に接続され、一対の定電流ＰＭＯＳトランジスタのドレイン電圧を等しく固定する一対のＰＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタのソースにドレインが接続され、かつゲートが第２ＮＭＯＳトランジスタのドレインに接続され、前記検出用抵抗の端子間電圧の変化に比例した電流を取出し、かつ負帰還ループを構成する第１ＰＭＯＳトランジスタと、
この第１ＰＭＯＳトランジスタのソースと電源電圧間に接続され、ドレインとゲートが共通接続された第２ＰＭＯＳトランジスタと、
この第２ＰＭＯＳトランジスタのゲートにゲートが接続され、ソースが電源電圧に接続された第３ＰＭＯＳトランジスタと、
この第３ＰＭＯＳトランジスタのドレインと接地電圧間に接続され、ドレインとゲートが共通接続された第３ＮＭＯＳトランジスタと、
この第３ＮＭＯＳトランジスタのゲートにゲートが接続され、ソースが接地電圧に接続された第４ＮＭＯＳトランジスタと、
この第４ＮＭＯＳトランジスタのドレインが入力に接続された増幅器と
からなることを特徴とする電流―電圧変換回路。
【請求項５】
電流を抵抗による電圧降下から検出して、電流の変化に比例する電圧を出力する電流―電圧変換回路であって、
前記電流経路に挿入された検出用抵抗と、
この検出用抵抗両端間の電圧差を電流に変換する電圧―電流変換部と、
この電圧―電流変換部の出力電流を電圧に変換する電流―電圧変換部とを具備し、
前記電圧―電流変換部および電流―電圧変換部は、
検出用抵抗の一端に抵抗を介してソースが接続され、ゲートとドレインが共通接続された第１ＮＭＯＳトランジスタと、前記検出用抵抗他端の接地電圧に抵抗を介してソースが接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲートに接続された第２ＮＭＯＳトランジスタとからなり、第１、第２ＮＭＯSトランジスタのソース電圧は同一、第１、第２ＮＭＯSトランジスタのドレイン電流は一定とされる回路と、
前記第２ＮＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタの各ドレインと電源電圧間に挿入された一対の定電流ＰＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタのソースと電源電圧間に接続され、ゲートが第２ＮＭＯＳトランジスタのドレインに接続され、前記検出用抵抗の端子間電圧の変化に比例した電流を取出し、かつ負帰還ループを構成する第１ＰＭＯＳトランジスタと、
この第１ＰＭＯＳトランジスタのゲートにゲートが接続され、ソースが電源電圧に接続された第３ＰＭＯＳトランジスタと、
この第３ＰＭＯＳトランジスタのドレインと接地電圧間に接続され、ドレインとゲートが共通接続された第３ＮＭＯＳトランジスタと、
この第３ＮＭＯＳトランジスタのゲートにゲートが接続され、ソースが接地電圧に接続された第４ＮＭＯＳトランジスタと、
この第４ＮＭＯＳトランジスタのドレインが入力に接続された増幅器と
からなることを特徴とする電流―電圧変換回路。
【請求項６】
電流を抵抗による電圧降下から検出して、電流の変化に比例する電圧を出力する電流―電圧変換回路であって、
前記電流経路に挿入された検出用抵抗と、
この検出用抵抗両端間の電圧差を電流に変換する電圧―電流変換部と、
この電圧―電流変換部の出力電流を電圧に変換する電流―電圧変換部とを具備し、
前記電圧―電流変換部および電流―電圧変換部は、
検出用抵抗の一端に抵抗を介してソースが接続された第１ＮＭＯＳトランジスタと、前記検出用抵抗他端の接地電圧に抵抗を介してソースが接続され、ゲートとドレインが前記第１ＮＭＯＳトランジスタのゲートとともに共通接続された第２ＮＭＯＳトランジスタとからなり、第１、第２ＮＭＯSトランジスタのソース電圧は同一、第１、第２ＮＭＯSトランジスタのドレイン電流は一定とされる回路と、
前記第２ＮＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタの各ドレインと電源電圧間に挿入された一対の定電流ＰＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタのソースにソースが接続され、かつゲートが第１ＮＭＯＳトランジスタのドレインに接続され、前記検出用抵抗の端子間電圧の変化に比例した電流を取出し、かつ負帰還ループを構成する第５ＮＭＯＳトランジスタと、
この第５ＮＭＯＳトランジスタのドレインと電源電圧間に接続され、ドレインとゲートが共通接続された第２ＰＭＯＳトランジスタと、
この第２ＰＭＯＳトランジスタのゲートにゲートが接続され、ソースが電源電圧に接続された第３ＰＭＯＳトランジスタと、
この第３ＰＭＯＳトランジスタのドレインと接地電圧間に接続され、ドレインとゲートが共通接続された第３ＮＭＯＳトランジスタと、
この第３ＮＭＯＳトランジスタのゲートにゲートが接続され、ソースが接地電圧に接続された第４ＮＭＯＳトランジスタと、
この第４ＮＭＯＳトランジスタのドレインが入力に接続された増幅器と
からなることを特徴とする電流―電圧変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流を抵抗による電圧降下から検出して電圧として出力する電流―電圧変換回路およびそれを利用した電流モードＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
パーソナルコンピュータの電源回路などとして使用される従来の降圧型電流モードＤＣ−ＤＣコンバータの代表的な回路図を図８に示す。この図において、１１は電源電圧Ｖｃｃをオンオフするスイッチング素子としてのＰＭＯＳトランジスタであり、ダイオード１２、インダクタ１３およびキャパシタ１４とともに電圧発生部１６を構成する。ダイオード１２は、アノードが接地され、カソードが前記ＰＭＯＳトランジスタ１１のドレインに接続される。インダクタ１３は一端が前記ＰＭＯＳトランジスタ１１のドレインに接続され、他端は出力端子１５に接続される。キャパシタ１４は出力端子１５と接地間に接続される。
【０００３】
ＰＭＯＳトランジスタ１１のソースと電源電圧Ｖｃｃ間には、ＰＭＯＳトランジスタ１１を介して流れる出力電流を電圧降下で検出する抵抗１７が接続され、この抵抗１７の前記ソース側の一端と反対側の他端（電源電圧Ｖｃｃ）は増幅器１８のプラス入力、マイナス入力にそれぞれ接続される。そして、この増幅器１８の出力は加算器１９の第１入力に接続されており、この加算器１９の第２入力には鋸歯状波電圧発生回路２０から鋸歯状波電圧が供給される。このように接続された抵抗１７、増幅器１８、加算器１９および鋸歯状波電圧発生回路２０は、ＤＣ−ＤＣコンバータの出力電流を抵抗による電圧降下から検出して電圧として出力し、かつその電圧に鋸歯状波電圧を加算する電流―電圧変換回路２１を構成する。
【０００４】
出力端子１５の出力電圧は抵抗２２，２３で分圧されており、分圧点の電圧は誤差増幅器２４のマイナス入力に供給される。この誤差増幅器２４のプラス入力には基準電圧２５が供給される。誤差増幅器２４の出力はＰＷＭ（パルス幅変調）用の比較器２６のマイナス入力に供給され、この比較器２６のプラス入力には前記加算器１９の出力が供給される。さらに、比較器２６の出力はフリップフロップ回路２７のリセット入力に供給されており、このフリップフロップ回路２７のＱ出力は前記ＰＭＯＳトランジスタ１１のゲートに接続される。フリップフロップ回路２７のセット入力には発振器２８の出力が供給されている。
【０００５】
このように構成されたＤＣ−ＤＣコンバータにおいては、抵抗１７の両端の電圧差（抵抗１７による電圧降下）をオペアンプ型の増幅器１８で検知・増幅することにより、出力電流を検出して電圧として出力しており、その出力電圧に加算器１９で鋸歯状波電圧発生回路２０からの鋸歯状波電圧が加算される。この加算器１９の出力電圧は、前記出力電流に応じて変化する。また、ＤＣ−ＤＣコンバータの出力端子１５の出力電圧が抵抗２２，２３で分圧されており、その分圧電圧と基準電圧２５が誤差増幅器２４で比較されることにより、出力端子１５の出力電圧の誤差に応じた電圧が誤差増幅器２４の出力に得られる。そして、この誤差増幅器２４の出力電圧と加算器１９の出力電圧が比較器２６で比較されることにより、ＤＣ−ＤＣコンバータの出力電圧と出力電流により制御されたＰＷＭ信号が比較器２６の出力に得られ、このＰＷＭ信号でフリップフロップ回路２７を介してＰＭＯＳトランジスタ１１をスイッチング制御することにより、電源電圧Ｖｃｃより低い一定の出力直流電圧を電圧発生部１６で発生させて出力端子１５に得ることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来のＤＣ−ＤＣコンバータでは、出力電流を検出し電圧として出力する方法として、抵抗１７の両端の電圧差をオペアンプ型の増幅器１８で検知・増幅しているので、回路構成が複雑になり、ＩＣ化において種々の弊害が発生するという問題点があった。すなわち、従来の図８の回路では、増幅器１８のマイナス入力は電源電圧Ｖｃｃ固定、プラス入力は、抵抗１７による電圧降下が生じているときでも電源電圧からその電圧降下分の高々数１００ｍＶ程度下がった電圧であるため、両入力とも入力電圧はほぼ回路の電源電圧Ｖｃｃである。したがって、この増幅器１８に求められる機能として、同相入力電圧範囲が電源電圧を含んでいることが挙げられる。しかしながら、増幅器１８として使用される通常のオペアンプはこの機能を有しておらず、この機能を持たせるには複雑な回路構成が必要となる。そして、これは、このＤＣ−ＤＣコンバータをＩＣ化する場合にチップ内の素子数の増加を招き、これは、チップサイズの増加あるいは消費電流の増加につながる。
【０００７】
本発明は上記の点に鑑みなされたもので、回路構成が簡単になり、ＣＭＯＳプロセスでのＩＣ化に好適し、しかも電源電圧付近（降圧型ＤＣ−ＤＣコンバータの場合）あるいは接地電圧付近（昇圧型ＤＣ−ＤＣコンバータの場合）の電圧でも問題なく動作し、微小な電圧差でも精度よく検知することができる電流―電圧変換回路およびそれを利用したＤＣ−ＤＣコンバータを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の電流―電圧変換回路は、電流を抵抗による電圧降下から検出して電圧として出力する電流―電圧変換回路であって、前記電流経路に挿入された検出用抵抗と、この検出用抵抗両端間の電圧差を電流に変換する電圧―電流変換部と、この電圧―電流変換部の出力電流を電圧に変換する電流―電圧変換部とを具備することを特徴とする。
【０００９】
本発明のＤＣ−ＤＣコンバータは、出力電流を抵抗による電圧降下から検出して電圧として出力し、かつその電圧に鋸歯状波電圧を加算する電流―電圧変換回路を有し、この電流―電圧変換回路出力と出力電圧誤差電圧からＰＷＭ信号を発生させ、このＰＷＭ信号でスイッチング素子をスイッチング制御するようにしたＤＣ−ＤＣコンバータであって、前記電流―電圧変換回路は、前記スイッチング素子と直列に接続された出力電流検出用抵抗と、この検出用抵抗両端間の電圧差を電流に変換する電圧―電流変換部と、この電圧―電流変換部の出力電流を電圧に変換し、同時に鋸歯状波電圧を加算する電流―電圧変換部とを具備することを特徴とする。
【００１０】
上記の記載から明らかなように本発明では、従来の抵抗両端の電圧差をオペアンプ型の増幅器で検知・増幅する代わりに、この電圧差を一度電流に変換し、その後電圧に再変換する手法をとる。この手法において、電圧―電流変換部は、検知する電圧が電源電圧付近（降圧型ＤＣ−ＤＣコンバータの場合）あるいは接地電圧付近（昇圧型ＤＣ−ＤＣコンバータの場合）でも特に問題はなく、微小な電圧差でも精度よく検知することができる。さらに、回路構成は、特殊な機能が不要であるからごく簡単な構成とし得る。また、再度電圧に戻す電流―電圧変換部には一般的なオペアンプ（増幅器）を使用することができ、このオペアンプのバイアス電圧として鋸歯状波電圧を供給することにより、鋸歯状波電圧の加算も同時に実現できる。
【００１１】
【発明の実施の形態】
次に添付図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明の実施の形態としての降圧型電流モードＤＣ−ＤＣコンバータを示す回路図である。このＤＣ−ＤＣコンバータは、電流―電圧変換回路３１の構成が図８の従来例と相違する。そこで、以下の説明では電流―電圧変換回路３１部分についてのみ詳述することとし、その他の同一部分は図８の各部と同一符号を付すことによりその説明を省略する。
【００１２】
電流―電圧変換回路３１は、検出用抵抗３２と、電圧―電流変換部３３と、電流―電圧変換部としての増幅器（オペアンプ）３４と、鋸歯状波電圧発生回路３５からなる。検出用抵抗３２は、スイッチング素子としてのＰＭＯＳトランジスタ１１のソースと電源電圧Ｖｃｃ間に接続される。この検出用抵抗３２の前記ソース側の一端、および反対側の他端（電源電圧Ｖｃｃ）は、電圧―電流変換部３３の第１、第２入力にそれぞれ接続される。この電圧―電流変換部３３の出力は増幅器３４のマイナス入力に接続され、この増幅器３４のプラス入力には鋸歯状波電圧発生回路３５の出力が接続される。増幅器３４の出力とマイナス入力間には帰還用の抵抗３６が接続されており、増幅器３４の出力が比較器２６のプラス入力に接続される。
【００１３】
このように構成された電流―電圧変換回路３１においては、抵抗３２両端の電圧差が電圧―電流変換部３３で電流に変換され、さらにその電流が増幅器３４で電圧に再変換されるもので、これにより従来の電流―電圧変換回路と同様に、出力電流を抵抗による電圧降下から検出して電圧として出力することができる。しかも、増幅器３４で電流を電圧に再変換する際、増幅器３４のプラス入力に鋸歯状波電圧発生回路３５から鋸歯状波電圧がバイアス電圧として供給されることにより、増幅器３４の出力電圧に鋸歯状波電圧を加算することができる。したがって、増幅器３４の出力電圧を誤差増幅器２４の出力電圧と比較することにより、ＰＷＭ信号を発生させることができる。
【００１４】
図２は、上記電流―電圧変換回路３１（特に電圧―電流変換部３３）の第１の具体的回路図を示す。電圧―電流変換部３３は、定電流源４１、抵抗４２，４３およびＭＯＳトランジスタ４４〜５４で構成される。ＭＯＳトランジスタ４４〜５４のうち、ＭＯＳトランジスタ４４，４５はＰＭＯＳトランジスタ、ＭＯＳトランジスタ４６〜５４はＮＭＯＳトランジスタである。電源電圧Ｖｃｃと接地間には、定電流源４１、ＮＭＯＳトランジスタ４６およびＮＭＯＳトランジスタ４７がこれらの順で直列接続される。ＮＭＯＳトランジスタ４６およびＮＭＯＳトランジスタ４７は、それぞれドレインとゲートが共通接続される。この直列回路には、定電流源４１によって定電流Ｉｒが流れる。検出用抵抗３２の一端（ＰＭＯＳトランジスタ１１のソース側）には抵抗４２を介してＰＭＯＳトランジスタ４４のソースが接続される。このＰＭＯＳトランジスタ４４はゲートがドレインに共通接続される。このＰＭＯＳトランジスタ４４のドレインと接地間にはＮＭＯＳトランジスタ４８およびＮＭＯＳトランジスタ４９がこれらの順で直列接続される。検出用抵抗３２の他端（電源電圧Ｖｃｃ）には抵抗４３を介してＰＭＯＳトランジスタ４５のソースが接続される。このＰＭＯＳトランジスタ４５のドレインと接地間には、ＮＭＯＳトランジスタ５０およびＮＭＯＳトランジスタ５１がこれらの順で直列接続される。ＮＭＯＳトランジスタ５０のゲートおよび前記ＮＭＯＳトランジスタ４８のゲートは前記ＮＭＯＳトランジスタ４６のゲートに共通接続される。ＮＭＯＳトランジスタ５１のゲートおよび前記ＮＭＯＳトランジスタ４９のゲートは前記ＮＭＯＳトランジスタ４７のゲートに共通接続される。前記ＰＭＯＳトランジスタ４５のソースにはＮＭＯＳトランジスタ５２のドレインが接続され、このＮＭＯＳトランジスタ５２のゲートはＰＭＯＳトランジスタ４５のドレインに接続される。ＮＭＯＳトランジスタ５２のソースにはＮＭＯＳトランジスタ５３のドレインが接続される。このＮＭＯＳトランジスタ５３は、ドレインとゲートが共通接続され、かつソースが接地される。ＮＭＯＳトランジスタ５３のゲートにはＮＭＯＳトランジスタ５４のゲートが接続される。このＮＭＯＳトランジスタ５４はソースが接地され、ドレインが電流―電圧変換部としての増幅器（オペアンプ）３４のマイナス入力に接続される。この増幅器３４のプラス入力には図１と同様に鋸歯状波電圧発生回路３５の出力が接続される。さらに、増幅器３４の出力とマイナス入力間には抵抗３６が接続される。なお、ＭＯＳトランジスタ４４〜５４のバックゲート端子は、ＰＭＯＳトランジスタ４４，４５についてはすべてソース端子に、ＮＭＯＳトランジスタ４６〜５４についてはすべて接地に接続される。
【００１５】
上記回路構成においてＮＭＯＳトランジスタ４７，４９，５１はカレントミラー回路を構成し、これらの素子のチャネル長、チャネル幅比（Ｗ／Ｌ）を等しく設定すれば、ＮＭＯＳトランジスタ４９，５１のドレイン電流はほぼ定電流Ｉｒに等しい。ＮＭＯＳトランジスタ４６，４８，５０はＮＭＯＳトランジスタ４９，５１のドレイン電圧を等しく固定し、チャネル長変調効果によるドレイン電流のバラツキを防ぐ。スイッチング素子としてのＰＭＯＳトランジスタ１１のソースの電圧をＶｓとすると、検出用抵抗３２（抵抗値Ｒｓ）を流れる全電流のうちＰＭＯＳトランジスタ１１を流れる電流分Ｉｏは、抵抗４２（抵抗値Ｒ1）へ流れる電流Ｉｒに比べて極めて大きいので、
【数１】
0004090660.tif 000002
となる。
【００１６】
また、ＰＭＯＳトランジスタ４４，４５のソースの電圧は、これらＰＭＯＳトランジスタ４４，４５のＷ／Ｌを等しく設定することで等しくなり、これをＶｓ7とすると、
【数２】
0004090660.tif 000003
となる。したがって、ＮＭＯＳトランジスタ５２のドレインへ流れる電流Ｉ9は、抵抗４２，４３の抵抗値Ｒ1，Ｒ2を等しく設定すれば、
【数３】
0004090660.tif 000004
となり、出力電流Ｉｏ（抵抗３２の端子間電圧）に比例する電流が取出せる。ＮＭＯＳトランジスタ５２は負帰還ループ（動作は後述する）を構成しており、電流Ｉ9を精度よく取出すことができる。したがって、ＮＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４のＷ／Ｌを等しく設定すれば、ＮＭＯＳトランジスタ５４のドレイン電流も電流Ｉ9と等しくなり、出力電流Ｉｏに比例した電流となる。そして、このＮＭＯＳトランジスタ５４のドレイン電流（電流Ｉ9）が増幅器３４のマイナス入力から引き出され、かつ増幅器３４のプラス入力に鋸歯状波電圧（Ｖｒｇ）が印加されることにより、増幅器３４の出力電圧Ｖａｏは
【数４】
0004090660.tif 000005
（ただし、Ｒ3は抵抗３６の抵抗値）となる。すなわち、出力電圧Ｖａｏとして、出力電流Ｉｏに比例し、かつ鋸歯状波電圧Ｖｒｇが加算された電圧を得ることができる。ここで、ＲｓＩｏの増幅率はＲ3／Ｒ2の抵抗比で決まる。
【００１７】
電流―電圧変換回路３１の具体的回路は以上であるが、この具体例において、電圧―電流変換部３３の動作を端的に述べれば次の通りである。すなわち、ＰＭＯＳトランジスタ４４，４５のソース電圧を同一、ＰＭＯＳトランジスタ４４，４５のドレイン電流を一定としておけば、抵抗３２の端子間電圧が変化し、ＰＭＯＳトランジスタ４４，４５のソース電圧が変化したとき、ＰＭＯＳトランジスタ４４，４５のドレイン電流は一定であるから、前記変化に比例した電流が電流Ｉ9として取出せるというものである。
【００１８】
また、この電圧―電流変換部３３においてＮＭＯＳトランジスタ５２は負帰還ループを構成しているが、この負帰還ループの動作は次の通りである。すなわち、何らかの原因でＰＭＯＳトランジスタ４５のドレイン電流が増加し、その結果として電流Ｉ9が減少し、電流Ｉ9と抵抗３２の端子間電圧（出力電流Ｉｏ）との比例関係が崩れるようになると、前記ＰＭＯＳトランジスタ４５のドレイン電流が増大することにより、ＮＭＯＳトランジスタ５２のゲート電圧が上昇し、その結果としてＮＭＯＳトランジスタ５２の導通度が増して電流Ｉ9が増大するようになるので、電流Ｉ9と抵抗３２の端子間電圧との比例関係が回復し維持される。これとは逆に、ＰＭＯＳトランジスタ４５のドレイン電流が減少し、電流Ｉ9が増大した場合は、上記とは逆の作用で電流Ｉ9が減少し、やはり電流Ｉ9と抵抗３２の端子間電圧との比例関係が維持される。
【００１９】
そして、以上のようにして上記電圧―電流変換部３３によれば、電源電圧付近の電圧でも問題なく、かつ微小な抵抗３２両端の電圧差でも精度よく検知して電流に変換できる。さらに、回路構成は上記のように簡単であり、ＣＭＯＳプロセスでのＩＣ化に好適する。さらに、増幅器３４は、電圧―電流変換部３３からの電流を電圧に変換すると同時に、その電圧に鋸歯状波電圧を加算できる。
【００２０】
図３は電流―電圧変換回路３１の第２の具体的回路図で、図２の電圧―電流変換部３３を簡略化した回路例である。この回路では、図２のＮＭＯＳトランジスタ４６，４８，５０，５３が省略されている。したがって、電源電圧Ｖｃｃと接地間には定電流源４１とＮＭＯＳトランジスタ４７が直列接続される。さらに、ＰＭＯＳトランジスタ４４のドレインと接地間にはＮＭＯＳトランジスタ４９のみが、またＰＭＯＳトランジスタ４５のドレインと接地間にはＮＭＯＳトランジスタ５１のみが接続される。さらにＰＭＯＳトランジスタ４５のソースと接地間にＮＭＯＳトランジスタ５２が接続され、このＮＭＯＳトランジスタ５２のゲートにＮＭＯＳトランジスタ５４のゲートが接続される。
【００２１】
この図３の回路は、カレントミラーを構成するＮＭＯＳトランジスタ４９，５１のドレイン電流に若干の差が生じるため精度的には図２の回路より劣るが、ＭＯＳトランジスタを４つ削減でき、チップ占有面積の点からは有利である。
【００２２】
図４は、電流―電圧変換回路３１（特に電圧―電流変換部３３）の第３の具体的回路図を示す。この回路は、図２の回路を昇圧型ＤＣ−ＤＣコンバータに適用した場合である。昇圧型の場合は、ＭＯＳトランジスタ４４〜５４のうち、ＭＯＳトランジスタ４４，４５がＮＭＯＳトランジスタ、ＭＯＳトランジスタ４６〜５４がＰＭＯＳトランジスタである。また、電源電圧Ｖｃｃと接地電圧が図２の場合と逆になっている。したがって、検出用抵抗３２の他端、定電流源４１の一端（ＰＭＯＳトランジスタ４６，４７と反対側）、抵抗４３の一端（ＮＭＯＳトランジスタ４５と反対側）は接地電圧に接続され、ＰＭＯＳトランジスタ４７、４９、５１、５３、５４のソースは電源電圧Ｖｃｃに接続される。さらに、昇圧型の場合は、ＰＭＯＳトランジスタ５４のドレイン電流と同一電流を増幅器３４のマイナス入力から接地に引き出すためにＮＭＯＳトランジスタ５５，５６が追加される。ＮＭＯＳトランジスタ５５は、ソースが接地され、ドレインとゲートは共通接続され、ドレインはＮＭＯＳトランジスタ５４のドレインに接続される。ＮＭＯＳトランジスタ５６は、ソースが接地され、ゲートがＮＭＯＳトランジスタ５５のゲートに接続され、ドレインが増幅器３４のマイナス入力に接続される。また、昇圧型の場合は、電圧発生部１６のスイッチング素子としてのＭＯＳトランジスタ１１にＮＭＯＳトランジスタが使用されるとともに、電圧発生部１６中のインダクタ１３とダイオード１２の接続のし方が図２と異なる。インダクタ１３は、ＮＭＯＳトランジスタ１１のドレインと電源電圧Ｖｃｃ間に接続され、ダイオード１２はＮＭＯＳトランジスタ１１のドレインと出力端子１５間に接続される。
【００２３】
図５は電流―電圧変換回路３１の第４の具体的回路図で、図４の昇圧型で、図３と同様に電圧―電流変換部３３の回路を簡略化した場合である。この回路では、図４のＰＭＯＳトランジスタ４６，４８，５０，５３が省略されている。したがって、電源電圧Ｖｃｃと接地間にはＰＭＯＳトランジスタ４７と定電流源４１がこの順で直列接続される。さらに、ＮＭＯＳトランジスタ４４のドレインと電源電圧Ｖｃｃ間にはＰＭＯＳトランジスタ４９のみが、またＮＭＯＳトランジスタ４５のドレインと接地間にはＰＭＯＳトランジスタ５１のみが接続される。さらにＮＭＯＳトランジスタ４５のソースと電源電圧Ｖｃｃ間にＰＭＯＳトランジスタ５２が接続され、このＰＭＯＳトランジスタ５２のゲートにＰＭＯＳトランジスタ５４のゲートが接続される。
【００２４】
図４および図５の昇圧型の場合も、電流―電圧変換回路３１は図２および図３の降圧型の場合と同様に動作し、同様な効果を得ることができる。
【００２５】
図６は、電流―電圧変換回路３１の第５の具体的回路図で、図２の降圧型で、電圧―電流変換部３３の回路を一部変更した場合である。この回路では、ＭＯＳトランジスタ５２としてＰＭＯＳトランジスタが使用されており、このＰＭＯＳトランジスタ５２のソースがＮＭＯＳトランジスタ４５のソースに接続される。また、このＰＭＯＳトランジスタ５２のドレインにＮＭＯＳトランジスタ５３のドレインとゲートが接続される。また、ＰＭＯＳトランジスタ５２のゲートが、ＰＭＯＳトランジスタ４５のドレインからＰＭＯＳトランジスタ４４のドレインに接続変更されるとともに、ＰＭＯＳトランジスタ４４、４５のゲートが、ＰＭＯＳトランジスタ４４のドレインからＰＭＯＳトランジスタ４５のドレインに接続変更される。さらに、図２で示されるＮＭＯＳトランジスタ４６，４８，５０が省略される。したがって、電源電圧Ｖｃｃと接地間には定電流源４１とＮＭＯＳトランジスタ４７が直列接続される。さらに、ＰＭＯＳトランジスタ４４のドレインと接地間にはＮＭＯＳトランジスタ４９のみが、またＰＭＯＳトランジスタ４５のドレインと接地間にはＮＭＯＳトランジスタ５１のみが接続される。
【００２６】
このような図６の構成でも図２と同様に動作し、ＰＭＯＳトランジスタ５２による負帰還も作用する。すなわち、ＰＭＯＳトランジスタ４５のドレイン電流が増加して電流Ｉ9が減少すると、ＰＭＯＳトランジスタ４４のドレイン電流が減少し、その結果、ＰＭＯＳトランジスタ５２のゲート電圧が低下し、ＰＭＯＳトランジスタ５２の導通度が増して電流Ｉ9が増大するので、電流Ｉ9と抵抗３２の端子間電圧との比例関係が維持される。これとは逆に、ＰＭＯＳトランジスタ４５のドレイン電流が減少して電流Ｉ9が増大する場合は、上記とは逆の作用で電流Ｉ9が減少し、やはり電流Ｉ9と抵抗３２の端子間電圧との比例関係が維持される。ただし、図６の負帰還ではループ利得が図２に比較して低いため、精度的には図２より若干劣る。
【００２７】
しかし、図６の回路は、図２に比較すると電源電圧Ｖｃｃを低くすることができるという効果がある。すなわち、図２の回路では、ＭＯＳトランジスタ５２のゲート電圧は、ＭＯＳトランジスタ５３のゲート・ソース間電圧にＭＯＳトランジスタ５２のゲート・ソース間電圧を加えた電圧（以下第１電圧という）になる。これに対して、図６の回路では、ＭＯＳトランジスタ５２のゲート電圧は、抵抗４３の電圧降下にＭＯＳトランジスタ５２のゲート・ソース間電圧を加えた電圧（以下第2電圧という）になる。電源電圧Ｖｃｃは、これら第１、第2電圧より高くする必要があるが、図６の第2電圧は図２の第１電圧より低くなるので、対応して電源電圧Ｖｃｃも図６の方が図２より低くすることができる。
【００２８】
図７は、電流―電圧変換回路３１の第６の具体的回路図で、図４の昇圧型で、電圧―電流変換部３３の回路を図６と同様に一部変更した場合である。すなわち、この回路では、ＭＯＳトランジスタ５２としてＮＭＯＳトランジスタが使用され、このＮＭＯＳトランジスタ５２のソースがＮＭＯＳトランジスタ４５のソースに接続され、ＮＭＯＳトランジスタ５２のドレインにＰＭＯＳトランジスタ５３のドレインとゲートが接続される。また、前記ＮＭＯＳトランジスタ５２のゲートが、ＮＭＯＳトランジスタ４５のドレインからＮＭＯＳトランジスタ４４のドレインに接続変更されるとともに、ＮＭＯＳトランジスタ４４、４５のゲートが、ＮＭＯＳトランジスタ４４のドレインからＮＭＯＳトランジスタ４５のドレインに接続変更される。さらに、図４で示されるＰＭＯＳトランジスタ４６，４８，５０が省略される。したがって、電源電圧Ｖｃｃと接地間にはＰＭＯＳトランジスタ４７と定電流源４１がこの順で直列接続される。さらに、ＮＭＯＳトランジスタ４４のドレインと電源電圧Ｖｃｃ間にはＰＭＯＳトランジスタ４９のみが、またＮＭＯＳトランジスタ４５のドレインと接地間にはＰＭＯＳトランジスタ５１のみが接続される。このような図７の回路も図６と同様に動作し、同様な効果を得ることができる。
【００２９】
【発明の効果】
以上詳細に説明したように本発明の電流―電圧変換回路およびそれを利用したＤＣ−ＤＣコンバータによれば、抵抗による電圧降下から、電源電圧付近または接地電圧付近の電圧でも問題なく、かつ微小な電圧差でも精度よく検知して、電流（出力電流）を電圧として出力することができ、回路構成も簡単でＣＭＯＳプロセスでのＩＣ化に好適する。
【図面の簡単な説明】
【図１】本発明の実施の形態としての降圧型電流モードＤＣ−ＤＣコンバータを示す回路図。
【図２】上記ＤＣ−ＤＣコンバータにおける電流―電圧変換回路の第１の具体的回路を示す回路図。
【図３】上記ＤＣ−ＤＣコンバータにおける電流―電圧変換回路の第２の具体的回路を示す回路図。
【図４】本発明に係る電流―電圧変換回路の第３の具体的回路を示す回路図。
【図５】本発明に係る電流―電圧変換回路の第４の具体的回路を示す回路図。
【図６】本発明に係る電流―電圧変換回路の第５の具体的回路を示す回路図。
【図７】本発明に係る電流―電圧変換回路の第６の具体的回路を示す回路図。
【図８】従来の降圧型電流モードＤＣ−ＤＣコンバータを示す回路図。
【符号の説明】
３１  電流―電圧変換回路
３２  検出用抵抗
３３  電圧―電流変換部
３４  増幅器（電流―電圧変換部）
３５  鋸歯状波電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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