(57)【特許請求の範囲】
【請求項１】
不揮発性メモリトランジスタを配列したセルアレイと周辺回路とが集積される半導体メモリの製造方法であって、
半導体基板の前記セルアレイの領域にイオン注入を行ってセルアレイ用ウェルを形成する第１のウェル形成工程と、
前記半導体基板の前記周辺回路の高電圧系トランジスタの領域にイオン注入を行って高電圧系トランジスタ用ウェルを形成する第２のウェル形成工程と、
前記半導体基板に、前記不揮発性メモリトランジスタ用のトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜を前記セルアレイの領域に残してエッチング除去する工程と、
前記半導体基板の前記周辺回路の領域に高電圧系トランジスタ用の第１のゲート絶縁膜を形成する工程と、
前記半導体基板の前記周辺回路の低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を介してイオン注入を行って低電圧系トランジスタ用ウェルを形成する第３のウェル形成工程と、
前記半導体基板の前記低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を除去して低電圧系トランジスタ用の第２のゲート絶縁膜を形成する工程と、
前記半導体基板に素子分離絶縁膜を形成する工程と、
前記半導体基板の前記セルアレイの領域に電荷蓄積層を含む不揮発性メモリトランジスタを形成し、前記周辺回路の領域に高電圧系トランジスタ及び低電圧系トランジスタを形成する工程と
を有することを特徴とする半導体メモリの製造方法。
【請求項２】
不揮発性メモリトランジスタを配列したセルアレイと周辺回路とが集積される半導体メモリの製造方法であって、
半導体基板の前記セルアレイの領域にイオン注入を行ってセルアレイ用ウェルを形成する第１のウェル形成工程と、
前記半導体基板に、前記不揮発性メモリトランジスタ用のトンネル絶縁膜を形成する工程と、
前記半導体基板の前記周辺回路の高電圧系トランジスタの領域に、前記トンネル絶縁膜を介してイオン注入を行って高電圧系トランジスタ用ウェルを形成する第２のウェル形成工程と、
前記トンネル絶縁膜を前記セルアレイの領域に残してエッチング除去する工程と、
前記半導体基板の前記周辺回路の領域に前記高電圧系トランジスタ用の第１のゲート絶縁膜を形成する工程と、
前記半導体基板の前記周辺回路の低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を介してイオン注入を行って低電圧系トランジスタ用ウェルを形成する第３のウェル形成工程と、
前記半導体基板の前記低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を除去して低電圧系トランジスタ用の第２のゲート絶縁膜を形成する工程と、
前記半導体基板に素子分離絶縁膜を形成する工程と、
前記半導体基板の前記セルアレイの領域に電荷蓄積層を含む不揮発性メモリトランジスタを形成し、前記周辺回路の領域に高電圧系トランジスタ及び低電圧系トランジスタを形成する工程と
を有することを特徴とする半導体メモリの製造方法。
【請求項３】
前記第２のウェル形成工程及び第３のウェル形成工程はそれぞれ、しきい値調整のためのチャネルイオン注入工程を含む
ことを特徴とする請求項１又は２記載の半導体メモリの製造方法。
【請求項４】
前記素子分離絶縁膜の形成工程は、
前記トンネル絶縁膜及び、前記第１及び第２のゲート絶縁膜上にそれぞれ電荷蓄積層及び、ゲート電極となる電極材料膜とストッパ絶縁膜が積層された状態でエッチングを行って、前記ストッパ絶縁膜から前記半導体基板の所定深さに達する溝を形成する工程と、
前記溝に絶縁膜を埋め込む工程と
を有することを特徴とする請求項１又は２記載の半導体メモリの製造方法。
【請求項５】
前記周辺回路はＣＭＯＳ回路であって、
前記第１のウェル形成工程は、前記セルアレイ用ウェルと同じ導電型となる高電圧系トランジスタ用ウェルを形成するイオン注入工程を含み、
前記第２のウェル形成工程は、前記セルアレイ用ウェルと異なる導電型となる前記高電圧系トランジスタ用ウェルを形成するものであり、
前記第３のウェル形成工程は、第１導電型ウェルを形成するイオン注入工程及び第２導電型ウェルを形成するイオン注入工程を含む
ことを特徴とする請求項１記載の半導体メモリの製造方法。
【請求項６】
前記周辺回路はＣＭＯＳ回路であって、
前記第２のウェル形成工程は、第１導電型ウェルを形成するイオン注入工程及び第２導電型ウェルを形成するイオン注入工程とを含み、
前記第３のウェル形成工程は、第１導電型ウェルを形成するイオン注入工程及び第２導電型ウェルを形成するイオン注入工程を含む
ことを特徴とする請求項２記載の半導体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリトランジスタを含む半導体メモリの製造方法に関する。
【０００２】
【従来の技術】
半導体メモリとして、電気的書き換え可能な不揮発性メモリトランジスタを用いたＮＡＮＤ型やＮＯＲ型のＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭのメモリトランジスタは通常、半導体基板に電荷蓄積層である浮遊ゲートと制御ゲートが積層されたＭＩＳＦＥＴ構造を有する。浮遊ゲートと基板の間にはトンネル絶縁膜が形成される。このメモリトランジスタは、浮遊ゲートの電荷蓄積状態に応じて異なるしきい値電圧の差をデータとして記憶する。データの書き込み／消去は、基板からトンネル絶縁膜を介して浮遊ゲートに電荷を注入し、或いは浮遊ゲートの蓄積電荷を基板に放出させるという動作により行われる。
【０００３】
この種のＥＥＰＲＯＭでは、電気的書き換えのために、電源電圧を昇圧した種々の昇圧電圧が用いられる。このためセルアレイの周辺回路には、昇圧電圧が印加され、従って高耐圧が要求される高電圧系トランジスタと、電源電圧で動作し、従って特に高耐圧が要求されない低電圧系トランジスタとが用いられる。高電圧系トランジスタは例えば、セルアレイのワード線を駆動するロウデコーダ／ワード線ドライバ等に用いられる。低電圧系トランジスタは、アドレスバッファ、入出力バッファ、データ書き換え制御を行うコントローラ等に用いられる。
【０００４】
従来この種のＥＥＰＲＯＭの製造においては、まずシリコン基板のセルアレイ領域、周辺回路の高電圧系トランジスタの領域及び低電圧系トランジスタの領域にそれぞれ最適化されたイオン注入条件でウェル形成及びしきい値電圧調整ためのイオン注入を行う。その後、セルアレイ領域にはトンネル絶縁膜を形成し、周辺回路の高電圧系トランジスタ領域、低電圧系トランジスタ領域にはそれぞれ最適化された膜厚のゲート絶縁膜を順次形成する。
【０００５】
【発明が解決しようとする課題】
しかし、ゲート絶縁膜形成工程の前に、各素子形成領域のウェル形成及びしきい値調整のイオン注入を行うと、ゲート絶縁膜形成の熱工程でウェル及びチャネル領域の不純物再拡散が生じる。特に、セルアレイに用いられるトンネル絶縁膜の形成工程では、高温で長時間の熱酸化と熱窒化を必要とするため、不純物の再拡散が大きく、なかでも熱窒化の工程ではシリコン基板中の不純物の異常な拡散を促進する。このため、特にウェルやチャネルでの急峻な不純物プロファイルを必要とする低電圧系トランジスタにおいて大きな影響が出る。具体的には、低電圧系トランジスタの高速性や安定したしきい値電圧特性が得られず、また一層の低電圧化ができないといった問題がある。
【０００６】
この発明は、上記事情を考慮してなされたもので、安定した高性能の周辺回路トランジスタを得ることができる半導体メモリの製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明は、不揮発性メモリトランジスタを配列したセルアレイと周辺回路とが集積される半導体メモリの製造方法であって、半導体基板の前記セルアレイの領域にイオン注入を行ってセルアレイ用ウェルを形成する第１のウェル形成工程と、前記半導体基板の前記周辺回路の高電圧系トランジスタの領域にイオン注入を行って高電圧系トランジスタ用ウェルを形成する第２のウェル形成工程と、前記半導体基板に、前記不揮発性メモリトランジスタ用のトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜を前記セルアレイの領域に残してエッチング除去する工程と、前記半導体基板の前記周辺回路の領域に高電圧系トランジスタ用の第１のゲート絶縁膜を形成する工程と、前記半導体基板の前記周辺回路の低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を介してイオン注入を行って低電圧系トランジスタ用ウェルを形成する第３のウェル形成工程と、前記半導体基板の前記低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を除去して低電圧系トランジスタ用の第２のゲート絶縁膜を形成する工程と、前記半導体基板に素子分離絶縁膜を形成する工程と、前記半導体基板の前記セルアレイの領域に電荷蓄積層を含む不揮発性メモリトランジスタを形成し、前記周辺回路の領域に高電圧系トランジスタ及び低電圧系トランジスタを形成する工程とを有することを特徴としている。
【０００８】
周辺回路がＣＭＯＳ回路である場合、第１のウェル形成工程は、セルアレイ用ウェルと同じ導電型となる高電圧系トランジスタ用ウェルを形成するイオン注入工程を含むものとする。また、第３のウェル形成工程は、第１導電型ウェルを形成するイオン注入工程及び第２導電型ウェルを形成するイオン注入工程を含む。
【０００９】
この発明はまた、不揮発性メモリトランジスタを配列したセルアレイと周辺回路とが集積される半導体メモリの製造方法であって、半導体基板の前記セルアレイの領域にイオン注入を行ってセルアレイ用ウェルを形成する第１のウェル形成工程と、前記半導体基板に、前記不揮発性メモリトランジスタ用のトンネル絶縁膜を形成する工程と、前記半導体基板の前記周辺回路の高電圧系トランジスタの領域に、前記トンネル絶縁膜を介してイオン注入を行って高電圧系トランジスタ用ウェルを形成する第２のウェル形成工程と、前記トンネル絶縁膜を前記セルアレイの領域に残してエッチング除去する工程と、前記半導体基板の前記周辺回路の領域に前記高電圧系トランジスタ用の第１のゲート絶縁膜を形成する工程と、前記半導体基板の前記周辺回路の低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を介してイオン注入を行って低電圧系トランジスタ用ウェルを形成する第３のウェル形成工程と、前記半導体基板の前記低電圧系トランジスタの領域に、前記第１のゲート絶縁膜を除去して低電圧系トランジスタ用の第２のゲート絶縁膜を形成する工程と、前記半導体基板に素子分離絶縁膜を形成する工程と、前記半導体基板の前記セルアレイの領域に電荷蓄積層を含む不揮発性メモリトランジスタを形成し、前記周辺回路の領域に高電圧系トランジスタ及び低電圧系トランジスタを形成する工程とを有することを特徴としている。
【００１０】
周辺回路がＣＭＯＳ回路である場合、第２のウェル形成工程は、第１導電型ウェルを形成するイオン注入工程及び第２導電型ウェルを形成するイオン注入工程とを含み、第３のウェル形成工程は、第１導電型ウェルを形成するイオン注入工程及び第２導電型ウェルを形成するイオン注入工程を含むものとする。
【００１１】
この発明において、例えば第２のウェル形成工程及び第３のウェル形成工程はそれぞれ、しきい値調整のためのチャネルイオン注入工程を含むものとする。
またこの発明において、素子分離絶縁膜の形成工程は例えば、トンネル絶縁膜及び、第１及び第２のゲート絶縁膜上にそれぞれ電荷蓄積層及び、ゲート電極となる電極材料膜とストッパ絶縁膜が積層された状態でエッチングを行って、ストッパ絶縁膜から半導体基板の所定深さに達する溝を形成する工程と、その溝に絶縁膜を埋め込む工程とからなる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１〜図１５はこの発明の実施の形態によるＥＥＰＲＯＭの要部断面を用いた製造工程を示している。図１に示すように、ｐ型シリコン基板１に犠牲酸化膜２を形成し、この上にリソグラフィによりレジストマスク３ａをパターン形成する。そして、犠牲酸化膜２を介してセルアレイ領域全体にボロンをイオン注入してｐ型ウェル４を形成する。この実施の形態では、周辺回路はＣＭＯＳ回路であって、そのｎチャネルの高電圧系トランジスタの領域に同時にｐ型ウェル５を形成している。またこれらのｐ型ウェル４，５には、必要に応じて、しきい値調整のためのチャネルイオン注入を行う。
【００１３】
レジストマスク３ａを除去し、改めて図２に示すようにリソグラフィによりレジストマスク３ｂを形成する。そして、犠牲酸化膜２を介してリン又は砒素のイオン注入を行って、周辺回路のｐチャネルの高電圧系トランジスタ領域にｎ型ウェル６を形成する。ここでも、必要に応じてしきい値調整のチャネルイオン注入を行う。
【００１４】
次に、犠牲酸化膜２を除去し、図３に示すように、基板１の全面にセルアレイに用いられるトンネル絶縁膜７を形成する。トンネル絶縁膜７は、７５０℃程度の熱酸化により１０ｎｍ或いはそれ以下のシリコン酸化膜を形成した後、更に高温の熱窒化と熱酸化を行って形成されるオキシナイトライド膜である。トンネル絶縁膜７上には、セルアレイの浮遊ゲートの一部となる多結晶シリコン膜８、及び後の素子分離工程でストッパ絶縁膜として用いられるシリコン窒化膜９を堆積する。
【００１５】
次に、リソグラフィ工程を経て、図４に示すように、シリコン窒化膜９、多結晶シリコン膜８及びトンネル絶縁膜７を、セルアレイ領域のみに残してエッチング除去する。そして、露出した周辺回路領域の基板１の表面に、図５に示すように、高電圧系トランジスタに用いられるゲート絶縁膜１０を形成する。ゲート絶縁膜１０は例えば、８００℃の熱酸化による、１０数ｎｍのシリコン酸化膜である。高電圧系トランジスタは、ＮＡＮＤ型ＥＥＰＲＯＭの場合であれば、２０Ｖ程度、ＮＯＲ型ＥＥＰＲＯＭの場合であれば、１０Ｖ程度の電圧を扱うことになり、それに応じて膜厚が設定される。
【００１６】
次に、リソグラフィにより、図６に示すように、周辺回路のｎチャネルの低電圧系トランジスタの領域に開口を持つレジストマスク３ｃを形成し、ボロンのイオン注入を行って、低電圧系トランジスタ用のｐ型ウェル１１を形成する。またｐ型ウェル１１には、必要に応じてしきい値調整のためのチャネルイオン注入を行う。
【００１７】
更に、レジストマスク３ｃを除去して、図７に示すように改めて、周辺回路のｐチャネルの低電圧系トランジスタ領域に開口を持つレジストマスク３ｄを形成する。そして、リン又は砒素のイオン注入を行って、ｎ型ウェル１２を形成する。このｎ型ウェル１２にも、必要に応じてしきい値調整のためのチャネルイオン注入を行う。
【００１８】
次に、レジストマスク３ｄを除去した後、改めて、図８に示すように、周辺回路の低電圧系トランジスタの領域に開口を持つレジストマスク３ｅを形成し、ゲート絶縁膜１０をエッチング除去する。そして、図９に示すように、低電圧系トランジスタの領域に、高電圧系トランジスタ領域のゲート絶縁膜１０より薄いゲート絶縁膜１３を形成する。具体的に、低電圧系トランジスタとして５Ｖ程度の耐圧が必要とされる場合、７５０℃の熱酸化により６〜８ｎｍ程度のシリコン酸化膜を形成する。
【００１９】
続いて、図１０に示すように、周辺回路のゲート電極材料膜である多結晶シリコン膜１４を堆積し、更にこの上に後の素子分離工程でストッパ絶縁膜として用いられるシリコン窒化膜１５を堆積する。セルアレイ領域には既にシリコン窒化膜９が形成されているため、周辺回路領域を覆うレジストマスク（図示せず）を形成して、セルアレイ領域のシリコン窒化膜１５と多結晶シリコン膜１４を選択エッチングして、図１１の状態を得る。セルアレイ領域と周辺回路領域の間の境界領域にはシリコン窒化膜で覆われていない領域ができるので、改めてシリコン窒化膜を全面に堆積する。
【００２０】
図１２は、全面を覆うシリコン窒化膜１６として、既に形成されているシリコン窒化膜９，１０と、その後堆積されたシリコン窒化膜を含めて一体に示している。このシリコン窒化膜１６上には更に、ＴＥＯＳを用いたＣＶＤによる酸化膜（ＴＥＯＳ酸化膜）１７を堆積する。
【００２１】
この後、素子分離工程に入る。図１３に示すように、素子分離領域に開口を持つレジストマスク３ｆをパターン形成し、ＴＥＯＳ酸化膜１７、シリコン窒化膜１６、多結晶シリコン膜８，１４、ゲート絶縁膜７，１０，１３を順次ＲＩＥによりエッチングし、更にシリコン基板１を所定深さまでエッチングする。これにより、図１４に示すように、素子分離溝２０が形成される。
【００２２】
素子分離溝２０の形成後、シリコン酸化膜を堆積し、シリコン窒化膜１６をストッパとしてＣＭＰ処理を行って、図１５に示すように、素子分離溝２０に素子分離酸化膜２１を埋め込む。図１５では、素子分離酸化膜２１を埋め込んだ後、ストッパとして用いたシリコン窒化膜１６をウェットエッチングにより除去した状態を示している。セルアレイ領域と周辺回路領域の境界領域には、素子分離溝は形成されず、最終的にもシリコン窒化膜１６が除去されずに残る。
【００２３】
この後は、通常の素子形成工程になる。セルアレイ領域には、多結晶シリコン膜８を浮遊ゲートの一部とする不揮発性メモリトランジスタを形成し、周辺回路領域には多結晶シリコン膜１４をゲート電極とするトランジスタを形成する。図１６には、最終的なセルアレイ領域の構造と、周辺回路のトランジスタ構造を示している。
【００２４】
素子形成工程の詳細な説明は省くが、多くの工程がセルアレイと周辺回路で共有される。簡単に説明すれば、セレアレイ領域の多結晶シリコン膜８及び周辺回路領域の多結晶シリコン膜１４に重ねて多結晶シリコン膜３１を堆積する。セルアレイ領域ではこの積層膜をパターニングして浮遊ゲート分離を行う。浮遊ゲート上には、第２ゲート絶縁膜としてＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜３２を形成する。このとき、ＯＮＯ膜３２はその上に多結晶シリコン膜３３を積層した状態で、セルアレイ領域のみに残すようにパターニングする。
【００２５】
更にこの上に多結晶シリコン膜３４とＷＳｉ膜３５を堆積し、これらの積層膜を、セルアレイ領域と周辺回路領域で同時にパターニングする。これにより、セルアレイ領域には多結晶シリコン膜３２，３３及びＷＳｉ膜３５の積層構造からなる制御ゲートが形成され、更に多結晶シリコン膜８，３１の積層構造からな浮遊ゲートが形成される。周辺回路領域には、多結晶シリコン膜１４，３１，３４及びＷＳｉ膜３５の積層構造からなるゲート電極が形成される。その後、ｐチャネル及びｎチャネル領域にそれぞれイオン注入を行って、ソース、ドレイン拡散層３７を形成する。
【００２６】
素子形成後、各ゲート電極の周囲はシリコン窒化膜３６により覆う。そして、層間絶縁膜３８を堆積し、コンタクト孔あけを行ってＷ等のコンタクトプラグ３９を埋め込み、層間絶縁膜３８上にメタル配線４０を形成する。
【００２７】
この実施の形態によると、周辺回路の低電圧系トランジスタ領域では、ウェル１１，１２の形成後にゲート絶縁膜形成の熱工程が入るのは、薄いゲート絶縁膜１３の形成工程のみである。従って、ウェル／チャネルイオン注入後の不純物再拡散が小さく抑えられ、急峻な不純物プロファイルを持つ高性能の低電圧系トランジスタが得られる。プロセスは、従来方式の場合と比べて入れ替えがあるのみで、プロセス数が増えることはない。
周辺回路の高電圧系トランジスタ領域では、ウェル５，６の形成後に、トンネル絶縁膜７の熱工程及びゲート絶縁膜１０，１３の熱工程が入るが、低電圧系トランジスタに比べるとその影響は比較的小さい。
【００２８】
［実施の形態２］
周辺回路の高電圧系トランジスタ領域についても、トンネル絶縁膜形成後に、ウェル／チャネルイオン注入を行うようにすれば、熱工程の影響を更に低減することができる。その様な実施の形態を次に説明する。
【００２９】
図１７に示すように、シリコン基板１に犠牲酸化膜２を形成し、この上にセルアレイ領域に開口を持つレジストマスク５０ａをパターン形成する。そしてボロンのイオン注入を行って、セルアレイ領域にｐ型ウェル４を形成する。次に、犠牲酸化膜２を除去し、図１８に示すように、基板１の全面にセルアレイに用いられるトンネル絶縁膜７を形成する。トンネル絶縁膜７は、７５０℃程度の熱酸化により１０ｎｍ或いはそれ以下の酸化膜を形成した後、更に高温の熱窒化と熱酸化を行って形成されるオキシナイトライド膜である。トンネル絶縁膜７上には、セルアレイの浮遊ゲートの一部となる多結晶シリコン膜８、及び後の素子分離工程でストッパ絶縁膜として用いられるシリコン窒化膜９を堆積する。
【００３０】
次に、図１９に示すように、多結晶シリコン膜８とシリコン窒化膜９をセルアレイ領域のみに残してエッチング除去した後、周辺回路のｎチャネルの高電圧系トランジスタ領域に開口を持つレジストマスク５０ｂを形成し、ボロンをイオン注入して、ｐ型ウェル５を形成する。必要に応じて、ｐ型ウェル５にはチャネルイオン注入を行う。
【００３１】
更に、レジストマスク５０ｂを除去して、図２０に示すように改めて、周辺回路のｐチャネルの高電圧系トランジスタ領域に開口を持つレジストマスク５０ｃを形成し、リン又は砒素のイオン注入を行って、ｎ型ウェル６を形成する。このｎ型ウェル６にも、必要に応じてチャネルイオン注入を行う。
【００３２】
以下、先の実施の形態と同様の工程を行う。即ち、レジストマスク５０ｃを除去し、図５に示すように、高電圧系トランジスタに用いられるゲート絶縁膜１０を形成する。ゲート絶縁膜１０は例えば、８００℃の熱酸化による、１０数ｎｍのシリコン酸化膜である。高電圧系トランジスタは、ＮＡＮＤ型ＥＥＰＲＯＭの場合であれば、２０Ｖ程度、ＮＯＲ型ＥＥＰＲＯＭの場合であれば、１０Ｖ程度の電圧を扱うことになり、それに応じて膜厚が設定される。
【００３３】
次に、リソグラフィにより、図６に示すように、周辺回路のｎチャネルの低電圧系トランジスタの領域に開口を持つレジストマスク３ｃを形成し、ボロンのイオン注入を行って、ｎチャネルの低電圧系トランジスタ用のｐ型ウェル１１を形成する。そしてｐ型ウェル１１には、必要に応じてしきい値調整のためのチャネルイオン注入を行う。
【００３４】
更に、レジストマスク３ｃを除去して、図７に示すように改めて、周辺回路のｐチャネルの低電圧系トランジスタ領域に開口を持つレジストマスク３ｄを形成する。そして、リン又は砒素のイオン注入を行って、ｎ型ウェル１２を形成する。このｎ型ウェル１２にも、必要に応じてしきい値調整のためのチャネルイオン注入を行う。
【００３５】
次に、レジストマスク３ｄを除去した後、改めて、図８に示すように、周辺回路の低電圧系トランジスタの領域に開口を持つレジストマスク３ｅを形成し、ゲート絶縁膜１０をエッチング除去する。そして、図９に示すように、低電圧系トランジスタの領域に、高電圧系トランジスタ領域のゲート絶縁膜１０より薄いゲート絶縁膜１３を形成する。具体的に、低電圧系トランジスタとして５Ｖ程度の耐圧が必要とされる場合、７５０℃の熱酸化により６〜８ｎｍ程度のシリコン酸化膜を形成する。
【００３６】
続いて、図１０に示すように、周辺回路のゲート電極材料膜である多結晶シリコン膜１４を堆積し、更にこの上に後の素子分離工程でストッパ絶縁膜として用いられるシリコン窒化膜１５を堆積する。セルアレイ領域には既にシリコン窒化膜９が形成されているため、周辺回路領域を覆うレジストマスク（図示せず）を形成して、セルアレイ領域のシリコン窒化膜１５と多結晶シリコン膜１４を選択エッチングして、図１１の状態を得る。セルアレイ領域と周辺回路領域の間の境界領域にはシリコン窒化膜で覆われていない領域ができるので、改めてシリコン窒化膜を全面に堆積する。
【００３７】
以下、説明を省くが、先の実施の形態と同様に素子分離を行った後、セルアレイ領域に不揮発性メモリトランジスタを、周辺回路に高電圧系及び低電圧系トランジスタを形成する。
この実施の形態によると、周辺回路のトランジスタのウェル／チャネルイオン注入が全て、セルアレイ領域のトンネル絶縁膜形成後に行われる。従って、低電圧系トランジスタのみならず、高電圧系トランジスタについても、不純物再拡散が抑えられ、より高性能化が図られる。
【００３８】
【発明の効果】
以上述べたようにこの発明によれば、セルアレイのトンネル酸化膜形成の熱工程による周辺回路トランジスタへの不純物再拡散の影響を低減して、高性能の周辺回路トランジスタを持つ半導体メモリを得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるセルアレイ及び高電圧系トランジスタ領域のｐ型ウェル形成工程を示す図である。
【図２】同実施の形態の高電圧系トランジスタ領域のｎ型ウェル形成工程を示す図である。
【図３】同実施の形態のトンネル絶縁膜形成及び、多結晶シリコン膜とシリコン窒化膜堆積の工程を示す図である。
【図４】同実施の形態のトンネル絶縁膜をセルアレイ領域に残してエッチング除去する工程を示す図である。
【図５】同実施の形態の高電圧系トランジスタ用のゲート絶縁膜形成工程を示す図である。
【図６】同実施の形態の低電圧系トランジスタ領域のｐ型ウェル形成工程を示す図である。
【図７】同実施の形態の低電圧系トランジスタ領域のｎ型ウェル形成工程を示す図である。
【図８】同実施の形態の低電圧系トランジスタ領域のゲート絶縁膜エッチングの工程を示す図である。
【図９】同実施の形態の低電圧系トランジスタ領域のゲート絶縁膜形成工程を示す図である。
【図１０】同実施の形態の周辺回路用の多結晶シリコン膜とシリコン窒化膜堆積の工程を示す図である。
【図１１】同実施の形態のセルアレイ領域上の不要なシリコン窒化膜と多結晶シリコン膜をエッチング除去する工程を示す図である。
【図１２】同実施の形態のシリコン窒化膜及びシリコン酸化膜堆積の工程を示す図である。
【図１３】同実施の形態の素子分離溝形成のレジストマスクを形成する工程を示す図である。
【図１４】同実施の形態の素子分離溝形成の工程を示す図である。
【図１５】同実施の形態の素子分離酸化膜埋め込み工程を示す図である。
【図１６】同実施の形態によるセルアレイ及び周辺回路トランジスタの構造を示す図である。
【図１７】この発明の他の実施の形態によるセルアレイのｐ型ウェル形成工程を示す図である。
【図１８】同実施の形態によるトンネル絶縁膜形成と多結晶シリコン膜及びシリコン窒化膜の堆積工程を示す図である。
【図１９】同実施の形態による高電圧系トランジスタのｐ型ウェル形成工程を示す図である。
【図２０】同実施の形態による高電圧系トランジスタのｎ型ウェル形成工程を示す図である。
【符号の説明】
１…シリコン基板、２…犠牲酸化膜、３ａ〜３ｆ…レジストマスク、４…ｐ型ウェル（セルアレイ用）、５…ｐ型ウェル（高電圧系トランジスタ用）、６…ｎ型ウェル（高電圧系トランジスタ用）、７…トンネル絶縁膜、８…多結晶シリコン膜、９…シリコン窒化膜、１０…ゲート絶縁膜（高電圧系トランジスタ用）、１１…ｐ型ウェル（低電圧系トランジスタ用）、１２…ｎ型ウェル（低電圧系トランジスタ用）、１３…ゲート絶縁膜（低電圧系トランジスタ用）、１４…多結晶シリコン膜、１５…シリコン窒化膜、１６…シリコン窒化膜、１７…シリコン酸化膜、２０…素子分離溝、２１…素子分離絶縁膜、３１，３３，３４…多結晶シリコン膜、３２…ＯＮＯ膜、３５…ＷＳｉ膜、３６…シリコン窒化膜、３７…ソース、ドレイン拡散層、３８…層間絶縁膜、３９…コンタクトプラグ、４０…メタル配線。
【図１】
0004077177.tif 000002
【図２】
0004077177.tif 000003
【図３】
0004077177.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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