(57)【特許請求の範囲】
【請求項１】
半導体層、ゲートコンタクト及び誘電体層を有し、前記誘電体層は前記半導体層に接触し、前記ゲートコンタクトから前記半導体層を分離し、前記誘電体層の少なくとも一部が有機誘電体である電界効果トランジスタと、
前記ゲートコンタクトに結合された出力を有する回路とを含み、前記回路は、１以上の蓄積電圧パルスを生成するように構成され、
前記半導体層は、導電性チャネルを有し、前記導電性チャネルは有機半導体を含み、
電荷が、前記電圧パルスに応答して前記誘電体層中に蓄積され、
前記導電性チャネルの導電率は、前記ゲートコンタクトに適用される電圧に応答して変化し、
前記導電率は、前記蓄積された電荷に応答して変化する
ことを特徴とする装置。
【請求項２】
前記電界効果トランジスタが、ソースおよびドレインをさらに含み、所与のゲート電圧に対する前記ソースとドレインとの間の導電性パスの導電率が、電荷の蓄積に応答して変化する
ことを特徴とする請求項１記載の装置。
【請求項３】
前記誘電体層は電荷蓄積層を含み、前記電荷蓄積層は、サイクリックオレフィンコポリマー（cyclic olefin copolymer）、ガラスレジン、ポリ４−メチルスチレン（poly 4 methylstyrene）、ＴｉＯ２−シロキサン（TiO２-siloxane）複合体、ジンクオクタエチルポルフィリン（zinc octaethylporphyrin）フィルム、アントラセンメタクリレート（anthracene-methacrylate）コポリマー、ポリメタクリレート（poly methylmethacrylate）、ポリテトラフルオロエチレン（poly-tetrafluoroethylene）、置換スチレン（substituted styrenes）のコポリマー、および静電荷を保持するパーティクルまた孔を有するポリマーの複合体からなるグループから選択される
ことを特徴とする請求項１記載の装置。
【請求項４】
前記誘電体層は、半導体層に対するインターフェースとなるインターフェース層を含む
ことを特徴とする請求項１記載の装置。
【請求項５】
前記インターフェース層が、ガラスレジン、セルフアッセンブルドモノレイヤ(self assembled monolayer)およびポリマーからなるグループから選択される
ことを特徴とする請求項４記載の装置。
【請求項６】
メモリセルをさらに有し、前記トランジスタが、前記セルの情報蓄積デバイスである
ことを特徴とする請求項１記載の装置。
【請求項７】
半導体層、ゲートコンタクト及び誘電体層を有し、前記誘電体層は前記半導体層に接触し、前記ゲートコンタクトから前記半導体層を分離し、前記半導体層は導電性チャネルを有し、前記導電性チャネルは有機半導体を含み、前記誘電体層の少なくとも一部が有機誘電体である有機電界効果トランジスタを準備し、
前記ゲートコンタクトに結合された出力を有する回路を準備し、
前記誘電体層へ１以上の蓄積電圧パルスを供給し、ここで、電荷が、前記電圧パルスに応答して前記誘電体層に蓄積され、前記導電性チャネルの導電率は、前記ゲートへ適用される電圧に従って変化し、前記導電率は、前記蓄積された電荷に従って変化する
ことを特徴とする情報を電気的に蓄積及び読み出す方法。
【請求項８】
複数のメモリセルを含むメモリにおいて、
少なくとも１つのメモリセルが、半導体層、ゲートコンタクト及び誘電体層を有し、前記誘電体層は前記半導体層に接触し、前記ゲートコンタクトから前記半導体層を分離し、前記誘電体層の少なくとも一部が有機誘電体である有機電界効果トランジスタと、
前記ゲートコンタクトに結合された出力を有する回路とを含み、前記回路は、１以上の蓄積電圧パルスを生成するように構成され、
前記半導体層は、導電性チャネルを有し、前記導電性チャネルは有機半導体を含み、
電荷が、前記電圧パルスに応答して前記誘電体層中に蓄積され、
前記導電性チャネルの導電率は、前記ゲートコンタクトに適用される電圧に応答して変化し、
前記導電率は、前記蓄積された電荷に応答して変化する
ことを特徴とするメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有機電子デバイスに係り、特に、有機分極可能（organic polarizable）ゲートトランジスタに関する。
【０００２】
【従来の技術】
有機材料から電子回路を製造することが知られている。利点は、安価なプロセッシングおよび大きなカバレッジエリアを含む。有機半導体チャネルを有する電界効果トランジスタ（ＦＥＴ）は、電気泳動（electrophoretic）ディスプレイピクセルおよびポリマー分散液晶ディスプレイを駆動するために、アレイ中に製造されてきた。数百個の有機ＦＥＴを含む相補形（complimentary）論理エレメントおよびシフトレジスタが生成された。個別のＦＥＴのソースおよびドレイン電極が、特別なアスペクト比を与えるために、マイクロコンタクト（microcontact）印刷を使用してパターン化された。デバイスアーキテクチャは、デポジションおよびプロセッシングステップを最小化するように開発された。
【０００３】
【発明が解決しようとする課題】
有機分極可能（polarizable）ゲートトランジスタおよびさらにそのようなトランジスタを適切に構成された回路において使用する必要性がある。
【０００４】
【課題を解決するための手段】
本発明の実施形態は、有機分極可能ゲートトランジスタ装置を提供する。この装置は、ＦＥＴのゲート接点に結合された回路を有する。ＦＥＴのゲートは、誘電体層を含み、その層の少なくとも一部は、有機誘電体である。回路は、ゲートに電荷が蓄積(stored)されるようにする１以上のストレージ電圧パルスを生成するように構成される。ＦＥＴは、電荷の蓄積に応答して、所与のＶｇに対してその導電率が変化する導電性パスを有する半導体層を有し得る。回路は、ゲート中に蓄積された電荷の消失（dissipation）を生じさせる、１以上の蓄積パルスと反対符号の電圧を有する１以上の消失（dissipation）電圧パルスを生じるように構成されうる。
【０００５】
本発明の追加的な実施形態は、両方とも有機分極可能(organic-based polarizable)のゲートトランジスタ装置を使用する情報を電子的に記憶しかつ読み出すメモリおよび方法を含む。
【０００６】
【発明の実施の形態】
分極可能ゲートトランジスタは、情報記憶デバイスとして、および適応形シナプティク（synaptic）および増幅回路中のエレメントとして使用されうる。トランジスタのゲート接点と半導体チャネルとの間の電荷蓄積または分極化（polarization）は、ゲート接点とチャネル間に追加された電圧を負わせ、これにより、ゲート接点に公称的に加えられる電圧（ゲート電圧、即ちＶｇ）に対する有効チャネル電圧を変化させる。
【０００７】
本発明の実施形態は、そのチャネルに加えられる有効ゲート電圧がＶｇに対してシフトされる分極可能ゲートトランジスタとして動作するように、有機トランジスタを修正する。主な利点は、記憶された情報として読み出しうる追加的デバイス状態の生成（creation）である。また、分極可能または変更されたゲートデバイスは、所定の回路においてより有効に機能しうる。有効しきい値電圧Ｖｔは、利用可能なゲート電圧が制限されるアプリケーションに対して０に非常に近づきうる。デバイスの相互コンダクタンス（transconductance）は、所与のドレイン電流を生じるために必要とされる見かけの（apparent）Ｖｇが低減されうるので、増大されうる。共振および適応形回路は、分極可能ゲートにより本来の場所に（in situ）調節されることができ、擬似（pseudo）ＣＯＭＳ回路は、１つのキャリアタイプのトランジスタから製造されることができ、有機ＦＥＴの感覚上の（sensory）特性が、最適化または多様化（diversified）されうる。
【０００８】
本発明の実施形態は、有機分極可能ゲートデバイスを動作させるように構成された回路を提供する。特に、分極可能ゲートデバイスとして有機ゲート誘電体を有する電界効果トランジスタ（ＦＥＴ）を動作させる回路が開示される。分極可能ゲートＦＥＴは、そのゲートチャージ（gate-charged）状態においてデータを記憶する。好都合なことに、これらの回路は、有機リールツーリール（reel-to-reel）技術で構成されることができ、これは、比較的安価に、メモリデバイスを構成するために有用でありうる。これは、ワークピースをアッセンブリラインから除去しそれを真空チャンバに挿入することを伴う真空技術を必要とする製造プロセスに対する魅力的な代替方法である。リールツーリール技術において、材料が、液体媒体により堆積されうる。
【０００９】
膨大な回路タイプが、本発明の例示的な実施形態により可能である。例示的な実施形態は、ＣＭＯＳコンパチブルフローティングゲートエレメント、アナログメモリエレメント、キャパシタベースド回路、適応（adaptive）回路および有機分極可能ゲートトランジスタとの組合せで使用されうるラーニング（learning）ネットワークのような回路タイプを含む。図１は、本発明の例示的な実施形態によるピクセル回路を示す。この回路は、インバータとして構成されたＦＥＴ１０２および１０４を含む。インバータの出力１０６は、メモリエレメントとして機能する第３のＦＥＴ１０８のゲートに接続されている。ＦＥＴ１０８は、分極可能であり、少なくとも一部が有機誘電体である誘電体層を有する。行１１０および１１２は、それぞれＦＥＴ１０４および１０２への入力を提供する。行１１０は、０Ｖと＋１００Ｖとの間をスイッチする。行１１２は、０Ｖと−１００Ｖとの間をスイッチする。行１１４は、接地（ground）を提供する。ＦＥＴ１０８は、有機ＬＥＤ（light emitting diode）のようなダイオード１１８に接続されている。−２０Ｖと接地との間をスイッチする行１１６が、ダイオード１１８に接続されている。特定の行が選択されるとき、行１１０は、１００Ｖにあり、行１１２は、−１００Ｖにある。いずれか他の行が選択されるとき、行１１０および１１２は０Ｖにある。
【００１０】
列１２０の値は、パルスにより入力され、ＦＥＴ１０８のゲートを１００Ｖまたは−１００Ｖのいずれかにドライブする。これが行われるとき、列１１６は接地に保たれ、ＬＥＤへの過剰な電流の流れを防止する。１００Ｖの電圧をＦＥＴ１０８のゲートに入力するために、−１００Ｖのパルスが加えられる。１つの行が選択されないとき、ＦＥＴ１０２および１０４を含むインバータが、ＦＥＴ１０８のゲートを０Ｖにまたはこの近くに保つことにより、絶縁を提供する。列１１６の電圧は、その列がアドレスされた後、かつ特定の列のアドレッシングの間でないとき、−２０Ｖにスイッチされる。このモードにおいて、ＬＥＤデバイスは、通常の電流の流れを受ける。この設計は、容量性（capacitive）電流がＦＥＴ１０８の状態に変化を生じさせる可能性がないように、電荷注入効果に対する免疫性（immunity）を有する。
【００１１】
図１に示された例示的な実施形態は、有機ＦＥＴと一体化された有機ＬＥＤに対して最適化されている。しかし、この設計原理は、他のタイプの回路および液晶、電気泳動（electrophoretic）デバイスおよびエレクトロクロミック（electrochromic）デバイスのようなディスプレイエレメントに拡張可能である。そのような場合において、ピクセル回路へのいくつかの修正が必要とされる可能がある。例えば、アドレッシングスキームが変更される可能性があり、または回路が、電流源ではなく電圧源として構成される可能性がある。
【００１２】
実験的実施例
半導体1, 4-bis (5-phenyl-2-thienyl) benzene (PTPTP) および N,N'-bis(1H, 1H-perfluorooctyl) naphthalene-1,4,5,8-tetracarboxylic diimide (F15-NTCDI)が、標準的方法を使用して用意された。これらは、それらが典型的に、アキュムレーションレジメ（accumulation regime）（ｐチャネルＰＴＰＴＰに対してネガティブおよびｎチャネルＦ１５−ＮＴＣＤＩに対してポジティブ）において、実質的にＶｔを示すので選ばれた。３つの誘電体材料が使用された。ガラスレジンおよび２つの特に疎水性（hydrophobic）ポリマー、ポリ（4-methylstyrene）（Ｐ４ＭＳ）およびTicona Corporationから得られるＴＯＰＡＳ（Ｒ）のようなサイクリックオレフィンコポリマー（cyclic olefin copolymer）である。ハイド疎水性（hydrophobic）ポリマーは、電荷蓄積（エレクトレット（electret））媒体として好ましいものとして期待された。１−２ミクロンの厚さのポリマー誘電体フィルムは、細かいセリット（fine celite）で磨かれ（polished）、水およびアセトン（acetone）で清浄されたインジウムスズ（indium tin）酸化物コートされたガラス基板上にメシチレン（mesitylene）またはキシレン（xylene）から受けたおよび他のものとしてのスピンコートされたガラスレジン、およびフェニールトリメトキシレン（phenyltrimethoxysilane）で下塗りされた（primed）ＴＯＰＡＳ（Ｒ）であった。半導体フィルムおよび金ソース／ドレイン電極が、高い真空において昇華された（sublimed）。
表１  ＰＴＰＴＰフローティングゲートデバイスの特性
【表１】
0004142346.tif 000002
ａ＋２００Ｖ／１０分デバイスの反転、ｂ１４０℃に加熱され、冷却された、ｃ０Ｖと−１００Ｖとの間で９０分サイクリング動作に固定、ｄ０Ｖと−１００Ｖとの間で１０分サイクリング動作に固定。
表２  Ｆ１５−ＮＴＣＤＩフローティングゲートデバイスの特性
【表２】
0004142346.tif 000003
【００１３】
分極可能ゲート電圧の書き込みの前および後の代表的デバイス特性が、表ＩおよびＩＩにリストされており、それぞれｐチャネルおよびｎチャネル動作に対して図２Ａ−Ｂおよび３Ａ−Ｂに示されている。図２Ａは、用意されたガラスレジン上のＰＴＰＴＰに対する電流電圧プロットを示す。図２Ｂは、公称２００−Ｖデプレッション（depletion）電圧を１０分間加えた後のガラスレジン上のＰＴＰＴＰに対する電流電圧プロットを示す。Ｖｇは、２０−Ｖインクリメントで、＋４０Ｖ（最低電流）から−１００Ｖの範囲にある。Ｖｔより低い全ての電流は、本質的にゼロである。図３Ａ−Ｂは、Ｐ４ＭＳ上のＦ１５−ＮＴＣＤＩに対する電流電圧プロットを示す。図３Ａは、用意されたデバイスに対するプロットを示す。図Ｂは、２００−Ｖデプレッション電圧を１０分間加えた後のデバイス特性を示す。Ｖｇは、２０−Ｖインクリメントで０Ｖ（最低電流）から＋１００Ｖの範囲にある。書き込み電圧Ｖｗが、コモンソースおよびドレイン電圧に対してゲートにより加えられた。ソースドレイン飽和電流（Ｉｄ０．５）の平方根(square root)が実質的に増大し始めるゲート電圧としてレポートされる。良好な副しきい値（subthreshold）特性およびシャープなターンオンを有するデバイスに対して、この電圧は、Ｖｇに対するＩｄ０．５のプロットのｘインターセプト（x-intercept）であり、５Ｖ中に推定されうる。かなり大きな漏れ（leakage）またはシャロー(shallow)なターンオンがある場合において、Ｖｔは、見かけの（apparent）移動度がそのデバイスにおいて観察される最大移動度の２５％に到達するＶｇとして定義され、不確実性（uncertainty）は、１０Ｖである。
【００１４】
全ての３つの誘電体に対して、ＰＴＰＴＰデバイスは、デプレッション電圧で書き込むことにより、アキュムレーションモードターンオンからゼロまたはデプレッションモードターンオンにもたらされた。ＮＴＣＤＩ−Ｆ１５デバイスは、２つの炭化水素（hydrocarbon）誘電体と共にデプレッションに向かってかなり大きなターンオン電圧シフトを示した。最適に動作する（best-behaved）システムは、しきい値電圧シフトの予測可能性、移動度の一貫性（consistency）およびシャープなターンオン特性のために、ガラスレジン上のＰＴＰＴＰであった。書き込みの完全な効果（full effect）が、一般に、書き込みの約１時間後に観察可能であり、アキュムレーション（accumulation）電圧を加えることによりまたは加熱することにより急速に反転することができた。蓄積された電荷は、デバイスが書き込み中に加熱されたとき、よりよく保持された。ＴＯＰＡＳ（Ｒ）は、良好な電荷蓄積能力を示し、その誘電体上のＰＴＰＴＰデバイスは、アキュムレーションモードを通して数百回のオン／オフサイクルに対して安定であった。しかし、ＴＯＰＡＳ（Ｒ）の表面は、高移動度フィルム成長に対して導電性でなかった。これは、電荷蓄積層としてのＴＯＰＡＳ（Ｒ）および半導体インターフェースレイヤとしてのガラスレジンで二層誘電体を形成することにより、ある程度救済された。
【００１５】
書き込み電圧は、おおむねソースドレイン電極から与えられたが、書き込み動作を実行するために、隣接する補助電極を使用することも可能であった。図７は、例示的な補助電極構成を有するＦＥＴ７００を示す。ソース電極７０２およびドレイン電極７０４に加えて、ＦＥＴ７００は、補助電極７０６を含む。図７は、誘電体層７０９上に配置された補助電極７０６を示すが、当業者に知られた他の構成も可能である。誘電体中の少量（１００ｐｐｍ）のエレクトロアクティブな添加物が、電荷蓄積現象に余り大きくない影響を有した。例えば、2,3-ジクロロ-5,6-ジシアノキノシメタンの添加は、加えられたデプレッション電圧の記憶および保持のためのＰＴＰＴＰ／Ｐ４ＭＳデバイスの能力を僅かに減少させ、5,5""-ジヘキシル-□-クウインクチオフェン(quethiophene)は、それを僅かに増大させた。
【００１６】
記憶された電圧は、ゲートの２つのインターフェース(interface)においてまたはその間に注入された静電荷（static charges）および／または移動された双曲子の向き（dipole orientation）の結果である。誘電体中の添加物により生じた影響は、少なくとも何らかの電荷が、誘電体のバルク中に蓄積されうることを示す。また、いくつかの実施形態において、炭化水素（hydrocarbons）が、電界蓄積媒体としても有効である。しかし、負わされた電圧のかなり大きな割合がインターフェースに与えられる（imprinted）可能性は、取り除くことができない。特に、誘電体と半導体の接触面(interface)における双曲子の形成または再配置は、トランジスタが明らかな（decidedly）オン状態に到達するために必要とされるトラップフィリング（trap-filling）およびチャネルフォーメーション（channel-formation）プロセスに深刻な影響を有することになる。
【００１７】
デプレッションを生じることになるゲート電圧と同じ符号を有する電圧パルスは、実際に与えられるＶｇに対してアキュムレーション（accumulation）の方向に有効チャネル電圧のシフトを生じる。これは、多数キャリア（majority carrier）と反対符号の電荷が、半導体と誘電体との接触面近くにデプレッション電圧書き込みの間に誘電体に注入され、トラップのより効率的なフィリング（filling）および半導体中の多数キャリアによるチャネルの形成を可能にすることを示唆する。これは、図４Ａ−Ｅに概略的に示されている。図４Ａは、半導体層４０２中のホールトラップ（hole traps）を有するｐチャネルＦＥＴを示す。非分極可能（non-polarizable）ゲート動作が、図４Ｂ−Ｃに示されている。図４Ｂにおいて、初期アキュムレーション電圧が、トラップを中性化（neutralizes）する。図４Ｃに示されているように、半導体層４０２中のイオンおよび基板４０４中の反対に電荷されたイオンにより生じた更なるアキュムレーション電圧が、チャネルを作る。分極可能ゲート動作が、図４Ｄ−Ｅに示されている。図４Ｄにおいて、誘電体層４０６中に記憶されたデプレッション電圧が、トラップ中性化を生じさせる。図４Ｅは、初期アキュムレーション電圧により作られたチャネルを示す。
【００１８】
１つの例示的な実施形態において、本発明の装置は、１つのＦＥＴゲートに結合された１つの出力を有する回路を含む。このゲートは、１つのゲートコンタクト、１つの誘電体層およびゲートコンタクトから誘電体層へのパスを含む。誘電体層は、１つの有機誘電体を含む少なくとも一部分を有する。この回路は、ゲートに電荷を蓄積させる１以上の蓄積電圧パルスを生じるように構成される。電荷は、ゲート中のどこかに蓄積されることができ、永久的または非永久的でありうる。１つの例示的な実施形態において、電荷は、誘電体層の少なくとも一部中に蓄積される。別の例示的な実施形態において、電荷は、誘電体層の境界に蓄積される。ＦＥＴは、その導電率が、電荷の蓄積に応答して所与のＶｇに対し変化するチャネルのような導電性パスを有する半導体層を有しうる。一般に、導電性パスは、ＦＥＴの電極間、例えばソースとドレイン間のパスである。
【００１９】
図５Ａ−Ｃは、本発明の１つの例示的な実施形態による分極可能ゲートトランジスタの概略的表現を示す。図５Ａ−Ｂは、分極可能ゲートトランジスタにおける電荷蓄積を示す。図５Ａ−Ｃは、１つのゲートを有する基板５０２を示す。このゲートは、基板５０２上に配置された誘電体層５０６を含む。ここで使用されているように、「ゲート誘電体」または「誘電体層」は、１以上の層のゲート誘電体を含む。誘電体層５０６の有機誘電体部分は、単一の層または複数の層の全てまたは部分でありうる。誘電体層５０６は、１以上の金属層も含みうる。ゲートは、ゲートコンタクト５０４およびゲート５０４から誘電体層５０６へのパスをさらに含む。オプショナルとして、ゲートは、ゲートコンタクト５０４をゲート電極５０６に接続し、図５Ａに示されたパスとして働くゲートリード５１８を含みうる。ゲートリード５１８は、例えば、基板５０２の少なくとも一部が導電性であるかまたはゲートコンタクト５０４が誘電体５０６とインターフェースする場合、必要でない可能性がある。半導体層５０８は、誘電体層５０６の上に配置される。ソース電極５１０およびドレイン電極５１２は、半導体層５０８上に配置される。チャネル５１４は、半導体層５０８の少なくとも一部を含む。ここで使用されるように、「一部」は、複数分子（molecules）の単一層の一部と同じくらい小さく構成されうる。電荷は、誘電体のパルク中のドメイン、またはゲートコンタクト５１４とソース５１０およびドレイン５１２間に形成される導電性パスとの間の接触面に蓄積されうる。蓄積された電荷は、誘電体の分極化を生じさせうる。導電性パスは、半導体層５０８のいくらかまたは全てを含みうる。導電性パスは、ゲート電圧の１つの範囲においてまたはしきい値ゲート電圧より上でのみ導電性である。図５Ｂに示されているように、電荷キャリアは、誘電体５０６中に個々に蓄積されうる。代替的に、図５Ｃ中の矢印により示されているように、双曲子は、誘電体の分極化を作りうる。
【００２０】
この回路は、ゲートに蓄積された電荷の消失（dissipation）を起こさせる１以上の消失（dissipation）電圧パルスを生じるように構成されうる。１以上の消失（dissipation）パルスは、１以上の蓄積（storage）パルスと反対符号の電圧を有する。本発明の１つの例示的な実施形態において、１以上の蓄積電圧パルスおよび１以上の消失電圧パルスは、その大きさが、チャネルを導通させる電圧の少なくとも３倍大きい電圧に対応する。
【００２１】
電荷消失は、エネルギを加えることにより所定の誘電体中でなされうる。このエネルギは、回路により生成されうるいずれの形でもあり得るし、ＦＥＴおよびその動作とコンパチブルである。本発明の１つの例示的な実施形態において、エネルギは、熱および／または光の形である。
【００２２】
この回路は、例えば少なくとも１０のファクタによりチャネルの導電率を変化させるゲート電圧パルスを生じさせることもできる。しかし、そのような導電率変化を生じさせるゲート電圧は、デバイスのジオメトリ（geometry）に依存する。特に、ゲート誘電体の厚さが影響を与えうる。本発明の１つの例示的な実施形態において、この回路は、１つの電圧パルスを生じ、有機ゲート誘電体の厚さに対する電圧の比は、約１０Ｖ／１μないし約２００Ｖ／１μの範囲にある。
【００２３】
誘電体層は、電荷を蓄積するために使用される電荷蓄積層を含みうる。この層は、ゲートコンタクトとチャネルとの間に挿入されうる。１つの例示的な実施形態において、電荷蓄積層は、疎水性（hydrophobic）である。１つの例示的な実施形態において、電荷蓄積層が、サイクリックオレフィンコポリマー（cyclic olefin copolymer）、ガラスレジンおよびポリ４−メチルスチレン（poly 4-methyl-styrene）からなるグループから選択される。更なる例は、ＴｉＯ２−ポリシロキサン（TiO２-polysiloxane）複合体、ジンクオクタエチルポルフィリン（zinc octaethylporphyrin）フィルム、アントラセンメタクリレート（anthracene-methacrylate）コポリマー、およびポリメチルメタクリレート（methylmethacrylate）（ＰＭＭＡ）を含む。ポリテトラフルオロエチレン（poly-tetraflouroethylene）、置換スチレン（substituted styrenes）のコポリマーおよび他の疎水性（hydorophobic）モノマー、および静電荷を保持するパーティクルまたは孔（pores）を有するポリマーの複合体が、電荷蓄積層として使用されうる。ＦＥＴ製造プロセスおよび動作とコンパティブルな他の有機ベースド電荷蓄積材料が使用されうる。好都合なことに、例えば、ラバースタンプ上に設けられた複数の電極が、１以上の電圧パルスを送るために使用されるマイクロコンタクトのようなプロセスが、電圧パルスを供給するために使用されうる。そのような技法は、ＦＥＴ以外のデバイスにおいてＰＭＭＡと共に使用されてきたが、ＦＥＴにおいては使用されてこなかった。電圧パルスを提供する他の例示的な方法は、コロナ放電およびイオン注入（ion implantation）を含む。エネルギーは、チャージエントリを容易にするためにチャージングの間与えられうる。
【００２４】
誘電体層は、半導体インターフェース層も含みうる。図６は、本発明の１つの例示的な実施形態によるトランジスタを示す。半導体インターフェース層６０２が、誘電体層６０４と半導体層６０６との間に配置される。半導体インターフェース層６０２は、誘電体層６０４と別個の層またはその一部に対する修正でありうる。例えば、三層プラズマまたは他の化学的酸化方法が、インターフェース層６０２を形成するために誘電体層６０４の表面を修正するために使用されうる。本発明の１つの例示的な実施形態において、インターフェース層６０２は、セルフアッセンブルドモノレイヤ（self assembled monolayer）またはポリマーでありうる。更なる例において、半導体インターフェース層は、ガラスレジンである。サイクリックオレフィンコポリマー（Cyclic olefin copolymer）およびガラスレジンは、ゲート誘電体を形成するために一緒に使用されることができ、サイクリックオレフィンコポリマーは、電荷蓄積層を形成し、ガラスレジンは半導体インターフェース層として働く。
【００２５】
これらの例において提供されるように、ＦＥＴチャネルは、有機半導体としてのＰＴＰＴＰまたはＦ１５−ＮＴＣＤＩを含みうる。しかし、このチャネルは、これらの有機化合物に限定されない。他の例示的な有機半導体は、フェニレン−チオフェンオリゴマー、例えば、5,5'-ジフェニル-2,2'-ビチオフェン、5,5"-ジフェニル-2,2',5',2"-ターチオフェン；5,'5"'ジフェニル-２，２',5',2",5",2"'-クウォーターチオフェン；及び1,4-ビス(5'-ヘキシル-2,2'-ビチエン-5-イル)ベンゼンを含む。別のＮＴＣＤＩ化合物の１つの例示的な例は、N,N'-ビス(2,2,3,3,4,4,4-ヘプタフルオロブチル)ナフタレン-1,4,5,8-テトラカルボキシリックジイシドである。他の例示的な例は、チオフェン−チアゾールオリゴマー、例えば2,5-ビス(2,2'-ビチェン-5-イル)チアゾール及び5,5'-ビス(5'-ヘキシル-2,2'-ビチェン-5-イル)2,2'-ビチアゾール；ベンゾジチオフェン系化合物、例えば、2,2-b:4,5-b'-ジチオフェン)を含む。有機半導体チャネルとして望ましい特性を有する他の有機材料は、フェニレンオリゴマー及びチオフェン及びフルオレンのコオリゴマー及びコポリマーである。
【００２６】
本発明の更なる実施形態において、装置は、トランジスタがセルのインフォメーション蓄積デバイスであるメモリセルを含む。本発明は、複数のそのようなメモリセルを有する１つのメモリをさらに含む。さらに、本発明は、メモリ中の少なくとも１つのメモリセルの少なくとも１つのチャネルが、有機半導体を含むメモリを含む。
【００２７】
本発明の実施形態は、ここで説明された装置の実施形態を使用する情報を電子的に蓄積しかつ読み出す方法を含む。ここで使用されるように、「情報」は、デジタル情報、データおよび／またはロジックを含む。本発明の１つの例示的な実施形態において、情報は、回路に結合されたＦＥＴに蓄積されまたはこれから読み出される。この回路は、ＦＥＴゲートに結合された出力を有し、そのゲートは、ゲートコンタクト、誘電体層およびゲートコンタクトから誘電体層へのパスを含む。誘電体層は、少なくとも一部が有機誘電体を含む。この方法は、ゲートに１以上の蓄積電圧パルスを供給する回路により、ゲートに電荷を蓄積することを含む。
【００２８】
電子的に蓄積された情報は、ゲート誘電体に蓄積された少なくとも何らかの電荷を消失させることにより、全てまたは部分的に消去されうる。情報を消去するための消失は、ここに説明された方法のうちのいずれかにおいて実行されうる。
【００２９】
本発明の例示的な実施形態において、情報を蓄積しかつ読み出す方法は、トランジスタがセルの情報蓄積デバイスであるメモリセルを使用する。更なる実施形態は、有機半導体を有するトランジスタを使用して情報を蓄積しかつ読み出すことを含む。
【００３０】
【発明の効果】
以上説明したように、本発明によれば、有機分極可能（polarizable）ゲートトランジスタおよびさらにそのようなトランジスタを適切に構成された回路における使用を提供できる。
【００３１】
以上の説明は、本発明の一実施例に関するもので、この技術分野の当業者であれば、本発明の種々の変形例を考え得るが、それらはいずれも本発明の技術的範囲に包含される。尚、特許請求の範囲に記載した参照番号がある場合は、発明の容易な理解のためで、その技術的範囲を制限するよう解釈されるべきではない。
【図面の簡単な説明】
【図１】  本発明の例示的な実施形態によるピクセルサーキットを示す図。
【図２】Ａ  ガラスレジン上の1,4-bis (5-フェニル-2-チエニル)ベンゼンに対する電流電圧プロットを示す図。Ｂ  デプレション電圧を加えた後の電流電圧プロットを示す図。
【図３】Ａ  疎水性ポリマー、ポリ（4-メチルスチレン）上のN,N'-bis(1H, 1H-パーフルオロオクチル)ナフタレン-1,4,5,8-テトラカルボキシリツクジイミドに対する電流電圧プロットを示す図。
Ｂ  デプレッション電圧を加えた後の電流電圧プロットを示す図。
【図４】  ホールトラップを有するｐチャネルＦＥＴの非分極可能および分極可能ゲート動作を示す図。
【図５】  分極可能ゲートトランジスタおよびそれへの電荷蓄積を示す図。
【図６】  本発明の１つの例示的な実施形態によるトランジスタを示す図。
【図７】  例示的な補助電極構成を有するトランジスタを示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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