(57)【特許請求の範囲】
【請求項１】
内部ノードに所定電位を与える電位発生回路と、
一方端が前記内部ノードに接続され、前記電位発生回路が活性化されるときには導通状態となり、前記電位発生回路が非活性化されるときには非導通状態となるスイッチ回路と、
前記スイッチ回路の他方端に接続され、前記電位発生回路が活性化されるときには前記内部ノードの電位を安定化させる電位安定化回路とを備え、
前記電位安定化回路は、前記電位発生回路が非活性化されるときに前記所定電位を保持し、
前記電位安定化回路は、
第１の電源電位が与えられる電源ノードと、
前記電源ノードと一方端が接続され、前記電位発生回路が活性化されるときに、前記スイッチ回路を介して他方端が前記内部ノードと接続されるキャパシタとを含む、電圧発生回路。
【請求項２】
前記電位発生回路は、
第２の電源電位を受け、活性化信号に応じて活性化し前記第２の電源電位よりも高い第１の出力電位を発生し、
前記スイッチ回路は、
前記内部ノードと前記キャパシタの前記他方端との間に接続され前記活性化信号に応じて導通するＰチャネルＭＯＳトランジスタを含む、請求項１に記載の電圧発生回路。
【請求項３】
前記ＰチャネルＭＯＳトランジスタは、バックゲートが前記キャパシタの他方端に接続され、
前記活性化信号の高電位レベルを前記キャパシタの他方端の電位に変換して前記ＰチャネルＭＯＳトランジスタのゲートに出力するレベル変換回路をさらに備える、請求項２に
記載の電圧発生回路。
【請求項４】
前記電位発生回路は、
前記第２の電源電位とクロック信号とをうけて前記第１の出力電位を発生するチャージポンプ回路を含む、請求項２に記載の電圧発生回路。
【請求項５】
前記電位発生回路は、
第３の電源電位を受け、活性化信号に応じて活性化し前記第３の電源電位よりも低い第２の出力電位を発生し、
前記スイッチ回路は、
前記内部ノードと前記キャパシタの前記他方端との間に接続され前記活性化信号に応じて導通するＮチャネルＭＯＳトランジスタを含む、請求項１に記載の電圧発生回路。
【請求項６】
前記ＮチャネルＭＯＳトランジスタは、バックゲートが前記キャパシタの他方端に接続され、
前記活性化信号の低電位レベルを前記キャパシタの他方端の電位に変換して前記ＮチャネルＭＯＳトランジスタのゲートに出力するレベル変換回路をさらに備える、請求項５に記載の電圧発生回路。
【請求項７】
前記電位発生回路は、
前記第３の電源電位とクロック信号とをうけて前記第２の出力電位を発生するチャージポンプ回路を含む、請求項５に記載の電圧発生回路。
【請求項８】
前記内部ノードの電位をうけて、データの書込を行なう記憶部と、
前記請求項１〜７のいずれか１項に記載の電圧発生回路とを備える、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、電圧発生回路を含む半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の中には不揮発型メモリと呼ばれるものがあり、電気的にデータを書込むことが可能な不揮発型のメモリの代表としてフラッシュメモリがある。このフラッシュメモリにおいては、書込時および消去時に一定の高電圧が必要である。この高電圧は、多くの場合外部から与えられる電源電圧を内部で昇圧して発生され、各動作モードに応じてメモリセルに所望の電圧が印加されるように制御がされている。
【０００３】
たとえば、書込時においては、外部から与えられるデータに対応する書込パルスを印加する書込パルス印加期間と、書込パルスをメモリセルに与えた後にメモリセルのしきい値電圧が所望のレベルに達しているかを判定するためのベリファイ期間とが交互に繰返される。
【０００４】
書込パルス印加期間では、半導体記憶装置内部のチャージポンプ回路が活性化され、書込用の高電圧を発生される。昇圧時におけるチャージポンプ回路の消費電力が大きい場合は、チップ全体の消費電力の中に占める割合も無視できないものになる。
【０００５】
このチャージポンプ回路における消費電力を削減するためには、チャージポンプそのものの構成段数を減らしたり、チャージポンプ回路の出力に接続される負荷容量を減らすためのマット分割などが行なわれたりしている。
【０００６】
図１１は、従来の半導体記憶装置における電圧発生回路の構成例を示す回路図である。
【０００７】
図１１を参照して、電圧発生回路５００は、チャージポンプ活性化信号ＰＵＭＰＥに応じて活性化され、出力電位Ｖoutを昇圧する正電圧チャージポンプ５０２と、リセット信号ＲＳＴＥに応じて出力電位Ｖoutを電源電位Ｖccになるようにリセットするリセット回路５０４と、出力電位Ｖoutが出力される出力ノードと電源電位Ｖccが与えられる電源ノードとの間に接続されるデカップル容量ＣDECとを含む。この電圧発生回路５００の出力ノードと接地ノードとの間には負荷となる回路が接続されるので、この回路と等価な容量として負荷容量ＣLOADが図に示されている。
【０００８】
図１２は、図１１に示した電圧発生回路５００の動作を説明するための動作波形図である。
【０００９】
図１１、図１２を参照して、まず、時刻ｔ１まではリセット信号ＲＳＴＥによりリセット回路５０４が正電圧チャージポンプ５０２の出力ノードを電源電位Ｖccに結合している。この状態をリセット状態と称する。
【００１０】
時刻ｔ１において、リセット信号ＲＳＴＥがＬレベルに立下がり、リセットが解除される。続いて、チャージポンプ活性化信号ＰＵＭＵＥが時刻ｔ２においてＨレベルへと立上がり正電圧チャージポンプ５０２が活性化され出力電位Ｖoutは次第に所定の高電位に立上がる。そして時刻ｔ２から立上がり時間ｔｒ１だけ経過すると、所定の高電位ＶＨに出力電位が到達する。
【００１１】
そしてデータの書込が行なわれる。
続いてデータの書込が正常に行なわれた後に、メモリセルのしきい値電圧が所望のレベルに達しているかを判定するベリファイ期間においては、立上がり正電圧チャージポンプ５０２は非活性化される。すなわち、時刻ｔ３において、チャージポンプ活性化信号ＰＵＭＰＥがＬレベルへと立下がり、続いて時刻ｔ４において、リセット信号ＲＳＴＥがＨレベルへと立上がり、リセット回路５０４により出力ノードは電源電位Ｖccに結合される。そして、デカップル容量ＣDECおよび負荷容量ＣLOADに蓄積されていた電荷は、リセット回路５０４により電源ノードに放出される。
【００１２】
さらにデータを書込む場合や、データの書込が不十分な場合は、時刻ｔ５において再びリセット信号ＲＳＴＥが解除され時刻ｔ６においてチャージポンプ活性化信号が活性化し再び出力電位Ｖoutは立上がり時間ｔｒ１経過後には高電位ＶＨとなる。
【００１３】
時刻ｔ７においてチャージポンプ活性化信号ＰＵＭＰＥが非活性化し時刻ｔ８においてリセット信号ＲＳＴＥが活性化し再びベリファイ期間になる。
【００１４】
以上説明したように、この昇圧動作の繰返しにおいては、従来、チャージポンプによる昇圧は、リセット回路５０４により出力ノードが電源電位Ｖccに結合されている状態から開始される。したがって、所望の高電位ＶＨまで到達する時間である立上がり時間ｔｒ１は初期状態から昇圧する場合と等しく、常に一定となってしまう。チャージポンプ回路そのものの消費電力は、出力電位Ｖoutが電源電位Ｖccから高電位ＶＨまで立上がる立上がり時が最も大きい。この立上がり時間が長いということは、それだけ消費電力が大きくなってしまうことを意味し、また、データの書込時に必要とされるオペレーション時間の増加を招く一因となる。
【００１５】
【発明が解決しようとする課題】
チャージポンプ回路も含めた電源構成において、メモリセルに所望の電圧を印加するために、チャージポンプ回路で発生された高電位は、検出回路によって所定の一定電位になるように制御される。このとき検出回路によって制御された電位を平滑化するために、通常は、チャージポンプ回路の出力ノードにデカップル容量ＣDECが接続される。
【００１６】
図１１、図１２で説明したように、従来の回路構成においては、ベリファイ期間においてチャージポンプ回路を非活性化する毎に出力ノードをリセットしているため、このデカップル容量ＣDECに蓄積されている電荷をその都度捨てており、消費電力が大きいという問題点があった。
【００１７】
この発明の目的は、従来までリセットの都度捨てていたデカップル容量ＣDECに蓄積されている電荷を保持し、次回昇圧時に再利用して、立上がり時間の高速化を図りそれにより消費電力の削減を図るとともに、オペレーション時間の短縮をすることである。
【００１８】
【課題を解決するための手段】
請求項１に記載の電圧発生回路は、内部ノードに所定電位を与える電位発生回路と、一方端が内部ノードに接続され、電位発生回路が活性化されるときには導通状態となり、電位発生回路が非活性化されるときには非導通状態となるスイッチ回路と、スイッチ回路の他方端に接続され、電位発生回路が活性化されるときには内部ノードの電位を安定化させる電位安定化回路とを備え、電位安定化回路は、電位発生回路が非活性化されるときに所定電位を保持する。
【００１９】
請求項１に記載の電圧発生回路の電位安定化回路は、第１の電源電位が与えられる電源ノードと、電源ノードと一方端が接続され、電位発生回路が活性化されるときに、スイッチ回路を介して他方端が内部ノードと接続されるキャパシタとを含む。
【００２０】
請求項２に記載の電圧発生回路は、請求項１に記載の電圧発生回路の構成に加えて、電位発生回路は、第２の電源電位を受け、活性化信号に応じて活性化し第２の電源電位よりも高い第１の出力電位を発生し、スイッチ回路は、内部ノードとキャパシタの他方端との間に接続され活性化信号に応じて導通するＰチャネルＭＯＳトランジスタを含む。
【００２１】
請求項３に記載の電圧発生回路は、請求項２に記載の電圧発生回路の構成に加えて、ＰチャネルＭＯＳトランジスタは、バックゲートがキャパシタの他方端に接続され、活性化信号の高電位レベルをキャパシタの他方端の電位に変換してＰチャネルＭＯＳトランジスタのゲートに出力するレベル変換回路をさらに備える。
【００２２】
請求項４に記載の電圧発生回路は、請求項２に記載の電圧発生回路の構成に加えて、電位発生回路は、第２の電源電位とクロック信号とをうけて第１の出力電位を発生するチャージポンプ回路を含む。
【００２３】
請求項５に記載の電圧発生回路は、請求項１に記載の電圧発生回路の構成に加えて、電位発生回路は、第３の電源電位を受け、活性化信号に応じて活性化し第３の電源電位よりも低い第２の出力電位を発生し、スイッチ回路は、内部ノードとキャパシタの他方端との間に接続され活性化信号に応じて導通するＮチャネルＭＯＳトランジスタを含む。
【００２４】
請求項６に記載の電圧発生回路は、請求項５に記載の電圧発生回路の構成に加えて、ＮチャネルＭＯＳトランジスタは、バックゲートがキャパシタの他方端に接続され、活性化信号の低電位レベルをキャパシタの他方端の電位に変換してＮチャネルＭＯＳトランジスタのゲートに出力するレベル変換回路をさらに備える。
【００２５】
請求項７に記載の電圧発生回路は、請求項５に記載の電圧発生回路の構成に加えて、電位発生回路は、第３の電源電位とクロック信号とをうけて第２の出力電位を発生するチャージポンプ回路を含む。
請求項８に記載の半導体記憶装置は、内部ノードの電位をうけて、データの書込を行なう記憶部と、請求項１〜７のいずれか１項に記載の電圧発生回路とを備える。
【００２６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお図中同一符号は同一または相当部分を示す。
【００２７】
［実施の形態１］
図１は、本発明の半導体記憶装置１の概略構成を示すブロック図である。
【００２８】
図１を参照して、半導体記憶装置１は、内部にＲＯＭを用い、このＲＯＭに保持しているプログラムコードに基づき書込および消去の制御を行なうＣＰＵ２と、ＣＰＵ２からスタンバイ信号ＣＸＨＲＤＹおよびチャージポンプ活性化信号ＰＰＵＭＰＥ、リセット信号ＲＳＴＥを受けてこれらに応じて出力電位Ｖout+を発生させる正電圧発生回路４と、スタンバイ信号ＣＸＨＲＤＹ、リセット信号ＲＳＴＥおよびチャージポンプ活性化信号ＮＰＵＭＰＥを受けて出力電位Ｖout-を発生させる電圧発生回路８と、電位ＶWLを発生させるＷＬブースト回路１２と、ＣＰＵ２によって制御され出力電位Ｖout+、Ｖout-および電位ＶWLを受けて各内部回路に分配するディストリビュータ１４とを含む。
【００２９】
半導体記憶装置１は、さらに、アドレス信号ＡＤＲを受けるアドレスバッファ１６と、アドレスバッファからアドレス信号を受けディストリビュータから電位の供給を受けセレクトゲートＳＧＬ、ワード線ＷＬ０、ＷＬ１、ソース線ＳＬおよびウェルの各電位を決定するＸデコーダ１８と、データ入出力信号ＤＩＯを授受するための入出力バッファ２２と、アドレスバッファ１６からアドレス信号を受けデコードするＹデコーダ２０と、Ｙデコーダ２０の出力に応じてデータ入出力信号に対応しメインビット線ＭＢＬに高電圧を印加するＹ系制御回路２４とを含む。
【００３０】
Ｘデコーダは、図示しないが、ワード線を選択するためのＷＬデコーダと、セレクトゲートを選択するためのＳＧデコーダと、選択されたメモリブロックに対応するウェル領域を選択するＷＥＬＬデコーダと、ソース線を選択するためのＳＬデコーダとを含む。
【００３１】
Ｙ系制御回路２４は、読出時にカラム選択を行ないセンスアンプで読出作業を行なうＹＧ＆センスアンプと、ラッチ回路を有しラッチしているデータに基づき書込時にメインビット線ＭＢＬに高電圧を印加するかどうかを決定するページバッファとを含む。
【００３２】
ＷＬブースト回路１２は、高速アクセスを実現するために読出時に選択されたワード線ＷＬおよび選択されたセレクトゲートＳＧに与える昇圧電位を発生する回路である。
【００３３】
半導体記憶装置１は、さらに、メモリアレイ２６を含む。メモリアレイ２６は、それぞれが分離されたウェルの内部に形成されるメモリブロックＢＬＯＣＫ０〜ＢＬＯＣＫｎを含む。
【００３４】
メモリブロックＢＬＯＣＫ０は、メモリセル３０、３２と、セレクトゲート２８とを含む。メモリブロックＢＬＯＣＫ０では、Ｘデコーダ１８によって選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対応するメモリセルが選択されメインビット線ＭＢＬからデータに対応する信号を受けてデータ保持が行なわれる。図１では、選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対応するメモリセル３０，３２およびセレクトゲート２８が代表的に図示されている。
【００３５】
図２は、図１に示したＣＰＵ２が各動作に対応して出力する制御信号を説明するための図である。
【００３６】
図１、図２を参照して、正電圧発生回路４に含まれるチャージポンプおよび負電圧発生回路８に含まれるチャージポンプは、書込時および消去時の高電圧パルス印加時だけ活性化される。したがって、書込時、消去時の両方の場合において、高電圧パルス印加がされるときにはポンプイネーブル信号ＰＰＵＭＰＥ、ＮＰＵＭＰＥは、ともにＨレベルとなり、ベリファイ期間においてはともにＬレベルとなる。信号ＣＸＨＲＤＹは、ＣＰＵ２の動作を伴う書込時および消去時において、半導体記憶装置の内部が動作中ということをユーザに知らせるためにＬレベルとなる。信号ＣＸＨＲＤＹは、読出時のようなＣＰＵ２の動作を伴わない場合にはＨレベルとなる。
【００３７】
図３は、図１に示したディストリビュータ１４の動作を説明するための図である。
【００３８】
図１、図３を参照して、まずデータの書込時には、ディストリビュータ１４によってＸデコーダに電位Ｖout+、Ｖout-および接地電位が供給される。図３では接地電位が与えられる場合には、ＧＮＤと表示されている。Ｘデコーダ１８は、アドレス信号ＡＤＲに応じて選択したワード線ＷＬには電位Ｖout-を与え、選択されていないワード線ＷＬに対しては接地電位を与える。同様に、Ｘデコーダ１８は、選択されているセレクトゲートに対応してセレクトゲート線ＳＧＬにＶout+を与え、非選択のセレクトゲートに対してはセレクトゲート線ＳＧＬに接地電位を与える。また、Ｘデコーダ１８は、データの書込時においては各ブロックに対応するウェルをいずれも接地電位にする。
【００３９】
一方、Ｙ系制御回路２４に含まれるページバッファは、ディストリビュータ１４から電位Ｖout+の供給を受け、メモリセルにデータを書込む場合にはデータに基づいてメインビット線ＭＢＬに電位Ｖout+を与える。
【００４０】
次に、データの消去時について説明する。
ディストリビュータ１４は、Ｘデコーダ１８に対して電位Ｖout+、Ｖout-および接地電位を与える。Ｘデコーダ１８は、アドレス信号ＡＤＲに応じて選択されるワード線ＷＬには電位Ｖout+を与え、選択されないワード線ＷＬに対しては接地電位を与える。
【００４１】
同様に、Ｘデコーダ１８は、アドレス信号ＡＤＲに応じて選択されるセレクトゲートに対応するセレクトゲート線ＳＧＬに電位Ｖout-を与え、選択されないセレクトゲートに対応するセレクトゲート線ＳＧＬに接地電位を与える。
【００４２】
さらに、Ｘデコーダ１８は、データ消去が行なわれるメモリブロックに対応してそのメモリブロックのウェル電位として電位Ｖout-を出力し、消去のために選択されない、すなわちデータ消去をしないブロックのウェルには接地電位を与える。
【００４３】
また、ディストリビュータ１４は、Ｙ系制御回路２４に対して電源電位Ｖccを与える。Ｙ系制御回路２４に含まれるページバッファは、メインビット線ＭＢＬに電源電位Ｖccを与える。
【００４４】
次に、データ読出時の動作について説明する。
データ読出時においては、正電圧発生回路４および負電圧発生回路８は非活性化されており、ディストリビュータ１４は、ＷＬブースト回路１２が出力する電位ＶWLをＸデコーダ１８に与える。
【００４５】
Ｘデコーダ１８は、データを読出すために選択されているワード線ＷＬに対して電位ＶWLを与え、選択されていないワード線ＷＬに対しては接地電位を与える。
【００４６】
また、Ｘデコーダ１８は、選択されているセレクトゲートに対応するセレクトゲート線ＳＧＬに対して電位ＶWLを与え、選択されていないセレクトゲート線を接地電位にする。また、データ読出時は、各メモリブロックのウェルは接地電位にされる。
【００４７】
ディストリビュータ１４は、データの読出時には電源電位ＶccをＹ系制御回路２４に与える。Ｙ系制御回路２４はメインビット線ＭＢＬに電源電位Ｖccを与える。
【００４８】
図４は、図１に示した正電圧発生回路４の構成を示す回路図である。
図４を参照して、正電圧発生回路４は、チャージポンプ活性化信号ＰＰＵＭＰＥおよび信号ＣＸＨＲＤＹを受けるＮＯＲ回路１０４と、チャージポンプ活性化信号ＰＰＵＭＰＥによって活性化されノードＮout+の電位を昇圧する正電圧チャージポンプ２００と、リセット信号ＲＳＴＥによって活性化されノードＮout+を電源電位Ｖccに結合するリセット回路１０２と、ＮＯＲ回路１０４の出力を受けてレベル変換するレベル変換回路１０６と、ゲートにレベル変換回路１０６の出力を受けノードＮout+とノードＮ１との間に接続されるＰチャネルＭＯＳトランジスタ１０８と、ノードＮ１と電源電位Ｖccが与えられる電源ノードとの間に接続されゲートが電源ノードと接続されるＮチャネルＭＯＳトランジスタ１１０と、ノードＮ１と電源ノードとの間に接続されるデカップル容量ＣDEC1とを含む。この正電圧発生回路４の出力ノードであるノードＮout+からは正電圧発生回路４の出力電位Ｖout+が出力される。ノードＮout+には、図１で示したディストリビュータ１４等による負荷容量ＣLOAD1が接続されていることになる。
【００４９】
レベル変換回路１０６は、ＮＯＲ回路１０４の出力を受けて反転するインバータ１１２と、ソースが接地ノードに接続されゲートにインバータ１１２の出力を受けるＮチャネルＭＯＳトランジスタ１１６と、ソースが接地ノードに接続されゲートにＮＯＲ回路１０４の出力を受けるＮチャネルＭＯＳトランジスタ１１４と、ノードＮ１とＮチャネルＭＯＳトランジスタ１１４のドレインとの間に接続されゲートにＮチャネルＭＯＳトランジスタ１１６のドレインが接続されるＰチャネルＭＯＳトランジスタ１１８と、ノードＮ１とＮチャネルＭＯＳトランジスタ１１６のドレインとの間に接続されゲートにＮチャネルＭＯＳトランジスタ１１４のドレインが接続されるＰチャネルＭＯＳトランジスタ１２０とを含む。
【００５０】
ＰチャネルＭＯＳトランジスタ１１８のバックゲートおよびＰチャネルＭＯＳトランジスタ１２０のバックゲートは、ノードＮ１に接続されている。
【００５１】
ＮチャネルＭＯＳトランジスタ１１６のドレインからはレベル変換回路１０６の出力信号が出力される。また、ＰチャネルＭＯＳトランジスタ１０８のバックゲートはノードＮ１に接続される。このように接続することで、レベル変換回路１０６がＨレベルを出力するときはＰチャネルＭＯＳトランジスタのゲートソース間の電位差は常に０にすることができる。また、ＰチャネルＭＯＳトランジスタが形成されるウェル領域の電位、すなわち、ＰチャネルＭＯＳトランジスタ１０８のバックゲートの電位は、ソースと等しくなるため、ノードＮ１の電位がどのような電位であっても基板効果によるしきい値の変化を考慮する必要がない。
【００５２】
つまり、従来と異なる点は、出力ノードＮoutとデカップル容量ＣDEC1との間にスイッチ用のＰチャネルＭＯＳトランジスタ１０８を挿入していることである。このＰチャネルＭＯＳトランジスタ１０８は、信号ＣＸＨＲＤＹとチャージポンプイネーブル信号ＰＰＵＭＰＥに応じて導通／非導通の制御がなされる。
【００５３】
信号ＣＸＨＲＤＹは、スタンバイ時にはＨレベルとなり、それ以外の書込時および消去時等にはＬレベルとなる信号である。チャージポンプ活性化信号ＰＰＵＭＰＥは、チャージポンプ活性化時にＨレベルとされ、非活性化時にＬレベルとされる信号である。リセット信号ＲＳＴＥは、Ｈレベルでリセット回路１０２を活性化し、Ｌレベルでリセット回路１０２を非活性化する信号である。
【００５４】
図５は、図４における正電圧チャージポンプ回路２００の構成例を示す回路図である。
【００５５】
図示しないが、正電圧チャージポンプ回路２００にはチャージポンプイネーブル信号ＰＰＵＭＰＥの活性化に応じてクロック信号φ，／φが与えられる。
【００５６】
図５を参照して、正電圧チャージポンプ回路２００は、アノードが電源電位Ｖｃｃと結合されカソードがノードＮ２１に接続されるダイオード２０１と、アノードとカソードとがそれぞれノードＮ２１、Ｎ２２に接続されるダイオード２０２と、アノードとカソードとがそれぞれノードＮ２２、Ｎ２３に接続されるダイオード２０３と、アノードとカソードとがそれぞれノードＮ２３、Ｎ２４に接続されるダイオード２０４と、アノードとカソードとがそれぞれノードＮ２４、Ｎ２５に接続されるダイオード２０５と、アノードとカソードとがそれぞれノードＮ２５、Ｎ２６に接続されるダイオード２０６と、アノードがノードＮ２６に接続されカソードがノードＮout+と接続されるダイオード２０７とを含む。
【００５７】
ここで、ノードＮout+は正電圧チャージポンプ回路２００の出力ノードであり、出力電位である昇圧電位Ｖout+がノードＮout+から出力される。
【００５８】
正電圧チャージポンプ回路２００は、さらに、クロック信号φが与えられるクロックノードとノードＮ２１との間に接続されるキャパシタ２４０と、クロック信号φと相補なクロック信号／φが与えられる相補クロックノードとノードＮ２２との間に接続されるキャパシタ２４１と、クロックノードとノードＮ２３との間に接続されるキャパシタ２４２と、相補クロックノードとノードＮ２４との間に接続されるキャパシタ２４３と、クロックノードとノードＮ２５との間に接続されるキャパシタ２４４と、相補クロックノードとノードＮ２６との間に接続されるキャパシタ２４５とを含む。
【００５９】
図５に示したダイオード２０１〜２０７としては、たとえば、ＭＯＳＦＥＴをダイオード接続したものが用いられる。
【００６０】
図６は、図４に示した正電圧発生回路４の動作を説明するための動作波形図である。
【００６１】
図４、図６を参照して、時刻ｔ１において、スタンバイモードから書込消去モードに入り、時刻ｔ２においてリセット信号ＲＳＴＥが立下がりリセット回路１０２が非活性化される。
【００６２】
続いて、時刻ｔ３において、チャージポンプ活性化信号ＰＰＵＭＰＥがＨレベルとなり、書込消去用の高電圧を発生させるためにチャージポンプ回路が活性化される。このとき、ＰチャネルＭＯＳトランジスタ１０８は導通状態にあるので、ノードＮ１の電位である電位Ｖ１は出力電位Ｖout+と同時に昇圧されることになる。
【００６３】
時刻ｔ４において、チャージポンプ活性化信号ＰＰＵＭＰＥの立下がりに応じ正電圧チャージポンプ２００が非活性化される。同時に、ＰチャネルＭＯＳトランジスタ１０８が非導通状態となりデカップル容量ＣDEC1はリセット回路１０２から切離される。
【００６４】
続いて時刻ｔ５において、リセット信号ＲＳＴＥ１の立上がりに応じてリセット回路１０２が活性化され、出力電位Ｖout+は電源電位Ｖccまで下がってリセット状態となる。一方電位Ｖ１は、リセット回路からノードＮ１が切離されているので、昇圧時の電位をしばらくの間保持する。
【００６５】
次に、時刻ｔ６において、リセット回路１０２が非活性化され、時刻ｔ７において正電圧チャージポンプ２００が活性化されると同時にＰチャネルＭＯＳトランジスタ１０８が導通状態となる。
【００６６】
時刻ｔ７において、デカップル容量ＣDEC1に蓄積されていた電荷が負荷容量ＣLOAD1に再配分され出力電位Ｖout+が高速に立上がる。時刻ｔ７では、電荷再配分後の出力電位Ｖout+が電位Ｖ０となるとすると、
Ｖ０＝（ＣDEC1／（ＣDEC1＋ＣLOAD1））×Ｖ１＋ＣLOAD1／（ＣDEC1＋ＣLOAD1）×Ｖcc…（１）
となるため、たとえば、ＣDEC1＝３００ｐＦ，ＣLOAD1＝３００ｐＦ，Ｖcc＝３．３Ｖ，Ｖ１＝１０Ｖを（１）式に代入すると、Ｖ０は約６．６５Ｖとなる。
【００６７】
時刻ｔ７において、デカップル容量ＣDEC1に蓄積されていた電荷が負荷容量ＣLOAD1に再配分され出力電位Ｖout+が高速に立上がる。これにより、出力電位Ｖout+の立上がり時間は時間ｔｒ１から時間ｔｒ２に短縮できることとなり、チャージポンプ立上がり時の消費電力を削減できるとともにオペレーション時間の短縮を実現することができる。
【００６８】
［実施の形態２］
実施の形態２においては、図１に示した負電圧発生回路８に同様の改善を施したものである。
【００６９】
図７は、図１に示した負電圧発生回路８の構成を示す回路図である。
図７を参照して、負電圧発生回路８は、チャージポンプ活性化信号ＮＰＵＭＰＥおよび信号ＣＸＨＲＤＹを受けるＮＯＲ回路３０４と、チャージポンプ活性化信号ＮＰＵＭＰＥによって活性化されノードＮout-の電位を降圧する負電圧チャージポンプ４００と、リセット信号ＲＳＴＥによって活性化されノードＮout-の電位を接地電位に結合するリセット回路３０２と、ＮＯＲ回路３０４の出力およびノードＮ２の電位Ｖ２に応じてレベル変換を行なうレベル変換回路３１０と、レベル変換回路３１０の出力をゲートに受けノードＮout-とノードＮ２の間に接続されバックゲートがノードＮ２に接続されるＮチャネルＭＯＳトランジスタ３０６と、ノードＮ２と接地ノードとの間に接続されるデカップル容量ＣDEC2とを含む。ノードＮout-には図１に示したディストリビュータ１４を介して各回路が接続され負荷容量ＣLOAD2が接続されることになる。
【００７０】
図８は、図７に示したレベル変換回路３１０の構成を示す回路図である。
図８を参照して、レベル変換回路３１０は、入力ノードＮinに入力信号を受け、出力電位Ｖ３の切換を行なう回路図である。
【００７１】
レベル変換回路３１０は、ノードＮinが入力に接続されるインバータ３１２と、ノードＮinとノードＮ４との間に接続されバックゲートがノードＮinに接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ３１４と、インバータ３１２の出力ノードとノードＮ３との間に接続されバックゲートがインバータ３１２の出力ノードに接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ３１６と、電源ノードとノードＮ４との間に接続されゲートにノードＮ３が接続されるＰチャネルＭＯＳトランジスタ３１８と、ノードＮ４とノードＮ２との間に接続されゲートにノードＮ３が接続されるＮチャネルＭＯＳトランジスタ３２０と、電源ノードとノードＮ３との間に接続されゲートにノードＮ４が接続されるＰチャネルＭＯＳトランジスタ３２２と、ノードＮ３とノードＮ２との間に接続されゲートにノードＮ４が接続されるＮチャネルＭＯＳトランジスタ３２４とを含む。ノードＮ３の電位はそのレベル変換回路の出力電位Ｖ３となる。また、ＮチャネルＭＯＳトランジスタ３２０のバックゲートおよびＮチャネルＭＯＳトランジスタ３２４のバックゲートは、ノードＮ２に接続されている。
【００７２】
図９は、図７における負電圧チャージポンプ回路４００の構成例を示す回路図である。
【００７３】
図示しないが、負電圧チャージポンプ４００にはチャージポンプ活性化信号ＮＰＵＭＰＥの活性化に応じてクロック信号φ，／φが与えられる。
【００７４】
図９を参照して、負電圧チャージポンプ回路４００は、アノードがノードＮout-に接続されカソードがノードＮ１１に接続されるダイオード４０１と、アノードとカソードとがそれぞれノードＮ１１、Ｎ１２に接続されるダイオード４０２と、アノードとカソードとがそれぞれノードＮ１２、Ｎ１３に接続されるダイオード４０３と、アノードとカソードとがそれぞれノードＮ１３、Ｎ１４に接続されるダイオード４０４と、アノードとカソードとがそれぞれノードＮ１４、Ｎ１５に接続されるダイオード４０５と、アノードとカソードとがそれぞれノードＮ１５、Ｎ１６に接続されるダイオード４０６と、アノードがノードＮ１６に接続されカソードが接地電位に結合されるダイオード４０７とを含む。
【００７５】
ここでノードＮout-はチャージポンプ回路の出力ノードであり、出力電位である負電位Ｖout-がノードＮout-から出力される。
【００７６】
負電圧チャージポンプ回路４００は、さらに、クロック信号φが与えられるクロックノードとノードＮ１１との間に接続されるキャパシタ４４０と、クロック信号φと相補なクロック信号／φが与えられる相補クロックノードとノードＮ１２との間に接続されるキャパシタ４４１と、クロックノードとノードＮ１３との間に接続されるキャパシタ４４２と、相補クロックノードとノードＮ１４との間に接続されるキャパシタ４４３と、クロックノードとノードＮ１５との間に接続されるキャパシタ４４４と、相補クロックノードとノードＮ１６との間に接続されるキャパシタ４４５とを含む。
【００７７】
図９に示したダイオード４０１〜４０７としては、たとえば、ＭＯＳＦＥＴをダイオード接続したものが用いられる。
【００７８】
図１０は、図７に示した負電圧発生回路８の動作を説明するための動作波形図である。
【００７９】
図７、図１０を参照して、時刻ｔ１において信号ＣＸＨＲＤＹがＬレベルに立下がり、スタンバイモードから書込消去モードに入る。続いて時刻ｔ２において、リセット信号ＲＳＴＥがＬレベルに立下がりリセット回路３０２が非活性化される。時刻ｔ３においてチャージポンプ活性化信号がＨレベルに立上がり書込消去用の高電圧を発生させるために負電圧チャージポンプ４００が活性化される。
【００８０】
このとき、ＮチャネルＭＯＳトランジスタ３０６は導通状態にあるので、出力電位Ｖout-と電位Ｖ２とは同時に降圧されることになる。
【００８１】
続いて時刻ｔ４において、負電圧チャージポンプ４００が非活性化されると同時にＮチャネルＭＯＳトランジスタ３０６が非導通状態とされ、デカップル容量ＣDEC2はリセット回路３０２から切り離される。時刻ｔ５でリセット信号ＲＳＴＥがＨレベルに立上がりリセット回路３０２が活性化される。時刻ｔ５〜ｔ６のリセット期間内にリセット回路３０２の働きにより出力電位Ｖout-がリセット電位である接地電位となる。このとき、デカップル容量ＣDEC2はリセット回路３０２から分離されているので、電位Ｖ２は負電位を保ったままである。
【００８２】
時刻ｔ６において、リセット信号ＲＳＴＥが立下がりリセット期間が終了し、時刻ｔ７において、信号ＮＰＵＭＰＥの立上りに応じて負電圧チャージポンプ４００が活性化されると同時にＮチャネルＭＯＳトランジスタ３０６が導通状態とされ、デカップル容量ＣDEC2はノードＮout-に接続される。そして、デカップル容量ＣDEC2に蓄積されていた電荷が負荷容量ＣLOAD2に再配分され出力電位Ｖout-が高速に降圧される。
【００８３】
このとき再配分後の出力電位Ｖout-の電位Ｖ０は、
Ｖ０＝（ＣDEC2／（ＣDEC2＋ＣLOAD2））×Ｖ２                        …（２）
となる。したがって、ＣDEC2＝３００ｐＦ，ＣLOAD2＝３００ｐＦ，Ｖ２＝−１０Ｖの場合は、−５Ｖから降圧開始をすることができる。
【００８４】
これにより、出力電位Ｖout-の立下がり時間は時間ｔｆ１から時間ｔｆ２に短縮できることになり、負電圧発生回路の消費電力を削減でき、かつ、オペレーション時間の短縮をすることができる。
【００８５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８６】
【発明の効果】
請求項１に記載の電圧発生回路および請求項８に記載の半導体記憶装置は、デカップル容量に蓄積されている電荷を保持し、次回昇圧時に再利用するので、立上がり時間が短縮でき、オペレーション時間の短縮と消費電力の削減とが可能である。
【００８７】
請求項２〜４に記載の電圧発生回路は、請求項１の電圧発生回路が奏する効果に加えて、正電位を発生するチャージポンプが非活性の状態にあるときに、レベル変換回路によりＰチャネルＭＯＳトランジスタのゲートソース間の電位差を常に０にすることができる。このため、非活性化状態において、電荷を保持しているデカップル容量とリセットされる出力ノードとを確実に分離することができる。
【００８８】
請求項５〜７に記載の電圧発生回路は、請求項１の電圧発生回路が奏する効果に加えて、負電位を発生するチャージポンプが非活性の状態にあるときに、レベル変換回路によりＮチャネルＭＯＳトランジスタのゲートソース間の電位差を常に０にすることができる。このため、非活性化状態において、電荷を保持しているデカップル容量とリセットされる出力ノードとを確実に分離することができる。
【図面の簡単な説明】
【図１】  本発明の半導体記憶装置１の概略構成を示すブロック図である。
【図２】  図１に示したＣＰＵ２が各動作に対応して出力する制御信号を説明するための図である。
【図３】  図１に示したディストリビュータ１４の動作を説明するための図である。
【図４】  図１に示した正電圧発生回路４の構成を示す回路図である。
【図５】  図４における正電圧チャージポンプ回路２００の構成例を示す回路図である。
【図６】  図４に示した正電圧発生回路４の動作を説明するための動作波形図である。
【図７】  図１に示した負電圧発生回路８の構成を示す回路図である。
【図８】  図７に示したレベル変換回路３１０の構成を示す回路図である。
【図９】  図７における負電圧チャージポンプ回路４００の構成例を示す回路図である。
【図１０】  図７に示した負電圧発生回路８の動作を説明するための動作波形図である。
【図１１】  従来の半導体記憶装置における電圧発生回路の構成例を示す回路図である。
【図１２】  図１１に示した電圧発生回路５００の動作を説明するための動作波形図である。
【符号の説明】
１  半導体記憶装置、２  ＣＰＵ、４  正電圧発生回路、８  負電圧発生回路、１２  ＷＬブースト回路、１４  ディストリビュータ、１６  アドレスバッファ、１８  Ｘデコーダ、２０  Ｙデコーダ、２２  入出力バッファ、２４  Ｙ系制御回路、２６  メモリアレイ、ＭＢＬ  メインビット線、ＳＧＬ  セレクトゲート線、ＷＬ０，ＷＬ１  ワード線、ＳＬ  ソース線、２８  セレクトゲート、３０，３２  メモリセル、ＢＬＯＣＫ０〜ＢＬＯＣＫｎ  メモリブロック、１０２，３０２  リセット回路、１０４，３０４  ＮＯＲ回路、１０６，３１０  レベル変換回路、１０８  ＰチャネルＭＯＳトランジスタ、２００  正電圧チャージポンプ、３０６  ＮチャネルＭＯＳトランジスタ、ＣDEC1，ＣDEC2  デカップル容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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