(57)【特許請求の範囲】
【請求項１】
ＳＲＡＭのメモリセルを構成する複数の第１のｐチャネル型電界効果トランジスタ及び第１のｎチャネル型電界効果トランジスタと、論理回路を構成する第２のｐチャネル型電界効果トランジスタ及び第２のｎチャネル型電界効果トランジスタとを半導体基板に形成する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板に溝を形成する工程と、
（ｂ）前記溝の形成工程後、前記溝内に絶縁膜を埋め込むことで分離部を形成する工程と、
（ｃ）前記（ｂ）工程後、前記第２のｐチャネル型電界効果トランジスタのしきい値電圧を設定すべく、前記第２のｐチャネル型電界効果トランジスタの形成領域及び前記第１のｐチャネル型電界効果トランジスタの形成領域に不純物を選択的に導入する不純物導入工程と、
（ｄ）前記（ｂ）工程後、前記第２のｎチャネル型電界効果トランジスタのしきい値電圧を設定すべく、前記第２のｎチャネル型電界効果トランジスタの形成領域及び前記第１のｎチャネル型電界効果トランジスタの形成領域に不純物を選択的に導入する不純物導入工程と、
（ｅ）前記（ｂ）工程後、前記複数の第１のｐチャネル型電界効果トランジスタのしきい値電圧を、前記第２のｐチャネル型電界効果トランジスタのしきい値電圧よりも高くすべく、前記第１のｐチャネル型電界効果トランジスタの形成領域に不純物を選択的に導入する不純物導入工程と、
（ｆ）前記（ｂ）工程後、前記複数の第１のｎチャネル型電界効果トランジスタのしきい値電圧を前記第２のｎチャネル型電界効果トランジスタのしきい値電圧よりも高くすべく、前記第１のｎチャネル型電界効果トランジスタの形成領域に不純物を選択的に導入する不純物導入工程とを有し、
前記第１のｐチャネル型電界効果トランジスタは、負荷用電界効果トランジスタであることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記第１のｎチャネル型電界効果トランジスタは、駆動用電界効果トランジスタおよび転送用電界効果トランジスタであることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｃ）工程は、前記第２のｐチャネル型電界効果トランジスタの形成領域及び前記第１のｐチャネル型電界効果トランジスタの形成領域に、ｎウエルを形成するための不純物を選択的に導入する不純物導入工程を含み、前記（ｄ）工程は、前記第２のｎチャネル型電界効果トランジスタの形成領域及び前記第１のｎチャネル型電界効果トランジスタの形成領域に、ｐウエルを形成するための不純物を選択的に導入する不純物導入工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｂ）工程の前に、前記ｎチャネル型電界効果トランジスタの形成領域にｐ型不純物を選択的に導入する不純物導入工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｂ）工程の前に、前記ｐチャネル型電界効果トランジスタの形成領域にｎ型不純物を選択的に導入する不純物導入工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｆ）工程の不純物導入工程は、前記第２のｎチャネル型電界効果トランジスタの形成領域において、リーク電流を制御する必要のある電界効果トランジスタの形成領域に前記不純物を選択的に導入することを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｅ）工程の不純物導入工程は、前記第２のｐチャネル型電界効果トランジスタの形成領域において、リーク電流を制御する必要のある電界効果トランジスタの形成領域に前記不純物を選択的に導入することを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法において、前記論理回路はマイクロプロセッサを構成することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法において、前記半導体基板は、絶縁膜上に素子形成用の半導体層を設けたＳＯＩウエハであることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、スタティックメモリ（ＳＲＡＭ；Static Random Access Memory ）と論理回路とを有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭは、メモリ素子としてフリップフロップ回路を用い、その双安定状態のそれぞれを情報の“１”, “０”に対応させて記憶させるメモリであり、ＤＲＡＭ（Dynamic Random Access Memory）と異なりリフレッシュ動作が不要なので使い易いという特徴がある。このフリップフロップ回路は、２個のインバータ回路で構成され、一方のインバータ回路の出力が他方のインバータ回路の入力に電気的に接続され、その他方のインバータ回路の出力が一方のインバータ回路の入力に電気的に接続されている。各インバータ回路は、情報の記憶に寄与する駆動用トランジスタと、その駆動用トランジスタに電源電圧を供給する負荷素子とを有している。また、このフリップフロップ回路は、一対のデータ線間に挟まれて配置されており、そのフリップフロップ回路と各々のデータ線との間には転送用トランジスタが介在され、フリップフロップ回路とデータ線とを電気的に接続したり、電気的に切り離したりする構造になっている。
【０００３】
ところで、このＳＲＡＭのメモリセルは、上記メモリセルにおける負荷素子の違いにより、高抵抗負荷形とＣＭＩＳ（Complimentary Metal Insulator Semiconductor ）型との２種類に分けられる。高抵抗負荷形は、負荷素子にポリシリコン抵抗を用いている。この場合、その抵抗の占有面積が小さい上に、その抵抗を駆動用トランジスタ等の上層に重ねて設けることができるので、メモリセル領域の全体面積を最も小さくでき大容量化し易い。一方、ＣＭＩＳ型は、負荷素子にｐチャネル型のＭＩＳ・ＦＥＴを用いており、消費電力が最も小さい。また、ＣＭＩＳ型の場合でもメモリセル領域の全体面積を縮小させるべく、駆動用トランジスタを構成するｎチャネル形のＭＯＳ・ＦＥＴの上層に、２層のポリシリコン層を設け、そのポリシリコン層によって負荷素子用のｐチャネル形のＭＯＳ・ＦＥＴを構成する、いわゆるＴＦＴ（Thin Film Transistor）構造のものもある。
【０００４】
なお、ＳＲＡＭを有する半導体集積回路装置については、例えば特開平８−１６７６５５号公報に記載があり、製造プロセスを複雑にすることなく、高性能な論理回路と高集積なフルＣＭＯＳ型メモリセルアレイを同一チップ内に集積すべく、論理回路は、表面チャネル型のｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴで構成し、メモリセルは、そのｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴのゲート電極を同一の導電性として直接接続する構造が開示されている。
【０００５】
また、国際公開番号ＷＯ９７／３８４４４には、ＳＲＡＭのトランスファトランジスタのしきい値電圧を調整することについて開示されている。
【０００６】
【発明が解決しようとする課題】
ところが、上記ＳＲＡＭを有する半導体集積回路装置技術においては、以下の課題があることを本発明者は見出した。
【０００７】
すなわち、ＳＲＡＭを有する半導体集積回路装置においては、高速化や低消費電力化または素子の高集積化に伴って、そのメモリセルを構成する素子と、それ以外の素子とで別々にしきい値電圧を設定する必要が生じることについて充分に考慮されておらず、その半導体集積回路装置を製造上の容易性のみを考慮して製造してしまうと、メモリ回路において従来顕在化されなかった動作不良が生じるという課題である。例えばＳＲＡＭと論理回路とを同一半導体基板に設ける半導体集積回路装置においては、論理回路およびＳＲＡＭ周辺回路（以下、論理回路等という）の高速化やその半導体集積回路装置全体の低消費電力化または素子の高集積化が益々進められている。その論理回路等の高速化を図るには、そのしきい値電圧を下げることが行われているが、論理回路等の高速化や半導体集積回路装置の低消費電力化が著しく進められていることを考慮せずに、製造上の容易性等の観点のみを考慮して論理回路等とメモリ回路とのしきい値電圧を同工程時に設定してしまうと、論理回路等の動作速度の向上は図れるものの、メモリ回路においてはメモリセルのノイズマージンが低下し、従来、論理回路等とメモリ回路とのしきい値電圧を同工程時に設定したとしても顕在化されなかったメモリ回路の動作不良が生じることが本発明者の研究結果によって見出された。
【０００８】
本発明の目的は、ＳＲＡＭを有する半導体集積回路装置のメモリの動作マージンを向上させることのできる技術を提供することにある。
【０００９】
また、本発明の他の目的は、ＳＲＡＭを有する半導体集積回路装置の消費電力を低減することのできる技術を提供することにある。
【００１０】
さらに、本発明の他の目的は、ＳＲＡＭを有する半導体集積回路装置の書き込みマージンを向上させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体集積回路装置は、ＳＲＡＭのメモリセルを構成する複数の第１の電界効果トランジスタと、それ以外の第２の電界効果トランジスタとを半導体基板に設けている半導体集積回路装置であって、前記複数の第１の電界効果トランジスタのうちの少なくとも１つの第１の電界効果トランジスタのしきい値電圧を、前記第２の電界効果トランジスタのしきい値電圧よりも相対的に高くしたものである。
【００１４】
また、本発明の半導体集積回路装置の製造方法は、ＳＲＡＭのメモリセルを構成する複数の第１の電界効果トランジスタと、それ以外の第２の電界効果トランジスタとを半導体基板に形成する半導体集積回路装置の製造方法であって、前記複数の第１の電界効果トランジスタのうちの少なくとも１つの第１の電界効果トランジスタのしきい値電圧を、前記第２の電界効果トランジスタのしきい値電圧よりも相対的に高くすべく、前記半導体基板において前記少なくとも１つの第１の電界効果トランジスタの形成領域に第１の不純物を選択的に導入する不純物導入工程を有するものである。
【００１５】
また、本発明の半導体集積回路装置の製造方法は、ＳＲＡＭのメモリセルを構成する複数の第１の電界効果トランジスタと、それ以外の第２の電界効果トランジスタとを半導体基板に形成する半導体集積回路装置の製造方法であって、前記複数の第１の電界効果トランジスタのうちの少なくとも１つの第１の電界効果トランジスタのしきい値電圧を、前記第２の電界効果トランジスタのしきい値電圧よりも相対的に高くすべく、前記半導体基板において、前記第２の電界効果トランジスタの形成領域に選択的に窒素を導入した後、前記半導体基板上にゲート絶縁膜を形成する工程を有するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。
【００１７】
（実施の形態１）
図１〜図４は本発明の半導体集積回路装置の構造を説明するための説明図、図５〜図１７は図１の半導体集積回路装置の製造方法を説明するための半導体集積回路装置の製造工程中における要部断面図、図１８は本実施の形態の効果を説明するための説明図、図１９は本実施の形態の効果を説明すべく本発明者が検討した技術の説明図、図２０は本実施の形態の効果を説明するための説明図である。
【００１８】
なお、本技術思想において、しきい値電圧（以下、Ｖｔｈと記す）が高いという意味は、チャネル幅等のような寸法上の違いによるＶｔｈの上昇分以上に意識的にＶｔｈを上昇させることを意味している。また、本技術思想において、Ｖｔｈは、単位チャネル幅当たり（例えば１μｍ幅当たり）に１. ０μＡの電流が流れる時のゲート電圧を言う。
【００１９】
本発明の技術思想は、ＳＲＡＭ（Static Random Access Memory ）を構成するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor ）と、それ以外のＭＩＳ・ＦＥＴとを同一半導体基板に設けている半導体集積回路装置において、ＳＲＡＭを構成するＭＩＳ・ＦＥＴと、それ以外のＭＩＳ・ＦＥＴとでＶｔｈをそれぞれ別々に設定するものである。これは、本発明者の以下のような検討結果によるものである。例えばＳＲＡＭと論理回路等とを同一半導体基板に設けている半導体集積回路装置の動作速度の高速化や低消費電力化（すなわち、低電源電圧化）または素子の高集積化に伴いＳＲＡＭのメモリセルにおいてランダムビット不良が生じた。本発明者は、その原因を調査した結果、当該不良の主原因として、そのメモリセルの動作マージンが少ないという不良モードを見い出した。そして、その原因をさらに調査した結果、当該半導体集積回路装置の動作速度の高速化や低電源電圧化または素子の高集積化に伴って、今まで顕在化されなかった課題が生じることを見出した。
【００２０】
すなわち、上記半導体集積回路装置において、その論理回路等の高速化を図るには、通常、そのＶｔｈを下げることが行われているが、論理回路等の高速化や半導体集積回路装置の低消費電力化または素子の高集積化が著しく進められていることを考慮せずに、製造上の容易性等の観点のみを考慮して論理回路等とメモリ回路とのＶｔｈを同工程時に設定してしまうと、メモリセル領域のＭＩＳ・ＦＥＴのＶｔｈも下がってしまい、従来、論理回路等とメモリ回路とのＶｔｈを同工程時に設定したとしても顕在化されなかった上記メモリでの動作不良が生じてしまう。
【００２１】
特に、素子の高集積化を図るべく、ロコス（Local Oxidation of Silicon) 法による分離構造（Shallow Trench Isolation) に代えて溝型の埋め込み分離構造を採用した場合には、ＭＩＳ・ＦＥＴが逆狭チャネル特性を示しＶｔｈが低くなるが、それを考慮せずに上述のように製造上の容易性等のみを考慮して論理回路等とメモリ回路とのＶｔｈを同工程時に設定してしまうと、メモリセル領域のＭＩＳ・ＦＥＴのＶｔｈが大幅に低下してしまい、今まで顕在化されなかった上記メモリでの動作不良が生じてしまう。
【００２２】
図２６は、メモリセルの動作安定性を示す波形であり、例えば６ＭＩＳ・ＦＥＴ型のＳＲＡＭにおけるメモリセルの一方のノードの印加電圧に対する他方のノードの電圧をプロットし、重ね合わせた波形である（トランスファカーブ）。このカーブの重なり部分がノイズに対するマージンを示し、その重なり部分の長さ（４５度方向の最長部分）をスタティックノイズマージン（Static Noise Margin ：ＳＮＭという）とする。そして、その重なりが大きい（すなわち、ＳＮＭが大きい）ほどメモリが安定に動作することを示すが、上述のように論理回路等とメモリ回路とのＶｔｈを同工程時に設定した場合で、特に、メモリセルの駆動用ＭＩＳ・ＦＥＴのＶｔｈが論理回路等におけるＶｔｈと同程度に低くなる場合には、図２７に示すように、ＳＮＭが小さく、メモリ動作が不安定となる。
【００２３】
また、図２８および図２９は、メモリセルの転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのドレイン電流を測定した結果を示すグラフである。これらの図から転送用ＭＩＳ・ＦＥＴにおいてはＶｔｈが高過ぎても低過ぎても読み出し不良が生じ、また、負荷抵抗用ＭＩＳ・ＦＥＴにおいてはＶｔｈが低過ぎると書き込み不良が生じることが分かる。すなわち、本発明者は、メモリセルの駆動用ＭＩＳ・ＦＥＴだけではなく、動作環境や動作条件等によって転送用ＭＩＳ・ＦＥＴや負荷抵抗用ＭＩＳ・ＦＥＴのＶｔｈも論理回路等のＭＩＳ・ＦＥＴのＶｔｈとは別に設定するほうが好ましいことを見出した。
【００２４】
次に、このような本発明の技術思想を、例えばキャッシュメモリ用のＳＲＡＭを有するマイクロプロセッサに適用した場合を例として、本実施の形態の半導体集積回路装置の構造を説明する。
【００２５】
図１には、本実施の形態の半導体チップ１Ｃ内に設けられた主な回路ブロックが示されている。すなわち、半導体チップ１Ｃには、例えば入出力回路Ｉ／Ｏ、ロジック回路２Ａ〜２Ｃ、キャッシュメモリ用のＳＲＡＭ、位相同期ループ回路ＰＬＬ（Phase Locked Loop ）およびクロックパルス発生回路ＣＰＧ（Clock Pulse Generator ）等が設けられている。なお、この半導体集積回路装置の高電位側の電源電圧は、例えば２. ５Ｖ以下である。また、この半導体集積回路装置を構成するＭＩＳ・ＦＥＴの最小のゲート長は、例えば0.２５μｍ程度である。また、高速性が要求されるＭＩＳ・ＦＥＴのＶｔｈは、例えば0.２５Ｖ以下である。
【００２６】
このＳＲＡＭのメモリセル領域には、例えば図２に示すような６ＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）型のメモリセルＭＣが複数個配置されている。このメモリセルＭＣは、一対の相補性のデータ線ＤＬ1,ＤＬ2 （ＤＬ）と、ワード線ＷＬとの交差部近傍に配置され、一対の駆動用ＭＩＳ・ＦＥＴＱd1, Ｑd2（Ｑｄ；第１の電界効果トランジスタ）と、一対の負荷抵抗用ＭＩＳ・ＦＥＴＱL1, ＱL2（ＱＬ；第１の電界効果トランジスタ）と、一対の転送用ＭＩＳ・ＦＥＴＱt1, Ｑt2（Ｑｔ；第１の電界効果トランジスタ）とを有している。なお、一対の相補性のデータ線ＤＬ1,ＤＬ2 は、互いに反転された信号が伝送される。
【００２７】
上記一対の駆動用ＭＩＳ・ＦＥＴＱd1, Ｑd2および一対の負荷抵抗用ＭＩＳ・ＦＥＴＱL1, ＱL2は、フリップフロップ回路を構成している。このフリップフロップ回路は、１ビットの情報（“１”または“０”）を記憶する記憶素子であり、その一端（負荷抵抗用ＭＩＳ・ＦＥＴＱL1, ＱL2側）は高電位側の電源Ｖddと電気的に接続され、他端（駆動用ＭＩＳ・ＦＥＴＱd1, Ｑd2側）は接地側の電源ＧＮＤと電気的に接続されている。なお、高電位側の電源Ｖddの電圧は、例えば１. ８Ｖ程度、接地側の電源ＧＮＤの電圧は、例えば０Ｖである。
【００２８】
また、一対の転送用ＭＩＳ・ＦＥＴＱt1, Ｑt2は、フリップフロップ回路をデータ線ＤＬ1,ＤＬ2 に電気的に接続したり、切り離したりするためのスイッチング素子であり、それぞれフリップフロップ回路の入出力端子（蓄積ノードＮ1,Ｎ2 ）とデータ線ＤＬ1,ＤＬ2 との間に介在されている。なお、一対の転送用ＭＩＳ・ＦＥＴＱt1, Ｑt2のゲート電極は、ワード線ＷＬと電気的に接続されている。
【００２９】
次に、このメモリセル領域の要部平面図を図３および図４に示す。なお、図４は平面的には図３と同一平面位置を示しているが、断面的には図３の層よりも上層の第１層配線およびその上層の第２層配線を示している。
【００３０】
半導体基板３は、例えばｐ型のシリコン（Ｓｉ）単結晶からなる。半導体基板３には、後述するｐウエルおよびｎウエルが形成されている。また、半導体基板３の主面には分離部４が形成されている。この分離部４に囲まれた活性領域には、転送用ＭＩＳ・ＦＥＴＱｔ、駆動用ＭＩＳ・ＦＥＴＱｄおよび負荷抵抗用ＭＩＳ・ＦＥＴＱＬが形成されている。このうち、転送用ＭＩＳ・ＦＥＴＱｔおよび駆動用ＭＩＳ・ＦＥＴＱｄは、例えばｎチャネル型のＭＩＳ・ＦＥＴで構成され、負荷抵抗用ＭＩＳ・ＦＥＴＱＬは、例えばｐチャネル型のＭＩＳ・ＦＥＴで構成されている。なお、図３中のｎＭＩＳはｎチャネル型のＭＩＳ・ＦＥＴの形成領域を示し、ｐＭＩＳはｐチャネル型のＭＩＳ・ＦＥＴの形成領域を示している。本実施の形態では、これら駆動用ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔおよび負荷抵抗用ＭＩＳ・ＦＥＴＱＬの設計上のチャネル幅が、論理回路やＳＲＡＭ周辺回路を構成するＭＩＳ・ＦＥＴ（第２の電界効果トランジスタ）の設計上のチャネル幅よりも小さくなっている。なお、設計上とは、誤差を含むことを意味している。
【００３１】
転送用ＭＩＳ・ＦＥＴＱｔはｎ型の半導体領域５およびゲート電極６ｇt を有しており、駆動用ＭＩＳ・ＦＥＴＱｄはｎ型の半導体領域５およびゲート電極６ｇd を有しており、さらに、負荷抵抗用ＭＩＳ・ＦＥＴＱＬはｐ型の半導体領域７およびゲート電極６ｇL を有している。
【００３２】
ｎ型の半導体領域５は、転送用ＭＩＳ・ＦＥＴＱｔおよび駆動用ＭＩＳ・ＦＥＴＱｄのソース・ドレインを形成する領域であり、上記ｐウエルに、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入され形成されている。このｎ型の半導体領域５の一方は転送用ＭＩＳ・ＦＥＴＱｔおよび駆動用ＭＩＳ・ＦＥＴＱｄの共有の領域となっており、双方のＭＩＳ・ＦＥＴを電気的に接続する配線としての機能を有している。転送用ＭＩＳ・ＦＥＴＱｔのｎ型の半導体領域５の他方は、データ線用の接続孔８Ａを通じてデータ線ＤＬ（図４参照）と電気的に接続されている。このデータ線ＤＬは、例えばアルミニウムまたはアルミニウム−シリコン−銅合金等からなり、第２配線層に形成されている。また、転送用ＭＩＳ・ＦＥＴＱｔと駆動用ＭＩＳ・ＦＥＴＱｄとの共有のｎ型の半導体領域５は、接続孔８Ｂを通じて、対となる他の駆動用ＭＩＳ・ＦＥＴＱｄおよび負荷抵抗用ＭＩＳ・ＦＥＴＱＬのゲート電極６ｇd,６ｇL と接続され、かつ、第１層配線９Ｌ（図４参照）と電気的に接続されている。この第１層配線９Ｌは、例えばアルミニウムまたはアルミニウム−シリコン−銅合金等からなり、接続孔８Ｃを通じて負荷抵抗用ＭＩＳ・ＦＥＴＱＬの一方のｐ型の半導体領域７と電気的に接続されている。さらに、駆動用ＭＩＳ・ＦＥＴＱｄのｎ型の半導体領域５の他方は、接続孔８Ｄを通じて低電位側の電源ＧＮＤ（図２参照）用の第１層配線９ＬG （図４参照）と電気的に接続されている。また、負荷抵抗用ＭＩＳ・ＦＥＴＱＬの他方のｐ型の半導体領域７は、接続孔８Ｅを通じて高電位側の電源Ｖｄｄ（図２参照）用の第１層配線９ＬV （図４参照）と電気的に接続されている。
【００３３】
転送用ＭＩＳ・ＦＥＴＱｔのゲート電極６ｇt は、ワード線ＷＬの一部で構成されており、図３の横方向に延びる平面帯状のパターンで形成されている。また、駆動用ＭＩＳ・ＦＥＴＱｄおよび負荷抵抗用ＭＩＳ・ＦＥＴＱＬのゲート電極６ｇd,６ｇL は一体的なゲートパターンの一部に形成されている。このゲートパターンは、その一部が、ゲート電極６ｇd,６ｇL 同士を繋ぐゲートパターン部分に対して斜め方向に延び、全体的に平面Ｙ字状に形成されている。そのゲートパターンの斜方延在部の端部は上記接続孔８Ｂを通じてｎ型の半導体領域５および第１層配線９Ｌと電気的に接続されており、配線としての機能を有している。そして、１つのメモリセルＭＣは、図３の横方向に隣接する２個のゲートパターンを有している。これらゲート電極６ｇt,６ｇd,６ｇL は、後述するゲート絶縁膜上に形成されており、例えば低抵抗ポリシリコンの単体膜、低抵抗ポリシリコン膜上にタングステンシリサイド等のようなシリサイド層を設けた積層膜または低抵抗ポリシリコン膜上に窒化チタンや窒化タングステン等を介してタングステン等のような金属膜を設けた積層膜で構成されている。
【００３４】
次に、本実施の形態の半導体集積回路装置の製造方法の一例を図５〜図１７によって説明する。なお、図中のＩ／Ｏ・ＮＭＩＳは入出力回路形成用のｎチャネル型のＭＩＳ・ＦＥＴの形成領域、Ｉ／Ｏ・ＰＭＩＳは入出力回路形成用のｐチャネル型のＭＩＳ・ＦＥＴの形成領域、論理ＮＭＩＳは論理回路用のｎチャネル型のＭＩＳ・ＦＥＴの形成領域および論理ＰＭＩＳは論理回路用のｐチャネル型のＭＩＳ・ＦＥＴの形成領域を意味している。また、図５〜図１７のメモリセル領域には駆動用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴの形成領域が例示されている。
【００３５】
まず、図５に示すように、例えばｐ型で比抵抗が１０Ωcm程度の半導体基板（この段階では半導体ウエハ）３を８００℃程度でウェット酸化してその表面に膜厚１０nm程度の薄い酸化シリコン膜１０を形成した後、その上にＣＶＤ（Chemical Vapor Deposition ）法で膜厚２００nm程度の窒化シリコン膜１１を堆積する。酸化シリコン膜１０は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をシンタリング（焼き締め）するときなどに半導体基板３に加わるストレスを緩和するために形成される。窒化シリコン膜１１は酸化され難い性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００３６】
続いて、フォトレジスト膜をマスクにして窒化シリコン膜１１、酸化シリコン膜１０および半導体基板３をドライエッチングすることにより、素子分離領域の半導体基板３に深さ３００〜４００nm程度の分離溝４ａを形成する。分離溝４ａを形成するには、フォトレジスト膜をマスクにして窒化シリコン膜１１をドライエッチングし、次いでフォトレジスト膜を除去した後、パターニングされた窒化シリコン膜１１をマスクにして酸化シリコン膜１０および半導体基板３をドライエッチングしても良い。
【００３７】
次に、本実施の形態においては、ＳＲＡＭのメモリセルを構成する駆動用ＭＩＳ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのＶｔｈをＳＲＡＭ周辺回路や論理回路の所定のＭＩＳ・ＦＥＴのＶｔｈよりも相対的かつ意識的に高くすべく、以下の処理を行う（以下、第１の処理という）。
【００３８】
まず、分離溝形成用のフォトレジスト膜を除去した後、駆動用ＭＩＳ・ＦＥＴおよび転送用ＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に高くすべく、図６に示すように、半導体基板３上に駆動用ＭＩＳ・ＦＥＴＱｄの形成領域および転送用ＭＩＳ・ＦＥＴＱｔの形成領域が露出され、それ以外の領域が被覆されるようなフォトレジストパターン１２Ａを形成する。なお、図６は図３と同じメモリセル領域を示すものである。この図６の段階では未だ素子等は形成されていないが、フォトレジストパターン１２Ａの形成位置関係を分かり易くするため図示してある。また、図６においては図面を見易くするためフォトレジストパターン１２Ａにハッチングを付す。また、フォトレジストパターン１２Ａのパターン形状は、これに限定されるものではなく、例えば駆動用ＭＩＳ・ＦＥＴＱｄおよび転送用ＭＩＳ・ＦＥＴＱｔの形成領域と、半導体基板３に形成するｎチャネル型のＭＩＳ・ＦＥＴであって特にソース・ドレイン間のリーク電流を抑制することが必要とされるＭＩＳ・ＦＥＴの形成領域とが露出され、それ以外の領域が被覆されるようなパターン形状に形成しても良い。
【００３９】
続いて、フォトレジストパターン１２Ａをマスクとして、例えば２フッ化ホウ素（ＢＦ2 ）を半導体基板３にイオン打ち込みする。この際の条件は、特に限定されるものではないが、例えば次の通りである。すなわち、イオン打ち込みエネルギーは、４０ｋｅＶ程度、ドーズ量は、１×１０12／ｃｍ2 程度、イオン打ち込み角度は、１０度程度である。イオン打ち込み角度をつけている理由は、不純物イオンを分離溝４ａの側面にも導入することで、活性領域全体においてＶｔｈを上昇させるためである。なお、イオン打ち込み角度とは、半導体基板３の主面に対する不純物イオンの入射角度である。
【００４０】
次いで、フォトレジストパターン１２Ａを除去した後、負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを相対的かつ意識的に高くすべく、図７に示すように、半導体基板３上に負荷抵抗用ＭＩＳ・ＦＥＴＱＬの形成領域が露出され、それ以外の領域が被覆されるようなフォトレジストパターン１２Ｂを形成する。なお、図７も図３と同じメモリセル領域を示すものであり、この段階では未だ素子等は形成されていないが、フォトレジストパターン１２Ｂの形成位置関係を分かり易くするため図示してある。また、図７においても図面を見易くするためフォトレジストパターン１２Ｂにハッチングを付す。また、フォトレジストパターン１２Ｂのパターン形状は、これに限定されるものではなく、例えば負荷抵抗用ＭＩＳ・ＦＥＴＱＬの形成領域と、半導体基板３に形成するｐチャネル型のＭＩＳ・ＦＥＴであって特にソース・ドレイン間のリーク電流を抑制することが必要とされるＭＩＳ・ＦＥＴの形成領域とが露出され、それ以外の領域が被覆されるようなパターン形状に形成しても良い。
【００４１】
続いて、フォトレジストパターン１２Ｂをマスクとして、例えばリン（Ｐ）を半導体基板にイオン打ち込みする。この際の条件は、特に限定されるものではないが、上記した駆動用ＭＩＳ・ＦＥＴＱｄのＶｔｈを相対的かつ意識的に上昇させるための不純物導入条件と同じで良い。その後、フォトレジストパターン１２Ｂを除去する。
【００４２】
なお、上述のような駆動用ＭＩＳ・ＦＥＴＱｄ等のＶｔｈを上昇させるための不純物導入工程と、負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを上昇させるための不純物導入工程との順序は逆でも良い。
【００４３】
このような一連の処理を施すことにより、駆動用ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔおよび負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを相対的かつ意識的に上昇させる。
【００４４】
このような第１の処理の後、前記エッチングで分離溝４ａの内壁に生じたダメージ層を除去するために、半導体基板３を１０００℃程度でドライ酸化して分離溝４ａの内壁に膜厚３０nm程度の薄い酸化シリコン膜を形成する。続いて、図８に示すように、半導体基板３上に膜厚４００nm程度の酸化シリコン膜１３を堆積した後、半導体基板３をウェット酸化することにより、分離溝４ａに埋め込んだ酸化シリコン膜１３の膜質を改善するためのシンタリング（焼き締め）を行う。この酸化シリコン膜１３は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００４５】
次いで、その酸化シリコン膜１３の上部にＣＶＤ法で膜厚２００nm程度の窒化シリコン膜を堆積した後、フォトレジスト膜をマスクにして窒化シリコン膜をドライエッチングすることにより、例えばメモリアレイと周辺回路の境界部のように、相対的に広い面積の分離溝４ａの上部のみに窒化シリコン膜１４を残す。分離溝４ａの上部に残った窒化シリコン膜１４は、次の工程で酸化シリコン膜１３を化学的機械研磨(Chemical Mechanical Polishing; ＣＭＰ) 法で研磨して平坦化する際、相対的に広い面積の分離溝４ａの内部の酸化シリコン膜１３が相対的に狭い面積の分離溝４ａの内部の酸化シリコン膜１３に比べて深く研磨される現象（ディッシング；dishing ）を防止するために形成される。
【００４６】
続いて、窒化シリコン膜１４のパターニング用のフォトレジスト膜を除去した後、窒化シリコン膜１１, １４をストッパに用いたＣＭＰ法で酸化シリコン膜１３を研磨して分離溝４ａの内部に残すことにより分離部４を形成する。本実施の形態では、分離部４の構造として溝型の分離構造を採用しているので通常ならば逆狭チャネル特性によりメモリセルを構成するＭＩＳ・ＦＥＴのＶｔｈが低下してしまうはずであるが、上記第１の処理または後述するようなメモリセルを構成するＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させるための処理を施しているので、そのような問題も生じない。
【００４７】
その後、窒化シリコン膜１１, １４を除去し、半導体基板３に対してプレ酸化処理を施し、厚さ１０ｎｍ程度のゲート絶縁膜を半導体基板３上に形成する。その後、図９に示すように、半導体基板３の主面上に、埋込領域が露出され、それ以外の領域が被覆されるようなフォトレジストパターン１２Ｃを形成した後、半導体基板３にｎ型の埋込領域１５を形成すべく、そのフォトレジストパターン１２Ｃをマスクとして、例えばリンを半導体基板３にイオン打ち込みする。なお、この段階では不純物の活性化等のための熱処理を半導体基板３に施していないのでｎ型の埋込領域１５は形成されていないが、説明を分かり易くするために図示する。
【００４８】
次いで、そのフォトレジストパターン１２Ｃを除去した後、半導体基板３の主面上に、全領域におけるｎウエル領域が露出され、それ以外の領域が被覆されるようなフォトレジストパターンを形成する。続いて、そのフォトレジストパターンをマスクとして、半導体基板３に、例えばリンをイオン打ち込みする。ここでは、少なくともｎウエル１６ＮＷを形成するための上記不純物の導入工程と、メモリセル領域以外のｎウエル１６ＮＷに形成されるＭＩＳ・ＦＥＴのＶｔｈを設定するための上記不純物の導入工程との２種の不純物導入工程をそれぞれ別々に行う。その後、そのフォトレジストパターンを除去する。
【００４９】
次いで、図１０に示すように、半導体基板３の主面上に、全領域におけるｐウエル領域が露出され、それ以外の領域が被覆されるようなフォトレジストパターン１２Ｄを形成する。続いて、そのフォトレジストパターン１２Ｄをマスクとして、半導体基板３に、例えばホウ素または２フッ化ホウ素をイオン打ち込みする。ここでは、少なくともｐウエル１６ＰＷを形成するための上記不純物の導入工程と、メモリセル領域以外のｐウエル１６ＰＷに形成されるＭＩＳ・ＦＥＴのＶｔｈを設定するための上記不純物の導入工程との２種の不純物導入工程をそれぞれ別々に行う。その後、そのフォトレジストパターン１２Ｄを除去する。
【００５０】
ここで、上記ウエル等の不純物導入工程の後、上記した第１の処理に代えて、上記駆動用ＭＩＳ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのＶｔｈを、ＳＲＡＭ周辺回路や論理回路の所定のＭＩＳ・ＦＥＴのＶｔｈよりも相対的かつ意識的に高くすべく、以下の処理を行っても良い（以下、第２の処理という）。
【００５１】
まず、駆動用ＭＩＳ・ＦＥＴおよび転送用ＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に高くすべく、上記図６に示したフォトレジストパターン１２Ａ（またはその変形例のフォトレジストパターン）を形成する。なお、この段階においても素子等は形成されていないが、フォトレジストパターン１２Ａの形成位置関係を分かり易くするため図示する。
【００５２】
続いて、そのフォトレジストパターン１２Ａをマスクとして、例えば２フッ化ホウ素（ＢＦ2 ）を半導体基板３にイオン打ち込みする。この際の条件は、特に限定されるものではないが、例えば次の通りである。すなわち、イオン打ち込みエネルギーは、６０ｋｅＶ程度、ドーズ量は、３×１０12／ｃｍ2 程度、イオン打ち込み角度は、９０度（すなわち、半導体基板３の主面に対して垂直）程度である。
【００５３】
次いで、フォトレジストパターン１２Ａを除去した後、負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを相対的かつ意識的に高くすべく、上記図７に示したフォトレジストパターン１２Ｂ（またはその変形例）を形成する。なお、この段階においても素子等は形成されていないが、フォトレジストパターン１２Ｂの形成位置関係を分かり易くするため図示する。
【００５４】
続いて、フォトレジストパターン１２Ｂをマスクとして、例えばリン（Ｐ）を半導体基板３にイオン打ち込みする。この際の条件は、特に限定されるものではないが、イオン打ち込みエネルギーが、例えば４０ｋｅＶ程度である他は、この第２の処理における上記駆動用ＭＩＳ・ＦＥＴＱｔ等のＶｔｈを上昇させるための不純物導入条件と同じで良い。
【００５５】
なお、この場合も上記した駆動用ＭＩＳ・ＦＥＴＱｄ等におけるＶｔｈを上昇させるための不純物導入工程と、負荷抵抗用ＭＩＳ・ＦＥＴＱＬにおけるＶｔｈを上昇させるための不純物導入工程との順序は逆でも良い。
【００５６】
このような一連の処理を施すことにより、駆動用ＭＩＳ・ＦＥＴＱｄ、転送用ＭＩＳ・ＦＥＴＱｔおよび負荷抵抗用ＭＩＳ・ＦＥＴＱＬのＶｔｈを相対的かつ意識的に上昇させる。
【００５７】
このような第２の処理の後、半導体基板３に対して熱処理を施すことにより、半導体基板３に導入した不純物の活性化等を行い、半導体基板３にｎウエル１６ＮＷ、ｐウエル１６ＰＷおよびｎ型の埋込領域１５を形成する。
【００５８】
続いて、ゲート絶縁膜の形成工程に移行するが、本実施の形態においては、そのゲート絶縁膜の形成工程に先立って、上記駆動用ＭＩＳ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのＶｔｈを、ＳＲＡＭ周辺回路や論理回路の所定のＭＩＳ・ＦＥＴのＶｔｈよりも相対的かつ意識的に高くすべく、上記した第１の処理または第２の処理に代えて以下の処理を行っても良い（以下、第３の処理という）。
【００５９】
まず、半導体基板３上に、周辺回路領域および論理回路領域において、動作速度の高速化が要求されるＭＩＳ・ＦＥＴの形成領域が露出され、かつ、メモリセル領域の全領域、周辺回路領域および論理回路領域においてソース・ドレイン間のリーク電流を抑えることが要求されるＭＩＳ・ＦＥＴの形成領域が被覆されるようなフォトレジストパターンを形成する。
【００６０】
続いて、そのフォトレジストパターンをマスクとして、例えば窒素（Ｎ）を半導体基板３にイオン打ち込みする。この際の条件は、特に限定されるものではないが、例えば次の通りである。すなわち、イオン打ち込みエネルギーは、５ｋｅＶ程度、ドーズ量は、４×１０14／ｃｍ2 程度、イオン打ち込み角度は、９０度程度である。
【００６１】
これにより、メモリセル領域における駆動用ＭＩＳ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に高く設定することが可能となっている。これは、次の理由からである。すなわち、ゲート絶縁膜に窒素が含有されるとＭＩＳ・ＦＥＴのＶｔｈが下がるからである。また、窒素が導入された領域ではゲート絶縁膜が窒化し耐酸化性が増す結果、窒素を導入しなかった領域のゲート絶縁膜よりも薄くなるので、その面からも窒素を導入した領域に形成されたゲート絶縁膜を持つＭＩＳ・ＦＥＴの方が、そうしなかった領域に形成されたゲート絶縁膜を持つＭＩＳ・ＦＥＴよりもＶｔｈを相対的に低くできる。
【００６２】
また、窒素を導入した領域には、ゲート絶縁膜と半導体基板３との界面に窒素が偏析される結果、ゲート絶縁膜の信頼性を向上できるという効果も得られる。これは、ゲート絶縁膜が薄くなると、半導体基板３との熱膨張係数差に起因してゲート絶縁膜と半導体基板３との接触界面に生じる歪みが顕在化し、ホットキャリアの発生を誘発することが知られているが、半導体基板３との界面に偏析した窒素はこの歪みを緩和するからである。なお、メモリセル領域では、ホットキャリアの問題が生じ難いので、メモリセル領域に窒素を導入しなくとも特に不具合は生じない。
【００６３】
なお、本実施の形態では、上記第１の処理や第２の処理に置き換えて上記第３の処理を行う場合について説明したが、これに限定されるものではなく、この第３の処理については、第１の処理または第２の処理と組み合わせて行っても良い。
【００６４】
このような第３の処理の後、例えば次のようなゲート絶縁膜の形成工程に移行する。
【００６５】
まず、半導体基板３に形成される高耐圧ＭＩＳ・ＦＥＴのゲート絶縁膜を形成するための酸化処理を施し、半導体基板３の主面上に、例えば厚さ９ｎｍ以上の相対的に最も厚いゲート絶縁膜を形成する。続いて、そのゲート絶縁膜上に、高耐圧ＭＩＳ・ＦＥＴの形成領域が被覆され、それ以外の領域が露出されるようなフォトレジストパターンを形成した後、そのフォトレジストパターンから露出する厚いゲート絶縁膜を除去し、さらにそのフォトレジストパターンを除去する。
【００６６】
その後、通常は、高耐圧ＭＩＳ・ＦＥＴ以外のＭＩＳ・ＦＥＴにおけるゲート絶縁膜の形成工程に移行するが、本実施の形態においては、上記駆動用ＭＩＳ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのＶｔｈを、ＳＲＡＭ周辺回路や論理回路の所定のＭＩＳ・ＦＥＴのＶｔｈよりも相対的かつ意識的に高くすべく、上記した第１の処理、第２の処理または第３の処理に加えて、以下の処理を行っても良い（以下、第４の処理という）。
【００６７】
まず、メモリセルを構成するＭＩＳ・ＦＥＴおよびソース・ドレイン間のリーク電流の抑制が要求されるＭＩＳ・ＦＥＴのゲート絶縁膜を形成するための酸化処理を施し、半導体基板３の主面上に、例えば厚さ５ｎｍ程度の相対的に中位程度の厚さのゲート絶縁膜を形成する。このゲート絶縁膜の厚さは、周辺回路領域および論理回路領域において、動作速度の高速化が要求されるＭＩＳ・ＦＥＴの形成領域に形成するゲート絶縁膜の厚さよりも厚くなるようにする。これにより、メモリセルを構成するＭＩＳ・ＦＥＴおよび上記リーク電流の抑制が要求されるＭＩＳ・ＦＥＴにおけるＶｔｈを相対的かつ意識的に高くすることが可能となる。
【００６８】
続いて、その中位程度の厚さのゲート絶縁膜上に、メモリセル領域の全領域、周辺回路領域および論理回路領域において上記リーク電流の抑制が要求されるＭＩＳ・ＦＥＴの形成領域が被覆され、かつ、それ以外の領域が露出されるようなフォトレジストパターンを形成した後、そのフォトレジストパターンから露出する中位程度の厚さのゲート絶縁膜を除去し、さらにそのフォトレジストパターンを除去する。
【００６９】
その後、半導体基板３に対して、高速動作が要求されるＭＩＳ・ＦＥＴのゲート絶縁膜を形成するための酸化処理を施し、半導体基板３の主面上に、例えば厚さが５ｎｍより薄い相対的に最も薄いゲート絶縁膜を形成する。
【００７０】
次に、図１１に示すように、上述のようにして形成されたゲート酸化膜１７および分離部４の上面が覆われるように半導体基板３上にゲート電極形成用の導体膜１８をＣＶＤ法等によって形成する。この導体膜１８は、例えば低抵抗ポリシリコンの単体膜、低抵抗ポリシリコン上にタングステンシリサイド膜を被着してなる積層膜または低抵抗ポリシリコン上に窒化タングステンや窒化チタン等のようなバリア金属膜を介してタングステン等のような金属膜を被着した積層膜等からなる。なお、上記バリア金属膜は、高温熱処理時にタングステン膜とポリシリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。
【００７１】
続いて、メモリセル領域およびそれ以外の領域におけるｎチャネル型のＭＩＳ・ＦＥＴの形成領域が露出され、それ以外が被覆されるようなフォトレジストパターン１２Ｅを導体膜１８上に形成した後、それをマスクとして導体膜１８に、例えばリンをイオン打ち込みする。その後、フォトレジストパターン１２Ｅを除去した後、導体膜１８上に、例えば酸化シリコンまたは窒化シリコンからなるキャップ用絶縁膜をＣＶＤ法等によって被着する。
【００７２】
次いで、キャップ用絶縁膜をフォトレジストパターンをマスクとしてドライエッチング法等によってパターニングした後、そのフォトレジストパターンを除去し、パターニングされたキャップ用絶縁膜をマスクとして導体膜１８をパターニングし、さらにキャップ用絶縁膜１９を除去して図１２に示すようにゲート電極６ｇを形成する。また、キャップ用絶縁膜および導体膜１８を１度のフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることによりゲート電極６ｇ（６ｇd,６ｇL ）およびキャップ用絶縁膜を形成しても良い。この場合はゲート電極６ｇ上にキャップ用絶縁膜が残される。このゲート電極６ｇのうちの最小のゲート長は、ＭＩＳ・ＦＥＴの短チャネル効果を抑制して、Ｖｔｈを一定値以上に確保できる許容範囲内の最小寸法（例えば０. ２４μｍ）で設定される。
【００７３】
次いで、図１３に示すように、フォトレジストパターンをマスクとしてｐウエル１６ＰＷに、例えばリン（Ｐ）をイオン打ち込みしてゲート電極６ｇの両側のｐウエル１６ＰＷにｎ- 型の半導体領域５ａを形成する。なお、この段階では活性化等のための熱処理を施していないのでｎ- 型の半導体領域５ａは形成されていないが、説明を分かり易くするため図示する。
【００７４】
続いて、そのフォトレジストパターンを除去した後、新たに形成したフォトレジストパターン１２Ｆをマスクとして、ｎウエル１６ＮＷに、例えばホウ素（Ｂ）をイオン打ち込みしてゲート電極６ｇの両側のｎウエル１６ＮＷにｐ- 型の半導体領域７ａを形成する。なお、この段階では活性化等のための熱処理を施していないのでｐ- 型の半導体領域７ａは形成されていないが、説明を分かり易くするため図示する。
【００７５】
次いで、フォトレジストパターン１２Ｆを除去した後、半導体基板３に導入した不純物の活性化等のための熱処理を施した後、図１４に示すように、半導体基板３上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜を堆積した後、その窒化シリコン膜を異方性エッチングすることにより、ゲート電極６ｇの側壁にサイドウォールスペーサ１９を形成する。このエッチングは、ゲート絶縁膜１７や分離部４に埋め込まれた酸化シリコン膜の削れ量を最少とするために、酸化シリコン膜に対する窒化シリコン膜のエッチングレートが大きくなるようなエッチングガスを使用して行う。また、ゲート電極６ｇ上に窒化シリコン膜からなるキャップ用絶縁膜を形成した場合にもその削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめるようにする。
【００７６】
次いで、フォトレジストパターンをマスクとして、ｐウエル１６ＰＷに、例えばヒ素（Ａｓ）をイオン打ち込みしてｎチャネル型のＭＩＳ・ＦＥＴのｎ+ 型の半導体領域５ｂを形成する。なお、この段階では活性化等のための熱処理を施していないのでｎ+ 型の半導体領域５ｂは形成されていないが、説明を分かり易くするため図示する。また、図３等で示したｎ型の半導体領域５は、ｎ- 型の半導体領域５ａとｎ+ 型の半導体領域５ｂとで構成される。
【００７７】
続いて、そのフォトレジストパターンを除去した後、新たに形成されたフォトレジストパターン１２Ｇをマスクとして、ｎウエル１６ＮＷに、例えばホウ素（Ｂ）をイオン打ち込みしてｐチャネル型のＭＩＳ・ＦＥＴのｐ+ 型の半導体領域７ｂを形成する。なお、この段階では活性化等のための熱処理を施していないのでｐ+ 型の半導体領域７ｂは形成されていないが、説明を分かり易くするため図示する。また、図３等で示したｐ型の半導体領域７は、ｐ- 型の半導体領域７ａとｐ+ 型の半導体領域７ｂとで構成される。
【００７８】
その後、フォトレジストパターン１２Ｇを除去した後、半導体基板３に不純物活性化のための熱処理を施すことにより、ｐチャネル型のＭＩＳＦＥＴＱｐ, ＱＬおよびｎチャネル型のＭＩＳＦＥＴＱｎ, Ｑｄが形成される。
【００７９】
次いで、半導体基板３上に、例えば窒化チタン（ＴｉＮ）またはコバルト（Ｃｏ）等のような導体膜をスパッタリング法等によって被着した後、熱処理を施すことにより、図１５に示すように、その導体膜と半導体基板３およびゲート電極６ｇとの接触界面にシリサイド層２０を形成する。続いて、シリサイド化されなかった導体膜をエッチング除去した後、再び熱処理を施す。
【００８０】
次いで、半導体基板３上に、例えば窒化シリコン膜等からなる絶縁膜２１ａをＣＶＤ法等によって被着した後、その上に、例えばＰＳＧ（Phosho Silicate Glass ）等からなる絶縁膜２１ｂをＣＶＤ法等によって被着し、さらに、その上に、例えば酸化シリコンからなる絶縁膜２１ｃを被着する。続いて、その絶縁膜２１ｃの上面をＣＭＰ法によって平坦化した後、絶縁膜２１ａ〜２１ｃの一部に接続孔８を穿孔する。その後、半導体基板３上に、例えばチタン、窒化チタンおよびタングステンを下層から順に被着した後、これをＣＭＰ法によってエッチバックすることにより、接続孔８内に導体膜２２を埋め込み形成する。
【００８１】
次いで、半導体基板３上に、例えばチタン、アルミニウムまたはアルミニウム合金、チタンおよび窒化チタンを下層から順に被着した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより第１層配線９Ｌを形成する。続いて、図１７に示すように、上記第１層配線９Ｌと同様にして第２層配線２３Ｌおよび第３層配線２４Ｌを形成する。なお、符号の２１ｄ, ２１ｅは、例えば酸化シリコンからなる絶縁膜を示している。これ以降は、通常の半導体集積回路装置の製造方法を適用して、キャッシュメモリ用のＳＲＡＭを内蔵するマイクロプロセッサを製造する。
【００８２】
次に、本実施の形態の効果を図１８〜図２０によって説明する。
【００８３】
図１８は本実施の形態のようにメモリセルを構成するＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させた場合のトランスファカーブを示し、図１９はそのＶｔｈを上昇させなかった場合のトランスファカーブを示している。また、図２０は駆動用ＭＩＳ・ＦＥＴのＶｔｈに対するＳＮＭを示す。
【００８４】
図１８および図１９のトランスファカーブを比較することで分かるように本実施の形態によれば、ＳＮＭを大幅に向上させることが可能となる。特に、図１８〜図２０で分かるように、駆動用ＭＩＳ・ＦＥＴＱｄのＶｔｈを上昇させるべく第１の処理または第２の処理を施すと、ＳＮＭは急激に大きくなり、メモリセルの動作マージンを充分確保できることが分かる。
【００８５】
このように、本実施の形態１によれば、以下の効果が得られる。
【００８６】
(1).ＳＲＡＭ内蔵型のマイクロプロセッサにおいて、ＳＲＡＭのメモリセルを構成する駆動用ＭＩＳ・ＦＥＴ、転送用ＭＩＳ・ＦＥＴおよび負荷抵抗用ＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させたことにより、そのマイクロプロセッサの動作速度の向上、電源電圧の低下（すなわち、消費電力の低減）および溝型の分離構造を採用したことによる素子集積度の向上を実現しつつ、ＳＲＡＭのＳＮＭを向上させることが可能となる。
【００８７】
(2).ＳＲＡＭ内蔵型のマイクロプロセッサにおけるメモリの読み出し不良や書き込み不良の発生率を低減させることが可能となる。
【００８８】
(3).上記(1),(2) により、小型・高機能で、かつ、低消費電力で高速動作が可能なＳＲＡＭ内蔵型のマイクロプロセッサの動作信頼性を向上させることが可能となる。
【００８９】
（実施の形態２）
図２１は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部平面図である。
【００９０】
前記実施の形態１においては、ＳＲＡＭのメモリセルを構成する全てのＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させた場合について説明したが、これに限定されるものではなく、ＳＲＡＭのメモリセルの所定のＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させても良い。
【００９１】
本実施の形態２は、それを説明するものであり、例えば転送用ＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させたい場合には、前記実施の形態１で説明した前記第１の処理または第２の処理に際し、図６に示したフォトレジストパターン１２Ａに代えて、図２１に示すように、転送用ＭＩＳ・ＦＥＴの形成領域が露出され、それ以外の領域が被覆されるようなフォトレジストパターン１２Ａ2 を半導体基板３上に形成すれば良い。なお、図２１は図３や図６等と同じメモリセル領域を示すものであり、上述の説明と同じくフォトレジストパターン１２Ａ2 の形成位置関係を分かり易くするため素子等も図示してある。また、図２１においても図面を見易くするためフォトレジストパターン１２Ａ2 にハッチングを付す。さらに、フォトレジストパターン１２Ａ2 のパターン形状は、これに限定されるものではなく、例えば転送用ＭＩＳ・ＦＥＴＱｔの形成領域と、半導体基板３に形成するｎチャネル型のＭＩＳ・ＦＥＴであって特にソース・ドレイン間のリーク電流を抑制することが必要とされるＭＩＳ・ＦＥＴの形成領域とが露出され、それ以外の領域が被覆されるようなパターン形状に形成しても良い。
【００９２】
このような本実施の形態２においては、特に、ＳＲＡＭ内蔵型のマイクロプロセッサの動作速度の向上、電源電圧の低下（すなわち、消費電力の低減）および素子集積度の向上を実現しつつ、メモリの読み出し不良の発生率を低減させることが可能となる。したがって、小型・高機能で、かつ、低消費電力で高速動作が可能なＳＲＡＭ内蔵型のマイクロプロセッサの動作信頼性を向上させることが可能となる。
【００９３】
（実施の形態３）
図２２は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部平面図である。
【００９４】
本実施の形態３では、駆動用ＭＩＳ・ＦＥＴのＶｔｈを相対的かつ意識的に上昇させたい場合であり、この場合には、前記実施の形態１で説明した前記第１の処理または第２の処理に際し、フォトレジストパターン１２Ａ（図６参照）に代えて、図２２に示すように、駆動用ＭＩＳ・ＦＥＴの形成領域が露出され、それ以外の領域が被覆されるようなフォトレジストパターン１２Ａ3 を半導体基板３上に形成すれば良い。なお、図２２も図３や図６等と同じメモリセル領域を示すものであり、上述の説明と同じく、フォトレジストパターン１２Ａ3 の形成位置関係を分かり易くするため素子等も図示してある。また、図２２においても図面を見易くするためフォトレジストパターン１２Ａ3 にハッチングを付す。さらに、フォトレジストパターン１２Ａ3 のパターン形状は、これに限定されるものではなく、例えば駆動用ＭＩＳ・ＦＥＴＱｄの形成領域と、半導体基板３に形成するｎチャネル型のＭＩＳ・ＦＥＴであって特にソース・ドレイン間のリーク電流を抑制することが必要とされるＭＩＳ・ＦＥＴの形成領域とが露出され、それ以外の領域が被覆されるようなパターン形状に形成しても良い。
【００９５】
本実施の形態３においては、特に、ＳＲＡＭ内蔵型のマイクロプロセッサの動作速度の向上、電源電圧の低下（すなわち、消費電力の低減）および素子集積度の向上を実現しつつ、ＳＲＡＭのＳＮＭを向上させることが可能となる。したがって、低消費電力で高速動作が可能なＳＲＡＭ内蔵型のマイクロプロセッサの動作信頼性を向上させることが可能となる。
【００９６】
（実施の形態４）
図２３〜図２５は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【００９７】
本実施の形態４は、前記実施の形態１で説明した第３の処理の変形例を説明するものである。すなわち、前記第３の処理では、窒素をイオン打ち込み法によって半導体基板に導入した場合について説明したが、本実施の形態４では、熱処理雰囲気中に窒素ガスを混入することでゲート絶縁膜と半導体基板との接触界面に窒素を偏析させるものであり、その具体的な方法は次の通りである。
【００９８】
まず、図２３に示すように、半導体基板３の主面上に、例えば酸化シリコンからなるゲート絶縁膜１７を通常のゲート酸化処理によって形成した後、半導体基板３の主面上に、メモリセル領域が被覆され、それ以外の領域が露出されるようなフォトレジストパターン１２Ｈを形成し、それをエッチングマスクとして、そこから露出するゲート絶縁膜１７を除去する。
【００９９】
続いて、フォトレジストパターン１２Ｈを除去し、図２４に示すように、メモリセル領域のみにゲート絶縁膜１７を残す。その後、例えばＮＯ（酸化窒素）あるいはＮ2 Ｏ（亜酸化窒素）雰囲気中で半導体基板３に対してゲート酸化処理を施すことにより、図２５に示すように、ゲート絶縁膜１７（１７ａ, １７ｂ）を形成する。これにより、ゲート絶縁膜１７と半導体基板３との界面に窒素を偏析させる（酸窒化処理）。
【０１００】
ところで、この場合には、メモリセル領域のゲート絶縁膜１７ａの方が、それ以外の領域のゲート絶縁膜１７ｂよりも厚くなるので、薄い側のゲート絶縁膜１７ｂ中の窒素濃度の方が、厚い側のゲート絶縁膜１７ａの窒素濃度よりも相対的に高くなる。この結果、メモリセル領域に形成されるＭＩＳ・ＦＥＴのＶｔｈの方が、それ以外の領域に形成されたＭＩＳ・ＦＥＴのＶｔｈよりも相対的かつ意識的に高くすることができる。これ以降は、前記実施の形態１と同じなので説明を省略する。
【０１０１】
このような本実施の形態４によれば、前記実施の形態１と同様の効果を得ることが可能となる。
【０１０２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０３】
例えば半導体ウエハはシリコン単結晶の単体膜に限定されるものではなく種々変更可能であり、例えばシリコン単結晶の半導体基板の表面に薄い（例えば１μｍ以下の）エピタキシャル層を形成したエピタキシャルウエハまたは絶縁層上に素子形成用の半導体層を設けたＳＯＩ（Silicon On Insulator）ウエハを用いても良い。
【０１０４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭメモリセルを内蔵するマイクロプロセッサに適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ単体の半導体集積回路装置等に適用できる。また、前記実施の形態では、６ＭＩＳ・ＦＥＴ型のＳＲＡＭセルを採用した場合について説明したが、これに限定されるものではなく、例えば負荷抵抗素子にポリシリコン抵抗を用いる高抵抗負荷型のＳＲＡＭセルや駆動用ＭＩＳ・ＦＥＴの上層に２層のポリシリコン層を設け、そのポリシリコン層によって負荷抵抗素子用のｐチャネル形のＭＯＳ・ＦＥＴを構成する、いわゆるＴＦＴ構造のＳＲＡＭセルを採用しても良い。また、半導体基板にＳＲＡＭや他の回路を構成するＭＩＳ・ＦＥＴおよびバイポーラトランジスタを設ける半導体装置にも適用できる。
【０１０５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０６】
(1).本発明によれば、ＳＲＡＭ内蔵型のマイクロプロセッサの動作速度の向上および電源電圧の低下（すなわち、消費電力の低減）を実現しつつ、ＳＲＡＭのスタティックノイズマージン（ＳＮＭ）を向上させることが可能となる。
【０１０７】
(2).本発明によれば、ＳＲＡＭ内蔵型のマイクロプロセッサにおけるメモリの読み出し不良や書き込み不良の発生率を低減させることが可能となる。
【０１０８】
(3).上記(1),(2) により、低消費電力で高速動作が可能なＳＲＡＭ内蔵型のマイクロプロセッサの動作信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の回路ブロック構成を説明するための説明図である。
【図２】図１の半導体集積回路装置のＳＲＡＭにおけるメモリセルの回路図である。
【図３】図１の半導体集積回路装置のＳＲＡＭのメモリセル領域における要部平面図である。
【図４】図１の半導体集積回路装置のＳＲＡＭのメモリセル領域における図３の上層の要部平面図である。
【図５】図１の半導体集積回路装置の製造工程中における要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工程中における要部平面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工程中におけるＳＲＡＭのメモリセル領域の要部平面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工程中における要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工程中における要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造工程中における要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製造工程中における要部断面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製造工程中における要部断面図である。
【図１３】図１の半導体集積回路装置の図１２に続く製造工程中における要部断面図である。
【図１４】図１の半導体集積回路装置の図１３に続く製造工程中における要部断面図である。
【図１５】図１の半導体集積回路装置の図１４に続く製造工程中における要部断面図である。
【図１６】図１の半導体集積回路装置の図１５に続く製造工程中における要部断面図である。
【図１７】図１の半導体集積回路装置の図１６に続く製造工程中における要部断面図である。
【図１８】図１の半導体集積回路装置のＳＮＭ特性の説明図である。
【図１９】図１の半導体集積回路装置の効果を説明すべく本発明者が比較のために検討した技術のＳＮＭ特性の説明図である。
【図２０】図１の半導体集積回路装置のＳＲＡＭにおける駆動用電界効果トランジスタのしきい値電圧とＳＮＭとの関係を示すグラフ図である。
【図２１】本発明の他の実施の形態である半導体集積回路装置の製造工程中におけるＳＲＡＭのメモリセルの要部平面図である。
【図２２】本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中におけるＳＲＡＭのメモリセルの要部平面図である。
【図２３】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造工程中における要部断面図である。
【図２６】ＳＲＡＭのＳＮＭ特性を説明するためのグラフ図である。
【図２７】本発明者が検討した半導体集積回路装置のＳＮＭ特性のグラフ図である。
【図２８】本発明者が検討した半導体集積回路装置のＳＲＡＭを構成する転送用電界効果トランジスタのドレイン電流と負荷抵抗用電界効果トランジスタのドレイン電流との関係を示すグラフ図である。
【図２９】本発明者が検討した半導体集積回路装置のＳＲＡＭを構成する転送用電界効果トランジスタのドレイン電流と負荷抵抗用電界効果トランジスタのドレイン電流との関係を示すグラフ図である。
【符号の説明】
１Ｃ  半導体チップ
２Ａ〜２Ｃ  ロジック回路
３  半導体基板
４  分離部
４ａ  分離溝
５  ｎ型の半導体領域
５ａ  ｎ- 型の半導体領域
６ｇｔ  ゲート電極
７  ｐ型の半導体領域
７ａ  ｐ- 型の半導体領域
８, ８Ａ〜８Ｅ  接続孔
９Ｌ, ９ＬG,９ＬV 第１層配線
１０  酸化シリコン膜
１１  窒化シリコン膜
１２Ａ, １２Ａ2,１２Ａ3 フォトレジストパターン
１２Ｂ, １２Ｂ2 フォトレジストパターン
１２Ｃ〜１２Ｈ  フォトレジストパターン
１３  酸化シリコン膜
１４  窒化シリコン膜
１５  ｎ型の埋込領域
１６  ｎウエル
１７  ゲート絶縁膜
１８  導体膜
１９  サイドウォールスペーサ
２０  シリサイド層
２１ａ〜２１ｅ  絶縁膜
２２  導体膜
Ｉ／Ｏ  入出力回路
ＰＬＬ  位相同期ループ回路
ＣＰＧ  クロックパルス発生回路
ＭＣ  メモリセル
ＤＬ1,ＤＬ2 データ線
ＷＬ  ワード線
Ｑｄ1,Ｑｄ2 駆動用ＭＩＳ・ＦＥＴ（第１の電界効果トランジスタ）
Ｑｔ1,Ｑｔ2 転送用ＭＩＳ・ＦＥＴ（第１の電界効果トランジスタ）
ＱL1, ＱL2  負荷抵抗用ＭＩＳ・ＦＥＴ（第１の電界効果トランジスタ）
Ｖdd  電源
ＧＮＤ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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