(57)【特許請求の範囲】
【請求項１】
整流素子、トランジスタ、第１のスイッチ及び第２のスイッチを有し、
前記トランジスタのゲートは、前記第１のスイッチの第１の端子に電気的に接続され、
前記整流素子の一方の電極は、前記第１のスイッチの第１の端子に電気的に接続され、
前記トランジスタのソース及びドレインの一方は、前記第２のスイッチの第１の端子に電気的に接続され、
前記トランジスタのソース及びドレインの他方は、第１の配線に電気的に接続され、
前記第１のスイッチの第２の端子は、前記第１の配線に電気的に接続され、
前記第２のスイッチの第２の端子は、第２の配線に電気的に接続され、
前記整流素子の他方の電極は、第３の配線に電気的に接続されることを特徴とする半導体装置。
【請求項２】
整流素子、トランジスタ、第１のスイッチ及び第２のスイッチを有し、
前記トランジスタのゲートは、前記第１のスイッチの第１の端子に電気的に接続され、
前記整流素子の一方の電極は、前記第１のスイッチの第１の端子に電気的に接続され、
前記トランジスタのソース及びドレインの一方は、前記第２のスイッチの第１の端子に電気的に接続され、
前記トランジスタのソース及びドレインの他方は、第１の配線に電気的に接続され、
前記第１のスイッチの第２の端子は、第２の配線に電気的に接続され、
前記第２のスイッチの第２の端子は、第３の配線に電気的に接続され、
前記整流素子の他方の電極は、第４の配線に電気的に接続されることを特徴とする半導体装置。
【請求項３】
整流素子、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、
前記整流素子の一方の電極は、前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第２の配線に電気的に接続され、
前記整流素子の他方の電極は、第３の配線に電気的に接続されることを特徴とする半導体装置。
【請求項４】
整流素子、第１のトランジスタ、第２のトランジスタ及び第３のトランジスタを有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、
前記整流素子の一方の電極は、前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、第２の配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第３の配線に電気的に接続され、
前記整流素子の他方の電極は、第４の配線に電気的に接続されることを特徴とする半導体装置。
【請求項５】
第１の整流素子、第２の整流素子、第１のトランジスタ、第２のトランジスタ、第１のスイッチ及び第２のスイッチを有し、
前記第１のトランジスタのゲートは、前記第１のスイッチの第１の端子に電気的に接続され、
前記第１の整流素子の一方の電極は、前記第１のスイッチの第１の端子に電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のスイッチの第１の端子に電気的に接続され、
前記第２の整流素子の一方の電極は、前記第２のスイッチの第１の端子に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、
前記第１のスイッチの第２の端子は、前記第１の配線に電気的に接続され、
前記第２のスイッチの第２の端子は、前記第２の配線に電気的に接続され、
前記第１の整流素子の他方の電極は、第３の配線に電気的に接続され、
前記第２の整流素子の他方の電極は、第４の配線に電気的に接続されることを特徴とする半導体装置。
【請求項６】
第１の整流素子、第２の整流素子、第１のトランジスタ、第２のトランジスタ、第１のスイッチ及び第２のスイッチを有し、
前記第１のトランジスタのゲートは、前記第１のスイッチの第１の端子に電気的に接続され、
前記第１の整流素子の一方の電極は、前記第１のスイッチの第１の端子に電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のスイッチの第１の端子に電気的に接続され、
前記第２の整流素子の一方の電極は、前記第２のスイッチの第１の端子に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、
前記第１のスイッチの第２の端子は、第３の配線に電気的に接続され、
前記第２のスイッチの第２の端子は、第４の配線に電気的に接続され、
前記第１の整流素子の他方の電極は、第５の配線に電気的に接続され、
前記第２の整流素子の他方の電極は、第６の配線に電気的に接続されることを特徴とする半導体装置。
【請求項７】
第１の整流素子、第２の整流素子、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、
前記第１のトランジスタのゲートは、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１の整流素子の一方の電極は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第４のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２の整流素子の一方の電極は、前記第４のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、前記第１の配線に電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は、前記第２の配線に電気的に接続され、
前記第１の整流素子の他方の電極は、第３の配線に電気的に接続され、
前記第２の整流素子の他方の電極は、第４の配線に電気的に接続されることを特徴とする半導体装置。
【請求項８】
第１の整流素子、第２の整流素子、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、
前記第１のトランジスタのゲートは、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１の整流素子の一方の電極は、前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２のトランジスタのゲートは、前記第４のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２の整流素子の一方の電極は、前記第４のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は、第１の配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、第２の配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は、第４の配線に電気的に接続され、
前記第１の整流素子の他方の電極は、第５の配線に電気的に接続され、
前記第２の整流素子の他方の電極は、第６の配線に電気的に接続されることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項４のいずれか一項において、
前記整流素子は、ダイオードを有することを特徴とする半導体装置。
【請求項１０】
請求項５乃至請求項８のいずれか一項において、
前記第１の整流素子と前記第２の整流素子はそれぞれ、ダイオードを有することを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項４のいずれか一項において、
前記整流素子は、ダイオード接続された第５のトランジスタを有することを特徴とする半導体装置。
【請求項１２】
請求項５乃至請求項８のいずれか一項において、
前記第１の整流素子は、ダイオード接続された第５のトランジスタを有し、
前記第２の整流素子は、ダイオード接続された第６のトランジスタを有することを特徴とする半導体装置。
【請求項１３】
請求項１又は請求項２において、
前記トランジスタは、薄膜トランジスタであることを特徴とする半導体装置。
【請求項１４】
請求項３又は請求項４において、
前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタはそれぞれ、薄膜トランジスタであることを特徴とする半導体装置。
【請求項１５】
請求項５又は請求項６において、
前記第１のトランジスタと前記第２のトランジスタはそれぞれ、薄膜トランジスタであることを特徴とする半導体装置。
【請求項１６】
請求項７又は請求項８において、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ及び前記第４のトランジスタはそれぞれ、薄膜トランジスタであることを特徴とする半導体装置。
【請求項１７】
請求項５乃至請求項８のいずれか一項において、
前記第１のトランジスタと前記第２のトランジスタの極性は、同じであることを特徴とする半導体装置。
【請求項１８】
請求項１乃至請求項１７のいずれか一項に記載の半導体装置を用いた電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソースフォロワ回路、差動増幅回路、センスアンプ、オペアンプなどに代表される電気回路、信号線駆動回路、光電変換素子を有する電気回路に関する。
【０００２】
【従来の技術】
近年、携帯電話や携帯端末などに幅広く使用されている集積回路（ＩＣ）は、５mm四方程度のシリコン基板上に、数十万〜数百万ものトランジスタや抵抗などを形成したもので、装置の小型化及び高信頼化、装置の大量生産に重要な役割を果たしている。
【０００３】
そして、集積回路（IC）等に用いられる電気回路を設計するときには、多くの場合において、振幅が小さい信号の電圧や電流を増幅する機能を有する増幅回路が設計される。増幅回路は、ひずみの発生をなくし、電気回路を安定に働かせるためには不可欠な回路であるため、幅広く用いられている。
【０００４】
ここで、増幅回路の一例として、ソースフォロワ回路の構成とその動作について説明する。最初に図５（Ａ）にソースフォロワ回路の構成例を示し、定常状態における動作について説明する。次いで、図５（Ｂ）（Ｃ）を用いて、ソースフォロワ回路の動作点について説明する。最後に、図６に図５（Ａ）とは異なる構成のソースフォロワ回路の例を示し、過渡状態における動作について説明する。
【０００５】
まず図５（Ａ）にソースフォロワ回路を用いて、定常状態における動作について説明する。
【０００６】
図５（Ａ）において、１１はｎチャネル型の増幅用トランジスタ、１２はｎチャネル型のバイアス用トランジスタである。なお図５（Ａ）に示す増幅用トランジスタ１１及びバイアス用トランジスタ１２はｎチャネル型とするが、ｐチャネル型トランジスタを用いて構成してもよい。またここでは簡単のため、増幅用トランジスタ１１及びバイアス用トランジスタ１２は、その特性及びサイズが同一であるとし、さらに電流特性も理想的なものであるとする。つまり、増幅用トランジスタ１１及びバイアス用トランジスタ１２のソース・ドレイン間電圧が変化しても、飽和領域における電流値は変化しないと仮定する。
【０００７】
また、増幅用トランジスタ１１のドレイン領域は電源線１３に接続され、ソース領域はバイアス用トランジスタ１２のドレイン領域に接続している。バイアス用トランジスタ１２のソース領域は、電源線１４に接続されている。
【０００８】
バイアス用トランジスタ１２のゲート電極には、バイアス電位Vbが印加される。そして電源線１３には電源電位Vddが印加され、電源線１４には、接地電位Vss（＝０Ｖ）が印加される。
【０００９】
図５（Ａ）に示すソースフォロワ回路において、増幅用トランジスタ１１のゲート電極は、入力端子となっており、増幅用トランジスタ１１のゲート電極には、入力電位Vinが入力される。また増幅用トランジスタ１１のソース領域が出力端子となっており、増幅用トランジスタ１１のソース領域の電位が、出力電位Voutとなる。バイアス用トランジスタ１２のゲート電極にはバイアス電位Vbが印加されており、該バイアス用トランジスタ１２が飽和領域で動作するときには、Ｉｂで示す電流が流れるとする。このとき、増幅用トランジスタ１１及びバイアス用トランジスタ１２は直列に接続されているため、両トランジスタには同量の電流が流れる。つまり、バイアス用トランジスタ１２に電流Ibが流れるときには、増幅用トランジスタ１１にも電流Ibが流れる。
【００１０】
ここで、ソースフォロワ回路における出力電位Voutを求めてみる。出力電位Voutは、入力電位Vinよりも増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の分だけ低い値となる。このとき、入力電位Vin、出力電位Vout及びゲート・ソース間電圧Vgs1の関係は、以下の式（１）を満たす。
【００１１】
Vout=Vin-Vgs1・・・（１）
【００１２】
そして、増幅用トランジスタ１１が飽和領域で動作している場合は、増幅用トランジスタ１１に電流Ibが流れるためには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がバイアス電位Vbと等しいということが必要である。そうすると、以下の式（２）の式が成立する。但し式（２）は、増幅用トランジスタ１１及びバイアス用トランジスタ１２が飽和領域で動作するときにのみにおいて成立する。
【００１３】
Vout=Vin-Vb・・・（２）
【００１４】
次いで、増幅用トランジスタ１１及びバイアス用トランジスタ１２の電圧と電流の関係を示した図５（Ｂ）（Ｃ）を用いて、ソースフォロワ回路の動作点について説明する。さらに詳しくは、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1と、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2が同じ値の場合について、図５（Ｂ）を用いて説明する。次いで、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1と、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2とが異なる値の場合であって、例えばバイアス用トランジスタ１２が線形領域で動作している場合について、図５（Ｃ）を用いて説明する。
【００１５】
図５（Ｂ）において、点線２１は増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がVbであるときの電圧と電流の関係を示し、実線２２はバイアス用トランジスタ１２のゲート・ソース間電圧Vgs2がVbであるときの電圧と電流の関係を示す。また図５（Ｃ）において、点線２１は増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がVb`であるときの電圧と電流の関係を示し、実線２２はバイアス用トランジスタ１２のゲート・ソース間電圧Vgs2がVbであるときの電圧と電流の関係を示す。
【００１６】
図５（Ｂ）において、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1と、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2が同じ値であり、さらにバイアス電位Vbと、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2は同じ値であるため、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、バイアス電位Vbと同じ値である。つまり、Vgs1＝Vgs2＝Vbとなり、図５（Ｂ）に示すように、増幅用トランジスタ１１及びバイアス用トランジスタ１２は飽和領域で動作している。このとき、入力電位Vinと出力電位Voutの関係は線形となる。
【００１７】
一方、図５（Ｃ）において、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2とは異なる値である。そして、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2はバイアス電位Vbと同じ値である。また、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、バイアス電位Vb'であるとする。つまり、Vgs2＝Vb、Vgs1＝Vb`となり、図５（Ｃ）で示すように、増幅用トランジスタ１１は飽和領域で動作しており、バイアス用トランジスタ１２が線形領域で動作している。このとき、入力電位Vin、出力電位Vout及びバイアス電位Vb'の関係は以下の式（３）を満たす。
【００１８】
Vout=Vin-Vb'・・・（３）
【００１９】
バイアス用トランジスタ１２が線形領域で動作するときに流れる電流をIb'とすると、Ib'<Ibとなる。つまり、Vb'<Vbとなって、入力電位Vinと電流Ib'の両者の値は小さくなる。そうすると、バイアス電位Vb'も小さくなる。このとき入力電位Vinと出力電位Voutの関係は、非線形となる。
【００２０】
以上をまとめると、定常状態におけるソースフォロワ回路において、出力電位Voutの振幅を大きくするためには、バイアス電位Vbを小さくすることが好ましい。これは以下の２つの理由による。
【００２１】
１つ目の理由は、式（２）に示すように、バイアス電位Vbが小さいと、出力電位Voutを大きくすることが出来るからである。２つ目の理由は、バイアス電位Vbの値が大きい場合には、入力電位Vinを小さくすると、バイアス用トランジスタ１２が線形領域で動作しやすくなってしまうからである。バイアス用トランジスタ１２が線形領域で動作すると、入力電位Vinと出力電位Voutの関係は、非線形となりやすい。
【００２２】
なおバイアス用トランジスタ１２は、導通状態であることが必要であるため、バイアス電位Vbの値は、バイアス用トランジスタ１２のしきい値電圧よりも大きい値にする必要がある。
【００２３】
これまでは、ソースフォロワ回路の定常状態での動作について説明してきたが、続いて、ソースフォロワ回路の過渡状態での動作について、図６を用いて説明する。
【００２４】
図６に示すソースフォロワ回路は、図５（Ａ）の回路に容量素子１５が追加して設計された構成である。容量素子１５の一方の端子は増幅用トランジスタ１１のソース領域に接続され、他方の端子は電源線１６に接続されている。電源線１６には、接地電位Vssが印加されている。
【００２５】
容量素子１５の両電極間の電位差は、ソースフォロワ回路の出力電位Voutと同一となる。ここでは、図６（Ａ）を用いてVout<Vin-Vbの場合の動作について説明し、次いで図６（Ｂ）を用いてVout>Vin-Vbの場合の動作について説明する。
【００２６】
まず、図６（Ａ）を用いてVout<Vin-Vbの場合のソースフォロワ回路の過渡状態における動作について説明する。
【００２７】
図６（Ａ）において、t=0のときには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の値は、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2の値よりも大きい。そのため、増幅用トランジスタ１１には、大きな電流が流れて、容量素子１５には急速に電荷が保持される。そうすると、出力電位Voutは大きくなり、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の値は減少する。
【００２８】
そして時間の経過に伴い（t=t1、t1>0）、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がバイアス電位Vbに等しくなると定常状態になる。このとき、出力電位Vout、入力電位Vin及びバイアス電位Vbの関係は、上記の式（２）を満たす。
【００２９】
以上をまとめると、Vout<Vin-Vbの場合には、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1の値が、バイアス電位Ｖbよりも大きいため、増幅用トランジスタ１１には大きな電流が流れて、容量素子１５に急速に電荷が保持される。そのため、容量素子１５が所定の電荷の保持を行う時間、言い換えると容量素子１５に対する信号の書き込みに要する時間は短くてすむ。
【００３０】
次いで、図６（Ｂ）を用いてVout>Vin-Vbの場合のソースフォロワ回路の過渡状態における動作について説明する。
【００３１】
図６（Ｂ）において、t=0のときには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1は、該増幅用トランジスタ１１のしきい値電圧よりも小さい値である。そのため、増幅用トランジスタ１１は非導通状態にある。そして容量素子１５に蓄積されていた電荷は、バイアス用トランジスタ１２を介して接地電位Vssの方向に流れていき、最終的には放電される。このとき、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2は、バイアス電位Vbと同じ値であるので、バイアス用トランジスタ１２を流れる電流はIbとなる。
【００３２】
そして時間の経過に伴い（t=t1、t1>0）、出力電位Voutが小さくなり、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1が大きくなる。そして増幅用トランジスタ１１のゲート・ソース間電圧Vgs1がバイアス電位Vbに等しくなると、定常状態となる。このとき、出力電位Vout、入力電位Vin及びバイアス電位Vbの関係は、上記の式（２）を満たす。なお定常状態では、出力電位Voutは一定の値を保っており、容量素子１５に電荷は流れない。そして、増幅用トランジスタ１１及びバイアス用トランジスタ１２には、電流Ibが流れる。
【００３３】
以上をまとめると、Vout>Vin-Vbの場合には、容量素子１５が所定の電荷の保持を行う時間、言い換えると容量素子１５に対する信号の書き込み時間は、バイアス用トランジスタ１２を流れる電流Ibに依存する。そして、電流Ibはバイアス電位Vbの大きさに依存する。従って、電流Ibを大きくして、容量素子１５に対する信号の書き込み時間を短くするためには、バイアス電位Vbを大きくする必要が生ずる。
【００３４】
なおトランジスタのしきい値電圧のバラツキを補正する方法として、信号が入力された回路の出力によりバラツキをみて、その後、そのバラツキをフィードバックさせて補正するという方法がある（例えば、非特許文献１参照。）。
【００３５】
【非特許文献１】
H.Sekine et al,「Amplifier Compensation Method for a Poly-Si TFT LCLV with an Integrated Data-Driver」,IDRC'97,p．45-48
【００３６】
【発明が解決しようとする課題】
上述したソースフォロワ回路の動作は、増幅用トランジスタ１１及びバイアス用トランジスタ１２の特性が同じであると仮定した上で行われるものである。しかし、両トランジスタは作製工程や使用する基板の相違によって生じるゲート長（L）、ゲート幅（W）及びゲート絶縁膜の膜厚のバラツキや、チャネル形成領域の結晶状態のバラツキなどの要因が重なって、しきい値電圧や移動度にバラツキが生じてしまう。
【００３７】
例えば図５（Ａ）において、増幅用トランジスタ１１のしきい値電圧が３Ｖであり、バイアス用トランジスタ１２のしきい値電圧が４Ｖとして、１Ｖのバラツキが生じていたとする。そうすると、電流Ｉｂを流すためには、増幅用トランジスタ１１のゲート・ソース間電圧Vgs1には、バイアス用トランジスタ１２のゲート・ソース間電圧Vgs2よりも１Ｖ低い電圧を加える必要が生ずる。つまりVgs1=Vb-1となる。そうすると、Vout=Vin-Vgs1=Vin-Vb+1となってしまう。つまり、増幅用トランジスタ１１及びバイアス用トランジスタ１２のしきい値電圧に１Ｖでもバラツキが生じていると、出力電位Voutにもバラツキが生じてしまう。
【００３８】
本発明は上記の問題点を鑑みてなされたものであり、トランジスタの特性バラツキの影響を抑制した電気回路を提供することを課題とする。さらに詳しくは、電流を増幅する機能を有する電気回路において、トランジスタの特性バラツキの影響を抑制して、所望の電圧を供給することができる電気回路を提供することを課題とする。
【００３９】
【課題を解決するための手段】
本発明は、上記の問題点を解決するために、以下に示す構成の電気回路を用いる。
【００４０】
最初に本発明に用いられる電気回路の構成について、図４（Ａ）（Ｂ）を用いて説明する。図４（Ａ）（Ｂ）において、２９０３、２９１３はスイッチング機能を有する素子であり、好ましくはトランジスタで構成されるアナログスイッチなどの半導体素子が用いられる。スイッチ２９０３、２９１３は、ON又はOFFがSignal1により制御される。なお前記スイッチ２９０３、２９１３は単なるスイッチなので、その極性は特に限定されない。
【００４１】
２９０２と２９１２は整流性素子（整流素子）である。整流性素子とは、素子の両端の電極に電位差を与えたとき、単一方向にのみ電流を生ずる素子を指す。前記整流性素子は、ダイオードや、ゲート・ドレイン間を接続したＴＦＴなどが挙げられる。なお本明細書において、ゲート・ドレイン間を接続したＴＦＴは、ダイオード接続をしたＴＦＴと表記する。そして、図４（Ａ）（Ｂ）においては、整流性素子２９０２はダイオード接続をしたｐチャネル型のトランジスタであり、整流性素子２９１２はダイオード接続をしたｎチャネル型のトランジスタである。そして本発明では、図４（Ａ）に示す整流性素子２９０２とスイッチ２９０３を接続した電気回路、又は図４（Ｂ）に示す整流性素子２９１２とスイッチ２９１３を接続した電気回路を用いる。
【００４２】
ここで、図４（Ａ）（Ｂ）に示した電気回路の動作について、図４（Ｃ）（Ｄ）を用いて説明する。なお、図４（Ｃ）はSignal１のタイミングチャートを示している。また図４（Ｄ）は、ＴＦＴ２９０２、２９１２のゲートの電位をそれぞれＶG2902、ＶG2912としたときのゲート・ソース間電圧と時間との関係を示している。
【００４３】
ここで、電気回路の一端よりある信号が入力され、該電気回路の他端はある一定電位が与えられているとする。図４（Ａ）に示す電気回路の場合、入力される信号をVx、一定電位をVss（≦Vx−|VthP|：VthPはＴＦＴ２９０２のしきい値電圧）とする。図４（Ｂ）に示す電気回路の場合、入力される信号をVx、一定電位をVdd（≧Vx＋|VthN|：VthNはＴＦＴ２９１２のしきい値電圧）とする。
【００４４】
まず、（ｉ）で示される期間において、スイッチ２９０３、２９１３がＯＮとなる。そうすると、図４（Ａ）に示す電気回路において、トランジスタ２９０２のドレイン領域およびゲート電極の電位が低下する。図４（Ｂ）に示す電気回路おいては、トランジスタ２９１２のドレイン領域およびゲート電極の電位が上昇する。トランジスタ２９０２、２９１２は、いずれも両電極間の電圧がしきい値電圧の絶対値を上回っているためＯＮである。
【００４５】
次いで、（ii）で示される期間において、スイッチ２９０３、２９１３がＯＦＦとなる。そうすると、ＴＦＴ２９０２のドレイン電位は上昇し、ＴＦＴ２９１２のドレイン電位は下降する。
【００４６】
やがて、（ｉｉｉ）で示される期間において、ＴＦＴ２９０２、２９１２のゲート・ソース間電圧は、そのしきい値電圧に等しくなり、ＴＦＴ２９０２、２９１２はともにＯＦＦする。このとき、ＴＦＴ２９０２、２９１２のドレイン電位はそれぞれ、ＶX−|ＶthＰ|、ＶX＋|ＶthＮ|となる。つまり、ＴＦＴ２９０２、２９１２によって、入力される信号の電位ＶXに、それぞれのしきい値電圧を上乗せする動作が行われたことになる。
【００４７】
上述したように、本発明は、素子の両端の電極に電位差を与えたとき、単一の方向にのみ電流が生ずる整流性素子を用いた電気回路を提供する。そして本発明は、整流性素子の一方の端子に信号電圧を入力したとき、他方の端子の電位が該整流性素子のしきい値電圧分だけオフセットをかけた電位となることを利用している。
【００４８】
つまり、整流性素子間にしきい値電圧のバラツキが生じていても、該整流性素子は、常に該整流性素子のしきい値電圧分だけオフセットをかけた電位を提供できる。そして本発明は前記整流性素子を用いることにより、整流性素子間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。
【００４９】
なお、ＴＦＴ２９０２、２９１２の極性は特に限定されない。また、ＴＦＴ２９０２、２９１２は、図４（Ｅ）に示すように、それぞれダイオード２９２２、２９３２を用いても良い。ダイオード２９２２、２９３２には、通常のＰＮ接合を有するダイオードの他、公知の構造のダイオードを用いることが出来る。
【００５０】
本発明は、トランジスタのゲートと入力電位との間に、整流素子と、該整流素子の一方の電極と第１電位との間に接続される第１スイッチとからなる補償回路が設けられ、第２電位に一方の端子が接続され、他方の端子が前記トランジスタのソースに接続される第２スイッチを有するソースフォロワ回路であって、前記整流素子の一方の電極に前記入力電位が印加されて、前記第１スイッチがオフすると、前記整流素子の他方の電極は第３電位に収束され、前記第３電位が前記トランジスタのゲート電極に入力されて、前記第２のスイッチがオンすると、前記ソースと前記第２スイッチとの間から出力電位を取り出すことを特徴とする。
【００５１】
本発明は、第１トランジスタのゲートと入力電位との間に、第１整流素子と、該第１整流素子の一方の電極と第１電位との間に接続される第１スイッチとからなる第１補償回路と、
第２トランジスタのゲートとバイアス電位の間に、第２整流素子と、該第２整流素子の一方の電極と第２電位との間に接続される第２スイッチとからなる第２補償回路とが設けられたソースフォロワ回路であって、
前記第１整流素子の第１の電極に入力電位が印加されて、前記第１スイッチがオフすると、前記第１整流素子の一方の電極の電位は第３電位に収束され、
前記第２整流素子の第１の電極にバイアス電位が印加されて、前記第２スイッチがオフすると、前記第２整流素子の一方の電極の電位は第４電位に収束され、
前記第３電位が前記第１トランジスタのゲート電極に入力されて、前記第４電位が前記第２トランジスタのゲート電極に入力されると、前記第１トランジスタのソースから出力電位を取り出すことを特徴とする。
【００５２】
なお本発明では、どのような材料を用いたトランジスタ、どのような手段、製造方法を経たトランジスタを用いてもよく、またどのようなタイプのトランジスタを用いてもよい。例えば、薄膜トランジスタ（ＴＦＴ）を用いてもよい。ＴＦＴとしては、半導体層が非晶質（アモルファス）、多結晶（ポリクリスタル、ポリシリコン）、単結晶のいずれを用いてもよい。その他のトランジスタとして、単結晶基板において作られたトランジスタでもよいし、ＳＯＩ基板において作られたトランジスタでもよい。また、有機物やカーボンナノチューブで形成されたトランジスタでもよい。さらに、ＭＯＳ型トランジスタでもよいし、バイポーラ型トランジスタでもよい。
【００５３】
【発明の実施の形態】
（実施の形態１）
本実施の形態では、本発明の電気回路の一例として、ソースフォロワ回路を示し、その構成と動作について図１〜図３を用いて説明する。
【００５４】
最初にソースフォロワ回路の構成について、図１〜図３を用いて説明する。
【００５５】
図１〜図３において、４１１は増幅用トランジスタであり、４１２はバイアス用トランジスタである。４１３、４１４は整流性素子であり、本実施の形態ではトランジスタを用いる。そして、トランジスタ４１３のしきい値電圧をVth1とし、トランジスタ４１４のしきい値電圧をVth2とする。４１５、４１６はスイッチング機能を有する素子であり、好ましくはトランジスタで構成されるアナログスイッチなどの半導体素子が用いられる。なお前記スイッチ４１５、４１６は単なるスイッチなので、その極性は特に限定されない。
【００５６】
なおトランジスタ４１１〜トランジスタ４１３の極性は特に限定されないが、トランジスタ４１１とトランジスタ４１２、トランジスタ４１１とトランジスタ４１３、トランジスタ４１２とトランジスタ４１４は同じ極性であることが好ましい。そして図１と図２（Ａ）には、トランジスタ４１１〜トランジスタ４１４がｎチャネル型であるソースフォロワ回路を示す。そして、図２（Ｂ）と図３には、トランジスタ４１１〜トランジスタ４１４がｐチャネル型である場合を示す。
【００５７】
増幅用トランジスタ４１１のドレイン領域は電源線４１９に接続され、ソース領域は、トランジスタ４１２を介して電源線４２０に接続されている。増幅用トランジスタ４１１のゲート電極は、トランジスタ４１３のゲート電極及びドレイン領域に接続されている。なお以下には増幅用トランジスタ４１１は、トランジスタ４１１と表記する。
【００５８】
バイアス用トランジスタ４１２のドレイン領域はトランジスタ４１１を介して電源線４１９に接続され、ソース領域は電源線４２０に接続されている。バイアス用トランジスタ４１２のゲート電極は、トランジスタ４１４のゲート電極及びドレイン領域に接続されている。なお以下にはバイアス用トランジスタ４１２は、トランジスタ４１２と表記する。
【００５９】
スイッチ４１５、４１６は、入力される信号によって、導通又は非導通（オン又はオフ）が制御される。しかし、説明を簡単にするために、スイッチ４１５、４１６に信号を入力する信号線等の図示は省略する。
【００６０】
そして、図１〜図３に示すソースフォロワ回路において、トランジスタ４１３のソース領域には、入力電位Vinが入力される。またトランジスタ４１４のソース領域にはバイアス電位が入力される。そしてトランジスタ４１１のソース領域の電位が出力電位Voutとなる。
【００６１】
４１７〜４２０は電源線であり、電源線４１７には電源電位Vdd1が印加され、電源線４１８には電源電位Vdd2が印加される。また電源線４１９には、電源電位Vdd3が印加され、電源線４２０には接地電位Vssが印加される。なお、電源電位Vdd1と電源電位Vdd2は以下の条件を満たす必要がある。
【００６２】
まず図１と図２（Ａ）に示すように、トランジスタ４１１〜トランジスタ４１３がｎチャネル型の場合には、電源電位Vdd1は入力電位Vinとトランジスタ４１３のしきい値電圧Vth1とを足した値以上の電位である必要がある。このとき、以下の式（４）が成立する。
【００６３】
Vdd1≧（Vin+Vth1）・・・（４）
【００６４】
同様に、電源電位Vdd2は、バイアス電位Vbとトランジスタ４１４のしきい値電圧Vth2とを足した値以上の電位である必要がある。このとき、以下の式（５）が成立する。
【００６５】
Vdd2≧（Vb+Vth2）・・・（５）
【００６６】
さらに、図２（Ｂ）と図３に示すように、トランジスタ４１１〜トランジスタ４１３がｐチャネル型の場合には、電源電位Vdd1は入力電位Vinからトランジスタ４１３のしきい値電圧Vth1の絶対値を引いた値以下の電位である必要がある。このとき、以下の式（６）が成立する。
【００６７】
Vdd1≦（Vin-|Vth1|）・・・（６）
【００６８】
同様に、電源電位Vdd2は、バイアス電位Vbからトランジスタ４１４のしきい値電圧Vth2の絶対値を引いた値以下の電位である必要がある。このとき、以下の式（７）が成立する。
【００６９】
Vdd2≦（Vb-|Vth2|）・・・（７）
【００７０】
なお電源線４１７〜電源線４１９には、共通の１本の電源線を用いることもできる。但し、そのときには式（４）、（５）を満たす電位を印加することが必要である。同様に、式（６）、（７）を満たす電位を印加することが必要である。
【００７１】
続いて、図１〜図３に示したソースフォロワ回路の動作について説明する。まず、トランジスタ４１１〜トランジスタ４１３がｎチャネル型の場合について、図１と図２（Ａ）を用いて説明する。次いで、トランジスタ４１１〜トランジスタ４１３がｐチャネル型の場合について、図２（Ｂ）と図３を用いて説明する。
【００７２】
図１（Ａ）において、トランジスタ４１３のソース領域には、入力電位Vinが印加されており、またトランジスタ４１４のソース領域にはバイアス電位Vbが印加されている。そして、スイッチ４１５、４１６をオンにする。そうすると、電源線４１７とトランジスタ４１３のソース領域には電位差が生じ、電流が流れる。同様に、電源線４１８からトランジスタ４１４のソース領域には電位差が生じ、電流が流れる。このとき、トランジスタ４１３のゲート電極の電位は、電源電位Vdd1と同じ値となり、トランジスタ４１４のゲート電極の電位は、電源電位Vdd2と同じ値になる。
【００７３】
次いで、スイッチ４１５、４１６をオフにする（図１（Ｂ））。そうすると、トランジスタ４１３、４１４のドレイン領域の電位は下降する。やがて、トランジスタ４１３、４１４のゲート・ソース間電圧は、該トランジスタ４１３、４１４のしきい値電圧Vth1、Vth2に等しくなる。その結果、トランジスタ４１３、４１４はともにオフになる。
【００７４】
このとき、トランジスタ４１３のドレイン電位はVin+Vth1である。また、トランジスタ４１４のドレイン電位はVb+Vth2である。（図２（Ａ））。そして、トランジスタ４１１のソース領域の電位が出力電位Voutとなる。前記出力電位Voutは以下の式（８）〜式（１５）により算出される。
【００７５】
トランジスタが、飽和領域で動作するときには、以下の式（８）が成立する。Idsはトランジスタのチャネル形成領域を流れる電流量であり、Ｖgsはトランジスタのゲート・ソース間電圧である。またVthはトランジスタのしきい値電圧である。
【００７６】
Ｉds∝（Ｖgs−Ｖth）2・・・（８）
【００７７】
上記の式（８）において、Vk=Vgs-Vthとすると、以下の式（９）が成立する。
【００７８】
Ｉds∝Vk2・・・（９）
【００７９】
式（９）より、Ｉdsは、VgsからVthの値を引いた値であるVkの２乗に比例していることがわかる。ここで、トランジスタ４１１、４１２に上記の式（８）、（９）を適用して、出力電位Voutを算出する。まずトランジスタ４１２のゲート電極に加えられた電圧をVa2とすると、以下の式（１０）が成立する。
【００８０】
Va2=Vb+Vth2・・・（１０）
【００８１】
次に、トランジスタ４１２とトランジスタ４１４のしきい値電圧が等しいと仮定する。そして、トランジスタ４１２のゲート電極に加えられた電圧Va2からしきい値電圧Vth2を引いた値をVk2とすると、以下の式（１１）が成立する。
【００８２】
Vk2＝Va2-Vth2=(Vb+Vth2)-Vth2=Vb・・・（１１）
【００８３】
また、トランジスタ４１１のゲート電極に加えられた電圧をVa1とすると、以下の式（１２）が成立する。
【００８４】
Va1=Vin+Vth1・・・（１２）
【００８５】
トランジスタ４１３とトランジスタ４１１のしきい値電圧が等しいと仮定する。そして、トランジスタ４１１のゲート・ソース間電圧Vgs1からしきい値電圧Vth1を引いた値をVk1とすると、以下の式（１３）が成立する。
【００８６】
Vk1＝Vgs1-Vth1・・・（１３）
【００８７】
ここで、トランジスタ４１１、４１２には同量の電流が流れることを考慮すると、以下の式（１４）が成立する。なお本実施の形態では、簡単のため、トランジスタ４１１とトランジスタ４１２は、ゲート幅、ゲート長などのサイズが同じであるとする。
【００８８】
Vk1＝Vk2＝Vb・・・（１４）
【００８９】
そして、出力電位Voutは、トランジスタ２１１のソース領域の電位であることから、以下の式（１５）が成立する。
【００９０】
Vout＝Va1-Vgs1=(Vin+Vth1)-(Vb+Vth1)=Vin-Vb・・・（１５）
【００９１】
式（１５）に示すように、出力電位Voutは、入力電位Vinからバイアス電位Vbを引いた値になっており、しきい値電圧には依存していない。そのため、トランジスタ４１１、４１５のしきい値電圧にバラツキが生じていても、出力電位Voutに対する影響を抑制することが出来る。
【００９２】
次いで、トランジスタ４１１〜トランジスタ４１３がｐチャネル型の場合について、図２（Ｂ）と図３を用いて説明する。
【００９３】
図２（Ｂ）において、トランジスタ４１３のソース領域には、入力電位Vinが印加されており、またトランジスタ４１４のソース領域にはバイアス電位Vbが印加されている。そして、スイッチ４１５、４１６をオンにする。そうすると、トランジスタ４１３のソース領域と電源線４１７には電位差が生じ、電流が流れる。同様に、トランジスタ４１４のソース領域と電源線４１８には電位差が生じ、電流が流れる。そして、トランジスタ４１３のゲート電極の電位は、電源電位Vdd1と同じ値となり、トランジスタ４１４のゲート電極の電位は、電源電位Vdd2と同じ値になる。
【００９４】
次いで、スイッチ４１５、４１６をオフにする（図３（Ａ））。そうすると、トランジスタ４１３、４１４のドレイン領域の電位は上昇する。やがて、トランジスタ４１３、４１４のゲート・ソース間電圧は、該トランジスタ４１３、４１４のしきい値電圧Vth1、Vth2に等しくなる。その結果、トランジスタ４１３、４１４はともにオフになる。
【００９５】
このとき、トランジスタ４１３のドレイン電位は（Vin-|Vth1|）である。また、トランジスタ４１４のドレイン電位は（Vb-|Vth2|）である（図３（Ｂ））。そして、トランジスタ４１１のソース領域の電位が出力電位となる。前記出力電位は以下の式（１６）〜式（２１）により算出される。
【００９６】
まず、上記の式（８）、（９）を参照して、トランジスタ４１２のゲート電極に加えられた電圧をVa2とすると、以下の式（１６）が成立する。
【００９７】
Va2= Vb-|Vth2|・・・（１６）
【００９８】
さらに、トランジスタ４１２のゲート電極に加えられた電圧Va2からしきい値電圧Vth2を引いた値をVk2とすると、以下の式（１７）が成立する。
【００９９】
Vk2＝Va2-Vth2=(Vb-|Vth2|)-|Vth2|=Vb・・・（１７）
【０１００】
また、トランジスタ４１１のゲート電極に加えられた電圧をVa1とすると、以下の式（１８）が成立する。
【０１０１】
Va1=Vin-|Vth1|・・・（１８）
【０１０２】
さらに、トランジスタ４１１のゲート・ソース間電圧Vgs1からしきい値電圧Vth1を引いた値をVk1とすると、以下の式（１９）が成立する。
【０１０３】
Vk1＝Vgs1-|Vth1|・・・（１９）
【０１０４】
ここで、トランジスタ４１１、４１２には同量の電流が流れることを考慮すると、以下の式（２０）が成立する。
【０１０５】
Vk1＝Vk2＝Vb・・・（２０）
【０１０６】
そして、出力電位Voutは、トランジスタ２１１のソース領域の電位であることから、以下の式（２１）が成立する。
【０１０７】
Vout＝Va1-Vgs1=(Vin+Vth1)-(Vb+Vth1)=Vin-Vb・・・（２１）
【０１０８】
式（２１）に示すように、出力電位Voutは、入力電位Vinからバイアス電位Vbを引いた値になっており、しきい値電圧には依存していない。そのため、トランジスタ４１１、４１５のしきい値電圧にバラツキが生じていても、出力電位Voutに対する影響を抑制することが出来る。
【０１０９】
また図７（Ａ）には、図１と図２（Ａ）に示したソースフォロワ回路において、トランジスタ４１２、４１４と、スイッチ４１６と、電源線４１８とを配置していない場合のソースフォロワ回路を示す。なお図７（Ａ）に示す電気回路において、電源線４２０とトランジスタ４１１のソース領域との間には、スイッチ４２３が追加して配置されている。図７（Ａ）に示すソースフォロワ回路の動作は、上述した図１と図２（Ａ）に示したソースフォロワ回路の動作と同じであるので、本実施の形態では説明を省略する。
【０１１０】
さらに図７（Ｂ）には、図２（Ｂ）と図３に示したソースフォロワ回路において、トランジスタ４１２、４１４と、スイッチ４１６と、電源線４１８とを配置していない場合のソースフォロワ回路を示す。なお、図７（Ｂ）に示すソースフォロワ回路の動作は、上述した図２（Ｂ）と図３に示したソースフォロワ回路の動作と同じであるので、本実施の形態では説明は省略する。
【０１１１】
なお本明細書では、整流性素子に所定の電荷を与える動作を設定動作とよぶ。本実施の形態では、図１（Ａ）に示す動作、図２（Ｂ）に示す動作が設定動作に相当する。入力電位Vinを入力して、出力電位Voutを取り出す動作を出力動作とよぶ。本実施の形態では、図１（Ｂ）及び図２（Ａ）に示す動作、図３（Ａ）（Ｂ）に示す動作が出力動作に相当する。
【０１１２】
上述したように、本発明は、素子の両端の電極に電位差を与えたとき、単一の方向にのみ電流が生ずる整流性素子を用いた電気回路を提供する。そして本発明は、整流性素子の一方の端子に信号電圧を入力したとき、他方の端子の電位が該整流性素子のしきい値電圧分だけオフセットをかけた電位となることを利用している。
【０１１３】
つまり、整流性素子間にしきい値電圧のバラツキが生じていても、該整流性素子は、常に該整流性素子のしきい値電圧分だけオフセットをかけた電位を提供できる。本発明は前記整流性素子を用いることにより、整流性素子間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。そして、整流性素子間のしきい値電圧のバラツキの影響を抑制するということは、トランジスタのしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来ることに相当する。
【０１１４】
（実施の形態２）
前述した実施の形態１では、本発明を適用したソースフォロワ回路について説明した。しかし本発明は、差動増幅回路、センスアンプ、オペアンプなどに代表される演算回路など、さまざまな回路にも適用することが出来る。本実施の形態では、本発明を適用した演算回路について図８〜図１１を用いて説明する。
【０１１５】
まず、本発明を適用した差動増幅回路について、図８を用いて説明する。差動増幅回路では、入力電位Vin1及び入力電位Vin2の差の演算を行って出力電位Voutを出力する。
【０１１６】
図８に示す差動増幅回路において、２７２、２７３はｐチャネル型のトランジスタであり、２７４〜２７６はｎチャネル型のトランジスタである。２７７〜２７９は整流性素子であり、本実施の形態ではｎチャネル型のトランジスタを用いる。また、２８０〜２８２は、スイッチング機能を有する素子であり、スイッチと表記する。スイッチ２８０〜スイッチ２８２には、好ましくはトランジスタなどの半導体素子が用いられる。なお前記スイッチ２８０〜スイッチ２８２は単なるスイッチなので、その極性は特に限定されない。
【０１１７】
トランジスタ２７２のドレイン領域は電源線２８５に接続され、ソース領域はトランジスタ２７４のドレイン領域に接続されている。トランジスタ２７３のドレイン領域は電源線２８５に接続され、ソース領域はトランジスタ２７５のドレイン領域に接続されている。トランジスタ２７２のゲート電極とトランジスタ２７３のゲート電極は接続されている。なおトランジスタ２７２及びトランジスタ２７３の代わりに、抵抗を配置してもよい。
【０１１８】
トランジスタ２７４のドレイン領域は、トランジスタ２７２を介して電源線２８５に接続され、ソース領域はトランジスタ２７６を介して電源線２８９に接続されている。トランジスタ２７４のゲート電極は、トランジスタ２７７のゲート電極に接続されている。
【０１１９】
トランジスタ２７５のドレイン領域は、トランジスタ２７３を介して電源線２８５に接続され、ソース領域はトランジスタ２７６を介して電源線２８９に接続されている。トランジスタ２７５のゲート電極は、トランジスタ２７８のゲート電極に接続されている。
【０１２０】
トランジスタ２７６のドレイン領域は、トランジスタ２７４のソース領域及びトランジスタ２７５のソース領域に接続されている。トランジスタ２７６のソース領域は電源線２８９に接続され、ゲート電極はトランジスタ２７９のゲート電極に接続されている。
【０１２１】
図８に示す差動増幅回路においては、トランジスタ２７７のソース領域には入力電位Vin1が入力され、トランジスタ２７８のソース領域には入力電位Vin2が入力される。またトランジスタ２７９のソース領域にはバイアス電位Vbが入力される。そしてトランジスタ２７５のドレイン領域の電位が出力電位Voutとなる。
【０１２２】
２８５〜２８９は電源線であり、電源線２８５には電源電位Vdd1が印加され、電源線２８６には電源電位Vdd2が印加される。また電源線２８７には電源電位Vdd3が印加され、電源線２８８には電源電位Vdd4が印加される。また電源線２８９には接地電位Vssが印加される。ここで、トランジスタ２７７のしきい値電圧をVth277、トランジスタ２７８のしきい値電圧をVth278、トランジスタ２７９のしきい値電圧をVth279とすると、各電源電位Vdd2〜Vdd4は以下の式（２２）〜（２４）を満たすことが必要となる。
【０１２３】
Vdd2≧（Vin1+Vth277）・・・（２２）
【０１２４】
Vdd3≧（Vin2+Vth278）・・・（２３）
【０１２５】
Vdd4≧（Vb+Vth279）・・・（２４）
【０１２６】
なお電源線２８５〜電源線２８８には、共通の１本の電源線を用いることもできる。但し、そのときには式（２２）〜（２４）を満たす電位を印加することが必要である。また図８に示した差動増幅回路の動作の説明は、上述した実施の形態１に準ずるので本実施の形態では省略する。
【０１２７】
続いて、図８に示す差動増幅回路を構成するトランジスタが逆の導電型を有する場合について、図９を用いて説明する。
【０１２８】
図９に示す差動増幅回路において、２７２、２７３がｎチャネル型のトランジスタであり、２７４〜２７６がｐチャネル型のトランジスタである。２７７〜２７９は整流性素子であり、本実施の形態ではｐチャネル型のトランジスタを用いる。また、２８０〜２８２はスイッチである。なおトランジスタ２７２〜トランジスタ２７９の接続の関係は、上述した図８に示した差動増幅回路と同じであるので、ここでは説明は省略する。
【０１２９】
２８５〜２８９は電源線であり、電源線２８５には電源電位Vdd1が印加され、電源線２８６には電源電位Vdd2が印加される。また電源線２８７には電源電位Vdd3が印加され、電源線２８８には電源電位Vdd4が印加される。また電源線２８９には接地電位Vssが印加される。ここで、電圧をVth279とすると、各電源電位Vdd2〜Vdd4は以下の式（２５）〜（２７）を満たすことが必要となる。
【０１３０】
Vdd2≦（Vin1-|Vth277|）・・・（２５）
【０１３１】
Vdd3≦（Vin2-|Vth278|）・・・（２６）
【０１３２】
Vdd4≦（Vb-|Vth279|）・・・（２７）
【０１３３】
なお電源線２８５〜電源線２８８には、共通の１本の電源線を用いることもできる。但し、そのときには式（２５）〜（２７）を満たす電位を印加することが必要である。また図９に示した差動増幅回路の動作の説明は、上述した実施の形態１に準ずるので本実施の形態では省略する。
【０１３４】
また本実施の形態では、図８、９に示す電気回路を差動増幅回路として示したが、本発明はこれに限定されず、入力電位Vin1と入力電位Vin2として入力する電圧を適宜変更して、センスアンプなどの他の演算回路として用いることも出来る。
【０１３５】
次いで、本発明を適用したオペアンプについて、図１０、１１を用いて説明する。図１０（Ａ）にはオペアンプの回路記号を示し、図１０（Ｂ）には該オペアンプの回路構成を示す。
【０１３６】
なお、オペアンプの回路構成としては、さまざまなものがある。そこで、図１２では、もっとも簡単な場合として、差動増幅回路にソースフォロワ回路を組み合わせた場合について述べる。よって、オペアンプの回路構成は、図１２の構成に限定されない。
【０１３７】
オペアンプでは、入力電位Vin1及び入力電位Vin2と、出力電位Voutとの関係によって特性が定義される。より詳しくは、オペアンプは、入力電位Vin1及び入力電位Vin2との差の電圧に対し、増幅度Ａを掛けて出力電位Voutを出力する機能を有する。
【０１３８】
図１０（Ｂ）に示すオペアンプにおいて、トランジスタ２７７のソース領域には入力電位Vin1が入力され、トランジスタ２７８のソース領域には入力電位Vin2が入力される。またトランジスタ２７９、４１４のソース領域にはバイアス電位Vbが入力される。そしてトランジスタ４１１のソース領域の電位が出力電位Voutとなる。
【０１３９】
図１０（Ｂ）に示す回路において、３０５で示す点線で囲んだ部分は、図８に示した差動増幅回路と同じ構成である。また、３０６で示す点線で囲んだ部分は、図１に示したソースフォロワ回路と同じ構成である。そのため、図１０（Ｂ）に示したオペアンプの詳しい構成の説明は省略する。但し、電源線２８６〜電源線２８８に印加される各電源電位は、上記の式（２２）〜（２４）を満たす必要がある。また、電源線４１７、４１８に印加される各電源電位は、上記の式（４）、（５）を満たす必要がある。なお本実施の形態では、上記の式（４）における入力電位Vinとは、トランジスタ２７５のドレイン領域の電位に相当する。
【０１４０】
また図１１には、トランジスタ４１２がｐチャネル型である場合のオペアンプを示す。図１１（Ｂ）において、トランジスタ４１４のドレイン領域が、トランジスタ４１３のドレイン領域に接続されている点以外は、図１０（Ｂ）に示すオペアンプの構成と同じである。そのため、図１１（Ｂ）に示したオペアンプの詳しい構成の説明は省略する。但し、電源線２８６〜電源線２８８に印加される各電源電位は、上記の式（２２）〜（２４）を満たす必要がある。また、電源線４１７に印加される電源電位は、上記の式（４）を満たす必要がある。なお本実施の形態では、上記の式（４）における入力電位Vinとは、トランジスタ２７５のドレイン領域の電位に相当する。さらに、電源線４１８に印加される電源電位は、以下の式（２８）を満たす必要がある。
【０１４１】
【数１】
Vdd6≦（Vin-|Vth414|）・・・（２８）
【０１４２】
このように本発明は、素子の両端の電極に電位差を与えたとき、単一の方向にのみ電流が生ずる整流性素子を用いた電気回路を提供する。そして本発明は、整流性素子の一方の端子に信号電圧を入力したとき、他方の端子の電位が該整流性素子のしきい値電圧分だけオフセットをかけた電位となることを利用している。
【０１４３】
つまり、整流性素子間にしきい値電圧のバラツキが生じていても、該整流性素子は、常に該整流性素子のしきい値電圧分だけオフセットをかけた電位を提供できる。本発明は前記整流性素子を用いることにより、整流性素子間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。そして、整流性素子間のしきい値電圧のバラツキの影響を抑制するということは、トランジスタのしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来ることに相当する。
【０１４４】
なお本実施の形態は、実施の形態１と任意に組み合わせることが可能である。
【０１４５】
（実施の形態３）
本実施の形態では、本発明を適用した光電変換素子を有する半導体装置の構成とその動作について、図１２、１３を用いて説明する。
【０１４６】
図１２（Ａ）に示す半導体装置は、基板７０１上に、複数の画素がマトリクス状に配置された画素部７０２を有し、画素部７０２の周辺には、信号線駆動回路７０３、第１〜第４の走査線駆動回路７０４〜７０７を有する。図１２（Ａ）に示す半導体装置は、信号線駆動回路７０３と、４組の走査線駆動回路７０４〜７０７を有しているが、本発明はこれに限定されず、信号線駆動回路と走査線駆動回路の数は画素の構成に応じて任意に配置することが出来る。また、信号線駆動回路７０３と、第１〜第４の走査線駆動回路７０４〜７０７には、FPC７０８を介して外部より信号が供給されている。しかし本発明はこれに限定されず、画素部７０２以外の電気回路は、ＩＣなどを用いて外部から供給するようにしてもよい。
【０１４７】
最初に、第１の走査線駆動回路７０４及び第２の走査線駆動回路７０５の構成について、図１２（Ｂ）を用いて説明する。第３の走査線駆動回路７０６及び第４の走査線駆動回路７０７は、図１２（Ｂ）の図に準ずるので、図示は省略する。
【０１４８】
第１の走査線駆動回路７０４は、シフトレジスタ７０９、バッファ７１０を有する。第２の走査線駆動回路７０５は、シフトレジスタ７１１、バッファ７１２を有する。動作を簡単に説明すると、シフトレジスタ７０９、７１１は、クロック信号（G-CLK）、スタートパルス（SP）及びクロック反転信号（G-CLKb）に従って、順次サンプリングパルスを出力する。その後バッファ７１０、７１２で増幅されたサンプリングパルスは、走査線に入力されて、１行ずつ選択状態にしていく。
【０１４９】
なおシフトレジスタ７０９とバッファ７１０との間、又はシフトレジスタ７１１とバッファ７１２との間にはレベルシフタ回路を配置した構成にしてもよい。レベルシフタ回路を配置することによって、電圧振幅を大きくすることが出来る。
【０１５０】
次いで、信号線駆動回路７０３の構成について、図１２（Ｃ）を用いて説明する。
【０１５１】
信号線駆動回路７０３は、信号出力線用駆動回路７１５、サンプルホールド回路７１６、バイアス回路７１４及び増幅回路７１７を有する。バイアス回路７１４は、各画素の増幅用トランジスタと対になって、ソースフォロワ回路を形成する。サンプルホールド回路７１６は、信号を一時的に保存したり、アナログ・デジタル変換を行ったり、雑音を低減したりする機能を有する。信号出力用駆動回路７１５は、一時的に保存されていた信号を、順に出力していくための信号を出力する機能を有する。そして、増幅回路７１７は、サンプルホールド回路７１６と信号出力用駆動回路７１５により出力された信号を増幅する回路を有する。なお、増幅回路７１７は、信号を増幅する必要のない場合には配置しなくてもよい。
【０１５２】
そして、画素部７０２においてｉ列目ｊ行目に配置される画素７１３の回路と、ｉ列目の周辺のバイアス回路７１４の構成とその動作について、図１３を用いて説明する。
【０１５３】
最初に、ｉ列目ｊ行目に配置される画素７１３の回路と、ｉ列目の周辺のバイアス回路７１４の構成について説明する。
【０１５４】
図１３に示す画素７１３は、第１〜第４の走査線Ｇa（ｊ）〜Ｇd（ｊ）、信号線Ｓ（ｉ）、第１の電源線Ｖa（ｉ）、第２の電源線Ｖc（ｉ）を有する。また、ｎチャネル型のトランジスタ２５４、２５５、光電変換素子２５７、スイッチ２５０〜スイッチ２５３を有する。トランジスタ２５４はダイオード接続をしており、整流性素子に相当する。
【０１５５】
バイアス回路７１４は、ｎチャネル型のトランジスタ２５６、２５７、スイッチ２５８を有する。トランジスタ２５７はダイオード接続をしており、整流性素子に相当する。
【０１５６】
本実施の形態においては、トランジスタ２５５はｎチャネル型としたが、本発明はこれに限定されず、ｐチャネル型でもよい。但し、トランジスタ２５５とトランジスタ２６０により、ソースフォロワ回路を形成するので、両トランジスタは同じ極性であることが好ましい。
【０１５７】
スイッチ２５０〜２５４、２５８は、スイッチング機能を有する半導体素子であり、好ましくはトランジスタが用いられる。スイッチ２５１は、第１の走査線Ｇa（ｊ）から入力される信号により、オン又はオフが制御される。スイッチ２５０は、第２の走査線Ｇb（ｊ）から入力される信号により、オン又はオフが制御される。スイッチ２５２は、第３の走査線Ｇc（ｊ）から入力される信号により、オン又はオフが制御される。スイッチ２５３は、第４の走査線Ｇd（ｊ）から入力される信号により、オン又はオフが制御される。またスイッチ２５８も入力される信号によって、導通又は非導通（オン又はオフ）が制御される。しかし、説明を簡単にするために、スイッチ２５８に信号を入力する信号線の図示は省略する。
【０１５８】
画素７１３において、トランジスタ２５５のソース領域とドレイン領域は、一方は第１の電源線Ｖa（ｉ）に接続され、他方はスイッチ２５０を介して信号線Ｓ（ｉ）に接続されている。トランジスタ２５５のゲート電極は、トランジスタ２５４のドレイン領域及びゲート電極に接続されている。光電変換素子２５７の一方の端子は、スイッチ２５２を介してトランジスタ２５４のソース領域に接続されている。光電変換素子２５７の他方の端子は電源線２５８に接続されている。電源線２５８には、接地電位Vssが印加される。
【０１５９】
また、バイアス回路７１４において、トランジスタ２５６のドレイン領域は信号線Ｓ（ｉ）に接続され、ソース領域は電源線２６０に接続されている。電源線２６０には、接地電位Vssが印加される。またトランジスタ２５６のゲート電極は、トランジスタ２５７のゲート電極及びドレイン領域に接続され、且つスイッチ２５８を介して電源線２５９に接続されている。電源線２５９には、電源電位Vddが印加される。また、トランジスタ２５７のソース領域には、バイアス電位Vbが印加される。
【０１６０】
そして、図１３において、７１９で示す点線で囲んだ部分と７１４で示す点線で囲んだ部分とが、図１で示したソースフォロワ回路に相当する。このとき、第２の電源線Ｖc（ｉ）の電位は、以下の式（２９）を満たす必要がある。なお式（２９）において、Vpdとは光電変換素子２５７から読み出される信号の電位であり、Vth254とはトランジスタ２５４のしきい値電圧である。
【０１６１】
Vc≧（Vpd+Vth254）・・・（２９）
【０１６２】
同様に、電源線２５９の電位Vddは、以下の式（３０）を満たす必要がある。なお式（３０）において、Vth257とはトランジスタ２５７のしきい値電圧である。
【０１６３】
Vdd≧（Vb+Vth257）・・・（３０）
【０１６４】
なお上記の式（２９）、（３０）は、トランジスタ２５４、２５５、２５６、２５７がｎチャネル型の場合において成立する。ここで、トランジスタ２５４、２５５、２５６、２５７がｐチャネル型の場合には、以下の式（３１）、（３２）が成立する。
【０１６５】
Vc≦（Vpd-|Vth254|）・・・（３１）
【０１６６】
Vdd≦（Vb-|Vth257|）・・・（３２）
【０１６７】
次いで、ｉ列目ｊ行目に配置される画素７１３の回路と、ｉ列目の周辺のバイアス回路７１４の動作を簡単に説明する。
【０１６８】
まず、画素７１３においてスイッチ２５１をオンにする。そしてそれ以外のスイッチはオフにする。そうすると、第２の電源線Ｖc（ｉ）の電位と、トランジスタ２５４、２５５のゲート電極の電位が同じになる。その結果、トランジスタ２５４、２５５はオンになる。
【０１６９】
同様に、バイアス回路７１４においてスイッチ２５８をオンにする。そうすると、電源線２５９の電源電位Vddと、トランジスタ２５６、２５７のゲート電極の電位が同じになる。その結果、トランジスタ２５６、２５７はオンになる。
【０１７０】
次いで、スイッチ２５２をオンにする。このとき、スイッチ２５１、２５８はオンであり、その以外のスイッチはオフを維持する。このとき、光電変換素子２５７から読み出される信号の電位をVpdとする。
【０１７１】
続いて、画素７１３においてスイッチ２５１をオフにする。そうすると、トランジスタ２５４のドレイン電位は下降する。そして、トランジスタ２５４のゲート・ソース間電圧は、該トランジスタ２５４のしきい値電圧に等しくなり、トランジスタ２５４はオフになる。このとき、トランジスタ２５４のドレイン電位は、Vpd+Vth254となっている。つまり、トランジスタ２５４によって、入力される信号の電位Vpdに、該トランジスタ２５４のしきい値電圧Vth254を上乗せする動作が行われたことになる。なおスイッチ２５２は、トランジスタ２５４がオフになった後に、オンからオフにするとよい。
【０１７２】
同様に、バイアス回路７１４においてスイッチ２５８をオフにする。そうすると、トランジスタ２５７のドレイン電位は下降する。そして、トランジスタ２５７のゲート・ソース間電圧は、該トランジスタ２５７のしきい値電圧に等しくなり、トランジスタ２５７はオフになる。このとき、トランジスタ２５７のドレイン電位は、Vb+Vth257となっている。つまり、トランジスタ２５７によって、入力される信号の電位Vbに、該トランジスタ２５７のしきい値電圧Vth257を上乗せする動作が行われたことになる。
【０１７３】
次いで、スイッチ２５０をオンにする。そしてそれ以外のスイッチはオフとする。そうすると、トランジスタ２５５のソース領域の電位が出力電位Voutとなり、該出力電位Voutは、光電変換素子２５７により読み取られた信号として、スイッチ２５０を介して信号線Ｓ（ｉ）に出力される。
【０１７４】
続いて、スイッチ２５３をオンにして、それ以外のスイッチは全てオフにする。そして、光電変換素子２５７を初期化する。より詳しくは、光電変換素子２５７のｎチャネル側端子の電位が電源線２５８の電位と同じになるように、光電変換素子２５７が保持している電荷をスイッチ２５４を介して、電源線Ｖ（ｉ）の方向に流れるようにする。以後、上記の動作を繰り返す。
【０１７５】
上述したように、本発明は、素子の両端の電極に電位差を与えたとき、単一の方向にのみ電流が生ずる整流性素子を用いた電気回路を提供する。そして本発明は、整流性素子の一方の端子に信号電圧を入力したとき、他方の端子の電位が該整流性素子のしきい値電圧分だけオフセットをかけた電位となることを利用している。
【０１７６】
つまり、整流性素子間にしきい値電圧のバラツキが生じていても、該整流性素子は、常に該整流性素子のしきい値電圧分だけオフセットをかけた電位を提供できる。本発明は前記整流性素子を用いることにより、整流性素子間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。そして、整流性素子間のしきい値電圧のバラツキの影響を抑制するということは、トランジスタのしきい値電圧のバラツキの影響を抑制した半導体装置を提供することが出来ることに相当する。
【０１７７】
本発明は、実施の形態１〜実施の形態３と任意に組み合わせることが可能である。
【０１７８】
（実施の形態４）
本実施の形態では、本発明を適用した電気回路において、実施の形態２、３とは異なる例について、図１４〜図１７を用いて説明する。
【０１７９】
図１４（Ａ）において、３１０は図１と図２（Ａ）で示したソースフォロワ回路に、スイッチ４２１、４２２を追加した構成になっている。ソースフォロワ回路３１０の回路構成と動作は、図１と図２（Ａ）と同じであるので、本実施の形態では説明は省略する。
【０１８０】
ソースフォロワ回路３１０の動作は、大別して設定動作と出力動作に分別できることは上述した。なお設定動作とは、整流性素子に所定の電荷を与える動作であり、図１（Ａ）に示す動作に相当する。また出力動作とは、入力電位Vinを入力して、出力電位Voutを取り出す動作のことであり、図１（Ｂ）と図２（Ａ）に示す動作に相当する。
【０１８１】
ソースフォロワ回路３１０において、端子ａが入力端子に相当し、端子ｂが出力端子に相当する。そして、スイッチ４１５、４１６は端子ｃから入力される信号により制御される。スイッチ４２１、４２２は端子ｄから入力される信号により制御される。
【０１８２】
なお、本形態には図１と図２（Ａ）に示す回路を適用したが、図２（Ｂ）や図７（Ａ）、（Ｂ）に示す回路を用いてもよい。
【０１８３】
そして、ソースフォロワ回路３１０を有する電気回路を設計するときには、図１４（Ｂ）に示すように、少なくとも２つのソースフォロワ回路３１５、３１６を配置するとよい。そしてソースフォロワ回路３１５、３１６のうち、一方は設定動作を行って、他方は出力動作を行うようにするとよい。そうすると、同時に２つのことができ、動作に無駄がなく、無駄な時間が必要なくなるので、電気回路の動作をより高速で行うことができる。
【０１８４】
例えば、信号線駆動回路にソースフォロワ回路を用いて設計するときには、信号線ごとに少なくとも２個のソースフォロワ回路を配置するとよい。また走査線駆動回路にソースフォロワ回路を用いて設計するときには、走査線ごとに少なくとも２個のソースフォロワ回路を配置するとよい。また画素にソースフォロワ回路を用いて設計するときには、画素ごとに少なくとも２つのソースフォロワ回路を配置するとよい。
【０１８５】
また図１４（Ｂ）において、３１１〜３１４はスイッチである。スイッチ３１１、３１２がオンのときは、スイッチ３１３、３１４はオフとなる。スイッチ３１１、３１２がオフのときには、スイッチ３１３、３１４はオンとなる。このようにして、２つのソースフォロワ回路３１５、３１６のうち、一方は設定動作を行って、他方は出力動作を行うようにする。なお、スイッチ３１１〜スイッチ３１４を配置せずに、ソースフォロワ回路３１０が有するスイッチ４２１、４２２を制御することによって、２つのソースフォロワ回路３１５、３１６を制御するようにしてもよい。
【０１８６】
また本実施の形態では、点線で囲んだ部分３１５、３１６は、ソースフォロワ回路に相当するとしたが、本発明はこれに限定されず、図８〜図１１などに示した差動増幅回路、オペアンプなどを適用してもよい。
【０１８７】
そして本実施の形態では、信号線ごとに少なくとも２個のソースフォロワ回路を配置した信号線駆動回路の構成とその動作について、図１５〜図１７を用いて説明する。
【０１８８】
図１５には信号線駆動回路を示しており、該信号線駆動回路は、シフトレジスタ３２１、第１のラッチ回路３２２、第２のラッチ回路３２３、Ｄ/Ａ変換回路３２４及び信号増幅回路３２５を有する。
【０１８９】
なお、第１のラッチ回路３２２や第２のラッチ回路３２３が、アナログデータを保存できる回路である場合は、Ｄ/Ａ変換回路３２４は省略できる場合が多い。また、信号線に出力するデータが２値、つまり、デジタル量である場合は、Ｄ/Ａ変換回路３２４は省略できる場合が多い。また、Ｄ/Ａ変換回路３２４には、ガンマ補正回路が内蔵されている場合もある。このように、信号線駆動回路は、図１７に限定されない。
【０１９０】
動作を簡単に説明すると、シフトレジスタ３２１は、フリップフロップ回路（FF）等を複数列用いて構成され、クロック信号（S-CLK）、スタートパルス(SP)、クロック反転信号(S-CLKb)が入力される、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１９１】
シフトレジスタ３２１より出力されたサンプリングパルスは、第１のラッチ回路３２２に入力される。第１のラッチ回路３２２には、ビデオ信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。
【０１９２】
第１のラッチ回路３２２において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路３２３にラッチパルス（Latch Pulse）が入力され、第１のラッチ回路３２２に保持されていたビデオ信号は、一斉に第２のラッチ回路３２３に転送される。その後、第２のラッチ回路３２３に保持されたビデオ信号は、１行分が同時に、Ｄ／Ａ変換回路３２４へと入力される。そして、Ｄ／Ａ変換回路３２４から入力される信号は信号増幅回路３２５へ入力される。
【０１９３】
第２のラッチ回路３２３に保持されたビデオ信号がＤ／Ａ変換回路３２４に入力されている間、シフトレジスタ３２１においては再びサンプリングパルスが出力される。以後、この動作を繰り返す。
【０１９４】
そして、ｉ列目から（ｉ＋２）列目の３本信号線の周辺の信号増幅回路３２５の構成を図１６を用いて説明する。
【０１９５】
信号増幅回路３２５は、列ごとに２つのソースフォロワ回路３１５、３１６を有する。ソースフォロワ回路３１５、３１６は、それぞれ端子ａ〜端子ｄまでの４つの端子を有する。端子ａはソースフォロワ回路３１５、３１６における入力端子に相当し、端子ｂはソースフォロワ回路３１５、３１６における出力端子に相当する。また、端子ｃから入力される信号によりスイッチ４１５、４１６が制御され、端子ｄから入力される信号によりスイッチ４２１、４２２が制御される。
【０１９６】
また図１６に示す信号増幅回路３２５において、設定用信号線３２６と、ソースフォロワ回路３１５、３１６との間には、３２７、３２８で示す論理演算子（インバータ）が配置されている。そして、端子ｃ、ｄには、設定用信号線３２７から出力される信号、又は上記の論理演算子の出力端子から出力される信号のどちらかが入力される。
【０１９７】
次いで、設定用信号線３２６で示す信号線から出力される信号と、ソースフォロワ回路３１５、３１６において、端子ｃ〜端子ｅを介して各スイッチに入力される信号を図１７を用いて説明する。
【０１９８】
なお、端子ｃ、ｄを介して信号が入力されるスイッチは、Highの信号が入力されるとオンになり、Lowの信号が入力されるとオフになるとする。
【０１９９】
そして、設定用信号線３２６からは、図１７に示すような信号が入力される。そして、ソースフォロワ回路３１５における端子ｃには、設定用信号線３２６から出力される信号がそのまま入力される。端子ｄにはインバータ３２７の出力端子から出力される信号が入力される。そうすると、ソースフォロワ回路３１５では、設定動作と出力動作のどちらか一方の動作を行うように制御することが出来る。
【０２００】
同様に、ソースフォロワ回路３１６における端子ｃには、インバータ３２８の出力端子から出力される信号が入力される。端子ｄには、設定用信号線３２６から出力される信号がそのまま入力される。そうすると、ソースフォロワ回路３１６では、設定動作と出力動作のどちらか一方の動作を行うように制御することが出来る。
【０２０１】
上述したように、本発明は、素子の両端の電極に電位差を与えたとき、単一の方向にのみ電流が生ずる整流性素子を用いた電気回路を提供する。そして本発明は、整流性素子の一方の端子に信号電圧を入力したとき、他方の端子の電位が該整流性素子のしきい値電圧分だけオフセットをかけた電位となることを利用している。
【０２０２】
つまり、整流性素子間にしきい値電圧のバラツキが生じていても、該整流性素子は、常に該整流性素子のしきい値電圧分だけオフセットをかけた電位を提供できる。本発明は前記整流性素子を用いることにより、整流性素子間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。そして、整流性素子間のしきい値電圧のバラツキの影響を抑制するということは、トランジスタのしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来ることに相当する。
【０２０３】
なお、この信号線駆動回路の各信号線の先には、複数の画素が接続されている場合が多い。当該画素は、信号線から入力される電圧によって、状態を変化させるものであることが多い。例としては、ＬＣＤや有機ＥＬなどがあげられる。その他にも、さまざまな構成の画素を接続することが可能である。
【０２０４】
なお、本実施の形態は、実施の形態１〜実施の形態４と任意に組み合わせることが可能である。
【０２０５】
（実施の形態５）
本発明の電気回路を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１８に示す。
【０２０６】
図１８（Ａ）は発光装置であり、筐体３００１、支持台３００２、表示部３００３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明は表示部３００３を構成する電気回路に用いることができる。また本発明により、図１８（Ａ）に示す発光装置が完成される。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２０７】
図１８（Ｂ）はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明は、表示部３１０２を構成する電気回路に用いることができる。また本発明により、図１８（Ｂ）に示すデジタルスチルカメラが完成される。
【０２０８】
図１８（Ｃ）はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明は、表示部３２０３を構成する電気回路に用いることができる。また本発明により、図１８（Ｃ）に示す発光装置が完成される。
【０２０９】
図１８（Ｄ）はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明は、表示部３３０２を構成する電気回路に用いることができる。また本発明により、図１８（Ｄ）に示すモバイルコンピュータが完成される。
【０２１０】
図１８（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体（ＤＶＤ等）読み込み部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示するが、本発明は、表示部Ａ、Ｂ３４０３、３４０４を構成する電気回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。また本発明により、図１８（Ｅ）に示すＤＶＤ再生装置が完成される。
【０２１１】
図１８（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体３５０１、表示部３５０２、アーム部３５０３を含む。本発明は、表示部３５０２を構成する電気回路に用いることができる。また本発明により、図１８（Ｆ）に示すゴーグル型ディスプレイが完成される。
【０２１２】
図１８（Ｇ）はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７、音声入力部３６０８、操作キー３６０９等を含む。本発明は、表示部３６０２を構成する電気回路に用いることができる。また本発明により、図１８（Ｇ）に示すビデオカメラが完成される。
【０２１３】
図１８（Ｈ）は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明は、表示部３７０３を構成する電気回路に用いることができる。なお、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、図１８（Ｈ）に示す携帯電話が完成される。
【０２１４】
なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２１５】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０２１６】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２１７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器は、実施の形態１〜実施の形態４に示したいずれの構成の電気回路を用いても良い。
【０２１８】
【発明の効果】
本発明は、素子の両端の電極に電位差を与えたとき、単一の方向にのみ電流が生ずる整流性素子を用いた電気回路を提供する。そして本発明は、整流性素子の一方の端子に信号電圧を入力したとき、他方の端子の電位が該整流性素子のしきい値電圧分だけオフセットをかけた電位となることを利用している。
【０２１９】
つまり、整流性素子間にしきい値電圧のバラツキが生じていても、該整流性素子は、常に該整流性素子のしきい値電圧分だけオフセットをかけた電位を提供できる。本発明は前記整流性素子を用いることにより、整流性素子間のしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来る。そして、整流性素子間のしきい値電圧のバラツキの影響を抑制するということは、トランジスタのしきい値電圧のバラツキの影響を抑制した電気回路を提供することが出来ることに相当する。
【図面の簡単な説明】
【図１】  本発明のソースフォロワ回路の動作を説明する図。
【図２】  本発明のソースフォロワ回路の動作を説明する図。
【図３】  本発明のソースフォロワ回路の動作を説明する図。
【図４】  本発明の電気回路の構成とその動作を説明する図。
【図５】  ソースフォロワ回路の動作を説明する図。
【図６】  ソースフォロワ回路の動作を説明する図。
【図７】  本発明のソースフォロワ回路を示す図。
【図８】  本発明の差動増幅回路を示す図。
【図９】  本発明の差動増幅回路を示す図。
【図１０】  本発明のオペアンプを示す図。
【図１１】  本発明のオペアンプを示す図。
【図１２】  本発明の半導体装置を示す図。
【図１３】  本発明の半導体装置の画素とバイアス用回路を示す図。
【図１４】  本発明の電気回路の構成を説明する図。
【図１５】  本発明の信号線駆動回路の図。
【図１６】  本発明の信号線駆動回路の図。
【図１７】  本発明の信号線駆動回路の動作を説明する図。
【図１８】  本発明が適用される電気機器の図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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