(57)【特許請求の範囲】
【請求項１】
複数のボンディングパッドが形成された実装面を有する基板と、
前記基板の実装面に配置され、複数の第１電極パッドが形成された活性面を有する第１半導体チップと、
前記第１半導体チップの活性面に配置され、複数の第２電極パッドが形成された活性面を有する第２半導体チップと、
前記第１半導体チップの第１電極パッドを前記基板のボンディングパッドに電気的に連結する複数の第１ボンディングワイヤと、
前記第２半導体チップの第２電極パッドを前記基板のボンディングパッドに電気的に連結する複数の第２ボンディングワイヤとを備え、
前記第２半導体チップは、活性面の反対側の下面に形成されたトレンチを有し、前記トレンチは前記第１ボンディングワイヤが前記第１半導体チップの第１電極パッドに電気的に連結されるように空間を提供し、
前記トレンチが形成された前記第２半導体チップの下面全体に、金属層が塗布されていることを特徴とするチップ積層型パッケージ素子。
【請求項２】
前記第１半導体チップ及び前記第２半導体チップは、物理的サイズが同一であることを特徴とする請求項１に記載のチップ積層型パッケージ素子。
【請求項３】
前記第２半導体チップの下面は、接着剤により前記第１半導体チップの活性面に貼付けられていることを特徴とする請求項１に記載のチップ積層型パッケージ素子。
【請求項４】
前記第１半導体チップ、前記第２半導体チップ、前記第１ボンディングワイヤ、前記第２ボンディングワイヤ、ならびに前記基板のボンディングパッドを封止するパッケージ胴体をさらに備えることを特徴とする請求項１に記載のチップ積層型パッケージ素子。
【請求項５】
複数のはんだボールが前記基板の下面に形成され、前記はんだボールは前記ボンディングパッドと電気的に連結されていることを特徴とする請求項１に記載のチップ積層型パッケージ素子。
【請求項６】
前記基板は、ポリイミドテープ、印刷回路基板及びセラミック基板からなる群から選ばれることを特徴とする請求項１に記載のチップ積層型パッケージ素子。
【請求項７】
上面及び下面を有する基板と、
上面及び下面を有し、下面が前記基板の上面に貼付けられ、上面に複数の第１電極パッドが形成されている第１半導体チップと、
上面及び下面を有し、下面が前記第１半導体チップの上面に貼付けられ、上面に複数の第２電極パッドが形成され、下面には前記第１半導体チップの上面の第１電極パッドに対応する位置にトレンチが形成されている第２半導体チップと、
を備え、
前記トレンチが形成された前記第２半導体チップの下面全体に、金属層が塗布されていることを特徴とするチップ積層型パッケージ素子。
【請求項８】
前記第１半導体チップ及び前記第２半導体チップは、物理的サイズが同一であることを特徴とする請求項７に記載のチップ積層型パッケージ素子。
【請求項９】
前記基板の上面には、複数の第１ボンディングワイヤにより前記第１半導体チップの上面の複数の第１電極パッドと電気的に連結された複数のボンディングパッドが形成されていることを特徴とする請求項７に記載のチップ積層型パッケージ素子。
【請求項１０】
前記基板の上面には、複数の第２ボンディングワイヤにより前記第２半導体チップの上面の複数の第２電極パッドと電気的に連結された複数のボンディングパッドが形成されていることを特徴とする請求項７に記載のチップ積層型パッケージ素子。
【請求項１１】
前記基板の上面には、複数の第１ボンディングワイヤにより前記第１半導体チップの上面の複数の第１電極パッドと電気的に連結され、かつ複数の第２ボンディングワイヤにより前記第２半導体チップの上面の複数の第２電極パッドと電気的に連結された複数のボンディングパッドが形成されていることを特徴とする請求項７に記載のチップ積層型パッケージ素子。
【請求項１２】
前記トレンチは、前記第１半導体チップの上面の複数の第１電極パッドを複数の第１ボンディングワイヤにより前記基板の上面に電気的に連結可能であることを特徴とする請求項７に記載のチップ積層型パッケージ素子。
【請求項１３】
基板の上面に第１半導体チップの下面を貼付ける段階と、
ウェーハの下面にトレンチを形成する段階と、
前記トレンチの表面を含む前記ウェーハの下面に金属層を塗布する段階と、
前記ウェーハを複数のチップに切断して、第２半導体チップに分離する段階と、
前記第２半導体チップの下面を前記第１半導体チップの上面に貼付け、前記第２半導体チップの下面に形成された前記トレンチを前記第１半導体チップの上面の複数の第１電極パッドに対応させる段階と、
前記第１半導体チップの上面の複数の第１電極パッドを前記基板の上面の対応するボンディングパッドとワイヤボンディングする段階と、
を含むことを特徴とするチップ積層型パッケージ素子の製造方法。
【請求項１４】
前記第２半導体チップの上面の複数の第２電極パッドを前記基板の上面の対応するボンディングパッドとワイヤボンディングする段階をさらに含むことを特徴とする請求項１３に記載のチップ積層型パッケージ素子の製造方法。
【請求項１５】
前記基板の上面に前記第１半導体チップの下面を貼付ける段階は、前記基板の上面に前記第１半導体チップの下面を接着剤を用いて接着する段階を含み、
前記第１半導体チップの上面に前記第２半導体チップの下面を貼付ける段階は、前記第１半導体チップの上面に前記第２半導体チップの下面を接着剤を用いて接着する段階を含むことを特徴とする請求項１３に記載のチップ積層型パッケージ素子の製造方法。
【請求項１６】
前記ウェーハの下面にトレンチを形成する段階は、
ウェーハの下面に整列キーを形成する段階と、
前記整列キーを基準にして所定の位置にトレンチを形成する段階と、
を含むことを特徴とする請求項１３に記載のチップ積層型パッケージ素子の製造方法。
【請求項１７】
前記ウェーハの下面にトレンチを形成する段階は、
ウェーハの下面に第１金属層を塗布する段階と、
整列キーを形成する段階と、
前記整列キーを基準にして前記ウェーハの下面の所定の位置に溝を形成する段階と、
前記第１金属層をマスクとして使用し前記溝をエッチングすることにより、トレンチを形成する段階と、
を含むことを特徴とする請求項１３に記載のチップ積層型パッケージ素子の製造方法。
【請求項１８】
前記ウェーハの下面にトレンチを形成する段階は、
ウェーハの下面にエッチングマスク層を塗布する段階と、
前記エッチングマスク層に感光膜パターン層を塗布する段階と、
前記感光膜パターン層を基準にして前記エッチングマスク層を部分的に除去することにより、エッチングマスクパターン層を形成する段階と、
前記感光膜パターン層を除去する段階と、
前記エッチングマスクパターン層をマスクとして使用し前記ウェーハの下面をエッチングすることにより、トレンチを形成する段階と、
前記エッチングマスクパターン層を除去する段階と、
を含むことを特徴とする請求項１３に記載のチップ積層型パッケージ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップ積層型パッケージ技術に関し、より具体的には、トレンチが形成された上部チップを含むチップ積層型パッケージ素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の集積度が向上され、高性能が要求されるにつれて、半導体チップ自体のサイズは増加し、半導体素子の実装密度を高める必要があった。積層型素子は、このような要求を充足させるために開発された。積層型素子は、様々な機能を有するチップを一つのパッケージで具現できるという点において有利である。積層型素子は、パッケージされていない個別チップを複数個積層させて具現することもでき、組立工程済みのパッケージ素子を複数個積層させることもできる。
【０００３】
パッケージ積層型素子は、個別半導体パッケージが半導体チップより少なくとも２倍以上の厚さを有するため、積層された素子の全体厚さが増加するという問題がある。また、積層された個別パッケージ素子を電気的に互いに連結させるために、個別パッケージの胴体外側に突出した外部リードに対する変形が必要であって、例えば上部に位置する個別パッケージの外部リードを、その下部に位置する個別パッケージの外部リードに挟んだり、積層される個別パッケージの外部リードに垂直に孔を開けてその孔に連結端子を挿入し、積層パッケージの外部接続端子を活用するなどの変形が必要であるので、積層型素子の歩留まりは劣るという問題がある。
【０００４】
一方、一つのパッケージ胴体内に複数のチップを積層するチップ積層型素子は、パッケージ積層型素子に比べて実装効率が良いという点から有利であり、従来より、チップ積層型素子は多様な構造に実現できる。
例えば、リードフレームダイパッドの下面に接着剤により下部チップを貼付け、ダイパッドの上面に接着剤により上部チップを貼付けた両面チップ積層型パッケージ素子がある。下部チップは、オンチップ回路（on-chip circuit）が形成された活性面が下向きになるようにダイパッドに貼付けられ、上部チップは、活性面が上向きになるようにダイパッドに貼付けられる。上、下部半導体チップは各々、ボンディングワイヤによりリードフレームに電気的に連結される。成形樹脂でパッケージ胴体を形成して、上、下部半導体チップとボンディングワイヤを保護する。このような両面チップ積層型パッケージに使用される上、下部チップのいずれか一方は、他方に対するミラーチップ（mirror chip）であり、ボンディングワイヤにて接続される電極パッドがチップ活性面の周辺部に形成されている周辺パッド型チップである。
【０００５】
一方、従来の他の形態のチップ積層型パッケージは、ダイパッド上に複数のチップを同一方向に積層する構造である。この場合、下部チップは、上部チップよりサイズが一層大きくあるべきである。下部チップは、接着剤によりダイパッドに貼付けられ、上部チップは、接着剤により下部チップの活性面に貼付けられる。上、下部チップは、ボンディングワイヤによりリードに電気的に連結され、パッケージ成形体により保護される。このような構造の積層パッケージは、上、下部チップの構造が互いに異ならなければならない。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、同一サイズの半導体ＩＣ素子を積層したチップ積層型パッケージ素子及びその製造方法を提供することにある。
本発明の他の目的は、同一サイズの半導体チップを積層しながらも、低コストのワイヤボンディング技術を容易に適用できるチップ積層型パッケージ素子及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上述の課題を解決するための本発明の請求項１記載のチップ積層型パッケージ素子は、複数のボンディングパッドが形成された実装面を有する基板と、前記基板の実装面に配置され、複数の第１電極パッドが形成された活性面を有する第１半導体チップと、前記第１半導体チップの活性面に配置され、複数の第２電極パッドが形成された活性面を有する第２半導体チップと、前記第１半導体チップの第１電極パッドを前記基板のボンディングパッドに電気的に連結する複数の第１ボンディングワイヤと、前記第２半導体チップの第２電極パッドを前記基板のボンディングパッドに電気的に連結する複数の第２ボンディングワイヤとを備える。前記第２半導体チップは、活性面の反対側の下面に形成されたトレンチを有し、前記トレンチは前記第１ボンディングワイヤが前記第１半導体チップの第１電極パッドに電気的に連結されるように空間を提供し、前記トレンチが形成された前記第２半導体チップの下面全体に、金属層が塗布されている。
【０００８】
一方、本発明の請求項７記載のチップ積層型パッケージ素子は、上面及び下面を有する基板と、上面及び下面を有し、下面が前記基板の上面に貼付けられ、上面に複数の第１電極パッドが形成されている第１半導体チップと、上面及び下面を有し、下面が前記第１半導体チップの上面に貼付けられ、上面に複数の第２電極パッドが形成され、下面には前記第１半導体チップの上面の第１電極パッドに対応する位置にトレンチが形成されている第２半導体チップとを備え、前記トレンチが形成された前記第２半導体チップの下面全体に、金属層が塗布されている。
【０００９】
また、本発明の請求項１３記載のチップ積層型パッケージ素子の製造方法は、基板の上面に第１半導体チップの下面を貼付ける段階と、ウェーハの下面にトレンチを形成する段階と、前記トレンチの表面を含む前記ウェーハの下面に金属層を塗布する段階と、前記ウェーハを複数のチップに切断して、第２半導体チップに分離する段階と、前記第２半導体チップの下面を前記第１半導体チップの上面に貼付け、前記第２半導体チップの下面に形成された前記トレンチを前記第１半導体チップの上面の複数の第１電極パッドに対応させる段階と、前記第１半導体チップの上面の複数の第１電極パッドを前記基板の上面の対応するボンディングパッドとワイヤボンディングする段階とを含む。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
図面に示した素子は、説明のためのもので、実際の素子のサイズをそのまま反映したものではない。図面において同一符号は、同一または対応する構成要素を示す。
【００１１】
図１は、本発明の一実施例に係るチップ積層型パッケージ素子１００の断面図である。チップ積層型パッケージ素子１００は、基板１０と、複数の半導体チップ２０、３０と、パッケージ成形体５０とを含む。
基板１０は、ポリイミドテープ（polyimide tape）、印刷回路基板（Printed Circuit Board；以下、ＰＣＢと記す）、セラミック基板のような基板材料に適したものなら良い。基板１０は、半導体チップが実装される実装面１２と、この実装面１２の反対側の下面１３とを有する。基板１０の実装面１２には、複数のボンディングパッド１４が形成されている。基板１０の実装面１２には、下部半導体チップ２０が第１接着層２２により直接貼付けられている。下部半導体チップ２０の活性面（active surface）、すなわち図１において、下部半導体チップ２０の上面には、オンチップ回路及び複数の電極パッド２４が形成されている。下部半導体チップ２０の断面は長方形状である。
【００１２】
下部半導体チップ２０の活性面には、上部半導体チップ３０が第２接着層３２により貼付けられている。第１接着層２２と第２接着層３２は、例えば、銀エポキシ（Ag-epoxy）接着剤、またはエポキシ系の樹脂からなるフィルム型接着テープである。上部半導体チップ３０の活性面にも、オンチップ回路及び複数の電極パッド３４が形成されている。上部半導体チップ３０のオンチップ回路と電極パッド３４のサイズ及び配置は、下部半導体チップ２０のオンチップ回路及び電極パッド２４と同様である。下、上部半導体チップ２０、３０は、電極パッド２４、３４がチップ活性面の周辺部に配置されている周辺パッド型ＩＣ素子である。
【００１３】
下部半導体チップ２０とは異なって、上部半導体チップ３０の断面は長方形状でない。すなわち、上部半導体チップ３０の下面の両縁には、ほぼ半円状のトレンチ（trench）３５が形成されている。
下部半導体チップ２０の電極パッド２４は、第１ボンディングワイヤ４１により基板のボンディングパッド１４に電気的に連結されている。上部半導体チップ３０の電極パッド３４は、第２ボンディングワイヤ４３により基板のボンディングパッド１４と電気的に連結されている。ボンディングワイヤ４１、４３は、電極パッド２４、３４にボール（図示せず）を形成し、基板のボンディングパッド１４にステッチ（stitch）を形成するが、電極パッド２４、３４に形成されたボール上に一定高さのワイヤループが必要である。
【００１４】
本実施例において、トレンチ３５は、上部半導体チップ３０の下面の両縁に形成されている。前記トレンチ３５は、下部半導体チップ２０に連結された第１ボンディングワイヤ４１のワイヤループに必要な空間を提供する。トレンチ３５の提供により、同一性能と同一サイズの半導体チップ２０、３０を基板１０の同一方向に積層することが可能である。
【００１５】
複数のチップが基板１０の一面のみ（すなわち、実装面１２）に積層されているので、基板１０の下面は、チップ積層型チップパッケージ１００を外部と電気的に連結する空間として活用できる。すなわち、基板１０の下面１３に複数のボールランド１６を形成する。ボールランド１６の周囲にはんだレジスト１８を塗布した後、ボールランド１６にはんだボール６０を整列しリフローすることにより、外部電気接続部を面配列方式で形成することが可能である。ボールランド１６は、基板１０を介してボンディングパッド１４と電気的に連結されているので、下、上部半導体チップ２０、３０は、電極パッド２４、３４、ボンディングワイヤ４１、４３、ボンディングパッド１４、ボールランド１６及びはんだボール６０を介して、コンピュータシステムのマザーボード（mother board）のような外部素子と電気的に連結できる。
【００１６】
次いで、本発明の一実施例に係るチップ積層型パッケージ素子の製造方法を説明する。
図２は、本発明の一実施例に係るチップ積層型パッケージ素子１００の製造方法を示す工程図である。
【００１７】
まず、複数の下部チップ（例えば、下部半導体チップ２０）を構成する第１ウェーハを用意する（段階７１）。第１ウェーハには、ウェーハ一括製造工程によりオンチップ回路と電極パッドが形成されている。第１ウェーハの下面にテープを貼付け（段階７２）、高速で回転する切断ブレード（例えば、ダイアモンドホイール）を用いて第１ウェーハを切断する（段階７３）。ウェーハは、ウェーハの上面（つまり、活性面）に形成された切断線（scribe line）に沿って切断される。切断されたウェーハから個別半導体チップを分離することによって、下部半導体チップを用意する（段階７４）。
【００１８】
次いで、複数の上部チップ（例えば、上部半導体チップ３０）を構成する第２ウェーハを用意する（段階７５）。第２ウェーハには、ウェーハ一括製造工程（wafer batch fabrication process）により第１ウェーハのオンチップ回路及び電極パッドと同様なオンチップ回路及び電極パッドが形成されている。第２ウェーハの下面に複数の裏面トレンチを形成し（段階７６）、第２ウェーハを切断する（段階７７）。切断されたウェーハから個別半導体チップを分離することによって、上部半導体チップ７８を用意する（段階７８）。裏面トレンチの形成段階に対しては、図３〜図１８を参照して後述する。
【００１９】
用意された下部半導体チップを１次ダイボンディング段階７９により基板に貼付ける（段階７９）。ダイボンディング段階で用いられた接着層を硬化した後、接着層の表面を、例えばプラズマで洗浄する（段階８０）。ダイボンディングされた下部半導体チップを１次ワイヤボンディング段階により基板と電気的に連結する（段階８１）。
【００２０】
次いで、上部半導体チップを２次ダイボンディング段階により下部半導体チップの活性面に貼付ける（段階８２）。接着層を硬化した後、接着層の表面をプラズマで洗浄する（段階８３）。上部半導体チップを２次ワイヤボンディング段階により基板と電気的に連結する（段階８４）。最後に、成形段階によりパッケージ胴体を形成する（段階８５）。
【００２１】
第２ウェーハに裏面トレンチを形成する工程は、次のような様々な方法により行うことができる。
図３〜図７は、本実施例のチップ積層型パッケージ素子において、裏面トレンチが形成された上部半導体チップの第１の製造方法を説明するための断面図である。
【００２２】
図３の平面図に示したように、ウェーハ製造工程により複数の半導体ＩＣ素子が形成されたウェーハ１１０を用意し、ウェーハ１１０の裏面１１５、すなわち活性面の反対面に整列キー１１２を形成する。
図４の断面図に示したように、ウェーハ１１０の裏面１１５に所定の深さと幅を有する溝またはトレンチ１３０を形成する。トレンチ１３０の位置は、整列キー１１２を基準にして決まるが、ウェーハ１１０活性面の切断線（scribe line）に対応する。ウェーハ１１０の活性面１２０には、パッシベーション膜１２２が塗布されている。トレンチ１３０は、例えば、高速で回転する切断ブレードを用いてウェーハを切り出すことにより形成される。トレンチ１３０の深さと幅は、図１を参照して説明したように、積層パッケージにおいて下部チップの電極パッドに対するワイヤループを提供するのに充分なサイズを有する。
【００２３】
図５において、トレンチ１３０の表面を含むウェーハ１１０の裏面１１５の全面に金属層１３２を塗布する。金属層１３２は、ウェーハの裏面１１５に接着剤を塗布し、ウェーハの活性面を切断線に沿って切断する工程において、ウェーハ１１０が破断したりチップクラックが生じたりすることを防止して、ウェーハから個別チップを分離する。すなわち、金属層１３２は、トレンチ１３０が形成されたウェーハの機械的強度を増加させる。金属層１３２は、例えば、電気めっき、スパッタリング（sputtering）、蒸着（evaporation）、及び無電解めっきなどの技術により、ウェーハの裏面１１５の全面に塗布される。
【００２４】
トレンチ１３０が形成され、金属層１３２が塗布されたウェーハ１１０の裏面１１５に接着テープ１４０を貼付けた後（図６）、切断線に沿ってウェーハ１１０を切断して、ウェーハ１１０を個別チップ１５０ａ、１５０ｂ、１５０ｃに分離する。このようなウェーハの分離には、通常のウェーハ切断（wafer sawing）工程を使用することができる。個別チップは、分離領域１１７により分離されているが、その下面が接着テープ１４０に固定されている。
【００２５】
図８〜図１２は、本実施例において、裏面トレンチが形成された上部半導体チップの第２の製造方法を説明するための断面図である。
図８を参照すると、ウェーハ１１０の裏面１１５の全面に第１金属層１６０を塗布した後、整列キー１６２を形成する。図９に示したように、ウェーハ１１０の裏面１１５の所定位置に小型溝１６４を形成する。小型溝１６４は、ウェーハ切断工程に用いられた切断ブレードより、幅の狭いものを用いて形成される。次いで、図１０に示したように、第１金属層１６０をマスクとして用い、小型溝１６４を湿式エッチングすることにより、所望のサイズのトレンチ１６６を形成する。
【００２６】
図１１に示したように、第１金属層１６０を除去し、トレンチ１６６を含むウェーハ１１０の裏面１１５の全面に第２金属層１６８を塗布する。第２金属層１６８は、図３〜図７に示した金属層１３２のように、ウェーハ切断工程において、ウェーハが破断したりチップクラックが生じることを防止する。
【００２７】
図１３〜図１８は、本実施例において、裏面トレンチが形成された上部半導体チップの第３の製造方法を説明するための断面図である。
図１３を参照すると、エッチングマスク層１７０をウェーハ１１０の裏面１１５の全面に塗布する。エッチングマスク層１７０上に感光膜（photo-resist）を塗布してパターニングすることにより、図１４に示したように感光膜パターン層１７２がウェーハ１１０の裏面１１５に形成される。
【００２８】
次いで、感光膜パターン層１７２により覆われず露出したエッチングマスク層１７０を除去し、感光膜パターン層１７２を除去することにより、図１５に示したように、エッチングマスクパターン層１７０ａが形成される。このエッチングマスクパターン層１７０ａをマスクとして用い、ウェーハの裏面をエッチングすることにより、図１６に示したようにトレンチ１７４を形成する。
【００２９】
図１７に示したように、エッチングマスクパターン層１７０ａを除去し、図１８に示したように、トレンチ１７４の表面を含むウェーハ１１０の裏面１１５の全面に金属層１７６を塗布する。この金属層１７６は、各々、図３〜図７及び図８〜図１２に示した金属層１３２、１６８のように、ウェーハ切断工程においてウェーハが破断したりチップクラックが生じることを防止する。
【００３０】
上述したように、トレンチが形成された半導体チップは、チップ積層型パッケージ素子の上部半導体チップ３０として使用される。
本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神と特許請求の範囲内で、いろいろと変更して実施することができるものである。
【００３１】
【発明の効果】
以上説明したように、本発明によると、同一サイズの半導体ＩＣ素子を複数積層したチップ積層型パッケージ素子を形成することができる。
また、同一半導体ＩＣ素子を複数積層しながらも、ワイヤボンディング技術をそのまま活用できるので、低コストでチップ積層型パッケージ素子を形成することができる。
また、基板の一方面に半導体ＩＣ素子が積層されているので、パッケージ素子の外部電気接続部のための空間を多く確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるチップ積層型パッケージ素子を示す断面図である。
【図２】本発明の一実施例によるチップ積層型パッケージ素子の製造方法を示す工程図である。
【図３】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第１の製造方法を説明するための断面図である。
【図４】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第１の製造方法を説明するための断面図である。
【図５】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第１の製造方法を説明するための断面図である。
【図６】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第１の製造方法を説明するための断面図である。
【図７】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第１の製造方法を説明するための断面図である。
【図８】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第２の製造方法を説明するための断面図である。
【図９】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第２の製造方法を説明するための断面図である。
【図１０】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第２の製造方法を説明するための断面図である。
【図１１】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第２の製造方法を説明するための断面図である。
【図１２】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第２の製造方法を説明するための断面図である。
【図１３】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第３の製造方法を説明するための断面図である。
【図１４】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第３の製造方法を説明するための断面図である。
【図１５】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第３の製造方法を説明するための断面図である。
【図１６】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第３の製造方法を説明するための断面図である。
【図１７】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第３の製造方法を説明するための断面図である。
【図１８】本発明の一実施例によるチップ積層型パッケージにおいて、上部半導体チップの第３の製造方法を説明するための断面図である。
【符号の説明】
１０  基板
１２  実装面
１３  下面
１４  ボンディングパッド
１６  ボールランド
１８  はんだレジスト
２０、３０  半導体チップ
２２、３２  接着層
２４、３４  電極パッド
４１、４３  ボンディングワイヤ
５０  パッケージ成形体
６０  はんだボール
１００  チップ積層型パッケージ素子
１１０  ウェーハ
１１２、１６２  整列キー
１１５  裏面
１２０  活性面（active surface）
１２２  パッシベーション（passivation）膜
１３０  トレンチ（trench）
１３２  金属層
１４０  接着テープ
１５０ａ、１５０ｂ、１５０ｃ  個別チップ
【図１】
0004143345.tif 000002
【図２】
0004143345.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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