(57)【特許請求の範囲】
【請求項１】
半導体基板の一方の面上に素子を形成する工程と、
前記半導体基板の一方の面の上方に、前記素子と電気的に接続された電極パッドを形成する工程と、
パターニングにより前記電極パッドに第１の開口を形成する工程と、
前記第１の開口を形成した後に、前記半導体基板の他方の面を研磨して該半導体基板を薄厚にする工程と、
前記半導体基板を薄厚にした後に、前記第１の開口の径よりも小さい径のレーザを該第１の開口を通して照射して、前記素子を含む前記半導体基板に第２の開口を形成することにより、前記第１の開口と前記第２の開口とで画定される貫通孔を形成する工程と、
少なくとも前記半導体基板の他方の面上、前記貫通孔の内壁、及び前記電極パッド上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングすることにより、前記電極パッドの一部が露出するビアホールを形成する工程と、
前記絶縁膜上及び前記ビアホール内に導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記貫通孔と前記ビアホールとを介して前記電極パッドを前記半導体基板の他方の面側に電気的に引き出す配線パターンを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ビアホールを形成する工程が、該ビアホールを前記貫通孔の開口周縁に沿って形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ビアホールを形成する工程が、レーザで前記絶縁膜を開口して行われることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記レーザを前記絶縁膜にリング状に照射することにより、環状の前記ビアホールを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記配線パターンを形成する工程により、前記電極パッドが前記半導体基板の一方の面側にも電気的に引き出されるように前記配線パターンが形成されることを特徴とする請求項１乃至請求項４に記載の半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法により製造された半導体装置を複数準備する工程と、前記半導体装置の各配線パターン同士を外部接続端子を介して電気的に接続することにより、前記半導体装置を多段に積層する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記導電膜を形成する工程の後に、該導電膜と電気的に接続された導電体で前記貫通孔内を充填する工程を含むことを特徴とする請求項１乃至請求項４に記載の半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法により製造された半導体装置を複数準備する工程と、前記複数の半導体装置の対応する前記各貫通孔の開口から露出する導電体同士を外部接続端子を介して電気的に接続することにより、前記半導体装置を多段に積層する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の一方の面上に素子を形成する工程と、
前記半導体基板の一方の面の上方に、前記素子と電気的に接続された電極パッドを形成する工程と、
パターニングにより前記電極パッドに第１の開口を形成する工程と、
前記第１の開口の径よりも小さい径のレーザを該第１の開口を通して照射して、前記素子を含む前記半導体基板に第２の開口を形成することにより、前記第１の開口と前記第２の開口とで画定される貫通孔を形成する工程と、
少なくとも前記半導体基板の他方の面上、前記貫通孔の内壁、及び前記電極パッド上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングすることにより、前記電極パッドの一部が露出するビアホールを形成する工程と、
前記絶縁膜上及び前記ビアホール内に導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記貫通孔と前記ビアホールとを介して前記電極パッドを前記半導体基板の他方の面側に電気的に引き出す配線パターンを形成する工程とを含み、
前記電極パッドを形成する工程が、第１の金属から成る下側電極パッドを形成する工程と、前記下側電極パッドの上に給電層を形成する工程と、前記給電層の上に、前記下側電極パッド上の前記給電層の部分が露出する開口を有するレジストパターンを形成する工程と、前記給電層のうち前記レジストパターンの前記開口から露出する部分の上に、前記給電層から給電する電解めっきにより前記第１の金属よりも高融点の第２の金属から成る上側電極パッドを形成する工程と、前記レジストパターンと、前記給電層のうち前記レジストパターンに被覆されていた部分とを除去する工程とを含み、
前記ビアホールを形成する工程が、レーザで前記絶縁膜を開口して行われることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１の金属としてアルミニウムを用い、前記第２の金属として銅を用いることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ビアホールを形成する工程が、該ビアホールを前記貫通孔の開口周縁に沿って形成することを特徴とする請求項９又は請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記レーザを前記絶縁膜にリング状に照射することにより、環状の前記ビアホールを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記配線パターンを形成する工程により、前記電極パッドが前記半導体基板の一方の面側にも電気的に引き出されるように前記配線パターンが形成されることを特徴とする請求項９乃至請求項１２に記載の半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法により製造された半導体装置を複数準備する工程と、前記半導体装置の各配線パターン同士を外部接続端子を介して電気的に接続することにより、前記半導体装置を多段に積層する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記導電膜を形成する工程の後に、該導電膜と電気的に接続された導電体で前記貫通孔内を充填する工程を含むことを特徴とする請求項９乃至請求項１２に記載の半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法により製造された半導体装置を複数準備する工程と、前記複数の半導体装置の対応する前記各貫通孔の開口から露出する導電体同士を外部接続端子を介して電気的に接続することにより、前記半導体装置を多段に積層する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。より詳細には、本発明は、電極パッドと半導体基板とを貫通する貫通孔を備えた半導体装置の製造方法において、該貫通孔の側壁における電極パッドと半導体基板との絶縁を確実にするのに有用な技術に関する。
【０００２】
【従来の技術】
従来、実装基板上に実装される半導体装置は、インターポーザと呼ばれる配線基板上に半導体素子を搭載して構成される。このインターポーザは、主として、半導体素子と実装基板のそれぞれの電極端子の位置整合を取るために必要とされている。
【０００３】
しかしながら、インターポーザを用いればその厚みの分だけ半導体装置の厚みが増大するので、近年の電子機器の小型化の要求をかなえるためにも、可能ならインターポーザを用いないのが好ましい。
そこで、近年、インターポーザを必要としない半導体装置の開発が進められている。この従来例に係る半導体装置の断面図を図１５（ａ）に示す。
【０００４】
図１５（ａ）に示す如く、従来例の半導体装置１０１は、シリコン基板１０２を主体に構成され、インターポーザを備えていない。このシリコン基板１０２の一方の面１０２ａ上には、トランジスタ等の素子が含まれる素子形成層１０３が形成されて、それがビア用電極パッド１１０と電気的に接続されている。図中、１０４は、ビア用電極パッド１１０や本電極パッド１０５がシリコン基板１０２とが電気的に導通するのを防ぐべく設けられた絶縁膜である。本電極パッド１０５は例えばアルミニウムや銅から成る。
【０００５】
上述の半導体素子形成層１０３とビア用電極パッド１１０上には、ＳｉＯ2 膜１０６と配線パターン１０７とが積層されている。このうち、ＳｉＯ2 膜１０６にはビアホール１０６ａが開口されていて、そこを介して配線パターン１０７とビア用電極パッド１１０とが電気的に接続されている。
ビア用電極パッド１１０は、本電極パッド１０５と一体化して設けられる。そして、この本電極パッド１０５とその下方のシリコン基板１０２には、スルーホール１１１が開口されている。
【０００６】
係るスルーホール１１１は、この種の半導体装置の特徴で、配線パターン１０７をシリコン基板１０２の他方の面１０２ｂ側にまで引き出すべく設けられたものである。かくして他方の面１０２ｂ側に引き出された配線パターン１０７上には、実装基板（不図示）の端子部と位置整合されるようにして、外部接続端子として機能するはんだバンプ１０８が搭載されている。
【０００７】
次に、この半導体装置１０１の平面図を図１５（ｂ）に示す。図１５（ｂ）は、半導体装置１０１を図１５（ａ）のＡ側から見た場合の平面図で、説明の便宜上、配線パターン１０７を省略してある。
図１５（ｂ）に示すように、ビアホール１０６ａは広径の円形であり、その下にビア用電極パッド１１０が露出している。
【０００８】
なお、上述の半導体装置１０１は、図１７に断面を示す既存の半導体素子（ＬＳＩ等）１０９に対して新たな構造を作り込むことにより作成される。図１７より分かるように、本電極パッド１０５は、既存の半導体素子１０９にも設けられており、それは本来ボンディングワイヤやスタッドバンプ等が接合されて信号の入出力や電力の供給等が行われる部位である。
【０００９】
一方、ビア用電極パッド１１０（図１５（ｂ）参照）は、新たな構造の一つであって、既存の半導体素子１０９には設けられていない。係るビア用電極パッド１１０を新たに設けたのは、その上方に広径のビアホール１０６ａを設けて配線パターン１０７（図１５（ａ）参照）との接触面積を大きし、応力による配線パターン１０７との膜剥がれや、それに起因する電気的な接触不良を防ぐためである。
【００１０】
上記を約言すれば、従来例では、元々ある本パッド１０５の他に、配線パターン１０７と電気的に接続される部位としてビア用パッド１１０を新たに設け、電気的接続を確実にするためにビア用電極パッド１１０上に広径の円形ビアホール１０６ａを開口していた。
【００１１】
【発明が解決しようとする課題】
ここで、図１５（ａ）の点線円内を参照する。これに示されるように、スルーホール１１１は、シリコン基板１０２の開口１０２ｃ、絶縁膜１０４の開口１０４ａ、及び本電極パッド１０５の開口１０５ａで画定される。従って、スルーホール１１１の側壁においては、シリコン基板１０２と本電極パッド１０５とは、絶縁膜１０４の開口１０４ａの側壁の高さＤ２だけ隔てられて絶縁されている。
【００１２】
しかしながら、この高さＤ２は比較的低いので、上記の構造ではシリコン基板１０２と本電極パッド１０５との絶縁をスルーホール１１１の側壁において十分に確保するのが難しい。
更に、この半導体装置１０１の製造方法にも問題がある。これについて、図１６（ａ）〜（ｂ）を参照して説明する。図１６（ａ）〜（ｂ）は、従来例に係る半導体装置１０１の製造方法について示す断面図である。
【００１３】
まず最初に、図１６（ａ）に示す状態のシリコン基板１０２を準備する。この状態では、シリコン基板１０２上に、上記の絶縁膜１０４、本電極パッド１０５、素子形成層１０３とが形成されている。
次いで、図１６（ｂ）に示すように、本電極パッド１０５側からレーザを照射する。これにより、レーザが照射された部位が蒸散し、スルーホール１１１が形成される。
【００１４】
しかしながら、この方法では、レーザにより本電極パッド１０５やシリコン基板１０２が蒸散し、蒸散した導電性の材料（シリコン、アルミニウム、銅等）が絶縁膜１０４の開口１０４ａに付着するので、該開口１０４ａの側壁において、シリコン基板１０２と本電極パッド１０５とが電気的に導通してしまう危険性がある。
【００１５】
本発明の目的は、電極パッドと半導体基板とを貫く貫通孔を形成する際、これら電極パッドと半導体基板とが電気的に導通する危険性を低減できる半導体装置の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
上記した課題は、第１の発明である、半導体基板の一方の面上に素子を形成する工程と、前記半導体基板の一方の面の上方に、前記素子と電気的に接続された電極パッドを形成する工程と、パターニングにより前記電極パッドに第１の開口を形成する工程と、前記第１の開口を形成した後に、前記半導体基板の他方の面を研磨して該半導体基板を薄厚にする工程と、前記半導体基板を薄厚にした後に、前記第１の開口の径よりも小さい径のレーザを該第１の開口を通して照射して、前記素子を含む前記半導体基板に第２の開口を形成することにより、前記第１の開口と前記第２の開口とで画定される貫通孔を形成する工程と、少なくとも前記半導体基板の他方の面上、前記貫通孔の内壁、及び前記電極パッド上に絶縁膜を形成する工程と、前記絶縁膜をパターニングすることにより、前記電極パッドの一部が露出するビアホールを形成する工程と、前記絶縁膜上及び前記ビアホール内に導電膜を形成する工程と、前記導電膜をパターニングすることにより、前記貫通孔と前記ビアホールとを介して前記電極パッドを前記半導体基板の他方の面側に電気的に引き出す配線パターンを形成する工程とを含むことを特徴とする半導体装置の製造方法によって解決する。
【００１７】
又は、第２の発明である、前記ビアホールを形成する工程が、該ビアホールを前記貫通孔の開口周縁に沿って形成することを特徴とする第１の発明に記載の半導体装置の製造方法によって解決する。
又は、第３の発明である、前記ビアホールを形成する工程が、レーザで前記絶縁膜を開口して行われることを特徴とする第１の発明又は第２の発明に記載の半導体装置の製造方法によって解決する。
又は、第４の発明である、前記レーザを前記絶縁膜にリング状に照射することにより、環状の前記ビアホールを形成することを特徴とする第３の発明に記載の半導体装置の製造方法によって解決する。
【００１８】
又は、第５の発明である、前記配線パターンを形成する工程により、前記電極パッドが前記半導体基板の一方の面側にも電気的に引き出されるように前記配線パターンが形成されることを特徴とする第１の発明乃至第４の発明に記載の半導体装置の製造方法によって解決する。
又は、第６の発明である、第５の発明に記載の半導体装置の製造方法により製造された半導体装置を複数準備する工程と、前記半導体装置の各配線パターン同士を外部接続端子を介して電気的に接続することにより、前記半導体装置を多段に積層する工程とを含むことを特徴とする半導体装置の製造方法によって解決する。
【００１９】
又は、第７の発明である、前記導電膜を形成する工程の後に、該導電膜と電気的に接続された導電体で前記貫通孔内を充填する工程を含むことを特徴とする第１の発明乃至第４の発明に記載の半導体装置の製造方法によって解決する。
又は、第８の発明である、第７の発明に記載の半導体装置の製造方法により製造された半導体装置を複数準備する工程と、前記複数の半導体装置の対応する前記各貫通孔の開口から露出する導電体同士を外部接続端子を介して電気的に接続することにより、前記半導体装置を多段に積層する工程とを含むことを特徴とする半導体装置の製造方法によって解決する。
【００２０】
又は、第９の発明である、半導体基板の一方の面上に素子を形成する工程と、前記半導体基板の一方の面の上方に、前記素子と電気的に接続された電極パッドを形成する工程と、パターニングにより前記電極パッドに第１の開口を形成する工程と、前記第１の開口の径よりも小さい径のレーザを該第１の開口を通して照射して、前記素子を含む前記半導体基板に第２の開口を形成することにより、前記第１の開口と前記第２の開口とで画定される貫通孔を形成する工程と、少なくとも前記半導体基板の他方の面上、前記貫通孔の内壁、及び前記電極パッド上に絶縁膜を形成する工程と、前記絶縁膜をパターニングすることにより、前記電極パッドの一部が露出するビアホールを形成する工程と、前記絶縁膜上及び前記ビアホール内に導電膜を形成する工程と、前記導電膜をパターニングすることにより、前記貫通孔と前記ビアホールとを介して前記電極パッドを前記半導体基板の他方の面側に電気的に引き出す配線パターンを形成する工程とを含み、前記電極パッドを形成する工程が、第１の金属から成る下側電極パッドを形成する工程と、前記下側電極パッドの上に給電層を形成する工程と、前記給電層の上に、前記下側電極パッド上の前記給電層の部分が露出する開口を有するレジストパターンを形成する工程と、前記給電層のうち前記レジストパターンの前記開口から露出する部分の上に、前記給電層から給電する電解めっきにより前記第１の金属よりも高融点の第２の金属から成る上側電極パッドを形成する工程と、前記レジストパターンと、前記給電層のうち前記レジストパターンに被覆されていた部分とを除去する工程とを含み、前記ビアホールを形成する工程が、レーザで前記絶縁膜を開口して行われることを特徴とする半導体装置の製造方法によって解決する。
又は、第１０の発明である、前記第１の金属としてアルミニウムを用い、前記第２の金属として銅を用いることを特徴とする第９の発明に記載の半導体装置の製造方法によって解決する。
【００２１】
又は、第１１の発明である、前記ビアホールを形成する工程が、該ビアホールを前記貫通孔の開口周縁に沿って形成することを特徴とする第９の発明又は第１０の発明に記載の半導体装置の製造方法によって解決する。
又は、第１２の発明である、前記レーザを前記絶縁膜にリング状に照射することにより、環状の前記ビアホールを形成することを特徴とする第９の発明に記載の半導体装置の製造方法によって解決する。
【００２２】
又は、第１３の発明である、前記配線パターンを形成する工程により、前記電極パッドが前記半導体基板の一方の面側にも電気的に引き出されるように前記配線パターンが形成されることを特徴とする第９の発明乃至第１２の発明に記載の半導体装置の製造方法によって解決する。
又は、第１４の発明である、第１３の発明に記載の半導体装置の製造方法により製造された半導体装置を複数準備する工程と、前記半導体装置の各配線パターン同士を外部接続端子を介して電気的に接続することにより、前記半導体装置を多段に積層する工程とを含むことを特徴とする半導体装置の製造方法によって解決する。
【００２３】
又は、第１５の発明である、前記導電膜を形成する工程の後に、該導電膜と電気的に接続された導電体で前記貫通孔内を充填する工程を含むことを特徴とする第９の発明乃至第１２の発明に記載の半導体装置の製造方法によって解決する。
又は、第１６の発明である、第１５の発明に記載の半導体装置の製造方法により製造された半導体装置を複数準備する工程と、前記複数の半導体装置の対応する前記各貫通孔の開口から露出する導電体同士を外部接続端子を介して電気的に接続することにより、前記半導体装置を多段に積層する工程とを含むことを特徴とする半導体装置の製造方法によって解決する。
【００２９】
次に、本発明の作用について説明する。
本発明に係る半導体装置によれば、半導体基板と、この半導体基板の一方の面上に形成された素子とを備えている。そして、この素子と電気的に接続された電極パッドが、上記半導体基板の一方の面の上方に形成されている。この電極パッドと半導体基板には、それらを貫通する貫通孔が開口されて、係る貫通孔の内壁に絶縁膜が形成されている。この絶縁膜は、更に、上記半導体基板の他方の面上、及び電極パッド上にも形成されている。
【００３０】
絶縁膜において、電極パッド上に形成された部位には、ビアホールが設けられている。そして、このビアホールと上記貫通孔とを介して電極パッドを半導体基板の他方の面側に電気的に引き出す配線パターンが、この半導体装置に設けられている。
特に、本発明では、上記貫通孔の径が、電極パッドを貫通する部位（以下、第１の開口と称す）の方が半導体基板を貫通する部位（以下、第２の開口と称す）よりも大きくなるようにしている。
【００３１】
この構造によれば、貫通孔の径が場所によらず一定である従来例と比較して、第１の開口と第２の開口との近接する開口端同士の距離を延ばすことができるので、貫通孔の側壁において電極パッドと半導体基板との絶縁性が十分確保される。
また、上記絶縁膜のビアホールを貫通孔の開口周縁に沿って設けることで該ビアホールの開口面積を確保し、上記配線パターンと電極パッドとの電気的接続を確実にしても良い。このようにすると、ビアホールの開口面積を確保すべく従来用いたビア用電極パッドが不要となるので、半導体装置の平面サイズが従来よりも小さくされる。
【００３２】
また、上記配線パターンが、上記電極パッドを半導体基板の一方の面側にも電気的に引き出すようにしても良い。
この場合は、この半導体装置を上下に複数準備し、下側の半導体装置と上側の半導体装置の各対向面側の配線パターン同士を外部接続端子を介して電気的に接続することで、３次元実装構造が得られる。各々の半導体装置の平面サイズが従来よりも小さいので、この３次元実装構造は、従来よりも横方向の広がりが抑えられる。
【００３３】
このように積層する場合は、上記配線パターンと電気的に接続された導電体により上記貫通孔を充填しても良い。この場合は、貫通孔の開口から露出する部位の導電体が上記配線パターンの役割を果たすので、係る配線パターンを形成する必要がなくなり、上下の半導体装置同士を容易に積層することができる。
一方、本発明に係る半導体装置の製造方法によれば、以下の工程が含まれる。
【００３４】
（ａ）半導体基板の一方の面上に素子を形成する工程
（ｂ）上記半導体基板の一方の面の上方に、上記素子と電気的に接続された電極パッドを形成する工程
（ｃ）パターニングにより上記電極パッドに第１の開口を形成する工程
（ｄ）前記第１の開口の径よりも小さい径のレーザを該第１の開口を通して照射して、前記素子を含む前記半導体基板に第２の開口を形成することにより、前記第１の開口と前記第２の開口とで画定される貫通孔を形成する工程
（ｅ）少なくとも上記半導体基板の他方の面上、上記貫通孔の内壁、及び上記電極パッド上に絶縁膜を形成する工程
（ｆ）上記絶縁膜をパターニングすることにより、上記電極パッドの一部が露出するビアホールを形成する工程
（ｇ）上記絶縁膜上及び上記ビアホール内に導電膜を形成する工程
（ｈ）上記導電膜をパターニングすることにより、上記貫通孔と上記ビアホールとを介して上記電極パッドを上記半導体基板の他方の面側に電気的に引き出す配線パターンを形成する工程
これらの工程のうち、工程（ｃ）及び（ｄ）によれば、第１の開口を形成した後に該第１の開口の径よりも小径のレーザを照射するので、レーザが第１の開口に触れて電極パッドの材料が蒸散するのが防がれ、蒸散した材料により半導体基板と電極パッドとが電気的に導通してしまう危険性が低減される。
【００３５】
加えて、上記の工程よれば、第１の開口の径が第２の開口の径よりも大きい構造が得られるが、既に説明したように、この構造には、貫通孔の側壁において電極パッドと半導体基板との絶縁性が十分確保されるという利点がある。
また、上記（ｆ）の工程（ビアホールを形成する工程）において、ビアホールを上記貫通孔の開口周縁に沿って形成しても良い。係るビアホールによれば、上記したように、ビアホールの開口面積を確保すべく従来用いたビア用電極パッドが不要となるので、半導体装置の平面サイズが従来よりも小さくされる。
【００３６】
更に、上記の工程（ｃ）と（ｄ）との間に、半導体基板の他方の面を研磨して該半導体基板を薄厚にする工程を含めても良い。
これによれば、第２の開口を形成する前に半導体基板が薄厚にされるので、短時間のレーザ照射で第２の開口を形成でき、レーザ照射に起因する半導体基板の熱的ダメージが低減される。また、レーザによる加工深さが浅くなるので、レーザによる材料の蒸散量が低減され、蒸散して貫通孔内に付着する材料の量が低減される。これにより、貫通孔をきれいに形成することができる。
【００３７】
更に、（ｆ）の工程（ビアホールを形成する工程）は、レーザで絶縁膜を開口することにより行っても良い。
特に、環状のビアホールを形成する場合は、レーザを絶縁膜にリング状に照射するのが好適である。好適な理由は、リング状に照射する際のレーザの回転軸を貫通孔に合わせるだけでレーザ源と絶縁膜との位置合わせが終了するので、一点毎に位置合わせを行い当該一点づつレーザを照射する場合に比べ、プロセス時間が短縮されるという利点が得られるからである。
【００３８】
また、リング状に照射する場合に限らずレーザでビアホールを形成する場合は、上記（ｂ）の工程（電極パッドを形成する工程）に、次の工程を含めても良い。
（ｂ１）第１の金属から成る下側電極パッドを形成する工程
（ｂ２）上記第１の金属よりも高融点の第２の金属から成る上側電極パッドを上記下側電極パッド上に形成する工程
これらの工程によれば、電極パッドが下側電極パッドと上側電極パッドとの２層構造となる。そして、下側電極パッドが、それよりも高融点の上側電極パッドに保護される。
【００３９】
レーザで絶縁膜にビアホールを形成する際、当該レーザは絶縁膜を貫通しなければならないが、上のように高融点の上側電極パッドで保護することにより、絶縁膜を貫通したレーザが電極パッドをも貫通してしまうのが防がれる。
【００４０】
【発明の実施の形態】
次に、本発明の好適な実施の形態について、添付図面を参照しながら詳細に説明する。
（１）本実施形態に係る半導体装置についての説明
まず、本実施形態に係る半導体装置について、図１乃至図４、図１３及び図１４を参照しながら説明する。
【００４１】
図１は、本実施形態に係る半導体装置の断面図である。
図１に示すように、本実施形態に係る半導体装置２１５は、シリコン基板２０１（半導体基板）を備えている。このシリコン基板２０１の一方の面２０１ａ上には、トランジスタ等の素子が作り込まれた半導体素子形成層２０２が形成され、更に該半導体素子形成層２０２上に電極パッド２１１が設けられている。特に明示はしないが、係る電極パッド２１１は、半導体素子形成層２０２内の素子と電気的に接続されている。この電極パッド２１１とシリコン基板２０１との間に素子形成層２０２が介在しているので、電極パッド２１１はシリコン基板２０１上ではなく、その上方に形成されていることになる。また、２０４は、素子形成層２０２を保護すべく設けられたパッシベーション層であり、例えばＳｉＯ2 等から成る。
【００４２】
図において、２１２は、電極パッド２１１とシリコン基板２０１とを貫くスルーホール（貫通孔）であって、その内壁には、ＳｉＯ2 膜２０９（絶縁膜）が形成されている。このＳｉＯ2 膜２０９は、更に、シリコン基板２０１の他方の面２０１ｂ上、及び電極パッド２１１上にも形成されている。
図示の如く、電極パッド２１１上のＳｉＯ2 膜２０９には、ビアホール２０９ａが設けられている。このビアホール２０９ａを介して、電極パッド２１１と、ＳｉＯ2 膜２０９上の配線パターン２１４とが電気的に接続されている。
【００４３】
このビアホール２０９ａについて、図２（ａ）〜（ｄ）を参照しながら説明する。図２（ａ）〜（ｄ）は、図１の半導体装置２１５を図１のＡ側から見た場合の平面図であり、ビアホール２０９ａの形状の様々な例を示している。Ａ側とは、シリコン基板２０１の一方の面２０１ａ側である。なお、これらの図では、ビアホール２０９ａを見やすくするため、配線パターン２１４を省略してある。
【００４４】
ビアホール２０９ａは、その下の電極パッド２１１を配線パターン２１４によって電気的に引き出すものだから、当然電極パッド２１１上に形成される。但し、係る電極パッド２１１は、本発明を実施するのに新たに設けられたのではなく、既存の半導体素子が備えるものである。すなわち、本発明では、配線パターン２１４が既存の電極パッド２１１に電気的に接続されるのであって、従来のようにビア用の電極パッドを設けてそこで接続されるのではない。
【００４５】
本発明でビア用の電極パッドを設ける必要が無いのは、図２（ａ）に示すように、ビアホール２０９ａがスルーホール２１２の開口周縁に沿って環状に設けられるからである。この形状のビアホール２０９ａによれば、配線パターン２１４を電気的に確実に接続するのに十分な開口面積が確保されるので、従来のようにビア用の電極パッドを別途設ける必要が無い。
【００４６】
従来例においては、ビア用電極パッド１１０（図１５（ｂ）参照）を設けた分だけ半導体装置の平面サイズ大きくなってしまうという不都合が生じる上、既存の本電極パッド１０５（図１５（ｂ）参照）に加えてビア用電極パッド１１０を設けることは、既存の半導体素子の設計を変更しなければならないので、半導体装置の製造業者（半導体メーカ）に対して大きな負担を強いるという問題がある。
【００４７】
これに対して、本発明では、ビア用の電極パッドを必要としないので、これらの問題を解消することができる。
なお、図２（ａ）に示すように、電極パッド２１１の平面形状は概略正方形で、その一辺の長さは約１００μｍ程度である。但し、これは電極パッド２１１の平面形状及びその大きさがこれらに限定されると言うのではない。電極パッド２１１の平面形状やその大きさは、諸般の事情を鑑みて任意に設定して良い。そして、環状のビアホール２０９ａの幅は約５〜１０μｍ程度であるが、この幅もこれに限られるものではない。
【００４８】
また、図２（ａ）の環状のビアホール２０９ａに代えて、図２（ｂ）〜（ｄ）に示す形状のビアホール２０９ａでも上記と同じ利点を得ることができる。
図２（ｂ）は、ビアホール２０９ａをスルーホール２１２の開口周縁に沿って弧状に設けた例である。弧状のビアホール２０９ａは一つでなくとも良く、図２（ｃ）のように複数設けても良い。
【００４９】
また、図２（ｄ）は、点状のビアホール２０９ａをスルーホール２１２の開口周縁に沿って複数設けた例である。
ビアホール２０９ａの形状は上記に限定されない。肝要なのは、スルーホール２１２の開口周縁に沿ってビアホール２０９ａを設けることであって、このようにして設けられたビアホール２０９ａであれば、上記した本発明の利点を得ることができる。
【００５０】
なお、従来のようにビア用の電極パッドを設けても不都合が生じない場合は、ビアホール２０９ａをスルーホール２１２の開口周縁に沿って形成する必要は無い。  再び図１を参照する。図１の点線円内に示す如く、スルーホール２１２は、第１の開口２０８と第２の開口２０１ｃとで画定されている。このうち、第１の開口２０８は電極パッド２１１を貫通する部位であって、第２の開口２０１ｃはシリコン基板２０１を貫通する部位である。
【００５１】
本発明では、第１の開口２０８の径Ｒ１を第２の開口２０１ｃの径Ｒ２よりも広径にしている。具体的には、Ｒ１は約５０〜７０μｍ程度であり、Ｒ２はＲ１に応じて小さくし約２５〜５０μｍ程度であるが、肝要のはＲ１＞Ｒ２なることで、本発明は上記の数値に限定されない。
この構造によれば、径Ｒ１とＲ２とが同じ場合と比較して、第１の開口２０８及び第２の開口２０１ｃの近接する開口端２０８ａ、２０１ｄ同士の距離Ｄ１（図１の右下の点線円内を参照）を延ばすことができる。従って、スルーホール２１２の側壁において、電極パッド２１１とシリコン基板２０１との絶縁性を十分に確保することができる。
【００５２】
また、図示の例では、第２の開口２０１ｃはテーパ−状となっているが、これは後述するようにレーザで第２の開口２０１ｃを開口したためであり、テーパ−状に限られるというのではない。例えば、第２の開口２０１ｃをストレート状に開口しても、本発明の利点を得ることができる。
更にまた、図示の例では、スルーホール２１２内が空洞となっているが、図１３に示すように、配線パターン２１４と電気的に接続された導電体２１７によりスルーホール２１２内を充填しても良い。この場合の導電体２１７としては、例えば銅がある。
【００５３】
一方、図１の上側の断面図に示される配線パターン２１４に着目すれば、それはＳｉＯ2 膜２０９上に形成されていて、スルーホール２１２を介してシリコン基板２０１の他方の面２０１ｂ側にまで延在している。係る配線パターン２１４は、ビアホール２０９ａとスルーホール２１２とを介して、電極パッド２１１を他方の面２０１ｂ側に電気的に引き出すように機能する。
【００５４】
かくして引き出された配線パターン２１４の所定部位には、外部接続端子として機能するはんだバンプ２１０が搭載されている。但し、これは外部接続端子がはんだバンプ２１０に限られるというのではなく、スタッドバンプ等の公知の外部接続端子を用いても良い。
このはんだバンプ２１０が実装基板（不図示）の端子パッドに当接した状態で該はんだバンプ２１０をリフローすることにより、半導体装置２１５が実装基板上に電気的かつ機械的に接続される。
【００５５】
半導体装置２１５は、このように単体で用いても良いし、以下のように複数積層して用いても良い。
図３は、この半導体装置２１５を図１のＡ側から見た場合の平面図である。
図示のように、一方の面２０１ａ側に形成された配線パターン２１４には、端子部２１４ａが設けられている。係る端子部２１４ａは、電極パッド２１１をシリコン基板２０１の一方の面２０１ａ側に電気的に引き出すべく設けられたもので、半導体装置２１５を上下に複数積層する場合に、上側の半導体装置２１５が備えるはんだバンプ２１０が接合される部位である。但し、このように積層する必要が無い場合は、端子部２１４ａを設ける必要は無い。
【００５６】
このように積層された半導体装置２１５の断面図を図４に示す。図４に示すように、上下の半導体装置２１５の各対向面側の配線パターン２１４同士は、はんだバンプ２１０を介して電気的に接続されている。この構造は、複数の半導体装置が多段に積層された、所謂３次元実装構造である。各々の半導体装置２１５の平面サイズが従来よりも小さいので、この３次元実装構造では、従来よりも横方向の広がりを抑えるこができる。このことは、近年求められている半導体装置の高密度化及び小型化に大きく寄与する。
【００５７】
なお、図１３のようにスルーホール２１２内を導電体２１７で充填した場合は、スルーホール２１２の開口２１２ａから露出する部位の導電体２１７ａを上記端子部２１４ａに代えて用いることができるので、端子部２１４ａや、はんだバンプ２１０が搭載される部位の配線パターン２１４を不要にすることができ、半導体装置２１５を容易に積層することができる。このように積層した場合の半導体２１５の断面図を図１４に示す。
【００５８】
（２）本実施形態に係る半導体装置の製造方法についての説明
以下に、上記した半導体装置２１５の製造方法について、図５（ａ）〜（ｅ）、図６（ａ）〜（ｅ）、図７（ａ）〜（ｅ）、及び図８を参照しながら説明する。図５（ａ）〜（ｅ）、図６（ａ）〜（ｅ）、図７（ａ）〜（ｅ）、図８、及び図１２は、本実施形態に係る半導体装置の製造方法について示す断面図である。
【００５９】
まず最初に、図５（ａ）に示すように、シリコン基板２０１（半導体基板）を準備する。このシリコン基板２０１は、多数の半導体装置を得るための、多数個取の基板（ウエハ）である。
次いで、図５（ｂ）に示すように、シリコン基板２０１の一方の面２０１ａ上に、トランジスタ等の素子を形成する。図中、２０２は、このようにして素子が形成された素子形成層を示す。
【００６０】
続いて、図５（ｃ）に示すように、アルミニウム（第１の金属）から成る膜（不図示）を素子形成層２０２上に形成し、該膜をパターニングすることにより、下側電極パッド２０３を形成する。この下側電極パッド２０３の厚みは約１μｍ程度である。なお、アルミニウムに代えて、銅により下側電極パッド２０３を形成しても良い。
【００６１】
下側電極パッド２０３とシリコン基板２０１との間に素子形成層２０１が介在しているので、下側電極パッド２０３は、シリコン基板２０１に接すること無しに、該シリコン基板２０１の上方に位置することになる。また、特に明示はしないが、下側電極パッド２０３は、素子形成層２０２内の配線層と電気的に接続されるように形成される。
【００６２】
次に、図５（ｄ）に示すように、下側電極パッド２０３と素子形成層２０２との上に、ＳｉＯ2 等から成るパッシベーション層２０４を形成する。その後、このパッシベーション層２０４をパターニングして開口２０４ａを形成し、下側電極パッド２０３を露出させる。
なお、上のように図５（ａ）〜図５（ｄ）の工程を行うのではなく、図５（ｄ）に示される状態のものを半導体メーカから入手し、それに対して以下の工程を行っても良い。図５（ｄ）のように、下側電極パッド２０３や半導体素子形成層２０２、及びパッシベーション層２０４等が形成されている半導体基板２０１は、半導体メーカが通常製造する一般的なもので、下側電極パッド２０３は、本来、ワイヤボンディングや外部接続端子（バンプ等）を接合するための電極パッド（従来例で言う本電極パッド１１０）として用いられるものである。
【００６３】
続いて、図５（ｅ）に示すように、パッシベーション層２０４と下側電極パッド２０３の各露出面に、Ｃｒ（クロム）から成る給電層２０５ａを形成する。係る給電層２０５ａは、例えばスパッタリングにより形成される。
次いで、図６（ａ）に示すように、給電層２０５ａ上に第１のフォトレジスト２０６を塗布する。しかる後、この第１のフォトレジスト２０６を露光・現像して、パッシベーション層２０４の開口２０４ａと重なる第１のレジスト開口２０６ａを形成する。
【００６４】
次に、図６（ｂ）に示すように、第１のレジスト開口２０６ａ内に露出する給電層２０５ａがめっき液（不図示）に浸漬された状態で、該給電層２０５ａに電流を供給して、電解銅めっき層２０５ｂを形成する。
次いで、図６（ｃ）に示すように、第１のフォトレジスト２０６を除去した後、第１のフォトレジスト２０６の下に形成されていた給電層２０５ａを選択的にエッチングして除去する。ここまでの工程により、給電層２０５ａと電解銅めっき層２０５ｂとで構成される上側電極パッド２０５が完成する。この上側電極パッド２０５の厚みは約１〜２５μｍ程度である。
【００６５】
なお、係る上側電極パッド２０５は、下側電極パッド２０３を構成するアルミニウム（第１の金属）よりも高融点の銅（第２の金属）を主体に構成されることに注意されたい。
また、本実施形態では、これら下側電極パッド２０３と上側電極パッド２０５とで電極パッド２１１が構成される。
【００６６】
続いて、図６（ｄ）に示すように、パッシベーション層２０４と電極パッド２１１の各露出面上に、第２のフォトレジスト２０７を形成する。そして、このフォトレジスト２０７を露光・現像して、電極パッド２１１が露出する第２のレジスト開口２０７ａを形成する。
次に、図６（ｅ）に示すように、フォトレジスト２０７をエッチングマスクとして用いて電極パッド２１１をパターニングし、該電極パッド２１１に第１の開口２０８を形成する。この場合のエッチングには、例えば、化学エッチングやプラズマエッチングが用いられる。なお、この第１の開口の径Ｒ１は、約５０〜７０μｍ程度であるが、電極パッド２１１の径に応じて適宜設定して良い。
【００６７】
次いで、図７（ａ）に示すように、シリコン基板２０１の他方の面２０１ｂを研磨して、該シリコン基板２０１を約５０〜１５０μｍ程度にまで薄厚にする。この工程により、後で完成する半導体装置が薄厚になるという利点が得られるが、半導体装置を薄厚にする必要が無い場合は、この工程を省略しても良い。
続いて、図７（ｂ）に示すように、第１の開口２０８の径Ｒ１よりも小さい径のレーザを該第１の開口２０８を通じて照射する。レーザの例としては、ＵＶレーザ、ＹＡＧレーザ、エキシマレーザ等がある。そして、レーザが照射された部位が蒸散し、第２の開口２０１ｃがシリコン基板２０１に形成される。この第２の開口２０１ｃの径Ｒ２は、約２５〜５０μｍ程度である。そして、第１の開口２０８と第２の開口２０１ｃとにより、スルーホール２１２（貫通孔）が画定される。
【００６８】
上述のように、第１の開口２０８を形成した後にその径Ｒ１よりも小さい径のレーザを照射することで、レーザが第１の開口２０８に触れて電極パッド２１１の材料（アルミニウムや銅）が蒸散するのが防がれるので、蒸散した材料がスルーホール２１２の側壁に付着してシリコン基板２０１と電極パッド２１１とが電気的に導通してしまう危険性が低減される。
【００６９】
加えて、上述の工程によれば、第１の開口２０８の径Ｒ１が第２の開口２０１ｃの径Ｒ２よりも広径の構造が得られるが、既に説明したように、この構造には、スルーホール２１２の側壁において電極パッド２１１とシリコン基板２０１との絶縁性が十分に確保されるという利点がある。
更に、第２の開口２０１ｃを形成する前に、図７（ａ）の工程でシリコン基板２０１を薄厚にしてあるので、短時間のレーザ照射で第２の開口２０１ｃを形成でき、レーザ照射に起因するシリコン基板２０１の熱的ダメージを低減することができる。
【００７０】
しかも、レーザによる加工深さが浅くなるので、レーザによるシリコンの蒸散量が低減され、蒸散してスルーホール２１２内に付着するシリコンの量が低減される。これにより、スルーホール２１２をきれいに形成することができる。
なお、熱的ダメージや、スルーホール２１２内へのシリコンの付着が問題にならない場合は、図７（ａ）の工程（シリコン基板２０１を薄厚にする工程）は省略しても良い。
【００７１】
また、図では第２の開口２０１ｃがテーパ−状となっているが、これは平行光のレーザではなく、集光レンズ（不図示）で一点に集光されたレーザを用いているからであって、第２の開口２０１ｃがテーパ−状でなければいけないというのではない。例えば、第２の開口２０１ｃをストレート状に開口しても、本発明の利点を得ることができる。
【００７２】
更に、上のようにレーザを第１の開口２０８を通じて照射するのではなく、シリコン基板２０１の他方の面２０１ｂからレーザを照射することにより、第２の開口２０１ｃを開口してもよい。このようにしても、レーザで蒸散したシリコンが電極パッド２１１に付着するのを防ぐことができる。
更にまた、上記図７（ａ）と図７（ｂ）の工程の間に、図１２に示される工程を行っても良い。この工程では、ＳｉＯ2 膜等の保護膜２１６を、パッシベーション層２０４上、電極２１１上、第１の開口２０８の側壁、及び第１の開口２０８から露出する素子形成層２０２上に形成する。図７（ｂ）のレーザ加工時に、レーザによるデブリやバリが発生した場合、クリーニング（プラズマクリーニングやケミカルウォッシュ）を行うが、上のように保護膜２１６を形成しておくと、電極パッド２１１やパッシベーション層２０４がクリーニングの際に受けるダメージを防止することができる。
【００７３】
上述のようにスルーホール２１２を形成した後は、図７（ｃ）に示される工程が行われる。この工程では、ＳｉＯ2 膜２０９（絶縁膜）を、少なくとも半導体基板２０１の他方の面２０１ｂ上、スルーホール２１２の内壁、及び電極パッド２１１上に形成する。係るＳｉＯ2 膜２０９は、例えばＣＶＤ法（化学的気相成長法）により形成される。
【００７４】
なお、図示のようにＳｉＯ2 膜２０９を半導体基板２０１の両主面側に形成するには、例えば、最初に半導体基板２０１の一方の面２０１ａ側とスルーホール２１２の側壁にのみＳｉＯ2 膜２０９を形成し、次いで、他方の面２０１ｂ側にＳｉＯ2 膜２０９を形成すれば良い。
次に、図７（ｄ）に示すように、ＳｉＯ2 膜２０９をパターニングして、電極パッド２１１の一部が露出するビアホール２０９ａを、スルーホール２１２の開口周縁に沿って形成する。係るビアホール２０９ａの形状は、既に説明した図２（ａ）〜（ｄ）の通りである。
【００７５】
図２（ａ）〜（ｄ）に示されるビアホール２０９ａを形成する方法としては、例えば、これらの形状に対応する開口を有するレジスト（不図示）をＳｉＯ2 膜２０９上に形成し、該開口を通じてＳｉＯ2 膜２０９を選択的にエッチングすれば良い。この際用いられるエッチング技術には、例えば化学エッチングやプラズマエッチングがある。
【００７６】
或いは、これに代えて、ビアホール２０９ａを形成すべき部位のＳｉＯ2 膜２０９にレーザを照射して該部位を蒸散させ、図２（ａ）〜（ｄ）に示されるビアホール２０９ａを形成しても良い。
特に、図２（ａ）に示される環状のビアホール２０９ａを形成するには、レーザをトレパニング照射するのが好適である。トレパニング照射とは、図９に示すように、レーザ源から一本のレーザを放射し、そのレーザを回転軸を中心にして回転させることにより、ＳｉＯ2 膜２０９上にレーザをリング状に描画する照射方法である。
【００７７】
これによれば、リング状に照射する際の回転軸をスルーホール２１２に合わせるだけでレーザ源とＳｉＯ2 膜２０９との位置合わせが終了するので、一点毎に位置合わせを行い当該一点づつレーザを照射する場合に比べ、プロセス時間が短縮されるという利点が得られる。
なお、レーザの照射方法はトレパニング照射に限定されない。例えば、ビアホール２０９ａに対応する形状の窓を有する遮光マスク（不図示）にレーザを当て、上記窓を通過するレーザでビアホール２０９ａを開口しても良い。
【００７８】
更に、レーザの照射方法に依らず、ともかくレーザを用いる場合は、図１に示したように電極パッド２１１を下側電極パッド２０３と上側電極パッド２０５との２層構造にしたことで、次のような利点が得られる。
ビアホール２０９ａは、配線パターン２１４が電極パッド２１１と電気的に接続される部位であるから、接続を確実にするため、非貫通となってはならない。そこで、非貫通にならないように、レーザでビアホール２０９ａを形成する場合は、ＳｉＯ2 膜２０９を貫通する以上のパワー及び時間でレーザを照射する。すると、図１０に示す如く、上側電極パッド２０５の一部２０５ｃもレーザにより蒸散してしまう。しかし、下側電極パッド２０３は上側電極パッド２０５で保護されているので、レーザが下側電極パッド２０５を貫通し、該レーザがシリコン基板２０１にまで達することはない。特に、銅を主体に構成される上側電極パッド２０５は、アルミニウムを主体に構成される下側電極パッド２０３よりも融点が高いので、該下側電極パッド２０３を効果的に保護することができる。
【００７９】
また、下側電極パッド２０３を銅で形成した場合であっても、上側電極パッド２０５の厚みにより、下側電極パッド２０３をレーザから保護することができる。すなわち、下側電極パッド２０３と上側電極パッド２０５が同じ材料の場合であっても、上側電極パッド２０５を厚付けし、電極パッド２１１をこのような２層構造とすることにより、下側電極パッド２０３をレーザから保護することができる。
【００８０】
勿論、下側電極パッド２０５を貫通しないようにレーザのパワー並びに照射時間を調節できるなら、上側電極パッド２０５を形成する工程（図５（ｅ）〜図６（ｃ）の工程）は不要である。同様に、エッチングでビアホール２０９ａを形成する場合も、上側電極パッド２０３を形成する工程は不要である。
上のようにしてビアホール２０９ａを形成した後は、図７（ｅ）に示す工程が行われる。この工程では、導電膜２１３を、ＳｉＯ2 膜２０９上及びビアホール２０９ａ内に形成する。この導電膜２１３の膜厚は、約１〜２０μｍである。
【００８１】
導電膜２１３は、同図の点線円内に示す如く、スパッタリングで形成されたＣｒ（クロム）膜２１３ａと、その上に同じくスパッタリングで形成された銅膜２１３ｂと、これらＣｒ（クロム）膜２１３ａと銅膜２１３ｂとを給電層にして形成された電解銅めっき膜２１３ｃとで構成される。但し、導電膜２１３の構造はこれに限定されない。例えば、スパッタリングによりアルミニウム膜を形成し、該アルミニウム膜を導電膜２１３としても良い。或いは、Ｃｒ（クロム）膜をスパッタリングにより形成し、その後、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ａｕ（金）等の膜を無電解めっきや電解めっきによりこのＣｒ（クロム）膜上に形成して導電膜２１３としても良い。
【００８２】
なお、図示の例では、スルーホール２１２内が空洞となっているが、本発明はこれに限られない。例えば、上記電解銅めっき膜２１３ｃを厚付けすることにより、図１３の拡大断面図のように、スルーホール２１２内を銅から成る導電体２１７で充填しても良い。
充填の仕方もこれに限られない。例えば、約１〜２０μｍの膜厚で上記導電膜２１３を形成後、スルーホール２１２の側壁のみが露出する開口を備えためっきレジスト層を形成し、該側壁に電解銅めっきを施すことにより、スルーホール２１２内に銅を充填を施しても良い。この方法では、導電膜２１３の厚みが厚くならないので、後の工程で導電膜２１３を微細にパターニングすることができる。なお、いずれの方法でも、導電体２１７は、導電膜２１３と電気的に接続されることに注意されたい。
【００８３】
以下では、導電体２１７を充填しない場合について説明するが、導電体で２１７充填する場合も以下と同様の工程を行えば良い。
上のように導電膜２１３を形成した後は、図８に示すように、この導電膜２１３をパターニングして配線パターン２１４にする。係る配線パターン２１４は、シリコン基板２０１の両主面２０１ａ、２０１ｂ側に形成されて、それらは互いにスルーホール２１２を介して電気的に接続されている。
【００８４】
その後、シリコン基板２０１の他方の面２０１ｂ側の配線パターン２１４の所定部位に、外部接続端子としてのはんだバンプ２１０（図１参照）を搭載する。はんだバンプ２１０を搭載後、ダイシングにより個片化することで、図１に示される半導体装置２１５が完成する。
係る半導体装置２１５は、単体で実装基板（不図示）に実装しても良いし、互いに積層してから実装しても良い。
【００８５】
積層する場合は、図３で説明したように、配線パターン２１４に端子部２１４ａを設ける。そして、図１１に示すように、上で完成した半導体装置２１５を複数準備する。
次いで、図４に示すように、はんだバンプ２１０が下側の半導体装置２１５の端子部２１４ａに当接した状態で該はんだバンプ２１０をリフローする。リフロー後、はんだバンプ２１５の温度が下がれば、半導体装置２１５が多段に積層された構造、すなわち３次元実装構造が完成する。
【００８６】
また、スルーホール２１２内を導電体２１７で充填した場合は、図１４のように、スルーホール２１２の開口２１２ａから露出する部分の導電体２１７ａが上記端子部２１４ａの役割を果たすので、係る端子部２１４ａや、はんだバンプ２１０が搭載される部位の配線パターン２１４を不要にすることができる。
以上、本発明について好適な実施形態を挙げ種々説明したが、本発明は上記実施形態に限定されるものではなく、発明の精神を逸脱しない範囲内で多くの改変を施し得るのは勿論のことである。
【００８７】
【発明の効果】
以上説明したように、本発明に係る半導体装置によれば、半導体基板と、この半導体基板の一方の面上に形成された素子とを備えている。そして、この素子と電気的に接続された電極パッドが、上記半導体基板の一方の面の上方に形成されている。この電極パッドと半導体基板には、それらを貫通する貫通孔が開口されて、係る貫通孔の内壁に絶縁膜が形成されている。この絶縁膜は、更に、上記半導体基板の他方の面上、及び電極パッド上にも形成されている。
【００８８】
絶縁膜において、電極パッド上に形成された部位には、ビアホールが設けられている。そして、このビアホールと上記貫通孔とを介して電極パッドを半導体基板の他方の面側に電気的に引き出す配線パターンが、この半導体装置に設けられている。
特に、本発明では、上記貫通孔の径が、電極パッドを貫通する部位の方が半導体基板を貫通する部位よりも大きくなるようにしているので、貫通孔の側壁において電極パッドと半導体基板との絶縁性を十分確保することができる。
【００８９】
また、絶縁膜のビアホールを貫通孔の開口周縁に沿って設けることで該ビアホールの開口面積を確保し、上記配線パターンと電極パッドとの電気的接続を確実にしても良い。このようにすると、ビアホールの開口面積を確保すべく従来用いたビア用電極パッドが不要となるので、半導体装置の平面サイズを従来よりも小さくすることができる。
【００９０】
また、上記配線パターンが、上記電極パッドを半導体基板の一方の面側にも電気的に引き出すようにしても良い。この場合は、この半導体装置を上下に複数準備し、下側の半導体装置と上側の半導体装置の各対向面側の配線パターン同士を外部接続端子を介して電気的に接続することで、従来よりも横方向の広がりが抑えられた３次元実装構造を得ることができる。
【００９１】
なお、３次元実装構造を得るには、上記配線パターンと電気的に接続された導電体により上記貫通孔を充填しても良い。この場合は、貫通孔の開口から露出する部位の導電体が上記配線パターンの役割を果たすので、係る配線パターンを形成する必要がなくなり、上下の半導体装置同士を容易に積層することができる。一方、本発明に係る半導体装置の製造方法によれば、以下の工程が含まれる。
【００９２】
（ａ）半導体基板の一方の面上に素子を形成する工程
（ｂ）上記半導体基板の一方の面の上方に、上記素子と電気的に接続された電極パッドを形成する工程
（ｃ）パターニングにより上記電極パッドに第１の開口を形成する工程
（ｄ）前記第１の開口の径よりも小さい径のレーザを該第１の開口を通して照射して、前記素子を含む前記半導体基板に第２の開口を形成することにより、前記第１の開口と前記第２の開口とで画定される貫通孔を形成する工程
（ｅ）少なくとも上記半導体基板の他方の面上、上記貫通孔の内壁、及び上記電極パッド上に絶縁膜を形成する工程
（ｆ）上記絶縁膜をパターニングすることにより、上記電極パッドの一部が露出するビアホールを形成する工程
（ｇ）上記絶縁膜上及び上記ビアホール内に導電膜を形成する工程
（ｈ）上記導電膜をパターニングすることにより、上記貫通孔と上記ビアホールとを介して上記電極パッドを上記半導体基板の他方の面側に電気的に引き出す配線パターンを形成する工程
これらの工程のうち、工程（ｃ）及び（ｄ）によれば、レーザが第１の開口に触れて電極パッドの材料が蒸散するのを防ぐことができ、蒸散した材料により半導体基板と電極パッドとが電気的に導通してしまう危険性を低減することができる。
【００９３】
加えて、上記の工程（ｃ）及び（ｄ）によれば、第１の開口の径が第２の開口の径よりも大きい構造が得られるが、この構造には、貫通孔の側壁において電極パッドと半導体基板との絶縁性が十分確保されるという利点がある。
また、上記（ｆ）の工程（ビアホールを形成する工程）において、ビアホールを上記貫通孔の開口周縁に沿って形成すると、ビアホールの開口面積を確保すべく従来用いたビア用電極パッドが不要となるので、半導体装置の平面サイズを従来よりも小さくすることができる。
【００９４】
また、上記の工程（ｃ）と（ｄ）との間に、半導体基板の他方の面を研磨して該半導体基板を薄厚にする工程を含めても良い。
これによれば、薄厚にしたことで短時間で第２の開口を形成でき、レーザ照射に起因する半導体基板の熱的ダメージを低減することができる。また、レーザによる加工深さが浅くなることで、レーザによる材料の蒸散量が低減することができ、蒸散して貫通孔内に付着する材料の量を低減することができる。これにより、貫通孔をきれいに形成することができる。
【００９５】
更に、（ｆ）の工程（ビアホールを形成する工程）は、レーザで絶縁膜を開口することにより行っても良い。
特に、環状のビアホールを形成する場合は、レーザを絶縁膜にリング状に照射すると、一点毎に位置合わせを行い当該一点づつレーザを照射する場合に比べ、プロセス時間が短縮することができる。
【００９６】
また、リング状に照射する場合に限らずレーザでビアホールを形成する場合は、上記（ｂ）の工程（電極パッドを形成する工程）に、次の工程を含めても良い。
（ｂ１）第１の金属から成る下側電極パッドを形成する工程
（ｂ２）上記第１の金属よりも高融点の第２の金属から成る上側電極パッドを上記下側電極パッド上に形成する工程
これらの工程によれば、下側電極パッドがそれよりも高融点の上側電極パッドに保護されるので、絶縁膜を貫通したレーザが電極パッドをも貫通してしまうのを防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】本発明の実施の形態において、ビアホールの形状の例を示す平面図である。
【図３】図１に示す本発明の実施の形態に係る半導体装置を図１のＡ側から見た場合の平面図である。
【図４】本発明の実施の形態に係る半導体装置を複数積層し、３次元実装構造とした場合の断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図６】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図７】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図８】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図９】本発明の実施の形態に係る半導体装置の製造方法において、トレパニング照射を説明するための図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法において、レーザでビアホールを形成する際、下側電極パッドが上側電極パッドで保護されることを示す断面図である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法において、半導体装置を複数準備したときの断面図である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法において、図７（ａ）と図７（ｂ）の工程の間に、保護膜２１６を形成する場合の断面図である。
【図１３】本発明の実施の形態に係る半導体装置において、貫通孔内を導電体で充填した場合の拡大断面図である。
【図１４】本発明の実施の形態に係る半導体装置において、貫通孔内を導電体で充填し、該半導体装置を複数積層して３次元実装構造とした場合の断面図である。
【図１５】図１５（ａ）は、従来例に係る半導体装置の断面図であり、図１５（ｂ）は、従来例に係る半導体装置の平面図である。
【図１６】  従来例に係る半導体装置の製造方法について示す断面図である。
【図１７】  従来例に係る既存の半導体素子の断面図である。
【符号の説明】
１０１、２１５・・・半導体装置、
１０２、２０１・・・シリコン基板、
１０２ａ・・・シリコン基板１０２の一方の面、
１０２ｂ・・・シリコン基板１０２の他方の面、
１０２ｃ・・・シリコン基板１０２の開口、
１１１、２１２・・・スルーホール、
１０３、２０２・・・素子形成層、
１０４・・・絶縁膜、
１０４ａ・・・絶縁膜１０４の開口、
１０５・・・本電極パッド、
１０５ａ・・・本電極パッド１０５の開口、
１０６、２０９・・・ＳｉＯ2 膜、
１０６ａ、２０９ａ・・・ビアホール、
１０７、２１４・・・配線パターン、
１０８、２１０・・・はんだバンプ、
１０９・・・既存の半導体素子、
１１０・・・ビア用電極パッド、
２０１ａ・・・シリコン基板２０１の一方の面、
２０１ｂ・・・シリコン基板２０１の他方の面、
２０１ｃ・・・第２の開口、
２０１ｄ・・・第２の開口２０１ｃの開口端、
２０３・・・下側電極パッド、
２０４・・・パッシベーション層、
２０５・・・上側電極パッド、
２０５ａ・・・給電層、
２０５ｂ・・・電解銅めっき層、
２０５ｃ・・・上側電極パッド２０５の一部、
２０６・・・第１のフォトレジスト、
２０６ａ・・・第１のレジスト開口、
２０７・・・第２のフォトレジスト、
２０７ａ・・・第２のレジスト開口、
２０８・・・第１の開口、
２０８ａ・・・第１の開口２０８の開口端、
２１１・・・電極パッド、
２１３・・・導電膜、
２１４ａ・・・配線パターン２１４の端子部、
２１６・・・保護膜、
２１７・・・導電体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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