(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、読み出しワード線として機能するゲート電極を有するセルトランジスタと、
前記セルトランジスタのソース／ドレイン領域の一方に接続されるソース線と、
前記セルトランジスタのソース／ドレイン領域の他方に接続されるセル内ヴィアと、
前記セルトランジスタの上方に形成され、前記セルトランジスタのゲート電極と交差する方向に延びるビット線と、
前記ビット線上に形成され、一端が前記ビット線に接続される磁気抵抗素子と、
前記磁気抵抗素子上に形成され、この磁気抵抗素子の他端に接続されるセル内ローカル配線と、
前記セル内ローカル配線下に形成され、このセル内ローカル配線を前記セル内ヴィアに接続するコンタクトと、
前記セル内ローカル配線の上方に形成され、前記磁気抵抗素子の上方で前記ビット線と交差する書き込みワード線と、を備え、
前記磁気抵抗素子、前記セル内ローカル配線、及び前記コンタクトが前記書き込みワード線の下方のみに配置されることを特徴とする半導体集積回路装置。
【請求項２】
前記書き込みワード線の幅は、前記セル内ローカル配線の幅よりも広いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記書き込みワード線の幅は、前記セル内ローカル配線の幅に等しいことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記書き込みワード線の側面を覆うとともに、この書き込みワード線の下方に延びて前記磁気抵抗素子の側面に対向する第１ヨーク材を、さらに具備することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記第１ヨーク材は導電物であることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記書き込みワード線の幅は前記セル内ローカル配線の幅よりも広く、
前記導電物である第１ヨーク材は前記セル内ローカル配線に接触しないことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記書き込みワード線の幅は前記セル内ローカル配線の幅に等しく、前記書き込みワード線の側面上、及び前記セル内ローカル配線の側面上に形成された絶縁層を、さらに具備し、
前記導電物である第１ヨーク材は前記絶縁層上に形成されることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項８】
前記第１ヨーク材は絶縁物であることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項９】
前記書き込みワード線の幅は前記セル内ローカル配線の幅に等しく、前記絶縁物である第１ヨーク材は前記セル内ローカル配線に接触することを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
前記第１ヨーク材は前記書き込みワード線の上面を覆う部分を有し、前記第１ヨーク材の前記書き込みワード線の上面を覆う部分は導電物であり、前記第１ヨーク材の前記書き込みワード線の側面を覆う部分は絶縁物であることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項１１】
前記書き込みワード線の幅は前記セル内ローカル配線の幅に等しく、前記第１ヨーク材の前記書き込みワード線の側面を覆う部分は前記セル内ローカル配線に接触することを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
前記ビット線の底面及び側面を覆う第２ヨーク材を、さらに具備し、前記第２ヨーク材は前記第１ヨーク材と接触しないことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項１３】
前記セル内ローカル配線と前記ビット線との間に設けられた層間絶縁膜を、さらに具備し、
前記層間絶縁膜は前記第１ヨーク材と前記第２ヨーク材とに挟まれた部分を持つことを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記層間絶縁膜は、この層間絶縁膜とは異なる絶縁物を含むストッパ層を含み、このストッパ層が前記第１ヨーク材と前記第２ヨーク材とに挟まれることを特徴とする請求項１３に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置及びその製造方法に係わり、特に磁気抵抗素子を含むメモリセルを具備した半導体集積回路装置及びその製造方法に関する。
【０００２】
【従来の技術】
図７３は、典型的な磁気ランダムアクセスメモリを示す断面図である。
【０００３】
図７３に示すように、磁気ランダムアクセスメモリのメモリセルは、セルトランジスタと、このセルトランジスタのソース／ドレイン領域１０５の一方とビット線１１３−１との間に接続されたＭＴＪ素子１１８とを有する。セルトランジスタのソース／ドレイン領域１０５の他方は、コンタクト１０７を介してソース線１０９−１に接続され、そのゲート電極１０４は読み出しワード線として機能する。
【０００４】
ＭＴＪ素子１１８は、ソース／ドレイン領域１０５の一方に、セル内ローカル配線１２１−１、コンタクト１２０、セル内ヴィア内１１３−２、コンタクト１１１、セル内ヴィア１０９−２、コンタクト１０７を介して接続される。
【０００５】
従来、ＭＴＪ素子１１８は、セル内ローカル配線１１８上に形成されており、書き込みワード線１２４−１は、セル内ローカル配線１１８の下方に形成される。そして、ビット線１１３−１は、ＭＴＪ素子１１８上に形成される。
【０００６】
【発明が解決しようとする課題】
しかしながら、典型的な磁気ランダムアクセスメモリでは、以下に説明するような幾つかの事情がある。
【０００７】
図７４は、典型的な磁気ランダムアクセスメモリの第１の事情を説明する断面図である。
【０００８】
図７４に示すように、書き込みワード線１２４−１は、セル内ローカル配線１２１−１の下方に形成される。このため、ＭＴＪ素子１１８と書き込みワード線１２１−１との間には、セル内ローカル配線１２１−１の厚みｔ１と、セル内ローカル配線１２１−１と書き込みワード線１２４−１とを絶縁する層間絶縁膜の厚みｔ２が加わる。このため、ＭＴＪ素子１１８と書き込みワード線１２１−１との間の距離Ｄが大きくなってしまう。距離Ｄが大きくなると、書き込みワード線１２４−１からの磁界を、ＭＴＪ素子１１８に効率的に与えることが難しくなり、例えばデータを書き込み難くなる、といった不都合が生じる。
【０００９】
距離Ｄを縮小するには、例えばセル内ローカル配線１２１−１の膜厚を薄くすることが考えられる。しかし、セル内ローカル配線１２１−１は、次の事情から、簡単に薄くすることは難しい。
【００１０】
図７５Ａ、図７５Ｂ、図７５Ｃは典型的な磁気ランダムアクセスメモリの第２の事情を説明する断面図である。
【００１１】
まず、図７５Ａに示すように、ＭＴＪ素子を形成する際には、強磁性体層１１４、絶縁層１１５、強磁性体層１１６からなる磁気トンネル接合を形成し、ＭＴＪ素子の形成パターンに応じたマスク層１１７を形成する。
【００１２】
次に、図７５Ｂに示すように、マスク層１１７をマスクに用いて、上記磁気トンネル接合をエッチングする。このとき、セル内ローカル配線を形成するためのメタル層１２１は、例えばエッチングのストッパとして機能する。このエッチングの際、メタル層１２１の膜厚が薄いと、例えば図７５Ｃに示すように、メタル層１２１が消失してしまうことがある。メタル層１２１が消失すると、セル内ローカル配線を形成することができなくなってしまう。
【００１３】
例えばこのような事情から、セル内ローカル配線１２１−１は、簡単に薄くすることは難しい。
【００１４】
また、メタル層１２１が消失しなくても、図７５Ｂに示すように、メタル層１２１はエッチングされることになるので、メタル層１２１に膜厚変動が発生する、という事情もある。メタル層１２１がエッチングされる量は、例えばチップ内、あるいはウェーハ内で、必ずしも均一になるとは限らない。このため、メタル層１２１の膜厚に、広範囲なバラツキが生じることになる。メタル層１２１の膜厚の広範囲なバラツキは、例えばセル内ローカル配線１２１−１の抵抗値のバラツキに繋がる。
【００１５】
もし、セル内ローカル配線１２１−１の抵抗値がばらつくと、例えば図７６の等価回路図に示すように、ビット線１１３−１とセルトランジスタとの間の抵抗２００の抵抗値までばらついてしまう。このような抵抗値のバラツキは、例えばデータ読み出しに関する信頼性に影響を与える可能性がある。
【００１６】
この発明は、上記の事情に鑑み為されたもので、その目的は、セル内ローカル配線の抵抗値のバラツキを抑制することが可能な半導体集積回路装置およびその製造方法を提供することにある。
【００１７】
また、別の目的は、書き込みワード線からの磁界を、磁気抵抗素子に効率良く与えることが可能な半導体集積回路装置をおよびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路装置は、半導体基板上に形成され、読み出しワード線として機能するゲート電極を有するセルトランジスタと、前記セルトランジスタのソース／ドレイン領域の一方に接続されるソース線と、前記セルトランジスタのソース／ドレイン領域の他方に接続されるセル内ヴィアと、前記セルトランジスタの上方に形成され、前記セルトランジスタのゲート電極と交差する方向に延びるビット線と、前記ビット線上に形成され、一端が前記ビット線に接続される磁気抵抗素子と、前記磁気抵抗素子上に形成され、この磁気抵抗素子の他端に接続されるセル内ローカル配線と、前記セル内ローカル配線下に形成され、このセル内ローカル配線を前記セル内ヴィアに接続するコンタクトと、前記セル内ローカル配線の上方に形成され、前記磁気抵抗素子の上方で前記ビット線と交差する書き込みワード線と、を備え、前記磁気抵抗素子、前記セル内ローカル配線、及び前記コンタクトが前記書き込みワード線の下方のみに配置される。
【００２７】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２８】
（第１実施形態）
図１はこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一平面パターン例を示す平面図、図２Ａは図１中のＡ−Ａ線に沿う断面図、図２Ｂは図１中のＢ−Ｂ線に沿う断面図、図２Ｃは図１中のＣ−Ｃ線に沿う断面図、図２Ｄは周辺回路の基板コンタクト部の断面図である。
【００２９】
図１、図２Ａ〜図２Ｄに示すように、第１実施形態に係る磁気ランダムアクセスメモリは、磁気抵抗素子を含むメモリセルを具備する。本例では、磁気抵抗素子を含むメモリセルとして、１つの磁気抵抗素子と１つのセルトランジスタとを含む１磁気抵抗素子−１トランジスタ型のメモリセルを例示する。セルトランジスタは、例えばＰ型シリコン基板１の素子領域に形成される。素子領域は、基板１に形成された素子分離領域２により区画されている。セルトランジスタは、ゲート電極４及びＮ型ソース／ドレイン領域５を有する。ゲート電極４は、読み出しワード線として機能しており、第１の方向に延びて形成されている。セルトランジスタの上方には、ソース線９−１、セル内ヴィア９−２が形成されている。これらは、例えば第１層メタル層により形成される。ソース線９−１は、読み出しワード線と同じ第１の方向に延び、第１層メタル−基板コンタクト７を介して、セルトランジスタのソース／ドレイン領域５の一方、例えばソース領域に接続される。セル内ヴィア９−２は、第１層メタル−基板コンタクト７を介して、セルトランジスタのソース／ドレイン領域５の他方、例えばドレイン領域に接続される。ソース線９−１及びセル内ヴィア９−２の上方には、ビット線１３−１及びセル内ヴィア１３−２が形成される。これらは、例えば第２層メタル層により形成される。セル内ヴィア１３−２は、第２層メタル−第１層メタルコンタクト１１を介してセル内ヴィア９−２に接続される。ビット線１３−１は、読み出しワード線と交差する、例えば直交する第２の方向に延びて形成されている。ビット線１３−１上には、磁気抵抗素子、例えばＭＴＪ素子１８が形成されている。ＭＴＪ素子１８は、磁性層、例えば強磁性層からなる固定層及びメモリ層、これら固定層とメモリ層との間に形成された絶縁性非磁性層からなるトンネルバリア層とを含む。固定層はスピンの向きが固定されている層で、メモリ層は、書き込み磁界に応じてスピンの向きが変化する層である。ＭＴＪ素子１８の一端、例えばメモリ層はビット線１３−１に接続される。ＭＴＪ素子１８上には、セル内ローカル配線２１−１が形成されている。セル内ローカル配線２１−１は、ＭＴＪ素子１８の他端、例えば固定層に接続されるとともに、エキストラメタル−第２層メタルコンタクト２０を介して、セル内ヴィア１３−２に接続される。（本明細書では、セル内ローカル配線２１−１を形成するための導電体層を、便宜上、エキストラメタル層と呼ぶ。）これにより、ＭＴＪ素子１８は、セルトランジスタのソース／ドレイン領域５の他方、例えばドレイン領域と、ビット線１３−１との間に接続される。セル内ローカル配線２１−１の上方には、書き込みワード線２４−１が形成される。書き込みワード線２４−１は、例えば読み出しワード線と同じ第１の方向に延びて形成され、ＭＴＪ素子１８の上方で、ビット線１３−１と交差する。書き込みワード線は、ＭＴＪ素子１８にデータを書き込む時、このＭＴＪ素子１８に磁界を与える。また、ＭＴＪ素子１８の磁化容易軸は、書き込みワード線２４−１が延びる第１の方向に設定されている。
【００３０】
このような第１実施形態に係る磁気ランダムアクセスメモリであると、ＭＴＪ素子１８を、セル内ローカル配線２１−１の下に形成する。これにより、ＭＴＪ素子１８をパターニングする際の影響を、セル内ローカル配線２１−１が受けなくなる。このため、セル内ローカル配線２１−１の厚さを薄くすることができ、書き込みワード線２４−１とＭＴＪ素子１８との距離を縮小することが可能となる。
【００３１】
したがって、セル内ローカル配線上にＭＴＪ素子を形成する典型的な磁気ランダムアクセスメモリに比較して、書き込みワード線２４−１からの磁界をＭＴＪ素子１８が受けやすくなる。よって、ＭＴＪ素子１８にデータを書き込み易くなる。
【００３２】
また、ＭＴＪ素子のパターニングする際の影響を、セル内ローカル配線２１−１が受けなくなるので、セル内ローカル配線２１−１の膜厚変動を抑制できる。これにより、ビット線−セルトランジスタ間の抵抗値のバラツキも抑制することが可能となる。よって、例えばデータ読み出しに関する信頼性も向上させることができる。
【００３３】
〔一製法例〕
次に、この発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を説明する。
【００３４】
図３〜図１５はそれぞれ、この発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図である。なお、図３〜図１５において、Ａ図は図２Ａに示す断面に対応し、Ｂ図は図２Ｂに示す断面に対応し、Ｃ図は図２Ｃに示す断面に対応し、Ｄ図は図２Ｄに示す断面に対応する。
【００３５】
まず、図３Ａ〜図３Ｄに示すように、Ｐ型シリコン基板１に素子分離領域に対応したシャロートレンチを形成する。次いで、シャロートレンチ内を絶縁物、例えばＳｉＯ2で埋め込み、素子分離領域（シャロートレンチアイソレーション：ＳＴＩ）を形成する。
【００３６】
次に、図４Ａ〜図４Ｄに示すように、基板１のうち、素子分離領域により区画された素子領域を熱酸化し、ゲート絶縁膜（ＳｉＯ2）３を形成する。次いで、基板１及び素子分離領域２上に導電性ポリシリコンを堆積し、導電性ポリシリコン膜を形成する。次いで、導電性ポリシリコン膜をパターニングし、ゲート電極４を形成する。次いで、ゲート電極４及び素子分離領域２をマスクに用いて、Ｎ型不純物、例えば砒素又はリンを基板１にイオン注入し、さらに拡散させて、Ｎ型ソースドレイン領域５を形成する。
【００３７】
次に、図５Ａ〜図５Ｄに示すように、図４Ａ〜図４Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第１層層間絶縁膜６を形成する。次いで、第１層層間絶縁膜６に、Ｎ型ソース／ドレイン領域５に達する開孔を形成する。次いで、開孔内を導電物、例えばタングステン等のメタルで埋め込み、第１層メタル−基板コンタクト７を形成する。
【００３８】
次に、図６Ａ〜図６Ｄに示すように、図５Ａ〜図５Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第２層層間絶縁膜８を形成する。次いで、第２層層間絶縁膜８に、コンタクト７に達する第１層メタル配線用トレンチを形成する。次いで、配線用トレンチ内を導電物、例えばタングステン等のメタルで埋め込み、第１層メタル層９からなる配線パターンを形成する。これにより、本例では、配線パターンのうち、ソース線９−１、セル内ヴィア９−２、及び周辺回路内ヴィア９−３が形成される。
【００３９】
次に、図７Ａ〜図７Ｄに示すように、図６Ａ〜図６Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第３層層間絶縁膜１０を形成する。次いで、第３層層間絶縁膜１０に、セル内ヴィア９−２、及び周辺回路内ヴィア９−３に達する開孔を形成する。次いで、開孔内を導電物、例えばタングステン等のメタルで埋め込み、第２層メタル−第１層メタルコンタクト１１を形成する。
【００４０】
次に、図８Ａ〜図８Ｄに示すように、図７Ａ〜図７Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第４層層間絶縁膜１２を形成する。次いで、第４層層間絶縁膜１２に、コンタクト１１に達する第２層メタル配線用トレンチを形成する。次いで、配線用トレンチ内を導電物、例えばタングステン等のメタルで埋め込み、第２層メタル層１３からなる配線パターンを形成する。これにより、本例では、配線パターンのうち、ビット線１３−１、セル内ヴィア１３−２、及び周辺回路内ヴィア１３−３が形成される。
【００４１】
次に、図９Ａ〜図９Ｄに示すように、図８Ａ〜図８Ｄに示す構造上に強磁性体、例えばＣｏＦｅ、あるいはＮｉＦｅをスパッタし、強磁性体層１４を形成する。次いで、強磁性体層１４上に絶縁物、例えばアルミナを堆積し、絶縁層１５を形成する。次いで、絶縁層１５上に強磁性体、例えばＣｏＦｅ、あるいはＮｉＦｅをスパッタし、強磁性体層１６を形成する。次いで、強磁性体層１６上にマスク材を堆積し、マスク層１７を形成する。次いで、マスク層１７を、ＭＴＪ素子の配置パターンに応じた形状にパターニングする。
【００４２】
次に、図１０Ａ〜図１０Ｄに示すように、マスク層１７をマスクに用いて、強磁性体層１６、絶縁層１５、及び強磁性体層１４を順次、エッチングする。これにより、例えば強磁性体層１４、絶縁層１５、及び強磁性体層１６の、例えば三層構造からなるＭＴＪ素子１８が形成される。本例では、例えば強磁性体層１４が、書き込み磁界に応じてスピンの向きが変化するメモリ層として機能し、絶縁層１５がトンネルバリアとして機能し、強磁性体層１６がスピンの向きが固定される固定層として機能する。なお、ＭＴＪ素子１８は、上記三層構造に限られるものではない。
【００４３】
次に、図１１Ａ〜図１１Ｄに示すように、図１０Ａ〜図１０Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第５層層間絶縁膜１９を形成する。次いで、第５層層間絶縁膜１９を、例えば化学的機械研磨（ＣＭＰ）し、ＭＴＪ素子１８を露出させる。次いで、第５層層間絶縁膜１９に、セル内ヴィア１３−２に達する開孔を形成する。次いで、開孔内を導電物、例えばタングステン等のメタルで埋め込み、エキストラメタル−第２層メタルコンタクト２０を形成する。
【００４４】
次に、図１２Ａ〜図１２Ｄに示すように、図１１Ａ〜図１１Ｄに示す構造上に、導電物、例えばタングステンを堆積し、エキストラメタル層２１を形成する。本例では、例えばエキストラメタル層２１の厚みを、典型的な磁気ランダムアクセスメモリにおけるエキストラメタル層の厚みを薄くすることが可能である。
【００４５】
次に、図１３Ａ〜図１３Ｄに示すように、エキストラメタル層２１を、パターニングし、セル内ローカル配線２１−１を形成する。
【００４６】
次に、図１４Ａ〜図１４Ｄに示すように、図１３Ａ〜図１３Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第６層層間絶縁膜２２を形成する。次に、第６層間絶縁膜２２、及び第５層層間絶縁膜１９に、周辺回路内ヴィア１３−３に達する開孔を形成する。次いで、開孔内を導電物、例えばタングステン等のメタルで埋め込み、第３層メタル−第２層メタルコンタクト２３を形成する。
【００４７】
次に、図１５Ａ〜図１５Ｄに示すように、図１４Ａ〜図１４Ｄに示す構造上に、導電物、例えばＡｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形成する。また、例えばＡｌＣｕあるいはＣｕを第３層メタル層２４に用いた場合、第３層メタル層２４をバリアメタル層により挟むのが一般的である。このため、第３層メタル層２４の下、及びその上にバリアメタル層を形成しても良い。これは以下に説明する他の実施形態においても同様である。バリアメタル層の材料例としては、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ等を挙げることができる。
【００４８】
次いで、第３層メタル層２４をパターニングし、書き込みワード線２４−１、及び周辺回路内配線２４−２を形成する。
【００４９】
例えばこのようにして、第１実施形態に係る磁気ランダムアクセスメモリを形成することができる。
【００５０】
（第２実施形態）
図１６はこの発明の第２実施形態に係る磁気ランダムアクセスメモリの一平面パターン例を示す平面図、図１７Ａは図１６中のＡ−Ａ線に沿う断面図、図１７Ｂは図１６中のＢ−Ｂ線に沿う断面図、図１７Ｃは図１６中のＣ−Ｃ線に沿う断面図、図１７Ｄは周辺回路の基板コンタクト部の断面図である。
【００５１】
図１６、図１７Ａ〜図１７Ｄに示すように、第２実施形態に係る磁気ランダムアクセスメモリが、第１実施形態と異なるところは、書き込みワード線２４−１の上面及び側面、並びにＭＴＪ素子１８の側面を覆い、書き込みワード線２４−１からの磁界を閉じ込めるヨーク層２８を、さらに具備することである。本例のヨーク層２８は、例えば導電性磁性体である。このように導電性磁性体であるため、本例のヨーク層２８は、書き込みワード線２４−１毎に分離されている。また、本例では、ビット線１３−１の底面及び側面を被覆するヨーク層２６が設けられている。
【００５２】
このような第２実施形態に係る磁気ランダムアクセスメモリであると、書き込みワード線２４−１の上面及び側面、並びにＭＴＪ素子１８の側面を覆い、ヨーク層２８を有するので、ヨーク層２８が無い場合に比較して、書き込みワード線２４−１からの磁界を、ＭＴＪ素子１８に、効率よく与えることが可能となる。
【００５３】
これとともに、隣接した非選択のＭＴＪ素子１８に対して、選択された書き込みワード線２４−１からの磁界の影響を受け難くすることができる。このため、例えばデータ書き込みに関する信頼性を向上させることが可能となる。
【００５４】
さらに、ビット線１３−１の底面及び側面を被覆するヨーク層２６を設けておくことで、データ書き込み時、ビット線１３−１からの磁界を、ＭＴＪ素子に、効率よく与えることが可能となる。
【００５５】
また、ヨーク層２６は、ヨーク層２８と接触しない。ヨーク層２６を、ヨーク層２８と接触させないことで、例えばヨーク層２６からの磁界と、ヨーク層２８からの磁界とが互いに干渉することを抑制できる、という利点を得ることができる。
【００５６】
〔第１製法例〕
次に、この発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を説明する。
【００５７】
図１８〜図３１はそれぞれ、この発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図である。なお、図１８〜図３１において、Ａ図は図１７Ａに示す断面に対応し、Ｂ図は図１７Ｂに示す断面に対応し、Ｃ図は図１７Ｃに示す断面に対応し、Ｄ図は図１７Ｄに示す断面に対応する。
【００５８】
まず、図３〜図７を参照して説明した製法により、図１８Ａ〜図１８Ｄに示す構造を得る。
【００５９】
次に、図１９Ａ〜図１９Ｄに示すように、図１８Ａ〜図１８Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第４層層間絶縁膜１２を形成する。次いで、第４層層間絶縁膜１２に、コンタクト１１に達する第２層メタル配線用トレンチ２５を形成する。これにより、本例では、ビット線トレンチ２５−１、セル内ヴィアトレンチ２５−２、及び周辺回路内ヴィアトレンチ２５−３が形成される。
【００６０】
次に、図２０Ａ〜図２０Ｄに示すように、図１９Ａ〜図１９Ｄに示す構造上に、導電性、又は絶縁性のヨーク材を堆積し、ヨーク層２６を形成する。本例では、導電性ヨーク層２６を例示する。ヨーク材の材料例は、導電性ヨーク材としては、例えばＮｉ-Ｆｅ合金、Ｃｏ-Ｆｅ-Ｎｉ合金、Ｃｏ-（Ｚｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｔｉ）膜、（Ｃｏ、Ｆｅ、Ｎｉ）-（Ｓｉ、Ｂ）-（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系のアモルファス材料を挙げることができる。また、絶縁性ヨーク材としては、例えば絶縁性フェライト、（Ｆｅ、Ｃｏ）-（Ｂ、Ｓｉ、Ｈｆ、Ｚｒ、Ｓｍ、Ｔａ、Ａｌ）-（Ｆ、Ｏ、Ｎ）系等の金属−非金属ナノグラニュラー膜を挙げることができる。次いで、導電性ヨーク層２６上に、導電物、例えばタングステン等のメタルを堆積し、第２層メタル層１３を形成する。
【００６１】
次に、図２１Ａ〜図２１Ｄに示すように、第２層メタル層１３及び導電性ヨーク層２６を、例えば化学的機械研磨（ＣＭＰ）し、ビット線トレンチ２５−１、セル内ヴィアトレンチ２５−２、及び周辺回路内ヴィアトレンチ２５−３を、第２層メタル及び導電性ヨーク材で埋め込む。これにより、ビット線１３−１、セル内ヴィア１３−２、及び周辺回路が形成される。
【００６２】
次に、図２２Ａ〜図２２Ｄに示すように、図２１Ａ〜図２１Ｄに示す構造上に、強磁性体をスパッタし、強磁性体層１４を形成する。次いで、強磁性体層１４上に絶縁物を堆積し、絶縁層１５を形成する。次いで、絶縁層１５上に強磁性体をスパッタし、強磁性体層１６を形成する。次いで、強磁性体層１６上にマスク材を堆積し、マスク層１７を形成する。次いで、マスク層１７を、ＭＴＪ素子の配置パターンに応じた形状にパターニングする。
【００６３】
次に、図２３Ａ〜図２３Ｄに示すように、マスク層１７をマスクに用いて、強磁性体層１６、絶縁層１５、及び強磁性体層１４を順次、エッチングする。これにより、例えば強磁性体層１４、絶縁層１５、及び強磁性体層１６の三層構造からなるＭＴＪ素子１８が形成される。本例では、例えば強磁性体層１４が、書き込み磁界に応じてスピンの向きが変化するメモリ層として機能し、絶縁層１５がトンネルバリアとして機能し、強磁性体層１６がスピンの向きが固定される固定層として機能する。
【００６４】
次に、図２４Ａ〜図２４Ｄに示すように、図２３Ａ〜図２３Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第５層層間絶縁膜１９を形成する。次いで、第５層層間絶縁膜１９を、例えば化学的機械研磨（ＣＭＰ）し、ＭＴＪ素子１８を露出させる。次いで、第５層層間絶縁膜１９に、セル内ヴィア１３−２に達する開孔を形成する。次いで、開孔内を導電物、例えばタングステン等のメタルで埋め込み、エキストラメタル−第２層メタルコンタクト２０を形成する。
【００６５】
次に、図２５Ａ〜図２５Ｄに示すように、図２４Ａ〜図２４Ｄに示す構造上に、導電物、例えばタングステンを堆積し、エキストラメタル層２１を形成する。
【００６６】
次に、図２６Ａ〜図２６Ｄに示すように、エキストラメタル層２１を、パターニングし、セル内ローカル配線２１−１を形成する。
【００６７】
次に、図２７Ａ〜図２７Ｄに示すように、図２６Ａ〜図２６Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第６層層間絶縁膜２２を形成する。次に、第６層間絶縁膜２２、及び第５層層間絶縁膜１９に、周辺回路内ヴィア１３−３に達する開孔を形成する。次いで、開孔内を導電物、例えばタングステン等のメタルで埋め込み、第３層メタル−第２層メタルコンタクト２３を形成する。
【００６８】
次に、図２８Ａ〜図２８Ｄに示すように、図２７Ａ〜図２７Ｄに示す構造上に、導電物、例えばＡｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形成する。次いで、第３層メタル層２４上に、導電性ヨーク材を堆積し、導電性ヨーク層２７を形成する。導電性ヨーク層２７の材料としては、例えばＮｉ-Ｆｅ合金、Ｃｏ-Ｆｅ-Ｎｉ合金、Ｃｏ-（Ｚｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｔｉ）膜、（Ｃｏ、Ｆｅ、Ｎｉ）-（Ｓｉ、Ｂ）-（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系のアモルファス材料を挙げることができる。
【００６９】
次に、図２９Ａ〜図２９Ｄに示すように、書き込みワード線パターン及び周辺回路内配線パターンに対応したマスク材（図示せず）をマスクに用いて、導電性ヨーク層２７、第３層メタル層２４、第６層層間絶縁膜２２をエッチングし、さらに第５層層間絶縁膜１９の途中までエッチングする。これにより、書き込みワード線２４−１、及び周辺回路内配線２４−２が形成される。なお、第５層層間絶縁膜１９を途中までエッチングする理由は、後に形成されるヨーク層２８を、例えばビット線１３−１に対して極力近づけるためである。また、第５層層間絶縁膜をビット線１３−１が露出するまでエッチングしない理由は、ヨーク層２６が、後に形成されるヨーク層２８と接触しないようにするためである。
【００７０】
次に、図３０Ａ〜図３０Ｄに示すように、図２９Ａ〜図２９Ｄに示す構造上に、導電性ヨーク材を堆積し、導電性ヨーク層２８を形成する。導電性ヨーク層２８の材料としては、導電性ヨーク層２７と同様に、例えばＮｉ-Ｆｅ合金、Ｃｏ-Ｆｅ-Ｎｉ合金、Ｃｏ-（Ｚｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｔｉ）膜、（Ｃｏ、Ｆｅ、Ｎｉ）-（Ｓｉ、Ｂ）-（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系のアモルファス材料を挙げることができる。
【００７１】
次に、図３１Ａ〜図３１Ｄに示すように、導電性ヨーク層２８を、異方性エッチング、例えば反応性イオンエッチング（ＲＩＥ）を用いて異方性エッチングし、導電性ヨーク層２８を、導電性ヨーク層２７、書き込みワード線２４−１又は周辺回路内配線２４−２、第６層層間絶縁膜２２、第５層層間絶縁膜１９の側壁上に残す。
【００７２】
例えばこのようにして、第２実施形態に係る磁気ランダムアクセスメモリを形成することができる。
【００７３】
〔第２製法例〕
次に、この発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を説明する。
【００７４】
図３２〜図４１はそれぞれ、この発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図である。なお、図３２〜図４１において、Ａ図は図１７Ａに示す断面に対応し、Ｂ図は図１７Ｂに示す断面に対応し、Ｃ図は図１７Ｃに示す断面に対応し、Ｄ図は図１７Ｄに示す断面に対応する。
【００７５】
まず、図３〜図７、図１９〜図２３を参照して説明した製法により、図３２Ａ〜図３２Ｄに示す構造を得る。
【００７６】
次に、図３３Ａ〜図３３Ｄに示すように、図３２Ａ〜図３２Ｄに示す構造上に、絶縁物、例えばＳｉＮを堆積し、ストッパ層２９を形成する。次いで、ストッパそう２９上に、絶縁物、例えばＳｉＯ2を堆積し、第５層層間絶縁膜１９を形成する。ストッパ層２９の材料例は、例えばＳｉＮであるが、第５層層間絶縁膜１９とエッチング選択比を取ることが可能な材料であれば良い。
【００７７】
次に、図３４Ａ〜図３４Ｄに示すように、第５層層間絶縁膜１９及びストッパ層２９を、例えば化学的機械研磨（ＣＭＰ）し、ＭＴＪ素子１８を露出させる。次いで、第５層層間絶縁膜１９及びストッパ層２９に、セル内ヴィア１３−２に達する開孔を形成する。次いで、開孔内を導電物、例えばタングステン等のメタルで埋め込み、エキストラメタル−第２層メタルコンタクト２０を形成する。
【００７８】
次に、図３５Ａ〜図３５Ｄに示すように、図３４Ａ〜図３４Ｄに示す構造上に、導電物、例えばタングステンを堆積し、エキストラメタル層２１を形成する。
次に、図３６Ａ〜図３６Ｄに示すように、エキストラメタル層２１を、パターニングし、セル内ローカル配線２１−１を形成する。
【００７９】
次に、図３７Ａ〜図３７Ｄに示すように、図３６Ａ〜図３６Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第６層層間絶縁膜２２を形成する。次に、第６層間絶縁膜２２、及び第５層層間絶縁膜１９に、周辺回路内ヴィア１３−３に達する開孔を形成する。次いで、開孔内を導電物、例えばタングステン等のメタルで埋め込み、第３層メタル−第２層メタルコンタクト２３を形成する。
【００８０】
次に、図３８Ａ〜図３８Ｄに示すように、図３７Ａ〜図３７Ｄに示す構造上に、導電物、例えばＡｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形成する。次いで、第３層メタル層２４上に、導電性ヨーク材を堆積し、導電性ヨーク層２７を形成する。
【００８１】
次に、図３９Ａ〜図３９Ｄに示すように、書き込みワード線パターン及び周辺回路内配線パターンに対応したマスク材（図示せず）をマスクに用いて、導電性ヨーク層２７、第３層メタル層２４、第６層層間絶縁膜２２、及び第５層層間絶縁膜１９を、例えばストッパ層２９が露出するまでエッチングする。これにより、書き込みワード線２４−１、及び周辺回路内配線２４−２が形成される。
【００８２】
次に、図４０Ａ〜図４０Ｄに示すように、図３９Ａ〜図３９Ｄに示す構造上に、導電性ヨーク材を堆積し、導電性ヨーク層２８を形成する。
【００８３】
次に、図４１Ａ〜図４１Ｄに示すように、導電性ヨーク層２８を、異方性エッチング、例えば反応性イオンエッチング（ＲＩＥ）を用いて異方性エッチングし、導電性ヨーク層２８を、導電性ヨーク層２７、書き込みワード線２４−１又は周辺回路内配線２４−２、第６層層間絶縁膜２２、第５層層間絶縁膜１９の側壁上に残す。
【００８４】
例えばこのようにして、第２実施形態に係る磁気ランダムアクセスメモリを形成することができる。
【００８５】
〔第３製法例〕
次に、この発明の第２実施形態に係る磁気ランダムアクセスメモリの第３製法例を説明する。
【００８６】
図４２〜図４７はそれぞれ、この発明の第２実施形態に係る磁気ランダムアクセスメモリの第３製法例を示す断面図である。なお、図４２〜図４７において、Ａ図は図１７Ａに示す断面に対応し、Ｂ図は図１７Ｂに示す断面に対応し、Ｃ図は図１７Ｃに示す断面に対応し、Ｄ図は図１７Ｄに示す断面に対応する。
【００８７】
まず、図３〜図７、図１９〜図２７を参照して説明した製法により、図４２Ａ〜図４２Ｄに示す構造を得る。
【００８８】
次に、図４３Ａ〜図４３Ｄに示すように、図４２Ａ〜図４２Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第７層層間絶縁膜３０を形成する。次いで、第７層層間絶縁膜３０に、第３層メタル配線用トレンチ３１を形成する。これにより、本例では、書き込みワード線トレンチ３１−１、及び周辺回路内配線トレンチ３１−２が形成される。
【００８９】
次に、図４４Ａ〜図４４Ｄに示すように、図４２Ａ〜図４２Ｄに示す構造上に、導電物、例えばＡｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形成する。次いで、第３層メタル層２４を、例えばエッチバックし、第３層メタル層２４を、書き込みワード線トレンチ３１−１、及び周辺回路内配線トレンチ３１−２の途中まで埋め込む。次いで、第３層メタル層２４及び第７層層間絶縁膜３０上に、導電性ヨーク材を堆積し、導電性ヨーク層２７を形成する。次いで、導電性ヨーク材２７層を、例えば化学的機械研磨（ＣＭＰ）し、導電性ヨーク層２７を書き込みワード線トレンチ３１−１、及び周辺回路内配線トレンチ３１−２に埋め込む。
【００９０】
次に、図４５Ａ〜図４５Ｄに示すように、書き込みワード線パターン及び周辺回路内配線パターンに対応したマスク材（図示せず）をマスクに用いて、導電性ヨーク層２７、第３層メタル層２４、第７層層間絶縁膜３０、及び第６層層間絶縁膜２２をエッチングし、さらに第５層層間絶縁膜１９の途中までエッチングする。これにより、書き込みワード線２４−１、及び周辺回路内配線２４−２が形成される。
【００９１】
次に、図４６Ａ〜図４６Ｄに示すように、第７層層間絶縁膜３０を、例えばウェットエッチングし、導電性ヨーク層２７の側壁上に存在する第７層層間絶縁膜３０を除去する。これにより、導電性ヨーク層２７の側壁が露出する部分３２を得る。なお、この工程は、必要に応じて行われる。
【００９２】
次に、図４７Ａ〜図４７Ｄに示すように、図４６Ａ〜図４６Ｄに示す構造上に、導電性ヨーク材を堆積し、導電性ヨーク層２８を形成する。次いで、導電性ヨーク層２８を、異方性エッチング、例えば反応性イオンエッチング（ＲＩＥ）を用いて異方性エッチングし、導電性ヨーク層２８を、導電性ヨーク層２７、書き込みワード線２４−１又は周辺回路内配線２４−２、第７層層間絶縁膜３０、第６層層間絶縁膜２２、第５層層間絶縁膜１９の側壁上に残す。
【００９３】
例えばこのようにして、第２実施形態に係る磁気ランダムアクセスメモリを形成することができる。
【００９４】
〔一変形例〕
次に、この発明の第２実施形態に係る磁気ランダムアクセスメモリの第１変形例を説明する。
【００９５】
図４８Ａ、図４８Ｂ、図４８Ｃ、図４８Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの一変形例を示す断面図である。なお、図４８Ａは図１７Ａに示す断面に対応し、図４８Ｂは図１７Ｂに示す断面に対応し、図４８Ｃは図１７Ｃに示す断面に対応し、図４８Ｄは図１７Ｄに示す断面に対応する。
【００９６】
図４８Ａ〜図４８Ｄに示すように、導電性ヨーク層２８は、書き込みワード線２４−１の側面及びＭＴＪ素子１８の側面を覆うように形成することが可能である。
【００９７】
（第３実施形態）
図４９はこの発明の第３実施形態に係る磁気ランダムアクセスメモリの一平面パターン例を示す平面図、図５０Ａは図４９中のＡ−Ａ線に沿う断面図、図５０Ｂは図４９中のＢ−Ｂ線に沿う断面図、図５０Ｃは図４９中のＣ−Ｃ線に沿う断面図、図５０Ｄは周辺回路の基板コンタクト部の断面図である。
【００９８】
図４９、図５０Ａ〜図５０Ｄに示すように、第３実施形態に係る磁気ランダムアクセスメモリが、第２実施形態と異なるところは、ヨーク層３４が絶縁物であることにある。
【００９９】
ヨーク層３４が絶縁物であれば、セル内ローカル配線２１−１がヨーク層３４に接触しても構わない。このため、ヨーク層が導電物である場合に比べ、メモリセルの微細化に有利である。例えば書き込みワード線２４−１を形成する際に、例えばセル内ローカル配線２１−１に対するマスクのアライメントマージンを見込む必要がなくなるからである。
【０１００】
また、セル内ローカル配線２１−１がヨーク層３４に接触しても良いので、セル内ローカル配線２１−１の幅を広くすることも可能になる。例えば本例のように、セル内ローカル配線２１−１の幅を、書き込みワード線２４−１の幅と同じにすることも可能である。セル内ローカル配線２１−１の幅を広くすることが可能になれば、セル内ローカル配線２１−１の抵抗値を低くすることが可能となる。
【０１０１】
〔一製法例〕
次に、この発明の第３実施形態に係る磁気ランダムアクセスメモリの一製法例を説明する。
【０１０２】
図５１〜図５６はそれぞれ、この発明の第３実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図である。なお、図５１〜図５６において、Ａ図は図５０Ａに示す断面に対応し、Ｂ図は図５０Ｂに示す断面に対応し、Ｃ図は図５０Ｃに示す断面に対応し、Ｄ図は図５０Ｄに示す断面に対応する。
【０１０３】
まず、図３〜図７、図１９〜図２５を参照して説明した製法により、図５１Ａ〜図５１Ｄに示す構造を得る。
【０１０４】
次に、図５２Ａ〜図５２Ｄに示すように、エキストラメタル層２１をエッチングし、エキストラメタル層２１にスリット３３を形成する。スリット３３は、例えばビット線１３−１と同じ方向に延び、後に形成されるセル内ローカル配線２１−１を、例えば読み出しワード線４が延びる方向に沿って順次分離していくための分離領域である。
【０１０５】
次に、図５３Ａ〜図５３Ｄに示すように、図５２Ａ〜図５２Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第６層層間絶縁膜２２を形成する。次に、第６層間絶縁膜２２、及び第５層層間絶縁膜１９に、周辺回路内ヴィア１３−３に達する開孔を形成する。次いで、開孔内を導電物、例えばタングステン等のメタルで埋め込み、第３層メタル−第２層メタルコンタクト２３を形成する。
【０１０６】
次に、図５４Ａ〜図５４Ｄに示すように、図５３Ａ〜図５３Ｄに示す構造上に、導電物、例えばＡｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形成する。
【０１０７】
次に、図５５Ａ〜図５５Ｄに示すように、書き込みワード線パターン及び周辺回路内配線パターンに対応したマスク材（図示せず）をマスクに用いて、第３層メタル層２４、第６層層間絶縁膜２２、エキストラメタル層２１をエッチングし、さらに第５層層間絶縁膜１９の途中までエッチングする。これにより、書き込みワード線２４−１、周辺回路内配線２４−２、セル内ローカル配線２１−１が形成される。
【０１０８】
次に、図５６Ａ〜図５６Ｄに示すように、図５５Ａ〜図５５Ｄに示す構造上に、絶縁性ヨーク材を堆積し、絶縁性ヨーク層３４を形成する。絶縁性ヨーク層３４の材料としては、例えば絶縁性フェライト、（Ｆｅ、Ｃｏ）-（Ｂ、Ｓｉ、Ｈｆ、Ｚｒ、Ｓｍ、Ｔａ、Ａｌ）-（Ｆ、Ｏ、Ｎ）系等の金属−非金属ナノグラニュラー膜を挙げることができる。
【０１０９】
例えばこのようにして、第３実施形態に係る磁気ランダムアクセスメモリを形成することができる。
【０１１０】
〔第１変形例〕
次に、この発明の第３実施形態に係る磁気ランダムアクセスメモリの第１変形例を説明する。
【０１１１】
図５７Ａ、図５７Ｂ、図５７Ｃ、図５７Ｄはこの発明の第３実施形態に係る磁気ランダムアクセスメモリの第１変形例を示す断面図である。なお、図５７Ａは図５０Ａに示す断面に対応し、図５７Ｂは図５０Ｂに示す断面に対応し、図５７Ｃは図５０Ｃに示す断面に対応し、図５７Ｄは図５０Ｄに示す断面に対応する。
【０１１２】
図５７Ａ〜図５７Ｄに示すように、絶縁性ヨーク層３４は、書き込みワード線２４−１の側面及びＭＴＪ素子１８の側面を覆うように形成することが可能である。
【０１１３】
〔第２変形例〕
次に、この発明の第３実施形態に係る磁気ランダムアクセスメモリの第２変形例を説明する。
【０１１４】
図５８Ａ、図５８Ｂ、図５８Ｃ、図５８Ｄはこの発明の第３実施形態に係る磁気ランダムアクセスメモリの第２変形例を示す断面図である。なお、図５８Ａは図５０Ａに示す断面に対応し、図５８Ｂは図５０Ｂに示す断面に対応し、図５８Ｃは図５０Ｃに示す断面に対応し、図５８Ｄは図５０Ｄに示す断面に対応する。
【０１１５】
図５８Ａ〜図５８Ｄに示すように、書き込みワード線２４−１の側面及びＭＴＪ素子１８の側面を絶縁性ヨーク層３４により覆い、書き込みワード線２４−１の上面を導電性ヨーク層２７により覆うようにすることも可能である。
【０１１６】
（第４実施形態）
図５９〜図６２はそれぞれ、この発明の第４実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。なお、図５９〜図６２において、Ａ図は図１７Ａに示す断面に対応し、Ｂ図は図１７Ｂに示す断面に対応し、Ｃ図は図１７Ｃに示す断面に対応し、Ｄ図は図１７Ｄに示す断面に対応する。
【０１１７】
まず、図３〜図７、図１９〜図２８を参照して説明した製法により、図５９Ａ〜図５９Ｄに示す構造を得る。
【０１１８】
次に、図６０Ａ〜図６０Ｄに示すように、書き込みワード線パターン及び周辺回路内配線パターンに対応したマスク材（図示せず）をマスクに用いて、導電性ヨーク層２７、及び第３層メタル層２４をエッチングする。これにより、書き込みワード線２４−１、及び周辺回路内配線２４−２が形成される。
【０１１９】
次に、図６１Ａ〜図６１Ｄに示すように、例えばホトレジストからなるマスク層３５を形成し、周辺回路部をマスク層３５により覆う。次いで、マスク層３５、及び書き込みワード線２４−１、本例では特にヨーク層２７をマスクに用いて、第６層層間絶縁膜２２、及び第５層層間絶縁膜１９の途中までエッチングする。これにより、例えばメモリセルが集積されているメモリセルアレイ部のみ、ヨーク層を形成するための窪みが形成される。この後、本例ではマスク層３５を除去する。
【０１２０】
次に、図６２Ａ〜図６２Ｄに示すように、第５層層間絶縁膜１９の露出面上、書き込みワード線２４−１の露出面上、ヨーク層２７の露出面上、第６層層間絶縁膜２２上に、導電性ヨーク材を堆積し、導電性ヨーク層２８を形成する。次いで、導電性ヨーク層２８を、導電性ヨーク層２７、書き込みワード線２４−１又は周辺回路内配線２４−２、第６層層間絶縁膜２２、第５層層間絶縁膜１９の側壁上に残す。
【０１２１】
このようにして形成された磁気ランダムアクセスメモリであると、ヨーク層２８を形成するための窪みを、例えばメモリセルアレイ部のみに形成でき、例えば周辺回路部に良好な平坦性を持たせることができる。
【０１２２】
周辺回路部に良好な平坦性を持たせることができれば、例えば周辺回路部において、第３層メタル層よりも上層の第４層メタル層、第５層メタル層、…を用いての配線工程を行い易くなる、という利点を得ることができる。
【０１２３】
（第５実施形態）
図６３〜図６９はそれぞれ、この発明の第５実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。なお、図６３〜図６９において、Ａ図は図１７Ａに示す断面に対応し、Ｂ図は図１７Ｂに示す断面に対応し、Ｃ図は図１７Ｃに示す断面に対応し、Ｄ図は図１７Ｄに示す断面に対応する。
【０１２４】
まず、図３〜図７、図１９〜図２５を参照して説明した製法により、図６３Ａ〜図６３Ｄに示す構造を得る。
【０１２５】
次に、図６４Ａ〜図６４Ｄに示すように、エキストラメタル層２１をエッチングし、エキストラメタル層２１にスリット３３を形成する。スリット３３は、図５２Ａ〜図５２Ｄを参照して説明したスリット３３と同様のものである。即ち、スリット３３は、例えばビット線１３−１と同じ方向に延び、後に形成されるセル内ローカル配線２１−１を、例えば読み出しワード線４が延びる方向に沿って順次分離するための分離領域である。
【０１２６】
次に、図６５Ａ〜図６５Ｄに示すように、図６４Ａ〜図６４Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、第６層層間絶縁膜２２を形成する。次に、第６層間絶縁膜２２、及び第５層層間絶縁膜１９に、周辺回路内ヴィア１３−３に達する開孔を形成する。次いで、開孔内を導電物、例えばタングステン等のメタルで埋め込み、第３層メタル−第２層メタルコンタクト２３を形成する。
【０１２７】
次に、図６６Ａ〜図６６Ｄに示すように、図６５Ａ〜図６５Ｄに示す構造上に、導電物、例えばＡｌＣｕあるいはＣｕを堆積し、第３層メタル層２４を形成する。次いで、第３層メタル層２４上に、導電性ヨーク材を堆積し、導電性ヨーク層２７を形成する。導電性ヨーク層２７の材料としては、例えばＮｉ-Ｆｅ合金、Ｃｏ-Ｆｅ-Ｎｉ合金、Ｃｏ-（Ｚｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｔｉ）膜、（Ｃｏ、Ｆｅ、Ｎｉ）-（Ｓｉ、Ｂ）-（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系のアモルファス材料を挙げることができる。
【０１２８】
次に、図６７Ａ〜図６７Ｄに示すように、書き込みワード線パターン及び周辺回路内配線パターンに対応したマスク材（図示せず）をマスクに用いて、導電性ヨーク層２７、第３層メタル層２４、第６層層間絶縁膜２２、エキストラメタル層２１をエッチングし、さらに第５層層間絶縁膜１９の途中までエッチングする。これにより、書き込みワード線２４−１、周辺回路内配線２４−２、セル内ローカル配線２１−１が形成される。
【０１２９】
次に、図６８Ａ〜図６８Ｄに示すように、図６７Ａ〜図６７Ｄに示す構造上に、絶縁物、例えばＳｉＯ2を堆積し、絶縁層３６を形成する。次いで、絶縁層３６を、例えば反応性イオンエッチングを用いて異方性エッチングし、絶縁層３６を、書き込みワード線２４−１、周辺回路内配線２４−２、第６層間絶縁膜２２、セル内ローカル配線２１−１、第５層間絶縁膜１９上の側壁上に残す。この時、導電性ヨーク層２７の側壁の一部は露出させる。
【０１３０】
次に、図６９Ａ〜図６９Ｄに示すように、図６８Ａ〜図６８Ｄに示す構造上に、導電性ヨーク材を堆積し、導電性ヨーク層２８を形成する。導電性ヨーク層２８の材料としては、導電性ヨーク層２７と同様に、例えばＮｉ-Ｆｅ合金、Ｃｏ-Ｆｅ-Ｎｉ合金、Ｃｏ-（Ｚｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｔｉ）膜、（Ｃｏ、Ｆｅ、Ｎｉ）-（Ｓｉ、Ｂ）-（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系のアモルファス材料を挙げることができる。次に、導電性ヨーク層２８を、例えば反応性イオンエッチングを用いて異方性エッチングし、導電性ヨーク層２８を、導電性ヨーク層２７、及び絶縁層３６の側壁上に残す。
【０１３１】
このようにして形成された磁気ランダムアクセスメモリであると、書き込みワード線２４−１の側壁上に形成されるヨーク層を、導電性ヨーク材を用いて形成したとしても、セル内ローカル配線２１−１を、書き込みワード線２４−１と同時にパターニングして形成することができる。このため、セル内ローカル配線２１−１の幅を、書き込みワード線２４−１の幅と同等の幅にでき、セル内ローカル配線２１−１の抵抗値を軽減できる、という利点を得ることができる。
【０１３２】
〔磁気抵抗素子の例〕
〔第１の例〕
第１〜第５実施形態にて説明したように、磁気抵抗素子にはＭＴＪ素子を使うことができる。以下ＭＴＪ素子の幾つかの例について説明する。
【０１３３】
図７０Ａは、ＭＴＪ素子の第１の例を示す断面図である。
【０１３４】
図７０Ａに示すように、下地層５０上には、反強磁性層５１、強磁性層５２、トンネルバリア層５３、強磁性層５４及び保護層５５が順次形成されている。
【０１３５】
本例では、強磁性層５２がスピンの向きが固定される固定層（FIXED-LAYER）として機能し、強磁性層５４がスピンの向きが変化されるメモリ層(FREE-LAYER)として機能する。反強磁性層５１は、強磁性層５２のスピンの向きを固定する層である。本例のように、固定層として機能する強磁性層５２のスピンの向きは、例えば反強磁性層５１を用いて固定しても良い。
【０１３６】
なお、下地層５１は、例えば強磁性層や反強磁性層を形成し易くしたり、保護したりするための層であり、必要に応じて設けられる。保護層５５は、例えば強磁性層や反強磁性層を保護するための層であり、下地層５１と同様、必要に応じて設けられる。これら下地層５１及び保護層５５に関する事項は、以下に説明する第２〜第４の例においても同様である。
【０１３７】
強磁性層５２、５４の材料例としては、下記の材料を挙げることができる。
【０１３８】
Ｆｅ、Ｃｏ、Ｎｉ、またはそれらの合金
スピン分極率の大きいマグネタイト
ＣｒＯ2、ＲＸＭｎＯ3-y等の酸化物（Ｒ：希土類、Ｘ：Ｃａ、Ｂａ、Ｓｒ）
ＮｉＭｎＳｂ、ＰｔＭｎＳｂ等のホイスラー合金
なお、上記強磁性体５２、５４の材料例において、例えば強磁性を失わない範囲内で、非磁性元素が含まれていても良い。
【０１３９】
非磁性元素の例としては、下記の元素を挙げることができる。
【０１４０】
Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｇ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、
Ｐｄ、Ｐｔ、Ｚｒ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ
強磁性層５２、５４の厚さの例は、強磁性層５２、５４が超常磁性（super-paramagnetic）にならない程度の厚さ以上にすることである。具体的な一例は、強磁性層５２、５４の厚さを０．４ｎｍ以上とする。また、強磁性層５２、５４の厚さの上限は特に無いが、例えばＭＴＪ素子の作製上１００ｎｍ以下が良い。
【０１４１】
反強磁性層５１の材料例としては、下記の材料を挙げることができる。
【０１４２】
Ｆｅ-Ｍｎ、Ｐｔ-Ｍｎ、Ｐｔ-Ｃｒ-Ｍｎ、Ｎｉ-Ｍｎ、Ｉｒ-Ｍｎ、ＮｉＯ、Ｆｅ2Ｏ3
トンネルバリア層５３の材料例としては、下記の材料を挙げることができる。
【０１４３】
Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮ、Ｂｉ2Ｏ3、ＭｇＦ2、ＣａＦ2、
ＳｒＴｉＯ2、ＡｌＬａＯ3
なお、上記トンネルバリア層５３の材料例において、例えば絶縁性を失わない範囲内で、酸素、窒素及びフッ素の少なくともいずれか一つをさらに含んでいても良く、例えば絶縁性を失わない範囲内で、酸素、窒素及びフッ素の少なくともいずれか一つが欠損していても良い。
【０１４４】
トンネルバリア層５３の厚さは、薄い方が良いが、特に制限はない。敢えて一例を示すならば、トンネルバリア層５３の厚さを１０ｎｍ以下とする。これは、ＭＴＪ素子の作製上の観点からである。
【０１４５】
〔第２の例〕
図７０Ｂは、ＭＴＪ素子の第２の例を示す断面図である。
【０１４６】
第２の例に係るＭＴＪ素子は、ダブルジャンクション型と呼ばれているＭＴＪ素子である。
【０１４７】
図７０Ｂに示すように、下地層５０上には、反強磁性層５１-1、強磁性層５２-1、トンネルバリア層５３-1、強磁性層５４、トンネルバリア層５３-2、強磁性層５２-2、反強磁性層５１-2、及び保護層５５が順次形成されている。
【０１４８】
本例では、強磁性層５２-1、５２-2が固定層として機能し、強磁性層５４がメモリ層として機能する。反強磁性層５１-1は、強磁性層５２-1のスピンの向きを固定する層であり、反強磁性層５１-2は、強磁性層５２-2のスピンの向きを固定する層である。
【０１４９】
本例のようなダブルジャンクション型のＭＴＪ素子は、例えば図７０Ａに示すＭＴＪ素子（シングルジャンクション型）に比較して、低抵抗時における抵抗値と高抵抗時における抵抗値との比、いわゆるＭＲ比（magneto-resistance ratio）をさらに大きくできる、という利点がある。
【０１５０】
反強磁性層５１-1、５１-2、強磁性層５２-1、５２-2、５４、及びトンネルバリア層５３-1、５３-2それぞれの材料例は、上記第１の例で説明した通りである。
【０１５１】
また、強磁性層５１-1、５１-2、５４それぞれの厚さの例は、上記第１の例で説明した通りである。
【０１５２】
また、トンネルバリア層５３-1、５３-2の材料例、及び厚さの例は、上記第１の例で説明した通りである。
【０１５３】
〔第３の例〕
図７０Ｃは、ＭＴＪ素子の第３の例を示す断面図である。
【０１５４】
図７０Ｃに示すように、第３の例に係るＭＴＪ素子は、第１の例に係るＭＴＪ素子の強磁性層５２、５４を、強磁性層と非磁性層とのスタック構造としたものである。スタック構造の例としては、本例のように、強磁性層／非磁性層／強磁性層の三層膜を挙げることができる。本例では、強磁性層５２が強磁性層６１／非磁性層６２／強磁性層６３の三層膜とされ、強磁性層５４が強磁性層６４／非磁性層６５／強磁性層６６の三層膜とされている。
【０１５５】
強磁性層６１、６３、６４、６６の材料例は、上記第１の例で説明した通りである。
【０１５６】
非磁性層６２、６５の材料例は、下記の通りである。
【０１５７】
Ｒｕ、Ｉｒ
強磁性層／非磁性層／強磁性層の三層膜の具体的な例を挙げるとするならば、下記の通りである。
【０１５８】
Ｃｏ／Ｒｕ／Ｃｏ、Ｃｏ／Ｉｒ／Ｃｏ
Ｃｏ-Ｆｅ／Ｒｕ／Ｃｏ-Ｆｅ、Ｃｏ-Ｆｅ／Ｉｒ／Ｃｏ-Ｆｅ
固定層として機能する強磁性層５２をスタック構造とした場合、例えば強磁性層６１／非磁性層６２／強磁性層６３の三層膜とした場合、強磁性層６１と強磁性層６３との間に、非磁性層６２を介して反強磁性結合を生じさせるのが良い。さらに上記三層膜に接して反強磁性層５１を設ける。このような構造とすることで、固定層として機能する強磁性層５２、特に強磁性層６３のスピンの向きをより固く固定できる、という利点を得ることができる。この利点により、強磁性層５２、特に強磁性層６３は、電流磁界の影響を受け難くなり、固定層として機能する強磁性層５２のスピンの向きが、不慮に反転することを抑制することができる。
【０１５９】
また、メモリ層として機能する強磁性層５４をスタック構造とした場合、例えば強磁性層６４／非磁性層６５／強磁性層６６の三層膜とした場合にも、強磁性層６４と強磁性層６６との間に、非磁性層６５を介して反強磁性結合を生じさせておくのが良い。この場合、磁束が上記三層膜内で閉じるので、例えば磁極に起因したスイッチング磁界の増大を抑制することができる。この結果、例えばメモリセルの大きさ、あるいはＭＴＪ素子の大きさがサブミクロン以下になっても、例えば反磁界による電流磁界に起因した消費電力の増大を抑えることができる、という利点を得ることができる。
【０１６０】
また、メモリ層として機能する強磁性層５４は、ソフト強磁性層と強磁性層とのスタック構造とすることも可能である。ここで述べるソフト強磁性層とは、例えば強磁性層に比較して、スピンの向きがより反転し易い層のことである。
【０１６１】
強磁性層５４を、ソフト強磁性層と強磁性層とのスタック構造とした場合、電流磁場配線、例えばビット線に近い方に、ソフト強磁性層が配置される。
【０１６２】
このスタック構造には、非磁性層をさらに含ませることも可能である。例えば本例のように、強磁性層６４／非磁性層６５／強磁性層６６の三層膜である場合、例えば強磁性層６６を、ソフト強磁性層とすることもできる。
【０１６３】
本例では、強磁性層５２、５４それぞれをスタック構造としているが、強磁性層５２のみ、あるいは強磁性層５４のみをスタック構造としても良い。
【０１６４】
〔第４の例〕
図７０Ｄは、ＭＴＪ素子の第４の例を示す断面図である。
【０１６５】
図７０Ｄに示すように、第４の例に係るＭＴＪ素子は、第２の例に係るＭＴＪ素子の強磁性層５２-1、５４、５２-2を、第３の例で述べたスタック構造とした例である。
【０１６６】
本例では、強磁性層５２-1が強磁性層６１-1／非磁性層６２-1／強磁性層６３-1の三層膜とされ、強磁性層５４が強磁性層６４／非磁性層６５／強磁性層６６の三層膜とされ、強磁性層５２-2が強磁性層６１-2／非磁性層６２-2／強磁性層６３-2の三層膜とされている。
【０１６７】
強磁性層６１-1、６１-2、６３-1、６３-2、６４、６６の材料例は、上記第１の例で説明した通りである。
【０１６８】
非磁性層６２-1、６２-2、６５の材料例は、上記第３の例で説明した通りである。
【０１６９】
本例では、強磁性層５２-1、５４、５２-2それぞれをスタック構造としているが、少なくともいずれか一層のみをスタック構造としても良い。
【０１７０】
〔第２〜第５実施形態から得られる効果例〕
第２〜第５実施形態では、例えば書き込みワード線２４−１の少なくとも側面、並びにＭＴＪ素子１８の側面を覆う、ヨーク層を有する。このため、ヨーク層が無い場合に比較して、書き込みワード線２４−１からの磁界を、ＭＴＪ素子１８に、効率よく与えることが可能となる。
【０１７１】
これとともに、隣接した非選択のＭＴＪ素子１８に対して、選択された書き込みワード線２４−１からの磁界の影響を受け難くすることができる。このため、例えばデータ書き込みに関する信頼性を向上させることが可能となる。
【０１７２】
さらに第２〜第５実施形態によれば、下記参考例に比較して、次のような効果を得ることができる。
【０１７３】
図７１Ａ、図７１Ｂは参考例に係る磁気ランダムアクセスメモリの側面図である。
【０１７４】
本参考例は、図７１Ａ、図７１Ｂに示すように、例えば図７３に示した磁気ランダムアクセスメモリに、ヨーク層を設けたものである。本参考例において、ヨーク層は、書き込みワード線１２４−１の下面、及び側面上を覆うヨーク層１２６と、ビット線１１３−１の上面、及び側面、並びにＭＴＪ素子１１８の側面を覆うヨーク層１２８とがある。
【０１７５】
図７３に示した磁気ランダムアクセスメモリでは、書き込みワード線１２４−１の上方に、セル内ローカル配線１２１−１が形成される。このため、ＭＴＪ素子１１８と書き込みワード線１２１−１との間には、セル内ローカル配線１２１−１の厚みｔ１と、セル内ローカル配線１２１−１と書き込みワード線１２４−１とを絶縁する層間絶縁膜の厚みｔ２が加わる。
【０１７６】
このような磁気ランダムアクセスメモリに対して、ヨーク層１２８を形成すると、ＭＴＪ素子１１８のメモリ層からヨーク層１２８までの距離は近くなるが、ＭＴＪ素子１１８のメモリ層からヨーク層１２６までの距離ＤWWL-Mは遠くなる。
【０１７７】
図７２Ａ、図７２Ｂは第２〜第５実施形態に係る磁気ランダムアクセスメモリの側面図である。
【０１７８】
図７２Ａ、図７２Ｂに示すように、第２〜第５実施形態に係る磁気ランダムアクセスメモリでは、書き込みワード線２４−１の下方に、セル内ローカル配線２１−１が形成され、ＭＴＪ素子１８は、ビット線１３−１上に形成される。即ち、ビット線１３−１がＭＴＪ素子１８の下方にあり、かつビット線１３−１の上面Ｓtopと、ＭＴＪ素子１８の下面Ｓbtmとが同一平面上にある。
【０１７９】
従って、第２〜第５実施形態に係る磁気ランダムアクセスメモリでは、参考例に比較して、ＭＴＪ素子１８のメモリ層をヨーク層２６に近づけることができる。
【０１８０】
さらに第２〜第５実施形態に係る磁気ランダムアクセスメモリでは、ＭＴＪ素子１８のメモリ層からヨーク層２６までの距離ＤBL-Mと、ＭＴＪ素子１８のメモリ層からヨーク層２８までの距離ＤWWL-Mとを、略等しくすることも可能である。距離ＤBL-Mと距離ＤWWL-Mとを略等しくすることができれば、メモリ層に対して、ヨーク層２６から発生する磁界、及びヨーク層２８から発生する磁界を、均等に与えることができる。このため、参考例に比較して、例えば書き込みワード線２４−１からの磁界及びビット線１３-1からの磁界それぞれを、ＭＴＪ素子１８に対してより効率よく与えることが可能となる。
【０１８１】
さらに、参考例に比較して、隣接した非選択のＭＴＪ素子１８に対して、選択された書き込みワード線２４−１からの磁界の影響を受け難くすることができる。このため、例えばデータ書き込みに関する信頼性をさらに向上させることが可能となる。
【０１８２】
以上、この発明を第１〜第５実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１８３】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１８４】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１８５】
また、上記各実施形態では、この発明を磁気ランダムアクセスメモリに適用した例に基づき説明したが、上述したような磁気ランダムアクセスメモリを内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【０１８６】
【発明の効果】
以上説明したように、この発明によれば、セル内ローカル配線の抵抗値のバラツキを抑制することが可能な半導体集積回路装置およびその製造方法を提供できる。
【０１８７】
また、書き込みワード線からの磁界を、磁気抵抗素子に効率良く与えることが可能な半導体集積回路装置をおよびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一平面パターン例を示す平面図。
【図２】図２Ａは図１中のＡ−Ａ線に沿う断面図、図２Ｂは図１中のＢ−Ｂ線に沿う断面図、図２Ｃは図１中のＣ−Ｃ線に沿う断面図、図２Ｄは周辺回路の基板コンタクト部の断面図。
【図３】図３Ａ、図３Ｂ、図３Ｃ、図３Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図４】図４Ａ、図４Ｂ、図４Ｃ、図４Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図５】図５Ａ、図５Ｂ、図５Ｃ、図５Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図６】図６Ａ、図６Ｂ、図６Ｃ、図６Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図７】図７Ａ、図７Ｂ、図７Ｃ、図７Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図８】図８Ａ、図８Ｂ、図８Ｃ、図８Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図９】図９Ａ、図９Ｂ、図９Ｃ、図９Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図１０】図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図１１】図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図１２】図１２Ａ、図１２Ｂ、図１２Ｃ、図１２Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図１３】図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図１４】図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図１５】図１５Ａ、図１５Ｂ、図１５Ｃ、図１５Ｄはこの発明の第１実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図１６】図１６はこの発明の第２実施形態に係る磁気ランダムアクセスメモリの一平面パターン例を示す平面図。
【図１７】図１７Ａは図１６中のＡ−Ａ線に沿う断面図、図１７Ｂは図１６中のＢ−Ｂ線に沿う断面図、図１７Ｃは図１６中のＣ−Ｃ線に沿う断面図、図１７Ｄは周辺回路の基板コンタクト部の断面図。
【図１８】図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図１９】図１９Ａ、図１９Ｂ、図１９Ｃ、図１９Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図２０】図２０Ａ、図２０Ｂ、図２０Ｃ、図２０Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図２１】図２１Ａ、図２１Ｂ、図２１Ｃ、図２１Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図２２】図２２Ａ、図２２Ｂ、図２２Ｃ、図２２Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図２３】図２３Ａ、図２３Ｂ、図２３Ｃ、図２３Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図２４】図２４Ａ、図２４Ｂ、図２４Ｃ、図２４Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図２５】図２５Ａ、図２５Ｂ、図２５Ｃ、図２５Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図２６】図２６Ａ、図２６Ｂ、図２６Ｃ、図２６Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図２７】図２７Ａ、図２７Ｂ、図２７Ｃ、図２７Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図２８】図２８Ａ、図２８Ｂ、図２８Ｃ、図２８１Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図２９】図２９Ａ、図２９Ｂ、図２９Ｃ、図２９Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図３０】図３０Ａ、図３０Ｂ、図３０Ｃ、図３０Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図３１】図３１Ａ、図３１Ｂ、図３１Ｃ、図３１Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第１製法例を示す断面図。
【図３２】図３２Ａ、図３２Ｂ、図３２Ｃ、図３２Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図。
【図３３】図３３Ａ、図３３Ｂ、図３３Ｃ、図３３Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図。
【図３４】図３４Ａ、図３４Ｂ、図３４Ｃ、図３４Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図。
【図３５】図３５Ａ、図３５Ｂ、図３５Ｃ、図３５Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図。
【図３６】図３６Ａ、図３６Ｂ、図３６Ｃ、図３６Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図。
【図３７】図３７Ａ、図３７Ｂ、図３７Ｃ、図３７Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図。
【図３８】図３８Ａ、図３８Ｂ、図３８Ｃ、図３８Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図。
【図３９】図３９Ａ、図３９Ｂ、図３９Ｃ、図３９Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図。
【図４０】図４０Ａ、図４０Ｂ、図４０Ｃ、図４０Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図。
【図４１】図４１Ａ、図４１Ｂ、図４１Ｃ、図４１Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第２製法例を示す断面図。
【図４２】図４２Ａ、図４２Ｂ、図４２Ｃ、図４２Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第３製法例を示す断面図。
【図４３】図４３Ａ、図４３Ｂ、図４３Ｃ、図４３Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第３製法例を示す断面図。
【図４４】図４４Ａ、図４４Ｂ、図４４Ｃ、図４４Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第３製法例を示す断面図。
【図４５】図４５Ａ、図４５Ｂ、図４５Ｃ、図４５Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第３製法例を示す断面図。
【図４６】図４６Ａ、図４６Ｂ、図４６Ｃ、図４６Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第３製法例を示す断面図。
【図４７】図４７Ａ、図４７Ｂ、図４７Ｃ、図４７Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの第３製法例を示す断面図。
【図４８】図４８Ａ、図４８Ｂ、図４８Ｃ、図４８Ｄはこの発明の第２実施形態に係る磁気ランダムアクセスメモリの一変形例を示す断面図。
【図４９】図４９はこの発明の第３実施形態に係る磁気ランダムアクセスメモリの一平面パターン例を示す平面図。
【図５０】図５０Ａは図４９中のＡ−Ａ線に沿う断面図、図５０Ｂは図４９中のＢ−Ｂ線に沿う断面図、図５０Ｃは図４９中のＣ−Ｃ線に沿う断面図、図５０Ｄは周辺回路の基板コンタクト部の断面図。
【図５１】図５１Ａ、図５１Ｂ、図５１Ｃ、図５１Ｄはこの発明の第３実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図５２】図５２Ａ、図５２Ｂ、図５２Ｃ、図５２Ｄはこの発明の第３実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図５３】図５３Ａ、図５３Ｂ、図５３Ｃ、図５３Ｄはこの発明の第３実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図５４】図５４Ａ、図５４Ｂ、図５４Ｃ、図５４Ｄはこの発明の第３実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図５５】図５５Ａ、図５５Ｂ、図５５Ｃ、図５５Ｄはこの発明の第３実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図５６】図５６Ａ、図５６Ｂ、図５６Ｃ、図５６Ｄはこの発明の第３実施形態に係る磁気ランダムアクセスメモリの一製法例を示す断面図。
【図５７】図５７Ａ、図５７Ｂ、図５７Ｃ、図５７Ｄはこの発明の第３実施形態に係る磁気ランダムアクセスメモリの第１変形例を示す断面図。
【図５８】図５８Ａ、図５８Ｂ、図５８Ｃ、図５８Ｄはこの発明の第３実施形態に係る磁気ランダムアクセスメモリの第２変形例を示す断面図。
【図５９】図５９Ａ、図５９Ｂ、図５９Ｃ、図５９Ｄはこの発明の第４実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６０】図６０Ａ、図６０Ｂ、図６０Ｃ、図６０Ｄはこの発明の第４実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６１】図６１Ａ、図６１Ｂ、図６１Ｃ、図６１Ｄはこの発明の第４実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６２】図６２Ａ、図６２Ｂ、図６２Ｃ、図６２Ｄはこの発明の第４実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６３】図６３Ａ、図６３Ｂ、図６３Ｃ、図６３Ｄはこの発明の第５実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６４】図６４Ａ、図６４Ｂ、図６４Ｃ、図６４Ｄはこの発明の第５実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６５】図６５Ａ、図６５Ｂ、図６５Ｃ、図６５Ｄはこの発明の第５実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６６】図６６Ａ、図６６Ｂ、図６６Ｃ、図６６Ｄはこの発明の第５実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６７】図６７Ａ、図６７Ｂ、図６７Ｃ、図６７Ｄはこの発明の第５実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６８】図６８Ａ、図６８Ｂ、図６８Ｃ、図６８Ｄはこの発明の第５実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図６９】図６９Ａ、図６９Ｂ、図６９Ｃ、図６９Ｄはこの発明の第５実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図。
【図７０】図７０ＡはＭＴＪ素子の第１の例を示す断面図、図７０ＢはＭＴＪ素子の第２の例を示す断面図、図７０ＣはＭＴＪ素子の第３の例を示す断面図、図７０ＤはＭＴＪ素子の第４の例を示す断面図、
【図７１】図７１Ａ、図７１Ｂはこの発明の参考例に係る磁気ランダムアクセスメモリを示す側面図。
【図７２】図７２Ａ、図７２Ｂはこの発明の第２〜第５実施形態に係る磁気ランダムアクセスメモリによる効果の一例を示す側面図。
【図７３】図７３は典型的な磁気ランダムアクセスメモリを示す断面図。
【図７４】図７４は典型的な磁気ランダムアクセスメモリの第１の事情を説明する断面図。
【図７５】図７５Ａ、図７５Ｂ、図７５Ｃは典型的な磁気ランダムアクセスメモリの第２の事情を説明する断面図。
【図７６】図７６は典型的な磁気ランダムアクセスメモリの第３の事情を説明する等価回路図。
【符号の説明】
１…Ｐ型シリコン基板
２…素子分離領域（ＳＴＩ）
３…ゲート絶縁膜
４…ゲート電極（読み出しワード線）
５…Ｎ型ソース／ドレイン領域
６…第１層層間絶縁膜
７…第１層メタル−基板コンタクト
８…第２層層間絶縁膜
９…第１層メタル層
９−１…ソース線
９−２…セル内ヴィア
９−３…周辺回路内ヴィア
１０…第３層層間絶縁膜
１１…第２層メタル−第１層メタルコンタクト
１２…第４層層間絶縁膜
１３…第２層メタル層
１３−１…ビット線
１３−２…セル内ヴィア
１３−３…周辺回路内ヴィア
１４…強磁性体層
１５…絶縁層
１６…強磁性体層
１７…マスク層
１８…ＭＴＪ素子
１９…第５層層間絶縁膜
２０…エキストラメタル−第２層メタルコンタクト
２１…エキストラメタル層
２１−１…セル内ローカル配線
２２…第６層層間絶縁膜
２３…第３層メタル−第２層メタルコンタクト
２４…第３層メタル層
２４−１…書き込みワード線
２４−２…周辺回路内配線
２５…第２層メタル配線用トレンチ
２５−１…ビット線トレンチ
２５−２…セル内ヴィアトレンチ
２５−３…周辺回路内ヴィアトレンチ
２６…ヨーク層（導電性）
２７…ヨーク層（導電性）
２８…ヨーク層（導電性）
２９…ストッパ材層（絶縁性）
３０…第７層層間絶縁膜
３１…第３層メタル配線用トレンチ
３１−１…書き込みワード線トレンチ
３１−２…周辺回路内配線トレンチ
３２…ヨーク材露出部
３３…セル内ローカル配線分離用スリット
３４…ヨーク層（絶縁性）
３５…マスク層
５１、５１-1、５１-2…反強磁性層
５２、５２-1、５２-2…強磁性層
５３、５３-1、５３-2…トンネルバリア層
５４…強磁性層
６１、６１-1、６１-2…強磁性層
６２、６２-1、６２-2…非磁性層
６３、６３-1、６３-2…強磁性層
６４…強磁性層
６５…非磁性層
６６…強磁性層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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