(57)【特許請求の範囲】
【請求項１】
情報を記憶する記憶素子と、
記憶素子に記憶された情報に所定の処理を施す内部処理手段と、
装置の外部と前記記憶素子との間における情報の授受を可能とするか否かをワードラインを介して制御する対外スイッチ手段と、
前記内部処理手段と前記記憶素子との間における情報の授受を可能とするか否かをビットラインを介して制御する内部スイッチ手段と、
を備えており、前記記憶素子の一端が、前記対外スイッチ手段を介して装置の外部へのラインに接続されており、他の一端が、前記内部スイッチ手段を介して内部処理手段へのラインに接続され、
前記内部スイッチ手段が継状態のときに前記記憶素子から情報を読み出し、読み出した情報に所定の処理を施した後、処理結果を記憶素子に書き込む処理機能付記憶装置であって、
前記記憶素子として、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体記憶素子を用いた第１の記憶素子と第２の記憶素子とを設け、
前記内部処理手段は、第１の記憶素子に記憶された情報と第２の記憶素子に記憶された情報とを読み出して演算処理し、処理結果を第２の記憶素子に書込むこと、
を特徴とする処理機能付記憶装置。
【請求項２】
請求項１の処理機能付記憶装置において、
前記第１の記憶素子を複数配置して第１のワード部とし、
前記第２の記憶素子を複数配置して第２のワード部とし、
第１のワード部および第２のワード部で構成される一対のワード部ごとに前記内部処理手段を一つ設け、
一対のワード部の対応する一対の記憶素子単位で前記演算処理を行なうとともに、
複数対のワード部に対応する複数の演算処理を並列に行なうようにしたこと、
を特徴とするもの。
【請求項３】
請求項１または請求項２の処理機能付記憶装置において、
前記記憶素子と内部処理手段との間の信号伝送路に内部スイッチ手段と直列に配置された読み書き切換え手段と、
前記処理結果を記憶素子に書込むためのバッファ回路と、
を設け、
前記記憶素子から内部処理手段に情報を読み出すときには、内部スイッチ手段および読み書き切換え手段を継状態とし、
前記処理結果を記憶素子に書き込むときには、内部スイッチ手段を継状態とするとともに読み書き切換え手段を断状態とし、前記バッファ回路を用いて、処理結果を記憶素子に書込むようにしたこと、
を特徴とするもの。
【請求項４】
請求項１〜３のいずれかの処理機能付記憶装置において、前記内部処理手段が加算器であること、を特徴とするもの。
【請求項５】
請求項１〜４のいずれかの処理機能付記憶装置において、
前記記憶素子は、強誘電体コンデンサと、
強誘電体コンデンサに対して直列に接続された負荷用コンデンサと、
を備えたこと、
を特徴とするもの。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は記憶装置に関し、とくに、情報を記憶する記憶素子と、記憶素子に記憶された情報に所定の処理を施す内部処理手段とを備えた処理機能付記憶装置に関する。
【０００２】
【従来の技術】
画像データなどの演算処理を行なうために、機能メモリが用いられる。機能メモリは、データを記憶するのみならず、記憶しているデータに対し簡単な演算を行なう機能をも備えている。たとえば、複数ワード分のデータを記憶するメモリセルを備えるとともに、各ワードごとに演算回路を備えた機能メモリがある。このような機能メモリを用いれば、いったん書込まれたデータを、入出力回路（Ｉ／Ｏ回路）および外部のメインプロセッサを用いることなく、内蔵した演算回路を用いて各ワードを並列処理できる。このため、記憶している大量のデータを高速で処理することができる。また、メインプロセッサの負担が少なくなるため、画像データなどの演算処理によって、他の処理が大幅に抑制されることもない。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の機能メモリには、つぎのような問題点があった。従来の機能メモリは、メモリ装置の面積を小さくするために、メモリセルとしてＤＲＡＭ（Dynamic Random Access Memory）を用いていた。このため、リフレッシュ動作等を行なわなければならないので、多くのトランジスタや配線が必要であり、動作も煩雑であった。また、ＤＲＡＭは揮発性のメモリであるため、電源のトラブルなどによって、処理中の大量のデータがすべて消失してしまうおそれがある。
【０００４】
この発明は、このような問題点を解決し、用いるトランジスタなどの数が少なく、単純な動作で処理することができ、トラブルの少ない処理機能付記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明の処理機能付記憶装置は、情報を記憶する記憶素子と、記憶素子に記憶された情報に所定の処理を施す内部処理手段と、を備えた処理機能付記憶装置において、記憶素子として、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体記憶素子を用いたこと、を特徴とする。
【０００６】
この発明の処理機能付記憶装置は、当該装置の外部と前記記憶素子との間における情報の授受を可能とするか否かを制御する対外スイッチ手段と、前記内部処理手段と前記記憶素子との間における情報の授受を可能とするか否かを制御する内部スイッチ手段と、を備えたことを特徴とする。
【０００７】
この発明の処理機能付記憶装置は、前記内部処理手段が、内部スイッチ手段が継状態のときに前記記憶素子から情報を読み出し、読み出した情報に所定の処理を施した後、処理結果を記憶素子に書き込むこと、を特徴とする。
【０００８】
この発明の処理機能付記憶装置は、前記記憶素子と内部処理手段との間の信号伝送路に内部スイッチ手段と直列に配置された読み書き切換え手段と、前記処理結果を記憶素子に書込むためのバッファ回路と、を設け、前記記憶素子から内部処理手段に情報を読み出すときには、内部スイッチ手段および読み書き切換え手段を継状態とし、前記処理結果を記憶素子に書き込むときには、内部スイッチ手段を継状態とするとともに読み書き切換え手段を断状態とし、前記バッファ回路を用いて、処理結果を記憶素子に書込むようにしたこと、を特徴とする。
【０００９】
この発明の処理機能付記憶装置は、前記記憶素子として、第１の記憶素子と第２の記憶素子とを設け、前記内部処理手段は、第１の記憶素子に記憶された情報と第２の記憶素子に記憶された情報とを読み出して演算処理し、処理結果を第２の記憶素子に書込むこと、を特徴とする。
【００１０】
この発明の処理機能付記憶装置は、前記第１の記憶素子を複数配置して第１のワード部とし、前記第２の記憶素子を複数配置して第２のワード部とし、第１のワード部および第２のワード部で構成される一対のワード部ごとに前記内部処理手段を一つ設け、一対のワード部の対応する一対の記憶素子単位で前記演算処理を行なうとともに、複数対のワード部に対応する複数の演算処理を並列に行なうようにしたこと、を特徴とする。
【００１１】
この発明の処理機能付記憶装置は、前記内部処理手段が加算器であること、を特徴とする。
【００１２】
この発明の処理機能付記憶装置は、前記記憶素子は、強誘電体コンデンサと、強誘電体コンデンサに対して直列に接続された負荷用コンデンサと、を備えたこと、を特徴とする。
【００１３】
【発明の作用および効果】
この発明の処理機能付記憶装置は、記憶素子として、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体記憶素子を用いたことを特徴とする。すなわち、強誘電体記憶素子は不揮発性の記憶素子であるため、リフレッシュ動作等が不要となる。このため、用いるトランジスタや配線の数を少なくすることができる。また、単純な動作で読み書きや演算処理を行なうことができる。さらに、電源のトラブルなどが生じたとしても、処理中の大量のデータが消失してしまうこともない。
【００１４】
この発明の処理機能付記憶装置は、対外スイッチ手段と内部スイッチ手段とを備えたことを特徴とする。したがって、対外スイッチ手段を継状態とし、内部スイッチ手段を断状態とすることにより、装置の外部から記憶素子への情報の読み書きを行なうことができる。また、対外スイッチ手段を断状態とし、内部スイッチ手段を継状態とすることにより、内部処理手段を用いて記憶素子に記憶された情報に所定の処理を施すことができる。
【００１５】
この発明の処理機能付記憶装置は、内部処理手段が、内部スイッチ手段が継状態のときに記憶素子から情報を読み出し、読み出した情報に所定の処理を施した後、処理結果を記憶素子に書き込むことを特徴とする。
【００１６】
したがって、記憶素子に対し装置外部からアクセスすることなく、記憶素子に記憶された情報を処理し、処理後の情報を記憶しておくことができる。このため、一定の情報処理を記憶装置の内部で行なうとともに、処理結果を記憶しておくことができる。
【００１７】
この発明の処理機能付記憶装置は、読み書き切換え手段とバッファ回路とを設け、記憶素子から内部処理手段に情報を読み出すときには、内部スイッチ手段および読み書き切換え手段を継状態とし、処理結果を記憶素子に書き込むときには、内部スイッチ手段を継状態とするとともに読み書き切換え手段を断状態とし、バッファ回路を用いて、処理結果を記憶素子に書込むようにしたことを特徴とする。
【００１８】
したがって、記憶素子から内部処理手段に情報を読み出すときには、内部スイッチ手段および読み書き切換え手段を介して確実に読み出すことができ、処理結果を記憶素子に書き込むときには、バッファ回路および内部スイッチ手段を介して確実に書込むことができる。
【００１９】
この発明の処理機能付記憶装置は、記憶素子として、第１の記憶素子と第２の記憶素子とを設け、内部処理手段は、第１の記憶素子に記憶された情報と第２の記憶素子に記憶された情報とを読み出して演算処理し、処理結果を第２の記憶素子に書込むことを特徴とする。
【００２０】
したがって、２種類の情報を演算処理することにより新たな情報を得ることが必要で、かつ、元の情報のうち少なくとも１種類の情報は演算処理後に不要である場合には、記憶素子の数を少なくすることができ好都合である。
【００２１】
この発明の処理機能付記憶装置は、第１のワード部および第２のワード部で構成される一対のワード部ごとに前記内部処理手段を一つ設け、一対のワード部の対応する一対の記憶素子単位で演算処理を行なうとともに、複数対のワード部に対応する複数の演算処理を並列に行なうようにしたことを特徴とする。
【００２２】
したがって、複数対のワード部に対する演算を、ビット直列にかつワード並列に行なうことができる。このため、大量の情報処理を高速に行なうことができる。
【００２３】
この発明の処理機能付記憶装置は、内部処理手段が加算器であることを特徴とする。したがって、単純な情報処理を大量かつリアルタイムで行なう必要がある画像処理等に特に好ましい。
【００２４】
この発明の処理機能付記憶装置は、記憶素子は、強誘電体コンデンサと、強誘電体コンデンサに対して直列に接続された負荷用コンデンサとを備えたことを特徴とする。したがって、簡単な構成の記憶素子とすることができる。このため、記憶装置をコンパクトに形成することができる。
【００２５】
【発明の実施の形態】
図１に、この発明の一実施形態による処理機能付記憶装置である機能メモリ１０の全体構成を示す。機能メモリ１０は、セルマトリックス部１２、ワードデコーダ１４、ドライブ回路１６、データデコーダ１８、センスアンプ部２０、ビットデコーダ２２、読み書き切換え手段である複数のトランジスタ２４、読み書き制御部２６、内部処理手段である複数の加算器２８を備えている。
【００２６】
セルマトリックス部１２には、第１の記憶素子であるＷセル３４と第２の記憶素子であるＱセル３６とが行列配置されている。Ｗセル３４を要素とする行とＱセル３６を要素とする行とは交互に配置されている。
【００２７】
図２に示すように、Ｗセル３４を要素とする行が第１のワード部であるＷワード部ＬＷ１，ＬＷ２，・・・を構成している。Ｑセル３６を要素とする行が第２のワード部であるＱワード部ＬＱ１，ＬＱ２，・・・を構成している。隣接するＷワード部およびＱワード部により、一対のワード部Ｌを構成している。たとえば、Ｗワード部ＬＷ１とＱワード部ＬＱ１とにより、一対のワード部Ｌ１を構成している。
【００２８】
一対のワード部の対応するＷセル３４およびＱセル３６が一対の記憶素子である一対のセル３８を構成している。
【００２９】
図３に、Ｗセル３４の構成を示す。Ｗセル３４は、強誘電体コンデンサＣＦを備えている。強誘電体コンデンサＣＦは、強誘電体膜（たとえば、ＰＺＴ（ＰbＺrxＴi1-xＯ3））を２枚の電極で挟み込むことにより形成されている。このようにして形成された強誘電体コンデンサＣＦの一端４０は、対外スイッチ手段であるトランジスタＴ１を介して、データラインＤに接続されている。なお、データラインＤとグランドＧとの間には、負荷用コンデンサＣＢ１が形成されている。この実施形態においては、負荷用コンデンサＣＢ１は、データラインＤの寄生容量として与えられる。トランジスタＴ１のゲートはワードラインＷＷに接続されている。
【００３０】
強誘電体コンデンサＣＦの一端４０は、また、内部スイッチ手段であるトランジスタＴ２を介して、内部データラインＭＷに接続されている。なお、内部データラインＭＷとグランドＧとの間には、負荷用コンデンサＣＢ２が形成されている。この実施形態においては、負荷用コンデンサＣＢ２は、内部データラインＭＷの寄生容量として与えられる。トランジスタＴ２のゲートはビットラインＢｉｔに接続されている。
【００３１】
強誘電体コンデンサＣＦの他端４２は、ドライブラインＤｒｉｖｅに接続されている。
【００３２】
Ｑセル３６の構成も、Ｗセル３４の構成とほぼ同じである。ただし、Ｑセル３６においては、トランジスタＴ１のゲートはワードラインＷＱに接続されている。また、強誘電体コンデンサＣＦの一端４０は、トランジスタＴ２を介して、内部データラインＭＱに接続されている。
【００３３】
図１に戻って、ワードデコーダ１４によって、いずれかのワードラインＷＷまたはＷＱを選択することで、所望のＷワード部またはＱワード部を選択する。データデコーダ１８によって、いずれかのデータラインＤを選択することで、所望のビットＢを選択する。つまり、ワードデコーダ１４およびデータデコーダ１８によって選択された任意のＷセル３４またはＱセル３６に対し、外部から情報の読み書きが行なわれる。このとき、ドライブ回路１６は、ドライブラインＤｒｉｖｅに所定の電圧を供給する。センスアンプ部２０は、Ｗセル３４またはＱセル３６から情報を読み出す際の増幅手段および再書き込み手段として用いられる。
【００３４】
ビットデコーダ２２によって、ビットラインＢｉｔを選択することで、所望のビットＢを選択する。つまり、全てのワード部Ｌ１，Ｌ２，・・・について、ビットデコーダ２２によって選択された任意のビットに対し、内部演算処理が行なわれる。外部からの情報の読み書きの場合（上述）と同様に、このとき、ドライブ回路１６は、ドライブラインＤｒｉｖｅに所定の電圧を供給する。
【００３５】
図２に示すように、内部データラインＭＷ、ＭＱは、トランジスタ２４およびセンスアンプ３０を介して、加算器２８に接続されている。内部演算処理においては、内部データラインＭＷ、ＭＱに読み出し出力が現れる。センスアンプ部３０は、Ｗセル３４およびＱセル３６から情報を読み出す際の増幅手段および再書き込み手段として用いられる。加算器２８の出力はバッファ回路３２を介して、内部データラインＭＱに接続されている。一対のワード部ごとに、一対のセンスアンプ３０と１個のバッフア回路３２が設けられている。全ワード部に用いられる加算器２８とバッファ回路３２とにより読み書き制御部２６（図１参照）を構成している。トランジスタ２４のゲートは読み書き制御ラインＲ／Ｗに接続されている。
【００３６】
内部演算処理の読み出し時においては、読み書き制御ラインＲ／Ｗによりトランジスタ２４をＯＮ状態とすることで、Ｗセル３４およびＱセル３６からの読み出し出力はセンスアンプ３０を介して、加算器２８に送られる。内部演算処理の書き込み時においては、読み書き制御ラインＲ／Ｗによりトランジスタ２４をＯＦＦ状態とする。加算器２８の出力は、バッファ回路３２、内部データラインＭＱを介して、Ｑセル３６に書き込まれる。
【００３７】
図４に、センスアンプ３０の構成の一例を示す。このセンスアンプ３０は、４つのトランジスタを用いて構成されている。また、４点で外部と接続されている。一点は内部データラインＭＷに接続されている。他の一点は、基準電圧ラインＭＷBar（図面では、ＭＷの上に横線を付してある）に接続されている。なお、基準電圧ラインＭＷBarは、基準電圧を発生するダミーセル（図示せず）に接続されている。センスアンプ３０の他の２点は、それぞれラインＳＡＰ、ＳＡＮBar（図面では、ＳＡＮの上に横線を付してある）に接続されている。ラインＳＡＰ、ＳＡＮBarに適当な電圧を与えることにより、センスアンプ３０を作動させることができる。
【００３８】
図５に、バッファ回路３２の構成の一例を示す。このバッファ回路３２は、４つのトランジスタにより構成されており、加算器２８の出力端および内部データラインＭＱに接続されている。また、制御入力である読み書き制御反転信号ラインＲ／ＷBar（図面では、Ｒ／Ｗの上に横線を付してある）が接続されている。
【００３９】
読み書き制御反転信号ラインＲ／ＷBarの信号が「０」のとき（すなわち、内部演算処理の読み出し時）には、内部データラインＭＱはハイインピーダンス状態となる。読み書き制御反転信号ラインＲ／ＷBarの信号が「１」のとき（すなわち、内部演算処理の書き込み時）には、加算器２８の出力が反転されて内部データラインＭＱに与えられる。なお、加算器２８は、桁上げを考慮した加算を行ない、加算結果を反転して出力するよう構成されている。
【００４０】
つぎに、機能メモリ１０に対する外部からの読み書き動作について説明する。図６Ａは、外部から情報を書き込む場合における、各信号線の状態を示すタイミングチャートである。図６Ｂは、外部へ情報を読み出す場合における、各信号線の状態を示すタイミングチャートである。
【００４１】
図２、図６Ａに基づいて、外部から情報を書き込む場合の動作を説明する。外部から情報を書き込む場合には、まず、全てのビットラインＢｉｔおよび読み書き制御ラインＲ／Ｗを「０」にしておく。これにより、全てのトランジスタＴ２および全てのトランジスタ２４はＯＦＦ状態となるので、全ての内部データラインＭＷ，ＭＱはハイインピーダンス状態となる。
【００４２】
この状態で、情報を書き込みたいセルに接続されたワードラインＷＷまたはＷＱを「１」にする（図６Ａの（ａ）参照）。以後、説明のため、情報を書き込みたいセルを、図２に示すＷセル３４であると仮定する。該当するワードラインＷＷを「１」にすることにより、当該ワードラインＷＷに接続されたトランジスタＴ１がＯＮ状態になる。これにより、情報を書き込みたいセルの強誘電体コンデンサＣＦの一端４０は、トランジスタＴ１を介してデータラインＤに接続される。このとき、ドライブラインＤｒｉｖｅおよびデータラインＤは「０」であるので（図６Ａの（ｂ）参照）、強誘電体コンデンサＣＦの両端は同電位となる。したがって、この状態においては、強誘電体コンデンサＣＦの分極状態は変化しない。
【００４３】
つぎに、ドライブラインＤｒｉｖｅを「１」にする（図６Ａの（ｃ）参照）。ドライブラインＤｒｉｖｅを「１」にすることにより、強誘電体コンデンサＣＦの他端４２が「１」となる。このとき強誘電体コンデンサＣＦの一端４０は「０」のままである。したがって、強誘電体コンデンサＣＦの他端４２には、一端４０に対して正の電圧が印加されることになる。
【００４４】
図９に、強誘電体コンデンサＣＦに生ずる電圧（強誘電体コンデンサＣＦの一端４０を基準とした場合における他端４２の電圧）と、電荷（強誘電体コンデンサＣＦの他端４２に正の電圧が印加された場合に強誘電体コンデンサＣＦに生ずる電荷を正とする）すなわち分極状態との関係を示す。図９に示すように、強誘電体コンデンサＣＦの他端４２に正の電圧を印加することにより、強誘電体コンデンサＣＦは分極状態Ｐ１を呈することとなる。
【００４５】
情報「０」を書き込みたい場合には、データラインＤを「０」のまま維持する（図６Ａの（ｄ）参照）。
【００４６】
つぎに、ドライブラインＤｒｉｖｅを「０」にする（図６Ａの（ｅ）参照）。これにより、強誘電体コンデンサＣＦの両端は、再び同電位となる。したがって、強誘電体コンデンサＣＦは、図９に示す分極状態Ｐ２（情報「０」に対応する）となる。
【００４７】
一方、情報「１」を書き込みたい場合には、データラインＤを「１」にする（図６Ａの（ｆ）参照）。これにより、強誘電体コンデンサＣＦの両端は、同電位となる。したがって、強誘電体コンデンサＣＦは、いったん、図９に示す分極状態Ｐ２となる。
【００４８】
さらに、データラインＤを「１」に保ったまま、ドライブラインＤｒｉｖｅを「０」にする（図６Ａの（ｅ）参照）。これにより、強誘電体コンデンサＣＦの他端４２には、一端４０に対して負の電圧が印加されることになる。したがって、強誘電体コンデンサＣＦは、図９に示す分極状態Ｐ３となる。
【００４９】
つぎに、データラインＤを「０」にする（図６Ａの（ｇ）参照）。これにより、強誘電体コンデンサＣＦの両端は、再び同電位となる。したがって、強誘電体コンデンサＣＦは、図９に示す分極状態Ｐ４（情報「１」に対応する）となる。
【００５０】
このようにして、所望の情報を書き込んだ後、ワードラインＷＷを「０」にする（図６Ａの（ｏ）参照）ことで、トランジスタＴ１をＯＦＦ状態とする。これにより、強誘電体コンデンサＣＦの一端４０をハイインピーダンス状態として、書き込み処理を終了する。
【００５１】
このようにして、所望のセル（Ｗセル３４、Ｑセル３６）すなわち、所望のワード部（Ｗワード部、Ｑワード部）の所望のビットに、所望の情報「０」または「１」を書き込むことができる。
【００５２】
つぎに、図２、図６Ｂに基づいて、所望のセルから外部へ情報を読み出す場合の動作を説明する。外部へ情報を読み出す場合には、書き込みの場合と同様に、まず、全てのビットラインＢｉｔおよび読み書き制御ラインＲ／Ｗを「０」にしておく。これにより、全てのトランジスタＴ２および全てのトランジスタ２４はＯＦＦ状態となるので、全ての内部データラインＭＷ，ＭＱはハイインピーダンス状態となる。
【００５３】
この状態で、読み出したいセルに接続されたデータラインＤを「０」とする（図６Ｂの（ｈ）参照）。データラインＤを「０」とすることにより、当該データラインＤに接続された負荷用コンデンサＣＢ１がプリチャージされる。なお、プリチャージ終了後、データラインＤをハイインピーダンス状態にしておく。
【００５４】
つぎに、読み出したいセルに接続されたワードラインＷＷまたはＷＱを「１」にする（図６Ｂの（ｉ）参照）。以後、説明のため、情報を読み出したいセルを、図２に示すＷセル３４であると仮定する。ワードラインＷＷを「１」にすることにより、当該ワードラインＷＷに接続されたトランジスタＴ１がＯＮ状態になる。これにより、プリチャージされた負荷用コンデンサＣＢ１と、読み出したいセルの強誘電体コンデンサＣＦとが、当該トランジスタＴ１を介して直列に接続される。
【００５５】
つぎに、ドライブラインＤｒｉｖｅを「１」にする（図６Ｂの（ｊ）参照）。ドライブラインＤｒｉｖｅを「１」にすることにより、直列に接続された負荷用コンデンサＣＢ１および強誘電体コンデンサＣＦの両端に所定電圧が印加されることになる。該所定電圧が印加されると、負荷用コンデンサＣＢ１と強誘電体コンデンサＣＦとの接続点に接続されたデータラインＤの電位が変動する。データラインＤの電位は、強誘電体コンデンサＣＦに記憶されている情報内容（分極状態）に応じて変動する。
【００５６】
強誘電体コンデンサＣＦに記憶されている情報内容が「０」（図９に示す分極状態Ｐ２に対応）の場合には、データラインＤの電位はほとんど変化しない（図６Ｂの（ｋ）参照）。
【００５７】
その後、センスアンプ部２０（図１参照）のセンスアンプ（図示せず）が作動する。センスアンプは、データラインＤの電位の変化を検出し、情報内容が「０」であると判断して、データラインＤの電圧を強制的に「０」にする。このときの情報をセンスアンプから読み出すことにより、当該セルの記憶している情報「０」を知ることができる。
【００５８】
データラインＤの電圧を強制的に「０」にすることにより、強誘電体コンデンサＣＦは、図９に示す分極状態Ｐ１を呈する。その後、ドライブラインＤｒｉｖｅを「０」に戻す（図６Ｂの（ｍ）参照）ことにより、強誘電体コンデンサＣＦは分極状態Ｐ２を呈することとなる。このようにして、読み出した情報と同じ内容の情報「０」を、再び、セルに書き戻しておく。これが再書き込み処理である。
【００５９】
一方、強誘電体コンデンサＣＦに記憶されている情報内容が「１」（図９に示す分極状態Ｐ４に対応）の場合には、直列に接続された負荷用コンデンサＣＢ１および強誘電体コンデンサＣＦに対し前述の所定電圧が印加されたとき、データラインＤの電位がやや変化する（図６Ｂの（ｎ）参照）。
【００６０】
したがって、センスアンプ部２０（図１参照）のセンスアンプは、情報内容が「１」であると判断して、データラインＤの電圧を強制的に「１」にする（図６Ｂの（ｌ）参照）。このときの情報をセンスアンプから読み出すことにより、当該セルの記憶している情報「１」を知ることができる。
【００６１】
データラインＤの電圧を強制的に「１」にしたまま、その後、ドライブラインＤｒｉｖｅを「０」に戻す（図６Ｂの（ｍ）参照）ことにより、強誘電体コンデンサＣＦは分極状態Ｐ３を呈することとなる。このようにして、読み出した情報と同じ内容の情報「１」を、再び、セルに書き戻しておく。
【００６２】
このようにして、読み出しおよび再書き込みを終えた後、ワードラインＷＷを「０」にする（図６Ｂの（ｐ）参照）ことで、トランジスタＴ１をＯＦＦ状態とする。これにより、強誘電体コンデンサＣＦの一端４０をハイインピーダンス状態として、読み出し処理を終了する。
【００６３】
つぎに、機能メモリ１０の内部で加算処理を行なう場合の動作について説明する。図７Ａは、内部で加算処理を行なう場合において、Ｗセル３４から情報を読み出す際の各信号線の状態を示すタイミングチャートである。図７Ｂは、内部で加算処理を行なう場合において、Ｑセル３６から情報を読み出す際の各信号線の状態を示すタイミングチャートである。また、図８は、内部で加算処理を行なう場合において、Ｑセル３６に加算結果を書き込む際の各信号線の状態を示すタイミングチャートである。
【００６４】
機能メモリ１０の内部で加算処理を行なう場合の動作は、Ｗセル３４およびＱセル３６から情報を読み出して加算を行なうまでの動作と、加算結果をＱセル３６に書き込む動作とに分けて考えることができる。
【００６５】
まず、図２、図７Ａ、図７Ｂに基づいて、Ｗセル３４およびＱセル３６から情報を読み出して加算を行なうまでの動作について説明する。内部で加算処理を行なう場合は、まず、全てのワードラインＷＷおよびＷＱを「０」にしておく。これにより、全てのトランジスタＴ１がＯＦＦ状態となるので、全てのデータラインＤは、セルと切り離される。
【００６６】
Ｗセル３４から情報を読み出す処理と、Ｑセル３６から情報を読み出す処理とは、並行して行なわれる。まず、読み書き制御ラインＲ／Ｗを「１」にする（図７Ａおよび図７Ｂの（ａ）参照）。これにより、全てのトランジスタ２４はＯＮ状態となるので、全ての内部データラインＭＷ，ＭＱは、トランジスタ２４を介して、センスアンプ３０および加算器２８に接続される。
【００６７】
つぎに、全ての内部データラインＭＷ，ＭＱを「０」とする（図７Ａおよび図７Ｂの（ｂ）参照）。内部データラインＭＷ，ＭＱを「０」とすることにより、内部データラインＭＷ，ＭＱに接続された全ての負荷用コンデンサＣＢ２がプリチャージされる。なお、プリチャージ終了後、内部データラインＭＷ，ＭＱをハイインピーダンス状態にしておく。
【００６８】
つぎに、加算処理を行ないたいビットを構成するセルに接続されたビットラインＢｉｔを「１」にする（図７Ａおよび図７Ｂの（ｃ）参照）。以後、説明のため、加算処理を行ないたいビットを、図２に示すビットＢ１であると仮定する。また、複数ワード部Ｌ１，Ｌ２，・・・について、同時並行処理が行なわれるが、第１ワード部Ｌ１についてのみ説明する。
【００６９】
ビットラインＢｉｔを「１」にすることにより、当該ビットラインＢｉｔに接続されたトランジスタＴ２がＯＮ状態になる。これにより、プリチャージされた負荷用コンデンサＣＢ２と、加算処理を行ないたいビットを構成するセルの強誘電体コンデンサＣＦとが、当該トランジスタＴ２を介して直列に接続される。
【００７０】
つぎに、ドライブラインＤｒｉｖｅを「１」にする（図７Ａおよび図７Ｂの（ｄ）参照）。ドライブラインＤｒｉｖｅを「１」にすることにより、直列に接続された負荷用コンデンサＣＢ２および強誘電体コンデンサＣＦの両端に所定電圧が印加されることになる。該所定電圧が印加されると、負荷用コンデンサＣＢ２と強誘電体コンデンサＣＦとの接続点に接続された内部データラインＭＷ，ＭＱの電位が、それぞれ変動する。内部データラインＭＷ，ＭＱの電位は、それぞれの強誘電体コンデンサＣＦに記憶されている情報内容（分極状態）に応じて変動する。
【００７１】
強誘電体コンデンサＣＦに記憶されている情報内容が「０」（図９に示す分極状態Ｐ２に対応）の場合には、「０」を記憶している内部データラインＭＷ、ＭＱの電位はほとんど変化しない（図７Ａおよび図７Ｂの（ｅ）参照）。
【００７２】
その後、センスアンプ３０が作動する。センスアンプ３０は、内部データラインＭＷ、ＭＱの電位の変化を検出し、情報内容が「０」であると判断して、内部データラインＭＷ、ＭＱの電圧を強制的に「０」にする。加算器２８は、このときの情報を一対のセンスアンプ３０から獲得する。
【００７３】
内部データラインＭＷ、ＭＱの電圧を強制的に「０」にすることにより、強誘電体コンデンサＣＦは、図９に示す分極状態Ｐ１を呈する。その後、ドライブラインＤｒｉｖｅを「０」に戻す（図７Ａおよび図７Ｂの（ｇ）参照）ことにより、強誘電体コンデンサＣＦは分極状態Ｐ２を呈することとなる。このようにして、読み出した情報と同じ内容の情報「０」を、再び、セルに書き戻しておく。
【００７４】
一方、強誘電体コンデンサＣＦに記憶されている情報内容が「１」（図９に示す分極状態Ｐ４に対応）の場合には、直列に接続された負荷用コンデンサＣＢ２および強誘電体コンデンサＣＦに対し前述の所定電圧が印加されたとき、「１」を記憶している内部データラインＭＷ、ＭＱの電位がやや変化する（図７Ａおよび図７Ｂの（ｈ）参照）。
【００７５】
したがって、センスアンプ３０は、情報内容が「１」であると判断して、内部データラインＭＷ、ＭＱの電圧を強制的に「１」にする（図７Ａおよび図７Ｂの（ｆ）参照）。加算器２８は、このときの情報を一対のセンスアンプ３０から獲得する。
【００７６】
内部データラインＭＷ、ＭＱの電圧を強制的に「１」にしたまま、その後、ドライブラインＤｒｉｖｅを「０」に戻す（図７Ａおよび図７Ｂの（ｇ）参照）ことにより、強誘電体コンデンサＣＦは分極状態Ｐ３を呈することとなる。このようにして、読み出した情報と同じ内容の情報「１」を、再び、セルに書き戻しておく。
【００７７】
このようにして、読み出しおよび再書き込みを終えた後、ビットラインＢｉｔを「０」にする（図７Ａおよび図７Ｂの（ｉ）参照）ことで、トランジスタＴ２をＯＦＦ状態とする。これにより、強誘電体コンデンサＣＦの一端４０をハイインピーダンス状態とする。
【００７８】
つぎに、読み書き制御ラインＲ／Ｗを「０」に戻す（図７Ａおよび図７Ｂの（ｊ）参照）。これにより、トランジスタ２４はＯＦＦ状態となるので、内部データラインＭＷは、ハイインピーダンス状態となる。また、このとき、読み書き制御反転信号ラインＲ／ＷBarの信号が「１」になるので、上述のように、加算器２８の加算結果が、バッファ回路３２を介して内部データラインＭＱに与えられる（図７Ａおよび図７Ｂの（ｋ）参照）。
【００７９】
つぎに、図２および図８に基づいて、内部データラインＭＱに与えられた上述の加算結果をＱセル３６に書き込む動作について説明する。Ｗセル３４およびＱセル３６から情報を読み出して加算を行なうまでの動作にひきつづき、ワードラインＷＷ、ＷＱおよび読み書き制御ラインＲ／Ｗを「０」にしておく。また、上述のように、加算器２８の加算結果は内部データラインＭＱに与えられている。一方、内部データラインＭＷはハイインピーダンス状態となっている。
【００８０】
まず、この状態で、ビットラインＢｉｔを「１」にする（図６の（ｌ）参照）。ビットラインＢｉｔを「１」にすることにより、当該ビットラインＢｉｔに接続されたトランジスタＴ２がＯＮ状態になる。これにより、強誘電体コンデンサＣＦの一端４０は、トランジスタＴ２を介して内部データラインＭＷ，ＭＱに接続される。このとき、内部データラインＭＷはハイインピーダンス状態であるため、ドライブラインの値のいかんに拘らず、内部データラインＭＷに接続されたＷセル３４の記憶内容は変化しない。
【００８１】
一方、内部データラインＭＱには、加算器２８からの加算結果が与えられているので、内部データラインＭＱに接続されたＱセル３６の記憶内容は、加算結果に応じて書換えられることになる。
【００８２】
まず、加算結果が「０」の場合について説明する。この場合には、ドライブラインＤｒｉｖｅおよび内部データラインＭＱは「０」であるので（図８の（ｍ）、（ｎ）参照）、Ｑセル３６の強誘電体コンデンサＣＦの両端は同電位となる。したがって、この状態においては、強誘電体コンデンサＣＦの分極状態は変化しない。
【００８３】
つぎに、ドライブラインＤｒｉｖｅを「１」にする（図８の（ｏ）参照）。ドライブラインＤｒｉｖｅを「１」にすることにより、強誘電体コンデンサＣＦの他端４２が「１」となる。このとき強誘電体コンデンサＣＦの一端４０は「０」のままである。したがって、強誘電体コンデンサＣＦの他端４２には、一端４０に対して正の電圧が印加されることになる。
【００８４】
図９に示すように、強誘電体コンデンサＣＦの他端４２に正の電圧を印加することにより、強誘電体コンデンサＣＦは分極状態Ｐ１を呈することとなる。その後、ドライブラインＤｒｉｖｅを「０」にする（図８の（ｐ）参照）。これにより、強誘電体コンデンサＣＦの両端は、再び同電位となる。したがって、強誘電体コンデンサＣＦは、図９に示す分極状態Ｐ２（情報「０」に対応する）となる。
【００８５】
一方、加算結果が「１」の場合には、ドライブラインＤｒｉｖｅが「０」であるのに対し、内部データラインＭＱは「１」である（図８の（ｍ）、（ｑ）参照）。したがって、Ｑセル３６の強誘電体コンデンサＣＦの他端４２には、一端４０に対して負の電圧が印加されることになる。したがって、強誘電体コンデンサＣＦは、図９に示す分極状態Ｐ３となる。
【００８６】
つぎに、ドライブラインＤｒｉｖｅを「１」にする（図８の（ｏ）参照）。これにより、強誘電体コンデンサＣＦの両端は、再び同電位となる。したがって、強誘電体コンデンサＣＦは、図９に示す分極状態Ｐ４（情報「１」に対応する）となる。
【００８７】
さらに、ドライブラインＤｒｉｖｅを「０」にする（図８の（ｐ）参照）ことにより、強誘電体コンデンサＣＦは、再び、図９に示す分極状態Ｐ３となる。ただし、後に強誘電体コンデンサＣＦをハイインピーダンス状態で放置することにより、時間の経過とともに電荷が一部放電され、図９に示す分極状態Ｐ４になる。
【００８８】
このようにして、内部データラインＭＱに与えられた加算結果をＱセル３６に書き込んだあと、ビットラインＢｉｔを「０」にする（図８（ｒ）参照）ことで、トランジスタＴ２をＯＦＦ状態とする。これにより、強誘電体コンデンサＣＦの一端４０をハイインピーダンス状態とする。
【００８９】
このようにして、所望のビットに関し、複数ワード部Ｌ１，Ｌ２，・・・について同時並行に加算処理を行なうことができる。全ビットについて上述の加算処理を行なうには、加算処理を行なうビットを、順次ずらして処理すればよい。
【００９０】
なお、上述の実施形態においては、一対のワード部ごとに加算器を一つ設けたが、加算器の配置や数量はこれに限定されるものではない。たとえば、各ビットごとに加算器を一つ設けるよう構成することもできる。また、一対の記憶素子ごとに加算器を一つ設けることもできる。機能メモリ全体に一つだけ加算器を設けるよう構成することもできる。
【００９１】
また、上述の実施形態においては、内部処理手段として加算器を用いた場合を例に説明したが、内部処理手段はこれに限定されるものではない。内部処理手段として、たとえば、乗算器など他の算術演算手段や、論理演算手段や、シフト手段等を用いることができる。
【００９２】
また、上述の実施形態においては、第１の記憶素子に記憶された情報と第２の記憶素子に記憶された情報とを読み出して演算処理し、処理結果を第２の記憶素子に書き込むよう構成したが、この発明はこのような構成に限定されるものではない。たとえば、第１の記憶素子に記憶された情報と第２の記憶素子に記憶された情報とを読み出して演算処理し、処理結果を第３の記憶素子に書き込むよう構成することもできる。また、第１の記憶素子に記憶された情報をたとえば２乗して、計算結果を第２の記憶素子に書き込むよう構成することもできる。また、第１の記憶素子に記憶された情報を２乗して、計算結果をもとの第１の記憶素子に書き込むよう構成することもできる。
【００９３】
また、上述の実施形態においては、記憶素子として、強誘電体コンデンサと、強誘電体コンデンサに対して直列に接続された負荷用コンデンサとを備えた記憶素子を例に説明したが、記憶素子はこれに限定されるものではない。記憶素子として、図１０に示すような、強誘電体膜を用いたＦＥＴ（電界効果型トランジスタ）を使用することもできる。図１０に示すＦＥＴ５０は、ＭＦＭＩＳ（Metal Ferroelectric Metal Insulator Silicon）構造のＦＥＴと呼ばれ、半導体基板５２のチャネル形成領域ＣＨの上に、ゲート酸化膜５４、フローティングゲート５６、強誘電体膜５８、コントロールゲート６０をこの順に形成したものである。
【００９４】
ＦＥＴ５０（Ｎチャンネル）の基板５２を接地し、コントロールゲート６０に正の電圧＋Ｖを与えると強誘電体膜５８は分極反転を起こす。コントロールゲート６０の電圧を除去しても、強誘電体膜５８の残留分極によりチャネル形成領域ＣＨには負の電荷が発生する。これをたとえば「１」の状態とする。
【００９５】
逆に、コントロールゲート６０に負の電圧−Ｖを与えると、強誘電体膜５８は逆方向に分極反転を起こす。コントロールゲート６０の電圧を除去しても、強誘電体膜５８の残留分極によりチャネル形成領域ＣＨには正の電荷が発生する。これを「０」の状態とする。このようにして、ＦＥＴ５０に情報（「１」または「０」）を書込む。
【００９６】
書込んだ情報を読み出すには、コントロールゲート６０に読み出し電圧Ｖrを与える。読み出し電圧Ｖrは、「１」の状態におけるＦＥＴ５０のしきい値電圧Ｖth1と、「０」の状態におけるＦＥＴ５０のしきい値電圧Ｖth0との間の値に設定されている。したがって、コントロールゲート６０に読み出し電圧Ｖrを与えたとき、所定のドレイン電流が流れたか否かを検出することにより、書込まれた情報が「１」であったか「０」であったかがわかる。読み出しを行なう際、書込まれた情報が消えることはない。
【００９７】
このように、強誘電体膜を用いたＦＥＴを用いれば、いわゆる非破壊読み出しが可能となる。このため、読み出しを行なう際、記憶内容がいったん破壊されることはない。したがって、読み出し動作時の動作速度が速い。また、消費電力が小さい。さらに、強誘電体膜の劣化が少ないので、記憶内容保持に関する信頼性がさらに高くなる。
【図面の簡単な説明】
【図１】この発明の一実施形態による処理機能付記憶装置である機能メモリ１０の全体構成を示す図面である。
【図２】機能メモリ１０の一部を詳細に示す図面である。
【図３】Ｗセル３４の構成を示す図面である。
【図４】センスアンプ３０の構成の一例を示す図面である。
【図５】バッファ回路３２の構成の一例を示す図面である。
【図６】図６Ａは、外部から情報を書き込む場合における、各信号線の状態を示すタイミングチャートである。図６Ｂは、外部へ情報を読み出す場合における、各信号線の状態を示すタイミングチャートである。
【図７】図７Ａは、内部で加算処理を行なう場合において、Ｗセル３４から情報を読み出す際の各信号線の状態を示すタイミングチャートである。図７Ｂは、内部で加算処理を行なう場合において、Ｑセル３６から情報を読み出す際の各信号線の状態を示すタイミングチャートである。
【図８】内部で加算処理を行なう場合において、Ｑセル３６に加算結果を書き込む際の各信号線の状態を示すタイミングチャートである。
【図９】強誘電体コンデンサＣＦに生ずる電圧と、電荷すなわち分極状態との関係を示す図面である。
【図１０】この発明の他の実施形態による記憶素子であるＦＥＴ５０の構成を示す図面である。
【符号の説明】
２８・・・・・加算器
３２・・・・・バッファ回路
３４・・・・・Ｗセル
３６・・・・・Ｑセル
４０・・・・・一端
ＣＦ・・・・・強誘電体コンデンサ
Ｄ・・・・・・データライン
ＭＱ・・・・・内部データライン
ＭＷ・・・・・内部データライン
Ｔ１・・・・・トランジスタ
Ｔ２・・・・・トランジスタ
【図１】
0004030076.tif 000002
【図２】
0004030076.tif 000003
【図３】
0004030076.tif 000004
【図４】
0004030076.tif 000005
【図５】
0004030076.tif 000006
【図６】
0004030076.tif 000007
【図７】
0004030076.tif 000008
【図８】
0004030076.tif 000009
【図９】
0004030076.tif 000010
【図１０】
0004030076.tif 000011