(57)【特許請求の範囲】
【請求項１】
それぞれ記憶ノードに単位情報を記憶する複数のフルＣＭＯＳ型のＳＲＡＭメモリセルが行方向及び列方向に配置され、容量を付加する容量プレートが列方向に並ぶ複数のメモリセルに対して共通化され、かつ列ごとに分離されている半導体記憶装置であって、
前記容量プレートの容量導電膜が第１のスイッチ手段を介して電源電圧部に接続され、
列方向に並ぶ前記複数のメモリセルのロードトランジスタのソースが第２のスイッチ手段を介して前記電源電圧部に接続され、
列方向に並ぶ前記複数のメモリセルに対応するビット線対が第３のスイッチ手段を介して前記電源電圧部に接続され、
前記第１ないし第３のスイッチ手段がそれぞれ同一の切換制御信号を受けて一括して接続状態が選択される半導体記憶装置。
【請求項２】
それぞれ記憶ノードに単位情報を記憶する複数のフルＣＭＯＳ型のＳＲＡＭメモリセルが行方向及び列方向に配置され、容量を付加する容量プレートが列方向に並ぶ複数のメモリセルに対して共通化され、かつ列ごとに分離されている半導体記憶装置であって、
前記容量プレートの容量導電膜が第１のスイッチ手段を介して基準電圧部に接続され、
列方向に並ぶ前記複数のメモリセルのロードトランジスタのソースが第２のスイッチ手段を介して電源電圧部に接続され、
列方向に並ぶ前記複数のメモリセルに対応するビット線対が第３のスイッチ手段を介して前記電源電圧部に接続され、
前記第１ないし第３のスイッチ手段がそれぞれ同一の切換制御信号を受けて一括して接続状態が選択される半導体記憶装置。
【請求項３】
列方向に並ぶ前記メモリセルに動作不良が発生したときには、前記第１ないし第３のスイッチ手段が非導通状態に選択され、
列方向に並ぶ前記複数のメモリセルがセル冗長信号によりスイッチングされて冗長メモリセルと置換される請求項１または２に記載の半導体記憶装置。
【請求項４】
第１ドライバトランジスタ及び第１ロードトランジスタの各ドレインと第２ドライバトランジスタ及び第２ロードトランジスタの各ゲートとに接続された第１ノードと、第２ドライバトランジスタ及び第２ロードトランジスタの各ドレインと第１ドライバトランジスタ及び第１ロードトランジスタの各ゲートとに接続された第２ノードとで構成され、前記第１、第２ノードに単位情報を記憶する複数のフルＣＭＯＳ型のＳＲＡＭメモリセルが行方向及び列方向に配置され、容量を付加する容量プレートが列方向に並ぶ複数のメモリセルに対して共通化され、かつ列ごとに分離されている半導体記憶装置であって、
前記容量プレートの容量導電膜がそれぞれ第１のスイッチ手段を介して電源電圧部から電源電圧を受ける前記第１、第２ロードトランジスタのソースに接続され、
列方向に並ぶ前記複数のメモリセルに対応するビット線対が第２のスイッチ手段を介して電源電圧部に接続され、
前記第１及び第２のスイッチ手段がそれぞれ同一の切換制御信号を受けて一括して接続状態が選択される半導体記憶装置。
【請求項５】
列方向に並ぶ前記メモリセルに動作不良が発生したときには、前記第１及び第２のスイッチ手段が非導通状態に選択され、
列方向に並ぶ前記複数のメモリセルがセル冗長信号によりスイッチングされて冗長メモリセルと置換される請求項４に記載の半導体記憶装置。
【請求項６】
第１ドライバトランジスタ及び第１ロードトランジスタの各ドレインと第２ドライバトランジスタ及び第２ロードトランジスタの各ゲートとに接続された第１ノードと、第２ドライバトランジスタ及び第２ロードトランジスタの各ドレインと第１ドライバトランジスタ及び第１ロードトランジスタの各ゲートとに接続された第２ノードとで構成され、前記第１、第２ノードに単位情報を記憶するようになっている複数のフルＣＭＯＳ型のＳＲＡＭメモリセルが行方向及び列方向配置され、容量を付加する容量プレートが列方向に並ぶ複数のメモリセルに対して共通化され、かつ列ごとに分離されている半導体記憶装置であって、
前記容量プレートの容量導電膜が第１のスイッチ手段を介して前記第１、第２ドライバトランジスタのソースに接続され、
列方向に並ぶ前記複数のメモリセルの前記第１、第２ロードトランジスタのソースが第２のスイッチ手段を介して電源電圧部に接続され、
列方向に並ぶ前記複数のメモリセルに対応するビット線対が第３のスイッチ手段を介して電源電圧部に接続され、
前記第１ないし第３のスイッチ手段がそれぞれ同一の切換制御信号を受けて一括して接続状態が選択される半導体記憶装置。
【請求項７】
列方向に並ぶ前記メモリセルに動作不良が発生したときには、前記第１ないし第３のスイッチ手段が非導通状態に選択され、
列方向に並ぶ前記複数のメモリセルがセル冗長信号によりスイッチングされて冗長メモリセルと置換される請求項６に記載の半導体記憶装置。
【請求項８】
前記メモリセルがフルＣＭＯＳ型のＳＲＡＭであることを特徴とする請求項１〜７のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものであって、とくにソフトエラーに強くするためにメモリセルに容量を付加する容量プレートを備えた半導体記憶装置に関するものである。さらには、不良メモリセルを冗長メモリセルで置換するようにした半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、ＩＣの集積化及び低電圧化により、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等の半導体記憶装置においては、その記憶保持のための電荷量が減少しつつある。これに伴い、記憶保持の際に、宇宙線等の外的ストレスの影響により、保持されたデータが容易に変化してしまう（データ化けを起こす）といった現象、すなわちソフトエラーが生じやすくなっている。このため、ソフトエラーに強い半導体記憶装置が求められている。
【０００３】
とくに、ＳＲＡＭの場合、高抵抗負荷型やＴＦＴ型のメモリセルを用いたものでは、低電力化に伴い動作特性が悪化する傾向が強い。そこで、近年、フルＣＭＯＳ型（バルク６トランジスタ型）のメモリセルを用いたＳＲＡＭ（以下、略して「ＣＭＯＳ−ＳＲＡＭ」という。）が主流となりつつある。
【０００４】
図１２（ａ）に示すように、ＣＭＯＳ−ＳＲＡＭのメモリセルは、２つのｎ型バルクアクセストランジスタＡＴ１、ＡＴ２（以下、略して「アクセストランジスタＡＴ１、ＡＴ２」という。）と、２つのｎ型バルクドライバトランジスタＤＴ１、ＤＴ２（以下、略して「ドライブトランジスタＤＴ１、ＤＴ２」という。）と、２つのｐ型バルクロードトランジスタＬＴ１、ＬＴ２（以下、略して「ロードトランジスタＬＴ１、ＬＴ２」という。）とを有している。
【０００５】
そして、ワード線ＷＬを介してメモリセルに入力される信号によってアクセストランジスタＡＴ１、ＡＴ２がオンされたときに、ビット線ＢＬ、ＢＬ＃を介して、第１、第２ノードＮ１、Ｎ２に単位情報が書き込まれ、又は読み出されるようになっている。このＣＭＯＳ−ＳＲＡＭは、ロードトランジスタＬＴ１、ＬＴ２によってＨレベル側のノードＮ１、Ｎ２を充電することができるので、記憶ノードの充電力が弱い高抵抗型のＳＲＡＭやＴＦＴ型のＳＲＡＭと比べて、ソフトエラー耐性に優れるといった利点がある。
【０００６】
しかしながら、ＣＭＯＳ−ＳＲＡＭにおいても、低電圧化や、集積化ないしはセルサイズの微細化により、メモリセルの蓄積電荷（電圧×容量）が少なくなり、ソフトエラーが起こりやすくなってきている。このため、何らかのソフトエラー対策を施すことが必要である。なお、ソフトエラーは、一般に、外的ストレス（例えば、α線、中性子線）によって、半導体基板内及びその近傍で電離電子が発生し、該電離電子がＨレベルのノードＮ１、Ｎ２の電荷レベルを変化させてメモリセルを誤動作させるといったことにより生じる。
【０００７】
以下、図１２（ａ）、（ｂ）と、図１３（ａ）、（ｂ）とを参照しつつ、ソフトエラーの発生態様の一例を説明する。
図１２（ａ）は、メモリセルが正常なデータを保持している状態を示し、この状態では、インバータラッチにより第１ノードＮ１はＨレベル（ハイレベル）に保持され、他方第２ノードＮ２はＬレベル（ローレベル）に保持されている。この場合、第１ノードＮ１はオン状態にあるアクセストランジスタＬＴ１を介して電源電圧線ＶＤＤに接続され、他方第２ノードＮ２はオン状態にあるドライブトランジスタＤＴ２を介して接地電圧線ＧＮＤに接続されている。
【０００８】
ここで、瞬間的に、α線による電荷が第１ノードＮ１に進入（衝突）すると、図１２（ｂ）に示すように、ロードトランジスタＬＴ１を介しての電源電圧線ＶＤＤによる駆動が追いつかなくなり、第１ノードＮ１はＨレベルからＬレベルに変化する。
このように第１ノードＮ１がＬレベルに変化すると、図１３（ａ）に示すように、ロードトランジスタＬＴ２がオンされ、第２ノードＮ２は、電源電圧線ＶＤＤに接続されて、ＬレベルからＨレベルに変化する。
【０００９】
そして、第１ノードＮ１がＬレベルに変化すると、図１３（ｂ）に示すように、ロードトランジスタＬＴ１がオフされ、その結果、第１ノードＮ１はＬレベルに固定される。つまり、第１ノードＮ１がＬレベルに保持され、第２ノードＮ２がＨレベルに保持された、図１２（ａ）に示す状態とは逆の状態となり、誤ったデータを保持し続ける状態（ソフトエラー）となる。
【００１０】
また、ＣＭＯＳ−ＳＲＡＭ等の半導体記憶装置においては、メモリセルが記憶保持動作は正常に行うことができる場合でも、スタンバイ不良（スタンバイ電流不良）を起こすことがある。すなわち、例えばＣＭＯＳ−ＳＲＡＭのメモリセル内で、製造工程時における異物等の付着により、わずかにショート（短絡）が発生した場合、記憶保持動作には支障は生じないものの、スタンバイモード時においてはこのわずかなショートにより電流が流れるといった現象、すなわちスタンバイ不良が生じる。この場合、記憶保持動作は正常に行われるので、かかるスタンバイ不良が生じたメモリセルは、製品出荷前における通常の検査では発見できず、これを救済することができない。このため、歩留まりを低下させるといった問題が生じる。このようなスタンバイ不良も、ＩＣの低電圧化や集積化（セルサイズの微細化）により助長されるのはもちろんである。
【００１１】
なお、このようなショートとしては、例えば次のものがあげられる。
▲１▼ ノードと他のノードとの間のショート
▲２▼ ノードと電源電圧線ＶＤＤとの間のショート
▲３▼ ノードと接地電圧線Ｖｓｓとの間のショート
▲４▼ ノードとワード線との間のショート
▲５▼ ノードとビット線との間のショート
▲６▼ ビット線とワード線との間のショート
▲７▼ ワード線と電源電圧線ＶＤＤとの間のショート
▲８▼ ビット線と接地電圧線Ｖｓｓとの間のショート
▲９▼ 電源電圧線ＶＤＤと接地電圧線Ｖｓｓとの間のショート
【００１２】
ところで一方、大記憶容量の半導体記憶装置においては、一般に、歩留まりの向上を図るため、正常に動作しない不良メモリセルと置換するための冗長メモリセルが設けられる。そして、半導体記憶装置内に不良メモリセルが発見されたときには、該不良メモリセルを冗長メモリセルで置換するようにしている。この不良メモリセルを冗長メモリセルで置換する作業は、例えば次のような手順で行なわれる。
【００１３】
すなわち、まず不良メモリセルのアドレスを特定ないしは指定する。そして、冗長プログラム回路内にある不良メモリセルのヒューズをレーザなどにより切断する。これにより、不良メモリセルは、常時非選択状態に保持され、無効化される。この後、冗長メモリセルに、無効化された不良メモリセルのアドレスを割り当てる。これにより、無効化された不良メモリセルが冗長メモリセルによって置換される。
【００１４】
【発明が解決しようとする課題】
かくして、このようなＣＭＯＳ−ＳＲＡＭ等の半導体記憶装置は、まず、ＩＣの低電圧化や、集積化ないしはセルサイズの微細化にもかかわらず、ソフトエラーの発生を低減することができる構造とすることが必要である。
【００１５】
そこで、記憶ノードに容量を付加することにより、メモリセルの蓄積容量を増加させ、ソフトエラー等を低減するようにしたＳＲＡＭが提案されている（例えば、米国特許第５,５４１,４２７号、特開平６−３０２７８５号公報、特開昭６３−１６６５８号公報参照）。しかしながら、これらの先行技術文献に開示されている、記憶ノードに容量を付加した従来のＳＲＡＭでは、その構造及び製造工程が複雑化するといった問題がある。
【００１６】
また、ＣＭＯＳ−ＳＲＡＭ等の半導体記憶装置においては、スタンバイ不良を低減することができても、これを完全になくすことは困難である。したがって、該半導体記憶装置を、メモリセル内にスタンバイ不良が生じたときには、このメモリセルを容易にないしは簡単に冗長メモリセルと置換することができる構造とすることもまた必要である。
【００１７】
本発明は、上記従来の問題を解決するためになされたものであって、ＩＣの低電圧化や集積化等により記憶保持のための電荷量が少なくなった場合でも、ソフトエラーの発生を有効に低減することができる、その構造及びその製造工程が簡素な半導体記憶装置を提供することを解決すべき課題とする。
【００１８】
さらには、メモリセルのスタンバイ不良が生じたときには、該メモリセルを容易にないしは簡単に冗長メモリセルで置換することができる半導体記憶装置を提供することをも解決すべき課題とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するためになされた本発明にかかる半導体記憶装置は、その基本的な態様においては、（ｉ）それぞれ記憶ノードに単位情報（例えば、Ｈ、Ｌの２値情報）を記憶するようになっている複数のメモリセルが行方向（ロー方向）及び列方向（コラム方向）に２次元配列で配置される一方、ソフトエラーに強くするための容量を付加する容量プレートが設けられている半導体記憶装置であって、（ii）上記容量プレートが、列方向に並ぶ複数のメモリセルに対して共通化（ないしは共有化）され、かつ列ごとに分離されていることを特徴とするものである。
【００２０】
上記の基本的な態様の半導体記憶装置においては、列方向に並ぶメモリセルにスタンバイ不良が発生したときには、容量プレートの容量導電膜が電源電圧部（ＶＤＤ）に接続され、該メモリセルがセル冗長信号によりスイッチングされて、冗長メモリセルと置換されるようになっているのが好ましい。
【００２１】
ここで、記憶ノードが、第１ドライバトランジスタ及び第１ロードトランジスタの各ドレインと第２ドライバトランジスタ及び第２ロードトランジスタの各ゲートとに接続された第１ノードと、第２ドライバトランジスタ及び第２ロードトランジスタの各ドレインと第１ドライバトランジスタ及び第１ロードトランジスタの各ゲートとに接続された第２ノードとで構成されている場合は、容量導電膜を第１、第２ロードトランジスタのソースに接続することにより、該容量導電膜が電源電圧部（ＶＤＤ）に接続されるようになっているのが好ましい。
【００２２】
また、上記の基本的な態様の半導体記憶装置においては、列方向に並ぶメモリセルにスタンバイ不良が発生したときには、容量プレートの容量導電膜が接地電圧部（ＧＮＤ又はＶｓｓ）に接続され、該メモリセルがセル冗長信号によりスイッチングされて、冗長メモリセルと置換されるようになっていてもよい。
【００２３】
ここで、記憶ノードが、第１ドライバトランジスタ及び第１ロードトランジスタの各ドレインと第２ドライバトランジスタ及び第２ロードトランジスタの各ゲートとに接続される第１ノードと、第２ドライバトランジスタ及び第２ロードトランジスタの各ドレインと第１ドライバトランジスタ及び第１ロードトランジスタの各ゲートとに接続される第２ノードとで構成されている場合は、容量導電膜を第１、第２ドライバトランジスタのソースに接続することにより、該容量導電膜が接地電圧部（ＧＮＤ又はＶｓｓ）に接続されるようになっているのが好ましい。
【００２４】
上記半導体記憶装置においては、いずれも、メモリセルとしてフルＣＭＯＳ型（バルク６トランジスタ）のＳＲＡＭを用いることができる。
【００２５】
【発明の実施の形態】
実施の形態１．
図１（ａ）は、本発明にかかる容量プレートを備えたＣＭＯＳ−ＳＲＡＭ（フルＣＭＯＳ型のメモリセルを備えたＳＲＡＭ）を構成する１つのメモリセルのレイアウト構造を示す平面図である。図１（ｂ）は、図１（ａ）に示すメモリセルの電気的接続形態を示す回路図である。図２（ａ）〜（ｃ）及び図３（ａ）、（ｂ）は、それぞれ、図１（ａ）に示すメモリセルを、下層側から上層側に層状に分割して示した平面図である。なお、以下では、便宜上、図１（ａ）〜図３（ｂ）における位置関係において、右側及び左側を、それぞれ、「右」及び「左」という。また、手前側及び向こう側を、それぞれ、「前」及び「後」という。
【００２６】
図１（ａ）、（ｂ）に示すように、セルプレート１には、容量プレート２と、第１及び第２のｎ型のアクセストランジスタＡＴｒ１、ＡＴｒ２と、第１及び第２のｎ型のドライバトランジスタＤＴｒ１、ＤＴｒ２と、第１及び第２のｐ型のロードトランジスタＬＴｒ１、ＬＴｒ２と、第１及び第２のノードＮＤ１、ＮＤ２とが設けられている。
【００２７】
ここで、第１ノードＮＤ１は、第１ドライバトランジスタＤＴｒ１及び第１ロードトランジスタＬＴｒ１の各ドレインと、第２ドライバトランジスタＤＴｒ２及び第２ロードトランジスタＬＴｒ２の各ゲートと、第１アクセストランジスタＡＴｒ１のドレインとに接続されている。他方、第２ノードＮＤ２は、第２ドライバトランジスタＤＴｒ２及び第２ロードトランジスタＬＴｒ２の各ドレインと、第１ドライバトランジスタＤＴｒ１及び第１ロードトランジスタＬＴｒ１の各ゲートと、第２アクセストランジスタＡＴｒ２のドレインとに接続されている。
【００２８】
両アクセストランジスタＡＴｒ１、ＡＴｒ２の各ゲートは、それぞれ、ワード線ＷＬに接続されている。第１アクセストランジスタＡＴｒ１のソースはビット線ＢＬに接続されている。第２アクセストランジスタＡＴｒ２のソースは、ビット線ＢＬとは相補であるビット線ＢＬ＃に接続されている。両ロードトランジスタＬＴｒ１、ＬＴｒ２の各ソースは、それぞれ、電源電圧線Ｍ−ＣＶＤＤに接続されている。また、両ドライバトランジスタＤＴｒ１、ＤＴｒ２の各ソースは、それぞれ、接地電圧線Ｖｓｓ（ＧＮＤ）に接続されている。
【００２９】
図２（ａ）は、メモリセル１の最下層を示している。図２（ａ）に示すように、メモリセル１のこの層には、４つの活性層３ａ〜３ｄと、該活性層３ａ〜３ｄの上に配置された４つのゲート配線４ａ〜４ｄとが設けられている。そして、これらの活性層３ａ〜３ｄ及びゲート配線４ａ〜４ｄには、前記の各トランジスタＡＴｒ１、ＡＴｒ２、ＤＴｒ１、ＤＴｒ２、ＬＴｒ１、ＬＴｒ２が形成されている。
【００３０】
ここで、メモリセル１の後部には、左側から右側に向かって順に直線状に、第１ドライバトランジスタＤＴｒ１と、第１ロードトランジスタＬＴｒ１と、第２アクセストランジスタＡＴｒ２とが配置されている。また、メモリセル１の前部には、左側から右側に向かって順に直線状に、第１アクセストランジスタＡＴｒ１と、第２ロードトランジスタＬＴｒ２と、第２ドライブトランジスタＤＴｒ２とが配置されている。
【００３１】
かかる配置においては、ゲート配線４ａにより、第１ドライバトランジスタＤＴｒ１と第１ロードトランジスタＬＴｒ１とが同電位となる。そして、ゲート配線４ｄにより、第２ドライバトランジスタＤＴｒ２と第２ロードトランジスタＬＴｒ２とが同電位となる。また、２つのゲート配線４ｂ、４ｃは、それぞれ、第２アクセストランジスタＡＴｒ２及び第１アクセストランジスタＡＴｒ１を形成している。
【００３２】
図２（ｂ）は、メモリセル１の下から２番目の層を示している。図２（ｂ）に示すように、メモリセル１のこの層には、タングステンダマシンプロセスにより形成された１０個のタングステンダマシン層５ａ〜５ｊ（以下、略して「ダマシン層５ａ〜５ｊ」という。）が設けられている。ここで、２つのダマシン層５ｅ、５ｆは、それぞれ、第１ノードＮＤ１及び第２ノードＮＤ２を構成している。その他のダマシン層ａ〜ｄ、ｇ〜ｊは、各トランジスタＡＴｒ１、ＡＴｒ２、ＤＴｒ１、ＤＴｒ２、ＬＴｒ１、ＬＴｒ２を、ワード線ＷＬ、ビット線ＢＬ、ビット線ＢＬ＃、電源電圧線ＶＤＤ、接地電圧線Ｖｓｓ（ＧＮＤ）に接続させるための配線である。
【００３３】
具体的には、ダマシン層５ａは、第１ドライバトランジスタＤＴｒ１のソースと接地線Ｖｓｓとを接続する。ダマシン層５ｂは、第１ロードトランジスタＬＴｒ１のソースと電源電圧線ＶＤＤとを接続する。ダマシン層５ｃは、第２アクセストランジスタＡＴｒ２のソースとビット線ＢＬ＃とを接続する。ダマシン層５ｄは、第１アクセストランジスタＡＴｒ１のゲートとビット線ＢＬとを接続する。ダマシン層５ｅは、第１アクセストランジスタＡＴｒ１のドレインと、第１ドライバトランジスタＤＴｒ１のドレインと、第１ロードトランジスタＬＴｒ１のドレインと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２の各ゲートとに接続され、かつゲート配線４ｄにつながる「Ｌ」字型のタングステンダマシンノードである。
【００３４】
ダマシン層５ｆは、第２アクセストランジスタＡＴｒ２のドレインと、第２ドライバトランジスタＤＴｒ２のドレインと、第２ロードトランジスタＬＴｒ２のドレインと、第１ロードトランジスタＴｒ１及び第１ドライバトランジスタＤＴｒ１のゲートとに接続され、かつゲート配線４ａにつながる「Ｌ」字型のタングステンダマシンノードである。ダマシン層５ｇは、第２アクセストランジスタＡＴｒ２のゲートとビット線ＢＬ＃とを接続する。ダマシン層５ｈは、第１アクセストランジスタＡＴｒ１のソースとビット線ＢＬとを接続する。ダマシン層５ｉは、第２ロードトランジスタＴｒ２のソースと電源電圧線ＶＤＤとを接続する。ダマシン層５ｊは、第２ドライバトランジスタＤＴｒ２のソースと接地電圧線Ｖｓｓとを接続する。なお、ダマシン層５ｅ、ｆ以外のダマシン層ａ〜ｄ、ｇ〜ｊは、隣り合うメモリセル（図示せず）と共通である。
【００３５】
図２（ｃ）は、メモリセル１の下から３番目の層を示している。図２（ｃ）に示すように、メモリセル１のこの層には、容量プレート２（セルプレート）が配置されている。この容量プレート２は、両ノードＮＤ１、ＮＤ２の直上に形成され、両ノードＮＤ１、ＮＤ２に容量を付加している。容量プレート２は、容量導電膜１１（図４（ｂ）参照）と、容量絶縁膜１２（図４（ｂ）参照）とで構成され、両者１１、１２は同じ形をしている。容量プレート２の形成工程においては、まず容量絶縁膜１２が形成され、続いて容量絶縁膜１２の直上に容量導電膜１１が形成される。なお、容量導電膜１１は、ダマシン層５ａ、５ｃ、５ｄ、５ｇ、５ｈ、５ｊに接触しないように、充分なマージンがとられている。このように、ノードＮＤ１、ＮＤ２と、容量絶縁膜１２と、容量導電膜１１とからなる積層構造により、ノードＮＤ１、ＮＤ２の直上に容量を形成している。
【００３６】
図３（ａ）は、メモリセル１の下から４番目の層を示している。図３（ａ）に示すように、メモリセル１のこの層には、それぞれ行方向（ロウ方向）に伸びる７つの１層金属配線６ａ〜６ｇが設けられている。なお、１層金属配線６ｄは、ワード線ＷＬを構成する。メモリセル１の後部において、１層金属配線６ａ近傍には、接地線Ｖｓｓとの接続のために、１層金属配線６ａとダマシン層５ａとを接続するスタックドヴィアコンタクト７ａが設けられている。１層金属配線６ｂ近傍には、電源電圧線ＶＤＤとの接続のために、１層金属配線６ｂとダマシン層５ｂとを接続するスタックドヴィアコンタクト７ｂが設けられている。１層金属配線６ｃ近傍には、ビット線ＢＬ＃との接続のために、１層金属配線６ｃとダマシン層５ｃとを接続するスタックドヴィアコンダクト７ｃが設けられている。
【００３７】
前後方向にみてメモリセル１の中部において、１層金属配線６ｄ近傍には、左側で１層金属配線６ｄとダマシン層５ｄとを接続するスタックドヴィアコンタクト７ｄと、右側で１層金属配線６ｄとダマシン層５ｇとを接続するスタックドヴィアコンタクト７ｅとが設けられている。
【００３８】
メモリセル１の前部において、１層金属配線６ｅ近傍には、ビット線ＢＬとの接続のために、１層金属配線６ｅとダマシン層５ｈとを接続するスタックドヴィアコンタクト７ｆが設けられている。１層金属配線６ｆ近傍には、電源電圧線ＶＤＤとの接続のために、１層金属配線６ｆとダマシン層５ｉとを接続するスタックドヴィアコンタクト７ｇが設けられている。１層金属配線６ｇ近傍には、接地線Ｖｓｓとの接続のために、１層金属配線６ｇとダマシン層５ｊとを接続するスタックドヴィアコンタクト７ｈが設けられている。なお、１層金属配線６ａ〜６ｇ及びスタックドヴィアコンタクト７ａ〜７ｈは、隣り合うメモリセル（図示せず）と共通である。また、１層金属配線６ｄ、すなわちワード線ＷＬは、行方向につながっている。
【００３９】
図３（ｂ）は、メモリセル１の最上層（下から５番目の層）を示している。図３（ｂ）に示すように、メモリセル１のこの層には、それぞれ列方向（カラム方向）に伸びる５つの２層金属配線８ａ〜８ｅが設けられている。これらの２層金属配線８ａ〜８ｅは、それぞれ、左側の接地電圧線Ｖｓｓと、ビット線ＢＬと、電源電圧線ＶＤＤ（Ｍ−Ｃ ＶＤＤ）と、ビット線ＢＬ＃と、右側の接地電圧線Ｖｓｓとを構成する。
【００４０】
ここで、２層金属配線８ａ近傍には、２層金属配線８ａ（Ｖｓｓ）と１層金属配線６ａとを接続するヴィアコンタクト９ａが設けられている。２層金属配線８ｂ近傍には、２層金属配線８ｂ（ＢＬ）と１層金属配線６ｅとを接続するヴィアコンタクト９ｄが設けられている。２層金属配線８ｃ近傍には、それぞれ、２層金属配線８ｃ（ＶＤＤ）と１層金属配線６ｂ、６ｆとを接続するヴィアコンタクト９ｂ、９ｅが設けられている。２層金属配線８ｄ近傍には、２層金属配線８ｄ（ＢＬ＃）と１層金属配線６ｃとを接続するヴィアコンタクト９ｃが設けられている。２層金属配線８ｅ近傍には、２層金属配線８ｅ（Ｖｓｓ）と１層金属配線６ｇとを接続するヴィアコンタクト９ｆが設けられている。なお、２層金属配線８ａ〜８ｅは、カラム方向に隣り合うメモリセル（図示せず）につながっている。また、ヴィアコンタクト９ａ〜９ｆは、周囲のメモリセル（図示せず）と共通である。
【００４１】
そして、前記のとおりの構造を備えたメモリセル１が、行方向及び列方向に２次元配列で配置され、これにより本発明にかかるソフトエラー対策容量が付加されたＣＭＯＳ−ＳＲＡＭが構築されている。以下、このＣＭＯＳ−ＳＲＡＭの構成及び機能を説明する。
図４（ａ）は、８個のメモリセル１が、行方向に２個並び、列方向に４個並ぶように２次元配列されたＣＭＯＳ−ＳＲＡＭ（２×４レイアウト）の平面図である。図４（ｂ）は、図４（ａ）に示すＣＭＯＳ−ＳＲＡＭを折れ線Ｊに沿った、おおむね列方向に切断した立面断面図である。また、図５（ａ）は、図４（ａ）、（ｂ）に示すＣＭＯＳ−ＳＲＡＭの等価回路を示す図である。
【００４２】
図４（ａ）、（ｂ）及び図５（ａ）に示すように、このＣＭＯＳ−ＳＲＡＭでは、各メモリセル１の容量プレート２は、列方向、すなわち図４（ａ）において矢印Ｙで示す方向につながっている。すなわち、列方向に並ぶ複数のメモリセル１については、容量プレート２が共通化ないしは共有化されている。つまり、実質的には、各列毎に１つずつ容量プレート２が設けられているともいえる。しかしながら、各メモリセル１の容量プレート２は、行方向、すなわち図４（ａ）において矢印Ｘで示す方向にはつながっていない。すなわち、行方向に隣り合う容量プレート２は、互いに独立している（分離されている）。
【００４３】
容量プレート２は、ＣＭＯＳ−ＳＲＡＭを構成する各メモリセル１の記憶保持部である両ノードＮＤ１、ＮＤ２につながっている。なお、各ノードＮＤ１、ＮＤ２は、層間膜１３によって互いに確実に絶縁されている。そして、各ノードＮＤ１、ＮＤ２の直上に容量絶縁膜１２が配置され、この容量絶縁膜１２の直上に容量導電膜１１が形成されている。すなわち、容量プレート２は、容量導電膜１１と容量絶縁膜１２とが積層された２層構造のものである。この容量プレート２によってノードＮＤ１、ＮＤ２の容量が増加している。
【００４４】
ここで、容量プレート２を容量として機能させるには、容量導電膜１１に定電圧（例えば、ＶＤＤ、ＧＮＤ等）を印加する必要がある。このため、容量導電膜１１は、所定の定電圧印加用電源に接続される。そして、このＣＭＯＳ−ＳＲＡＭでは、前記のとおり、列方向に並ぶ複数のメモリセル１について容量プレート２が共通化されているので、容量導電膜１１の定電圧印加用電源への接続は、同一列内の複数のメモリセル１に対して１つのみでよい。したがって、容量プレート２に定電圧を供給するための配線構造（例えば、コンタクト）ないしその製造プロセスが非常に簡素化される。また、歩留まりも大幅に高められる。
【００４５】
例えば、図５（ｂ）に示すように、容量プレート２（容量導電膜１１）が列方向につながっていない場合は、各メモリセル１の容量プレート２の容量導電膜１１に、それぞれ、個別に定電圧を供給する必要がある。このため、容量用配線１４と多数のコンタクト１５とを設けなければならず、容量プレート２に定電圧を供給するための配線構造が非常に複雑なものなる。このため、歩留まりの低下を招き、かつ冗長メモリセルを構築しにくくなる
【００４６】
このように、実施の形態１にかかるＣＭＯＳ−ＳＲＡＭないしメモリセル１では、ノード接続配線の上側に容量プレート２が設けられているので、メモリセルサイズを増加させることなく、ソフトエラー対策容量を形成することができる。ここで、ノードＮＤ１、ＮＤ２の直上に形成される容量プレート２の容量導電膜１１に印加する電位を、両ロードトランジスタＬＴｒ１、ＬＴｒ２のソース電位ＶＤＤに設定した場合は、該ソースの直上に形成される電源電圧線ＶＤＤとの接続のためのダマシン層５ｂ、５ｉと、容量プレート２とのマージンは必要とされない。このため、容量プレート２を大きく形成することができ、より大きな容量を得ることができる。したがって、メモリセルの面積を増やさずに、容易に容量を追加することができ、ソフトエラーに強いＣＭＯＳ−ＳＲＡＭが得られる。
【００４７】
なお、容量プレート２の容量導電膜１１に印加する電位を、電源電圧線ＶＤＤと異なる電位、例えば接地電圧線Ｖｓｓ（ＧＮＤ）に設定した場合は、容量導電膜１１が電源電圧線ＶＤＤとショートする可能性が高くなる。このため、両ダマシン層５ｂ、５ｉと容量プレート２との間隔を大きくする必要がある。ただし、この場合は、容量プレート２の容量導電膜１１が接地電圧（Ｖｓｓ）であるので、容量プレート２と、ダマシン層５ａ、５ｊとのマージンは必要とされない。このため、総合的には、メモリセルの面積を増やすことなく容易に容量を追加することができ、ソフトエラーに強いＳＲＡＭが得られる。
【００４８】
以上、実施の形態１にかかるＣＭＯＳ−ＳＲＡＭ（半導体記憶装置）よれば、ＩＣの低電圧化や集積化等により記憶保持のための電荷量が少なくなった場合でも、ソフトエラーの発生を有効に低減することができる。また、容量プレート２に定電圧を供給するための配線構造及びその製造プロセスを簡素化することができる。さらに、スタンバイ不良が発生したメモリセルを冗長メモリセルで置換することにより、スタンバイ不良を救済することができ、歩留まりを大幅に高めることができる。
【００４９】
実施の形態２．
以下、主として図６を参照しつつ、また適宜図１〜図５を参照しつつ、本発明の実施の形態２にかかるＣＭＯＳ−ＳＲＡＭ（半導体記憶装置）を説明する。ただし、この実施の形態２にかかるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの基本構成は、図１〜図５に示す、実施の形態１にかかるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの場合と同様であるので、説明の重複を避けるため、以下では主として実施の形態１と異なる点を説明する。なお、図６に示す実施の形態２において、実施の形態１と共通する構成要素には、実施の形態１の場合と同一の参照番号が付されている。
【００５０】
図６に示すように、実施の形態２にかかるＣＭＯＳ−ＳＲＡＭでは、列方向に並ぶ複数のメモリセル１に対して共通化された容量プレート２の容量導電膜１１が電源電圧線ＶＤＤに接続され、これにより容量プレート２がノードＮＤ１、ＮＤ２にソフトエラー対策用容量を付加するようになっている。このＣＯＭＳ−ＳＲＡＭには、歩留まりの向上を図るため、不良なメモリセル１と置換するための冗長メモリセル（図示せず）が設けられている。そして、ＣＭＯＳ−ＳＲＡＭ内に不良なメモリセル１が発見されたときには、該メモリセル１を冗長メモリセルで置換するようにしている。なお、不良なメモリセル１を冗長メモリセルで置換する手法は、後で説明する。
【００５１】
また、このＣＭＯＳ−ＳＲＡＭにおいては、電源電圧線Ｍ−ＣＶＤＤ、接地電圧線Ｖｓｓ（ＧＮＤ）及び容量プレート２は、それぞれ、ビット線ＢＬ、ＢＬ＃と平行な方向に伸長するように配置されている。他方、ワード線ＷＬは、ビット線ＢＬ、ＢＬ＃と垂直な方向に伸長するように配置されている。なお、容量プレート２は、行方向には連結されていない（すなわち、列毎に分離されている）。そして、各ワード線ＷＬをスイッチングするワード線ドライバ１６と、各ビット線ＢＬ、ＢＬ＃をスイッチングするビット線ドライバ１７とが設けられている。なお、ワード線ドライバ１６は単純化され、ワード線プルアップ素子を省略してＮＭＯＳの形態で示されている。このワード線ドライバ１６では、スタンバイ時には、ＮＭＯＳのゲート信号は電源電圧（ＶＤＤ電圧）とされている。また、ビット線ドライバ１７も単純化され、ＰＭＯＳの形態で示されている。このビット線ドライバ１７では、スタンバイ時には、ＰＭＯＳのゲート信号が接地電圧（Ｖｓｓ電圧）とされている。
【００５２】
ビット線ＢＬ（ＢＬ＃）と、容量プレート２の容量導電膜１１を電源電圧線ＶＤＤに接続するプレート接続線１８と、電源電圧線Ｍ−ＣＶＤＤとには、それぞれ、ｐ型ＭＯＳトランジスタからなるビット線負荷用スイッチ１９と、セルプレート用スイッチ２０と、Ｍ−ＣＶＤＤ用スイッチ２１とが介設されている。これらの各スイッチは、それぞれ、ヒューズプログラム信号線２２を介して印加されるヒューズプログラム出力信号によって制御されるようになっている。これら３つのスイッチ１９〜２１の制御信号は、共通化されている。
【００５３】
かくして、このＣＭＯＳ−ＳＲＡＭでは、列方向に並ぶメモリセル１にスタンバイ不良が発生したときには、容量プレート２の容量導電膜１１が電源電圧線ＶＤＤに接続され、該メモリセル１がセル冗長信号によりスイッチングされて冗長メモリセルと置換される。以下、スタンバイ不良の場合について、スタンバイ不良の検出手法ないし不良なメモリセル１の冗長カラム（冗長メモリセル）への置換手法を説明する。
【００５４】
まず、スタンバイ不良の検出方法ないし不良なメモリセル１の冗長カラム（冗長メモリセル）への置換方法の概要を説明する。
すなわち、テストモード時において、スイッチ回路をすべて非導通状態に設定した場合、メモリセル１の列方向の配列（以下、「メモリセルアレイ１」という。）中にスタンバイ電流不良のメモリセル１が存在すれば、電源電圧線Ｍ−ＣＶＤＬの電圧が、そのリーク電流により低下する。したがって、この電圧降下を検出することにより、スタンバイ電流不良のメモリセルアレイ１を検出することができる。電源電圧線Ｍ−ＶＶＤＤの電圧レベルが接地電圧レベルになると、これに対応するメモリセル１の記憶データが消失し、このメモリセル１が動作不良状態となる。そこで、メモリセル１のデータを読出し、メモリセル１の記憶データがテスト書込データと異なっているか否か（又は、正常データを読み出せないか否か）を判定することにより、不良なメモリセルアレイ１ないしメモリセル１を特定することができる。
【００５５】
スタンバイ電流不良のメモリセルアレイ１を特定した後、ヒューズプログラム回路（図示せず）をプログラムし、不良なメモリセルアレイ１に対応する電源電圧線Ｍ−ＣＶＤＤを電源ノードから切り離す。このように、スタンバイ電流不良／動作正常のメモリセルアレイ１を確実に検出し、対応する電源電圧線ＭＣ−ＶＤＤを電源ノードから切り離すことにより、スタンバイ電流不良／動作正常のメモリセルアレイ１を冗長置換により救済することができ、かつスタンバイ電流を低減することができる。
【００５６】
以下、図７に示すフローチャートを参照しつつ、具体的なスタンバイ不良の検出方法ないし冗長メモリセルへの置換方法を説明する。
すなわち、まず、通常の使用状態での電圧レベルの電源電圧で、メモリセルアレイ１の各メモリセル１にテストデータを書き込む（ステップＳ１）。そして、メモリセル１へのテストデータの書き込みが完了した後、電源電圧（ＶＤＤ電圧）を、通常の使用状態よりも高い状態に保持し、このメモリセルアレイ１をスタンバイ状態にする（ステップＳ２）。
【００５７】
これらの動作は、外部のテスタ（図示せず）から電源端子に印加される電源電圧レベルを調整することにより行われる。また、ステップＳ２で電源電圧（ＶＤＤ電圧）を通常使用時よりも高くすることにより、スタンバイ電流不良／動作正常のメモリセルアレイ１ないしはメモリセル１の存在を顕著化させることができる。
【００５８】
続いて、テストモード指示信号ＴＥＳＴ１をＨレベルに設定し、電源電圧線Ｍ−ＣＶＤＤを電源ノードから分離する（ステップＳ３）。電源電圧線Ｍ−ＣＶＤＤに、スタンバイ電流不良のメモリセル１が接続されている場合、該電源電圧線Ｍ−ＣＶＤＤの電圧レベルが低下する。
【００５９】
次に、テストモード指示信号ＴＥＳＴ２をＨレベルに設定し、各電源電圧線Ｍ−ＣＶＤＤの電圧レベルを検出し、その検出結果に応じて、対応する電源電圧線の電圧レベルをそれぞれ設定する（ステップＳ４）。すなわち、異常スタンバイ電流によりその電圧レベルが低下した電源電圧線Ｍ−ＣＶＤＤの電圧レベルを、接地電圧レベルに駆動する。そして、これらのテストモード指示信号ＴＥＳＴ１及びＴＥＳＴ２をともにＬレベルに設定し、スタンバイ電流不良のメモリセル１を顕在化させて動作不良状態とする動作ステップを完了する（ステップＳ５）。スタンバイ電流不良のメモリセル１は、その電源ノードに接地電圧が供給されており、記憶データは消失している。次に、このメモリセルの記憶データを順次読み出す（ステップＳ６）。
【００６０】
読み出したメモリセルデータが、書き込んだテストデータと異なる場合は、この不良のメモリセル１のアドレス（列アドレス）を特定する（ステップＳ７）。なお、このメモリセル１の記憶データは、その記憶ノードがともにＬレベルであり、読み出データは不定データとなる。ここで、動作不良が生じたメモリセル１のアドレスは動作不良を検出するテストモード時に検出され、スタンバイ電流不良／動作正常のメモリセル１と、動作不良のメモリセル１との識別が行われる。動作不良のメモリセル１が、スタンバイ電流不良を生じさせるとは限らないからである。
【００６１】
ステップＳ７で不良のメモリセル１の特定が行われた後、この不良のメモリセル１の列アドレス（以下、「不良列アドレス」という。）をプログラムし、プログラム回路において、この不良のメモリセル１に対応するプログラム回路のリンク素子を溶断する。これにより、スタンバイ電流不良のメモリセル１に接続された電源電圧線Ｍ−ＣＶＤＤを電源ノードから切り離す。
【００６２】
これにより、通常動作モード時において、スタンバイ電流不良のメモリセル１が、異常なスタンバイリーク電流を引き起こすのを防止することができる。不良の列アドレスを用いるのは、電源電圧線Ｍ−ＣＶＤＤが列方向に延在しており、各メモリセルアレイ１に対応して電源電圧線Ｍ−ＣＶＤＤが配置されるからである。なお、動作不良のメモリセルアレイ１ないしメモリセル１に対しては、スタンバイ電流の不良／正常にかかわらず、対応する電源電圧線Ｍ−ＣＶＤＤの電源ノードからの切り離しを行ってもよい。
【００６３】
そして、ステップＳ８における不良列アドレスのプログラムにより、スタンバイ電流不良／動作正常のメモリセルアレイ１ないしメモリセル１が、冗長メモリセルに置換される。なお、一般的には、各メモリセルアレイ１に対応してスイッチゲートが設けられ、メモリセルアレイ単位で電源電圧線Ｍ−ＣＶＤＤの分離が行われる。しかしながら、このスイッチゲートは、複数列の電源電圧線Ｍ−ＣＶＤＤに対して１つ設けられてもよい。この場合、複数列単位でスタンバイ電流不良のメモリセル１の置換救済が行われる。
【００６４】
また、ステップＳ６において、メモリセル１のデータ読み出し時にテストモード指示信号ＴＥＳＴ１及びＴＥＳＴ２が活性状態に保持されていてもよい。すなわち、電源電圧線Ｍ−ＣＶＤＤの電圧を検出保持回路（図示せず）によりラッチした状態で、メモリセル１のデータの読出が行なわれてもよい。
【００６５】
このように、列方向に延在する電源電圧線Ｍ−ＣＶＤＤを、テストモード時に電源ノードから分離し、この電源電圧線Ｍ−ＣＶＤＤの電圧レベルを検出する。そして、電源電圧線Ｍ−ＣＶＤＤの電圧レベルが低下している場合は、電源電圧線Ｍ−ＣＶＤＤを接地電圧レベルに駆動し、スタンバイ電流不良のメモリセルアレイ１ないしメモリセル１を確実に動作不良状態に設定することができる。これにより、スタンバイ電流不良／動作正常のメモリセルアレイ１ないしメモリセル１を、動作不良状態に設定することができ、容易に、この列アドレスを特定することができる。また、スタンバイ電流不良の電源電圧線Ｍ−ＣＶＤＤを電源ノードから切り離しておくことにより、スタンバイ電流不良を確実に救済することができる。
【００６６】
つまり、前記の構造を備えたＣＭＯＳ−ＳＲＡＭにおいて、例えば、ある列（カラム）にスタンバイ不良が見つかると、ヒューズプログラム信号がＨレベルになる。これにより、ビット線負荷用スイッチ１９と、セルプレート用スイッチ２０と、Ｍ−ＣＶＤＤ用スイッチ２１とがオフされ、その列のメモリセル１にはスタンバイ電流が流れなくなり、冗長カラム（冗長メモリセル）に置換される。これにより、例えば次のような原因によるカラム系スタンバイ不良や容量プレート２に関する不良を救済することができる。
【００６７】
▲１▼ ノードＮＤ１、ＮＤ２と他のノードＮＤ１、ＮＤ２との間のショート
▲２▼ ノードＮＤ１、ＮＤ２と電源電圧線ＶＤＤとの間のショート
▲３▼ ノードＮＤ１、ＮＤ２と接地電圧線Ｖｓｓとの間のショート
▲４▼ ノードＮＤ１、ＮＤ２とワード線ＷＬとの間のショート
▲５▼ ノードＮＤ１、ＮＤ２とビット線ＢＬ、ＢＬ＃との間のショート
▲６▼ ビット線ＢＬ、ＢＬ＃とワード線ＷＬとの間のショート
▲７▼ ワード線ＷＬと電源電圧線ＶＤＤとの間のショート
▲８▼ ビット線ＢＬ、ＢＬ＃と接地電圧線Ｖｓｓとの間のショート
▲９▼ 電源電圧線ＶＤＤと接地電圧線Ｖｓｓとの間のショート
【００６８】
以上、実施の形態２によれば、スタンバイ不良が生じたカラムの冗長カラムへのライン置換を、ビット線ＢＬ（ＢＬ＃）と、プレート接続線１８と、電源電圧線Ｍ−ＣＶＤＤ容量の一括置換により、容易に行うことができる。よって、メモリセル１のスタンバイ不良が生じたときには、該メモリセル１を容易にないしは簡単に冗長メモリセルで置換することができ、歩留まりを向上させることができる。
【００６９】
実施の形態３．
以下、主として図８を参照しつつ、また適宜図１〜図６を参照しつつ、本発明の実施の形態３にかかるＣＭＯＳ−ＳＲＡＭ（半導体記憶装置）を具体的に説明する。ただし、この実施の形態３にかかるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの基本構成は、実施の形態１、２にかかるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの場合と同様であるので、説明の重複を避けるため、以下では主として実施の形態１、２と異なる点を説明する。なお、図８に示す実施の形態３において、実施の形態１、２と共通する構成要素には、実施の形態１、２の場合と同一の参照番号が付されている。
【００７０】
図８に示すように、実施の形態３にかかるＣＭＯＳ−ＳＲＡＭでは、容量プレート２の容量導電膜１１を、非常に短い接続導線２３を介して、電源電圧線Ｍ−ＣＶＤＤ（第１、第２ロードトランジスタＬＴｒ１、ＬＴｒ２のソース）に接続することにより、容量導電膜１１に電源電圧（ＶＤＤ）が印加されるようになっている。そして、図６に示す実施の形態２における容量プレート用スイッチ２０は省かれている。つまり、電源電圧線ＭＣ−ＶＤＤと容量プレート２の容量導電膜１１とが接続され、Ｍ−ＣＶＤＤ用スイッチ２１は、実施の形態２におけるセルプレート用スイッチ２０を兼ねている（容量プレート２と第１、第２ロードトランジスタＬＴｒ１、ＬＴｒ２とに対して共通化されている）。その他の構成は、実施の形態２の場合と同様である。
【００７１】
この実施の形態３においても、実施の形態２の場合と同様に、ヒューズプログラム信号のオン・オフにより、スタンバイ不良が生じたカラム（メモリセル）の冗長カラム（冗長メモリセル）へのライン置換を、ビット線ＢＬ（ＢＬ＃）と、接続導線２３と、電源電圧線Ｍ−ＣＶＤＤとを一括置換することにより、容易に行うことができる。よって、メモリセル１のスタンバイ不良が生じたときには、メモリセル１を容易にないしは簡単に冗長メモリセルで置換することができ、歩留まりを向上させることができる。
【００７２】
さらに、プレート接続線１８及び容量プレート用スイッチ２０を必要としないので、配線及びトランジスタの数が低減され、該ＣＭＯＳ−ＳＲＡＭの構造ないしはその製造工程が簡素化される。また、ヒューズプログラム回路出力信号により、同時にフローティングを行うことができる。
【００７３】
実施の形態４．
以下、主として図９、図１１（ａ）、（ｂ）を参照しつつ、また適宜図１〜図６を参照しつつ、本発明の実施の形態４にかかるＣＭＯＳ−ＳＲＡＭ（半導体記憶装置）を具体的に説明する。ただし、この実施の形態４にかかるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの基本構成は、実施の形態１、２にかかるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの場合と同様であるので、説明の重複を避けるため、以下では主として実施の形態１、２と異なる点を説明する。なお、図９に示す実施の形態４において、実施の形態１、２と共通する構成要素には、実施の形態１、２の場合と同一の参照番号が付されている。
【００７４】
図９に示すように、実施の形態４にかかるＣＭＯＳ−ＳＲＡＭでは、列方向に並ぶ複数のメモリセル１に対して共通化された容量プレート２の容量導電膜１１が接地電圧線ＧＮＤに接続され、これにより容量プレート２がノードＮＤ１、ＮＤ２にソフトエラー対策用容量を付加するようになっている。そして、ヒューズプログラム信号線２２が、ビット線負荷用スイッチ１９及びＭ−ＣＶＤＤ用スイッチ２１にヒューズプログラム信号を印加する分岐線と、セルプレート用スイッチ２０にヒューズプログラム信号を印加する分岐線とに分岐している。ここで、セルプレート用スイッチ２０用の分岐線にはインバータ回路２５が介設されている。なお、セルプレート用スイッチ２０は、Ｎｃｈ型のトランジスタである。その他の構成は、実施の形態２の場合と同様である。
【００７５】
この実施の形態４にかかるＣＭＯＳ−ＳＲＡＭでは、容量プレート２の容量導電膜１１は、Ｎｃｈ型のトランジスタである容量プレート用スイッチ２０を介して接地電圧部（ＧＮＤ）に接続され、容量導電膜１１は接地電位となっている。かくして、このＣＭＯＳ−ＳＲＡＭでは、例えば、ある列（カラム）にスタンバイ不良が見つかると、ヒューズプログラム信号がＨレベルになる。そして、ヒューズプログラム信号がＨレベルの時に、インバータ回路２５によってＬレベルに反転した信号が容量プレート用スイッチ２０に入力され、該容量プレート用スイッチ２０はオフされる。なお、ビット線負荷用スイッチ１９及びＭ−ＣＶＤＤ用スイッチ２１は、実施の形態２の場合と同様にオフされる。これにより、実施の形態２の場合と同様に、該カラム（メモリセル）が冗長カラム（冗長メモリセル）に置換される。これにより、カラム系スタンバイ不良や容量プレート２に関する不良を救済することができる。
【００７６】
ところで、本発明にかかるＣＭＯＳ−ＳＲＡＭでは、容量プレート２ないし容量導電膜１１は、列方向に連結されるが、行方向には分離される必要がある。そして、この実施の形態４の場合ように、容量用導電膜１１が接地電圧部ＧＮＤ（Ｖｓｓ）とつながる場合、容量プレート２ないし容量導電膜１１を図１１（ａ）に示すような形状ないしはレイアウトとすると、行方向に隣り合うメモリセル１同士では、ダマシン層５ａ、５ｊを介して容量プレート２ないし容量導電膜１１が行方向につながってしまう。
このため、図１１（ｂ）に示すように、容量プレート２から、２７ａ及び２７ｂで示す部分を切除するなどして、容量プレート２ないし容量導電膜１１と、ダマシン層５ａ、５ｊとの間にマージンをとることが必要である。
【００７７】
この実施の形態４においても、実施の形態２の場合と同様に、ヒューズプログラム信号のオン・オフにより、スタンバイ不良が生じたカラム（メモリセル）の冗長カラム（冗長メモリセル）へのライン置換を、ビット線ＢＬ（ＢＬ＃）と、接続導線２３と、電源電圧線Ｍ−ＣＶＤＤとを一括置換することにより、容易に行うことができる。よって、メモリセル１のスタンバイ不良が生じたときには、メモリセル１を容易にないしは簡単に冗長メモリセルで置換することができ、歩留まりを向上させることができる。
【００７８】
実施の形態５．
以下、主として図１０を参照しつつ、また適宜図１〜図６、図９を参照しつつ、本発明の実施の形態５にかかるＣＭＯＳ−ＳＲＡＭ（半導体記憶装置）を具体的に説明する。ただし、この実施の形態５にかかるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの基本構成は、実施の形態１、２、４にかかるＣＭＯＳ−ＳＲＡＭないしそのメモリセルの場合と同様であるので、説明の重複を避けるため、以下では主として実施の形態１、２、４と異なる点を説明する。なお、図１０に示す実施の形態５において、実施の形態１、２、４と共通する構成要素には、実施の形態１、２、４の場合と同一の参照番号が付されている。
【００７９】
図１０に示すように、実施の形態５にかかるＣＭＯＳ−ＳＲＡＭでは、Ｎｃｈ型トランジスタである容量プレート用スイッチ２０のソースを、固有の接地電圧部ＧＮＤではなく接続導線２６を介して、接地電圧線Ｖｓｓ（第１、第２ドライバトランジスタＤＴｒ１、ＤＴｒ２のソース）に接続することにより、容量導電膜１１が接地電位Ｖｓｓ（ＧＮＤ）に接続されている。その他の構成は、実施の形態４の場合と同様である。
【００８０】
この実施の形態５においても、実施の形態４の場合と同様に、ヒューズプログラム信号のオン・オフにより、スタンバイ不良が生じたカラム（メモリセル）の冗長カラム（冗長メモリセル）へのライン置換を、ビット線ＢＬ（ＢＬ＃）と、プレート接続線１８と、電源電圧線Ｍ−ＣＶＤＤとを一括置換することにより、容易に行うことができる。よって、メモリセル１のスタンバイ不良が生じたときには、メモリセル１を容易にないしは簡単に冗長メモリセルで置換することができ、歩留まりを向上させることができる。
【００８１】
さらに、容量プレート用スイッチ２０のための特別の接地電圧部ＧＮＤを必要としないので、該ＣＭＯＳ−ＳＲＡＭの構造ないしはその製造工程が簡素化される。また、ヒューズプログラム回路出力信号により、同時にフローティングを行うことができる。
【００８２】
【発明の効果】
本発明の基本的な態様にかかる半導体記憶装置においては、ソフトエラーに強くするための容量を付加する容量プレートが、列方向に並ぶ複数のメモリセルに対して共通化され、かつ列ごとに分離されている。このため、ＩＣの低電圧化や集積化等により記憶保持のための電荷量が少なくなった場合でも、ソフトエラーの発生を有効に低減することができる。また、容量プレートに定電圧を供給するための配線構造及びその製造プロセスを簡素化することができる。さらに、スタンバイ不良が発生したメモリセルを冗長メモリセルで置換することにより、置換スタンバイ不良を救済することができ、歩留まりを大幅に高めることができる。
【００８３】
上記の基本的な態様の半導体記憶装置において、列方向に並ぶメモリセルにスタンバイ不良が発生したときに、容量プレートの容量導電膜を電源電圧部（ＶＤＤ）に接続し、メモリセルをセル冗長信号によりスイッチングして、冗長セルと置換すれば、メモリセルのスタンバイ不良が生じたときには、該メモリセルを容易にないしは簡単に冗長メモリセルで置換することができ、歩留まりを向上させることができる。
【００８４】
ここで、記憶ノードが、第１ノードと第２ノードとで構成されている場合、容量導電膜をロードトランジスタのソースに接続することにより、該容量導電膜を電源電圧部（ＶＤＤ）に接続すれば、配線及びトランジスタの数を低減することができ、該半導体記憶装置の構造ないしはその製造工程を簡素化することができる。
【００８５】
上記の基本的な態様の半導体記憶装置においては、列方向に並ぶメモリセルにスタンバイ不良が発生したときに、容量プレートの容量導電膜を接地電圧部（ＧＮＤ又はＶｓｓ）に接続し、該メモリセルをセル冗長信号によりスイッチングして冗長セルと置換すれば、メモリセルのスタンバイ不良が生じたときには、該メモリセルを容易にないしは簡単に冗長メモリセルで置換することができ、歩留まりを向上させることができる。
【００８６】
ここで、記憶ノードが、第１ノードと第２ノードとで構成されている場合、容量導電膜を第１、第２ドライバトランジスタのソースに接続することにより、該容量導電膜が接地電圧部（Ｖｓｓ）に接続すれば、該半導体記憶装置の構造ないしはその製造工程を簡素化することができる。
【００８７】
上記半導体記憶装置において、メモリセルとしてフルＣＭＯＳ型（バルク６トランジスタ）のメモリセルを用いた場合は、配線構造及びその製造プロセスの簡素化、あるいは不良メモリセルの冗長セルへの置換が容易となり、歩留まり向上効果が大きくなる。
【図面の簡単な説明】
【図１】  （ａ）は本発明の実施の形態１にかかるＣＭＯＳ−ＳＲＡＭのメモリセルの平面図であり、（ｂ）は、（ａ）に示すメモリセルの回路図である。
【図２】  （ａ）〜（ｃ）は、それぞれ、図１（ａ）に示すメモリセルの、最下層並びに下側から２番目及び３番目の層の構造を示す平面図である。
【図３】  （ａ）、（ｂ）は、それぞれ、図１（ａ）に示すメモリセルの、下側から４番目の層及び最上層の構造を示す平面図である。
【図４】  （ａ）は、図１（ａ）に示すメモリセルが２次元配列で配置されてＣＭＯＳ−ＳＲＡＭの平面図であり、（ｂ）は（ａ）に示すＣＭＯＳ−ＳＲＡＭの折れ線Ｊに沿って切断した立面断面図である。
【図５】  （ａ）は、図４（ｂ）に示すＣＭＯＳ−ＳＲＡＭの等価回路図であり、（ｂ）は容量プレートが列方向に連結されていないＣＭＯＳ−ＳＲＡＭの立面断面図である。
【図６】  本発明の実施の形態２にかかるＣＭＯＳ−ＳＲＡＭの回路図である。
【図７】  スタンバイ不良のメモリセルの検出方法及び冗長メモリセルへの置換方法を示すフローチャートである。
【図８】  本発明の実施の形態３にかかるＣＭＯＳ−ＳＲＡＭの回路図である。
【図９】  本発明の実施の形態４にかかるＣＭＯＳ−ＳＲＡＭの回路図である。
【図１０】  本発明の実施の形態５にかかるＣＭＯＳ−ＳＲＡＭの回路図である。
【図１１】  （ａ）、（ｂ）は、それぞれ、本発明にかかるメモリセルの変形例を示す平面図である。
【図１２】  （ａ）、（ｂ）は、それぞれ、従来のＣＭＯＳ−ＳＲＡＭの回路図である。
【図１３】  （ａ）、（ｂ）は、それぞれ、従来のＣＭＯＳ−ＳＲＡＭの回路図である。
【符号の説明】
１  メモリセル、  ２  セルプレート、  ３ａ〜３ｄ  活性層、  ４ａ〜４ｄゲート配線、  ５ａ〜５ｊ  ダマシン層、  ６ａ〜６ｇ  １層金属配線、  ７ａ〜７ｈ  スタックドヴィアコンタクト、  ８ａ〜８ｅ  ２層金属配線、  ９ａ〜９ｆ  ヴィアコンタクト、  １１  容量導電膜、  １２  容量絶縁膜、  １３層間膜、  １４  容量用配線、  １５  コンタクト、  １６  ワード線ドライバ、  １７  ビット線ドライバ、  １８  プレート接続線、  １９  ビット線負荷用スイッチ、２０  容量プレート用スイッチ、  ２１  ＭＣ−ＶＤＤ用スイッチ、  ２２  ヒューズプログラム信号線、  ２３  接続導線、  ２５  インバータ回路、  ２６  接続導線、  ＡＴｒ１  第１アクセストランジスタ、  ＡＴｒ２第２アクセストランジスタ、  ＤＴｒ１  第１ドライバトランジスタ、  ＤＴｒ２  第２ドライバトランジスタ、  ＬＴｒ１  第１ロードトランジスタ、  ＬＴｒ２  第２ロードトランジスタ、  ＮＤ１  第１ノード、  ＮＤ２  第２ノード、  ＢＬ  ビット線、  ＢＬ＃  ビット線、  ＶＤＤ  電源電圧線、  Ｖｓｓ接地線、  ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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