(57)【特許請求の範囲】
【請求項１】
高速入力信号を受けてこれを、Ｎ（Ｎは２以上の整数）系統の低速信号に分配するビット分配部と、
分配された前記Ｎ系統の低速信号の各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行うＮ個の符号変換器と、
Ｎ個の前記符号変換器からそれぞれ出力されたＮ個の符号変換後の低速信号を入力として、これら低速信号相互を排他的論理和演算しながら合成し、符号変換後の高速出力信号を生成するビット合成部と、を備え、
各前記符号変換器は、対応する前記低速信号と遅延された１ビット前の帰還低速信号とのＥＸＯＲ出力を生成するＥＸＯＲ回路を備え、前記帰還低速信号は前記ＥＸＯＲ回路の出力に基づいて生成されることを特徴とする符号変換回路。
【請求項２】
各前記符号変換器は、前記ＥＸＯＲ回路の出力側に接続され、前記遅延された１ビット前の帰還低速信号を生成するＤ−ＦＦ回路をさらに有する請求項１に記載の符号変換回路。
【請求項３】
前記Ｄ−ＦＦ回路は、前記高速入力信号に同期した高速クロックを１／Ｎ分周して得られた分周クロックであって、かつ、Ｎ個の分周クロックのうちの対応する１つにて動作する請求項２に記載の符号変換回路。
【請求項４】
前記Ｎ個の分周クロックを順次生成するための、直列接続された（Ｎ−１）段の遅延素子を有する請求項３に記載の符号変換回路。
【請求項５】
前記ビット分配部は、直並列変換器により構成する請求項１に記載の符号変換回路。
【請求項６】
前記直並列変換器は、前記高速入力信号と該高速入力信号に同期した高速クロックとを入力として、直並列変換された前記Ｎ系統の低速信号と該高速クロックを１／Ｎ分周して得られた低速クロックであって、かつ、Ｎ個の分周クロックを出力し、各該低速クロックは対応する前記符号変換器のクロック入力とする請求項５に記載の符号変換回路。
【請求項７】
前記ビット合成部は、分配された前記Ｎ系統の低速信号を入力として、前記高速出力信号を出力するＥＸＯＲ回路から構成する請求項１に記載の符号変換回路。
【請求項８】
前記Ｎは、２，４，６または８のいずれかである請求項１に記載の符号変換回路。
【請求項９】
高速入力信号を直列に受けてこれを、Ｎ（Ｎは２以上の整数）系統の低速信号に並列に分配する１：Ｎ直並列変換部と、
並列に分配された前記Ｎ系統の低速信号の各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行うＮ個の符号変換器と、
前記Ｎ個の符号変換器の各々について設けられ、各該符号変換器からの符号変換出力を順次遅延させるための直列接続された（Ｎ−１）段の遅延部と、
前記Ｎ個の符号変換器の各々に対応して設けられ、各該符号変換器からの出力と該符号変換器に続く前記（Ｎ−１）段の遅延部の各々からの各出力とを排他的論理和演算するＮ入力ＥＸＯＲ部と、
前記Ｎ個の符号変換器にそれぞれ対応するＮ個の前記Ｎ入力ＥＸＯＲ部からの出力を合成して高速出力信号を生成するＮ：１並直列変換部とを備えることを特徴とする光デュオバイナリ伝送用の符号変換回路。
【請求項１０】
前記高速入力信号に同期した高速クロックを１／Ｎ分周して得られた低速クロックを受けて、Ｎ個の低速クロックを順次生成するための、直列接続された（Ｎ−１）段の遅延素子を有し、前記Ｎ個の符号変換器は、対応する１つの該遅延素子からの該低速クロックにより駆動される請求項９に記載の符号変換回路。
【請求項１１】
前記（Ｎ−１）段の遅延部の各々は、Ｄ−ＦＦよりなり、前記高速入力信号に同期した高速クロックにより駆動される請求項１０に記載の符号変換回路。
【請求項１２】
前記（Ｎ−１）段の遅延部の各々は、遅延器よりなる請求項９に記載の符号変換回路。
【請求項１３】
前記Ｎ：１並直列変換部は、
前記Ｎ個の符号変換器と、前記（Ｎ−１）段の遅延部と、前記Ｎ入力ＥＸＯＲ部とをプリコーダとする光送信装置内に既存の並直列変換部と共用される請求項９に記載の符号変換回路。
【請求項１４】
前記１：Ｎ直並列変換部は、
前記Ｎ個の符号変換器と、前記（Ｎ−１）段の遅延部と、前記Ｎ入力ＥＸＯＲ部とをデコーダとする光受信装置内に既存の直並列変換部と共用される請求項９に記載の符号変換回路。
【請求項１５】
プリコーダを含む光送信装置であって、該プリコーダは高速入力信号を受けてこれを、Ｎ（Ｎは２以上の整数）系統の低速信号に分配するビット分配部と、
分配された前記Ｎ系統の低速信号の各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行うＮ個の符号変換器と、
Ｎ個の前記符号変換器からそれぞれ出力されたＮ個の符号変換後の低速信号を入力として、これら低速信号相互を排他的論理和演算しながら合成し、符号変換後の高速出力信号を生成するビット合成部と、を備え、
各前記符号変換器は、対応する前記低速信号と遅延された１ビット前の帰還低速信号とのＥＸＯＲ出力を生成するＥＸＯＲ回路を備え、前記帰還低速信号は前記ＥＸＯＲ回路の出力に基づいて生成されることを特徴とする光送信装置。
【請求項１６】
デコーダを含む光受信装置であって、該デコーダは
高速入力信号を受けてこれを、Ｎ（Ｎは２以上の整数）系統の低速信号に分配するビット分配部と、
分配された前記Ｎ系統の低速信号の各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行うＮ個の符号変換器と、
Ｎ個の前記符号変換器からそれぞれ出力されたＮ個の符号変換後の低速信号を入力として、これら低速信号相互を排他的論理和演算しながら合成し、符号変換後の高速出力信号を生成するビット合成部と、を備え、
各前記符号変換器は、対応する前記低速信号と遅延された１ビット前の帰還低速信号とのＥＸＯＲ出力を生成するＥＸＯＲ回路を備え、前記帰還低速信号は前記ＥＸＯＲ回路の出力に基づいて生成されることを特徴とする光受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は光デュオバイナリ伝送用の符号変換回路、およびこれを用いた光送信装置および光受信装置に関する。
光伝送システムは一般に、送信すべき電気信号を直接光変調器に入力してこれを電気／光変換し、その変換された光信号を光ファイバに入射して受信側に伝送する、という構成がとられている。
【０００２】
ところで近年は、伝送容量の増大に伴い光ファイバに対する特性上の要求は益々厳しくなっている。第１は長距離光ファイバ伝送の実現という要求であり、これにより光の無中継伝送を可能とする。第２は超高速信号の伝送、例えば１０Ｇｂ／ｓを超えるような超高速光ファイバ伝送の実現という要求である。
このような超高速かつ長距離の光ファイバ伝送においては、光ファイバに固有の波長分散特性に起因して、伝送信号の品質が劣化してしまい、伝送が困難になる。そこでいわゆる分散耐力の高い伝送方式として、光デュオバイナリ伝送が既に提案されその実用化に向って検討が行われている。
【０００３】
本発明はかかる光デュオバイナリ伝送のための主として符号変換回路について述べるものである。
【０００４】
【従来の技術】
図１６は光デュオバイナリ伝送用の従来の光送信装置を示す図である。
本図において、光デュオバイナリ伝送用の従来の光送信装置１０は、符号変換回路１１と、ローパスフィルタ（ＬＰＦ）１２と、マッハツェンダ型の光変調器（ＭＯＤ）１３とからなる。
【０００５】
送信すべき超高速の電気入力信号Ｅｉｎは、インバータ（ＩＮＶ）１４を介して、符号変換回路（プリコーダ）１１内のイクスクルーシブＯＲ（ＥＸＯＲ）回路１５の一方に入力される。このＥＸＯＲ回路１５の他方の入力には、遅延要素（ＤＬＹ）を介して１ビット遅延された直前のＥＸＯＲ出力が帰還され、今該一方の入力に印加された信号Ｅｉｎと共にＥＸＯＲがとられ、そのＥＸＯＲ出力がローパスフィルタ１２に入力される。
【０００６】
図１７は図１６中にａ〜ｅで示す各部分の信号波形を表すタイムチャートである。
本図において、図１６中のａ〜ｅで示す各部分での信号波形を、（ａ）〜（ｅ）の各欄にそれぞれ表す。また本図の最上欄には、ディジタル電気入力信号Ｅｉｎをなす連続ビットを、ビット番号０１２３４…として表す。これらのビットの各ビット幅は１タイムスロットＴＳに相当する。すなわち、信号ＥｉｎのビットレートをＢとすると、１ＴＳは１／Ｂである。
【０００７】
図１６および図１７を参照すると、まずディジタル電気入力信号Ｅｉｎが、例えば（ａ）欄に示すようなビットパターンをもって前段の信号処理部（図示せず）から印加されたものとする。
（ａ）欄の信号Ｅｉｎは、インバータ１４によりビット反転されて（ｂ）欄に示す信号となり、プリコーダ（符号変換回路１１）に入力される。
【０００８】
このプリコーダにおいて、（ｂ）欄に示す１ビットの信号と、直前に入力された１ビットの信号を遅延要素１６にて遅延時間Ｔｄだけ遅延させた１ビットの信号とがＥＸＯＲ回路１５に入力され、そのＥＸＯＲ出力が（ｃ）欄に示すビットパターンをもって現れる。
（ｃ）欄に示す２値信号は、ローパスフィルタ１２に入力されて、（ｄ）欄に示す３値信号（０，０．５，１）に変換される。
【０００９】
（ｄ）欄に示す３値信号は、マッハツェンダ型の光変調器１３に入力され、２値光信号に変換されて、光ファイバＦに入射される。この２値光信号が、分散耐力の高い光デュオバイナリ伝送を実現する。さらに詳しく説明すると次のとおりである。
（ｂ）欄におけるｎ番目のビットの信号をＢｎとし、（ｃ）欄におけるｎ番目のビットの信号をＣｎとし、このＣｎより１ビット直前の信号をＣ（ｎ−１）とすると、下記（１）式が成立する。
【００１０】
Ｃｎ＝Ｂｎ＋Ｃ（ｎ−１）ｍｏｄ２      （１）
上記の信号Ｃｎをローパスフィルタ１２に通すと（ｄ）欄に示す信号となり、この（ｄ）欄におけるｎ番目のビットの信号をＤｎとすると、このＤｎは下記（２）式のように表すことができる。
Ｄｎ＝（Ｃｎ＋Ｃ（ｎ−１））／２        （２）
ここでローパスフィルタ１２の帯域は、入力信号Ｅｉｎの上記ビットレートＢの１／４、すなわち０．２５Ｂに設定される。
【００１１】
ビットレートＢの１／４という狭帯域のローパスフィルタ１２に信号を入力すると、この信号波形はなまって、（ｄ）欄の実線で示す３値の信号（０，０．５，１）になる。
上記の３値信号（０，０．５，１）をマッハツェンダ型の光変調器１３に入力すると、再び２値光信号に変換される（（ｅ）欄の光信号）。３値信号の０．５において２値光信号は０となり、一方、３値信号の０において２値光信号は１となり、かつ、３値信号の１においても２値光信号は１となるからである。この場合、３値信号の０における２値光信号の光パワーは最大“１”となり、３値信号の１における２値光信号の光パワーも最大“１”となる。ただし、前者の最大光パワーのときの光信号と後者の最大光パワーのときの光信号とは相互に位相が１８０°ずれている。なお、３値信号の０．５における２値光信号の光パワーはほぼ零となる。
【００１２】
かかる２値光信号、すなわち図１６の光出力信号Ｏｏｕｔは、フィルタ１２からの上記２値信号の帯域がそのビットレートＢの１／４に狭められていることから、スペクトル幅が狭くなる。こうしてスペクトル幅を狭めた光出力信号Ｏｏｕｔを光ファイバＦに入射して伝送することにより、分散耐力の高い光伝送が可能となる。これが光デュオバイナリ伝送である。
【００１３】
【表１】
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上記表は、ローパスフィルタ１２による２値／３値変換の様子を表し、Ｃ（ｎ−１），ＣｎおよびＤｎは上述したとおりであり、Ａｎは（ａ）欄に示す電気入力信号Ｅｉｎのビット値である。
【００１４】
上記表のＤｎとしてフィルタ１２より出力された３値信号は光変調器１３において２値光信号となり、発光または非発光として、該光変調器１３の出力に現れる。具体的には、Ｄｎ＝０またはＤｎ＝１のとき発光、Ｄｎ＝０．５のとき非発光である。結局、Ａｎ＝１で発光、Ａｎ＝０で非発光となり、（ａ）欄のビットパターンと全く同じビットパターンが、（ｅ）欄に示すとおり得られる。
【００１５】
（ａ）欄のビットパターン（ａ）を入力して（ｅ）欄のビットパターン（ｅ）を得るまでの間に、フィルタ１２による２値／３値変換を介在させても、ビットパターン（ａ）とビットパターン（ｅ）とを一致させなければならない。このために設けられたのが上記のプリコーダ（符号変換回路１１）である。つまり、プリコーダを設けないと、光送信装置１０の入力ビットパターンと出力ビットパターンとが不一致になる。ただし、符号変換回路１１は光送信装置１０に設けず、後述する光受信装置に、デコーダとして、設けてもよい。後者の場合は、上記ビットパターン（ａ）と全く同一のパターンが光受信側の該デコーダを経たときに再生されることになる。本発明は上記プリコーダおよびデコーダに関するものであるが、説明は主としてプリコーダについて行う。
【００１６】
図１８は従来の符号変換回路（プリコーダ）の第１例を示す図である。ただしこの符号変換回路１１は、図１６に例示したものと全く同じである。
図１９は従来の符号変換回路（プリコーダ）の第２例を示す図である。この第２例のプリコーダは、図１８に示す第１例のプリコーダが有する後述の欠点を解消できるものであり、Ｄ−ＦＦ回路を設けたことを特徴としている。
【００１７】
【発明が解決しようとする課題】
図２０は図１８に示すプリコーダ（第１例）の動作を示すタイムチャート（その１）であり、図２１は同タイムチャート（その２）である。
図２０を参照すると、このタイムチャートは、図１８のプリコーダ（符号変換回路１１）が１０Ｇｂ／ｓの入力信号を受信するときに、遅延要素１６の遅延時間Ｔｄを、その丁度１タイムスロット（ＴＳ）に合わせたとき、すなわちＴｄ＝１００psの場合の動作を示す。なお、図２０の（ａ）〜（ｃ）の各欄は、対応する図１８におけるａ〜ｃの各部分にそれぞれ現れる信号の波形を示す（以下同様）。
【００１８】
図１８および図２０を参照すると、１０Ｇｂ／ｓの入力信号として、例えば（ａ）欄に示す０１１１…のビットパターンの信号を受信したものとする。
（ａ）欄の入力信号が、１ＴＳ前の（ｃ）欄の入力信号と、ＥＸＯＲ回路１５にてＥＸＯＲがとられ、（ｂ）欄の出力信号が得られる。
ところが上記の１ＴＳ前の入力信号は常に正確に１００psの遅れをもってＥＸＯＲ回路１６に帰還されるとは限らない。なぜなら、遅延要素１６は、ＥＸＯＲ回路１５自身が有する伝搬遅延等も含むものであり、また温度変動の影響等もあるからである。
【００１９】
図２１のタイムチャートは、遅延要素１６による遅延時間Ｔｄが１タイムスロット（ＴＳ＝１００ps）からずれたとき、この例ではＴｄが８０psと、ＴＳより短くなった場合における動作を示す。
このため本図の（ｃ）欄に示すように、ＥＸＯＲ回路１５に帰還されるべき１ＴＳ前の入力信号は、１ＴＳ時間（＝１００ps）よりも２０（＝１００−８０）ps早い時点で帰還されてしまう。その結果、以後現れる（ｂ）欄の出力信号は、図２０の（ｂ）欄に示す出力信号と全く異なるビットパターンとなる。これが従来の第１例のプリコーダにおける欠点である。
【００２０】
この欠点を解消できるのが、従来の第２例のプリコーダ（図１９）である。
図２２は図１９に示すプリコーダ（第２例）の動作を示すタイムチャート（その１）であり、図２３は同タイムチャート（その２）である。
まず図２２を参照すると、遅延時間Ｔｄが１ＴＳ（＝１００ps）より短かく、例えば８０psである場合、（ｅ）欄の信号は、（ｄ）欄の信号より８０ps経過した時点でビット変化する。このビット変化を受けて（ｃ）欄の信号も早い時点でビット変化してしまう。ここまでは図２１の場合と同じである。
【００２１】
ところがこのプリコーダ（第２例）はＤ−ＦＦ回路１７を、ＥＸＯＲ回路１５と遅延要素１６との間に有している。
このＤ−ＦＦ回路１７により、図２２の（ｃ）欄に示すように２０（＝１００−８０）psだけ早い時点で信号のビット変化が発生するにも拘らず、（ｄ）欄に示すように、次に来るクロック（（ｂ）欄）を待って、信号のビット変化が生ずるので、１ＴＳ（１００ps）に対するＴｄ（８０ps）のずれには何ら影響されない。
【００２２】
ところがこのプリコーダ（第２例）には問題がある。この問題は、上記のＴｄが例えば１２０psと、１ＴＳ（１００ps）よりも長くなった場合に発生する。
図２３を参照すると、ＴＳ（１００ps）より長いＴｄ（１２０ps）により、（ｅ）欄の信号のビット変化（０→１）は遅くなり、これに伴い（ｃ）欄の信号のビット変化（１→０）も遅れてしまう。そうすると、クロック入力（ｂ）によるＤ−ＦＦ回路１７の打ち抜きタイミングにおいて、（ｃ）欄の信号は、本来図２２の（ｃ）欄のように、１→０にビット変化していなければならないのに、１を保持したままになる。このため、当該クロック入力により１になったままの（ｃ）欄の信号が打ち抜かれ、結局、（ｄ）欄のようにビット変化する信号がプリコーダより出力されてしまう。この（ｄ）欄の信号のビットパターンは、正常な場合のビットパターン（図２２の（ｄ）欄）とは全く異なったものになる。これが問題である。
【００２３】
結局、プリコーダ（第２例）も、遅延要素１６での遅延時間Ｔｄが１タイムスロットＴＳより短かい場合は正常に動作するものの、１タイムスロットＴＳより長くなると、正常に動作しなくなる。上述の説明では１０Ｇｂ／ｓの場合を例にとって行ったが、超高速の光伝送では、今後それ以上の２０Ｇｂ／ｓや４０Ｇｂ／ｓが実用化される。そうすると、１タイムスロットＴＳは５０psや２５psと一層短くなる。ＩＣプロセス技術の向上により、最高動作速度を上げ、回路遅延を小さくすることができたとしても、配線等に起因する遅延時間は変わらない。したがって、ＴＳが短くなるにつれて全遅延時間Ｔｄに占める配線遅延時間の比率が大きくなり、ＴｄをＴＳより短くすることが困難になる。そうすると、図２３で説明したように、プリコーダの正常な動作を保証できなくなる。
【００２４】
したがって本発明は上記問題点に鑑み、超高速の伝送を行う光送信装置あるいは光受信装置において、遅延時間が入力信号の１タイムスロットの時間を超えるような遅延要素を含んでも、正常な動作を確保することのできる符号変換回路を提供することを目的とするものである。
【００２５】
【課題を解決するための手段】
図１は本発明に係る符号変換回路の基本構成図である。
本図において、本発明に係る光デュオバイナリ伝送用の符号変換回路２０は、ビット分配部２１と、符号変換器２２と、ビット合成部２３とからなる。符号変換器２２は、複数の符号変換器２２−１，２２−２…２２−Ｎからなる。Ｎは２以上の整数である。
【００２６】
ビット分配部２１は、高速入力信号ＩＮを受けてこれを、相互にビット位相のずれたＮ系統の低速信号ｉｎに分配する。
Ｎ個の符号変換器２２−１，２２−２…２２−Ｎは、分配されたＮ系統の低速信号ｉｎの各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行う。
【００２７】
ビット合成部２３は、Ｎ個の符号変換器２２−１〜２２−Ｎからそれぞれ出力されたＮ個の符号変換後の低速信号ｏｕｔを入力として、これら低速信号ｏｕｔ相互を論理的に演算しながら合成し、符号変換後の高速出力信号ＯＵＴを生成する。
本発明のポイントは、Ｎ個に分割して並列に設けられる符号変換器２２−１〜２２−Ｎにある。これら符号変換器は同一の構成を有し、具体的には図１８（従来の第１例）あるいは図１９（従来の第２例）の構成と同一の構成とすることができる。以下の説明は、従来の第１例を改良した従来の第２例（図１９）の構成を用いた場合を例にとって行う。
【００２８】
従来の第２例による符号変換回路１１においては、前述したように、１タイムスロットＴＳ（１０Ｇｂ／ｓにおいて１００ps）に対し遅延時間Ｔｄが長くなると（例えばＴｄ＝１２０ps）、正常に動作できなくなる。つまり、従来の符号変換回路では、上記の数値例を用いると、Ｔｄを１００ps以下に厳しく制限しなければならない。しかし、前述のとおり、このような制限を常に保持することは困難であり、その制限を緩和することが強く望まれる。
【００２９】
再び図１を参照すると、本発明に係る符号変換回路２０によれば、図１９に示す、ＥＸＯＲ回路１５、遅延要素１６（実際の素子としては存在しない場合が多い）およびＤ−ＦＦ回路１７からなるプリコーダ（またはデコーダ）がＮ個並列に設けられる。簡単にＮ＝２とし、上記の例に即して考察すると、遅延時間Ｔｄを常に１００ps以下にするという厳しい制限は、これを２００ps以下でもよいという制限に大幅に緩和される。もし、Ｎ＝４ならば４００ps以下でもよいという制限に緩和される。
【００３０】
このように制限が緩和されるのは、符号変換器２２−１および２２−２（Ｎ＝２の場合）がそれぞれ５（＝１０／２）Ｇｂ／ｓという低速信号ｉｎを入力して動作すればよいことになったからである。５Ｇｂ／ｓの入力信号の１タイムスロットＴＳは２００psであることから、結局、いずれの符号変換器（２２−１，２２−２）も、各遅延時間Ｔｄとして２００psまで許容されることになる。
【００３１】
ただし、入力側において高速入力信号ＩＮを、Ｎ系統の低速信号ｉｎに落とすための上記ビット分配部２１が必要となり、他方、出力側において、元の高速出力信号ＯＵＴに戻すためのビット合成部２３が必要となる。Ｎ系統に分割された低速信号ｉｎは、相互に全く関係し合うことなく独自に符号変換されるから、ビット合成部２３としては、Ｎ系統の符号変換された低速信号ｉｎを相互に論理的に演算し、その結果をもって目的とする高速出力信号ＯＵＴとしなければならない。その論理的な演算とは、具体例としてＥＸＯＲである。図１８や図１９を参照すると、今入力された信号と１ビット前に入力された信号とのＥＸＯＲ操作が行われるが、この１ビット前の帰還入力信号とのＥＸＯＲ操作については、図１に示すＮ個の符号変換器２２−１〜２２−Ｎのいずれも考慮していない。そこで、１ビット前の帰還入力信号とのＥＸＯＲ操作を最終段のビット合成部２３でまとめて行いながら、目的とする高速出力信号ＯＵＴにまとめるようにする。これがビット合成部２３の基本的機能である。
【００３２】
【発明の実施の形態】
図２は本発明の第１の態様に基づく符号変換回路の具体例を示す図である。なお全図を通じて同様の構成要素には同一の参照番号または記号を付して示す。また本第１の態様はＮ＝２の場合について示す。
前述のビット分配部２１は、直並列変換器３１によって構成され、高速入力信号ＩＮと、該高速入力信号ＩＮに同期した高速クロックＣＬとを受けて、２つの低速信号ｉｎ１およびｉｎ２と、ＣＬを１／２分周した低速クロックｃｌとを出力する。
【００３３】
第１の低速信号ｉｎ１は、プリコーダ１として表される第１の符号変換器２２−１に入力され、該変換器２２−１は低速クロックｃｌにて動作する。
また、第２の低速信号ｉｎ２は、プリコーダ２として表される第２の符号変換器２２−２に入力され、該変換器２２−２はインバータＩＮＶにより位相反転した低速クロックｃｌにて動作する。
【００３４】
第１および第２の符号変換器２２−１および２２−２によりそれぞれ出力された符号変換後の低速信号ｏｕｔ１およびｏｕｔ２は、前述のビット合成部２３に入力される。このビット合成部２３はＥＸＯＲ回路３３により構成され、高速出力信号ＯＵＴを生成して、既述のローパスフィルタ１２に送出する。
各符号変換器（２２−１，２２−２）は、対応する低速信号（ｉｎ１，ｉｎ２）と遅延された１ビット前の帰還低速信号とのＥＸＯＲ出力を生成するＥＸＯＲ回路１５を含む。
【００３５】
また各符号変換器（２２−１，２２−２）は、各ＥＸＯＲ回路１５の出力側に接続され、遅延された１ビット前の帰還低速信号を生成するＤ−ＦＦ回路１７をさらに有する。
各Ｄ−ＦＦ回路１７は、高速入力信号ＩＮに同期した高速クロックＣＬを１／Ｎ（Ｎ＝２）分周して得られた低速クロックｃｌであって、かつ、相互に位相のずれたＮ（Ｎ＝２）個の低速クロックのうちの対応する１つにて動作する。
【００３６】
図３は図２の回路における各部分（ａ〜ｌ）に現れる信号パターンを表すタイムチャート（その１）であり、
図４は同タイムチャート（その２）である。
図３および図４のタイムチャートは、高速入力信号ＩＮとして、前述した１０Ｇｂ／ｓよりもさらに高速の２０Ｇｂ／ｓの入力信号ＩＮを例にとって示す。したがって１タイムスロットは５０ps（図３の左上に示す）である。このような２０Ｇｂ／ｓの信号ＩＮを符号変換するときの、遅延時間Ｔｄの制限は、従来において５０ps以下となるが、本発明（図２）によればこの制限を、１００（＝５０×２）ps以下まで緩和できる。これは図３および図４のタイムチャートより明らかである。
【００３７】
２０Ｇｂ／ｓの高速入力信号ＩＮは、（ａ）欄に示すように、ビットｂ０，ｂ１，ｂ２，ｂ３…として直並列変換器３１に与えられる。
この高速入力信号ＩＮに同期したクロックＣＬは、（ｂ）欄に示される。
直並列変換器３１では、高速入力信号ＩＮをなすビット列ｂ０，ｂ１，ｂ２，ｂ３…を、例えば交互に振り分け、ｂ０，ｂ２，ｂ４…の第１の低速信号ｉｎ１と、ビットｂ１，ｂ３，ｂ５…の第２の低速信号ｉｎ２とに直並列変換する。これを（ｃ）および（ｄ）欄に示す。ここで注目すべきことは、（ｃ）および（ｄ）欄に示す低速信号ｉｎ１およびｉｎ２のタイムスロットが２倍（１００ps）に拡大されたことである。これにより、各符号変換器（２２−１，２２−２）において、遅延時間Ｔｄに対する既述の制限が半分に緩和される。
【００３８】
直並列変換器３１ではまた、高速クロックＣＬを、その１／２の周波数の低速クロックｃｌに変換する。これを（ｅ）欄に示す。
第１の低速信号ｉｎ１は符号変換器２２−１に入力されると、（ｅ）欄の低速クロックｃｌに従って処理され、その内部のｆ，ｇおよびｈの各部分に、（ｆ），（ｇ）および（ｈ）の各欄に示すような信号が現れる。（ｆ），（ｇ）および（ｈ）欄において、“ｂ０＋ｂ２”は、第１の低速信号ｉｎ１に関し、今入力されたビットｂ２と１ビット前のビットｂ０とのＥＸＯＲをとった結果を表す。同様に“ｂ０＋ｂ２＋ｂ４”は、今入力されたビットｂ４と１ビット前の上記の結果“ｂ０＋ｂ２”とのＥＸＯＲをとった結果を表す。
【００３９】
同様に、第２の低速信号ｉｎ２は符号変換器２２−２に入力されると、（ｅ）欄の低速クロックｃｌをインバータＩＮＶにより１８０°位相反転したクロックに従って処理され、その内部のｉ，ｊおよびｋの各部分に、（ｉ），（ｊ）および（ｋ）の各欄に示すような信号が現れる。（ｉ），（ｊ）および（ｋ）欄において、“ｂ１＋ｂ３”は、第２の低速信号ｉｎ２に関し、今入力されたビットｂ３と１ビット前のビットｂ１とのＥＸＯＲをとった結果を表す。同様に“ｂ１＋ｂ３＋ｂ５”は、今入力されたビットｂ５と１ビット前の上記の結果“ｂ１＋ｂ３”とのＥＸＯＲをとった結果を表す。
【００４０】
かくして符号変換された第１および第２の低速信号ｏｕｔ１およびｏｕｔ２は、ＥＸＯＲ回路３３にて論理的に加算して合成され、（ｌ）欄に示すごとく、ｃ０，ｃ１，ｃ２…のビット列からなる符号変換後の高速出力信号ＯＵＴを得ることができる。ビットｃ１は上記ビット（ｂ０＋ｂ１）に相当し（＋はＥＸＯＲを表す、以下同じ）、ビットｃ２は上記ビット（ｂ０＋ｂ１＋ｂ２）に相当する。以下、ビットｃ３，ｃ４…についても同様に一連のビット（ｂ）が累積的にＥＸＯＲ処理される。図２の説明では、インバータＩＮＶによりクロック位相をずらした後ＥＸＯＲ回路３３にて演算しているが、プリコーダ１および２は独立して動作しているので特別に位相差を与える必要性はなく、同じクロックを与えＥＸＯＲ回路３３に入る時点で図中のｇ又はｊに位相差を与えても良い。
【００４１】
この図２の例では、遅延時間Ｔｄについての５０ps以下という制限が、１００psという制限に緩和されることを述べたが、図３および図４のタイムチャートでは、実際の遅延時間Ｔｄが８０psである例を示している（（ｇ）および（ｊ）欄の８０ps参照）。
ここで再び上記（１）式を参照すると、この（１）式は、図２の回路２０を用いた符号変換のもとでは、下記（３）および（４）式のように変更される。（１）式は既に表した式と同じである。
【００４２】
【数１】
0004141028.tif 000003
上記（４）式は、図３および図４における（ｌ）欄の結果（ｃ０，ｃ１，ｃ２…）と一致する。
【００４３】
この（４）式について、初期値Ｃについて見ると、これは図２における信号ｏｕｔ１およびｏｕｔ２の初期値であり、図３および図４の（ｇ）欄および（ｊ）欄の各先頭ビットの値であり、同図では、それぞれ“０”および“０”となっている。このように初期値が（０，０）となるか、（０，１）になるか、等は、プリコーダ（２２−１，２２−２）に対する電源投入のタイミングにより変化するＤ−ＦＦ回路１７の状態で決まり、一意には定まらない。そこで、本発明の回路２０においては、初期値を必ず（０，０）にセットするリセット手段を設けても良い。
【００４４】
初期値が（０，０）以外の値となる場合、例えば（０，１），（１，０）等についてシミュレーションを行った。
図５は図３および図４の場合と異なる初期値が与えられたときのタイムチャート（その１）であり、
図６は同タイムチャート（その２）である。なお、タイムチャートの見方は、図３および図４の場合と全く同じである。
【００４５】
まず図５の（ｊ）欄の初期値を見ると、図３（ｊ）欄の“０”に変えて、“１”となっている。つまり上述の初期値（０，０）に変えて初期値（０，１）が与えられた場合を考察する。この例はプリコーダ２の初期値が“１”に変わった場合に相当する。この“１”に変わったことによる変化は、（ｉ）欄および（ｊ）欄において、“＋１”、例えば“ｂ１＋１”，“ｂ１＋ｂ３＋１”…として現れる。そして最終的には、（ｌ）欄に示す“＋１”として現れる。結局、図３および図４の（ｌ）欄に示すビット列ｃ０，ｃ１，ｃ２…は、図５および図６の（ｌ）欄に示すビットｃ０＋１，ｃ１＋１，ｃ２＋１…となる。
【００４６】
ところが、既に述べた表１からも分かるように、マッハツェンダ型の光変調器１３に（ｌ）欄の電気信号が入力されると、変調後の光信号としては、ビット列ｃ０，ｃ１，ｃ２…のときも、ビット列ｃ０＋１，ｃ１＋１，ｃ２＋１…のときも、光の領域では位相が相互に１８０°異なるだけで、光の“１”“０”としては両者全く同じである。
【００４７】
上記の例は初期値（０，１）としたが、上述した理由から、初期値（１，０）のときも初期値（１，１）のときも、既述の初期値（０，０）のときと同じように目的とする光出力信号Ｏｏｕｔが得られる。このため回路２０の初期値をリセットさせてから動作させる必要は無いことが分かった。
図７は本発明の第２の態様に基づく符号変換回路の具体例を示す図である。本図は、図２に示す第１の態様と同様に、Ｎ＝２の場合について示す。
【００４８】
一般に光送信装置の構成としてその光出力側について見ると、Ｅ／Ｏ変換器をなす光変調器１３とローパスフィルタ１２と並直列変換部とが一体に１つのボード上に形成されることが多い。すなわち、その並直列変換部に並列に入力される例えば各２０Ｇｂ／ｓの２系統の信号を、この並直列変換部で４０Ｇｂ／ｓの信号とし、この４０Ｇｂ／ｓの信号を、ローパスフィルタ１２を介し、光変調器１３に入力する。そして、このようなボードの入力側に、図７に示す符号変換回路２０が接続する。
【００４９】
そうすると、上記ボードの入力側にある既存の上記並直列変換部を図２の並直列変換部４２として共用すれば、第１の態様（図２）の場合のように、ＥＸＯＲ回路３３で最終段のビットレート（上記の例で４０Ｇｂ／ｓ）まで一気に持ち上げる必要がなくなる。したがって本発明の第２の態様では、既存の回路（並直列変換部）を共用可能とした並直列変換部４２を構成要素とすることが特徴である。
【００５０】
上述した考え方は、符号変換回路２０の入力側にも適用できる。符号変換回路の入力側に接続する前段（図示せず）では、高いビットレートの信号を低いビットレートの信号に変換する既存の回路（直並列変換部）が存在する。そこでこの既存の直並列変換部を共用可能とした直並列変換部４１を符号変換回路２０の一構成要素としたのがこの第２の態様である。
【００５１】
上述した考え方は、光送信装置にプリコーダを含まない光伝送システムにおける光受信装置にも適用できる。この場合、該光受信装置は、上記プリコーダに相当する機能を果すデコーダを設けることになる。そしてこのデコーダとして図７の符号変換回路２０が採用される。
一般に光受信装置の構成としてその光入力側について見ると、Ｏ／Ｅ変換器と直並列変換部とが一体に１つのボート上に形成されることが多い。この既存の直並列変換部を共用可能とした直並列変換部４１を符号変換回路２０の一構成要素とすれば上述の考え方が実現される。ただし、この光受信装置の場合、並直列変換部４２はダミーとなる。
【００５２】
すなわち、Ｎを２よりも大きい一般的な構成で示した図１１および図１２を参照すると、Ｎ：１並直列変換部６５は、Ｎ個の符号変換器（２２）と、（Ｎ−１）段の遅延部６３と、Ｎ入力ＥＸＯＲ部６４とをプリコーダとする光送信装置内に既存の並直列変換部と共用される。
また、１：Ｎ直並列変換部６１は、Ｎ個の符号変換器（２２）と、（Ｎ−１）段の遅延部６３と、Ｎ入力ＥＸＯＲ部６４とをデコーダとする光受信装置内に既存の直並列変換部と共用される。
【００５３】
図７において、上述の並直列変換部４２とインタフェースすべく、図２には示されない新たな構成要素が付加される。図示するＤ−ＦＦ回路４３および４４と、ＥＸＯＲ回路４５および４６である。
第２の態様では既存の並直列変換部４２を利用しているので、この並直列変換部との動作上の整合をとる必要がある。この並直列変換部４２は、図２の直並列変換器３１の動作を単純に逆にしただけであり、入力される２系統のビット列を交互に取り出して高いビットレートで順番に並べているだけである。そうすると、相互に関係し合うことなく並直列変換部４２に至るこれら２系統のビット列相互の隣接ビット間で、予めＥＸＯＲをとっておかなければならない。これを行うのがＥＸＯＲ４５およびＥＸＯＲ４６である。このとき、ＥＸＯＲ４５およびＥＸＯＲ４６に入力されるビットに所要の位相ずれを持たせるのがＤ−ＦＦ回路４３およびＤ−ＦＦ回路４４である。具体的な動作はタイムチャートによって表す。
【００５４】
図８は図７の回路における各部分（ａ〜ｐ）に現れる信号パターンを表すタイムチャート（その１）であり、
図９は同タイムチャート（その２）である。
図８および図９のタイムチャートの見方は、図３および図４の場合と同じである。
【００５５】
図１０は本発明の第１の態様に基づき、Ｎを２より大きく設定した場合の符号変換回路の構成を示す図である。なお本発明の符号変換回路２０における分割数Ｎは、２以上の任意の整数、Ｎ＝２，４，６または８等とすることができる。信号速度と回路そのものにより発生する遅延等を考慮するとＮは２が最も良い。
図２の構成と異なるのは、図２の変換器３１が１：Ｎ直並列変換器５１となり、図２のＥＸＯＲ回路３３がＮ入力ＥＸＯＲ回路５３となると共に、相互に位相のずれたＮ個の低速クロック（ｃｌ１〜ｃｌＮ）を順次生成するための、直列接続された（Ｎ−１）段の遅延素子５２を有することである。
【００５６】
ここに直並列変換器５１は、高速入力信号ＩＮと該高速入力信号ＩＮに同期した高速クロックＣＬとを入力として、直並列変換されて相互にビット位相のずれたＮ系統の低速信号ｉｎ１〜ｉｎＮと該高速クロックを１／Ｎ分周して得られた低速クロックであって、かつ、相互に位相のずれたＮ個の低速クロック（ｃｌ１〜ｃｌＮ）を出力し、また各低速クロックは、対応する符号変換器２２−１〜２２−Ｎのクロック入力とするようにしている。
【００５７】
図１１は本発明の第２の態様に基づき、Ｎを２より大きく設定した場合の符号変換回路の構成を示す図（その１）であり、
図１２は同図（その２）である。
図１１および図１２において、１：Ｎ直並列変換部６１と、Ｎ個の符号変換器２２−１〜２２−４と、（Ｎ−１）段の遅延部６３と、Ｎ入力ＥＸＯＲ部６４と、Ｎ：１並直列変換部６５が示されている。ただし、図ではＮ＝４として例示している。
【００５８】
１：Ｎ直並列変換部６１は、高速入力信号ＩＮを直列に受けてこれを、Ｎ（Ｎは４で示す）系統の低速信号ｉｎ１〜ｉｎ４に並列に分配する。
Ｎ個の符号変換器２２−１〜２２−Ｎは、並列に分配されたＮ系統の低速信号の各々に対応して設けられ、各々が対応する該低速信号に対して符号変換を行う。
【００５９】
（Ｎ−１）段の遅延部６３は、Ｎ個の符号変換器（２２）の各々について設けられ、各符号変換器からの符号変換出力を順次遅延させるために直列接続される。
Ｎ入力ＥＸＯＲ部６４は、Ｎ個の符号変換器（２２）の各々に対応して設けられ、各該符号変換器からの出力と該符号変換器に続く（Ｎ−１）段の遅延部６３の各々からの各出力とを論理的に加算する。
【００６０】
Ｎ：１並直列変換部６５は、Ｎ個の符号変換器（２２）にそれぞれ対応するＮ個のＮ入力ＥＸＯＲ部６４からの出力を合成して高速出力信号ＯＵＴを生成する。
また前記の（Ｎ−１）段の遅延素子６２は、高速入力信号ＩＮに同期した高速クロックを１／Ｎ分周して得られた低速クロックを受けて、相互に位相のずれたＮ個の低速クロックｃｌ１〜ｃｌＮを順次生成するために直列接続される。そしてＮ個の符号変換器（２２）は、対応する１つの該遅延素子からの該低速クロック（ｃｌ）により駆動される。
【００６１】
さらに（Ｎ−１）段の遅延部６３の各々は、図示するとおりＤ−ＦＦよりなり、高速入力信号ＩＮに同期した高速クロックＣＬにより駆動される。
図１３は図１２に示す構成の変形例を示す図である。図１２との違いは、（Ｎ−１）段の遅延部６３の各々が、図示するように遅延器ＤＬよりなることである。
【００６２】
図１４は本発明を適用した光送信装置を示す図である。この光送信装置７０は、本発明に係る符号変換回路２０を、プリコーダ７１として用いる。図中のＥｉｎ，Ｏｏｕｔ，Ｆ等は図１６に示したものと同じである。
図１５は本発明を適用した光受信装置を示す図である。この光受信装置８０は、本発明に係る符号変換回路２０を、デコーダ８１として用いる。図中のＯｉｎは光入力信号、Ｅｏｕｔは電気出力信号である。８２は、既述したＯ／Ｅ変換器であり、光信号を電気信号に変換する。
【００６３】
【発明の効果】
以上説明したように本発明によれば、遅延要素１６による遅延時間の１タイムスロット時間に対する厳しい時間的制約を大幅に緩和した光デュオバイナリ伝送が実現可能となる。その緩和効果は、伝送すべき信号のビットレートが、１０Ｇｂ／ｓ，２０Ｇｂ／ｓ，４０Ｇｂ／ｓ…と高くなる程顕著になる。
【図面の簡単な説明】
【図１】本発明に係る符号変換回路の基本構成図である。
【図２】本発明の第１の態様に基づく符号変換回路の具体例を示す図である。
【図３】図２の回路における各部分（ａ〜ｌ）に現れる信号パターンを表すタイムチャート（その１）である。
【図４】図２の回路における各部分（ａ〜ｌ）に現れる信号パターンを表すタイムチャート（その２）である。
【図５】図３および図４の場合と異なる初期値が与えられたときのタイムチャート（その１）である。
【図６】図３および図４の場合と異なる初期値が与えられたときのタイムチャート（その２）である。
【図７】本発明の第２の態様に基づく符号変換回路の具体例を示す図である。
【図８】図７の回路における各部分（ａ〜ｐ）に現れる信号パターンを表すタイムチャート（その１）である。
【図９】図７の回路における各部分（ａ〜ｐ）に現れる信号パターンを表すタイムチャート（その２）である。
【図１０】本発明の第１の態様に基づき、Ｎを２より大きく設定した場合の符号変換回路の構成を示す図である。
【図１１】本発明の第２の態様に基づき、Ｎを２より大きく設定した場合の符号変換回路の構成を示す図（その１）である。
【図１２】本発明の第２の態様に基づき、Ｎを２より大きく設定した場合の符号変換回路の構成を示す図（その２）である。
【図１３】図１２に示す構成の変形例を示す図である。
【図１４】本発明を適用した光送信装置を示す図である。
【図１５】本発明を適用した光受信装置を示す図である。
【図１６】光デュオバイナリ伝送用の従来の光送信装置を示す図である。
【図１７】図１６中にａ〜ｅで示す各部分の信号波形を表すタイムチャートである。
【図１８】従来の符号変換回路（プリコーダ）の第１例を示す図である。
【図１９】従来の符号変換回路（プリコーダ）の第２例を示す図である。
【図２０】図１８に示すプリコーダ（第１例）の動作を示すタイムチャートである。
【図２１】図１８に示すプリコーダ（第１例）において、遅延時間が１タイムスロットからずれたときの動作を示すタイムチャートである。
【図２２】図１９に示すプリコーダ（第２例）の動作を示すタイムチャートである。
【図２３】図１９に示すプリコーダ（第２例）において、遅延時間が１タイムスロットからずれたときの動作を示すタイムチャートである。
【符号の説明】
１０…光送信装置
１１…符号変換回路
１２…ローパスフィルタ
１３…マッハツェンダ型の光変調器
１４…インバータ
１５…ＥＸＯＲ回路
１６…遅延要素
１７…Ｄ−ＦＦ回路
２０…符号変換回路
２１…ビット分配部
２１−１，２１−２…２１−Ｎ…符号変換器
２３…ビット合成部
３１…直並列変換器
３３…ＥＸＯＲ回路
４１…直並列変換部
４２…並直列変換部
４３…Ｄ−ＦＦ回路
４４…Ｄ−ＦＦ回路
４５…ＥＸＯＲ
４６…ＥＸＯＲ
５１…１：Ｎ直並列変換部
５２…遅延素子
５３…Ｎ入力ＥＸＯＲ回路
６１…１：Ｎ直並列変換部
６２…遅延素子
６３…遅延部
６４…Ｎ入力ＥＸＯＲ部
６５…Ｎ：１並直列変換部
【図１】
0004141028.tif 000004
【図２】
0004141028.tif 000005
【図３】
0004141028.tif 000006
【図４】
0004141028.tif 000007
【図５】
0004141028.tif 000008
【図６】
0004141028.tif 000009
【図７】
0004141028.tif 000010
【図８】
0004141028.tif 000011
【図９】
0004141028.tif 000012
【図１０】
0004141028.tif 000013
【図１１】
0004141028.tif 000014
【図１２】
0004141028.tif 000015
【図１３】
0004141028.tif 000016
【図１４】
0004141028.tif 000017
【図１５】
0004141028.tif 000018
【図１６】
0004141028.tif 000019
【図１７】
0004141028.tif 000020
【図１８】
0004141028.tif 000021
【図１９】
0004141028.tif 000022
【図２０】
0004141028.tif 000023
【図２１】
0004141028.tif 000024
【図２２】
0004141028.tif 000025
【図２３】
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