(57)【特許請求の範囲】
【請求項１】
ワードライン方向に配置された複数個の部分メモリセルアレーブロックを具備する複数個のメモリセルアレーブロックを各々具備し、前記ワードライン方向と直交するビットライン方向に配置され、前記複数個のメモリセルアレーブロックが前記ビットライン方向に配置される複数個のメモリバンクと、
前記複数個のメモリバンクの隣接した２個ずつの部分メモリセルアレーブロック間に前記ビットライン方向に配置されるグローバルデータ入出力ライン対と、
前記複数個のメモリセルアレーブロック間に各々配置され、隣接した２個のメモリセルアレーブロックの少なくとも２個ずつの部分メモリセルアレー間に分離して配置された部分ローカルデータ入出力ライン対と、
前記分離して配置された部分ローカルデータ入出力ライン対間に各々連結され、プリチャージ信号に応答して前記分離して配置された部分ローカルデータ入出力ライン対を連結するためのスイッチング手段と、
前記分離して配置された部分ローカルデータ入出力ライン対のうち少なくとも１つの部分ローカルデータ入出力ライン対に連結され、前記プリチャージ信号に応答して前記分離して配置された部分ローカルデータ入出力ライン対をプリチャージするためのプリチャージ手段と、
を具備することを特徴とする半導体メモリ装置。
【請求項２】
前記スイッチング手段は、
前記プリチャージ信号に応答してオンされる第１ＮＭＯＳトランジスタから構成されたことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記プリチャージ手段は、
前記分離して配置された部分ローカルデータ入出力ライン対のうち少なくとも１つの部分ローカルデータ入出力ライン対間に直列連結されて、前記プリチャージ信号に応答してオンされる第２、３ＮＭＯＳトランジスタと、
前記分離して配置された部分ローカルデータ入出力ライン対のうち少なくとも１つの部分ローカルデータ入出力ライン対間に連結されて、前記プリチャージ信号に応答してオンされる第４ＮＭＯＳトランジスタと、
を具備したことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
ワードライン方向に配置された複数個の部分メモリセルアレーブロックを具備する複数個のメモリセルアレーブロックを各々具備し、前記ワードライン方向と直交するビットライン方向に配置され、前記複数個のメモリセルアレーブロックが前記ビットライン方向に配置される複数個のメモリバンクと、
前記複数個のメモリバンクの隣接した２個ずつの部分メモリセルアレーブロック間に前記ビットライン方向に配置されるグローバルデータ入出力ライン対と、
前記複数個のメモリセルアレーブロック間に各々配置されて、隣接した２個のメモリセルアレーブロックの少なくとも２個ずつの部分メモリセルアレー間に分離して配置された部分ローカルデータ入出力ライン対と、
前記分離して配置された部分ローカルデータ入出力ライン対間に各々連結されるスイッチング手段と、
前記分離して配置された部分ローカルデータ入出力ライン対のうち少なくとも１つの部分ローカルデータ入出力ライン対に連結されるプリチャージ手段と、
を具備したことを特徴とする半導体メモリ装置のプリチャージ方法において、
前記プリチャージ動作遂行時に前記スイッチング手段がイネーブルされて前記複数個の部分ローカルデータ入出力ライン対を連結し、前記プリチャージ手段がイネーブルされて前記分離して配置された複数個の部分ローカルデータ入出力ライン対をプリチャージし、前記プリチャージ動作遂行時ではない場合に前記スイッチング手段がディスエーブルされて前記分離して配置された部分ローカルデータ入出力ライン対の連結を切って前記プリチャージ手段がディスエーブルされることを特徴とする半導体メモリ装置のプリチャージ方法。
【請求項５】
前記スイッチング手段は、
前記プリチャージ信号に応答してターンオンされる第１ＮＭＯＳトランジスタからなることを特徴とする請求項４に記載の半導体メモリ装置のプリチャージ方法。
【請求項６】
前記プリチャージ手段は、
前記分離して配置された部分ローカルデータ入出力ライン対のうち少なくとも１つの部分ローカルデータ入出力ライン対間に直列連結されて、前記プリチャージ信号に応答してターンオンされる第２及び第３ＮＭＯＳトランジスタと、
前記分離して配置された部分ローカルデータ入出力ライン対のうち少なくとも１つの部分ローカルデータ入出力ライン対間に連結されて前記プリチャージ信号に応答してターンオンされる第４ＮＭＯＳトランジスタとからなることを特徴とする請求項４に記載の半導体メモリ装置のプリチャージ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にローカルデータ入出力ライン対をプリチャージすることに必要なプリチャージ回路の個数を減らすことによって全体チップサイズを縮小できる半導体メモリ装置及びこの装置のプリチャージ方法に関する。
【０００２】
【従来の技術】
従来のバンクがビットライン方向に配置されたバンク構造の半導体メモリ装置の信号ライン配置は、ワードラインと、同一な方向に配置されたローカルデータ入出力ライン対と、前記ローカルデータ入出力ライン対と垂直に配置されたグロ−バルデータ入出力ライン対とで構成される。
【０００３】
そして、このような構造のメモリセルアレーは、複数個のメモリセルアレーバンクがワードライン方向に配置されて、複数個のメモリセルアレーバンク各々の複数個のメモリセルアレーブロックもワードライン方向に配置される。複数個のメモリセルアレーブロック各々は部分ブロックに分離されて、分離された部分ブロック各々はローカルデータ入出力ライン対に連結されて、分離されたローカルデータ入出力ライン対各々は複数個のグロ−バルデータ入出力ライン対に引続き各々連結される。
【０００４】
すなわち、従来のバンクがビットライン方向に配置されたバンク構造の半導体メモリ装置は、メモリセルアレーブロック各々が部分ブロックに分離されるだけでなく各部分ブロックのローカルデータ入出力ライン対が分離されて構成される。また、ローカルデータ入出力ライン対各々をプリチャージするプリチャージ回路が分離されたローカルデータ入出力ライン対各々に別途で構成される。
【０００５】
図１は、従来のバンクがビットライン方向に配置されたバンク構造の半導体メモリ装置の一例の構成を示すブロック図として、２個のメモリセルアレーバンクＢＡ、ＢＢで形成されて、２個のメモリセルアレーバンクＢＡ、ＢＢ各々は４個のメモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤと、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤとで構成されている。
【０００６】
４個のメモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ各々は８個の部分ブロックＡＭＣｉ１、ＡＭＣｉ２、ＡＭＣｉ３、ＡＭＣｉ４、ＡＭＣｉ５、ＡＭＣｉ６、ＡＭＣｉ７、ＡＭＣｉ８、ｉ＝１、２、３、４で構成されて、メモリセルアレーブロックＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤ各々は８個の部分ブロックＢＭＣｉ１、ＢＭＣｉ２、ＢＭＣｉ３、ＢＭＣｉ４、ＢＭＣｉ５、ＢＭＣｉ６、ＢＭＣｉ７、ＢＭＣｉ８、ｉ＝１、２、３、４で構成されている。
【０００７】
メモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤと、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤ各々の８個の部分ブロックＡＭＣｉ１、ＡＭＣｉ２、ＡＭＣｉ３、ＡＭＣｉ４、ＡＭＣｉ５、ＡＭＣｉ６、ＡＭＣｉ７、ＡＭＣｉ８と、ＢＭＣｉ１、ＢＭＣｉ２、ＢＭＣｉ３、ＢＭＣｉ４、ＢＭＣｉ５、ＢＭＣｉ６、ＢＭＣｉ７、ＢＭＣｉ８、ｉ＝１、２、３、４との部分ブロック対が４個グループのグロ−バルデータ入出力ライン対ＧＩＯ１／Ｂ、ＧＩＯ２／Ｂ、ＧＩＯ３／Ｂ、ＧＩＯ４／Ｂ中一つを共有する形態で配置されている。
【０００８】
メモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤ間に１０個グループのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂが配置されている。６個のローカルデータ入出力ライン対ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ各々は隣接した上下のメモリセルアレーブロックが共有するライン対である。
【０００９】
１０個グループのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂ各々は２個ずつの部分ブロック単位で連結が切れた４個グループの部分ローカルデータ入出力ライン対で構成されている。すなわち、従来のバンクがビットライン方向に配置されたバンク構造は多数のデータを入出力するためにメモリセルアレーブロック各々が部分ブロックに分離されて、分離された部分ブロック各々のローカルデータ入出力ライン対が各々のグロ−バルデータ入出力ライン対に連結されて構成されている。
【００１０】
図２は、図１に示したブロック図の一例の詳細ブロック図であり、図１に示したブロック図のブロックにプリチャージ回路ＰＲＥ、ローデコーダ１０−１、１０−２、及びコラムデコーダ１２−１、１２−２、１２−３、１２−４を追加的に示して、４個グループのグロ−バルデータ入出力ライン対ＧＩＯ１／Ｂ、ＧＩＯ２／Ｂ、ＧＩＯ３／Ｂ、ＧＩＯ４／Ｂ各々が４対で構成されて、１０個グループのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂ各々が２対で構成されている構造を示している。
【００１１】
そして、図２のブロック図に示した符号は、図１に示したブロックの符号と同一であり、バンクＢＡ、ＢＢ各々のバンク選択信号をＢＡ、ＢＢで示した。
【００１２】
図２の追加ブロックの機能を説明すると次のようである。
ローデコーダ１０−１、１０−２各々は、バンク選択信号ＢＡ、ＢＢ各々に応答してローアドレスＲＡ０−ＲＡｘをデコーディングしてｍ個のワードライン選択信号ＷＬ１、．．．、ＷＬｍを各々生じる。コラムデコーダ１２−１、１２−２、１２−３、１２−４各々はコラムアドレスＣＡ０−ＣＡｙをデコーディングしてｎ個のコラム選択信号ＣＳＬ１、．．．、ＣＳＬｎを各々生じる。
【００１３】
プリチャージ回路ＰＲＥは、１０個グループのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂ各々の４個グループの部分ローカルデータ入出力ライン対各々に連結されている。
【００１４】
図２に示したバンクがビットライン方向に配置されたバンク構造の半導体メモリ装置のローカルデータ入出力ラインプリチャージ動作を説明すると次のようである。
【００１５】
ローアドレスストローブ信号が活性化される前にメモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤのプリチャージ回路ＰＲＥがイネーブルされて１０個グループのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂがプリチャージされる。
【００１６】
バンクＢＡのローアドレスストローブ信号が活性化されてメモリセルアレーバンクＢＡ及びバンクＢＡ内のメモリセルアレーブロックＡＢＬＡを活性化するためのバンク選択信号及びブロック選択信号が生じる。
【００１７】
コラムアドレスストローブ信号が活性化されるとメモリセルアレーブロックＡＢＬＡのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂのプリチャージ動作を終了する。そして、コラムアドレスに応答してコラム選択信号が活性化されると、リード動作時にはメモリセルアレーブロックＡＢＬＡからリードされるデータが２個グループのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂに伝送されて、ライト動作時には４個グループの４個のグロ−バルデータ入出力ライン対ＧＩＯ１／Ｂ、ＧＩＯ２／Ｂ、ＧＩＯ３／Ｂ、ＧＩＯ４／Ｂから２個のグループのローカルデータ入出力ライン対に伝送されたデータがメモリセルアレーブロックＡＢＬＡに伝送される。
【００１８】
この時、他のメモリセルアレーブロックＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤのプリチャージ回路ＰＲＥはイネーブル動作が維持されてローカルデータ入出力ライン対ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂをプリチャージする。
【００１９】
図３は、図１及び２に示したメモリセルアレーの部分ブロックＡＭＣ１５、ＡＭＣ１６、ＡＭＣ１７、ＡＭＣ１８の詳細ブロック図として、４個のグロ−バルデータ入出力ライン対ＧＩＯ３１／Ｂ、ＧＩＯ３２／Ｂ、ＧＩＯ３３／Ｂ、ＧＩＯ３４／Ｂの左右に部分ブロックＡＭＣ１５、ＡＭＣ１６が配置されて、４個のグロ−バルデータ入出力ライン対ＧＩＯ４１／Ｂ、ＧＩＯ４２／Ｂ、ＧＩＯ４３／Ｂ、ＧＩＯ４４／Ｂの左右に部分ブロックＡＭＣ１７、ＡＭＣ１８が配置されている。
【００２０】
そして、部分ブロックＡＭＣ１５、ＡＭＣ１６と、ＡＭＣ１７、ＡＭＣ１８との上下に２対の部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂとが各々配置されている。
【００２１】
図３で、センス増幅器はＳＡに、ビットラインプリチャージ回路はＢＰＲＥに、ローカルデータ入出力ラインプリチャージ回路はＰＲＥに各々示した。そして、部分ブロックＡＭＣ１７、ＡＭＣ１８の内部回路ブロックの構成及び符号は部分ブロックＡＭＣ１５、ＡＭＣ１６の構成及び符号と同一である。
【００２２】
部分ブロックＡＭＣ１５、ＡＭＣ１６及びその周辺ブロックの機能を説明すると次のようである。
【００２３】
メモリセルＭＣは、ｍ／４個のワードラインＷＬ１、ＷＬ２、．．．、ＷＬ(ｍ／４)とｎ個グループの４個のビットライン対ＢＬ１１、ＢＬＢ１１と、ＢＬ１２、ＢＬＢ１２と、ＢＬ１３、ＢＬＢ１３と、ＢＬ１４、ＢＬＢ１４及び．．．及びＢＬｎ１、ＢＬＢｎ１と、ＢＬｎ２、ＢＬＢｎ２と、ＢＬｎ３、ＢＬＢｎ３と、ＢＬｎ４、ＢＬＢｎ４間に各々連結されている。ｎ個グループの４個のビットラインプリチャージ回路２４−１１、２４−１２、２４−１３、２４−１４と、．．．と、２４−ｎ１、２４−ｎ２、２４−ｎ３、２４−ｎ４とはｎ個グループの４個のビットライン対間に連結されてビットライン対をプリチャージする。ｎ個グループの４個のコラム選択ゲート２２−１１、２２−１２、２２−１３、２２−１４と、．．．と、２２−ｎ１、２２−ｎ２、２２−ｎ３、２２−ｎ４とはｎ個のコラム選択信号ＣＳＬ１、．．．、ＣＳＬｎに各々応答して部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと４個のビットライン対とを相互連結する。ｎ個グループの４個のビットラインセンス増幅器２２−１１、２２−１２、２２−１３、２２−１４と、．．．と、２２−ｎ１、２２−ｎ２、２２−ｎ３、２２−ｎ４とはｎ個グループの４個のビットライン対のデータを各々増幅する。プリチャージ回路３０−１、３０−２はプリチャージ信号ＡＣ１に応答して部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂを各々プリチャージする。プリチャージ回路３０−５、３０−６はプリチャージ信号ＡＣ１２に応答して部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯ１４／Ｂを各々プリチャージする。
【００２４】
部分ブロックＡＭＣ１７、ＡＭＣ１８及びその周辺ブロックの機能は上述の部分ブロックＡＭＣ１５、ＡＭＣ１６及びその周辺ブロックの機能と同一である。
【００２５】
部分ローカルデータ入出力ライン対ＡＬＩＯ１１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ１３／Ｂ、ＡＬＩＯ１４／Ｂはグロ−バルデータ入出力ライン対ＧＩＯ４１／Ｂ、ＧＩＯ４２／Ｂ、ＧＩＯ４３／Ｂ、ＧＩＯ４４／Ｂに各々連結されている。プリチャージ回路３０−３、３０−４はプリチャージ信号ＡＣ１に応答して２個の部分ローカルデータ入出力ライン対Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂをプリチャージする。プリチャージ回路３０−７、３０−８はプリチャージ信号ＡＣ１２に応答して２個の部分ローカルデータ入出力ライン対Ｐ４ＡＬＩＯ１２／Ｂ、Ｐ４ＡＬＩＯ１４／Ｂをプリチャージする。
【００２６】
図３に示した回路の動作を説明すると次のようである。
ローアドレスストローブ信号が活性化される前にビットラインプリチャージ回路ＢＰＲＥがイネーブルされてメモリセルアレーブロックＡＢＬＡの２個の部分ブロックＡＭＣ１５、ＡＭＣ１６、ＡＭＣ１７、ＡＭＣ１８各々のｎ個グループの４個のビットライン対ＢＬ１１、ＢＬＢ１１と、ＢＬ１２、ＢＬＢ１２と、ＢＬ１３、ＢＬＢ１３と、ＢＬ１４、ＢＬＢ１４及び．．．及びＢＬｎ１、ＢＬＢｎ１と、ＢＬｎ２、ＢＬＢｎ２と、ＢＬｎ３、ＢＬＢｎ３と、ＢＬｎ４、ＢＬＢｎ４とがプリチャージされる。この時、図２に示したあらゆるメモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤのビットライン対もプリチャージされる。
【００２７】
ローアドレスストローブ命令印加時にローアドレスが印加されてメモリセルアレーバンクＢＡとメモリセルアレーブロックＡＢＬＡとが活性化されると、メモリセルアレーブロックＡＢＬＡのビットラインプリチャージ回路２４−１１、２４−１２、２４−１３、２４−１４と、．．．と、２４−ｎ１、２４−ｎ２、２４−ｎ３、２４−ｎ４とがディスエーブルされる。この時、図２に示した他のメモリセルアレーブロックＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤのビットライン対のビットラインプリチャージ回路はプリチャージ動作を維持する。
【００２８】
コラムアドレスストローブ信号が活性化される前にローカルデータ入出力ラインプリチャージ回路３０−１、３０−２、３０−３、３０−４、３０−５、３０−６、３０−７、３０−８がイネーブルされて部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂとをプリチャージする。この時、図２に示したメモリセルアレーブロックＡＢＬＡ、ＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂもプリチャージされる。
【００２９】
コラムアドレスストローブ信号が活性化されるとプリチャージ信号ＡＣ１、ＡＣ１２が非活性化されて、ローカルデータ入出力ラインプリチャージ回路３０−１、３０−２、３０−３、３０−４、３０−５、３０−６、３０−７、３０−８がディスエーブルされることによって部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂとのプリチャージ動作が終了される。この時、図２に示した他のメモリセルアレーブロックＡＢＬＢ、ＡＢＬＣ、ＡＢＬＤ、ＢＢＬＡ、ＢＢＬＢ、ＢＢＬＣ、ＢＢＬＤのローカルデータ入出力ライン対ＡＬＩＯ１／Ｂ、ＡＬＩＯ１２／Ｂ、ＡＬＩＯ２３／Ｂ、ＡＬＩＯ３４／Ｂ、ＡＬＩＯ４／Ｂ、ＢＬＩＯ１／Ｂ、ＢＬＩＯ１２／Ｂ、ＢＬＩＯ２３／Ｂ、ＢＬＩＯ３４／Ｂ、ＢＬＩＯ４／Ｂのプリチャージ動作は維持される。
【００３０】
コラムアドレスストローブ信号が活性化され、コラムアドレスに応答してコラム選択信号ＣＳＬ１が生じると、部分ブロックＡＭＣ１５、ＡＭＣ１６と、ＡＭＣ１７、ＡＭＣ１８各々のコラム選択ゲート２２−１１、２２−１２、２２−１３、２２−１４がオンされて４個のビットライン対ＢＬ１１／Ｂ、ＢＬ１２／Ｂ、ＢＬ１３／Ｂ、ＢＬ１４／Ｂと部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂ間にデータが伝送される。また、図２に示した部分ブロックＡＭＣ１１、ＡＭＣ１２と、ＡＭＣ１３、ＡＭＣ１４各々のコラム選択ゲート(図示せず)がオンされて４個のビットライン対と部分ローカルデータ入出力ライン対間にデータが伝送される。
【００３１】
すなわち、図２に示したメモリセルアレーバンクＢＡのメモリセルアレーブロックＡＢＬＡの４個の部分ブロックＡＭＣ１１、ＡＭＣ１３、ＡＭＣ１５、ＡＭＣ１７各々の４個のビットライン対ＢＬ１１、ＢＬＢ１１と、ＢＬ１２、ＢＬＢ１２と、ＢＬ１３、ＢＬＢ１３と、ＢＬ１４、ＢＬＢ１４と４個の部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂ間に１６対のデータが伝送される。
【００３２】
上述したように従来のバンクがビットライン方向に配置されたバンク構造の半導体メモリ装置は、メモリセルアレーブロック各々が部分ブロックで構成されて、部分ブロック各々からデータを入出力するように構成されていた。
【００３３】
したがって、ローカルデータ入出力ライン対各々が部分ローカルデータ入出力ライン対に分離されて、分離された部分ローカルデータ入出力ライン対各々に対してローカルデータラインプリチャージ回路が備わるしかなかった。
【００３４】
したがって、従来のバンクがビットライン方向に配置されたバンク構造の半導体メモリ装置は、プリチャージ回路が多く必要になることによってチップサイズが増大するという問題点があった。
【００３５】
【発明が解決しようとする課題】
本発明の目的は、バンクがビットライン方向に配置されたバンク構造でローカルデータ入出力ライン対をプリチャージするためのプリチャージ回路の個数を減らすことによってチップサイズを縮小できる半導体メモリ装置を提供することにある。
【００３６】
本発明の他の目的は、前記目的を達成するための半導体メモリ装置のプリチャージ方法を提供することにある。
【００３７】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置は、複数個のメモリセルアレーバンクと、複数個のグロ−バルデータ入出力ライン対に各々連結される複数個の部分ローカルデータ入出力ライン対に各々連結される部分ブロックを備えた前記複数個のメモリセルアレーバンク各々の複数個のメモリセルアレーブロックと、前記複数個の部分ローカルデータ入出力ライン対間に各々連結されてプリチャージ信号に応答して前記複数個の部分ローカルデータ入出力ライン対を連結するための複数個のスイッチング手段と、及び前記プリチャージ信号に応答して前記メモリセルアレーブロック各々の複数個の部分ローカルデータ入出力ライン対をプリチャージするためのプリチャージ手段とを具備することを特徴とする。
【００３８】
前記他の目的を達成するための本発明の半導体メモリ装置のプリチャージ方法は複数個のメモリセルアレーバンクと、複数個のグロ−バルデータ入出力ライン対に各々連結される複数個の部分ローカルデータ入出力ライン対に各々連結される部分ブロックを備えた前記複数個のメモリセルアレーバンク各々の複数個のメモリセルアレーブロックと、前記複数個の部分ローカルデータ入出力ライン対間に各々連結されてプリチャージ信号に応答して前記複数個の部分ローカルデータ入出力ライン対を連結するための複数個のスイッチング手段と、及び前記メモリセルアレーブロック各々の複数個の部分ローカルデータ入出力ライン対各々をプリチャージするためのプリチャージ手段とを具備する半導体メモリ装置のプリチャージ方法において、前記プリチャージ動作遂行時に前記プリチャージ手段がイネーブルされて前記複数個の部分ローカルデータ入出力ライン対を連結してプリチャージして、前記プリチャージ動作遂行時ではない場合に前記プリチャージ手段がディスエーブルされて前記複数個の部分ローカルデータ入出力ライン対の連結を切ることを特徴とする。
【００３９】
【発明の実施の形態】
以下、添付した図面を参考として本発明の半導体メモリ装置及びこの装置のプリチャージ方法を説明する。
【００４０】
図４は、本発明の半導体メモリ装置の実施形態のブロック図として、図２に示した半導体メモリ装置のブロック図の分離された部分ローカルデータ入出力ライン対間のプリチャージ回路ＰＲＥを取り除いて、ローカルデータ入出力ライン対の右側に一つのプリチャージ回路ＰＲＥを備えて、分離された部分ローカルデータ入出力ライン対間の連結を制御するためのスイッチ回路ＳＷを備えて構成されている。
【００４１】
図４の実施形態ではローカルデータ入出力ライン対各々に対するプリチャージ回路ＰＲＥが右側に位置したことを示したが、プリチャージ回路ＰＲＥの位置は該ローカルデータ入出力ライン対の他の個所に位置しても関係ない。単に、スイッチ回路ＳＷが分離された部分ローカルデータ入出力ライン対間に構成されれば良い。
【００４２】
図４で、各ブロック及びラインの符号は図１に示した符号と同一である。
【００４３】
図４に示した装置のプリチャージ動作を説明すると次のようである。
コラムアドレスストローブ信号が活性化される前のプリチャージ遂行時にはスイッチ回路ＳＷがオンされて部分ローカルデータ入出力ライン対を連結することにより一つのプリチャージ回路ＰＲＥによって部分ローカルデータ入出力ライン対をすべてプリチャージする。
【００４４】
コラムアドレスストローブ信号が活性化されると、活性化されたメモリセルアレーブロックのローカルデータ入出力ライン対のプリチャージ回路ＰＲＥがディスエーブルされて、スイッチ回路ＳＷがオフされてプリチャージ動作が終了される。
【００４５】
すなわち、図４及び５に示した半導体メモリ装置は、プリチャージ動作遂行時にはローカルデータ入出力ライン対各々のプリチャージ回路ＰＲＥがイネーブルされ、スイッチ回路ＳＷがオンされて部分ローカルデータ入出力ライン対を連結することによりローカルデータ入出力ライン対をプリチャージする。そして、プリチャージ動作遂行後のリード、ライト動作遂行時にはプリチャージ回路ＰＲＥがディスエーブルされて、スイッチ回路ＳＷがオフされて部分ローカルデータ入出力ライン対の連結を切る。
【００４６】
図５は、図４に示した部分ブロックＡＭＣ１５、ＡＭＣ１６、ＡＭＣ１７、ＡＭＣ１８の詳細ブロック図として、図３に示したブロック図で、４個のプリチャージ回路３０−１、３０−２、３０−３、３０−４、３０−５、３０−６、３０−７、３０−８を取り除いて、プリチャージ信号ＡＣ１、ＡＣ１２に応答して部分ブロックＡＭＣ１５、ＡＭＣ１６と部分ブロックＡＭＣ１７、ＡＭＣ１８との部分ローカルデータ入出力ライン対間の連結を制御するためのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、及びプリチャージ信号ＡＣ１、ＡＣ１２各々に応答して部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂ各々をプリチャージするためのプリチャージ回路４０−１、４０−２、４０−３、４０−４で構成されている。
【００４７】
図５に示した回路のプリチャージ動作を説明すると次のようである。
プリチャージ動作遂行時に“ハイ”レベルのプリチャージ信号ＡＣ１、ＡＣ１２が生じると、プリチャージ回路４０−１、４０−２、４０−３、４０−４がイネーブルされ、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８がオンされて部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂとがプリチャージされる。この時、図４に示したローカルデータ入出力ライン対がすべてプリチャージされる。
【００４８】
そして、メモリセルアレーブロックＡＢＬＡに対するリード、ライト動作遂行時にプリチャージ信号ＡＣ１、ＡＣ１２が“ロー”レベルに遷移されるとプリチャージ回路４０−１、４０−２、４０−３、４０−４がディスエーブルされて、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８がオフされる。したがって、プリチャージ回路４０−１、４０−２、４０−３、４０−４が動作しなくなり、部分ローカルデータ入出力ライン対Ｐ３ＡＬＩＯ１１／Ｂ、Ｐ３ＡＬＩＯ１３／Ｂ、Ｐ３ＡＬＩＯ１２／Ｂ、Ｐ３ＡＬＩＯＢ１４／Ｂと、Ｐ４ＡＬＩＯ１１／Ｂ、Ｐ４ＡＬＩＯ１３／Ｂ、Ｐ４ＡＬＩＯ４２／Ｂ、Ｐ４ＡＬＩＯ４４／Ｂとの連結が切れる。この時、図４に示したメモリセルアレーブロックＡＢＬＡの部分ローカルデータ入出力ライン対の連結もすべて切れるようになる。
【００４９】
従来の半導体メモリ装置のプリチャージ方法が部分ローカルデータ入出力ライン対を物理的に分離してプリチャージ動作を遂行するものであったが、本発明の半導体メモリ装置のプリチャージ方法は部分ローカルデータ入出力ライン対をスイッチ回路を利用して電気的で選択的で臨時的に連結してプリチャージ動作を遂行することである。
【００５０】
すなわち、本発明の半導体メモリ装置は、プリチャージ動作遂行時にのみスイッチ回路の選択的な駆動を通して部分ローカルデータ入出力ライン対を連結することによりプリチャージ動作を遂行して、プリチャージ動作以外のリード、ライト動作遂行時にはスイッチ回路をオフして部分ローカルデータ入出力ライン対を電気的に分離する。
【００５１】
図６は、図５に示したプリチャージ回路の一実施形態の回路図として、プリチャージ信号ＡＣ１に応答するローカルデータライン対間に直列連結された２個のＮＭＯＳトランジスタＮ９、Ｎ１０とプリチャージ信号ＡＣ１に応答するローカルデータライン対間に連結されたＮＭＯＳトランジスタＮ１１とで構成されている。
【００５２】
図６に示した実施形態の回路は、図５に示したプリチャージ回路４０−１の実施形態の回路構成を示すことである。
【００５３】
図６に示したプリチャージ回路の動作を説明すると次のようである。
プリチャージ信号ＡＣ１が“ハイ”レベルになればＮＭＯＳトランジスタＮ９、Ｎ１０、Ｎ１１がオンされてローカルデータ入出力ライン対をプリチャージする。
【００５４】
反面、プリチャージ信号ＡＣ１が“ロー”レベルになればＮＭＯＳトランジスタＮ９、Ｎ１０、Ｎ１１がオフされてプリチャージ動作が終了される。
【００５５】
図２に示した従来の半導体メモリ装置のプリチャージ回路を構成するトランジスタの個数と本発明の半導体メモリ装置のプリチャージ回路を構成するトランジスタの個数とを比較して見れば次のようである。
【００５６】
図２に示した従来の半導体メモリ装置ではプリチャージ回路が８０個が必要であり、一つのプリチャージ回路が図６に示したように３個のＮＭＯＳトランジスタで構成されているとすれば、総２４０個のＮＭＯＳトランジスタが必要である。
【００５７】
しかし、本発明の半導体メモリ装置では２０個のプリチャージ回路と３０個のスイッチ回路とが必要であるので、総１８０個のＮＭＯＳトランジスタが必要である。
【００５８】
したがって、プリチャージのために用いられるＮＭＯＳトランジスタの個数が減るようになる。
【００５９】
特に、従来のプリチャージ回路が配置される位置は、他の回路ブロックも位置する領域であるので、この部分のトランジスタの個数を減らすことは意味があると言える。
【００６０】
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練された当業者は前記の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できることである。
【００６１】
【発明の効果】
したがって、本発明の半導体メモリ装置及びこの装置のプリチャージ方法は、バンクがビットライン方向に配置されたバンク構造の半導体メモリ装置のプリチャージのために用いられるトランジスタの個数を減らすことによってチップサイズを縮小できる。
【図面の簡単な説明】
【図１】  従来のバンクがビットライン方向に配置されたバンク構造の半導体メモリ装置の一例のブロック図である。
【図２】  図１に示した従来半導体メモリ装置の詳細ブロック図である。
【図３】  図２に示したメモリセルアレーの部分メモリブロックの詳細ブロック図である。
【図４】  本発明のバンクがビットライン方向に配置されたバンク構造の半導体メモリ装置の実施形態の詳細ブロック図である。
【図５】  図４に示したメモリセルアレーの部分ブロックの詳細ブロック図である。
【図６】  図５に示したプリチャージ回路の実施形態の回路図である。
【符号の説明】
１０  ローデコーダ
１２  コラムデコーダ
【図１】
0004031194.tif 000002
【図２】
0004031194.tif 000003
【図３】
0004031194.tif 000004
【図４】
0004031194.tif 000005
【図５】
0004031194.tif 000006
【図６】
0004031194.tif 000007