(57)【特許請求の範囲】
【請求項１】
現用コンピュータのＰＣＩイニシエータから現用コンピュータのＰＣＩターゲット及び予備コンピュータのＰＣＩターゲットのそれぞれを介して現用コンピュータのメモリ及び予備コンピュータのメモリに同一データを書き込むメモリバックアップ回路において、
前記ＰＣＩイニシエータと前記現用コンピュータのＰＣＩターゲットとは現用コンピュータのＰＣＩバスで接続され、前記予備コンピュータのＰＣＩターゲットとは予備コンピュータのＰＣＩバスで接続された制御バッファ手段を備え、
前記制御バッファ手段は、
前記ＰＣＩイニシエータから前記現用コンピュータのＰＣＩターゲットに送出される制御コマンドを前記予備コンピュータのＰＣＩターゲットに転送する制御コマンド転送経路と、
前記制御コマンド転送経路に流れる情報がメモリ書込みモードを示すときは、前記ＰＣＩイニシエータから前記現用コンピュータのＰＣＩターゲットに送出される書込みデータを前記予備コンピュータのＰＣＩターゲットに転送し、前記情報がメモリ読出しモードを示すときは、データの通過を遮断するデータ転送経路と
を備えたことを特徴とするメモリバックアップ回路。
【請求項２】
前記制御バッファ手段は、前記制御コマンド転送経路に流れる情報を監視する情報監視手段を備え、
前記情報監視手段は、前記情報がメモリ読出しモードを示すときは前記データ転送経路の遮断を指示し、その後に現用コンピュータ側でのＰＣＩ転送の終了を示すデータを検出すると、前記データ転送経路の遮断を解除して前記現用コンピュータ側から前記予備コンピュータ側に向かう経路を設定する
ことを特徴とする請求項１記載のメモリバックアップ回路。
【請求項３】
前記制御バッファ手段は、
前記制御コマンド転送経路に流れる情報がメモリ読出しモードを示すときには、前記予備コンピュータのＰＣＩターゲットに転送する制御コマンドを無効コマンドに変換するコマンド変換手段を備えたことを特徴とする請求項２記載のメモリバックアップ回路。
【請求項４】
前記制御バッファ手段は、
現用コンピュータ側に設置され、前記現用コンピュータのＰＣＩバスに接続される第１の制御バッファ手段と、前記予備コンピュータ側に設置され、前記制御コマンド転送経路と前記データ転送経路が前記第１の制御バッファ手段と接続され、前記予備コンピュータのＰＣＩバスに接続される第２の制御バッファ手段とで構成され、
前記第１の制御バッファ手段は、前記制御コマンド転送経路及び前記データ転送経路をそれぞれ前記現用コンピュータ側から前記予備コンピュータ側に経路を設定し、
前記第２の制御バッファ手段は、前記制御コマンド転送経路を前記現用コンピュータ側から前記予備コンピュータ側に経路を設定し、前記データ転送用経路を、前記制御コマンド転送経路に流れる情報がメモリ書込みモードを示すときは、前記現用コンピュータ側から前記予備コンピュータ側に経路を設定し、前記情報がメモリ読出しモードを示すときは、経路を遮断する設定をする
ことを特徴とする請求項１記載のメモリバックアップ回路。
【請求項５】
前記第２の制御バッファ手段は、前記制御コマンド転送経路に流れる情報を監視する情報監視手段を備え、
前記情報監視手段は、前記情報がメモリ読出しモードを示すときは前記第２の制御バッファ手段のデータ転送経路の遮断を指示し、その後に現用コンピュータ側でのＰＣＩ転送の終了を示すデータを検出すると、前記第２の制御バッファ手段のデータ転送経路の遮断を解除して前記現用コンピュータ側から前記予備コンピュータ側に向かう経路を設定する
ことを特徴とする請求項４記載のメモリバックアップ回路。
【請求項６】
前記第２の制御バッファ手段は、前記制御コマンド転送経路に流れる情報がメモリ読出しモードを示すときには、前記予備コンピュータのＰＣＩターゲットに転送する制御コマンドを無効コマンドに変換するコマンド変換手段を備えたことを特徴とする請求項５記載のメモリバックアップ回路。
【請求項７】
前記現用コンピュータのＰＣＩターゲット及び前記予備コンピュータのＰＣＩターゲットが、同じアドレスを有することを特徴とする請求項１乃至６のいずれかに記載のメモリバックアップ回路。
【請求項８】
前記現用コンピュータのメモリ及び前記予備コンピュータのメモリの書き込み速度が、
前記現用コンピュータのＰＣＩバス及び前記予備コンピュータのＰＣＩバスの転送速度より速いことを特徴とする請求項７に記載のメモリバックアップ回路。
【請求項９】
前記現用コンピュータのメモリ及び前記予備コンピュータのメモリが、
ＤＲＡＭである場合には、前記現用コンピュータのＰＣＩターゲットと前記現用コンピュータのメモリとの間にデータを一時記憶するバッファを設け、前記予備コンピュータのＰＣＩターゲットと前記予備コンピュータのメモリとの間にデータを一時記憶するバッファを設けることを特徴とする請求項８に記載のメモリバックアップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータのメモリに記憶するデータをバックアップするメモリバックアップ回路に関し、特に２箇所のメモリに同時にデータを書きこむメモリバックアップ回路に関する。
【０００２】
【従来の技術】
通信装置では回線の設定、開放がリアルタイムで行われ、且つ同時に多数の回線管理を行わなければならない。
【０００３】
これらを管理するコンピュータは高い信頼性が要求されるため、現用、予備構成を取るのが一般的である。ここで、問題になるのが、コンピュータの現用、予備の切り替えである。切り替えによって回線管理情報が失われると、いったんすべての回線を切って、回線設定をやり直す事になる。これを防止するため、回線管理情報は常にリアルタイムでバックアップを取っておき、コンピュータが現用から予備に切り替わったときはただちにバックアップされている回線管理情報にて処理を継続し、処理を中断しないようにする。
【０００４】
このために、リアルタイムにメモリの内容をバックアップする回路が重要である。メモリバックアップの信頼性を高めるため、現用系のメモリと予備系のメモリとは別々のカードとし、バックボード等で接続することになる。また、メモリの書き換えは頻繁に行われるので、大量のデータを高速で且つ信頼性が高くバックボードに通すことになる。これに適した方法として一般的なＰＣＩバスを利用する事が考えられるが、ＰＣＩバスはひとつのＰＣＩイニシエータからひとつのＰＣＩターゲットにしかデータ転送できないために、二つのＰＣＩターゲットに同じデータをライトするためには、ＰＣＩターゲットひとつずつにそれぞれデータ転送を行う必要があり、二倍の時間がかかっていた。
【０００５】
【発明が解決しようとする課題】
本発明は、２箇所のメモリに同時にデータを書きこむメモリバックアップ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明のメモリバックアップ回路は、データをバックアップする第１のメモリ及び第２のメモリを有するメモリバックアップ回路であって、前記第１のメモリに接続する第１のＰＣＩターゲットと、前記第２のメモリに接続する第２のＰＣＩターゲットとに対してＰＣＩバスを介して、同時に同じデータを一回の転送でライトすることを特徴とする。
【０００７】
本発明のメモリバックアップ回路は、データをバックアップする第１のメモリ及び第２のメモリを有するメモリバックアップ回路であって、前記第１のメモリに接続する第１のＰＣＩターゲットと、前記第１のＰＣＩターゲットに接続する第１のＰＣＩバスと、前記第１のＰＣＩバスを介して前記第１のＰＣＩターゲットに接続する第１のＰＣＩイニシエータと、前記第１のＰＣＩバスに接続する第１のバッファと、前記第１のバッファに接続する第２のバッファと、前記第２のバッファに接続する第２のＰＣＩバスと、前記第２のＰＣＩバスを介して接続する第２のＰＣＩイニシエータと、前記第２のＰＣＩバスを介して前記第２のイニシエータに接続する第２のＰＣＩターゲットと、前記第２のＰＣＩターゲットに接続する前記第２のメモリと、を備えることを特徴とする。
【０００８】
本発明のメモリバックアップ回路は、データをバックアップする第１のメモリと、前記第１のメモリにデータを転送する第１のＰＣＩバスと、データをバックアップする第２のメモリと、前記第２のメモリにデータを転送する第２のＰＣＩバスと、前記第１のＰＣＩバスと前記第２のＰＣＩバスとの間のバッファと、を備えることを特徴とする。
【０００９】
本発明のメモリバックアップ回路は、前記第１のＰＣＩターゲット及び前記第２のＰＣＩターゲットが、同じアドレスを有することを特徴とする。
【００１０】
本発明のメモリバックアップ回路は、前記第１のバッファ及び前記第２のバッファが、前記第１のＰＣＩバスと前記第２のＰＣＩバス間の信号通過を制御することを特徴とする。
【００１１】
本発明のメモリバックアップ回路は、前記第１のバッファと、前記第２のバッファとが、同一の回路構成であることを特徴とする。
【００１２】
本発明のメモリバックアップ回路は、前記第１のメモリ及び前記第２のメモリの書き込み速度が、前記第１のＰＣＩバス及び前記第２のＰＣＩバスの転送速度より速いことを特徴とする。
【００１３】
本発明のメモリバックアップ回路は、前記第１のメモリ及び前記第２のメモリが、ＤＲＡＭである場合には、前記第１のＰＣＩターゲットと前記第１のメモリとの間にデータを一時記憶するバッファを設け、前記第２のＰＣＩターゲットと前記第２のメモリとの間にデータを一時記憶するバッファを設けることを特徴とする。
【００１４】
本発明のメモリバックアップ回路は、前記第２のＰＣＩターゲットからのデータが、前記第１のＰＣＩバスに届かないように前記第２のバッファを制御することを特徴とする。
【００１５】
本発明のメモリバックアップ回路は、前記第１のＰＣＩバスにおける制御信号が、前記第１のＰＣＩターゲットから前記第１のＰＣＩイニシエータへ到達することを特徴とする。
【００１６】
本発明のメモリバックアップ回路は、前記第２のバッファが、前記第１のＰＣＩバスにあるコマンドのコードを無効なコードにすり替えることを特徴とする。
【００１７】
【発明の実施の形態】
《発明の概要》コンピュータのメモリに記憶する重要なデータで且つリアルタイムに書き換わるデータ（例えば通信装置における回線管理情報）をリアルタイムにバックアップする回路において、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスを用いて、２箇所のメモリ（現用系（第１）のメモリと予備系（第２）のメモリ）に同時にデータを書きこむ回路である。なお、ＰＣＩバスは、ＰＣＩ  Ｓｐｅｃｉａｌ  Ｉｎｔｅｒｅｓｔ  ＧｒｏｕｐによってＰＣＩ  Ｌｏｃａｌ  Ｂｕｓとして規格が策定されている。
ＰＣＩは一般的に送信側（ＰＣＩイニシエータ側）からひとつの受信側（ＰＣＩターゲット側）にデータを送るものであるが、ＰＣＩターゲット側のメモリ書き込み速度をＰＣＩバスの転送速度に比べて十分に速くすることにより、ＰＣＩバス上で待ちタイミング（ウエイト状態）を作らないようにし、ＰＣＩバス上のデータをもうひとつのＰＣＩターゲットが同時に受信する事により一回の転送で同時に二つのＰＣＩターゲットに同じ値をライトする回路である。
【００１８】
《第１の実施形態》次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
図１は、本発明によるメモリバックアップ回路のブロック図である。現用コンピュータ１０にはＣＰＵ１１があり、ＣＰＵ１１が動作するのに必要なプログラム及び通常のデータを格納するメモリ１２及びＰＣＩイニシエータ１４がローカルバス１３にて接続されている。ＰＣＩイニシエータ１４からはＰＣＩバス１５にて予備コンピュータ３０と接続するバッファ２０及びＰＣＩターゲット１６が接続されている。ＰＣＩターゲット１６からはメモリバス１７にてバックアップを必要とする重要なデータを格納するメモリ１８が接続されている。
【００２０】
予備コンピュータ３０は、現用コンピュータ１０と同等の構成をしている。つまり予備コンピュータ３０にはＣＰＵ３１があり、ＣＰＵ３１が動作するのに必要なプログラム及び通常のデータを格納するメモリ３２及びＰＣＩイニシエータ３４がローカルバス３３にて接続されている。ＰＣＩイニシエータ３４からはＰＣＩバス３５にて現用コンピュータ１０と接続するためのバッファ４０及びＰＣＩターゲット３６が接続されている。ＰＣＩターゲット３６からはメモリバス３７にてバックアップを必要とする重要なデータを格納するメモリ３８が接続されている。
【００２１】
現用コンピュータ１０は、メモリ１２にてプログラムを実行し、重要なデータはＰＣＩバス１５を通してメモリ１８に記憶しておく。現用コンピュータ１０が故障した場合は、ただちに予備コンピュータ３０に切り替わるが、このとき重要なデータは現用コンピュータ１０から引き継ぐことで、システムの運用を止めることなく継続することができる。
【００２２】
そのために、現用コンピュータ１０が重要なデータをメモリ１８に書きこむと同時にメモリ３８にも同じデータを書きこむようにする。ＰＣＩターゲット３６は、ＰＣＩバス１５をバッファ２０及びバッファ４０を通して常に監視していて、ＰＣＩターゲット３６はＰＣＩターゲット１６の動作と同じ動作をしている。そのために、メモリ３８には常にメモリ１８と同じデータがライトされる。
【００２３】
これらの動作をさせるために、ＰＣＩターゲット１６とＰＣＩターゲット３６とは、ＰＣＩバス１５、３５上で同じアドレスを有している。
【００２４】
現用コンピュータ１０のＣＰＵ１１が、ＰＣＩターゲット１６を介してメモリ１８からデータをリードしたとき、同一ＰＣＩバス１５、３５に接続され、且つ同じＰＣＩアドレスを有するＰＣＩターゲット３６からもリードデータがＰＣＩバス１５、３５上に出て、ＰＣＩターゲット１６の読み出しデータとぶつかってしまう。これを回避するために、予備コンピュータ３０はＰＣＩバス１５、３５を監視し、リードモードのコマンドを検出して、バッファ４０を制御し、ＰＣＩターゲット３６からのデータがＰＣＩバス１５に届かないようにする。
【００２５】
図２は、バッファ２０及びバッファ４０のブロック図である。以下、バッファ２０及びバッファ４０について説明する。
【００２６】
バッファ２０とバッファ４０とは同じ回路構成をしている。ＰＣＩバス１５における信号ＤＥＶＳＥＬ＊（＊記号は負論理を示す）及びＴＲＤＹ＊（ＤＥＶＳＥＬ＊及びＴＲＤＹ＊は制御信号）はバッファ２０及びバッファ４０を通過しない。これらの信号はＰＣＩターゲット１６からＰＣＩイニシエータ１４に向かう信号なので、ＰＣＩターゲット１６からの信号とＰＣＩターゲット３６からの信号がＰＣＩバス１５上でぶつかることになる。そこで、現用コンピュータ１０のＤＥＶＳＥＬ＊及びＴＲＤＹ＊は、ＰＣＩターゲット１６とＰＣＩイニシエータ１４間のみの接続、予備コンピュータ３０のＤＥＶＳＥＬ＊及びＴＲＤＹ＊はＰＣＩターゲット３６とＰＣＩイニシエータ３４間のみの接続とする。
【００２７】
バッファ２０及びバッファ４０を通過する信号はＡＤ［３１：０］の信号とそれ以外の信号（ＣＢＥ［３：０］、ＦＲＡＭＥ＊、及びＩＲＤＹ＊）とで別々に制御されている。
【００２８】
バッファ２１は、ＡＣＴ（自コンピュータが現用のとき”１”の信号）にてＯＮになる。バッファ２２は、ＳＴＢＹ（自コンピュータが予備のとき”１”の信号）とＲＥＡＤ＊（ＰＣＩバス１５上の信号がリードモードのとき”０”の信号）との論理積が”１”のときＯＮになる。バッファ２３は、ＡＣＴが”１”のときＯＮになる。バッファ２４は、ＳＴＢＹが”１”のときＯＮになる。ＲＥＡＤ検出部２５は、ＰＣＩバス１５のＣＢＥ［３：０］のコマンドを監視し、コマンドがリードモードになったのを検出してＲＥＡＤ＊を生成する。
【００２９】
同様に、予備コンピュータ３０のバッファ４１、４２、４３、４４、及びＲＥＡＤ検出部４５は、現用コンピュータ１０のバッファ２１、２２、２３、２４、及びＲＥＡＤ検出部２５と同等の動作をする。
【００３０】
現用コンピュータ１０がＰＣＩイニシエータ１４を介してＰＣＩターゲット１６にデータをライトしたとき、現用コンピュータ１０のＡＣＴは”１”、ＳＴＢＹは”０”、ＲＥＡＤ＊は”１”となる。そのためにバッファ２１はＯＮ、バッファ２２はＯＦＦ、バッファ２３はＯＮ、バッファ２４はＯＦＦとなる。また予備コンピュータ３０のＡＣＴは”０”、ＳＴＢＹは”１”、ＲＥＡＤ＊は”１”となる。そのために予備コンピュータ３０のバッファ４１はＯＦＦ、バッファ４２はＯＮ、バッファ４３はＯＦＦ、バッファ４４はＯＮとなる。
【００３１】
したがって、ＰＣＩイニシエータ１４から出たライトデータのＡＤ［３１：０］はバッファ２１及びバッファ４２を通ってＰＣＩターゲット３６に到達する。また、ＣＢＥ［３：０］、ＦＲＡＭＥ＊、及びＩＲＤＹ＊はバッファ２３及びバッファ４４を通してＰＣＩターゲット３６に到達する。
【００３２】
ＰＣＩターゲット１６へのＡＤ［３１：０］、ＣＢＥ［３：０］、ＦＲＡＭＥ＊、及びＩＲＤＹ＊と、ＰＣＩターゲット３６へのＡＤ［３１：０］、ＣＢＥ［３：０］、ＦＲＡＭＥ＊、及びＩＲＤＹ＊とは同じ値且つ同じタイミングになるので、ＰＣＩターゲット１６とＰＣＩターゲット３６は同じ動作をしてメモリ１８及びメモリ３８には同じデータが書かれる。ＰＣＩイニシエータ１４はＰＣＩターゲット１６からＤＥＶＳＥＬ＊及びＴＲＤＹ＊信号を受け取るので、ＰＣＩのライトシーケンスにしたがって正常に動作する。
【００３３】
次に、ＰＣＩイニシエータ１４がメモリ１８のデータをリードする動作について説明する。ＰＣＩイニシエータ１４がＰＣＩターゲット１６を介してメモリ１８のデータをリードするときは、バッファ２１〜２４、バッファ４１〜４４の動作はライト時と同じであるが、ＲＥＡＤ検出部４５がリードモードを検出するのが異なる。ＰＣＩバス３５を監視するＲＥＡＤ検出部４５が、リードモードを検出することにより、ＲＥＡＤ＊は”０”となり、バッファ４２がＯＦＦとなる。また、バッファ２２はＯＦＦなので、ＰＣＩバス１５上ではＰＣＩターゲット１６からのデータのみとなり、ＰＣＩターゲット３６からのデータとぶつかることはない。また、ＰＣＩターゲット３６から出たリードデータはＰＣＩバス３５上には出るが、どこにも行かず捨てられる。
【００３４】
以上の動作により、ＣＰＵ１１がメモリ１８にデータをライトしたときは、メモリ１８にデータが書かれると同時にメモリ３８にも同じデータが書かれ、ＣＰＵ１１がメモリ１８のデータをリードしたときはメモリ１８からのデータを読み取り、メモリ３８からのリードデータは捨てられることになる。
【００３５】
現用コンピュータ１０と予備コンピュータ３０とが切り替わると、現用コンピュータ１０と予備コンピュータ３０とは立場が逆になって、同じ動作が行われる。
【００３６】
次に、本発明の実施の形態の動作について図面を参照して説明する。図３は、ＰＣＩバスを通してデータをリードしたときのタイムチャートである。
【００３７】
ＰＣＩバス１５上ではアドレスとデータが多重されたＡＤ［３１：０］がある。ＡＤ［３１：０］のリード、ライトのコマンド（リードモードのコマンド、ライトモードのコマンド）及びデータ転送時の有効なバイト位置を示すための信号ＣＢＥ［３：０］がある。これらの信号のタイミング及び、シーケンスを実行するための信号としてＦＲＡＭＥ＊、ＩＲＤＹ＊、ＤＥＶＳＥＬ＊及びＴＤＲＹ＊信号がある。ＦＲＡＭＥ＊は、ＰＣＩイニシエータ１４からデータ転送の開始を示す信号である。ＩＤＲＹ＊は、ＰＣＩイニシエータ１４から転送が可能であることを示す信号である。ＤＥＶＳＥＬ＊は、ＰＣＩバス１５のＰＣＩアドレスに対してＰＣＩターゲット１６が該当することを示す信号である。ＴＲＤＹ＊は、ＰＣＩターゲット１６がデータ転送可能であることを示す信号である。図２ではＤＥＶＳＥＬ＊及びＴＲＤＹ＊信号は省略している。
【００３８】
ＰＣＩバス１５、３５は、ＰＣＩＣＬＫ（ＰＣＩバスのクロック）の立ち上がりにてすべての信号が同期して動作する。まず。ＰＣＩイニシエータ１４は、時間Ｔ１からＴ２の間にＡＤ［３１：０］にアドレス、及びＣＢＥ［３：０］にコマンドを送出する。ＰＣＩターゲット１６、３６及びＲＥＡＤ検出部２５、４５はＴ２の時にＡＤ［３１：０］のアドレス、及びＣＢＥ［３：０］のコマンドを取りこむ。ＲＥＡＤ検出部２５、４５は、ＣＢＥ［３：０］を見てリードモードの場合、ＲＥＡＤ＊を”０”とする。Ｔ２直後にＳＴＢＹ・ＲＥＡＤ＊は”０”となってバッファ４２をＯＦＦとする。Ｔ３はＰＣＩバス１５上でＡＤ［３１：０］の方向変更の切り替え時間となる。Ｔ３直後からＡＤ［３１：０］の信号線はＰＣＩターゲット１６、３６からＰＣＩイニシエータ１４に向かう信号となる。Ｔ４、Ｔ５、Ｔ６、及びＴ７にて３２ビットのデータを４回リードする。このときのＣＢＥ［３：０］はデータＡＤ［３１：０］の有効なバイト位置（ＢＥ）を示す。Ｔ７からＴ８は次のＰＣＩ転送に備えてＡＤ［３１：０］の方向切り替え時間となる。次のＰＣＩ転送はＡＤ［３１：０］でアドレス転送から始まるので、ＡＤ［３１：０］はＰＣＩイニシエータ１４からＰＣＩターゲット１６、３６へ向かう信号となる。
【００３９】
Ｔ８の時点でＩＲＤＹ＊がノンアクティブとなることで、ＰＣＩ転送が終了したことがわかるので、ＲＥＡＤ検出部４５はＲＥＡＤ＊を”１”とし、バッファ４２をＯＮにする。
【００４０】
ＰＣＩバス１５、３５でデータをライトする場合は一般的なＰＣＩライトシーケンスにて行われる。ただし、転送途中で待ち状態が発生してはならない。なぜなら、ライトデータは二つのＰＣＩターゲット１６、３６が同時に受信しているので、転送途中でＴＲＤＹ＊をノンアクティブとするウエイト状態が発生すると、二つのＰＣＩターゲット１６、３６のライトシーケンスのタイミングに差が生じて二つのＰＣＩターゲット１６、３６に同じデータがライトできなくなる。
【００４１】
そのために、ＰＣＩターゲット１６、３６で受信したライトデータは次のライトデータが来る前に処理をして、ＴＲＤＹ＊にウエイト状態を発生させないようにする必要がある。
【００４２】
その手段として、メモリ１８、及びメモリ３８の書き込み速度はＰＣＩバス１５、３５の転送速度より十分に速くしておく。また、メモリ１８、３８にＤＲＡＭ等を使用した場合はメモリ１８、３８のリフレシュ等で一時的にメモリライトが待たされる場合があるので、それぞれＰＣＩターゲット１６、３６とメモリ１８、３８との間に一時記憶するためのバッファを適当な段数設けておく。
【００４３】
《第２の実施形態》リード時にデータがぶつからないようにする回路の第２の実施形態として、ＰＣＩターゲット３６からデータをリードするとき、ＰＣＩターゲット３６からのリードデータがＰＣＩバス１５上でぶつからない回路として、ＰＣＩバス１５上にあるＣＢＥ［３：０］のコマンドを監視してコマンドがリードモードの時、ＣＢＥ［３：０］のコードを無効なコードにすり替える（例えば、バッファ４４を通過した直後にすり替え回路を設定する）ことにより、ＰＣＩターゲット３６はＰＣＩバス３５上にリードデータを出さなくなる。
【００４４】
【発明の効果】
第１の効果は、現用系のメモリと予備系のメモリとを別カードとしてバックボードで接続でき、構成が簡単で経済的になることである。その理由は、現用系ののメモリと予備系のメモリとを一般的なＰＣＩバスで接続しているからである。
【００４５】
第２の効果は、現用系のメモリ及び予備系のメモリに書きこむためのＰＣＩイニシエータは複数でもよくシステム設計の自由度が増すことである。その理由は、一般的なＰＣＩバスを利用しているからである。
【図面の簡単な説明】
【図１】本発明によるメモリバックアップ回路のブロック図である。
【図２】バッファ２０及びバッファ４０のブロック図である。
【図３】ＰＣＩバスを通してデータをリードしたときのタイムチャートである。
【符号の説明】
１０    現用コンピュータ
１１    ＣＰＵ
１２    メモリ
１３    ローカルバス
１４    ＰＣＩイニシエータ
１５    ＰＣＩバス
１６    ＰＣＩターゲット
１７    メモリバス
１８    メモリ
２０    バッファ
２１〜２４    バッファ
２５    ＲＥＡＤ検出部
３０    予備コンピュータ
３１    ＣＰＵ
３２    メモリ
３３    ローカルバス
３４    ＰＣＩイニシエータ
３５    ＰＣＩバス
３６    ＰＣＩターゲット
３７    メモリバス
３８    メモリ
４０    バッファ
４１〜４４    バッファ
４５    ＲＥＡＤ検出部
【図１】
0004110838.tif 000002
【図２】
0004110838.tif 000003
【図３】
0004110838.tif 000004