(57)【特許請求の範囲】
【請求項１】
浮遊ゲートと制御ゲートとを有し、前記浮遊ゲートに蓄積された電荷の有無としての消去状態と書き込み状態によってデータを格納する本体メモリセルトランジスタと、前記本体メモリセルトランジスタを選択する本体選択ゲートとからなる本体メモリセルと、
浮遊ゲートと制御ゲートとを有し、前記浮遊ゲートがバイアスされるダミーセルトランジスタと、前記ダミーセルトランジスタを選択するダミー選択ゲートとからなるダミーセルと、
第１の電位を出力する第１のバイアス回路と、
電位降下を生じる第１および第２の負荷素子と、
前記本体メモリセルを選択するための本体選択トランジスタと、
前記ダミーセルを選択するためのダミー選択トランジスタと、
第１および第２の入力端を有する差動型増幅器と、
を備え、
前記本体メモリセルトランジスタと前記ダミーセルトランジスタとは同一プロセスにより製造した同一構造のものとして構成されており、
前記本体メモリセルと、前記本体選択トランジスタと、前記第１の負荷素子の両端のうちの一端とがこの順序で直列に接続され、
前記ダミーセルと、前記ダミー選択トランジスタと、前記第２の負荷素子の両端のうちの一端とがこの順序で直列に接続され、
前記本体選択トランジスタと前記第１の負荷素子の前記一端との間のノードが前記差動型増幅器の前記第１の入力端に接続され、
前記ダミー選択トランジスタと前記第２の負荷素子の前記一端との間のノードが前記差動型増幅器の前記第２の入力端に接続され、
前記本体メモリセルトランジスタに格納されている前記データの読み出し時には、
前記ダミーセルトランジスタの浮遊ゲートに前記第１のバイアス回路が接続されて前記第１の電位にバイアスされ、
前記第１の負荷素子の前記両端のうちの他端と、前記第２の負荷素子の前記両端のうちの他端と、前記本体選択トランジスタのゲートと、前記ダミー選択トランジスタのゲートと、前記本体選択ゲートと、前記ダミー選択ゲートとが電源電位にバイアスされ、且つ、
前記本体メモリセルトランジスタの前記制御ゲートと、前記本体メモリセルの前記本体選択トランジスタに接続されていないノードと、前記ダミーセルの前記ダミー選択トランジスタに接続されていないノードとが接地電位にバイアスされ、
前記差動増幅器の前記第２の入力端に現れる電圧が、前記メモリセルトランジスタが書き込み状態にある時に前記差動増幅器の前記第１の入力端に現れる電圧と、消去状態にある時に前記差動増幅器の前記第１の入力端に現れる電圧と、の間の電圧となるように、前記第１の電位が設定される、
ことを特徴とする、不揮発性半導体メモリ。
【請求項２】
前記本体メモリセルトランジスタの一端は前記本体選択トランジスタに接続され、
前記ダミーセルトランジスタの一端は前記ダミー選択トランジスタに接続され、
前記本体メモリセルトランジスタに格納されている前記データの読み出し時には、前記本体メモリセルトランジスタの他端と前記ダミーセルトランジスタの他端がそれぞれ接地電位にバイアスされることを特徴とする、請求項１に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関する。より詳しくは、電気的に書き込みと消去が可能なメモリであって、メモリセルが書き込み状態か消去状態かを検知し、その状態に応じて１（電源電位）または０（接地電位）を出力する読み出し動作を安定して行うことのできる不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭに代表される不揮発性半導体メモリは、各種コンピュータやその周辺機器、テレビ、電話など幅広い応用分野を有している。このような不揮発性半導体メモリの一例として、ＥＥＰＲＯＭを挙げ、そのデータ読み出し回路周辺部について以下に説明する。
【０００３】
図７は、従来のＥＥＰＲＯＭのデータ読み出し回路周辺部の第１の例を表す概略構成図である。差動型増輻器１１０の一方の入力端には、トランジスタＮ１と本体選択トランジスタ１５８を介して本体メモリセル１５０が接続されている。本体メモリセル１５０は、データを蓄積する本体メモリセルトランジスタ１５２とスイッチングの役割を果たす選択ゲート１５４とによって構成されている。このメモリセルトランジスタ１５２は、選択ゲート１５４と本体選択トランジスタ１５８のゲートにそれぞれ電源電位が印加されることによって選択される。
【０００４】
メモリセルトランジスタ１５２は、グラウンドに接続されているコントロール・ゲートと、電気的に浮いている浮遊ゲートとを有する。浮遊ゲートとドレインとの間には、膜厚が非常に薄いトンネル酸化膜が存在する。そして、高電圧を印加することによって、トンネル電流が流れ、浮遊ゲートに電子が注入される。本願明細書においては、浮遊ゲートに電子が蓄積されてメモリセルトランジスタ１５２がオフの状態を「消去状態」と定義し、浮遊ゲートから電子が引き抜かれてメモリセルトランジスタ１５２がオンの状態を「書き込み状態」と定義する。
【０００５】
一方、差動型増幅器１１０の他方の入力端にはトランジスタＮ２とダミー選択トランジスタ１６８を介してダミーセル１６０が接続されている。ダミーセル１６０はＮチャネル型のダミーセルトランジスタ１６２によって構成されている。ダミーセルトランジスタ１６２とダミー選択トランジスタ１６８のゲートには常に電源電位ＶＤＤが印加されている。ダミーセル１６０は、ダミー選択トランジスタ１６８のゲートに電源電圧が印加されることによって選択される。
【０００６】
本体メモリセル１５０と差動型増幅器１１０の間には、ＰチャネルトランジスタＰ１を介して電源ＶＤＤが接続されている。また、同様に、ダミーセル１６０と差動型増幅器１１０の間には、ＰチャネルトランジスタＰ２を介して電源ＶＤＤが接続されている。ここで、本体メモリセルから差動型増幅器の入力端までの等価コンダクタンスと、ダミーセルから差動型増幅器までの等価コンダクタンスとが等しいような状態においては、本体メモリ側からの差動型増輻器への入力がダミーセル側からの入力信号よりも低くなるように、トランジスタＰ２の負荷サイズをトランジスタＰ１の負荷サイズよりも大きく設定してある。従って、メモリセルトランジスタ１５２がオン、すなわち「書き込み状態」の場合は、差動型増輻器の出力電位は低レベルとなる。一方、メモリセルトランジスタ１５２がオフすなわち「消去状態」であれば、本体メモリセル側の電位が高くなるので差動型増輻器の出力は高レベルとなる。
【０００７】
バイアス回路１２０およびＮチャネルトランジスタＮ１、Ｎ２はメモリセルトランジスタ１５２のソフトライトを避けるために設けられている。すなわち、メモリセルトランジスタ１５２の読み出し動作の際に、ゲート・ドレイン間に印加される電圧が高いと、ソフトライト、すなわちデータの書き込みが生ずるおそれがある。バイアス回路１２０によってトランジスタＮ１、Ｎ２を制御することにより、ビット線電位を例えば約１Ｖ程度まで低下させることによってこのようなソフトライトを防止することができる。
【０００８】
トランジスタＮ３とＮ４は、データの読み出し時にビット線電位を高速充電するためのものである。すなわち、トランジスタＮ３およびＮ４を介して電源ＶＤＤによりビット線を充電することによって、ビット線電位を速やかに読み出し電位まで昇圧することができ、データ読み出し速度を向上することができる。
【０００９】
つぎに、このような構造を改良した第２の従来例について説明する。
【００１０】
図８は、ＥＥＰＲＯＭのセンスアンプ回路周辺部の第２の従来例を示す概略構成図である。同図に示した構成では、ダミーセル１６１の構造を本体メモリセル１５０と同ーとしている。すなわち、ダミーセル１６１は、ダミーセルトランジスタ１６３と選択ゲート１６５とを有する。ダミーセルのメモリトランジスタ１６３には、製造後に一度書き込みを行いオン状態としておき、使用中には書き込みや消去動作は行わない。
【００１１】
【発明が解決しようとする課題】
ここで、差動型増幅器１１０による安定した信号検出のためには、ダミーセルの電流は、常に本体メモリセルの電流と同等以下か、またはトランジスタＰ１およびＰ２の負荷のサイズ比以下でなくてはならない。しかし、図７に示した第１の従来例では、ダミーセル１６０と本体メモリセル１５０の構造が異なるため、両者の電圧対電流特性が異なる。
【００１２】
図９は、このような第１の従来例の不揮発性半導体メモリのダミーセル１６０と本体メモリセル１５０の電圧対電流特性を表したグラフである。同図に示したように、第１の従来例の構成では、両者の電流電圧特性が異なるために、全ての電圧範囲において前述した条件を満たすようにダミーセルを設計することが非常に困難であった。また、ダミーセルと本体メモリセルの構造が異なると、電流電圧特性だけでなく、温度特性やプロセス条件のばらつきに起因する効果もそれぞれ異なるので、前述の条件を常に満足することが困難となる。その結果として、第１の従来例の構成においては、差動型増幅器１１０による安定した信号検出が容易でない場合が生じていた。
【００１３】
一方、図８に示した第２の従来例では、まず製造後にダミーセルに書き込みを行う手間がかかる。
また、ダミーセルの特性は書き込み条件によっても大きく変化するが、ワーストケースの書き込み条件を設定するのが困難である。すなわち、前述したように、差動型増幅器１１０による安定した信号検出のためには、ダミーセルの電流は、常に本体メモリセルの電流と同等以下か、またはトランジスタＰ１およびＰ２の負荷のサイズ比以下でなくてはならない。しかし、電気的に書き込み消去可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）の場合、書き込みに必要な高電位を内部昇圧により発生させる事が多く、書き込みと消去の繰り返しによる本体セルの電流の低下や、浮遊ゲートからの電荷抜けまで考慮したワーストに対応するようにダミーセルを書き込むという事は非常に困難だからである。
また、一度書き込んだダミーセルの電荷が何らかの原因でリークしてしまえばメモリセルすべてのデータが読み出し不可能となってしまうという問題もあった。
【００１４】
以上、説明したように、従来の不揮発性半導体メモリでは、ダミーセルの構造を本体メモリセルと異なるものとすると、その特性の不一致によりダミーセルの設計の最適化が非常に困難であった。一方、ダミーセルを本体セルと同一の構造とすると、製造後に書き込みの手間がかかり、ワーストケースの書き込み条件設定が困難であり、さらにダミーセルの経時変化により動作不良が生ずるという問題があった。
【００１５】
本発明は上記に鑑みてなされたものである。すなわち、その目的は、設計およびプロセスが容易で、製造後の書き込みの手間を要さず、またあらゆる条件でセルのデータを正常に読み出す事が出来、また経時変化の心配のない不揮発性半導体メモリを実現することにある。
【００１６】
【課題を解決するための手段】
すなわち、本発明による第１の不揮発性半導体メモリは、
浮遊ゲートと制御ゲートとを有し、前記浮遊ゲートに蓄積された電荷の有無としての消去状態と書き込み状態によってデータを格納する本体メモリセルトランジスタと、前記本体メモリセルトランジスタを選択する本体選択ゲートとからなる本体メモリセルと、
浮遊ゲートと制御ゲートとを有し、前記浮遊ゲートがバイアスされるダミーセルトランジスタと、前記ダミーセルトランジスタを選択するダミー選択ゲートとからなるダミーセルと、
第１の電位を出力する第１のバイアス回路と、
電位降下を生じる第１および第２の負荷素子と、
前記本体メモリセルを選択するための本体選択トランジスタと、
前記ダミーセルを選択するためのダミー選択トランジスタと、
第１および第２の入力端を有する差動型増幅器と、
を備え、
前記本体メモリセルトランジスタと前記ダミーセルトランジスタとは同一プロセスにより製造した同一構造のものとして構成されており、
前記本体メモリセルと、前記本体選択トランジスタと、前記第１の負荷素子の両端のうちの一端とがこの順序で直列に接続され、
前記ダミーセルと、前記ダミー選択トランジスタと、前記第２の負荷素子の両端のうちの一端とがこの順序で直列に接続され、
前記本体選択トランジスタと前記第１の負荷素子の前記一端との間のノードが前記差動型増幅器の前記第１の入力端に接続され、
前記ダミー選択トランジスタと前記第２の負荷素子の前記一端との間のノードが前記差動型増幅器の前記第２の入力端に接続され、
前記本体メモリセルトランジスタに格納されている前記データの読み出し時には、
前記ダミーセルトランジスタの浮遊ゲートに前記第１のバイアス回路が接続されて前記第１の電位にバイアスされ、
前記第１の負荷素子の前記両端のうちの他端と、前記第２の負荷素子の前記両端のうちの他端と、前記本体選択トランジスタのゲートと、前記ダミー選択トランジスタのゲートと、前記本体選択ゲートと、前記ダミー選択ゲートとが電源電位にバイアスされ、且つ、
前記本体メモリセルトランジスタの前記制御ゲートと、前記本体メモリセルの前記本体選択トランジスタに接続されていないノードと、前記ダミーセルの前記ダミー選択トランジスタに接続されていないノードとが接地電位にバイアスされ、
前記差動増幅器の前記第２の入力端に現れる電圧が、前記メモリセルトランジスタが書き込み状態にある時に前記差動増幅器の前記第１の入力端に現れる電圧と、消去状態にある時に前記差動増幅器の前記第１の入力端に現れる電圧と、の間の電圧となるように、前記第１の電位が設定される、
ことを特徴とする、ものとして構成される。
【００１７】
また、本発明による第２の不揮発性半導体メモリは、第１のメモリにおいて、
前記本体メモリセルトランジスタの一端は前記本体選択トランジスタに接続され、
前記ダミーセルトランジスタの一端は前記ダミー選択トランジスタに接続され、
前記本体メモリセルトランジスタに格納されている前記データの読み出し時には、前記本体メモリセルトランジスタの他端と前記ダミーセルトランジスタの他端がそれぞれ接地電位にバイアスされることを特徴とする、
ものして構成される。
【００１８】
【発明の実施の形態】
本発明は、本体セルと同一形状のダミーセルを用い、且つその浮遊ゲートをバイアス回路によってバイアスしたことをひとつの特徴としている。
【００１９】
以下に、図面を参照しながら本発明の実施の形態について説明する。
図１は本発明の第１の実施の形態を表す概略構成図である。前述した従来例と同様に、差動型増輻器１０の一方の入力端には、トランジスタＮ１と本体選択トランジスタ５８を介して本体メモリセル５０が接続されている。また、差動型増幅器１０の他方の入力端にはトランジスタＮ２とダミー選択トランジスタ６８を介してダミーセル６１が接続されている。本体メモリセル５０は、データを蓄積する本体メモリセルトランジスタ５２とスイッチングの役割を果たす選択ゲート５４とから構成されている。バイアス回路１２０および、ｎチャネル型トランジスタＮ１〜Ｎ４とｐチャネル型トランジスタＰ１、Ｐ２については前述した従来の構成と同様であるので、同一の符号を付して説明を省略する。
【００２０】
図２は、ダミーセル６１の構造を表す概略構成図である。すなわち、同図（ａ）は、その概略平面図であり、同図（ｂ）は、そのＸ−Ｘ線で切断して矢印方向からみた概略断面図である。ダミーセル６１を構成しているダミーセルトランジスタ６３とダミー選択ゲート６５は、いずれも２重のポリシリコン・ゲートを有する。すなわち、ダミーセルトランジスタ６３は、第１のポリシリコン・ゲート層６３Ａと、第２のポリシリコン・ゲート層６３Ｂとを有する。また、ダミー選択ゲート６５は、第１のポリシリコン・ゲート層６５Ａと、第２のポリシリコン・ゲート層６５Ｂとを有する。
【００２１】
ダミー選択ゲート６５は、ポリシリコン・ゲート層６５Ａおよび６５Ｂがいずれもゲート線６５Ｇに接続され、本体メモリセルの選択ゲート５４と同様の構造を構成している。しかし、ダミーセルトランジスタ６３は、本体メモリセルのメモリセルトランジスタ５２の場合と異なり、第１ポリシリコン・ゲート６３Ａが電気的に浮遊しておらず、第２のバイアス回路２２に接続されている。第２のバイアス回路２２によりバイアスされるポリシリコン・ゲート６３Ａの電位は、本体セルのあらゆる場合を想定したワーストケースの電位に設定される。
ここで、第１のポリシリコン・ゲート６３Ａをバイアスしている事以外は、ダミーセルトランジスタ６３の構成は本体セルのトランジスタ５２と同一である。すなわち、ダミーセル６１のトランジスタ６３と６５は、本体メモリセル５０と共通のプロセスにより製造することができる。つまり、本発明の実施に際しては、従来のＥＥＰＲＯＭの一般的な製造プロセスを流用して簡単に実現することができ、製造工程が複雑化することもない。
【００２２】
図３は、このような本発明による不揮発性半導体メモリの本体メモリセル５０とダミーセル６１の電圧対電流特性を表すグラフである。同図から分かるように、本発明によれば、ダミーセルの電流電圧特性は、本体セルの電流電圧特性と非常に相似しており、あらゆる電源電位において本体セルの電流はダミーセルの電流より大きくなる。すなわち、いかなる状態でも本体セルの電流がダミーセルよりも小さくなる事はない。したがって、従来問題であった、設計やプロセスの困難性が解消され、デバイスの温度特性も安定したものとなる。
【００２３】
またワーストケースの浮遊ゲート電位は、本体メモリセルのしきい値電位と、浮遊ゲートと制御ゲート間の電気容量を測定することにより簡単に求める事が出来る。すなわち、本発明の実施に際しては、まず、試作プロセスにより評価用のウェーハを作成する。そして、そのウェーハ上に形成されている本体メモリセルの諸特性を測定することにより、ワーストケースの浮遊ゲート電位を調べることができる。そして、この測定結果をもとに、バイアス回路２２の素子構造およびプロセスパラメータを決定して、正式なウェーハ製造プロセスを実施することにより、ワーストケースに対応したバイアス電位を供給するバイアス回路を作り込むことができる。
【００２４】
あるいは、プロセス条件と素子特性の相関について統計的なデータが蓄積されている場合は、そのようなデータに基づいてワーストケースの電位を導出することも可能である。
【００２５】
すなわち、このような統計的なデータを用いれば、本体メモリセルトランジスタの浮遊ゲートの電位のばらつきを予測することができる。そして、この予測値にもとづいて、バイアス回路２２の回路定数やプロセスパラメータを決定することができる。このようにして、ワーストケースを考慮した電位をダミーセルトランジスタ６３にバイアスすることが可能となり、データの安定した読み出しが実現される。
【００２６】
以上説明したように本発明によれば、メモリ製造後にダミーセルに書き込む手間がいらない。また、ダミーセルの特性が本体セルと同様であるので、設計やプロセスが容易になり差動型増幅器によるデータの読みとり結果も安定する。また、浮遊ゲート電位はバイアス回路によってバイアスされているため経時変化の心配も無い。しかも、本発明の構成は、従来のプロセスを流用して簡単に実現することができる。
【００２７】
次に本発明の第２の実施の形態について説明する。
図４は本発明の第２の実施の形態による不揮発性半導体メモリのセンスアンプ部の回路構成を表す概略構成図である。同図に示した構成においては、バイアス回路２２から調整回路３０を介してＮチャネルトランジスタＮ１、Ｎ２のゲートに、バイアス電圧を供給するようにしている。すなわち、データ読み出し時のソフトライトを防ぐためのトランジスタＮ１、Ｎ２のバイアス電源として、バイアス回路２２が併用されている。調整回路３０は、バイアス回路２２から供給される電圧をトランジスタＮ１、Ｎ２のゲート電位に調節する役割を有する。
【００２８】
本実施の形態においても、前述した第１の実施の形態と同様の効果を得ることができる。すなわち、本発明によれば、メモリ製造後にダミーセルに書き込む手間がいらない。また、ダミーセルの特性が本体セルと同様であるので、設計やプロセスが容易になりメモリの動作特性も安定する。また、浮遊ゲート電位はバイアス回路によってバイアスされているため経時変化の心配も無い。しかも、本発明の構成は、従来のプロセスを流用して簡単に実現することができる。
さらに、本発明によれば、バイアス回路２２を共有することが可能となり、回路が簡略化されて、設計が容易になるとともに、メモリのチップ面積を縮小することも可能となる。
【００２９】
次に、本発明に関連する本発明の第１の参考例について説明する。
図５は本発明の第１の参考例による不揮発性半導体メモリのセンスアンプ部の回路構成を表す概略構成図である。同図に示した構成においては、本体メモリセルトランジスタ５３のドレインは、選択ゲート５５を介して接地され、ソース側が電源ＶＤＤに接続されている。同様に、ダミーセルトランジスタ６４のドレインも選択ゲート６６を介して接地され、ソース側が電源ＶＤＤに接続されている。前述したように、トランジスタ５３や６４は、そのドレイン側に膜厚の薄いトンネル酸化膜の領域を有している。しかし、図５に示した構成では、ソース側に電源が接続されており、ソースからのソフトライトの心配は無い。したがって、図５に示した構成では、第１および第２の実施の形態において説明した、バイアス回路１２０とＮチャネルトランジスタＮ１〜Ｎ４が不要となり、回路が簡略化される。
また、この参考例では差動型増幅器１０の入力信号を調節する負荷素子として、抵抗Ｒ１，Ｒ２が用いられている。このような抵抗は、トランジスタに比べて素子構造が簡素であるので、特性のばらつきも少なく、安定した負荷特性を得ることができるという利点を有する。
【００３０】
この参考例においても、前述した第１の実施の形態と同様の効果を得ることができる。すなわち、この参考例によれば、メモリ製造後にダミーセルに書き込む手間がいらない。また、ダミーセルの特性が本体セルと同様であるので、設計やプロセスが容易になりメモリの動作特性も安定する。また、浮遊ゲート電位はバイアス回路によってバイアスされているため経時変化の心配も無い。しかも、本発明の構成は、従来のプロセスを流用して簡単に実現することができる。
さらに、本発明によれば、バイアス回路１２０とトランジスタＮ１〜Ｎ４が不要となり、回路が大幅に簡略化され、設計が容易になるとともに、チップ面積を縮小することも可能となる。
【００３１】
次に、本発明の第２の参考例について説明する。
図６は本発明の第２の参考例におけるダミーセルの概略断面図であり、図２（ｂ）に対応するものである。第２の参考例によれば、ダミーセル７０のダミーセルトランジスタ７２はバイアス回路２２によってバイアスされるので、従来と異なり、浮遊ゲートへの書き込みの必要はない。したがって、例えばトンネル電流を流すためのトンネル酸化膜領域や、消去時に高電位を印加する制御ゲートが不要である。図６に示したダミーセルは、これらを削除した簡潔な構造を有する。すなわち、ダミーセル７０はダミーセルトランジスタ７２と選択ゲート７４とからなる。ダミーセルトランジスタ７２は、図２（ｂ）に示した例と異なり、ゲートが１層のポリシリコン７２Ａにより構成されている。また、ゲート７３の下部に膜厚の薄いトンネル酸化膜が存在しない。このように、簡略化した構造にしても、トランジスタ特性を決定する部分の構造は、本体セルのメモリセルトランジスタと同様であるので、動作の上で問題はない。
【００３２】
第２の参考例においても、前述した第１の実施の形態と同様の効果を得ることができる。すなわち、第２の参考例によれば、ダミーセルに製造後に書き込む手間がいらない。また、ダミーセルの特性が本体セルと同様であるので、設計やプロセスが容易になりメモリの動作特性も安定する。また、浮遊ゲート電位はバイアス回路によってバイアスされているため経時変化の心配も無い。しかも、本発明の構成は、従来のプロセスを流用して簡単に実現することができる。
また、膜厚の薄い酸化膜のトンネル領域が存在しないために、バイアス回路２２から出力されるノイズに対する耐性も向上する。同時にトンネル酸化膜の劣化に伴う特性の劣化もない。したがって、構造が簡素化されるとともにメモリの信頼性を向上することができる。
【００３３】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に説明する効果を奏する。すなわち、本発明によれば、浮遊ゲートをバイアス回路によってバイアスした本体セルと同一形状のダミーセルを用いる事により、設計やプロセスが容易で、あらゆる条件でセルのデータを正常に読み出す事が出来、また製造後の書き込みという手間もいらず、経時変化の心配のないセンスアンプを実現する事が出来る。
【００３４】
また、膜厚の薄い酸化膜のトンネル領域が存在しないために、バイアス回路２２から出力されるノイズに対する耐性も向上する。同時にトンネル酸化膜の劣化に伴う特性の劣化もない。したがって、構造が簡素化されるとともにメモリの信頼性を向上することができる。
【００３５】
このように、本発明によれば、高性能の不揮発性半導体メモリを容易に得ることができるようになり、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態を表す概略構成図である。
【図２】  ダミーセル６１の構造を表す概略構成図である。すなわち、同図（ａ）はその概略平面図であり、同図（ｂ）はその概略断面図である。
【図３】  本発明による不揮発性半導体メモリの本体メモリセル５０とダミーセル６１の電圧対電流特性を表すグラフである。
【図４】  本発明の第２の実施の形態による不揮発性半導体メモリのセンスアンプ部の回路構成を表す概略構成図である。
【図５】  本発明の第１の参考例による不揮発性半導体メモリのセンスアンプ部の回路構成を表す概略構成図である。
【図６】  本発明の第２の参考例におけるダミーセルの概略断面図であり、図２（ｂ）に対応するものである。
【図７】  従来のＥＥＰＲＯＭのセンスアンプ回路周辺部の第１の例を表す概略構成図である。
【図８】  ＥＥＰＲＯＭのセンスアンプ回路周辺部の第２の従来例を示す概略構成図である。
【図９】  第１の従来例の不揮発性半導体メモリのダミーセル１６０と本体メモリセル１５０の電圧対電流特性を表したグラフである。
【符号の説明】
１０  差動型増幅器
２２  バイアス回路
５０  本体メモリセル
５２  本体メモリセルトランジスタ
５４  本体ゲート
５８  本体選択トランジスタ
６１、６２、７０  ダミーセル
６３、６４、７２  ダミーセルトランジスタ
６３Ａ、６３Ｂ  ポリシリコンゲート
６５、６６、７４  ダミー選択ゲート
６５Ａ、６５Ｂ、７４Ａ、７４Ｂ  ポリシリコンゲート
６８  ダミー選択トランジスタ
１１０  差動型増幅器
１２０  バイアス回路
１５０  本体メモリセル
１５２  本体メモリセルトランジスタ
１５４  本体ゲート
１５８  本体選択トランジスタ
１６０、１６１  ダミーセル
１６２、１６３  ダミーセルトランジスタ
１６５  ダミー選択ゲート
１６８  ダミー選択トランジスタ
【図１】
0004031079.tif 000002
【図２】
0004031079.tif 000003
【図３】
0004031079.tif 000004
【図４】
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【図５】
0004031079.tif 000006
【図６】
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【図７】
0004031079.tif 000008
【図８】
0004031079.tif 000009
【図９】
0004031079.tif 000010