(57)【特許請求の範囲】
【請求項１】
信号線、制御線及びクロック信号線のそれぞれにより直列に接続されている複数のセンサ基板と、最前段の前記センサ基板の入力側と前記制御線及び前記クロック信号線により接続され、最後段の前記センサ基板の出力側と前記信号線により接続され、前記クロック信号線にクロック信号を出力する主制御基板とを備え、前記複数のセンサ基板はそれぞれ前記信号線を介して検出信号を出力するセンサを有する機器用制御回路において、
前記複数のセンサ基板のひとつは、前段のセンサ基板からの検出信号を受信するために必要な時間に対応させたセンサ有効信号を該前段のセンサ基板から前記制御線を介して受信すると、該センサ有効信号を自己の検出信号の出力時間分だけ伸長して後段のセンサ基板に前記制御線を介し前記クロック信号に基づき出力する伸長回路と、前段のセンサ基板からの前記センサ有効信号の受信時間内で該前段のセンサ基板からの検出信号を前記信号線を介して受信し、かつ該検出信号に自己の検出信号を付加して成る検出信号列を前記伸長したセンサ有効信号の出力時間内で前記信号線を介して後段のセンサ基板に前記クロック信号に基づき出力する信号列出力回路とを有し、
前記主制御基板は、最前段の前記センサ基板に前記制御線を介して初期のセンサ有効信号を出力し、かつ最後段の前記センサ基板から前記全てのセンサ基板からの検出信号を含む検出信号列を前記信号線を介して取り込む、
ことを特徴とする機器用制御回路。
【請求項２】
請求項１に記載の機器用制御回路において、
前記複数のセンサ基板のいずれかのセンサ基板は、アナログセンサを搭載し、
前記主制御基板は、前記取り込むべき検出信号列をディジタル信号に変換するアナログ・ディジタル変換器を備えたことを特徴とする機器用制御回路。
【請求項３】
請求項１に記載の機器用制御回路において、
前記主制御基板は、
前記複数のセンサ基板から取り込んだ少なくとも前回の検出信号列を記憶する状態情報メモリ部と、
今回の前記検出信号列と前記状態情報メモリ部に記憶された前回の検出信号列とを比較して一致、不一致を判定するセンサチェック回路部とを備え、
前記主制御基板の制御部は、前記センサチェック回路部が不一致と判定すると今回の検出信号列に基づく制御を行うことを特徴とする機器用制御回路。
【請求項４】
請求項１に記載の機器用制御回路において、
前記センサ基板は、一方の面に前記センサを搭載し、他方の面に制御回路を集積したベアチップを搭載した集積回路基板であることを特徴とする機器用制御回路。
【請求項５】
請求項１に記載の機器用制御回路において、
前記センサ基板の入力側に入力インピーダンス調整用のターミネータを備えたことを特徴とする機器用制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ファクシミリ、プリンタ等の情報機器に用いられる制御回路に関する。
【０００２】
【従来の技術】
ファクシミリ、プリンタ等、情報機器は、その内部に、機器制御用の各種センサ、各種スイッチ等を多数備えている。例えば記録紙や原稿の有無を検出するセンサや、走行位置検出に利用される反射型センサ等がある。
上記の情報機器内部で、多数のセンサ、スイッチは、入出力ポートの入力端子に１対１に並列に接続され、更に、この入出力ポートを介してＣＰＵ（Central Processing Unit）に接続されていた。
【０００３】
【発明が解決しようとする課題】
ところで、上記のような従来の技術には、次のような解決すべき課題があった。
多数のセンサ、スイッチは、入出力ポートの入力端子に１対１に並列に接続されていたため、機器内配線に用いられるケーブルの総使用量は、大量になっていた。それに伴って、機器内部の配線設計の難しさ、機器組立工数の増大、故障時における故障個所周辺に配線されたケーブルによる作業妨害等の弊害が発生していた。
【０００４】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
信号線、制御線及びクロック信号線により直列に接続されている複数のセンサ基板と、最前段の上記センサ基板の入力側と上記制御線及び上記クロック信号線により接続され、最後段の上記センサ基板の出力側と上記信号線により接続され、上記クロック信号線にクロック信号を出力する主制御基板とを備え、上記複数のセンサ基板はそれぞれ上記信号線を介して検出信号を出力するセンサを有する機器用制御回路において、上記複数のセンサ基板のひとつは、前段のセンサ基板からの検出信号を受信するために必要な時間に対応させたセンサ有効信号を該前段のセンサ基板から上記制御線を介して受信すると、該センサ有効信号を自己の検出信号の出力時間分だけ伸長して後段のセンサ基板に上記制御線を介し上記クロック信号に基づき出力する伸長回路と、前段のセンサ基板からの上記センサ有効信号の受信時間内で該前段のセンサ基板からの検出信号を上記信号線を介して受信し、かつ該検出信号に自己の検出信号を付加して成る検出信号列を上記伸長したセンサ有効信号の出力時間内で上記信号線を介して後段のセンサ基板に上記クロック信号に基づき出力する信号列出力回路とを有し、上記主制御基板は、最前段の上記センサ基板に上記制御線を介して初期のセンサ有効信号を出力し、かつ最後段の上記センサ基板から上記全てのセンサ基板からの検出信号を含む検出信号列を上記信号線を介して取り込むことを特徴とする機器用制御回路。
【０００５】
〈構成２〉
構成１に記載の機器用制御回路において、上記複数のセンサ基板のいずれかのセンサ基板は、アナログセンサを搭載し、上記主制御基板は、上記取り込むべき検出信号列をディジタル信号に変換するアナログ・ディジタル変換器を備えたことを特徴とする機器用制御回路。
【０００６】
〈構成３〉
構成１に記載の機器用制御回路において、上記主制御基板は、上記複数のセンサ基板から取り込んだ少なくとも前回の検出信号列を記憶する状態情報メモリ部と、今回の上記検出信号列と上記状態情報メモリ部に記憶された前回の検出信号列とを比較して一致、不一致を判定するセンサチェック回路部とを備え、上記主制御基板の制御部は、上記センサチェック回路部が不一致と判定すると今回の検出信号列に基づく制御を行うことを特徴とする機器用制御回路。
【０００７】
〈構成４〉
構成１に記載の機器用制御回路において、上記センサ基板は、一方の面に上記センサを搭載し、他方の面に制御回路を集積したベアチップを搭載した集積回路基板であることを特徴とする機器用制御回路。
【０００８】
〈構成５〉
構成１に記載の機器用制御回路において、上記センサ基板の入力側に入力インピーダンス調整用のターミネータを備えたことを特徴とする機器用制御回路。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例１の構成〉
図１は、具体例１の構成のブロック図である。
具体例１による機器用制御回路は、主制御基板１と、Ｎ個のセンサ基板２と、機器内直列配線３を備える。更に主制御基板１は、制御部４と、入出力ポート部５を備える。
図に示すように主制御基板１の内部で、制御部４と、入出力ポート部５はバスで接続されている。センサ基板２[１]〜センサ基板２[Ｎ]は、それぞれ順番に機器内直列配線３によって直列に接続される。ここで[１]〜[Ｎ]は、それぞれ機器内直列配線３によって直列に接続される接続順を表している。
【００１０】
この直列に接続されたセンサ基板２[１]〜センサ基板２[Ｎ]の先端部と後端部は、それぞれ入出力ポート部５の出力端子及び入力端子にそれぞれ接続される。主制御基板１は、内部に制御部４と、入出力ポート部５を備え、機器用制御回路の制御を受け持つ基板である。
制御部４は、機器用制御回路全体を制御するＣＰＵである。上記直列に接続されたセンサ基板２[１]〜センサ基板２[Ｎ]に対して、センサの状態読み取り開始を指示するセンサ読み取り起動信号Ｓｏを送出する部分である。
更に、上記直列に接続されたセンサ基板２[１]〜センサ基板２[Ｎ]から、それぞれのセンサ状態を示すセンサ出力信号を受け入れて必要な制御動作を実行する部分でもある。
【００１１】
入出力ポート部５は、制御部４から制御信号（センサ読み取り起動信号等）を受け入れてセンサ基板２[１]〜センサ基板２[Ｎ]へ転送し、センサ基板２[１]〜センサ基板２[Ｎ]から受け入れたデータ（センサ出力信号等）を制御部４へ転送する部分である。
センサ基板２[１]〜センサ基板２[Ｎ]は、内部にセンサと、センサ制御回路を備え、記録紙や原稿の有無等を検出する部分である。図を用いて、その構成について詳細に説明する。
【００１２】
図２は、センサ基板の回路構成図である。
センサ基板２は、センサ１１と、フリップフロップＡと、フリップフロップＢと、バッファＡと、バッファＢと、バッファＣと、インバータＡと、インバータＢと、インバータＣと、オアゲートＡと、オアゲートＢと、アンドゲートＡと、アンドゲートＢを備える。
【００１３】
センサ１１は、機器内部の各種特性を検出してその状態を示すセンサ出力信号ＳｓをアンドゲートＡへ送出する部分である。
フリップフロップＡとフリップフロップＢとオアゲートＡは、機器内直列配線３によって直列に接続される前段のセンサ基板２からクロック信号ＣＬＫと、自己の基板内部で自己の基板に搭載されているセンサ１１の状態が読み取りできる状態であることを示すセンサ有効信号ＳａをそれぞれインバータＡとバッファＢを介して受け入れる。受け入れたセンサ有効信号Ｓａの有効期間を１クロック分伸張して次段のセンサ基板２へ送出する部分である。
【００１４】
但し、センサ基板２[１]の場合は、主制御基板１からクロック信号ＣＬＫとセンサ読み取り起動信号ＳｏをそれぞれインバータＡとバッファＢを介して受け入れる。受け入れたセンサ読み取り起動信号Ｓｏを１クロック分伸張したセンサ有効信号Ｓａに変換して次段のセンサ基板２へ送出する部分である。
【００１５】
フリップフロップＡとフリップフロップＢ（上記と共用）とインバータＣとアンドゲートＢは、上記センサ有効信号Ｓａの１クロック分伸張した期間にセンサゲート信号Ｓｇを生成してアンドゲートＡへ送出する部分である。
アンドゲートＡは、上記センサゲート信号Ｓｇを受け入れて上記センサ１１の状態を検出してセンサ出力信号ＳｓをオアゲートＢに送出する部分である。
【００１６】
オアゲートＢは、バッファＡを介して前段のセンサ出力信号Ｓｓを受け入れて、その後に自己のセンサ出力信号Ｓｓを形成して続けて出力して次段のセンサ基板２へセンサ出力信号Ｓｓの信号列を送出する部分である。
インバータＢは、フリップフロップＡとフリップフロップＢで用いるクロック信号ＣＬＫを反対極性にするためのゲートである。
バッファＣは、段間整合用のゲートである。
次に図を用いて動作について詳細に説明する。
【００１７】
〈具体例１の動作〉
最初に本具体例の動作の概要について図１と図２を用いて説明する。
主制御基板１（図１）から上記複数のセンサ基板２[１]〜センサ基板２[Ｎ]（図１）に対して、センサの状態読み取り開始を指示するセンサ読み取り起動信号Ｓｏ（図２）と、動作のタイミングを制御するためのクロック信号ＣＬＫ（図２）が送出される。この両信号を受け入れた上記複数のセンサ基板２[１]〜センサ基板２[Ｎ]（図１）は、自己の基板内部で自己の基板に搭載されているセンサの状態が読み取りできる状態であることを示すセンサ有効信号Ｓａ（図２）を有効にして待機する。
【００１８】
上記直列に接続された複数センサ基板の先頭の位置に接続されているセンサ基板２[１]（図１）は、自己の基板に搭載されたセンサの状態を示すセンサ出力信号Ｓｓ（図２）を所定の時間前記機器内直列配線３（図１）に出力し後端部に接続されている前記主制御基板１（図１）に送出した後上記センサ有効信号Ｓａ（図２）を無効にして自己のセンサの状態を読み取りできない状態に切り換え、後に続くセンサ読み取り起動信号Ｓｏを受け入れるまで待機する。
【００１９】
続いて次の順位にあるセンサ基板２[２]（図１）は、先頭のセンサ基板２[１]（図１）がセンサ有効信号Ｓａ（図２）を無効にしたことを検出した後、自己の基板に搭載されたセンサの状態を示すセンサ出力信号Ｓｓ（図２）を所定の時間、上記機器内直列配線３（図１）に出力し、後端部に接続されている前記主制御基板１（図１）に送出した後上記センサ有効信号Ｓａ（図２）を無効にして自己のセンサの状態を読み取りできない状態に切り換え、後に続くセンサ読み取り起動信号Ｓｏを受け入れるまで待機する。
【００２０】
続いて次の順位にあるセンサ基板２[３]（図１）から最後の順位にあるセンサ基板２[Ｎ]（図１）まで、同様の動作を順番に繰り返す。以上の結果、主制御基板１（図１）は、直列に接続されている複数のセンサ基板の全てからそれぞれ接続順にしたがって各々のセンサ基板に搭載されているセンサの状態を示すセンサ出力信号Ｓｓ（図２）を得ることができる。
以下、具体例１の動作の詳細について説明する。
【００２１】
図３は、具体例１の動作説明図である。
（１）は、クロック信号ＣＬＫを表している。
（２）は、反転クロック信号（−）ＣＬＫを表している。
（３）は、センサ基板２[１]のセンサ読み取り起動信号Ｓｏを表している。
（４） は、センサ基板２[１]のフリップフロップＡのＤ１入力を表している。
【００２２】
（５）は、センサ基板２[１]のフリップフロップＡのＱ１出力を表している。（６）は、センサ基板２[１]のフリップフロップＢのＱ２出力を表している。
（７）は、センサ基板２[１]のセンサ有効信号Ｓａ１を表している。
（８）は、センサ基板２[１]のセンサゲート信号Ｓｇ１を表している。
（９）は、センサ基板２[１]のセンサ出力信号Ｓｓ１を表している。
【００２３】
（１０）は、センサ基板２[２]のフリップフロップＡのＤ１入力を表している。
（１１）は、センサ基板２[２]のフリップフロップＡのＱ１出力を表している。
（１２）は、センサ基板２[２]のフリップフロップＢのＱ２出力を表している。
（１３）は、センサ基板２[２]のセンサ有効信号Ｓａ２を表している。
（１４）は、センサ基板２[２]のセンサゲート信号Ｓｇ２の信号列を表している。
（１５）は、センサ基板２[２]のセンサ出力信号Ｓｓ２を表している。
【００２４】
（１６）は、センサ基板２[Ｎ]のフリップフロップＡのＤ１入力を表している。
（１７）は、センサ基板２[Ｎ]のフリップフロップＡのＱ１出力を表している。
（１８）は、センサ基板２[Ｎ]のフリップフロップＢのＱ２出力を表している。
（１９）は、センサ基板２[Ｎ]のセンサ有効信号ＳａＮを表している。
（２０）は、センサ基板２[Ｎ]のセンサゲート信号ＳｇＮを表している。
（２１）は、センサ基板２[１]のセンサ出力信号Ｓｓ１〜センサ基板２[Ｎ]のセンサ出力信号ＳｓＮまでの信号列を表している。
（２２）は、時刻を表している。（１）〜（２２）まで全てについて縦軸にレベルを横軸に時間をそれぞれ表し、そのタイミングは、一致させてある。
【００２５】
図２と図３を用いて具体例１の動作について説明する。
尚、センサ基板２[１]（図１）〜センサ基板２[Ｎ]（図１）まで全てのセンサ基板は内部に備えるセンサ１１（図２）の機能が異なるのみであり他の構成は全く同様なので、ここでは１枚のセンサ基板の回路構成図（図２）のみを用いて以下の説明を行う。
【００２６】
以下、時刻（図３（２２））順に沿ってセンサ基板（図２）の回路動作について説明する。最初にセンサ基板２[１]のみに限定して説明する。
【００２７】
＊時刻Ｔ１
主制御基板１（図１）の制御部４（図１）から入出力ポート部５（図１）及び機器内直列配線３（図１）を介してセンサ読み取り起動信号Ｓｏ（図３（３））がセンサ基板２[１]に送出される。このＳｏはバッファＢ（図２）を通ってフリップフロップＡ（図２）のＤ１入力とオアゲートＡ（図２）に送られる。その結果Ｄ１入力とセンサ有効信号Ｓａ１がオンになる（図３の（４）と（７））。
【００２８】
＊時刻Ｔ２
フリップフロップＡ（図２）がインバータＡ（図２）を通った反転クロック信号（−）ＣＬＫ（図３（２））を受け入れて、その立ち上がり部分でＤ１入力（図３（４））を読み取ってＱ１に出力する。その結果Ｑ１出力がオンする（図３（５））。このＱ１出力がそのままフリップフロップＢ（図２）のＤ２入力に転送される。
【００２９】
＊時刻Ｔ３
フリップフロップＢ（図２）がインバータＡ（図２）及びインバータＢ（図２）を通ったクロック信号ＣＬＫ（図３（１））を受け入れて、その立ち上がり部分でＱ１出力（図３（５））を読み取ってＱ２に出力する。その結果Ｑ２出力がオンする（図３（６））。このＱ２出力がそのままアンドゲートＢ（図２）とオアゲートＡ（図２）に転送される。一方上記センサ読み取り起動信号Ｓｏがこの時点でオフになる（図３（３））。その結果アンドゲートＢ（図２）はオンになってセンサゲート信号ＳｇをアンドゲートＡ（図２）に向けて送出する（図３（８））。このセンサゲート信号Ｓｇを受け入れたアンドゲートＡ（図２）は、オンになってセンサ出力信号Ｓｓ１を出力する（図３（９））。このセンサ出力信号Ｓｓ１は、オアゲートＢ（図２）を通って次段のセンサ基板２[２]（図１）へ送出される。
【００３０】
＊時刻Ｔ４
フリップフロップＡ（図２）がインバータＡ（図２）を通った反転クロック信号（−）ＣＬＫ（図３（２））を受け入れて、その立ち上がり部分でＤ１入力（図３（４））を読み取ってＱ１に出力する。その結果Ｑ１出力がオフする（図３（５））。
【００３１】
＊時刻Ｔ５
フリップフロップＢ（図２）がインバータＡ（図２）及びインバータＢ（図２）を通ったクロック信号ＣＬＫ（図３（１））を受け入れて、その立ち上がり部分でＱ１出力（図３（５））を読み取ってＱ２に出力する。その結果Ｑ２出力がオフする（図３（６））。この時点でオアゲートＡ（図２）の入力は全てオフになるのでオアゲートＡ（図２）は、オフしてセンサ有効信号Ｓａ１（図３（７））を無効にして次段のセンサ基板２[２]（図１）へ送出する。同時にアンドゲートＢ（図２）もオフするのでセンサゲート信号Ｓｇ１（図３（８））もオフする。その結果センサ出力信号Ｓｓ１（図３（９））もオフする。
【００３２】
続いてセンサ基板２[２]の動作について説明する。
センサ基板２[２]のセンサ基板は内部に備えるセンサ１１（図２）の機能が異なるのみで、他の構成はセンサ基板２[１]と全く同様なので再度図２と図３を用いて説明する。
【００３３】
＊時刻Ｔ１
主制御基板１（図１）の制御部４（図１）から入出力ポート部５（図１）及び機器内直列配線３（図１）を介してセンサ読み取り起動信号Ｓｏ（図３（３））がセンサ基板２[１]を通過してセンサ基板２[２]に送出される。このＳｏはバッファＢ（図２）を通ってフリップフロップＡ（図２）のＤ１入力とオアゲートＡ（図２）に送られる。その結果Ｄ１入力とセンサ有効信号Ｓａ２がオンになる（図３の（１０）と（１３））。
【００３４】
＊時刻Ｔ２
フリップフロップＡ（図２）がインバータＡ（図２）通った反転クロック信号（−）ＣＬＫ（図３（２））を受け入れて、その立ち上がり部分でＤ１入力（図３（１０））を読み取ってＱ１に出力する。その結果Ｑ１出力がオンする（図３（１１））。このＱ１出力がそのままフリップフロップＢ（図２）のＤ２入力に転送される。
【００３５】
＊時刻Ｔ３
フリップフロップＢ（図２）がインバータＡ（図２）及びインバータＢ（図２）を通ったクロック信号ＣＬＫ（図３（１））を受け入れて、その立ち上がり部分でＱ１出力（図３（１１））を読み取ってＱ２に出力する。その結果Ｑ２出力がオンする（図３（１２））。このＱ２出力がそのままアンドゲートＢ（図２）とオアゲートＡ（図２）に転送される。一方上記センサ読み取り起動信号Ｓｏがこの時点でオフになる（図３（３））。この時点で上記センサ基板２[１]ではアンドゲートＢ（図２）はオンになってセンサゲート信号ＳｇをアンドゲートＡ（図２）に向けて送出した（図３（８））。しかしセンサ基板２[２]では、センサ基板２[１]（図１）から受け入れているセンサ有効信号Ｓａ１（図３（７））がまだ有効なのでアンドゲートＢは、オフ状態なのでセンサゲート信号ＳｇをアンドゲートＡ（図２）に向けて送出することはない。
【００３６】
＊時刻Ｔ４
変化なし。
＊時刻Ｔ５
センサ基板２[１]（図１）から受け入れているセンサ有効信号Ｓａ１（図３（７））が、この時点でオフになりフリップフロップＡ（図２）のＤ１入力（図３（１０））がオフになる。その結果アンドゲートＢ（図２）はオンになってセンサゲート信号Ｓｇ２をアンドゲートＡ（図２）に向けて送出する（図３（１４））。このセンサゲート信号Ｓｇ２を受け入れたアンドゲートＡ（図２）は、オンになってセンサ出力信号Ｓｓ２を出力する（図３（１５））。このセンサ出力信号Ｓｓ２は、オアゲートＢ（図２）を通って上記センサ出力信号Ｓｓ１と共にセンサ出力信号列を形成して次段のセンサ基板２[３]（図１）へ送出される。
【００３７】
＊時刻Ｔ６
フリップフロップＡ（図２）がインバータＡ（図２）を通った反転クロック信号（−）ＣＬＫ（図３（２））を受け入れて、その立ち上がり部分でＤ１入力（図３（１０））を読み取ってＱ１に出力する。その結果Ｑ１出力がオフする（図３（１１））。
【００３８】
＊時刻Ｔ７
フリップフロップＢ（図２）がインバータＡ（図２）及びインバータＢ（図２）を通ったクロック信号ＣＬＫ（図３（１））を受け入れて、その立ち上がり部分でＱ１出力（図３（１１））を読み取ってＱ２に出力する。その結果Ｑ２出力がオフする（図３（１２））。この時点でオアゲートＡ（図２）の入力は全てオフになるのでオアゲートＡ（図２）は、オフしてセンサ有効信号Ｓａ２（図３（１３））を無効にして次段のセンサ基板２[３]（図１）へ送出する。
【００３９】
同時にアンドゲートＢ（図２）もオフするのでセンサゲート信号Ｓｇ２（図３（１４））もオフする。その結果センサ出力信号Ｓｓ２もオフする。
以上の動作によってセンサの状態を検出する動作がセンサ基板２[１]（図１）からセンサ基板２[２]（図１）を通ってセンサ基板２[３]（図１）へ移行した。以下同様にしてセンサの状態を検出する動作がセンサ基板２[Ｎ]（図１）まで接続順に移行する。
【００４０】
図３の（１６）〜（２１）にその状態を示す。
センサ基板を一枚通過する毎に１クロックずつ伸張されたセンサ有効信号ＳａＮは時刻ＴＮ＋３で無効になる（図３（１９））。この１クロック前の時刻ＴＮ＋１で前段のセンサ有効信号Ｓａ（Ｎ−１）が無効になる（図３（１６）と等価）。ここで、センサゲート信号ＳｇＮがオンして（図３（２０））、センサ出力信号ＳｓＮを出力する。その結果センサ基板２[１]〜センサ基板２[Ｎ]が出力するセンサ出力信号列（図３（２１））を得る。
【００４１】
〈具体例１の効果〉
以上説明した構成を備えることにより以下の効果を得る。
１．機器内直列配線を用いてその先端部を主制御基板に接続し、複数のセンサ基板をそれぞれ直列に接続して、後端部を主制御基板に接続する簡便な構成を採用することが可能になり、ケーブルの総使用量を大幅に低減することが可能になる。
２．機器内部の配線設計の難しさ、機器組立工数の増大、故障時における故障個所周辺に位置するケーブルによる作業妨害等の弊害が発生するのを防止できる。
【００４２】
３．複数のセンサ基板をそれぞれ直列に接続するので、接続されるセンサ基板の数量に制限がなくなる。
４．機器内配線に用いられるケーブルが少なくなるので、このケーブルから漏洩する電磁ノイズの発生も少なくなる。
【００４３】
〈具体例２〉
具体例１では、センサ基板２[１]（図１）〜センサ基板２[Ｎ]（図１）までの回路の組立構造については触れなかった。しかし、具体例１によって、機器内配線だけを少なくしても、センサ基板の組立構造が大きければ効果が低減する。そこで具体例２では、上記具体例１によるセンサ基板をＩＣ化し、本発明の効果をより一層増大させるために、ＩＣ化センサを構成する。以下に図を用いて詳細に説明する。
【００４４】
図４は、フォトインタラプタの構造図（一例）である。
（ａ）は、正面図を、（ｂ）は、平面図を、（ｃ）は、側面図を、それぞれ表している。
このフォトインタラプタは図２のＡ部である。
【００４５】
（ａ）よりフォトインタラプタは、内部に備える発光素子２０が発する光線２１を内部に備える受光素子２２が受光する。もし用紙２３等がこの光線２１を遮蔽したとき受光素子が用紙２３の介在検出する。その検出信号をピン２５から出力する。
【００４６】
図５は、ＩＣ搭載基板の説明図である。
基板２６は、ガラスエポキシ材料等によって構成される集積回路基板である。基板２６の上にＩＣ化ベアチップ２７が搭載される。このＩＣ化ベアチップ２７は、上記具体例１に示すセンサ基板の回路（図２）の中からＡ部を除いた全ての回路素子ＩＣ化したベアチップである。
【００４７】
コネクタ部２８は、ＩＣ化ベアチップ２７からワイアボンディング等によってベアチップと接続される。このＩＣ化センサを機器に電気的に接続するためのコネクタである。フォトインタラプタ取り付け用スルーホール２９は、上記フォトインタラプタ（図４）と基板２６とを電気的に接続する部分である。装置実装用取り付け穴３０は、ＩＣ化センサを機器に機械的に取り付ける部分である。
【００４８】
図６は、ＩＣ化センサの斜視図である。
以上説明したフォトインタラプタ（図４）と、ＩＣ搭載基板（図５）を結合して具体例２によるＩＣ化センサを構成する。図６は、その斜視図を示している。
【００４９】
〈具体例２の効果〉
１．センサ基板が小型化されるため、機器内配線がより一層容易になり、かつ機器へのセンサ基板の着脱が容易になり機器の保守点検が容易になる。
２．センサ基板内の信号線の引き回しが短くなるため機器内に放射される電磁ノイズがより一層低減される。
【００５０】
〈具体例３〉
上記具体例１のセンサ基板の回路、あるいは具体例２のＩＣ化センサの回路には、通常Ｃ―ＭＯＳ構造のＩＣが用いられる。このＣ―ＭＯＳ構造のＩＣは、入力インピーダンスが大きいため外来ノイズを受け入れ易いという欠点を持っている。
具体例３では、この欠点の緩和を目的として、入力インピーダンスを調整するためにセンサ基板の入力部に抵抗マトリクスで構成されるターミネータを挿入する。以下に、その詳細について説明する。
【００５１】
図７は、具体例３のセンサ基板のブロック図である。
図７より具体例３のセンサ基板は、センサ部４１と、センサ制御回路４２とターミネータ４３とを備える。
センサ部４１は、図２に示すセンサ基板のＡ部を表している。即ち具体例２におけるフォトインタラプタ（図４）を表している。
【００５２】
センサ制御回路４２は、図２に示すセンサ基板の内、Ａ部を除いた全ての回路部分を表している。即ち、具体例２におけるＩＣ化ベアチップ２７（図５）を表している。
ターミネータ４３は、入力インピーダンスを調整するための抵抗マトリクスである。図を用いて詳細について説明する。
【００５３】
図８は、ターミネータの回路図である。
図８より、ターミネータ４３は、抵抗値Ｒ１、抵抗値Ｒ２の行を複数列備える抵抗マトリクスである。この抵抗値Ｒ１と抵抗値Ｒ２の値は、回路の状況に合わせて任意に設定される。
図８に示すように、抵抗値Ｒ１、抵抗値Ｒ２の接続点をセンサ制御回路４２の入力線に接続し、他の端部を電源電圧（５Ｖ）、及びアース（ＧＮＤ）に接続する。従って、入力インピーダンスは、（Ｒ１・Ｒ２）／（Ｒ１＋Ｒ２）に低減される。
【００５４】
その結果、センサ基板ｎは、ノイズを受け入れにくくなる。
ここでは、センサ基板ｎの入力部分のみに接続した場合について説明したが、必要に応じて出力部分に接続することも可能である（図７の一点鎖線部）。
更に、このターミネータ４３をセンサ基板[Ｎ]へ接続した状態について説明する。
【００５５】
図９は、具体例３によるＩＣ化センサの斜視図である。
図９に示すように、具体例２によるＩＣ化センサ（図５）のコネクタ部分にターミネータ用コネクタ４４を装着してモジュール化したターミネータ４３を挿入することも可能である。
【００５６】
〈具体例３の効果〉
以上説明したように、センサ基板の入力部分にターミネータを挿入することにより以下の効果を得る。
１．センサ基板の入力インピーダンスを低下させることができるため外来ノイズからの影響を低減できる。
２．更に、ターミネータをモジュール化して着脱可能な構造にすることによって装置のコストアップを防ぐことができる。
【００５７】
〈具体例４の構成〉
上記具体例１では、制御部４（図１）がセンサ基板２[１]（図１）〜センサ基板２[Ｎ]（図１）までのセンサ出力信号の全てを絶えず監視している。従って制御部４（図１）への負荷が過大になる。具体例４は、この課題を解決するために以下の構成を備える。
主制御基板に状態情報メモリ部とセンサチェック回路部とを備える。
【００５８】
状態情報メモリ部は、センサ基板２[１]〜センサ基板２[Ｎ]までの複数のセンサ基板の監視周期毎のセンサ状態を示すセンサ出力信号列を受け入れて、監視周期毎に記憶する。
センサチェック回路部は、監視周期毎に受け入れたセンサ出力信号列を直前の監視周期で受け入れたセンサ出力信号列と比較して、データの一致、不一致を監視する。不一致を検出したとき割り込み信号を生成して制御部へ送出する。制御部は、この割り込み信号を受け入れたときセンサ出力信号列を受け入れて必要とされている制御を行う。以上の機能を備えるために具体例４の制御装置は、以下のように構成される。
【００５９】
図１０は、具体例４の構成のブロック図である。
具体例４による機器用制御回路は、主制御基板４５と、Ｎ個のセンサ基板２と、機器内直列配線３を備える。更に主制御基板４５は、制御部４と、入出力ポート部５と、状態情報メモリ部４６と、センサチェック回路部４７によって構成される。主制御基板４５の内部で、制御部４と、入出力ポート部５はバスで接続されている。センサ基板２[１]〜センサ基板２[Ｎ]は、それぞれ順番に機器内直列配線３によって直列に接続される。ここで[１]〜[Ｎ]は、それぞれ機器内直列配線３によって直列に接続される接続順を表している。
【００６０】
この直列に接続されたセンサ基板２[１]〜センサ基板２[Ｎ]の先端部と後端部は、それぞれ入出力ポート部５の出力端子及び入力端子にそれぞれ接続されている。
主制御基板４５は、内部に制御部４と、入出力ポート部５と、状態情報メモリ部４６センサチェック回路部４７とを備え、機器用制御回路の制御を受け持つ基板である。
【００６１】
制御部４と、入出力ポート部５と、機器内直列配線３と、センサ基板２[１]〜センサ基板２[Ｎ]は、具体例１と全く同様なので説明を割愛する。
状態情報メモリ部４６は、センサ基板２[Ｎ]からセンサ出力信号列を受け入れて一時的に記憶しておくレジスタである。
センサチェック回路部４７は、状態情報メモリ部４６に一時的に記憶されているセンサ出力信号列を受け入れてセンサの状態変化を検出する部分である。更に、センサの状態を検出したとき、その時刻のセンサ出力信号列を制御部４へ転送する部分でもある。
【００６２】
以下に状態情報メモリ部４６とセンサチェック回路部４７の構成について図を用いて詳細に説明する。
図１１は、状態情報メモリ部及びセンサチェック回路部のブロック図である。状態情報メモリ部４６は、センサ出力信号記憶部Ａとセンサ出力信号記憶部Ｂとセンサ出力信号記憶部Ｃによって構成される。
【００６３】
センサ出力信号記憶部Ａは、センサ出力信号Ｓｓ１〜センサ出力信号ＳｓＮまでのセンサ出力信号列（図３の（２１））を後に説明するサンプルクロック生成部５２の出力するセンササンプルクロックＣＬＳに基づいて監視周期毎にセンサ基板２[Ｎ]から受け入れて一時記憶しておくシフトレジスタである。この監視周期は、制御部４（図１０）が出力するセンサ読み取り起動信号Ｓｏ（図３の（３））によって制御される。
【００６４】
センサ出力信号記憶部Ｂは、１監視周期前のセンサ出力信号列を一時記憶しておくシフトレジスタである。また、後に説明する不一致検出・割り込み生成部５３が、センサ出力信号記憶部Ａが記憶する最新のセンサ出力信号列と、センサ出力信号記憶部Ｂが記憶する１監視周期前のセンサ出力信号列とを比較して、不一致を検出したとき、その最新のセンサ出力信号列をセンサ出力信号記憶部Ａから並列出力で受け入れる。この最新のセンサ出力信号列で自己の記憶する１監視周期前のセンサ出力信号列を更新する部分でもある。
【００６５】
センサ出力信号記憶部Ｃは、上記センサ出力信号記憶部Ｂが、最新のセンサ出力信号列で置き換えられるときに同時に、自己が記憶しているセンサ出力信号列をこの最新のセンサ出力信号列で更新する部分である。即ちこのセンサ出力信号記憶部Ｃには、センサ基板２[１]〜センサ基板２[Ｎ]までの最新のセンサの状態が記憶されている。
更に、この更新した最新のセンサ出力列を後に説明する出力データ選択部へ転送する部分でもある。
【００６６】
センサチェック回路部４７は、上限カウンタ部５１と、サンプルクロック生成部５２と、不一致検出・割り込み生成部５３と、Ｒ／Ｗ制御部５４によって構成される。
上限カウンタ部５１は、センサ基板２の数量、即ち予め定められているＮの値を制御部４からＲ／Ｗ制御部５４を介して設定されるカウンタである。Ｎの値によってセンサ信号出力列の長さが特定される。更に、後に説明するサンプルクロック生成部５２が生成するサンプルクロックの数量をＮの値に限定して設定する部分でもある。このサンプルクロックの数量がＮに限定されることによって上記センサ出力信号記憶部Ａ、センサ出力信号記憶部Ｂ、センサ出力信号記憶部Ｃの最上桁がＮに定まる。
【００６７】
サンプルクロック生成部５２は、センサ出力信号記憶部Ａがセンサ出力信号Ｓｓ１〜センサ出力信号ＳｓＮまでのセンサ出力信号列（図３の（２１））を監視周期毎にセンサ基板２[Ｎ]から受け入れて一時記憶するときの書き込み信号（以後センササンプルクロックＣＬＳと記す）を生成出力する部分である。反転クロック信号（−）ＣＬＫ（図３の（２））を受け入れてＮ個、センサ出力信号列（図３の（２１））のタイミングに合わせて出力するゲート回路である。このゲート回路のゲートを開くタイミングは、センサ読み取り起動信号Ｓｏによって制御され、ゲートを閉じるタイミングは、上記上限カウンタ部５１が設定するＮによって制御される。
【００６８】
不一致検出・割り込み生成部５３は、サンプルクロック生成部５２の制御に基づいて、監視周期毎にセンサ出力信号記憶部Ｂに記憶されているセンサ信号出力列とセンサ出力信号記憶部Ａが受け入れた最新のセンサ信号出力列を比較してその一致、不一致を調べる比較回路である。もし不一致を検出したとき制御部４へ割り込み信号Ｓｉを出力する部分でもある。
【００６９】
Ｒ／Ｗ制御部５４は、制御部４の制御に基づいて上限カウンタ部５１に、センサ基板２の数量、即ち予め定められているＮの値を設定する部分である。更に、制御部４の制御に基づいてセンサ出力信号記憶部Ｂとセンサ出力信号記憶部Ｃと後に説明する出力データ選択部５５のデータ受け入れタイミングを制御する部分である。
【００７０】
出力データ選択部５５は、不一致検出・割り込み生成部５３が制御部４へ送出する割り込み信号Ｓｉの一部を受け入れたとき、即ち不一致検出・割り込み生成部５３が不一致を検出したときＲ／Ｗ制御部５４の制御に基づいてセンサ出力信号記憶部Ｃから最新のセンサ信号出力列を受け入れて制御部４へ転送する部分である。
以上で具体例４の構成についての説明を終了して、次に図を用いて具体例４の動作について説明する。
【００７１】
〈具体例４の動作〉
図１２は、具体例４の動作説明図である。
（１）は、クロック信号ＣＬＫを表している。
（２）は、センサ基板２[１]のセンサ読み取り起動信号Ｓｏを表している。
（３）は、センサ基板２[Ｎ]のセンサ有効信号ＳａＮを表している。
（４）は、センサ出力信号列Ｓｓ１〜ＳｓＮを表している。
（５）は、センササンプルクロックＣＬＳを表している。
（６）は、割り込み信号Ｓｉを表している。
（７）は、反転クロック信号（−）ＣＬＫを表している。
（８）は、時刻を出力を表している。
（１）〜（８）まで全てについて縦軸にレベルを横軸に時間をそれぞれ表し全てのタイミングは一致させてある。
【００７２】
図１２を用いて具体例４の動作について説明する。
具体例４の主制御基板４５（図１０）の電源スイッチがオンされるとリセット信号Ｒｓによってセンサ出力信号記憶部Ａ（図１１）、センサ出力信号記憶部Ｂ（図１１）、センサ出力信号記憶部Ｃ（図１１）が、それぞれ初期化される。同時に、制御部４（図１１）によってＲ／Ｗ制御部５４にＮの値が設定される。Ｒ／Ｗ制御部５４は、上限カウンタ部５１に、センサ基板２の数量Ｎを設定する。以上の予備動作を経て以下に記す最初の監視周期動作へ移行する。
【００７３】
＊時刻Ｔ１
サンプルクロック生成部５２は制御部４（図１１）から最初のセンサ読み取り起動信号Ｓｏ（図１２（２））を受け入れる。同時にセンサ基板２[Ｎ]（図１０）からセンサ有効信号ＳａＮ（図１２（３））を受け入れる。
【００７４】
＊時刻Ｔ３
センサ読み取り起動信号Ｓｏ（図１２（２））がオフする。センサ基板２[Ｎ]（図１０）からセンサ出力信号記憶部Ａ（図１１）にセンサ出力信号列Ｓｓ１〜ＳｓＮ（図１２（４））が送られてくる。同時にサンプルクロック生成部５２（図１１）が、ゲート回路のゲートを開く。
【００７５】
＊時刻Ｔ４
サンプルクロック生成部５２（図１１）が、センササンプルクロックＣＬＳ（図１２（５））の出力を開始する。このセンササンプルクロックＣＬＳ（図１２（５））の立ち上がり部分でセンサ出力信号列Ｓｓ１〜ＳｓＮ（図１２（４））のセンサ出力信号Ｓｓ１がセンサ出力信号記憶部Ａ（図１０）に記憶される。
【００７６】
＊時刻Ｔ５〜時刻ＴＮ＋２
同様にしてサンプルクロック生成部５２（図１１）が、センササンプルクロックＣＬＳ（図１２（５））の出力を上限Ｎ個に達する（時刻ＴＮ＋２）まで出力し続ける。このセンササンプルクロックＣＬＳ（図１２（５））の立ち上がり部分でセンサ出力信号列Ｓｓ１〜ＳｓＮ（図１２（４））のセンサ出力信号Ｓｓ２〜センサ出力信号ＳｓＮがセンサ出力信号記憶部Ａ（図１１）に記憶される。
【００７７】
＊時刻ＴＮ＋３
センサ有効信号ＳａＮ（図１２（３））とセンササンプルクロックＣＬＳ（図１２（５））がそれぞれオフする。
以上で最初の監視周期の動作説明を終了し、続いて後に続く次の監視周期の動作について説明する。
【００７８】
後に続く次の監視周期の動作も最初の監視周期の動作と類似しているので再度図１２を用いて説明する。
＊時刻Ｔ１
サンプルクロック生成部５２は制御部４（図１１）から後に続くセンサ読み取り起動信号Ｓｏ（図１２（２））を受け入れる。同時にセンサ基板２[Ｎ]（図１０）からセンサ有効信号ＳａＮ（図１２（３））を受け入れる。
同時に、Ｒ／Ｗ制御部５４を介した制御部４の制御によって上記最初の監視周期でセンサ出力信号記憶部Ａ（図１１）に記憶されたセンサ出力信号列Ｓｓ１〜ＳｓＮ（図１２（４））は、そのまま並列データの状態でセンサ出力信号記憶部Ｂ（図１０）及びセンサ出力信号記憶部Ｃ（図１１）へ転送される（図１２には記されていない）。
【００７９】
＊時刻Ｔ３〜時刻ＴＮ＋３
上記最初の監視周期の動作と全く同様の動作によって。センサ基板２[Ｎ]（図１０）からセンサ出力信号記憶部Ａ（図１０）に後に続く次の監視周期のセンサ出力信号列Ｓｓ１〜ＳｓＮ（図１２（４））が記憶される。
【００８０】
＊時刻ＴＮ＋３
センサ有効信号ＳａＮ（図１２（３））とセンササンプルクロックＣＬＳ（図１２（５））がそれぞれオフする。
同時に不一致検出・割り込み生成部５３（図１０）が、センサ出力信号記憶部Ａ（図１１）に記憶された最新のセンサ出力信号列Ｓｓ１〜ＳｓＮとセンサ出力信号記憶部Ｂ（図１１）に記憶されている１監視周期前の最初の監視周期のセンサ出力信号列Ｓｓ１〜ＳｓＮ（図１２（４））を読み出して比較する。その結果不一致が検出されたとき、不一致検出・割り込み生成部５３（図１１）は、割り込み信号Ｓｉ（図１２（６））を制御部４へ送出する。
【００８１】
更に、このときＲ／Ｗ制御部５４を介した制御部４の制御によって後に続く最新の監視周期のセンサ出力信号列Ｓｓ１〜ＳｓＮ（図１２（４））は、そのまま並列データの状態でセンサ出力信号記憶部Ｂ（図１１）及びセンサ出力信号記憶部Ｃ（図１１）へ転送される（図１２には記されていない）。但し不一致が検出されなかったときは、割り込み信号Ｓｉ（図１２（６））は送出されない。
【００８２】
以下、後に続くセンサ読み取り起動信号Ｓｏが送出される毎に同様の動作が繰り返される。
その結果監視周期の前後間でセンサ出力信号列Ｓｓ１〜ＳｓＮ（図１２（４））に差が発生した時のみ制御部はセンサ出力信号列Ｓｓ１〜ＳｓＮ（図１２（４））を受け入れて必要とされる対応制御を行うことになる。
尚、センサ出力信号列Ｓｓ１〜ＳｓＮ（図１２（４））を受け入れる時、特定のセンサの出力のみ選択して受け入れることも可能である。
【００８３】
更に、説明の都合上具体例１による機器用制御回路への適用例のみに限定して説明したが、本具体例の適用例は、かかる例のみに限定されるものではない。即ち、センサ出力信号が、時系列的に続く信号列として出力される機器用制御回路である限りいかなる機器用制御回路であっても適用可能である。
【００８４】
〈具体例４の効果〉
以上説明したように具体例４では、主制御基板にセンサチェック回路部と状態情報メモリ部を備えることにより以下の効果を得る。
１．監視周期の前後間でセンサ出力信号列に差が発生した時のみ制御部が、センサ出力信号列を受け入れて、必要とされる対応制御を行うため、制御部の負荷を低減することができる。
【００８５】
２．また、上記構成をハードウェアで構成することによりセンサの状態信号を受け入れ可能な限りにおいて、クロック信号を高速化できる。
３．更に、制御部は、上記Ｎ個のセンサ出力信号列の中から必要なセンサの出力信号のみを選択して受け入れることも可能になるためより一層制御部の負荷を低減することができる。
【００８６】
〈具体例５の構成〉
上記具体例１又は具体例４では、センサ基板２[１]〜センサ基板２[Ｎ]に搭載されるセンサをフォトインタラプタ、反射型フォトセンサ等、所謂ディジタル型センサに限定して説明した。
しかし、機器によっては、温度センサ等のアナログセンサが要求される場合もある。
かかる場合に対処するために本具体例による機器制御回路は、以下のように構成される。
【００８７】
図１３は、具体例５の構成のブロック図である。
一例として上記具体例１に適合させた場合について説明する。
具体例５による機器用制御回路は、主制御基板６１と、Ｎ個のセンサ基板２と、ｎ個のアナログセンサ基板と、機器内直列配線３を備える。更に主制御基板１は、制御部４と、入出力ポート部５と、Ａ／Ｄ変換器６２を備える。
【００８８】
主制御基板６１の内部で、制御部４と、入出力ポート部５と、Ａ／Ｄ変換器６２はバスで接続されている。センサ基板２[１]〜センサ基板２[Ｎ]、及びアナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]は、それぞれ順番に機器内直列配線３によって直列に接続される。ここで[１]〜[Ｎ]、[ａ]〜[ｎ]は、それぞれ機器内直列配線３によって直列に接続される接続順を表している。
【００８９】
この直列に接続されたセンサ基板２[１]〜センサ基板２[Ｎ]、及びアナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]の先端部と後端部は、それぞれ入出力ポート部５の出力端子及び入力端子にそれぞれ接続される。
主制御基板６１は、内部に制御部４と、入出力ポート部５と、Ａ／Ｄ変換器６２を備え、機器用制御回路の制御を受け持つ基板である。
【００９０】
制御部４は、機器用制御回路全体を制御するＣＰＵである。上記直列に接続されたセンサ基板２[１]〜センサ基板２[Ｎ] 、及びアナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]に対して、センサの状態読み取り開始を指示するセンサ読み取り起動信号Ｓｏを送出する部分でもある。更に、上記、直列に接続されたセンサ基板２[１]〜センサ基板２[Ｎ] 、及びアナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]からそれぞれのセンサ状態を示すセンサ出力信号列Ｓｓ１〜Ｓｓｎを受け入れて必要な制御動作を実行する部分である。
【００９１】
入出力ポート部５は、制御部４から制御信号（センサ読み取り起動信号等）を受け入れてセンサ基板２[１]〜センサ基板２[Ｎ] 、及びアナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]へ転送し、センサ基板２[１]〜センサ基板２[Ｎ] 、及びアナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]から受け入れたデータ（センサ出力信号等）を制御部４へ転送する部分である。
【００９２】
センサ基板２[１]〜センサ基板２[Ｎ]は、内部にフォトインタラプタ等のディジタルセンサと、センサ制御回路を備え、記録紙や原稿の有無等、を検出する部分である。
アナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]は、サーミスタ等のアナログセンサと、センサ制御回路を備え、機器内温度等機器内の環境の変化に応じてレベルの異なるセンサ出力を出力する部分である。図を用いて、その構成について詳細に説明する。
【００９３】
図１４は、アナログセンサ基板の回路構成図である。
アナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]は、センサ６３と、アナログスイッチ６４と、アンプＡと、アンプＢと、フリップフロップＡと、フリップフロップＢと、バッファＢと、バッファＣと、インバータＡと、インバータＢと、インバータＣと、オアゲートＡと、アンドゲートＢを備える。
【００９４】
センサ６３は、機器内部の各種特性を測定してその状態を出力レベルの大小で示すセンサ出力信号Ｓｓをアナログスイッチ６４へ送出する部分である。例えば機器内温度の高低等を出力レベルの大小で示すセンサ出力信号Ｓｓをアナログスイッチ６４へ送出する部分である。
アナログスイッチ６４は、センサゲート信号Ｓｇを受け入れて、センサ６３の状態を検出するセンサ出力信号ＳｓをアンプＢに送出する部分である。
アンプＡは、前段のセンサ出力信号Ｓｓを受け入れてアンプＢへ送る段間結合増幅器である。
【００９５】
アンプＢは、アンプＡを介して前段のセンサ出力信号Ｓｓを受け入れて、その後に自己のセンサ出力信号Ｓｓを続けて出力し、次段のセンサ基板２へセンサ出力信号Ｓｓの信号列として送出する部分である。尚、アンプＡとアンプＢの合計した増幅率は通常１に設定される。
上記以外の構成部分は、全て具体例１と全く同様なので説明を割愛する。
【００９６】
〈具体例５の動作〉
図１５は、具体例５の動作説明図である。
（１）は、クロック信号ＣＬＫを表している。
（２）は、センサ基板２[１]のセンサ読み取り起動信号Ｓｏを表している。
（３）は、アナログセンサ基板２[ｎ]のセンサ有効信号Ｓａｎを表している。
（４）は、センサ出力信号列Ｓｓ１〜Ｓｓｎを表している。
（５）は、センササンプルクロックＣＬＳを表している。
（６）は、反転クロック信号（−）ＣＬＫを表している。
（７）は、Ａ／Ｄ変換器出力の２の０乗の出力を表している。
（８）は、Ａ／Ｄ変換器出力の２の１乗の出力を表している。
（９）は、Ａ／Ｄ変換器出力の２の２乗の出力を表している。
（１０）は、Ａ／Ｄ変換器出力の２の３乗の出力を表している。
（１１）は、時刻を表している。
（１）〜（１１）まで全てについて縦軸にレベルを横軸に時間をとり、タイミングを一致させてある。
【００９７】
具体例１の動作との差異のみについて説明する。
具体例１の動作との差異は、アナログセンサ基板２[ｎ]の出力がＡ／Ｄ変換器６２（図１３）を介して入出力ポート部５へ送られる動作のみである。
尚、具体例１におけるセンサ出力信号列Ｓｓ１〜ＳｓＮ（図３の（２１））は１又は０を示すディジタルシンボルのみであるが、本具体例のセンサ出力信号列Ｓｓ１〜Ｓｓｎ（図１５の（４））は、レベルの異なる多値シンボルを含んでいる。この差異は以下の通りである。
【００９８】
即ちこの差異は、本具体例には、アナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]が配置されているからに他ならない。尚、このセンサ出力信号列Ｓｓ１〜Ｓｓｎ（図１５の（４））が生成される動作は具体例１の動作と全く同様である。
以下にＡ／Ｄ変換器６２の動作について説明する。
【００９９】
以下時刻（図１５（１１））順に沿ってＡ／Ｄ変換器６２（図１３）の動作について説明する。説明の都合上センサ基板２[１]〜センサ基板２[４]までディジタルセンサを搭載した基板とアナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]までアナログセンサを搭載した基板が直列に接続されているものとする。更に、ここでＡ／Ｄ変換器６２（図１３）は、４ビットのＡ／Ｄ変換器が採用されているものとする。
【０１００】
＊時刻Ｔ３〜時刻Ｔ１０
Ａ／Ｄ変換器６２（図１３）がアナログセンサ基板２[ｎ]からセンサ出力信号列Ｓｓ１〜Ｓｓｎの受け入れを開始する。同時に受け入れた信号をＡ／Ｄ変換して、そのディジタルデータを入出力ポート部５へ出力をする。Ｓｓ１〜Ｓｓ４（図１５（４））までは、上記前提条件からディジタル出力であり、その出力レベルはフルレベルなのでＡ／Ｄ変換器出力２（０）（図１５（７））、Ａ／Ｄ変換器出力２（１）（図１５（８））Ａ／Ｄ変換器出力２（２）（図１５（９））、Ａ／Ｄ変換器出力２（３）（図１５（１０））は、それぞれオンになる。時刻Ｔ３〜時刻Ｔ１０まで同一状態が続く。
【０１０１】
＊時刻Ｔ１１〜時刻ＴＮ＋１
Ａ／Ｄ変換器６２（図１３）は、アナログセンサ基板２[ｎ]からセンサ出力信号列Ｓｓａ〜Ｓｓｎを受け入れる。このセンサ出力信号列Ｓｓａ〜Ｓｓｎは、上記前提よりアナログ出力であり、その出力レベルはセンサ６３（図１４）の状態に応じてその出力レベルが異なるのでＡ／Ｄ変換器出力２（０）（図１５（７））、Ａ／Ｄ変換器出力２（１）（図１５（８））Ａ／Ｄ変換器出力２（２）（図１５（９））、Ａ／Ｄ変換器出力２（３）（図１５（１０））もそれぞれ出力レベルに応じたデータを出力する。
【０１０２】
＊時刻Ｔ１１
センサ有効信号Ｓａｎがオフする。同時にセンササンプルクロックＣＬＳは、直列接続されている全てのセンサ基板の枚数分に相当するパルス個数の出力を完了する。以上の結果制御部４は、入出力ポート部５（図１３）を介してＡ／Ｄ変換器６２（図１３）からＡ／Ｄ変換器出力２（１）（図１５（８））〜Ａ／Ｄ変換器出力２（３）（図１５（１０））までの受け入れを完了する。制御部４は、これらのデータを受け入れて、必要とされる対応制御を行うことになる。
【０１０３】
以上の説明では説明の都合上センサ基板２[１]〜センサ基板２[４]と、アナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]をそれぞれ一括して直列接続したが、状況によっては、センサ基板２[１]〜センサ基板２[４]と、アナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]をそれぞれ入り乱れた状態に接続することも可能である。
【０１０４】
尚、センサ基板２[１]〜センサ基板２[４]と、アナログセンサ基板２[ａ]〜アナログセンサ基板２[ｎ]が、それぞれ入り乱れた状態に接続されていても、制御部４に予めその接続状態を認識させておく、等の方法によってアナログデータとディジタルデータの誤認を容易に防止することができる。あるいは、アナログデータとディジタルデータのレベル差を予め設定しておくこと等によっても防止することが可能である。
【０１０５】
〈具体例５の効果〉
以上説明したように入出力ポートの前にＡ／Ｄ変換器を備えることによりセンサ基板にアナログセンサを搭載することも可能になり、本発明による機器用制御回路の応用範囲が拡大する。
【図面の簡単な説明】
【図１】具体例１の構成のブロック図である。
【図２】センサ基板の回路構成図である。
【図３】具体例１の動作説明図である。
【図４】フォトインタラプタの構造図（一例）である。
【図５】ＩＣ搭載基板の説明図である。
【図６】ＩＣ化センサの斜視図である。
【図７】具体例３のセンサ基板のブロック図である。
【図８】ターミネータの回路図である。
【図９】具体例３によるＩＣ化センサの斜視図である。
【図１０】具体例４の構成のブロック図である。
【図１１】状態情報メモリ部及びセンサチェック回路部のブロック図である。
【図１２】具体例４の動作説明図である。
【図１３】具体例５の構成のブロック図である。
【図１４】アナログセンサ基板の回路構成図である。
【図１５】具体例５の動作説明図である。
【符号の説明】
１  主制御基板
２  センサ基板
３  機器内直列配線
４  制御部
５  入出力ポート部
６  センサ部
７  センサ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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