(57)【特許請求の範囲】
【請求項１】
各制御語に従って広帯域周波数範囲内でホップされる搬送周波数上で送信された狭帯域の受信信号を周波数デホッピングするディジタル信号処理装置であって、第１サンプリングレートで広帯域をサンプリングする手段と、狭帯域信号を含んだ徐々に狭くなる副帯域を選択する為に制御語の連続したセグメントを使用する手段とを有しており、そこで、副帯域処理が、低減されたサンプリングレートで実行されるように構成されていることを特徴とするディジタル信号処理装置。
【請求項２】
副帯域選択手段は、カスケード状に配列された複数のディジタルフィルターから構成されており、そのフィルター効率が、制御語の連続セグメントによって選択されるように成っている請求項１記載のディジタル信号処理装置。
【請求項３】
ディジタルフィルターは、有限インパルス応答（ＦＩＲ）フィルターである請求項２記載のディジタル信号処理装置。
【請求項４】
少なくとも一つのディジタルＦＩＲフィルターは、直列−並列変換器と各並列ブランチのＦＩＲフィルターとから構成されている請求項３記載のディジタル信号処理装置。
【請求項５】
ディジタルＦＩＲフィルターは、多相フィルターである請求項４記載のディジタル信号処理装置。
【請求項６】
請求項１から請求項５のいずれか一つに記載のディジタル信号処理装置を有していることを特徴とする通信衛星のペイロード。
【請求項７】
請求項６記載のペイロードを有していることを特徴とする通信衛星。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、ディジタル信号処理装置に関する。
本発明は、特に、周波数の広帯域範囲内でホップ（ｈｏｐ）される搬送周波数で送信された狭帯域の受信信号を周波数デポッピング（ｄｅｈｏｐｐｉｎｇ）するディジタル信号処理装置に関する。本発明は、特に、通信衛星に搭載して使用するようなディジタル信号処理装置に関する。
【０００２】
【従来の技術】
現在の搭載プロセッサーは、狭帯域の受信信号をデポッピングするアナログ信号処理装置を使用している。デポップされた信号は、復調され、次いで再変調され、ダウンリンクに沿って送信される。搭載プロセッサーは、陸や海や空中にしっかりとベースを置くような異なった端末装置間で通信するために使用されるものとすることができる。
【０００３】
過去においては、透過性の搭載プロセッサーが使用されてきたが、それは信号を復調せずに、ただそれを増幅して、それを所望のダウンリンクに切り換えるものである。しかし、いずれの干渉信号も増幅され、ダウンリンクで送信されるものであった。
【０００４】
再生式の搭載プロセッサーの長所の一つは、このようなことが起きない点であり、その理由は、受信された信号は復調され、そして送信される信号は再変調されるからである。
【０００５】
現在のアナログ再生式の搭載プロセッサーは、アナログ周波数シンセサイザーに基づいており、それは受信された無線周波数信号と混合され且つデホッピングを実施するために、ホップされた搬送周波数と調和して変わる局部発振器周波数を発生するものである。鋭敏な周波数シンセサイザーによって各ホップで発生されるトーンは、衛星内の又は地上の発生器によって、そのホップに対して発生される制御言語によって確定される。送信端末装置における同様な発生器は、搬送周波数のホッピングパターンを確定するように成っている。
【０００６】
【発明が解決しようとする課題】
このアプローチに関連した問題は、シンセサイザーの大きな容積と複雑さであり、また多くの受信鎖へのシンセサイザー出力の配分に関連した困難さである。
【０００７】
これらの問題は、ディジタル処理を使うことで無くされると予期され得るものであった。しかし、たとえ到来無線周波数の受信信号を十分に早くディジタル化するアナグロ−ディジタル（Ａ−Ｄ）変換器が利用可能であっても、干渉信号は、Ａ−Ｄ変換器を飽和させ、従って到来信号を歪め、更には、Ａ−Ｄ変換器が焼損するほどの入力電力もたらすであろう。
【０００８】
このことは、ハイブリッド構成を用意し、フロントエンドにアナグロフィルターを使用し、結果的に減縮された帯域幅をディジタル化することで回避され得よう。このアプローチを使うと、瀘波されたディジタル化受信信号は、各ホップでトーンのディジタル表示とディジタル的に混合することができる。しかし、その混合に必然的に伴う複素数値を乗算すると、依然として厳しい処理過負荷を示すことになる。
【０００９】
【課題を解決するための手段】
本発明は、各制御語に従って広帯域周波数範囲内でホップされる搬送周波数上で送信される狭帯域の受信信号を周波数デホッピングするもので、第１のサンプリングレートで広帯域をサンプリングする手段と、副帯域処理が低減されたサンプリングレートで実施されるように構成され、狭帯域信号を収容している徐々に狭く成る副帯域を選択するために制御語の連続セグメントを使用する手段とを有しているディジタル信号処理装置を提供するものである。
これで、より高い初回のサンプリングレートで直接混合作動を実施する必要がを無くなる。
【００１０】
【発明の実施の形態】
さて、添付図面を参照にして、本発明の実施方法を例示的に詳細に説明する。図１を参照すると、通信衛星は、海や、陸上や、空中における端末装置の間で確実な通信を行う手段を提供している。ペイロードとして、異なった方向に向けられたアンテナ１、２、３、４等に接続された幾つかの受信機を有している。各受信鎖（Ｒｘ  ｃｈａｉｎ）６は、低ノイズ増幅器（ＬＡＮ）５等を経由して各アンテナから入力される。アンテナへの入力は、無線周波数であり、また受信鎖の出力は、ベースバンドにある。リソース制御処理器８の制御の下で、ベースバンド処理器７は、処理され受信信号を送信鎖（Ｔｘ  ｃｈａｉｎ）９に送り、そこでそれを所望の無線周波数の搬送周波数に変調する。その際、それは進行波管増幅器（ＴＷＴＡ）１０で増幅され、次いでスイッチ１１によって送信用のアンテナ１、２、３、４の内の一つに切り換えられる。
【００１１】
一般に、アップリンクは、低速度周波数分割の多重送信となり、またダウンリンクは、全てのアップリンクデータの高速度時間分割の多重送信となる。
【００１２】
確実な送信を確保するために、狭帯域アップリンク信号は、周波数の広帯域範囲内で周期的にホップされる搬送周波数で送信される。各受信鎖６等におけるディジタル信号処理装置は、送信される信号を含んだ広帯域入力周波数バンドをディジタル化し、印加されたホッピングパターンを除去する。この処理の一部として、処理手段は、信号をより低いサンプリングレートで複素数ベースバンド表示にダウンコトバート（下方交換）するが、その低いサンプリングレートで、信号はベースバンド処理器７に入力され、この処理器は受信信号を復調し、元々の送信されたデータを回復する。リソース制御プロセッサー８の制御の下で、ダウンリンクデータの複素数ベースバンド表示が、ベースバンドプロセッサーにおいて組立てられ、そしてこの複素数ベースバンド信号は、送信鎖に送られ、その信号は搬送波で変調され且つホッピングパターンが印加される。
【００１３】
図２及び図３を参照すると、到来するポップされた無線周波数信号が、アナログブロックにおいて無線周波数／中間周波数処理を受け、その後、アナログ−ディジタル変換器１７の後でディジタルブロックにおいてディジタル処理が後に続く言う意味で、各受信鎖はハイブリッドと成っている。図３を参照すると、搬送周波数がホップされる周波数の広帯域範囲（Ａ）を外れているものは帯域フィルター１３が全てフィルター除去してしまう。この帯域は、ディジタル化するには余りにも高すぎるであろうし（図７ａ）、従ってミキサー１４と固定周波数局部発振器１５（図７ｂを見よ）とを使って低い中間周波数に下方変遷される。アンチ−エイリアスフィルター１６の後では、周波数の広帯域範囲は、アナログ−ディジタル変換器１７でディジタル化される上で十分に低くなっている。アンチ−エイリアスフィルター１６の後の信号のスペクトル特性が、図８により詳細に示されており、そこでは、Ｗは搬送周波数がホップされる周波数の広帯域範囲を表しており、ＢＢは変調された信号が存在できる対応範囲を表しており、ＮＢは狭帯域の受信信号を、即ちホップされたキャリアの帯域幅を表している。アナログ−ディジタル変換器におけるサンプリング周波数ｆｓは、変調されたキャリアが獲得できる最も高い周波数の２倍を若干越えたものとなっている。
【００１４】
この下向遷移は、強い干渉信号に対抗することを補助するもので、たとえ、遷移されていない広帯域で作動できる適当に早いアナログ−ディジタル変換器が見つかったとしても、それにも拘らずそれら干渉信号によって過負荷状態にされよう。
【００１５】
より詳細には、ホッピング成分ｆhはｆh＝Ｘ△ｆで与えられ、その場合、Ｘはホップ周期毎に変えられるｂ−ビット２の補数ＰＮ（擬似−ノイズ）のシーケンス制御語の符号付き等価十進値であり、また△ｆはホップ周波数粒度である。搬送周波数をホッピングする範囲は、従って、
Ｗ＝［ｆc−２b-1△ｆ，ｆc＋（２b-1−１）△ｆ］
また、可能な周波数の合計数は、２b である。
【００１６】
ディジタル信号処理装置の信号処理機能は、図３に示されている。ＡＤＣ１７は、アナログとディジタルの信号処理領域間の境界を確定する。固定周波数シンセサイザー１５は、幅Ｗのアップリンク帯域を幅Ｗの中心周波数の適当な中間周波数（ＩＦ）に結びつけるのに使用されるが、その場合、ミキサー１４からの出力はＡＤＣ１７に先立ってアンチ−エイリアスフィルターで濾波される。ＡＤＣ１７におけるディジタル化は、毎秒ｆｓ−２Ｗ サンプルの割合となっている。図７ｃを見ること。
【００１７】
図３を参照する。ディジタル信号処理装置によって実施される機能は、信号をベースバンドに変換し、ディジタル復調用ベースバンドプロセッサー７への入力のためにそのサンプリングレートを低減することである。
【００１８】
これを行うために、ディジタル信号処理装置は、ディジタル化された広帯域信号をミキサー１８において、ＰＮ（擬似乱数）シーケンス発生器２０（図７ｄ）によるホッピングパターンと調和して変わる局部発振器１９と結合することでそのディジタル化された広帯域信号をデホップする。結果的に生じた信号は、低減フィルター１８ａとデシメータ（削減器）２１（図７ｅ）を通過する。
【００１９】
実は、図３は、ディジタル信号処理装置によって実施される機能をただ示しているだけであるが、その実施には、ディジタル式の鋭敏な周波数シンセサイザーとミキサー１８をただ使用するだけではない。実際には、ＡＤＣ１７と鋭敏な発生器１９とからの複素数についてミキサー１８で実施される乗算作動は、ディジタル信号処理装置に非常に厳しい処理過負荷を課するであろうし、それで大きさと複雑さをより増大させるであろう。実際には、これらの機能は、図５に示されているように実行される。
【００２０】
ＰＮシーケンス発生器２０は、各ホップでの搬送周波数を確定する二進ディジットの制御語を発生することを先ず述べる必要がある。４−ビットの制御語が図９と図１０に概略示されているが、これよりも長い制御語も可能である。
【００２１】
説明を容易にするために、ディジタル信号処理装置の実施方式の原理は、図４と図９に示されており、その実際の実施は図５と図１０に示されている。
【００２２】
かくして、各ホップでは、広帯域（ＢＢ）のどちらの半分に受信信号（ＮＢ）が存在しているのかを制御語の最大有意ビットが確定される。図４を参照する。ここでは、ＡＤＣ１７からの入力が、発生器２０からの制御語の第１ビットに応じて選択器ー２７によって選択された複素指数のトーン発生器２２によって乗算される。図９ａを参照すると、もし制御語の最大有意ビットが、狭帯域が広帯域ＢＢの下半分に在るのを示したならば、何ら乗算は必要無いであろうが、それに対して、その最大有意ビットが、狭帯域ＮＢが広帯域ＢＢの上半分に在ることを示したならば、その場合、複素数トーンによるディジタル乗算が、広帯域ＢＢの上半分を下半分に遷移させる為に必要となろう。この例では、最大有意ビットは、狭帯域ＮＢが広帯域ＢＢの上半分に在ることを示す値１を有している。ディジタル乗算が行われた後は、サンプルは、エイリアスを除去するために低域ＦＩＲフィルター２４に通され、またサンプリングレートは、図９ｂに示されたより狭い副帯域に対応するためにデシメータ２５で半分にされる。サンプリングレートは、そこでｆs/２となっている。
【００２３】
同じホップ中では、制御語の次の最大有意ビットは、もしこれが図１０ｂに示されたより狭い帯域の上半分になるように変われば、受信された狭帯域信号ＮＢを含んだ狭帯域を下向遷移させるために、デシメータ２５の出力と混合される複素指数トーン２６の一つをセレクター２７を介して選択する。制御語の次の最大有意ビットは、狭帯域信号が図９ｂの副帯域の上半分に在ることを示している値１を有しており、またこの上半分は、従ってより小さな副帯域（図９ｃ）を作り出すために下半分に遷移される。エイリアスは、低域ＦＩＲフィルター２８で除去され、またサンプリングレートは、再びデシメータ２９において半分にされてｆs/４となる。
【００２４】
図９における次の最大有意ビットは、狭帯域が図９ｃの副帯域の下半分に在ることを示しているゼロである。図４の構成とそれの為の図５とは、ただ２つのフィルター／デシメータ段を示しているが、制御語の１１０１は、４つのそのような段を意味している。かくして、ディジタルトーン発生器２２、２６と同等の段が、必要なディジタル乗算を実行するために必要であろうし（値０に関しては何ら必要でない）、また２４、２５、２８、２９と同様な低域フィルターとデシメータが必要とされよう。サンプリングレートは、そこでｆs/８となろう（図９ｄ）。
【００２５】
値１の最小有意ビットは、再び、狭帯域が図９ｄの副帯域の上半分に在ることを示し、またもう一つ別の組のディジタルトーン発生器と低域フィルターとデシメータとが、信号帯域を下向遷移してサンプリングレートをｆs/１６（図９ｅ）に低減するために必要とされよう。
【００２６】
副帯域のこの漸進的選択は、全て、無線周波数の受信信号の一休止で起きる。その処置は次の休止で反復される。
制御語は、或る例では４より多い又は少ないビットから構成され得よう。
【００２７】
図４に示された構成が作動している間、本発明は、好ましいことには、図５の演算処理上効率の優れた構成によって、また図１０ａから図１０ｅを参照にして実現される。トーン発生器と低域フィルターとデシメータとは、バンドパスＦＩＲフィルター３０ａ、３０ｂ等によって置き換えられる、これらフィルターは、フィルター係数、従って各ホップでのパスバンドを選択する手段２３を有する。第１のフィルター／デシメータ３０ａは、どの特定のホップでも第１制御語の最大有意ビットに適したパスバンドを選択し、第２のフィルター／デシメータ３０ｂは、同じホップでの制御語の次の最大有意ビットに適したパスバンドを選択する等する。
【００２８】
かくして、一つの特定の休止中に同じ制御語の１１０１を取ると、最大有意ビットは、狭帯域信号ＮＢが広帯域ＢＢの上半分に在ることを意味しており、これについては図１０ａを見よ。（ディジタル化された広帯域ＢＢは、ゼロからサンプリング周波数ｆs の２／１までの周波数スペクトルに渡って広がっている）。プログラム化可能な係数を有したフィルター３０ａは、広帯域ＢＢの上半分に渡って広がったパスバンドを発生し、下半分をゼロにする。削減された帯域幅が与えられれば、フィルター／デシメータ３０ａは、入力サンプルのものよりも低いレートでクロックされ、また狭帯域は、従って、図１０ｂに示された領域内のゼロにされた領域に下向遷移される。この場合、入力サンプルは、ｆs サンプル／秒でクロックされ、またフィルター／デシメータ３０ａは、ｆs/２サンプル／秒でクロックされる。
【００２９】
図６は、フィルター／デシメータ３０ａの一つを示しているが、ＦＩＲフィルター３０ａ’とデシメータ３０ａ”は、図５においては異なったものとなり、またただ説明のためにのみ示されている。入力サンプルは、出力サンプルを発生するように応答するインパルスの重味付けされた値とＦＩＲフィルター３０ａ’において乗算される。縮小された帯域幅は、デシメータ３０ａ”における削減ができるようにするであろう。これは、２の削減係数となっており、それは一つ置きに出力サンプルが放棄されることを意味している。結果的に、図５のフィルター／デシメータ３０ａは、フィルターが別のデシメータ段を必要とせずに削減されたレートでクロックされるように設計される。即ち、放棄されるサンプルは、全く計算されない。これで、実行される必要がある演算を低減する。
【００３０】
図５と図１０ｂを参照すると、制御語の次の最大有意ビットは、狭帯域信号が図１０ｂの副帯域の上半分に在ることを再度示している値１を有している。フィルター／デシメータ３０ｂは、かくして、副帯域の上半分に対応したパスバンドを利用し、他の領域をゼロにする。このフィルター／デシメータのクロックも、その入力サンプル割合に比較して半分にされ、そこでｆs/４でクロックされる。狭帯域は、図１０ｃに示された領域に下向遷移される。
【００３１】
図５に示されてはいないが、３０ａ、３０ｂに似た２つの別のフィルター／デシメータ３０ｃ、３０ｄが４ビットの制御語のために必要とされるであろう。かくして、次の最大有意ビットの０は、狭帯域が図１０ｃの副帯域の下半分に在ることを示しており、また適当なパスバンドが発生され、他の領域をゼロにする。ＦＩＲのクロックレートは、再び、２の係数によってｆs/８に削減される。スペクトルは、図１０ｄに示されているようになっている。即ち、狭帯域は下向遷移されていない。
【００３２】
最小有意ビットの値１は、狭帯域が図１０ｄの副帯域の上半分に在ることを示しており、またパスバンドは、パスバンドの上半分を越えて発生され、他の領域をゼロにする。ＦＲＩは再び、前の段に対するレートの半分でクロックされ、結果的に狭帯域が図１０ｅに示された領域に下向遷移されることになる。副帯域は、ｆs/１６のフィルター／デシメータ３０ｄの出力におけるサンプルのクロックレートに対応して、ｆs/３２まで広がっている。
【００３３】
制御語の連続したビットの漸進的使用のこのプロセスは、受信信号の各休止で起きる。
勿論、連続的に狭くなっている副帯域が制御語の連続ビットによって確定される必要はない。それらは、連続したセグメントによって確定されよう。かくして、ＰＮシーケンス制御語のｂ−ビットは、長さｂi のＮセグメントに区分さけれよう、その場合、
0004146050.tif 000002
【００３４】
デホッピングのカスケードの第１段は、ホップパタ−ンのｂ0 の最大有意ビット（ＭＳＢｓ）を包含した第１パタ−ンセグメントによって制御されよう。このビットパタ−ンは、２boの複素指数トーンシーケンスのどの組が入力信号を混合する（乗算する）のに使用されるべきかを定義する。ディジタルミキサ−の出力は、低域有限インパルス応答（ＦＩＲ）フィルタ−２４で濾波され、またサンプリングレートは、係数Ｍ1 によって低減されるであろう。このプロセスは、サンプリングレートが別の係数Ｍ2 によって低減される第２段に対して反復されるであろう。段数の選定と段フィルタ帯域幅と段の削減係数とは、特定システムの特性に依存しており、また装備設計の部分として最適化されよう。
【００３５】
例えば、制御語のビットは、対で取り入れられ、また広帯域は各段で１／４に分割され得よう。サンプリングレートは、各フィルタ−／デシメ−タ３０ａ等で４の係数によって低減されるであろう。また同じ程度の低減が各段で適用される必要は無い。制御語の２つのビットによって制御される一つの段は、４の係数によって削減し、制御語の単一ビットによって制御されるもう一つ別の段は、２の係数によって削減できよう。
【００３６】
下向遷移後には、狭帯域が副帯域の両半分に跨ることが起き得よう。濾波の複雑さを回避するために、オフセットがディジタルトーン発生器３２、３３を使用して副帯域に加えられ得よう。そのようなオフセットの必要性は、各選択器３４、３５を制御する制御語によって示され得よう。
【００３７】
もし必要ならば、ＡＤＣ１７からのディジタルサンプルの入力流を表している広帯域ＢＢは、それ自身、アナログ信号（図３と図７ｂ）を表したより広い帯域の一部分となり得る。かくして、図５のＰＮシーケンス発生器２０は、更に、図３におけるＡＤＣ１７の以前の一つ以上のアナログフィルター段を制御でき得よう。制御語の最大有意ビットは、より広い帯域の副帯域を選択するためにアナログフィルターを制御でき、また次の最大有意ビットは同様なものとなり得る。勿論、そのような副帯域の同一性は、その場合、ディジタル信号処理に関して何ら長所を持つことが無いであろう。このことは、ただ制御語の残こりのビットによって制御されるＡＤＣ１７の出力において、ディジタル化された広帯域に当てはまるにすぎない。
【００３８】
もう一つ別の改造では、最小有意ビット（又はｂN-1 の最小有意ビット）は、複素数トーン発生器３６（図４）、３７（図５）に残留ホッピングパターンを除去するために最終オフセットを利用させる最終修正係数としての働きをすることができる。このことは、更に、ベースバンドプロセッサー７（図１）内で行うことができる。
【００３９】
図５を参照すると、フィルター／デシメータ３０ａ等は、全ての算術演算が、削減されたサンプリングレートで実行されるコンピュータ上有効な多相構造を使って実行され得よう。フィルターは、ホップでホップベースによって選択されるプログラム制御可能な複素数の係数を備えたバンドパス設計となっている。即ち、全てのフィルター／デシメータ段に対して順番に異なった係数は、異なった受信周波数に対して各ホップで選択される。その技術は、任意の数の段に対して生成される。
【００４０】
かくして、フィルター／デシメータ３０ａは、幾つかの同じＦＩＲフィルター処理ブランチ３１が後に続く直列−並列変換器３０から構成され得る。同じ係数は、各ホップで各ブランチにおいてフィルターに対して選択される。例えば、４つのブランチがフィルター／デシメータ３０ａに存在し得る。各々は、ｆs/４のレートでクロックされよう。サンプルは、ブランチの出力において加えられよう。このことは、狭帯域信号がディジタル化された広帯域のどの１／４に存在しているかを示す一対のビットの使用に相当し得る。
【００４１】
本発明は、例えばＫａ帯域（２７ＧＨＺ−４０ＧＨＺ）等のＧＨｚ領域における広範囲の通信周波数に渡る受信信号に対して適している。
【００４２】
ホッピングは、周期的にできるが、しかし本発明は、更に、例えば地上通信からのような干渉を回避するために、非周期的に再調整する調整可能な受信機にも適用可能である。本発明は、もし狭帯域が広帯域の１０％未満、好ましくは広帯域の１％未満等の広帯域のスペクトルの一部分を形成すれば、全てのそのような構成に適用可能である。
【００４３】
上述のペイロードは、キャリアがベースバンドプロセッサー７で復調され、次いで再変調されている再生式ペイロードである。しかし、本発明は、更に、アップリンクキャリアが、キャリア復調と再変調無しに、ダウンリンク上にデホップされ次いで再ホップされる、透過性のデホップされ再ホップされるペイロードにも適用可能である。
【図面の簡単な説明】
【図１】本発明に係る再生式通信衛星のペイロードのブロック回路線図である。
【図２】図１のペイロードのハイブリッド受信鎖の概略線図である。
【図３】図２のハイブリッド受信鎖によって実行される機能を図解するブロック回路線図である。
【図４】図３に図解された機能を実行するディジタル信号処理装置の作動原理を示す構成のブロック回路線図である。
【図５】図３によって示された機能を実現するディジタル信号処理装置の構成のブロック回路線図である。
【図６】フィルター−デシメータの作動を図解した概略線図である。
【図７】一般的な無線周波数の受信信号の下向変換を図解するために図３の回路における各種点での周波数応答線図である。
【図８】図３のアンチ−エイリアスフィルターにおける信号のスペクトル特性を示している。
【図９】各々がコード語の１ビットを使用している濾波／混合の４つの段を有し、図４に図解された種類の構成に対する一般的周波数応答を示している。
【図１０】各々が一つのビットコード語を使用している、濾波／削減の４つの段を有し、図５に図解された種類の構成に対する一般的周波数応答を示している。
【符号の説明】
３０ａディジタルフィルター（有限インパルス応答（ＦＩＲ）フィルター）
３０  直列−並列変換器
３１  ＦＩＲフィルター
ｆｓ  サンプリング周波数
ＢＢ  広帯域
ＮＢ  狭帯域
【図１】
0004146050.tif 000003
【図２】
0004146050.tif 000004
【図３】
0004146050.tif 000005
【図４】
0004146050.tif 000006
【図５】
0004146050.tif 000007
【図６】
0004146050.tif 000008
【図７】
0004146050.tif 000009
【図８】
0004146050.tif 000010
【図９】
0004146050.tif 000011
【図１０】
0004146050.tif 000012