(57)【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置を含む半導体集積回路装置であって、
主面を有する半導体基板と、
前記半導体基板の主面上に互いに隣接して形成され、それぞれが第１ゲート絶縁膜と、フローティングゲート電極と、第２ゲート絶縁膜と、コントロールゲート電極と、両側壁部にエッチング防止膜を有する第１保護絶縁膜とからなり、それらの順で積層された少なくとも一対の積層構造体と、
前記一対の積層構造体の互いに対向する側壁部間に位置する前記半導体基板の主面に形成され、ソース領域またはドレイン領域として作用する第１不純物導入領域と、
前記一対の積層構造体のそれぞれの側壁部を覆って形成され、その底部が前記第１不純物導入領域の一表面部に延在する第２保護絶縁膜と、
前記一対の積層構造体の互いに対向する前記側壁部を覆う前記第２保護絶縁膜によって規定された接続孔を埋めるように形成され、前記第１不純物導入領域に電気的に接続された第１導体層と、
を有し、
前記第１ゲート絶縁膜は、酸化シリコン膜からなり、
前記第１保護絶縁膜は、少なくともその一部に酸化シリコン膜を含み、
前記エッチング防止膜および前記第２保護絶縁膜は、窒化シリコン膜からなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記第１保護絶縁膜は、酸化シリコン膜とその上部に積層された窒化シリコン膜とからなることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記第１不純物導入領域は、ドレイン領域として作用し、前記第１導体層は、データ線の一部として作用することを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、前記少なくとも一対の積層構造体の上部には、少なくとも一層以上の酸化シリコン膜からなる層間絶縁膜が形成され、前記データ線は、前記層間絶縁膜上に形成されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項３記載の半導体集積回路装置において、前記一対の積層構造体の前記第１不純物導入領域が形成された側壁部とは反対側の側壁部に位置する前記半導体基板の主面には、ソース領域として作用する第２不純物領域が形成され、前記第２不純物領域には、ソース線の一部として作用する第２導体層が電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、前記ソース線の一部として作用する第２導体層は、前記第２不純物領域を挟む前記一対の積層構造体の互いに対向する前記側壁部を覆う前記第２保護絶縁膜によって規定された接続孔を埋めるように形成されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、前記第２ゲート絶縁膜は、酸化シリコン膜と窒化シリコン膜とを交互に３層以上積層した絶縁膜からなることを特徴とする半導体集積回路装置。
【請求項８】
請求項１記載の半導体集積回路装置において、前記少なくとも一対の積層構造体のそれぞれは、フラッシュメモリのメモリセルを構成し、前記メモリセルの書き込みは、前記フローティングゲート電極に電荷を注入して行うことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、前記フラッシュメモリは、ＮＯＲ型フラッシュメモリであることを特徴とする半導体集積回路装置。
【請求項１０】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面に酸化シリコン膜からなる第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上に第１導電膜、第２ゲート絶縁膜および第２導電膜をこの順に形成する工程、
（ｂ）前記第２導電膜上に酸化シリコン膜の単層膜、または酸化シリコン膜上に窒化シリコン膜を形成した積層膜からなる第１保護絶縁膜を形成する工程、
（ｃ）前記第１保護絶縁膜をパターニングすることにより、前記第１保護絶縁膜からなるエッチングマスクを形成する工程、
（ｄ）前記エッチングマスクをマスクに用いたドライエッチングで前記第２導電膜、前記第２ゲート絶縁膜および前記第１導電膜をこの順にパターニングすることにより、前記第１導電膜からなるフローティングゲート電極と前記第２導電膜からなるコントロールゲート電極とを有し、前記コントロールゲート電極の上部が前記第１保護絶縁膜で覆われた積層構造のゲート電極を複数形成する工程、
（ｅ）前記（ｃ）工程の後、前記（ｄ）工程に先立って、または前記（ｄ）工程の後、パターニングされた前記第１保護絶縁膜の両側壁部に窒化シリコン膜からなるエッチング防止膜を形成する工程、
（ｆ）前記（ｅ）工程の後、フッ酸を含んだエッチング液を用いて前記半導体基板の表面を処理することにより、前記複数のゲート電極の互いに対向する側壁部間に位置する前記第１ゲート絶縁膜を洗浄する工程、
（ｇ）前記（ｆ）工程の後、前記複数のゲート電極のそれぞれの上部および両側壁部を覆い、前記複数のゲート電極の互いに対向する側壁部間を埋め込まない程度の膜厚を有する窒化シリコン膜からなる第２保護絶縁膜を形成する工程、
（ｈ）前記第２保護絶縁膜の上部に酸化シリコン膜からなる層間絶縁膜を形成し、前記複数のゲート電極の互いに対向する側壁部間を前記層間絶縁膜で埋め込む工程、
（ｉ）前記複数のゲート電極の互いに対向する側壁部間に位置する前記層間絶縁膜および前記第２保護絶縁膜をエッチングすることにより、接続孔を形成する工程。
【請求項１１】
請求項１０記載の半導体集積回路装置の製造方法において、前記複数のゲート電極のそれぞれは、フラッシュメモリのメモリセルを構成し、前記メモリセルの書き込みは、前記フローティングゲート電極に電荷を注入して行い、前記メモリセルの消去は、前記フローティングゲート電極に注入された前記電荷を前記半導体基板に放出して行うことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、電気的に一括消去・再書き込み可能な不揮発性半導体記憶装置（フラッシュメモリ）を含んだ半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路装置の製造プロセスでは、半導体基板上に堆積した酸化シリコン膜をエッチングしてコンタクトホールを形成する際、コンタクトホールの底部に露出した下層の酸化シリコン膜が過剰にエッチングされるのを防止する対策として、コンタクトホールを形成する上層の酸化シリコン膜と下層の酸化シリコン膜との間に窒化シリコン膜を設け、これをエッチングのストッパとして利用することにより、上層の酸化シリコン膜のみをエッチングする技術が使用されている（例えば特開平１１−２６５７４号公報など）。
【０００３】
また、近年の大容量ＤＲＡＭ（Dynamic Random Access Memory）の製造プロセスでは、微細化されたゲート電極のスペースにビット線や容量素子と半導体基板とを接続するコンタクトホールを形成する際、ゲート電極の上部を覆う絶縁膜（キャップ絶縁膜または保護絶縁膜などと呼ばれる）と側壁を覆う絶縁膜（側壁絶縁膜）とを窒化シリコン膜で構成し、酸化シリコン膜と窒化シリコン膜とのエッチングレート差を利用することによって、上記コンタクトホールをゲート電極のスペースに対して自己整合的に形成するセルフアライン・コンタクト（Self Align Contact；ＳＡＣ）技術が採用されている（例えば特開平９−２５２０９８号公報など）。
【０００４】
また近年は、ＤＲＡＭ以外の半導体記憶装置の製造プロセスにも上記ＳＡＣ技術が採用されつつある。例えば特開平１０−２８９９５１号公報には、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）の製造プロセスにＳＡＣ技術を適用した発明が開示されている。
【０００５】
【発明が解決しようとする課題】
フラッシュメモリの一種にＮＯＲ型フラッシュメモリがある。ＮＯＲ型フラッシュメモリのメモリセルは、ゲート酸化膜とその上部のコントロールゲート電極（ワード線）との間に設けられ、周囲と電気的に絶縁されたフローティング（浮遊）ゲート電極を電荷の蓄積領域とする、いわゆるフローティングゲート型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）で構成される。フローティングゲート型ＭＩＳＦＥＴは、半導体基板主表面に形成された薄いゲート絶縁膜を介して形成されたフローティングゲート電極の上部にコントロールゲート電極（ワード線）を積層することから、メモリセルサイズを比較的小さくすることができ、大容量化に適したメモリセル構造といえる。
【０００６】
上記ＮＯＲ型フラッシュメモリの場合、メモリセルへの書き込み動作の代表的な方法として、フローティングゲート電極中に電子を注入し、コントロールゲート電極から見たトランジスタのしきい値電圧(Ｖth)を電子の蓄積のない状態に比較して上昇させることが行なわれている。フローティングゲート電極への電子の注入は、代表的な例として、ソース・ドレイン通路に流れるチャネル電流をドレイン近傍でホットエレクトロンとすることによって、正電圧にバイアスされたコントロールゲート電極の電界によりフローティングゲート電極へ引き込む方式があり、その他の例として、アバランシェ・ブレークダウンによって発生するドレイン近傍のホットエレクトロンをコントロールゲート電極に印加した正電圧によってフローティングゲート電極へ引き込む方式がある。一方、消去動作の代表的な例としては、フローティングゲート電極に蓄積された電子をフローティングゲート電極下のゲート絶縁膜にＦＮトンネルリング（Fowler-Nordheim Tunneling）させることにより、半導体基板のソース或いはドレイン領域に放出させる方式が行われている。
【０００７】
また、ＮＯＲ型フラッシュメモリは、一方向に並行して延在する所定数のワード線と、これらのワード線と直交する方向に並行して延在する所定数のデータ線との各交点に格子状にメモリセルを配置し、これらのメモリセルを構成するＭＩＳＦＥＴのドレイン領域にデータ線を接続し、ソース領域にソース線を接続する。従って、ＮＯＲ型フラッシュメモリを大容量化するためにメモリセルサイズを微細化した場合は、ドレイン領域にデータ線を接続するためのコンタクトホールや、ソース領域にソース線を接続するためのコンタクトホールを形成する際に前述したＳＡＣ技術が不可欠となる。
【０００８】
しかし、ＳＡＣ技術は、コントロールゲート電極の上部を保護する絶縁膜を窒化シリコン膜で形成するため、この技術をフラッシュメモリの製造プロセスに導入した場合は、コントロールゲート電極上の窒化シリコン膜がゲート酸化膜やその下部の基板に大きなストレスを及ぼし、ゲート酸化膜中に結晶欠陥を引き起こす結果、フローティングゲート電極に蓄積された電荷が基板にリークし易くなる、というフローティングゲート型ＭＩＳＦＥＴに特有の問題が生じることが本発明者らの検討によって明らかとなった。
【０００９】
そこで、本発明者らは、コントロールゲート電極上の保護絶縁膜を窒化シリコン膜に替えて酸化シリコン膜、または酸化シリコン膜と窒化シリコン膜との積層膜で形成し、側壁絶縁膜を窒化シリコン膜で形成することによって、ゲート酸化膜やその下部の基板へのストレスを抑制しつつ、ＳＡＣ技術を利用してメモリセルの微細加工を実現することを検討した。
【００１０】
ところが、コントロールゲート電極上の保護絶縁膜を酸化シリコン膜で形成した場合は、ＭＩＳＦＥＴの製造工程で次のような問題が生じることが明らかとなった。これを図４５〜図５０を用いて説明する。
【００１１】
フローティングゲート電極とコントロールゲート電極とを有する２層ゲート構造のＭＩＳＦＥＴを形成するには、まず図４５に示すように、半導体基板１００の主面に形成したゲート酸化膜１０１上にフローティングゲート用の多結晶シリコン膜１０２Ａ、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなるＯＮＯ膜１０３、コントロールゲート用の多結晶シリコン膜１０４Ａ、保護絶縁膜である酸化シリコン膜１０５をこの順に堆積する。
【００１２】
次に、図４６に示すように、フォトレジスト膜１０６をマスクにして酸化シリコン膜１０５をドライエッチングする。続いてフォトレジスト膜１０６を除去した後、図４７に示すように、酸化シリコン膜１０５をマスクにして下層の多結晶シリコン膜１０４Ａ、ＯＮＯ膜１０３および多結晶シリコン膜１０２Ａを順次ドライエッチングすることにより、多結晶シリコン１０２Ａからなるフローティングゲート電極１０２および多結晶シリコン膜１０４Ａからなるコントロールゲート電極１０４（ワード線ＷＬ）を形成する。
【００１３】
次に、図４８に示すように、ゲート電極（フローティングゲート電極１０２およびコントロールゲート電極１０４）のスペース領域の半導体基板１００に不純物をイオン注入し、続いて半導体基板１００を熱処理して上記不純物を拡散させることにより、ＭＩＳＦＥＴのソース領域およびドレイン領域を構成する不純物導入領域１０７を形成する。
【００１４】
次に、図４９に示すように、上記ゲート電極の加工工程や不純物のイオン注入工程でゲート酸化膜１０１に生じたダメージを除去するために、フッ酸水溶液を使ってゲート酸化膜１０１をエッチング（ウェット洗浄）する。ゲート酸化膜１０１に生じたダメージは、フローティングゲート電極１０２に注入された電子がフローティングゲート電極１０２の端部から半導体基板１００にリークするパスとなるなど、ゲート酸化膜１０１の膜質を劣化させる原因となるので、このエッチング（ウェット洗浄）で十分に除去しておく必要がある。
【００１５】
ところが、フッ酸水溶液を使ってゲート酸化膜１０１を洗浄すると、コントロールゲート電極１０４の上部を覆う保護絶縁膜である酸化シリコン膜１０５の表面も同時にエッチングされ、図示したように、酸化シリコン膜１０５の側壁がゲート電極の中心方向に後退する。
【００１６】
そのため、図５０に示すように、次の工程で半導体基板１００上に側壁絶縁膜である窒化シリコン膜１０８を堆積した際に、コントロールゲート電極１０４と酸化シリコン膜１０５との境界部近傍の窒化シリコン膜１０８に段差が発生する。その結果、ＳＡＣ技術を使ってゲート電極（フローティングゲート電極１０２およびコントロールゲート電極１０４）のスペース領域にコンタクトホールを形成する際、上記段差部の窒化シリコン膜１０８が削れてその膜厚が薄くなるために、その後、コンタクトホールに埋め込まれるメタル膜とコントロールゲート電極１０４とが上記段差部近傍で極めて接近し、場合によっては両者が短絡する不良が発生する。なお、このような問題は、コントロールゲート電極１０４の上部を覆う保護絶縁膜を酸化シリコン膜と窒化シリコン膜との積層膜で形成した場合にも生じる。
【００１７】
このように、窒化シリコン膜に起因するゲート酸化膜やその下部の基板へのストレスを抑制するために、コントロールゲート電極の上部を覆う保護絶縁膜の一部または全部を酸化シリコン膜で形成した場合は、ＳＡＣ技術を利用したＭＩＳＦＥＴの微細加工を実現することが極めて困難になることが本発明者らの検討によって明らかとなった。
【００１８】
本発明の目的は、窒化シリコン膜によるゲート酸化膜やその下部の基板へのストレスを抑制しつつ、ＳＡＣ技術を利用したＭＩＳＦＥＴの微細加工を実現することのできる技術を提供することにある。
【００１９】
本発明の他の目的は、フラッシュメモリの大容量化、微細化を推進することのできる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的な実施態様について説明すれば、次のとおりである。
【００２２】
本発明の一つの態様によれば、半導体基板の主面上に互いに隣接して形成され、それぞれが第１ゲート絶縁膜と、フローティングゲート電極と、第２ゲート絶縁膜と、コントロールゲート電極と、第１保護絶縁膜とからなり、それらの順で積層された少なくとも一対の積層構造体によって少なくとも二辺が区画される接続孔（コンタクトホール）を含む半導体集積回路装置を対象とし、上記第１保護絶縁膜の両側壁部にはエッチング防止膜を有している。このエッチング防止膜は、上記第１保護絶縁膜とともに前記第１ゲート絶縁膜のエッチング工程に曝されたとき、第１保護絶縁膜に比べ、エッチングしにくいもの、すなわち、エッチング選択比が異なるものであり、或いは実質的にエッチングされないものである。好ましい態様において、上記第１保護絶縁膜は酸化シリコン膜を含み、その側壁部に形成される上記エッチング防止膜は窒化シリコン膜である。
【００２３】
ＳＡＣ技術により、一対の上記積層構造体間に存在する酸化シリコン膜のような層間絶縁膜に接続孔を形成する場合、まず、サイドスペーサ用の薄い窒化シリコン膜を積層構造体表面全体に沿って形成し、その上面に積層構造体間の溝を埋めるように層間絶縁膜を形成する。そして、この酸化シリコン膜のような層間絶縁膜に対し、エッチングされにくい下地のサイドスペーサ用絶縁膜である窒化シリコン膜をエッチングの停止層（ストッパー）として使用して、上記層間絶縁膜をエッチング除去する。この場合、上記第１保護絶縁膜を覆うサイドスペーサ用窒化シリコン膜にエッチング停止層として充分な厚さを確保できないとき、上記層間絶縁膜の接続孔形成のために必要なエッチング量に耐え得るように、第１保護絶縁膜は酸化シリコン膜の上層に窒化シリコン膜を積層した多層膜としても良い。これによって、上記第１保護絶縁膜の窒化シリコン膜をエッチング停止層の一部として使用できる。上記態様によれば、コントロールゲート電極に積層される半導体基板にストレスを与える窒化シリコン材料のような保護絶縁膜材料の使用を省略または低減できる。
【００２４】
本発明の他の態様によれば、半導体基板主面にＭＩＳトランジスタ構造を含む半導体集積回路装置の製造方法を対象とし、半導体基板の主面の活性領域を覆って形成された第１ゲート絶縁膜を形成する工程と、フローティングゲート電極と、第２ゲート絶縁膜と、コントロールゲート電極と、第１保護絶縁膜とからなり、それらの順で積層された少なくとも一対の積層構造体に形成する工程と、前記一対の積層構造体間に露出する前記第１ゲート絶縁膜を通してソースまたはドレインを形成するための不純物を導入する工程と、上記不純物導入工程によってダメージを受けた前記第１ゲート絶縁膜の露出部分を除去或いは洗浄する工程とを含み、前記除去または洗浄工程において上記第１保護絶縁膜の側壁部が後退しないように、上記積層構造体の形成工程において、上記第１保護絶縁膜の側壁部にエッチング防止膜を形成することを特徴とする。好ましい態様において、上記第１保護絶縁膜は酸化シリコン膜を含み、上記と同様な理由により、酸化シリコン膜と窒化シリコン膜の多層膜にしても良い。一方、第１保護絶縁膜の側壁部を覆う上記エッチング保護膜は窒化シリコン膜である。これによって、コントロールゲート電極に積層される半導体基板にストレスを与える窒化シリコン材料のような保護絶縁膜材料の使用を省略または低減できる。また、上記第１ゲート絶縁膜の露出部分を除去或いは洗浄する工程において、フローティングゲート電極下から露出する第１ゲート絶縁膜の除去或いは洗浄を、通常のＭＩＳトランジスタの製造工程において行われる洗浄に比べ、十分な除去或いは洗浄とすることができる。従って、特に、第１ゲート絶縁膜のダメージ部分を除去することができるので、フラッシュメモリの書き込み情報の保持特性を良好なものとすることができる。
【００２５】
本発明のさらに他の態様によれば、フラッシュメモリのＭＩＳトランジスタ構造を含む次の工程を含む半導体集積回路装置の製造方法に向けられている。すなわち、
（ａ）半導体基板の主面に酸化シリコン膜からなる第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜上に第１導電膜、第２ゲート絶縁膜および第２導電膜をこの順に形成する工程、
（ｂ）前記第２導電膜上に酸化シリコン膜の単層膜、または酸化シリコン膜上に窒化シリコン膜を形成した積層膜からなる第１保護絶縁膜を形成する工程、
（ｃ）前記第１保護絶縁膜をパターニングすることにより、前記第１保護絶縁膜からなるエッチングマスクを形成する工程、
（ｄ）前記エッチングマスクをマスクに用いたドライエッチングで前記第２導電膜、前記第２ゲート絶縁膜および前記第１導電膜をこの順にパターニングすることにより、前記第１導電膜からなるフローティングゲート電極と前記第２導電膜からなるコントロールゲート電極とを有し、前記コントロールゲート電極の上部が前記第１保護絶縁膜で覆われた積層構造のゲート電極を複数形成する工程、
（ｅ）前記（ｃ）工程の後、前記（ｄ）工程に先立って、または前記（ｄ）工程の後、パターニングされた前記第１保護絶縁膜の両側壁部に窒化シリコン膜からなるエッチング防止膜を形成する工程、
（ｆ）前記複数のゲート電極の互いに対向する側壁部間に位置する前記半導体基板の主面に不純物を導入することによって、ソース領域およびドレイン領域を形成する工程、
（ｇ）前記（ｆ）工程の後、フッ酸を含んだエッチング液を用いて前記半導体基板の表面を処理することにより、前記複数のゲート電極の互いに対向する側壁部間に位置する前記第１ゲート絶縁膜を洗浄する工程、
（ｈ）前記（ｇ）工程の後、前記複数のゲート電極のそれぞれの上部および両側壁部を覆い、前記複数のゲート電極の互いに対向する側壁部間を埋め込まない程度の膜厚を有する窒化シリコン膜からなる第２保護絶縁膜を形成する工程、
（ｉ）前記第２保護絶縁膜の上部に酸化シリコン膜からなる層間絶縁膜を形成し、前記複数のゲート電極の互いに対向する側壁部間を前記層間絶縁膜で埋め込む工程、
（ｊ）前記複数のゲート電極の互いに対向する側壁部間に位置する前記層間絶縁膜および前記第２保護絶縁膜をエッチングすることにより、前記ソース領域の表面を露出する第１接続孔および前記ドレイン領域の表面を露出する第２接続孔を形成する工程、および
（ｋ）前記第１接続孔の内部に、前記ソース領域と電気的に接続される第３導電膜を形成し、前記第２接続孔の内部に、前記ドレイン領域と電気的に接続される第４導電膜を形成する工程
を含む。このような形態によれば、コントロールゲート電極の上部を覆う第１保護絶縁膜を酸化シリコン膜で構成することにより、第１ゲート酸化膜やその下部の半導体基板に及ぼすストレスが低減され、第１ゲート酸化膜中に結晶欠陥が発生するのを抑制することができる。
【００２６】
また、上記酸化シリコン膜からなる第１保護絶縁膜の両側壁部に窒化シリコン膜からなるエッチング防止膜を形成することにより、フッ酸を含んだエッチング液で第１ゲート絶縁膜を洗浄する際に第１保護絶縁膜がエッチングされて後退する不具合を防止することができる。
【００２７】
さらに、第１保護絶縁膜の後退が防止され、従って、上記第２保護絶縁膜である窒化シリコン膜の異方性エッチング処理時における該第２保護絶縁膜の側壁部の不要なエッチング除去も防止される。これによって、図５０を参照した上述のような、ドレイン領域或いはソース領域にコンタクトする導電膜とコントロールゲート電極との間の耐圧低下の問題、或いはそれら導体間短絡の問題を防止することができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図１は、本発明の一実施の形態であるフラッシュメモリ（電気的に一括消去・再書き込み可能な不揮発性半導体記憶装置）の主要部を示すブロック図である。
【００３０】
フラッシュメモリは、単結晶シリコンからなる１個の半導体チップの主面に形成されており、記憶部を構成するメモリアレイ（ＭＡＲＹ）とその周囲に配置された周辺回路部とを有している。
【００３１】
メモリアレイ（ＭＡＲＹ）は、図の左右方向に並行して延在する所定数のワード線ＷＬと、図の上下方向に並行して延在する所定数のデータ線ＤＬと、これらのワード線ＷＬおよびデータ線ＤＬの各交点に格子状に配置された多数のメモリセルＭＣを含んでいる。メモリセルＭＣは、フローティングゲート電極とコントロールゲート電極とを有する２層ゲート構造のＭＩＳＦＥＴで構成されている。このＭＩＳＦＥＴの構造および製造方法については、後に詳述する。
【００３２】
本実施形態のフラッシュメモリは、例えばＮＯＲ型のメモリアレイ構造を採用している。ＮＯＲ型のフラッシュメモリは、同一行に配置される所定数（例えば１６個）のメモリセルＭＣを単位としてセルユニットを構成する。セルユニットを構成する各メモリセルＭＣのコントロールゲート電極は、対応するワード線ＷＬに接続される。また、各メモリセルＭＣのドレイン領域は、対応するデータ線ＤＬに接続され、ソース領域は、図の上下方向に延在するソース線ＳＬに接続される。
【００３３】
上記ワード線ＷＬは、ＸアドレスデコーダＸＤに接続され、ソース線ＳＬは、ソース電圧制御回路ＳＶＣに接続される。また、データ線ＤＬは、センスアンプＳＡおよびＹスイッチ回路ＹＳを介して入出力回路ＩＯに接続される。
【００３４】
ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢから内部Ｘアドレス信号が供給されると共に、タイミング発生回路ＴＧから各種内部制御信号が供給され、内部電圧発生回路ＶＧから各種内部電圧が供給される。また、ソース電圧制御回路ＳＶＣには、ＹアドレスバッファＹＢから内部Ｙアドレス信号が供給されると共に、タイミング発生回路ＴＧから各種内部制御信号が供給され、内部電圧発生回路ＶＧから各種内部電圧が供給される。さらに、Ｙスイッチ回路ＹＳには、ＹアドレスデコーダＹＤからデータ線選択信号が供給され、ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢから内部Ｙアドレス信号が供給される。ＸアドレスバッファＸＢには、外部装置からＸアドレス信号が供給され、ＹアドレスバッファＹＢには、Ｙアドレス信号が供給される。
【００３５】
ＸアドレスバッファＸＢは、供給されたＸアドレス信号をもとに内部Ｘアドレス信号を形成し、これをＸアドレスデコーダＸＤに供給する。また、ＸアドレスデコーダＸＤは、ＸアドレスバッファＸＢから供給される内部Ｘアドレス信号をデコードし、メモリアレイ（ＭＡＲＹ）のワード線ＷＬを選択または非選択レベルとする。
【００３６】
一方、ＹアドレスバッファＹＢは、供給されたＹアドレス信号をもとに内部Ｙアドレス信号を形成し、これをソース電圧制御回路ＳＶＣおよびＹアドレスデコーダＹＤに供給する。また、ソース電圧制御回路ＳＶＣは、ＹアドレスバッファＹＢから供給される内部Ｙアドレス信号をデコードし、メモリアレイ（ＭＡＲＹ）のソース線ＳＬを選択または非選択レベルとする。ＹアドレスデコーダＹＤは、ＹアドレスバッファＹＢから供給される内部Ｙアドレス信号をデコードし、Ｙスイッチ回路ＹＳに対するデータ線選択信号を選択レベルとする。さらに、Ｙスイッチ回路ＹＳは、ＹアドレスデコーダＹＤから供給されるデータ線選択信号のハイレベルを受けてセンスアンプＳＡの対応する回路と入出力回路ＩＯとの間を選択的に接続する。
【００３７】
タイミング発生回路ＴＧは、外部装置から起動制御信号として供給されるチップイネーブル信号（ＣＥＢ）、ライトイネーブル信号（ＷＥＢ）および出力イネーブル信号（ＯＥＢ）をもとに各種内部制御信号を選択的に形成し、フラッシュメモリの各部に供給する。また、内部電圧発生回路ＶＧは、外部装置から供給される電源電圧（ＶccおよびＶss）をもとに各種内部電圧を生成し、フラッシュメモリの各部に供給する。電源電圧Ｖccは、例えば３．３Ｖのような正電位である。また、内部電圧発生回路ＶＧにより生成される内部電圧には、書き込み、消去あるいは読み出し動作に必要な、例えば１０Ｖ、３Ｖあるいは１Ｖといった各種電位が含まれる。
【００３８】
図２は、上記メモリアレイ（ＭＡＲＹ）の要部平面図、図３は、図２のＡ−Ａ線に沿った断面図、図４は、図２のＢ−Ｂ線に沿った断面図、図５は、図４の拡大断面図である。
【００３９】
ｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１にはｐ型ウエル４が形成されている。このｐ型ウエル４には、周囲が素子分離溝２で囲まれた多数の活性領域Ｌが形成されている。これらの活性領域Ｌは、図２の左右方向に並行して延在する長い帯状の平面パターンを有している。
【００４０】
メモリアレイ（ＭＡＲＹ）の基板１上には、図２の左右方向に並行して延在する多数のワード線ＷＬと、図２の上下方向、すなわちワード線ＷＬと直交する方向に並行して延在する多数のデータ線ＤＬとが形成され、これらのワード線ＷＬとデータ線ＤＬとの交点に多数のメモリセルＭＣが格子状に配置されている。
【００４１】
上記メモリセルＭＣを構成するＭＩＳＦＥＴは、ｐ型ウエル４の表面に形成されたゲート酸化膜（第１ゲート絶縁膜）６と、ゲート酸化膜６上に形成されたフローティングゲート電極７と、フローティングゲート電極７上に形成されたＯＮＯ膜（第２ゲート絶縁膜）８と、ＯＮＯ膜８上に形成されたコントロールゲート電極９と、ゲート電極（フローティングゲート電極７およびコントロールゲート電極９）の両側のｐ型ウエル４に形成されたｎ型不純物導入領域（ソース領域、ドレイン領域）２０とを含んでいる。
【００４２】
上記ＭＩＳＦＥＴのコントロールゲート電極９は、活性領域Ｌ以外の領域ではワード線ＷＬを構成している。また、ＭＩＳＦＥＴのｎ型不純物導入領域２０の一方（ドレイン領域）には、その上部に形成されたコンタクトホール（接続孔）２７を通じてデータ線ＤＬが接続され、他方（ソース領域）には、その上部に形成されたコンタクトホール（接続孔）２８を通じてソース線ＳＬが接続されている。
【００４３】
図５に示すように、メモリセルＭＣを構成するＭＩＳＦＥＴのコントロールゲート電極９（ワード線ＷＬ）上には、酸化シリコン膜（第１保護絶縁膜）１５が形成されており、この酸化シリコン膜１５の側壁には窒化シリコン膜からなるエッチング防止膜１７が形成されている。このエッチング防止膜１７の機能については後述する。また、ゲート電極（フローティングゲート電極７およびコントロールゲート電極９）の側壁および酸化シリコン膜１５の上面には、窒化シリコン膜（第２保護絶縁膜）２２が形成されている。この窒化シリコン膜２２は、後述するように、前記コンタクトホール２７、２８をゲート電極（フローティングゲート電極７およびコントロールゲート電極９）に対して自己整合（セルフアライン）で形成するために使用される。
【００４４】
メモリセルＭＣへの書き込み動作は、選択したメモリセルＭＣのドレイン領域に６Ｖの電圧、コントロールゲート電極９に９Ｖの電圧をそれぞれ印加し、一方、ソース領域およびウエル４を基準電位（ゼロ電位）とする。これにより、ドレイン領域の端部に電界強度のピークが生じ、チャネル電流がこの領域でホットエレクトロン（ｅ-）となって、ゲート酸化膜６を通じてフローティングゲート電極７に注入されることにより、書き込みが行われる。
【００４５】
また、読み出し動作は、選択したメモリセルＭＣのドレイン領域に１Ｖの電圧を、コントロールゲート電極９に５Ｖの電圧をそれぞれ印加し、ソース領域およびウエル４を基準電位（ゼロ電位）にする。これにより、選択トランジスタのドレイン電流の有無を検出することにより、蓄積情報を検知する。一方、消去動作は、メモリセルＭＣのドレイン領域およびウエル領域をフローティング状態とし、コントロールゲート電極９に０Ｖの電圧、ソース領域に１４Ｖの電圧を印加し、フローティングゲート電極７中に蓄積された電子を、ゲート酸化膜６のＦＮトンネリングによって、ソース領域側へ放出することにより行う。
【００４６】
次に、本実施形態のフラッシュメモリの製造方法を図６〜図３８を用いて工程順に説明する。これらの図のうち、符号Ａ−Ａを付した断面図は、前記図２のＡ−Ａ線に沿った断面図、符号Ｂ−Ｂを付した断面図は、前記図２のＢ−Ｂ線に沿った断面図である。
【００４７】
まず、図６（メモリアレイ領域の要部平面図）および図７に示すように、基板１の主面の素子分離領域に複数の素子分離溝２を形成する。素子分離溝２は、基板１の主面をエッチングして深さ２５０ｎｍ程度の溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ法で膜厚６００ｎｍ程度酸化シリコン膜３を堆積した後、溝の外部の不要な酸化シリコン膜３を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨、除去することによって形成する。図６に示すように、これらの素子分離溝２を形成することにより、メモリアレイ領域の基板１には、図の左右方向に並行して延在する長い帯状の平面パターンを有する多数の活性領域Ｌが形成される。
【００４８】
次に、図８に示すように、基板１の表面にｐ型不純物、例えばＢ（ホウ素）をイオン注入した後、基板１を１０００℃程度で熱処理してｐ型不純物を基板１内に拡散させることにより、ｐ型ウエル４を形成する。続いて、基板１を８００℃〜９００℃で湿式酸化することにより、ｐ型ウエル４の表面に膜厚１０ｎｍ程度のゲート酸化膜６を形成する。
【００４９】
次に、図９および図１０に示すように、基板１上にＣＶＤ法で膜厚７０ｎｍ〜１００ｎｍ程度の多結晶シリコン膜７Ａを堆積する。多結晶シリコン膜７Ａには、その堆積工程中にｎ型不純物、例えばリン（Ｐ）をドープする。あるいは、ノンドープの多結晶シリコン膜７Ａを堆積した後にイオン注入法でｎ型不純物をドープしてもよい。多結晶シリコン膜７Ａは、メモリセルを構成するＭＩＳＦＥＴのフローティングゲート電極７として使用される。
【００５０】
次に、図１１、図１２および図１３に示すように、フォトレジスト膜をマスクにして多結晶シリコン膜７Ａをドライエッチングすることにより、活性領域Ｌの上部に、その延在方向に沿って延在する長い帯状の平面パターンを有する多結晶シリコン膜７Ｂを形成する。
【００５１】
次に、図１４および図１５に示すように、多結晶シリコン膜７Ｂが形成された基板１上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなるＯＮＯ膜８を形成する。ＯＮＯ膜８は、メモリセルを構成するＭＩＳＦＥＴの第２ゲート絶縁膜として使用され、例えば基板１上にＣＶＤ法で膜厚５ｎｍの酸化シリコン膜、膜厚７ｎｍの窒化シリコン膜および膜厚４ｎｍの酸化シリコン膜を順次堆積することによって形成する。
【００５２】
次に、図１６および図１７に示すように、ＯＮＯ膜８の上部に膜厚２００ｎｍ程度の多結晶シリコン膜９Ａを形成し、続いて多結晶シリコン膜９Ａの上部に膜厚３００ｎｍ程度の酸化シリコン膜１５を形成する。多結晶シリコン膜９Ａは、ＣＶＤ法で堆積し、その後、イオン注入法で膜中にｎ型不純物をドープする。酸化シリコン膜１５は、例えばテトラエトキシシランガスを７００℃程度で熱分解する熱ＣＶＤ法で堆積する。多結晶シリコン膜９Ａは、メモリセルを構成するＭＩＳＦＥＴのコントロールゲート電極９およびワード線ＷＬとして使用される。また、酸化シリコン膜１５は、コントロールゲート電極９の上部を保護する絶縁膜として使用される。
【００５３】
このように、本実施形態では、コントロールゲート電極９の上部を保護する絶縁膜を酸化シリコン膜１５で構成するので、この絶縁膜を窒化シリコン膜で構成した場合のように、ゲート酸化膜６やその下部の基板１に大きなストレスが生じることはない。これにより、ゲート酸化膜６中に結晶欠陥が発生するのを抑制することができるので、リーク電流が極めて少ない高品質のゲート酸化膜６を実現することができる。
【００５４】
次に、図１８に示すように、フォトレジスト膜１６をマスクにして酸化シリコン膜１５をドライエッチングすることにより、多結晶シリコン膜９Ａの一部を露出させる。ドライエッチング後の酸化シリコン膜１５は、活性領域Ｌの延在方向と直交する方向に延在する長い帯状の平面パターンを有している。
【００５５】
次に、フォトレジスト膜１６を除去した後、図１９に示すように、基板１上にＣＶＤ法で膜厚１５ｎｍ〜３０ｎｍ程度の薄い窒化シリコン膜１７Ａを堆積し、続いて図２０に示すように、上記窒化シリコン膜１７Ａを異方的にドライエッチングして酸化シリコン膜１５の側壁のみに残すことにより、この側壁に窒化シリコン膜１７Ａからなるエッチング防止膜１７を形成する。
【００５６】
次に、図２１に示すように、側壁にエッチング防止膜１７が形成された酸化シリコン膜１５をマスクにして多結晶シリコン膜９Ａをドライエッチングし、さらに図２２に示すように、多結晶シリコン膜９Ａの下層のＯＮＯ膜８および多結晶シリコン膜７Ｂを順次ドライエッチングすることにより、多結晶シリコン７Ｂからなるフローティングゲート電極７および多結晶シリコン膜９Ａからなるコントロールゲート電極９（ワード線ＷＬ）を形成する。図２３に示すように、コントロールゲート電極９（ワード線ＷＬ）は、活性領域Ｌの延在方向と直交する方向（図の上下方向）に並行して延在する長い帯状の平面パターンを有している。
【００５７】
次に、図２４に示すように、メモリセルを構成するＭＩＳＦＥＴのソース領域およびドレイン領域を形成するために、ゲート電極（フローティングゲート電極７およびコントロールゲート電極９）のスペース領域のｐ型ウエル４にｎ型不純物（例えばヒ素（Ａｓ））をイオン注入する。続いて、図２５に示すように、メモリセルを構成するＭＩＳＦＥＴの短チャネル効果を抑制するために、上記スペース領域のｐ型ウエル４にｐ型不純物（ホウ素（Ｂ））をイオン注入する。ｐ型不純物のイオン注入は、斜めイオン注入法を用い、ｎ型不純物よりも広い領域に導入する。
【００５８】
次に、図２６に示すように、基板１を約９００℃で熱処理し、上記ｎ型不純物およびｐ型不純物をｐ型ウエル４内に拡散させることにより、ＭＩＳＦＥＴのソース領域およびドレイン領域を構成するｎ型不純物導入領域２０と、ｎ型不純物導入領域２０を取り囲むパンチスルーストッパ用のｐ型不純物導入領域２１とを形成する。
【００５９】
ここまでの工程で、ゲート電極（フローティングゲート電極７およびコントロールゲート電極９）のスペース領域のゲート酸化膜６には、ゲート電極の加工工程や不純物のイオン注入工程で生じたダメージが残っている。このダメージは、フローティングゲート電極７に注入された電子がフローティングゲート電極７の端部から基板１にリークするパスとなるなど、ゲート酸化膜６の品質を劣化させるため、十分に除去しておく必要がある。
【００６０】
そこで、図２７に示すように、フッ酸水溶液（ＨＦ：Ｈ2Ｏ＝１：９９）を使ってゲート酸化膜６をエッチングする。ゲート酸化膜６中のダメージを十分に除去するためには、図２８に拡大して示すように、フローティングゲート電極７の側壁端部下のゲート酸化膜６（矢印で示す箇所）が、少なくともその膜厚分程度、後退するまでエッチングすることが望ましい。
【００６１】
前述したように、本実施形態では、コントロールゲート電極９の上部を保護する酸化シリコン膜１５の側壁に窒化シリコン膜からなるエッチング防止膜１７を形成する。そのため、上記したゲート酸化膜６中のダメージを除去するためのエッチング工程で酸化シリコン膜１５の側壁がエッチングされ、ゲート電極の中心方向に後退することはない。
【００６２】
次に、図２９および図３０（図２９の拡大図）に示すように、基板１を約８５０℃で湿式酸化することによって、ゲート電極（フローティングゲート電極７およびコントロールゲート電極９）のスペース領域すなわちｎ型不純物導入領域（ソース領域、ドレイン領域）２０の表面と、フローティングゲート電極７の側壁端部下とに膜厚１０ｎｍ程度の清浄で、ダメージのない高品質のゲート酸化膜６を再形成する。
【００６３】
次に、図３１に示すように、基板１上にＣＶＤ法で膜厚１３０ｎｍ程度の窒化シリコン膜２２を堆積し、続いてその上部にＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜２３を堆積する。窒化シリコン膜２２の膜厚は、ゲート電極（フローティングゲート電極７およびコントロールゲート電極９）のスペースの半分以下とし、このスペース領域が窒化シリコン膜２２で完全に埋まらないようにする。一方、酸化シリコン膜２３は、このスペース領域を完全に埋め込むように堆積する。
【００６４】
次に、図３２に示すように、酸化シリコン膜２３の上部にＣＶＤ法で膜厚８００ｎｍ程度の酸化シリコン膜２４を堆積し、続いて酸化シリコン膜２４を化学機械研磨法で研磨してその表面を平坦化した後、酸化シリコン膜２４の上部にＣＶＤ法で膜厚９０ｎｍ程度の酸化シリコン膜２５を堆積する。酸化シリコン膜２４の研磨、平坦化は、メモリアレイと他の領域（周辺回路部）の段差を低減するために行う。また、酸化シリコン膜２５は、上記研磨工程で酸化シリコン膜２４の表面に生じたスクラッチを埋めるために堆積する。
【００６５】
次に、図３３に示すように、酸化シリコン膜２５の上部に形成したフォトレジスト膜２６をマスクにして、ゲート電極（フローティングゲート電極７およびコントロールゲート電極９）のスペース領域の酸化シリコン膜２５、２４、２３をドライエッチングする。このエッチングは、窒化シリコンに対する酸化シリコンのエッチング選択比が大きくなるような条件で行い、窒化シリコン膜２２の表面が露出した段階でエッチングを停止する。
【００６６】
次に、図３４に示すように、ゲート電極（フローティングゲート電極７およびコントロールゲート電極９）のスペース領域の窒化シリコン膜２２およびその下層の薄いゲート酸化膜６をドライエッチングすることにより、ｎ型不純物導入領域（ソース領域、ドレイン領域）２０の表面を露出するコンタクトホール２７、２８を形成する。窒化シリコン膜２２のエッチングは、異方性エッチング法を用い、ゲート電極（フローティングゲート電極７およびコントロールゲート電極９）の側壁に窒化シリコン膜２２を残すようにする。これにより、ゲート電極（フローティングゲート電極７およびコントロールゲート電極９）に対して自己整合（セルフアライン）でコンタクトホール２７、２８を形成することができる。
【００６７】
図３５は、コンタクトホール２７、２８の平面パターンを示している。図示のように、ｎ型不純物導入領域（ソース領域、ドレイン領域）２０の一方（ドレイン領域）の上部に形成されるコンタクトホール２７は、活性領域Ｌ毎に分離された穴状のパターンを有している。すなわち、コンタクトホール２７は、活性領域Ｌの延在方向に隣接する２個のＭＩＳＦＥＴ（メモリセルＭＣ）に１個の割合で形成される。
【００６８】
これに対し、ｎ型不純物導入領域（ソース領域、ドレイン領域）２０の他方（ソース領域）の上部に形成されるコンタクトホール２８は、コントロールゲート電極９（ワード線ＷＬ）の延在方向に沿って延在する長い帯状の平面パターンを有している。すなわち、コンタクトホール２８は、コントロールゲート電極９（ワード線ＷＬ）の延在方向に沿った多数のＭＩＳＦＥＴ（メモリセルＭＣ）に共通のコンタクトホールとなる。
【００６９】
次に、図３６に示すように、コンタクトホール２７、２８を通じてｎ型不純物導入領域（ソース領域、ドレイン領域）２０にｎ型不純物（ＰまたはＡｓ）をイオン注入することによって、ｎ型不純物導入領域（ソース領域、ドレイン領域）２０を低抵抗化する。このイオン注入は、後の工程でコンタクトホール２７、２８の内部に形成されるプラグ３０とｎ型不純物導入領域（ソース領域、ドレイン領域）２０とのコンタクト抵抗を低減するために行う。
【００７０】
次に、図３７に示すように、コンタクトホール２７、２８の内部にプラグ３０を形成する。プラグ３０を形成するには、例えばコンタクトホール２７、２８の内部を含む酸化シリコン膜２５上にスパッタリング法で膜厚１０ｎｍ程度のＴｉ膜および膜厚８０ｎｍ程度のＴｉＮ膜を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法で膜厚３５０ｎｍ程度のＷ膜を堆積した後、コンタクトホール２７、２８の外部のＴｉ膜、ＴｉＮ膜およびＷ膜を化学的機械研磨法で除去する。ソース領域の上部のコンタクトホール２８内に形成されたプラグ３０は、コントロールゲート電極９（ワード線ＷＬ）の延在方向に沿った多数のＭＩＳＦＥＴ（メモリセルＭＣ）に共通のソース線ＳＬを構成する。
【００７１】
次に、図３８に示すように、酸化シリコン膜２５の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール２７の上部の酸化シリコン膜２５を除去し、プラグ３０の表面を露出するスルーホール３２を形成する。
【００７２】
その後、スルーホール３２の内部を含む酸化シリコン膜２５上にスパッタリング法とＣＶＤ法とで膜厚３５０ｎｍ程度のＷ膜を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングでＷ膜をパターニングしてデータ線ＤＬを形成することにより、前記図２〜図４に示すメモリセルＭＣが略完成する。その後、データ線ＤＬの上部には層間絶縁膜を介して２層程度のＡｌ配線が形成されるが、その図示は省略する。
【００７３】
本実施形態によれば、メモリセルＭＣを構成するＭＩＳＦＥＴの特性を劣化させることなく、ＳＡＣ技術を利用した微細加工を実現できるので、ＮＯＲ型フラッシュメモリの大容量化、微細化を推進することができる。
【００７４】
（実施の形態２）
前記実施の形態１では、メモリセルＭＣを構成するＭＩＳＦＥＴのゲート酸化膜６中に結晶欠陥が発生するのを抑制するために、コントロールゲート電極９の上部を保護する絶縁膜を酸化シリコン膜１５のみで構成したが、本実施形態では、図３９に示すように、コントロールゲート電極９上の保護絶縁膜を酸化シリコン膜１５とその上部に堆積した窒化シリコン膜１８とで構成する。
【００７５】
これにより、メモリセルＭＣのサイズの微細化と共に、隣接するメモリセルＭＣとのスペースが縮小し、このスペースよりもコンタクトホール２７（２８）の径が相対的に大きくなった場合でも、図４０に示すように、コンタクトホール２７（２８）を形成する際のエッチングでコントロールゲート電極９上の酸化シリコン膜１５が深く削れる不具合を防止することができる。この場合でも、ゲート酸化膜６中に結晶欠陥が発生するのを抑制するため、窒化シリコン膜１８の膜厚は最小限に止めることが望ましい。
【００７６】
また、この場合でも、保護絶縁膜（酸化シリコン膜１５および窒化シリコン膜１８）の側壁に窒化シリコン膜からなるエッチング防止膜１７を形成することにより、前述したフッ酸洗浄工程で酸化シリコン膜１５の側壁がエッチングされて後退する不具合を防止することができる。
【００７７】
また、前記実施の形態１では、前記図１８〜図２２に示したように、酸化シリコン膜１５をドライエッチングして多結晶シリコン膜９Ａの一部を露出させた後、酸化シリコン膜１５の側壁にエッチング防止膜１７を形成し、次いで側壁にエッチング防止膜１７が形成された酸化シリコン膜１５をマスクにして多結晶シリコン膜９Ａ、ＯＮＯ膜８および多結晶シリコン膜７Ｂを順次ドライエッチングしたが、図４１および図４２に示すように、酸化シリコン膜１５をマスクにして多結晶シリコン膜９Ａ、ＯＮＯ膜８および多結晶シリコン膜７Ｂをドライエッチングした後、それらの側壁にエッチング防止膜１７を形成してもよい。この場合も、前述したフッ酸洗浄工程で酸化シリコン膜１５の側壁がエッチングされて後退する不具合を防止することができる。
【００７８】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
前記実施の形態では、ＮＯＲ型フラッシュメモリに適用した場合について説明したが、これに限定されるものではなく、例えばＮＡＮＤ型フラッシュメモリやＡＮＤ型フラッシュメモリのように、フローティングゲート電極とコントロールゲート電極とを有する２層ゲート構造のＭＩＳＦＥＴでメモリセルを構成する他のフラッシュメモリに適用することもできる。すなわち、図４３に示すようなＮＡＮＤ型フラッシュメモリの選択ＭＩＳＦＥＴ（ＢＤＳ）のドレイン領域とデータ線ＤＬとを接続するコンタクトホール４０を自己整合で形成する場合や、図４４に示すような、ＡＮＤ型フラッシュメモリの選択ＭＩＳＦＥＴ（ＢＤＳ）のドレイン領域とデータ線ＤＬとを接続するコンタクトホール４１を自己整合で形成する場合などに適用することで、ＮＡＮＤ型フラッシュメモリやＡＮＤ型フラッシュメモリの微細化、大容量化を推進することができる。
【００８０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８１】
本発明によれば、メモリセルを構成するＭＩＳＦＥＴの特性を劣化させることなく、ＳＡＣ技術を利用した微細加工を実現することができる。
【００８２】
本発明によれば、フラッシュメモリの大容量化、微細化を推進することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＮＯＲ型フラッシュメモリの主要部を示すブロク図である。
【図２】本発明の一実施の形態であるフラッシュメモリのメモリアレイを示す要部平面図である。
【図３】図２のＡ−Ａ線に沿った半導体基板の要部断面図である。
【図４】図２のＢ−Ｂ線に沿った半導体基板の要部断面図である。
【図５】図４の拡大断面図である。
【図６】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部平面図である。
【図７】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図８】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図９】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図１０】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図１１】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部平面図である。
【図１２】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図１３】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図１４】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図１５】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図１６】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図１７】本発明の実施の形態１であるフラッシュメモリの製造方法を示す要部断面図である。
【図１８】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図１９】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図２０】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図２１】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図２２】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図２３】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部平面図である。
【図２４】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図２５】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図２６】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図２７】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図２８】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部拡大断面図である。
【図２９】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図３０】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部拡大断面図である。
【図３１】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図３２】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図３３】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図３４】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図３５】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部平面図である。
【図３６】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図３７】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図３８】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図３９】本発明の他の実施の形態であるフラッシュメモリを示す要部拡大断面図である。
【図４０】本発明の他の実施の形態であるフラッシュメモリの製造方法を示す要部拡大断面図である。
【図４１】本発明の他の実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図４２】本発明の他の実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図４３】本発明の他の実施の形態であるＮＡＮＤ型フラッシュメモリの概略回路図である。
【図４４】本発明の他の実施の形態であるＡＮＤ型フラッシュメモリの概略回路図である。
【図４５】本発明者らが検討した課題を説明する断面図である。
【図４６】本発明者らが検討した課題を説明する断面図である。
【図４７】本発明者らが検討した課題を説明する断面図である。
【図４８】本発明者らが検討した課題を説明する断面図である。
【図４９】本発明者らが検討した課題を説明する拡大断面図である。
【図５０】本発明者らが検討した課題を説明する拡大断面図である。
【符号の説明】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
６  ゲート酸化膜（第１ゲート絶縁膜）
７  フローティングゲート電極
７Ａ  多結晶シリコン膜
８  ＯＮＯ膜（第２ゲート絶縁膜）
９Ａ  多結晶シリコン膜
９  コントロールゲート電極
１５  酸化シリコン膜（第１保護絶縁膜）
１６  フォトレジスト膜
１７  エッチング防止膜
１７Ａ  窒化シリコン膜
１８  窒化シリコン膜
２０  ｎ型不純物導入領域（ソース領域、ドレイン領域）
２１  ｐ型不純物導入領域
２２  窒化シリコン膜（第２保護絶縁膜）
２３、２４、２５  酸化シリコン膜
２６  フォトレジスト膜
２７、２８  コンタクトホール
３０  プラグ
３１  酸化シリコン膜
３２  スルーホール
４０、４１  コンタクトホール
１００  半導体基板
１０１  ゲート酸化膜
１０２  フローティングゲート電極
１０２Ａ  多結晶シリコン膜
１０３  ＯＮＯ膜
１０４  コントロールゲート電極
１０４Ａ  多結晶シリコン膜
１０５  酸化シリコン膜
１０６  フォトレジスト膜
１０７  不純物導入領域（ソース領域、ドレイン領域）
１０８  窒化シリコン膜
ＤＬ  データ線
ＩＯ  入出力回路
ＭＡＲＹ  メモリアレイ
ＭＣ  メモリセル
ＳＡ  センスアンプ
ＳＬ  ソース線
ＳＶＣ  ソース電圧制御回路
ＴＧ  タイミング発生回路
ＶＧ  内部電圧発生回路
ＷＬ  ワード線
ＸＢ  Ｘアドレスバッファ
ＸＤ  Ｘアドレスデコーダ
ＹＢ  Ｙアドレスバッファ
ＹＤ  Ｙアドレスデコーダ
ＹＳ  Ｙスイッチ回路
【図１】
0004053232.tif 000002
【図２】
0004053232.tif 000003
【図３】
0004053232.tif 000004
【図４】
0004053232.tif 000005
【図５】
0004053232.tif 000006
【図６】
0004053232.tif 000007
【図７】
0004053232.tif 000008
【図８】
0004053232.tif 000009
【図９】
0004053232.tif 000010
【図１０】
0004053232.tif 000011
【図１１】
0004053232.tif 000012
【図１２】
0004053232.tif 000013
【図１３】
0004053232.tif 000014
【図１４】
0004053232.tif 000015
【図１５】
0004053232.tif 000016
【図１６】
0004053232.tif 000017
【図１７】
0004053232.tif 000018
【図１８】
0004053232.tif 000019
【図１９】
0004053232.tif 000020
【図２０】
0004053232.tif 000021
【図２１】
0004053232.tif 000022
【図２２】
0004053232.tif 000023
【図２３】
0004053232.tif 000024
【図２４】
0004053232.tif 000025
【図２５】
0004053232.tif 000026
【図２６】
0004053232.tif 000027
【図２７】
0004053232.tif 000028
【図２８】
0004053232.tif 000029
【図２９】
0004053232.tif 000030
【図３０】
0004053232.tif 000031
【図３１】
0004053232.tif 000032
【図３２】
0004053232.tif 000033
【図３３】
0004053232.tif 000034
【図３４】
0004053232.tif 000035
【図３５】
0004053232.tif 000036
【図３６】
0004053232.tif 000037
【図３７】
0004053232.tif 000038
【図３８】
0004053232.tif 000039
【図３９】
0004053232.tif 000040
【図４０】
0004053232.tif 000041
【図４１】
0004053232.tif 000042
【図４２】
0004053232.tif 000043
【図４３】
0004053232.tif 000044
【図４４】
0004053232.tif 000045
【図４５】
0004053232.tif 000046
【図４６】
0004053232.tif 000047
【図４７】
0004053232.tif 000048
【図４８】
0004053232.tif 000049
【図４９】
0004053232.tif 000050
【図５０】
0004053232.tif 000051