(57)【特許請求の範囲】
【請求項１】
コンポジット信号に対応する第１のデータが入力され、コンポーネント信号に対応する第２のデータに変換して出力する信号処理装置において、
入力された前記第１のデータを、所定のクラスに分類する分類手段と、
前記コンポジット信号に含まれているサブキャリア成分を除去するための係数を記憶する記憶手段と、
前記分類手段により分類された前記第１のデータの前記クラスに対応する前記係数と、
前記第１のデータとの演算を行う演算手段とを備え、
前記記憶手段に記憶される前記係数は、
前記コンポジット信号に対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を前記係数に課して、前記第３のデータと前記係数との演算結果と、その第３のデータに対応するとともに、前記第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差の２乗が最小となるように算出される
ことを特徴とする信号処理装置。
【請求項２】
前記制約条件は、前記係数をベクトル｛ａ｝としたとき、前記第３のデータの各サンプル点に含まれているサブキャリア成分を互いに相殺させるための所定のベクトル｛ｂ｝の転値ベクトル｛ｂ｝tと定数ｋを用いて、式
｛ｂ｝t｛ａ｝＝ｋ
で表現される
ことを特徴とする請求項１に記載の信号処理装置。
【請求項３】
サブキャリア成分が含まれている第１のデータが入力され、前記第１のデータとは異なるデータであって、サブキャリア成分の影響が抑制されたデータである第２のデータに変換して出力する信号処理方法において、
入力された前記第１のデータを、所定のクラスに分類するステップと、
前記第１のデータに含まれている前記サブキャリア成分を除去するための、前記第１のデータの前記クラスに対応する係数と、前記第１のデータとの演算を行うステップと
を備え、
前記係数は、
前記第１のデータに対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を前記係数に課して、前記第３のデータと前記係数との演算結果と、その第３のデータに対応するとともに、前記第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差の２乗が最小となるように算出される
ことを特徴とする信号処理方法。
【請求項４】
コンポジット信号に対応する第１のデータをコンポーネント信号に対応する第２のデータに変換するときに利用される係数を演算する演算装置において、
前記コンポジット信号に対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を前記係数に課して、前記第３のデータと前記係数との演算結果と、その第３のデータに対応するとともに、前記第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差の２乗が最小になるように、前記係数を算出する算出手段
を備えることを特徴とする演算装置。
【請求項５】
前記制約条件は、前記係数をベクトル｛ａ｝としたとき、前記第３のデータの各サンプル点に含まれているサブキャリア成分を互いに相殺させるための所定のベクトル｛ｂ｝の転値ベクトル｛ｂ｝tと定数ｋを用いて、式
｛ｂ｝t｛ａ｝＝ｋ
で表現される
ことを特徴とする請求項４に記載の演算装置。
【請求項６】
前記演算装置は、
前記第３のデータを所定のクラスに分類する分類手段
をさらに備え、
前記算出手段は、前記第３のデータが分類される前記クラス毎に前記係数を算出する
ことを特徴とする請求項４に記載の演算装置。
【請求項７】
サブキャリア成分が含まれている第１のデータを、前記第１のデータとは異なるデータであって、サブキャリア成分の影響が抑制されたデータである第２のデータに変換するときに利用される係数を演算する演算方法において、
前記第１のデータに対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を前記係数に課し、前記第３のデータと前記係数との演算結果と、その第３のデータに対応するとともに、前記第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差に基づいて、前記係数を算出する
ことを特徴とする演算方法。
【請求項８】
サブキャリア成分が含まれている第１のデータが入力され、前記サブキャリア成分の影響が抑制された第２のデータに変換して出力する信号処理装置において、
前記第１のデータに含まれているサブキャリア成分の影響を抑制するための係数を記憶する記憶手段と、
前記係数と前記第１のデータとの演算を行う演算手段と
を備え、
前記記憶手段により記憶される前記係数は、
前記第１のデータに対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を前記係数に課して、前記第３のデータと前記係数との演算結果と、前記第３のデータに対応するとともに、前記第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差に基づいて算出される
ことを特徴とする信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号処理装置および方法、並びに、演算装置および方法に関し、特に、サブキャリアの影響を抑制することができるようにする信号処理装置および方法、並びに、演算装置および方法に関する。
【０００２】
【従来の技術】
従来、映像を伝送する場合、ＲＧＢ信号をＮＴＳＣ（National Television System Committee）信号に変換し、そのＮＴＳＣ信号を伝送することが多い。
【０００３】
図１２は、ＲＧＢ信号をＮＴＳＣ信号に変換するＮＴＳＣエンコーダの一構成例を示している。
【０００４】
このＮＴＳＣエンコーダにおいては、撮像管２２１Ｒ，２２１Ｇ，２２１Ｂにより赤色、緑色、青色の３色に映像に対応するＲＧＢ信号が、ガンマ補正回路２２２Ｒ，２２２Ｇ，２２２Ｂにそれぞれ供給され、ガンマ補正をされた後、マトリクス演算回路２２３に入力される。
【０００５】
マトリクス演算回路２２３は、図１３に示すように構成されており、次式に従って、積和演算を行い、ＲＧＢ信号をコンポーネント信号（Ｙ，Ｉ，Ｑ）に変換する。
【０００６】
Ｙ＝０．３０×Ｒ＋０．５９×Ｇ＋０．１１×Ｂ
Ｉ＝０．６０×Ｒ−０．２８×Ｇ−０．３２×Ｂ
Ｑ＝０．２１×Ｒ−０．５２×Ｇ−０．３１×Ｂ            （１）
【０００７】
即ち、定数発生回路２４１，２４３，２４５により、定数０．３０，０．５９，０．１１がそれぞれ発生され、乗算器２４２，２４４，２４６により、それらの定数とＲ信号、Ｇ信号、Ｂ信号との積がそれぞれ算出され、加算器２４７により、それらの積の総和が計算され、Ｙ信号として出力される。
【０００８】
また、定数発生回路２４８，２５０，２５２により、定数０．６０，−０．２８，−０．３２がそれぞれ発生され、乗算器２４９，２５１，２５３により、それらの定数とＲ信号、Ｇ信号、Ｂ信号との積がそれぞれ算出され、加算器２５４により、それらの積の総和が計算され、Ｉ信号として出力される。
【０００９】
そして、定数発生回路２５５，２５７，２５９により、定数０．２１，−０．５２，−０．３１がそれぞれ発生され、乗算器２５６，２５８，２６０により、それらの定数とＲ信号、Ｇ信号、Ｂ信号との積がそれぞれ算出され、加算器２６１により、それらの積の総和が計算され、Ｑ信号として出力される。
【００１０】
このようにして、ＲＧＢ信号は、コンポーネント信号に変換される。そして、生成されたＹ信号は、そのまま多重回路２２６に出力され、Ｉ信号とＱ信号は、それぞれ、ローパスフィルタ２２４，２２５を介して多重回路２２６に出力される。
【００１１】
図１４は、多重回路２２６の一構成例を示している。
【００１２】
多重回路２２６においては、バーストフラグ発生器２８１がバーストフラグを発生し、その信号をサブキャリア発振器２８２およびバースト変調器２８３に出力する。
【００１３】
そして、サブキャリア発振器２８２は、所定のサブキャリア周波数ｆｓｃで、信号を発振し、その信号を、バースト変調器２８３および−５７度移相器２８４に出力する。バースト変調器２８３は、その信号と、バーストフラグよりバースト信号を生成し、加算回路２８８に出力する。
【００１４】
−５７度移相器２８４は、供給された信号の移相を−５７度だけずらし、その信号を−９０度移相器２８５およびＱ変調器２８６に出力する。そして、−９０度移相器２８５は、供給された信号の移相をさらに−９０度だけずらし、その信号をＩ変調器２８７に出力する。
【００１５】
Ｉ変調器２８７は、供給された信号とＩ信号の積を計算し（供給された信号をＩ信号で周波数変調し）、加算回路２８８に出力し、Ｑ変調器２８６は、供給された信号とＱ信号の積を計算し（供給された信号をＱ信号で周波数変調し）、加算回路２８８に出力する。
【００１６】
そして、加算回路２８８は、供給されたＹ信号と、サブキャリアに変換されたＩ信号とＱ信号の総和を計算し（周波数多重化し）、その演算結果をＮＴＳＣ信号（コンポジット信号）として、所定の装置（図示せず）に出力する。
【００１７】
以上のようにしてＮＴＳＣエンコーダによりＲＧＢ信号がＮＴＳＣ信号に変換される。
【００１８】
このようにエンコードされたＮＴＳＣ信号は、ＮＴＳＣデコーダなどによりデコードされる。
【００１９】
ＮＴＳＣデコーダにおいては、最初に、ＮＴＳＣ信号（コンポジット信号）をＹ／Ｃ分離して、コンポーネント信号（Ｙ信号，Ｉ信号，Ｑ信号）に変換した後、さらに、上述のＲＧＢ信号からコンポーネント信号への変換に対する逆変換を行って、ＲＧＢ信号に変換し、所定の受像管に画像を表示させる。
【００２０】
ＮＴＳＣデコーダにおいてＹ／Ｃ分離を行う場合、コンポーネント信号のうちのＹ信号は、コンポジット信号における所定の複数の画素の値に、所定の係数（重み）を乗じた値の総和、即ち、それらの画素の値の線形１次結合式の値として算出される。
【００２１】
図１５は、コンポジット信号による表示画面状の所定の範囲の画素の配列の一例を示している。この場合、コンポジット信号は、サブキャリア周波数ｆｓｃの４倍の周波数（４×ｆｓｃ）でサンプリングされたものとし、サブキャリアの位相を、○□×などの記号で表している。即ち、○で表されている画素を基準として、□で表されている画素は、位相が９０度ずれており、○と×が重畳した記号で表されている画素は、位相が１８０度ずれており、□と×が重畳した記号で表されている画素は、位相が２７０度ずれている。中心の画素（ｄ［８］）を注目画素とし、注目画素に対するコンポーネント信号のＹ信号は、周辺の画素であるｄ［１］，ｄ［３］，ｄ［５］，ｄ［６］，ｄ［８］，ｄ［１０］、ｄ［１１］，ｄ［１３］，ｄ［１５］に対するコンポジット信号の画素値より算出される。
【００２２】
ここで、周辺のｎ個の画素の値をベクトル｛ｘ｝（長さｎの横ベクトル）で表し、それらの画素値に対する係数をベクトル｛ａ｝（長さｎの縦ベクトル）で表すと、コンポーネント信号のＹ信号は、次式で算出される。
Ｙ＝｛ｘ｝｛ａ｝                                        （２）
【００２３】
そして、この係数｛ａ｝は、次のようにして計算される。
【００２４】
注目画素ｉ（例えば、図１５のｄ［８］）に対するコンポーネント信号のＹ信号の値ｙiは、注目画素ｉの近傍の所定の数ｎのコンポジット信号の画素値ｘij（ｊ＝１，・・・，ｎ）（例えば、図１５のｄ［８］に対するｄ［１］，ｄ［３］，ｄ［５］，ｄ［６］，ｄ［８］，ｄ［１０］，ｄ［１１］，ｄ［１３］，ｄ［１５］）と、所定の係数ａjとの積和演算を行うことにより算出される。従って、Ｎ個の注目画素に対するＹ信号の値をベクトル｛ｙ｝（長さＮのベクトル）で表し、Ｎ個の注目画素の近傍の所定の数ｎの画素の値を、行列［Ｘ］（ｎ×Ｎの行列）で表し、近傍のｎ個の画素の値ｘijに対応するｎ個の係数ａjをベクトル｛ａ｝で表すと、Ｎ個の注目画素に対するコンポーネント信号のＹ信号の値｛ｙ｝は、次式に従って、算出されている。
｛ｙ｝＝［Ｘ］｛ａ｝
【００２５】
ここで、この係数｛ａ｝と上述の画素の値［Ｘ］の積｛ｙ｝を、この画素の値［Ｘ］に対応する本来のコンポーネント信号のＹ信号の値｛ｙ0｝に最も近づける係数｛ａ｝を算出する場合、例えば、次式で表す誤差｛ｅ｝（長さＮのベクトル）の２乗｛ｅ｝2（｛ｅ｝と｛ｅ｝の内積）を最小にする係数｛ａ｝を算出することが考えられる。
【００２６】
0004030141.tif 000002
【００２７】
このとき、｛ｅ｝2を最小にする｛ａ｝は、次式で算出される。
｛ａ｝＝（［Ｘ］t［Ｘ］）-1Ｘt｛ｙ0｝                   （４）
【００２８】
ここで、［Ｘ］tは、行列［Ｘ］の転値行列を表し、（［Ｘ］t［Ｘ］）-1は、行列［Ｘ］tと行列［Ｘ］の積として算出される正方行列の逆行列を表している。
【００２９】
以上のようにして算出された係数｛ａ｝を利用して、コンポジット信号からコンポーネント信号のＹ信号を算出している。なお、このような係数を利用するフィルタは、ウィーナフィルタと呼ばれる。
【００３０】
【発明が解決しようとする課題】
しかしながら、このようにして係数｛ａ｝を算出した場合、上述の誤差｛ｅ｝の２乗は小さくなるが、変換後のコンポーネント信号に、色信号を伝送するためにコンポジット信号に付加されているサブキャリアに起因する不要な信号成分が含まれてしまい、コンポーネント信号における画質が悪化するという問題を有している。
【００３１】
本発明は、そのような状況に鑑みてなされたもので、上述の誤差の２乗を最小にするときに、サブキャリアを抑制する制約条件を課して係数｛ａ｝を算出するようにして、変換後のコンポーネント信号における、サブキャリアに起因する画質の悪化を抑制するものである。
【００３２】
【課題を解決するための手段】
請求項１に記載の信号処理装置は、入力された第１のデータを、所定のクラスに分類する分類手段と、コンポジット信号に含まれているサブキャリア成分を除去するための係数を記憶する記憶手段と、分類手段により分類された第１のデータのクラスに対応する係数と、第１のデータとの演算を行う演算手段とを備え、記憶手段に記憶される係数は、コンポジット信号に対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を係数に課して、第３のデータと係数との演算結果と、その第３のデータに対応するとともに、第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差の２乗が最小となるように算出されることを特徴とする。
【００３３】
請求項３に記載の信号処理方法は、入力された第１のデータを、所定のクラスに分類するステップと、第１のデータに含まれているサブキャリア成分を除去するための、第１のデータのクラスに対応する係数と、第１のデータとの演算を行うステップとを備え、係数は、第１のデータに対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を係数に課して、第３のデータと係数との演算結果と、その第３のデータに対応するとともに、第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差の２乗が最小となるように算出されることを特徴とする。
【００３４】
請求項４に記載の演算装置は、コンポジット信号に対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を係数に課して、第３のデータと係数との演算結果と、その第３のデータに対応するとともに、第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差の２乗が最小になるように、係数を算出する算出手段を備えることを特徴とする。
【００３５】
請求項７に記載の演算方法は、第１のデータに対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を係数に課し、第３のデータと係数との演算結果と、その第３のデータに対応するとともに、第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差に基づいて、係数を算出することを特徴とする。
【００３６】
請求項８に記載の信号処理装置は、第１のデータに含まれているサブキャリア成分の影響を抑制するための係数を記憶する記憶手段と、係数と第１のデータとの演算を行う演算手段とを備え、記憶手段により記憶される係数は、第１のデータに対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を係数に課して、第３のデータと係数との演算結果と、第３のデータに対応するとともに、第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差に基づいて算出されることを特徴とする。
【００３７】
請求項１に記載の信号処理装置においては、分類手段は、入力された第１のデータを、所定のクラスに分類し、演算手段は、分類手段により分類された第１のデータのクラスに対応する、記憶手段に記憶されるコンポジット信号に含まれるサブキャリア成分を除去するための係数と、第１のデータとの演算を行う。ここで、係数は、コンポジット信号に対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を係数に課して、第３のデータと係数との演算結果と、その第３のデータに対応するとともに、第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差の２乗が最小となるように算出される。
【００３８】
請求項３に記載の信号処理方法においては、入力された第１のデータを、所定のクラスに分類し、第１のデータに含まれているサブキャリア成分を除去するための、分類した第１のデータのクラスに対応する係数と、第１のデータとの演算を行う。ここで、係数は、第１のデータに対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を係数に課して、第３のデータと係数との演算結果と、その第３のデータに対応するとともに、第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差の２乗が最小となるように算出される。
【００３９】
請求項４に記載の演算装置においては、算出手段は、コンポジット信号に対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を係数に課して、第３のデータと係数との演算結果と、その第３のデータに対応するとともに、第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差の２乗が最小になるように、係数を算出する。
【００４０】
請求項７に記載の演算方法においては、第１のデータに対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を係数に課し、第３のデータと係数との演算結果と、その第３のデータに対応するとともに、第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差に基づいて、係数を算出する。
【００４１】
請求項８に記載の信号処理装置においては、記憶手段が、第１のデータに含まれているサブキャリア成分の影響を抑制するための係数を記憶し、演算手段が、係数と第１のデータとの演算を行う。ここで、係数は、第１のデータに対応する第３のデータの各サンプル点に含まれているサブキャリア成分が互いに相殺される制約条件を係数に課して、第３のデータと係数との演算結果と、第３のデータに対応するとともに、第２のデータに対応する、サブキャリア成分のない教師値としての第４のデータとの差に基づいて算出される。
【００４２】
【発明の実施の形態】
図１は、本発明の信号処理装置を応用したＮＴＳＣデコーダの一構成例を示している。このＮＴＳＣデコーダにおいては、Ｙ／Ｃ分離回路１は、所定の装置（図示せず）より供給されたＮＴＳＣ信号（コンポジット信号）をＹ／Ｃ分離し、コンポーネント信号（Ｙ信号，Ｉ信号，Ｑ信号）に変換するようになされている。
【００４３】
逆マトリクス演算回路２は、Ｙ／Ｃ分離回路１により変換されたコンポーネント信号（Ｙ信号，Ｉ信号，Ｑ信号）を、後述する式に従ってＲＧＢ信号に変換し、その信号に対する画像を受像管３に表示させる。
【００４４】
図２は、Ｙ／Ｃ分離回路１の構成例を示している。
【００４５】
Ｙ信号用フィルタ２１は、入力されたコンポジット信号からコンポーネント信号のＹ信号を算出し、そのＹ信号を逆マトリクス演算回路２に出力するようになされている。
【００４６】
バースト抜き取り回路２２は、入力されたコンポジット信号に含まれているバースト信号を検出し、その信号を発振回路２３に供給するようになされている。
【００４７】
発振回路２３は、バースト抜き取り回路２２より供給された信号に同期した同一の周波数の信号を発振し、その信号を−９０度移相回路２４およびＩ同期検波器２６に出力するようになされている。
【００４８】
−９０度移相回路２４は、発振回路２３より供給された信号に移相を−９０度ずらしてＱ同期検波器２７に出力するようになされている。
【００４９】
Ｃ信号用フィルタ２５は、入力されたコンポジット信号から色信号成分を抽出し（高周波成分を周波数分離し）、その信号をＩ同期検波器２６およびＱ同期検波器２７に出力するようになされている。
【００５０】
Ｉ同期検波器２６は、Ｃ信号用フィルタ２５より供給された色信号に、発振回路２３より供給された信号を乗算してコンポーネント信号のＩ信号を抽出して、その信号をローパスフィルタ２８を介して逆マトリクス演算回路２に出力するようになされている。
【００５１】
Ｑ同期検波器２７は、Ｃ信号用フィルタ２５より供給された色信号に、−９０度移相回路２４より供給された信号を乗算してコンポーネント信号のＱ信号を抽出して、その信号をローパスフィルタ２９を介して逆マトリクス演算回路２に出力するようになされている。
【００５２】
図３は、逆マトリクス演算回路２の一構成例を示している。
【００５３】
この逆マトリクス演算回路２においては、定数発生回路４１は、定数１．００に対応する信号を生成し、その信号を乗算器４２，４８，５４に出力するようになされている。
【００５４】
定数発生回路４３は、定数０．９６に対応する信号を生成し、その信号を乗算器４４に出力するようになされている。
【００５５】
定数発生回路４５は、定数０．６２に対応する信号を生成し、その信号を乗算器４６に出力するようになされている。
【００５６】
定数発生回路４９は、定数−０．２７に対応する信号を生成し、その信号を乗算器５０に出力するようになされている。
【００５７】
定数発生回路５１は、定数−０．６５に対応する信号を生成し、その信号を乗算器５２に出力するようになされている。
【００５８】
定数発生回路５５は、定数−１．１０に対応する信号を生成し、その信号を乗算器５６に出力するようになされている。
【００５９】
定数発生回路５７は、定数１．７０に対応する信号を生成し、その信号を乗算器５８に出力するようになされている。
【００６０】
乗算器４２は、Ｙ／Ｃ分離回路１より供給されたＹ信号に、供給された定数１．００を乗じた値を加算器４７に出力するようになされている。
【００６１】
乗算器４４は、Ｙ／Ｃ分離回路１より供給されたＩ信号に、供給された定数０．９６を乗じた値を加算器４７に出力するようになされている。
【００６２】
乗算器４６は、Ｙ／Ｃ分離回路１より供給されたＱ信号に、供給された定数０．６２を乗じた値を加算器４７に出力するようになされている。
【００６３】
乗算器４８は、Ｙ／Ｃ分離回路１より供給されたＹ信号に、供給された定数１．００を乗じた値を加算器５３に出力するようになされている。
【００６４】
乗算器５０は、Ｙ／Ｃ分離回路１より供給されたＩ信号に、供給された定数−０．２７を乗じた値を加算器５３に出力するようになされている。
【００６５】
乗算器５２は、Ｙ／Ｃ分離回路１より供給されたＱ信号に、供給された定数−０．６５を乗じた値を加算器５３に出力するようになされている。
【００６６】
乗算器５４は、Ｙ／Ｃ分離回路１より供給されたＹ信号に、供給された定数１．００を乗じた値を加算器５９に出力するようになされている。
【００６７】
乗算器５６は、Ｙ／Ｃ分離回路１より供給されたＩ信号に、供給された定数−１．１０を乗じた値を加算器５９に出力するようになされている。
【００６８】
乗算器５８は、Ｙ／Ｃ分離回路１より供給されたＱ信号に、供給された定数１．７０を乗じた値を加算器５９に出力するようになされている。
【００６９】
加算器４７は、乗算器４２，４４，４６より供給された値の総和を計算し、その計算結果をＲＧＢ信号のＲ信号として受像管３に出力するようになされている。
【００７０】
加算器５３は、乗算器４８，５０，５２より供給された値の総和を計算し、その計算結果をＲＧＢ信号のＧ信号として受像管３に出力するようになされている。
【００７１】
加算器５９は、乗算器５４，５６，５８より供給された値の総和を計算し、その計算結果をＲＧＢ信号のＢ信号として受像管３に出力するようになされている。
【００７２】
即ち、この回路により次式が演算されるようになされている。
Ｒ＝１．０×Ｙ＋０．９６×Ｉ＋０．６２×Ｑ
Ｇ＝１．０×Ｙ−０．２７×Ｉ−０．６５×Ｑ
Ｂ＝１．０×Ｙ−１．１０×Ｉ＋１．７０×Ｑ              （５）
【００７３】
図４は、図２のＹ／Ｃ分離回路１におけるＹ信号用フィルタ２１の構成例を示している。
【００７４】
クラス分類回路６１（分類手段）は、後述するように、第１のクラス分離回路（図５）、第２のクラス分離回路（図６）、第３のクラス分離回路、および、縮退ＲＯＭ１８１（図９）により構成され、所定の装置（図示せず）より供給されたコンポジット信号を、その信号の特性に対応してクラス分類し、その信号に対応するクラスを示すインデックスを生成するようになされている。
【００７５】
ブロック化回路６２は、供給された信号を所定の数の画素毎にブロック化し、ブロック化した画素の値を、乗算器６４−１乃至６４−ｎ（積和演算手段）にそれぞれ出力するようになされている。
【００７６】
メモリ６３−１乃至６３−ｎ（記憶手段）は、クラス分類回路１より供給されたインデックスに対応する係数を、乗算器６４−１乃至６４−ｎにそれぞれ出力するようになされている。なお、メモリ６３−１乃至６３−ｎに記憶されている係数は、後述の演算装置により算出されたものである。即ち、コンポジット信号に含まれているサブキャリア成分を除去するための制約条件を課して、コンポジット信号の画素値と係数の積と、そのコンポジット信号に対応するコンポーネント信号のＹ信号の値との差の２乗が最小になるように算出された係数が、予め、メモリ６３−１乃至６３−ｎに記憶されている。
【００７７】
乗算器６４−１乃至６４−ｎは、メモリ６３−１乃至６３−ｎよりそれぞれ供給された係数と、ブロック化回路６２より供給された画素値の積を計算し、その計算結果を加算器６５（積和演算手段）にそれぞれ出力するようになされている。
【００７８】
加算器６５は、乗算器６４−１乃至６４−ｎより供給されたｎ個の値の総和を計算し、その計算結果をＹ信号として逆マトリクス演算回路２に出力するようになされている。
【００７９】
図５は、図４のクラス分類回路６１における第１のクラス分類回路の構成例を示している。この第１のクラス分類回路においては、ブロック化回路８１は、入力されたコンポジット信号に対応する画素をブロック化するようになされている。即ち、ブロック化回路８１は、入力されたコンポジット信号から、所定の１つのブロック内の画素、例えば図１５に示す画素の値ｄ［１］，ｄ［３］，ｄ［５］，ｄ［６］，ｄ［１０］，ｄ［１１］，ｄ［１３］，ｄ［１５］を抽出し、ｄ［６］とｄ［１０］を減算器８２−１に、ｄ［３］とｄ［１３］を減算器８２−２に、ｄ［１］とｄ［１５］を減算器８２−３に、ｄ［５］とｄ［１１］を減算器８２−４に出力するようになされている。
【００８０】
減算器８２−ｉ（ｉ＝１，・・・，４）は、ブロック化回路８１より供給された２つの画素の値の差を計算し、その計算結果を絶対値演算回路８３−ｉに出力するようになされている。
【００８１】
絶対値演算回路８３−ｉ（ｉ＝１，・・・，４）は、減算器８２−ｉより供給された値の絶対値を演算し、その演算結果を比較判断回路８４に出力するようになされている。
【００８２】
比較判断回路８４は、供給された４つの値の大小関係に対応して選択した値を、２ビットのインデックス（第１のインデックス）として、後述する図９の縮退ＲＯＭ１８１と図６の選択回路９６に出力するようになされている。
【００８３】
図６は、図４のクラス分類回路６１における、第２のクラス分類回路の構成例を示している。この第２のクラス分類回路においては、ＡＤＲＣ（Adaptive Dynamic Range Coding）を利用した空間パターン分類を行う。
【００８４】
遅延ブロック化回路９１は、コンポジット信号を遅延させるとともに、ブロック化するようになされている。即ち、遅延ブロック化回路９１は、コンポジット信号から、例えば図１５に示す画素の値ｄ［２］乃至ｄ［４］，ｄ［７］乃至ｄ［９］，ｄ［１２］乃至ｄ［１４］を抽出し、ｄ［７］とｄ［９］を加算器９２に、ｄ［３］、ｄ［１３］、および、ｄ［８］を２倍した値（２×ｄ［８］）を加算器９３に、ｄ［２］とｄ［１４］を加算器９４に、ｄ［４］とｄ［１２］を加算器９５に、ｄ［８］を減算器９７にそれぞれ出力する。
【００８５】
加算器９２は、遅延ブロック化回路９１より供給された２つの値の和を計算し、その計算結果（ｄ［７］＋ｄ［９］）を選択回路９６に出力するようになされている。
【００８６】
加算器９３は、遅延ブロック化回路９１より供給された３つの値の和を計算し、その計算結果（ｄ［３］＋２×ｄ［８］＋ｄ［１３］）を選択回路９６に出力するようになされている。
【００８７】
加算器９４は、遅延ブロック化回路９１より供給された２つの値の和を計算し、その計算結果（ｄ［２］＋ｄ［１４］）を選択回路９６に出力するようになされている。
【００８８】
加算器９５は、遅延ブロック化回路９１より供給された２つの値の和を計算し、その計算結果（ｄ［４］＋ｄ［１２］）を選択回路９６に出力するようになされている。
【００８９】
選択回路９６は、上述の第１のクラス分類回路の出力（第１のインデックス）を供給され、その値に応じて、加算器９２乃至９５より供給された値のいずれかを選択し、その値に対して所定の演算を行った後、Ｙ信号として、減算器９７およびマトリクス変換回路９９に出力するようになされている。
【００９０】
減算器９７は、選択回路９６より供給されたＹ信号の値と、遅延ブロック化回路９１より供給された注目画素の値ｄ［８］の差を計算し、その計算結果を符号器９８に出力するようになされている。
【００９１】
符号器９８は、入力信号の位相に応じて、減算器９７より供給された値の符号を反転し、その値をＩ信号またはＱ信号としてマトリクス変換回路９９に出力するようになされている。
【００９２】
マトリクス変換回路９９は、選択回路９６および符号器９８より供給されたＹ信号、Ｉ信号、および、Ｑ信号に対して積和演算を行い、ＨＤＴＶ（High Definition Television）信号のＹ2信号をＡＤＲＣ符号化回路１００に出力するようになされている。
【００９３】
図６は、ＡＤＲＣ符号化回路１００の一構成例を示している。
【００９４】
ブロック化回路１２１は、ＨＤＴＶ信号の所定の画素データを集め、ブロック化し、ブロック化したデータを最大値（ＭＡＸ）演算回路１２２、最小値（ＭＩＮ）演算回路１２３、および、遅延回路１２４に出力するようになされている。
【００９５】
最大値演算回路１２２は、そのブロック内の画素の値の最大値ＭＡＸを検出し、減算器１２５に出力するようになされている。
【００９６】
最小値演算回路１２３は、そのブロック内の画素の値の最小値ＭＩＮを検出し、減算器１２５，１２６に出力するようになされている。
【００９７】
遅延回路１２４は、ブロック化回路１２１より供給されたブロック化されたデータの各画素値Ｌｉを減算器１２６に順次出力するようになされている。
【００９８】
減算器１２５は、最大値ＭＡＸと最小値ＭＩＮの差を計算し、その計算結果（ＭＡＸ−ＭＩＮ）を、そのブロックのダイナミックレンジＤＲとして適応量子化回路１２７に出力するようになされている。
【００９９】
減算器１２６は、遅延回路１２４より供給された画素値Ｌｉと、最小値演算回路１２３より供給された最小値ＭＩＮの差を計算し、その計算結果（Ｌｉ−ＭＩＮ）を適応量子化回路１２７に出力するようになされている。
【０１００】
適応量子化回路１２７は、例えば、ブロック内の各画素値Ｌｉを８ビットより少ないビット数ｎで再量子化する場合、次式に従って、量子化コードＸｉを計算するようになされている。
Ｘｉ＝（Ｌｉ−ＭＩＮ）×（２n／ＤＲ）                   （６）
【０１０１】
なお、この式に算出された量子化コードＸｉは、切り捨て処理を行うことにより整数化される。
【０１０２】
そして、適応量子化回路１２７は、算出した量子化コードＸｉを並列化回路１２８に出力する。
【０１０３】
並列化回路１２８は、適応量子化回路１２７より供給された量子化コードＸｉを５画素分集めて、第２のインデックスとして、図９の縮退ＲＯＭ１８１に出力するようになされている。
【０１０４】
図８は、図４のクラス分類回路６１における、第３のクラス分類回路の構成例を示している。第３のクラス分類回路は、フレーム間の画素の値の差を計算することにより、動き検出を行い、それに応じて第３のインデックスを生成するようになされている。
【０１０５】
２フレーム遅延回路１４１は、入力されたコンポジット信号を２フレーム分だけ遅延させた後、減算器１４２に出力するようになされている。
【０１０６】
減算器１４２は、入力されたコンポジット信号と、２フレーム前のコンポジット信号の差を計算し、その計算結果を絶対値演算回路１４３に出力するようになされている。
【０１０７】
絶対値演算回路１４３は、減算器１４２より供給された値の絶対値を計算し、その値をブロック化回路１４４に出力するようになされている。
【０１０８】
ブロック化回路１４４は、絶対値演算回路１４３より供給された値を例えば９画素分だけ集め、ブロック化し、加算器１４５に出力するようになされている。
【０１０９】
加算器１４５は、それらの値の総和を計算し、その計算結果を割算回路１４６に出力するようになされている。
【０１１０】
割算回路１４６は、供給された値を、ブロック化回路１４４によりブロック化された画素の数（例えば９）で割算し、その計算結果を第３のインデックスとして、図９の縮退ＲＯＭ１８１に出力するようになされている。
【０１１１】
図９は、クラス分類回路６１においてクラスの縮退を行う縮退ＲＯＭ１８１の一例を示している。縮退ＲＯＭ１８１は、第１乃至第３のインデックスの値に対応するアドレスに記憶されている最終的なインデックス（即ち、メモリ６３−１乃至６３−ｎに供給されるインデックス）を出力するようになされている。
【０１１２】
次に、図１のＮＴＳＣデコーダの動作について説明する。
【０１１３】
ＮＴＳＣ信号（コンポジット信号）がＹ／Ｃ分離回路１に入力されると、Ｙ／Ｃ分離回路１のＹ信号フィルタ２１は、そのコンポジット信号から、コンポーネント信号のＹ信号を算出し、逆マトリクス演算回路２に出力する。
【０１１４】
同様に、Ｙ／Ｃ分離回路１のＣ信号用フィルタ２５は、入力されたコンポジット信号の色信号成分を抽出し、その信号をＩ同期検波器２６およびＱ同期検波器２７に出力する。Ｉ同期検波器２６およびＱ同期検波器２７は、供給された信号から、コンポーネント信号のＩ信号またはＱ信号をそれぞれ同期検波し、ローパスフィルタ２８，２９を介して、それらのＩ信号およびＱ信号を逆マトリクス演算回路２に出力する。
【０１１５】
逆マトリクス演算回路２は、上述のコンポーネント信号からＲＧＢ信号への変換式に従って、Ｙ／Ｃ分離回路１より供給されたコンポーネント信号をＲＧＢ信号に変換し、そのＲＧＢ信号を受像管３に出力し、対応する画像を表示させる。
【０１１６】
以上のようにして、ＮＴＳＣデコーダは、供給されたＮＴＳＣ信号（コンポジット信号）を、一旦、コンポーネント信号に変換し、さらに、そのコンポーネント信号をＲＧＢ信号に変換して、対応する画像を受像管３に表示させる。
【０１１７】
次に、Ｙ／Ｃ分離回路１のＹ信号用フィルタ２１の詳細な動作について説明する。
【０１１８】
最初に、コンポジット信号が入力されると、図４のブロック化回路６２は、供給された信号を所定の数の画素毎にブロック化し、ブロック化した画素の値を、乗算器６４−１乃至６４−ｎにそれぞれ出力する。図１５のｄ［８］が注目画素である場合、ブロック化回路６２は、例えば、画素ｄ［１］，ｄ［３］，ｄ［５］，ｄ［６］，ｄ［８］，ｄ［１０］，ｄ［１１］，ｄ［１３］，ｄ［１５］の値を乗算器６４−１乃至６４−９にそれぞれ出力する。即ち、この場合、ｎ＝９となる。
【０１１９】
一方、クラス分類回路６１は、内蔵する第１乃至第３のクラス分類回路により、供給されたコンポジット信号の注目画素に対応する第１乃至第３のインデックスを算出し、その第１乃至第３のインデックスに対応するインデックスをメモリ６３−１乃至６３−ｎに出力する。
【０１２０】
そして、メモリ６３−１乃至６３−ｎは、クラス分類回路６１より供給されたインデックスに対応する係数を乗算器６４−１乃至６４−ｎにそれぞれ出力する。
【０１２１】
乗算器６４−１乃至６４−ｎは、メモリ６３−１乃至６３−ｎよりそれぞれ供給された係数と、ブロック化回路６２より供給された画素値の積を計算し、その計算結果を加算器６５にそれぞれ出力する。
【０１２２】
加算器６５は、乗算器６４−１乃至６４−ｎより供給されたｎ個の値の総和を計算し、その計算結果をＹ信号として逆マトリクス演算回路２に出力する。
【０１２３】
即ち、本実施の形態においては、乗算器６４−１乃至６４−ｎおよび加算器６５により、ブロック化回路６２からのコンポジット信号に対応する画素値ｘjと、メモリ６３−１乃至６３−ｎに記憶されている係数ａjとの積和計算（Σａjｘj）を行い、その計算結果をコンポーネント信号のＹ信号として出力している。
【０１２４】
このように、メモリ６３−１乃至６３−ｎに記憶されている、コンポジット信号に含まれているサブキャリア成分を除去するための制約条件を課して、コンポジット信号の画素値と係数の積と、そのコンポジット信号に対応するコンポーネント信号のＹ信号の値との差の２乗が最小になるように算出された係数を利用して、コンポジット信号からコンポーネント信号のＹ信号を算出している。
【０１２５】
次に、Ｙ信号用フィルタ２１のクラス分類回路６１における第１のクラス分類を行うときの第１のクラス分類回路（図５）の詳細な動作について説明する。
【０１２６】
図５の第１のクラス分類回路は、同位相の画素のうちの、水平（ｄ［６］，ｄ［１０］）、垂直（ｄ［３］，ｄ［１３］）、および、斜め方向（ｄ［１］，ｄ［１５］，ｄ［５］，ｄ［１１］）に並んで配置している画素の値の差分の絶対値を計算し、その差分の絶対値の大小関係に対応するコード（第１のインデックス）を生成する。次に、例えば２ビットのコードを生成する方法について説明する。
【０１２７】
最初に、ブロック化回路８１は、コンポジット信号をブロック化して、所定の画素の値を減算器８２−１乃至８２−４に出力する。
【０１２８】
次に、減算器８２−１乃至８２−４および絶対値演算回路８３−１乃至８３−４により、水平方向、垂直方向、第１の斜め方向（図１５において、画素ｄ［１］と画素ｄ［１５］を結ぶ方向）、および、第２の斜め方向（図１５において、画素ｄ［５］と画素ｄ［１１］を結ぶ方向）の画素の値の差分の絶対値ｃｉｄ［０］乃至ｃｉｄ［３］が次のように計算される。
【０１２９】
（水平方向）      ｃｉｄ［０］＝ａｂｓ（ｄ［６］−ｄ［１０］）  （７）
（垂直方向）      ｃｉｄ［１］＝ａｂｓ（ｄ［３］−ｄ［１３］）  （８）
（第１の斜め方向）ｃｉｄ［２］＝ａｂｓ（ｄ［１］−ｄ［１５］）  （９）
（第２の斜め方向）ｃｉｄ［３］＝ａｂｓ（ｄ［５］−ｄ［１１］）  （１０）
【０１３０】
そして、上述の差分の絶対値ｃｉｄ［０］乃至ｃｉｄ［３］の値に応じて、比較判断回路８４は、２ビットのコードを生成し、出力する。
【０１３１】
ｃｉｄ［０］≦ｃｉｄ［１］、かつ、ｃｉｄ［０］≦ｃｉｄ［２］、かつ、ｃｉｄ［０］≦ｃｉｄ［３］である場合（第１の場合）、比較判断回路８４は、コードの値を０（＝００Ｂ）（Ｂは２進数であることを表す）に設定する。
【０１３２】
ｃｉｄ［１］＜ｃｉｄ［０］、かつ、ｃｉｄ［１］≦ｃｉｄ［２］、かつ、ｃｉｄ［１］≦ｃｉｄ［３］である場合（第２の場合）、比較判断回路８４は、コードの値を１（＝０１Ｂ）に設定する。
【０１３３】
ｃｉｄ［２］＜ｃｉｄ［０］、かつ、ｃｉｄ［２］＜ｃｉｄ［１］、かつ、ｃｉｄ［２］≦ｃｉｄ［３］である場合（第３の場合）、比較判断回路８４は、コードの値を２（＝１０Ｂ）に設定する。
【０１３４】
ｃｉｄ［３］＜ｃｉｄ［０］、かつ、ｃｉｄ［３］＜ｃｉｄ［１］、かつ、ｃｉｄ［３］＜ｃｉｄ［２］である場合（第４の場合）、比較判断回路８４は、コードの値を３（＝１１Ｂ）に設定する。
【０１３５】
なお、上述の第１乃至第４の場合のいずれにも該当しない場合、比較判断回路８４は、コードの値を０（＝００Ｂ）に設定する。
【０１３６】
即ち、水平方向の画素の値の変化が少ない場合（第１の場合）、コードは０に設定され、垂直方向の画素の値の変化が少ない場合（第２の場合）、コードは１に設定される。また、第１の斜め方向の画素の値の変化が少ない場合（第３の場合）、コードは２に設定され、第２の斜め方向の画素の値の変化が少ない場合（第４の場合）、コードは３に設定される。
【０１３７】
このように空間内の画素値の相関性に応じて生成された第１のインデックスの値に対応してクラス分類することにより、Ｙ／Ｃ分離を正確に行うことができる。
【０１３８】
次に、Ｙ信号用フィルタ２１のクラス分類回路６１における第２のクラス分類を行うときの第２のクラス分類回路（図６）の詳細な動作について説明する。
【０１３９】
最初に、遅延ブロック化回路９１は、入力されたコンポジット信号を遅延させるとともに、コンポジット信号から、図１５の画素の値ｄ［２］乃至ｄ［４］，ｄ［７］乃至ｄ［９］，ｄ［１２］乃至ｄ［１４］を抽出し、ｄ［７］とｄ［９］を加算器９２に、ｄ［３］、ｄ［１３］、および、ｄ［８］を２倍した値（２×ｄ［８］）を加算器９３に、ｄ［２］とｄ［１４］を加算器９４に、ｄ［４］とｄ［１２］を加算器９５に、ｄ［８］を減算器９７に出力する。
【０１４０】
次に、加算器９２は、遅延ブロック化回路９１より供給された２つの値の和を計算し、その計算結果（ｄ［７］＋ｄ［９］）を選択回路９６に出力し、加算器９３は、遅延ブロック化回路９１より供給された３つの値の和を計算し、その計算結果（ｄ［３］＋２×ｄ［８］＋ｄ［１３］）を選択回路９６に出力する。
【０１４１】
また、加算器９４は、遅延ブロック化回路９１より供給された２つの値の和を計算し、その計算結果（ｄ［２］＋ｄ［１４］）を選択回路９６に出力し、加算器９５は、遅延ブロック化回路９１より供給された２つの値の和を計算し、その計算結果（ｄ［４］＋ｄ［１２］）を選択回路９６に出力する。
【０１４２】
そして、選択回路９６は、上述の第１のクラス分類回路の出力（２ビットの第１のインデックス）を供給され、その値に応じて加算器９２乃至９５より供給された値のいずれかを選択し、その値に所定の処理を施した後、減算器９７およびマトリクス変換回路９９に出力する。
【０１４３】
即ち、第１のインデックスの値が０である場合、選択回路９６は、加算器９２より供給された値（ｄ［７］＋ｄ［９］）を２で割算した値を、Ｙ信号の値として出力する（Ｙ＝（ｄ［７］＋ｄ［９］）／２）。
【０１４４】
第１のインデックスの値が１である場合、選択回路９６は、加算器９３より供給された値（ｄ［３］＋２×ｄ［８］＋ｄ［１３］）を４で割算した値を、Ｙ信号の値として出力する（Ｙ＝（ｄ［３］＋２×ｄ［８］＋ｄ［１３］）／４）。
【０１４５】
第１のインデックスの値が２である場合、選択回路９６は、加算器９４より供給された値（ｄ［２］＋ｄ［１４］）を２で割算した値を、Ｙ信号の値として出力する（Ｙ＝（ｄ［２］＋ｄ［１４］）／２）。
【０１４６】
第１のインデックスの値が３である場合、選択回路９６は、加算器９５より供給された値（ｄ［４］＋ｄ［１２］）を２で割算した値を、Ｙ信号の値として出力する（Ｙ＝（ｄ［４］＋ｄ［１２］）／２）。
【０１４７】
減算器９７は、選択回路９６より供給されたＹ信号と、遅延ブロック化回路９１より供給された注目画素の値ｄ［８］との差（Ｙ−ｄ［８］）を符号器９８に出力する。
【０１４８】
そして、入力信号の位相が０度である場合、符号器９８は、Ｉ信号として、値（ｄ［８］−Ｙ）を出力し、入力信号の位相が９０度である場合、符号器９８は、Ｑ信号として、値（ｄ［８］−Ｙ）を出力する。
【０１４９】
一方、入力信号の位相が１８０度である場合、符号器９８は、Ｉ信号として、値（Ｙ−ｄ［８］）を出力し、入力信号の位相が２７０度である場合、符号器９８は、Ｑ信号として、値（Ｙ−ｄ［８］）を出力する。
【０１５０】
次に、マトリクス変換回路９９は、次式に従って、選択回路９６および符号器９８より供給されたＹ信号、Ｉ信号、および、Ｑ信号に対して積和演算を行い、ＨＤＴＶ信号のＹ2信号を算出し、そのＹ2信号をＡＤＲＣ符号化回路１００に出力する。
【０１５１】
0004030141.tif 000003
【０１５２】
ＡＤＲＣ符号化回路１００は、供給されたＹ2信号より量子化コードＸｉを生成し、その量子化コードより第２のインデックスを算出し、出力する。
【０１５３】
以上のようにして、クラス分類回路６１における第２のクラス分類回路により第２のインデックスを算出する。
【０１５４】
次に、Ｙ信号用フィルタ２１のクラス分類回路６１における第３のクラス分類を行うときの第３のクラス分類回路（図８）の詳細な動作について説明する。
【０１５５】
２フレーム遅延回路１４１は、入力されたコンポジット信号を２フレーム分だけ遅延させた後、減算器１４２に出力する。
【０１５６】
減算器１４２は、入力されたコンポジット信号と、２フレーム前のコンポジット信号の差を計算し、その計算結果を絶対値演算回路１４３に出力する。
【０１５７】
そして、絶対値演算回路１４３は、減算器１４２より供給された値の絶対値を計算し、その値をブロック化回路１４４に出力する。
【０１５８】
ブロック化回路１４４は、絶対値演算回路１４３より供給された値を例えば９画素分だけ集め、ブロック化し、加算器１４５に出力する。
【０１５９】
そして、加算器１４５は、それらの値の総和を計算し、その計算結果を割算回路１４６に出力する。
【０１６０】
割算回路１４６は、供給された値を、ブロック化回路１４４によりブロック化されたデータの数（例えば９）で割算し、その計算結果を第３のインデックスとして出力する。
【０１６１】
即ち、図８の第３のクラス分類回路は、例えば次式に従って、所定のフレームの画素の値ｄ［ｉ］と、２フレーム前における同一サブキャリアの位相の画素の値ｄ2［ｉ］との差分の絶対値の空間平均ｍｖを算出し、ｍビットの符号に量子化して第３のインデックスを生成している。
【０１６２】
ｍｖ＝｛
ａｂｓ（ｄ［２］−ｄ2［２］）＋ａｂｓ（ｄ［３］−ｄ2［３］）
＋ａｂｓ（ｄ［４］−ｄ2［４］）＋ａｂｓ（ｄ［７］−ｄ2［７］）
＋ａｂｓ（ｄ［８］−ｄ2［８］）＋ａｂｓ（ｄ［９］−ｄ2［９］）
＋ａｂｓ（ｄ［１２］−ｄ2［１２］）＋ａｂｓ（ｄ［１３］−ｄ2［１３］）
＋ａｂｓ（ｄ［１４］−ｄ2［１４］）｝／９                （１２）
【０１６３】
このようにして、クラス分類回路６１における第３のクラス分類回路により第３のインデックスを算出する。
【０１６４】
以上のように、クラス分類回路６１においては、第１乃至第３のクラス分類回路は、コンポジット信号から第１乃至第３のインデックスをそれぞれ生成する。そして、図９の縮退ＲＯＭ１８１を利用して、第１乃至第３のインデックスの値に応じて、最終的なインデックスを生成する。
【０１６５】
次にメモリ６３−１乃至６３−ｎに記憶する係数の演算方法について説明する。図１０は、この演算を行う本発明の演算装置の一実施の形態の構成を示している。
【０１６６】
ＣＰＵ２０１（算出手段）は、ＲＯＭ２０２に記憶されているプログラムに従って各種処理を行うようになされている。ＲＡＭ２０３は、ＣＰＵ２０１が各種処理をする上において必要なデータ、プログラムなどを適宜記憶するようになされている。
【０１６７】
ＲＯＭ２０２は、コンポジット信号に含まれているサブキャリア成分を除去するための制約条件を課して、コンポジット信号の画素値と係数の積と、そのコンポジット信号に対応するコンポーネント信号のＹ信号の値（教師値）との差の２乗が最小になるように、図４のメモリ６３−１乃至６３−ｎに記憶される係数を算出するプログラムを記憶している。
【０１６８】
入力装置２０５は、例えば、処理に必要なデータを入力するときに操作され、その操作に対応する信号をインタフェース２０４を介してＣＰＵ２０１に出力するようになされている。
【０１６９】
インタフェース２０６は、処理に必要なデータを他の装置（図示せず）から入力するとき、入力されたデータをＣＰＵ２０１に出力するとともに、処理結果（即ち、上述の係数｛ａ｝）を他の装置に出力するとき、ＣＰＵ２０１より供給されたデータをその装置に出力するようになされている。
【０１７０】
次に、図１１のフローチャートを参照して、本実施の形態による係数の算出の動作について説明する。
【０１７１】
本実施の形態においては、上述の誤差｛ｅ｝の２乗｛ｅ｝2を最小にするときに、サブキャリアを抑制する制約条件を課してサブキャリアに起因する画質の悪化を抑制する。
【０１７２】
サブキャリアが含まれているコンポジット信号をサンプリングして画素値を生成すると、所定の数の画素毎に、サブキャリアの成分が含まれる。例えば、サブキャリアの４倍の周波数でサンプリングすると、４個の画素毎に、同一の値のサブキャリア成分が含まれる。従って、図１５のｄ［１］、ｄ［５］、ｄ［８］、ｄ［１１］、および、ｄ［１５］は、同一の値のサブキャリア成分を有している。さらに、図１５のｄ［１］、ｄ［５］、ｄ［８］、ｄ［１１］、および、ｄ［１５］と逆位相であるｄ［３］、ｄ［６］、ｄ［１０］、および、ｄ［１３］には、ｄ［１］、ｄ［５］、ｄ［８］、ｄ［１１］、および、ｄ［１５］に含まれているサブキャリア成分の値に−１を乗じた値のサブキャリア成分が含まれている。
【０１７３】
従って、ｄ［１］、ｄ［５］、ｄ［８］、ｄ［１１］、および、ｄ［１５］の総和と、ｄ［３］、ｄ［６］、ｄ［１０］、および、ｄ［１３］の総和の差がゼロになるように係数｛ａ｝を算出することにより、サブキャリア成分が相殺され、コンポーネント｛ｙ｝に含まれるサブキャリア成分を抑制することができる。
【０１７４】
即ち、次式の制約条件を課すことにより、サブキャリア成分を抑制することができる。
｛ｂ｝t｛ａ｝＝ｋ                                       （１３）
【０１７５】
今の場合、｛ｂ｝は、係数｛ａ｝に対応する画素値ｘi1乃至ｘi9（即ち、ｄ［１］，ｄ［３］，ｄ［５］，ｄ［６］，ｄ［８］，ｄ［１０］，ｄ［１１］，ｄ［１３］，ｄ［１５］）に対応して、｛１，−１，１，−１，１，−１，１，−１，１｝に設定されるとともに、ｋは０に設定される。
【０１７６】
この制約条件を課したときの上述の誤差の２乗を最小にする係数｛ａ｝を利用することにより、サブキャリアの影響を抑制することができる。そのような係数｛ａ｝を算出する場合、次式の残差Ｒを最小にする係数｛ａ｝を算出すればよい。
Ｒ＝｛ｅ｝2＋α（｛ｂ｝t｛ａ｝−ｋ）2
＝（［Ｘ］｛ａ｝−｛ｙ0｝）2＋α（｛ｂ｝t｛ａ｝−ｋ）2    （１４）
【０１７７】
ここで、αは、所定の正の定数である。
【０１７８】
そして、この残差Ｒを最小にする係数｛ａ｝は、次式で算出される。
0004030141.tif 000004
【０１７９】
本実施の形態においては、図１１のステップＳ１において、所定の画素値［Ｘ］、その画素値［Ｘ］に対応するＹ信号の本来の値｛ｙ0｝（教師値）、並びに、制約条件におけるベクトル｛ｂ｝および定数ｋが、他の装置または入力装置２０５より供給される。ＣＰＵ２０１は、これらの値を、ＲＡＭ２０３に一旦記憶させる。
【０１８０】
そして、ステップＳ２において、ＣＰＵ２０１は、ＲＡＭ２０３から画素値［Ｘ］を読み出し、正方行列［Ｘ］t［Ｘ］を生成し、その正方行列の固有値を例えばヤコビ法などを利用して算出する。そして、ＣＰＵ２０１は、算出された固有値のうちの最小のものを変数Ｅｍｉｎとして記憶させ、最大のものを変数Ｅｍａｘとして記憶させる。
【０１８１】
次にステップＳ３において、ＣＰＵ２０１は、上述の定数αの値を順次変化させていくときに利用するカウンタｉの値を、ｌｏｇ（Ｅｍｉｎ）を整数化した値（即ち、小数点以下の値を切り捨てた値）ＩＮＴ［ｌｏｇ（Ｅｍｉｎ）］に設定し、カウンタｉの上限値Ｎを、ｌｏｇ（Ｅｍａｘ）を整数化した値ＩＮＴ［ｌｏｇ（Ｅｍａｘ）］に設定する。
【０１８２】
ステップＳ４において、ＣＰＵ２０１は、カウンタｉの指数関数の値ｅｘｐ（ｉ）を計算し、その値をαに設定する。
【０１８３】
ステップＳ５において、ＣＰＵ２０１は、上述の制約条件を課したときの係数｛ａ｝を算出する式（１５）に従って、［Ｘ］、｛ｙ0｝、｛ｂ｝、ｋ、および、αより、｛ａ｝を算出する。
【０１８４】
ステップＳ６において、ＣＰＵ２０１は、ステップＳ５で算出した係数｛ａ｝に対して、値ａｂｓ（｛ｂ｝t｛ａ｝−ｋ）を計算し、その値が所定の値ｌｉｍｉｔより小さいか否かを判断し、その値がｌｉｍｉｔより小さい場合、ステップＳ５で算出した係数｛ａ｝が制約条件をほぼ満たすことになるので、ステップＳ９においてその係数を所定の装置に出力した後、処理を終了する。
【０１８５】
一方、ステップＳ６において、絶対値ａｂｓ（｛ｂ｝t｛ａ｝−ｋ）が値ｌｉｍｉｔ以上である場合、ステップＳ７に進み、ＣＰＵ２０１は、カウンタｉの値を１だけインクリメントした後、ステップＳ８に進む。
【０１８６】
ステップＳ８において、ＣＰＵ２０１は、カウンタｉの値が上限値Ｎ以上であるか否かを判断し、カウンタｉの値が上限値Ｎ以下であると判断した場合、ステップＳ４に戻り、次のαを計算し、そのαに対する係数｛ａ｝を算出する。
【０１８７】
一方、ステップＳ８において、ＣＰＵ２０１は、カウンタｉの値が上限値Ｎより大きいと判断した場合、最後に計算した係数｛ａ｝をステップＳ９において所定の装置に出力した後、処理を終了する。
【０１８８】
以上のようにして、αを変化させていき、カウンタｉの値が上限値Ｎに達するか、または、制約条件を満たす係数｛ａ｝が得られるまで処理を継続する。
【０１８９】
なお、この係数｛ａ｝は、上述のクラス毎に算出され、各クラスに対応する係数として、Ｙ信号用フィルタ２１のメモリ６３−１乃至６３−ｎにそれぞれ記憶される。特定のクラスに対応する係数を計算する場合、そのクラスに属する画像（即ち、［Ｘ］、および、それに対応する｛ｙ0｝）を選択して入力することにより、そのクラスに対応する係数を算出することができる。
【０１９０】
以上のようにして、制約条件を設けて係数｛ａ｝を算出することにより、コンポーネントに含まれるサブキャリアに起因する不要な信号成分を抑制することができる。
【０１９１】
なお、上述のステップＳ２，Ｓ３においては、正方行列［Ｘ］t［Ｘ］の最大固有値と最小固有値を算出し、カウンタｉの初期値および上限値としているが、正方行列［Ｘ］t［Ｘ］を準正定値の行列であると仮定して、カウンタｉの初期値を０とし、正方行列［Ｘ］t［Ｘ］のすべての要素の絶対値の総和を上限値Ｎとしてもよい。この場合、正方行列［Ｘ］t［Ｘ］の固有値を算出する処理が不要となり、計算時間を短縮することができる。
【０１９２】
また、上述の処理において逆行列を算出する場合、ヤコビ法の他、ガウスの消去法、コレスキー法、ハウスホルダー法などを利用することもできる。
【０１９３】
【発明の効果】
以上のごとく、請求項１に記載の信号処理装置および請求項３に記載の信号処理方法、並びに請求項９の信号処理装置によれば、サブキャリアの影響を抑制して、コンポジット信号をコンポーネント信号に変換することができる。
【０１９４】
請求項４に記載の演算装置および請求項７に記載の演算方法によれば、コンポジット信号をコンポーネント信号に変換する装置の出力におけるサブキャリアの影響を抑制することができる。
【図面の簡単な説明】
【図１】本発明の信号処理装置を応用したＮＴＳＣデコーダの構成例を示すブロック図である。
【図２】図１のＹ／Ｃ分離回路１の一構成例を示すブロック図である。
【図３】図１の逆マトリクス演算回路２の一構成例を示すブロック図である。
【図４】図２のＹ信号用フィルタ２１の一構成例を示すブロック図である。
【図５】第１のクラス分類回路の一構成例を示すブロック図である。
【図６】第２のクラス分類回路の一構成例を示すブロック図である。
【図７】図６のＡＤＲＣ符号化回路１００の一構成例を示すブロック図である。
【図８】第３のクラス分類回路の一構成例を示すブロック図である。
【図９】インデックスの縮退に利用される縮退ＲＯＭ１８１の一例を示すブロック図である。
【図１０】本発明の演算装置の一実施の形態の構成を示すブロック図である。
【図１１】図１０の演算装置の動作を説明するフローチャートである。
【図１２】ＮＴＳＣエンコーダの一構成例を示すブロック図である。
【図１３】図１２のマトリクス演算回路２２３の一構成例を示すブロック図である。
【図１４】図１２の多重回路２２６の一構成例を示すブロック図である。
【図１５】ＮＴＳＣ信号のコンポジット信号に対応する画素の配列の一例を示す図である。
【符号の説明】
１  Ｙ／Ｃ分離回路，  ２  逆マトリクス演算回路，  ３  受像管，  ２１  Ｙ信号用フィルタ，  ２５  Ｃ信号用フィルタ，  ２６  Ｉ同期検波器，  ２７Ｑ同期検波器，  ６１  クラス分類回路，  ６２  ブロック化回路，  ６３−１乃至６３−ｎ  メモリ，  ６４−１乃至６４−ｎ  乗算器，  ６５  加算器，２０１  ＣＰＵ，  ２０２  ＲＯＭ，  ２０３  ＲＡＭ
【図１】
0004030141.tif 000005
【図２】
0004030141.tif 000006
【図３】
0004030141.tif 000007
【図４】
0004030141.tif 000008
【図５】
0004030141.tif 000009
【図６】
0004030141.tif 000010
【図７】
0004030141.tif 000011
【図８】
0004030141.tif 000012
【図９】
0004030141.tif 000013
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
0004030141.tif 000018
【図１５】
0004030141.tif 000019