(57)【特許請求の範囲】
【請求項１】
（ａ）メモリセルの選択ＭＩＳＦＥＴが形成される第１領域、周辺回路または論理回路の第１チャネル型の第１ＭＩＳＦＥＴが形成される第２領域および前記周辺回路または論理回路の第２チャネル型の第２ＭＩＳＦＥＴが形成される第３領域を有する半導体基板の主面上に分離領域を形成する工程、
（ｂ）前記分離領域で囲まれた半導体基板主面の活性領域にゲート絶縁膜を形成し、前記半導体基板の全面にシリコン膜を形成する工程、
（ｃ）少なくとも前記第１領域の前記シリコン膜に第１導電型の不純物をイオン注入する工程、
（ｄ）前記（ｃ）工程の後、前記シリコン膜上に第１絶縁膜を形成する工程、
（ｅ）ゲート電極パターンにパターニングされた第１フォトレジスト膜を前記第１絶縁膜上に形成する工程、
（ｆ）前記第１フォトレジスト膜の存在下で前記第１絶縁膜およびシリコン膜をエッチングし、キャップ絶縁膜およびゲート電極を形成し、前記キャップ絶縁膜およびゲート電極をマスクとして、前記第１領域と前記第２領域にｎ型の導電型を示す不純物をイオン注入して、低濃度のｎ型半導体領域を形成し、また、前記第３領域にｐ型の導電型を示す不純物をイオン注入して、低濃度のｐ型半導体領域を形成する工程、
（ｇ）前記ゲート電極およびキャップ絶縁膜を覆い、前記第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を堆積し、異方性エッチングにより前記第２絶縁膜をエッチングして前記ゲート電極およびキャップ絶縁膜の側壁にサイドウォールを形成する工程、
（ｈ）前記キャップ絶縁膜およびサイドウォールの存在下で前記半導体基板を熱処理し、前記活性領域の表面に前記第１絶縁膜に対してエッチング選択比を有する第３絶縁膜を形成する工程、
（ｉ）前記第３絶縁膜およびサイドウォールの存在下で前記キャップ絶縁膜を選択的に除去する工程、
（ｊ）前記第１領域を覆う第２フォトレジスト膜を形成し、前記第２フォトレジスト膜の存在下でエッチング処理を施し、前記第２および第３領域の前記第３絶縁膜を除去する工程、
（ｋ）前記（ｊ）工程の後、前記半導体基板の全面に金属膜を堆積する工程、
（ｌ）前記半導体基板を熱処理し、前記第１、第２および第３領域の前記ゲート電極の表面ならびに前記第２および第３領域の前記活性領域の表面に前記金属膜を構成する金属のシリサイド膜を形成する工程、
（ｍ）未反応の前記金属膜を除去する工程、
を含み、
前記（ｇ）工程と（ｈ）工程の間に、前記キャップ絶縁膜およびサイドウォールの存在下で、前記第２領域にｎ型の導電型を示す不純物を高濃度にイオン注入して、高濃度のｎ型半導体領域を形成し、また、前記第３領域にｐ型の導電型を示す不純物を高濃度にイオン注入して、高濃度のｐ型半導体領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）メモリセルの選択ＭＩＳＦＥＴが形成される第１領域、周辺回路または論理回路の第１チャネル型の第１ＭＩＳＦＥＴが形成される第２領域および前記周辺回路または論理回路の第２チャネル型の第２ＭＩＳＦＥＴが形成される第３領域を有する半導体基板の主面上に分離領域を形成する工程、
（ｂ）前記分離領域で囲まれた半導体基板主面の活性領域にゲート絶縁膜を形成し、前記半導体基板の全面にシリコン膜を形成する工程、
（ｃ）少なくとも前記第１領域の前記シリコン膜に第１導電型の不純物をイオン注入する工程、
（ｄ）前記（ｃ）工程の後、前記シリコン膜上に第１絶縁膜を形成する工程、
（ｅ）ゲート電極パターンにパターニングされた第１フォトレジスト膜を前記第１絶縁膜上に形成する工程、
（ｆ）前記第１フォトレジスト膜の存在下で前記第１絶縁膜およびシリコン膜をエッチングし、キャップ絶縁膜およびゲート電極を形成し、前記キャップ絶縁膜およびゲート電極をマスクとして、前記第１領域と前記第２領域にｎ型の導電型を示す不純物をイオン注入して、低濃度のｎ型半導体領域を形成し、また、前記第３領域にｐ型の導電型を示す不純物をイオン注入して、低濃度のｐ型半導体領域を形成する工程、
（ｇ）前記ゲート電極およびキャップ絶縁膜を覆い、前記第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を堆積し、異方性エッチングにより前記第２絶縁膜をエッチングして前記ゲート電極およびキャップ絶縁膜の側壁にサイドウォールを形成する工程、
（ｈ）前記キャップ絶縁膜およびサイドウォールの存在下で前記半導体基板を熱処理し、前記活性領域の表面に前記第１絶縁膜に対してエッチング選択比を有する第３絶縁膜を形成する工程、
（ｉ）前記第３絶縁膜およびサイドウォールの存在下で前記キャップ絶縁膜を選択的に除去する工程、
（ｊ）前記第１領域を覆う第２フォトレジスト膜を形成し、前記第２フォトレジスト膜の存在下でエッチング処理を施し、前記第２および第３領域の前記第３絶縁膜を除去する工程、
（ｋ）前記（ｊ）工程の後、前記半導体基板の全面に金属膜を堆積する工程、
（ｌ）前記半導体基板を熱処理し、前記第１、第２および第３領域の前記ゲート電極の表面ならびに前記第２および第３領域の前記活性領域の表面に前記金属膜を構成する金属のシリサイド膜を形成する工程、
（ｍ）未反応の前記金属膜を除去する工程、
を含み、
前記（ｈ）工程と（ｊ）工程の間に、前記キャップ絶縁膜およびサイドウォールの存在下で、前記第２領域にｎ型の導電型を示す不純物を高濃度にイオン注入して、高濃度のｎ型半導体領域を形成し、また、前記第３領域にｐ型の導電型を示す不純物を高濃度にイオン注入して、高濃度のｐ型半導体領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）第３ＭＩＳＦＥＴが形成される第１領域、論理回路の第１チャネル型の第１ＭＩＳＦＥＴが形成される第２領域および前記論理回路の第２チャネル型の第２ＭＩＳＦＥＴが形成される第３領域を有する半導体基板の主面上に分離領域を形成する工程、
（ｂ）前記分離領域で囲まれた半導体基板主面の活性領域にゲート絶縁膜を形成し、前記半導体基板の全面にシリコン膜を形成する工程、
（ｃ）少なくとも前記第１領域の前記シリコン膜に第１導電型の不純物をイオン注入する工程、
（ｄ）前記（ｃ）工程の後、前記シリコン膜上に第１絶縁膜を形成する工程、
（ｅ）ゲート電極パターンにパターニングされた第１フォトレジスト膜を前記第１絶縁膜上に形成する工程、
（ｆ）前記第１フォトレジスト膜の存在下で前記第１絶縁膜およびシリコン膜をエッチングし、キャップ絶縁膜およびゲート電極を形成し、前記キャップ絶縁膜およびゲート電極をマスクとして、前記第１領域と前記第２領域にｎ型の導電型を示す不純物をイオン注入して、低濃度のｎ型半導体領域を形成し、また、前記第３領域にｐ型の導電型を示す不純物をイオン注入して、低濃度のｐ型半導体領域を形成する工程、
（ｇ）前記ゲート電極およびキャップ絶縁膜を覆い、前記第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を堆積し、異方性エッチングにより前記第２絶縁膜をエッチングして前記ゲート電極およびキャップ絶縁膜の側壁にサイドウォールを形成する工程、
（ｈ）前記（ｇ）工程の後、前記キャップ絶縁膜およびサイドウォールの存在下で、前記第２領域にｎ型の導電型を示す不純物を高濃度にイオン注入して、高濃度のｎ型半導体領域を形成し、また、前記第３領域にｐ型の導電型を示す不純物を高濃度にイオン注入して、高濃度のｐ型半導体領域を形成する工程、
（ｉ）前記（ｈ）工程の後、前記キャップ絶縁膜およびサイドウォールの存在下で前記半導体基板を熱処理し、前記活性領域の表面に前記第１絶縁膜に対してエッチング選択比を有する第３絶縁膜を形成する工程、
（ｊ）前記第３絶縁膜およびサイドウォールの存在下で前記キャップ絶縁膜を選択的に除去する工程、
（ｋ）前記第１領域を覆う第２フォトレジスト膜を形成し、前記第２フォトレジスト膜の存在下でエッチング処理を施し、前記第２および第３領域の前記第３絶縁膜を除去する工程、
（ｌ）前記（ｋ）工程の後、半導体基板の全面に金属膜を堆積する工程、
（ｍ）前記半導体基板を熱処理し、前記第１、第２および第３領域の前記ゲート電極の表面ならびに前記第２および第３領域の前記活性領域の表面に前記金属膜を構成する金属のシリサイド膜を形成する工程、
（ｎ）未反応の前記金属膜を除去する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３の何れか一項に記載の半導体装置の製造方法であって、
前記（ｂ）工程におけるシリコン膜はアモルファスシリコン膜であり、前記アモルファスシリコン膜への前記不純物の導入後に熱処理を施し、前記シリコン膜を結晶化することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）メモリセルの選択ＭＩＳＦＥＴが形成される第１領域、周辺回路または論理回路の第１チャネル型の第１ＭＩＳＦＥＴが形成される第２領域および前記周辺回路または論理回路の第２チャネル型の第２ＭＩＳＦＥＴが形成される第３領域を有する半導体基板の主面上に分離領域を形成する工程、
（ｂ）前記分離領域で囲まれた半導体基板主面の活性領域にゲート絶縁膜を形成し、前記半導体基板の全面に第１シリコン膜を堆積する工程、
（ｃ）前記第１および第２領域の前記第１シリコン膜に第１導電型の不純物をイオン注入し、前記第３領域の前記第１シリコン膜に第２導電型の不純物をイオン注入する工程、
（ｄ）前記（ｃ）工程の後、前記第１シリコン膜上に、第１導電型の不純物を含む第２シリコン膜を形成する工程、
（ｅ）前記第２シリコン膜上に第１絶縁膜を堆積する工程、
（ｆ）ゲート電極のパターンにパターニングされた第１フォトレジスト膜を前記第１絶縁膜上に形成する工程、
（ｇ）前記第１フォトレジスト膜の存在下で前記第１絶縁膜、第１および第２シリコン膜をエッチングし、前記第１絶縁膜からなるキャップ絶縁膜および前記第１および第２シリコン膜からなるゲート電極を形成し、前記キャップ絶縁膜およびゲート電極をマスクとして、前記第１領域と前記第２領域に第１導電型の不純物をイオン注入して、低濃度の第１導電型半導体領域を形成し、また、前記第３領域に第２導電型の不純物をイオン注入して、低濃度の第２導電型半導体領域を形成する工程、
（ｈ）前記ゲート電極およびキャップ絶縁膜を覆い、前記第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を堆積し、異方性エッチングにより前記第２絶縁膜をエッチングして前記ゲート電極およびキャップ絶縁膜の側壁にサイドウォールを形成する工程、
（ｉ）前記キャップ絶縁膜およびサイドウォールの存在下で前記半導体基板を熱処理し、前記分離領域に囲まれた活性領域の表面に前記第１絶縁膜に対してエッチング選択比を有する第３絶縁膜を形成する工程、
（ｊ）前記第３絶縁膜およびサイドウォールの存在下で前記キャップ絶縁膜を選択的に除去する工程、
（ｋ）前記ゲート電極、サイドウォールおよび第３絶縁膜の存在下で、前記第２領域に第１導電型の不純物を高濃度にイオン注入して、高濃度の第１導電型半導体領域を形成し、また、前記第３領域に第２導電型の不純物を高濃度にイオン注入して、高濃度の第２導電型半導体領域を形成する工程、
（ｌ）前記第１領域を覆う第２フォトレジスト膜を形成し、前記第２フォトレジスト膜の存在下でエッチング処理を施し、前記第２および第３領域の前記第３絶縁膜を除去する工程、
（ｍ）前記（ｌ）工程の後、前記半導体基板の全面に金属膜を堆積する工程、
（ｎ）前記半導体基板を熱処理し、前記第１、第２および第３領域の前記ゲート電極の表面ならびに前記第２および第３領域の前記活性領域の表面に前記金属膜を構成する金属のシリサイド膜を形成する工程、
（ｏ）未反応の前記金属膜を選択的に除去する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
前記（ｂ）工程における第１シリコン膜はアモルファスシリコン膜であり、前記アモルファスシリコン膜への前記不純物の導入後であって前記第２シリコン膜の形成前に熱処理を施し、前記第１シリコン膜を結晶化することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜３、５の何れか一項に記載の半導体装置の製造方法であって、
前記第１絶縁膜はシリコン窒化膜であり、前記第２および第３絶縁膜はシリコン酸化膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、汎用の大容量ＤＲＡＭ（Dynamic Random Access Memory）あるいはＤＲＡＭと高性能なロジック回路とをワンチップに混載した半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
高性能なロジック回路を実現するためには、それを構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）の高性能化、高速化が必要である。また、微細化されたＭＩＳＦＥＴにおいてはサブスレッショルドリークを低減する必要もある。このため、微細化されたロジック回路用のＭＩＳＦＥＴでは、いわゆるデュアルゲート構造およびサリサイド技術が採用されている。
【０００３】
デュアルゲート構造は、たとえば、平成１０年８月２０日、株式会社プレスジャーナル発行、「月刊 Semiconductor World」、１９９８年９月号、ｐ７６〜ｐ８１に記載されているように、ｐチャネル型ＭＩＳＦＥＴ（ＰＭＩＳ）のゲート電極としてｐ+ ポリシリコンを用い、ｎチャネル型ＭＩＳＦＥＴ（ＮＭＩＳ）のゲート電極としてｎ+ ポリシリコンを用いる構造である。このような構造とすることにより、微細化に有利な表面チャネル型のＭＩＳＦＥＴでＣＭＩＳ構造を構成でき、サブスレッショルドリークを低減できる。なお、ゲート電極材料とチャネル不純物のプロファイルとの関係については、たとえば、昭和６１年２月１０日、株式会社培風館発行、「超高速ＭＯＳデバイス」、ｐ２６〜ｐ２８に詳しく記載されている。
【０００４】
また、サリサイド技術は、前記「超高速ＭＯＳデバイス」、ｐ１５４〜ｐ１５７に記載されているように、ゲート電極であるポリシリコンの表面とソース・ドレイン領域（不純物半導体領域あるいは不純物拡散層）の表面を同時にシリサイド化する技術であり、ゲート電極とソース・ドレイン領域の低抵抗化を図って、ＭＩＳＦＥＴの応答性能を向上できる。
【０００５】
一方、ＤＲＡＭのメモリセルは、たとえば特開平７−７０８４号公報に記載されているように、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個のメモリセル選択用のＭＩＳＦＥＴ（以下選択ＭＩＳＦＥＴという）とこれに直列に接続された１個の情報蓄積用のキャパシタとで構成されている。選択ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成されており、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成されている。ビット線は、選択ＭＩＳＦＥＴの上部に配置され、その延在方向に隣接する２個の選択ＭＩＳＦＥＴによって共有されるソース、ドレインの一方と電気的に接続されている。キャパシタは、同じく選択ＭＩＳＦＥＴの上部に配置され、また、ビット線上部に配置されるいわゆるキャパシタ・オーバー・ビットライン（Capacitor Over Bitline）構造で構成される。キャパシタは上記ソース、ドレインの他方と電気的に接続されている。
【０００６】
一般にＤＲＡＭメモリセルの選択ＭＩＳＦＥＴでは、リフレッシュ特性向上の観点からリーク電流の低減が重視される。このため、リーク電流増加の要因となるソース・ドレイン領域表面のシリサイド化は行われない。一方、メモリセルの大容量化に伴うワード線長さの増加、微細化・薄膜化に伴なうゲート電極（ワード線）断面積の低減から、所定の応答性能を確保するためにはゲート電極の抵抗率の低減は不可欠である。このため、一般のＤＲＡＭでは、ワード線（ゲート電極）材料としてチタン、タングステン等のシリサイド膜と多結晶シリコン膜との積層膜、あるいは、タングステン等の金属膜、ブロッキング膜および多結晶シリコン膜の積層膜が採用される。これらシリサイド膜あるいはメタル膜により抵抗率の低減を図っている。
【０００７】
【発明が解決しようとする課題】
ところが、ロジック回路とＤＲＡＭを１チップに混載するようないわゆるシステムＬＳＩに従来技術を適用すれば、以下のような問題が生じる。
【０００８】
すなわち、ＤＲＡＭのメモリセル形成領域に、ロジック回路用のＭＩＳＦＥＴ形成プロセスで採用されているサリサイドプロセスを適用すると、メモリセルの選択ＭＩＳＦＥＴのソース・ドレイン領域の表面をもシリサイド化してしまい、選択ＭＩＳＦＥＴのリーク電流を増加する要因となる。これはＤＲＡＭのリフレッシュ特性を低下させる恐れがあり好ましくない。逆にサリサイドプロセスを適用せずＤＲＡＭのリフレッシュ特性を優先すると、ＭＩＳＦＥＴのゲート電極の抵抗が大きくなり半導体装置の性能を阻害する。
【０００９】
一方、ロジック回路領域に形成されるＭＩＳＦＥＴに、ＤＲＡＭで採用されているゲート電極構造つまりシリサイド膜あるいはメタル膜と多結晶シリコン膜との積層構造を採用すると、ゲート電極の抵抗値の問題は回避でき、また、選択ＭＩＳＦＥＴの耐リーク電流は維持されるが、構造上ゲート電極上にシリコン窒化膜等のキャップ絶縁膜を備える必要がある。このような場合、ロジック回路領域での配線形成プロセスにおいてゲート電極と上層配線とを接続する接続孔の開口プロセスがキャップ絶縁膜の存在により変更せざるを得ず、レイアウトルールの変更、設計変更等の必要を生じて好ましくない。
【００１０】
勿論、ロジック回路とＤＲＡＭを１チップに混載するような場合でも、各々に最適なＭＩＳＦＥＴ形成プロセスを領域を分けて適用する選択はある。しかし、このような場合には製造工程が増加し、コスト上昇の観点から採用することは難しい。
【００１１】
また、ロジック回路とＤＲＡＭとを１チップに混載する場合のその他の問題点が存在する。すなわち、ゲート電極表面にシリサイド膜が形成され、そのシリサイド膜形成後に高い温度の熱工程が介在する場合には、シリサイド膜内の金属原子がゲート絶縁膜に拡散し、ゲート絶縁膜の耐圧を低下させるという問題が存在する。従来のロジック回路プロセスにおいては、ＭＩＳＦＥＴの形成後、層間絶縁膜および配線形成等の工程が存在したが、これらの工程では特に高い温度の加熱プロセスは存在していなかった。このため、シリサイド膜内の金属原子のゲート絶縁膜への拡散という問題は生じなかった。ところが、ロジック回路とＤＲＡＭとを混載するプロセスでは、ＭＩＳＦＥＴの形成後にメモリセルのキャパシタ形成工程が存在し、このキャパシタ形成工程におけるキャパシタ絶縁膜の形成工程では高い温度の熱処理を必要とする。特に酸化タンタル膜等高誘電率の金属酸化膜を適用する場合には高い温度の結晶化工程が介在する。このような熱処理により前記のような金属原子の拡散が生じる可能性があり、ＭＩＳＦＥＴのゲート絶縁膜の耐圧低下の要因となる可能性がある。
【００１２】
本発明の目的は、ロジック回路あるいはＤＲＡＭの周辺回路のＭＩＳＦＥＴの高い性能を維持しつつ、ＤＲＡＭメモリセルのＭＩＳＦＥＴのリーク電流を低減し、良好なＤＲＡＭのリフレッシュ特性を実現できる技術を提供することにある。
【００１３】
また、本発明の目的は、ロジック回路あるいはＤＲＡＭの周辺回路のＭＩＳＦＥＴとメモリセルの選択ＭＩＳＦＥＴとに要求される相反する要求を低コストで実現できる技術を提供することにある。
【００１４】
また、本発明の目的は、ロジック回路あるいはＤＲＡＭの周辺回路のＭＩＳＦＥＴとメモリセルの選択ＭＩＳＦＥＴが１チップに混載されている場合にも良好な信頼性を実現できる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
（１）本発明の半導体装置の製造方法は、（ａ）メモリセルの選択ＭＩＳＦＥＴが形成される第１領域、周辺回路または論理回路の第１チャネル型の第１ＭＩＳＦＥＴが形成される第２領域および周辺回路または論理回路の第２チャネル型の第２ＭＩＳＦＥＴが形成される第３領域を有する半導体基板の主面上に分離領域を形成する工程、（ｂ）分離領域で囲まれた半導体基板主面の活性領域にゲート絶縁膜を形成し、半導体基板の全面にシリコン膜を形成する工程、（ｃ）少なくとも第１領域のシリコン膜に第１導電型の不純物をイオン注入する工程、（ｄ）シリコン膜上に第１絶縁膜を形成する工程、（ｅ）ゲート電極パターンにパターニングされた第１フォトレジスト膜を第１絶縁膜上に形成する工程、（ｆ）第１フォトレジスト膜の存在下で第１絶縁膜およびシリコン膜をエッチングし、キャップ絶縁膜およびゲート電極を形成する工程、（ｇ）ゲート電極およびキャップ絶縁膜を覆い、第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を堆積し、異方性エッチングにより第２絶縁膜をエッチングしてゲート電極およびキャップ絶縁膜の側壁にサイドウォールを形成する工程、（ｈ）キャップ絶縁膜およびサイドウォールの存在下で半導体基板を熱処理し、活性領域の表面に第１絶縁膜に対してエッチング選択比を有する第３絶縁膜を形成する工程、（ｉ）第３絶縁膜およびサイドウォールの存在下でキャップ絶縁膜を選択的に除去する工程、（ｊ）第１領域を覆う第２フォトレジスト膜を形成し、第２フォトレジスト膜の存在下でエッチング処理を施し、第２および第３領域の第３絶縁膜を除去する工程、（ｋ）半導体基板の全面に金属膜を堆積する工程、（ｌ）半導体基板を熱処理し、第１、第２および第３領域のゲート電極の表面ならびに第２および第３領域の活性領域の表面に金属膜を構成する金属のシリサイド膜を形成する工程、（ｍ）未反応の金属膜を除去する工程、を含むものである。
【００１８】
（２）本発明の半導体装置の製造方法は、前記項（１）記載の半導体装置の製造方法であって、（ｇ）工程と（ｈ）工程の間に、キャップ絶縁膜およびサイドウォールの存在下で、第２領域にｎ型の導電型を示す不純物を高濃度にイオン注入し、また、第３領域にｐ型の導電型を示す不純物を高濃度にイオン注入する工程を有するものである。
【００１９】
（３）本発明の半導体装置の製造方法は、前記項（１）記載の半導体装置の製造方法であって、（ｈ）工程と（ｊ）工程の間に、キャップ絶縁膜またはゲート電極、サイドウォールおよび第３絶縁膜の存在下で、第２領域にｎ型の導電型を示す不純物を高濃度にイオン注入し、また、第３領域にｐ型の導電型を示す不純物を高濃度にイオン注入する工程を有するものである。
【００２０】
（４）本発明の半導体装置の製造方法は、前記項（１）〜（３）記載の半導体装置の製造方法であって、（ｃ）工程において、同時に第２領域のシリコン膜にｎ型の導電型を示す不純物をイオン注入し、（ｃ）工程に前後して、第３領域のシリコン膜にｐ型の導電型を示す不純物をイオン注入する工程を有するものである。
【００２１】
（５）本発明の半導体装置の製造方法は、前記項（３）記載の半導体装置の製造方法であって、イオン注入により、第２領域のゲート電極にｎ型の導電型を示す不純物を導入し、または、第３領域のゲート電極にｐ型の導電型を示す不純物を導入するものである。
【００２２】
（６）本発明の半導体装置の製造方法は、前記項（１）〜（５）の何れか一項に記載の半導体装置の製造方法であって、（ｂ）工程におけるシリコン膜はアモルファスシリコン膜であり、アモルファスシリコン膜への不純物の導入後に熱処理を施し、シリコン膜を結晶化するものである。
【００２３】
（７）本発明の半導体装置の製造方法は、（ａ）メモリセルの選択ＭＩＳＦＥＴが形成される第１領域、周辺回路または論理回路の第１チャネル型の第１ＭＩＳＦＥＴが形成される第２領域および周辺回路または論理回路の第２チャネル型の第２ＭＩＳＦＥＴが形成される第３領域を有する半導体基板の主面上に分離領域を形成する工程、（ｂ）分離領域で囲まれた半導体基板主面の活性領域にゲート絶縁膜を形成し、半導体基板の全面に第１シリコン膜を堆積する工程、（ｃ）第１および第２領域の第１シリコン膜に第１導電型の不純物をイオン注入し、第３領域の第１シリコン膜に第２導電型の不純物をイオン注入する工程、（ｄ）第１シリコン膜上に、第１導電型の不純物を含む第２シリコン膜を形成する工程、（ｅ）第２シリコン膜上に第１絶縁膜を堆積する工程、（ｆ）ゲート電極のパターンにパターニングされた第１フォトレジスト膜を第１絶縁膜上に形成する工程、（ｇ）第１フォトレジスト膜の存在下で第１絶縁膜、第１および第２シリコン膜をエッチングし、第１絶縁膜からなるキャップ絶縁膜および第１および第２シリコン膜からなるゲート電極を形成する工程、（ｈ）ゲート電極およびキャップ絶縁膜を覆い、第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を堆積し、異方性エッチングにより第２絶縁膜をエッチングしてゲート電極およびキャップ絶縁膜の側壁にサイドウォールを形成する工程、（ｉ）キャップ絶縁膜およびサイドウォールの存在下で半導体基板を熱処理し、分離領域に囲まれた活性領域の表面に第１絶縁膜に対してエッチング選択比を有する第３絶縁膜を形成する工程、（ｊ）第３絶縁膜およびサイドウォールの存在下でキャップ絶縁膜を選択的に除去する工程、（ｋ）ゲート電極、サイドウォールおよび第３絶縁膜の存在下で、第２領域に第１導電型の不純物を高濃度にイオン注入し、また、第３領域に第２導電型の不純物を高濃度にイオン注入する工程、（ｌ）第１領域を覆う第２フォトレジスト膜を形成し、第２フォトレジスト膜の存在下でエッチング処理を施し、第２および第３領域の第３絶縁膜を除去する工程、（ｍ）半導体基板の全面に金属膜を堆積する工程、（ｎ）半導体基板を熱処理し、第１、第２および第３領域のゲート電極の表面ならびに第２および第３領域の活性領域の表面に金属膜を構成する金属のシリサイド膜を形成する工程、（ｏ）未反応の金属膜を選択的に除去する工程、を含むものである。
【００２４】
（８）本発明の半導体装置の製造方法は、前記項（７）記載の半導体装置の製造方法であって、（ｂ）工程における第１シリコン膜はアモルファスシリコン膜であり、アモルファスシリコン膜への不純物の導入後であって第２シリコン膜の形成前に熱処理を施し、第１シリコン膜を結晶化するものである。
【００２５】
（９）本発明の半導体装置の製造方法は、前記項（７）または（８）記載の半導体装置の製造方法であって、第１シリコン膜の形成後に、第１シリコン膜の表面に自然酸化膜を形成するものである。
【００２６】
（１０）本発明の半導体装置の製造方法は、（ａ）半導体基板の主面上にゲート絶縁膜および多結晶または非晶質のシリコン膜を順次形成する工程、（ｂ）シリコン膜上に第１絶縁膜を堆積する工程、（ｃ）第１絶縁膜上にゲート電極パターンにパターニングされたフォトレジスト膜を形成し、フォトレジスト膜の存在下で第１絶縁膜およびシリコン膜をエッチングし、ゲート電極およびゲート電極上のキャップ絶縁膜を形成する工程、（ｄ）半導体基板の全面に第１絶縁膜に対してエッチング選択比を有する第２絶縁膜を堆積し、第２絶縁膜を異方性エッチングすることによりキャップ絶縁膜およびゲート電極の側壁にサイドウォールを形成する工程、（ｅ）キャップ絶縁膜およびサイドウォールの存在下で半導体基板に熱処理を施し、分離領域に囲まれた活性領域の表面に第１絶縁膜に対してエッチング選択比を有する第３絶縁膜を形成する工程、（ｆ）第３絶縁膜およびサイドウォールの存在下でキャップ絶縁膜を選択的に除去する工程、（ｇ）半導体基板の全面に金属膜を堆積する工程、（ｈ）半導体基板を熱処理し、ゲート電極の表面に金属膜を構成する金属のシリサイド膜を形成する工程、（ｉ）未反応の金属膜を除去する工程、を含むものである。
【００２７】
（１１）本発明の半導体装置の製造方法は、前記項（１）〜（１０）の何れか一項に記載の半導体装置の製造方法であって、第１絶縁膜はシリコン窒化膜であり、第２および第３絶縁膜はシリコン酸化膜であるものである。
【００２８】
（１２）本発明の半導体装置の製造方法は、（ａ）半導体基板の主面上にゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板の主面に不純物半導体領域を形成する工程、（ｂ）ゲート電極および不純物半導体領域を覆う絶縁膜を堆積する工程、または、ゲート電極および不純物半導体領域の表面上に選択的に絶縁膜を形成する工程、（ｃ）少なくともゲート電極の一部の領域上に開口を有するフォトレジスト膜を形成し、フォトレジスト膜の存在下でゲート電極上の絶縁膜の全部または一部をエッチングする工程、（ｄ）フォトレジスト膜を除去し、半導体基板の全面に金属膜を堆積する工程、（ｅ）半導体基板を熱処理し、ゲート電極の表面の全部または一部に金属膜を構成する金属のシリサイド膜を形成する工程、（ｆ）未反応の金属膜を選択的に除去する工程、を含むものである。
【００２９】
（１３）本発明の半導体装置の製造方法は、前記項（１）〜（１２）の何れか一項に記載の半導体装置の製造方法であって、金属膜がコバルト膜である。
【００３０】
（１４）本発明の半導体装置の製造方法は、前記項（１）〜（９）の何れか一項に記載の半導体装置の製造方法であって、さらに、（ａ）選択ＭＩＳＦＥＴならびに第１および第２ＭＩＳＦＥＴを覆う第１層間絶縁膜を形成し、選択ＭＩＳＦＥＴの一方のソース・ドレイン領域に接続する第１プラグを第１層間絶縁膜に形成する工程、（ｂ）第１層間絶縁膜上に、第１プラグに接続するビット線を形成する工程、（ｃ）ビット線を覆う第２層間絶縁膜を形成し、選択ＭＩＳＦＥＴの他方のソース・ドレイン領域に接続する第２プラグを第１および第２層間絶縁膜に形成する工程、（ｄ）第２層間絶縁膜上に、第２プラグに接続するメモリセルのキャパシタ下部電極を形成する工程、を有するものである。
【００３１】
（１５）本発明の半導体装置の製造方法は、前記項（１４）記載の半導体装置の製造方法であって、（ａ）工程の第１プラグの形成に前後して、第１および第２ＭＩＳＦＥＴのソース・ドレイン領域に接続する第３プラグを第１層間絶縁膜に形成する工程を有し、第１層間絶縁膜の表面と第１および第３プラグの表面とは、ほぼ同一平面内に形成されるものである。
【００３２】
（１６）本発明の半導体装置の製造方法は、前記項（１５）記載の半導体装置の製造方法であって、第３プラグに接続される配線がビット線と同時に形成され、配線およびビット線は、他の絶縁膜を介することなく第１層間絶縁膜上に形成されるものである。
【００３３】
（１７）本発明の半導体装置の製造方法は、前記項（１）〜（９）の何れか一項に記載の半導体装置の製造方法であって、さらに、（ａ）多結晶シリコン膜からなるキャパシタ下部電極を形成する工程、（ｂ）キャパシタ下部電極上にシリコン窒化膜からなるキャパシタ絶縁膜を形成する工程、を有するものである。
【００３４】
（１８）本発明の半導体装置の製造方法は、前記項（１７）記載の半導体装置の製造方法であって、さらに、キャパシタ絶縁膜上に窒化チタン膜からなるプレート電極を形成する工程を有するものである。
【００３５】
（１９）本発明の半導体装置は、シリコン酸化膜からなる分離領域をその主面に有する半導体基板と、分離領域で囲まれた活性領域上にゲート絶縁膜を介して形成されたゲート電極、ゲート電極両側の活性領域に形成された一対の半導体領域を有する第１ＭＩＳＦＥＴを含む半導体装置であって、第１ＭＩＳＦＥＴのゲート電極の上部にはシリサイド膜が形成され、半導体領域の表面にはシリコン酸化膜が形成されているものである。
【００３６】
（２０）本発明の半導体装置は、前記項（１９）記載の半導体装置であって、第１ＭＩＳＦＥＴのシリコン酸化膜は、活性領域上にのみ選択的に形成されているものである。
【００３７】
（２１）本発明の半導体装置は、前記項（１９）または（２０）記載の半導体装置であって、シリサイド膜はコバルトシリサイド膜である。
【００３８】
（２２）本発明の半導体装置は、前記項（１９）〜（２１）の何れか一項に記載の半導体装置であって、ゲート電極は２層以上の多結晶シリコン膜で構成されるものである。
【００３９】
（２３）本発明の半導体装置は、前記項（２２）記載の半導体装置であって、積層された多結晶シリコン膜間には自然酸化膜が形成されているものである。
【００４０】
（２４）本発明の半導体装置は、前記項（１９）〜（２３）の何れか一項に記載の半導体装置であって、第１ＭＩＳＦＥＴの他に第２ＭＩＳＦＥＴを同一半導体基板内に有し、第２ＭＩＳＦＥＴのゲート電極の上部および半導体領域の表面にはシリサイド膜が形成されているものである。
【００４１】
（２５）本発明の半導体装置は、前記項（２４）記載の半導体装置であって、第２ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴで構成される相補型ＭＩＳＦＥＴ回路を構成し、ｎチャネルＭＩＳＦＥＴのゲート電極はｎ型にドープされ、ｐチャネルＭＩＳＦＥＴのゲート電極はｐ型にドープされているものである。
【００４２】
（２６）本発明の半導体装置は、前記項（２５）記載の半導体装置であって、第１ＭＩＳＦＥＴはＤＲＡＭのメモリセルを構成する選択ＭＩＳＦＥＴであり、第２ＭＩＳＦＥＴはＤＲＡＭの周辺回路または論理回路を構成するＭＩＳＦＥＴであるものである。
【００４３】
（２７）本発明の半導体装置は、前記項（２６）記載の半導体装置であって、第１ＭＩＳＦＥＴの一方の半導体領域とメモリセルのビット線とを接続する第１プラグが第１層間絶縁膜に形成され、第１層間絶縁膜の表面に接してビット線が形成されているものである。
【００４４】
（２８）本発明の半導体装置は、前記項（２７）記載の半導体装置であって、ビット線上に第２層間絶縁膜が形成され、第１および第２層間絶縁膜に、第１ＭＩＳＦＥＴの他方の半導体装置とメモリセルのキャパシタ株電極とを接続する第２プラグが形成されているものである。
【００４５】
（２９）本発明の半導体装置は、前記項（２６）記載の半導体装置であって、メモリセルのキャパシタ絶縁膜がシリコン窒化膜からなるものである。
【００４６】
（３０）本発明の半導体装置は、前記項（２９）記載の半導体装置であって、メモリセルのプレート電極が窒化チタン膜からなるものである。
【００４７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００４８】
（実施の形態１）
図１は、実施の形態１の半導体装置のチップ全体を示した平面図である。本実施の形態の半導体装置は、ＤＲＡＭとＣＰＵ等に代表されるロジック回路とを１チップに混載したいわゆるシステムＬＳＩである。
【００４９】
半導体基板１の主面上には、たとえばメモリ素子であるＤＲＡＭ、演算装置であるＣＰＵ、ＣＰＵの制御回路ＣＮＴＬ、インターフェース回路ＩＦ、電源回路ＰＷ等が形成されている。ＤＲＡＭが形成されるＤＲＡＭ領域１ａには、メモリセルがアレイ状に配置されたメモリアレイＭＡＲＹ、センスアンプＳＡ、ワード線ドライバＷＤ、ＤＲＡＭの制御回路、入出力回路等が含まれる。センスアンプＳＡ、ワード線ドライバＷＤ等は、直接周辺回路としてメモリアレイＭＡＲＹの周辺に形成され、ＤＲＡＭの制御回路、入出力回路等は間接周辺回路領域１ｂに形成される。ＣＰＵ、制御回路ＣＮＴＬ、インターフェース回路ＩＦ、電源回路ＰＷ等は、ロジック回路の例示である。なお、本実施の形態では、ロジック回路の一例としてＣＰＵ等を例示しているが、その他の機能を有する論理回路が形成されていてもよい。また、ここに例示したロジック回路が半導体装置の機能上必要でない場合にこれを含まなくてもよいことはいうまでもない。
【００５０】
なお、本明細書では、半導体基板１の領域を以下のように分けて説明する。つまり、メモリアレイＭＡＲＹの形成されている領域（第１領域）とその他の領域（第２および第３領域）とに分け、説明の便宜上ＤＲＡＭの周辺回路であるセンスアンプＳＡ、ワード線ドライバＷＤ、制御回路、入出力回路等をロジック回路に含めて考える。すなわちメモリアレイＭＡＲＹの形成される第１領域以外の領域をロジック回路形成領域とし、ロジック回路形成領域には、ｎチャネルＭＩＳＦＥＴが形成されるｎＭＩＳＦＥＴ領域（第２領域）とｐチャネルＭＩＳＦＥＴが形成されるｐＭＩＳＦＥＴ領域（第３領域）とが含まれる。
【００５１】
次に、本実施の形態のＤＲＡＭの製造方法を図面を用いて工程順に説明する。図２〜図２５および図２７は、実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【００５２】
まず、図２に示すように、ｐ型で比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体基板１を用意し、たとえば８５０℃程度でウェット酸化して形成した膜厚１０nm程度の薄いシリコン酸化膜（図示せず）およびたとえばＣＶＤ（Chemical Vapor Deposition ）法で形成した膜厚１４０nm程度のシリコン窒化膜（図示せず）を半導体基板１上に堆積する。ここでは単結晶シリコンの半導体基板１を例示するが、表面に単結晶シリコン層を有するＳＯＩ（Silicon On Insulator）基板、あるいは、表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
【００５３】
次に、フォトレジスト膜（図示せず）をマスクにして、溝２が形成される領域の前記シリコン窒化膜およびシリコン酸化膜をパターニングし、このシリコン窒化膜をマスクとして半導体基板１をドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００〜４００nm程度の溝２を形成する。
【００５４】
次に、前記フォトレジスト膜を除去した後、前記のエッチングによって溝２の内壁に生じたダメージ層を除去するために、たとえば８５０〜９００℃程度のウェット酸化による薄い（膜厚１０nm程度の）シリコン酸化膜３を溝２の内壁に形成し、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積されたシリコン酸化膜（図示せず）を３００〜４００nm程度の膜厚で堆積する。このシリコン酸化膜は、１０００℃程度でドライ酸化によりシンタリング（焼き締め）を行なってもよい。
【００５５】
次に、このシリコン酸化膜をＣＭＰ法により研磨して溝２以外の領域のシリコン酸化膜を除去し、溝２の内部にシリコン酸化膜４を残して素子分離領域を形成する。なお、このＣＭＰ法による研磨の前に、溝２の領域にシリコン窒化膜を形成して、溝２領域のシリコン酸化膜が過剰に深く研磨されるディッシングを防止することができる。
【００５６】
次に、図３に示すように、半導体基板１の表面に残存しているシリコン酸化膜およびシリコン窒化膜をたとえば熱リン酸を用いたウェットエッチングで除去した後、メモリセルを形成する第１領域Ａ（メモリアレイＭＡＲＹ）の半導体基板１にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ型半導体領域５を形成する。次に、第１領域Ａと、ロジック回路（ＤＲＡＭの周辺回路を含む）のｎＭＩＳＦＥＴが形成される第２領域Ｂとにｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル６を形成し、ロジック回路（ＤＲＡＭの周辺回路を含む）のｐＭＩＳＦＥＴが形成される第３領域Ｃにｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ型ウエル７を形成する。ｎ型半導体領域５は、入出力回路などから半導体基板１を通じてメモリアレイのｐ型ウエル６にノイズが侵入するのを防止するために形成される。
【００５７】
次に、図４に示すように、半導体基板１の表面をたとえばＨＦ（フッ酸）系の洗浄液を使って洗浄した後、半導体基板１を８５０℃程度でウェット酸化してｐ型ウエル６およびｎ型ウエル７の各表面に膜厚７nm程度の清浄なゲート酸化膜８を形成する。さらに、シリコン膜９を堆積する。シリコン膜９は後にゲート電極の一部となるものであり、たとえばＣＶＤ法により堆積できる。シリコン膜９は、アズデポ状態では非晶質（アモルファス）状態である。なお、特に限定はされないが、ゲート酸化膜８を形成した後、半導体基板１をＮＯ（酸化窒素）雰囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理することによって、ゲート酸化膜８と半導体基板１との界面に窒素を偏析させる酸窒化処理を施してもよい。これにより半導体基板１とゲート酸化膜８との熱膨張係数差に起因する界面の歪によるホットキャリアの発生を抑制できる。
【００５８】
次に、図５に示すように、シリコン膜９上に、第３領域Ｃを覆うフォトレジスト膜１０を形成し、第１領域Ａおよび第２領域Ｂのシリコン膜９にｎ型不純物、たとえばリンをイオン注入する。これによりｎ型シリコン膜１１を形成する。フォトレジスト膜１０を除去した後、図６に示すように、第１領域Ａおよび第２領域Ｂ覆うフォトレジスト膜１２を形成し、第３領域Ｃのシリコン膜９にｐ型不純物、たとえばボロンをイオン注入する。これによりｐ型シリコン膜１３を形成する。さらに、ｎ型およびｐ型シリコン膜１１、１３に、たとえばＲＴＡ（Rapid Thermal Anneal）処理を施し、これを結晶化する。
【００５９】
ｎ型シリコン膜１１は、ｎＭＩＳＦＥＴのゲート電極の一部となるものであり、ｐ型シリコン膜１３は、ｐＭＩＳＦＥＴのゲート電極の一部となるものである。すなわち、本実施の形態の半導体装置はいわゆるデュアルゲート構造を有するものである。このようにデュアルゲート構造を採用することにより、表面チャネル型のＭＩＳＦＥＴでＣＭＩＳ（Complementary Metal Insulator Semiconductor ）構造を構成することができ、微細化に有利になる。
【００６０】
次に、図７に示すように、シリコン膜１４をたとえばＣＶＤ法により堆積し、全面にｎ型不純物、たとえばリンをイオン注入する。シリコン膜１４は、ｎ型およびｐ型シリコン膜１１、１３と同様に後にゲート電極の一部となるものであり、アズデポ状態では非晶質（アモルファス）状態である。ｎ型不純物を全面にイオン注入するのは、後に説明するように、第１領域Ａには後の工程で高濃度のｎ型不純物が注入されないことから、シリコン膜１４がイントリンシックになることを防止する必要があるためである。なお、シリコン膜１４は、アズデポ状態でｎ型不純物がドープされたシリコン膜として堆積されてもよい。また、イオン注入の後にシリコン膜１４をＲＴＡ等によりアニール処理をし、結晶化させてもよいが必須ではない。すなわち、後の熱工程により自然に結晶化されるため、この段階で結晶化させる必要はない。
【００６１】
このようにゲート電極となる多結晶シリコン膜を２層で構成することにより、以下のような利点がある。
【００６２】
第１に、後に説明するように、ソース・ドレイン領域を構成する高濃度不純物半導体領域を形成するためのイオン注入の際に、ゲート電極（ｎ型およびｐ型シリコン膜１１、１３とシリコン膜１４）の存在下でイオン注入が行われるが、この不純物のチャネル領域への注入を防ぐことができる。つまり、仮にゲート電極が単一の多結晶シリコン膜で構成されている場合には、図８（ａ）に示すように、ゲート電極Ｇの表面から底部（ゲート絶縁膜Ｉの直上）まで結晶粒界のパスＰが貫通する場合が生じる。このように貫通するパスＰが存在する状況で不純物のイオン注入を行えば、ゲート電極Ｇの表面に不純物領域ＩＲが形成される他、不純物Ｉｎｐが半導体基板１に達して半導体基板１の主面にも不純物領域ＩＲが形成される。通常ゲート電極Ｇの下部はＭＩＳＦＥＴのチャネル領域であるから、このような基板主面上の不純物領域ＩＲはＭＩＳＦＥＴのしきい値電圧を変動させる等その性能を著しく阻害する。
【００６３】
一方本実施の形態では、図８（ｂ）に示すように、ゲート電極Ｇを多結晶シリコン膜の２層構成としている。このように２層構成とした場合には、上層の多結晶シリコン膜の粒界は、下層の多結晶シリコン膜に阻まれてゲート電極Ｇの膜厚方向に貫通することがない。つまり、シリコン膜１１、１３の形成後これをアニールして下層の多結晶シリコン膜を形成した後に、改めてシリコン膜１４を形成するため、上層多結晶シリコン膜の粒界と下層多結晶シリコン膜の粒界とはその位置が一致する確率は極めて少ない。このため、ゲート電極Ｇを通して結晶粒界が貫通することはほとんどない。このような状況でイオン注入を行えば、上層多結晶シリコン膜の粒界を通して不純物Ｉｎｐが下部に注入されても、貫通した不純物Ｉｎｐは下層多結晶シリコン膜の表面で止まり、半導体基板１の主面に達することがない。この結果ＭＩＳＦＥＴの信頼性を低下させることがない。
【００６４】
第２に、ゲート電極を多結晶シリコン膜の２層構成とすることにより、ゲート電極に蓄えられる内部応力を低減できる利点がある。すなわち、仮に単一層でゲート電極を構成した場合には、必要な膜厚を単一層で実現する必要がある。熱処理による結晶化あるいはその後の熱工程による結晶化が行われた後のゲート電極とゲート絶縁膜との界面に蓄積された熱応力は、厚い膜厚の非晶質シリコン膜から多結晶シリコン膜を形成した場合、薄い膜厚の場合と比較して大きくなる。本実施の形態では、薄い膜厚の非晶質シリコン膜から多結晶シリコン膜を形成するため、熱応力が小さく、それら薄い多結晶シリコン膜を積層していることから、各層毎に応力が緩和され、総合的な応力は低くすることができる。このため、ゲート絶縁膜の絶縁耐圧等を高め、ＭＩＳＦＥＴの信頼性を高くすることができる。
【００６５】
第３に、後に説明するように、ゲート電極の表面にはシリサイド膜が形成される。このシリサイド膜の存在下で熱工程、たとえばメモリセルを構成するキャパシタの絶縁膜の形成等が行われた場合、シリサイドを構成する金属が拡散することが考えられる。このような拡散金属がゲート絶縁膜に達した場合には、ゲート絶縁膜の耐圧を低下させ、ＭＩＳＦＥＴの信頼性を低下させる恐れがある。しかし、本実施の形態では、ゲート電極を２層構成とするため、上層多結晶シリコン膜（シリコン膜１４）から下層多結晶シリコン膜（シリコン膜１１、１３）の界面で拡散が阻害され、金属のゲート絶縁膜への拡散を抑制できる。このような抑制は、拡散が主に結晶粒界に沿って生じることから、ゲート電極の膜厚方向での結晶粒界の貫通を阻害している結果の帰結と考えることも可能である。
【００６６】
特に、上層多結晶シリコン膜と下層多結晶シリコン膜との界面にシリコン酸化膜等が形成されている場合には、金属の拡散が有効に抑制できる。すなわち、このシリコン酸化膜に拡散金属がトラップされ、下層多結晶シリコン膜（シリコン膜１１、１３）に拡散し難くなるからである。このようなシリコン酸化膜は、あまりに厚すぎるとゲート電極の電気的特性を損なうため、自然酸化膜程度の膜厚のシリコン酸化膜が好ましい。このような自然酸化膜（シリコン酸化膜）は、シリコン膜１１、１３の形成後に、たとえば基板を大気雰囲気に暴露することにより形成することができる。その後、シリコン膜１４を上記の通り形成すればよい。なお、自然酸化膜に限らず、積極的に薄いシリコン酸化膜を形成してもよいことはいうまでもない。また、大気雰囲気の暴露ではなく、反応室中での酸素等酸性ガスに暴露する方法でもかまわない。
【００６７】
なお、上記した方法では、シリコン膜１１、１３をまず非晶質シリコン膜として堆積し、その後ＲＴＡ等でアニール処理しているが、アズデポ状態で多結晶シリコン膜となるように被膜堆積を行ってもよい。また、アニール処理はＲＴＡに限らずハーネス等炉内での半導体基板１の熱処理を施してもよい。
【００６８】
次に、図９に示すように、半導体基板１の全面にシリコン窒化膜１５（第１絶縁膜）を形成する。シリコン窒化膜１５はＣＶＤ法またはスパッタ法により形成でき、後に説明する活性領域表面の酸化処理の際に、シリコン膜１４（ゲート電極）表面の酸化を抑制する作用をする。
【００６９】
次に、図１０に示すように、ゲート電極パターンにパターニングされたフォトレジスト膜１６をシリコン窒化膜１５上に形成し、このフォトレジスト膜１６の存在下でエッチング処理を施す。すなわち、フォトレジスト膜１６をマスクとしてシリコン窒化膜１５、シリコン膜１４およびシリコン膜１１、１３をエッチングする。このようにしてシリコン膜１４およびシリコン膜１１、１３からなるゲート電極１７とゲート電極１７上のキャップ絶縁膜１８を形成する。なお、フォトレジスト膜１６をマスクとするエッチングによりシリコン窒化膜１５をパターニングし、フォトレジスト膜１６を除去した後に、パターニングされたシリコン窒化膜１５をマスクとしてシリコン膜１４およびシリコン膜１１、１３をエッチングしてもよい。
【００７０】
第１領域Ａ（メモリセル形成領域）のゲート電極１７は、選択ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線ＷＬとして使用される。このゲート電極１７（ワード線ＷＬ）の幅、すなわちゲート長は、選択ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる許容範囲内の最小寸法で構成される。また、隣接するゲート電極１７（ワード線ＷＬ）同士の間隔は、フォトリソグラフィの解像限界で決まる最小寸法で構成される。第２領域Ｂのゲート電極１７は、ＤＲＡＭの周辺回路を含むロジック回路のｎチャネル型ＭＩＳＦＥＴの一部を構成し、第３領域Ｃのゲート電極１７は、ＤＲＡＭの周辺回路を含むロジック回路のｐチャネル型ＭＩＳＦＥＴの一部を構成する。
【００７１】
ゲート電極１７は、前記したとおり、ｎ型またはｐ型の不純物がドープされたシリコン膜１１、１３と、ｎ型の不純物がドープされたシリコン膜１４との積層膜で構成される。第１領域Ａおよび第２領域Ｂにおいてはｎ型のシリコン膜１１とｎ型のシリコン膜１４の積層膜であり、第３領域Ｃにおいてはｐ型のシリコン膜１３とｎ型のシリコン膜１４の積層膜である。この段階では前記の通りの積層構成であるが、後に説明するように第２領域Ｂおよび第３領域Ｃにおいてはさらに高濃度の不純物がドープされ、特に第３領域Ｃでは、上層のシリコン膜１４の不純物構成がｎ型からｐ型に転換される。
【００７２】
なお、シリコン膜１１、１３とシリコン膜１４の膜厚は各々１００ｎｍ程度とすることができる。
【００７３】
次に、フォトレジスト膜１６を除去した後、フッ酸などのエッチング液を使って、半導体基板１の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去する。
【００７４】
次に、図１１に示すように、第１領域Ａおよび第２領域Ｂにｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてゲート電極１７の両側のｐ型ウエル６にｎ- 型半導体領域１９を形成する。さらに、第３領域Ｃにｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてゲート電極１７の両側のｎ型ウエル７にｐ- 型半導体領域２０を形成する。
【００７５】
次に、図１２に示すように、半導体基板１上にＣＶＤ法で膜厚５０〜１００nm程度のシリコン酸化膜（図示せず）を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極１７およびキャップ絶縁膜１８の側壁にサイドウォール２１を形成する。
【００７６】
次に、図１３に示すように、半導体基板１の表面を酸化処理する。この酸化処理では、表面に露出されたシリコン部分が選択的に酸化されてシリコン酸化膜２２が形成される。つまり、ゲート電極１７の上面にはキャップ絶縁膜１８が、側面にはサイドウォール２１が形成されているため、ゲート電極１７の上面および側面は酸化されず、また、活性領域以外には分離領域であるシリコン酸化膜４が形成されているため、ゲート電極１７およびサイドウォール２１をその表面に有しない活性領域、つまりｎ- 型半導体領域１９およびｐ- 型半導体領域２０の表面が酸化される。このようなシリコン酸化膜２２は、次に説明するキャップ絶縁膜１８の除去の際のブロッキング膜として、また、後に説明するサイリサイドプロセスの際の所定領域のブロッキング膜として機能する。なお、シリコン酸化膜２２の膜厚は、後の洗浄工程での削れ量を考慮し、後に説明するシリサイド用の金属膜のとの反応をブロッキングするに十分な膜厚で、できるだけ薄く形成することが好ましい。
【００７７】
次に、図１４に示すように、キャップ絶縁膜１８を除去する。キャップ絶縁膜１８はシリコン窒化膜からなり、またそれ以外の領域は、シリコン酸化膜２２で覆われているか、もしくは分離領域であるシリコン酸化膜４であるため、シリコン酸化膜に対してシリコン窒化膜が選択的にエッチングされる条件でエッチングを行うことにより、キャップ絶縁膜１８のみを選択的に除去できる。エッチングは、たとえば熱リン酸によるウェットエッチングを施すことができる。また、シリコン窒化膜のエッチング速度がシリコン酸化膜のエッチング速度よりも高い条件でのドライエッチングを施すこともできる。
【００７８】
次に、図１５に示すように、第１領域Ａおよび第３領域Ｃを覆うフォトレジスト膜２３を形成し、このフォトレジスト膜２３をマスクとして第２領域Ｂにｎ型不純物、たとえばＰ（リン）またはＡｓ（ヒ素）を高濃度にイオン注入する。これにより高濃度のｎ+ 型半導体領域２４を形成する。ｎ+ 型半導体領域２４とｎ- 型半導体領域１９とはｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域として機能し、いわゆるＬＤＤ（Lightly Doped Drain ）を構成する。このとき、同時にゲート電極１７の上層多結晶シリコン膜（シリコン膜１４）にｎ型不純物が高濃度にドープされ、第２領域Ｂにおけるゲート電極１７は、ｎ型多結晶のシリコン膜１１（下層）と高濃度ｎ型多結晶のシリコン膜１４との積層構成となる。
【００７９】
次に、図１６に示すように、第１領域Ａおよび第２領域Ｂを覆うフォトレジスト膜２５を形成し、このフォトレジスト膜２５をマスクとして第３領域Ｃにｐ型不純物、たとえばＢ（ボロン）またはを高濃度にイオン注入する。これにより高濃度のｐ+ 型半導体領域２６を形成する。ｐ+ 型半導体領域２６とｐ- 型半導体領域２０とはｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域として機能し、いわゆるＬＤＤを構成する。このとき、同時にゲート電極１７の上層多結晶シリコン膜（シリコン膜１４）にｐ型不純物が高濃度にドープされ、第３領域Ｃにおけるゲート電極１７の上層多結晶シリコン膜は、ｎ型からｐ型に転換される。従って第３領域Ｃにおけるゲート電極１７は、ｐ型多結晶のシリコン膜１３（下層）と高濃度ｐ型多結晶のシリコン膜１４との積層構成となる。
【００８０】
なお、ｎ+ 型半導体領域２４とｐ+ 型半導体領域２６とを形成するためのイオン注入は、シリコン酸化膜２２の存在下で行われる。このため、イオン注入によるノックオンにより、ｎ+ 型半導体領域２４とｐ+ 型半導体領域２６に若干の酸素原子が導入される。この酸素原子は、後に説明するシリサイド膜がｎ+ 型半導体領域２４とｐ+ 型半導体領域２６の表面に形成された場合、シリサイド膜を構成する金属がコバルト（Ｃｏ）の場合には有利に働く。すなわち、ｎ+ 型半導体領域２４およびｐ+ 型半導体領域２６中の酸素は、各領域表面にシリサイド膜が形成されたときに同時にシリサイド膜内に取り込まれるが、この酸素原子はシリサイド膜内の物質移動を阻害する要因として働く。このため、チタンシリサイドのように結晶相によって抵抗率が異なり、低抵抗化のために熱処理等を施して相変化させる必要がある場合には酸素原子の存在は相変化を阻害し不利に働くが、コバルトシリサイドの場合には結晶相変化させなくても低抵抗であることから相変化する必要がなく、むしろコバルトシリサイドの物質移動を阻害することがその後の熱処理によるシリサイド膜の深化を抑制でき、ｎ+ 型半導体領域２４およびｐ+ 型半導体領域２６（ソース・ドレイン領域）の導電率の確保の点からむしろ好ましい。
【００８１】
また、上記イオン注入の際に、ゲート電極１７が２層の多結晶シリコン膜で構成されているため、注入イオンがゲート電極１７下のチャネル領域に達しないことは前記した通りである。
【００８２】
次に、図１７に示すように、第１領域Ａを覆うフォトレジスト膜２７を形成し、第２領域Ｂと第３領域Ｃのシリコン酸化膜２２を除去する。このように第１領域Ａのシリコン酸化膜２２を残存させるのは、次に説明するサリサイド工程において第１領域Ａのｎ- 型半導体領域１９表面をシリサイド化させないためである。
【００８３】
次に、たとえばフッ酸（ＨＦ）系水溶液による前洗浄を行った後に、図１８に示すように、金属膜２８を半導体基板１の全面にたとえばスパッタ法またはＣＶＤ法により堆積する。金属膜２８は、たとえばコバルト（Ｃｏ）膜とし、膜厚は約１０ｎｍとする。
【００８４】
次に、図１９に示すように、金属膜２８とシリコンとのシリサイド化反応を生じさせるためのアニール処理を行い、金属シリサイド膜２９（コバルトシリサイド膜）を形成する。その後未反応の金属膜２８を選択的に除去する。未反応金属膜の選択的な除去は、たとえば塩酸（ＨＣｌ）および過酸化水素水（Ｈ2 Ｏ2 ）の混合液を用いたエッチングにより行うことができる。
【００８５】
シリサイド化反応は、金属膜２８とシリコンが接触している部分で生じることから、シリコン酸化膜で覆われていない部分、つまりゲート電極１７の上面、第２領域Ｂおよび第３領域Ｃのｎ+ 型半導体領域２４およびｐ+ 型半導体領域２６の上面で発生する。従ってシリコン酸化膜２２で覆われている第１領域Ａ（メモリセル形成領域）のｎ- 型半導体領域１９上にはシリサイド膜は形成されない。
【００８６】
このように、第１領域Ａ（メモリセル形成領域）のｎ- 型半導体領域１９上にシリサイド膜が形成されないことにより、メモリセル選択用の選択ＭＩＳＦＥＴのリーク電流を低減できる。これによりメモリセルのリフレッシュ特性を良好に維持できる。また、第２領域Ｂおよび第３領域Ｃにおけるゲート電極１７表面とソース・ドレイン領域表面の両方を同時にシリサイド化するいわゆるサイリサイド技術を適用できるため工程を簡略化できるとともに、第１領域Ａ、第２領域Ｂ、第３領域Ｃの全ての領域においてゲート電極１７の表面をシリサイド化することができ、簡易な工程でゲート電極１７を低抵抗化でき、半導体装置の性能を高く維持することができる。
【００８７】
次に、図２０に示すように、自己整合用のシリコン窒化膜３０および層間絶縁膜３１を形成し、さらに第１領域Ａに多結晶シリコン膜からなるプラグ３２を、第２領域Ｂおよび第３領域Ｃに金属膜からなるプラグ３３を形成する。
【００８８】
シリコン窒化膜３０は、たとえばＣＶＤ法により堆積できる。層間絶縁膜３１の形成は、半導体基板１上に膜厚３００nm程度のＳＯＧ（Spin On Glass ）膜をスピン塗布した後、半導体基板１を熱処理してこれをシンタリング（焼き締め）し、ＳＯＧ膜の上部に膜厚６００nm程度のシリコン酸化膜を堆積した後、このシリコン酸化膜をＣＭＰ法で研磨してその表面を平坦化することにより形成できる。さらに、ＣＭＰ法で研磨されたときに生じた表面の微細な傷を補修するため、このシリコン酸化膜の上部に膜厚１００nm程度のシリコン酸化膜を堆積してもよい。シリコン酸化膜は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００８９】
プラグ３２の形成は、プラグ３２が形成される領域に開口を有するフォトレジスト膜をマスクとして、層間絶縁膜３１に接続孔を形成し、その後、この接続孔を埋め込むｎ型不純物（たとえばＰ（リン））がドープされた多結晶シリコン膜をたとえばＣＶＤ法により堆積し、接続孔以外の領域の多結晶シリコン膜を除去して形成できる。多結晶シリコン膜の除去にはＣＭＰ法、またはエッチバック法を用いることができる。なお、接続孔の開口には、シリコン窒化膜３０を用いた２段階エッチング法を用いることができる。つまり、層間絶縁膜３１であるシリコン酸化膜がエッチングされやすい条件で行う第１段階のエッチングの後に、シリコン窒化膜がエッチングされやすい第２段階のエッチングを適用できる。このようにエッチングを２段階で行うことにより、半導体基板１の表面（特に分離領域であるシリコン酸化膜４）の過剰なエッチングが抑制できる。
【００９０】
なお、この段階では、後に説明するビット線に接続するプラグ３２を形成し、キャパシタに接続するためのプラグの形成は行わない。このように、キャパシタに接続するプラグを後に形成することにより、層間絶縁膜を１層省略することができる。これは、工程を簡略化するのみならず、メモリセル領域の標高が省略する絶縁膜の膜厚分だけ低く形成できることとなる。つまり、仮にこの段階でビット線に接続するプラグ３２とともにキャパシタに接続するプラグをも形成すると、両プラグの電気的絶縁性を実現するために絶縁膜を形成し、その絶縁膜上にビット線接続孔を介してプラグ３２に接続されるビット線を形成することが必要になる。すなわちプラグ３２とキャパシタに接続するプラグとを絶縁する絶縁膜が不可欠となる。ところが、本実施の形態では、このような絶縁膜は必要でなく、工程簡略化および素子の低層化を実現できる。
【００９１】
プラグ３３の形成は、プラグ３３が形成される領域に開口を有するフォトレジスト膜をマスクとして、層間絶縁膜３１に接続孔を形成し、その後、この接続孔を埋め込む窒化チタン膜およびタングステン膜をたとえばスパッタ法あるいはＣＶＤ法により堆積し、接続孔以外の領域の窒化チタン膜およびタングステン膜を除去して形成できる。窒化チタン膜は半導体基板１（シリサイド膜２９）とタングステン膜との反応を抑制するバリア層として機能する。窒化チタン膜およびタングステン膜の除去にはＣＭＰ法を用いることができる。なお、接続孔の開口には、プラグ３２の場合と同様に２段階エッチング法を用いることができる。
【００９２】
次に、図２１に示すように、第１領域Ａにビット線ＢＬを、第２領域Ｂおよび第３領域Ｃに第１層配線Ｍ１を形成する。ビット線ＢＬおよび第１層配線Ｍ１は同一の工程で形成される。ビット線ＢＬおよび第１層配線Ｍ１は、まずシリコン酸化膜３１の上部に膜厚５０nm程度の窒化チタン膜をたとえばスパッタリング法で堆積し、さらにその上部に膜厚１５０nm程度のタングステン膜をたとえばＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。窒化チタン膜は、タングステン膜と多結晶シリコンからなるプラグ３２との間の反応を抑制するために形成する。ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔がその幅よりも長くなるように形成する。ビット線ＢＬの間隔はたとえば0.２４μｍ程度とし、その幅はたとえば0.２２μｍ程度とする。
【００９３】
次に、図２２に示すように、層間絶縁膜３４を形成し、さらに、選択ＭＩＳＦＥＴとキャパシタとを接続するプラグ３５を形成する。
【００９４】
層間絶縁膜３４の一部には、膜厚３００nm程度のＳＯＧ膜を用いることができる。ＳＯＧ膜は、ＢＰＳＧ膜に比べてリフロー性が高く、微細な配線間のギャップフィル性に優れているので、微細化されたビット線ＢＬ同士の隙間を良好に埋め込むことができる。また、ＳＯＧ膜上にたとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積したシリコン酸化膜を形成し、これをＣＭＰ法により平坦化して層間絶縁膜３４とすることができる。これにより、ビット線ＢＬ同士の微細な隙間のギャップフィル性が向上すると共に、ビット線ＢＬおよび第１層配線Ｍ１上の絶縁膜の平坦化を実現できる。なお、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜の表面の微細な傷を補修するためにさらにシリコン酸化膜を形成してもよい。
【００９５】
プラグ３５は、プラグ３２と同様に形成できる。なお、プラグ３２が形成される接続孔は、層間絶縁膜３４、３１に開口されるが、前記したとおり、ビット線ＢＬとプラグ３２との間に絶縁膜が形成されていないため、この接続孔の深さを低減でき、工程の難易度を下げることができる。
【００９６】
次に、図２３に示すように、絶縁膜３６を堆積し、プラグ３５に達する溝３７を絶縁膜３６に形成する。その後、溝３７の内壁を覆う多結晶シリコン膜３８を半導体基板１の全面に堆積する。
【００９７】
絶縁膜３６は、たとえばシリコン酸化膜とし、キャパシタの容量を考慮してその膜厚を約１μｍとする。シリコン酸化膜はたとえばＣＶＤ法により形成できる。溝３７は、フォトレジスト膜をマスクとしてエッチングにより形成し、多結晶シリコン膜３８は、たとえばＣＶＤ法により形成する。多結晶シリコン膜３８の膜厚は約７０ｎｍとする。
【００９８】
なお、絶縁膜３６の堆積前に薄いシリコン窒化膜を堆積してもよい。このシリコン窒化膜により溝３７の形成を２段階のエッチングを用いて行うことができ、過剰にエッチングすることなくプラグ３５表面の露出を均一性よく行うことができる。
【００９９】
次に、レジスト膜（図示せず）等で溝３７内を充填し、溝３７の内部以外の絶縁膜３６上の多結晶シリコン膜３８をたとえばエッチバック法で除去する。これにより溝３７内に多結晶シリコン膜３８からなるキャパシタの下部電極３９を形成する。その後、溝３７内を充填したレジスト膜等を除去する。なお、下部電極３９の内面に、容量増加のための表面粗化処理を施してもよい。表面粗化は、粒状シリコン結晶の成長により行うことができる。
【０１００】
次に、たとえばホスフィン（ＰＨ3 ）ガスを用いたリン処理を行う、これにより下部電極３９にリンをドープする。また、不純物（リン）の活性化を７５０℃４分の熱処理により行う。その後シリコン窒化膜４０を堆積する（図２４）。シリコン窒化膜４０はキャパシタ絶縁膜として機能し、たとえばランプ加熱式の枚葉処理装置によるＣＶＤ法（たとえば７３０℃、１０分の処理条件）により形成できる。シリコン窒化膜４０の膜厚は約９ｎｍとする。
【０１０１】
なお、キャパシタ絶縁膜としては結晶化酸化タンタル膜（Ｔａ2 Ｏ5 ）等の高誘電率金属酸化膜を用いることもできるが、本実施の形態ではシリコン窒化膜４０が適当である。すなわち、シリコン窒化膜の形成温度は、７３０℃程度であり、８００℃以上の処理温度を必要とする結晶化酸化タンタル膜よりも低温で形成できる。このような低温化は、本実施の形態のようにロジック回路を混載した半導体装置に好ましい。つまり、ロジック回路の場合、本実施の形態で既に説明したように、サリサイドプロセスを用いてゲート電極およびソース・ドレイン領域にシリサイド層（シリサイド膜２９）が形成される。このシリサイド膜２９が存在する状況で８００℃以上の熱工程に曝すと、シリサイド中のコバルトの拡散あるいは深い領域へのシリサイドの成長が問題となる場合がある。これはシリサイド膜２９の耐熱性の低さとして観測され、ロジック部のＭＩＳＦＥＴの信頼性、性能の低下の原因となる。ところが、本実施の形態のようにキャパシタ絶縁膜として低温化形成が可能なシリコン窒化膜４０を用いれば、シリサイド膜２９の耐熱性が問題となることが少ない。
【０１０２】
また、本実施の形態のようにデュアルゲート構造の場合にも、キャパシタ絶縁膜としてシリコン窒化膜４０を用いる効果が大きい。すなわち、デュアルゲート構造の場合にはゲート電極１７としてボロン等ｐ型不純物がドープされた多結晶シリコン膜を用いるが、高温プロセスが介在した場合にはこのボロンの拡散が問題となる場合がある。すなわち、ボロンのゲート絶縁膜あるいはチャネル領域への拡散によりＭＩＳＦＥＴのしきい値電圧がシフトする原因となる。ところが、本実施の形態では低温化が可能なシリコン窒化膜４０を用いるため、ボロンの拡散を抑制でき、前記のような問題の発生を少なくすることができる。
【０１０３】
次に、図２５に示すように、溝３７を埋め込む窒化チタン膜をシリコン窒化膜４０上に堆積する。窒化チタン膜は、たとえばＣＶＤ法およびスパッタ法により堆積する。すなわち、ＣＶＤ法により約５００℃の成膜条件で窒化チタン膜を膜厚約３０ｎｍで堆積し、その後スパッタ法により窒化チタン膜を約８０ｎｍの膜厚で堆積する。このように、窒化チタン膜は５００℃以下の低温で形成できるため、前記したような高温プロセスの問題が発生しない。その後、主に第１領域Ａを覆うフォトレジスト膜をマスクとして窒化チタン膜およびシリコン窒化膜４０をエッチングし、プレート電極４１（キャパシタ上部電極）を形成する。
【０１０４】
なお、プレート電極４１は、窒化チタン膜に代えて多結晶シリコン膜を用いることが可能であるが、本実施の形態では、窒化チタン膜の方が好ましい。すなわち、多結晶シリコン膜をプレート電極に用いる場合は、不純物の活性化処理が必要となり、活性化処理は一般に７５０℃程度の熱工程となる。このような熱工程が本実施の形態のようにロジック回路を混載する場合に好ましくないことは前記の通りである。
【０１０５】
また、図２６に示すように、プレート電極４１として窒化チタン膜を用いた場合と多結晶シリコン膜を用いた場合とでは、キャパシタの容量値が異なることを本発明者らは見いだしている。図２６は、本発明者らの実験検討によるデータを示したグラフであり、プレート電極として窒化チタン膜と多結晶シリコン膜を用いた場合を比較したデータである。図中のデータ群４２はプレート電極として窒化チタン膜を用いた場合のデータであり、データ群４３はプレート電極として多結晶シリコン膜を用いた場合のデータである。白丸はプレート電極に負電圧を印加した場合の容量値、黒丸はプレート電極に正電圧を印加した場合の容量値である。データ群４３（多結晶シリコン膜プレート）の場合は活性化アニール処理の時間についてプロットしている。多結晶シリコン膜プレートの場合は活性化アニール時間が増加するに従い容量値が大きくなっていることがわかる。一方、窒化チタン膜プレートの場合は、活性化アニール処理が必要でないばかりか、多結晶シリコン膜プレートに比較して容量値が大きくなる。
【０１０６】
このような知見に基づき、容量絶縁膜としてシリコン窒化膜を用いる場合には、プレート電極４１として窒化チタン膜を用いることが有効であることがわかる。
【０１０７】
次に、図２７に示すように、キャパシタの上部に膜厚４０nm程度のシリコン酸化膜４４を堆積する。シリコン酸化膜４４は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。その後、フォトレジスト膜をマスクにしたドライエッチングで第１層配線Ｍ１の上部の絶縁膜を除去することにより、スルーホール４５を形成する。その後、スルーホール４５の内部にプラグ４６を形成し、続いてシリコン酸化膜４４の上部に第２層配線Ｍ２を形成する。プラグ４６は、シリコン酸化膜４４の上部にスパッタリング法で膜厚１００nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５００nm程度のＷ膜を堆積した後、これらの膜をエッチバックしてスルーホール４５の内部に残すことにより形成する。第２層配線Ｍ２は、シリコン酸化膜４４の上部にスパッタリング法で膜厚５０nm程度のＴｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
【０１０８】
その後、層間絶縁膜を介して第３層配線等の上層配線を形成し、その上部にシリコン酸化膜とシリコン窒化膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態の半導体装置が略完成する。
【０１０９】
なお、第３層配線およびそれに接続するプラグは第２層配線の場合と同様に形成することができ、層間絶縁膜は、たとえば膜厚３００nm程度のシリコン酸化膜、膜厚４００nm程度のＳＯＧ膜および膜厚３００nm程度のシリコン酸化膜で構成できる。シリコン酸化膜は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積できる。
【０１１０】
本実施の形態によれば、最小限の工程追加（シリコン酸化膜２２の形成）により、第１領域Ａ（メモリセル形成領域）のソース・ドレイン領域にはシリサイド膜を形成することなく、サリサイドプロセスを適用してＤＲＡＭ周辺回路を含むロジック領域（第２領域Ｂおよび第３領域Ｃ）のソース・ドレイン領域とゲート電極の低抵抗化を実現できる。これによりＭＩＳＦＥＴの性能を損なうことなくＤＲＡＭ領域とロジック領域のプロセスを共通化して工程を簡略化することができる。
【０１１１】
また、ゲート電極１７を２層構成とすることにより、イオン注入工程におけるチャネル領域へのイオンの注入を防止し、また、キャパシタ形成工程等の熱工程におけるシリサイド金属のゲート絶縁膜への拡散を防止できる。さらに、ゲート電極の内部応力を抑制してゲート絶縁膜の耐圧を向上できる。
【０１１２】
また、ＤＲＡＭキャパシタの絶縁膜としてシリコン窒化膜を用いることにより、キャパシタ絶縁膜の形成工程を低温化し、シリサイド膜の熱劣化を防止し、また、デュアルゲートを構成するｐ型ゲート電極のボロンの拡散を抑制できる。さらに、シリコン窒化膜からなるキャパシタ絶縁膜と窒化チタン膜からなるプレート電極との組み合わせによりキャパシタの蓄積容量値を増加できる。
【０１１３】
また、ビット線ＢＬに接続するプラグ３２の形成とキャパシタに接続するプラグ３５の形成を別工程とするため、ビット線ＢＬとプラグ３２との間に絶縁膜を形成する必要がなく、工程を簡略化できるとともにこの絶縁膜の膜厚分だけ素子の標高を低くすることができる。
【０１１４】
（実施の形態２）
図２８〜図３４は、実施の形態２の半導体装置の製造工程の一例を工程順に示した断面図である。
【０１１５】
本実施の形態の半導体装置の製造方法は、実施の形態１における図４までの工程と同様である。ただし、本実施の形態では、ゲート電極が単一のシリコン層で構成されるため、実施の形態１のシリコン膜９よりも膜厚の厚いシリコン膜５０が形成される。
【０１１６】
その後、実施の形態１と同様に、図２８に示すように、シリコン膜５０上に、第３領域Ｃを覆うフォトレジスト膜１０を形成し、第１領域Ａおよび第２領域Ｂのシリコン膜５０にｎ型不純物、たとえばリンをイオン注入する。これによりｎ型シリコン膜５１を形成する。フォトレジスト膜１０を除去した後、図２９に示すように、第１領域Ａおよび第２領域Ｂ覆うフォトレジスト膜１２を形成し、第３領域Ｃのシリコン膜５０にｐ型不純物、たとえばボロンをイオン注入する。これによりｐ型シリコン膜５２を形成する。さらに、ｎ型およびｐ型シリコン膜５１、５２に、たとえばＲＴＡ（Rapid Thermal Anneal）処理を施し、これを結晶化する。
【０１１７】
次に、実施の形態１の図９のシリコン窒化膜１５と同様にシリコン窒化膜を形成し、実施の形態１の図１０の工程と同様にこのシリコン窒化膜およびシリコン膜５１、５２をパターニングしてゲート電極５３およびキャップ絶縁膜１８を形成する。さらに、実施の形態１の図１１の工程と同様にｎ- 型半導体領域１９およびｐ- 型半導体領域２０を形成する。続いて、実施の形態１の図１２の工程と同様にゲート電極５３およびキャップ絶縁膜１８の側壁にサイドウォール２１を形成する（図３０）。
【０１１８】
次に、実施の形態１の図１３の工程と同様に、半導体基板１の表面を酸化処理してシリコン酸化膜２２を形成する（図３１）。
【０１１９】
次に、実施の形態１の図１５および図１６の工程と同様に、ｎ+ 型半導体領域２４およびｐ+ 型半導体領域２６をイオン注入により形成する（図３２）。このイオン注入の際には、ゲート電極５３上にはキャップ絶縁膜１８が形成されているため、注入イオンのチャネル領域（半導体基板１）への貫通は生じない。
【０１２０】
次に、実施の形態１の図１４の工程と同様に、キャップ絶縁膜１８を除去する（図３３）。
【０１２１】
次に、実施の形態１の図１７の工程と同様に、第２領域Ｂと第３領域Ｃのシリコン酸化膜２２を除去し、さらに実施の形態１の図１８と同様に、金属膜を半導体基板１の全面にたとえばスパッタ法またはＣＶＤ法により堆積する。その後、実施の形態１の図１９と同様に、金属膜とシリコンとのシリサイド化反応を生じさせるためのアニール処理を行い、金属シリサイド膜２９（コバルトシリサイド膜）を形成する。その後未反応の金属膜を選択的に除去する（図３４）。
【０１２２】
その後の工程は実施の形態１と同様である。
【０１２３】
本実施の形態によれば、ゲート電極５３を単層構成にして、工程を簡略化することができる。
【０１２４】
なお、本実施の形態では、シリコン酸化膜２２の形成後にｎ+ 型半導体領域２４およびｐ+ 型半導体領域２６を形成した（図３２参照）が、図３５に示すように、シリコン酸化膜２２の形成前にｎ+ 型半導体領域２４およびｐ+ 型半導体領域２６を形成してもよい。そしてｎ+ 型半導体領域２４およびｐ+ 型半導体領域２６の形成後にシリコン酸化膜２２を形成し、さらに図３３以降の工程を行うことができる。この場合には、シリコン酸化膜２２が無い状態で高濃度の不純物イオン注入が行われるため、ｎ+ 型半導体領域２４およびｐ+ 型半導体領域２６内に酸素イオンがノックオンされることがない。従って、シリサイド金属としてチタン等を用い、チタンシリサイド膜等の低抵抗化（相変化）が必要なシリサイド膜を形成する場合に有利である。
【０１２５】
（実施の形態３）
図３６〜図４１は、実施の形態３の半導体装置の製造工程の一例を工程順に示した断面図である。
【０１２６】
図３６に示すように、半導体基板１の主面にゲート絶縁膜６０を介したゲート電極６１、ソース・ドレイン領域である半導体領域６２、サイドウォール６３を有するＭＩＳＦＥＴを形成する。ゲート電極６１は多結晶シリコン膜からなりその表面に絶縁膜等は形成されていない。
【０１２７】
次に、図３７に示すように、絶縁膜６４たとえばシリコン酸化膜を形成する。絶縁膜６４は、たとえばＣＶＤ法による膜堆積で形成することができるが、熱酸化法によりゲート電極６１表面および半導体領域６２表面にのみ形成してもよい。
【０１２８】
次に、図３８に示すように、ゲート電極６１の上部に開口を有するフォトレジスト膜６５を形成する。フォトレジスト膜６５は、ゲート電極６１のパターンを若干広げたパターンの反転パターンで形成できる。
【０１２９】
次に、図３９に示すように、フォトレジスト膜６５をマスクとして絶縁膜６４をエッチングし、ゲート電極６１の表面を露出する。そしてフォトレジスト膜６５を除去する。
【０１３０】
次に、図４０に示すように、金属膜６６、たとえばコバルト膜を堆積し、熱処理を行って、金属膜６６とゲート電極６１（多結晶シリコン膜）との反応によりシリサイド膜６７（たとえばコバルトシリサイド膜）を形成する。その後図４１に示すように、未反応の金属膜６６を除去する。
【０１３１】
本実施の形態では、絶縁膜６４により半導体領域６２が覆われているため、半導体領域６２上にはシリサイド膜が形成されず、一方、ゲート電極６１上の絶縁膜６４はエッチングにより除去されているため、ゲート電極６１上にシリサイド膜６７が形成され低抵抗化が図られる。
【０１３２】
このように、本実施の形態の方法を用いてもサリサイド技術を用いてゲート電極６１上にのみシリサイド膜６７を形成することができる。
【０１３３】
なお、微細化されたゲート電極６１においてはフォトレジスト膜６５のパターニングが困難になることが考えられるが、本実施の形態では、パターニングがゲート電極６１の配線幅方向（図ではゲート長方向）に半分程度ずれても構わない。このようなずれの発生により、ゲート電極６１のシリサイド化される領域が狭くなるが、ゲート電極６１表面の半分程度にシリサイド膜６７が形成されておればゲート電極６１の低抵抗化を図ることに支障は生じない。これにより、ゲート電極６１の低抵抗化を維持しつつフォトレジスト膜６５のパターニング精度を低下することができ、工程の難易度を下げてプロセスマージンを広げることができる。
【０１３４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３５】
たとえば、実施の形態１、２では、シリコン酸化膜２２を形成してＭＩＳＦＥＴのソース・ドレイン領域にシリサイド膜を形成しない例としてＤＲＡＭメモリセルの選択ＭＩＳＦＥＴを例示しているが、これに限られず、一般的なＭＩＳＦＥＴ、あるいはロジック回路内に形成され、特にリーク電流の低減を図る必要のあるＭＩＳＦＥＴに適用できることは言うまでもない。
【０１３６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１３７】
（１）ロジック回路あるいはＤＲＡＭの周辺回路のＭＩＳＦＥＴの高い性能を維持しつつ、ＤＲＡＭメモリセルのＭＩＳＦＥＴのリーク電流を低減し、良好なＤＲＡＭのリフレッシュ特性を実現できる。
【０１３８】
（２）ロジック回路あるいはＤＲＡＭの周辺回路のＭＩＳＦＥＴとメモリセルの選択ＭＩＳＦＥＴとに要求される相反する要求を低コストで実現できる。
【０１３９】
（３）ロジック回路あるいはＤＲＡＭの周辺回路のＭＩＳＦＥＴとメモリセルの選択ＭＩＳＦＥＴが１チップに混載されている場合にも良好な信頼性を実現できる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置のチップ全体を示した平面図である。
【図２】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図３】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図４】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図５】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図６】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図７】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図８】（ａ）は比較のために示した半導体装置の一部拡大断面図であり、（ｂ）は実施の形態１の半導体装置の製造工程の一例を工程順に示した一部拡大断面図である。
【図９】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図１０】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図１１】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図１２】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図１３】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図１４】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図１５】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図１６】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図１７】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図１８】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図１９】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図２０】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図２１】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図２２】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図２３】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図２４】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図２５】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図２６】本発明者らの実験検討によるデータを示したグラフであり、プレート電極として窒化チタン膜と多結晶シリコン膜を用いた場合を比較したデータである。
【図２７】実施の形態１の半導体装置の製造工程の一例を工程順に示した断面図である。
【図２８】実施の形態２の半導体装置の製造工程の一例を工程順に示した断面図である。
【図２９】実施の形態２の半導体装置の製造工程の一例を工程順に示した断面図である。
【図３０】実施の形態２の半導体装置の製造工程の一例を工程順に示した断面図である。
【図３１】実施の形態２の半導体装置の製造工程の一例を工程順に示した断面図である。
【図３２】実施の形態２の半導体装置の製造工程の一例を工程順に示した断面図である。
【図３３】実施の形態２の半導体装置の製造工程の一例を工程順に示した断面図である。
【図３４】実施の形態２の半導体装置の製造工程の一例を工程順に示した断面図である。
【図３５】実施の形態２の半導体装置の製造工程の他の例を工程順に示した断面図である。
【図３６】実施の形態３の半導体装置の製造工程の一例を工程順に示した断面図である。
【図３７】実施の形態３の半導体装置の製造工程の一例を工程順に示した断面図である。
【図３８】実施の形態３の半導体装置の製造工程の一例を工程順に示した断面図である。
【図３９】実施の形態３の半導体装置の製造工程の一例を工程順に示した断面図である。
【図４０】実施の形態３の半導体装置の製造工程の一例を工程順に示した断面図である。
【図４１】実施の形態３の半導体装置の製造工程の一例を工程順に示した断面図である。
【符号の説明】
１  半導体基板
１ａ  ＤＲＡＭ領域
１ｂ  間接周辺回路領域
２  溝
３  シリコン酸化膜
４  シリコン酸化膜
５  ｎ型半導体領域
６  ｐ型ウエル
７  ｎ型ウエル
８  ゲート酸化膜
９  シリコン膜
１０  フォトレジスト膜
１１  シリコン膜（ｎ型シリコン膜）
１２  フォトレジスト膜
１３  シリコン膜（ｐ型シリコン膜）
１４  シリコン膜
１５  シリコン窒化膜
１６  フォトレジスト膜
１７  ゲート電極
１８  キャップ絶縁膜
１９  ｎ- 型半導体領域
２０  ｐ- 型半導体領域
２１  サイドウォール
２２  シリコン酸化膜
２３  フォトレジスト膜
２４  ｎ+ 型半導体領域
２５  フォトレジスト膜
２６  ｐ+ 型半導体領域
２７  フォトレジスト膜
２８  金属膜
２９  シリサイド膜
３０  シリコン窒化膜
３１  層間絶縁膜（シリコン酸化膜）
３２  プラグ
３３  プラグ
３４  層間絶縁膜
３５  プラグ
３６  絶縁膜
３７  溝
３８  多結晶シリコン膜
３９  下部電極
４０  シリコン窒化膜
４１  プレート電極
４４  シリコン酸化膜
４５  スルーホール
４６  プラグ
５０  シリコン膜
５１  ｎ型シリコン膜
５２  ｐ型シリコン膜
５３  ゲート電極
６０  ゲート絶縁膜
６１  ゲート電極
６２  半導体領域
６３  サイドウォール
６４  絶縁膜
６５  フォトレジスト膜
６６  金属膜
６７  シリサイド膜
Ｍ１  第１層配線
Ｍ２  第２層配線
Ａ  第１領域
Ｂ  第２領域
Ｃ  第３領域
ＢＬ  ビット線
ＣＮＴＬ  制御回路
Ｇ  ゲート電極
Ｉ  ゲート絶縁膜
ＩＦ  インターフェース回路
ＩＲ  不純物領域
Ｉｎｐ  不純物
ＭＡＲＹ  メモリアレイ
Ｐ  パス
ＰＷ  電源回路
ＳＡ  センスアンプ
ＷＤ  ワード線ドライバ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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