(57)【特許請求の範囲】
【請求項１】
それぞれが２またはそれ以上のイベントテスタを有し、その各イベントテスタは、各イベントを固定基準点あるいは直前のイベント点からの所定タイミングにおいて当該イベントテスタにより発生されるテストパターの変化点として規定するイベント形式で記述されたテストデータを格納した記憶手段を備え、そのイベント形式で記述されたテストデータに基づいてテストパターンを発生する、同一または異なる性能を有する複数のテスタモジュールと、
上記２以上のテスタモジュールを任意の位置に搭載するテストヘッドと、
そのテストヘッド上に設けられ、テスタモジュールと被試験デバイスを電気的に接続する手段と、
そのテストヘッドに搭載された上記テスタモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータと、により構成されることを特徴とする半導体試験システム。
【請求項２】
上記テスタモジュールの１の種類の性能は高速度で高タイミング確度であり、他の種類の性能は低速度で低タイミング確度である請求項１に記載の半導体試験システム。
【請求項３】
上記テスタモジュールと被試験デバイスを電気的に接続する手段と上記テスタモジュールとの接続仕様が標準化された請求項１に記載の半導体試験システム。
【請求項４】
上記テスタモジュールと被試験デバイスを電気的に接続する手段は、被試験デバイスを搭載する機構とその搭載する機構に接続された信号パターンを設けたパフォーマンスボードと、そのパフォーマンスボードと上記テスタモジュール間を電気的接続するための機構を有するテストフィクスチャにより構成され、これにより上記テスタモジュールと被試験デバイス間を電気的に接続する請求項１に記載の半導体試験システム。
【請求項５】
上記テスタモジュールは所定のテストピン数となるようにそのピン数の設定変更ができる請求項１に記載の半導体試験システム。
【請求項６】
上記テスタモジュールは所定のテストピン数となるようにそのピン数の設定変更ができ、その設定や変更はホストコンピュータからのアドレス設定によりされる請求項１に記載の半導体試験システム。
【請求項７】
上記テスタモジュールのそれぞれは複数のイベントテスタボードを有し、その各イベントテスタボードは所定数のテストピン用に割り当てられている請求項１に記載の半導体試験システム。
【請求項８】
上記テスタモジュールはその１のモジュールが１のイベントテスタボードである請求項７に記載の半導体試験システム。
【請求項９】
上記テスタモジュールはそれぞれその内部にコントローラを有し、上記ホストコンピュータからの指令に基づき各モジュールからテストパターンの発生と、そのテストパターンの被試験デバイスへの印加と、被試験デバイスからの出力信号の検証を行う請求項１に記載の半導体試験システム。
【請求項１０】
上記テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードはコントローラを有し、上記ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う請求項７に記載の半導体試験システム。
【請求項１１】
上記テストヘッド内において、上記高速高タイミング確度のテスタモジュールは、上記低速低タイミング確度のテスタモジュールよりも、上記接続手段に近接して設けられる請求項２に記載の半導体試験システム。
【請求項１２】
上記テストヘッド内において、上記高速高タイミング確度のテスタモジュールは、上記低速低タイミング確度のテスタモジュールよりも、上記接続手段に近接して設けられる請求項３に記載の半導体試験システム。
【請求項１３】
上記被試験デバイスはＢＩＳＴ（ビルトイン・セルフテスト）機能を有し、その被試験デバイス内のＢＩＳＴコントローラとの通信を行うテスタモジュールは、ＩＥＥＥ１１４９．１規格に基づく信号を発生するように形成されている請求項１に記載の半導体試験システム。
【請求項１４】
上記テスタモジュールのそれぞれは複数のイベントテスタボードを有し、その各イベントテスタボードは１のテストピン用に構成されており、かつその各イベントテスタボードは、上記ホストコンピュータからの指令に基づき各テスタボードからテストパターンの発生と被試験デバイスからの出力信号の検証を行うコントローラと、各イベントのタイミングデータを格納するためのイベントメモリと、
上記コントローラの制御のもとに、そのイベントメモリにアドレスデータを与えるアドレスシーケンサと、そのイベントメモリからのタイミングデータに基づいてテストパターンを形成する手段と、そのテストパターンを対応する被試験デバイスピンに与えその被試験デバイスからの応答出力信号を受けるピンエレクトロニクスと、により構成される請求項１に記載の半導体試験システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超ＬＳＩ等の半導体集積回路を試験するための半導体試験システムに関し、特に各種の異なるタイプの試験装置をモジュール化してそれらの複数個を組み合わせることにより、全体として異なる半導体試験システムを容易に構成できるようにするものである。また本発明の半導体試験システムは、高速高性能で少数の試験装置（テスタモジュール）を低速で多数の試験装置（テスタモジュール）と混在させることにより、全体として低コストで試験システムを構成することを可能とする。本発明による、テスタモジュールやテスタボードはイベントテスタとして構成され、イベントベースの試験パターンを発生させて、半導体回路を試験することができる。
【０００２】
【従来の技術】
超ＬＳＩ等の半導体集積回路（以後必要に応じて「被試験デバイス」ともいう）を試験するための半導体試験システム（ＩＣテスタと通称される）の典型的な構成例を第１図に示す。
【０００３】
第１図において、テストプロセッサ１１は試験装置内に設けられた専用プロセッサであり、試験装置の動作をテスタバスを経由して制御する。パターン発生器１２はテストプロセッサからのパターンデータに基づき、タイミングデータと波形データを、それぞれタイミング発生器１３、波形整形器１４に与える。パターン発生器１２からの波形データとタイミング発生器１３からのタイミング信号により、試験パターン（テストパターン）が波形整形器１４により形成され、ドライバ１５を経由して、被試験デバイス（ＤＵＴ）１９に印加される。
【０００４】
ＤＵＴ１９からの結果としての応答出力は、アナログコンパレータ１６により、所定のスレッショルドレベルで論理信号に変換され、ロジックコンパレータ１７において、パターン発生器１２で形成された期待値と論理比較される。比較結果はＤＵＴ１９のアドレスに対応して、フェイルメモリ１８に記憶される。ドライバ１５、アナログコンパレータ１６および、被試験デバイスのピンを切り替えるスイッチ（図示せず）等はピンエレクトロニクス２０に設けられている。
【０００５】
上記のような回路構成は、半導体試験装置のテストピン毎に設けられる。したがって、大型の半導体試験装置では例えば２５６テストピンから２０４８テストピンのようにその数が大きいため、第１図の回路構成をそれと同数備えることにより、非常に大型の装置となる。第２図はそのような半導体試験システムの外観の概略を示している。半導体試験システムはメインフレーム２２と、テストヘッド２４と、ワークステーション２６で構成されている。
【０００６】
ワークステーション２６は例えばグラフィック・ユーザ・インタフェース（ＧＵＩ）を備え、使用者と試験システムのインタフェースをするためのコンピュータであり、試験システムの操作やテストプログラムの作成や実行の指示を行う。メインフレーム２２には、第１図におけるテストプロセッサ１１、パターン発生器１２、タイミング発生器１３、波形整形器１４およびロジックコンパレータ１７等が各テストピン数に応じて搭載される。
【０００７】
テストヘッド２４には第１図のピンエレクトロニクス２０を搭載した回路基板が多数装備されている。テストヘッド２４は例えば円筒状に形成されて、その内部にピンエレクトロニクス回路基板が放射状に装備されている。そのテストヘッドの上面には、被試験デバイス１９が、パフォーマンスボード２８上の中央部において、例えば試験ソケットに挿入される。
【０００８】
ピンエレクトロニクス回路とパフォーマンスボード２８間は、電気信号を伝達するための接触機構であるピン（テスト）フィクスチャ２７が設けられている。ピンフィクスチャ２７には多数のポゴピン等が設けられて、ピンエレクトロニクスとパフォーマンスボードを電気的に接続する。被試験デバイス１９は、ピンエレクトロニクスからの試験パターンを受けて、それに対する応答信号を送出する。
【０００９】
ところで従来の半導体試験システムでは、被試験デバイスに印加するための試験パターンを形成するために、いわゆるサイクルべース形式で記述された試験データを用いている。サイクルベース形式では、テストパターンの各変数は、テスタの各試験サイクル（テスタレート）との関係で定義されている。すなわち、試験データに含まれる、試験サイクル（テスタレート）記述、波形（波形種類、エッジタイミング）記述、およびベクタ記述を用いて、所定のサイクルにおけるテストパターンを形成している。
【００１０】
一方、被試験デバイスの設計時においては、コンピュータ支援による設計（ＣＡＤ）手法が用いられ、その設計の検証にはテストベンチによる論理シミュレーションが行われ、その検証データが得られる。このテストベンチによるデータはいわゆるイベント形式で記述されている。イベント形式においては、注目するテストパターンが１から０にあるいは０から１にスイッチするときのその変化点（イベント）を、時間の経過との関係で現している。時間の経過は、例えばある基準点からの連続した絶対的時間差として、あるいは直前のイベントからの相対的時間差として現されることが一般である。
【００１１】
このようなサイクルベースの試験データによる試験パターン形成と、イベントベースの試験データによる試験パターンの形成の比較については、本発明の発明者等による米国特許出願番号０９／３４０、３７１に記載されている。さらに、本出願の発明者等は新たな形式の半導体試験装置としてイベントテスタを提案している。このイベントテスタの構成や動作については、米国特許出願番号０９／４０６，３００に詳述されている。
【００１２】
半導体試験システムにおいては、上述のように多数の同一回路基板等がテストピン数と同数あるいはそれ以上装備され、大規模なシステムを構成している。従来の半導体試験システムでは、これらの回路基板等は全て同一構成、同一性能で構成されている。
【００１３】
すなわち、高速高性能な試験システム、例えば５００ＭＨｚのテストレートでタイミング確度８０ピコセカンドの仕様による場合は、テストピンに対応する全ての回路基板がこの性能を満たすように同一に構成される。このため半導体試験システム全体としてのコストが非常に高くなる。また全て同一の回路を各テストピンに実装するので、試験システムは画一的な試験内容しか実施できない。
【００１４】
しかし実際の被試験デバイスは、全ての入出力ピンにおいて、最高性能を要することはほとんど皆無である。例えば、非常に高速な動作をし、そのため高速な試験信号を与える必要があるピンはわずか数ピンであり、他の数百ピンは低速な動作のみを行うため、低速な試験信号を与えればよいようなＬＳＩデバイスが一般的である。また最近特に注目されているシステムオンチップ（ＳｏＣ）のような半導体デバイスも、上記のような信号速度の関係が当てはまる。
【００１５】
このように、従来の半導体試験システムは、現実の被試験デバイスのわずかのピンでのみ必要とする性能を全てのテストピンに備えているため、全体のコストが高くならざるを得なかった。また同一構成同一性能の回路をテストピン数にわたり備えるため、試験システムに柔軟性が欠け、異なるタイプの試験を平行に行うことはできない。
【００１６】
従来の半導体試験システムにおいて、上記のように同一回路構成を多数搭載する理由、すなわち異なる回路構成を混在させていない理由の１つは、上述したサイクルベースによる試験データを用いているからである。サイクルベースにより試験パターンを形成する方式では、ソフトウェアやハードウェアが複雑になり、異なる回路構成を混在させることは実際上困難だからである。
【００１７】
その理由を説明するために、ここでサイクルベースの試験データを用いて試験パターンを形成する場合と、イベントベースの試験データを用いて同一の試験パターンを形成する場合の比較を第３図の波形等を用いて簡単に示す。より詳細には本出願と同じ譲受人の有する上記の米国特許出願に記載されている。
【００１８】
第３図の例では、半導体デバイスの設計段階で得られた、論理シミュレーションの結果データを格納したダンプファイル３７からのデータを利用して試験パターンを形成する場合を示している。そのダンプ出力データは、設計したＬＳＩデバイスの入出力信号変化とその時間をイベントベースで現わしたデータであり、例えば波形４１を表現するような場合、右下部の記述４８のようになっている。
【００１９】
その記述に基づいて、波形４１に示すようなテストパターンを形成することを想定する。この波形４１では、ピン（テスタピンあるいはテストチャンネル）ＳａとＳｂから発生されるテストパターンの波形が描かれている。この波形を表現するための、イベントデータは、記述４８に示すように、各イベントをセットエッジＳａｎ，Ｓｂｎとそのタイミング（例えば基準点からの時間の経過）、およびリセットエッジＲａｎ、Ｒｂｎとそのタイミングで記述されている。
【００２０】
従来の半導体試験装置で使用するサイクルベース方式によりテストパターンを形成するためには、試験データを試験サイクル（テスタレート）、波形（波形種類、エッジタイミング）、およびベクタの各記述に分けて構成する必要がある。その記述例を第３図中央部および左部に示す。サイクルベースのテストパターンの場合、左部の波形４３のように、テストパターンを各試験サイクル（ＴＳ１，ＴＳ２，ＴＳ３）に分けて、その試験サイクルの中で各波形とそのサイクル内での遅延時間を定義する。
【００２１】
そのための波形、タイミングおよび試験サイクルのデータ記述例が、タイミングデータ（テストプラン）４６に示されており、その波形の”１”または”０”あるいは”Ｚ”等の論理がベクタデータ（パターンデータ）４５に示されている。例えばタイミングデータ４６では、試験サイクルが”ｒａｔｅ”としてその時間間隔が規定され、波形種類はＲＺ（リターンゼロ），ＮＲＺ（ノンリターンゼロ），ＸＯＲ（排他論理）等で規定される。さらに各波形のタイミングが、該当する試験サイクルのエッジからの遅延時間として規定される。
【００２２】
このように従来の半導体試験システムでは、サイクルベースでテストパターンを形成するため、パターン発生器、タイミング発生器あるいは波形整形回路のハードウェア構成が複雑となっており、またそれらハードウェアで使用するソフトウェアも複雑となっている。また各ピン（上例のＳａとＳｂ）間が共通のテストサイクルで扱われるため、各ピン間で異なるサイクルのテストパターンを同時に発生することは困難である。
【００２３】
したがって、従来の半導体試験システムでは、全てのテストピンについて同一の回路構成を採用しており、異なる性能のボードを混在させることは困難であった。このため、例えば高速タイプの回路構成をとっていても、低速タイプで必要とする性能（例えば高電圧大振幅やドライバの禁止機能等）を備える必要があり、高速性能を直接的に実現するさまたげともなっている。
【００２４】
一方イベントベースにより試験パターンを形成する場合には、メモリに蓄積したセット・リセットのデータとそのタイミングデータを読み出すのみでよく、そのハードウェアやソフトウェアの構成は極めて単純である。また各ピンがサイクルではなく、イベントの有無として独立に動作できるため、異なる機能や周波数レンジのテストパターンを同時に形成することができる。
【００２５】
上述のように、本発明の発明者等はイベント方式の半導体試験システムを提案している。この方式ではハードウェアの構成もソフトウェアの内容も極めて単純となるため、異なる性能の試験回路が混在してもシステム全体として機能できる。またテストピン間が相互に独立して動作できるので、異なる機能や周波数レンジのテストを同時に平行して実施することができる。
【００２６】
【発明が解決しようとする課題】
したがって、本発明の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で組み合わせて構成することができる半導体試験システムを提供することにある。
【００２７】
本発明の他の目的は、異なるピン数や性能のモジュールを自由に組み合わせてテスタ本体（テストヘッド）に組み込めるように、テスタ本体とモジュールとの接続部分の仕様を標準化した半導体試験システムを提供することにある。
【００２８】
本発明のさらに他の目的は、高速動作のテスタモジュールと低速動作のテスタモジュールを組み合わせることにより、被試験デバイスで必要とする試験を全体として低コストで実現できる半導体試験システムを提供することにある。
【００２９】
本発明のさらに他の目的は、高速動作テスタモジュール（テスタボード）と低速動作テスタモジュール（テスタボード）を、その動作速度に応じて異なる配置となるようにした内部構造のテストヘッドを有する半導体試験システムを提供することにある。
【００３０】
本発明の他の目的は、１の被試験デバイスが複数の異なるタイプの機能素子を有するシステム（システムオンチップ）となっている場合、その被試験デバイスの試験を低コスト高効率で試験できる半導体試験システムを提供することにある。
【００３１】
【課題を解決するための手段】
本発明の半導体試験システムは、２以上の異なる種類の性能を有するテスタモジュールと、その異なる種類の性能を有する２種以上のテスタモジュールを２個以上組み合わせて搭載するテストヘッドと、そのテストヘッド上に設けられ、テスタモジュールと被試験デバイスを電気的に接続する手段と、そのテストヘッドに搭載された上記テスタモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータとにより構成される。例えばテスタモジュールの一方の性能は高速度で高タイミング確度であり、他方の性能は低速度で低タイミング確度である。
【００３２】
また本発明の半導体試験システムにおいては、上記テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードは、ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与え、その被試験デバイスからの出力信号の検証を行う。
【００３３】
さらに本発明の他の態様では、上記テストヘッド内において、高速高タイミング確度のテスタモジュールやテスタボードは、低速低タイミング確度のテスタモジュールやテストボードよりも、テストフィクスチャやパフォーマンスボードに近接して設けられる。
【００３４】
このように、本発明の第１の態様における半導体試験システムは、完全なモジュール化が達成できるので、被試験デバイスの種類や試験目的等に応じた柔軟な構成とすることができる。また高速動作をする被試験デバイスであっても、現実に高速動作をしているピンは限られており、したがって現実の試験システムに必要な性能としては、少数のテストピンのみが高速であればよい。テストヘッドとテスタモジュールの接続部の仕様が標準化され、テスタモジュールをテストヘッド内のどの位置にも搭載可能である。本発明の場合、多数の低速テスタモジュールを少数の高速テスタモジュールと組み合わせることにより、低コストで高速デバイスの試験が可能となる。
【００３５】
本発明の第２の態様による半導体試験システムでは、上述のように、テスタボード等をその動作速度に応じて収納位置を設定する。例えば高速高タイミング確度のテストボードは、低速低タイミング確度のテストボードよりも、被試験デバイス（したがってテストフィクスチャやパフォーマンスボード）に近接して設けられる。この場合は、上記第１の態様における完全モジュール化と異なり、自由にテストボードの位置を変更することはできないが、必要なシステム性能を低コストで実現することができる。
【００３６】
また本発明の半導体試験システムでは、テスタモジュール（テスタボード）をテスト実行に必要な情報を全て有するイベント形式で構成している。したがって、従来方式で必要とした各テストサイクルの開始を示す同期信号やその同期信号に同期して動作するパターン発生器等を必要としない。このため各テストピンが独立して動作可能となり、上述のように、異なる性能のテスタモジュールを混在させて１つのシステムとして機能させることが可能となる。さらに必要とするハードウェア量を大幅に減少でき、かつ各モジュールを制御するためのソフトウェアは大幅に単純化される。このため、全体としての物理的装置を小型化でき、したがってコストの低下や設置フロアスペースの減少、それらに伴う各種費用の削減が実現できる。
【００３７】
さらに本発明の試験システムは、電子設計自動化（ＥＤＡ）手法による設計の段階で得られた被試験デバイスの論理シミュレーションデータを直接的に使用してテストパターンを形成し、その被試験デバイスの試験を実行できる。このため本発明の半導体試験システムは、デバイスの設計から検証までのターンアラウンドタイムを大幅に短縮でき、試験コストの低下と試験効率の向上を実現できる。
【００３８】
【発明の実施の形態】
本発明の実施例を第４図ー第８図を参照して説明する。第４図は本発明の第１の態様を示す概念図である。この発明の半導体試験システムでは、テストヘッド（テスタ本体）にモジュール化したテスタ（以後「テスタモジュール」）を複数個自由に搭載できるように構成している。テスタモジュールは例えば高速モジュールＨＳＭと低速モジュールＬＳＭが用意され、それらを必要に応じて組み合わせる。
【００３９】
テストヘッド１２４には複数のテスタモジュールが、例えばそのテストヘッドに結合されるテストフィクスチャ１２７のピン数や被試験デバイスの種類やピン数に応じて組み合わされる。後述のように、テストフィクスチャ１２７とテスタモジュールのインタフェースはその仕様を標準化しておき、テスタモジュールをテストヘッド内のどの位置に組み込むことも可能とする。
【００４０】
テストフィクスチャ１２７は、例えばポゴピンのような伸縮可能なコネクタを多数搭載し、テスタモジュールとパフォーマンスボード１２８を電気的かつ機械的に結合する。被試験デバイス１９は、パフォーマンスボード１２８上のテストソケットに挿入されて、半導体試験システムとの電気的接続がされる。
【００４１】
各モジュールは所定のテストピン数のグループとされる。例えば１個の高速モジュールＨＳＭには１２８ピン（チャンネル）分のボードが搭載され、１個の低速モジュールＬＳＭには２５６（チャンネル）ピン分のボードが搭載される。これらの数値は単なる例であり、より小さなピン数あるいは大きなピン数のグループでもよい。
【００４２】
例えば高速テスタモジュールは、テストレートが５００ＭＨｚあるいは１．２ＧＨｚでありタイミング確度８０ピコセカンドのような高周波数高確度の性能を有するモジュールである。また低速テスタモジュールは、テストレートが１２５ＭＨｚでありタイミング確度２００ピコセカンドのような比較的低周波数低確度の性能を有するモジュールである。
【００４３】
テスタモジュール内の各ボードは、後述するようなイベントテスタとして構成され、被試験デバイス１９の対応するピンにテストパターンを、パフォーマンスボード１２８を経由して与える。またテストパターンに対する被試験デバイス１９の応答出力がパフォーマンスボード１２８を経由して対応するテスタモジュール内のボードに与えられ、例えば期待値と比較されてその正否が判定される。
【００４４】
各テスタモジュールにはインタフェース（接続部）１２６が設けられている。この接続部１２６はテストフィクスチャ１２７の標準仕様に合致するように構成される。例えば対象とするテストヘッドに用いられるテストフィクスチャ１２７の接続ピンの構造、インピーダンス、ピン間距離（ピンピッチ）あるいは相対位置等が標準仕様化される。この標準仕様にマッチするインターフェイス１２６をテスタモジュールに備えることにより、テスタモジュールの自由な組み合わせにより試験システムを構成できる。
【００４５】
このような本発明の構成により、被試験デバイスに合った最適のコストパフォーマンスの試験システムを構成できる。また試験システムの性能を向上させる場合でも、１部のテストモジュールを交換することにより達成される場合が多いので、全体として試験設備の長寿命化が実現できる。さらに複数の異なる性能のモジュールの混在が可能なため、必要な性能を該当するモジュールで直接的に実現することができるので、試験システムの性能向上が容易になる。
【００４６】
第６図に本発明による半導体試験システムの外観図例を示す。第６図において、ホストコンピュータ（メイン・システム・コンピュータ）６２は、例えばグラフィック・ユーザ・インタフェース（ＧＵＩ）を有するワークステーションであり、ユーザインタフェースとして機能するとともに、試験システム全体の動作制御を行う。ホストコンピュータ６２と試験システム内部のハードウェアは、システムバス６４（第５および７図）により接続される。
【００４７】
イベントテスタは従来のサイクルベースで構成された半導体試験システムと異なり、パターン発生器やタイミング発生器等に相当するハードウェアを要しない。したがって、モジュール化したイベントテスタを全てテストヘッド（テスタ本体）１２４内に収容する構成として、全体の物理的サイズを大幅に縮小できる。
【００４８】
第５図は、本発明によるテスタモジュール内の各イベントテスタボード６６の構成例を示すブロック図である。この試験装置の詳細については、上記の米国特許出願のほか、同一譲受人による米国特許出願番号０９／２５９４０１にも詳述されている。
【００４９】
ボード書き込みデコーダ５３とコントローラ６７は、システムバス６４を経由してホストコンピュータ６２に接続される。ボード書き込みデコーダ５３は、被試験デバイスのピンに対応するイベントテスタボードの割り当てを行うために、ボード内のレジスタにホストコンピュータ６２からのデータを書き込む際に用いる。例えばホストコンピュータからグループ指定アドレスがシステムバス６４へ出された場合に、そのアドレスを解読して自己のボード内のレジスタへデータの書き込みを可能にする。
【００５０】
コントローラ６７は例えば各イベントテスタボード毎に設けられ、ボード内部の動作、例えばイベント（テストパターン）の発生、デバイスピンの出力信号の検証、フェイルデータの収集等を制御する。コントローラは各ボードごと（すなわちピン毎に）に設けても良いし、複数のボード単位で備えても良い。またコントローラ６７はボードに備える必要は必ずしもなく、ホストコンピュータ６２から各イベントテスタボードを直接的に制御してもよい。
【００５１】
アドレス制御部５８は、例えば単純な形態としてはプログラムカウンタであり、この図の場合、フェイルメモリ５７やイベントメモリ６０のアドレスを制御している。イベントタイミングデータは、テストプログラムとして、ホストコンピュータからイベントメモリ６０に転送される。
【００５２】
上記のように、イベントメモリ６０は、各イベント（１から０、０から１の変化点）のタイミングを現すイベントタイミングデータを格納する。例えばイベントタイミングデータ中の基本クロック周期の整数倍のデータと、タイミングデータ中の基本クロック周期の端数データとに分けて格納している。好ましくはこのようなタイミングデータは、圧縮されてイベントメモリ６０に格納される。
【００５３】
デコンプレッション・ユニット６５は、イベントメモリ６０からの圧縮されたタイミングデータを伸張させる。タイミングカウント・スケーリング６３は、イベントタイミングデータを加算しあるいは倍率変更して、各イベントのタイミングを所定の基準時間からのタイミング（遅延時間）としてあらわす。
【００５４】
イベント発生器１６４は、その結果としてのタイミングデータにより、テストパターンを発生し、ピンエレクトロニクス６１を経由して、被試験デバイス１９に与える。被試験デバイスの応答を検証することにより、デバイス１９の所定ピンの試験が実行される。ピンエレクトロニクス６１は、第１図の従来技術の構成例と同様に、主として対応するデバイスピンに与える試験パターンを駆動するドライバと、デバイスピンからの応答出力信号を受けてその電圧値を判定するアナログコンパレータで構成される。
【００５５】
以上、イベントテスタの構成概要を説明した。このテスタでは被試験デバイスへの入力信号およびその出力比較は、イベント形式で取り扱われている。上述のようにイベント形式では、入力信号や出力比較信号の変化情報はアクション情報（セット・リセット）と時間情報（基準点からの時間）により構成されている。
【００５６】
従来技術による試験システムでは、イベント形式で必要とするメモリ容量を低減するためにサイクルベースを採用していた。サイクルベースでは、上記時間情報をサイクル情報（同期信号）と遅延時間情報として、上記アクション情報を波形モードとパターンデータとして構成している。この場合、遅延時間はそのデータ数に制限があり、またパターンデータを柔軟に発生させるためにはループやサブルーチンのような機能を多用する必要があった。したがって、全体として複雑な構成と動作が必要であった。
【００５７】
本発明のイベントテスタでは、従来のサイクルベースの試験システムのような複雑な構成や動作を要しないので、テストピンの増加や異なる性能のテストピンの混在が容易に実現できる。イベントテスタは大きなメモリ容量を必要とするが、メモリが急速に高密度化低価格化する現在、メモリ容量の増大はさほど重要ではない。
【００５８】
第７図は本発明をシステムオンチップの試験に用いた場合の適用例を示す。この試験システムにおいて、複数のテスタモジュールをシステムオンチップの各機能コアに対応して分配して、各機能コアの検証と、そのコア間のインターファイス、さらにはシステムオンチップ全体の検証をするための構成を示している。
【００５９】
上述のように、多くのデバイス試験の場合、わずかな数のピンのみが高速で高タイミング確度の試験を要し、他のピンは低速でより低タイミング確度でよい。本発明の構成はそのような現実の試験の状況にマッチして、低コストで高性能の試験を効率よく実施できる。
【００６０】
また本発明の構成は、最近の半導体素子に多く取り入れられているＢＩＳＴ（ビルトイン・セルフテスト）の試験にも好都合である。このようなＢＩＳＴ機能を備えたデバイスは、ＢＩＳＴコントローラを有し、試験の際にはこのコントローラを通じてテスタとのインタフェースを行う。ＩＥＥＥ１１４９．１基準に規定されるように（バウンダリスキャン用ＴＡＰコントローラ）、このＢＩＳＴコントローラとテスタとの通信は、５ピンのインタフェースによりなされる。このインタフェースは、高速動作を必要とされ、第７図の例ではこのためのテスタモジュールをインタフェース・ピン・グループ（ＩＰＧ）モジュールとして示している。
【００６１】
したがって、第７図の例では、テスタモジュール６６1は低速モジュール（ＬＳＭ）、テスタモジュール６６2は高速モジュール（ＨＳＭ）、テスタモジュール６６3はＢＩＳＴ用インタフェースモジュール（ＩＰＧ）、テスタモジュール６６4および６６5はそれぞれ低速モジュール（ＬＳＭ）としている。すなわちこの例では、システムオンチップの各機能コアのうち、マイクロプロセッサコアは高速試験を必要とし、テスタモジュール６６3に対応する機能固有コアはＢＩＳＴ機能を有すると仮定している。各テスタモジュール６６のピン数は被試験デバイス（機能コア）のピンに対応して、例えば６４ー２５６のように割り当てられる。この割り当てはホストコンピュータからの指令により変更可能とされている。
【００６２】
第７図の例におけるシステムオンチップの検証において、システムオンチップそのものを直接検証するのではなく、各機能コア別に作られたシリコンＩＣを各テスタモジュールにより検証する方法を用いている。メインシステムコンピュータ６２からシステムバス６４を経由して、各テスタモジュールに、システムオンチップの設計段階で作成されたテストベンチデータが与えられ、これを基にしてテストパターンが発生される。これらの詳細については、本件出願と同一の譲受人によりされた別の米国特許出願番号０９／４２８７４６に開示されている。
【００６３】
第８図は本発明の第２の態様を示す概念図である。この図では半導体試験システムのテストヘッド２２４内のボードの配置例を示している。高速高タイミング確度のテスタモジュールあるいはテスタボードは、被試験デバイスまでの信号経路を最短とする必要がある。一方、低速低タイミング確度のテスタモジュールは被試験デバイスまでの距離が比較的長くてもよい。
【００６４】
このため第８図（Ａ）および第８図（Ｂ）に示すように、高速テスタボードあるいは高速テスタモジュールをテストヘッド２２４の上部に例えば、放射状に配置し、低速テスタボードあるいは低速テスタモジュールをテストヘッド２２４の下部に配置する。このようにすることにより、高速信号用のテストフィクスチャ２２７までの信号線が短くでき、高速性能を維持できる。
【００６５】
この第２の態様による半導体試験システムでは、上述のように、テストボードをその動作速度に応じて収納位置を設定する。この場合は、上記第１の態様の完全モジュール化の場合と異なり、自由にテストボードの位置を変更することはできない。テストボードの動作速度に応じてその収納位置が固定的に定めれるからである。このように動作速度に応じてテストヘッド内のボード位置を定めることにより、異なる性能のテストボードを混在させることができ、したがって必要なシステム性能を低コストで実現することができる。
【００６６】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【００６７】
【発明の効果】
以上のように、本発明の半導体試験システムは、完全なモジュール化が達成できるので、被試験デバイスの種類や試験目的等に応じた柔軟な構成とすることができる。また高速動作をする被試験デバイスであっても、現実に高速動作をしているピンは限られており、したがって現実の試験システムに必要な性能としては、少数のテストピンのみが高速であればよい。本発明の場合、多数の低速テスタモジュールと少数の高速テスタモジュールを組み合わせることにより、低コストで高速デバイスの試験が可能となる。
【００６８】
また本発明の半導体試験システムでは、テスタモジュール（テスタボード）をテスト実行に必要な情報を全て有するイベント形式で構成している。したがって、従来方式で必要とした各テストサイクルの開始を示す同期信号やその同期信号に同期して動作するパターン発生器等を必要としない。このため各テストピンが独立して動作可能となり、上述のように、異なる性能のテスタモジュールを混在させて１つのシステムとして機能させることが可能となる。また必要とするハードウェア量を大幅に減少でき、かつ各モジュールを制御するためのソフトウェアは大幅に単純化される。このため上述のように、異なる性能のテスタモジュールを混在させて１つのシステムとして機能させることが可能となる。また第６図に示すように、全体としての物理的装置を小型化でき、したがってコストの低下や設置フロアスペースの減少、それに伴う各種費用の減少が実現できる。
【００６９】
さらに本発明の試験システムは、電子設計自動化（ＥＤＡ）手法による設計の段階で得られた被試験デバイスの論理シミュレーションデータを直接的に使用してテストパターンを形成し、その被試験デバイスの試験を実行できる。このため本発明の半導体試験システムは、デバイスの設計から検証までのターンアラウンドタイムを大幅に短縮できる、試験コストの低下と試験効率の向上を実現できる。
【図面の簡単な説明】
【図１】従来技術における半導体試験システム（ＬＳＩテスタ）の基本的構成例を示すブロック図である。
【図２】従来技術における半導体試験システムの一般的な外観を示す概念図である。
【図３】従来の半導体試験装置において、サイクルベースによりテストパターンを形成するためのデータ記述例と、それと同一のテストパターンをイベントベースでテストパターン形成するためのデータ記述例を比較するための図である。
【図４】本発明によるテスタモジュールをテストヘッドに組み込むことにより異なる性能にグループ分けされたテストピンを有する半導体試験システムを構成するための概念図である。
【図５】本発明によるイベントベースで形成され、テスタモジュールに組み込まれるイベントテスタボードの回路構成例を示すブロック図である。
【図６】本発明におけるモジュール形式半導体試験システムの外観を示す概念図である。
【図７】本発明によるイベントベースで形成された異なる試験速度のテスタモジュール（テスタボード）を組み合わせて、システムオンチップのような被試験デバイスを試験するのに好適な半導体試験システムを構成する例を示すブロック図である。
【図８】（Ａ）および（Ｂ）は、本発明による異なる性能のテスタとボードを、その性能に応じてテストヘッド内の所定位置に配置する例を示す概念図である。
【符号の説明】
１９          被試験デバイス
１２４        テストヘッド
１２６        インタフェース（接続部）
１２７        テストフィクスチャ
１２８        パフォーマンスボード
ＬＳＭ        低速モジュール
ＨＳＭ        高速モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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