(57)【特許請求の範囲】
【請求項１】
電圧供給ラインの電圧降下をフィルタするために使用される少なくとも１つの共通のフィルタ・コンデンサを共有する揮発性メモリ・バンクをリフレッシュする方法であって、前記方法は、
少なくとも１つのフィルタ・コンデンサを第２のメモリ・バンクと共有している第１のメモリ・バンクのリフレッシュを起動する段階と、
第１のメモリ・バンクのリフレッシュの起動後に第１および第２のメモリ・バンクで共有している前記少なくとも１つのフィルタ・コンデンサを共有していない第３のメモリ・バンクのリフレッシュを起動する段階と、
第３のメモリ・バンクのリフレッシュの起動後に第２のメモリ・バンクのリフレッシュを起動する段階と、
前記第２のメモリ・バンクのリフレッシュの起動後に、前記少なくとも１つのフィルタ・コンデンサを共有していない第４のメモリ・バンクのリフレッシュを起動する段階と、
を含み、第１および第２のメモリ・バンクは、連続してリフレッシュされないことを特徴とする前記方法。
【請求項２】
請求項１記載の方法であって、前記第１、第２および第３のメモリ・バンクは、ＣＭＯＳメモリ・バンクである前記方法。
【請求項３】
請求項１記載の方法であって、前記第４のメモリ・バンクと第３のメモリ・バンクは、別のフィルタ・コンデンサを共有している前記方法。
【請求項４】
請求項１記載の方法であって、前記リフレッシュは、それぞれＣＡＳビフォーＲＡＳリフレッシュである前記方法。
【請求項５】
少なくとも１つの共通コンデンサを共有する第１および第２のメモリ・バンクに対してリフレッシュを行う時に発生する供給電圧の降下を低減する方法であって、前記方法は、
少なくとも１つのコンデンサを第２のメモリ・バンクと共有している第１のメモリ・バンクに対してリフレッシュを起動する段階と、
第１および第２のメモリ・バンクで共有している前記少なくとも１つのコンデンサを共有していない少なくとも１つの他のメモリ・バンクに対して十分な回数のリフレッシュ・サイクルが起動された後で第２のメモリ・バンクに対するリフレッシュを起動する段階と、
第２のメモリ・バンクに対するリフレッシュが起動された後に第１および第２のメモリ・バンクで共有している前記少なくとも１つのコンデンサを共有していない他のメモリ・バンクに対するリフレッシュを起動する段階と、
を含み、第２のメモリ・バンクに対するリフレッシュは、第１および第２のメモリ・バンクを連続的にリフレッシュする場合よりも大きな供給電圧降下が第１および第２のメモリ・バンクに接続された電圧供給線に生じないことを特徴とする前記方法。
【請求項６】
請求項５記載の方法であって、前記十分な回数のリフレッシュ・サイクルは、１回のリフレッシュ・サイクルである方法。
【請求項７】
請求項５記載の方法であって、前記リフレッシュは、それぞれＣＡＳビフォーＲＡＳである前記方法。
【発明の詳細な説明】
発明の背景
発明の分野
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）内のメモリセルをリフレッシュする方法に関するものであって、更に詳細には、ＣＭＯＳを使用したＤＲＡＭのドレイン電圧におけるリフレッシュ雑音を低減する方法に関する。
関連技術の説明
当業者にはよく知られているように、ダイナミックランダムアクセスメモリは、ＤＲＡＭ内のメモリセルを定期的にリフレッシュして、各メモリセル内に記憶されているデータが壊れたり、時間の経過とともに減衰したりすることのないようにする必要がある。ＤＲＡＭ内のメモリの各行を定期的にリフレッシュすることによって、その行の中の容量性メモリセルの各々に対してエネルギーが供給され、そのメモリセル中に記憶されているデータが減衰しないことになる。このように、リフレッシュは、揮発性メモリのためのメモリ記憶の本質的な要素である。
リフレッシュは、ＣＡＳ（列アドレス選択）ビフォーＲＡＳ（行アドレス選択）（ＣＡＳ  ｂｅｆｏｒｅ  ＲＡＳ）であるか、あるいはＲＡＳオンリー（ＲＡＳ−ｏｎｌｙ）リフレッシュである。ＣＡＳビフォーＲＡＳリフレッシュは、ＲＡＳ信号をアサート（ａｓｓｅｒｔ）する前にＣＡＳ信号をアサートして、次のサイクルがリフレッシュサイクルであることを示すことを含む。ＣＡＳビフォーＲＡＳのアサートに応答して、メモリ内の内部アドレスカウンターは、リフレッシュすべき次の行の行アドレスを供給する。ＲＡＳオンリーリフレッシュも同様に動作し、メモリの選ばれた行をリフレッシュするが、リフレッシュすべき行のアドレスは、この場合、外部リフレッシュ回路によって供給される。
しかし、リフレッシュが実行される度に、リフレッシュされるＤＲＡＭ中の電流サージが、ＤＲＡＭへ供給されている電圧ラインの電圧降下を引き起こす。ライン電圧中の電圧降下によって引き起こされる雑音は、そのＤＲＡＭあるいは同じ電圧を供給されている他のＤＲＡＭの動作に影響を与えることが考えられる。このことは、特にＣＭＯＳ技術を採用したＤＲＡＭの場合に言える。それはそのようなＤＲＡＭの内部回路が急激な電圧降下や雑音に特に敏感なためである。
このように、リフレッシュサイクル中の大きな雑音スパイクを防止するために、以前のリフレッシュ法では、隣接するシングル・イン・ラインのメモリモジュール（ＳＩＭＭ）へ互い違いにリフレッシュを与えてリフレッシュが１つ置きに発生し、少なくとも１クロックサイクルは離すようにしている。更に、リフレッシュアクセスによって引き起こされる電圧降下の大きさを減らすために、各メモリバンクに対してフィルタリングコンデンサを設け、大きな電流が引き出される間にライン電圧を保持するようにしている。この方式は、１つのリフレッシュの間に生成される電圧降下を複数のクロックサイクルにわたって均一に分散させるように働くものの、それでも電圧降下の低減化は最適化されていない。これは、しばしば隣接するメモリバンクが１個または複数のフィルタリングコンデンサを共有し、そのため、例えば、第１と第２のメモリバンクが順にリフレッシュされたとすれば、そのフィルタリングコンデンサは、正常なライン電圧にまで再充電されるのに十分な回復時間を持てないことになる。このように、もし同じフィルタリングコンデンサを共有するメモリバンクが、引き続くクロックサイクルでリフレッシュされることになれば、そのアクセスされたメモリバンクへつながる電圧供給ライン上には十分大きな電圧降下が観測され、その結果、雑音はＤＲＡＭの動作に影響を及ぼすことになろう。
発明の概要
電圧供給ライン上の電圧降下をフィルタリングするために用いられる共通のフィルタリングコンデンサを共有する揮発性のメモリバンクをリフレッシュするための方法は、第２のメモリバンクと一緒に前記フィルタリングコンデンサを共有する第１のメモリバンクのリフレッシュを起動すること、前記第１のメモリバンクのリフレッシュの起動の後、前記第１および第２のメモリバンクとコンデンサーを共有していない第３のメモリバンクのリフレッシュを起動すること、そして前記第３のメモリバンクのリフレッシュの起動の後、前記第２のメモリバンクをリフレッシュする工程を含む。
１つの好適実施例に従えば、前記第１、第２および第３のメモリバンクは、ＣＭＯＳメモリバンクである。
別の好適実施例に従えば、本方法は、前記第２のメモリバンクのリフレッシュの起動に続いて、前記第３のメモリバンクと一緒に別のフィルタリングコンデンサを共有する第４のメモリバンクのリフレッシュを起動する工程を含む。
別の態様においては、本発明は、共通コンデンサーを共有するメモリバンクに対するリフレッシュ時に発生する供給電圧の降下を減らす方法であって、供給電圧の降下は、リフレッシュが発生する度毎に、そのメモリバンクにおいて観測される。リフレッシュサイクル間の間隔は、前記第１および第２のメモリバンクへの引き続くリフレッシュによって、前記第１および第２のメモリバンクのいずれか一方へ単一のリフレッシュを与える場合よりも大きい供給電圧降下が、前記第１および第２のメモリバンクの場所に生ずるような大きさのものとなっている。本方法は、第２のメモリバンクと一緒にコンデンサーを共用する第１のメモリバンクへのリフレッシュを起動すること、および十分な回数のリフレッシュサイクルの後に、前記第２のメモリバンクへリフレッシュを駆動することによって、前記第２のメモリバンクに対するリフレッシュが、前記第１および第２のメモリバンクのいずれか一方に対する単独のリフレッシュよりも大きな供給電圧降下を前記第１および第２のメモリバンクの場所にもたらさないようにする工程を含む。
【図面の簡単な説明】
第１図は、それぞれ１個のフィルタリングコンデンサを共有する二対のメモリバンクを示す模式的ブロック図である。
第２図は、従来技術の方法に従って実行される、メモリバンクの各々に対するリフレッシュアクセスの順番を示すタイミング図である。
第３図は、本発明の方法に従った、第１図のメモリバンクに対するリフレッシュアクセスの順番を示すタイミング図である。
第４Ａ図ないし第４Ｃ図は、（Ａ）フィルタリングコンデンサを使わずに、隣接するメモリバンクを従来技術の互い違いの方法を用いてアクセスした場合、（Ｂ）同じフィルタリングコンデンサを共有する隣接メモリバンクを従来技術の方法を用いてリフレッシュした場合、および（Ｃ）フィルタリングコンデンサがメモリバンク間で共有されている状態で、本発明の方法を用いて隣接メモリバンクを間隔を置いてアクセスした場合の各々について、リフレッシュ時に発生する電圧降下を示す信号波形図である。
好適実施例の詳細な説明
第１図は、電圧供給ライン１１０と関連させて、複数個のダイナミックランダムアクセスメモリ（ＤＲＡＭ）バンク１００を示す簡略化した模式的ブロック図である。第１図に示されたように、第１のＤＲＡＭバンク１２０と第２のＤＲＡＭバンク１３０とが１個のフィルタリングコンデンサバンク１４０を共有している。このような構成は、例えばデュアル・イン・ラインのメモリモジュール（ＤＩＭＭ）が回路基板の両側にＤＲＡＭを備えて構築されるような応用では、ごく普通のものである。当業者には明らかであろうが、コンデンサーバンク１４０は、ＤＲＡＭバンク１２０、１３０内部のＤＲＡＭ素子の各々によって共有される複数個のコンデンサーを含むことができる。同様に、これも第１図に示されたように、第３のＤＲＡＭバンク１５０と第４のＤＲＡＭバンク１６０とが１個のコンデンサーバンク１７０を共有している。
動作時には、ＤＲＡＭバンク１２０、１３０、１５０および１６０の各々の内部にあるメモリセルのリフレッシュは、予め定められた順番に実行され、そうすることによってライン１１０を通る瞬間的な電流の流出を減らすようにしている。当業者には知られているように、電圧供給ライン１１０には幾分かのインピーダンスが含まれており、そのため、ライン１１０に沿ったある地点で急激な電流流出が発生すると、ライン１１０のその場所で顕著な電圧降下が観測されることが有り得る。このため、電圧供給ライン１１０に沿った複数の地点にフィルタリングコンデンサ１４０、１７０が含まれており、そのような電圧低下の効果を緩和するようになっている。加えて、しばしばライン１１０上の急激な電流流出の原因となるリフレッシュアクセスは、ライン１１０に沿った任意の与えられた地点において合計の電流流出を低減化するように互い違いに行われる。
ライン１１０に沿った任意の与えられた地点において電流流出を低減化する従来の方法のあるものは、各ＤＲＡＭバンクに対する互い違いのリフレッシュを含んでおり、それによってＤＲＡＭバンク１２０、１３０、１５０、１６０のうちの任意のものに対して同じ時間に行アドレスストローブラインがアサートされないようにしている。第２図に示されたように、リフレッシュ動作を起動するために、列アドレスストローブラインがアサートされた後、各行アドレスストローブライン（すなわち、それぞれＤＲＡＭバンク１２０、１３０、１５０、１６０へのアクセスに対応して）のアサートが引き続き行われるようになっている。しかし、同じフィルタリングコンデンサを共有するＤＲＡＭバンクに対して迅速な間隔で行ストローブ信号が続いてアサートされた場合には、フィルタリングコンデンサが前記第１の行アドレスストローブアサートに続く電流流出から回復するのに十分な時間を持たないため、前記第２の行アドレスストローブ信号のアサートに続く付加的な電流流出が、ライン１１０に沿って、既に正常の電圧レベルを下回っている電圧レベルから更に電圧降下を引き起こす。この場合については、第４Ａ図およびＢ図に示されている。特に、第４Ａ図は、フィルタリングコンデンサ１４０が存在しない場合に、もしＲＡＳ２信号がＲＡＳ１信号の直後にアサートされれば（第２図に示されたように）、ＤＲＡＭバンク１２０、１３０においてライン１１０に沿って観測されるであろう電圧降下を示している。このように、第４Ａ図は、隣接するメモリバンク１２０、１３０が引き続くクロックサイクルにおいてリフレッシュされる時に、これらのメモリバンクの電圧入力において観測される電圧降下に非常に近いものを示すことになる。
このフィルタリングコンデンサ１４０は、ＤＲＡＭバンク１２０、１３０に隣接したライン１１０上に存在するので、観測される電圧降下は、第４Ｂ図に示したように表される。ＤＲＡＭバンク１２０、１３０への電圧供給入力において観測される電圧降下は、もし第１の電圧降下においてコンデンサー１４０が存在しなかったら観測されるであろう電圧降下ほどには激しいものではないが、ＤＲＡＭバンク１２０、１３０近くのライン１１０上の電圧が、それの元の値にまでまだ回復していない間に第２の電圧降下が発生すると、第２の行アドレスストローブ信号のアサートとともに大きな降下が観測されることになる。このように、ある場合には、従来技術の方法は、もしリフレッシュが短い間隔で引き続いて発生してフィルタリングコンデンサ１４０が、その元の電圧降下から回復するのに十分な時間がなければ、隣接するＤＲＡＭバンクの電圧供給入力に顕著な電圧降下をもたらすことになるのは明かである。この問題は、もしＤＲＡＭバンク１２０、１３０がＣＭＯＳ技術を採用していれば更に悪化する。というのは、ＣＭＯＳ技術は、そのような電圧降下の存在下での雑音に特に敏感だからである。
しかしながら、本発明の教えるところに従う、ＤＲＡＭバンクにアクセスするための進歩した方法が第３図に示されている。第３図に示されたように、ＤＲＡＭリフレッシュの順番を変更して、同じフィルタリングコンデンサを共有しているＤＲＡＭバンクが、引き続くクロックサイクルでアクセスされることのないようにされる。すなわち、第３図に示すように、第２のＤＲＡＭバンク１３０をリフレッシュするために用いられる行アドレスストローブがアサートされた後、第４のＤＲＡＭバンク１６０をリフレッシュするために用いられる行アドレスストローブ信号が続き、更に第１のＤＲＡＭバンク１２０をリフレッシュするために用いられる行アドレスストローブ信号が続き、そして最後に第３のＤＲＡＭバンク１５０をリフレッシュするために用いられる行アドレスストローブ信号が続く。このように、第３図から分かるように、同じフィルタリングコンデンサを共有しているメモリバンクのリフレッシュが、引き続くクロックサイクルで決して起動されることがないようになっている。
この進歩したリフレッシュシーケンスの利点が、第４Ｃ図に示されている。第４Ｃ図に示されたように、電圧降下は、十分な幅を置いて離されており、そのため、コンデンサー１４０は、次の電圧降下がコンデンサー１４０の場所に観測される前に、元の５ボルトへ回復するために十分な時間を持つ。このようにして、ＤＲＡＭバンク１２０、１３０の電圧供給入力には、ほんの小さい電圧降下しか発生しない。同じ効果は、ＤＲＡＭバンク１５０、１６０にも同様に観測される。このように、本発明の進歩したリフレッシュシーケンス法は、ＤＲＡＭバンク１２０、１３０、１５０および１６０のいずれのものによっても顕著な電圧降下が観測されることがないことを保証する。
以上のように、本発明の好適実施例について詳細に説明してきたが、本発明の精神あるいは中心的な特性から外れることなしに、本発明に対して何らかの明瞭な修正が可能であることを当業者は理解されよう。例えば、本発明はＣＡＳビフォーＲＡＳの代わりにＲＡＳオンリーリフレッシュが実行されるシステムにも採用することができる。このように、上述の説明は、例示的なものであって限定的なものでないことを理解されるべきである。従って、本発明の範囲は、以下の請求の範囲に照らして解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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