(57)【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに対する書き込み動作時、ビットラインを駆動するための感知増幅手段と、
バースト書き込み命令が印加された後、カラム選択信号が活性化された区間の間に、前記感知増幅手段にデータを印加するための書き込み駆動手段と、
ビットライン活性化信号及び前記バースト書き込み命令を論理組み合わせしてプルダウン制御信号と第１及び第２プルアップ制御信号を生成するための制御信号生成部と、
前記感知増幅手段に前記プルダウン制御信号に応答して接地電圧を提供し、前記第１プルアップ制御信号に応答してセル電源電圧を提供し、第２プルアップ制御信号に応答して前記セル電源電圧より所定の電位分高い電圧を提供する電源駆動部とからなる電源駆動手段とを備え、
前記第１プルアップ制御信号は、前記ビットライン活性化信号の活性化に同期してイネーブルされ、その後、前記バースト書き込み命令に同期してディスエーブルされ、
前記第２プルアップ制御信号は、前記バースト書き込み命令に同期してイネーブルされ、バースト書き込みが終了するとディスエーブルされることを特徴とする半導体メモリ素子。
【請求項２】
前記書き込み駆動手段は、
前記バースト書き込み命令に応答して書き込み制御信号を出力する書き込み制御部と、
前記書き込み制御信号に応答して、カラム選択信号が活性化された区間の間に、前記感知増幅手段にデータを印加するための書き込み駆動部とを備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記電源駆動部は、前記プルダウン制御信号に応答して前記プルダウン電源として前記接地電源を生成するプルダウン電源ドライバーと、前記第１プルアップ制御信号に応答して前記プルアップ電源として前記セル電源電圧を生成するための第１プルアップ電源ドライバーと、前記第２プルアップ制御信号に応答して前記プルアップ電源として前記セル電源電圧より所定の電位分高い電圧を生成するための第２プルアップ電源ドライバーとを備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記プルダウン電源ドライバーは、前記プルダウン制御信号をゲート入力とし、前記接地電圧を前記感知増幅手段のプルダウン電源端に提供する第１ＭＯＳトランジスタを備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記第１プルアップ電源ドライバーは、前記第１プルアップ制御信号をゲート入力とし、前記セル電源電圧を前記感知増幅手段のプルアップ電源端に提供する第２ＭＯＳトランジスタを備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項６】
前記第２プルアップ電源ドライバーは、前記第２プルアップ制御信号をゲート入力とし、前記セル電源電圧より所定の電位分高い電圧を前記感知増幅手段のプルアップ電源端に提供する第３ＭＯＳトランジスタを備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項７】
前記プルダウン制御信号は、前記ビットライン活性化信号の活性化に同期してイネーブルされることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記プルダウン制御信号は、前記ビットライン活性化信号の非活性化に同期してディスエーブルされることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記第２プルアップ制御信号は、バースト長さによってそのイネーブル区間が決定されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１０】
前記セル電源電圧より所定の電位分高い電圧は、前記セル電源電圧より前記第３ＭＯＳトランジスタのしきい電圧分高い電圧レベルであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１１】
前記ビットライン活性化信号は、ローアドレスストローブ信号であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１２】
前記ビットライン活性化信号は、プリチャージ信号により非活性化されることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
メモリセルと、前記メモリセルに対する書き込み動作時、ビットライン対を駆動するための感知増幅部を備える半導体メモリ素子の書き込み駆動方法において、ビットライン活性化信号の活性化に応答して接地電圧及びセル電源電圧で前記ビットライン対を駆動するステップと、バースト書き込み命令に応答して前記接地電圧及び前記セル電源電圧より所定の電位分高い電圧で前記ビットライン対を駆動するステップと、バースト長さによる最後のデータが前記メモリセルに記録された後、前記ビットライン対がプリチャージされる以前の区間で、前記接地電圧及び前記セル電源電圧で前記ビットライン対を駆動するステップを含むことを特徴とする半導体メモリ素子の書き込み駆動方法。
【請求項１４】
カラム選択信号のイネーブル区間の間、前記ビットライン対の電位を反転させるステップをさらに含むことを特徴とする請求項１３に記載の半導体メモリ素子の書き込み駆動方法。
【請求項１５】
前記セル電源電圧より所定の電位分高い電圧は、前記セル電源電圧よりＭＯＳトランジスタのしきい電圧分高い電圧レベルであることを特徴とする請求項１３に記載の半導体メモリ素子の書き込み駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子に関し、特に、半導体メモリ素子の書き込み駆動方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭの場合、ローアドレスストローブ（ＲＡＳ）信号が活性化される時点にアドレス端子にある信号がローアドレスと認識されて内部回路に入力される。これにより、特定ワードラインがイネーブルされ、そのワードラインに接続された複数のメモリセルのビットライン対が各々のビットライン感知増幅器により増幅される。その後、カラムアドレスストローブ（ＣＡＳ）信号が活性化されれば、アドレス端子の信号がカラムアドレスと認識されて内部回路に入力される。その後、カラムデコーダーがイネーブルされて前記複数のメモリセルの中いずれか一つのカラムに属するメモリセルのみ選択される。
【０００３】
そして、特定メモリセルのカラムが選択される僅か先に書き込みイネーブル（ＷＥ）信号が活性化されて該当サイクルが書き込み動作であることをＤＲＡＭに知らせることになり、特定カラムが選択されれば、書き込みデータは、書き込みドライバーによりデータバスラインに載せることになり、データバスラインの電位は選択されたカラムのビットラインに伝達される。
【０００４】
一方、該当書き込み動作以後、後続のメモリアクセス（読み出し／書き込み）動作を短時間内に連続的に行なうために、上述したように、データバスラインの電位をできるだけ速い時間内にプリチャージして書き込み経路を原状回復させるように要求する。このように要求される時間を「書き込み回復時間（ＷｒｉｔｅＲｅｃｏｖｅｒｙ  Ｔｉｍｅ）」といい、この時間が長くなるほど新しいメモリアクセス動作に必要な時間が共に長くなるので、メモリ素子の高速動作を制約することになる。
【０００５】
ところが、通常的な書き込み駆動方式における既存のメモリセルに格納されているデータ（ビットライン電位）と反対のデータが入力される場合、短パルス（ｓｈｏｒｔ  ｐｕｌｓｅ）信号であるカラム選択信号のイネーブル区間の間ビットラインのデータは反転され、カラム選択信号のディスエーブル以後には、ビットライン感知増幅器が単独でビットライン対の電位をセル電源電圧（Ｖｃｃ）と接地電圧（Ｖｓｓ）まで駆動するようになる。したがって、感知増幅器の駆動力は、書き込み回復時間などの規格（ｓｐｅｃｉｆｉｃａｔｉｏｎ）に大きな影響を及ぼすことになる。
【０００６】
図１は、従来の技術に係る半導体メモリ素子の書き込み経路のブロック図である。図１を参照すれば、従来の半導体メモリ素子の書き込み経路は、メモリセル１９と、プルアップ及びプルダウン電源にメモリセル１９のビットラインを駆動するための感知増幅器１８と、感知増幅器１８のプルアップ電源としてセル電源電圧（Ｖｃｃ）を提供し、プルダウン電源として接地電圧（Ｖｓｓ）を提供するための感知増幅器電源駆動部１６と、ＲＡＳ信号に応答して感知増幅器電源駆動部１６を制御するためのプルアップ及びプルダウン制御信号（Ｐｕ、Ｐｄ）を生成する感知増幅器電源駆動制御部１４と、書き込み命令に応答して書き込み制御信号を生成するための書き込み制御部１０と、書き込み制御信号に応答して入力データに対応するレベルに感知増幅器１８の入力端を駆動するための書き込み駆動部１２とを備える。
【０００７】
図２は、図１の感知増幅器電源駆動部１６の回路図である。図２を参照すれば、感知増幅器電源駆動部１６は、プルアップ制御信号（Ｐｕ）に制御されて感知増幅器１８のプルアップ電源端をセル電源電圧（Ｖｃｃ）に駆動するためのプルアップ電源駆動部２０と、プルダウン制御信号（Ｐｄ）に制御されて感知増幅器１８のプルダウン電源端を接地電圧（Ｖｓｓ）に駆動するためのプルダウン電源駆動部２４とを備える。プルアップ電源駆動部２０は、プルアップ制御信号（Ｐｕ）をゲート入力とし、セル電源電圧（Ｖｃｃ）と感知増幅器１８のプルアップ電源端との間に接続されたＮＭＯＳトランジスタから構成され、プルダウン電源駆動部２４は、プルダウン制御信号（Ｐｄ）をゲート入力とし、接地電圧（Ｖｓｓ）と感知増幅器１８のプルダウン電源端との間に接続されたＮＭＯＳトランジスタから構成される。
【０００８】
前述したことのように、感知増幅器電源駆動部１６は、ＲＡＳ信号が活性化されている全区間内での書き込み命令の印加如何と関係なしにＲＡＳ信号の状態に応じて感知増幅器１８のプルアップ電源にセル電源電圧（Ｖｃｃ）を、そしてプルダウン電源に接地電圧（Ｖｓｓ）を供給することになる。
【０００９】
図３は、従来の技術に係る半導体メモリ素子の書き込み動作タイミング図である。図３を参照すれば、外部クロック信号（ＣＬＫ）の立ち上がりエッジに同期してＲＡＳ信号が活性化されれば、プルアップ制御信号（Ｐｕ）及びプルダウン制御信号（Ｐｕ）が活性化される。次いで、感知増幅器電源駆動部１６は、プルアップ制御信号（Ｐｕ）及びプルダウン制御信号（Ｐｕ）を印加されてプルアップ電源及びプルダウン電源として各々セル電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）を出力することになる。これにより、感知増幅器１８は、入力端に印加された信号によってビットライン対（ＢＬ、／ＢＬ）をセル電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）に駆動するようになる。
【００１０】
一方、ＲＡＳ信号が活性化された状態で書き込み命令が印加された後、カラム選択信号（ＣＳ）が活性化された区間の間、書き込み駆動部１２により選択されたビットライン対（ＢＬ、／ＢＬ）の電位が反転（該当ビットラインのデータと反対のデータが入力される場合）される。以後、感知増幅器１８の動作によりビットライン対（ＢＬ、／ＢＬ）がセル電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）レベルに充／放電される。
【００１１】
一方、プリチャージ信号が印加されてＲＡＳ信号が非活性化されれば、プルアップ制御信号（Ｐｕ）及びプルダウン制御信号（Ｐｕ）も非活性化されて感知増幅器１８がそれ以上動作しなくなる。
【００１２】
上記のように、従来の技術の半導体メモリ素子は、ＲＡＳ信号が活性化されている全区間内で書き込み命令の活性化如何と関係なしに感知増幅器１８のプルアップ電源（Ｐｕ）にはセル電源電圧（Ｖｃｃ）を、プルダウン電源（Ｐｄ）には接地電圧（Ｖｓｓ）を供給することになる。この場合、セル電源電圧（Ｖｃｃ）が低くなれば、感知増幅器１８自体の駆動力が落ちる場合に対する別途の対策を備えていない。すなわち、書き込み動作後、ビットラインプリチャージモードに進入する時、プリチャージ開始以前にビットラインをセル電源電圧（Ｖｃｃ）まで十分に活性化させない現象が発生し得る。このような現象は、書き込み回復時間の増加を引き起こして半導体メモリ素子の電気的特性を低下させるという問題点があった。
【００１３】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体メモリ素子及びその書き込み駆動方法の問題点に鑑みてなされたものであって、セル電源電圧の減少による感知増幅器のプルアップ駆動力低下を防止できる半導体メモリ素子及びその書き込み駆動方法を提供することにその目的がある。
【００１４】
【課題を達成するための手段】
上記目的を達成するためになされた本発明による半導体メモリ素子は、メモリセルと、前記メモリセルに対する書き込み動作時、ビットラインを駆動するための感知増幅手段と、バースト書き込み命令が印加された後、カラム選択信号が活性化された区間の間に、前記感知増幅手段にデータを印加するための書き込み駆動手段と、ビットライン活性化信号及び前記バースト書き込み命令を論理組み合わせしてプルダウン制御信号と第１及び第２プルアップ制御信号を生成するための制御信号生成部と、前記感知増幅手段に前記プルダウン制御信号に応答して接地電圧を提供し、前記第１プルアップ制御信号に応答してセル電源電圧を提供し、第２プルアップ制御信号に応答して前記セル電源電圧より所定の電位分高い電圧を提供する電源駆動部とからなる電源駆動手段とを備え、前記第１プルアップ制御信号は、前記ビットライン活性化信号の活性化に同期してイネーブルされ、その後、前記バースト書き込み命令に同期してディスエーブルされ、前記第２プルアップ制御信号は、前記バースト書き込み命令に同期してイネーブルされ、バースト書き込みが終了するとディスエーブルされることを特徴とする。
前記書き込み駆動手段は、前記バースト書き込み命令に応答して書き込み制御信号を出力する書き込み制御部と、前記書き込み制御信号に応答して、カラム選択信号が活性化された区間の間に、前記感知増幅手段にデータを印加するための書き込み駆動部とを備えることが好ましい。
【００１５】
また、上記目的を達成するためになされた本発明による半導体メモリ素子の書き込み駆動方法は、メモリセルと、前記メモリセルに対する書き込み動作時、ビットライン対を駆動するための感知増幅部を備える半導体メモリ素子の書き込み駆動方法において、ビットライン活性化信号の活性化に応答して接地電圧及びセル電源電圧で前記ビットライン対を駆動するステップと、バースト書き込み命令に応答して前記接地電圧及び前記セル電源電圧より所定の電位分高い電圧で前記ビットライン対を駆動するステップと、バースト長さによる最後のデータが前記メモリセルに記録された後、前記ビットライン対がプリチャージされる以前の区間で、前記接地電圧及び前記セル電源電圧で前記ビットライン対を駆動するステップを含むことを特徴とする。
【００１６】
【発明の実施の形態】
次に、本発明にかかる半導体メモリ素子及びその書き込み駆動方法の実施の形態の具体例を図面を参照しながら説明する。
【００１７】
図４は、本発明の一実施例に係る半導体メモリ素子の書き込み経路のブロック図である。図４を参照すれば、本実施例に係る半導体メモリ素子の書き込み経路は、メモリセル４９と、プルアップ及びプルダウン電源にメモリセル４９のビットラインを駆動するための感知増幅器４８と、感知増幅器４８のプルアップ電源（Ｖｃｃ、Ｖｃｃ＋Ｖｔ）及びプルダウン電源（Ｖｓｓ）を提供するための感知増幅器電源駆動部４６と、ローアドレスストローブ（ＲＡＳ）信号及び書き込み命令に応答して感知増幅器電源駆動部４６を制御するための第１及び第２プルアップ制御信号（Ｐｕ１、Ｐｕ２）と、プルダウン制御信号（Ｐｄ）を生成する感知増幅器電源駆動制御部（制御信号生成部）４４と、書き込み命令に応答して書き込み制御信号を生成するための書き込み制御部４０と、書き込み制御信号に応答して入力データに対応するレベルに感知増幅器４８の入力端を駆動するための書き込み駆動部４２とを備える。
【００１８】
すなわち、本実施例に係る半導体メモリ素子の書き込み経路のブロック構成は、基本的に図１に示す従来の技術に係るブロック構成と類似している。しかし、感知増幅器電源駆動制御部４４がＲＡＳ信号のみでなく書き込み命令にも制御されるように構成しており、書き込み命令の印加如何に応じてプルアップ制御信号（Ｐｕ１、Ｐｕ２）を選択的に発生させる。そして、感知増幅器電源駆動部４６は、感知増幅器電源駆動制御部４４から印加されたプルアップ制御信号（Ｐｕ１、Ｐｕ２）に応じて感知増幅器４８のプルアップ電源としてセル電源電圧（Ｖｃｃ）または電源電圧より一定電位以上高いレベルの高電圧（Ｖｃｃ＋Ｖｔ）を供給することになる。
【００１９】
図５は、図４の感知増幅器電源駆動部４６の回路図である。図５を参照すれば、感知増幅器電源駆動部４６は、第１プルアップ制御信号（Ｐｕ１）に制御されて感知増幅器４８のプルアップ電源端をセル電源電圧（Ｖｃｃ）に駆動するための第１プルアップ電源駆動部５０と、第２プルアップ制御信号（Ｐｕ２）に制御されて感知増幅器４８のプルアップ電源端をセル電源電圧（Ｖｃｃ）より一定電位以上高いレベルの高電圧（Ｖｃｃ＋Ｖｔ）に駆動するための第２プルアップ電源駆動部５２と、プルダウン制御信号（Ｐｄ）に制御されて感知増幅器４８のプルダウン電源端を接地電圧（Ｖｓｓ）に駆動するためのプルダウン電源駆動部５４とを備える。
【００２０】
ここで、第１プルアップ電源駆動部５０は、第１プルアップ制御信号（Ｐｕ１）をゲート入力とし、セル電源電圧（Ｖｃｃ）と感知増幅器４８のプルアップ電源端との間に接続されたＮＭＯＳトランジスタから構成され、第２プルアップ電源駆動部５２は、第２プルアップ制御信号（Ｐｕ２）をゲート入力とし、セル電源電圧（Ｖｃｃ）より一定電位以上高いレベルの高電圧（Ｖｃｃ＋Ｖｔ）と感知増幅器４８のプルアップ電源端との間に接続されたＮＭＯＳトランジスタから構成され、プルダウン電源駆動部５４は、プルダウン制御信号（Ｐｄ）をゲート入力とし、接地電圧（Ｖｓｓ）と感知増幅器４８のプルダウン電源端との間に接続されたＮＭＯＳトランジスタから構成される。セル電源電圧（Ｖｃｃ）より一定電位以上高いレベルの高電圧（Ｖｃｃ＋Ｖｔ）は、セル電源電圧（Ｖｃｃ）よりＮＭＯＳトランジスタのしきい電圧（Ｖｔ）ほど高い電位値を有し、場合によってこれらのＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えることができる。
【００２１】
一方、感知増幅器電源駆動制御部４４は、ＲＡＳ信号及び書き込み命令を論理組合して制御信号を生成する通常的な信号発生器から構成され、二つのプルアップ制御信号（ｐｕ１、ｐｕ２）が互いに反転状態を示すようにする。例えば、ＲＡＳ信号が活性化された後、書き込み命令が活性化される以前には、ｐｕ１＝‘ロジックハイ’、ｐｕ２＝‘ロジックロー’に発生させ、書き込み命令が印加されれば、ｐｕ１＝‘ロジックロー’、ｐｕ２＝‘ロジックハイ’に発生させるように制御する。信号発生器の構成及び動作は、既に公知の技術であるのでそれに対する説明は省略する。
【００２２】
図６は、本発明に係る半導体メモリ素子の動作タイミング図であって、これを参照しながら図４及び図５に示した回路の動作を説明する。
まず、外部クロック信号（ＣＬＫ）の立ち上がりエッジに同期してＲＡＳ信号が活性化されれば、第１プルアップ制御信号（ｐｕ１）及びプルダウン制御信号（ｐｄ）がイネーブルされ、第１プルアップ制御信号（ｐｕ１）及びプルダウン制御信号（ｐｄ）により感知増幅器電源駆動部４６の第１プルアップ電源駆動部５０とプルダウン電源駆動部５４のＮＭＯＳトランジスタがターンオンされて感知増幅器４８のプルアップ電源にセル電源電圧（Ｖｃｃ）を、プルダウン電源に接地電圧（Ｖｓｓ）を各々供給することになる。これにより、感知増幅器４８がビットライン対（ＢＬ、／ＢＬ）をセル電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）に駆動する。
【００２３】
一方、上記のようにＲＡＳ信号が活性化された状態で書き込み命令が印加されれば、第１プルアップ制御信号（ｐｕ１）はディスエーブルされ、第２プルアップ制御信号（ｐｕ２）がイネーブルされ、感知増幅器電源駆動部４６の第２プルアップ電源駆動部５２のＮＭＯＳトランジスタがターンオンされて感知増幅器４８のプルアップ電源にセル電源電圧（Ｖｃｃ）より一定電位以上高いレベルの高電圧（Ｖｃｃ＋Ｖｔ）を、プルダウン電源に接地電圧（Ｖｓｓ）を各々供給することになる。これにより、感知増幅器４８がビットライン対（ＢＬ、／ＢＬ）を高電圧（Ｖｃｃ＋Ｖｔ）及び接地電圧（Ｖｓｓ）に駆動する。
【００２４】
書き込み命令が印加され後、カラム選択信号（ＣＳ）が活性化された区間の間書き込み駆動部１２により選択されたビットライン対（ＢＬ、／ＢＬ）の電位が反転（該当ビットラインのデータと反対のデータが入力される場合）される。その後、感知増幅器４８の動作によりビットライン対（ＢＬ、／ＢＬ）がセル電源電圧（Ｖｃｃ）より一定電位以上高いレベルの高電圧（Ｖｃｃ＋Ｖｔ）及び接地電圧（Ｖｓｓ）レベルに充／放電される。
【００２５】
第２プルアップ制御信号（Ｐｕ２）のイネーブル区間は、該当メモリ素子のバースト長さによって決定され、バースト長さによる最後のデータが選択されたメモリセルに記録されれば、感知増幅器電源駆動部４６は、セル電源電圧（Ｖｃｃ）より一定電位以上高いレベルの高電圧（Ｖｃｃ＋Ｖｔ）供給動作を停止し、再び電源電圧（Ｖｃｃ）供給動作を開始する。
【００２６】
一方、ビットラインプリチャージ信号が印加されてＲＡＳ信号が非活性化されれば、感知増幅器電源駆動部４６は、プルアップ及びプルダウン電源供給動作を完全に停止しビットラインプリチャージ動作を行なうことになる。
【００２７】
上述したことのように本発明を適用すれば、書き込み動作が行なわれる区間で感知増幅器がセル電源電圧（Ｖｃｃ）より高い高電圧（Ｖｃｃ＋Ｖｔ）にプルアップ駆動されるので、カラム選択信号（ＣＳ）の活性化区間の後感知増幅器がビットラインを駆動する時駆動力が向上してより速いビットラインの充／放電を行なうことができるようになる。一方、本発明では、バースト長さによる最後のデータが選択されたメモリセルに記録された後、プリチャージ信号が印加されるその前にビットラインをまたセル電源電圧にビットラインをプルアップ駆動するので、後続プリチャージモードへの転換時間を増加させない。
【００２８】
図７は、従来の技術及び本発明に係る半導体メモリ素子の書き込み動作特性を示すシミュレーション波形図であって、カラム選択信号（ＣＳ）の活性化区間で書き込みドライバーにより反転されたビットライン対（ＢＬ、／ＢＬ）の電位差が従来の技術（ｂ）に比べて本発明（ａ）においてより早く回復していることが分かる。これは本発明の適用により感知増幅器の駆動力を向上させることによって、書き込み回復時間が短縮され、書き込み動作時のタイミングマージンが確保されることを裏付けるものである。
【００２９】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３０】
【発明の効果】
上述したようになされる本発明によると、半導体メモリ素子の書き込み経路に含まれた感知増幅器のプルアップ駆動力を改善することによって、セル電源電圧損失や低減による書き込み回復時間の増加を防止して、書き込み動作の高速化を具現することができる。
【図面の簡単な説明】
【図１】従来の技術に係る半導体メモリ素子の書き込み経路のブロック図である。
【図２】図１の感知増幅器電源駆動部の回路図である。
【図３】従来の技術に係る半導体メモリ素子の書き込み動作タイミング図である。
【図４】本発明の一実施例に係る半導体メモリ素子の書き込み経路のブロック図である。
【図５】図４に示す感知増幅器電源駆動部の回路図である。
【図６】本発明に係る半導体メモリ素子の動作タイミング図である。
【図７】従来の技術（ｂ）及び本発明（ａ）に係る半導体メモリ素子の書き込み動作特性を示すシミュレーション波形図である。
【符号の説明】
４０      書き込み制御部
４２      書き込み駆動部
４４      感知増幅器電源駆動制御部（制御信号生成部）
４６      感知増幅器電源駆動部
４８      感知増幅器
４９      メモリセル
５０      第１プルアップ電源駆動部
５２      第２プルアップ電源駆動部
５４      プルダウン電源駆動部
【図１】
0004111371.tif 000002
【図２】
0004111371.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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