(57)【特許請求の範囲】
【請求項１】
基板全面に絶縁膜を堆積し、選択的に除去してキャパシタのストレージノードを形成させる箇所にコンタクトホールを形成するステップと、
前記コンタクトホール内にプラグを形成するステップと、
前記プラグ上にこのプラグと電気的に連結されるように、前記キャパシタのストレージノードを形成するステップと、
前記ストレージノードを含めた全面に高誘電体膜を形成するステップと、
前記高誘電体膜上に電気メッキのためのシード層を形成するステップと、
電気メッキ法によって前記シード層上に前記キャパシタの上部電極を、隣接する前記ストレージノードの間の隙間を埋め込むように形成するステップと、
前記上部電極上にＨ2 拡散防止膜及び保護膜を順次に形成するステップと
を有し、
前記Ｈ2 拡散防止膜は単原子付着酸化アルミニウム（Ａｌ2Ｏ3）からなり、前記保護膜はシリコン酸化膜により形成されることを特徴とする半導体素子のキャパシタ製造方法。
【請求項２】
前記Ｈ2 拡散防止膜は５０〜２００Åの厚さであることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項３】
前記基板上の前記絶縁膜は酸化膜と３００〜１０００Åの厚さの窒化膜が積層された構造からなることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項４】
前記プラグを形成する方法は、
ＣＶＤ法で全面にポリシリコンを堆積し、前記ポリシリコンをエッチバックして前記コンタクトホールの中に残るようにパターニングするステップと、
前記ポリシリコン層上に金属シリサイドを形成するステップと、
前記金属シリサイド上にバリア金属を前記絶縁膜の表面の高さに形成するステップとを含むことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項５】
前記金属シリサイドはＴｉＳｉｘからなり、前記バリア金属としてＴｉＮ又はＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮを形成することを特徴とする請求項４に記載の半導体素子のキャパシタ製造方法。
【請求項６】
前記キャパシタのストレージノード形成方法は、
基板全面にストレージノード形成用シード層を形成するステップと、
前記ストレージノード形成用シード層上に接着層を形成するステップと、
前記接着層上にダミー層を形成し、前記ストレージノードを形成する領域のダミー層及び接着層を除去するステップと、
メッキ法で前記ダミー層と前記接着層が除去された部分に前記ストレージノードを形成するステップと、
前記ダミー層と前記接着層を全て除去し、さらに、前記ストレージノード形成用シード層の露出部分を選択的に除去するステップとからなることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項７】
前記ストレージノード形成用シード層は５０〜１０００Åの厚さで、前記接着層は５０〜５００Åの厚さであることを特徴とする請求項６に記載の半導体素子のキャパシタ製造方法。
【請求項８】
前記ストレージノード形成用シード層はＲｕ、Ｐｔ、Ｉｒ、Ｏｓ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ、Ａｇのうち一つからなり、前記接着層はＴｉ、ＴｉＯｘ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮのうち一つからなり、前記ストレージノードはＲｕ、Ｐｔのいずれかからなることを特徴とする請求項６に記載の半導体素子のキャパシタ製造方法。
【請求項９】
前記ストレージノード形成用シード層が除去されるとき、前記ストレージノードの先端が丸くなることを特徴とする請求項６に記載の半導体素子のキャパシタ製造方法。
【請求項１０】
前記高誘電体膜の形成方法は、
全面に４００〜６００℃の温度範囲でＣＶＤ法によって５０〜２００Åの厚さにＢＳＴを堆積するステップと、
ＢＳＴ層を熱処理するステップと、
からなることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１１】
前記熱処理は５００〜７００℃のＮ2 雰囲気下で３０〜１８０秒熱処理して結晶化することを特徴とする請求項１０に記載の半導体素子のキャパシタ製造方法。
【請求項１２】
前記シード層は５０〜１０００Åの厚さからなり、前記キャパシタの前記上部電極は１０００〜５０００Åの厚さからなることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１３】
前記シード層はＲｕ、Ｐｔ、Ｉｒ、Ｏｓ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ、Ａｇのうちの一つからなり、前記キャパシタの前記上部電極はＲｕ、Ｐｔのうちの一つからなることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１４】
前記電気メッキ法に用いられる電流密度は０．１〜１０ｍＡ／ｃｍ2 からなることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子の製造方法に関するもので、特に、電気メッキ法を用いた半導体メモリ素子のキャパシタの製造方法に関する。
【０００２】
【従来の技術】
最近、０．１０及びその以下の技術で使用される高誘電体のＩＬＤ(層間絶縁膜)を使用した構造はステップカバレッジに優れ、その誘電体の堆積を低い温度で行うことができるという優れた特性を有している。しかし、ＩＬＤを形成する際に発生する還元雰囲気では高融点金属を採用するＴａＯＮまたはＢＳＴキャパシタの上部電極が触媒の役割を果たすことになり、酸化物高誘電体の誘電特性及び洩れ電流特性を劣化させるという問題があり、またストレージノード間に大きい隙間があり、ＩＬＤ形成時に発生するＨ2 雰囲気による高誘電体の酸化物の劣化が更に促されることがある。
【０００３】
以下、従来の半導体素子の高誘電体のキャパシタの製造方法を説明する。
図１はキャパシタの従来の製造方法によって得た素子の断面図である。図１に示すように、基板（図面せず）とキャパシタ間を絶縁させるために基板の全面に酸化膜１を堆積し、酸化膜１の上に酸化膜１とエッチング選択比が異なる窒化膜２を堆積する。これらを堆積した後、これらの膜のキャパシタが形成される位置を選択的に除去して下部基板とキャパシタを連結するためのコンタクトホールを形成する。酸化膜１と窒化膜２にコンタクトホールを形成させた後、窒化膜２の上にＣＶＤ法でポリシリコン３を堆積させる。一旦ポリシリコン３を堆積させた後、それをエッチバックする。その際コンタクトホールの中の一部が除去されるまでエッチバックする。
【０００４】
基板を洗浄し、基板全面に高融点の金属のＴｉ層を堆積し、熱処理してポリシリコン３とＴｉ層の界面に金属シリサイドＴｉＳｉｘ層４を形成した後、湿式エッチング工程を用いて未反応のＴｉ層を除去する。次で基板全面にバリア金属５のＴｉＮ又は３成分係拡散防止膜を基板の全面に堆積し、化学機械錬磨工程で窒化膜２の表面が露出されるようにバリア金属５を平坦化する。
【０００５】
基板全面にダミー層としてのＰＳＧ酸化膜を厚く堆積し、そのダミー層のキャパシタの下部電極が形成される部分を除去する。そのダミー層が除去された部分にキャパシタの下部電極となるストレージノード９を形成する。その後、ダミー層を全て除去する。
ストレージノード９が形成された基板上に高誘電体膜としてのＢＳＴ層１０をＣＶＤ法で基板全面に堆積し、ＢＳＴ層１０上にＣＶＤ法で上部電極となるルテニウム（Ｒｕ）層１２を堆積して、ストレージノード９、ＢＳＴ層１０，Ｒｕ層１２からなるキャパシタ構造を形成する。その後、全面にＨ2 拡散防止膜１３としての酸化アルミニウム膜Ａｌ2Ｏ3を形成し、シリコン酸化膜ＳｉＯ2 等の保護膜１４を順に形成する。
【０００６】
このような従来の半導体素子のキャパシタの製造方法において次のような問題があった。
第一、前記のように基板から突出した状態のキャパシタの下部電極の表面上に薄く高誘電体膜のＢＳＴ層を形成し、ＣＶＤ法によって同様に薄く上部電極と保護膜を形成するため、セルとセルの間に段差が発生する。したがって、その後の工程が複雑になり収率が低下する。
【０００７】
第二、前記のように上部電極とＨ2 拡散防止膜のＡｌ2Ｏ3をＣＶＤ法で堆積するのでセルとセル間に隙間が発生し、その発生した隙間を埋めるように保護膜ＳｉＯ2 が形成されるので、その膜形成時の還元性雰囲気によって高誘電体膜が還元されて高誘電体膜の誘電特性及び漏電特性を劣化されるおそれが多い。
すなわち、保護膜ＳｉＯ2 をＣＶＤ法で形成するためにチャンバにソースガスとしてＳｉＨ4ガスとＯ2ガスを注入してその２種類のガスの反応によってＳｉＯ2が堆積される。
この時、反応ガスＨ2 が発生するのでチャンバは還元性雰囲気となる。その際、前記したようにセルとセルとの間に隙間があり、その間に保護膜ＳｉＯ2 が形成されるのでＨ2 拡散防止膜のＡｌ2Ｏ3層が形成されても高誘電体膜が還元性雰囲気で膜の誘電特性及び漏電特性が劣化するおそれが多い。
【０００８】
【発明が解決しようとする課題】
本発明は、上記従来技術の問題点を解決するためのもので、製造工程中に誘電膜が劣化しない半導体素子のキャパシタの製造法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するための本発明による半導体素子によるキャパシタの製造方法は、基板全面に絶縁膜を堆積し、それを選択的に除去してキャパシタのストレージノードコンタクトホールを形成するステップと、コンタクトホール内にプラグを形成するステップと、プラグ上にプラグと電気的に連結されるようにキャパシタストレージノードを形成するステップと、ストレージノードを含めた全面に高誘電体膜を薄く形成するステップと、高誘電体膜上に電気メッキのためのシード層を形成するステップと、電気メッキ法によってシード層上にキャパシタの上部電極を厚く形成するステップとからなることを特徴とする。
【００１０】
【発明の実施の形態】
このような特徴を有する本発明の半導体素子のキャパシタの製造方法を添付された図面を参照して詳細に説明する。
【００１１】
図２ａないし２ｇは本発明による半導体素子のキャパシタの形成工程断面図である。
図２ａのように、基板（図示せず）全面に酸化膜１を堆積させ、酸化膜１上に酸化膜１とエッチング選択比が異なる窒化膜２を３００−１０００Å程度に堆積する。それらの膜のキャパシタが形成される位置を部分的に除去して下部基板とキャパシタとを連結するためのコンタクトホールを形成する。そのコンタクトホールを埋めるようにＣＶＤ法で全面にポリシリコン３を５００−３０００Åに堆積し、ポリシリコン３をエッチバックする。その際、ポリシリコンがコンタクトホールの中に図示のように残る程度にエッチバックする。すなわち、５００−１５００Å程度の厚さのポリシリコン３がコンタクトホールの中に残るようにエッチバックする。
【００１２】
基板を洗浄し、基板全面に高融点金属のＴｉ層を１００−３００Å程度に堆積し、熱処理してポリシリコン３をＴｉ層と反応させて、ポリシリコン３とＴｉ層の界面に金属シリサイド層ＴｉＳｉｘ４を形成させ、湿式エッチング工程を用いて未反応のＴｉ層を除去する。続いて基板の全面にバリア金属５としてのＴｉＮ又は３成分系拡散防止膜のＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｉＮなどをＰＶＤ又はＣＶＤ法で形成する。
【００１３】
電気メッキを行うためにバリア金属５が形成された基板上にＲｕなどのシード層６を５０〜１０００Åの厚さに形成させ、その上に接着層７を５０〜５００Åの厚さに形成させる。次に接着層７上にダミー層としてのＰＳＧ酸化膜８を１００００−１５０００Å程度に堆積し、キャパシタの下部電極が形成される部分のダミー層８と接着層７を選択的に除去する。
【００１４】
図２ｂのように、電気メッキ法によって、ダミーＰＳＧ酸化膜層８が除去された部分に白金（Ｐｔ）層を９０００−１４０００Å程度の厚さに形成してキャパシタのストレージノード９を形成する。この時シード層６に電圧を与えてシード層が露出された部分に選択的にＰｔ層を形成させる。この電気メッキ法を用いたキャパシタのストレージノード形成の時シード層６はＲｕのみならずＰｔ、Ｉｒ、Ｏｓ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ及びＡｇを用いても良く、ストレージノード９にはＲｕ又はＰｔ、ＴｉＮなどを用いることができる。
【００１５】
図２ｃのように、ダミーＰＳＧ酸化膜８と接着層７を湿式エッチング工程で全て除去する。
図２ｄのように、キャパシタのストレージノード間を絶縁するためにストレージノード間のシード層６を乾式エッチング工程で除去する。このとき、シード層６が除去されるだけでなくキャパシタのストレージノード９のＰｔ層の角部分も除去されてストレージノードの先端部分が丸くなる。
【００１６】
図２ｅのように、ストレージノード９が形成された基板全面に高誘電体膜としてのＢＳＴ層１０をＣＶＤ法で堆積し、結晶化の増加による誘電特性を確保するために熱処理ＲＴＰする。この時、ＢＳＴ層１０の堆積条件は４００−６００℃の温度範囲で５０−２００Å程度の厚さに堆積し、５００−７００℃のＮ2 雰囲気で約３０−１８０秒熱処理して結晶化させる。
【００１７】
図２ｆのように上部電極を電気メッキ法で形成するためにＢＳＴ層１０上にＣＶＤ法でＲｕシード層１１を５０−１００Å程度の厚さに堆積する。Ｒｕシード層１１をシードとして用いた電気メッキ法でＲｕシード層１１上にキャパシタ上部電極１２を１０００−５０００Å程度の厚さに厚く形成する。この時、電気メッキ法に用いられる電流密度は０．１〜１０ｍＡ／ｃｍ2 の範囲とし、電力はＤＣ、正のパルス、又は負のパルスを用いる。このように、電気メッキ法を用いて上部電極を形成すると、ストレージノード間の隙間が同時に埋め込まれ、上部電極が平坦化される。
【００１８】
電気メッキ法を用いて上部電極を形成するときのシード層１１はＲｕのみならずＰｔ、Ｉｒ、Ｏｓ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ及びＡｇを用いても良く、上部電極にはＲｕ又はＰｔ、ＴｉＮなどを用いることができる。
【００１９】
図２ｇのように、上部電極１２の全面にＨ2 拡散防止膜１３としての酸化アルミニウムを単原子付着法(atomic layer deposition process）で５０−２００Å程度の厚さに堆積し、Ｈ2 拡散防止膜１３上にシリコン酸化膜などの保護膜１４を形成して半導体素子のキャパシタを完成する。
【００２０】
【発明の効果】
以上、したように本発明による半導体素子のキャパシタの製造方法において次のような効果がある。
第一、電気メッキ法を用いてキャパシタの上部電極を形成するので、ストレージノード間の隙間が上部電極で埋め込まれるのでステップカバレッジが向上し、工程が単純化され信頼性が向上する。
【００２１】
第二、電気メッキによって上部電極を形成するのでストレージノード間の隙間が上部電極で埋め込まれ、Ｈ2 拡散防止の効果を向上させることができる。
すなわち、上部電極がストレージノード間を完全に充填しているので、次に行われる保護膜（酸化膜）の形成時にチャンバ内が還元性雰囲気となっても、Ｈ2 の拡散を更に効果的に防止でき、誘電体膜の劣化を防止することができる。
【図面の簡単な説明】
【図１】従来の半導体素子のキャパシタの構造断面図。
【図２ａ】〜【図２ｇ】本発明による半導体素子のキャパシタの製造工程の断面図。
【符号の説明】
１  酸化膜
２  窒化膜
３  ポリシリコン
４  金属シリサイド
５  バリア金属
６、１１  シード層
７  接着層
８  ダミー層
９  スロットノード
１０  ＢＳＴ層
１２  上部電極
１３  Ｈ2 拡散防止膜
１４  保護膜
【図１】
0004031634.tif 000002
【図２ａ】
0004031634.tif 000003
【図２ｂ】
0004031634.tif 000004
【図２ｃ】
0004031634.tif 000005
【図２ｄ】
0004031634.tif 000006
【図２ｅ】
0004031634.tif 000007
【図２ｆ】
0004031634.tif 000008
【図２ｇ】
0004031634.tif 000009