(57)【特許請求の範囲】
【請求項１】
出力部に接続された第１の積分器容量およびこの第１の積分器容量を駆動する1つ以上のトランスコンダクタンスを有する前段回路と、
出力部に接続された第２の積分器容量を有するトランスコンダクタンス−Ｃ積分器からなるバイクワッド回路を含み、前記前段回路に対して縦続接続された後段回路と、
前記第１の積分器容量に流入し、当該第１の積分容量で電圧に変換される前の第１の信号電流に比例する第２の信号電流を前記第２の積分器容量に供給する電流供給手段と
を備えることを特徴とするアナログフィルタ回路。
【請求項２】
前記電流供給手段は、前記第１の信号電流が前記第１の積分器容量に流入する方向に対して、前記第２の信号電流が前記第２の積分器容量に流入する方向を逆向きにした
ことを特徴とする請求項１記載のアナログフィルタ回路。
【請求項３】
前記電流供給手段は、前記第１の信号電流と前記第２の信号電流との比を調整する可変トランスコンダクタンスによって構成されている
ことを特徴とする請求項１記載のアナログフィルタ回路。
【請求項４】
前記電流供給手段は、前記第１の信号電流のみを調整する可変トランスコンダクタンスによって構成されている
ことを特徴とする請求項３記載のアナログフィルタ回路。
【請求項５】
前記前段回路は、ｓ平面左半面内に1つの実軸極を持つ第１の１次ローパス回路を有し、
前記電流供給手段は、前記第１の１次ローパス回路と同一回路構成で、入力端子が前記第１の１次ローパス回路の入力端子と同一ノードに接続され、出力端子が前記第１の積分器容量と同一の容量値を持つ第３の積分器容量に接続された第２の１次ローパス回路と、前記第２の１次ローパス回路を構成する各トランスコンダクタンスとは入出力特性が逆相になるべく接続されたトランスコンダクタンス群からなり、各トランスコンダクタンスの入力端子がそれぞれ対応する前記第２の１次ローパス回路を構成する各トランスコンダクタンスの入力端子と同一ノードに接続されるとともに、前記トランスコンダクタンス群のすべての出力端子が前記第２の積分器容量に接続されたトランスコンダクタンス回路とを有する
ことを特徴とする請求項１記載のアナログフィルタ回路。
【請求項６】
前記第１の１次ローパス回路は、そのＤＣゲインのみが独立に可変な構成となっている
ことを特徴とする請求項５記載のアナログフィルタ回路。
【請求項７】
前記第１の１次ローパス回路は、前記第１の積分器容量と、電圧入力端子が回路入力端子となり、電流出力端子が前記第１の積分器容量に接続された第１のトランスコンダクタンスと、入出力特性が逆相になるべく、電圧入力端子および電流出力端子が共に前記第１の積分器容量に接続された第２のトランスコンダクタンスとを有し、前記第１のトランスコンダクタンスの値をその他のトランスコンダクタンスに対して可変な構成となっている
ことを特徴とする請求項６記載のアナログフィルタ回路。
【請求項８】
ディスクから記録情報を読み取るヘッド部と、前記ヘッド部から出力される再生信号の高域周波数成分のゲイン強調を行う等化フィルタ回路とを具備し、
前記等化フィルタ回路は、
出力部に接続された第１の積分器容量およびこの第１の積分器容量を駆動する1つ以上のトランスコンダクタンスを有する前段回路と、
出力部に接続された第２の積分器容量を有するトランスコンダクタンス−Ｃ積分器からなるバイクワッド回路を含み、前記前段回路に対して縦続接続された後段回路と、
前記第１の積分器容量に流入し、当該第１の積分容量で電圧に変換される前の第１の信号電流に比例する第２の信号電流を前記第２の積分器容量に供給する電流供給手段とを備える
ことを特徴とするディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランスコンダクタンス−Ｃ（Ｇｍ−Ｃ）積分器を構成要素とするアナログフィルタ回路に関し、特に高密度磁気記録データの再生信号処理などに不可欠な高域周波数信号の選択的ゲイン強調、即ちブースト機能を持つ連続時間アナログフィルタ回路に関する。
【０００２】
【従来の技術】
磁気あるいは光ディスク媒体からのデジタル記録データ再生系（リードチャネル）においては、ＰＲＭＬ(Partial Response Maximum Likelihood)に代表される波形等化手法が一般的に用いられている。一般に、媒体から光ピックアップあるいは磁気ヘッドを介して再生される信号波形は、隣接ビットデータ間の信号の漏れ込み、即ちＩＳＩ(Inter-Symbol Interference)が大きく、サンプル時刻の信号レベルのみによるデータ再生が困難である。ＰＲ等化手法は、隣接２〜５サンプル時刻に限りＩＳＩを許容する一方、それ以外のサンプル時刻への信号漏れを無くすことで、後段のビタビ（Ｖｉｔｅｒｂｉ）アルゴリズム等と合わせて高密度記録・再生を可能とする方法である。
【０００３】
再生信号が本質的に微分系である磁気媒体を例にとると、ＰＲ等化法として、ＰＲ４（書込み符号１を隣接３サンプル列１，０，−１に等化）、ＥＰＲ４（同じく１，１，−１，−１に等化）、ＥＥＰＲ４（同じく１，２，０，−２，−１に等化）等の微分系列が用いられる。具体的には、高域ゲイン強調したアナログローパスフィルタ回路が等化器として用いられる。
【０００４】
例えば、Geert A.De VeirmanおよびRichard G.Yamasakiは、“Design of a Bipolar 10-MHz Programmable Continuous-Time 0.05°Equiripple Linear Phase Filter,” IEEE Journal of Solid-State Circuits, vol.27,no.3,March 1992において、Ｇｍ−Ｃバイクワッド（Ｂｉｑｕａｄ）フィルタを構成要素とする７-pole ２-zero フィルタ回路を提案している。このフィルタ回路は、デジタル記録系リードチャネルに要求される位相特性のリニアリティ、即ち良好な一定群遅延特性を有する構成となっており、アナログ等化フィルタ回路として従来から一般的に用いられている。
【０００５】
図４に、７-pole ２-zero フィルタ回路の全体構成を示す。このフィルタ構成においては、大きく４つのブロック、即ち３つのバイクワッド回路１０１〜１０３および1つの1次ローパス回路１０４で構成される。全体としては結局、等リップル位相特性を持つ７次ローパスフィルタ回路である。また、伝達関数理論から明らかなように、上記４つのブロック１０１〜１０４の順序を任意に入れ替えても全体の伝達関数は不変である。
【０００６】
上記ローパスフィルタ回路のカットオフ周波数をｆc とすると、媒体から光ピックアップあるいは磁気ヘッドを介して再生される信号波形は２ｆc 程度までの帯域を持つことになる。このため、２ｆc まで等リップル位相特性を持ち、ゲイン特性についてのみ高域ブースト可能なフィルタ回路が等化フィルタ回路として適したものとなる。
【０００７】
線形位相フィルタ回路の合成法については、Zverev著“Handbook of Filter Synthesis,”John Wiley and Sons,Inc.,1967の中に、０．０５°等リップル偏差をもつ線形位相フィルタ回路が紹介されており、線形位相が保持される周波数帯域はフィルタ次数によって決まり、２ｆc まで等リップル特性を持つのは７次以上のフィルタ回路である。
【０００８】
上記Veirman/Yamasakiの等化フィルタ回路も正にこの０．０５°等リップル偏差をもつ線形位相フィルタ回路であり、各フィルタ構成要素の極周波数およびそのＱ値は表１に示す通りである。
【０００９】
【表１】
0004075369.tif 000002
【００１０】
表１の極周波数は等化フィルタ回路のカットオフ周波数で規格化されており、例えば４００Ｍｂｐｓデータレートのリードチャネルでは等化フィルタ回路のカットオフ周波数は１００ＭＨｚ程度となる。これより等化フィルタ回路のカットオフ周波数が例えば１００ＭＨｚとすると、表1より、最も高いバイクワッド３の極周波数は２３１．７４ＭＨｚということになる。なお、一般的に高い極周波数になるほどそれを実現するバイクワッドの消費電力は増大する傾向にある。
【００１１】
なお、以上の説明から分かるように、７次即ち7-poleのフィルタ回路を選択した根拠は、所望の等リップル帯域を確保するためであり、例えばＰＲ等化法あるいは要求される再生ビットエラーレートに応じて、６次以下の構成で回路規模、消費電力を低減するなどの方法を採ることもあり得る。したがって、上記極周波数配置は紹介した７次の例に限定されるものではない。
【００１２】
また、上記の例では、バイクワッド回路１０１のステージがブースト機能を併せ持っている。これについては後で詳しく述べられる。
【００１３】
以上から明らかなように、等化フィルタ回路の構成要素は、バイクワッド回路と１次ローパス回路である。この等化フィルタ回路は、連続時間アナログフィルタ回路として帯域が広いことから、Ｇｍ−Ｃ（トランスコンダクタンス−Ｃ）積分器で実現されるのが一般的である。
【００１４】
続いて、Ｇｍ−Ｃ積分器で実現した等化フィルタ回路の構成法について説明する。
【００１５】
図５に、差動構成のバイクワッド回路の一般的な回路構成を示す。本例に係るバイクワッド回路は、Ｇｍ−Ｃで構成される積分器１１１，１１２を２段カスケード接続し、出力ノードからさらに別のＧｍセル１１３で負帰還ループを形成するとともに、出力ノードでＧｍセル１１４を抵抗接続した構成となっている。ちなみに、出力ノードで抵抗接続されているＧｍセル１１４は、積分器１１２の前段に移動しても全体の伝達関数は変わらない。
【００１６】
なお、ここでは、積分器１１１，１１２の負荷容量（積分器容量）Ｃを差動容量Ｃとして表現している。ただし、一般的には、寄生容量分を考慮した容量値設定のし易さや、同相帰還ループにおける位相補償容量の機能を併せ持たせるなどの理由から、正相、逆相信号線と接地間にそれぞれ２Ｃの容量を接続するようにする。
【００１７】
上記構成のバイクワッド回路は、等化フィルタ回路を構成するバイクワッド回路１０２およびバイクワッド回路１０３として使用される。このバイクワッド回路の伝達関数（Ｖlp／Ｖi ）は、
【数１】
0004075369.tif 000003
である。ここで、ｇm1は積分器１１１およびＧｍセル１１３の各トランスコンダクタンス値、ｇm2はＧｍセル１１４のトランスコンダクタンス値、ｇm3は積分器１１２のトランスコンダクタンス値、Ｃは積分器１１１，１１２の各積分器容量値である。
【００１８】
したがって、極周波数ω0 およびＱは、
【数２】
0004075369.tif 000004
である。{ EMBED Equation.3  , }
【００１９】
図６に、１次ローパス回路１０４の回路構成を示す。この１次ローパス回路１０４は、Ｇｍ−Ｃで構成される積分器１２１およびＧｍセル１２２によって構成されている。
【００２０】
上記構成の１次ローパス回路１０４の伝達関数（Ｖlp／Ｖi ）は、
【数３】
0004075369.tif 000005
である。ここで、ｇmは積分器１２１およびＧｍセル１２２の各トランスコンダクタンス値、Ｃは積分器１２１の積分器容量値である。
【００２１】
また、その極周波数ω0 は、
【数４】
0004075369.tif 000006
である。
【００２２】
したがって、表１を満たすべく、トランスコンダクタンス値ｇm と積分器容量値Ｃを適宜設定することによって等リップルフィルタ回路を実現出来る。現実には、寄生容量などの不確定要素の多い積分器容量値Ｃについては全体を通して一定値に設定しておき、トランスコンダクタンス値ｇm のみを適宜設定するのが一般的である。
【００２３】
ここで、本来の目的である等化フィルタ回路を実現するには、上記で得られた線形位相特性には影響を与えず、ゲイン特性についてのみ高域ブーストが出来れば良い。これは、ｓ平面内でjω軸に関して対称な２つの実数ゼロ(symmetrical-real-zeros)を導入することによって実現出来る。
【００２４】
上記Veirman/Yamasakiは、図７に示す回路構成でこれを実現している。具体的には、フィードフォワード増幅器１１５により、高域ブースト量を調整可能としたイコライザ構成となっている。図７中、図５と同等部分には同一符号を付して示している。この回路は、等化フィルタ回路を構成するバイクワッド回路１０１に使用される。
【００２５】
この回路の伝達関数（Ｖlp／Ｖi ）は、
【数５】
0004075369.tif 000007
である。ここで、Ｋはフィードフォワード増幅器１１５のゲインである。
【００２６】
また、極周波数ω0 およびＱ値は、
【数６】
0004075369.tif 000008
となる。ここから分かる通り、元になったバイクワッド回路の極配置には影響を与えない。
【００２７】
また、ブーストのために導入されたゼロは、
【数７】
0004075369.tif 000009
となる。
【００２８】
式（７）から分かる通り、実軸上に位置するゼロの絶対値は元になるバイクワッド回路の極周波数ω0 に比例するため、高域ゲインブースト量を大きくするには、即ちゼロ周波数を下げるには、最も極周波数ω0 が小さいバイクワッド回路１０１にこの構成を適用するのが、フィードフォワード増幅器１１５のゲインＫが相対的に最も小さくて済むという意味で有利である。
【００２９】
通常のＰＲ等化では、上記の構成においておよそＫ＜５に設定される。実用上は、高域ノイズの強調など副作用もあることからＫ＝４〜４．５程度に設定されるのが一般的である。現実には、この構成でブースト量を大きくとると、信号振幅が大きくなり、フィードフォワード増幅器１１５での信号歪みが問題となる。このため、図７の初段のＧｍセルのトランスコンダクタンス値（これをｇ′m1とする）のみを減少させ、本線信号をα＝ｇ′m1／ｇm1だけ減衰させる方法が採られる。
【００３０】
このときのゼロは、
【数８】
0004075369.tif 000010
となる。すなわち、Ｋ＝１，α＜１などとすることで信号歪みを発生させることなく選択的ブーストを実現出来る。
【００３１】
さて、ここまでが従来から行われている方法であるが、図７の方式、即ちフィードフォワード増幅器１１５とキャパシタンスによる電圧加算（実際には減算だが、これは本質ではない。）によるブーストの実現法には回路設計上の本質的な欠点がある。それは、ブーストのために広帯域ボルテージアンプが不可欠だと言う点である。以下にこの点について説明する。
【００３２】
式（２）、式（４）等から分かる通り、Ｇｍ−Ｃ積分器で構成したフィルタ回路では、カットオフ周波数はｇm ／Ｃに相当する。位相特性を理想積分器特性から逸脱させてしまう要因としては、まず低域位相特性を決める1st-Poleがある。これは通常出力コンダクタンスをｇ0 としてｇ0 ／Ｃで決まる。また、高域位相特性を決める2nd-Poleあるいは高域Right-half-plane zeroがあり、これはＧｍセルを構成する回路の内部ノードによって発生する。ＰＲ等化フィルタ回路を構成する積分器要素としては、通常1st-Poleはフィルタカットオフ周波数の１／１００以下、2nd-Poleあるいは高域Right-half-plane zeroはフィルタカットオフ周波数の１００倍以上の周波数に設定される。
【００３３】
一方、ボルテージアンプの帯域、即ち1st-Poleは負荷容量をＣｌとして、ｇm／Ｃｌとなる。負荷容量Ｃｌは主に、ソース・ドレイン拡散容量、ゲート容量、配線容量などのいわゆる寄生容量である。現実素子では、積分器容量Ｃに対する寄生容量Ｃｌの割合は数１０％に達し、回路設計上は寄生容量Ｃｌを見込んで積分器容量が所望の値になるように設定される。さもないと積分器容量自体が巨大となり、回路面積の増大、ひいては希望のカットオフ周波数を得るためには巨大なトランスコンダクタンス値が必要となって消費電力の増大を招いてしまうからである。
【００３４】
ここで、先ほどの積分器との対比で言うと、ボルテージアンプの帯域はフィルタカットオフ周波数の１００倍以上にする必要が有るということである。これは積分器容量Ｃに対して、寄生容量Ｃｌを１／１００以下に保つことに相当し、上述したことから明らかなように非常に困難な課題となる。
【００３５】
【発明が解決しようとする課題】
以上から分かる通り、Ｇｍ−Ｃ積分器で構成した他のフィルタ要素に比べ、フィードフォワード増幅器１１５を実現するためのボルテージアンプの広帯域化が困難で、結局、等化器全体の性能を制限する結果を招いていたのが実情である。この点を鑑みて、従来、ボルテージアンプを使わないブーストの実現法として、ブーストのために導入される２つのゼロを積分器のみで構成する方法が提案されている。
【００３６】
例えば、Iuri MehrおよびDavid Wellandは、“A CMOS Continuous-Time Ｇｍ−Ｃ Filter for PRML Read Channel Applictions at 150 Mb/s and Beyond,”IEEE JSSC, April 1997において、２つのゼロの配置を独立に設定し、結果として、ゼロ配置の対称性にこだわらない方式を紹介している。この方式はゼロの配置によって群遅延特性を調整できる機能を併せ持つが、反面、設定パラメータの増大を招いている。たとえば理論的には等リップル位相特性になるゼロ配置にするには１０個ものトランスコンダクタンス値を設定しなければならない。
【００３７】
また、Wim Dehaene、Michiel SteyaertおよびWilly Sansenは、“A 50-MHz Standard CMOS Pulse Equalizer for Hard Disk Read Channels,”IEEE JSSC, July 1997において、別のsymmetrical-real-zerosの導入方法を提案している。しかしながら、この導入方法の場合には、極周波数および極のＱ値がゼロ配置に影響し、ゼロを独立に設定することが難しい。
【００３８】
一方、ナレンドラ エム．ケイ．ラオらは、ブーストと群遅延調整をある程度独立に設定する方式を提案している（特開２００１−７７６６６号公報参照）。しかしながら、この方式の場合には、ブーストと群遅延調整の相互影響は完全には排除できず、また、式（８）で説明した本線信号を減衰する場合は、フィードフォワードパスの信号も同様に減衰してしまうため、ブースト調整は本線側トランスコンダクタンスを減少させると同時に、フィードフォワード側を増大させる必要が有り、調整機構を複雑化させると言う問題を含んでいる。
【００３９】
さらには、ブーストのために導入する２つのゼロを独立に設定しようとする方式に共通して言えることとして、回路素子のバラツキなどに起因する群遅延特性の理想的な特性からのずれは、その原因から分かる通り現実には複雑な結果特性となり、単純なゼロ配置の調整ではそもそも修正効果が期待できないと言う問題もある。
【００４０】
そこで、本発明は、等リップル位相フィルタ回路を元にした振幅ブースト機能を持つ等化フィルタ回路において、フィルタ回路の極配置に影響を与えず、広帯域化が難しいボルテージアンプを使わない簡単な機構で、即ち他のフィルタ構成要素と同じくＧｍ−Ｃ積分器のみで、jω軸に関して対称な２つの実数ゼロ(symmetrical-real-zeros)を導入でき、しかもそれらゼロの絶対値、言い換えればブースト量を理想的には単一のトランスコンダクタ値のみによって設定可能なアナログフィルタ回路およびこれを用いたディスク装置を提供することを目的とする。
【００４１】
【課題を解決するための手段】
本発明によるアナログフィルタ回路は、出力部に接続された第１の積分器容量およびこの第１の積分器容量を駆動する1つ以上のトランスコンダクタンスを有する前段回路と、出力部に接続された第２の積分器容量を有するトランスコンダクタンス−Ｃ積分器からなるバイクワッド回路を含み、前段回路に対して縦続接続された後段回路と、第１の積分器容量に流入し、当該第１の積分容量で電圧に変換される前の第１の信号電流に比例する第２の信号電流を第２の積分器容量に供給する電流供給手段とを備える構成となっている。このアナログフィルタ回路は、ディスク装置において、例えば、高密度磁気記録データの再生信号処理、即ちリードチャネルの主要素である連続時間等化フィルタとして用いられる。
【００４２】
等リップル位相フィルタ回路を元にしたアナログフィルタ回路（等化フィルタ回路）またはこれを用いたディスク装置において、第１の積分器容量を駆動する信号電流の総和に比例した電流を第２の積分器容量に対して供給する。これにより、ボルテージアンプを使わなくても、他のフィルタ構成要素と同様のＧｍ−Ｃ積分器のみで、振幅ブースト機能を持たせることが出来る。
【００４３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係るアナログフィルタ回路、即ち等化フィルタ回路の基本構成を示すブロック図である。
【００４４】
図１において、本実施形態に係る等化フィルタ回路は、出力部に接続された第１の積分器容量Ｃ１およびこの第１の積分器容量Ｃ１を駆動する1つ以上のトランスコンダクタンスを有する前段回路１１と、出力部に接続された第２の積分器容量Ｃ２を有するＧｍ−Ｃ積分器からなり、前段回路１１に対して縦続接続された後段回路１２と、第１の積分器容量Ｃ１に流入する第１の信号電流に比例する第２の信号電流を第２の積分器容量Ｃ２に供給する電流供給回路１３とを有する構成となっている。
【００４５】
後段回路１２は、ブースト（選択的ゲイン強調）のためのjω軸に関して対称な２つの実数ゼロ(symmetrical-real-zeros)を導入するバイクワッド回路からなり、図４に示す７-pole ２-zero フィルタ回路を構成する３つのバイクワッド回路１０１〜１０３のいずれでも適用可能である。ただし、式（８）の直前の説明から分かる通り、一般的には、表１における３種のバイクワッドのうち、もっとも極周波数ω0 が小さいバイクワッド回路1０１を適用するのが有利である。
【００４６】
ここでは、バイクワッド回路の内部の具体的な構成として、図５の回路構成のものを示したが、特にこの構成に限らない。また、以下の説明では、煩雑さを避けるためにＧｍ−Ｃ積分器についてはシングルエンドで表記するが、通常使われる差動構成でも全く同じである。差動構成の場合は、シングルエンド構成で逆相入力となっているトランスコンダクタンスを、差動構成では、入出力が反転するように読み替えるなどすれば良い。
【００４７】
前段回路１１としては、上記バイクワッド回路の前段に設置される他のバイクワッド回路、あるいは図４に示す７-pole ２-zero フィルタ回路おける１次ローパス回路１０４の出力部が適用される。いずれの場合も、出力端子に接続されている積分器容量Ｃおよびそれを駆動する少なくとも一つのトランスコンダクタンスを有している。
【００４８】
前段回路１１として、例えば１次ローパス回路１０４の出力部が適用される場合は、図６から明らかなように、２つのトランスコンダクタンスで出力端子の積分器容量Ｃ１を駆動する構成となる。もちろん、これまで説明してきた等化フィルタ回路の構成要素以外であっても、システム上、上記バイクワッド回路の前段に設置でき、積分器構成を持つものであれば構わない。
【００４９】
電流供給回路１３は、前段回路１１の出力端子に接続された積分器容量Ｃ１を駆動する第１の信号電流の総和をαiとすると、この信号電流αiに比例した第２の信号電流Ｋiを、第１の信号電流と逆方向電流として、ブーストを実現する後段回路１２、即ちバイクワッド回路の出力端子に接続された積分器容量Ｃ２に流すようにする。
【００５０】
このとき、後段回路（図５のバイクワッド回路）１２において、入力から出力に向かう伝達関数（ｖi ／ｖo ）は、
【数９】
0004075369.tif 000011
となる。
【００５１】
極周波数ω0 およびＱ値は、
【数１０】
0004075369.tif 000012
となる。
【００５２】
また、導入されたゼロは、
【数１１】
0004075369.tif 000013
である。
【００５３】
これらは、式（５）、式（６）、式（８）とそれぞれ同じで、元になる等リップル位相フィルタ回路の極配置に影響を与えず、jω軸に関して対称な２つの実数ゼロ(symmetrical-real-zeros)を導入できることを示している。また、式（１１）から、ゼロ配置はα，Ｋの双方によって設定できるが、従来例での説明と同様に、Ｋ＝１，α＜１等とすることで信号歪みを発生させることなく選択的ブーストを実現出来る。
【００５４】
なお、以上の説明では、積分器容量Ｃ１，Ｃ２は同一の容量値Ｃとなっているものと仮定している。Ｇｍ−Ｃフィルタ回路一般に言えることとして、積分器容量を適宜違う値にすることも可能であるが、そのことに本質的な利点はなく、現実素子でのバラツキ管理や設計の煩雑さを招くに過ぎない。
【００５５】
本発明の本質は、前段回路１１の出力端子に接続された積分器容量Ｃ１を駆動する信号電流の総和αiにより後段回路であるバイクワッド回路１２の入力端子に発生する信号電圧に比例する信号電圧を、バイクワッド回路１２の出力端子に接続された積分器容量Ｃ２にボルテージアンプを介して直接印加する代わりに、当該積分器容量Ｃ２に対して前記総和αiに比例した電流Ｋiを供給することによりバイクワッド回路１２の出力端子に等価的に加算することにある。したがって、積分器容量Ｃ１，Ｃ２の個々の容量値Ｃを変えた構成にする場合には適宜、第１の信号電流αiと第２の信号電流Ｋiとの比によって積分器容量値の違いを吸収することになる。
【００５６】
上記の構成によれば、等リップル位相フィルタ回路を元にした等化フィルタ回路において、ボルテージアンプを使わずに他のフィルタ構成要素と同様のＧｍ−Ｃ積分器のみで、振幅ブースト機能を持たせることが出来る。しかも、ブースト機能のために導入されるゼロは、ｓ平面内でjω軸に関して対称な２つの実数ゼロ（symmetrical-real-zeros ）であるため、フィルタの位相特性には影響を与えない。この結果、良好な等リップル位相特性をそのままに選択的高域ゲインブーストが可能となる。
【００５７】
次に、本実施形態に係るアナログフィルタ回路を実現する具体的な回路構成について説明する。
【００５８】
先ず、最も簡単な回路構成としては、複数の出力端子をもつトランスコンダクタンスセル（Ｇｍセル）を使用することである。例えば、KwanおよびMartinは、“An Adaptive Analog Continuous-Time CMOS Biquadratic Filter,”IEEE CICC 1991において、複数の出力端子を持たせられるトランスコンダクタンスセルを紹介している。この場合、出力端子の一つを本来の積分器容量の駆動に使い、他の出力端子をブーストを導入するバイクワッド回路１２の出力端子に接続すれば良い。
【００５９】
しかし、現実には、トランスコンダクタンスの実回路構成はフィルタ回路の全体特性に最も影響が大きく、多様な要因から選定されることから、必ずしも上記のような複数の出力端子をもつトランスコンダクタンスセル構成が好まれるとは限らない。
【００６０】
この点から、普遍的に本発明に係る等化フィルタ回路を実現出来る回路構成の一例として、図２の具体例を挙げる。図２中、図１と同等部分には同一符号を付して示している。
【００６１】
この具体例に係る等化フィルタ回路においては、ブースト機能を持たせるバイクワッド回路（後段回路）１２の前段に、ｓ平面左半面内に１つの実軸極を持つ１次ローパス回路（前段回路）１１を設置するとともに、この１次ローパス回路１１に対して並列的に別の１次ローパス回路１４およびトランスコンダクタンス１５を設け、１次ローパス回路１４の出力部に積分器容量Ｃ３を接続した構成を採っている。
【００６２】
１次ローパス回路１１は、第１，第２のトランスコンダクタンス２１，２２および１つの積分器容量Ｃ１を有する構成となっている。第１のトランスコンダクタンス２１は、その電圧入力端子が本ローパス回路１１の回路入力端子となり、その電流出力端子が積分器容量Ｃ１に接続されている。第２のトランスコンダクタンス２２は入出力特性が逆相になるべく、その電圧入力端子および電流出力端子が共に積分器容量Ｃ１に接続されている。これにより、第２のトランスコンダクタンス２２は第１のトランスコンダクタンス２１に対して、積分器容量Ｃ１と並列接続となる抵抗負荷を形成している。
【００６３】
上記構成の１次ローパス回路１１において、第１，第２のトランスコンダクタンス２１，２２の各トランスコンダクタンス値をｇLPとするとき、第１のトランスコンダクタンス２１のみα・ｇLP，α＜１とし、第２のトランスコンダクタンス２２に対して可変とする。これにより、１次ローパス回路１１のＤＣゲインのみが独立に可変となる。また、トランスコンダクタンス値ｇLPは、式（４）の関係から、表１に示した所望の極周波数が得られるように設定される。
【００６４】
１次ローパス回路１１に対して並列的に設けられた１次ローパス回路１４およびトランスコンダクタンス１５は図１の電流供給回路１３に相当する。１次ローパス回路１４は、第１，第２のトランスコンダクタンス２３，２４および１つの積分器容量Ｃ３を有する構成となっており、基本的に、１次ローパス回路１１と同一の回路構成となっている。
【００６５】
第１のトランスコンダクタンス２３は、その電圧入力端子が１次ローパス回路１１の回路入力端子（ノード）に接続され、その電流出力端子が積分器容量Ｃ３に接続されている。第２のトランスコンダクタンス２４は入出力特性が逆相になるべく、その電圧入力端子および電流出力端子が共に積分器容量Ｃ３に接続されている。ここで、第１，第２のトランスコンダクタンス２３，２４の各トランスコンダクタンス値は共にｇLPとなっている。その結果、１次ローパス回路１４のＤＣゲインは１である。
【００６６】
トランスコンダクタンス回路１５は、第１，第２のトランスコンダクタンス２５，２６のみによって構成されている。これらトランスコンダクタンス２５，２６は、１次ローパス回路１４を構成するトランスコンダクタンス２３，２４とは入出力特性が逆相になるべく接続されている。具体的には、トランスコンダクタンス２５の電圧入力端子となる逆相（−）入力端子がトランスコンダクタンス２３の正相（＋）入力端子に、トランスコンダクタンス２６の正相入力端子がトランスコンダクタンス２４の逆相入力端子にそれぞれ接続されている。
【００６７】
そして、トランスコンダクタンス２５，２６の各電流出力端子は共に、バイクワッド回路１２の出力端子に接続された積分器容量Ｃ２に接続されている。すなわち、積分器容量Ｃ２を駆動するトランスコンダクタンス回路１５の２つのトランスコンダクタンス２５，２６は、積分器容量Ｃ２に対して本線信号経路と逆方向に駆動電流を流すべく、それぞれ逆相接続になっている。
【００６８】
ここでは、シングルエンド構成で説明しているが、差動構成では入力差動対あるいは出力差動対のどちらか一方だけをクロス接続とすれば良い。また、以上の構成において、積分器容量Ｃ１，Ｃ２，Ｃ３については全て同一容量値を仮定している点については、先述した場合と同様である。
【００６９】
なお、その他のフィルタ構成要素、例えば図４に示す７-pole ２-zero フィルタ回路において、バイクワッド回路１０１にバイクワッド回路１２を適用した場合には、バイクワッド回路１０１，１０３はバイクワッド回路１２の後段、あるいは１次ローパス回路１１の前段に設置される。
【００７０】
これまでの説明から明らかなように、上記具体例に係る等化フィルタ回路の大きな利点は、ブースト特性をαだけで設定でき、しかもα＜１とすることで、如何なる周波数領域においても、ブーストをかけない元々の等リップル位相フィルタ回路のゲイン特性を上回ることなくブースト特性を得ることが可能なことである。この結果、ブースト量を上げても回路歪みが原理的に起きない、実用上扱い易い等化フィルタ回路を実現することが可能となる。
【００７１】
特に、前段回路１１として１次ローパス回路を用いたことにより、当該ローパス回路は２個のトランスコンダクタンス２１，２２で構成でき、これに伴って電流供給回路１３を４個のトランスコンダクタンス２３〜２６で構成でき、元になる等リップル位相フィルタ回路に対して４個のトランスコンダクタンスを追加するだけで所期の目的を達成できることになるため、回路規模の増大を抑えることが可能となる。さらに、表1から明らかなように１次ローパス回路はその極周波数、すなわち必要とされるトランスコンダクタンス値がもっとも低く、追加される４個のトランスコンダクタンス２３〜２６も同様にトランスコンダクタンス値が低いことから、消費電力的にも有利である。
【００７２】
ただし、前段回路１１としては、１次ローパス回路構成のものに限られるものではなく、使用するトランスコンダクタンス数は多くなるものの、バイクワッド回路構成とすることも可能であり、さらには１次ローパス回路構成やバイクワッド回路構成に限らず、Ｇｍ−Ｃ積分器を構成要素とし、その積分器容量の容量値がバイクワッド回路１２の積分器容量Ｃ２の容量値と同じか比例する構成のものであれば良い。
【００７３】
以上説明した本実施形態に係る等化フィルタ回路は、例えば、ＰＲＭＬ方式を採用した高密度ディスク装置において、そのリードチャネルにおける再生信号処理に不可欠な高域周波数信号の選択的ゲイン強調（ブースト機能）を持つ等化フィルタ回路として用いられる。ＰＲＭＬ方式を採用した高密度ディスク装置の構成の一例を図３に示す。
【００７４】
図３において、ディスク３１は、その記録情報がヘッド部３２によって読み取られる。このヘッド部３２から出力される再生信号は、再生アンプ３３およびＡＧＣアンプ３４を経て等化フィルタ回路３５に供給される。等化フィルタ回路３５では、高域周波数信号の選択的ゲイン強調（ブースト）処理が行われる。この等化フィルタ回路３５を経た再生信号は、Ａ／Ｄコンバータ３６に供給される。クロックリカバリー回路３７では、Ａ／Ｄコンバータ３６の出力信号に基づいて当該出力信号に同期したクロックの生成が行われる。
【００７５】
クロックリカバリー回路３７で生成されたクロックは、Ａ／Ｄコンバータ３６に対しそのサンプリングクロックとして与えられる。Ａ／Ｄコンバータ３６は、クロックリカバリー回路３７から与えられるサンプリングクロックに同期して再生信号をサンプリングすることによってデジタルデータに変換する。このＡ／Ｄコンバータ３６でＡ／Ｄ変換されたデジタルデータは、ビタビ復号器３８でビタビ復号が行われ、さらに復調回路３９で復調が行われて出力される。
【００７６】
一方、記録系（書き込み系）においては、データ（デジタル入力系列）は変調回路４０で変調が行われ、さらに書き込み補償回路４１で書き込み補償が行われた後、記録ドライバ４２を通してヘッド部３２に供給される。そして、このヘッド部３２によってディスク３１に対して情報の書き込み（記録）が行われる。
【００７７】
上記構成の高密度ディスク装置において、等化フィルタ回路３５として、Ｇｍ−Ｃバイクワッドフィルタを構成要素とする７-pole ２-zero フィルタ回路が用いられ、この７-pole ２-zero フィルタ回路として、先述した実施形態に係る等化フィルタ回路が用いられる。この等化フィルタ回路は特に良好な等リップル位相特性をそのままに選択的高域ゲインブーストが可能であることから、当該等化フィルタ回路を用いることにより、より優れた再生特性を持つディスク装置を提供できることになる。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、等リップル位相フィルタ回路を元にした等化フィルタ回路において、前段回路の出力部に接続された第１の積分器容量を駆動する信号電流の総和に比例した電流を、後段回路の出力部に接続された第２の積分器容量に供給することにより、ボルテージアンプを使わなくても、他のフィルタ構成要素と同様のＧｍ−Ｃ積分器のみで、振幅ブースト機能を持たせることができ、しかもブースト機能のために導入されるゼロがｓ平面内でjω軸に関して対称な２つの実数ゼロであり、フィルタの位相特性には影響を与えないため、良好な等リップル位相特性をそのままに選択的高域ゲインブーストが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るアナログフィルタ回路の基本構成を示すブロック図である。
【図２】本実施形態に係るアナログフィルタ回路を実現する具体的な回路構成を示すブロック図である。
【図３】ＰＲＭＬ方式を採用した本発明に係るディスク装置の構成の一例を示すブロック図である。
【図４】７-pole ２-zeroフィルタ回路の全体構成を示すブロック図である。
【図５】差動構成のバイクワッド回路の一般的な回路構成を示すブロック図である。
【図６】１次ローパス回路の構成の一例を示すブロック図である。
【図７】フィードフォワード増幅器を用いた従来例に係るアナログフィルタ回路を示すブロック図である。
【符号の説明】
１１…前段回路（１次ローパス回路）、１２…後段回路（バイクワッド回路）、１３…電流供給回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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