(57)【特許請求の範囲】
【請求項１】
ブロックアドレスとレジスタアドレスとが付けられた複数の回路ブロックの中から、ブロックアドレスおよびレジスタアドレスによって指定される回路ブロックを選択し、選択した回路ブロック内のピンレジスタ用フリップフロップにピンデータを転送する半導体試験装置のピンレジスタ回路において、
ブロックアドレスと、複数のピンデータとを入力し、入力したブロックアドレスに応じて、入力したピンデータを、対応する回路ブロック内のピンレジスタ用フリップフロップに送る、ブロックアドレス毎に設けられた複数のデータ選択回路と、
レジスタアドレスを入力し、入力したレジスタアドレスに応じたレジスタアドレス指定信号を、対応する回路ブロックに送るレジスタアドレスデコーダと、
回路ブロック内のピンレジスタ用フリップフロップに対応して設けられ、レジスタアドレス指定信号に基づいてピンレジスタ用フリップフロップから読み出されたピンデータを出力する論理ゲートと、
レジスタアドレスとライトクロックとに基づいて選択信号とＣＬＫ信号を生成する書込み制御回路と、
を有し、
前記データ選択回路は、
あらかじめデータ選択値が格納されるデータ選択値記憶手段と、
このデータ選択値記憶手段に格納されたデータ選択値に応じて、入力した複数のピンデータのうちのいずれか１つを選択するデータセレクタと、
あらかじめブロックアドレス選択値が格納されるブロックアドレス選択値記憶手段と、
このブロックアドレス選択値記憶手段に格納されたブロックアドレス選択値と、入力したブロックアドレスとが一致しているか否かを検出し、一致していることを検出した場合に限り、一致信号を出力する一致検出回路と、
この一致検出回路が出力する一致信号がアクティブな場合に限り、ライトクロックを通過させるＡＮＤゲートと、
ＡＮＤゲートからな入力されるライトクロックと書込み制御回路から入力されるＣＬＫ信号を入力との論理和の信号を出力するＯＲゲートと、
データセレクタが選択したピンデータと論理ゲートとが出力するピンデータを選択信号に基づいて選択して出力する２対１セレクタと、
２対１セレクタから入力されるピンデータをＯＲゲートから入力される信号に同期してサンプリングするデータバッファ用フリップフロップと
を有する
ことを特徴とする半導体試験装置のピンレジスタ回路。
【請求項２】
各ブロックアドレス選択値記憶手段には、ブロックアドレスがとり得る値のうちの任意の値を、ブロックアドレス選択値として格納することが可能となっている
ことを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路。
【請求項３】
複数のブロックアドレス選択値記憶手段に、同一のブロックアドレス選択値を格納することが可能となっている
ことを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路。
【請求項４】
各データ選択値記憶手段には、データ選択回路に入力されるピンデータのうちの任意のデータを選択可能なデータ選択値を格納することが可能となっている
ことを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路。
【請求項５】
複数のデータ選択値記憶手段に、同一のデータ選択値を格納することが可能となっている
ことを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置のピンレジスタ回路に関する。
【０００２】
【従来の技術】
従来の半導体試験装置内のピンレジスタ回路の一例として、以下のような構成のものがある。
【０００３】
ピンレジスタ回路は、ｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊを有する。各回路ブロックには、ブロックアドレスと、レジスタアドレスとの２種類のアドレスが付けられている。ブロックアドレスは、１からｋまでの数値のうちのいずれかの数値をとり、レジスタアドレスは、１からｊまでの数値のうちのいずれかの数値をとる。
【０００４】
例えば、回路ブロックＢ２１のブロックアドレスは２、レジスタアドレスは１であり、回路ブロックＢｋ１のブロックアドレスはｋ、レジスタアドレスは１であり、回路ブロックＢｋｊのブロックアドレスはｋ、レジスタアドレスはｊである。
【０００５】
各回路ブロック内には、ｎ個のピンデータが格納される。例えば、回路ブロックＢ１１内には、ピンデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納され、回路ブロックＢ２１内には、ピンデータＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納され、回路ブロックＢｋｊ内には、ピンデータＤ１＿ｋ＿ｊ、Ｄ２＿ｋ＿ｊ、…、Ｄｎ＿ｋ＿ｊが格納される。
【０００６】
半導体試験装置は、ｎ×ｋ本のテストピン、すなわちテストピン１＿１、２＿１、…、ｎ＿１、１＿２、２＿２、…、ｎ＿２、……、１＿ｋ、２＿ｋ、…、ｎ＿ｋを有する。各テストピンから出力される信号のパルス幅やレベル等は、複数のピンデータ（設定値）によって規定される。
【０００７】
例えば、テストピン１＿１から出力される信号は、ピンデータＤ１＿１＿１、Ｄ１＿１＿２、…、Ｄ１＿１＿ｊによって規定され、テストピン２＿１から出力される信号は、ピンデータＤ２＿１＿１、Ｄ２＿１＿２、…、Ｄ２＿１＿ｊによって規定され、テストピンｎ＿ｋから出力される信号は、ピンデータＤｎ＿ｋ＿１、Ｄｎ＿ｋ＿２、…、Ｄｎ＿ｋ＿ｊによって規定される。
【０００８】
図４７、図４８は、上述した半導体試験装置内のピンレジスタ回路Ｐ１０１のブロック図である。ピンレジスタ回路Ｐ１０１は、ｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊを有し、これらの回路ブロックには、ブロックアドレスと、レジスタアドレスとの２種類のアドレスが付けられている。
【０００９】
図４７と図４８とは、同一のピンレジスタ回路Ｐ１０１を異なる観点から見た図である。すなわち、図４７は、ブロックアドレスの順に並べられた回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１を明示した図であり、図４８は、レジスタアドレスの順に並べられた回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊを明示した図である。
【００１０】
ピンレジスタ回路Ｐ１０１は、上述したｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊと共に、レジスタアドレスデコーダ５Ａと、ブロックアドレスデコーダ５Ｂとを有する。
【００１１】
レジスタアドレスデコーダ５Ａは、ｉビットのレジスタアドレスを入力し、ｊ本のレジスタアドレス指定信号を出力する。そして、入力したレジスタアドレスが指定する回路ブロック群に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００１２】
例えば、レジスタアドレスが１であった場合には、レジスタアドレスデコーダ５Ａは、レジスタアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００１３】
ブロックアドレスデコーダ５Ｂは、ｍビットのブロックアドレスを入力し、ｋ本のブロックアドレス指定信号を出力する。そして、入力したブロックアドレスが指定する回路ブロック群に対するブロックアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００１４】
例えば、ブロックアドレスが１であった場合には、ブロックアドレスデコーダ５Ｂは、ブロックアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊに対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００１５】
各回路ブロックは、ｎ個のピンデータがそれぞれ格納されるｎ個のピンレジスタ用フリップフロップと、１個の論理積ゲートとを有する。例えば、回路ブロックＢ１１は、ピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１と、論理積ゲート８Ａ１＿１とを有する。
【００１６】
各回路ブロック内の論理積ゲートには、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号と、ブロックアドレスデコーダ５Ｂが出力するブロックアドレス指定信号と、ライトクロック（書き込みクロック）ＷＣとが入力される。そして、各論理積ゲートは、入力されるレジスタアドレス指定信号およびブロックアドレス指定信号がアクティブになった場合に、同時に入力されるライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、その回路ブロック内の全てのピンレジスタ用フリップフロップのクロック入力端子に送る。
【００１７】
各回路ブロック内のピンレジスタ用フリップフロップには、それぞれ、データＤ１、Ｄ２、…、Ｄｎが入力される。すなわち、ピンレジスタ回路Ｐ１０１に入力される、ｎビットのデータＤ１、Ｄ２、…、Ｄｎは、ピンレジスタ回路Ｐ１０１内の全ての回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊに入力され、各回路ブロックに入力されたデータＤ１、Ｄ２、…、Ｄｎは、それぞれ、各回路ブロック内の対応するピンレジスタ用フリップフロップに入力される。
【００１８】
例えば、回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１には、それぞれ、データＤ１、Ｄ２、…、Ｄｎが入力される。すなわち、ピンレジスタ用フリップフロップ４Ａ１＿１＿１にデータＤ１が入力され、ピンレジスタ用フリップフロップ４Ａ２＿１＿１にデータＤ２が入力され、ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にデータＤｎが入力される。
【００１９】
各ピンレジスタ用フリップフロップに、対応するデータが格納されると、各ピンレジスタ用フリップフロップは、格納されたデータを、ピンデータとして出力する。例えば、ピンレジスタ用フリップフロップ４Ａ１＿１＿１に、データＤ１が格納されると、このピンレジスタ用フリップフロップ４Ａ１＿１＿１は、格納されたデータＤ１を、ピンデータＤ１＿１＿１として出力する。
【００２０】
なお、図４７中の符号４Ａ１＿１＿１〜４Ａｎ＿ｋ＿１はピンレジスタ用フリップフロップであり、符号８Ａ１＿１〜８Ａｋ＿１は論理積ゲートである。また、図４８中の符号４Ａ１＿１＿１〜４Ａｎ＿１＿ｊはピンレジスタ用フリップフロップであり、符号８Ａ１＿１〜８Ａ１＿ｊは論理積ゲートである。
【００２１】
図４９は、上述したピンレジスタ回路Ｐ１０１の動作を示すタイミングチャートである。なお、この図は、ピンレジスタ回路Ｐ１０１に、ブロックアドレスの順にデータが転送された場合のタイミングチャートである。
【００２２】
ピンレジスタ回路Ｐ１０１内のレジスタアドレスデコーダ５Ａに、レジスタアドレスが入力されると、このレジスタアドレスデコーダ５Ａは、入力されたレジスタアドレスが指定する回路ブロック群に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００２３】
例えば、レジスタアドレスデコーダ５Ａに入力されたレジスタアドレスが１であった場合には、レジスタアドレスデコーダ５Ａは、レジスタアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００２４】
ピンレジスタ回路Ｐ１０１内のブロックアドレスデコーダ５Ｂに、ブロックアドレスが入力されると、このブロックアドレスデコーダ５Ｂは、入力されたブロックアドレスが指定する回路ブロック群に対するブロックアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００２５】
例えば、ブロックアドレスデコーダ５Ｂに入力されたブロックアドレスが１であった場合には、ブロックアドレスデコーダ５Ｂは、ブロックアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊに対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００２６】
ピンレジスタ回路Ｐ１０１に、データＤ１、Ｄ２、…、Ｄｎが入力されると、入力されたデータＤ１、Ｄ２、…、Ｄｎは、ピンレジスタ回路Ｐ１０１内の全ての回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊ、Ｂ２１、Ｂ２２、…、Ｂ２ｊ、……、Ｂｋ１、Ｂｋ２、…、Ｂｋｊに送られる。
【００２７】
各回路ブロックに送られたデータＤ１、Ｄ２、…、Ｄｎは、それぞれ、各回路ブロック内の対応するピンレジスタ用フリップフロップに入力される。
【００２８】
例えば、回路ブロックＢ１１に送られたデータＤ１、Ｄ２、…、Ｄｎは、それぞれ、回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に入力される。すなわち、データＤ１がピンレジスタ用フリップフロップ４Ａ１＿１＿１に入力され、データＤ２がピンレジスタ用フリップフロップ４Ａ２＿１＿１に入力され、データＤｎがピンレジスタ用フリップフロップ４Ａｎ＿１＿１に入力される。
【００２９】
ピンレジスタ回路Ｐ１０１に、ライトクロックＷＣが入力されると、入力されたライトクロックＷＣは、ピンレジスタ回路Ｐ１０１内の全ての回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊ、Ｂ２１、Ｂ２２、…、Ｂ２ｊ、……、Ｂｋ１、Ｂｋ２、…、Ｂｋｊに送られる。
【００３０】
各回路ブロックに送られたライトクロックＷＣは、各回路ブロック内の論理積ゲートに入力される。例えば、回路ブロックＢ１１に送られたライトクロックＷＣは、回路ブロックＢ１１内の論理積ゲート８Ａ１＿１に入力される。
【００３１】
従って、各回路ブロック内の論理積ゲートには、ライトクロックＷＣと、レジスタアドレス指定信号と、ブロックアドレス指定信号とが入力される。そして、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とが入力された論理積ゲートのみが、同時に入力されたライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、その回路ブロック内の全てのピンレジスタ用フリップフロップのクロック入力端子に送る。
【００３２】
例えば、回路ブロックＢ１１内の論理積ゲート８Ａ１＿１に、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とが入力された場合には、この論理積ゲート８Ａ１＿１は、同時に入力されたライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、回路ブロックＢ１１内の全てのピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１のクロック入力端子に送る。
【００３３】
クロック入力端子にライトクロックＷＣが入力された、回路ブロック内の各ピンレジスタ用フリップフロップは、それぞれ、その時点で各ピンレジスタ用フリップフロップに入力されているデータＤ１、Ｄ２、…、Ｄｎを取り込み、記憶する。
【００３４】
例えば、レジスタアドレスが１、ブロックアドレスが１とされた場合には、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とが、回路ブロックＢ１１に入力される。回路ブロックＢ１１に入力された、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号とは、回路ブロックＢ１１内の論理積ゲート８Ａ１＿１に入力される。すると、この論理積ゲート８Ａ１＿１は、同時に入力されたライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、回路ブロックＢ１１内の全てのピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１のクロック入力端子に送る。
【００３５】
すると、ピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１は、それぞれ、その時点でピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に入力されているデータＤ１、Ｄ２、…、Ｄｎを取り込み、記憶する。すなわち、ピンレジスタ用フリップフロップ４Ａ１＿１＿１はデータＤ１を記憶し、ピンレジスタ用フリップフロップ４Ａ２＿１＿１はデータＤ２を記憶し、ピンレジスタ用フリップフロップ４Ａｎ＿１＿１はデータＤｎを記憶する。
【００３６】
すなわち、アクティブとなったレジスタアドレス指定信号と、アクティブとなったブロックアドレス指定信号との両方が入力された回路ブロックのみが「選択された」状態となり、選択された回路ブロック内の各ピンレジスタ用フリップフロップに、それぞれ、対応するデータＤ１、Ｄ２、…、Ｄｎが格納される。
【００３７】
例えば、図４９のタイミングチャートに示した時刻Ｔ１においては、レジスタアドレスとして１が、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢ１１が選択され、選択された回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に、それぞれ、時刻Ｔ１の時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納される。
【００３８】
また、時刻Ｔ２においては、レジスタアドレスとして１が、ブロックアドレスとして２が指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢ２１が選択され、選択された回路ブロックＢ２１内のピンレジスタ用フリップフロップ４Ａ１＿２＿１、４Ａ２＿２＿１、…、４Ａｎ＿２＿１に、それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納される。
【００３９】
また、時刻Ｔｋにおいては、レジスタアドレスとして１が、ブロックアドレスとしてｋが指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢｋ１が選択され、選択された回路ブロックＢｋ１内のピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１、４Ａ２＿ｋ＿１、…、４Ａｎ＿ｋ＿１に、それぞれ、時刻Ｔｋの時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿ｋ＿１、Ｄ２＿ｋ＿１、…、Ｄｎ＿ｋ＿１が格納される。
【００４０】
図５０は、上述したピンレジスタ回路Ｐ１０１の動作を示すタイミングチャートである。なお、この図は、ピンレジスタ回路Ｐ１０１に、レジスタアドレスの順にデータが転送された場合のタイミングチャートである。
【００４１】
図５０のタイミングチャートに示した時刻Ｔ１においては、レジスタアドレスとして１が、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢ１１が選択され、選択された回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に、それぞれ、時刻Ｔ１の時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納される。
【００４２】
また、時刻Ｔ２においては、レジスタアドレスとして２が、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢ１２が選択され、選択された回路ブロックＢ１２内のピンレジスタ用フリップフロップ４Ａ１＿１＿２、４Ａ２＿１＿２、…、４Ａｎ＿１＿２に、それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿２、Ｄ２＿１＿２、…、Ｄｎ＿１＿２が格納される。
【００４３】
また、時刻Ｔｊにおいては、レジスタアドレスとしてｊが、ブロックアドレスとして１が指定された状態で、ライトクロックＷＣが立ち上がっているので、回路ブロックＢ１ｊが選択され、選択された回路ブロックＢ１ｊ内のピンレジスタ用フリップフロップ４Ａ１＿１＿ｊ、４Ａ２＿１＿ｊ、…、４Ａｎ＿１＿ｊに、それぞれ、時刻Ｔｊの時点でピンレジスタ回路Ｐ１０１に入力されているデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿ｊ、Ｄ２＿１＿ｊ、…、Ｄｎ＿１＿ｊが格納される。
【００４４】
【発明が解決しようとする課題】
上述した従来の半導体試験装置内のピンレジスタ回路は、測定プログラムによってプログラムされた通りのテストピンに対応するピンレジスタ用フリップフロップにデータ（設定値）を転送することができるので、プログラムされた通りのテストピンから信号を出力することはできる。
【００４５】
しかし、被試験半導体の周辺配線長を短くしたい等の目的で、半導体試験装置のテストピンと、被試験半導体のピンとの接続を変更したい場合がある。この場合に、従来のピンレジスタ回路では、測定プログラムすなわちソフトウェアを変更し、ピンアサイン（テストピンへの信号の割り当て）を変更する必要があるという問題がある。
【００４６】
また、複数個の被試験半導体を同時に試験する並列測定においては、並列測定を行う被試験半導体の個数分の複数の回路ブロックのテストピンから、同じ信号を出力させるために、並列測定を行う被試験半導体の個数分の複数の回路ブロックのピンレジスタ用フリップフロップに、同じデータ（設定値）を転送することになる。すなわち、同じデータ（設定値）を、並列測定を行う被試験半導体の個数分、すなわち複数回、転送する必要があり、テスト時間の増加を招くという問題がある。
【００４７】
本発明は、上記の問題を解決するためになされたもので、測定プログラムを変更することなしに、ピンアサインを変更することが可能で、かつ、複数個の被試験半導体を同時に試験する並列測定において、１回のデータ転送で、並列測定を行う被試験半導体の個数分の複数の回路ブロックのピンレジスタ用フリップフロップに、データを転送することが可能な半導体試験装置のピンレジスタ回路を提供するものである。
【００４８】
【課題を解決するための手段】
請求項１に記載の発明は、ブロックアドレスとレジスタアドレスとが付けられた複数の回路ブロックの中から、ブロックアドレスおよびレジスタアドレスによって指定される回路ブロックを選択し、選択した回路ブロック内のピンレジスタ用フリップフロップにピンデータを転送する半導体試験装置のピンレジスタ回路において、ブロックアドレスと、複数のピンデータとを入力し、入力したブロックアドレスに応じて、入力したピンデータを、対応する回路ブロック内のピンレジスタ用フリップフロップに送る、ブロックアドレス毎に設けられた複数のデータ選択回路と、レジスタアドレスを入力し、入力したレジスタアドレスに応じたレジスタアドレス指定信号を、対応する回路ブロックに送るレジスタアドレスデコーダと、回路ブロック内のピンレジスタ用フリップフロップに対応して設けられ、レジスタアドレス指定信号に基づいてピンレジスタ用フリップフロップから読み出されたピンデータを出力する論理ゲートと、レジスタアドレスとライトクロックとに基づいて選択信号とＣＬＫ信号を生成する書込み制御回路と、を有し、前記データ選択回路は、あらかじめデータ選択値が格納されるデータ選択値記憶手段と、このデータ選択値記憶手段に格納されたデータ選択値に応じて、入力した複数のピンデータのうちのいずれか１つを選択するデータセレクタと、あらかじめブロックアドレス選択値が格納されるブロックアドレス選択値記憶手段と、このブロックアドレス選択値記憶手段に格納されたブロックアドレス選択値と、入力したブロックアドレスとが一致しているか否かを検出し、一致していることを検出した場合に限り、一致信号を出力する一致検出回路と、この一致検出回路が出力する一致信号がアクティブな場合に限り、ライトクロックを通過させるＡＮＤゲートと、ＡＮＤゲートからな入力されるライトクロックと書込み制御回路から入力されるＣＬＫ信号を入力との論理和の信号を出力するＯＲゲートと、データセレクタが選択したピンデータと論理ゲートとが出力するピンデータを選択信号に基づいて選択して出力する２対１セレクタと、２対１セレクタから入力されるピンデータをＯＲゲートから入力される信号に同期してサンプリングするデータバッファ用フリップフロップとを有することを特徴とする半導体試験装置のピンレジスタ回路である。
【００４９】
請求項２に記載の発明は、 各ブロックアドレス選択値記憶手段には、ブロックアドレスがとり得る値のうちの任意の値を、ブロックアドレス選択値として格納することが可能となっていることを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路である。
【００５０】
請求項３に記載の発明は、 複数のブロックアドレス選択値記憶手段に、同一のブロックアドレス選択値を格納することが可能となっていることを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路である。
【００５１】
請求項４に記載の発明は、 各データ選択値記憶手段には、データ選択回路に入力されるピンデータのうちの任意のデータを選択可能なデータ選択値を格納することが可能となっていることを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路である。
【００５２】
請求項５に記載の発明は、 複数のデータ選択値記憶手段に、同一のデータ選択値を格納することが可能となっていることを特徴とする請求項１に記載の半導体試験装置のピンレジスタ回路である。
【００５３】
【発明の実施の形態】
図１は、本発明の一実施形態における半導体試験装置内のピンレジスタ回路が有する複数の回路ブロックと、各回路ブロックに付けられたアドレスとの関係を示す図である。
【００５４】
ピンレジスタ回路は、ｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊを有する。各回路ブロックには、ブロックアドレスと、レジスタアドレスとの２種類のアドレスが付けられている。ブロックアドレスは、１からｋまでの数値のうちのいずれかの数値をとり、レジスタアドレスは、１からｊまでの数値のうちのいずれかの数値をとる。
【００５５】
例えば、回路ブロックＢ２１のブロックアドレスは２、レジスタアドレスは１であり、回路ブロックＢｋ１のブロックアドレスはｋ、レジスタアドレスは１であり、回路ブロックＢｋｊのブロックアドレスはｋ、レジスタアドレスはｊである。
【００５６】
各回路ブロック内には、ｎ個のピンデータが格納される。例えば、回路ブロックＢ１１内には、ピンデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納され、回路ブロックＢ２１内には、ピンデータＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納され、回路ブロックＢｋｊ内には、ピンデータＤ１＿ｋ＿ｊ、Ｄ２＿ｋ＿ｊ、…、Ｄｎ＿ｋ＿ｊが格納される。
【００５７】
半導体試験装置は、ｎ×ｋ本のテストピン、すなわちテストピン１＿１、２＿１、…、ｎ＿１、１＿２、２＿２、…、ｎ＿２、……、１＿ｋ、２＿ｋ、…、ｎ＿ｋを有する。各テストピンから出力される信号のパルス幅やレベル等は、複数のピンデータ（設定値）によって規定される。
【００５８】
例えば、テストピン１＿１から出力される信号は、ピンデータＤ１＿１＿１、Ｄ１＿１＿２、…、Ｄ１＿１＿ｊによって規定され、テストピン２＿１から出力される信号は、ピンデータＤ２＿１＿１、Ｄ２＿１＿２、…、Ｄ２＿１＿ｊによって規定され、テストピンｎ＿ｋから出力される信号は、ピンデータＤｎ＿ｋ＿１、Ｄｎ＿ｋ＿２、…、Ｄｎ＿ｋ＿ｊによって規定される。
【００５９】
図２〜１０は、上述した半導体試験装置内のピンレジスタ回路Ｐ１のブロック図である。ピンレジスタ回路Ｐ１は、ｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊを有し、これらの回路ブロックには、ブロックアドレスと、レジスタアドレスとの２種類のアドレスが付けられている。
【００６０】
図２と図６とは、同一のピンレジスタ回路Ｐ１を異なる観点から見た図である。すなわち、図２は、ブロックアドレスの順に並べられた回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１を明示した図であり、図６は、レジスタアドレスの順に並べられた回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊを明示した図である。なお、図３〜５は、図２に示したブロック図内の詳細な構成を示す図であり、図７〜９は、図６に示したブロック図内の詳細な構成を示す図である。
【００６１】
ピンレジスタ回路Ｐ１は、上述したｋ×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊと共に、レジスタアドレスデコーダ５Ａと、ＮＡＮＤゲート８Ａ１、８Ａ２、…、８Ａｊと、書き込み制御回路６と、データ選択回路ＢＡ１、ＢＡ２、…、ＢＡｋとを有する。
【００６２】
レジスタアドレスデコーダ５Ａは、ｉビットのレジスタアドレスを入力し、ｊ本のレジスタアドレス指定信号を出力する。そして、入力したレジスタアドレスが指定する回路ブロック群に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００６３】
例えば、レジスタアドレスが１であった場合には、レジスタアドレスデコーダ５Ａは、レジスタアドレスが１である回路ブロック群、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１に対するレジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレベル）にする。
【００６４】
ＮＡＮＤゲート８Ａ１、８Ａ２、…、８Ａｊは、レジスタアドレスデコーダ５Ａが出力する複数のレジスタアドレス指定信号のそれぞれに対して、１つづつ設けられている。そして、各ＮＡＮＤゲートは、レジスタアドレスデコーダ５Ａが出力する各レジスタアドレス指定信号と、ライトクロックＷＣとを入力し、レジスタアドレス指定信号がアクティブである場合に限って、入力したライトクロックＷＣを通過させ、対応するレジスタアドレスを有する回路ブロック群に送る。回路ブロックに送られたライトクロックＷＣは、回路ブロック内の全てのピンレジスタ用フリップフロップのクロック入力端子Ｃに入力される。
【００６５】
書き込み制御回路６は、ｉビットのレジスタアドレスと、ライトクロック（書き込みクロック）ＷＣとを入力し、ＳＥＬ信号（選択信号）と、ＣＬＫ信号（クロック信号）とを出力する。
【００６６】
ＳＥＬ信号（選択信号）は、２対１セレクタ２Ｂ１＿１、２Ｂ２＿１、…、２Ｂｎ＿１、２Ｂ１＿２、２Ｂ２＿２、…、２Ｂｎ＿２、……、２Ｂ１＿ｋ、２Ｂ２＿ｋ、…、２Ｂｎ＿ｋの選択端子Ｓに入力され、このＳＥＬ信号（選択信号）により、各２対１セレクタは、２つの入力信号のうちのいずれか一方を選択する。例えば、２対１セレクタ２Ｂ１＿１は、入力信号として、データセレクタ２Ａ１＿１の出力または論理ゲート９Ａ１＿１＿１の出力のうちのいずれか一方を選択する。
【００６７】
ＣＬＫ信号（クロック信号）は、ＯＲゲート７Ｂ１＿１、７Ｂ２＿１、…、７Ｂｎ＿１、７Ｂ１＿２、７Ｂ２＿２、…、７Ｂｎ＿２、……、７Ｂ１＿ｋ、７Ｂ２＿ｋ、…、７Ｂｎ＿ｋを介して、データバッファ用フリップフロップ３Ａ１＿１、３Ａ２＿１、…、３Ａｎ＿１、３Ａ１＿２、３Ａ２＿２、…、３Ａｎ＿２、……、３Ａ１＿ｋ、３Ａ２＿ｋ、…、３Ａｎ＿ｋのクロック入力端子Ｃに入力される。データバッファ用フリップフロップは、ＣＬＫ信号（クロック信号）の立ち上がりに同期して、２対１セレクタの出力をサンプリング（記憶）する。
【００６８】
ブロックアドレス毎に１つ持つデータ選択回路ＢＡ１、ＢＡ２、…、ＢＡｋは、ブロックアドレス選択用フリップフロップと、一致検出回路と、ＡＮＤゲートと、ＯＲゲートと、データ選択用フリップフロップと、ｎ対１セレクタと、２対１セレクタと、データバッファ用フリップフロップとを有する。
【００６９】
例えば、データ選択回路ＢＡ１は、ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１と、一致検出回路１Ｃ１＿１、１Ｃ２＿１、…１Ｃｎ＿１と、ＡＮＤゲート７Ａ１＿１、７Ａ２＿１、…、７Ａｎ＿１と、ＯＲゲート７Ｂ１＿１、７Ｂ２＿１、…、７Ｂｎ＿１と、データ選択用フリップフロップ１Ｂ１＿１、１Ｂ２＿１、…、１Ｂｎ＿１と、データセレクタ（ｎ対１セレクタ）２Ａ１＿１、２Ａ２＿１、…、２Ａｎ＿１と、２対１セレクタ２Ｂ１＿１、２Ｂ２＿１、…、２Ｂｎ＿１と、データバッファ用フリップフロップ３Ａ１＿１、３Ａ２＿１、…、３Ａｎ＿１とを有する。
【００７０】
ブロックアドレス選択用フリップフロップには、あらかじめ、ｍビットのブロックアドレス選択値が格納される。一致検出回路は、ｍビットのブロックアドレスと、ブロックアドレス選択用フリップフロップが出力するｍビットのブロックアドレス選択値とを入力し、両者が一致しているか否かを検出し、一致している場合には、出力するブロックアドレス指定信号をアクティブ（Ｈｉｇｈレベル）にする。
【００７１】
ＡＮＤゲートは、前記一致検出回路が出力するブロックアドレス指定信号と、ライトクロックＷＣとを入力し、ブロックアドレス指定信号がアクティブである場合に限って、入力したライトクロックＷＣを通過させ、ＯＲゲートに送る。
【００７２】
ＯＲゲートは、前記ＡＮＤゲートが出力するライトクロックＷＣと、書き込み制御回路６が出力するＣＬＫ信号とを入力し、入力したライトクロックＷＣとＣＬＫ信号との論理和をとり、その結果をデータバッファ用フリップフロップのクロック入力端子Ｃに送る。
【００７３】
データ選択用フリップフロップには、あらかじめ、データ選択値が格納される。ｎ対１セレクタは、データＤ１〜Ｄｎを入力し、データ選択用フリップフロップに格納されたデータ選択値に応じて、入力したデータＤ１〜Ｄｎのうちのいずれか１つのデータを選択し、選択したデータを出力する。２対１セレクタは、ｎ対１セレクタが出力したデータと、ピンレジスタ用フリップフロップが出力するピンデータとを入力し、書き込み制御回路６が出力するＳＥＬ信号に応じて、入力したデータのうちのいずれか１つのデータを選択し、選択したデータを出力する。データバッファ用フリップフロップは、２対１セレクタが出力したデータを、ライトクロックＷＣまたは書き込み制御回路６が出力するＣＬＫ信号に同期したタイミングで格納する。
【００７４】
各回路ブロックは、ｎ個のピンデータがそれぞれ格納されるｎ個のピンレジスタ用フリップフロップと、ｎ個の論理ゲートとを有する。例えば、回路ブロックＢ１１は、ピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１と、論理ゲート９Ａ１＿１＿１、９Ａ２＿１＿１、…、９Ａｎ＿１＿１とを有する。
【００７５】
各回路ブロック内の各論理ゲートには、同じ回路ブロック内の各ピンレジスタ用フリップフロップが出力するピンデータが入力される。また、各回路ブロック内の全ての論理ゲートは、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号によりイネーブル制御される。そして、論理ゲートの出力は、対応するデータ選択回路内の２対１セレクタに入力される。
【００７６】
例えば、回路ブロックＢ１１内の論理ゲート９Ａ１＿１＿１には、ピンレジスタ用フリップフロップ４Ａ１＿１＿１が出力するピンデータＤ１＿１＿１が入力される。また、論理ゲート９Ａ１＿１＿１は、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号によりイネーブル制御される。そして、論理ゲート９Ａ１＿１＿１の出力は、データ選択回路ＢＡ１内の２対１セレクタ２Ｂ１＿１に入力される。
【００７７】
また、例えば、回路ブロックＢ１１内の論理ゲート９Ａ２＿１＿１には、ピンレジスタ用フリップフロップ４Ａ２＿１＿１が出力するピンデータＤ２＿１＿１が入力される。また、論理ゲート９Ａ２＿１＿１は、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号によりイネーブル制御される。そして、論理ゲート９Ａ２＿１＿１の出力は、データ選択回路ＢＡ１内の２対１セレクタ２Ｂ２＿１に入力される。
【００７８】
各回路ブロック内の各ピンレジスタ用フリップフロップには、対応するデータ選択回路内のデータバッファ用フリップフロップの出力が入力される。
【００７９】
例えば、回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１には、それぞれ、データ選択回路ＢＡ１内のデータバッファ用フリップフロップ３Ａ１＿１、３Ａ２＿１、…、３Ａｎ＿１の出力が入力される。
【００８０】
各ピンレジスタ用フリップフロップに、対応するデータが格納されると、各ピンレジスタ用フリップフロップは、格納されたデータを、ピンデータとして出力する。例えば、ピンレジスタ用フリップフロップ４Ａ１＿１＿１に、データＤ１が格納されると、このピンレジスタ用フリップフロップ４Ａ１＿１＿１は、格納されたデータＤ１を、ピンデータＤ１＿１＿１として出力する。
【００８１】
なお、図中の符号１Ａ１＿１〜１Ａｎ＿ｋはブロックアドレス選択用フリップフロップであり、符号１Ｂ１＿１〜１Ｂｎ＿ｋはデータ選択用フリップフロップであり、符号１Ｃ１＿１〜１Ｃｎ＿ｋは一致検出回路であり、符号２Ａ１＿１〜２Ａｎ＿ｋはｎ対１セレクタであり、符号２Ｂ１＿１〜２Ｂｎ＿ｋは２対１セレクタであり、符号３Ａ１＿１〜３Ａｎ＿ｋはデータバッファ用フリップフロップであり、符号７Ａ１＿１〜７Ａｎ＿ｋはＡＮＤゲートであり、符号７Ｂ１＿１〜７Ｂｎ＿ｋはＯＲゲートである。
【００８２】
ブロックアドレス選択用フリップフロップ、データ選択用フリップフロップ、一致検出回路、ｎ対１セレクタ、２対１セレクタ、データバッファ用フリップフロップ、ＡＮＤゲート、ＯＲゲートの組が、各テストピンに対して、１組づつ設けられている。
【００８３】
また、符号８Ａ１〜８ＡｊはＮＡＮＤゲートである。ＮＡＮＤゲートは、レジスタアドレス指定信号の数と同数だけ設けられている。ＮＡＮＤゲートは、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号と、ライトクロックＷＣとを入力し、入力したレジスタアドレス指定信号がアクティブ（Ｈｉｇｈレベル）である場合に限り、入力したライトクロックＷＣを、反転して通過させ、ピンレジスタ用フリップフロップのクロック入力端子に送る。
【００８４】
また、符号４Ａ１＿１＿１〜４Ａｎ＿１＿１、４Ａ１＿２＿１〜４Ａｎ＿２＿１、…、４Ａ１＿ｋ＿１〜４Ａｎ＿ｋ＿１、４Ａ１＿１＿２〜４Ａｎ＿１＿２、４Ａ１＿２＿２〜４Ａｎ＿２＿２、…、４Ａ１＿ｋ＿２〜４Ａｎ＿ｋ＿２、……、４Ａ１＿１＿ｊ〜４Ａｎ＿１＿ｊ、４Ａ１＿２＿ｊ〜４Ａｎ＿２＿ｊ、…、４Ａ１＿ｋ＿ｊ〜４Ａｎ＿ｋ＿ｊはピンレジスタ用フリップフロップであり、符号９Ａ１＿１＿１〜９Ａｎ＿１＿１、９Ａ１＿２＿１〜９Ａｎ＿２＿１、…、９Ａ１＿ｋ＿１〜９Ａｎ＿ｋ＿１、９Ａ１＿１＿２〜９Ａｎ＿１＿２、９Ａ１＿２＿２〜９Ａｎ＿２＿２、…、９Ａ１＿ｋ＿２〜９Ａｎ＿ｋ＿２、……９Ａ１＿１＿ｊ〜９Ａｎ＿１＿ｊ、９Ａ１＿２＿ｊ〜９Ａｎ＿２＿ｊ、…、９Ａ１＿ｋ＿ｊ〜９Ａｎ＿ｋ＿ｊは論理ゲートである。
【００８５】
各回路ブロックは、それぞれ、ｎ個のピンレジスタ用フリップフロップと、ｎ個の論理ゲートとを内蔵している。例えば、回路ブロックＢ１１は、ピンレジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１と、論理ゲート９Ａ１＿１＿１、９Ａ２＿１＿１、…、９Ａｎ＿１＿１とを有する。
【００８６】
図１１〜１５は、各回路ブロックに、ピンアサインの変更を行わずに、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。なお、各図に示した時刻Ｔ１〜Ｔ１０は、全ての図において同一の時刻を表すものとする。例えば、図１１に示した時刻Ｔ１は、図１２に示した時刻Ｔ１と同一の時刻を表すものとする。
【００８７】
予め、
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブロックアドレス選択値として１を、
ブロックアドレス選択用フリップフロップ１Ａ１＿２、１Ａ２＿２、…、１Ａｎ＿２にはブロックアドレス選択値として２を、
ブロックアドレス選択用フリップフロップ１Ａ１＿ｋ、１Ａ２＿ｋ、…、１Ａｎ＿ｋにはブロックアドレス選択値としてｋを設定しておく。
【００８８】
そして、
データ選択用フリップフロップ１Ｂ１＿１、１Ｂ１＿２、…、１Ｂ１＿ｋにはＤＳＥＬ１（データＤ１を選択する設定値）を、
データ選択用フリップフロップ１Ｂ２＿１、１Ｂ２＿２、…、１Ｂ２＿ｋにはＤＳＥＬ２（データＤ２を選択する設定値）を、
データ選択用フリップフロップ１Ｂｎ＿１、１Ｂｎ＿２、…、１Ｂｎ＿ｋにはＤＳＥＬｎ（データＤｎを選択する設定値）を設定しておく。
【００８９】
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿２、１Ａ２＿２、…、１Ａｎ＿２、……、１Ａ１＿ｋ、１Ａ２＿ｋ、１Ａｎ＿ｋが出力するブロックアドレス選択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１Ｃｎ＿２、……、１Ｃ１＿ｋ、１Ｃ２＿ｋ、１Ｃｎ＿ｋに入力される。
【００９０】
以下、テストピン１＿１に対応する回路を例に挙げて構成を説明する。なお、テストピン１＿１以外、すなわちテストピン２＿１〜ｎ＿ｋに対応する回路の構成は、テストピン１＿１に対応する回路の構成と同様なので、説明を省略する。
【００９１】
一致検出回路１Ｃ１＿１は、ブロックアドレス選択用フリップフロップ１Ａ１＿１が出力するｍビットのブロックアドレス選択値と、ｍビットのブロックアドレスとを入力し、一致信号を出力する。すなわち、一致検出回路１Ｃ１＿１は、２つの入力が一致しているか否かを検出し、一致している場合には、出力する一致信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７Ａ１＿１に送られる。
【００９２】
ブロックアドレス選択用フリップフロップ１Ａ１＿１に設定されているブロックアドレス選択値に応じて、各一致検出回路は、相互に異なるタイミングで一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレスとして１が送られてきたとき、
一致検出回路１Ｃ１＿２、１Ｃ２＿２、…、１Ｃｎ＿２は、ブロックアドレスとして２が送られてきたとき、
一致検出回路１Ｃ１＿ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋは、ブロックアドレスとしてｋが送られてきたとき、それぞれ、一致信号を出力する。
【００９３】
ｎ対１セレクタ２Ａ１＿１は、データ選択用フリップフロップ１Ｂ１＿１が出力するデータ選択値に応じて、データＤ１〜データＤｎの中から１ビットのデータを選択し出力する。ここでは、
ｎ対１セレクタ２Ａ１＿１、２Ａ１＿２、…、２Ａ１＿ｋはデータＤ１を、
ｎ対１セレクタ２Ａ２＿１、２Ａ２＿２、…、２Ａ２＿ｋはデータＤ２を、
ｎ対１セレクタ２Ａｎ＿１、２Ａｎ＿２、…、２Ａｎ＿ｋはデータＤｎを選択し出力する。
【００９４】
２対１セレクタ２Ｂ１＿１は、書き込み制御回路６が出力するＳＥＬ信号に応じて、ｎ対１セレクタ２Ａ１＿１が出力するデータと、回路ブロックＢ１１内の論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１とのうちのいずれか一方を選択し出力する。
【００９５】
データバッファ用フリップフロップ３Ａ１＿１は、ＯＲゲート７Ｂ１＿１から送られるクロック信号（ライトクロックＷＣまたはＣＬＫ信号）に同期して、２対１セレクタ２Ｂ１＿１から送られるデータをサンプリング（記憶）する。
【００９６】
回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１は、ＮＡＮＤゲート８Ａ１から送られるライトクロックＷＣに同期して、データバッファ用フリップフロップ３Ａ１＿１から送られるデータをレジスタアドレスが１のときサンプリング（記憶）する。
【００９７】
レジスタアドレスデコーダ５Ａは、ｉビットのレジスタアドレスを入力し、ｊ本のレジスタアドレス指定信号を出力する。そして、入力したレジスタアドレスに応じて、ｊ本のレジスタアドレス指定信号のうちのいずれか１本をアクティブ（Ｈｉｇｈレベル）にする。
【００９８】
書き込み制御回路６は、ｉビットのレジスタアドレスと、ライトクロックＷＣとを入力し、ＳＥＬ信号と、ＣＬＫ信号とを出力する。
【００９９】
ＳＥＬ信号は、２対１セレクタ２Ｂ１＿１が、ｎ対１セレクタ２Ａ１＿１が出力するデータと、回路ブロックＢ１１内の論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１とのうちのいずれを入力として選択するかを決定する。
【０１００】
ＣＬＫ信号は、データバッファ用フリップフロップ３Ａが、２対１セレクタ２Ｂ１＿１の出力をサンプリングする際に用いるクロック信号である。すなわち、ＳＥＬ信号に応じて、２対１セレクタ２Ｂ１＿１が、論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１を入力として選択し、出力したとき、データバッファ用フリップフロップ３Ａ１＿１は、この出力をサンプリングする。
【０１０１】
ＡＮＤゲート７Ａ１＿１は、一致検出回路１Ｃ１＿１が出力する一致信号と、ライトクロックＷＣとを入力し、一致検出回路１Ｃ１＿１が一致を検出し、一致信号がアクティブ（Ｈｉｇｈレベル）になった場合に限り、入力したライトクロックＷＣを通過させ、ＯＲゲート７Ｂ１＿１に送る。
【０１０２】
ＯＲゲート７Ｂ１＿１は、ＡＮＤゲート７Ａ１＿１が出力するライトクロックＷＣと、書き込み制御回路６が出力するＣＬＫ信号出力とを入力し、これらの信号を、データバッファ用フリップフロップ３Ａ１＿１のクロック入力端子に送る。
【０１０３】
ＮＡＮＤゲート８Ａ１〜８Ａｋは、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号と、ライトクロックＷＣとを入力し、レジスタアドレス指定信号がアクティブ（Ｈｉｇｈレベル）である場合に限り、ライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、複数のピンレジスタ用フリップフロップのクロック入力端子に送る。
【０１０４】
論理ゲート９Ａ１＿１＿１は、ピンレジスタ用フリップフロップ４Ａ１＿１＿１が出力するピンデータＤ１＿１＿１を入力し、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号によりイネーブル制御され、入力したピンデータＤ１＿１＿１を２対１セレクタ２Ｂ１＿１に送る。
【０１０５】
データ転送時、論理ゲート９Ａ１＿１＿１を、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号によりイネーブル制御することにより、転送先とされたレジスタアドレスを有する回路ブロック内の全てのピンレジスタ用フリップフロップに記憶されたデータが読み出される。読み出されたデータは、対応する２対１セレクタに入力される。
【０１０６】
まず、２対１セレクタ２Ｂ１＿１は、書き込み制御回路６が出力するＳＥＬ信号に応じて、論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１を入力として選択し、出力する。
【０１０７】
出力されたピンデータＤ１＿１＿１は、一旦、データバッファ用フリップフロップ３Ａ１＿１にサンプリング（記憶）される。サンプリングは、書き込み制御回路６が出力するＣＬＫ信号に同期して行われる。
【０１０８】
すなわち、転送先とされたレジスタアドレスを有する回路ブロック内の全てのピンレジスタ用フリップフロップに記憶されたデータを、対応するデータバッファ用フリップフロップにコピーする。
【０１０９】
次に、２対１セレクタ２Ｂ１＿１は、書き込み制御回路６が出力するＳＥＬ信号に応じて、ｎ対１セレクタ２Ａ１＿１が出力するデータを入力として選択し、出力する。
【０１１０】
ＡＮＤゲート７Ａ１＿１によって、一致検出回路１Ｃ１＿１が出力する一致信号と、ライトクロックＷＣとの論理積をとることにより、一致検出回路１Ｃ１＿１が一致を検出し、一致信号がアクティブ（Ｈｉｇｈレベル）である場合に限って、データバッファ用フリップフロップ３Ａ１＿１に、ｎ対１セレクタ２Ａ１＿１および２対１セレクタ２Ｂ１＿１が選択した、データＤ１〜データＤｎのうちのいずれかが格納される。すなわち、データバッファ用フリップフロップ３Ａ１＿１に格納されるデータが変更される。
【０１１１】
データバッファ用フリップフロップ３Ａ１＿１が出力するデータは、回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１によって、ＮＡＮＤゲート８Ａ１が出力するライトクロックＷＣに同期してサンプリング（記憶）される。これにより、転送先とされたレジスタアドレスを有する回路ブロック群のうち、さらに、転送先とされたブロックアドレスを有する回路ブロックが選択され、選択された回路ブロック内のピンレジスタ用フリップフロップに格納されたデータのみが更新される。
以下、転送先ブロックアドレス、レジスタアドレスに対応し、同様の動作を繰り返すので説明を省略する。
【０１１２】
この結果、
ピンレジスタ用フリップフロップ４Ａ１＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿２＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿２＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿２＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１にはブロックアドレスがｋ、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿１にはブロックアドレスがｋ、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿ｋ＿１にはブロックアドレスがｋ、レジスタアドレスが１のときのデータＤｎがサンプリング（記憶）される。
【０１１３】
すなわち、ピンアサインは変更されない。
【０１１４】
図１６〜２０は、各回路ブロックに、回路ブロック単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。なお、各図に示した時刻Ｔ１〜Ｔ１０は、全ての図において同一の時刻を表すものとする。例えば、図１６に示した時刻Ｔ１は、図１７に示した時刻Ｔ１と同一の時刻を表すものとする。
【０１１５】
予め、
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブロックアドレス選択値として２を、
ブロックアドレス選択用フリップフロップ１Ａ１＿２、１Ａ２＿２、…、１Ａｎ＿２にはブロックアドレス選択値として１を、
ブロックアドレス選択用フリップフロップ１Ａ１＿ｋ、１Ａ２＿ｋ、…、１Ａｎ＿ｋにはブロックアドレス選択値としてｋを設定しておく。
【０１１６】
そして、
データ選択用フリップフロップ１Ｂ１＿１、１Ｂ１＿２、…、１Ｂ１＿ｋにはＤＳＥＬ１（データＤ１を選択する設定値）を、
データ選択用フリップフロップ１Ｂ２＿１、１Ｂ２＿２、…、１Ｂ２＿ｋにはＤＳＥＬ２（データＤ２を選択する設定値）を、
データ選択用フリップフロップ１Ｂｎ＿１、１Ｂｎ＿２、…、１Ｂｎ＿ｋにはＤＳＥＬｎ（データＤｎを選択する設定値）を設定しておく。
【０１１７】
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿２、１Ａ２＿２、…、１Ａｎ＿２、……、１Ａ１＿ｋ、１Ａ２＿ｋ、１Ａｎ＿ｋが出力するブロックアドレス選択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１Ｃｎ＿２、……、１Ｃ１＿ｋ、１Ｃ２＿ｋ、１Ｃｎ＿ｋに入力される。
【０１１８】
以下、テストピン１＿１に対応する回路を例に挙げて構成を説明する。なお、テストピン１＿１以外、すなわちテストピン２＿１〜ｎ＿ｋに対応する回路の構成は、テストピン１＿１に対応する回路の構成と同様なので、説明を省略する。
【０１１９】
一致検出回路１Ｃ１＿１は、ブロックアドレス選択用フリップフロップ１Ａ１＿１が出力するｍビットのブロックアドレス選択値と、ｍビットのブロックアドレスとを入力し、一致信号を出力する。すなわち、一致検出回路１Ｃ１＿１は、２つの入力が一致しているか否かを検出し、一致している場合には、出力する一致信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７Ａ１＿１に送られる。
【０１２０】
ブロックアドレス選択用フリップフロップ１Ａ１＿１に設定されているブロックアドレス選択値に応じて、各一致検出回路は、相互に異なるタイミングで一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレスとして２が送られてきたとき、
一致検出回路１Ｃ１＿２、１Ｃ２＿２、…、１Ｃｎ＿２は、ブロックアドレスとして１が送られてきたとき、
一致検出回路１Ｃ１＿ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋは、ブロックアドレスとしてｋが送られてきたとき、それぞれ、一致信号を出力する。
【０１２１】
ｎ対１セレクタ２Ａ１＿１は、データ選択用フリップフロップ１Ｂ１＿１が出力するデータ選択値に応じて、データＤ１〜データＤｎの中から１ビットのデータを選択し出力する。ここでは、
ｎ対１セレクタ２Ａ１＿１、２Ａ１＿２、…、２Ａ１＿ｋはデータＤ１を、
ｎ対１セレクタ２Ａ２＿１、２Ａ２＿２、…、２Ａ２＿ｋはデータＤ２を、
ｎ対１セレクタ２Ａｎ＿１、２Ａｎ＿２、…、２Ａｎ＿ｋはデータＤｎを選択し出力する。
【０１２２】
以下、図１１〜１５に示した場合と同様の動作を行うので、説明を省略する。
【０１２３】
この結果、
ピンレジスタ用フリップフロップ４Ａ１＿１＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿２＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿２＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿２＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１にはブロックアドレスがｋ、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿１にはブロックアドレスがｋ、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿ｋ＿１にはブロックアドレスがｋ、レジスタアドレスが１のときのデータＤｎがサンプリング（記憶）される。
【０１２４】
すなわち、あらかじめ各ブロックアドレス選択用フリップフロップに格納するブロックアドレス選択値を変更することにより、回路ブロック単位でピンアサインを変更することができる。
【０１２５】
図２１〜２５は、テストピン単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。なお、各図に示した時刻Ｔ１〜Ｔ１０は、全ての図において同一の時刻を表すものとする。例えば、図２１に示した時刻Ｔ１は、図２２に示した時刻Ｔ１と同一の時刻を表すものとする。
【０１２６】
予め、
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブロックアドレス選択値として１を、
ブロックアドレス選択用フリップフロップ１Ａｎ＿２と、１Ａ１＿ｋと、１Ａ２＿ｋにはブロックアドレス選択値として２を、
ブロックアドレス選択用フリップフロップ１Ａ１＿２と、１Ａ２＿２と、１Ａｎ＿ｋにはブロックアドレス選択値としてｋを設定しておく。
【０１２７】
そして、
データ選択用フリップフロップ１Ｂ２＿１と、１Ｂｎ＿２と、１Ｂｎ＿ｋにはＤＳＥＬ１（データＤ１を選択する設定値）を、
データ選択用フリップフロップ１Ｂ１＿１と、１Ｂ２＿２と、１Ｂ２＿ｋにはＤＳＥＬ２（データＤ２を選択する設定値）を、
データ選択用フリップフロップ１Ｂｎ＿１と、１Ｂ１＿２と、１Ｂ１＿ｋにはＤＳＥＬｎ（データＤｎを選択する設定値）を設定しておく。
【０１２８】
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿２、１Ａ２＿２、…、１Ａｎ＿２、……、１Ａ１＿ｋ、１Ａ２＿ｋ、１Ａｎ＿ｋが出力するブロックアドレス選択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１Ｃｎ＿２、……、１Ｃ１＿ｋ、１Ｃ２＿ｋ、１Ｃｎ＿ｋに入力される。
【０１２９】
以下、テストピン１＿１に対応する回路を例に挙げて構成を説明する。なお、テストピン１＿１以外、すなわちテストピン２＿１〜ｎ＿ｋに対応する回路の構成は、テストピン１＿１に対応する回路の構成と同様なので、説明を省略する。
【０１３０】
一致検出回路１Ｃ１＿１は、ブロックアドレス選択用フリップフロップ１Ａ１＿１が出力するｍビットのブロックアドレス選択値と、ｍビットのブロックアドレスとを入力し、一致信号を出力する。すなわち、一致検出回路１Ｃ１＿１は、２つの入力が一致しているか否かを検出し、一致している場合には、出力する一致信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７Ａ１＿１に送られる。
【０１３１】
ブロックアドレス選択用フリップフロップ１Ａ１＿１に設定されているブロックアドレス選択値に応じて、各一致検出回路は、相互に異なるタイミングで一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレスとして１が送られてきたとき、
一致検出回路１Ｃｎ＿２と、１Ｃ１＿ｋと、１Ｃ２＿ｋは、ブロックアドレスとして２が送られてきたとき、
一致検出回路１Ｃ１＿２と、１Ｃ２＿２と、１Ｃｎ＿ｋは、ブロックアドレスとしてｋが送られてきたとき、それぞれ、一致信号を出力する。
【０１３２】
ｎ対１セレクタ２Ａ１＿１は、データ選択用フリップフロップ１Ｂ１＿１が出力するデータ選択値に応じて、データＤ１〜データＤｎの中から１ビットのデータを選択し出力する。ここでは、
ｎ対１セレクタ２Ａ２＿１と、２Ａｎ＿２と、２Ａｎ＿ｋはデータＤ１を、
ｎ対１セレクタ２Ａ１＿１と、２Ａ２＿２と、２Ａ２＿ｋはデータＤ２を、
ｎ対１セレクタ２Ａｎ＿１と、２Ａ１＿２と、２Ａ１＿ｋはデータＤｎを選択し出力する。
【０１３３】
以下、図１１〜１５に示した場合と同様の動作を行うので、説明を省略する。
【０１３４】
この結果、
ピンレジスタ用フリップフロップ４Ａ１＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿２＿１にはブロックアドレスがｋ、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ２＿２＿１にはブロックアドレスがｋ、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿２＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿ｋ＿１にはブロックアドレスがｋ、レジスタアドレスが１のときのデータＤ１がサンプリング（記憶）される。
【０１３５】
すなわち、あらかじめ各ブロックアドレス選択用フリップフロップに格納するブロックアドレス選択値と、あらかじめ各データ選択用フリップフロップに格納するデータ選択値とを変更することにより、テストピン単位でピンアサインを変更することができる。
【０１３６】
図２６〜２８は、各回路ブロックに、ピンアサインの変更を行わずに、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。なお、各図に示した時刻Ｔ１〜Ｔ１０は、全ての図において同一の時刻を表すものとする。例えば、図２６に示した時刻Ｔ１は、図２７に示した時刻Ｔ１と同一の時刻を表すものとする。
【０１３７】
予め、
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブロックアドレス選択値として１を設定しておく。
【０１３８】
そして、
データ選択用フリップフロップ１Ｂ１＿１にはＤＳＥＬ１（データＤ１を選択する設定値）を、
データ選択用フリップフロップ１Ｂ２＿１にはＤＳＥＬ２（データＤ２を選択する設定値）を、
データ選択用フリップフロップ１Ｂｎ＿１にはＤＳＥＬｎ（データＤｎを選択する設定値）を設定しておく。
【０１３９】
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１が出力するブロックアドレス選択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１に入力される。
【０１４０】
以下、テストピン１＿１に対応する回路を例に挙げて構成を説明する。なお、テストピン１＿１以外のテストピンに対応する回路の構成は、テストピン１＿１に対応する回路の構成と同様なので、説明を省略する。
【０１４１】
一致検出回路１Ｃ１＿１は、ブロックアドレス選択用フリップフロップ１Ａ１＿１が出力するｍビットのブロックアドレス選択値と、ｍビットのブロックアドレスとを入力し、一致信号を出力する。すなわち、一致検出回路１Ｃ１＿１は、２つの入力が一致しているか否かを検出し、一致している場合には、出力する一致信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７Ａ１＿１に送られる。
【０１４２】
ブロックアドレス選択用フリップフロップ１Ａ１＿１に設定されているブロックアドレス選択値に応じて、各一致検出回路は、相互に異なるタイミングで一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレスとして１が送られてきたとき、それぞれ、一致信号を出力する。
【０１４３】
ｎ対１セレクタ２Ａ１＿１は、データ選択用フリップフロップ１Ｂ１＿１が出力するデータ選択値に応じて、データＤ１〜データＤｎの中から１ビットのデータを選択し出力する。ここでは、
ｎ対１セレクタ２Ａ１＿１はデータＤ１を、
ｎ対１セレクタ２Ａ２＿１はデータＤ２を、
ｎ対１セレクタ２Ａｎ＿１はデータＤｎを選択し出力する。
【０１４４】
２対１セレクタ２Ｂ１＿１は、書き込み制御回路６が出力するＳＥＬ信号に応じて、ｎ対１セレクタ２Ａ１＿１が出力するデータと、回路ブロックＢ１１内の論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１とのうちのいずれか一方を選択し出力する。
【０１４５】
データバッファ用フリップフロップ３Ａ１＿１は、ＯＲゲート７Ｂ１＿１から送られるクロック信号（ライトクロックＷＣまたはＣＬＫ信号）に同期して、２対１セレクタ２Ｂ１＿１から送られるデータをサンプリング（記憶）する。
【０１４６】
回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１〜４Ａｎ＿１＿１は、ＮＡＮＤゲート８Ａ１から送られるライトクロックＷＣに同期して、データバッファ用フリップフロップ３Ａ１＿１〜３Ａｎ＿１から送られるデータをレジスタアドレスが１のときサンプリング（記憶）する。
【０１４７】
回路ブロックＢ１２内のピンレジスタ用フリップフロップ４Ａ１＿１＿２〜４Ａｎ＿１＿２は、ＮＡＮＤゲート８Ａ２から送られるライトクロックＷＣに同期して、データバッファ用フリップフロップ３Ａ１＿１〜３Ａｎ＿１から送られるデータをレジスタアドレスが２のときサンプリング（記憶）する。
【０１４８】
回路ブロックＢ１ｊ内のピンレジスタ用フリップフロップ４Ａ１＿１＿ｊ〜４Ａｎ＿１＿ｊは、ＮＡＮＤゲート８Ａｊから送られるライトクロックＷＣに同期して、データバッファ用フリップフロップ３Ａ１＿１〜３Ａｎ＿１から送られるデータをレジスタアドレスがｊのときサンプリング（記憶）する。
【０１４９】
レジスタアドレスデコーダ５Ａは、ｉビットのレジスタアドレスを入力し、ｊ本のレジスタアドレス指定信号を出力する。そして、入力したレジスタアドレスに応じて、ｊ本のレジスタアドレス指定信号のうちのいずれか１本をアクティブ（Ｈｉｇｈレベル）にする。
【０１５０】
書き込み制御回路６は、ｉビットのレジスタアドレスと、ライトクロックＷＣとを入力し、ＳＥＬ信号と、ＣＬＫ信号とを出力する。
【０１５１】
ＳＥＬ信号は、２対１セレクタ２Ｂ１＿１が、ｎ対１セレクタ２Ａ１＿１が出力するデータと、回路ブロックＢ１１内の論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１とのうちのいずれを入力として選択するかを決定する。
【０１５２】
ＣＬＫ信号は、データバッファ用フリップフロップ３Ａが、２対１セレクタ２Ｂ１＿１の出力をサンプリングする際に用いるクロック信号である。すなわち、ＳＥＬ信号に応じて、２対１セレクタ２Ｂ１＿１が、論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１を入力として選択し、出力したとき、データバッファ用フリップフロップ３Ａ１＿１は、この出力をサンプリングする。
【０１５３】
ＡＮＤゲート７Ａ１＿１は、一致検出回路１Ｃ１＿１が出力する一致信号と、ライトクロックＷＣとを入力し、一致検出回路１Ｃ１＿１が一致を検出し、一致信号がアクティブ（Ｈｉｇｈレベル）になった場合に限り、入力したライトクロックＷＣを通過させ、ＯＲゲート７Ｂ１＿１に送る。
【０１５４】
ＯＲゲート７Ｂ１＿１は、ＡＮＤゲート７Ａ１＿１が出力するライトクロックＷＣと、書き込み制御回路６が出力するＣＬＫ信号出力とを入力し、これらの信号を、データバッファ用フリップフロップ３Ａ１＿１のクロック入力端子に送る。
【０１５５】
ＮＡＮＤゲート８Ａ１〜８Ａｋは、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号と、ライトクロックＷＣとを入力し、レジスタアドレス指定信号がアクティブ（Ｈｉｇｈレベル）である場合に限り、ライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、複数のピンレジスタ用フリップフロップのクロック入力端子に送る。
【０１５６】
論理ゲート９Ａ１＿１＿１は、ピンレジスタ用フリップフロップ４Ａ１＿１＿１が出力するピンデータＤ１＿１＿１を入力し、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号によりイネーブル制御され、入力したピンデータＤ１＿１＿１を２対１セレクタ２Ｂ１＿１に送る。
【０１５７】
データ転送時、論理ゲート９Ａ１＿１＿１を、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号によりイネーブル制御することにより、転送先とされたレジスタアドレスを有する回路ブロック内の全てのピンレジスタ用フリップフロップに記憶されたデータが読み出される。読み出されたデータは、対応する２対１セレクタに入力される。
【０１５８】
まず、２対１セレクタ２Ｂ１＿１は、書き込み制御回路６が出力するＳＥＬ信号に応じて、論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１を入力として選択し、出力する。
【０１５９】
出力されたピンデータＤ１＿１＿１は、一旦、データバッファ用フリップフロップ３Ａ１＿１にサンプリング（記憶）される。サンプリングは、書き込み制御回路６が出力するＣＬＫ信号に同期して行われる。
【０１６０】
すなわち、転送先とされたレジスタアドレスを有する回路ブロック内の全てのピンレジスタ用フリップフロップに記憶されたデータを、対応するデータバッファ用フリップフロップにコピーする。
【０１６１】
次に、２対１セレクタ２Ｂ１＿１は、書き込み制御回路６が出力するＳＥＬ信号に応じて、ｎ対１セレクタ２Ａ１＿１が出力するデータを入力として選択し、出力する。
【０１６２】
ＡＮＤゲート７Ａ１＿１によって、一致検出回路１Ｃ１＿１が出力する一致信号と、ライトクロックＷＣとの論理積をとることにより、一致検出回路１Ｃ１＿１が一致を検出し、一致信号がアクティブ（Ｈｉｇｈレベル）である場合に限って、データバッファ用フリップフロップ３Ａ１＿１に、ｎ対１セレクタ２Ａ１＿１および２対１セレクタ２Ｂ１＿１が選択した、データＤ１〜データＤｎのうちのいずれかが格納される。すなわち、データバッファ用フリップフロップ３Ａ１＿１に格納されるデータが変更される。
【０１６３】
データバッファ用フリップフロップ３Ａ１＿１が出力するデータは、回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１によって、ＮＡＮＤゲート８Ａ１が出力するライトクロックＷＣに同期してサンプリング（記憶）される。これにより、転送先とされたレジスタアドレスを有する回路ブロック群のうち、さらに、転送先とされたブロックアドレスを有する回路ブロックが選択され、選択された回路ブロック内のピンレジスタ用フリップフロップに格納されたデータのみが更新される。
以下、転送先ブロックアドレス、レジスタアドレスに対応し、同様の動作を繰り返すので説明を省略する。
【０１６４】
この結果、
ピンレジスタ用フリップフロップ４Ａ１＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿１＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿１＿ｊにはブロックアドレスが１、レジスタアドレスがｊのときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿ｊにはブロックアドレスが１、レジスタアドレスがｊのときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿ｊにはブロックアドレスが１、レジスタアドレスがｊのときのデータＤｎがサンプリング（記憶）される。
【０１６５】
すなわち、ピンアサインは変更されない。
【０１６６】
図２９〜３１は、各回路ブロックに、回路ブロック単位でピンアサインを変更し、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。具体的には、ブロックアドレスが１の回路ブロックに転送されるデータと、ブロックアドレスが２の回路ブロックに転送されるデータとが交換される。なお、各図に示した時刻Ｔ１〜Ｔ１０は、全ての図において同一の時刻を表すものとする。例えば、図２９に示した時刻Ｔ１は、図３０に示した時刻Ｔ１と同一の時刻を表すものとする。
【０１６７】
予め、
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブロックアドレス選択値として２を設定しておく。
【０１６８】
そして、
データ選択用フリップフロップ１Ｂ１＿１にはＤＳＥＬ１（データＤ１を選択する設定値）を、
データ選択用フリップフロップ１Ｂ２＿１にはＤＳＥＬ２（データＤ２を選択する設定値）を、
データ選択用フリップフロップ１Ｂｎ＿１にはＤＳＥＬｎ（データＤｎを選択する設定値）を設定しておく。
【０１６９】
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１が出力するブロックアドレス選択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１に入力される。
【０１７０】
以下、テストピン１＿１に対応する回路を例に挙げて構成を説明する。なお、テストピン１＿１以外のテストピンに対応する回路の構成は、テストピン１＿１に対応する回路の構成と同様なので、説明を省略する。
【０１７１】
一致検出回路１Ｃ１＿１は、ブロックアドレス選択用フリップフロップ１Ａ１＿１が出力するｍビットのブロックアドレス選択値と、ｍビットのブロックアドレスとを入力し、一致信号を出力する。すなわち、一致検出回路１Ｃ１＿１は、２つの入力が一致しているか否かを検出し、一致している場合には、出力する一致信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７Ａ１＿１に送られる。
【０１７２】
ブロックアドレス選択用フリップフロップ１Ａ１＿１に設定されているブロックアドレス選択値に応じて、各一致検出回路は、相互に異なるタイミングで一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレスとして２が送られてきたとき、それぞれ、一致信号を出力する。
【０１７３】
ｎ対１セレクタ２Ａ１＿１は、データ選択用フリップフロップ１Ｂ１＿１が出力するデータ選択値に応じて、データＤ１〜データＤｎの中から１ビットのデータを選択し出力する。ここでは、
ｎ対１セレクタ２Ａ１＿１はデータＤ１を、
ｎ対１セレクタ２Ａ２＿１はデータＤ２を、
ｎ対１セレクタ２Ａｎ＿１はデータＤｎを選択し出力する。
【０１７４】
以下、図２６〜２８に示した場合と同様の動作を行うので、説明を省略する。
【０１７５】
この結果、
ピンレジスタ用フリップフロップ４Ａ１＿１＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿１＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿１＿ｊにはブロックアドレスが２、レジスタアドレスがｊのときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿ｊにはブロックアドレスが２、レジスタアドレスがｊのときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿ｊにはブロックアドレスが２、レジスタアドレスがｊのときのデータＤｎがサンプリング（記憶）される。
【０１７６】
すなわち、あらかじめ各ブロックアドレス選択用フリップフロップに格納するブロックアドレス選択値を変更することにより、回路ブロック単位でピンアサインを変更することができる。
【０１７７】
図３２〜３４は、テストピン単位でピンアサインを変更し、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。なお、各図に示した時刻Ｔ１〜Ｔ１０は、全ての図において同一の時刻を表すものとする。例えば、図３２に示した時刻Ｔ１は、図３３に示した時刻Ｔ１と同一の時刻を表すものとする。
【０１７８】
予め、
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブロックアドレス選択値として２を設定しておく。
【０１７９】
そして、
データ選択用フリップフロップ１Ｂ２＿１にはＤＳＥＬ１（データＤ１を選択する設定値）を、
データ選択用フリップフロップ１Ｂ１＿１にはＤＳＥＬ２（データＤ２を選択する設定値）を、
データ選択用フリップフロップ１Ｂｎ＿１にはＤＳＥＬｎ（データＤｎを選択する設定値）を設定しておく。
【０１８０】
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１が出力するブロックアドレス選択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１に入力される。
【０１８１】
以下、テストピン１＿１に対応する回路を例に挙げて構成を説明する。なお、テストピン１＿１以外のテストピンに対応する回路の構成は、テストピン１＿１に対応する回路の構成と同様なので、説明を省略する。
【０１８２】
一致検出回路１Ｃ１＿１は、ブロックアドレス選択用フリップフロップ１Ａ１＿１が出力するｍビットのブロックアドレス選択値と、ｍビットのブロックアドレスとを入力し、一致信号を出力する。すなわち、一致検出回路１Ｃ１＿１は、２つの入力が一致しているか否かを検出し、一致している場合には、出力する一致信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７Ａ１＿１に送られる。
【０１８３】
ブロックアドレス選択用フリップフロップ１Ａ１＿１に設定されているブロックアドレス選択値に応じて、各一致検出回路は、相互に異なるタイミングで一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレスとして２が送られてきたとき、それぞれ、一致信号を出力する。
【０１８４】
ｎ対１セレクタ２Ａ１＿１は、データ選択用フリップフロップ１Ｂ１＿１が出力するデータ選択値に応じて、データＤ１〜データＤｎの中から１ビットのデータを選択し出力する。ここでは、
ｎ対１セレクタ２Ａ１＿１はデータＤ２を、
ｎ対１セレクタ２Ａ２＿１はデータＤ１を、
ｎ対１セレクタ２Ａｎ＿１はデータＤｎを選択し出力する。
【０１８５】
以下、図２６〜２８に示した場合と同様の動作を行うので、説明を省略する。
【０１８６】
この結果、
ピンレジスタ用フリップフロップ４Ａ１＿１＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿１＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿１＿ｊにはブロックアドレスが２、レジスタアドレスがｊのときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿ｊにはブロックアドレスが２、レジスタアドレスがｊのときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿ｊにはブロックアドレスが２、レジスタアドレスがｊのときのデータＤｎがサンプリング（記憶）される。
【０１８７】
すなわち、あらかじめ各ブロックアドレス選択用フリップフロップに格納するブロックアドレス選択値と、あらかじめ各データ選択用フリップフロップに格納するデータ選択値とを変更することにより、テストピン単位でピンアサインを変更することができる。
【０１８８】
図３５〜４０は、複数のブロックアドレスに並列にデータを転送する場合の動作を示すタイミングチャートである。具体的には、ブロックアドレスが１の回路ブロックと、ブロックアドレスがｋの回路ブロックとに並列にデータが転送される。なお、各図に示した時刻Ｔ１〜Ｔ１３は、全ての図において同一の時刻を表すものとする。例えば、図３５に示した時刻Ｔ１は、図３６に示した時刻Ｔ１と同一の時刻を表すものとする。
【０１８９】
予め、
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブロックアドレス選択値として１を、
ブロックアドレス選択用フリップフロップ１Ａ１＿２、１Ａ２＿２、…、１Ａｎ＿２にはブロックアドレス選択値として２を、
ブロックアドレス選択用フリップフロップ１Ａ１＿ｋ、１Ａ２＿ｋ、…、１Ａｎ＿ｋにはブロックアドレス選択値として１を設定しておく。
【０１９０】
そして、
データ選択用フリップフロップ１Ｂ１＿１、１Ｂ１＿２、…、１Ｂ１＿ｋにはＤＳＥＬ１（データＤ１を選択する設定値）を、
データ選択用フリップフロップ１Ｂ２＿１、１Ｂ２＿２、…、１Ｂ２＿ｋにはＤＳＥＬ２（データＤ２を選択する設定値）を、
データ選択用フリップフロップ１Ｂｎ＿１、１Ｂｎ＿２、…、１Ｂｎ＿ｋにはＤＳＥＬｎ（データＤｎを選択する設定値）を設定しておく。
【０１９１】
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿２、１Ａ２＿２、…、１Ａｎ＿２、１Ａ１＿ｋ、１Ａ２＿ｋ、…、１Ａｎ＿ｋが出力するブロックアドレス選択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１Ｃｎ＿２、１Ｃ１＿ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋに入力される。
【０１９２】
以下、テストピン１＿１に対応する回路を例に挙げて構成を説明する。なお、テストピン１＿１以外のテストピンに対応する回路の構成は、テストピン１＿１に対応する回路の構成と同様なので、説明を省略する。
【０１９３】
一致検出回路１Ｃ１＿１は、ブロックアドレス選択用フリップフロップ１Ａ１＿１が出力するｍビットのブロックアドレス選択値と、ｍビットのブロックアドレスとを入力し、一致信号を出力する。すなわち、一致検出回路１Ｃ１＿１は、２つの入力が一致しているか否かを検出し、一致している場合には、出力する一致信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７Ａ１＿１に送られる。
【０１９４】
ブロックアドレス選択用フリップフロップ１Ａ１＿１に設定されているブロックアドレス選択値に応じて、各一致検出回路は、相互に異なるタイミングで一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレスとして１が送られてきたとき、
一致検出回路１Ｃ１＿２、１Ｃ２＿２、…、１Ｃｎ＿２は、ブロックアドレスとして２が送られてきたとき、
一致検出回路１Ｃ１＿ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋは、ブロックアドレスとして１が送られてきたとき、それぞれ、一致信号を出力する。
【０１９５】
ｎ対１セレクタ２Ａ１＿１は、データ選択用フリップフロップ１Ｂ１＿１が出力するデータ選択値に応じて、データＤ１〜データＤｎの中から１ビットのデータを選択し出力する。ここでは、
ｎ対１セレクタ２Ａ１＿１、２Ａ１＿２、…、２Ａ１＿ｋはデータＤ１を、
ｎ対１セレクタ２Ａ２＿１、２Ａ２＿２、…、２Ａ２＿ｋはデータＤ２を、
ｎ対１セレクタ２Ａｎ＿１、２Ａｎ＿２、…、２Ａｎ＿ｋはデータＤｎを選択し出力する。
【０１９６】
２対１セレクタ２Ｂ１＿１は、書き込み制御回路６が出力するＳＥＬ信号に応じて、ｎ対１セレクタ２Ａ１＿１が出力するデータと、回路ブロックＢ１１内の論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１とのうちのいずれか一方を選択し出力する。
【０１９７】
データバッファ用フリップフロップ３Ａ１＿１は、ＯＲゲート７Ｂ１＿１から送られるクロック信号（ライトクロックＷＣまたはＣＬＫ信号）に同期して、２対１セレクタ２Ｂ１＿１から送られるデータをサンプリング（記憶）する。
【０１９８】
回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１〜４Ａｎ＿１＿１は、ＮＡＮＤゲート８Ａ１から送られるライトクロックＷＣに同期して、データバッファ用フリップフロップ３Ａ１＿１〜３Ａｎ＿１から送られるデータをレジスタアドレスが１のときサンプリング（記憶）する。
【０１９９】
回路ブロックＢ１２内のピンレジスタ用フリップフロップ４Ａ１＿１＿２〜４Ａｎ＿１＿２は、ＮＡＮＤゲート８Ａ２から送られるライトクロックＷＣに同期して、データバッファ用フリップフロップ３Ａ１＿１〜３Ａｎ＿１から送られるデータをレジスタアドレスが２のときサンプリング（記憶）する。
【０２００】
回路ブロックＢ２１内のピンレジスタ用フリップフロップ４Ａ１＿２＿１〜４Ａｎ＿２＿１は、ＮＡＮＤゲート８Ａ１から送られるライトクロックＷＣに同期して、データバッファ用フリップフロップ３Ａ１＿２〜３Ａｎ＿２から送られるデータをレジスタアドレスが１のときサンプリング（記憶）する。
【０２０１】
回路ブロックＢ２２内のピンレジスタ用フリップフロップ４Ａ１＿２＿２〜４Ａｎ＿２＿２は、ＮＡＮＤゲート８Ａ２から送られるライトクロックＷＣに同期して、データバッファ用フリップフロップ３Ａ１＿２〜３Ａｎ＿２から送られるデータをレジスタアドレスが２のときサンプリング（記憶）する。
【０２０２】
回路ブロックＢｋ１内のピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１〜４Ａｎ＿ｋ＿１は、ＮＡＮＤゲート８Ａ１から送られるライトクロックＷＣに同期して、データバッファ用フリップフロップ３Ａ１＿ｋ〜３Ａｎ＿ｋから送られるデータをレジスタアドレスが１のときサンプリング（記憶）する。
【０２０３】
回路ブロックＢｋ２内のピンレジスタ用フリップフロップ４Ａ１＿ｋ＿２〜４Ａｎ＿ｋ＿２は、ＮＡＮＤゲート８Ａ２から送られるライトクロックＷＣに同期して、データバッファ用フリップフロップ３Ａ１＿ｋ〜３Ａｎ＿ｋから送られるデータをレジスタアドレスが２のときサンプリング（記憶）する。
【０２０４】
レジスタアドレスデコーダ５Ａは、ｉビットのレジスタアドレスを入力し、ｊ本のレジスタアドレス指定信号を出力する。そして、入力したレジスタアドレスに応じて、ｊ本のレジスタアドレス指定信号のうちのいずれか１本をアクティブ（Ｈｉｇｈレベル）にする。
【０２０５】
書き込み制御回路６は、ｉビットのレジスタアドレスと、ライトクロックＷＣとを入力し、ＳＥＬ信号と、ＣＬＫ信号とを出力する。
【０２０６】
ＳＥＬ信号は、２対１セレクタ２Ｂ１＿１が、ｎ対１セレクタ２Ａ１＿１が出力するデータと、回路ブロックＢ１１内の論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１とのうちのいずれを入力として選択するかを決定する。
【０２０７】
ＣＬＫ信号は、データバッファ用フリップフロップ３Ａが、２対１セレクタ２Ｂ１＿１の出力をサンプリングする際に用いるクロック信号である。すなわち、ＳＥＬ信号に応じて、２対１セレクタ２Ｂ１＿１が、論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１を入力として選択し、出力したとき、データバッファ用フリップフロップ３Ａ１＿１は、この出力をサンプリングする。
【０２０８】
ＡＮＤゲート７Ａ１＿１は、一致検出回路１Ｃ１＿１が出力する一致信号と、ライトクロックＷＣとを入力し、一致検出回路１Ｃ１＿１が一致を検出し、一致信号がアクティブ（Ｈｉｇｈレベル）になった場合に限り、入力したライトクロックＷＣを通過させ、ＯＲゲート７Ｂ１＿１に送る。
【０２０９】
ＯＲゲート７Ｂ１＿１は、ＡＮＤゲート７Ａ１＿１が出力するライトクロックＷＣと、書き込み制御回路６が出力するＣＬＫ信号出力とを入力し、これらの信号を、データバッファ用フリップフロップ３Ａ１＿１のクロック入力端子に送る。
【０２１０】
ＮＡＮＤゲート８Ａ１〜８Ａｋは、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号と、ライトクロックＷＣとを入力し、レジスタアドレス指定信号がアクティブ（Ｈｉｇｈレベル）である場合に限り、ライトクロックＷＣを通過させ、通過させたライトクロックＷＣを、複数のピンレジスタ用フリップフロップのクロック入力端子に送る。
【０２１１】
論理ゲート９Ａ１＿１＿１は、ピンレジスタ用フリップフロップ４Ａ１＿１＿１が出力するピンデータＤ１＿１＿１を入力し、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号によりイネーブル制御され、入力したピンデータＤ１＿１＿１を２対１セレクタ２Ｂ１＿１に送る。
【０２１２】
データ転送時、論理ゲート９Ａ１＿１＿１を、レジスタアドレスデコーダ５Ａが出力するレジスタアドレス指定信号によりイネーブル制御することにより、転送先とされたレジスタアドレスを有する回路ブロック内の全てのピンレジスタ用フリップフロップに記憶されたデータが読み出される。読み出されたデータは、対応する２対１セレクタに入力される。
【０２１３】
まず、２対１セレクタ２Ｂ１＿１は、書き込み制御回路６が出力するＳＥＬ信号に応じて、論理ゲート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１を入力として選択し、出力する。
【０２１４】
出力されたピンデータＤ１＿１＿１は、一旦、データバッファ用フリップフロップ３Ａ１＿１にサンプリング（記憶）される。サンプリングは、書き込み制御回路６が出力するＣＬＫ信号に同期して行われる。
【０２１５】
すなわち、転送先とされたレジスタアドレスを有する回路ブロック内の全てのピンレジスタ用フリップフロップに記憶されたデータを、対応するデータバッファ用フリップフロップにコピーする。
【０２１６】
次に、２対１セレクタ２Ｂ１＿１は、書き込み制御回路６が出力するＳＥＬ信号に応じて、ｎ対１セレクタ２Ａ１＿１が出力するデータを入力として選択し、出力する。
【０２１７】
ＡＮＤゲート７Ａ１＿１によって、一致検出回路１Ｃ１＿１が出力する一致信号と、ライトクロックＷＣとの論理積をとることにより、一致検出回路１Ｃ１＿１が一致を検出し、一致信号がアクティブ（Ｈｉｇｈレベル）である場合に限って、データバッファ用フリップフロップ３Ａ１＿１に、ｎ対１セレクタ２Ａ１＿１および２対１セレクタ２Ｂ１＿１が選択した、データＤ１〜データＤｎのうちのいずれかが格納される。すなわち、データバッファ用フリップフロップ３Ａ１＿１に格納されるデータが変更される。
【０２１８】
データバッファ用フリップフロップ３Ａ１＿１が出力するデータは、回路ブロックＢ１１内のピンレジスタ用フリップフロップ４Ａ１＿１＿１によって、ＮＡＮＤゲート８Ａ１が出力するライトクロックＷＣに同期してサンプリング（記憶）される。これにより、転送先とされたレジスタアドレスを有する回路ブロック群のうち、さらに、転送先とされたブロックアドレスを有する回路ブロックが選択され、選択された回路ブロック内のピンレジスタ用フリップフロップに格納されたデータのみが更新される。
以下、転送先ブロックアドレス、レジスタアドレスに対応し、同様の動作を繰り返すので説明を省略する。
【０２１９】
この結果、
ピンレジスタ用フリップフロップ４Ａ１＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿２＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿２＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿２＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿ｋ＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿１＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿２＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿２＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿２＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿ｋ＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿ｋ＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤｎがサンプリング（記憶）される。
【０２２０】
すなわち、あらかじめ、複数のブロックアドレス選択用フリップフロップに、同一のブロックアドレス選択値を格納することにより、複数のブロックアドレスに、一回のデータ転送で、回路ブロック単位で並列にデータを転送することができる。具体的には、ブロックアドレスが１の回路ブロックと、ブロックアドレスがｋの回路ブロックとに、一回のデータ転送で、並列にデータが転送される。
【０２２１】
図４１〜４６は、テストピン単位でピンアサインを変更すると共に、複数のピンレジスタ用フリップフロップに、並列にデータを転送する場合の動作を示すタイミングチャートである。なお、各図に示した時刻Ｔ１〜Ｔ１３は、全ての図において同一の時刻を表すものとする。例えば、図４１に示した時刻Ｔ１は、図４２に示した時刻Ｔ１と同一の時刻を表すものとする。
【０２２２】
予め、
ブロックアドレス選択用フリップフロップ１Ａ２＿１と、１Ａｎ＿１と、１Ａ２＿２にはブロックアドレス選択値として１を、
ブロックアドレス選択用フリップフロップ１Ａ１＿１と、１Ａ１＿２と、１Ａｎ＿２にはブロックアドレス選択値として２を、
ブロックアドレス選択用フリップフロップ１Ａ２＿ｋと、１Ａｎ＿ｋにはブロックアドレス選択値として１を、
ブロックアドレス選択用フリップフロップ１Ａ１＿ｋにはブロックアドレス選択値として２を設定しておく。
【０２２３】
そして、
データ選択用フリップフロップ１Ｂ２＿１と、１Ｂｎ＿２にはＤＳＥＬ１（データＤ１を選択する設定値）を、
データ選択用フリップフロップ１Ｂ１＿１と、１Ｂ２＿２にはＤＳＥＬ２（データＤ２を選択する設定値）を、
データ選択用フリップフロップ１Ｂｎ＿１と、１Ｂ１＿２にはＤＳＥＬｎ（データＤｎを選択する設定値）を、
データ選択用フリップフロップ１Ｂ２＿ｋにはＤＳＥＬ１（データＤ１を選択する設定値）を、
データ選択用フリップフロップ１Ｂ１＿ｋにはＤＳＥＬ２（データＤ２を選択する設定値）を、
データ選択用フリップフロップ１Ｂｎ＿ｋにはＤＳＥＬｎ（データＤｎを選択する設定値）を設定しておく。
【０２２４】
ブロックアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿２、１Ａ２＿２、…、１Ａｎ＿２、１Ａ１＿ｋ、１Ａ２＿ｋ、…、１Ａｎ＿ｋが出力するブロックアドレス選択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１Ｃｎ＿２、１Ｃ１＿ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋに入力される。
【０２２５】
以下、テストピン１＿１に対応する回路を例に挙げて構成を説明する。なお、テストピン１＿１以外のテストピンに対応する回路の構成は、テストピン１＿１に対応する回路の構成と同様なので、説明を省略する。
【０２２６】
一致検出回路１Ｃ１＿１は、ブロックアドレス選択用フリップフロップ１Ａ１＿１が出力するｍビットのブロックアドレス選択値と、ｍビットのブロックアドレスとを入力し、一致信号を出力する。すなわち、一致検出回路１Ｃ１＿１は、２つの入力が一致しているか否かを検出し、一致している場合には、出力する一致信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７Ａ１＿１に送られる。
【０２２７】
ブロックアドレス選択用フリップフロップ１Ａ１＿１に設定されているブロックアドレス選択値に応じて、各一致検出回路は、相互に異なるタイミングで一致信号を出力する。すなわち、
一致検出回路１Ｃ２＿１と、１Ｃｎ＿１と、１Ｃ２＿２は、ブロックアドレスとして１が送られてきたとき、
一致検出回路１Ｃ１＿１と、１Ｃ１＿２と、１Ｃｎ＿２は、ブロックアドレスとして２が送られてきたとき、
一致検出回路１Ｃ２＿ｋと、１Ｃｎ＿ｋは、ブロックアドレスとして１が送られてきたとき、
一致検出回路１Ｃ１＿ｋは、ブロックアドレスとして２が送られてきたとき、それぞれ、一致信号を出力する。
【０２２８】
ｎ対１セレクタ２Ａ１＿１は、データ選択用フリップフロップ１Ｂ１＿１が出力するデータ選択値に応じて、データＤ１〜データＤｎの中から１ビットのデータを選択し出力する。ここでは、
ｎ対１セレクタ２Ａ２＿１と、２Ａｎ＿２はデータＤ１を、
ｎ対１セレクタ２Ａ１＿１と、２Ａ２＿２はデータＤ２を、
ｎ対１セレクタ２Ａｎ＿１と、２Ａ１＿２はデータＤｎを、
ｎ対１セレクタ２Ａ２＿ｋはデータＤ１を、
ｎ対１セレクタ２Ａ１＿ｋはデータＤ２を、
ｎ対１セレクタ２Ａｎ＿ｋはデータＤｎを選択し出力する。
【０２２９】
以下、図３５〜４０に示した場合と同様の動作を行うので、説明を省略する。
【０２３０】
この結果、
ピンレジスタ用フリップフロップ４Ａ１＿１＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿２＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ２＿２＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿２＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ１＿ｋ＿１にはブロックアドレスが２、レジスタアドレスが１のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａｎ＿ｋ＿１にはブロックアドレスが１、レジスタアドレスが１のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿１＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａ２＿１＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａｎ＿１＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ１＿２＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤｎが、
ピンレジスタ用フリップフロップ４Ａ２＿２＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａｎ＿２＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａ１＿ｋ＿２にはブロックアドレスが２、レジスタアドレスが２のときのデータＤ２が、
ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤ１が、
ピンレジスタ用フリップフロップ４Ａｎ＿ｋ＿２にはブロックアドレスが１、レジスタアドレスが２のときのデータＤｎがサンプリング（記憶）される。
【０２３１】
すなわち、あらかじめ各ブロックアドレス選択用フリップフロップに格納するブロックアドレス選択値と、あらかじめ各データ選択用フリップフロップに格納するデータ選択値とを変更することにより、テストピン単位でピンアサインを変更することができると共に、あらかじめ、複数のブロックアドレス選択用フリップフロップに、同一のブロックアドレス選択値を格納し、あらかじめ、複数のデータ選択用フリップフロップに、同一のデータ選択値を格納することにより、複数のピンレジスタ用フリップフロップに、一回のデータ転送で、並列にデータを転送することができる。
【０２３２】
【発明の効果】
本発明によれば、測定プログラムを変更することなしに、テストピン単位で、ピンアサインを変更することができる。
【０２３３】
また、複数個の被試験半導体を同時に試験する並列測定において、１回のデータ転送で、並列測定を行う被試験半導体の個数分のピンレジスタ用フリップフロップに、データを転送することができる。
【図面の簡単な説明】
【図１】   本発明の一実施形態における半導体試験装置内のピンレジスタ回路が有する複数の回路ブロックと、各回路ブロックに付けられたアドレスとの関係を示す図である。
【図２】   本発明の一実施形態における半導体試験装置内のピンレジスタ回路Ｐ１のブロック図であり、ブロックアドレスの順に並べられた回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１を明示した図である。
【図３】   図２に示したブロック図内の詳細な構成を示す図である。
【図４】   図２に示したブロック図内の詳細な構成を示す図である。
【図５】   図２に示したブロック図内の詳細な構成を示す図である。
【図６】   本発明の一実施形態における半導体試験装置内のピンレジスタ回路Ｐ１のブロック図であり、レジスタアドレスの順に並べられた回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊを明示した図である。
【図７】   図６に示したブロック図内の詳細な構成を示す図である。
【図８】   図６に示したブロック図内の詳細な構成を示す図である。
【図９】   図６に示したブロック図内の詳細な構成を示す図である。
【図１０】   図６に示したブロック図内の詳細な構成を示す図である。
【図１１】   各回路ブロックに、ピンアサインの変更を行わずに、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図１２】   各回路ブロックに、ピンアサインの変更を行わずに、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図１３】   各回路ブロックに、ピンアサインの変更を行わずに、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図１４】   各回路ブロックに、ピンアサインの変更を行わずに、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図１５】   各回路ブロックに、ピンアサインの変更を行わずに、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図１６】   各回路ブロックに、回路ブロック単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図１７】   各回路ブロックに、回路ブロック単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図１８】   各回路ブロックに、回路ブロック単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図１９】   各回路ブロックに、回路ブロック単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図２０】   各回路ブロックに、回路ブロック単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図２１】   テストピン単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図２２】   テストピン単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図２３】   テストピン単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図２４】   テストピン単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図２５】   テストピン単位でピンアサインを変更し、ブロックアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図２６】   各回路ブロックに、ピンアサインの変更を行わずに、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図２７】   各回路ブロックに、ピンアサインの変更を行わずに、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図２８】   各回路ブロックに、ピンアサインの変更を行わずに、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図２９】   各回路ブロックに、回路ブロック単位でピンアサインを変更し、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図３０】   各回路ブロックに、回路ブロック単位でピンアサインを変更し、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図３１】   各回路ブロックに、回路ブロック単位でピンアサインを変更し、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図３２】   テストピン単位でピンアサインを変更し、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図３３】   テストピン単位でピンアサインを変更し、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図３４】   テストピン単位でピンアサインを変更し、レジスタアドレスの順にデータを転送する場合の動作を示すタイミングチャートである。
【図３５】   複数のブロックアドレスに並列にデータを転送する場合の動作を示すタイミングチャートである。
【図３６】   複数のブロックアドレスに並列にデータを転送する場合の動作を示すタイミングチャートである。
【図３７】   複数のブロックアドレスに並列にデータを転送する場合の動作を示すタイミングチャートである。
【図３８】   複数のブロックアドレスに並列にデータを転送する場合の動作を示すタイミングチャートである。
【図３９】   複数のブロックアドレスに並列にデータを転送する場合の動作を示すタイミングチャートである。
【図４０】   複数のブロックアドレスに並列にデータを転送する場合の動作を示すタイミングチャートである。
【図４１】   テストピン単位でピンアサインを変更すると共に、複数のピンレジスタ用フリップフロップに、並列にデータを転送する場合の動作を示すタイミングチャートである。
【図４２】   テストピン単位でピンアサインを変更すると共に、複数のピンレジスタ用フリップフロップに、並列にデータを転送する場合の動作を示すタイミングチャートである。
【図４３】   テストピン単位でピンアサインを変更すると共に、複数のピンレジスタ用フリップフロップに、並列にデータを転送する場合の動作を示すタイミングチャートである。
【図４４】   テストピン単位でピンアサインを変更すると共に、複数のピンレジスタ用フリップフロップに、並列にデータを転送する場合の動作を示すタイミングチャートである。
【図４５】   テストピン単位でピンアサインを変更すると共に、複数のピンレジスタ用フリップフロップに、並列にデータを転送する場合の動作を示すタイミングチャートである。
【図４６】   テストピン単位でピンアサインを変更すると共に、複数のピンレジスタ用フリップフロップに、並列にデータを転送する場合の動作を示すタイミングチャートである。
【図４７】   従来の半導体試験装置内のピンレジスタ回路Ｐ１０１のブロック図であり、ブロックアドレスの順に並べられた回路ブロックＢ１１、Ｂ２１、…、Ｂｋ１を明示した図である。
【図４８】   従来の半導体試験装置内のピンレジスタ回路Ｐ１０１のブロック図であり、レジスタアドレスの順に並べられた回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊを明示した図である。
【図４９】   従来のピンレジスタ回路Ｐ１０１の動作を示すタイミングチャートであり、ピンレジスタ回路Ｐ１０１に、ブロックアドレスの順にデータが転送された場合のタイミングチャートである。
【図５０】   従来のピンレジスタ回路Ｐ１０１の動作を示すタイミングチャートであり、ピンレジスタ回路Ｐ１０１に、レジスタアドレスの順にデータが転送された場合のタイミングチャートである。
【符号の説明】
１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿２、１Ａ２＿２、…、１Ａｎ＿２、……、１Ａ１＿ｋ、１Ａ２＿ｋ、…、１Ａｎ＿ｋ  ブロックアドレス選択用フリップフロップ
１Ｂ１＿１、１Ｂ２＿１、…、１Ｂｎ＿１、１Ｂ１＿２、１Ｂ２＿２、…、１Ｂｎ＿２、……、１Ｂ１＿ｋ、１Ｂ２＿ｋ、…、１Ｂｎ＿ｋ  データ選択用フリップフロップ
１Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１Ｃｎ＿２、……、１Ｃ１＿ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋ  一致検出回路
２Ａ１＿１、２Ａ２＿１、…、２Ａｎ＿１、２Ａ１＿２、２Ａ２＿２、…、２Ａｎ＿２、……、２Ａ１＿ｋ、２Ａ２＿ｋ、…、２Ａｎ＿ｋ  ｎ対１セレクタ２Ｂ１＿１、２Ｂ２＿１、…、２Ｂｎ＿１、２Ｂ１＿２、２Ｂ２＿２、…、２Ｂｎ＿２、……、２Ｂ１＿ｋ、２Ｂ２＿ｋ、…、２Ｂｎ＿ｋ  ２対１セレクタ３Ａ１＿１、３Ａ２＿１、…、３Ａｎ＿１、３Ａ１＿２、３Ａ２＿２、…、３Ａｎ＿２、……、３Ａ１＿ｋ、３Ａ２＿ｋ、…、３Ａｎ＿ｋ  データバッファ用フリップフロップ
７Ａ１＿１、７Ａ２＿１、…、７Ａｎ＿１、７Ａ１＿２、７Ａ２＿２、…、７Ａｎ＿２、……、７Ａ１＿ｋ、７Ａ２＿ｋ、…、７Ａｎ＿ｋ  ＡＮＤゲート
７Ｂ１＿１、７Ｂ２＿１、…、７Ｂｎ＿１、７Ｂ１＿２、７Ｂ２＿２、…、７Ｂｎ＿２、……、７Ｂ１＿ｋ、７Ｂ２＿ｋ、…、７Ｂｎ＿ｋ  ＯＲゲート
４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１、４Ａ１＿２＿１、４Ａ２＿２＿１、…、４Ａｎ＿２＿１、……、４Ａ１＿ｋ＿１、４Ａ２＿ｋ＿１、…、４Ａｎ＿ｋ＿１、４Ａ１＿１＿２、４Ａ２＿１＿２、…、４Ａｎ＿１＿２、４Ａ１＿２＿２、４Ａ２＿２＿２、…、４Ａｎ＿２＿２、……、４Ａ１＿ｋ＿２、４Ａ２＿ｋ＿２、…、４Ａｎ＿ｋ＿２、…………、４Ａ１＿１＿ｊ、４Ａ２＿１＿ｊ、…、４Ａｎ＿１＿ｊ、４Ａ１＿２＿ｊ、４Ａ２＿２＿ｊ、…、４Ａｎ＿２＿ｊ、……、４Ａ１＿ｋ＿ｊ、４Ａ２＿ｋ＿ｊ、…、４Ａｎ＿ｋ＿ｊ  ピンレジスタ用フリップフロップ
９Ａ１＿１＿１、９Ａ２＿１＿１、…、９Ａｎ＿１＿１、９Ａ１＿２＿１、９Ａ２＿２＿１、…、９Ａｎ＿２＿１、……、９Ａ１＿ｋ＿１、９Ａ２＿ｋ＿１、…、９Ａｎ＿ｋ＿１、９Ａ１＿１＿２、９Ａ２＿１＿２、…、９Ａｎ＿１＿２、９Ａ１＿２＿２、９Ａ２＿２＿２、…、９Ａｎ＿２＿２、……、９Ａ１＿ｋ＿２、９Ａ２＿ｋ＿２、…、９Ａｎ＿ｋ＿２、…………、９Ａ１＿１＿ｊ、９Ａ２＿１＿ｊ、…、９Ａｎ＿１＿ｊ、９Ａ１＿２＿ｊ、９Ａ２＿２＿ｊ、…、９Ａｎ＿２＿ｊ、……、９Ａ１＿ｋ＿ｊ、９Ａ２＿ｋ＿ｊ、…、９Ａｎ＿ｋ＿ｊ  論理ゲート
５Ａ  レジスタアドレスデコーダ
５Ｂ  ブロックアドレスデコーダ
６  書き込み制御回路
８Ａ１、８Ａ２、…、８Ａｊ  論理ゲート
【図１】
0004151241.tif 000002
【図２】
0004151241.tif 000003
【図３】
0004151241.tif 000004
【図４】
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【図５】
0004151241.tif 000006
【図６】
0004151241.tif 000007
【図７】
0004151241.tif 000008
【図８】
0004151241.tif 000009
【図９】
0004151241.tif 000010
【図１０】
0004151241.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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