(57)【特許請求の範囲】
【請求項１】
強誘電体薄膜を製造するにあたり、
Ｂｉ及び酸化Ｂｉのうちのいずれか一種又は両方により構成されるＢｉシード層と、該Ｂｉシード層と接するＢｉ含有強誘電体層とを含み、該Ｂｉシード層が前記Ｂｉ含有強誘電体層よりもＢｉ濃度が高い予備積層体を形成する工程と、
前記予備積層体に対して焼成処理を行って、前記Ｂｉシード層およびＢｉ含有強誘電体層を結晶化することにより強誘電体薄膜に変える工程とを含んでいること
を特徴とする強誘電体薄膜の製造方法。
【請求項２】
請求項１に記載の強誘電体薄膜の製造方法において、
前記焼成処理を、前記Ｂｉシード層の側から加熱して行うこと
を特徴とする強誘電体薄膜の製造方法。
【請求項３】
請求項１に記載の強誘電体薄膜の製造方法において、
前記Ｂｉシード層を、下地上にＢｉシード層用塗布液を塗布し、乾燥および第１仮焼成を行って、形成し、
前記Ｂｉ含有強誘電体層を、前記Ｂｉシード層上に粘度調整されたＢｉ含有金属アルコキシド溶液を塗布し、乾燥および第２仮焼成を行って、形成し、
前記焼成処理を、前記第１および第２仮焼成の温度よりも高い温度で行うこと
を特徴とする強誘電体薄膜の製造方法。
【請求項４】
請求項１に記載の強誘電体薄膜の製造方法において、
前記Ｂｉ含有強誘電体層を、粘度調整されたＢｉ含有金属アルコキシド溶液を下地上に塗布し、乾燥および第１仮焼成を行って、形成し、
前記Ｂｉシード層を、前記Ｂｉ含有強誘電体層上にＢｉシード層用塗布液を塗布し、乾燥および第２仮焼成を行って、形成する工程と、
前記焼成処理を、前記第１および第２仮焼成の温度よりも高い温度で行うこと
を特徴とする強誘電体薄膜の製造方法。
【請求項５】
請求項３又は４に記載の強誘電体薄膜の製造方法において、
前記Ｂｉシード層用塗布液を、ビスマスアルコキシドまたはビスマスのカルボン酸塩を有機溶媒に溶解させて得られる溶液とすること
を特徴とする強誘電体薄膜の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体薄膜、特に強誘電体メモリに用いる強誘電体薄膜の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリの高密度化が進められており、最近では文献１（セラミックス，Ｖｏｌ．３０（１９９５），Ｎｏ．６，ｐｐ４９９−５０７）に示されているように強誘電体薄膜を用いるものが注目を集めている。例えば、このような半導体メモリとして、従来、ＭＦＳ（Metal-Ferroelectric-Semiconductor ）構造のＦＥＴ（電界効果トランジスタ）素子を用いるものがある。この素子は、通常のＦＥＴのチャネル領域に、絶縁膜としての強誘電体薄膜およびゲート電極としての上部電極を順次に積層した構造である。この素子を用いたメモリセルは、ゲート電極および半導体基板間、すなわち強誘電体薄膜に電圧を印加することにより、強誘電体薄膜の分極を反転させる。その分極により、トランジスタのチャネル領域に電子または正孔を誘起させてトランジスタのしきい値電圧を変える。このときのドレイン電流値の大きさにより記憶されている情報が識別される。このメモリセルの特徴は、セルサイズを１トランジスタ１キャパシタ（１Ｔｒ１Ｃｐ）よりも小さくできること、および情報を読み出すときに書き込んだ情報を破壊せずに読み出せることである。
【０００３】
この強誘電体薄膜を用いる際の技術課題としては、強誘電体薄膜への電圧印加の繰り返しに伴う分極履歴特性の劣化、いわゆる膜疲労（fatigue ）の問題がある。この疲労特性改善のために薄膜作成法の改良、材料の選択、電極材料の改善などが提案されている。また、新たな耐疲労性を有する薄膜の材料としてＢｉ層状化合物が注目され、特にＳｒＢｉ2 Ｔａ2 Ｏ9 系の物質群については活発な研究が行われている。このＳｒＢｉ2 Ｔａ2 Ｏ9 （ＳＢＩＴ）薄膜の製造方法としては、例えば、文献２（Jpn.J.Appl.Phys.vol.34,No.9B,(1995)pp.5096-5099)にゾルゲル法を用いて形成する方法が示されている。また、形成される強誘電体薄膜の特性（高い分極量と良好な飽和特性を有する）をさらに向上させるために、製造出発材料中におけるＢｉ含有量を過剰にすることが知られている。文献２においても、Ｓｒの含有量を減らしてＢｉを過剰にした状態で形成が行われている。Ｂｉを過剰にすると、結晶性が良く電気的特性に優れた膜を形成することができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した方法で製造される膜は、長さが約０．５μｍで幅が約０．１μｍの俵状の粒子（結晶）がランダムに積み重ねられた構造であり、緻密な膜であるとは言い難い。このように粗い膜は、これを実際のデバイス中に用いた場合には、エッチングの均一性が悪く、このためデバイスの微細化に対応できないという問題が生じる。
【０００５】
また、強誘電体薄膜を構成する俵状の粒子を配向させて積み重ねることによって、膜の緻密化を図ることができたとしても、膜厚方向には粒界が存在している。膜の膜厚方向に粒界が存在していると、膜を分極反転させるときに高電圧を印加しなければならない。このため、電源電圧を高くしなければならなくなる。
【０００６】
よって、膜の膜厚方向に粒界のない緻密な強誘電体薄膜の製造方法の出現が望まれていた。
【００１９】
【課題を解決するための手段】
本発明は、強誘電体薄膜を製造するにあたり、Ｂｉ及び酸化Ｂｉのうちのいずれか一種又は両方により構成されるＢｉシード層と、このＢｉシード層と接するＢｉ含有強誘電体層とを含み、Ｂｉシード層がＢｉ含有強誘電体層よりもＢｉ濃度が高い予備積層体を形成する工程と、この予備積層体に対して焼成処理を行って、Ｂｉシード層およびＢｉ含有強誘電体層を結晶化することにより強誘電体薄膜に変える工程とを含んでいる。
【００２０】
Ｂｉシード層はＢｉおよび酸化Ｂｉのうちの、いずれか一種、もしくは両方で構成される層であるため、Ｂｉシード層はＢｉ含有強誘電体層よりもＢｉ濃度が高い。よって、予備積層体に対して焼成処理を行うことにより、Ｂｉ含有強誘電体層の結晶化を、Ｂｉシード層の側から膜厚方向へ進行させることができる。このため、焼成済みの積層体を、膜厚方向に粒界がなく、緻密なひとつの結晶で構成することができる。したがって、この強誘電体薄膜を強誘電体メモリ等のデバイスに用いる場合、デバイスの微細化に対応することができ、また、より低電圧での駆動が可能となる。
【００２１】
また、好ましくは、予備積層体への焼成処理を、Ｂｉシード層の側から加熱して行うのがよい。Ｂｉ含有強誘電体層の結晶化はＢｉシード層の側から進行する。このとき、Ｂｉシード層に結晶の核が発生してこの核が成長して結晶を形成していく。この核発生は加熱処理によって起こるため、Ｂｉシード層の側から加熱することによって、Ｂｉシード層側にＢｉ含有強誘電体の核が発生しやすくなる。よって、Ｂｉシード層側から膜厚方向への、Ｂｉ含有強誘電体の結晶化を、より促進することができる。
【００２２】
また、好ましくは、Ｂｉシード層を、下地上にＢｉシード層用塗布液を塗布し、乾燥および第１仮焼成を行って、形成し、Ｂｉ含有強誘電体層を、Ｂｉシード層上に粘度調整されたＢｉ含有金属アルコキシド溶液を塗布し、乾燥および第２仮焼成を行って、形成し、焼成処理を、第１および第２仮焼成の温度よりも高い温度で行うのがよい。
【００２３】
ここで、焼成処置を行う前のＢｉシード層の厚さは、３００Å〜１０００Åとするのが好ましい。より好ましくは、５００Åの厚さとするのがよい。これにより、Ｂｉ含有強誘電体層のＢｉシード層への密着性が高くなり、はがれたりするのを防止することができる。
【００２４】
また、好ましくは、Ｂｉ含有強誘電体層を、粘度調整されたＢｉ含有金属アルコキシド溶液を下地上に塗布し、乾燥および第１仮焼成を行って、形成し、Ｂｉシード層を、Ｂｉ含有強誘電体層上にＢｉシード層用塗布液を塗布し、乾燥および第２仮焼成を行って、形成する工程と、焼成処理を、第１および第２仮焼成の温度よりも高い温度で行うのがよい。
【００２５】
また、Ｂｉシード用塗布液を、ビスマスアルコキシドまたはビスマスのカルボン酸塩を有機溶媒に溶解させて得られる溶液とするのがよい。
【００２６】
このＢｉシード層用塗布液を乾燥および仮焼成することにより、Ｂｉおよび酸化Ｂｉのうちの、少なくともいずれか一種を主成分として含んだＢｉシード層が形成される。
【００２７】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態につき説明する。なお、各図は発明を理解できる程度に概略的に示してあるに過ぎず、したがって発明を図示例に限定するものではない。また、図において、図を分かり易くするために断面を示すハッチング（斜線）は一部分を除き省略してある。
【００２８】
＜第１の実施の形態＞
この発明の第１の実施の形態として、半導体基板上に設けられた下部電極上に、強誘電体薄膜および上部電極が順次設けられている強誘電体メモリ用サンプルにつき、図１および図２を参照して説明する。なお、この実施の形態で用いられている材料および数値的条件は、この発明の範囲内の単なる一例にすぎず、したがって、この発明がこれら使用材料および数値的条件にのみ限定されるものではない。
【００２９】
図１（Ａ）は、この実施の形態の強誘電体薄膜の一部分の断面を概略的に示した図である。また、図１（Ｂ）は、この実施の形態の強誘電体メモリ用サンプルの構成を表している概略的な断面図である。図２はこの強誘電体メモリ用サンプルの製造工程を段階的に示した概略図で、積層方向に垂直な線に沿った切断面の切り口の図で示されている。なお、図をわかりやすくするため、断面を示すハッチングは一部省略してある。
【００３０】
まず、図１（Ａ）を参照して説明する。強誘電体薄膜１０は、焼成済みのＢｉシード層１１と、このＢｉシード層１１の上側に接して設けられているＢｉ含有強誘電体層１３とを含んでいる。また、この実施の形態では、強誘電体薄膜１０は、下地２０上、詳しくは半導体基板１５上に設けられた下部電極１９の上に設けられている（図１（Ｂ））。
【００３１】
まず、下地２０は、半導体基板１５としての直径６インチ（ただし、１インチは約２．５４ｃｍ）のＳｉウエハ上に、膜厚１００ｎｍのＳｉＯ2 膜１７を形成し、ＳｉＯ2 膜１７の上に６０ｎｍの厚さのＰｔ下部電極１９を、スパッタリング法を用いて形成する（図２（Ａ））。
【００３２】
次に、下地２０上にＢｉシード層用塗布液を塗布して、塗布膜に対して乾燥および第１仮焼成を行ってＢｉシード層１１ａを形成する（図２（Ｂ））。
【００３３】
そのため、まず、Ｂｉシード層用塗布液を調整する。ここでは、ビスマスブトキシド（Ｂｉ（Ｏ−ｎＣ4Ｈ9）３）を有機溶媒であるメチルセルソルブ（エチレングリコールモノメチルエーテル）に溶解し、濃度を０．０１モル／リットル（ｍｏｌ／ｌ）にしたものをＢｉシード層用塗布液とする。次に、スピンコータでＰｔ下部電極１９上にＢｉシード層用塗布液を、回転速度２０００ｒｐｍで塗布して塗布膜を形成する。その後、塗布膜を１５０℃の温度で３０分乾燥させて、塗布膜中の水分等の溶媒を主として蒸発させる。その後、塗布膜を４５０℃の温度で２５分仮焼成（これを第１仮焼成と称する。）して、下地２０上に膜厚がおよそ５００ÅのＢｉシード層１１ａを形成する。この第１仮焼成によって、塗布膜中の有機官能基を主として燃焼させる。このＢｉシード層１１ａは、Ｂｉおよび酸化Ｂｉのうちの、一種または両方で構成されている（図２（Ｂ））。
【００３４】
次に、Ｂｉシード層１１ａ上に粘度調整されたＢｉ含有金属アルコキシド溶液を塗布し、その塗布膜を乾燥および第２仮焼成を行ってＢｉ含有強誘電体層１３ａを形成する（図２（Ｃ））。
【００３５】
この例では、Ｂｉ含有強誘電体層１３ａとしてＳｒＢｉ2 Ｔａ2 Ｏ9 層を形成する。まず、Ｓｒ（ストロンチウム）のアルコキシド溶液を調整する。メトキシメタノール（ＣＨ3ＯＣ2Ｈ4ＯＨ ）溶液中に、金属Ｓｒ片を少量ずつ加えて溶解させて、Ｓｒアルコキシド溶液（Ｓｒ（ＯＣ2 Ｈ4 ＯＣＨ3）2）を作成する。このＳｒアルコキシド溶液にＢｉ（Ｏ−ｎＣ4 Ｈ9 ）3 とＴａ（ＯＣ2 Ｈ5 ）5 を加えた後、８０℃の温度で２０時間還流を行う。これにより、溶液内で、Ｔａ（タンタル）、ＳｒおよびＢｉ（ビスマス）の各々のアルコキシドが複合化して、（−Ｂｉ−Ｏ−Ｓｒ−Ｏ−Ｔａ−Ｏ−）のように、酸素を介してＴａ、ＳｒおよびＢｉが結合する。還流の終了した溶液をＢｉシード層１１ａ上に、スピンコータで、２０００ｒｐｍの回転速度で以て塗布して塗布膜を形成する。その後、この塗布膜を１５０℃の温度で３０分間乾燥させて、塗布膜中の溶媒を蒸発させた後、６５０℃の温度で６０分間塗布膜に対して仮焼成（第２仮焼成と称する。）を行って有機官能基の燃焼を行う。この実施の形態では、溶液の塗布、乾燥および第２仮焼成という一連の工程を５回繰り返して行うことにより、Ｂｉシード層１１ａ上にＳｒＢｉ2 Ｔａ2 Ｏ9 層１３ａを形成する。これらの工程を繰り返して行うことによって、形成する膜１３ａの「割れ」を防ぐことができる（図２（Ｃ））。
【００３６】
この第１および第２仮焼成が終了したＢｉシード層１１ａおよびＢｉ含有強誘電体層１３ａで予備積層体１０ａを形成している。この予備積層体１０ａのＢｉ含有強誘電体層１３ａは、フルオライト構造を有している。
【００３７】
次に、予備積層体１０ａに対して焼成処理を行って、Ｂｉシード層１１ａおよびＢｉ含有強誘電体層１３ａを結晶化することにより強誘電体薄膜１０に変える。このときの焼成温度は、上述した第１および第２仮焼成の温度よりも高い温度とする。
【００３８】
ここでは、第２仮焼成が終了した後、同じ焼成処理装置を用いて、少なくとも下地２０および下地２０上の予備積層体１０ａに対して、８００℃の温度で６０分焼成処理を行う。なお、第２仮焼成が終了した後、６５０℃から毎分１０℃という速度で、装置内の温度が８００℃に達するまで昇温させてから、この焼成処理を行う。
【００３９】
これにより、予備積層体１０ａはフルオライト構造からＢｉ層状構造の結晶へと変化する。焼成の終了した積層体１０をここでは、強誘電体薄膜と称する。焼成後のＢｉシード層１１およびＢｉ含有強誘電体層１３はひとつの一体化した強誘電体薄膜１０を構成している。この実施の形態では、膜厚が２００ｎｍの強誘電体薄膜１０が得られる（図２（Ｄ））。
【００４０】
この実施の形態では、Ｂｉ、酸化Ｂｉもしくは両方からなるＢｉ含有量の多いＢｉシード層１１ａがＢｉ含有強誘電体層１３ａに接して設けられているため、焼成によって、このＢｉシード層１１ａ側からＢｉ含有強誘電体層１３ａの結晶の核が発生して、結晶が膜厚の方向に成長していく。このようにして、膜厚方向にひとつの結晶が形成される。このため、膜厚方向に粒界がなく、また、緻密な膜が得られる（図１（Ａ））。
【００４１】
次に、この強誘電体薄膜１０の上にメタルマスクを介して直径０．２ｍｍのＰｔ上部電極２１をスパッタリング法を用いて形成する（図２（Ｅ））。
【００４２】
この後、下地２０と強誘電体薄膜１０と電極２１とからなる構造体を温度８００℃で、かつ酸素雰囲気中で、３０分間焼成処理を行う。
【００４３】
下部電極１９と強誘電体薄膜１０との界面には、複数回にわたる加熱処理（仮焼成処理および焼成処理）によって熱履歴がかけられているが、上部電極２１と強誘電体薄膜１０との界面には熱履歴がかけられていないので、この強誘電体膜１０のヒステリシス対称性が悪くなるおそれがある。また、上部電極２１は、還元雰囲気でスパッタリング法により形成されているため、強誘電体薄膜１０中のＢｉが還元されているおそれもあり、再酸化する必要がある。このため、上述したように、上部電極２１が形成された後、もう一度、酸素雰囲気中で焼成処理を行い、この処理によって、これらの心配を回避することができる。
【００４４】
また、Ｂｉ含有強誘電体層１３ａとしてのＳｒＢｉ2 Ｔａ2 Ｏ9 層を形成するときに、Ｂｉが過剰になるように、形成出発材料の量を調整してある。これにより、ＳｒＢｉ2 Ｔａ2 Ｏ9 のフルオライト構造からＢｉ層状構造への変化を、低温で行うことができる。また、これにより、形成されるＳｒＢｉ2 Ｔａ2 Ｏ9 層１３ａはＳｒ1-x Ｂｉ2+y Ｔａ2 Ｏ9+αという組成を有していると考えられる。ただし、０．７≦ｘ＜１で、０≦ｙ≦０．４とする。また、酸素Ｏの層内における組成は、製造条件に依存して変化する数であり、定めることができない。このため、ここでは、Ｏの組成を９＋α（αは製造条件に依存する変数）とする。なお、αは−９よりも大きく１８よりは小さい範囲内で変動する値である。
【００４５】
この結果、この実施の形態で製造された強誘電体メモリのサンプルにおいて、強誘電体薄膜１０は膜厚方向に粒界のない、緻密な膜として得られる。このため、膜１０のエッチングの均一性を向上させることができ、したがってこの膜１０をより微細なデバイスに用いることができる。また、この膜１０に電界をかけた場合、従来よりも小さい電界で、容易にかつ素早く分極反転させることができる。よって、この膜１０を用いて形成したデバイスをより低電圧で駆動させることが可能となる。
【００４６】
また、この実施の形態において、Ｂｉシード層１１ａの形成に用いるＢｉシード層用塗布液として、２エチルヘキサン酸Ｂｉをキシレン溶液に溶解して、濃度を０．０１モル／リットル（ｍｏｌ／ｌ）に調整したものを用いてもよい。
【００４７】
また、下部電極１９および上部電極２１の材料としては、白金（Ｐｔ）に限らず、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、酸化イリジウム（ＩｒＯ2 ）、酸化ルテニウム（ＲｕＯ2 ）等を用いてもよい。
【００４８】
＜第２の実施の形態＞
第２の実施の形態として、強誘電体メモリ用サンプルにつき、説明する。この強誘電体メモリは、半導体基板上に設けられた下部電極に、強誘電体薄膜および上部電極が順次設けられていて、これらは第１の実施の形態とほとんど同様にして製造される。
【００４９】
以下、第１の実施の形態と相違する点につき説明し、第１の実施の形態と同様な点についてはその詳細な説明を省略する。
【００５０】
第１の実施の形態と同様にして、Ｓｉウェハ１５上にＳｉＯ2 膜１７を形成し、このＳｉＯ2 膜１７の上にＰｔ下部電極１９を形成する（図２（Ａ））。次に、Ｂｉおよび酸化Ｂｉのうちの一種または両方で構成されたＢｉシード層１１ａをＰｔ下部電極１９上に形成した後（図２（Ｂ））、Ｂｉシード層１１ａ上にＢｉ含有強誘電体層１３ａとしてのＳｒＢｉ2 Ｔａ2 Ｏ9 層を形成する（図２（Ｃ））。ＳｒＢｉ2 Ｔａ2 Ｏ9 層１３ａの組成は、実際にはＢｉが過剰に含有されており、その分Ｓｒの含有量は低減されていて、また、その他さまざまな製造条件に依存して、酸素の含有量も変化しているため、Ｓｒ1-x Ｂｉ2+y Ｔａ2 Ｏ9+αで表される。ただし、０．７≦ｘ＜１で、０≦ｙ≦０．４とする。また、αは−９よりも大きく１８よりは小さい範囲内で変動する値である。
【００５１】
このようにして、Ｂｉシード層１１ａとＢｉ含有強誘電体層１３ａとで構成される予備積層体１０ａが下地２０上に形成される（図２（Ｃ））。
【００５２】
この予備積層体１０ａに対して、第２の実施の形態では、下地２０側、つまりＳｉ基板１５の下側からランプを用いて急速加熱（ＲＴＡ：Rapid thermal annealing ）する。例えば、基板温度が８００℃に達するまで、毎秒１２５℃の昇温速度で昇温させ、８００℃の温度で、１分間加熱する。Ｂｉ含有強誘電体層１３ａのフルオライト構造からＢｉ層状構造への変化は、加熱によって起こる。加熱により、層１３内に結晶核を発生させて、この核を成長させる。第１の実施の形態で説明したように、Ｂｉシード層１１ａがＢｉ含有強誘電体層１３ａに接して設けられているために、結晶核はＢｉシード層１１ａ側に発生しやすい状態である。ここで、加熱をＢｉシード層１１ａの下側から行うと、Ｂｉシード層１１ａ側から結晶核が一層発生しやすくなる。また、急速加熱しているために、層１３ａの他の領域で結晶核が発生して成長するのを抑えることができる。このため、形成される強誘電体薄膜１０は、膜厚方向に粒界のない緻密な膜となる（図２（Ｄ））。
【００５３】
この後、第１の実施の形態と同様にして、強誘電体薄膜１０の上にＰｔ上部電極２１を形成する（図２（Ｅ））。
【００５４】
この結果、この実施の形態で製造される強誘電体メモリのサンプルにおいて、強誘電体薄膜１０は、膜厚方向に粒界のない、より緻密な膜として得られる。このため、膜１０のエッチングの均一性を向上させることができ、したがって、この膜１０は、より微細なデバイスに用いて好適である。また、この強誘電体薄膜１０の飽和特性を向上させることができる。
【００５５】
＜第３の実施の形態＞
第３の実施の形態として、下地としての、半導体基板上に設けられた下部電極に、強誘電体薄膜および上部電極が順次形成されている強誘電体メモリ用サンプルで、第１および第２の実施の形態とは製造過程中の構造が異なる例につき、図３および図４を参照して説明する。図３は、この実施の形態の強誘電体薄膜の一部分の断面を概略的に示した図である。図４は、強誘電体メモリ用サンプルの製造工程を段階的に示した概略図で、断面の切り口を示す図である。
【００５６】
なお、第１および第２の実施例と相違する点につき説明し、同様の点についてはその詳細な説明を省略する。
【００５７】
まず、第１の実施の形態と同様にして、直径６インチのＳｉウエハ１５上に膜厚１００ｎｍのＳｉＯ2 膜１７を形成し、ＳｉＯ2 膜１７の上に６０ｎｍの厚さのＰｔ下部電極１９を、スパッタリング法を用いて形成する。これにより、下地２０が形成される（図４（Ａ））。
【００５８】
次に、下地２０上に、既に説明した、粘度調整されたＢｉ含有金属アルコキシド溶液を塗布し、乾燥および第１仮焼成を行ってＢｉ含有強誘電体層１３ａを形成する（図４（Ｂ））。
【００５９】
この例では、Ｂｉ含有強誘電体層１３ａとしてＳｒＢｉ2 Ｔａ2 Ｏ9 層を形成する。第１の実施の形態と同じようにして、調整されたＳｒ（ストロンチウム）のアルコキシド溶液にＢｉ（Ｏ−ｎＣ4 Ｈ9 ）3 とＴａ（ＯＣ2 Ｈ5 ）5 を加え、還流を行ったＢｉ含有金属アルコキシド溶液を、Ｐｔ下部電極１９上に塗布する。この後乾燥および第１仮焼成を行う。塗布、乾燥および第１仮焼成という一連の工程を５回繰り返して、Ｂｉ含有強誘電体層１３ａを形成する（図４（Ｂ））。
【００６０】
次に、Ｂｉ含有強誘電体層１３ａ上にＢｉシード層用塗布液を塗布して、乾燥および第２仮焼成を行ってＢｉシード層１１ａを形成する（図４（Ｃ））。
【００６１】
第１の実施の形態と同様にしてＢｉシード層用塗布液を調整し、スピンコータでＢｉ含有強誘電体層１３ａ上に塗布して、乾燥および第２仮焼成して、およそ５００Åの厚さのＢｉシード層１１ａを形成する。このＢｉシード層１１ａは、Ｂｉおよび酸化Ｂｉのうちのいずれか一方、もしくは両方を主成分として構成されている層である。
【００６２】
このようにして、Ｐｔ下部電極１９上に、Ｂｉ含有強誘電体層１３ａとＢｉシード層１１ａとで構成された予備積層体１０ａが形成される（図４（Ｃ））。なお、この予備積層体１０ａのＢｉ含有強誘電体層１３ａはフルオライト構造を有している。
【００６３】
次に第１の実施の形態と同様に、予備積層体１０ａに対して焼成処理を行って、Ｂｉ含有強誘電体層１３ａおよびＢｉシード層１１ａを結晶化することにより強誘電体薄膜１０に変える（図４（Ｄ））。この焼成も上述した第１および第２仮焼成の温度よりも高い温度で行う。
【００６４】
焼成処理装置内の温度を８００℃にして、下地２０および下地２０上に形成された予備積層体１０ａに対して６０分焼成処理を行って強誘電体薄膜１０を形成する。
【００６５】
この焼成処理により、Ｂｉ含有強誘電体層１３ａを構成しているＳｒＢｉ2 Ｔａ2 Ｏ9 は結晶化して、フルオライト構造からＢｉ層状構造へと変化する。このとき、Ｂｉ含有強誘電体層１３ａの上側にはＢｉシード層１１ａが形成されているため、ＳｒＢｉ2 Ｔａ2 Ｏ9 の結晶核はＢｉシード層１１ａ側に発生して結晶が下地２０側に向かって成長していく。すなわち、Ｂｉ含有強誘電体層１３ａの上面側から下面側へ膜厚方向にひとつの結晶が成長する。このため、形成される強誘電体薄膜１０は、膜厚方向に粒界がなく、緻密な膜となる（図３）。
【００６６】
次に、この強誘電体薄膜１０の上に、第１の実施の形態と同じようにしてＰｔ上部電極２１をスパッタリング法を用いて形成した後、下地２０、強誘電体薄膜１０および電極２１からなる構造体を酸素雰囲気中で焼成する（図４（Ｅ））。
【００６７】
この結果、この実施の形態で製造された強誘電体メモリのサンプルにおいて、強誘電体薄膜１０は、膜厚方向に粒界のない、緻密な膜として得られる。このため、膜１０のエッチングの均一性を向上させることができる。よって、この膜１０をより微細なデバイスに用いて好適である。また、この膜１０の飽和特性を向上させることができる。これにより、この強誘電体薄膜１０を用いたデバイスをより低電圧で駆動させることができる。
【００６８】
また、この実施の形態において、Ｂｉシード層１１ａの形成に用いるＢｉシード層用塗布液として、２エチルヘキサン酸Ｂｉをキシレン溶液に溶解させ、濃度を０．０１モル／リットル（ｍｏｌ／ｌ）に調整したものを用いてもよい。
【００６９】
また、下部電極１９および上部電極２１の材料としては、白金（Ｐｔ）に限らず、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、酸化イリジウム（ＩｒＯ2 ）、酸化ルテニウム（ＲｕＯ2 ）等を用いてもよい。
【００７０】
＜第４の実施の形態＞
第４の実施の形態として、強誘電体メモリ用サンプルにつき、説明する。この強誘電体メモリは、半導体基板と下部電極とを含む下地と、下地上に設けられる強誘電体薄膜と、上部電極とで構成されていて、これらは、第３の実施の形態とほとんど同様にして製造される。
【００７１】
以下、第３の実施の形態と相違する点につき説明し、第３の実施の形態と同様な点についてはその詳細な説明を省略する。
【００７２】
第３の実施の形態と同様にして、Ｓｉウエハ１５上にＳｉＯ2 膜１７が形成され、このＳｉＯ2 膜１７の上側にＰｔ上部電極１９がスパッタリング法によって形成されている下地２０上に、Ｂｉ含有強誘電体層１３ａとしてのＳｒＢｉ2 Ｔａ2 Ｏ9 層を形成し（図４（Ｂ））、このＳｒＢｉ2 Ｔａ2 Ｏ9 層１３ａ上にＢｉシード層１１ａを形成する（図４（Ｃ））。これにより、Ｂｉ含有強誘電体層１３ａとＢｉシード層１１ａとで構成される予備積層体１０ａが下地２０上に形成される。
【００７３】
ここで、第４の実施の形態では、予備積層体１０ａの上面側にあるＢｉシード層１１ａ側から加熱処理を行う。例えば、少なくとも下地２０および下地２０上に形成された予備積層体１０ａを８００℃に熱してある炉の中に入れて１分間加熱処理する。
【００７４】
これにより、予備積層体１０ａの上面のＢｉシード層１１ａの表面から加熱されていくため、Ｂｉシード層１１ａ側のＢｉ含有強誘電体層１３ａには結晶核がより発生しやすくなる。結晶核が発生した後、Ｂｉ含有強誘電体層１３ａの結晶化はＢｉシード層１１ａ側から下地２０側へ向かって膜厚方向に進行する。このため、形成される強誘電体薄膜１０は、膜厚方向にひとつの結晶で構成されていて、緻密な膜となる（図３）。また、焼成後のＢｉ含有強誘電体層１３およびＢｉシード層１１は一体化して、ともにひとつの強誘電体薄膜１０となる（図４（Ｄ））。
【００７５】
この後、第３の実施の形態と同様にして、強誘電体薄膜１０の上にＰｔ上部電極２１を形成して、下地２０と強誘電体薄膜１０と上部電極２１とからなる構造体を酸素雰囲気中で焼成する。（図４（Ｅ））。
【００７６】
この結果、この実施の形態で製造される強誘電体メモリのサンプルにおいて、強誘電体薄膜１０は、膜厚方向に粒界のない緻密な膜として得られる。このため、膜１０のエッチングの均一性を向上させることができる。このため、この膜１０をより微細なデバイスに用いて好適である。また、この強誘電体薄膜１０の飽和特性を向上させることができる。
【００７７】
【発明の効果】
上述した説明から明らかなように、この発明の強誘電体薄膜は、焼成済みの積層体を以て構成されていて、この積層体は、Ｂｉシード層と、このＢｉシード層と接して設けられているＢｉ含有強誘電体層とを含む。
【００７８】
この強誘電体薄膜は、膜厚方向に粒界のない緻密な膜となるため、この膜のエッチングの均一性は良好で、より微細なデバイスにこの膜を用いることができる。また、膜の飽和特性を向上させることができる。このため、デバイスをより低電圧で駆動させることができる。
【００７９】
また、この強誘電体薄膜は、Ｂｉシード層と、このＢｉシード層と接するＢｉ含有強誘電体層とを含む予備積層体を形成する工程と、この予備積層体に対して焼成処理を行って、Ｂｉシード層およびＢｉ含有強誘電体層を結晶化することにより強誘電体薄膜に変える工程とを含んで形成される。
【００８０】
焼成処理により、Ｂｉ含有強誘電体層の結晶化をＢｉシード層に接している側から膜厚方向に進行させることができる。このため、膜厚方向に粒界のない緻密な膜が得られる。
【図面の簡単な説明】
【図１】（Ａ）は、第１および第２の実施の形態で得られる、強誘電体薄膜の概略的な構成図、（Ｂ）は、第１および第２の実施の形態の強誘電体メモリ用サンプルの概略的な構成図である。
【図２】（Ａ）〜（Ｅ）は、第１および第２の実施の形態の説明に供する、概略的な工程図である。
【図３】第３および第４の実施の形態で得られる、強誘電体薄膜の概略的な構成図である。
【図４】（Ａ）〜（Ｅ）は、第３および第４の実施の形態の説明に供する、概略的な工程図である。
【符号の説明】
１０：強誘電体薄膜（焼成後の積層体）
１０ａ：予備積層体
１１：（焼成済み）Ｂｉシード層
１１ａ：（未焼成の）Ｂｉシード層
１３：（焼成済み）Ｂｉ含有強誘電体層
１３ａ：（未焼成の）Ｂｉ含有強誘電体層、ＳｒＢｉ2 Ｔａ2 Ｏ9 層
１５：半導体基板（Ｓｉウエハ）
１７：ＳｉＯ2 膜
１９：下部電極（Ｐｔ下部電極）
２０：下地
２１：上部電極（Ｐｔ上部電極）
【図１】
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【図２】
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【図３】
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【図４】
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