(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜中に前記プラグ表面まで到達する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、Ｒｕの有機化合物と酸化剤を反応させることによってＲｕ膜を形成する工程と、
（ｆ）前記Ｒｕ膜に還元性雰囲気下での第１の熱処理と、非酸化性雰囲気下での第２の熱処理を施す工程と、
（ｇ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｈ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項２】
（ａ）半導体基板上に、有機化合物と酸化剤を反応させることによってＲｕ膜を堆積し、前記Ｒｕ膜にとりこまれた前記有機化合物および酸素を取り除くため還元性雰囲気下で第１の熱処理をする工程と、
（ｂ）前記Ｒｕ膜上に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜上に第２導電膜を形成する工程と、
を有し、
前記工程（ａ）の前に、
（ｄ）スパッタ法により、前記工程（ａ）において前記Ｒｕ膜形成の種となるＲｕ膜を形成する工程、
を有する半導体集積回路装置の製造方法。
【請求項３】
（ａ）半導体基板上にＲｕの有機化合物と酸化剤を反応させることによってＲｕ膜を堆積し、前記Ｒｕ膜にとりこまれた前記有機化合物および酸素を取り除くため還元性雰囲気下で第１の熱処理をすることで下部電極を形成する工程と、
（ｂ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｃ）前記容量絶縁膜上に上部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項３において、
前記容量絶縁膜形成工程の前に、前記Ｒｕ膜堆積と前記第１の熱処理とを繰り返すことにより、前記Ｒｕ膜の積層膜を形成する半導体集積回路装置の製造方法。
【請求項５】
請求項３において、
前記工程（ａ）は、前記還元性雰囲気下で前記第１の熱処理を行った後、非酸化性雰囲気で行う第２の熱処理を含む半導体集積回路装置の製造方法。
【請求項６】
請求項３において、
前記工程（ａ）の前に、前記工程（ａ）において前記Ｒｕ膜形成の種となるＲｕ膜をスパッタ法により形成する工程を有する半導体集積回路装置の製造方法。
【請求項７】
請求項１及び３〜６のいずれか一項において、さらに、
前記容量絶縁膜形成前に、前記Ｒｕ膜の表面に酸化タンタル膜を堆積し、前記酸化タンタル膜を窒化処理して前記酸化タンタル膜を窒化タンタル膜に変える工程を有する半導体集積回路装置の製造方法。
【請求項８】
請求項１〜７のいずれか一項において、
前記還元性雰囲気はＮＨ３を含む半導体集積回路装置の製造方法。
【請求項９】
請求項１または５において、
前記非酸化性雰囲気はＮ２を含む半導体集積回路装置の製造方法。
【請求項１０】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたシリコンプラグを形成する工程と、
（ｃ）前記シリコンプラグ上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜中に前記シリコンプラグ表面まで到達する孔を形成する工程と、
（ｅ）前記孔の側壁および底部に、Ｒｕの有機化合物と酸化剤を反応させることによってＲｕ膜を形成する工程と、
（ｆ）前記Ｒｕ膜を非酸化性雰囲気中で熱処理を施しシリコンプラグ部の前記Ｒｕ膜をシリサイド化し、引き続き窒化処理を施し前記シリコンプラグ部に前記Ｒｕ膜の窒化シリサイド膜を形成する工程と、
（ｇ）前記Ｒｕ膜に還元性雰囲気下での第１の熱処理と、非酸化性雰囲気下での第２の熱処理を施す工程と、
（ｈ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｉ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項１１】
前記工程（ｄ）と工程（ｅ）との間において、前記孔の内部および前記絶縁膜上に酸化タンタル膜を形成し、前記孔の底部および前記絶縁膜上の前記酸化タンタル膜を異方性エッチングにより除去して前記孔の側壁にのみ前記酸化タンタル膜を残す工程を含む請求項１０記載の半導体集積回路装置の製造方法。
【請求項１２】
（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、
（ｃ）前記プラグ上に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜中に前記プラグ表面まで到達する孔を形成する工程と、
（ｅ）前記孔の内部および絶縁膜の上部に酸化タンタル膜を形成し、前記酸化タンタル膜を窒化処理し窒化タンタル膜に変える工程と、
（ｆ）前記孔の内部および前記絶縁膜上の前記窒化タンタル膜の上部に、Ｒｕの有機化合物と酸化剤を反応させることによってＲｕ膜を形成し還元性雰囲気下での第１の熱処理と、非酸化性雰囲気下での第２の熱処理を施す工程と、
（ｇ）前記絶縁膜上の前記Ｒｕ膜と前記窒化タンタル膜を除去して前記孔の底部および側壁に前記Ｒｕ膜を残す工程と、
（ｈ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、
（ｉ）前記容量絶縁膜上に上部電極を形成する工程と、
を有する半導体集積回路装置の製造方法。
【請求項１３】
（ａ）半導体基板の主表面に形成されたメモリセル選択用ＭＩＳＦＥＴと、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグと、
（ｃ）前記プラグ上に形成された絶縁膜と、
（ｄ）前記絶縁膜中に形成され、前記プラグ表面まで延在し、その深さがその短径の５倍以上である孔と、
（ｅ）Ｒｕの有機化合物と酸化剤を反応させることによって形成され、かつ形成時にとりこまれた前記有機化合物および酸素を取り除くため還元性雰囲気下で第１の熱処理がされたＲｕ膜からなり、前記孔内に形成された下部電極と、前記下部電極の上部に形成された容量絶縁膜と、前記容量絶縁膜上部に形成された上部電極とからなる情報蓄積用容量素子と、
を有する半導体集積回路装置。
【請求項１４】
請求項１３において、
前記Ｒｕ膜は、前記Ｒｕの有機化合物と酸化剤を反応させることによる形成と、前記第１の熱処理とを繰り返すことにより形成されたＲｕ膜の積層膜からなる半導体集積回路装置。
【請求項１５】
請求項１３において、
前記Ｒｕ膜は、前記第１の熱処理と、非酸化性雰囲気で行う第２の熱処理とが施されている半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、絶縁膜に形成した孔（凹部）の内部にＭＩＭ構造（Metal-Insulator-Metal）の情報蓄積用容量素子を形成する構造およびその製造プロセスに適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、メモリセル選択用ＭＩＳＦＥＴとこのＭＩＳＦＥＴに直列に接続された情報蓄積用容量素子を有している。この情報蓄積用容量素子には、例えば、下部電極となるシリコン、容量絶縁膜となる酸化タンタルおよび上部電極となるシリコンを順次堆積して形成される。
【０００３】
また、この情報蓄積用容量素子は、素子の微細化を図り、また、ある程度の容量を確保するため、絶縁膜中に深い孔を形成し、この孔中に形成される。
【０００４】
【発明が解決しようとする課題】
しかしながら、下部電極にシリコンを用いる場合は、その上層に形成される酸化タンタルの結晶化や膜質の改善のための熱処理（酸化性雰囲気中、８００℃、３分）時に、シリコンと酸化タンタルとの界面にシリコン酸窒化膜が形成される。従って、酸化タンタルとこのシリコン酸窒化膜が誘電体として寄与するため、リーク電流は低く抑えられるものの、高誘電率化が困難であった。
【０００５】
また、素子の微細化に伴い、情報蓄積用容量素子が形成される孔の径が、さらに小さくなると孔側壁の凹凸状に結晶化したシリコン同士が接触してしまい、酸化タンタル等の上層膜を形成できなくなる。
【０００６】
本発明者らは、情報蓄積用容量素子を構成する下部電極材料についての研究・開発を行っており、上記問題を解決するための下部電極材料として、ルテニウム（Ｒｕ）の採用を検討している。
【０００７】
このＲｕは、酸窒化膜のような低誘電率膜を生成せず、また、金属であるため薄く形成することが可能であると考えられる。
【０００８】
しかしながら、本発明者らが、下部電極としてＲｕ膜を検討した結果、リーク電流の発生や、導通不良などの不具合が見られた。
【０００９】
これらについて本発明者らが鋭意検討した結果、リーク電流の発生については、次のような原因が考えられた。
【００１０】
追って詳細に説明するように、Ｒｕ膜は、Ｒｕの有機化合物を原料として、酸化剤と反応させることにより成膜される。このため、Ｒｕ膜中には、有機物や酸素がＲｕ膜中に取り込まれれる。その結果、Ｒｕ膜は、緻密性に乏しく、また、その表面に凹凸を有する。
【００１１】
このようなＲｕ膜上に、酸化タンタル膜等の容量絶縁膜を形成し、酸化タンタルの結晶化および膜質の改善のために熱処理を施すと、Ｒｕ膜が、収縮、変動し、上層の酸化タンタル膜に歪みをもたらす。その結果、リーク電流が生ずると考えられる。
【００１２】
また、導通不良については、Ｒｕ膜中の酸素が、メモリセル選択用ＭＩＳＦＥＴとＲｕ膜（情報蓄積用容量素子の下部電極）とを接続するためのプラグ中に拡散し、このプラグ表面に酸化物（絶縁物）が形成されることが原因と考えられる。
【００１３】
本発明の目的は、孔の内部に情報蓄積用容量素子の下部電極を構成するＲｕ膜を精度良く形成することのできる技術を提供することにある。
【００１４】
本発明の他の目的は、良好なＲｕ膜を形成することによりその上層に形成される容量絶縁膜の特性の向上、ひいては、情報蓄積用容量素子の特性の向上を図ることができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものを説明すれば、次のとおりである。
１．本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、（ｃ）前記プラグ上に酸化シリコン膜を形成する工程と、（ｄ）前記酸化シリコン膜中に前記プラグ表面まで到達する孔を形成する工程と、（ｅ）前記孔の側壁および底部に、Ｒｕ膜の堆積と、熱処理工程を繰り返すことによりＲｕ膜の積層膜を形成する工程と、（ｆ）前記Ｒｕ膜の積層膜上に容量絶縁膜を形成する工程と、（ｇ）前記容量絶縁膜上に上部電極を形成する工程と、を有する。
２．前記熱処理工程は、還元性雰囲気下での熱処理を含む。
３．また、本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、（ｃ）前記プラグ上に酸化シリコン膜を形成する工程と、（ｄ）前記酸化シリコン膜中に前記プラグ表面まで到達する孔を形成する工程と、（ｅ）前記孔の側壁および底部に、Ｒｕの有機化合物と酸化剤を反応させることによってＲｕ膜を形成する工程と、（ｆ）前記Ｒｕ膜を還元性雰囲気下で熱処理する工程と、（ｇ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、（ｈ）前記容量絶縁膜上に上部電極を形成する工程と、を有する。
４．また、本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板の主表面にメモリセル選択用ＭＩＳＦＥＴを形成する工程と、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグを形成する工程と、（ｃ）前記プラグ上に酸化シリコン膜を形成する工程と、（ｄ）前記酸化シリコン膜中に前記プラグ表面まで到達する孔を形成する工程と、（ｅ）前記孔の側壁および底部に、Ｒｕの有機化合物と酸化剤を反応させることによってＲｕ膜を形成する工程と、（ｆ）前記Ｒｕ膜に還元性雰囲気下での第１の熱処理と、非酸化性雰囲気下での第２の熱処理を施す工程と、（ｇ）前記Ｒｕ膜上に容量絶縁膜を形成する工程と、（ｈ）前記容量絶縁膜上に上部電極を形成する工程と、を有する。
５．本発明の半導体集積回路装置は、（ａ）半導体基板の主表面に形成されたメモリセル選択用ＭＩＳＦＥＴと、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されたプラグと、（ｃ）前記プラグ上に形成された酸化シリコン膜と、（ｄ）前記酸化シリコン膜中に形成され、前記プラグ表面まで延在する孔であって、孔のその深さがその短径の５倍以上である孔と、（ｅ）前記孔内に形成された下部電極であって、Ｒｕ膜の積層膜からなる下部電極と、この下部電極の上部に形成された容量絶縁膜と、この容量絶縁膜上部に形成された上部電極とからなる情報蓄積用容量素子と、を有する。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
以下、本実施形態のＤＲＡＭの製造方法を図１〜図１８を用いて工程順に説明する。
【００１９】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（ウエハ）１の主面の素子分離領域に素子分離２を形成する。また、この素子分離２を形成することにより、図２に示すような、素子分離２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が同時に形成される。これらの活性領域（Ｌ）のそれぞれには、ソース、ドレインの一方を共有するメモリセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００２０】
上記素子分離２は、半導体基板１の表面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、この溝の内部に薄い酸化シリコン膜を形成する。続いてこの溝の内部を含む半導体基板１上にＣＶＤ(Chemical Vapor Deposition)法で酸化シリコン膜４（膜厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法でポリッシュバックすることによって形成する。
【００２１】
次に、半導体基板１にＢ（ホウ素）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板１を熱酸化することによってｐ型ウエル３（活性領域Ｌ）の表面に、膜厚６ｎｍ程度のゲート絶縁膜５を形成する。
【００２２】
次に、図３に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６は、例えばゲート絶縁膜５の上部にＰ（リン）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒化タングステン）またはＴｉＮ（窒化チタン）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ膜（膜厚１００ｎｍ程度）および窒化シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングすることによって形成する。多結晶シリコン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。ゲート電極６は、ワード線（ＷＬ）として機能する。次いで、ウエット・ハイドレゲン酸化を行い、ゲート電極６を構成するｎ型多結晶シリコン膜の側壁に、薄いシリコン酸化膜を形成する。このウエット・ハイドレゲン酸化によれば、シリコン上のみに選択的に酸化膜を形成することができる。
【００２３】
次に、ｐ型ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体領域８（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００２４】
次に、図４に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）および酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積する。続いて酸化シリコン膜１０の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１０および窒化シリコン膜９をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の上部にコンタクトホール１１、１２を形成する。酸化シリコン膜１０のエッチングは、窒化シリコン膜に対する選択比が大きい条件で行い、窒化シリコン膜９のエッチングは、シリコンや酸化シリコン膜に対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１１、１２がゲート電極６（ワード線）に対して自己整合（セルフアライン）で形成される。
【００２５】
次に、図５に示すように、コンタクトホール１１、１２の内部にプラグ１３を形成する。プラグ１３を形成するには、酸化シリコン膜１０の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによって、コンタクトホール１１、１２の内部にこのｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１１、１２の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。
【００２６】
次に、酸化シリコン膜１０の上部にＣＶＤ法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてコンタクトホール１１の上部の酸化シリコン膜１４をドライエッチングすることにより、スルーホール１５を形成する。
【００２７】
次に、スルーホール１５の内部にプラグ１６を形成する。プラグ１６を形成するには、酸化シリコン膜１４の上部に例えばスパッタリング法でＴｉ膜とＴｉＮ膜との積層膜からなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによって、スルーホール１５の内部にこれらの膜を埋め込んだ後、スルーホール１５の外部のこれらの膜を化学機械研磨法で除去する。このプラグ１６および１３を介して、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）と後述するビット線ＢＬとが接続される。
【００２８】
次に、酸化シリコン膜１４およびプラグ１６上にビット線ＢＬを形成する。ビット線ＢＬを形成するには、例えば酸化シリコン膜１４の上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程度、図示せず）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングする。
【００２９】
次に、図６に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１７（膜厚３００ｎｍ程度）堆積し、続いて化学機械研磨法でその表面を平坦化する。次に、酸化シリコン膜１７の上部にＣＶＤ法で窒化シリコン膜１８（膜厚５０ｎｍ程度）を堆積し、続いて窒化シリコン膜１８および酸化シリコン膜１７をドライエッチングすることによって、プラグ１３が埋め込まれたコンタクトホール１２の上部にスルーホール１９を形成する。
【００３０】
スルーホール１９は、その径がその下部のコンタクトホール１２の径よりも小さくなるように形成する。具体的には、窒化シリコン膜１８の上部にＣＶＤ法で多結晶シリコン膜２０を堆積し、続いてスルーホール１９を形成する領域の多結晶シリコン膜２０をドライエッチングして孔を形成した後、多結晶シリコン膜２０の上部にさらに多結晶シリコン膜（図示せず）を堆積する。次に、多結晶シリコン膜２０の上部の多結晶シリコン膜を異方性エッチングすることによって孔の側壁にサイドウォールスペーサ２１を形成し、続いて多結晶シリコン膜２０とサイドウォールスペーサ２１とをハードマスクに用いて孔の底面の窒化シリコン膜１８および酸化シリコン膜１７をドライエッチングする。
【００３１】
次に、多結晶シリコン膜２０およびサイドウォールスペーサ２１をドライエッチングで除去した後、図７に示すように、スルーホール１９の内部にプラグ２２を形成する。プラグ２２を形成するには、まず窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール１９の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール１９の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。
【００３２】
この後、プラグ２２上に、Ｒｕ膜からなる下部電極３０Ａ、酸化タンタル膜３２からなるキャパシタ絶縁膜（容量絶縁膜）およびＷ膜／Ｒｕ膜からなる上部電極３３によって構成される情報蓄積用容量素子Ｃを形成する。
【００３３】
この情報蓄積用容量素子Ｃの形成での工程を、図８〜図１８を参照しながら詳細に説明する。これらの図は、プラグ２２上の情報蓄積用容量素子Ｃの形成予定領域を模式的に表した図である。
【００３４】
図８に示すように、プラグ２２の表面にバリア層２３を形成する。バリア層２３を形成するには、まず、エッチングによってプラグ２２の表面を窒化シリコン膜１８の表面よりも下方に後退させることによって、プラグ２２の上部にバリア層２３を埋め込むスペースを確保する。次に、窒化シリコン膜１８の上部にスパッタリング法で窒化タンタル膜を堆積することによって、プラグ２２の上部の前記スペース内に窒化タンタル膜を埋め込んだ後、スペース外部の窒化タンタル膜を化学機械研磨法（またはエッチバック）で除去する。なお、プラグ２２の形成時、即ち、窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール１９の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール１９の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する際に、スルーホール１９の内部のｎ型多結晶シリコン膜をオーバー研磨（オーバーエッチング）することによって、前記スペースを確保してもよい。また、バリア層２３をＴｉＮ膜としてもよい。また、バリア層２３とプラグ２２との界面に金属シリサイドを形成してもよい。この金属シリサイドにより接触抵抗の低減を図ることができる。この金属シリサイドは、例えば、次のように形成する。まず、窒化タンタルの堆積前に、前記スペース内にＴｉ膜等の金属膜を形成し、熱処理することによりプラグ２２表面に金属シリサイドを形成する。次いで、未反応の金属膜を除去し、金属シリサイド上に窒化タンタル膜からなるバリア層２３を形成する。
【００３５】
次いで、図９に示すように、バリア層２３および窒化シリコン膜１８上に、酸化シリコン膜２４を堆積する。情報蓄積用容量素子Ｃの下部電極は、この酸化シリコン膜２４に形成する孔（凹部）の内部に形成される。下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を厚く（０．８μｍ程度）で堆積する必要がある。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００３６】
次に、酸化シリコン膜２４の上部にタングステン膜からなるハードマスク２６を形成する。なお、このハードマスク２６には、タングステン以外の金属を用いることも可能である。
【００３７】
次いで、図１０に示すように、ハードマスク２６上に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクに、ハードマスク２６をドライエッチングする。続いて、ハードマスク２６をマスクに酸化シリコン膜２４および窒化シリコン膜１８をドライエッチングすることにより、深い孔（凹部）２７を形成する。深い孔（凹部）２７の底面には、スルーホール１９内のバリア層２３の表面が露出する。
【００３８】
次に、酸化シリコン膜２４の上部に残ったハードマスク２６を過酸化水素水を含有する溶液により除去した後、図１１に示すように、酸化シリコン膜２４の上部および孔２７の内部に、ＣＶＤ法により酸化タンタル膜２８（膜厚５ｎｍ程度）を堆積する。この酸化タンタル膜２８は、Ｔａ（ＯＣ2Ｈ5）5とＯ2を原料ガスとして４００℃〜４５０℃の範囲で成膜することができる。この酸化タンタル膜２８は、下地である酸化シリコン膜２４や、後述するＲｕ膜３０との接着性に優れているため、接着層として用いられる。
【００３９】
次いで、図１２に示すように、酸化タンタル膜２８を、異法的にエッチングすることにより、酸化シリコン膜２４上部および孔２７の底部に存在する酸化タンタル膜２８を除去し、孔２７の側壁にのみ酸化タンタル膜２８を残存させる。なお、前述の接着層として、窒化タンタル膜を用いてもよい。この窒化タンタル膜２９を接着層として用いた場合は、窒化タンタルが導電性を有するため、孔２７の底部に存在する窒化タンタル膜を除去する必要はない。図１３は、酸化シリコン膜２４の上部および孔２７の内部に、窒化タンタル膜２９（膜厚５ｎｍ程度）を堆積した場合を示す。この窒化タンタル膜２９は、ＣＶＤ法により酸化タンタル膜２８（膜厚５ｎｍ程度）を堆積した後、ＮＨ3雰囲気下、７００℃で、３分間熱処理を施し、酸化タンタルを窒化タンタルに変換することにより形成する。以降の工程は、この窒化タンタル膜２９を接着層として用いた場合について説明するが、酸化タンタル膜２８を接着層として用いた場合も同様である。
【００４０】
次に、図１４に示すように、窒化タンタル膜２９の上部に、ＣＶＤ法によりＲｕ膜３０（膜厚３０ｎｍ程度）を堆積する。このＣＶＤ法によるＲｕ膜の堆積前に、スパッタ法により薄いＲｕ膜を形成しておけば、スパッタ法により形成された膜が種となり、ＣＶＤ法によるＲｕ膜３０を効率良く形成することができる。このＲｕ膜３０は、エチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラヒドロフラン溶液等のＲｕの有機化合物溶液を気化し、Ｏ2と反応させることにより成膜する。
【００４１】
次いで、ＮＨ3雰囲気等の還元性雰囲気中で６００℃、３分間の熱処理を施す。次いで、Ｎ2雰囲気等の非酸化性雰囲気中で７５０℃で、２分間の熱処理を施す。
【００４２】
このように、本実施の形態においては、還元性雰囲気中で熱処理を行ったので、Ｒｕ膜の成膜時にＲｕ膜中に取り込まれた酸素や有機不純物を取り除くことができる。また、還元性雰囲気中で熱処理の後、さらに、高温の非酸化性雰囲気中で熱処理を行ったので、Ｒｕ膜の緻密化を行うことができる。
【００４３】
次いで、Ｒｕ膜３０上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。このフォトレジスト膜は、次の工程で酸化シリコン膜２４の上部の不要なＲｕ膜３０をドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＲｕ膜３０が除去されるのを防ぐ保護膜として使用される。次いで、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化シリコン膜２４上のＲｕ膜３０ｂ、３０ｄを除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する（図１５）。
【００４４】
次に、図１６に示すように、下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上にキャパシタ絶縁膜となる酸化タンタル膜３２ａを堆積する。酸化タンタル膜３２ａはペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積し、成膜温度は４２０℃である。また、その膜厚は５ｎｍ程度とする。その後、非酸化性雰囲気中で７００℃、２分間の熱処理を施し、酸化タンタルを結晶化させる。
【００４５】
次に、図１７に示すように、酸化タンタル膜３２ａ上に、さらに、酸化タンタル膜３２ｂを堆積する。この酸化タンタル膜３２ｂも酸化タンタル膜３２ａと同様の条件で堆積し、その膜厚は１０ｎｍ程度とする。ここで、酸化タンタル膜３２ｂは、その下地である酸化タンタル膜３２ａが、既に結晶化しているため、ＣＶＤ法による成膜時に結晶化しているため、結晶化のための熱処理を省略することができる。
【００４６】
次に、酸化タンタル膜３２ａ、３２ｂを約５５０℃の酸化性雰囲気中で、１分間熱処理することによって酸化タンタルのリーク電流の低減を図る。
【００４７】
次に、図１８に示すように、酸化タンタル膜３２ｂの上部に上部電極３３を形成する。上部電極３３は、例えば酸化タンタル膜３２ｂの上部にＣＶＤ法でＲｕ膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚１００ｎｍ程度）を堆積することによって形成する。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用される。なお、Ｒｕ膜３３ａとＷ膜３３ｂとの間に、キャパシタ絶縁膜（酸化タンタル膜３２）からＷ膜へのガス（酸素や水素）の拡散による抵抗増大を防ぐためにＴｉＮ膜を形成してもよい。
【００４８】
ここまでの工程により、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２（３２ａ、３２ｂ）からなるキャパシタ絶縁膜およびＷ膜３３ｂ／Ｒｕ膜３３ａからなる上部電極３２によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。図４７は、情報蓄積用容量素子Ｃ形成後の半導体集積回路装置の平面図である。図７は、例えば、図４７中のＡ−Ａ部の断面図と対応する。
【００４９】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜３４が形成され、さらに、この層間絶縁膜上に２層程度のＡｌ配線が形成され、最上層のＡｌ配線の上部にパッシベーション膜が形成されるが、これらの図示は省略する。
【００５０】
以上詳述したように、本実施形態によれば、還元性雰囲気中で熱処理を行ったので、下部電極３０Ａを構成するＲｕ膜の成膜時にＲｕ膜中に取り込まれた酸素や有機不純物を取り除くことができる。さらに、還元性雰囲気中で熱処理の後、さらに、高温の非酸化性雰囲気中で熱処理を行ったので、Ｒｕ膜３０の緻密化を行うことができる。
【００５１】
その結果、Ｒｕ膜３０と接触しているバリア層２３が、Ｒｕ膜３０中の酸素の影響により酸化されるのを防止することができ、Ｒｕ膜３０とバリア層２３（プラグ２２）との導通を確保することができる。
【００５２】
また、Ｒｕ膜の成膜時にＲｕ膜中に取り込まれた酸素や有機不純物を取り除くことによりＲｕ膜の凹凸を緩和することができ、さらに、その後の高温の非酸化性雰囲気中での熱処理により、Ｒｕ膜の平坦化および緻密化を行うことができる。
【００５３】
このように、Ｒｕ膜が緻密化しているので、その上部に形成される酸化タンタルの形成時の熱処理時のＲｕ膜の収縮、変動を防止することができ、酸化タンタル膜の歪みを低減することができる。その結果、リーク電流の低減を図ることができる。
【００５４】
（実施の形態２）
以下、本実施形態のＤＲＡＭの製造方法を図１９〜図２６を用いて工程順に説明する。
【００５５】
図１９は、本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。なお、図中の窒化タンタル膜２９（接着層）形成工程までは、図１〜図１４までを参照しながら説明した実施の形態１の場合と同様と同様であるためその説明を省略する。
【００５６】
図１９に示すように、窒化タンタル膜２９上に、ＣＶＤ法によりＲｕ膜３０ａ（膜厚１０ｎｍ程度）を堆積する。このＣＶＤ法によるＲｕ膜の堆積前に、スパッタ法により薄いＲｕ膜を形成しておけば、スパッタ法により形成された膜が種となり、ＣＶＤ法によるＲｕ膜を効率良く形成することができる。このＲｕ膜は、エチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラヒドロフラン溶液等のＲｕの有機化合物溶液を気化し、Ｏ2と反応させることにより成膜する。次いで、ＮＨ3雰囲気等の還元性雰囲気中で６００℃、３分間の熱処理を施す。
【００５７】
次に、図２０に示すように、Ｒｕ膜３０ａ上に、さらに、Ｒｕ膜３０ａと同様の成膜条件で、Ｒｕ膜３０ｂ（膜厚２０ｎｍ程度）を堆積する。次いで、非酸化性雰囲気中で７５０℃、２分間の熱処理を施す。この、熱処理の前に、ＮＨ3雰囲気等の還元性雰囲気中で６００℃、３分間の熱処理を施してもよい。
【００５８】
このように、本実施の形態においては、Ｒｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造（Ｒｕ膜３０）とし、Ｒｕ膜３０ａ、３０ｂそれぞれの成膜後に熱処理を施したので、Ｒｕ膜中の不純物を効果的に除去することができる。その結果、Ｒｕ膜の緻密化を図ることができる。
【００５９】
次いで、Ｒｕ膜３０ｂ上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。このフォトレジスト膜は、次の工程で酸化シリコン膜２４の上部の不要なＲｕ膜３０ａ、３０ｂおよび窒化タンタル膜２９をドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＲｕ膜３０（３０ａ、３０ｂ）が除去されるのを防ぐ保護膜として使用される。次いで、図２１に示すように、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化シリコン膜２４上のＲｕ膜３０ａ、３０ｂを除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する。
【００６０】
この後、実施の形態１の場合と同様に、情報蓄積用容量素子Ｃを完成させることができる（図１６〜図１８参照）。
【００６１】
また、以下の工程により情報蓄積用容量素子Ｃを形成することもできる。
【００６２】
図２２に示すように、Ｒｕ膜３０上にキャパシタ絶縁膜となる酸化タンタル膜３２ａを堆積する。酸化タンタル膜３２ａはペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積し、成膜温度は４２０℃である。また、その膜厚は５ｎｍ程度とする。その後、ＮＨ3雰囲気等の還元性雰囲気中で７００℃、２分間の熱処理を施す。この際、酸化タンタル膜３２ａは、窒化タンタル膜２３２ａとなる。（図２３）。このように、本実施の形態においては、酸化タンタル膜３２ａ形成後、還元性雰囲気中で熱処理を行ったので、酸化タンタル膜３２ａの成膜時にＲｕ膜中に取り込まれた酸素を取り除くことができる。
【００６３】
次いで、窒化タンタル膜２３２ａ上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。次いで、図２４に示すように、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化シリコン膜２４上のＲｕ膜３０および窒化タンタル膜２３２ａを除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する（図２４）。
【００６４】
次に、図２５に示すように、下部電極３０Ａおよび窒化タンタル膜２３２ａが形成された孔２７の内部および酸化シリコン膜２４上にキャパシタ絶縁膜となる酸化タンタル膜３２を堆積する。酸化タンタル膜３２はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積し、成膜温度は４２０℃である。また、その膜厚は１５ｎｍ程度とする。その後、非酸化性雰囲気中で７００℃、２分間の熱処理を施し、酸化タンタルを結晶化させる。
【００６５】
次に、図２６に示すように、酸化タンタル膜３２の上部に上部電極３３を形成する。上部電極３３は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚１００ｎｍ程度）を堆積することによって形成する。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用される。なお、Ｒｕ膜３３ａとＷ膜３３ｂとの間に、キャパシタ絶縁膜（酸化タンタル膜３２）からＷ膜へのガス（酸素や水素）の拡散による抵抗増大を防ぐためにＴｉＮ膜を形成してもよい。
【００６６】
ここまでの工程により、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなるキャパシタ絶縁膜およびＷ膜／Ｒｕ膜からなる上部電極３３によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。
【００６７】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜３４が形成され、さらに、この層間絶縁膜上に２層程度のＡｌ配線が形成され、最上層のＡｌ配線の上部にパッシベーション膜が形成されるがこれらの図示は省略する。
【００６８】
以上詳述したように、本実施形態によれば、Ｒｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造（Ｒｕ膜３０）とし、Ｒｕ膜３０ａ、３０ｂそれぞれの成膜後に熱処理を施したので、Ｒｕ膜中の不純物を効果的に除去することができる。その結果、Ｒｕ膜の緻密化を図ることができる。
【００６９】
従って、実施の形態１の場合と同様に、Ｒｕ膜と接触しているバリア層２３が、Ｒｕ膜中の酸素の影響により酸化されるのを防止することができ、Ｒｕ膜３０とバリア層２３（プラグ２２）との導通を確保することができる。
【００７０】
また、Ｒｕ膜３０が緻密化しているので、その上部に形成される酸化タンタル膜３２の形成時の熱処理時のＲｕ膜３０（３０Ａ）の収縮、変動を防止することができ、酸化タンタル膜３２の歪みを低減することができる。その結果、リーク電流の低減を図ることができる。
【００７１】
さらに、酸化タンタル膜３２ａ形成後、還元性雰囲気中で熱処理を行ったので、酸化タンタル膜３２ａの成膜時にＲｕ膜中に取り込まれた酸素を取り除くことができ、この酸素の影響による導通不良を低減し、また、より凹凸の少ない酸化タンタル膜３２を形成することができる。
【００７２】
（実施の形態３）
実施の形態１では、プラグ２２の表面に窒化タンタルや窒化チタンからなるバリア層２３を形成した後、深い孔２７を形成したが、この深い孔２７を形成した後、プラグ２２上面にバリア層となるルテニウムシリコンナイトライド（ＲｕＳｉＮ）３２３ａを形成してもよい。
【００７３】
以下、本実施形態のＤＲＡＭの製造方法を図２７〜図３６を用いて工程順に説明する。
【００７４】
図２７は、本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。なお、図中のプラグ２２形成工程までは、図１〜図７までを参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。なお、本実施の形態では、プラグ２２が埋め込まれる絶縁膜は、酸化シリコン膜１７一層となっている。
【００７５】
図２７に示すように、プラグ２２および酸化シリコン膜１７上に、窒化シリコン膜３１８、酸化シリコン膜２４および酸化タンタル膜２８ａを堆積する。情報蓄積用容量素子Ｃの下部電極は、次の工程でこの窒化シリコン膜３１８および酸化シリコン膜２４に形成する孔（凹部）の内部に形成される。下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を厚く（０．８μｍ程度）で堆積する必要がある。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００７６】
次に、酸化タンタル膜２８ａの上部にタングステン膜からなるハードマスク２６を形成する。なお、このハードマスク２６には、タングステン以外の金属を用いることも可能である。
【００７７】
次いで、図２８に示すように、ハードマスク２６上に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクに、ハードマスク２６をドライエッチングする。続いて、ハードマスク２６をマスクに酸化タンタル膜２８ａ、酸化シリコン膜２４および窒化シリコン膜１８をドライエッチングすることにより、深い孔（凹部）２７を形成する。深い孔（凹部）２７の底面には、スルーホール１９内のプラグ２２の表面が露出する。次に、酸化タンタル膜２８ａの上部に残ったハードマスク２６を過酸化水素水を含有する溶液により除去した後、図２９に示すように、酸化タンタル膜２８ａの上部および孔２７の内部に、ＣＶＤ法により酸化タンタル膜２８ｂ（膜厚５ｎｍ程度）を堆積する。この酸化タンタルは、Ｔａ（ＯＣ2Ｈ5）5とＯ2を原料ガスとして４００℃〜４５０℃の範囲で成膜することができる。この酸化タンタル膜２８ａは、下地である酸化シリコン膜２４や、後述するＲｕ膜３０ａとの接着性に優れているため、接着層として用いられる。次いで、図３０に示すように、酸化タンタル膜２８ｂを、異法的にエッチングすることにより、酸化タンタル膜２８ａ上部および孔２７の底部に存在する酸化タンタル膜２８ｂを除去し、孔２７の側壁にのみ酸化タンタル膜２８ｂを残存させる。
【００７８】
次に、図３１に示すように、深い孔（凹部）２７内を含む酸化タンタル膜２８ａ、２８ｂの上部に、Ｒｕ膜３０ａ（膜厚５ｎｍ程度）を堆積する。このＲｕ膜３０ａは、エチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラヒドロフラン溶液等のＲｕの有機化合物溶液を気化し、Ｏ2と反応させることにより成膜する。このＣＶＤ法によるＲｕ膜の堆積前に、スパッタ法により薄いＲｕ膜を形成しておけば、スパッタ法により形成された膜が種となり、ＣＶＤ法によるＲｕ膜を効率良く形成することができる。
【００７９】
図３２に示すように、非酸化性雰囲気中で、６００℃、１分の熱処理を施す。この熱処理により、プラグ２２とＲｕ膜３０ａとの接触部において、シリサイド化反応が起こり、孔２７の底部にルテニウムシリサイド３２３が形成される。ここで、孔２７の側壁や孔２７の外部においては、下地にシリコンがないためシリサイド化反応が起こらず、ルテニウムシリサイドは形成されない。このように、孔２７の底面において、自己整合的にルテニウムシリサイド３２３を形成することができる。
【００８０】
その後、ＮＨ3雰囲気中で、６００℃で３分熱処理を施すことにより、ルテニウムシリサイド３２３の表面に、ルテニウムシリコンナイトライド（ＲｕＳｉＮ）３２３ａを形成する。かかる条件により形成されるＲｕＳｉＮは、１ｎｍ程度である。このＲｕＳｉＮの膜厚は、熱処理温度で制御することができる。このＲｕＳｉＮの膜が厚すぎるとこの上部に形成されるＲｕ膜３０ｂとプラグ２２（ルテニウムシリサイド３２３）との導通が確保できなくなり、また、薄すぎるとＲｕ膜３０ｂとプラグ２２とのシリサイド化反応を抑えることができなくなる。Ｒｕ膜３０ｂとプラグ２２との導通を確保しつつＲｕ膜３０ｂとプラグ２２とのシリサイド化反応を抑えるためには、ＲｕＳｉＮの膜厚は、０．５〜１．０ｎｍ程度とすることが望ましい。
【００８１】
次いで、非酸化性雰囲気中で７５０℃、１分間の熱処理を施し、未反応のＲｕ膜３０ａの緻密化を行う。
【００８２】
次に、図３３に示すように、Ｒｕ膜３０ａおよびＲｕＳｉＮ３２３ａ上に、さらに、Ｒｕ膜３０ａと同様の条件下で、膜厚２０ｎｍ程度のＲｕ膜３０ｂを形成する。このＲｕ膜３０ｂは、不純物の含有量が少なく、緻密化されたＲｕ膜３０ａ上に形成されるため、Ｒｕ膜３０ｂの緻密化のための熱処理（例えば、非酸化性雰囲気中で７５０℃、２分間の熱処理）を省略することが可能である。ただし、本実施の形態においては、結晶化の種とならないＲｕＳｉＮ３２３ａ上にもＲｕ膜３０ｂが形成されるため、前述の緻密化のための熱処理を施した方がよい。
【００８３】
このように、本実施の形態においては、孔２７の底面において、自己整合的にルテニウムシリサイド３２３を形成することができ、また、Ｒｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造とし、Ｒｕ膜３０ａ、３０ｂそれぞれの成膜後に熱処理を施したので、Ｒｕ膜中の不純物を効果的に除去することができる。その結果、Ｒｕ膜（３０Ａ）の緻密化を図ることができる。
【００８４】
次いで、Ｒｕ膜３０ｂ上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。このフォトレジスト膜は、次の工程で酸化タンタル膜２８ａの上部の不要なＲｕ膜３０ｂ、３０ｄをドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＲｕ膜３０ｂ、３０ｄが除去されるのを防ぐ保護膜として使用される。次いで、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化タンタル膜２８ａ上のＲｕ膜３０ｂ、３０ｄを除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する（図３４）。
【００８５】
次に、図３５に示すように、下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上にキャパシタ絶縁膜となる酸化タンタル膜３２を堆積する。酸化タンタル膜３２はＣＶＤ法で堆積し、その膜厚は１５ｎｍ程度とする。
【００８６】
次に、酸化タンタル膜３２を約７００℃の窒素雰囲気中で、２分間熱処理することによって酸化タンタルの結晶化を図った後、約５５０℃の酸素雰囲気中で、１分間熱処理し、酸化タンタルの膜質を改善する。
【００８７】
次に、図３６に示すように、酸化タンタル膜３２の上部に上部電極３３を形成する。上部電極３３は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚１００ｎｍ程度）を堆積することによって形成する。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用される。なお、Ｒｕ膜３３ａとＷ膜３３ｂとの間に、キャパシタ絶縁膜（酸化タンタル膜３２）からＷ膜へのガス（酸素や水素）の拡散による抵抗増大を防ぐためにＴｉＮ膜を形成してもよい。
【００８８】
ここまでの工程により、Ｒｕ膜３０ａ、３０ｂからなる下部電極３０Ａ、酸化タンタル膜３２からなるキャパシタ絶縁膜およびＷ膜３３ｂ／Ｒｕ膜３３ａからなる上部電極３２によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。
【００８９】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜３４が形成される。
【００９０】
さらに、この層間絶縁膜上に２層程度のＡｌ配線が形成され、最上層のＡｌ配線の上部にパッシベーション膜を形成されるがこれらの図示は省略する。
【００９１】
以上詳述したように、本実施形態によれば、孔２７の底面において、自己整合的にルテニウムシリサイド３２３を形成することができ、容易のバリア層となるＲｕＳｉＮ３２３ａを形成することができる。また、Ｒｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造とし、Ｒｕ膜３０ａ、３０ｂそれぞれの成膜後に熱処理を施したので、Ｒｕ膜中の不純物を効果的に除去することができる。その結果、Ｒｕ膜の緻密化を図ることができる。
【００９２】
従って、実施の形態１の場合と同様に、Ｒｕ膜３０ａ、３０ｂと接触しているバリア層（３２３ａ）が、Ｒｕ膜３０ａ、３０ｂ中の酸素の影響により酸化されるのを防止することができ、Ｒｕ膜３０ａ、３０ｂとバリア層３２３ａ（プラグ２２）との導通を確保することができる。
【００９３】
また、Ｒｕ膜３０ａ、３０ｂ（３０Ａ）が緻密化しているので、その上部に形成される酸化タンタル膜３２の形成時に施される熱処理によってＲｕ膜の収縮、変動を防止することができ、酸化タンタル膜３２の歪みを低減することができる。その結果、リーク電流の低減を図ることができる。
【００９４】
なお、本実施の形態においては、Ｒｕ膜３０ａをシリサイド化し、ルテニウムシリコンナイトライド（ＲｕＳｉＮ）３２３ａを形成した後、Ｒｕ膜３０ｂを形成したが、このＲｕ膜３０ｂを形成せず、Ｒｕ膜３０ａおよびルテニウムシリコンナイトライド（ＲｕＳｉＮ）３２３ａ上（図３２）に酸化タンタル膜３２を形成してもよい。この場合、結晶化の種とならないＲｕＳｉＮ３２３ａ上には、非晶質の酸化タンタル膜３２が成長してしまう。しかしながら、情報蓄積用容量素子Ｃの容量のほとんどは、孔２７側壁の結晶化した酸化タンタル膜３２により確保することができるため、前述の非晶質の酸化タンタル膜の存在は、情報蓄積用容量素子Ｃの特性上、問題とならない。
【００９５】
（実施の形態４）
次に、接着層とバリア層を同一層で形成する場合について説明する。
【００９６】
以下、本実施形態のＤＲＡＭの製造方法を図３７〜図４６を用いて工程順に説明する。
【００９７】
図３７は、本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。なお、図中のプラグ２２形成工程までは、図１〜図７までを参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。なお、本実施の形態では、プラグ２２が埋め込まれる絶縁膜は、酸化シリコン膜１７一層となっている。
【００９８】
図３７に示すように、プラグ２２および酸化シリコン膜１７上に、窒化シリコン膜３１８および酸化シリコン膜２４を堆積する。情報蓄積用容量素子Ｃの下部電極は、この窒化シリコン膜３１８および酸化シリコン膜２４に形成する孔（凹部）の内部に形成される。下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を厚く（０．８μｍ程度）で堆積する必要がある。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００９９】
次に、酸化シリコン膜２４の上部にタングステン膜からなるハードマスク２６を形成する。なお、このハードマスク２６には、タングステン以外の金属を用いることも可能である。
【０１００】
次いで、図３８に示すように、ハードマスク２６上に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクに、ハードマスク２６をドライエッチングする。続いて、ハードマスク２６をマスクに酸化シリコン膜２４および窒化シリコン膜１８をドライエッチングすることにより、深い孔（凹部）２７を形成する。深い孔（凹部）２７の底面には、スルーホール１９内のプラグ２２の表面が露出する。次に、酸化シリコン膜２４の上部に残ったハードマスク２６を過酸化水素水を含有する溶液により除去した後、図３９に示すように、酸化シリコン膜２４の上部および孔２７の内部に、ＣＶＤ法により酸化タンタル膜２８（膜厚５ｎｍ程度）を堆積する。この酸化タンタルは、Ｔａ（ＯＣ2Ｈ5）5とＯ2を原料ガスとして４００℃〜４５０℃の範囲で成膜することができる。次いで、ＮＨ3雰囲気下、７００℃で、３分間熱処理を施し、酸化タンタルを窒化タンタルに変換する（図４０）。この窒化タンタル膜２９は、下地である酸化シリコン膜２４や、後述するＲｕ膜３０との接着性に優れているため、接着層として用いられる。また、窒化タンタルは導電性を有し、緻密であるため、後述するＲｕ膜３０ａとプラグ２２との接触界面で起こる不所望な反応を防止する、バリア層としての役割を果たす。
【０１０１】
このように、本実施の形態によれば、接着層とバリア層の役割を果たす窒化タンタル膜２９を単一の層で形成することができ、バリア層の形成工程を省略することができる。また、ＮＨ3雰囲気下で熱処理を行うので、酸化タンタル膜２８とプラグ２２との接触界面に生じたシリコン酸化物を還元することができる。その結果、プラグ２２上に生じたシリコン酸化物による導通不良を回避することができる。
【０１０２】
次いで、図４１に示すように、窒化タンタル膜２９上に、ＣＶＤ法によりＲｕ膜３０ａ（膜厚１０ｎｍ程度）を堆積する。このＣＶＤ法によるＲｕ膜３０ａの堆積前に、スパッタ法により薄いＲｕ膜を形成しておけば、スパッタ法により形成された膜が種となり、ＣＶＤ法によるＲｕ膜３０ａを効率良く形成することができる。このＲｕ膜３０ａは、エチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラヒドロフラン溶液等のＲｕの有機化合物溶液を気化し、Ｏ2と反応させることにより成膜する。次いで、ＮＨ3雰囲気等の還元性雰囲気中で６００℃、３分間の熱処理を施した後、非酸化性雰囲気中で７５０℃、２分間の熱処理を施す。
【０１０３】
次に、図４２に示すように、Ｒｕ膜３０ａ上に、さらに、Ｒｕ膜３０ａと同様の成膜条件で、Ｒｕ膜３０ｂ（膜厚２０ｎｍ程度）を堆積する。ここで、このＲｕ膜３０ｂは、不純物の含有量が少なく、緻密化されたＲｕ膜３０ａ上に形成されるため、Ｒｕ膜３０ｂの緻密化のための熱処理（例えば、非酸化性雰囲気中で７５０℃、２分間の熱処理）を省略することが可能である。ただし、前述の緻密化のための熱処理を施せば、より特性が良くなる。
【０１０４】
このように、本実施の形態においては、Ｒｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造とし、Ｒｕ膜３０ａの成膜後に熱処理を施した後Ｒｕ膜３０ｂを形成したので、Ｒｕ膜３０ａ中の不純物を効果的に除去することができる。その結果、Ｒｕ膜３０ａ、３０ｂの緻密化を図ることができる。
【０１０５】
次いで、Ｒｕ膜３０ｂ上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。このフォトレジスト膜は、次の工程で酸化シリコン膜２４の上部の不要なＲｕ膜３０ａ、３０ｂをドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＲｕ膜３０ａ、３０ｂが除去されるのを防ぐ保護膜として使用される。次いで、図４３に示すように、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化シリコン膜２４上のＲｕ膜３０ａ、３０ｂを除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する。
【０１０６】
次に、図４４に示すように、下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上にキャパシタ絶縁膜となる酸化タンタル膜３２ａを堆積する。酸化タンタル膜３２ａはペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積し、成膜温度は４２０℃である。また、その膜厚は５ｎｍ程度とする。その後、非酸化性雰囲気中で７００℃、２分間の熱処理を施し、酸化タンタルを結晶化させる。
【０１０７】
次に、図４５に示すように、酸化タンタル膜３２ａ上に、さらに、酸化タンタル膜３２ｂを堆積する。この酸化タンタル膜３２ｂも酸化タンタル膜３２ａと同様の条件で堆積し、その膜厚は１０ｎｍ程度とする。ここで、酸化タンタル膜３２ｂは、その下地である酸化タンタル膜３２ａが、既に結晶化しているため、ＣＶＤ法による成膜時に結晶化しているため、結晶化のための熱処理を省略することができる。
【０１０８】
次に、図４６に示すように、酸化タンタル膜３２の上部に上部電極３３を形成する。上部電極３３は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚１００ｎｍ程度）を堆積することによって形成する。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用される。なお、Ｒｕ膜３３ａとＷ膜３３ｂとの間に、キャパシタ絶縁膜（酸化タンタル膜３２）からＷ膜へのガス（酸素や水素）の拡散による抵抗増大を防ぐためにＴｉＮ膜を形成してもよい。
【０１０９】
ここまでの工程により、Ｒｕ膜３０ａ、３０ｂからなる下部電極３０Ａ、酸化タンタル膜３２ａ、３２ｂからなるキャパシタ絶縁膜３２およびＷ膜３３ｂ／Ｒｕ膜３３ａからなる上部電極３３によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。
【０１１０】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜３４が形成され、さらに、この層間絶縁膜上に２層程度のＡｌ配線が形成され、最上層のＡｌ配線の上部にパッシベーション膜が形成されるがこれらの図示は省略する。
【０１１１】
以上詳述したように、本実施形態によれば、接着層とバリア層の役割を果たす窒化タンタル膜２９を単一の層で形成することができ、バリア層の形成工程を省略することができる。また、下部電極３０ＡとなるＲｕ膜をＲｕ３０ａおよびＲｕ３０ｂの積層構造とし、Ｒｕ膜３０ａの成膜後に熱処理を施したので、Ｒｕ膜３０ａ中の不純物を効果的に除去することができる。その結果、Ｒｕ膜３０ａ、３０ｂの緻密化を図ることができる。
【０１１２】
従って、実施の形態１の場合と同様に、Ｒｕ膜３０ａと接触している窒化タンタル膜２９が、Ｒｕ膜中の酸素の影響により酸化されるのを防止することができ、Ｒｕ膜３０ａ、３０ｂと窒化タンタル膜２９（プラグ２２）との導通を確保することができる。
【０１１３】
また、Ｒｕ膜３０ａ、３０ｂが緻密化しているので、その上部に形成される酸化タンタル膜３２ａ、３２ｂの形成時の熱処理時のＲｕ膜の収縮、変動を防止することができ、酸化タンタル膜の歪みを低減することができる。その結果、リーク電流の低減を図ることができる。
【０１１４】
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１１６】
本発明によれば、Ｒｕ膜中に取り込まれた酸素や有機不純物を取り除くことができる。また、Ｒｕ膜の緻密化を行うことができる。
【０１１７】
従って、Ｒｕ膜と接触しているバリア層が、Ｒｕ膜中の酸素の影響により酸化されるのを防止することができ、Ｒｕ膜とバリア層（プラグ）との導通を確保することができる。
【０１１８】
また、Ｒｕ膜が緻密化しているので、その上部に形成される酸化タンタル等の容量絶縁膜の形成時に施される熱処理によるＲｕ膜の収縮、変動を防止することができ、酸化タンタル膜の歪みを低減することができ、リーク電流の低減を図ることができる。
【０１１９】
その結果、情報蓄積用容量素子の下部電極を構成するＲｕ膜を精度良く形成することができる。また、良好なＲｕ膜を形成することによりその上層に形成される容量絶縁膜の特性の向上、ひいては、情報蓄積用容量素子の特性の向上を図ることができる。また、ＤＲＡＭ等の半導体集積回路装置の製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態４である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【符号の説明】
１  半導体基板
２  素子分離
３  ｐ型ウエル
４  酸化シリコン膜
５  ゲート絶縁膜
６  ゲート電極
７  窒化シリコン膜
８  ｎ型半導体領域
９  窒化シリコン膜
１０  酸化シリコン膜
１１、１２  コンタクトホール
１３  プラグ
１４  酸化シリコン膜
１５  スルーホール
１６  プラグ
１７  酸化シリコン膜
１８  窒化シリコン膜
１９  スルーホール
２０  多結晶シリコン膜
２１  サイドウォールスペーサ
２２  プラグ
２３  バリア層
２４  酸化シリコン膜
２６  ハードマスク
２７  孔（凹部）
２８  酸化タンタル膜
２８ａ、２８ｂ  酸化タンタル膜
２９  窒化タンタル膜
３０  Ｒｕ膜
３０ａ、３０ｂ  Ｒｕ膜
３０Ａ  下部電極
３１  フォトレジスト膜
３２  酸化タンタル膜
３２ａ、３２ｂ  酸化タンタル膜
３３  上部電極
３３ａ  Ｒｕ膜
３３ｂ  Ｗ膜
２３２ａ  窒化タンタル膜
３１８  窒化シリコン膜
３４  層間絶縁膜
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
Ｌ  活性領域
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
0004053226.tif 000002
【図２】
0004053226.tif 000003
【図３】
0004053226.tif 000004
【図４】
0004053226.tif 000005
【図５】
0004053226.tif 000006
【図６】
0004053226.tif 000007
【図７】
0004053226.tif 000008
【図８】
0004053226.tif 000009
【図９】
0004053226.tif 000010
【図１０】
0004053226.tif 000011
【図１１】
0004053226.tif 000012
【図１２】
0004053226.tif 000013
【図１３】
0004053226.tif 000014
【図１４】
0004053226.tif 000015
【図１５】
0004053226.tif 000016
【図１６】
0004053226.tif 000017
【図１７】
0004053226.tif 000018
【図１８】
0004053226.tif 000019
【図１９】
0004053226.tif 000020
【図２０】
0004053226.tif 000021
【図２１】
0004053226.tif 000022
【図２２】
0004053226.tif 000023
【図２３】
0004053226.tif 000024
【図２４】
0004053226.tif 000025
【図２５】
0004053226.tif 000026
【図２６】
0004053226.tif 000027
【図２７】
0004053226.tif 000028
【図２８】
0004053226.tif 000029
【図２９】
0004053226.tif 000030
【図３０】
0004053226.tif 000031
【図３１】
0004053226.tif 000032
【図３２】
0004053226.tif 000033
【図３３】
0004053226.tif 000034
【図３４】
0004053226.tif 000035
【図３５】
0004053226.tif 000036
【図３６】
0004053226.tif 000037
【図３７】
0004053226.tif 000038
【図３８】
0004053226.tif 000039
【図３９】
0004053226.tif 000040
【図４０】
0004053226.tif 000041
【図４１】
0004053226.tif 000042
【図４２】
0004053226.tif 000043
【図４３】
0004053226.tif 000044
【図４４】
0004053226.tif 000045
【図４５】
0004053226.tif 000046
【図４６】
0004053226.tif 000047
【図４７】
0004053226.tif 000048