(57)【特許請求の範囲】
【請求項１】
入力アドレス信号に基づいて冗長でない通常メモリセルをアクセスする通常ワード線選択回路と、該入力アドレス信号および不良アドレス信号に基づいて冗長メモリセルをアクセスする冗長ワード線選択回路とを有する半導体記憶装置において、該冗長ワード線選択回路は、メモリ動作がデータ読出時のみ第１冗長ワード線選択信号を用いて該冗長メモリセルをアクセスし、該メモリ動作がデータ書込およびデータ消去のいずれかのときに第２冗長ワード線選択信号を用いて該冗長メモリセルをアクセスする半導体記憶装置。
【請求項２】
前記冗長ワード線選択回路は、前記データ読出時に前記第１冗長ワード線選択信号を出力するリード制御回路と、前記データ書込およびデータ消去のいずれかのときに前記第２冗長ワード線選択信号を出力するデータ書き込み・消去制御回路とを有する請求項１に記載の半導体記憶装置。
【請求項３】
前記リード制御回路は、メモリ動作状態のうちデータ読出状態を表す入力制御信号により駆動し、前記データ書込・消去制御回路は該入力制御信号により駆動停止する請求項２に記載の半導体記憶装置。
【請求項４】
前記データ書込・消去制御回路は、消去時に消去処理する消去時処理回路と、該消去時処理回路からの出力を受け、前記データ書込およびデータ消去のいずれかのときに前記第２冗長ワード線選択信号を出力する冗長ワード線強制選択制御回路とを有する請求項２または３に記載の半導体記憶装置。
【請求項５】
前記冗長ワード線選択回路は、前記入力アドレスが不良アドレスに一致した場合に前記冗長判定信号を前記通常ワード線選択回路に出力して通常ワード線選択回路の動作を停止可能とする請求項１に記載の半導体記憶装置。
【請求項６】
前記冗長ワード線選択回路は、前記メモリ動作がデータ読出時のみ前記冗長判定信号を第１冗長判定信号として前記通常ワード線選択回路に出力し、該メモリ動作が前記データ書込およびデータ消去のいずれかのときに該冗長判定信号を第２冗長判定信号として前記通常ワード線選択回路に出力する請求項５に記載の半導体記憶装置。
【請求項７】
前記冗長ワード線選択回路は、前記入力アドレスが不良アドレスに一致した場合に該不良アドレスの不良ワード線を冗長ワード線に置き換えるかどうかを判定する判定信号を出力する冗長総合判定回路と、前記リード制御回路と、前記データ書込・消去制御回路と、該リード制御回路または該データ書込・消去制御回路からの冗長ワード線選択信号に基づいて所定の冗長ワード線を選択駆動する冗長ワード線用ドライバ回路とを備えた請求項２または４に記載の半導体記憶装置。
【請求項８】
前記冗長ワード線用ドライバ回路は、データ読出時のみ入力される第１冗長ワード線選択信号および、データ書込およびデータ消去のいずれかのときにのみ入力される第２冗長ワード線選択信号の何れかに基づいて所定の冗長ワード線を選択駆動する請求項７に記載の半導体記憶装置。
【請求項９】
請求項１〜８の何れかに記載の半導体記憶装置を用いて、メモリ動作としてのデータ読出とデータ書込およびデータ消去のいずれかとに応じて不良ワード線の判定および冗長ワード線の選択経路を最適化してアクセス時間を短縮化するようにした電子情報機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば携帯電話器などの電子情報機器などに用いられ、特に不揮発性半導体記憶装置、例えばフラッシュＥＥＰＲＯＭなどの半導体記憶装置およびこれを用いた電子情報機器に関する。
【０００２】
【従来の技術】
入力アドレス信号に基づいて、冗長でない通常メモリセルをアクセスするかまたは、通常メモリセルの通常ワード線が不良の場合に冗長ワード線に置き換えて冗長メモリセルをアクセスする従来の半導体記憶装置について、以下に図４〜図６を参照しながら説明する。
【０００３】
図４は、従来の通常ワード線および冗長ワード線の選択制御系における要部構成を示すブロック図である。
【０００４】
図４において、半導体記憶装置１００は、アドレス冗長判定回路ＣＡＪＤと、通常および冗長ワード線制御回路ＣＸＤＥＣ１と、複数の通常メモリセルアレイＭＲＧおよび冗長メモリセルアレイＭＲＤと、複数の通常ワード線ドライバＣＤＲＶおよび冗長ワード線ドライバＣＲＤＲＶ１とを有している。
【０００５】
アドレス冗長判定回路ＣＡＪＤは、入力アドレス信号ＳＡＤと不良アドレスＳＢＡＤの一致判定が為され、入力アドレス信号ＳＡＤと不良アドレスとが一致したときに各アドレス信号に対する出力判定信号（例えば不良ワード線判定信号）の各アドレス冗長マッチ信号ＳＡＭがハイレベルになり、入力アドレス信号ＳＡＤと不良アドレスとが不一致のときは各アドレス信号に対する各アドレス冗長マッチ信号ＳＡＭがローレベルになる。
【０００６】
通常および冗長ワード線制御回路ＣＸＤＥＣ１は、各アドレス冗長マッチ信号ＳＡＭがハイレベルのときに冗長ワード線選択信号ＳＲＥＤを出力し、各アドレス冗長マッチ信号ＳＡＭがローレベルのときに通常ワード線選択信号ＳＲＥＧを出力する。
【０００７】
通常メモリセルアレイＭＲＧおよび冗長メモリセルアレイＭＲＤは、メモリブロックと呼ばれる各メモリセルアレイ領域毎に複数設けられており、入力アドレス信号ＳＡＤに対応した複数のメモリセルに対してデータの書込みおよび読出しなどのメモリ動作が可能に構成されている。
【０００８】
通常ワード線ドライバＣＤＲＶおよび冗長ワード線ドライバＣＲＤＲＶ１は、各メモリセルアレイ領域毎に複数設けられており、入力アドレス信号ＳＡＤに対応した所定のメモリセルに対してデータ書込み、データ読出しおよび消去などのメモリ動作を行うために、入力アドレス信号ＳＡＤに対応した通常ワード線または冗長ワード線の選択処理を行う。
【０００９】
上記構成により、複数で構成されるアドレス信号ＳＡＤが各アドレス冗長判定回路ＣＡＪＤに入力されると共に、通常および冗長ワード線制御回路ＣＸＤＥＣ１にも入力される。
【００１０】
各アドレス冗長判定回路ＣＡＪＤにはアドレス信号ＳＡＤの他に不良アドレス信号ＳＢＡＤも入力されており、外部入力のアドレス信号ＳＡＤは、この不良アドレスＳＢＡＤとそれぞれ一致しているかどうかが判定される。
【００１１】
各アドレス冗長判定回路ＣＡＪＤにおいて、アドレス信号ＳＡＤが不良アドレス信号ＳＢＡＤと一致していれば、各アドレス信号についての判定信号である各アドレス冗長マッチ信号ＳＡＭがハイレベルとなり、不良アドレス信号ＳＢＡＤと一致していなければ、各アドレス信号ＳＡＤについての判定信号である各アドレス冗長マッチ信号ＳＡＭはローレベルになる。これら各アドレスが不良アドレスと一致しているか否かを示す各アドレス冗長マッチ信号ＳＡＭが各アドレス冗長判定回路ＣＡＪＤから通常および冗長ワード線制御回路ＣＸＤＥＣ１に出力される。
【００１２】
通常および冗長ワード線制御回路ＣＸＤＥＣ１において、各アドレス冗長マッチ信号ＳＡＭがハイレベルのときに冗長ワード線ドライバＣＲＤＲＶ１に冗長ワード線選択信号ＳＲＥＤを出力し、各アドレス冗長マッチ信号ＳＡＭがローレベルのときに通常ワード線ドライバＣＤＲＶに通常ワード線選択信号ＳＲＥＧを出力する。
【００１３】
通常ワード線ドライバＣＤＲＶまたは冗長ワード線ドライバＣＲＤＲＶ１では、各ワード線選択信号に基づいて、選択されたメモリブロック（メモリブロック信号ＳＢＬＫがハイレベル）に対応した通常ワード線ドライバＣＤＲＶまたは冗長ワード線ドライバＣＲＤＲＶ１を活性化し、所望の通常メモリセルアレイＭＲＧ内の通常ワード線ＷＬＲＥＧの電位、または所定の冗長メモリセルアレイＭＲＤ内の冗長ワード線ＷＬＲＥＤの電位を立ち上げて選択する。これによって、入力アドレス信号ＳＡＤに対応したメモリセルに対してデータ書込み、データ読出しおよび消去などのメモリ処理が行われる。
【００１４】
図５は、従来の通常および冗長ワード線選択回路の要部構成を示すブロック図である。
【００１５】
図５において、通常および冗長ワード線制御回路ＣＸＤＥＣ１は、冗長総合判定回路ＣＪＤと、消去時処理回路ＣＥＲと、冗長ワード線強制選択制御回路ＣＡＲと、通常ワード線プリデコーダＣＰＤ１とを有している。これらの冗長総合判定回路ＣＪＤ、消去時処理回路ＣＥＲ、冗長ワード線強制選択制御回路ＣＡＲおよび冗長ワード線ドライバＣＲＤＲＶ１により冗長ワード線選択回路ＣＸＲＥＤ１が構成され、また、通常ワード線プリデコーダＣＰＤ１および通常ワード線ドライバＣＤＲＶにより通常ワード線選択回路ＣＸＲＥＧ１が構成される。
【００１６】
冗長総合判定回路ＣＪＤは、不良判定信号である各アドレス冗長マッチ信号ＳＡＭとアドレス信号ＳＡＤとに基づいて、その入力アドレスが冗長アドレスかどうかを総合判定して出力信号ＳＰ１を出力する。
【００１７】
消去時処理回路ＣＥＲは、冗長総合判定回路ＣＪＤからの出力信号ＳＰ１と、メモリアレイの消去時に特殊な処理を指示する消去時処理信号ＳＥＲとに基づいて、消去時にその特殊な処理を実行して、通常ワード線プリデコーダＣＰＤ１に不良ワード線選択用制御信号Ｓ２Ｒを出力すると共に、冗長ワード線強制選択制御回路ＣＡＲに出力信号ＳＰ２を出力する。
【００１８】
消去時処理回路ＣＥＲの消去時特殊処理について簡単に説明する。
【００１９】
不揮発性半導体記憶装置、例えばフラッシュＥＥＰＲＯＭを一例に挙げて説明する。一般に、ＮＯＲ型と呼ばれるフラッシュＥＥＰＲＯＭでは、１本のビット線に複数のメモリセルが接続されている。メモリセルの情報の消去は、大抵、複数のメモリセルで構成されたメモリブロックという単位で一括して行われ、実際に消去する場合には、事前に対象となるメモリブロック内の全メモリセルに対して書き込み動作（以下プリプログラムと呼ぶことにする）が行われる。これは過剰消去を防ぎ、信頼性を確保するためである。仮に、不良ワード線上のセルが冗長ワード線に置き換えられてプリプログラムが実行され、消去が進むと、この不良ワード線上のメモリセルは過剰消去になる可能性が非常に高くなる。このビット線上のメモリセルの情報を読み出そうとした場合、不良ワード線上のメモリセルはワード線電圧が印加されないにもかかわらず電流を流すため、正確な情報を取り出すことができなくなる。これを防ぐため、プリプログラムでは不良ワード線にも強制的にアクセスする。具体的には、この不良ワード線は異物などを介して２本のペアでショートしていることが前提で、２本の不良ワード線を二重選択することでプリプログラムを行う。通常ワード線デコーダは１本のワード線を駆動するが、このときだけは隣り合う不良ワード線のペアを二重選択するように消去処理信号ＳＥＲが発行されて処理される。
【００２０】
したがって、消去時処理回路ＣＥＲからは、通常ワード線プリデコーダＣＰＤ１に不良ワード線選択用制御信号Ｓ２Ｒが出力され、冗長ワード線強制選択制御回路ＣＡＲにも出力信号ＳＰ２が出力されるようになっている。
【００２１】
冗長ワード線強制選択制御回路ＣＡＲは、強制的に冗長ワード線ＷＬＲＥＤにアクセスできる機能を備えており、テスト時や先に述べた消去動作時などに行われるプリプログラム中に使われる回路で、冗長ワード線強制選択信号ＳＲＡとアドレス信号ＳＡＤとによって冗長ワード線選択信号ＳＲＥＤを出力する。この冗長ワード線強制選択制御回路ＣＡＲには、テストなどで冗長ワード線ＷＬＲＥＤに強制的にアクセスを指示する冗長ワード線強制選択信号ＳＲＡが入力され、冗長マッチ信号ＳＭＡＤ、冗長ワード線選択信号ＳＲＥＤを出力する。冗長ワード線強制選択制御回路ＣＡＲは冗長ワード線ドライバＣＲＤＲＶ１に対して冗長ワード線選択信号ＳＲＥＤにより、冗長メモリセルアレイＭＲＤに配線されるワード線ＷＬＲＥＤを駆動させる。
【００２２】
通常ワード線プリデコーダＣＰＤ１は、入力アドレス信号ＳＡＤ、不良ワード線選択用制御信号Ｓ２Ｒおよび冗長マッチ信号ＳＭＡＤとに基づいて、通常ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＤＲＶに出力する。このように、通常ワード線プリデコーダＣＰＤ１は通常ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＤＲＶに出力することにより、通常ワード線ドライバＣＤＲＶに対して通常メモリセルアレイＭＲＧに配線されるワード線ＷＬＲＥＧを駆動させる。
【００２３】
上記構成により、以下に、上記通常および冗長ワード線制御回路ＣＸＤＥＣ１の動作について説明する。
【００２４】
例えばメモリセルのデータを読み出す場合、まず、デバイスに入力されたアドレス信号ＳＡＤと、それぞれのアドレスが不良ワード線のそれぞれのアドレスと比較された結果を示す判定信号の各アドレス冗長マッチ信号ＳＡＭとが冗長総合判定回路ＣＪＤに入力される。
【００２５】
この冗長総合判定回路ＣＪＤで、選択しようとするワード線が不良ワード線かどうかが判断される。また、外部入力のアドレス信号ＳＡＤは同時に通常ワード線プリデコーダＣＰＤ１にも入力される。さらに、このアドレス信号ＳＡＤの一部はテストなどで使用する冗長ワード線強制選択制御回路ＣＡＲにも入力される。
【００２６】
冗長総合判定回路ＣＪＤにて入力アドレスＳＡＤが不良ワード線を示すと判断された場合に、冗長ワード線選択を示す出力信号ＳＰ１が電源電圧レベル（以下ハイレベルと呼ぶ）となり、消去時処理回路ＣＥＲに入力される。
【００２７】
デバイスに要求するメモリ動作が読み出しならば、消去時処理回路ＣＥＲでは何も処理されず（不良ワード線選択用制御信号Ｓ２Ｒは発行されない）、出力信号ＳＰ１の情報はそのまま次段の出力信号ＳＰ２へと伝達される。
【００２８】
この出力信号ＳＰ２が入力された冗長ワード線強制選択制御回路ＣＡＲは、先に簡単に説明した通り、テストや消去動作中のプリプログラムでしか機能しないので、ここでも処理されずに出力信号ＳＰ２の情報はそのまま冗長ワード線選択信号ＳＲＥＤとして冗長ワード線ドライバＣＲＤＲＶ１に出力される。
【００２９】
このとき、冗長ワード線ドライバＣＲＤＲＶ１によって冗長ワード線ＷＬＲＥＤが選択されることから、通常ワード線選択信号ＳＲＥＧは接地レベル（以下ローレベルと呼ぶ）にする必要がある。このため、冗長マッチ信号ＳＭＡＤがハイレベルとなって通常ワード線プリデコーダＣＰＤ１に出力され、通常ワード線プリデコーダＣＰＤ１を選択不能状態（選択停止状態）にする。
【００３０】
これに対して、選択しようとするワード線が不良ワード線と判断されない場合、冗長総合判定回路ＣＪＤは冗長ワード線選択を示す出力信号ＳＰ１を発行しない。つまり、冗長総合判定回路ＣＪＤからの出力信号ＳＰ１はローレベルである。前述したようにメモリセルの読み出しを行う場合には、消去時処理回路ＣＥＲでは何も処理されないので、消去時処理回路ＣＥＲからの出力信号ＳＰ２は出力信号ＳＰ１と同じローレベルである。その出力信号ＳＰ２は引き続き冗長ワード線強制選択制御回路ＣＡＲに入力されるが、読み出し動作では冗長ワード線強制選択信号ＳＲＡが発行されない。したがって、冗長ワード線選択信号ＳＲＥＤ、冗長マッチ信号ＳＭＡＤは共にローレベルであり、冗長ワード線ＷＬＲＥＤは一切駆動されない。
【００３１】
一方、アドレス信号ＳＡＤは通常ワード線プリデコーダＣＰＤ１にも入力されている。冗長マッチ信号ＳＭＡＤはローレベルであるから通常ワード線プリデコーダＣＰＤ１は平行してアドレス信号ＳＡＤをデコード処理して通常ワード線選択信号ＳＲＥＧを発行し、これを入力した通常ワード線ドライバＣＤＲＶは所望の通常ワード線ＷＬＲＥＧを駆動する。
【００３２】
これらのメモリ動作はメモリセルの読み出しに限らず、書き込み動作においても全く同じである。
【００３３】
また、データ消去動作においては、データ消去処理前の過剰消去を防ぐプリプログラムの処理に着目してその動作を説明する。このプリプログラムでは、選択メモリブロック内のワード線を順番に立ち上げて書き込みが行われる。このとき、消去時処理回路ＣＥＲに入力される消去時処理信号ＳＥＲはハイレベルである。仮に、アクセスしたワード線が不良ワード線として冗長総合判定回路ＣＪＤが判断し、その出力信号ＳＰ１がハイレベルとして発行されると、消去時処理回路ＣＥＲはアクセスした不良ワード線とショートしている隣の不良ワード線とを両方アクセス（二重選択）するように通常ワード線プリデコーダＣＰＤ１に不良ワード線選択用制御信号Ｓ２Ｒを送る。これを受けた通常ワード線プリデコーダＣＰＤ１は、対応した通常ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＤＲＶに信号出力し、隣り合う不良ワード線のペアを立ち上げる仕組みになっている。
【００３４】
この不良ワード線選択信号Ｓ２Ｒは、不良ワード線が選択されている間のみハイレベルで、正常な通常ワード線を選択している間はローレベルである。
【００３５】
通常ワード線へのプリプログラムが終了すると、次に、冗長ワード線を選択し同様にプリプログラムを行う。この場合、冗長ワード線が何れかの不良ワード線の置き換えをしている、していないにかかわらず強制的に選択される。
【００３６】
つまり、冗長ワード線強制選択信号ＳＲＡがハイレベルになること、およびアドレス信号ＳＡＤによって冗長ワード線強制選択制御回路ＣＡＲが冗長ワード線ドライバＣＲＤＲＶ１に冗長ワード線選択信号ＳＲＥＤを送ることで、冗長ワード線ＷＬＲＥＤを立ち上げて処理を行う。
【００３７】
このとき、冗長マッチ信号ＳＭＡＤはハイレベルである。故に、通常ワード線プリデコーダＣＰＤ１は選択不能状態で、通常ワード線選択信号ＳＲＥＧおよび通常ワード線ＷＬＲＥＧ共にローレベルである。
【００３８】
図６は、特開平６−５０９３公報に記載の半導体記憶装置の通常ワード線および冗長ワード線を選択する回路の要部構成を示すブロック図である。
【００３９】
図６の通常および冗長ワード線選択回路において、通常ワード線５６を選択するワード線選択経路に複数の遅延回路５８を並列に挿入しており、その遅延時間は冗長プログラム回路５１の遅延時間と等しい値、即ち冗長系における不良アドレス検出時間と同一の遅延時間に設定されている。
【００４０】
上記構成により、以下、その動作を説明する。
【００４１】
まず、通常ワード線５６を選択する場合、アドレスデータ５０が遅延回路５８を通りデコーダバッファ５３ａに入力され、通常ローカルデコーダ５３ｂが所望のワード線を立ち上げる。
【００４２】
また、冗長ワード線５７を選択する場合には、アドレスデータ５０が冗長プログラム回路５１を通りデコーダバッファ５３ａに入力される。
【００４３】
ここで、上記遅延回路５８と冗長プログラム回路５１の遅延時間が等しいため、通常ワード線５６を選択する場合と、通常ワード線５６を選択せずに冗長ワード線５７を選択する場合とのタイミングが等しくなり、メモリセル７の選択タイミングは何れのワード線選択経路を経ても同一となる。
【００４４】
次に、冗長ワード線５７を選択する場合、入力されるアドレスデータが冗長プログラム回路５１でヒットすると、この冗長プログラム回路５１から不良検出信号ＮＥＤＲ５２が出力される。この不良検出信号ＮＥＤＲ５２は冗長ローカルデコーダ５４に入力され、冗長ローカルデコーダ５４が冗長メモリセル５５の冗長ワード線５７を立ち上げると共に、上記不良検出信号ＮＥＤＲ５２はデコーダバッファ５３ａを介して通常ローカルデコーダ５３ｂにも入力され、不良ビットのある通常ワード線５６をディスエーブル（選択不可能状態）とする。このため、通常ローカルデコーダ５３ｂ以降はディスエーブル状態のままとなり、通常ワード線５６は選択されず、ビット線には冗長メモリセル５５からの正しいデータのみが出力される。
【００４５】
この特開平６−５０９３号公報の発明では、冗長プログラム回路５１の遅延時間と遅延回路５８の遅延時間とを等しくしたため、冗長ワード線選択系を使用したときと使用しないときとの通常ワード線５６を選択するタイミングを等しくすることができる。
【００４６】
【発明が解決しようとする課題】
しかしながら、図５に示すように、冗長マッチ信号および冗長ワード線選択信号の出力経路に、メモリセルの読み出しでは動作しない消去時処理回路や冗長ワード線強制選択回路が存在していると、それだけ余分な論理回路を通るので、冗長マッチ信号および冗長ワード線選択信号の出力が遅れてしまう。これは通常ワード線が選択される場合に比べ、冗長ワード線の選択が遅れることになり、メモリセル読出の高速化を妨げる要因になっている。
【００４７】
また、上記特開平６−５０９３では、図６に示すように、通常ワード線を選択する経路に冗長判定回路での遅延時間と等しい遅延回路５８を挿入して、冗長ワード線が選択された場合と立ち上がりタイミングを合わせ、センスアンプ動作タイミングを調整する。これでセンスマージンの確保ができたとしても、通常ワード線の選択を遅延させただけで同様にメモリセルの読み出しを高速化させているわけではない。
【００４８】
本発明は、上記事情に鑑みて為されたもので、メモリ動作に応じて不良ワード線の判定経路を最適化してアクセス時間を短縮化することにより冗長回路を使用してもメモリセルの選択タイミングの遅延を防止することができる半導体記憶装置およびこれを用いた電子情報機器を提供することを目的とする。
【００４９】
【課題を解決するための手段】
本発明の半導体記憶装置は、入力アドレス信号に基づいて冗長でない通常メモリセルをアクセスする通常ワード線選択回路と、該入力アドレス信号および不良アドレス信号に基づいて冗長メモリセルをアクセスする冗長ワード線選択回路とを有する半導体記憶装置において、該冗長ワード線選択回路は、メモリ動作がデータ読出時のみ第１冗長ワード線選択信号を用いて該冗長メモリセルをアクセスし、該メモリ動作がデータ書込およびデータ消去のいずれかのときに第２冗長ワード線選択信号を用いて該冗長メモリセルをアクセスするものであり、そのことにより上記目的が達成される。
【００５０】
また、好ましくは、本発明の半導体記憶装置における冗長ワード線選択回路は、前記データ読出時に前記第１冗長ワード線選択信号を出力するリード制御回路と、前記データ書込およびデータ消去のいずれかのときに前記第２冗長ワード線選択信号を出力するデータ書き込み・消去制御回路とを有する。
【００５１】
さらに、好ましくは、本発明の半導体記憶装置におけるリード制御回路は、メモリ動作状態のうちデータ読出状態を表す入力制御信号により駆動し、前記データ書込・消去制御回路は該入力制御信号により駆動停止する。
【００５２】
さらに、好ましくは、本発明の半導体記憶装置におけるデータ書込・消去制御回路は、消去時に消去処理する消去時処理回路と、該消去時処理回路からの出力を受け、前記データ書込およびデータ消去のいずれかのときに前記第２冗長ワード線選択信号を出力する冗長ワード線強制選択制御回路とを有する。
【００５３】
さらに、好ましくは、本発明の半導体記憶装置における冗長ワード線選択回路は、入力アドレスが不良アドレスに一致した場合に冗長判定信号を通常ワード線選択回路に出力して通常ワード線選択回路の動作を停止可能とする。
【００５４】
さらに、好ましくは、本発明の半導体記憶装置における冗長ワード線選択回路は、前記メモリ動作がデータ読出時のみ前記冗長判定信号を第１冗長判定信号として前記通常ワード線選択回路に出力し、該メモリ動作が前記データ書込およびデータ消去のいずれかのときに該冗長判定信号を第２冗長判定信号として前記通常ワード線選択回路に出力する。
【００５５】
さらに、好ましくは、本発明の半導体記憶装置における冗長ワード線選択回路は、前記入力アドレスが不良アドレスに一致した場合に該不良アドレスの不良ワード線を冗長ワード線に置き換えるかどうかを判定する判定信号を出力する冗長総合判定回路と、前記リード制御回路と、前記データ書込・消去制御回路と、該リード制御回路または該データ書込・消去制御回路からの冗長ワード線選択信号に基づいて所定の冗長ワード線を選択駆動する冗長ワード線用ドライバ回路とを備えている。
【００５６】
さらに、好ましくは、本発明の半導体記憶装置における冗長ワード線用ドライバ回路は、データ読出時のみ入力される第１冗長ワード線選択信号および、データ書込およびデータ消去のいずれかのときにのみ入力される第２冗長ワード線選択信号の何れかに基づいて所定の冗長ワード線を選択駆動する。
【００５７】
本発明の電子情報機器は、上記本発明の半導体記憶装置を用いて、メモリ動作としてのデータ読出とデータ書込およびデータ消去のいずれかとに応じて不良ワード線の判定および冗長ワード線の選択経路を最適化してアクセス時間を短縮化するようにしたものであり、そのことにより上記目的が達成される。
【００５８】
以上の構成を図２を用いて更に具体的に説明すると、本発明の半導体記憶装置は、その冗長ワード線を選択する回路系において、アドレス信号ＳＡＤ、および各アドレス信号の冗長マッチ信号ＳＡＭを入力とする冗長総合判定回路ＣＪＤの出力信号ＳＰ１は、消去時処理回路ＣＥＲに接続され、その出力信号ＳＰ２は冗長ワード線強制選択制御回路ＣＡＲに接続される。冗長ワード線強制選択制御回路ＣＡＲは、データ読出動作を意味するリードアクセス信号ＳＲＤＡＣによって動作しないように制御される。この冗長ワード線強制選択制御回路ＣＡＲの出力である第２冗長ワード線選択信号ＳＲＥＤ２は冗長ワード線ドライバＣＲＤＲＶ２に出力され、もう一つの出力である冗長マッチ信号ＳＭＡＤ２（第２冗長判定信号）は通常ワード線プリデコーダＣＰＤ２に出力される。一方、冗長総合判定回路ＣＪＤの出力信号ＳＰ１は、リードアクセス信号ＳＲＤＡＣによって読出し時のみ動作するリード制御回路ＣＲＤＣにも入力されており、リード制御回路ＣＲＤＣの出力である第１冗長ワード線選択信号ＳＲＥＤ１は冗長ワード線ドライバＣＲＤＲＶ２に出力され、もう一つの出力である冗長マッチ信号ＳＭＡＤ１（第１冗長判定信号）は通常ワード線プリデコーダＣＰＤ２に出力される。
【００５９】
また、本発明の冗長ワード線制御回路の出力を受けて冗長ワード線ＷＬＲＥＤをドライブする冗長ワード線ドライバＣＲＤＲＶ２は、冗長ワード線ドライバＣＲＤＲＶ２１として図３（ａ）に示すように、Ｐ型トランジスタＰ０，Ｎ型トランジスタＮ０，Ｎ１，Ｎ２およびワード線ドライブインバータＤＲＶで構成されている。ワード線ドライブインバータＤＲＶの電源とＰ型トランジスタＰ０のソースはワード線用電源ＨＷＬに接続されている。このＰ型トランジスタＰ０のゲートは接地電位となっている。ワード線ドライブインバータＤＲＶの制御ゲートＳＸ０には、Ｐ型トランジスタＰ０のドレインおよびＮ型トランジスタＮ０，Ｎ２のドレインが接続され、Ｎ型トランジスタＮ０，Ｎ２のソースにはＮ型トランジスタＮ１のドレインが接続され、Ｎ型トランジスタＮ１のソースは接地電位となっている。Ｎ型トランジスタＮ０，Ｎ１，Ｎ２のゲートにはそれぞれ、リード制御回路の出力である第１冗長ワード線選択信号ＳＲＥＤ１、メモリブロック選択信号ＳＢＬＫ、冗長ワード線強制選択制御回路ＣＡＲの出力である第２冗長ワード線選択信号ＳＲＥＤ２が入力される。
【００６０】
この冗長ワード線ドライバＣＲＤＲＶ２は、Ｐ型トランジスタＰ０を高抵抗に設定したタイプであるが、さらに違うタイプとしてラッチタイプがあり、これは、冗長ワード線ドライバＣＲＤＲＶ２２として図３（ｂ）に示すように、Ｐ型トランジスタＰ０，Ｐ１、Ｎ型トランジスタＮ０，Ｎ１，Ｎ２，Ｎ３、論理回路Ｃ０、ドライブインバータＤＲＶで構成される。ワード線ドライブインバータＤＲＶの電源とＰ型トランジスタＰ０，Ｐ１のソースは、ワード線用電源ＨＷＬに接続されている。Ｐ型トランジスタＰ０のドレイン、Ｐ型トランジスタＰ１のゲート、さらにＮ型トランジスタＮ３のドレインはノードＳＸ１に接続される。ドライブインバータＤＲＶの制御ゲートＳＸ０には、Ｐ型トランジスタＰ１のドレイン、Ｐ型トランジスタＰ０のゲート、およびＮ型トランジスタＮ０，Ｎ２のドレインが接続される。Ｎ型トランジスタＮ０，Ｎ２のソースにはＮ型トランジスタＮ１のドレインが接続され、Ｎ型トランジスタＮ１のソースは接地電位となっている。また、Ｎ型トランジスタＮ３のゲートには論理回路Ｃ０の出力端が接続される。また、Ｎ型トランジスタＮ０，Ｎ１，Ｎ２のゲートにはそれぞれ、リード制御回路の出力である第１冗長ワード線選択信号ＳＲＥＤ１、メモリブロック選択信号ＳＢＬＫ、冗長ワード線強制選択制御回路ＣＡＲの出力である第２冗長ワード線選択信号ＳＲＥＤ２が入力される。論理回路Ｃ０の入力には、同様にリード制御回路の出力である第１冗長ワード線選択信号ＳＲＥＤ１、冗長ワード線強制選択制御回路ＣＡＲの出力である第２冗長ワード線選択信号ＳＲＥＤ２、メモリブロック選択信号ＳＢＬＫが入力される。
【００６１】
上記構成により、以下、本発明の作用について説明する。
【００６２】
従来、データ読出、データ書込および消去などのメモリ動作に対して冗長ワード線選択回路が一括して冗長ワード線選択信号を出力するようにしていたが、本発明においては、データ読出と、それ以外のデータ書込および消去とに分けて回路構成し、データ読出とその以外のメモリ動作とに応じて不良ワード線の判定および冗長ワード線の選択経路を最適化して冗長ワード線選択信号を出力するようにしたので、メモリセル読出時には、それ以外のデータ書込および消去時に処理する回路を通過させる必要がなくなる。これによって、冗長ワード線が選択された場合でも冗長ワード線を立ち上げる制御信号が通常ワード線を立ち上げる制御信号に比べて不当に遅延することがなくなり、冗長メモリセルの選択タイミングの遅延が防止される。したがって、冗長ワード線の選択タイミングと通常ワード線の選択タイミングとは同じタイミングでアクセス可能となる。
【００６３】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施形態について、図１〜図３を参照しながら詳細に説明する。
【００６４】
図１は、本発明の半導体記憶装置の一実施形態における要部構成を示すブロック図である。なお、図４の構成部材と同様の作用効果を奏する部材には同様の符号を付す。
【００６５】
図１において、半導体記憶装置１０は、各アドレス冗長判定回路ＣＡＪＤと、通常および冗長ワード線制御回路ＣＸＤＥＣ２と、複数の通常メモリセルアレイＭＲＧおよび冗長メモリセルアレイＭＲＤと、複数の通常ワード線ドライバＣＤＲＶおよび冗長ワード線ドライバＣＲＤＲＶ２とを有している。
【００６６】
アドレス冗長判定回路ＣＡＪＤは、入力アドレス信号ＳＡＤと不良アドレス信号ＳＢＡＤとの一致判定が為され、入力アドレス信号ＳＡＤと不良アドレス信号とが一致したときに各アドレス信号に対する出力判定信号の各アドレス冗長マッチ信号ＳＡＭがハイレベルになり、入力アドレス信号ＳＡＤと不良アドレス信号とが不一致のときは各アドレス信号に対して各アドレス冗長マッチ信号ＳＡＭがローレベルになる。
【００６７】
通常および冗長ワード線制御回路ＣＸＤＥＣ２は、入力アドレス信号ＳＡＤと各アドレス冗長マッチ信号ＳＡＭとに基づいて、通常ワード線選択信号ＳＲＥＧ、第１冗長ワード線選択信号ＳＲＥＤ１および第２冗長ワード線選択信号ＳＲＥＤ２の何れかを出力する。即ち、通常および冗長ワード線制御回路ＣＸＤＥＣ２は、各アドレス冗長マッチ信号ＳＡＭがハイレベルのときに冗長ワード線選択信号ＳＲＥＤ１または２を出力し、各アドレス冗長マッチ信号ＳＡＭがローレベルのときに通常ワード線選択信号ＳＲＥＧを出力する。
【００６８】
通常メモリセルアレイＭＲＧおよび冗長メモリセルアレイＭＲＤは、メモリブロックと呼ばれる各メモリセルアレイ領域毎に複数設けられており、入力アドレス信号ＳＡＤに対応した複数のメモリセルに対してデータの書込みおよび読出しなどのメモリ動作が可能に構成されている。
【００６９】
通常ワード線ドライバＣＤＲＶおよび冗長ワード線ドライバＣＲＤＲＶ２は、各メモリセルアレイ領域毎に複数設けられており、入力アドレス信号ＳＡＤに対応した所定のメモリセルに対してデータ書込み、データ読出しおよび消去などのメモリ動作を行うために、入力アドレス信号ＳＡＤに対応した通常ワード線または冗長ワード線の選択処理を行う。
【００７０】
上記構成により、まず、複数で構成されるアドレス信号ＳＡＤは、通常および冗長ワード線制御回路ＣＸＤＥＣ２に入力されると共に、各アドレス冗長判定回路ＣＡＪＤにも入力される。各アドレス冗長判定回路ＣＡＪＤには不良アドレス信号ＳＢＡＤも入力されており、外部から入力されたアドレス信号ＳＡＤは、この不良アドレスＳＢＡＤとそれぞれ一致しているかどうかが判定される。入力アドレスが不良アドレスと一致していれば、各アドレス信号についての判定信号である各アドレス冗長マッチ信号ＳＡＭがハイレベルとなり、また、入力アドレスが不良アドレスと一致していなければ、各アドレス信号についての判定信号である各アドレス冗長マッチ信号ＳＡＭはローレベルになる。これら各アドレスが不良アドレスと一致しているか否かを示す各アドレス冗長マッチ信号ＳＡＭは通常および冗長ワード線制御回路ＣＸＤＥＣ２に送られる。
【００７１】
次に、通常および冗長ワード線制御回路ＣＸＤＥＣ２では、入力されたアドレス信号ＳＡＤや各アドレス冗長マッチ信号ＳＡＭに基づいて、通常ワード線選択信号ＳＲＥＧおよび冗長ワード線選択信号ＳＲＥＤ１または２の何れかか一方を出力する。このワード線選択信号は、メモリブロックと呼ばれるメモリセルアレイ領域毎に設けられた通常ワード線ドライバＣＤＲＶ、または冗長ワード線ドライバＣＲＤＲＶ２に出力される。
【００７２】
選択されたメモリブロック（メモリブロック信号ＳＢＬＫはハイレベル）において、通常ワード線ドライバＣＤＲＶまたは冗長ワード線ドライバＣＲＤＲＶ２を活性化して、入力アドレス信号ＳＡＤに対応した所定のメモリセルに対してデータ書込み、データ読出しおよび消去などのメモリ処理を行うために、所望の通常メモリセルアレイＭＲＧ内の通常ワード線ＷＬＲＥＧまたは、冗長メモリセルアレイＭＲＤ内の冗長ワード線ＷＬＲＥＤを立ち上げる。
【００７３】
図２は、本発明の通常および冗長ワード線選択回路の要部構成を示すブロック図である。
【００７４】
図２において、通常および冗長ワード線制御回路ＣＸＤＥＣ２は、冗長総合判定回路ＣＪＤと、リード制御回路ＣＲＤＣと、データ書込・消去制御回路であるリード以外制御回路としての消去時処理回路ＣＥＲおよび冗長ワード線強制選択制御回路ＣＡＲと、通常ワード線プリデコーダＣＰＤ２とを有している。これらの冗長総合判定回路ＣＪＤ、リード制御回路ＣＲＤＣ、消去時処理回路ＣＥＲ、冗長ワード線強制選択制御回路ＣＡＲおよび冗長ワード線ドライバＣＲＤＲＶ２により冗長ワード線選択回路ＣＸＲＥＤ２が構成され、また、通常ワード線プリデコーダＣＰＤ２および通常ワード線ドライバＣＤＲＶにより通常ワード線選択回路ＣＸＲＥＧ２が構成されている。
【００７５】
冗長総合判定回路ＣＪＤは、各アドレスが冗長アドレスと一致しているかどうかを示す不良判定信号である各アドレス冗長マッチ信号ＳＡＭと、外部から入力されたアドレス信号ＳＡＤとに基づいて、その入力アドレスが冗長アドレスかどうかを総合判定して出力信号ＳＰ１を出力する。
【００７６】
リード制御回路ＣＲＤＣは、冗長総合判定回路ＣＪＤからの出力信号ＳＰ１を入力するだけでなく、デバイスがメモリセルの読み出し可能状態であることを示すリードアクセス信号ＳＲＤＡＣを入力とし、メモリセルの読出し動作中においてのみ機能する。このリード制御回路ＣＲＤＣは、冗長ワード線ＷＬＲＥＤを駆動するべく、第１冗長ワード線選択信号ＳＲＥＤ１を冗長ワード線ドライバＣＲＤＲＶ２に出力する。さらに、リード制御回路ＣＲＤＣは、第１冗長判定信号として冗長マッチ信号ＳＭＡＤ１を通常ワード線プリデコーダＣＰＤ２に対して出力する。
【００７７】
消去時処理回路ＣＥＲは、冗長総合判定回路ＣＪＤからの出力信号ＳＰ１と、メモリアレイの消去時に特殊な処理を指示する消去時処理信号ＳＥＲとに基づいて、消去時にその特殊な処理を実行して、通常ワード線プリデコーダＣＰＤ２に不良ワード線選択用制御信号Ｓ２Ｒを出力すると共に、冗長ワード線強制選択制御回路ＣＡＲに出力信号ＳＰ２を出力する。
【００７８】
冗長ワード線強制選択制御回路ＣＡＲは、強制的に冗長ワード線ＷＬＲＥＤにアクセスできる機能を備えており、テスト時や前述した消去時に行われるプリプログラム中に使われる回路で、冗長ワード線強制選択信号ＳＲＡとアドレス信号ＳＡＤによって第２冗長ワード線選択信号ＳＲＥＤ２を出力する。この冗長ワード線強制選択制御回路ＣＡＲには、テストなどで冗長ワード線ＷＬＲＥＤに強制的にアクセスを指示する冗長ワード線強制選択信号ＳＲＡが入力され、第２冗長判定信号として冗長マッチ信号ＳＭＡＤ２、第２冗長ワード線選択信号ＳＲＥＤ２を出力する。また、冗長ワード線強制選択制御回路ＣＡＲは冗長ワード線ドライバＣＲＤＲＶ２に対して第２冗長ワード線選択信号ＳＲＥＤ２を出力して、冗長メモリセルアレイＭＲＤに配線される冗長ワード線ＷＬＲＥＤを駆動させる。さらに、冗長ワード線強制選択制御回路ＣＡＲには、デバイスがメモリセルの読出しが可能である状態を示すリードアクセス信号ＳＲＤＡＣが入力されており、冗長ワード線強制選択制御回路ＣＡＲは、デバイスが読み出し状態のときに動作せず、メモリセルへの書き込みや消去動作動作時およびテスト時などにおいてのみ動作する。
【００７９】
通常ワード線プリデコーダＣＰＤ２は、入力アドレス信号ＳＡＤ、不良ワード線選択用制御信号Ｓ２Ｒおよび冗長マッチ信号ＳＭＡＤとに基づいて、通常ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＤＲＶに出力する。このように、通常ワード線プリデコーダＣＰＤ２は通常ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＤＲＶに出力することにより、通常ワード線ドライバＣＤＲＶに対して通常メモリセルアレイＭＲＧに配線されるワード線ＷＬＲＥＧを駆動させる。通常ワード線プリデコーダＣＰＤ２は、通常ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＤＲＶに出力し、この通常ワード線ドライバＣＤＲＶに対して通常メモリセルアレイＭＲＧに配線されるワード線ＷＬＲＥＧを駆動させる。
【００８０】
上記構成により、以下に、上記通常および冗長ワード線制御回路ＣＸＤＥＣ２の動作について説明する。
【００８１】
まず、メモリセルの読み出しをする場合、即ち、デバイスがメモリセルの読出し可能である状態を示すリードアクセス信号ＳＲＤＡＣが電源電圧レベル（ハイレベル）である場合について、冗長ワード線ＷＬＲＥＤが選択される場合と選択されない場合について説明する。
【００８２】
デバイスに入力されたアドレス信号ＳＡＤと、各アドレスがそれぞれ不良ワード線の各アドレスとの各比較結果を示す判定信号の各アドレス冗長マッチ信号ＳＡＭが冗長総合判定回路ＣＪＤに入力され、ここで選択しようとするワード線が不良ワード線かどうかが判断される。外部入力のアドレス信号ＳＡＤは同時に通常ワード線プリデコーダＣＰＤ２にも入力されている。また、このアドレス信号ＳＡＤは、テストなどで使用する冗長ワード線強制選択制御回路ＣＡＲにも入力される。
【００８３】
冗長総合判定回路ＣＪＤで、入力アドレスＳＡＤが不良ワード線を示すと判断された場合に、冗長ワード線選択を示す出力信号ＳＰ１がハイレベルとなって、リード制御回路ＣＲＤＣと消去時処理回路ＣＥＲとに入力される。デバイスに要求する動作がデータ読み出しであれば、ここでは何も処理せず（不良ワード線選択用制御信号Ｓ２Ｒは発行されない）、その出力信号ＳＰ１の情報はそのまま次段の出力信号ＳＰ２へと伝達される。
【００８４】
ところが、デバイスがメモリセルの読出し可能である状態を示すリードアクセス信号ＳＲＤＡＣがハイレベルであるため、出力信号ＳＰ２が入力された冗長ワード線強制選択制御回路ＣＡＲは動作しない。つまり、出力信号ＳＰ２が如何なる状態であっても第２冗長ワード線選択信号としての冗長ワード線選択信号ＳＲＥＤ２および冗長マッチ信号ＳＭＡＤ２は接地レベルとなる。
【００８５】
これに対して、リード制御回路ＣＲＤＣはリードアクセス信号ＳＲＤＡＣがハイレベルであることから、動作状態にある。冗長総合判定回路ＣＪＤで入力アドレスＳＡＤが不良ワード線を示すと判断された場合、第１冗長ワード線選択信号としての冗長ワード線選択信号ＳＲＥＤ１がハイレベルとなり、リード制御回路ＣＲＤＣから冗長ワード線ドライバＣＲＤＲＶ２を通じて冗長ワード線ＷＬＲＥＤを立ち上げる。また、通常ワード線選択信号ＳＲＥＧをローレベルにする必要があるので、リード制御回路ＣＲＤＣは冗長マッチ信号ＳＭＡＤ１をハイレベルにして、リード制御回路ＣＲＤＣから冗長マッチ信号ＳＭＡＤ１を通常ワード線プリデコーダＣＰＤ２に出力して通常ワード線プリデコーダＣＰＤ２を選択不能状態（動作停止状態）にする。
【００８６】
これに対して、選択しようとするワード線が不良ワード線と判断されない場合、冗長総合判定回路ＣＪＤは冗長ワード線選択を示す出力信号ＳＰ１を発行しない。つまり出力信号ＳＰ１はローレベルである。前述したようにメモリセルの読み出しを行う場合には、消去時処理回路ＣＥＲでは何も処理されないので、消去時処理回路ＣＥＲの出力信号ＳＰ２は前段の出力信号ＳＰ１と同じローレベルである。
【００８７】
消去時処理回路ＣＥＲからの信号ＳＰ２は引き続き冗長ワード線強制選択制御回路ＣＡＲに入力されるが、読み出し動作ではリードアクセス信号ＳＲＤＡＣはローレベルであるから、冗長ワード線強制選択制御回路ＣＡＲは動作せず、その出力である冗長ワード線選択信号ＳＲＥＤ２および冗長マッチ信号ＳＭＡＤ２は共にローレベルになる。
【００８８】
一方、リード制御回路ＣＲＤＣはリードアクセス信号ＳＲＤＡＣがハイレベルであるから機能しているが、選択しようとするワード線が不良ワード線と判断されない場合には冗長ワード線選択を示す出力信号ＳＰ１はローレベルである。したがって、その出力である冗長マッチ信号ＳＭＡＤ１および冗長ワード線選択信号ＳＲＥＤ１は共にローレベルになり、冗長ワード線ＷＬＲＥＤは一切選択されない。
【００８９】
また、アドレス信号ＳＡＤは通常ワード線プリデコーダＣＰＤ２にも入力されている。この場合、冗長マッチ信号ＳＭＡＤ１，ＳＭＡＤ２はローレベルであるから、通常ワード線プリデコーダＣＰＤ２は平行してアドレス信号ＳＡＤを処理して通常ワード線選択信号ＳＲＥＧを発行し、これを入力した通常ワード線ドライバＣＤＲＶに対して所望の通常ワード線ＷＬＲＥＧを駆動する。
【００９０】
このようにして、メモリセルの読出し時において冗長ワード線が選択される場合には、冗長総合判定回路ＣＪＤからの判定出力信号ＳＰ１によって、従来の構成（図５参照）のように消去時処理回路ＣＥＲ、冗長ワード線強制選択制御回路ＣＡＲを介して冗長ワード線選択信号ＳＲＥＤ２として出力されて冗長ワード線が駆動されるのではなく、メモリセル読出し時のみ動作するリード制御回路ＣＲＤＣだけを介し、即ち、メモリセル読出し時に必要な機能だけで構成された判定選択経路（冗長総合判定回路ＣＪＤからリード制御回路ＣＲＤＣ）を介し、第１冗長ワード線選択信号としての冗長ワード線選択信号ＳＲＥＤ１が出力される。これによって、冗長ワード線が駆動される方が消去時処理回路ＣＥＲさらに冗長ワード線強制選択制御回路ＣＡＲを介して冗長ワード線を駆動するよりも遅時間を最小にすることができて、メモリセル読出し時間の大幅な短縮が実現できる。
【００９１】
次に、デバイスがメモリセル読み出し状態ではない場合、即ち、データの書き込みや消去の場合における回路動作において、冗長ワード線ＷＬＲＥＤが選択される場合と選択されない場合について説明する。まず、任意の入力アドレスに対する書き込み動作を説明する。
【００９２】
冗長総合判定回路ＣＪＤで、入力されたアドレス信号ＳＡＤが不良ワード線を示すと判断された場合、冗長ワード線選択を示す判定出力信号ＳＰ１がハイレベルになり、この判定出力信号ＳＰ１がリード制御回路ＣＲＤＣおよび消去時処理回路ＣＥＲに出力される。デバイスに要求する動作が書き込みであるから、消去時処理回路ＣＥＲでは何も処理されず（不良ワード線選択用制御信号Ｓ２Ｒは発行されない）、判定出力信号ＳＰ１の情報はそのまま次段の判定出力信号ＳＰ２へと伝達される。
【００９３】
また、ここで、デバイスがメモリセルの読出し可能である状態を示すリードアクセス信号ＳＲＤＡＣがローレベルであるため、リード制御回路ＣＲＤＣは動作しない。つまり、冗長総合判定回路ＣＪＤからの出力信号ＳＰ１が如何なる状態であっても、リード制御回路ＣＲＤＣからの冗長ワード線選択信号ＳＲＥＤ１および冗長マッチ信号ＳＭＡＤ１は接地レベルである。
【００９４】
さらに、消去時処理回路ＣＥＲからの判定出力信号ＳＰ２が入力された冗長ワード線強制選択制御回路ＣＡＲでは、前述した通り、テストや消去動作中のプリプログラムでしか機能しないので、ここでも処理されず出力信号ＳＰ２の情報はそのまま冗長ワード線選択信号ＳＲＥＤ２となる。このとき、冗長ワード線ＷＬＲＥＤが選択されることから、通常ワード線選択信号ＳＲＥＧをディスエーブル（選択不能状態）する必要があるので、冗長ワード線強制選択制御回路ＣＡＲからは冗長マッチ信号ＳＭＡＤ２がハイレベルとなって通常ワード線プリデコーダＣＰＤ２に出力される。このとき、通常ワード線プリデコーダＣＰＤ２は選択不能状態になっている。
【００９５】
これに対して、選択しようとするワード線が不良ワード線と判断されない場合、冗長総合判定回路ＣＪＤは冗長ワード線選択を示す判定出力信号ＳＰ１を発行しない。つまり、判定出力信号ＳＰ１はローレベルである。メモリセルへの書き込み動作では、消去時処理回路ＣＥＲでは何も処理されないので、消去時処理回路ＣＥＲの出力信号ＳＰ２は前段の判定出力信号ＳＰ１と同じローレベルである。出力信号ＳＰ２は引き続き冗長ワード線強制選択制御回路ＣＡＲに入力されるが、書き込み動作では冗長ワード線強制選択信号ＳＲＡが発行されない。したがって、冗長ワード線選択信号ＳＲＥＤ２および冗長マッチ信号ＳＭＡＤ２は共にローレベルであり、冗長ワード線ＷＬＲＥＤは一切駆動されない。
【００９６】
一方、入力アドレス信号ＳＡＤは通常ワード線プリデコーダＣＰＤ２にも入力されている。冗長マッチ信号ＳＭＡＤ１はローレベルであるから通常ワード線プリデコーダＣＰＤ２は平行してアドレス信号ＳＡＤを処理して通常ワード線選択信号ＳＲＥＧを発行し、これを入力した通常ワード線ドライバＣＤＲＶは所望の通常ワード線ＷＬＲＥＧを駆動する。
【００９７】
次に、消去動作の回路動作について説明する。
【００９８】
ここでは、消去処理前の過剰消去を防ぐプリプログラムの処理に着目して説明する。プリプログラムでは、選択メモリブロック内のワード線を順番に立ち上げて書き込みが行われる。このとき、消去時処理信号ＳＥＲはハイレベルである。仮に、アクセスしたワード線が不良ワード線として冗長総合判定回路ＣＪＤが判断し、出力信号ＳＰ１をハイレベルとして発行すると、消去時処理回路ＣＥＲは、アクセスした不良ワード線とショートしている隣の不良ワード線とを両方アクセス（二重選択）するように通常ワード線プリデコーダＣＰＤ２に不良ワード線選択用制御信号Ｓ２Ｒを送る。これを受けた通常ワード線プリデコーダＣＰＤ２は、対応した通常ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＲＤＲＶ２に信号出力し、隣り合う不良ワード線のペアを立ち上げる仕組みになっている。
【００９９】
不良ワード線選択用制御信号Ｓ２Ｒは、不良ワード線が選択されている間のみハイレベルで、正常な通常ワード線を選択している間はローレベルである。通常ワード線へのプリプログラムが終了すると、次に、冗長ワード線を選択し同様にプリプログラムを行う。この場合、冗長ワード線は何れかの不良ワード線の置き換えをしている、していないにかかわらず強制的に選択される。つまり、冗長ワード線強制選択信号ＳＲＡがハイレベルになること、およびアドレス信号ＳＡＤによって冗長ワード線強制選択制御回路ＣＡＲが冗長ワード線ドライバＣＲＤＲＶ２に冗長ワード線選択信号ＳＲＥＤ２を送ることで冗長ワード線ＷＬＲＥＤを立ち上げ、メモリ処理を行う。このとき、冗長マッチ信号ＳＭＡＤ２はハイレベルである。したがって、通常ワード線プリデコーダＣＰＤ２は選択不能状態で通常ワード線選択信号ＳＲＥＧおよび通常ワード線ＷＬＲＥＧ共にローレベルである。
【０１００】
ここまでは、本発明の読み出し時の選択経路と書き込みおよび消去時の選択経路を分けた冗長ワード線選択回路ＣＸＲＥＤ２の構成、その動作について説明してきたが、以下に、本発明の冗長ワード線選択信号ＳＲＥＤ１または２の出力を受けて動作する冗長ワード線ドライバＣＲＤＲＶ２の構成および、その動作について説明する。
【０１０１】
図３（ａ）はインバータ型冗長ワード線ドライバの一例を示す回路図である。
【０１０２】
図３（ａ）において、インバータ型の冗長ワード線ドライバＣＲＤＲＶ２１は、ワード線ドライブインバータＤＲＶ、Ｐ型トランジスタＰ０，Ｎ型トランジスタＮ０〜Ｎ１で構成されている。
【０１０３】
Ｐ型トランジスタＰ０のゲートは接地電位となっていて、ワード線ドライブインバータＤＲＶの制御ゲートＳＸ０には、Ｐ型トランジスタＰ０のドレインおよびＮ型トランジスタＮ０，Ｎ２が並列に接続され、Ｎ型トランジスタＮ０，Ｎ２のソースにはＮ型トランジスタＮ１のドレインが接続され、Ｎ型トランジスタＮ１のソースは接地されている。Ｎ型トランジスタＮ０のゲートにはリード制御回路ＣＲＤＣからの出力である冗長ワード線選択信号ＳＲＥＤ１が印加され、Ｎ型トランジスタＮ２のゲートには冗長ワード線強制選択制御回路ＣＡＲからの出力である冗長ワード線選択信号ＳＲＥＤ２が印加され、Ｎ型トランジスタＮ１のゲートにはメモリブロック選択信号ＳＢＬＫが印加されている。このように、冗長ワード線ドライバＣＲＤＲＶ２１は、Ｐ型トランジスタＰ０を高抵抗に設定して、ワード線用電源ＨＷＬ、冗長ワード線選択信号ＳＲＥＤ１，ＳＲＥＤ２およびメモリブロック選択信号ＳＢＬＫを入力とし、ワード線用電源ＨＷＬおよびメモリブロック選択信号ＳＢＬＫがハイレベルのときに、冗長ワード線選択信号ＳＲＥＤ１およびＳＲＥＤ２の何れかがハイレベルになれば、ワード線ドライブインバータＤＲＶから冗長ワード線ＷＬＲＥＤへの選択信号がハイレベルになる。
【０１０４】
上記構成により、以下、その動作を、デバイスが読み出し状態である場合において説明する。
【０１０５】
まず、メモリブロックが選択されると、ブロック選択信号ＳＢＬＫがハイレベルとなり、Ｎ型トランジスタＮ１はオンする。入力アドレスが不良ワード線を選択した場合、冗長ワード線選択回路ＣＸＲＥＤ２系においてリード制御回路ＣＲＤＣから冗長ワード線選択信号ＳＲＥＤ１がハイレベルになって出力される。これによって、Ｎ型トランジスタＮ０がオンし、ノードＳＸ０は接地レベルにひかれる。これに従って、冗長ワード線ドライブインバータＤＲＶは冗長ワード線ＷＬＲＥＤをワード線電圧レベルＨＷＬに駆動する。
【０１０６】
次に、デバイスが書き込みや消去状態のとき、メモリブロックが選択されると、同様にブロック選択信号ＳＢＬＫがハイレベルとなり、Ｎ型トランジスタＮ１はオンする。入力アドレスが不良ワード線を選択した場合、冗長ワード線選択回路ＣＸＲＥＤ２系において、今度は、冗長ワード線強制選択制御回路ＣＡＲから冗長ワード線選択信号ＳＲＥＤ２がハイレベルになって出力されることにより、Ｎ型トランジスタＮ２がオンし、この場合にもノードＳＸ０は接地レベルにひかれる。これに従って、読み出しの場合と同様に冗長ワード線ドライブインバータＤＲＶは冗長ワード線ＷＬＲＥＤをワード線電圧レベルＨＷＬに駆動する。
【０１０７】
図３（ｂ）はラッチ型冗長ワード線ドライバの一例を示す回路図である。
【０１０８】
図３（ｂ）において、ラッチ型の冗長ワード線ドライバＣＲＤＲＶ２２は、Ｐ型トランジスタＰ０，Ｐ１、Ｎ型トランジスタＮ０〜Ｎ３、論理回路Ｃ０、ドライブインバータＤＲＶで構成されている。
【０１０９】
ワード線ドライブインバータＤＲＶの電源とＰ型トランジスタＰ０，Ｐ１のソースは、ワード線用電源ＨＷＬに接続されている。Ｐ型トランジスタＰ０のドレイン、Ｐ型トランジスタＰ１のゲート、さらにＮ型トランジスタＮ３のドレインがノードＳＸ１に接続され、Ｎ型トランジスタＮ３のソースは接地されている。また、冗長ワード線ドライブインバータＤＲＶの制御ゲートＳＸ０には、Ｐ型トランジスタＰ１のドレイン、Ｐ型トランジスタＰ０のゲートおよびＮ型トランジスタＮ０，Ｎ２のドレインが接続されている。さらに、Ｎ型トランジスタＮ０，Ｎ２のソースにはＮ型トランジスタＮ１のドレインが接続され、Ｎ型トランジスタＮ１のソースは接地されている。また、Ｎ型トランジスタＮ０のゲートにはリード制御回路ＣＲＤＣの出力である冗長ワード線選択信号ＳＲＥＤ１が印加され、Ｎ型トランジスタＮ２のゲートには冗長ワード線強制選択制御回路ＣＡＲの出力である冗長ワード線選択信号ＳＲＥＤ２が印加され、Ｎ型トランジスタＮ１のゲートにはメモリブロック選択信号ＳＢＬＫが印加されている。また、Ｎ型トランジスタＮ３のゲートには、オアゲートとナンドゲートからなる論理回路Ｃ０からの出力が印加されている。論理回路Ｃ０の入力には、オアゲートの入力として、リード制御回路ＣＲＤＣの出力である冗長ワード線選択信号ＳＲＥＤ１と、冗長ワード線強制選択制御回路ＣＡＲの出力である冗長ワード線選択信号ＳＲＥＤ２とが入力し、ナンドゲートの入力として、オアゲートの出力とメモリブロック選択信号ＳＢＬＫとが入力している。
【０１１０】
上記構成により、以下、その動作を、デバイスが読み出し状態である場合において説明する。
【０１１１】
まず、メモリブロックが選択されると、ブロック選択信号ＳＢＬＫがハイレベルとなり、Ｎ型トランジスタＮ１はオンする。入力アドレスが不良ワード線を選択した場合、冗長ワード線選択回路ＣＸＲＥＤ２系においてリード制御回路ＣＲＤＣからの冗長ワード線選択信号ＳＲＥＤ１がハイレベルとなることで、Ｎ型トランジスタＮ０がオンし、ノードＳＸ０は接地レベルにひかれる。このとき、Ｐ型トランジスタＰ０がオンし、ノードＳＸ１はワード線電圧レベルＨＷＬに引き上げられる。すると、Ｐ型トランジスタＰ１はオフする。これと同時に、論理回路Ｃ０の働きでＮ型トランジスタＮ３はオフしている。これに従って、冗長ワード線ドライブインバータＤＲＶは冗長ワード線ＷＬＲＥＤをワード線電圧レベルＨＷＬに駆動する。
【０１１２】
次に、デバイスが書き込みや消去状態のときに、メモリブロックが選択されると、同様に、ブロック選択信号ＳＢＬＫがハイレベルとなり、Ｎ型トランジスタＮ１はオンする。入力アドレスが不良ワード線を選択した場合、冗長ワード線選択回路ＣＸＲＥＤ２系において、今度は、冗長ワード線強制選択制御回路ＣＡＲからの冗長ワード線選択信号ＳＲＥＤ２がハイレベルになる。これによって、Ｎ型トランジスタＮ２がオンし、ノードＳＸ０は接地レベルにひかれる。このとき、Ｐ型トランジスタＰ０がオンし、ノードＳＸ１はワード線電圧レベルＨＷＬに引き上げられる。すると、前述した動作と同様に、Ｐ型トランジスタＰ１はオフする。同時に、論理回路Ｃ０の働きでＮ型トランジスタＮ３はオフしている。これに従って、読み出しの場合と同様に、冗長ワード線ドライブインバータＤＲＶは冗長ワード線ＷＬＲＥＤをワード線電圧レベルＨＷＬに駆動する。
【０１１３】
このように、本実施形態では、複数本の冗長ワード線選択信号ＳＲＥＤ１または２が一つの冗長ワード線ドライバＣＲＤＲＶ２に入力されるが、冗長ワード線ドライバＣＲＤＲＶ２として、図３（ａ）に示したインバータ型冗長ワード線ドライバＣＲＤＲＶ２１や、図３（ｂ）に示したラッチ型冗長ワード線ドライバＣＲＤＲＶ２２を簡単に本発明の通常および冗長ワード線制御回路ＣＸＤＥＣ２に対して接続して適用することができる。通常および冗長ワード線制御回路ＣＸＤＥＣ２に対してこれら以外の方式のワード線ドライバに適用しても勿論かまわない。
【０１１４】
以上により、本実施形態の半導体記憶装置１０は、入力アドレス信号ＳＡＤに基づいて冗長でない通常メモリセルをアクセスする通常ワード線選択回路ＣＸＲＥＧ２と、入力アドレス信号ＳＡＤおよび不良アドレス信号ＳＢＡＤに基づいて冗長メモリセルをアクセスする冗長ワード線選択回路ＣＸＲＥＤ２とを備え、冗長ワード線選択回路ＣＸＲＥＤ２は、データ読出動作時に専用の冗長ワード線選択信号ＳＲＥＤ１を出力するリード制御回路ＣＲＤＣと、データ読出動作以外のときに専用の冗長ワード線選択信号ＳＲＥＤ２を出力するリード以外制御回路と、冗長ワード線選択信号ＳＲＥＤ１または２に基づいて所定の冗長メモリセルをアクセスする冗長ワード線ドライバＣＲＤＲＶ２とを有している。
【０１１５】
このような本実施形態によれば、冗長ワード線が選択された場合、メモリセル読出時には機能しないリード以外制御回路を介して冗長ワード線が立ち上がるのを防ぐため、最適化された読出時専用のリード制御回路ＣＲＤＣを設けることでリード以外制御回路による回路遅延を減らし、通常ワード線が選択された場合と同等の遅延時間でワード線選択処理を行うことができる。これによって、本発明では、読み出しアクセスタイムの高速化を図ることができる。これに対して、従来の特開平６−５０９３号公報では、通常ワード線を選択する経路に冗長判定回路での遅延時間と等しい遅延回路を挿入して、冗長ワード線が選択された場合と立ち上がりタイミングを合わせているものであって、何等、読出時間を短縮しているものではない。
【０１１６】
なお、上記実施形態では、半導体記憶装置について説明したが、本発明の半導体記憶装置を携帯電話装置やコンピュータなどのような電子情報機器に容易に組み込むことができて、本発明の効果を奏することができる。例えば、図７に示すように、電子情報機器１１が、フラッシュメモリとしてのフラッシュＥＥＰＲＯＭなどの情報記憶手段と、操作入力手段と、初期画面や情報処理結果などを表示する液晶表示装置などの表示手段と、操作入力手段からの各種操作指令（例えば携帯電話器の各種機能に対する入力操作）を受けて、所定の情報処理プログラムやそのデータに基づいて、情報記憶手段に対して各種情報処理するＣＰＵ（中央処理演算装置）とを有する場合に、情報の読出処理と、これ以外の書込処理および消去処理などメモリ動作に応じて不良ワード線の判定および冗長ワード線の選択経路を最適化してアクセス時間を短縮化する本発明の半導体記憶装置を情報記憶手段として容易に用いることができる。
【０１１７】
また、図３（ａ）のインバータ型冗長ワード線ドライバＣＲＤＲＶ２１や、図３（ｂ）のラッチ型冗長ワード線ドライバＣＲＤＲＶ２２において、冗長ワード線を選択する信号の一つにブロック選択信号を加えてあるが、メモリアレイの構成によっては、このブロック選択信号は無くても構わないし、他の選択信号であってもなんら差し支えはなく自由な構成でよい。
【０１１８】
【発明の効果】
以上のように、本発明によれば、メモリ動作に応じて不良ワード線の判定および冗長ワード線の選択経路を最適化して冗長ワード線選択信号を出力するため、メモリセル読出時には、それ以外のデータ書込および消去時に処理する回路を通過させる必要がなく、冗長ワード線を立ち上げる制御信号の不当な遅延を防止することができ、読み出し時間の短縮化を容易に図ることができる。
【図面の簡単な説明】
【図１】本発明の通常ワード線および冗長ワード線の選択制御系における要部構成を示すブロック図である。
【図２】本発明の通常および冗長ワード線選択回路における要部構成例を示すブロック図である。
【図３】（ａ）は本発明のインバータ型冗長ワード線ドライバの一例を示す回路図、（ｂ）は本発明のラッチ型冗長ワード線ドライバの一例を示す回路図である。
【図４】従来の通常ワード線および冗長ワード線の選択制御系における要部構成を示すブロック図である。
【図５】従来の通常および冗長ワード線選択回路における要部構成例を示すブロック図である。
【図６】従来の通常および冗長ワード線選択制御回路における他の要部構成例を示すブロック図である。
【図７】本発明の半導体記憶装置を電子情報機器に適用させた場合の電子情報機器の基本構成を示すブロック図である。
【符号の説明】
１０    半導体記憶装置
１１    電子情報機器
ＣＸＲＥＤ２    冗長ワード線選択回路
ＣＸＲＥＧ２    通常ワード線選択回路
ＣＸＤＥＣ２    通常及び冗長ワード線制御回路
ＣＪＤ    冗長総合判定回路
ＣＲＤＣ    リード制御回路
ＳＰ１，ＳＰ２    内部ノード
ＣＥＲ    消去時処理回路
ＣＡＲ    冗長ワード線強制選択制御回路
ＣＰＤ２    通常ワード線プリデコーダ
ＣＲＤＲＶ２，２１，２２    冗長ワード線ドライバ
ＣＲＤＶ    通常ワード線ドライバ
ＷＬＲＥＤ    冗長ワード線
ＷＬＲＥＧ    通常ワード線
ＭＲＤ    冗長メモリセルアレイ
ＭＲＧ    通常メモリセルアレイ
ＨＷＬ    ワード線用電源ノード
Ｐ０，Ｐ１    Ｐ型トランジスタ
Ｎ０，Ｎ１，Ｎ２，Ｎ３    Ｎ型トランジスタ
Ｃ０    論理回路
ＳＸ０，ＳＸ１    冗長ワード線ドライバ内部ノード
ＤＲＶ    ワード線ドライブインバータ
ＳＡＤ    アドレス信号
ＳＡＭ    各アドレス冗長マッチ信号
ＳＲＤＡＣ    リードアクセス信号
ＳＭＡＤ１，ＳＭＡＤ２    冗長マッチ信号
ＳＥＲ    消去時処理信号
Ｓ２Ｒ    不良ワード線選択用制御信号
ＳＲＡ    冗長ワード線強制選択信号
ＳＲＥＤ１，ＳＲＥＤ２    冗長ワード線選択信号
ＳＲＥＧ    通常ワード線選択信号
ＳＢＬＫ    メモリブロック選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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