(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳ工程と互換性がある単一ポリＥＰＲＯＭセルペアを含むＥＰＲＯＭデバイスの製造方法であって、
ストライプ状アクティブ領域を画定する分離領域を有する第二導電型の基板を提供する工程と、
前記分離領域と前記ストライプ状アクティブ領域の下に位置する第一導電型の深ウェルを前記基板に形成する工程と、
前記ストライプ状アクティブ領域上にゲート酸化層を形成する工程と、
前記ゲート酸化層上に導電層を形成する工程と、
前記導電層を画定して、島状の一対の浮遊ゲートと、ストライプ状で、前記ストライプ状アクティブ領域に垂直な一対の選択ゲートを形成し、前記一対の浮遊ゲートと前記一対の選択ゲートとの間にギャップを形成する工程と、
前記第一導電型の深ウェル内に第二導電型のウェルを形成し、この第二導電型のウェルを、前記一対の選択ゲートの間および前記一対の選択ゲートと前記一対の浮遊ゲートの下に配置する工程と、
前記第二導電型のウェルの側壁に、第一導電型の一対のソースを形成する工程と、
前記一対の選択ゲート間の前記第二導電型のウェル内に、前記一対のソースのそれぞれに対応する第一導電型のドレインを形成する工程とを含み、
前記第一導電型の深ウエルは、前記一対のソースおよび前記第二導電型のウエルの下に形成され、前記一対のソースを互いに接続することを特徴とするＥＰＲＯＭデバイスの製造方法。
【請求項２】
前記分離領域がフィールド酸化層であることを特徴とする請求項１に記載のＥＰＲＯＭデバイスの製造方法。
【請求項３】
前記分離領域がシャロートレンチ分離であることを特徴とする請求項１に記載のＥＰＲＯＭデバイスの製造方法。
【請求項４】
前記導電層がポリシリコン層であることを特徴とする請求項１に記載のＥＰＲＯＭデバイスの製造方法。
【請求項５】
前記一対の浮遊ゲートと前記一対の選択ゲートを形成する前記工程が、
前記導電層上に、前記一対の浮遊ゲートと前記一対の選択ゲートのパターンを備えるマスク層を形成することと、
前記マスク層の側壁に、前記一対の浮遊ゲートと前記一対の選択ゲート間のギャップを制御する複数のスペーサを形成することと、
前記マスク層のスペーサをエッチングマスクとして、前記導電層をエッチングすることと、
を含むことを特徴とする請求項１に記載のＥＰＲＯＭデバイスの製造方法。
【請求項６】
前記第二導電型のウェルを形成する前記工程が、
前記マスク層と前記スペーサと前記導電層との上に、前記ドレインに対応するパターンを備え、しかも前記一対の選択ゲートと平行なフォトレジスト層を形成することと、
前記フォトレジスト層をマスクとして、前記第一導電型の深ウェルに、第二導電型のドーパントを打ち込むことと、
前記フォトレジスト層を除去することと、
前記ドーパントを熱的にドライブして、第二導電型のストライプ状ウェルを形成することと、
前記マスク層と前記スペーサを除去することと、
を含むことを特徴とする請求項５に記載のＥＰＲＯＭデバイスの製造方法。
【請求項７】
前記導電層の表面上に誘電層を形成し、前記一対の浮遊ゲートと前記一対の選択ゲートとの間の前記ギャップを充填することを特徴とする請求項１に記載のＥＰＲＯＭデバイスの製造方法。
【請求項８】
第二導電型の基板上に単一ポリＥＰＲＯＭセルペアを含むＥＰＲＯＭデバイスであって、
前記基板に配置されストライプ状アクティブ領域を画定する分離領域と、
前記基板上に形成され前記分離領域と前記ストライプ状アクティブ領域の下に位置する第一導電型の深ウェルと、
前記基板の前記ストライプ状アクティブ領域上に配置されたゲート酸化層と、
前記ゲート酸化層と前記分離領域上に配置され、ストライプ状で、前記ストライプ状アクティブ領域に垂直である一対の選択ゲートと、
前記ゲート酸化層上に配置され、前記ストライプ状アクティブ領域に対応し、前記一対の選択ゲートの間にギャップを形成する一対の浮遊ゲートと、
前記第一導電型の深ウェル内に形成され、前記一対の選択ゲートの間および前記一対の選択ゲートと前記一対の浮遊ゲートの下に位置する第二導電型のウェルと、
前記第二導電型のウェルの両側に配置された第一導電型の一対のソースと、
前記一対の選択ゲート間の前記第二導電型ウェル内に配置され前記一対のソースのそれぞれに対応する第一導電型のドレインとを備え、
前記第一導電型の深ウエルは、前記一対のソースおよび前記第二導電型のウエルの下に形成され、前記一対のソースを互いに接続することを特徴とするＥＰＲＯＭデバイス。
【請求項９】
前記分離領域がフィールド酸化層であることを特徴とする請求項８に記載のＥＰＲＯＭデバイス。
【請求項１０】
前記分離領域がシャロートレンチ分離であることを特徴とする請求項８に記載のＥＰＲＯＭデバイス。
【請求項１１】
前記一対の浮遊ゲートと前記一対の選択ゲートがポリシリコンであることを特徴とする請求項８に記載のＥＰＲＯＭデバイス。
【請求項１２】
前記一対のソースが、前記一対の浮遊ゲートの半幅へ横方向に延びていることを特徴とする請求項８に記載のＥＰＲＯＭデバイス。
【請求項１３】
単一ポリＥＰＲＯＭセルペアを含むＥＰＲＯＭデバイスをプログラミングするＥＰＲＯＭデバイスのプログラミング方法であって、
前記ＥＰＲＯＭデバイスは、
第二導電型の基板に配置されストライプ状アクティブ領域を画定する分離領域と、
前記分離領域と前記ストライプ状アクティブ領域下に位置する第一導電型の深ウェルと、
前記基板の前記ストライプ状アクティブ領域上に配置されたゲート酸化層と、
前記ゲート酸化層と前記分離領域上に配置され、ストライプ状で、前記ストライプ状アクティブ領域に垂直である一対の選択ゲートと、
前記ゲート酸化層上に配置され、前記ストライプ状アクティブ領域に対応し、前記一対の選択ゲートとの間にギャップを形成する一対の浮遊ゲートと、
前記第一導電型の深ウェル内に形成され、前記一対の選択ゲートの間および前記一対の選択ゲートと前記一対の浮遊ゲートの下に位置する第二導電型のウェルと、
前記第二導電型のウェルの両側に配置された第一導電型の一対のソースと、
前記一対の選択ゲート間の前記第二導電型ウェル内に配置され前記一対のソースのそれぞれに対応する第一導電型のドレインとを備え、前記第一導電型の深ウエルは、前記一対のソースおよび前記第二導電型のウエルの下に形成され、前記一対のソースを互いに接続し、
前記プログラミング方法は、プログラミングバイアス電圧を選択されたメモリセルに印加するステップを含み、このステップは、
ほぼ１．５〜２Ｖの第一正電圧を、前記選択されたメモリセルの前記選択ゲートに印加することと、
ほぼ１０〜１２Ｖの第二正電圧を、前記一対のソースに印加することと、
前記第二導電型のウェルを接地することと、
前記ドレインを接地することと、
選択されないメモリセルの前記選択ゲートを接地することとを含み、
前記プログラミングバイアス電圧は荷電キャリアのソース端注入を生じ、前記選択されたメモリセルの前記浮遊ゲートに前記荷電キャリアを蓄積することを特徴とするＥＰＲＯＭデバイスのプログラミング方法。
【請求項１４】
単一ポリＥＰＲＯＭセルペアを含むＥＰＲＯＭデバイスからデータを読み取るＥＰＲＯＭデバイスの読み取り方法であって、
前記ＥＰＲＯＭデバイスは、
第二導電型の基板に配置されストライプ状アクティブ領域を画定する分離領域と、
前記分離領域と前記ストライプ状アクティブ領域下に位置する第一導電型の深ウェルと、
前記基板の前記ストライプ状アクティブ領域上に配置されたゲート酸化層と、
前記ゲート酸化層と前記分離領域上に配置され、ストライプ状で、前記ストライプ状アクティブ領域に垂直である一対の選択ゲートと、
前記ゲート酸化層上に配置され、前記ストライプ状アクティブ領域に対応し、前記一対の選択ゲートの前記ギャップを備える一対の浮遊ゲートと、
前記第一導電型深ウェル内に形成され、前記一対の選択ゲートの間および前記一対の選択ゲートと前記一対の浮遊ゲートの下に位置する第二導電型のウェルと、
前記第二導電型のウェルの両側に配置された第一導電型の一対のソースと、
前記一対の選択ゲート間の前記第二導電型ウェル内に配置され前記一対のソースのそれぞれに対応する第一導電型のドレインとを備え、前記第一導電型の深ウエルは、前記一対のソースおよび前記第二導電型のウエルの下に形成され、前記一対のソースを互いに接続し、
前記読み取り方法は、プログラミングバイアス電圧を選択されたメモリセルに印加するステップを含み、このステップは、
ほぼ１．５〜２Ｖの第一正電圧を、前記選択されたメモリセルの前記選択ゲートに印加することと、
ほぼ２Ｖの第二正電圧を、前記ドレインに印加することと、
他の選択されないメモリセルの前記選択ゲートを接地することとを含むことを特徴とするＥＰＲＯＭデバイスの読み取り方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくとも１つの消去可能なＥＰＲＯＭ（erasable programmable read−only memory、EPROM）セルペアを含むＥＰＲＯＭデバイスとその製造方法ならびにそのプログラミング方法とその読み取り方法に関するもので、特に、相補型MOS（complementary metal oxide semiconductor、CMOS）と互換性があるＥＰＲＯＭデバイスおよびその製造方法ならびにそのプログラミング方法とその読み取り方法に関するものである。
【０００２】
【従来の技術】
単一ポリＥＰＲＯＭ（single-poly EPROM）セルは、公知のＣＭＯＳ製造工程と完全に互換性がある工程により製造される、非揮発性の記憶装置である。よって、単一ポリＥＰＲＯＭ（single-poly EPROM）セルは通常、ＣＭＯＳロジック回路と混合信号回路に内蔵される。
図１Ａ〜図１Ｃは公知の単一ポリＥＰＲＯＭセル（single-poly EPROM）１０を示す図である。この図１Ａ〜図１Ｃの単一ポリＥＰＲＯＭ（single-poly EPROM）セル１０は、例えば米国特許第５，７６１，１２６号明細書のFIG.1A〜FIG.1Cに示されている。図１Ａはセル１０の平面図で、図１Ｂは図１Ａの１Ｂ−１Ｂの断面、図１Ｃは図１Ａの１Ｃ−１Ｃの断面である。
【０００３】
図１Ａ〜図１Ｃを参照すると、ＥＰＲＯＭセル１０は、ウェルや基板等のp型の半導体材料１２に、隔てて形成されたソース領域１４とドレイン領域１６を備え、その間にチャネル領域１８が画定される。
図１Ａ〜図１Ｃで示されるように、セル１０はまたｐ型の半導体材料１２に形成されたｎ型ウェル２０と、フィールド酸化領域ＦＯＸ（field oxide region）とを備え、このフィールド酸化領域ＦＯＸはソース領域１４、ドレイン領域１６及びチャネル領域１８をｎ型ウェル２０から分離する。
加えて、セル１０は更に、ｎ型ウェル２０に形成された、隣接するｐ＋接触領域２２とｎ＋接触領域２４を備える。現在主流のセルはまたｐ型低濃度ドープドレイン（p−type lightly doped drain、PLDD）領域２６を備え、これはｐ＋接触領域２２に隣接している。
【０００４】
更に、制御ゲート領域２８が、ＰＬＤＤ領域２６とＦＯＸとの間に画定され、このＦＯＸはｎ型ウェル２０をソース１４、ドレイン１６及びチャネル領域１８とから分離する。加えて、ゲート酸化層３０がチャネル領域１８上に形成され、制御ゲート酸化層３２が制御ゲート領域２８上に形成され、浮遊ゲート３４がゲート酸化層３０、制御ゲート酸化層３２およびフィールド酸化領域ＦＯＸの一部分上に形成される。
しかし、このタイプの単一ポリＥＰＲＯＭ（single-poly EPROM）セルは、メモリセルの面積を縮小することが出来ないので、密度を上げることが出来ない。
【０００５】
【特許文献１】
米国特許第５，７６１，１２６号明細書、とくにそのFIG.1AからFIG.1Cとその説明
【０００６】
【発明が解決しようとする課題】
本発明は高いセル密度を有する、単一ポリＥＰＲＯＭセルペアを含むＥＰＲＯＭデバイスとその製造方法を提供することを目的とする。
本発明はソース端注入（source side injection、SSI）によりプログラミングされるＥＰＲＯＭデバイスを提供し、プログラミングを効果的にすることをもう一つの目的とする。
【０００７】
【課題を解決するための手段】
本発明によると、基板に単一ポリＥＰＲＯＭセルペアが提供される。本デバイスは、第二導電型の基板に配置された分離領域を備え、この分離領域はストライプ状アクティブ領域を画定する。第一導電型の深ウェルは、前記分離領域とストライプ状アクティブ領域の下に配置される。ゲート酸化層は前記基板のストライプ状アクティブ領域上に配置される。一対の選択ゲートは前記ゲート酸化層と分離領域上に配置され、この一対の選択ゲートはストライプ状で、前記ストライプ状アクティブ領域に対し垂直である。一対の浮遊ゲートは前記ストライプ状アクティブ領域に対応する前記ゲート酸化層上に配置され、この一対の浮遊ゲートと一対の選択ゲートとの間にギャップを備える。第二導電型のウェルは、前記第一導電型の深ウェル内に配置され、前記一対の浮遊ゲートと一対の選択ゲートの下に位置する。第一導電型の一対のソースは前記第二導電型のウェルの両側に配置される。前記一対のソースのそれぞれに対応する第一導電型のドレインは前記一対の選択ゲート間の第二導電型のウェル内に配置される。前記第一導電型の深ウエルは、前記一対のソースおよび前記第二導電型のウエルの下に形成され、前記一対のソースを互いに接続する。
【０００８】
また、本発明によると、単一ポリＥＰＲＯＭセルペアを含むＥＰＲＯＭデバイスをプログラミングする方法が提供される。ドレインを共用する上述のセルペアを含むＥＰＲＯＭデバイスにおいて、本プログラミング方法は、以下のように、プログラミングバイアス電圧を選択されたメモリセルに印加するステップを含む。ほぼ１．５〜２Ｖの第一正電圧が選択された前記メモリセルの選択ゲートに印加される。ほぼ１０〜１２Ｖの第二正電圧が一対のソースに印加される。第二導電型のウェル、ドレイン、他の選択されないメモリセルの選択ゲートが全て接地される。これにより、プログラミングバイアス電圧は、荷電キャリアのソース端注入を生じて、この荷電キャリアが選択された前記メモリセルの浮遊ゲート中に蓄積される。
【０００９】
また、本発明によると、単一ポリＥＰＲＯＭセルペアを含むＥＰＲＯＭデバイスの読み取り方法が提供される。ドレインを共用する上述のセルペアを含むＥＰＲＯＭデバイスにおいて、読み取り方法は、読み取りバイアス電圧を選択されたメモリセルに印加する以下のようなステップからなる。第一正電圧Ｖｃｃが選択されたメモリセルの選択ゲートに印加される。ほぼ２Ｖの第二正電圧がドレインに印加される。他の選択されないメモリセルの選択ゲートが接地される。
【００１０】
さらに、本発明によると、ＣＭＯＳ工程と互換性がある単一ポリＥＰＲＯＭセルペアを含むＥＰＲＯＭデバイスを製造する方法が提供される。分離領域を備え、ストライプ状アクティブ領域を画定する第二導電型の基板が提供される。第一導電型の深ウェルは、前記分離領域とストライプ状アクティブ領域の下に形成される。ゲート酸化層は前記ストライプ状アクティブ領域上に形成される。導電層は前記ゲート酸化層上に形成される。前記導電層が画定されて、一対の浮遊ゲートと一対の選択ゲートとが形成され、また、ギャップが前記一対の浮遊ゲートと一対の選択ゲートとの間に現われる。前記一対の選択ゲートはストライプ状で、前記ストライプ状アクティブ領域に垂直であり、また前記一対の浮遊ゲートは島型である。第二導電型のウェルは、前記第一導電型の深ウェル内に形成され、前記一対の浮遊ゲートと一対の選択ゲートの下方に位置する。第一導電型の一対のソースが形成される。一対のソースのそれぞれに対応する第一導電型のドレインは一対の選択ゲート間の第二導電型のウェル内に形成される。第一導電型の深ウエルは、一対のソースおよび第二導電型のウエルの下に形成され、一対のソースを互いに接続する。
【００１１】
本発明の具体例によると、前記一対の浮遊ゲートと一対の選択ゲートを形成する工程は、導電層に前記一対の浮遊ゲートと一対の選択ゲートのパターンを備えるマスク層を形成することと、このマスク層の側壁に、前記一対の浮遊ゲートと一対の選択ゲートとの間のギャップ幅を制御する複数のスペーサを形成することと、前記マスク層とスペーサとをエッチングマスクとして、前記導電層をエッチングすることとを含む。
【００１２】
【発明の実施の形態】
上述した本発明の目的、特徴、及び長所をいっそう明瞭にするため、以下に本発明の好ましい実施の形態を挙げ、図を参照にしながらさらに詳しく説明する。
【００１３】
＜単一ポリＥＰＲＯＭ（single-poly EPROM）の構造＞
図２は本発明によるストライプ状のウェルを共有する単一ポリＥＰＲＯＭ（single-poly EPROM）セルを示す図である。図９Ａは図２のＡ−Ａに沿った単一ポリＥＰＲＯＭ（single-poly EPROM）セルの断面図である。単一ポリＥＰＲＯＭ（single-poly EPROM）セルの詳細は以下の通りである。
【００１４】
分離領域１０２は基板１００に配置され、複数のストライプ状アクティブ領域ＡＡを画定する。複数のストライプ状アクティブ領域ＡＡは互いに平行である。第一導電型の深ウェル１０６は基板１００内に設置されており、分離領域１０２と各ストライプ状アクティブ領域ＡＡの下に位置する。ゲート酸化層１０８は基板１００の各ストライプ状アクティブ領域ＡＡ上に配置される。一対の選択ゲートＳＧはゲート酸化層１０８と分離領域１０２上に配置され、この一対の選択ゲートＳＧはストライプ状で、各ストライプ状アクティブ領域ＡＡに垂直である。一対の浮遊ゲートＦＧは各ストライプ状アクティブ領域ＡＡに対応するゲート酸化層１０８上に配置される。ギャップ１１４は一対の浮遊ゲートＦＧと一対の選択ゲートＳＧとの間に現われる。第二導電型のウェル１２２は、第一導電型の深ウェル１０６内に配置され、一対の選択ゲートＳＧと一対の浮遊ゲートＦＧの下に位置する。一対のソース１２４は第二導電型のウェル１２２の両側に配置され、この一対のソース１２４は第一導電型の深ウェル１０６により、互いに接続される。第一導電型の深ウエル１０６は、一対のソース１２４および第二導電型のウエル１２２の下に配置される。複数のドレイン１３４は一対の選択ゲートＳＧ間の、第二導電型のウェル１２２内に配置される。各ドレイン１３４は、２つの近接するメモリセルに共有される。
【００１５】
上述の一対のソース１２４は、一対の浮遊ゲートＦＧの半幅部分へ横方向に延伸する。
上述の第一導電型の深ウェル１０６は、深ｎドープウェル（深ｎ型ウェルとも呼ばれる）で、第二導電型のウェル１２２は、ｐ型ドープウェル（ｐ型ウェルとも呼ばれる）である。単一ポリＥＰＲＯＭ（single-poly EPROM）チップに関して、多くのｐ型ウェルが基板１００内に配置されて、互いに平行になっている。
上述の分離領域１０２はフィールド酸化層か又はシャロートレンチ分離である。
一対の浮遊ゲートＦＧと一対の選択ゲートＳＧの材料は、ポリシリコンである。
上述の単一ポリＥＰＲＯＭ（single-poly EPROM）によれば、単一ポリＥＰＲＯＭ（single-poly EPROM）は、高密度のメモリセルを備えることができる。
【００１６】
＜単一ポリＥＰＲＯＭ（single-poly EPROM）の製造方法＞
単一ポリＥＰＲＯＭ（single-poly EPROM）チップはメモリ領域と周辺回路領域とを備えている。図２は本発明によるメモリ領域のストライプ状ウェルを共有する単一ポリＥＰＲＯＭ（single-poly EPROM）セルのレイアウトを示す。図３Ａ〜図９Ａは本発明による単一ポリＥＰＲＯＭ（single-poly EPROM）セルの製造方法を示し、それぞれ図２のＡ−Ａ線に沿った一連の断面図である。図３Ｂ〜図９Ｂは単一ポリＥＰＲＯＭ（single-poly EPROM）チップの周辺回路領域を示す一連の断面図である。図５Ｃは図２のＣ−Ｃ線に沿った断面図である。
【００１７】
図２、図３Ａ及び図３Ｂで示されるように、ｐ型半導体基板（図ではＰ−ｓｕｂとする）１００が提供され、このｐ型半導体基板１００はメモリ領域Ｉと周辺の回路領域ＩＩに区画される。フィールド酸化層か又はシャロートレンチ分離等の分離領域１０２が基板１００に形成されて、複数のストライプ状アクティブ領域ＡＡを画定する。複数のストライプ状アクティブ領域ＡＡは互いに平行である。
ｐ型ウェルとｎ型ウェルが基板１００の周辺回路領域ＩＩに形成される。図ではｐ型ウェル１０４（図ではＰＷとする）だけが示されている。ｐ型ウェル１０４とｎ型ウェルの形成工程は、基板１００上の、ｎ型ウェル領域を被覆するフォトレジスト層を形成することと、ｐ型ドーパントを打ち込むことと、前記フォトレジスト層を除去することと、基板上のｐ型ウェル領域を被覆するもう一つのフォトレジスト層を形成することと、ｎ型ドーパントを打ち込むことと、前記もう一つのフォトレジスト層を除去することとを含む。
【００１８】
深ｎ型ウェル（図ではＤＮＷとする）１０６が基板１００のメモリ領域Ｉに形成される。深ｎ型ウェル１０６の形成工程は、基板１００に、メモリ領域Ｉを露出するフォトレジスト層を形成することと、ｎ型ドーパントを打ち込むことと、前記フォトレジスト層を除去することとを含む。前記打ち込みは、最初、約１．２Ｍｅｖにおいて、〜１０１４（atoms/cm2）の打ち込み量でＰＨを打ち込み、その後、約７００Ｋｅｖにおいて、１×１０１３（atoms/cm2）の打ち込み量でＰＨを打ち込む。形成された深ｎ型ウェル１０６は、埋設ソースラインとして機能し、この埋設ソースラインは低電気抵抗を備える。
メモリ領域Ｉの浮遊ゲートＦＧのしきい電圧Ｖｔは、基板１００のメモリ領域Ｉを露出するフォトレジスト層を形成することと、約１０１２（atoms/cm2）の打ち込み量のＰＨ３を、約１８０Ｋｅｖで打ち込むことと、前記フォトレジスト層を除去することとによって、調整される。しきい電圧の調整後、浮遊ゲートＦＧのしきい電圧Ｖｔは、約−１〜０Ｖに変化する。
【００１９】
図３Ａと図３Ｂを参照すると、３種の厚さのゲート酸化層１０８がアクティブ領域ＡＡに形成される。例えば、周辺回路領域ＩＩのロジック装置用のゲート酸化層１０８の厚さは約４８Åであり、周辺回路領域ＩＩの高電圧装置用のゲート酸化層１０８の厚さは約２００Åであり、メモリ領域Ｉのゲート酸化層１０８の厚さは約９０Åである。
その後、導電層１１０が、ゲート酸化層１０８を備える基板１００の全面に被着される。導電層１１０は、厚さ約２０００Åで、ポリシリコン層等からなる。マスク層１１２が導電層１１０上に形成される。このマスク層１１２は厚さ約２０００Åで、窒化ケイ素層等からなる。このマスク層１１２は浮遊ゲートと選択ゲートのパターンを持ち、また２つの近接する側壁間のギャップ１１４を備える。
【００２０】
図４Ａと図４Ｂを参照すると、複数のスペーサ１１６がマスク層１１２の側壁に形成され、ギャップ１１４の幅を減少させる。ギャップ１１４の幅は複数のスペーサ１１６により制御される。複数のスペーサ１１６はマスク層１１２と同様に、窒化ケイ素等の材料からなる。複数のスペーサ１１６は、先ず、約５００〜１０００Åの共形の窒化ケイ素層を形成し、その後、導電層１１０が露出するまでエッチバックすることにより、形成される。
複数のスペーサ１１６とマスク層１１２をエッチングマスクとして導電層１１０がエッチングされ、この導電層１１０が一対のストライプ状の選択ゲートＳＧと、一対の島型の浮遊ゲートＦＧを備えるパターン化した導電層１１０aに転移する。複数のチャネル領域は各選択ゲートＳＧと各浮遊ゲートＦＧとの下に位置する。
複数のスペーサ１１６とマスク層１１２を除去する前に、メモリ領域Ｉに関するｐ型ウェル工程が実施される。
【００２１】
図５Ａ〜図６Ａ、図５Ｂ〜図６Ｂ及び図５Ｃを参照すると、ｐ型ウェル１２２は２つの隣接した選択ゲートＳＧ間に形成され、さらに横方向に、２つの隣接する選択ゲートＳＧと浮遊ゲートＦＧの一部分の下に延伸され、実質的に、複数のドレインと複数のチャネル領域とに対応する。つまり、このｐ型ウェル１２２はストライプ状で、ストライプ状アクティブ領域ＡＡに垂直である。図では、一つのｐ型ウェル１２２しか示されていないが、多くのｐ型ウェル１２２が互いに平行に基板１００上に形成され、互いに分離されている。
【００２２】
上述のｐ型ウェル１２２は、以下の複数のステップで作られる。すなわち、前記マスク層、前記複数のスペーサおよび前記導電層上に、ｐ型ウェル領域のパターンを備えるフォトレジスト層１３０を形成することと、深ｎ型ウェル１０６にｐ型ド−パントを打ち込むことと、フォトレジスト層１３０を除去することと、前記ドーパントを熱的にドライブし、互いに融合させて、ストライプ状のｐ型ウェル１２２を形成することと、前記マスク層１１２と複数のスペーサ１１６とを除去することとを含むステップで作られる。
上述の熱的ドライブと融合工程の後、選択ゲートＳＧのしきい電圧は０．８Ｖになる。
【００２３】
イオン打ち込みは、約１００Ｋｅｖの下、投入量が〜１０１３（atoms/cm2）のＢ１１を打ち込むことにより実施される。打ち込まれたドーパントは熱的にドライブされ、窒素（Ｎ２）環境中で、約８５０℃の下、３０分間、融合される。
その後、複数のスペーサ１１６とマスク層１１２が、ウェットエッチングにより除去される。複数のスペーサ１１６とマスク層１１２の材料は窒化シリコンであり、この窒化シリコンに対して使用されるエッチング液は熱いホスホン酸（phosphoric acid）である。
複数のスペーサ１１６とマスク層１１２を除去した後、周辺回路領域ＩＩについてのＣＭＯＳゲート工程が実行される。
【００２４】
図７Ａと図７Ｂを参照すると、周辺回路領域ＩＩのゲートのパターンを持ったフォトレジスト層１４０が、ゲート酸化層１０８とパターンされた導電層１１０a上に形成される。パターンされた導電層１１０aは、フォトレジスト層１４０を用いて、再びエッチングされ、ゲート（図ではＧとする）を持った、第二のパターン化された導電層１１０bに転移する。フォトレジスト層１４０はその後、取り除かれる。この様に、第二のパターン化された導電層１１０bはメモリ領域Ｉの浮遊ゲートＦＧと選択ゲートＳＧ、周辺回路領域ＩＩのゲートＧを構成する。
周辺回路領域ＩＩのＣＭＯＳゲート工程が終了した後、メモリ領域Ｉのコモンソース（図ではＣＳと示される）の工程が実施される。
【００２５】
図８Ａ〜図９Ａ、図８Ｂ〜図９Ｂを参照すると、フォトレジスト層１５０が基板１００上に形成され、フォトレジスト層１５０はｐ型ウェルの両側にソース領域のパタ−ンを備える。続いて、ポケット型のイオン打ち込みが、傾斜角３０度の条件下において、約５０Ｋｅｖで、打ち込み量が約５×１０１３〜１×１０１４(atoms/cm２)のＰＨを打ち込むことにより、実施される。
【００２６】
図９Ａと図９Ｂを参照すると、フォトレジスト層１５０を除去した後、打ち込まれたドーパントが熱的にドライブされる。これは再酸化とも言われる。酸化ケイ素等の誘電層１２６も導電層１１０bの表面に形成され、２つの隣接する浮遊ゲートＦＧと選択ゲートＳＧ間のギャップ１１４を同時に充填する。
打ち込まれたｎ型ドーパントは、乾燥した酸素（Ｏ２）環境下で、８５０℃で熱的にドライブされ、浮遊ゲートＦＧの幅の半分の下に拡散し、ソース１２４と浮遊ゲートＦＧ間の高カップリング率を達成する。
周辺回路領域ＩＩについてトランジスタ工程が実施される。周辺回路領域ＩＩで複数のソース／ドレインが形成される時、メモリ領域Ｉでも、複数のソース／ドレインが形成される。
【００２７】
図９Ａと図９Ｂを参照すると、ｎ−低濃度ドーピング（図ではＮＬＤＤとする）とｐ−低濃度ドーピング（図ではＰＬＤＤとする）が実施され、ｐ型ウェル１０４とｎ型ウェルでそれぞれ、複数のｎ−ドープ領域１３２と複数のｐ−ドープ領域を形成する。複数のスペーサ１２８はその後、ゲートＧの両側に形成され、また浮遊ゲートＦＧから離れた選択ゲートＳＧの一方の側壁と、選択ゲートＳＧからを離れた浮遊ゲートＦＧの一方の側壁にもスペーサ１２８が形成される。各スペーサ１２８の材料は窒化ケイ素である。複数のスペーサ１２８は、約７００Åの共形の窒化ケイ素層を形成し、それをエッチバックすることにより形成される。
Ｎ＋高濃度ドーピングとＰ＋高濃度ドーピングが実施され、ｐ型ウェル１０４とｎ型ウェルに、それぞれ複数のｎ＋ドープ領域１３４と複数のｐ＋ドープ領域が形成される。ｎ＋高濃度ドーピングは、ＮＭＯＳの複数のソース／ドレインを形成し、メモリ領域Ｉで複数のソース／ドレインを形成し、またポリシリコン層をドーピングする。
自己整合されたケイ素化合物（サリサイド）層１３６が周辺回路領域ＩＩでゲートＧと複数のソース／ドレイン１３４の表面上に形成される。
【００２８】
図２を参照すると、内層誘電層（inter−layer dielectric layer、ILD layer）が基板１００上に形成される。複数のコンタクトプラグ１３８がＩＬＤ層内に形成され、各ドレイン１３４と接続される。ビットライン或いは第一コネクションがＩＬＤ層上に形成され、各コンタクトプラグ１３８と接続される。
後続工程とその詳細は説明を省略する。
【００２９】
＜操作方法＞
単一ポリＥＰＲＯＭ（single-poly EPROM）の操作方法の詳細は図１０と図１１と共に説明される。図１０はプログラミング操作を示し、図１１は読み取り操作を示している。
図１０はメモリセルのペアの断面を示し、また選択されたメモリセルをプログラミングするのに必要な電圧条件を示す。詳細なプログラミング操作は表１で示される。ＳＧ≒１．５〜２Ｖの第一正電圧が選択されたメモリセル１６０の選択ゲートＳＧ、即ち、ワードラインに印加される。第一正電圧より高い、ＣＳ≒１０〜１２Ｖである第二正電圧が一対のソースＣＳに印加される。ソースＣＳは深ｎ型ウェルＤＮＷにより、互いに接続されており、これにより、全てのソースと深ｎ型ウェルは高電圧状態にある。選択されないビットラインＢＬはフローティングとされる。Ｐ型ＰＷとドレインＤ、即ちビットラインＢＬとその他は、接地される。この状況下で、荷電キャリアはメモリセル１６０の浮遊ゲートＦＧに注入され、プログラミング操作はソース端注入（SSI）により、実施される。
【００３０】
図１１はメモリセルのペアの断面を示し、また選択されたメモリセルからデータを読み取るのに必要な電圧条件を示す。詳細な読み取り操作は表１で示される。ＳＧ＝Ｖｃｃ等の適当な正電圧が選択されたドレインＤ、即ちビットラインに印加される。選択されないビットラインＢＬはフローティングとされ、他は接地される。この状況下で、メモリセル１６０内のデータが読み取られる。メモリセル１６０がプログラミング状態の場合、電流は検出されない。メモリセル１６０がプログラミングされていない場合、装置は正常に起動されるので（浮遊ゲートＦＧのしきい電圧は−１Ｖ）、電流は検出される。
消去操作は、ＵＶ光により、全面的な消去が実施される。
【００３１】
【表１】
0004143421.tif 000002
【００３２】
【発明の効果】
上述のように、ＥＰＲＯＭデバイスの製造方法は伝統的なＣＭＯＳ工程と互換性がある。よって、本製造方法は内蔵装置を形成するのに適用することが出来る。更に、ソース端注入は本発明のＥＰＲＯＭデバイスにプログラミングするのに用いられ、高いパフォーマンスも達成される。本デバイスは低電力消耗、高スピードプログラミング（５μs）の長所を備える。
更に、ＥＰＲＯＭデバイスは小さいレイアウト領域を備え、メモリ密度を増加させるという要求も達成される。
【００３３】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【図１】  従来の単一ポリＥＰＲＯＭ（single-poly EPROM）セル１０を示す図で、図１Ａはセルの平面図、図１Ｂは図１Ａの１Ｂ−１Ｂの断面図、図１Ｃは図１Ａの１Ｃ−１Ｃの断面図。
【図２】  本発明によるストライプ状のウェルを共有する単一ポリＥＰＲＯＭ（single-poly EPROM）セルのレイアウトを示す図である。
【図３】  本発明による単一ポリＥＰＲＯＭ（single-poly EPROM）セルの一連の製造工程の１つを示す図で、図３Ａは図２のＡ−Ａ線に沿った断面図、図３Ｂはその周辺回路領域の断面図。
【図４】  本発明による単一ポリＥＰＲＯＭ（single-poly EPROM）セルの一連の製造工程の１つを示す図で、図４Ａは図２のＡ−Ａ線に沿った断面図、図４Ｂはその周辺回路領域の断面図。
【図５】  本発明による単一ポリＥＰＲＯＭ（single-poly EPROM）セルの一連の製造工程の１つを示す図で、図５Ａは図２のＡ−Ａ線に沿った断面図、図５Ｂはその周辺回路領域の断面図、図５Ｃは図２のＣ−Ｃ線に沿った断面図。
【図６】  本発明による単一ポリＥＰＲＯＭ（single-poly EPROM）セルの一連の製造工程の１つを示す図で、図６Ａは図２のＡ−Ａ線に沿った断面図、図６Ｂはその周辺回路領域の断面図。
【図７】  本発明による単一ポリＥＰＲＯＭ（single-poly EPROM）セルの一連の製造工程の１つを示す図で、図７Ａは図２のＡ−Ａ線に沿った断面図、図７Ｂはその周辺回路領域の断面図。
【図８】  本発明による単一ポリＥＰＲＯＭ（single-poly EPROM）セルの一連の製造工程の１つを示す図で、図８Ａは図２のＡ−Ａ線に沿った断面図、図８Ｂはその周辺回路領域の断面図。
【図９】  本発明による単一ポリＥＰＲＯＭ（single-poly EPROM）セルの一連の製造工程の１つを示す図で、図９Ａは図２のＡ−Ａ線に沿った断面図、図９Ｂはその周辺回路領域の断面図。
【図１０】  単一ポリＥＰＲＯＭ（single-poly EPROM）の断面で、プログラミング操作の状態を示す図。
【図１１】  単一ポリＥＰＲＯＭ（single-poly EPROM）の断面で、読み取り操作の状態を示す図。
【符号の説明】
１０…メモリセル
１２…基板
１４…ソース領域
１６…ドレイン領域
１８…チャネル領域
２０…ｎ型ウェル
２２…ｐ＋接触領域
２４…ｎ＋接触領域
２６…ＰＬＤＤ
２８…制御ゲート領域
３０…ゲート酸化層
３２…制御ゲート酸化層
３４…浮遊ゲート
１００…基板
１０２…分離領域
１０４…ｐ型ウェル
１０６…深ｎ型ウェル
１０８…ゲート酸化層
１１０、１１０a、１１０b…導電層
１１２…マスク層
１１４…ギャップ
１１６…スペーサ
１２２…ｐ型ウェル
１２４…ソース
１２８…スペーサ
１３０、１４０、１５０…フォトレジスト層
１２６…誘電層
１３４…ドレイン
１３６…ケイ素化合物層
１３８…コンタクトプラグ
１６０…メモリセル
【図１】
0004143421.tif 000003
【図２】
0004143421.tif 000004
【図３】
0004143421.tif 000005
【図４】
0004143421.tif 000006
【図５】
0004143421.tif 000007
【図６】
0004143421.tif 000008
【図７】
0004143421.tif 000009
【図８】
0004143421.tif 000010
【図９】
0004143421.tif 000011
【図１０】
0004143421.tif 000012
【図１１】
0004143421.tif 000013