(57)【特許請求の範囲】
【請求項１】
互いに対向する第１および第２主面を有し、かつ前記第１主面に設けられた複数の溝を有する第１導電型の半導体基板と、
複数の前記溝のうち隣り合う一方および他方の溝に挟まれる前記半導体基板の領域内の前記一方の溝の側壁面に形成され、前記一方の溝の側壁面から第１導電型不純物が拡散された不純物濃度分布を有し、かつ前記半導体基板の第１導電型の領域よりも低い不純物濃度を有する第１導電型の第１不純物領域と、
前記一方および他方の溝に挟まれる前記領域内の前記他方の溝の側壁面に形成され、前記他方の溝の側壁面から第２導電型不純物が拡散された不純物濃度分布を有し、かつ前記第１不純物領域とｐｎ接合を形成する第２導電型の第２不純物領域とを備え、
前記一方および他方の溝は、前記第１主面に対して側壁面が所定の傾きを維持しながら前記第１主面から第１の深さ位置まで延びる第１の延在部を有し、
前記第１および第２不純物領域は、前記第１の深さ位置から前記第１主面側へ、前記一方または他方の溝の側壁面から前記第１および第２不純物領域のｐｎ接合までの距離よりも浅く形成されている、半導体装置。
【請求項２】
前記一方および他方の溝は、前記第１の延在部に連通して前記第１の深さ位置よりも前記第２主面側の第２の深さ位置まで延び、かつ前記第１の延在部とは異なる前記側壁面の傾きを有する第２の延在部をさらに有する、請求項１に記載の半導体装置。
【請求項３】
前記第１および第２不純物領域の前記第１主面側に形成され、前記第２不純物領域に電気的に接続された第２導電型の第３不純物領域と、
前記第３不純物領域を挟んで前記第１不純物領域と対向するように前記第１主面および前記一方の溝の側壁面の少なくともいずれかに形成された第１導電型の第４不純物領域と、
前記第１および第４不純物領域に挟まれる前記第３不純物領域にゲート絶縁層を介在して対向するゲート電極層とをさらに備えた、請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極層は、前記溝内に形成されている、請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極層は、前記第１主面上に形成されている、請求項３に記載の半導体装置。
【請求項６】
前記第１および第２不純物領域の前記第１主面側に形成され、前記第２不純物領域に電気的に接続された第２導電型の第３不純物領域をさらに備えた、請求項１に記載の半導体装置。
【請求項７】
前記第１不純物領域にショットキー接合された電極層をさらに備えた、請求項１に記載の半導体装置。
【請求項８】
互いに対向する第１および第２主面を有し、前記第２主面に第１導電型の高濃度領域を有し、かつ前記高濃度領域の前記第１主面側に第１導電型の低濃度領域を有する半導体基板を形成する工程と、
前記第１主面に対して側壁面が所定の傾きを維持しながら前記第１主面から前記高濃度領域内の第１の深さ位置まで延びる第１の延在部を有する複数の溝を前記半導体基板に形成する工程と、
複数の前記溝のうち隣り合う一方および他方の溝に挟まれる前記半導体基板の領域内の前記一方の溝の側壁面に第１導電型不純物を斜め注入して、前記一方の溝の側壁面に前記高濃度領域よりも低い不純物濃度を有する第１導電型の第１不純物領域を形成する工程と、
前記一方および他方の溝に挟まれる前記半導体基板の領域内の前記他方の溝の側壁面に第２導電型不純物を斜め注入して、前記第１不純物領域とｐｎ接合を構成するように前記他方の溝の側壁面に第２導電型の第２不純物領域を形成する工程とを備え、
前記第１の深さ位置は、前記高濃度領域と前記低濃度領域との接合部から前記第２主面側へ前記第１および第２導電型不純物が製造時に拡散する長さ以上の間隔をおいて位置し、
前記第１および第２導電型不純物の双方は、前記高濃度領域と前記低濃度領域との接合部から前記第２主面側へ前記第１および第２導電型不純物が製造時に拡散する長さ以上の間隔をおいた深さ位置の前記溝の側壁面に直接入射する角度で注入される、半導体装置の製造方法。
【請求項９】
複数の前記溝は、前記第１の延在部に連通して前記第１の深さ位置よりも前記第２主面側の第２の深さ位置まで延び、かつ前記第１の延在部とは異なる前記側壁面の傾きを有する第２の延在部を有するように形成される、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１および第２不純物領域の前記第１主面側に、前記第２不純物領域に電気的に接続するように第２導電型の第３不純物領域を形成する工程と、
前記第３不純物領域を挟んで前記第１不純物領域と対向するように前記第１主面および前記一方の溝の側壁面の少なくともいずれかに第１導電型の第４不純物領域を形成する工程と、
前記第１および第４不純物領域に挟まれる前記第３不純物領域にゲート絶縁層を介在して対向するようにゲート電極層を形成する工程とをさらに備える、請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極層は前記溝内に形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極層は前記第１主面上に形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記第１および第２不純物領域の前記第１主面側に、前記第２不純物領域に電気的に接続するように第２導電型の第３不純物領域を形成する工程をさらに備えた、請求項８に記載の半導体装置の製造方法。
【請求項１４】
前記第１不純物領域にショットキー接合された電極層を形成する工程をさらに備えた、請求項８に記載の半導体装置の製造方法。
【請求項１５】
前記第１および第２導電型不純物が製造時に拡散する長さは、前記一方または他方の溝の側壁面から前記第１および第２不純物領域のｐｎ接合までの距離より長い、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
技術分野
本発明は、半導体装置およびその製造方法に関し、より特定的には、各種電源装置などに使用される低ＯＮ抵抗で低スイッチング損失な電力半導体装置およびその製造方法に関するものである。
背景技術
高耐圧縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）について本出願人は、１９９７年２月１０日に日本国特許庁に提出した特願平９−２６９９７号において図３８に示す構造を提案している。
図３８を参照して、半導体基板の第１主面には複数の溝１０５ａが繰返し設けられている。この溝１０５ａに挟まれる領域内には、ｐ型およびｎ型拡散領域１０２、１０３が設けられており、ｐ型拡散領域１０２は一方の溝１０５ａの側壁面に設けられており、ｎ型拡散領域１０３は他方の溝１０５ａの側壁面に設けられている。このｐ型拡散領域１０２とｎ型拡散領域１０３とは、溝１０５ａの深さ方向に沿ってｐｎ接合部を構成している。
ｐ型およびｎ型拡散領域１０２、１０３の第１主面側にはｐ型ウェル（ｐ型ベース領域とも称する）１０７が形成されている。このｐ型ウェル１０７内であって他方の溝１０５ａの側壁面にはソースｎ+拡散領域１０８が設けられている。このソースｎ+拡散領域１０８とｎ型拡散領域１０３とに挟まれるｐ型ウェル１０７にゲート絶縁層１０９を介在して対向するように、他方の溝１０５ａの側壁面に沿ってゲート電極層１１０が形成されている。
溝１０５ａ内には、低不純物濃度のシリコン（単結晶、多結晶、非晶質および微結晶を含む）かシリコン酸化膜などの絶縁物よりなる充填層１０５が充填されている。この充填層１０５の第１主面側には、充填層１０５が低不純物濃度のシリコンの場合のみ、ｐ+拡散領域１１１が設けられており、ｐ型ウェル１０７と接している。
またｐ型およびｎ型拡散領域１０２、１０３と溝１０５ａとの繰返し構造（以下、ｐｎ繰返し構造と称する）の第２主面側にはドレインｎ+領域１０１が形成されている。
第１主面上には、ｐ型ウェル１０７、ソースｎ+拡散領域１０８およびｐ+拡散領域１１１に電気的に接続するようにソース電極層１１２が形成されている。また第２主面上には、ドレインｎ+領域１０１と電気的に接続するようにドレイン電極層１１３が形成されている。
この構造では素子のＯＮ状態にあっては、まずゲート電極層１１０に対向したｐ型ウェル１０７の表面部にｎ型チャネルが誘起される。そして、ドレインｎ+領域１０１、ｎ型拡散領域１０３、ｎ型チャネルおよびソースｎ+拡散領域１０８の経路で電子電流が流れてＯＮ状態となる。
次にＯＦＦ状態にあっては、ドレイン電圧が１０Ｖ程度と低い場合には、空間電荷領域は、ｎ型領域部（ドレインに接続されたドレインｎ+領域１０１とｎ型拡散領域１０３とからなる）とｐ型領域部（ソースに接続されたｐ型ウェル１０７とｐ型拡散領域１０２とからなる）との間の接合部に沿ってそこから広がって形成される。ドレイン電圧を上昇していくとｎ型拡散領域１０３とｐ型拡散領域１０２とは厚みが薄いため、これらの領域１０２、１０３がすべて空乏化される。これより高いドレイン電圧を印加すると、空間電荷領域はｐ型ウェル１０７とドレインｎ+領域１０１とに向かってのみ広がるようになる。
このようにｐｎ繰返し構造のためｎ型拡散領域１０３でリサーフ効果が発揮されて、他のパワーＭＯＳＦＥＴより高耐圧・低抵抗な特性を得ることができる。したがって、この構造においては、ｎ型拡散領域１０３とｐ型拡散領域１０２とが溝の深さ方向（図中縦方向）に所定濃度で連続に形成されていることが重要である。
次に、この半導体装置のｐｎ繰返し構造の製造方法について説明する。
図３９〜図４３は、上記の半導体装置の製造方法を工程順に示す概略断面図である。まず図３９を参照して、ドレインｎ+領域となるｎ型高濃度基板領域１０１上に、このｎ型高濃度基板領域１０１よりも不純物濃度の低いｎ-エピタキシャル成長層１０６が形成される。このｎ-エピタキシャル成長層１０６の表面に、既存の不純物拡散法を用いてｐ型ベース領域となるｐ型領域１０７が形成される。このｐ型領域１０７上に、熱酸化膜１２とＣＶＤ（Chemical Vapor Deposition）シリコン窒化膜１３とＣＶＤシリコン酸化膜１４とからなる３層積層構造が形成され、この３層積層構造をマスクとしてその下層に異方性エッチングが施される。
図４０を参照して、このエッチングにより、第１主面からｎ型高濃度基板領域１０１に達する複数の溝１０５ａが形成される。
図４１を参照して、溝１０５ａの一方の側壁面に、斜めイオン注入法を用いてホウ素（Ｂ）が注入され、ホウ素注入領域１０２ａが形成される。
図４２を参照して、上述のホウ素注入時とは傾きを逆にした斜めイオン注入法により、溝１０５ａの他方の側壁面にリン（Ｐ）が注入され、リン注入領域１０３ａが形成される。
図４３を参照して、溝１０５ａを埋込み、かつ３層積層構造１２、１３、１４上を覆うように絶縁膜であるＣＶＤシリコン酸化膜１０５が形成される。この状態で、イオン注入により導入したｐ型およびｎ型不純物を拡散させるために熱処理が行なわれる。これにより、溝１０５ａによって挟まれる領域に、ｎ型拡散領域１０２とｐ型拡散領域１０３とが形成される。このようにしてｐｎ繰返し構造が形成される。
しかし、この図３８に示す半導体装置では、ｐ型およびｎ型拡散領域１０２、１０３の第１主面からの深さが溝１０５ａの第１主面からの深さと実質的に同じである。このため、ＯＦＦ状態での耐圧が低く、かつＯＮ状態での抵抗が高くなるという問題があった。以下そのことについて詳細に説明する。
上記の製造方法では、図４１、４２に示すようにイオンが斜め注入される。この際、図４４に示すように溝１０５ａの側壁で、ある率でイオンが反射される（点線矢印）。このため、注入したい側壁とは逆側の側壁である溝１０５ａの底部に反射イオン１２０が注入される。
また実際には、溝１０５ａの底部は図４５に示すようにラウンド形状（有限の曲率を有する形状）を有している。このため、この底部に直接入射されたイオン（実線矢印）や、側壁からの反射によりこの底部に入射されたイオン（点線矢印）は、溝１０５ａの底部で反射されて、注入したい側壁とは逆側の側壁であって溝１０５ａ底部に集中して注入される。
この場合、ｐ型およびｎ型拡散領域１０２、１０３の深さと溝１０５ａの深さとが実質的に同じだと、ｐ型拡散領域１０２内底部およびｎ型拡散領域１０３内底部において不純物濃度が大きく変化する部分（局所的濃度変化部）が生じる。また場合によってはｐ型およびｎ型拡散領域１０２、１０３内底部においてｐ型、ｎ型が反転する領域が発生する。結果として、ｐ型拡散領域１０２とｎ型拡散領域１０３とを第１主面に垂直な方向に均一もしくは連続的な不純物濃度分布で形成することができなくなる。したがって、ｐ型拡散領域１０２とｎ型拡散領域１０３とがＯＦＦ状態で空乏化したときに電界の不均一が生じることで耐圧が低下し、またＯＮ状態ではＯＮ抵抗が高くなる。
発明の開示
本発明の目的は、このような問題点を解決するためになされたもので、ｐｎ繰返し構造のｐ型およびｎ型拡散領域内での不純物濃度の不連続をなくすことで高耐圧・低ＯＮ抵抗の半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、半導体基板と、第１導電型の第１不純物領域と、第２導電型の第２不純物領域とを備えている。半導体基板は、互いに対向する第１および第２主面を有し、かつ第１主面に設けられた複数の溝を有している。第１不純物領域は、複数の溝のうち隣り合う一方および他方の溝に挟まれる半導体基板の領域内の一方の溝の側壁面に形成され、一方の溝の側壁面から第１導電型の不純物が拡散された不純物濃度分布を有し、かつ半導体基板の第１導電型の領域よりも低い不純物濃度を有している。第２不純物領域は、一方および他方の溝に挟まれる領域内の他方の溝の側壁面に形成され、他方の溝の側壁面から第２導電型不純物が拡散された不純物濃度分布を有し、かつ第１不純物領域とｐｎ接合を形成している。一方および他方の溝は、第１主面に対して側壁面が所定の傾きを維持しながら第１主面から第１の深さ位置まで延びる第１の延在部を有している。第１および第２不純物領域は、第１の深さ位置から第１主面側へ、一方または他方の溝の側壁面から第１および第２不純物領域のｐｎ接合までの距離よりも浅く形成されている。
本発明の半導体装置では、第１および第２不純物領域は溝の第１延在部の底部よりも拡散長さ以上分だけ第１主面から浅く形成されているため、イオン注入によりこの底部に生じる不純物濃度の不均一な部分が第１および第２不純物領域内に分布せず、半導体基板の第１導電型の領域内に位置することになる。半導体基板の第１導電型の領域は第１不純物領域よりも高い不純物濃度を有しているため、この第１導電型の領域におけるイオン注入による不純物濃度の変化の程度は特性に影響を与えない程度に小さくすることができる。また、第１および第２不純物領域は第１主面に垂直な方向に連続して均一な濃度で形成されるため、ＯＦＦ状態で空乏層が第１および第２不純物領域全体に広がっても電界は均一となり、耐圧を向上させることができる。また、ＯＮ状態での抵抗も減少させることができる。
上記の半導体装置において好ましくは、第２導電型の第３不純物領域と、第１導電型の第４不純物領域と、ゲート電極層とがさらに備えられている。第３不純物領域は、第１および第２不純物領域の第１主面側に形成され、第２不純物領域に電気的に接続されている。第４不純物領域は、第３不純物領域を挟んで第１不純物領域と対向するように第１主面および一方の溝の側壁面の少なくともいずれかに形成されている。ゲート電極層は、第１および第４不純物領域に挟まれる第３不純物領域にゲート絶縁層を介在して対向している。
これにより、高耐圧・低ＯＮ抵抗のＭＯＳＦＥＴを得ることができる。
上記の半導体装置において好ましくは、一方および他方の溝は、第１の延在部に連通して第１の深さ位置からさらに第２主面側の第２の深さ位置まで延び、かつ第１の延在部とは異なる側壁面の傾きを有する第２の延在部をさらに有している。
これにより、たとえば第２の延在部がテーパ状になっている場合でも、第１および第２不純物領域に不純物濃度の不均一な部分が生じることは防止される。
上記の半導体装置において好ましくは、ゲート電極層は、溝内に形成されている。
これにより、高耐圧・低ＯＮ抵抗のトレンチ型ＭＯＳＦＥＴを得ることができる。
上記の半導体装置において好ましくは、ゲート電極層は第１主面上に形成されている。
これにより、高耐圧・低ＯＮ抵抗の平面型ＭＯＳＦＥＴを得ることができる。
上記の半導体装置において好ましくは、第１および第２不純物領域の第１主面側に形成され、第２不純物領域に電気的に接続された第２導電型の第３不純物領域がさらに備えられている。
これにより、高耐圧・低ＯＮ抵抗のダイオードを得ることができる。
上記の半導体装置において好ましくは、第１不純物領域にショットキー接続された電極層がさらに備えられている。
これにより、高耐圧・低ＯＮ抵抗のショットキーダイオードを得ることができる。
本発明の半導体装置では、第１および第２不純物領域は、第１の深さ位置から第１主面側へ、一方または他方の溝の側壁面から第１および第２不純物領域のｐｎ接合までの距離よりも浅く形成されている。これにより、溝の第１の延在部の底部近傍に生じた不純物濃度の不均一な部分が、製造時の熱処理により第１および第２不純物領域内にまで拡散することが防止される。
本発明の半導体装置の製造方法は以下の工程を備えている。
まず互いに対向する第１および第２の主面を有し、第２主面に第１導電型の高濃度領域を有し、かつ高濃度領域の第１主面側に第１導電型の低濃度領域を有する半導体基板が形成される。そして第１主面に対して側壁面が所定の傾きを維持しながら第１主面から高濃度領域内の第１の深さ位置まで延びる第１の延在部を有する複数の溝が半導体基板に形成される。そして複数の溝のうち隣り合う一方および他方の溝に挟まれる半導体基板の領域内の一方の溝の側壁面に第１導電型不純物が斜め注入されて、一方の溝の側壁面に高濃度領域よりも低い不純物濃度を有する第１導電型の第１不純物領域が形成される。そして一方および他方の溝に挟まれる半導体基板の領域内の他方の溝の側壁面に第２導電型不純物が斜め注入されて、第１不純物領域とｐｎ接合を構成するように他方の溝の側壁面に第２導電型の第２不純物領域が形成される。第１の深さ位置は、高濃度領域と低濃度領域との接合部から第２主面側へ第１および第２導電型不純物が製造時に拡散する長さ以上の間隔をおいて位置する。第１および第２導電型不純物の双方は、高濃度領域と低濃度領域との接合部から第２主面側へ第１および第２導電型不純物が製造時に拡散する長さ以上の間隔をおいた深さ位置に直接入射する角度で注入される。
本発明の半導体装置の製造方法では、第１および第２不純物領域は溝の第１の延在部の底部よりも拡散長さ分以上浅く形成されているため、イオン注入によりこの底部に生じる不純物濃度の不均一な部分が第１および第２不純物領域内に分布せず、半導体基板の第１導電型の領域内に位置することになる。半導体基板の第１導電型の領域は第１不純物領域よりも高い不純物濃度を有しているため、この第１導電型の領域におけるイオン注入による不純物濃度の変化の程度は特性に影響を与えない程度に小さくすることができる。また、第１および第２不純物領域は第１主面に垂直な方向に連続して均一な濃度で形成されることになるため、ＯＦＦ状態で空乏層が第１および第２不純物領域に広がっても電界は均一となり、耐圧を向上させることができる。また、ＯＮ状態での抵抗も減少させることができる。
上記の半導体装置の製造方法において好ましくは、複数の溝は、溝の第１の延在部に連通して第１の深さ位置からさらに第２主面側の第２の深さ位置まで延び、かつ第１の延在部とは異なる側壁面の傾きを有する第２の延在部をさらに有するように形成される。これにより、たとえば第２の延在部がテーパ状になっている場合でも、第１および第２不純物領域に不純物濃度の不均一な部分の生じることが防止される。
上記の半導体装置の製造方法において好ましくは、第１および第２不純物領域の第１主面側に、第２不純物領域に電気的に接続するように第２導電型の第３不純物領域を形成する工程と、第３不純物領域を挟んで第１不純物領域に対向するように第１主面および一方の溝の側壁面の少なくともいずれかに第１導電型の第４不純物領域を形成する工程と、第１および第４不純物領域に挟まれる第３不純物領域にゲート絶縁層を介在して対向するようにゲート電極層を形成する工程とがさらに備えられている。
これにより、高耐圧・低ＯＮ抵抗のＭＯＳＦＥＴを製造することができる。
上記の半導体装置の製造方法において好ましくは、ゲート電極層は溝内に形成される。
これにより、高耐圧・低ＯＮ抵抗のトレンチ型ＭＯＳＦＥＴを製造することができる。
上記の半導体装置の製造方法において好ましくは、ゲート電極層は第１主面上に形成される。
これにより、高耐圧・低ＯＮ抵抗の平面型ＭＯＳＦＥＴを製造することができる。
上記の半導体装置の製造方法において好ましくは、第１および第２不純物領域の第１主面側に第２不純物領域に電気的に接続するように第２導電型の第３不純物領域を形成する工程がさらに備えられている。
これにより、高耐圧・低ＯＮ抵抗のダイオードを製造することができる。
上記の半導体装置の製造方法において好ましくは、第１不純物領域にショットキー接合された電極層を形成する工程がさらに備えられている。
これにより、高耐圧・低ＯＮ抵抗のショットキーダイオードを製造することができる。
上記の半導体装置の製造方法において好ましくは、第１および第２導電型不純物が製造時に拡散する長さは、一方または他方の溝の側壁面から第１および第２不純物領域のｐｎ接合までの距離より長い。
これにより、溝の第１の延在部の底部近傍に生じた不純物濃度の不均一な部分が製造時の熱処理により第１および第２不純物領域内にまで拡散することが防止される。
【図面の簡単な説明】
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
図２は、本発明の実施の形態１における半導体装置の製造方法を示す工程図である。
図３は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
図４は、本発明の実施の形態２における半導体装置の製造方法を示す工程図である。
図５は、本発明の実施の形態３における半導体装置の製造方法を示す工程図である。
図６は、本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。
図７は、図６のＹ−Ｙ′線に沿うネット不純物濃度を示す図である。
図８は、ｐ型拡散領域とｎ型拡散領域との不純物濃度を示す図である。
図９〜図２２は、本発明の実施の形態７における半導体装置の製造方法を工程順に示す概略断面図である。
図２３は、溝の底部をテーパ形状とした場合の工程図である。
図２４は、本発明の実施の形態７における半導体装置の溝の底部をテーパ形状とした構成を示す概略断面図である。
図２５と図２６とは、溝側壁への不純物の注入位置を説明するための図である。
図２７は、本発明の実施の形態８における半導体装置の構成を概略的に示す斜視図である。
図２８は、本発明の実施の形態８における半導体装置の製造方法を示す工程図である。
図２９は、本発明の実施の形態８における半導体装置の溝の底部をテーパ形状とした構成を示す概略斜視図である。
図３０は、本発明の実施の形態９における半導体装置の構成を概略的に示す断面図である。
図３１は、本発明の実施の形態９における半導体装置の溝の底部をテーパ形状とした構成を示す概略断面図である。
図３２は、本発明の実施の形態１０における半導体装置の構成を概略的に示す断面図である。
図３３〜図３６は、本発明の実施の形態１０における半導体装置の製造方法を工程順に示す概略断面図である。
図３７は、本発明の実施の形態１０における半導体装置の溝の底部をテーパ形状とした構成を示す概略断面図である。
図３８は、本出願人が提案したＭＯＳＦＥＴの構成を示す概略断面図である。
図３９〜図４３は、図３８に示すＭＯＳＦＥＴの製造方法を工程順に示す概略断面図である。
図４４は、不純物を注入したい溝の側壁とは逆側の側壁に不純物が注入されてしまう様子を示す概略断面図である。
図４５は、図４４の領域Ｓを拡大して示す図である。
発明を実施するための最良の形態
以下、本発明の実施の形態について図に基づいて説明する。
実施の形態１
図１を参照して、半導体基板の第１主面には、複数の溝５ａが形成されている。この溝５ａに挟まれる領域内には、ｐ型およびｎ型拡散領域２、３が設けられており、ｐ型拡散領域２は一方の溝５ａの側壁面に設けられており、ｎ型拡散領域３は他方の溝５ａの側壁面に設けられている。ｐ型拡散領域２は、一方の溝５ａの側壁面からｐ型不純物が拡散された不純物濃度分布を有し、ｎ型拡散領域３は他方の溝５ａの側壁面からｎ型不純物が拡散された不純物濃度分布を有している。このｐ型拡散領域２とｎ型拡散領域３とは、溝５ａの深さ方向に沿ってｐｎ接合部を構成している。
ｐ型およびｎ型拡散領域２、３と溝５ａとの繰返し構造（ｐｎ繰返し構造）の第２主面側にはｎ型高濃度基板領域１が形成されている。
溝５ａの第１主面からの深さＴｄは、ｐ型およびｎ型拡散領域２、３の第１主面からの深さＮｄよりも、拡散長さＬ以上だけ深く形成されている。ここで拡散長さＬとは、ｐ型拡散領域２に含まれるｐ型不純物またはｎ型拡散領域３に含まれるｎ型不純物がこの半導体装置製造時のすべての熱処理により拡散する長さの合計のことである。
また本願において拡散長さＬは、「表面に注入された不純物が熱処理により拡散した場合に不純物濃度が表面濃度の１／１０になる深さ（長さ）」を意味するものとする。したがって、不純物の拡散係数をＤとすると、
拡散長さＬ＝(loge10)1/2×２×（Ｄ×ｓ）1/2          （ｓ＝拡散時間［秒］）
で求めることができる。
以下、ｐ型拡散領域２の形成にボロン、ｎ型拡散領域３の形成にリンを用いた場合のこの拡散長さＬの具体的数値について説明する。
まず溝５ａと溝５ａとの間隔が２μｍの素子の場合、溝５ａの各側壁にリン、ボロンを注入した後、主に表１に示す１〜４の熱処理が必要となる。
0004090518.tif 000002
ここでボロンおよびリンの拡散係数Ｄには、表２の値を用いる。
0004090518.tif 000003
表１および表２の数値からボロンの拡散長さＬ（ボロン）を計算すると、
Ｌ（ボロン）＝(loge10)1/2×2×((3.5e-13×3600)1/2＋(1e-15×10800)1/2)＝(loge10)1/2×2×(3.5e-5＋0.32e-5)（ｃｍ）＝1.2μｍ
となる。
ボロンとリンとの拡散係数は表２に示すようにほとんど同じであるから、結局拡散長さＬは、ボロンとリンとの双方で１．２μｍとなる。
このため、図１において溝５ａの深さＴｄは、ｐ型およびｎ型拡散領域２、３の深さＮｄよりも１．２μｍ以上深く形成する必要がある。
この拡散係数の表からもわかるように、拡散長さＬは事実上９５０℃以上の高温の熱処理で決まる場合が多い。
一方、高熱（たとえば１０００℃以上）の熱処理フローでは、装置の昇温と降温でかかる熱処理が無視できないほど大きい場合もある。たとえば、９５０℃→１１００℃を5℃／分で昇温／降温すれば、１５０℃／５℃／分＝３０分程度余計に熱処理がかかることになる。中間温度（１０２５℃）で近似すれば、この熱処理によって、
拡散長さ＝(loge10)1/2×２×（５ｅ-１４×１８００）1/2＝０．３μｍ
程度、拡散長さＬは、長くなる。
したがって、この場合には、溝５ａの深さＴｄは０．３μｍだけ深く見積もった深さとする必要がある。
なお、溝５ａと溝５ａとの間隔が３μｍ、５μｍの場合の拡散長さＬも例示しておく。
溝５ａの間隔が３μｍの場合、前述の側壁注入イオンの拡散条件が、１１００℃、２時間程度になる。後の熱処理条件は同じであるから、
拡散長さＬ＝(loge10)1/2×2×((3.5e-13×7200)1/2＋(1e-15×10800)1/2)＝１．６μｍ
になる。
溝５ａの間隔が５μｍの場合、溝間隔がこのぐらい大きくなると、側壁イオンの拡散にかかる熱処理が大きいため、ベース拡散は、側壁拡散後に行なうことが必要となってくる。この場合は、側壁注入イオンの拡散条件が１０００℃、５時間、ベース拡散の条件が１１００℃、１時間程度になり、他の熱処理条件は同じであるから、
拡散長さＬ＝(loge10)1/2×2×((3.5e-13×21600)1/2＋(1e-15×10800)1/2)＝２．８μｍ
になる。
次に、本実施の形態の製造方法について説明する。
図２を参照して、ｎ型高濃度基板領域１上に、十分低い不純物濃度を有するｎ-不純物低濃度層６がたとえばエピタキシャル成長などで形成される。この後、第１主面上に所定のマスクパターンが形成されて、そのマスクパターンをマスクとしてその下層に異方性エッチングが施され、複数の溝５ａが形成される。この溝５ａの第１主面からの深さＴｄは、ｎ-不純物低濃度層６の第１主面からの深さＮｄよりも上述した拡散長さＬ以上だけ深くされる。
この後、溝５ａの各側壁にボロン、リンが注入されて、図１に示すようにｐ型拡散領域２とｎ型拡散領域３とが形成され、ｐｎ繰返し構造が完成する。
ここでｎ-不純物低濃度層６の深さＮｄは以下のように定義される。
本願におけるｎ-不純物低濃度層６の深さＮｄとは、ｐｎ繰返し構造のｐ型およびｎ型拡散領域２、３の不純物を注入する直前におけるｎ型不純物低濃度層６の深さをいう。つまり、このｎ-不純物低濃度層６はエピタキシャル成長などで形成されるが、エピタキシャル成長で形成された時点ではこのエピタキシャル層の厚みとｎ-不純物低濃度層６の厚みとはほぼ等しい。
しかし、ｐｎ繰返し構造をなすｐ型およびｎ型拡散領域２、３の形成のための不純物の注入までに熱処理が与えられる場合がある。たとえば、図２では図示していないが、図３９で説明したようにｎ-不純物低濃度層６の第１主面には、既存の不純物拡散法を用いて、ｐ型ベース領域となるｐ型拡散領域が形成される場合がある。この場合には、ベース拡散のための熱処理が必要となる。この熱処理によりｎ型高濃度基板領域１から高濃度のｎ型不純物がエピタキシャル層中へ拡散するため、ｎ-不純物低濃度層６の厚みは薄くなる。
このようにｐ型およびｎ型拡散領域２、３の形成のためのイオン注入までに熱処理が加えられるか否かでｎ-不純物低濃度層６の厚みが異なるため、本願ではｎ-不純物低濃度層６の深さＮｄを、上記の不純物注入の直前におけるｎ-不純物低濃度層６の深さとしている。
本実施の形態では、ｐ型およびｎ型拡散領域２、３は、溝５ａの底面よりも拡散長さＬ以上浅く形成されている。このため、溝５ａの底面近傍に生じる不純物濃度の不均一な部分がｐ型およびｎ型拡散領域２、３内に位置することはなく、ｎ型高濃度基板領域１内に位置することになる。またこの不純物濃度の不均一な部分が製造工程における熱処理で拡散してｐ型およびｎ型拡散領域２、３内に分布することもない。ｎ型高濃度基板領域１はｎ型拡散領域３よりも十分に高い不純物濃度を有しているため、このｎ型高濃度基板領域１におけるこの不純物濃度の不均一の程度は特性に影響を与えない程度に小さくすることができる。また、ｐ型およびｎ型拡散領域２、３は第１主面に垂直な方向に連続した所定の濃度とすることができる。このため、ＯＦＦ状態で空乏層がｐ型およびｎ型拡散領域２、３の全体に広がっても電界は均一となり、耐圧を向上させることができる。またＯＮ状態での抵抗も減少させることができる。
実施の形態２
本実施の形態は、溝の側壁の第１主面に対する傾きが途中で変化する場合の構成を示している。
図３を参照して、溝５ｂは、たとえば第１の主面に対して側壁がほぼ垂直に延びる第１の延在部と、第１の延在部に連通し、そこから側壁がテーパ状に延びる第２の延在部とを有している。そして、溝５ｂの第１の延在部の深さＴｄ1は、繰返し構造のｐ型およびｎ型拡散領域２、３の深さＮｄよりも拡散長さＬ以上だけ深くされている。
なお、これ以外の構成については、図１の構成とほぼ同じであるため同一の部材については同一の符号を付しその説明は省略する。
本実施の形態の製造方法では、図４に示すように溝５ｂは、第１の延在部の深さＴｄ1がｎ-不純物低濃度層６の深さＮｄよりも拡散長さＬ以上だけ深くなるように形成される。
なおこれ以外の製造工程については実施の形態１とほぼ同じであるため、その説明は省略する。
この場合、傾きが変化した第２の延在部（テーパ部）では、イオン注入の際の側壁での反射角度が第１の延在部とは異なる。このため、第２の延在部では、第２の延在部の底面だけでなく第２の延在部の側壁面全面において、反射された不純物の反対側壁面への注入が生じるおそれがある。つまり、第２の延在部の側壁面全面において局所的濃度変化が生ずるおそれがある。
そこで、溝５ｂの第１の延在部の深さＴｄ1は、ｐｎ繰返し構造のｐ型およびｎ型拡散領域２、３の深さＮｄよりも拡散長さＬ以上深くされる。これにより、第２の延在部の側壁面全面において局所的濃度変化が生じた場合でも、ｐ型およびｎ型拡散領域２、３内に局所的濃度変化が位置することはない。よって、実施の形態１と同様、ｐ型およびｎ型拡散領域２、３は第１主面に垂直な方向に連続して均一な濃度で形成することができる。したがって、ＯＦＦ状態で空乏層がｐ型およびｎ型拡散領域２、３の全体に広がっても電界は均一となり、耐圧を向上させることができる。またＯＮ状態での抵抗も減少させることもできる。
実施の形態３
本実施の形態では、ｐ型およびｎ型拡散領域２、３を第１主面に対して垂直な方向に連続して均一な濃度で形成するための不純物の注入角度について示す。
図５を参照して、ｎ-不純物低濃度層６の厚みＮｄよりも、拡散長さＬ以上だけ深い位置に直接入射できる角度でｐ型あるいはｎ型不純物イオンを注入する必要がある。
これにより、ｎ-不純物低濃度層６よりも拡散長さＬ以上深い位置近傍で局所的濃度変化部が生じることになる。このため、この後にｐｎ繰返し構造のｐ型およびｎ型拡散領域２、３が形成されてもｐ型およびｎ型拡散領域２、３内に局所的濃度変化部が位置することはない。このように溝５ａの深さではなく、ｎ-不純物低濃度層６の厚み（深さ）Ｎｄに関して不純物イオンの注入角を規定することにより、深さ方向に連続して均一な濃度でｐ型拡散領域２およびｎ型拡散領域３を形成することができる。
実施の形態４
本実施の形態では、素子耐圧が３００Ｖの場合の各部の具体的数値について示す。
図２を参照して、所望の素子耐圧が３００Ｖの場合、ｎ-不純物低濃度層６は、不純物濃度が１ｅ１３ｃｍ-3、厚さＮｄが１７μｍ程度であればよい。このｎ-不純物低濃度層６は、実施の形態１で説明したように、エピタキシャル成長などで形成した低濃度層そのものではなく、ｐｎ繰返し構造をなすｐ型およびｎ型拡散領域２、３の形成のための不純物を注入する直前においてｎ型高濃度基板領域１よりも低い不純物濃度を有する層を指す。したがって、ベース拡散などをこの不純物注入前に行なうか否かによって、ｎ-不純物低濃度層６の厚みＮｄは変化する。
ｐ型拡散領域２とｎ型拡散領域３との横方向の繰返しピッチＰは、横方向の電界の不均一を抑えるためには３〜５μｍ以下であることが望ましい。ＯＮ抵抗を十分に小さく抑えるためには、ｎ型拡散領域３の割合が大きいほどよいから、溝５ａの幅Ｗは１〜１．５μｍ以下であることが望ましい。したがってｐ型拡散領域２とｎ型拡散領域３との幅はそれぞれ１〜２μｍ程度となる。
さらに具体的に、溝５ａの幅Ｗを１μｍ、横方向の繰返しピッチＰを３μｍ、溝５ａと溝５ａとの間を２μｍとした場合について以下に説明する。
ｐ型およびｎ型拡散領域２、３の拡散長さＬは溝５ａの側壁面から溝５ａ間に挟まれる領域の中央部まで拡散する必要性から、Ｌ＞０．５×２μｍである必要がある。また溝５ａ間に完全に拡散するとｐｎ繰返し構造が形成できないため、概ねＬ＜０．７×２μｍ程度である必要がある。つまりＬが、１μｍ＜Ｌ＜１．４μｍ程度になるよう熱処理を施す必要がある。もちろんｐ型およびｎ型拡散領域２、３形成後にベースを形成する場合は、ベース拡散の熱処理も含めて１μｍ＜Ｌ＜１．４μｍ程度になるように熱処理を施す必要がある。
図２に示すように溝５ａの側壁が第１主面に対してほぼ垂直に延びているとすると、溝５ａの深さＴｄは１７μｍ＋Ｌ＝１８〜１８．４μｍ以上であることが必要になる。
図４に示すように溝５ａの側壁の傾きが途中で変化している場合は、傾きの変化する位置（第１の延在部の底部）の深さＴｄ1が１８〜１８．４μｍより深い位置にあることが必要である。
またｐ型およびｎ型拡散領域２、３形成のための不純物の斜め注入は図５に示すようにｎ-不純物低濃度層６よりも拡散長さＬ以上だけ深い位置にイオンが直接入射する必要がある。このため、Ｌ＝１μｍとすると、第１主面の垂直方向に対してｔａｎ-1（１／（１７＋１））＝３．２°以上の急角度θでイオンを注入する必要がある。
実施の形態５
実施の形態４に類似して、素子耐圧が５０Ｖの場合は、ｎ-不純物低濃度層６は、不純物濃度が１ｅ１３ｃｍ-3、厚さＮｄが４μｍ程度であればよい。この場合、溝５ａの幅Ｗは０．５μｍ以下であることが望ましく、ｐ型拡散領域２とｎ型拡散領域３との横方向の繰返しピッチＰは、１．５μｍ程度であることが望ましい。したがって、ｐ型拡散領域２およびｎ型拡散領域３の拡散長さＬは０．５〜０．７μｍ程度になる。したがって、溝の形状が図１に示すように第１主面に対してほぼ垂直である場合、溝５ａの深さＬｄ（図２ではＬｄ1）は４．５〜４．７μｍ以上である必要がある。
実施の形態６
実施の形態４に類似して、素子耐圧が１０００Ｖの場合は、ｎ-不純物低濃度層６は、不純物濃度が１ｅ１３ｃｍ-3、厚さＮｄが５０μｍ程度であればよい。横方向の繰返しピッチＰは、横方向の電界不均一が起こらないようにできるだけ狭い方がよく、素子耐圧が１０００Ｖの場合でも、概ね１０μｍ以下の構造が望ましい。したがって、拡散長さＬは３〜５μｍ程度になる。溝の形状が図１に示すように第１主面に対してほぼ垂直である場合、溝５ａの深さＬｄ（図２ではＬｄ1）は５３〜５５μｍ以上である必要がある。
実施の形態７
本実施の形態では、トレンチ型ＭＯＳＦＥＴについて説明する。
図６を参照して、半導体基板の第１主面には、複数の溝５ａが繰返し設けられている。この溝５ａに挟まれる領域内には、ｐ型およびｎ型拡散領域２、３が設けられており、ｐ型拡散領域２は一方の溝５ａの側壁面に設けられており、ｎ型拡散領域３は他方の溝５ａの側壁面に設けられている。このｐ型拡散領域２とｎ型拡散領域３とは、溝５ａの深さ方向に沿ってｐｎ接合部を構成している。
ｎ型およびｐ型拡散領域２、３の第１主面側にはｐ型ウェル（ｐ型ベース領域とも称する）７が形成されている。このｐ型ウェル７内であって他方の溝５ａの側壁面にはソースｎ+拡散領域８が設けられている。このソースｎ+拡散領域８とｎ型拡散領域３とに挟まれるｐ型ウェル７にゲート絶縁層９を介在して対向するように他方の溝５ａの側壁面に沿ってゲート電極層１０が形成されている。
溝５ａ内には、低不純物濃度のシリコン（単結晶、多結晶、非晶質および微結晶を含む）、もしくはシリコン酸化膜などの絶縁物よりなる充填層５が充填されている。
またｐｎ繰返し構造の第２主面側には、ｎ型拡散領域３よりも十分に高濃度なドレインｎ+領域１が形成されている。
ｐ型拡散領域は一方の溝５ａの側壁面からｐ型不純物が拡散された不純物濃度分布を有し、ｎ型拡散領域３は他方の溝５ａの側壁面からｎ型不純物が拡散された不純物濃度分布を有している。
このため、図６のＹ−Ｙ′線に沿う断面のネット不純物濃度は図７に示すようになっている。図７を参照して、溝５ａから不純物を導入するために溝５ａの側壁面の不純物濃度が高く、シリコン中に入るほど不純物濃度が低くなる。熱拡散すると不純物はほぼガウス分布に従って分布し、図８のような分布を示す。パラメータとして表面不純物濃度Ｃｓｎ、Ｃｓｐと拡散長さＣＨＲｎ、ＣＨＲｐとを定義すると不純物濃度分布の形は決定される。この場合、ｐ型拡散領域２とｎ型拡散領域３とからなるｐｎ接合は両方からの不純物の拡散濃度が等しくなる位置で形成される。
図６を参照して、溝５ａの第１主面からの深さＬｄは、ｐｎ繰返し構造の第１主面からの深さＮｄよりも、ｐ型拡散領域２内のｐ型不純物もしくはｎ型拡散領域３内のｎ型不純物のこの半導体装置の製造時における拡散長さＬ以上深く形成されている。
次に本実施の形態の製造方法について説明する。
図９を参照して、ドレインｎ+領域となるｎ型高濃度基板領域１上に、後述の不純物拡散工程の濃度分布に比べて十分低い不純物濃度を有するｎ-不純物低濃度層６がたとえばエピタキシャル成長により形成される。また、このｎ-不純物低濃度層６は、エピタキシャル成長法以外に、同程度の不純物濃度を有する基板を直接貼り合わせ、研磨により所望の厚みにして形成することも可能である。
図１０を参照して、このｎ-不純物低濃度層６の表面に、既存の不純物拡散法を用いて、ＭＯＳＦＥＴのｐ型ベース領域となるｐ型領域７が形成される。このｐ型領域７上に、熱酸化膜１２とＣＶＤシリコン窒化膜１３とＣＶＤシリコン酸化膜１４とからなる３層積層構造が所望形状となるように形成される。この積層構造１２、１３、１４をマスクとしてその下層に異方性エッチングが施される。
図１１を参照して、このエッチングにより、ｐ型領域７とｎ-不純物低濃度層６とを貫通してｎ型高濃度基板領域１に達する溝５ａが形成される。この際、溝５ａの第１主面からの深さは、ｎ-不純物低濃度層６の第１主面からの深さよりも、後工程で溝５ａの側壁に注入されるｐ型不純物またはｎ型不純物の製造時における拡散長さＬ以上だけ深く形成される。
このシリコン異方性エッチング工程には、エッチングの保護膜がメサ部分に必要なので、ＣＶＤシリコン酸化膜１４などの耐シリコンエッチング性の膜を予め形成した後に、通常の写真製版工程とエッチング工程とを用いてパターン付けが行なわれる。上述したように、溝５ａの幅やアスペクト比率は高精度に形成する必要があるため、ＮＦ3、ＳＦ6、ＳｉＦ4などのフッ素系ガスを用いてドライエッチングが行なわれる。
上述のドライエッチング中には、シリコン酸化膜に近い組成の、通常デポジション膜と呼ばれる薄膜が溝５ａの側壁に形成される。このため、このシリコン異方性エッチングの直後に、このデポジション膜はフッ酸（ＨＦ）系の薬液で除去される。
図１２を参照して、溝５ａの一方の側壁面に、斜めイオン注入法を用いてホウ素（Ｂ）が注入され、ホウ素注入領域２ａが形成される。
図１３を参照して、上述のホウ素注入時とは傾きを逆にした斜めイオン注入法により、溝５ａの他方の側壁面にリン（Ｐ）が注入され、リン注入領域３ａが形成される。
図１４を参照して、イオン注入により導入したｐ型およびｎ型の不純物のプロファイルを最終的に要求される拡散プロファイルに近づけるため、両者の領域２ａ、３ａに同時に熱処理が行なわれる。
この熱処理の際に、イオン注入した原子が溝５ａの側壁面からの雰囲気中に外方向拡散するのを防ぐ目的で、イオン注入後、溝５ａは速やかに絶縁物であるＣＶＤシリコン酸化膜５によって埋込まれる。また、できるだけ速やかに溝５ａを埋込むことにより、製造工程の雰囲気中のごみが溝５ａの内部に侵入するのを防ぐこともできる。
溝５ａの中を半絶縁膜としてシリコンで埋込む場合には、まず前述したＣＶＤシリコン酸化膜の代わりに薄い熱酸化膜を付けた状態で熱処理が行なわれる。そして、ドライエッチングなどの方法で少なくとも溝５ａ底面の酸化膜が除去された後に、ＣＶＤ法などによって前述した各種形態のシリコンが埋込まれる。
図１５を参照して、イオン注入により導入したｐ型およびｎ型不純物を拡散させるために、熱処理が行なわれる。これにより、溝５ａによって挟まれる領域に、ｐ型拡散領域２とｎ型拡散領域３とが形成される。絶縁膜５に、全面エッチングによる膜後退工程、いわゆるエッチバックが施される。
図１６を参照して、これにより、溝５ａの側壁面においてｐ型ベース領域７の側面が露出する。なお、この絶縁膜５の除去時に、３層積層構造の最上層のＣＶＤシリコン酸化膜１４が除去される。
この絶縁膜５のエッチバック工程は、ドライエッチングおよびウェットエッチングのいずれでも可能であるが、精度よく加工するには、一般にドライエッチングが望ましい。
図１７を参照して、この後、たとえば熱酸化法により、溝５ａの側壁面において露出したシリコン部分にシリコン酸化膜よりなるゲート絶縁層９が形成される。
図１８を参照して、溝５ａの上部を埋込むとともにＣＶＤシリコン窒化膜１３上を覆うように、不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）１０がＣＶＤ法により形成される。このドープトシリコン膜１０にエッチバックが施される。
図１９を参照して、これにより、ｐ型ベース領域７の側面にゲート絶縁層９を介在して対向するゲート電極層１０が形成される。この後、ＣＶＤシリコン窒化膜１３と熱酸化膜１２とが順次除去される。
図２０を参照して、これにより、ｐ型ベース領域７の上部表面が露出する。
図２１を参照して、露出したｐ型ベース領域７上および充填された溝５ａ上にキャップ酸化膜１５が熱酸化法により形成される。このキャップ酸化膜１５上には、通常の写真製版技術により、所望の形状を有するレジストパターン２１ａが形成される。このレジストパターン２１ａをマスクとしてイオン注入を行なうことにより、ｐ型ベース領域７内に、ソースｎ+拡散領域８が形成される。レジストパターン２１ａが除去された後、通常の写真製版技術およびエッチング技術により、ｐ型ベース領域７上のキャップ酸化膜１５のみが選択的に除去される。
図２２を参照して、このようにして露出したｐ型ベース領域７の表面に接するようにソース電極層１６が形成される。
このようにして、トレンチ型ＭＯＳＦＥＴが完成する。
なお上記の製造方法では、図１１に示すように溝５ａの側壁は、半導体基板の第１主面に対してほぼ垂直に延びているが、図２３に示す溝５ｂのように側壁の傾きが途中で変化してもよい。この場合、溝５ｂの側壁の傾きが変わる部分（第１の延在部の底部）の深さは、実施の形態２で説明したようにｎ-不純物低濃度層６の深さよりも拡散長さＬ以上深くする必要がある。
これにより完成したトレンチ型ＭＯＳＦＥＴの構成は、図２４に示すようになる。
なお、図２４に示す構成は、溝５ｂの側壁の傾きが途中で変化していること、およびその変化する部分の深さがｐ型およびｎ型拡散領域２、３の深さよりも拡散長さＬ以上深くなっていること以外については、図６に示す構成とほぼ同じである。このため、同一の部材については同一の符号を付しその説明は省略する。
なお、図１２と図１３とで示したホウ素とリンの注入角度については、実施の形態３で説明したような角度で注入する必要がある。つまり、図２５と図２６とに示すように、ｎ-不純物低濃度層６の第１主面からの深さよりも拡散長さＬ以上深い側壁面に直接不純物が注入されるような角度にする必要がある。
本実施の形態では、ｐ型およびｎ型拡散領域２、３を第１主面に垂直な方向に連続して均一な濃度とすることができるため、高耐圧・低ＯＮ抵抗のトレンチ型ＭＯＳＦＥＴを得ることができる。
実施の形態８
本実施の形態では、平面型ＭＯＳＦＥＴについて説明する。
図２７を参照して、本実施の形態における平面型ＭＯＳＦＥＴは、図６に示すトレンチ型ＭＯＳＦＥＴと比較して、ｐ型ウェル７ａ、ソースｎ+拡散領域８ａの配置およびゲート絶縁層９ａ、ゲート電極層１０ａの配置において異なる。つまり、ｐ型ウェル７ａは、半導体基板の第１主面においてソースｎ+拡散領域８ａとｎ型拡散領域３との間に挟まれている。そしてそのソースｎ+拡散領域８ａとｎ型拡散領域３とに挟まれたｐ型ウェル７ａの第１主面上にゲート絶縁層９ａを介在してゲート電極層１０ａが形成されている。
なお、それ以外の構成については図６に示す構成とほぼ同じであるため、同一の部材については同一の符号を付しその説明は省略する。
次に本実施の形態の製造方法について説明する。
本実施の形態の製造方法は、まず図９〜図１５に示す実施の形態７とほぼ同じ工程を経る。この後、図２８に示すように溝５ａ内のみに充填層５が残存された後、図２７に示すようにソースｎ+拡散領域８ａ、ゲート絶縁層９ａおよびゲート電極層１０ａが形成されて平面型ＭＯＳＦＥＴが完成する。
なお図２７においては、溝５ａの側壁は第１主面に対してほぼ垂直に延びているが、図２９に示す溝５ｂのように側壁の傾きが途中で変化してもよい。この場合、溝の側壁の傾きが変わる部分（第１の延在部の底部）の深さは、実施の形態２で説明したようにｐ型およびｎ型拡散領域２、３の深さよりも拡散長さＬ以上深くされる。
なお、これ以外の図２９に示す構成については、図２７に示す構成とほぼ同じであるため、同一の部材については同一の符号を付しその説明は省略する。
本実施の形態では、ｐ型およびｎ型拡散領域２、３を第１主面に対して垂直な方向に連続して均一な濃度とすることができるため、高耐圧・低ＯＮ抵抗の平面型ＭＯＳＦＥＴを得ることができる。
実施の形態９
本実施の形態では、基板表面にｐ型ベースを形成したダイオードについて説明する。
図３０を参照して、半導体基板の第１主面には、複数の溝５ａが繰返し設けられている。この溝５ａに挟まれる領域内には、ｐ型およびｎ型拡散領域２、３が設けられており、ｐ型拡散領域２は一方の溝５ａの側壁面に設けられており、ｎ型拡散領域３は他方の溝５ａの側壁面に設けられている。このｐ型拡散領域２とｎ型拡散領域３とは、溝５ａの深さ方向に沿ってｐｎ接合部を構成している。
ｐ型およびｎ型拡散領域２、３の第１主面側にはｐ型ベース領域７が形成されている。溝５ａ内には、低不純物密度のシリコン（単結晶、多結晶、非晶質、微結晶を含む）、シリコン酸化膜などの絶縁物よりなる充填層５が充填されている。ｐ型およびｎ型拡散領域２、３と溝５ａとのｐｎ繰返し構造の第２主面側にはｎ型高濃度基板領域１が形成されている。
ｐ型拡散領域２は一方の溝５ａの側壁面から拡散された不純物濃度を有し、ｎ型拡散領域３は他方の溝５ａの側壁面から拡散された不純物濃度分布を有している。
溝５ａの第１主面からの深さＬｄは、ｐｎ繰返し構造の第１主面からの深さＮｄよりも拡散長さＬ以上だけ深く形成されている。
次に本実施の形態の製造方法について説明する。
本実施の形態の製造方法は、まず図９〜図１５に示す実施の形態１とほぼ同じ工程を経て、その後、図２８に示す実施の形態８と同様の構成を経る。そして、ＣＶＤシリコン窒化膜１３と熱酸化膜１２とが順次除去されて図３０に示すダイオードが完成する。
なお、図３０においては、溝５ａの側壁は第１主面に対してほぼ垂直に延びているが、図３１に示す溝５ｂのように側壁の傾きが途中で変化してもよい。この場合、溝５ｂの側壁の傾きが変わる部分（第１の延在部の底部）の深さは、実施の形態２で説明したようにｐ型およびｎ型拡散領域２、３の深さよりも拡散長さＬ以上深くされる。
なお、これ以外の図３１に示す構成については図３０に示す構成とほぼ同じであるため、同一の部材については同一の符号を付しその説明は省略する。
本実施の形態では、ｐ型およびｎ型拡散領域２、３を第１主面に垂直な方向に連続して均一な濃度とすることができるため、高耐圧・低ＯＮ抵抗のダイオードを得ることができる。
実施の形態１０
本実施の形態では、基板表面にショットキー接合を形成したショットキーバリアダイオードについて説明する。
図３２を参照して、本実施の形態では、図３０に示す構成と比較して、ｐ型ベース領域７の代わりにショットキー接合をなす電極１８が設けられている点で異なる。つまり、ｐｎ繰返し構造をなすｐ型拡散領域２とｎ型拡散領域３とは半導体基板の第１主面まで形成されており、ｎ型拡散領域３の第１主面上にショットキー接合を構成する電極１８が形成されている。
なお、これ以外の構成については、図３０に示す構成とほぼ同じであるため、同一の部材については同一の符号を付しその説明は省略する。
次に本実施の形態の製造方法について説明する。
図３３を参照して、ｎ型高濃度基板領域１上に、たとえばエピタキシャル成長によりｎ-不純物低濃度層６が形成される。この後、第１主面上に、熱酸化膜１２とＣＶＤシリコン窒化膜１３とＣＶＤシリコン酸化膜１４とからなる３層積層構造が所望形状となるように形成される。この積層構造１２、１３、１４をマスクとしてその下層に異方性エッチングが施される。
図３４を参照して、このエッチングにより、ｎ-不純物低濃度層６を貫通してｎ型高濃度基板領域１に達する溝５ａが形成される。この溝５ａの第１主面からの深さは、ｎ-不純物低濃度層６の第１主面からの深さよりも拡散長さＬ以上深くされる。
この後、図１２〜図１４に示すようにイオン注入と不純物拡散のための熱処理とが施されて図３５に示す状態とされる。この後、充填層５が溝５ａ内のみに残存するように除去されるとともにＣＶＤシリコン酸化膜１４が除去され、その後さらにＣＶＤシリコン窒化膜１３と熱酸化膜１２とが順次除去されて図３６に示す状態となる。この後、図３２に示すようにｎ型拡散領域３にショットキー接合するような電極１８が第１主面上に形成されて、ショットキーバリアダイオードが完成する。
なお、図３２においては、溝５ａの側壁は第１主面に対してほぼ垂直に延びているが、図３７に示す溝５ｂのように側壁の傾きが途中で変化してもよい。この場合、溝５ｂの側壁の傾きが変わる部分（第１の延在部の底部）の深さは、ｐ型およびｎ型拡散領域２、３の深さよりも拡散長さＬ以上深くされる。
なお、これ以外の図３７に示す構成については、図３２に示す構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明は省略する。
本実施の形態では、ｐ型およびｎ型拡散領域２、３を第１主面に垂直な方向に連続して均一な濃度とすることができるため、高耐圧・低ＯＮ抵抗のショットキーバリアダイオードを得ることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
産業上の利用可能性
本発明は、各種電源装置などに使用される低ＯＮ抵抗で低スイッチング損失な電力半導体装置およびその製造方法に有利に適用され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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