(57)【特許請求の範囲】
【請求項１】
判定電圧と電源電圧とを比較して、その比較結果に基づいて電圧信号を出力する電圧判定回路と、
前記電圧判定回路が出力した電圧信号を保持して出力するラッチ回路部と、
前記ラッチ回路部から前記比較結果をフィードバックされる動作制御部と、
を具備する電源電圧検出回路であって、
前記ラッチ回路部は、第一のラッチ回路と第二のラッチ回路とを有してなり、
前記第一のラッチ回路は、前記電圧判定回路と前記第二のラッチ回路との間に接続され、入力された前記電圧判定回路の出力を保持して前記第二のラッチ回路に出力および前記動作制御部にフィードバックし、
前記動作制御部は、前記電圧判定回路を動作させる信号が入力されると前記電圧判定回路を非動作状態から動作状態に切り換える制御を行い、前記フィードバックされた信号が変化すると、前記電圧判定回路を非動作状態にし、前記電圧判定回路を非動作にする信号が入力されると、前記第一のラッチ回路をリセットし、前記第二のラッチ回路に前記第一のラッチ回路の出力を保持させ、前記電圧判定回路を非動作状態にする
ことを特徴とする電源電圧検出回路。
【請求項２】
前記第一のラッチ回路は、回路動作を開始するための信号を入力するクロック入力端子を有し、
前記電圧判定回路の出力を前記クロック入力端子に入力し、該出力の変化に基づいて回路動作を開始し、該出力を保持することを特徴とする請求項１に記載の電源電圧検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電源電圧検出回路、更に詳しくは一次電池あるいは二次電池を電源電圧として動作する電子時計等の小型携帯機器に用いるのに適した電源電圧検出回路に関するものである。
【０００２】
【従来の技術】
従来より、一次電池あるいは二次電池を電源電圧として動作する電子時計等の小型携帯機器では電源電圧の低下による誤動作を防ぐために電源電圧検出回路を搭載している。
図８は従来の電源電圧検出回路の一例の構成を示す図である。
従来の電源電圧検出回路は図８に示すように、電源電圧が判定電圧よりも高いとハイレベルを出力する電圧判定回路８０１とクロック信号の立ち上がりに同期してデータをラッチするラッチ回路８０２と、インバータ８０３とを有している。
【０００３】
図８において、電圧判定回路８０１の入力端子とインバータ８０３の入力端子とイネーブル信号８１０とを接続し、インバータ８０３の出力端子とラッチ回路８０２のクロック入力端子Ｃとを接続し、電圧判定出力８２３と電圧判定回路８０１の出力端子とラッチ回路８０２のデータ入力端子Ｄとを接続し、ラッチ回路８０２のリセット入力端子Ｒとリセット信号８１１とを接続してラッチ回路８０２のラッチ出力８１２を電源電圧検出回路の出力信号として構成している。
【０００４】
図９は従来の電源電圧検出回路の動作を示すタイミングチャートであり、電源電圧が電源電検出圧回路の判定電圧よりも高い場合の例である。
【０００５】
図９においてイネーブル信号８１０はハイレベルの期間電源電圧検出回路の動作を許可する制御信号である。
イネーブル信号８１０がハイレベルになると電圧判定回路が動作を開始して電圧判定回路の出力遅延時間だけ遅れて電圧判定出力８２３はハイレベルになり、その後でイネーブル信号８１０をローレベルにするとイネーブル信号８１０の立下りに同期して電圧判定出力８２３をラッチしてラッチ出力８１２はハイレベルになり、電圧判定回路の出力遅延時間だけ遅れて電圧判定出力８２３はローレベルになるがラッチ出力８１２はハイレベルを維持する。
なお、以上の動作の際に、イネーブル信号８１０は、動作温度範囲、動作電圧範囲で確実に電圧判定出力８２３が出力されるだけの充分な時間ハイレベルにしておく必要がある。
以上の動作により、電源電圧が判定電圧以上であるかどうかをラッチ出力である電圧検出信号８１２のレベルで判定することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら従来の電源電圧検出回路ではイネーブル信号８１０は、動作温度範囲、動作電圧範囲で確実に電圧判定出力８１２が出力されるだけの充分な時間ハイレベルにしておく必要があるために、電圧判定出力８１２がすみやかに出力される条件においても図８における電圧判定回路８０１を長い期間動作させることにより多大な消費電力を費やしていた。
そこで本発明は、上記課題を解決して電源電圧検出回路の消費電力を低減することを目的としたものである。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る電源電圧検出回路は、判定電圧と電源電圧とを比較して、その比較結果に基づいて電圧信号を出力する電圧判定回路と、電圧判定回路が出力した電圧信号を保持して出力するラッチ回路部と、ラッチ回路部から比較結果をフィードバックされる動作制御部と、を具備する電源電圧検出回路であって、
ラッチ回路部は、第一のラッチ回路と第二のラッチ回路とを有してなり、第一のラッチ回路は、電圧判定回路と第二のラッチ回路との間に接続され、入力された電圧判定回路の出力を保持して第二のラッチ回路に出力および動作制御部にフィードバックし、動作制御部は、電圧判定回路を動作させる信号が入力されると電圧判定回路を非動作状態から動作状態に切り換える制御を行い、フィードバックされた信号が変化すると、電圧判定回路を非動作状態にし、電圧判定回路を非動作にする信号が入力されると、第一のラッチ回路をリセットし、第二のラッチ回路に第一のラッチ回路の出力を保持させ、電圧判定回路を動作状態から非動作状態にすることを特徴としている。
【０００８】
上記発明において、第一のラッチ回路は、回路動作を開始するための信号を入力するクロック入力端子を有し、前記電圧判定回路の出力を前記クロック入力端子に入力し、該出力の変化に基づいて回路動作を開始し、該出力を保持することを特徴としている。
【００１０】
【発明の実施の形態】
本発明の実施の形態は、イネーブル信号を入力し、電圧判定回路で電源電圧を判定した後に入出力制御回路で電圧検出信号を出力してなる電源電圧検出回路であって、前記入出力制御回路は動作制御部とラッチ回路部よりなり、前記電源電圧判定回路は電源電圧と判定電圧とを比較した結果を前記ラッチ回路に出力してなることを特徴としている。前記イネーブル信号に従って電圧判定回路が動作を開始し、電圧判定回路の出力が変化することを入出力制御回路が判断して電圧判定回路の動作を終了させる。
【００１１】
（第一実施例）
以下、図面を参照して本発明の実施例について説明する。
図１は本発明の第一実施例に係る電源電圧検出回路の構成を示す図である。
図１において、動作制御部１３０と、第一のラッチ回路１０２と第二のラッチ回路１０３からなるラッチ回路部とで入出力制御回路を構成する。また、前記動作制御部１３０は、電圧判定回路１０１の動作非動作を制御するようにインバータ１０４とノアゲート１０５とで構成する。
【００１２】
イネーブル信号１１０とインバータ１０４の入力端子とを接続し、イネーブル信号１１０の反転信号１２１はノアゲート１０５の第一の入力端子と第一のラッチ回路１０２のリセット端子Ｒと第二のラッチ回路１０３のクロック端子Ｃとに接続し、電圧判定回路１０１の入力信号１２２はノアゲート１０５の出力端子と電圧判定回路１０１の入力端子とに接続する。
【００１３】
電圧判定出力１２３は電圧判定回路１０１の出力端子と第一のラッチ回路１０２のクロック入力端子Ｃに接続し、第一のラッチ回路１０２のデータ入力端子Ｄと電源電圧ＶＣＣとを接続し、第一のラッチ回路１０２の出力信号１２０と第一のラッチ回路１０２の出力端子Ｑと第二のラッチ回路１０３のデータ入力端子Ｄとノアゲート１０５の第二の入力端子とを接続し、リセット信号１１１と第二のラッチ回路１０３のリセット端子Ｒとを接続することにより第二のラッチ回路１０３のラッチ出力１１２を本発明の第一実施例に係る電源電圧検出回路の出力信号とする。リセット信号１１１はリセット信号１１１がハイレベルの期間に第二のラッチ回路１０３のラッチ出力１１２をローレベルにリセットする信号で、出力の初期化時以外はリセット信号１１１はローレベルに固定する。
【００１４】
図２は図１に示した電源電圧検出回路を構成する電圧判定回路１０１の一例を示す回路図である。
図２において、イネーブル信号２１０とインバータ２０８の入力端子とを接続しイネーブル信号２１０の反転信号２２１とインバータ２０８の出力端子とソースを電源電圧ＶＣＣと接続したＰチャネル電界効果トランジスタ（以下ＰＭＯＳと記す）２０５のゲート端子とソースを接地電圧ＶＳＳと接続したＮチャネル電界効果トランジスタ（以下ＮＭＯＳと記す）２０６のゲート端子とを接続する。
【００１５】
第一の抵抗２０１の第一の端子と第一の端子を接地電圧ＶＳＳに接続する第二の抵抗２０２の第二の端子とコンパレータ２０３の正入力端子と電源電圧分割電圧ＶＲ２２０とを接続する。前記第一の抵抗２０１と第二の抵抗２０２とで抵抗分割回路を構成する。
【００１６】
コンパレータ２０３のマイナス電源端子には接地電圧ＶＳＳを供給し、コンパレータ２０３の負入力端子と定電圧回路２３０の出力である基準電圧ＲＥＦ２１１とを接続する。コンパレータ２０３の出力端子とＮＭＯＳ２０６のドレインとを接続し電圧判定回路の出力端子２１２とする。ＮＭＯＳ２０６とコンパレータ２０３とで電圧比較回路を構成する。
【００１７】
ＰＭＯＳ２０５のドレインは、定電圧回路２３０のプラス電源端子と接続して定電圧回路２３０に電源を供給し、且つ第一の抵抗２０１の第二の端子と接続し抵抗分割回路に電源を供給し、且つコンパレータ２０３のプラス電源端子と接続し電圧比較回路に電源を供給する。前記ＰＭＯＳ２０５は、定電圧回路２３０および抵抗分割回路および電圧比較回路への電源供給あるいは電源遮断を制御するスイッチ回路とする。
【００１８】
次に図２の電圧判定回路の動作について説明する。
イネーブル信号２１０がローレベルの期間は、ＰＭＯＳ２０５がオフとなることで定電圧回路２３０および抵抗分割回路および電圧比較回路には電源が供給されず低消費電力となり、且つＮＭＯＳ２０６がオンとなることで電圧判定回路の出力端子２１２はローレベルに固定される。
【００１９】
イネーブル信号２１０がハイレベルの期間は、ＰＭＯＳ２０５がオンとなることで定電圧回路２３０および抵抗分割回路および電圧比較回路に電源が供給され、定電圧回路２３０の出力である基準電圧ＲＥＦ２１１は設定した定電圧を出力し、電源電圧分割電圧ＶＲ２２０は電源電圧を第一の抵抗２０１と第二の抵抗２０２とで抵抗分割した電圧を出力し、且つＮＭＯＳ２０６がオフとなることで電圧判定回路の出力端子２１２は電源電圧が判定電圧よりも高ければハイレベル、電源電圧が判定電圧よりも低ければローレベルを出力する。
【００２０】
ここで、基準電圧ＲＥＦ２１１と電源電圧分割電圧ＶＲ２２０と判定電圧との関係は、第一の抵抗２０１の抵抗値をＲ１とし第二の抵抗２０２の抵抗値をＲ２とし判定電圧をＶｘとすると以下の関係式で示される。
Ｖｘ＝ＲＥＦ×（Ｒ１／Ｒ２＋１）  ・・・  式１
例えば、ＲＥＦ＝１Ｖ、Ｒ１＝５ＫΩ、Ｒ２＝１０ＫΩとした場合には判定電圧Ｖｘは式１より１．５Ｖとなり、電源電圧が１．５Ｖよりも高ければ電圧判定回路の出力はハイレベル、電源電圧が１．５Ｖよりも低ければ電圧判定回路の出力はローレベルとなる。
【００２１】
図３は本発明の第一実施例に係る電源電圧検出回路の動作を示すタイミングチャートであり、電源電圧が判定電圧よりも高い場合の例を示している。
図３において、最初にイネーブル信号１１０がローレベルの時は電圧判定回路は非動作となり電圧判定出力１２３、ラッチ１出力１２０、電圧判定入力１２２、及びラッチ２出力１１２はすべてローレベルである。次に、イネーブル信号１１０をハイレベルにして電源電圧検出回路を動作させると、電圧判定入力１２２はハイレベルとなり電圧判定回路が動作を開始し、電圧判定回路の出力遅延時間分遅れて電圧判定出力１２３がハイレベルになることでラッチ１出力１２０はハイレベルになり、ラッチ１出力１２０がハイレベルになることで電圧判定入力１２２がローレベルになり、電圧判定入力１２２がローレベルになることで電圧判定回路が非動作となり電圧判定出力１２３はローレベルに変化するが、ラッチ１出力１２０はハイレベルを維持する。
【００２２】
電源電圧検出回路の動作温度範囲、動作電圧範囲で確実に電圧判定出力１２３が出力されるだけの充分な時間イネーブル信号１１０をハイレベルにした後で、イネーブル信号１１０をローレベルにするとラッチ２出力１１２がハイレベルになり、以後再びイネーブル信号１１０がハイレベルになり電源電圧検出回路を動作させるか第二のラッチ回路をリセット信号をハイレベルにして初期化するまでラッチ２出力１１２はハイレベルを維持する。前述の動作により電圧判定回路１０１は電圧判定入力１２２がハイレベルの期間しか動作しないのでイネーブル信号１１０のハイレベルの期間が長くても消費電力を低減することができる。
【００２３】
上記説明のように本発明の電源電圧検出回路は電源電圧が判定電圧よりも高いことを検出すると速やかに電圧判定回路を非動作にするので電源電圧検出回路の消費電力を低減することが可能である。
【００２４】
（第二実施例）
図４は本発明の第二実施例に係る電源電圧検出回路の構成を示す図である。
図４において、動作制御部４３０と、第一のラッチ回路４０２と第二のラッチ回路４０３と第三のラッチ回路４０４からなるラッチ回路部とで入出力制御回路を構成する。また、動作制御部４３０は、電圧判定回路４０１の動作非動作を制御するように、インバータ４０４とノアゲート４０５とで構成する。
【００２５】
イネーブル信号４１０とインバータ４０４の入力端子とを接続し、イネーブル信号４１０の反転信号４２１はノアゲート４０５の第一の入力端子と第一のラッチ回路４０２のリセット端子Ｒと第三のラッチ回路４０４のリセット端子Ｒと第二のラッチ回路４０３のクロック端子Ｃとに接続し、電圧判定回路４０１の入力信号４２２はノアゲート４０５の出力端子と電圧判定回路４０１の入力端子とに接続する。
【００２６】
電源電圧が判定電圧よりも高いと出力がハイレベルに変化する電圧判定正出力４２３は電圧判定回路４０１の正出力端子と第一のラッチ回路４０２のクロック入力端子Ｃに接続し、第一のラッチ回路４０２のデータ入力端子Ｄと電源電圧ＶＣＣとを接続し、第一のラッチ回路４０２の出力信号４２０と第一のラッチ回路４０２の出力端子Ｑと第二のラッチ回路４０３のデータ入力端子Ｄとノアゲート４０５の第二の入力端子とを接続する。電源電圧が判定電圧よりも高いと出力がローレベルに変化する電圧判定負出力４２４は電圧判定回路４０１の負出力端子と第三のラッチ回路４０４のクロック入力端子Ｃに接続し、第三のラッチ回路４０４のデータ入力端子Ｄと電源電圧ＶＣＣとを接続し、第三のラッチ回路４０４の出力信号４２５と第三のラッチ回路４０４の出力端子Ｑとノアゲート４０５の第三の入力端子とを接続する。
【００２７】
リセット信号４１１と第二のラッチ回路４０３のリセット端子とを接続することにより第二のラッチ回路４０３のラッチ出力４１２を本発明の第二実施例に係る電源電圧検出回路の出力信号とする。リセット信号４１１はリセット信号４１１がハイレベルの期間に第二のラッチ回路４０３のラッチ出力４１２をローレベルにリセットする信号で、出力の初期化時以外はリセット信号４１１はローレベルに固定する。
【００２８】
図５は図４に示した電源電圧検出回路を構成する電圧判定回路４０１の一例を示す回路図である。
図５において、イネーブル信号５１０とインバータ５０８の入力端子を接続しイネーブル信号５１０の反転信号５２１とインバータ５０８の出力端子とソースを電源電圧ＶＣＣと接続したＰＭＯＳ５０５のゲート端子とソースを接地電圧ＶＳＳと接続した第一のＮＭＯＳ５０６のゲート端子とソースを接地電圧ＶＳＳと接続した第二のＮＭＯＳ５０７のゲート端子とを接続する。
【００２９】
第一の抵抗５０１の第一の端子と第一の端子を接地電圧ＶＳＳに接続する第二の抵抗５０２の第二の端子と第一のコンパレータ５０３の正入力端子と第二のコンパレータ５０４の負入力端子と電源電圧分割電圧ＶＲ５２０とを接続する。第一の抵抗５０１と第二の抵抗５０２とで抵抗分割回路を構成する。
【００３０】
第一のコンパレータ５０３のマイナス電源端子と第二のコンパレータ５０４のマイナス電源端子には接地電圧ＶＳＳを供給し、第一のコンパレータ５０３の負入力端子と第二のコンパレータ５０４の正入力端子と定電圧回路５３０の出力である基準電圧ＲＥＦ５１１とを接続する。第一のコンパレータ５０３の出力端子と第一のＮＭＯＳ５０６のドレインとを接続し電圧判定回路の正出力端子５１２とし、第二のコンパレータ５０４の出力端子と第二のＮＭＯＳ５０７のドレインとを接続し電圧判定回路の負出力端子５１３とする。第一のコンパレータ５０３と第一のＮＭＯＳ５０６とで第一の電圧比較回路を構成し、第二のコンパレータ５０４と第二のＮＭＯＳ５０７とで第二の電圧比較回路を構成する。
【００３１】
ＰＭＯＳ５０５のドレインは、定電圧回路５３０のプラス電源端子と接続して定電圧回路５３０に電源を供給し、且つ第一の抵抗５０１の第二の端子と接続し抵抗分割回路に電源を供給し、且つコンパレータ５０３のプラス電源端子と接続し第一の電圧比較回路に電源を供給し、且つコンパレータ５０４のプラス電源端子と接続し第二の電圧比較回路に電源を供給する。
前記ＰＭＯＳ５０５は、定電圧回路５３０および抵抗分割回路および第一の電圧比較回路および第ニの電圧比較回路への電源供給あるいは電源遮断を制御するスイッチ回路とする。
【００３２】
次に図５の電圧判定回路の動作について説明する。
イネーブル信号５１０がローレベルの期間は、ＰＭＯＳ５０５がオフとなることで定電圧回路５３０および抵抗分割回路および第一の電圧比較回路および第二の電圧比較回路には電源が供給されず低消費電力となり、且つＮＭＯＳ５０６がオンとなることで電圧判定回路の正出力端子５１２はローレベルに固定され、且つＮＭＯＳ５０７がオンとなることで電圧判定回路の負出力端子５１３はローレベルに固定される。
【００３３】
イネーブル信号５１０がハイレベルの期間は、ＰＭＯＳ５０５がオンとなることで定電圧回路５３０および抵抗分割回路および第一の電圧比較回路および第二の電圧比較回路に電源が供給され、定電圧回路５３０の出力である基準電圧ＲＥＦ５１１は設定した定電圧を出力し、電源電圧分割電圧ＶＲ５２０は電源電圧を第一の抵抗５０１と第二の抵抗５０２とで抵抗分割した電圧を出力し、且つＮＭＯＳ５０６がオフとなることで電圧判定回路の正出力端子５１２は電源電圧が判定電圧よりも高ければハイレベル、電源電圧が判定電圧よりも低ければローレベルを出力し、且つＮＭＯＳ５０７がオフとなることで電圧判定回路の負出力端子５１３は電源電圧が判定電圧よりも高ければローレベル、電源電圧が判定電圧よりも低ければハイレベルを出力する。
【００３４】
図６は本発明の第二実施例に係る電源電圧検出回路の第一の動作を示すタイミングチャートであり、電源電圧が判定電圧よりも高い場合の例を示している。
図６において、最初にイネーブル信号４１０がローレベルの時は電圧判定回路は非動作となり電圧判定正出力４２３、ラッチ１出力４２０、電圧判定負出力４２４、ラッチ３出力４２５、電圧判定入力４２２、及びラッチ２出力４１２はすべてローレベルである。次に、イネーブル信号４１０をハイレベルにして電源電圧検出回路を動作させると、電圧判定入力４２２はハイレベルとなり電圧判定回路が動作を開始し、電圧判定回路の出力遅延時間分遅れて電圧判定正出力４２３がハイレベルになることでラッチ１出力４２０はハイレベルになり、ラッチ１出力４２０がハイレベルになることで電圧判定入力４２２がローレベルになり、電圧判定入力４２２がローレベルになることで電圧判定回路が非動作となり電圧判定正出力４２３はローレベルに変化するが、ラッチ１出力４２０はハイレベルを維持する。
【００３５】
電源電圧検出回路の動作温度範囲、動作電圧範囲で確実に電圧判定正出力４２３が出力されるだけの充分な時間イネーブル信号４１０をハイレベルにした後で、イネーブル信号４１０をローレベルにするとラッチ２出力４１２がハイレベルになり、以後再びイネーブル信号４１０がハイレベルになり電源電圧検出回路を動作させるか第二のラッチ回路をリセット信号をハイレベルにして初期化するまでラッチ２出力４１２はハイレベルを維持する。前記動作の期間中、電圧判定負出力４２４及びラッチ３出力４２５はローレベルを維持して変化しない。
前述の動作により電圧判定回路４０１は電圧判定入力４２２がハイレベルの期間しか動作しないのでイネーブル信号４１０のハイレベルの期間が長くても消費電力を低減することができる。
【００３６】
図７は本発明の第二実施例に係る電源電圧検出回路の第二の動作を示すタイミングチャートであり、電源電圧が判定電圧よりも低い場合の例を示している。
図７において、最初にイネーブル信号４１０がローレベルの時は電圧判定回路は非動作となり電圧判定正出力４２３、ラッチ１出力４２０、電圧判定負出力４２４、ラッチ３出力４２５、電圧判定入力４２２、及びラッチ２出力４１２はすべてローレベルである。
【００３７】
次に、イネーブル信号４１０をハイレベルにして電源電圧検出回路を動作させると、電圧判定入力４２２はハイレベルとなり電圧判定回路が動作を開始し、電圧判定回路の出力遅延時間分遅れて電圧判定負出力４２４がハイレベルになることでラッチ３出力４２５はハイレベルになり、ラッチ３出力４２５がハイレベルになることで電圧判定入力４２２がローレベルになり、電圧判定入力４２２がローレベルになることで電圧判定回路が非動作となり電圧判定負出力４２４はローレベルに変化するが、ラッチ３出力４２５はハイレベルを維持する。
【００３８】
電源電圧検出回路の動作温度範囲、動作電圧範囲で確実に電圧判定負出力４２４が出力されるだけの充分な時間イネーブル信号４１０をハイレベルにした後で、イネーブル信号４１０をローレベルにするとラッチ２出力４１２はローレベルのまま変化しない。前記動作の期間中、電圧判定正出力４２３及びラッチ１出力４２０はローレベルを維持して変化しない。
前述の動作により電圧判定回路４０１は電圧判定入力４２２がハイレベルの期間しか動作しないのでイネーブル信号４１０のハイレベルの期間が長くても消費電力を低減することができる。
【００３９】
上記説明のように本発明の電源電圧検出回路は電源電圧が判定電圧よりも高いことを検出すると速やかに電圧判定回路を非動作にし、また電源電圧が判定電圧よりも低いことを検出すると速やかに電圧判定回路を非動作にするので電源電圧検出回路の消費電力を低減することが可能である。
【００４０】
【発明の効果】
以上説明したように、本発明の電源電圧検出回路では電圧判定出力が変化すると速やかに電圧判定回路を非動作とすることにより電源電圧検出回路の消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第一実施例に係る電源電圧検出回路の構成を示す図である。
【図２】図１に示した電源電圧検出回路を構成する電圧判定回路の回路図である。
【図３】本発明の第一実施例に係る電源電圧検出回路の動作を示すタイミングチャートである。
【図４】本発明の第二実施例に係る電源電圧検出回路の構成を示す図である。
【図５】図４に示した電源電圧検出回路を構成する電圧判定回路の回路図である。
【図６】本発明の第二実施例に係る電源電圧検出回路の第一の動作を示すタイミングチャートである。
【図７】本発明の第二実施例に係る電源電圧検出回路の第二の動作を示すタイミングチャートである。
【図８】従来の電源電圧検出回路の構成を示す図である。
【図９】従来の電源電圧検出回路の動作を示すタイミングチャートである。
【符号の説明】
１０１・・・電圧判定回路
１３０・・・動作制御部
１０２、１０３・・・ラッチ回路
２０１、２０２・・・抵抗
２０３・・・コンパレータ
２３０・・・定電圧回路
２０５・・・ＰＭＯＳ
２０６・・・ＮＭＯＳ
【図１】
0004115727.tif 000002
【図２】
0004115727.tif 000003
【図３】
0004115727.tif 000004
【図４】
0004115727.tif 000005
【図５】
0004115727.tif 000006
【図６】
0004115727.tif 000007
【図７】
0004115727.tif 000008
【図８】
0004115727.tif 000009
【図９】
0004115727.tif 000010