(57)【特許請求の範囲】
【請求項１】
トランジスタが形成された半導体部と、
キャパシタを有するキャパシタ部と、
を具備してなり、
前記トランジスタは、素子分離領域、前記トランジスタのゲート電極上に形成された絶縁膜、およびシリコン基板上にエピタキシャル成長された単結晶シリコン部を有しているとともに、前記単結晶シリコン部の上面は、前記素子分離領域の上面および前記絶縁膜の上面と同じ高さに形成されており、
前記キャパシタは、前記単結晶シリコン部上にエピタキシャル成長されたバッファ層、ならびにこのバッファ層上にそれぞれエピタキシャル成長されて順次積層された第１の電極、誘電体膜、および第２の電極を有している、
ことを特徴とする半導体記憶装置。
【請求項２】
前記シリコン基板は（１ ０ ０）配向性を有していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記バッファ層は、その格子定数がシリコンの格子定数と前記第１電極の材料の格子定数との中間の大きさからなる材料により形成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記バッファ層は、シリコンから前記第１電極の材料に向かって格子定数の大きさを順次変化させる層であることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体記憶装置。
【請求項５】
前記バッファ層は、ニッケルおよびコバルトの少なくとも一方を含むケイ化物、ならびにチタンおよびタングステンの少なくとも一方を含む窒化物、のうちの少なくとも一つを含む材料から形成されていることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体記憶装置。
【請求項６】
前記バッファ層は２層以上の積層構造からなることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
【請求項７】
前記バッファ層はＴｉＡｌＮおよびＰｔからなる２層構造を有していることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体記憶装置。
【請求項８】
前記第１の電極は正方晶系の（１ ０ ０）配向性を有する導電材料からなることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体記憶装置。
【請求項９】
前記第１の電極はペロブスカイト型構造を有する酸化物導電体からなることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記第１の電極の材料は、その格子定数がシリコンの格子定数とは整合していないことを特徴とする請求項１〜９のうちのいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記第１の電極はＳｒＲｕＯ3 からなることを特徴とする請求項１〜１０のうちのいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記誘電体膜は（１ ０ ０）配向性を有していることを特徴とする請求項１〜１１のうちのいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記誘電体膜はペロブスカイト型の正方晶系の結晶構造を有していることを特徴とする請求項１〜１２のうちのいずれか１項に記載の半導体記憶装置。
【請求項１４】
前記誘電体膜は室温で高誘電性を示すことを特徴とする請求項１〜１３のうちのいずれか１項に記載の半導体記憶装置。
【請求項１５】
前記誘電体膜は室温で強誘電性を示すことを特徴とする請求項１〜１４のうちのいずれか１項に記載の半導体記憶装置。
【請求項１６】
前記誘電体膜はＢａ，Ｓｒ，Ｔｉ、および酸素からなるペロブスカイト型酸化物の単結晶膜であることを特徴とする請求項１〜１５のうちのいずれか１項に記載の半導体記憶装置。
【請求項１７】
前記誘電体膜は（ＢａX, Ｓｒ1-X）ＴｉＯ3（０．１＜ｘ＜０．９）からなることを特徴とする請求項１〜１６のうちのいずれか１項に記載の半導体記憶装置。
【請求項１８】
前記第２の電極はＳｒＲｕＯ3 からなることを特徴とする請求項１〜１７のうちのいずれか１項に記載の半導体記憶装置。
【請求項１９】
トランジスタおよびキャパシタから構成されるメモリセルを含む半導体記憶装置の製造方法であって、
単結晶基板上に第１の電極、誘電体膜、および第２の電極を順次エピタキシャル成長させてキャパシタを形成し、
前記キャパシタが形成された単結晶基板上に絶縁層を介して半導体層を形成し、
前記半導体層にＭＯＳ型のトランジスタを形成し、
前記半導体層および前記絶縁層にこれらを貫通する接続孔を形成し、
前記トランジスタのソース・ドレインのいずれか一方を、前記接続孔を介して前記第２電極に接続する、
ことを特徴とする半導体記憶装置の製造方法。
【請求項２０】
トランジスタおよびキャパシタから構成されるメモリセルを含む半導体記憶装置の製造方法であって、
単結晶シリコン基板上に第１の薄膜を形成し、
この第１の薄膜および前記単結晶シリコン基板をエッチングして第１の溝を形成し、
第１の絶縁膜を堆積させて前記第１の溝を埋め、
前記第１の薄膜の上面が露出するまで研磨して平坦化し、
前記第１の薄膜を前記シリコン基板上から除去した後、前記シリコン基板に第２の溝を形成し、
前記第２の溝の中に前記トランジスタのゲート絶縁膜となる第２の絶縁膜および前記トランジスタのゲート電極となる導電膜を形成し、
この導電膜上に第３の絶縁膜を形成し、
前記シリコン基板表面に不純物を導入して前記トランジスタのソース・ドレイン領域となる不純物拡散層を形成し、
前記第１の絶縁膜の上面、前記第３の絶縁膜の上面、および前記シリコン基板の表面が同一平面になるように平坦化し、
前記拡散層上に導電性を有するバッファ層、前記キャパシタの下部電極となる金属導電性を有する第１の電極膜、前記キャパシタの電極間絶縁膜となる誘電体膜、および前記キャパシタの上部電極となる金属導電性を有する第２の電極膜を順次エピタキシャル成長させ、
前記バッファ層、前記第１および第２の各電極膜、ならびに前記誘電体膜をエッチングする、
ことを特徴とする半導体記憶装置の製造方法。
【請求項２１】
トランジスタおよびキャパシタから構成されるメモリセルを含む半導体記憶装置の製造方法であって、
単結晶シリコン基板上に第１の薄膜を形成し、
前記第１の薄膜および前記単結晶シリコン基板をエッチングして第１の溝を形成し、
少なくとも前記第１の溝が埋まるまで前記単結晶シリコン基板上に第１の絶縁膜を堆積させ、
この第１の絶縁膜を前記第１の薄膜の上面が露出するまで研磨し、
前記第１の薄膜を前記シリコン基板上から除去した後、前記シリコン基板上に前記トランジスタのゲート電極となる導電体薄膜および第２の絶縁膜を形成し、
前記導電体薄膜をエッチングした後、前記シリコン基板表層に不純物を導入して前記トランジスタのソース・ドレイン領域となる不純物拡散層を形成し、
前記拡散層上にシリコンをエピタキシャル成長させ、
前記第１の絶縁膜の表面、前記第２の絶縁膜の表面、および前記エピタキシャル成長されたシリコンの表面が同一平面になるように平坦化し、
前記拡散層上に導電性を有するバッファ層、前記キャパシタの下部電極となる金属導電性を有する第１の電極膜、前記キャパシタの電極間絶縁膜となる誘電体膜、および前記キャパシタの上部電極となる金属導電性を有する第２の電極膜を順次エピタキシャル成長させ、
前記バッファ層、前記第１および第２の各電極膜、ならびに前記誘電体膜をエッチングする、
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トランジスタとキャパシタからメモリセルを構成した半導体記憶装置に関し、特に、キャパシタ絶縁膜に高誘電体膜材料又は強誘電体膜材料を用いた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、トランジスタとキャパシタからメモリセルを構成したＤＲＡＭ(Dynamic Random Access Memory)は、微細化を進めることで高集積化が達成できた。しかし、微細化と共にキャパシタに割り当てることのできる平面上の面積が減少したため、キャパシタを３次元化し、その側面を利用することによってメモリ動作に必要な容量を確保している。例えば、トレンチ型やスタック型と呼ばれる３次元構造のキャパシタを製造する工程は非常に長く、結果として著しいコストの増大を招いている。また、０．１μｍ程度まで微細化が進むと、３次元構造のキャパシタといえどもメモリ動作に必要な蓄積容量を確保することが困難になると予想されている。
【０００３】
また、４Ｇ／１６Ｇビットという大容量ＤＲＡＭにおいて、従来のようなリフレッシュサイクルを実現することは、蓄積容量の増大が困難になってきている状況から、非常に難しくなると予想されている。すなわち、現在のＤＲＡＭのように、蓄積電荷量Ｑ（Ｑ＝Ｃ×Ｖ，Ｃはキャパシタンス、Ｖはキャパシタに印可される電圧）で情報を記憶する形式のメモリデバイスでは、微細化と共にキャパシタ面積が必然的に減少するため、必要とされる蓄積電荷量を確保することが困難になってきている。そこで、このような問題を解決するために、微細化しても情報量（従来の蓄積電荷量に相当）を確保できて、製造工程が複雑にならない新しい記憶素子／新しい材料が求められている。
【０００４】
最近、この要求に答えるものとして、従来キャパシタに使用してきたシリコン酸化膜（誘電率＝３．９）やシリコン窒化膜（誘電率＝７．８）に比較すると非常に大きな誘電率を持つ、例えばＢａXＳｒ1-XＴｉＯ3膜（０．１＜ｘ＜０．９ ）などの高誘電体をキャパシタ絶縁膜に使用するＤＲＡＭ(IEDM,95 Technical Digest, pp115-117,  "Novel Stacked Capacitor Technology for 1 Gbit DRAMs with CVD-(Ba,Sr)TiO3 Thin Films on a Thick Storage Node of Ru" )や、図１６に示されるような強誘電体のヒステリシス特性を用いた、ＤＲＡＭとは全く動作形式の異なるＦｅＲＡＭ(Ferroelectric Memory)が提案されている。
【０００５】
しかし、高誘電体といえども集積回路で使用するような薄膜領域（１０〜５０ｎｍ程度）では誘電率が低下するため、１ビガビットや４ギガビットの大容量を持つＤＲＡＭではやはり３次元構造が避けられず、工程の簡略化やコストの削減を果たすことができないという問題点がある。例えば、膜厚２００ｎｍでは誘電率が１０００以上であっても、０．１μｍ世代等に使用できる現実的な膜厚１０〜２０ｎｍでは、誘電率は２００程度に低下する。
【０００６】
一方、ＦｅＲＡＭの場合、強誘電体材料として広く研究されているＰｂ（Ｚｒ，Ｔｉ）Ｏ3やＳｒＢｉ2Ｔａ2Ｏ9のような材料は、やはり集積回路使用するような薄膜領域では残留分極値が著しく低下し、０．１μｍ世代で使用できるような１０〜２０ｎｍという膜厚では十分な分極値を得ることができず、メモリ動作をさせることができないという問題点がある。
【０００７】
このような問題点を解決する一つの方法として、最近単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3膜が提案されている（阿部  和秀  他、特開平０８−１３９２９２）。 単結晶（Ｂａ，Ｓｒ）ＴｉＯ3膜は、ＢａとＳｒの組成を変えることによって高 誘電体としての性質も強誘電体としての性質も示すので、高誘電体としての性質を示す組成（例えば、Ｂ0.5Ｓｒ0.5ＴｉＯ3）をとれば、膜厚１０ｎｍで非常に 高い誘電率を示す。
【０００８】
一方、例えば組成をＢａ0.3Ｓｒ0.7ＴｉＯ3程度にすれば強誘電性が発現する 。この材料は前記Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3や（Ｂａ，Ｓｒ）ＴｉＯ3と異なって、膜厚１０ｎｍでも強誘電性を失うことはなく、０．１μｍ世代のＦｅＲＡＭを実現できる可能性を持っている。即ち、ＢａとＳｒの組成を変えさえすれば、ＤＲＡＭもＦｅＲＡＭも実現することが可能である。
【０００９】
しかし、このような性質は単結晶膜で初めて発現する性質のため、集積回路で使用するためにはＳｉ基板上で、何らかの方法でエピタキシャル成長により単結晶膜を実現する必要がある。一つの方法として、Ｓｉ上にバッファ層を介して格子定数違いを緩和し、ＢＳＴと同じ結晶構造を有する酸化物導電体、ＢＳＴを順次エピタキシャル成長させる方法が提案されている。
【００１０】
ただし、現実のＤＲＡＭやＦｅＲＡＭではトランジスタが形成されているために、その上に搭載するキャパシタをエピタキシャル膜にすることは容易ではない。これは、エピタキシャル成長させるためには必ずＳｉ基板から結晶の方位情報を持って来る必要があるが、トランジスタを形成した上には通常絶縁膜が堆積されているためである。
【００１１】
例えば、一例を図１７に示す。図１７に示される素子構造は、いわゆるＣＯＢ(capacitor over Bitline)構造である。
【００１２】
Ｓｉ基板１内に素子分離絶縁膜２および拡散層５を形成し、さらに基板１の上にゲート電極３、ビット線６を形成した後、層間絶縁膜４，７に深いコンタクト孔を開け、そこに選択Ｓｉエピタキシャル成長技術を用いて単結晶Ｓｉ層８を形成する。その上に更に下部電極層９，１０を形成し、例えばＣＭＰ(Chemical Mechanical Polishing)法で平坦化を行う。そして、（Ｂａ，Ｓｒ）ＴｉＯ3膜等キャパシタ絶縁膜１１を形成し、さらにその上に、上部電極層１２を形成する。
【００１３】
接続孔は通常最小デザインルールで設計されているので、四角に開口されずに周囲は丸くなる。このような丸く深い接続孔内にＳｉを選択的にエピタキシャル成長することは非常に難しく、エピタキシャル成長したとしても欠陥を多数含む結晶膜にしかならないと予想される。
【００１４】
また、ＣＭＰ法で絶縁膜７と電極層１０を平坦になるように形成する場合、それぞれの研磨速度を等しくすることが困難なため、電極層１０の端部で段差が形成されたりする。この電極端部における段差のため、次に形成するキャパシタ絶縁膜１１の膜厚均一性が悪化し、絶縁膜１１の信頼性が劣化する原因となる。
【００１５】
つまり、キャパシタ絶縁膜としてＢａXＳｒ1-XＴｉＯ3等の高誘電体、又は強 誘電体の単結晶膜を形成するには、その下地として（１００）に配向された下地電極層が必要であり、かつ下地面が平坦であることが必要である。しかし、ゲート電極、ビット線の上部に蓄積電極をエピタキシャルＳｉで形成し、その上に（１００）配向した電極層を自己整合的に形成することは極めて困難であり、さらに平坦な下部電極構造を得ることも困難である。
【００１６】
【発明が解決しようとする課題】
このように従来、微細化しても充分な情報量を確保できる新しい記憶素子として、単結晶ＢＳＴ膜をキャパシタ絶縁膜として用いるＤＲＡＭやＦｅＲＡＭが提案されている。しかし、このようなＤＲＡＭ／ＦｅＲＡＭにおいては微細なキャパシタ構造を作るために複雑な製造工程が必要となる。
【００１７】
又、（Ｂａ，Ｓｒ）ＴｉＯ3膜などをエピタキシャル成長する必要がある強誘 電体、又は高誘電体の下地電極として、ゲート電極やビット線などの上に単結晶の下部電極層を平坦に形成するのは極めて困難であり、次に形成されるキャパシタ誘電体膜の特性が劣化する。
【００１８】
この発明は前記実情を鑑みて、キャパシタの絶縁膜として適用される強誘電体膜（又は高誘電体膜）の下地電極を平坦に形成することにより、強誘電体膜（又は高誘電体膜）の特性劣化を抑えることのできる半導体記憶装置及びその製造方法を提供することを目的とする。
【００１９】
この発明の第２の目的は、トランジスタを形成した上で、容易にエピタキシャル成長することのできる半導体記憶装置及びその製造方法を提供することである。
【００２０】
この発明の第３の目的は、トランジスタを形成した上で平坦化を行い単結晶Ｓｉ基板の表面を露出させることにより、エピタキシャルキャパシタが容易に形成された半導体記憶装置及びその製造方法を提供することである。
【００２１】
【課題を解決するための手段】
本発明の一態様に係る半導体記憶装置は、トランジスタが形成された半導体部と、
キャパシタを有するキャパシタ部と、を具備してなり、前記トランジスタは、素子分離領域、前記トランジスタのゲート電極上に形成された絶縁膜、およびシリコン基板上にエピタキシャル成長された単結晶シリコン部を有しているとともに、前記単結晶シリコン部の上面は、前記素子分離領域の上面および前記絶縁膜の上面と同じ高さに形成されており、前記キャパシタは、前記単結晶シリコン部上にエピタキシャル成長されたバッファ層、ならびにこのバッファ層上にそれぞれエピタキシャル成長されて順次積層された第１の電極、誘電体膜、および第２の電極を有している、ことを特徴とするものである。
【００４４】
本発明の他の態様に係る半導体記憶装置の製造方法は、トランジスタおよびキャパシタから構成されるメモリセルを含む半導体記憶装置の製造方法であって、単結晶基板上に第１の電極、誘電体膜、および第２の電極を順次エピタキシャル成長させてキャパシタを形成し、前記キャパシタが形成された単結晶基板上に絶縁層を介して半導体層を形成し、前記半導体層にＭＯＳ型のトランジスタを形成し、前記半導体層および前記絶縁層にこれらを貫通する接続孔を形成し、前記トランジスタのソース・ドレインのいずれか一方を、前記接続孔を介して前記第２電極に接続する、ことを特徴とするものである。
【００６１】
本発明のまた他の態様に係る半導体記憶装置の製造方法は、トランジスタおよびキャパシタから構成されるメモリセルを含む半導体記憶装置の製造方法であって、単結晶シリコン基板上に第１の薄膜を形成し、この第１の薄膜および前記単結晶シリコン基板をエッチングして第１の溝を形成し、第１の絶縁膜を堆積させて前記第１の溝を埋め、前記第１の薄膜の上面が露出するまで研磨して平坦化し、前記第１の薄膜を前記シリコン基板上から除去した後、前記シリコン基板に第２の溝を形成し、前記第２の溝の中に前記トランジスタのゲート絶縁膜となる第２の絶縁膜および前記トランジスタのゲート電極となる導電膜を形成し、この導電膜上に第３の絶縁膜を形成し、前記シリコン基板表面に不純物を導入して前記トランジスタのソース・ドレイン領域となる不純物拡散層を形成し、前記第１の絶縁膜の上面、前記第３の絶縁膜の上面、および前記シリコン基板の表面が同一平面になるように平坦化し、前記拡散層上に導電性を有するバッファ層、前記キャパシタの下部電極となる金属導電性を有する第１の電極膜、前記キャパシタの電極間絶縁膜となる誘電体膜、および前記キャパシタの上部電極となる金属導電性を有する第２の電極膜を順次エピタキシャル成長させ、前記バッファ層、前記第１および第２の各電極膜、ならびに前記誘電体膜をエッチングする、ことを特徴とするものである。
【００６２】
本発明のさらに他の態様に係る半導体記憶装置の製造方法は、トランジスタおよびキャパシタから構成されるメモリセルを含む半導体記憶装置の製造方法であって、単結晶シリコン基板上に第１の薄膜を形成し、前記第１の薄膜および前記単結晶シリコン基板をエッチングして第１の溝を形成し、少なくとも前記第１の溝が埋まるまで前記単結晶シリコン基板上に第１の絶縁膜を堆積させ、この第１の絶縁膜を前記第１の薄膜の上面が露出するまで研磨し、前記第１の薄膜を前記シリコン基板上から除去した後、前記シリコン基板上に前記トランジスタのゲート電極となる導電体薄膜および第２の絶縁膜を形成し、前記導電体薄膜をエッチングした後、前記シリコン基板表層に不純物を導入して前記トランジスタのソース・ドレイン領域となる不純物拡散層を形成し、前記拡散層上にシリコンをエピタキシャル成長させ、前記第１の絶縁膜の表面、前記第２の絶縁膜の表面、および前記エピタキシャル成長されたシリコンの表面が同一平面になるように平坦化し、前記拡散層上に導電性を有するバッファ層、前記キャパシタの下部電極となる金属導電性を有する第１の電極膜、前記キャパシタの電極間絶縁膜となる誘電体膜、および前記キャパシタの上部電極となる金属導電性を有する第２の電極膜を順次エピタキシャル成長させ、前記バッファ層、前記第１および第２の各電極膜、ならびに前記誘電体膜をエッチングする、ことを特徴とするものである。
【００８５】
【発明の実施の形態】
以下、図面を参照してこの発明の各種実施形態を説明する。
【００８６】
先ず、この発明の第１実施形態について図１〜図４（ｄ）を参照して説明する。
【００８７】
図１はこの発明の第１実施形態に係る半導体記憶装置（ＤＲＡＭ）の１ビット分とその隣接パターンを示す平面図であり、図２は前記図１における矢視IV−IVの断面図であり、図３は前記図１における矢視Ｖ−Ｖの断面図である。
【００８８】
不純物濃度１〜５×１０15ｃｍ-3程度の（１００）配向のｐ型シリコン基板（第１の基板）１０１の表面にキャパシタ下部電極としてのｎ+拡散層１０２が形 成され、その上にエピタキシャル成長したＴｉＡｌＮからなる下地バリア電極層１０３、エピタキシャル成長したＳｒＲｕＯ3からなる下部電極（第１の電極） １０４、エピタキシャル成長した（Ｂａ，Ｓｒ）ＴｉＯ3からなるキャパシタ絶 縁膜（誘電体膜）１０５、エピタキシャル成長したＳｒＲｕＯ3からなる上部電 極（第２の電極）１０６が形成され、これにより薄膜キャパシタが構成されている。
【００８９】
キャパシタが形成された基板１０１の上には、絶縁膜１０８，１１０を介して第２の基板であるＳＯＩ(Silicon On Insulator)層（半導体層）１０９が形成されている。ＳＯＩ層１０９の上にゲート電極（ワード線）１１９が形成され、ＳＯＩ層１０９中にソース・ドレイン拡散層１２１が形成されてＭＯＳ(metal oxide semiconductor)トランジスタが構成されている。そして、このトランジスタ のソース・ドレイン拡散層１２１の一方とキャパシタの上部電極１０６が接続孔ポリＳｉ層１１６で電気的に接続されて、メモリセルが構成される。
【００９０】
図２及び図３において、参照符号１０７はストッパＳｉ3Ｎ4膜、参照符号１１１は張合わせ面、参照符号１１４はＳＴＩ素子分離層、参照符号１１８はゲート絶縁膜、参照符号１２０はキャップ層、参照符号１２２はストッパＳｉ3Ｎ4膜、参照符号１２３及び１２６は層間絶縁膜、参照符号１２４はビット線コンタクト、参照符号１２５はビット線、参照符号１２７は配線層を示している。
【００９１】
次に、この第１実施形態のＤＲＡＭの製造方法について、図４（ａ）〜図４（ｄ）を参照して説明する。尚、図４（ａ）〜図４（ｄ）に示される各断面図は、前記図１におけるIV−IV断面に対応する。
【００９２】
まず、図４（ａ）に示されるように、第１の基板として、（１００）配向性を持った不純物濃度１〜５×１０15ｃｍ-3程度のｐ型Ｓｉ基板１０１（又は、ｐ型Ｓｉ基板の表面にｐ型エピタキシャルＳｉ層を例えば１μｍ程度の膜厚成長させた、いわゆるエピタキシャル基板）を用意する。
【００９３】
次に、ＤＲＡＭモードの時は共通の一定電位となるプレート電極（ＰＬ）、又は、ＦｅＲＡＭモードの時はワード線と同じ方向（平行）に形成される各メモリセル個別のプレート線となる下部電極群が形成される。尚、前記プレート電極は、後に参照する図４（ｂ）に示されている。又、各メモリセル個別のプレート線は、ドライブ線とも称され、後に第２〜第４実施形態として説明する。
【００９４】
具体的には、Ｓｉ基板１中のｎ+拡散層１０２を深さ０．０５μｍ程度形成し 、下部バリア電極層１０３として例えばチタン・アルミ・ナイトライド：ＴｉＡｌＮ膜を１０ｎｍ程度の膜厚と、下部電極１０４として例えばＳｒＲｕＯ3を２ ０ｎｍ程度の膜厚とが形成される。
【００９５】
前記ｎ+拡散層１０２の形成には、例えばレジストマスク（図示せず）とＡｓ+イオン注入法を用いてもよい。また、下地バリア電極層１０３と下部電極１０４には、６００℃程度の基板加熱を行いＴｉＡｌＮ膜とＳｒＲｕＯ3を順次スパッ タ法を用いて成膜し、順次エピタキシャル成長させる。もし必要ならば、成膜した後に７００℃程度のアニールを行い、結晶粒の方向が揃うようにエピタキシャル成長させても良い。
【００９６】
ここで、下部バリア電極層１０３は、Ｓｉ基板１０１と後に形成するキャパシタ絶縁膜との間の相互拡散を防ぐために形成されるバリア性の大きな金属膜や導電性酸化膜である。バリア性金属としては、Ｓｉとほぼ格子整合するニッケルやコバルトなどのケイ化物、チタンやタングステンなどの窒化物などが挙げられる。また、下部電極１０４としては、誘電体膜のリーク電流が少なくなるような材料を選択することがＤＲＡＭモードでの応用上重要である。ここでは、バリア層としてＴｉＡｌＮを、電極材料としてＳｒＲｕＯ3を用いているが、次に形成す る誘電体の（１００）配向性が損なわれないように、バリア層と下部電極のそれぞれの材料，膜厚及び成膜条件を選択することが重要である。
【００９７】
次に、全面にキャパシタ絶縁膜１０５として、例えば誘電体膜（Ｂａ，Ｓｒ）ＴｉＯ3膜を形成する。この時の成膜方法としては、例えばＲＦマグネトロンス パッタリング法により、基板温度６００℃程度でＡｒとＯ2の混合ガス雰囲気中 で成膜する。スパッタのターゲットとしては、ＢａＴｉＯ3焼結体及びＳｒＴｉ Ｏ3焼結体の２元ターゲットを使用しても良い。
【００９８】
誘電体膜の膜厚は３０ｎｍ程度とする。また、誘電体膜の組成、即ちＢａ，Ｓｒ，Ｔｉの比率は、例えばＩＣＰ発光分光法などにより分析して所望の組成比になるように調整することができる。また、このようにして形成した誘電体膜は、例えばＸ線回折法などにより（１００）面に配向した膜であることを確かめておくことも重要である。なお、この誘電体膜の形成には、マグネトロンスパッタリング法のほかにＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition )法などを使用することもできる。
【００９９】
次に、全面に上部電極１０６を形成する。上部電極１０６の形成には、６００℃程度の基板加熱を行い、例えばＳｒＲｕＯ3をスパッタ法を用いて、例えば膜 厚５０ｎｍ程度成膜し誘電体膜１０５の上にエピタキシャル成長させる。もし必要ならば、成膜した後に７００℃程度のアニールを行い、界面特性の改善と上部電極のエピタキシャル成長を促進させても良い。また、必要ならば、上部電極の上にＴｉＮ／Ｔｉ膜（１５ｎｍ／５ｎｍ程度）（図示せず）を後の接続孔形成時のバリア材として形成しても良い。
【０１００】
次に、通常のフォトリソグラフィとプラズマエッチング（例えばＲＩＥ(Reactive Ion Etching)法）などにより上部電極１０６の加工が行われる。この上部電極１０６は、ＤＲＡＭでの蓄積電極（Storage Node）に相当する。更に、全面にストッパ膜としてシリコン窒化膜１０７（Ｓｉ3Ｎ4）を、例えば膜厚４０ｎｍ程度堆積(stack)する。このストッパ膜１０７は後の接続孔を形成する工程で、エ ッチングストッパ層としての役割を果たすと共に、例えば水素雰囲気などによるアニール時の誘電体膜１０５や電極膜１０３，１０４，１０６の劣化（組成変化や相互拡散など）を防ぐことに有効である。
【０１０１】
また、ここでは図示しないが、パターニングしたＳｉ3Ｎ4膜をマスクにして上部電極の加工を行い、その後に上部電極１０６の段差分が埋まる程度のＳｉ3Ｎ4膜を堆積し、ＣＭＰ(Chemical Mechanical Polishing) などで平坦化して平坦なストッパＳｉ3Ｎ4層を形成しても良い。このようにすると、後の接続孔形成の製造が容易になる。
【０１０２】
次に、全面にＢＰＳＧ(Boron-Phosph-Silicate Grass) などの絶縁膜１０８を例えば５００ｎｍ程度堆積し、例えばＣＭＰ法などにより平坦化する。この平坦化絶縁膜１０８は次の工程でのＳＯＩ形成に使用する重要な膜であり、Ｓｉ基板の張り合わせに必要なだけのウェハ面内での平坦性が要求される。
【０１０３】
次に、図４（ｂ）に示されるように、第２のＳｉ基板１０９の表面に、張り合わせ絶縁膜１１０として、熱酸化膜（ＳｉＯ2）を１０ｎｍ程度とＢＰＳＧ膜（ 又はＣＶＤ―ＳｉＯ2膜）を２００ｎｍ程度（省略可能）形成する。そして、こ の第２の基板の絶縁膜１１０側を第１の基板の平坦化絶縁膜１０８側と合わせて、張り合わせ面１１１で張り合わせる。張り合わせには、公知の方法、例えば９００℃程度の熱処理や張り合わせの絶縁膜にＢＰＳＧなどの密着性を低温で実現できる膜などを使う。また、このＢＰＳＧ膜は、後の接続孔の形成時にエッチングをＳｉ3Ｎ4膜１０７でストップさせるのに都合が良い（後の工程で詳述する）。
【０１０４】
次に、第２のＳｉ基板の裏面から（図４（ｂ）においては上部平面から）研磨して行き、例えば１５０ｎｍ程度の厚さのＳＯＩ層１０９を形成する。この他の張り合わせ／研磨などの各種ＳＯＩ層の形成方法を用いても良い。もちろんＳＯＩ層９の表面は後のトランジスタ形成に耐えるように鏡面研磨されている。
【０１０５】
ここで、ＳＯＩ層１０９の厚さについて、幾つかの場合について考えてみる。まず、１５０ｎｍ〜３００ｎｍ程度のＳＯＩ層の場合、約０．１μｍ程度のＳＴＩ素子分離を行うとＳＯＩ層の下の張り合わせ絶縁膜１１０には達しない。即ち、ＳＯＩ層のｐウェル又はｎウェル（トランジスタの基板）が素子分離層の底を通して接続されている状態になる。このようなＳＯＩ層では、従来のＳＯＩを用いたＤＲＡＭで問題になっていた基板浮遊効果による蓄積電荷のリークが抑えられると言う利点がある。
【０１０６】
また、６０ｎｍ〜１５０ｎｍ程度のＳＯＩ層の場合、約０．１５μｍ程度のＳＴＩ素子分離で各ＳＯＩトランジスタの基板は完全に分離される。即ち、ＳＯＩ層のトランジスタの基板は浮遊状態になるが、チャネル領域はイオン注入状態を制御することによりＰＤ(Partial Depletion)になるように設定できる。従来の ＳＯＩ構造ではしきい値の設定が自由にできないという問題がるが、前述したＳＯＩ層では、しきい値の設定が比較的簡単にできるようになると言う利点がある。ＳＯＩ層１０９の厚さは、目的によって使い分けることができる。
【０１０７】
また、６０ｎｍ程度以下のＳＯＩ層の場合、ＳＯＩトランジスタのチャネルは完全に空乏化しており、いわゆるＦＤ(Fully Depletion)状態となる。このよう なＳＯＩ層では、トランジスタの短チャネル効果が抑えられるなどの利点がある。このように、ＳＯＩ層１０９の厚さは、目的によって使い分けることができる。
【０１０８】
次に、図４（ｃ）に示されるように、例えば反応性イオンエッチング（ＲＩＥ）法を用いてＳＯＩ層１０９に溝を掘り、その溝にＳｉＯ2などの絶縁膜を埋め 込む、いわゆるトレンチ型の素子分離層１１４（トレンチ深さ約０．１５μｍ程度のＳＴＩ(Shallow Trench Isolation)）を形成する。この時、ＳＯＩ層１０９の表面には予め例えば厚さ５ｎｍ程度のＳｉＯ2膜１１２と膜厚１００ｎｍ程度 のＳｉ3Ｎ4膜１１３を形成してＳＯＩ表面を保護するようにする。ＳＴＩの埋め込まれた絶縁膜の表面は、このＳｉ3Ｎ4膜１１３の表面に揃うように形成される。
【０１０９】
次に、通常のフォトリソグラフィ法とＲＩＥ法などのプラズマエッチングを用いて接続孔１１５を開孔する。このときのＲＩＥ条件として、まずＳＯＩ層１０９表面のＳｉ3Ｎ4膜１１３，ＳｉＯ2膜１１２とＳＯＩ層（Ｓｉ層）１０９とＳ ＴＩのＳｉＯ2層１１４を共にエッチングする条件でエッチングした後、エッチ ング条件を変えて張合わせ酸化膜１１０と平坦化絶縁膜１０８の酸化膜系のエッチングを行い、エッチングをストッパＳｉ3Ｎ4膜１０７で選択的にストップさせる。これには、酸化膜例えばＢＰＳＧ膜のエッチング速度がＳｉ3Ｎ4膜のエッチング速度に比べて極めて速い（約１５程度）エッチング条件を用いると良い。
【０１１０】
次に、図４（ｄ）に示されるように、接続孔１１５の底部のストッパＳｉ3Ｎ4膜１０７を選択的に除去して上部電極６の表面を露出させる。このとき、ＳＯＩ表面のＳｉ3Ｎ4膜１１３も同時に除去される。次に、全面にｎ+型不純物を含ん だポリＳｉ膜を約２００ｎｍ程度の膜厚に堆積し、全面をＣＭＰなどの方法でエッチバックすることにより接続孔１１５にｎ+ポリＳｉ層からなる埋め込み層１ １６を形成する。この後、ＲＴＡ(Rapid Thermal Anneal)法で８００℃、２０秒程度、窒素雰囲気でアニールすることにより、埋込み層１１６からＳＯＩ層１０９の側部にｎ+側壁拡散層(side wall diffusion layer)１１７を形成する。
【０１１１】
次に、ＳＯＩ表面のＳｉＯ2膜１１２を介して通常のフォトリソグラフィ法を 用いて所望のチャネルイオン注入を行い、ｎチャネル，ｐチャネルトランジスタのためのチャネル不純物層（図示せず）を選択的に形成する。ｎチャネルトランジスタの場合、例えば０．７Ｖ程度のしきい値（Ｖth）を設定するためには、例えばボロン（Ｂ+）を加速電圧１０ＫｅＶ、ドーズ量５×１０12ｃｍ-2程度イオ ン注入し、ｎチャネル領域にのみ選択的にｐ型チャネル不純物層（図示せず）を形成する。ＳｉＯ2膜１２を除去した後に、再度ＳｉＯ2膜を形成してから行っても良い。
【０１１２】
これ以降は、前記図２及び図３に示されるように、ＳＯＩ表面のＳｉＯ2膜１ １２を除去してＳＯＩ基板１０９の表面を露出させた後、ゲート絶縁膜（ＳｉＯ2膜）１１８を例えば膜厚６ｎｍ程度形成する。次に、ゲート電極１１９となる ｎ+ポリＳｉ層（膜厚５０ｎｍ程度）及びタングステン・シリサイド膜（膜厚５ ０ｎｍ程度）、更にキャップＳｉ3Ｎ4膜１２０を順次堆積する。
【０１１３】
その後、例えばフォトリソグラフィ法とＲＩＥ法などを用いて、まずキャップＳｉ3Ｎ4膜１２０を加工した後、加工したキャップＳｉ3Ｎ4膜１２０をマスクにしてタングステン・シリサイド膜，ｎ+ポリＳｉ層をゲート電極パターンに加工 する。
【０１１４】
この第１実施形態では、ゲート電極１１９としてタングステン・シリサイド膜／ｎ+ポリＳｉ層を用いた例を示しているがポリＳｉ単層膜でも良いし、タング ステン膜とｎ+ポリＳｉ層などの他の積層膜構成でも良い。キャップＳｉ3Ｎ4膜 ２０は後の工程での自己整合コンタクトに用いるための膜である。次に、ＬＤＤ(Lightly Doped Drain)構造を形成するため、ゲート電極１１９をマスクにして 、フォトリソグラフィ法を用いて、所望の領域に、例えばリン（Ｐ+）イオンの 注入を加速電圧７０ＫｅＶ、ドーズ量４×１０13ｃｍ-2程度行い、ｎ-型ソース ・ドレイン拡散層１２１を形成する。同様に、ｐ-型ソース・ドレイン拡散層（ 図示せず）を形成する。
【０１１５】
次に、Ｓｉ3Ｎ4膜を全面に堆積した後、レジストマスクで所望の領域のＲＩＥを行い、ゲート電極１１９の側壁部にＳｉ3Ｎ4膜を残す、いわゆる「側壁残し(remained side wall)」を行い、ゲート電極１１９の側壁に膜厚３０ｎｍ程度のＳｉ3Ｎ4膜（図中には無い。周辺回路の部分に存在する。）を形成する。その後、フォトリソグラフィ法を用いて所望の領域に、例えば砒素（Ａｓ+）イオンの注 入を加速電圧３０ＫｅＶ、ドーズ量５×１０15ｃｍ-2程度行いｎ+型拡散層（図 中には無い）を形成し、いわゆるＬＤＤ構造を形成する。同様に、ｐ+型拡散層 （図中にはない）も形成する。
【０１１６】
ここでは、ＬＤＤ構造を用いているが、ｎ-型拡散層のみ或いはｎ+型拡散層のみの、いわゆるシングルのソース・ドレイン方式でも良い。また、ここではｎチャネルの場合のソース・ドレイン形成について説明したが、周辺回路部はＣＭＯＳでありｐチャネルの場合には、上述したようにｐー，ｐ+型のソース・ドレイン拡散層を形成する。
【０１１７】
次に、全面にＣＶＤ―Ｓｉ3Ｎ4膜を例えば３０ｎｍ程度堆積してストッパＳｉ3Ｎ4膜１２２を形成し、全面に層間絶縁膜としてＢＰＳＧ膜１２３を５００ｎｍ程度堆積する。この後、例えば８００℃程度のＮ2雰囲気で３０分程度デンシフ ァイ(densification)を行う。この熱工程はソース・ドレインのイオン注入層の 活性化も兼ねて行っても良い。拡散層の深さ（Ｘj）を抑えたい時は、デンシフ ァイの温度を７５０℃程度に低温化して、９５０℃で１０秒程度のＲＴＡ(Rapid Thermal Anneal)プロセスを併用してイオン注入層の活性化を行っても良い。
【０１１８】
次に、全面をＣＭＰ法で研磨することにより表面平坦化を行う。その後、ビット線コンタクト領域にｎ+ポリＳｉ１２４を埋め込み形成し、次にソース，ドレ イン及びゲート電極へコンタクトの形成（図示せず）、ビット線１２５，層間絶縁膜１２６，メタル配線層１２７を順次形成する。さらに、全面にパッシベーション膜１１３（図示せず）を堆積し、ＤＲＡＭの基本構造が完了する。
【０１１９】
このような素子構造及び製造プロセスでは、下部電極部１０３，１０４やキャパシタ絶縁膜１０５となる高誘電体膜、又は強誘電体膜の形成を平坦なＳｉ基板表面で行えるので、高誘電体膜、又は強誘電体膜の特性の劣化（リーク電流の増加や膜疲労の増大、誘電率や分極率のバラツキ増加など）を抑えることができる。また、下地として（１００）配向したＳｉ基板１０１が使えるため、Ｓｉ基板１０１の上に下部バリア電極層１０３や下部電極１０４として、Ｓｉとほぼ格子整合するチタンなどの窒化物やＳｒＲｕＯ3などを、後に形成する誘電体の（１ ００）配向性が損なわれないように安定して形成できる。
【０１２０】
即ち、下部バリア電極層１０３としてＳｉ基板１０１の上にエピタキシャル成長するチタンなどの窒化物膜を形成する。実際の格子定数は４：３で正確に整合していないが、実際の膜ではこの倍数の長周期で整合を取るため、広い意味での格子整合と言える。また、下部電極１０４として下部バリア電極層１０３上に、同じように、バリア電極層１０３とほぼ格子整合するＳｒＲｕＯ3膜などを形成 する。このようにすると、下部電極１０４上に形成するキャパシタ絶縁膜１０５のエピタキシャル性が損なわれないように安定して形成できるという特徴がある。
【０１２１】
また、キャパシタがトランジスタの下に位置するので、配線層の形成時にキャパシタの段差が無くなり、コンタクトや配線形成工程が容易になり、工程の簡略化や平坦化工程の簡略化が達成できる。さらに、高誘電体膜、又は強誘電体膜キャパシタがＳＯＩ層１０９の下にＳｉ3Ｎ4膜に覆われて形成されているため、後工程のプロセス影響（コンタクトや配線形成時のプラズマ・ダメージ、水素アニール時の還元作用など）の影響を受けにくく、キャパシタ絶縁膜１０５へのプロセス・ダメージが低減でき、製品の歩留まりを向上させることができる。
【０１２２】
また、キャパシタがトランジスタの下部領域にあるので、トランジスタの下の領域までキャパシタ領域として使用でき、メモリセル領域におけるキャパシタの占める面積をメモリセル面積を大きくせずに大きくできる。その結果、蓄積電荷量を大きくでき、メモリセル動作マージンを大きくでき、製品の歩留まりを向上できる。
【０１２３】
また、（１００）配向のＳｉ基板上に（１００）配向を持つ下部電極と（１００）配向のエピタキシャル成長したペロブスカイト結晶構造などを有する誘電体膜を形成しているため、電極との拘束により誘起された強誘電性や比誘電率の増大効果が利用できる。このため、薄膜化すると比誘電率などが低下するという結晶性の誘電性材料の持つ問題を解決でき、キャパシタに蓄積される蓄積容量を大きくできる。
【０１２４】
次に、この発明の第２実施形態について図５を参照して説明する。
【０１２５】
図５は、この第２実施形態に係る半導体記憶装置の素子構造を示す断面図であり、前記図１における矢視Ｖ−Ｖ断面に対応する。また、図中の参照符号２０１〜２２７は、前記図２及び図３における参照符号１０１〜１２７に対応して同様の構成部材を示している。
【０１２６】
前述した第１実施形態では、ＤＲＡＭモードの時の共通の一定電位となるプレート電極（ＰＬ）が形成された場合を説明したが、ここではＦｅＲＡＭモードの時の例を説明する。即ち、ワード線と同じ方向（平行）に形成される各メモリセル個別のプレート線（ドライブ線とも称す）となる独立したラインが形成される場合を説明する。
【０１２７】
まず、フォトリソグラフィ法とイオン注入法を用いてビット線と平行に所望のライン状にｎ+拡散層２０２をＳｉ基板２０１の中に深さ０．０５μｍ程度形成 する。次に、下部バリア電極層２０３としてＴｉＡｌＮ膜を１０ｎｍ程度の膜厚と、下部電極２０４としてＳｒＲｕＯ3を２０ｎｍ程度の膜厚を形成する。
【０１２８】
ｎ+拡散層２０２の形成には、例えば酸化膜（図示せず）を介したレジストマ スク（図示せず）とＡｓ+イオン注入法を用いてもよい。また、下部バリア電極 層２０３と下部電極２０４には、６００℃程度の基板加熱を行い、ＴｉＡｌＮ膜とＳｒＲｕＯ3を順次スパッタ法を用いて成膜し、順次エピタキシャル成長させ る。もし必要ならば、成膜した後に７００℃程度のアニールを行い、エピタキシャル成長させても良い。
【０１２９】
また、ここでの下部バリア電極層２０３は、Ｓｉ基板２０１とキャパシタ誘電体膜２０５との間の相互拡散を防ぐために形成されている。また、下部電極２０４は、その材料選択により仕事関数を調整して誘電体膜２０５との界面のショットキーバリアの大きさを変化させることができ、キャパシタ誘電体膜のリーク電流を抑えることができる。
【０１３０】
また、リーク電流を抑えるためには、下部電極表面のモフォロジー(Morphology)も重要である。Ｓｉ基板上に形成された配向の揃ったエピタキシャル膜であるＳｒＲｕＯ3膜は、表面のモフォロジーが極めて良好であり、リーク電流を少な くすることができる特徴がある。リーク電流が少なくなるような材料を選択することがＤＲＡＭモードでは必要であるが、ＦｅＲＡＭモードでは、記憶の書き込みに関して分極反転を用いるので、誘電体膜の疲労が問題となる。
【０１３１】
この時、誘電体膜と電極の界面不整合や誘電体膜に加わるストレスはこの疲労を増大させるため望ましくない。そこで、電極としてはＳｒＲｕＯ3などのペロ ブスカイト型導電性酸化物を用いる方が良い。この場合、極めて高い格子整合性を実現できる。しかも、ＳｒＲｕＯ3などのペロブスカイト型結晶構造の電極上 に（Ｂａ，Ｓｒ）ＴｉＯ3膜などのペロブスカイト型結晶構造の誘電体材料をエ ピタキシャル成長させることで、さらに界面整合性の向上を達成できる。
【０１３２】
もし、下部バリア電極層２０３と下部電極２０４が同一の材料で上記目的を達成できるなら、同一の膜で形成しても良い。とにかく、次に形成するキャパシタ誘電体の（１００）配向性が損なわれないような下部バリア電極／下部電極層の材料、膜厚を選択することが重要である。これらのことはこの発明の主旨の一つであり、第１実施形態の場合も同様である。
【０１３３】
次に、先の第１実施形態と同様に、全面にキャパシタ絶縁膜２０５として例えば誘電体膜（Ｂａ，Ｓｒ）ＴｉＯ3膜を形成し、その上に上部電極２０６を形成 する。
【０１３４】
次に、通常のフォトリソグラフィとプラズマエッチング（例えばＲＩＥ法）などにより上部電極２０６，誘電体膜２０５，下部電極２０４，下部バリア電極層２０３の加工を行う。このとき、下部電極部２０４，２０３，２０２はＦｅＲＡＭ動作でのプレート線（ドライブ線とも呼ぶ）に相当する。
【０１３５】
次に、全面にストッパ膜としてシリコン窒化膜１０７（Ｓｉ3Ｎ4）を例えば膜厚４０ｎｍ程度堆積する。次に、全面にＢＰＳＧなどの絶縁膜を例えば４００ｎｍ程度堆積し、例えばＣＭＰ法などにより平坦化する。これ以降の工程は第１実施形態で述べたのと全く同じである。
【０１３６】
このような構造、及び製造方法を用いれば、ＦｅＲＡＭ動作に必要な、ワード線と平行して走るプレート線を形成することができる。その他の効果は第１実施形態のところで述べた項目と同じである。
【０１３７】
次に、この発明に係る第３実施形態について図６を参照して説明する。
【０１３８】
図６は、この第３実施形態に係る半導体記憶装置の素子構造を示す断面図であり、前記図１における矢視Ｖ−Ｖ断面に対応する。また、図中の参照符号３０１〜３２７は、前記図２及び図３における参照符号１０１〜１２７に対応し、同じ構成部材を示している。
【０１３９】
前述した第２実施形態ではＦｅＲＡＭモードの時の例を説明したが、ここではＦｅＲＡＭモードにおけるプレート線（ドライブ線とも呼ぶ）のその他の構造とその製造方法について説明する。
【０１４０】
まず、フォトリソグラフィ法とイオン注入法を用いて所望の領域にｎ+拡散層 ３０２をＳｉ基板３０１の中に深さ０．０５μｍ程度形成する。次に、下部バリア電極層３０３として例えばＴｉＡｌＮ膜を１０ｎｍ程度の膜厚に、下部電極３０４として例えばＳｒＲｕＯ3を２０ｎｍ程度の膜厚に形成する。
【０１４１】
ここで、ｎ+拡散層３０２の形成は前記第２実施形態と同じように行って良い 。また、下部バリア電極層３０３及び下部電極３０４の形成も前記第２実施形態と同様に形成して良く、さらにこれらの材料，膜厚も同じで良い。
【０１４２】
次に、全面にパッド膜層として例えばＳｉ3Ｎ4／ＳｉＯ2膜（図示せず）など をＣＶＤ法により堆積して５０ｎｍ／１０ｎｍ程度の膜厚に形成する。この後、ワード線と平行にライン状にプレート線が形成されるように、フォトリソグラフィ法とプラズマ・エッチング（ＲＩＥ法など）により、下部電極３０４，下部バリア電極層３０３，Ｓｉ基板３０１をエッチングし、Ｓｉ基板３０１中に深さ０．１５μｍ程度の溝を形成する。
【０１４３】
次に、この溝の中に絶縁物として例えば酸化膜（プラズマＴＥＯＳ(plasma Tetraethoxysilane)膜やＬＰ−ＴＥＯＳ(Low Pressure-Tetraethoxysilane)膜など）を堆積した後ＣＭＰ法などを用いて埋め込み形成する、いわゆるトレンチ型の素子分離層３５１(Shallow Trench Isolation)を形成する。このとき、下部電極３０４の表面には表面を保護するためのＳｉ3Ｎ4／ＳｉＯ2膜（図示せず）があ る。この素子分離時には下部電極層３０３，３０４の下部電極としての膜質を劣化させないために、埋め込み絶縁膜の成膜温度、成膜雰囲気、埋め込み方法などに注意する必要がある。
【０１４４】
次に、前記第１実施形態と同様にして、パッド膜層（Ｓｉ3Ｎ4／ＳｉＯ2）を 除去した後に、全面にキャパシタ絶縁膜３０５としての誘電体膜（Ｂａ，Ｓｒ）ＴｉＯ3膜を形成し、さらに上部電極３０６を形成する。
【０１４５】
次に、通常のフォトリソグラフィ法とプラズマエッチング（例えばＲＩＥ法）などにより各メモリセル毎に上部電極３０６の加工を行う。このとき、下部電極部３０４，３０３，３０２はＦｅＲＡＭ動作でのプレート線（ドライブ線）として使用する。さらに、全面にストッパ膜としてシリコン窒化膜３０７（Ｓｉ3Ｎ4膜）を例えば膜厚４０ｎｍ程度堆積する。例えば、このストッパ膜３０５の下に各上部電極間のリーク電流を防止するために酸化膜（ＬＰ−ＣＶＤのＳｉＯ2膜 や塗布型のＳＯＧ(Spin on Grass)膜など。図示せず）を形成しても良い。
【０１４６】
次に、全面にＢＰＳＧなどの絶縁膜を例えば４００ｎｍ程度堆積し、例えばＣＭＰ法などにより平坦化する。これ以降の工程は第１実施形態で述べたのと同じである。
【０１４７】
このような構造／製造方法を用いれば、ＦｅＲＡＭ動作に必要な、ワード線と平行して走るプレート線同士の分離をより確実にすることができる。その他の効果は第１実施形態の場合と同じである。
【０１４８】
次に、この発明に係る第４実施形態について図７を参照して説明する。
【０１４９】
図７は、この第４実施形態に係る半導体記憶装置の素子構造を示す断面図であり、前記図１における矢視Ｖ−Ｖ断面に対応する。また、図中の参照符号４０１〜４２７は、前記図２及び図３における参照符号１０１〜１２７に対応して同様の構成部材を示している。
【０１５０】
前述した第２及び第３実施形態ではＦｅＲＡＭモードの時の例を説明したが、ここではＦｅＲＡＭモードにおけるプレート線（ドライブ線）のその他の構造とその製造方法について説明する。
【０１５１】
まず、ｐ−Ｓｉ基板４０１中のパターニングされたｎ+拡散層４０２上に、下 部バリア電極層４０３として例えばＴｉＡｌＮ膜を２０ｎｍ程度の膜厚に、下部電極４０４として例えばＳｒＲｕＯ3を３０ｎｍ程度の膜厚に形成する。下部バ リア電極層４０３及び下部電極４０４の形成は、前記第２実施形態と同じように形成することができ、これらの材料，膜厚も第２実施形態と同様で良い。
【０１５２】
また、ここでの下部バリア電極層４０３と下部電極４０４の役割は前記第２実施形態において述べた通りで、もし下部バリア電極層４０３と下部電極４０４が同一の材料で上記目的を達成できるなら同一の膜で形成しても良い。重要なのは、次に形成されるキャパシタ誘電体の（１００）配向性が損なわれないような下部バリア電極／下部電極層の材料、膜厚を適用することである。
【０１５３】
次に、全面にパッド層膜として例えばＳｉ3Ｎ4／ＳｉＯ2膜（図示せず）など を形成する。それぞれの膜厚は１５ｎｍ／５ｎｍ程度とする。この後、ワード線と平行にライン状にプレート線が形成されるように、フォトリソグラフィ法とプラズマ・エッチング（ＲＩＥ法など）により、パッド膜層（図示せず）、下部電極４０４、下部バリア電極層４０３をエッチングする。次に、例えば前記パッド膜層とフォトリソグラフィ法によるレジストマスクをマスクとしてプレート電極がＳｉ基板４０１中を介してリークすることを防止するための反転防止層４５２を、例えばｐ型の不純物（ＢＦ2など）をイオン注入して形成する。
【０１５４】
次に、下部電極部（４０３，４０４）間を絶縁膜で埋め込むために、例えば塗布型のＳＯＧ酸化膜などを形成し、ＣＭＰ法などによりエッチバックし平坦化して下部電極分離膜４５１を形成する。次に、下部電極４０４の表面を露出させるため、例えばウエットエッチング溶液（ホットリン酸や希フッ酸など）で表面のＳｉ3Ｎ4／ＳｉＯ2膜を順次エッチング除去する。このとき、下部電極分離膜４ ５１と下部電極４０４は平坦な平面になっている方が望ましい。
【０１５５】
次に、前記第１実施形態と同様にして、全面にキャパシタ絶縁膜４０５としての誘電体膜（Ｂａ，Ｓｒ）ＴｉＯ3膜を形成し、さらに上部電極４０６を形成す る。
【０１５６】
次に、通常のフォトリソグラフィ法とプラズマエッチング（例えばＲＩＥ法）などにより各メモリセル毎に上部電極４０６の加工を行う。このとき、下部電極部４０３，下部バリア電極層４０４はＦｅＲＡＭ動作でのプレート線（ドライブ線）として使用される。さらに、全面にストッパ膜としてシリコン窒化膜４０７（Ｓｉ3Ｎ4膜）を例えば膜厚４０ｎｍ程度堆積する。又、このストッパ膜４０７の下に各上部電極間のリーク電流を防止するために酸化膜（ＬＰ−ＣＶＤのＳｉＯ2膜や塗布型のＳＯＧ膜など。図示せず）を形成しても良い。
【０１５７】
次に、全面にＢＰＳＧなどの絶縁膜を例えば４００ｎｍ程度堆積し、例えばＣＭＰ法などにより平坦化する。これ以降の工程は第１実施形態で述べた図４（ｂ）以降の工程と同じであるので省略する。
【０１５８】
このような構造／製造方法を用いれば、ＦｅＲＡＭ動作に必要な、ワード線と平行して走るプレート線同士の分離をより確実にすることができる。また、誘電体膜４０５は各メモリセル毎に加工する必要がなく平坦に形成すれば良く、誘電体膜の信頼性を向上させることができる。その他の効果は第１実施形態のところで述べた項目と同じである。
【０１５９】
次に、この発明の第５実施形態について図８を参照して説明する。
【０１６０】
図８は、この第５実施形態に係る半導体記憶装置の素子構造を示す断面図であり、前記図１における矢視Ｖ−Ｖ断面に対応する。また、図中の参照符号５０１〜５２７は、前記図２及び図３における参照符号１０１〜１２７に対応して同様の構成部材を示している。
【０１６１】
この第５実施形態では、下部電極をどのようにしてＳＯＩ基板の下から表面に取り出すかについて説明する。
【０１６２】
図８は、メモリセルアレイの端部の領域の断面を表わしている。まず、ｐ−Ｓｉ基板５０１中のｎ+拡散層５０２と、下部バリア電極層５０３（例えばＴｉＡ ｌＮ膜を２０ｎｍ程度の膜厚）、及び下部電極５０４（例えばＳｒＲｕＯ3を３ ０ｎｍ程度の膜厚）は、メモリセルアレイの端部では終端となるように形成されている。また、誘電体膜５０５もメモリセルアレイの端部では例えば上部電極形成後、フォトリソグラフィ法とウエットエッチング法（希フッ酸溶液など）を用いることにより、図８のように終端して形成することができる。
【０１６３】
そのためＳＯＩ層５０９形成後、下部電極５０４へのコンタクトを取る領域では、下部電極５０４の上にはストッパＳｉ3Ｎ4膜５０７、平坦化絶縁膜と張り合わせ絶縁膜のいわゆるＢＯＸ層(Bonding Oxide)、ＳＴＩ素子分離酸化膜５１４ が存在している。そこで、接続孔ポリＳｉ５１６で上部電極５０６をＳＯＩ表面に取り出す時に同時に、下部電極５０４も接続孔ポリＳｉ５１６’で取り出すようにすると良い。そして、取り出した接続孔ポリＳｉ５１６は周辺回路でも用いるコンタクトプラグ５５５などを介してビット線５２５を用いた配線層に接続し、最終のメタル配線層５２７まで持ち上げていっても良い。
【０１６４】
このような構造の半導体装置、及びその製造方法によれば、プレート電極をメモリセルアレイの端部で素子表面の配線層に接続できるので、回路構成上有効である。
【０１６５】
次に、この発明の第６実施形態を図９（ａ）〜（ｄ），図１０（ａ），（ｂ），図１１を参照して説明する。
【０１６６】
図９（ａ）〜（ｄ）は、この第６実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【０１６７】
先ず、図９（ａ）に示されるように、（１００）配向性を持った、不純物濃度１〜５×１０15ｃｍ-3程度のｐ型Ｓｉ基板６０１上にＳｉＯ2膜６６１を堆積す る。続いて、通常のフォトリソグラフィとプラズマエッチングなどにより、ＳｉＯ2膜６６１のキャパシタ形成領域に相当する部分に開口を設ける。次に、Ｓｉ Ｏ2膜６６１をマスクに、Ｓｉ基板６０１の表面にｎ+拡散層６６２を深さ０．１μｍ程度に形成する。
【０１６８】
次に、図９（ｂ）に示されるように、ＳｉＯ2膜６０２の開口部のみに、下部 バリア電極層６０３，下部電極（第１の電極）６０４，キャパシタ絶縁膜６０５，上部電極（第２の電極）６０６を順次成長形成する。下部バリア電極層６０３としてはＴｉＡｌＮ膜を１０ｎｍ程度の膜厚に、下部電極６０４としてはＳｒＲｕＯ3を２０ｎｍ程度の膜厚に、キャパシタ絶縁膜６０５としては（Ｂａ，Ｓｒ ）ＴｉＯ3膜を３０ｎｍ程度の膜厚に、上部電極６０６としてはＳｒＲｕＯ3膜を５０ｎｍ程度の膜厚に形成する。各々の製法は、前述した第１実施形態と同様である。
【０１６９】
なお、これらを開口部内のみに選択成長できない場合は、ＳｉＯ2膜６６１を 除去した後に全体に形成し、拡散層パターンに合わせてキャパシタ部以外を選択エッチングすればよい。いずれにせよ、Ｓｉ基板中のｎ+拡散層６６２が下部電 極層６０３，６０４のＳｉ基板と接する領域を完全に覆っていることが重要である。
【０１７０】
次に、図９（ｃ）に示されるように、ＳｉＯ2膜６６１を除去する。これによ って、キャパシタ形成領域以外の基板表面が露出することになる。
【０１７１】
次に、図９（ｄ）に示されるように、基板表面にゲート絶縁膜を介してゲート電極６１９を形成し、ソース・ドレイン拡散層６０２の形成のためのイオン注入を行う。このイオン注入により、トランジスタのソース・ドレイン拡散層６０２の一方とキャパシタ下部の拡散層６６２がつながることになる。これにより、メモリセルが構成される。なお、この第６実施形態では、キャパシタの下部電極６０４がＤＲＡＭでの蓄積電極に相当し、上部電極６０６がプレート電極に相当することになる。
【０１７２】
これ以降は図示しないが、トランジスタのキャパシタと反対側のソース・ドレイン拡散層を上層のビット線に接続し、キャパシタの上部電極を共通接続するために上層の配線に接続することにより、ＤＲＡＭ型の半導体記憶装置が完成する。
【０１７３】
半導体記憶装置を形成した場合の具体的な構成例を図１０（ａ），（ｂ）に示す。図１０（ａ）は平面図であり、図１０（ｂ）は、図１０（ａ）における矢視XII−XIIの断面図である。図１０（ｂ）における参照符号６７１は素子分離絶縁膜で、キャパシタ形成前に基板６０１に埋込み形成されている。キャパシタ及びトランジスタは、先に説明した図９（ａ）〜（ｄ）の工程で作成されている。なお、参照符号６２５はビット線を、参照符号６２４はビット線コンタクトを、参照符号６７２はプレート配線を、参照符号６７３はプレートコンタクトを、参照符号６１９はワード線を、参照符号６１９’は通過ワード線を示している。
【０１７４】
また、キャパシタ形成よりも素子分離を後に形成する場合は、図１１に示されるような構成となり、素子分離絶縁膜６７１が上部電極６０６と同じ高さまで埋込まれるることになる。尚、図１１では、トランジスタ及びキャパシタより上に形成するビット線，プレート配線等は省略している。
【０１７５】
以上、この第６実施形態の構成であれば、先の第１実施形態と同様に、キャパシタ絶縁膜６０５となる強誘電体膜（又は高誘電体）の形成を平坦なＳｉ基板表面で行えるので、強誘電体膜（又は高誘電体）膜特性の劣化、例えば、リーク電流の増加や膜疲労の増大、誘電率や分極率のバラツキ増加、を抑えることができる。また、下地として（１００）配向したＳｉ基板６０１が使用できるため、Ｓｉ基板６０１の上に下部バリア電極層６０３や下部電極６０４として、Ｓｉとほぼ格子整合するＴｉＡｌＮやＳｒＲｕＯ3などを、後に形成する誘電体の（１０ ０）配向性が損なわれないように安定して形成できる。
【０１７６】
また、（１００）配向のＳｉ基板上に（１００）配向を持つ下部電極層と（１００）配向のエピタキシャル成長したペロブスカイト結晶構造などを有する誘電体膜を形成しているため、電極との拘束により誘起された強誘電性や比誘電率の増大効果が利用でき、薄膜化により比誘電率が低下するという結晶性の誘電性材料の持つ問題を解決できる。これにより、キャパシタに蓄積される蓄積容量を大きくすることができる。
【０１７７】
尚、この発明は上述した各実施形態に限定されるものではない。各実施形態では、第１の基板の単結晶基板として（１００）配向のＳｉ基板を用いたが、これに限らず、ペロブスカイト型結晶構造を有する誘電体膜等を成長できる単結晶基板であれば用いることができる。同様に、第２の基板の半導体層としてもＳｉ以外の半導体を用いることが可能である。この他、ＳｒＴｉＯ3基板やＭｇＯ基板 を適用することも可能である。
【０１７８】
各実施形態では、バリア電極層（ＴｉＡｌＮなど）、下部・上部電極（ＳｒＲｕＯ3など）の加工、即ちキャパシタ分離において、ＲＩＥ法を用いた例を説明 したが、イオンミリング法などの他の加工法でも良い。また、誘電体膜の加工には弗酸などのエッチング溶液を用いたいわゆるウェットエッチング法を用いても良い。この他のエッチング技術を用いて、キャパシタ分離を行っても同様の効果が得られる。また、電極及び誘電体膜の材料は、仕様に応じて適宜変更することが可能である。
【０１７９】
絶縁膜上に形成した半導体層（ＳＯＩ）は必ずしも張り合わせによって形成されたものに限らず、絶縁膜上に非晶質の半導体層を堆積し、固相成長等によって単結晶化したものであってもよい。その他、この発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１８０】
以上詳述したように、前記第１〜第６実施形態においては、単結晶基板上に単結晶の第１の電極，単結晶の誘電体膜及び第２の電極を積層してキャパシタを形成し、このキャパシタよりも上方にトランジスタが形成されている。このため、キャパシタ絶縁膜となる強誘電体膜（又は高誘電体膜）の下地電極を平坦にすることができ、強誘電体膜（又は高誘電体膜）の特性劣化を抑えることができ、高集積化と共に製造工程の簡略化をはかることが可能となる。
【０１８１】
また、トランジスタとキャパシタを同一基板表面に形成する場合も、キャパシタの形成をトランジスタの形成よりも先に行うことにより、キャパシタ絶縁膜となる強誘電体膜（又は高誘電体膜）の下地電極を平坦にすることができ、強誘電体膜（又は高誘電体膜）の特性劣化を抑えることができ、高集積化と共に製造工程の簡略化をはかることが可能となる。
【０１８２】
また、前記第１〜第６実施形態においては、誘電体膜として（Ｂａ，Ｓｒ）ＴｉＯ3を用いたが、この他にＳＢＴやＰＺＴを適用しても良い。
【０１８３】
次に、この発明の第７実施形態について図１２，図１３（ａ）〜（ｄ）を参照して説明する。
【０１８４】
図１２は、この第７実施形態に係る半導体記憶装置の断面図である。
【０１８５】
不純物濃度１〜５×１０17ｃｍ-8程度の（１００）配向のｐ型Ｓｉ基板７０１に、素子分離領域として絶縁膜７０２が埋め込まれている。更に、Ｓｉ基板７０１内に掘られた溝内に、ゲート絶縁膜（膜厚６ｎｍのＳｉＯ2）７０３とゲート 電極７０４（タングステン７０４ａと窒化チタン７０４ｂ）と絶縁膜（窒化膜）７０５が形成されている。また、砒素（Ａｓ）が５×１０15ｃｍ-2程度イオン注入されたｎ+ 型拡散層７０６が形成されている。
【０１８６】
図１２からも明らかなように、Ｓｉ基板７０１、絶縁膜７０２、及び、ゲート絶縁膜７０３の頂面は、ほぼ同一平面に形成される。各頂面は、厳密に同一平面である必要は無く、例えば、Ｓｉ基板７０１の頂面が若干上であっても良い。
【０１８７】
ｎ+  型拡散層７０６上にはバッファ層７０７としてＴｉＡｌＮ膜７０７ａ、 Ｐｔ膜７０７ｂが、このバッファ層７０７上に下部電極７０８としてＳｒＲｕＯ3膜がエピタキシャル成長により形成されている。さらにその上には、誘電体膜 ７０９として（Ｂａ，Ｓｒ）ＴｉＯ3がエピタキシャル成長により積層されてい る。誘電体膜７０９上には、上部電極７１０としてＳｒＲｕＯ3膜がやはりエピ タキシャル成長により積層されている。
【０１８８】
図１２において、参照符号７１１はストッパＳｉＯ2膜を、参照符号７１２は 層間絶縁膜を、参照符号７１３はビット線（ビット線コンタクトを含む）を示す。
【０１８９】
次に、この第７実施形態の半導体記憶装置の製造方法について図１３（ａ）〜（ｄ）を参照して説明する。
【０１９０】
先ず、図１３（ａ）に示されるように、（１００）配向を持ったｐ型Ｓｉ基板７０１を準備する。
【０１９１】
次に、素子分離領域７０２を形成する。具体的には、レジスト（図示せず）を用いて素子分離用７０６のパターンを形成し、このレジストをマスクとして前記Ｓｉ基板７０１中に反応性イオンエッチング法で溝を掘り、ＳｉＯ2膜を全面に 堆積した後、ＣＭＰで平坦化して溝の中にだけＳｉＯ2を残置する。
【０１９２】
次に、再度レジストを用いて不純物を導入するためのパターンを形成する。このパターンをマスクとしてイオン注入を、例えばｎ+型拡散層を形成する場合に はＡｓ+イオンを加速電圧３０ｋｅＶ，ドーズ量５×１０15ｃｍ-2程度、ｐ+型拡散層を形成する場合には、ＢＦ2+イオンを加速電圧２５ｋｅＶ，ドーズ量５×１０15ｃｍ-2程度イオンを注入した後、ＲＴＡを用いて１０００℃で３０秒間の熱処理を行い拡散層７０６を形成する。
【０１９３】
次に、ゲート電極部分のみ開孔するパターンをレジストで形成し（図示せず）、これをマスクとして前記Ｓｉ基板７０１のエッチングを行い、溝７１４を形成する（図１３（ｂ））。
【０１９４】
次に、ゲート絶縁膜７０３として、７５０℃の水素燃焼酸化によって膜厚６ｎｍのＳｉＯ2を形成する。次に、多結晶Ｓｉ膜を全面に堆積した後、ゲート電極 ７０４として、窒化チタン（ＴｉＮ）７０４ｂとタングステン（Ｗ）７０４ａをそれぞれ膜厚５ｎｍ，１００ｎｍＣＶＤ法により堆積する。
【０１９５】
この後、前記Ｓｉ基板７０１をＣＭＰによりＳｉＯ2７０３が露出するまで研 磨する。研磨した後、反応性イオンエッチングによりタングステン７０４ａと窒化チタン７０４ｂを２０ｎｍだけエッチングする。
【０１９６】
次に、エッチングされた部分に窒化膜７０５を減圧ＣＶＤ法により堆積し、全面をＣＭＰによりＳｉ基板表面と、ゲート電極７０４上の窒化膜７０５と、素子分離領域である絶縁膜７０２とがほぼ同一平面上になるまで研磨する。以上の工程で、トランジスタが形成される（図１３（ｃ））。
【０１９７】
ここでゲート絶縁膜７０３としてＳｉＯ2を用いたが、同じＳｉＯ2でも酸化ではなくＣＶＤによって形成した膜を用いても良い。あるいはまた、窒化膜（ＳｉＮ）やＴａ2Ｏ5のようにＳｉＯ2に比較して誘電率の大きな絶縁膜を用いること もできる。
【０１９８】
さらにゲート電極も窒化チタンとタングステンに限ること無く、ゲート電極形成後の熱工程との兼ね合いが重要であり、多結晶Ｓｉやその他の金属や合金、あるいは金属のシリサイド（例えば、ＴｉＳｉ2，ＣｏＳｉ2等）を使用することも可能である。（Ｂａ，Ｓｒ）ＴｉＯ3キャパシタ形成プロセスにおける最高温度 は、（Ｂａ，Ｓｒ）ＴｉＯ3の結晶化過程の６５０〜７００°Ｃである。従って 、この温度でゲート酸化膜との反応やゲート電極膜自体の凝集が起こらない材料であれば使用することができる。
【０１９９】
また、ゲート電極上７０４に堆積する絶縁膜も必ずしもＳｉＮである必要はなく、この上に堆積される層間絶縁膜７１２（シリコン酸化膜やＢＰＳＧ）をドライエッチングする際に選択性を実現できるような絶縁膜であれば良い。
【０２００】
再び、この第７実施形態の半導体記憶装置の製造方法について、図１３（ｃ）以降の説明に戻る。
【０２０１】
図１３（ｃ）に示される前記Ｓｉ基板７０１上に、バッファ層７０７及び下部電極７０８を形成する。具体的には、チタンアルミニウム・ナイトライド（ＴｉＡｉＮ）膜７０７ａを膜厚１０ｎｍ程度、その上にＰｔ膜７０７ｂを２０ｎｍ程度、更に、ＳｒＲｕＯ3膜７０８を２０ｎｍ程度形成する。これらの膜を形成す る方法はいずれもスパッタリングである。ＴｉＡｌＮ膜７０７ａを堆積する際には、Ａｒと窒素の混合ガスを用い、Ｐｔを堆積する際にはＡｒのみ、ＳｒＲｕＯ3を堆積する際にはＡｒと酸素の混合ガスを使用する。いずれも導電性物質のた め、ＤＣスパッタリングで堆積する。もちろん、スパッタリング以外に蒸着やＣＶＤにてこれらの膜を形成することも可能である。
【０２０２】
次に、やはりスパッタリングにより誘電体膜７０９として、（Ｂａ，Ｓｒ）ＴｉＯ3を膜厚２０ｎｍ程度形成する。この際には、Ａｒと酸素との混合ガスを用 いて、基板温度を例えば６００℃に保持して行う。その上に、再度ＳｒＲｕＯ3 膜を上部電極７１０として、スパッタリングにより膜厚２０ｎｍ程度堆積する。これらの膜はいずれもＳｉの結晶情報を得て、いずれもエピタキシャル成長させる。特に、誘電体膜７０９が単結晶膜であることは、Ｘ線回折等によって予め確認する必要がある。
【０２０３】
ここで、前記形成されたＴｉＡｌＮ７０７ａとＰｔ７０７ｂは、Ｓｉと格子定数の合わないＳｒＲｕＯ3をエピタキシャル成長させるためのバッファ膜として 用いられている。そのため、格子定数がＳｉとＳｒＲｕＯ3との中間にある材料 であれば、他の材料でも使用することができる。例えばニッケルやコバルトのケイ化物、チタンやタングステンなどの窒化物などを上げることができる。なお、この層は必ずしも２層である必要はなく、３層以上でも良く、重要なのは、Ｓｉの格子定数からＳｒＲｕＯ3の格子定数に順次変化させてゆく役目を実現するこ とであり、前述の方法にこだわらない。
【０２０４】
次いで、通常のフォトリソグラフィと反応性イオンエッチングにより、キャパシタの加工を行う。この際、エッチングガスはＣｌ2を主体とし、揮発しにくい 化合物をスパッタリング作用で揮発させる目的でＡｒを添加する。ＣＦ4等のフ ッ素系ガスを少量加えても良い。エッチング終了後、酸素アッシングによりレジストを剥離する（図１３（ｄ））。
【０２０５】
その後、テトラエトキシシラン（ＴＥＯＳ）を用いた７００℃のＣＶＤでＳｉＯ2７１１を膜厚２０ｎｍだけ堆積し、さらにその上にホウ素（Ｂ）と燐（Ｐ） とを含むＳｉＯ2（ＢＰＳＧ）７１２を４００ｎｍ堆積する。次いで、ＣＭＰを 用いて表面を平坦化する。
【０２０６】
次に、フォトリソグラフィ工程と反応性イオンエッチングにより、ビット線コンタクトと呼ばれる接続孔を開孔する。その後、タングステンをＷＦ6を使用し て４００℃でのＣＶＤにより全面に堆積し、ＳＦ6と塩素との混合ガスを使用す る反応性イオンエッチングで加工してビット線７１３を作成する。これにより、前記図１２に示される半導体記憶装置が製造される。
【０２０７】
この第７実施形態による半導体記憶装置によれば、トランジスタを形成した上で平坦化を行い単結晶Ｓｉ基板の表面を露出させているので、エピタキシャル成長をするキャパシタを容易に形成することが可能となる。従って、強誘電体膜（又は高誘電体膜）の特性劣化を抑えることができる。又、従来の通常のメモリセルを形成する工程とほぼ同等の工程で形成することが可能となる。
【０２０８】
次に、この発明に係る第８実施形態を図１４，図１５（ａ）〜（ｅ）を参照して説明する。
【０２０９】
図１４は、この第８実施形態に係る半導体記憶装置の断面図である。
【０２１０】
（１００）配向した単結晶Ｓｉ基板８０１内に素子分離領域８０２が形成され、ゲート絶縁膜８０３とゲート電極８０４、および拡散層８０５が形成されている。ゲート電極８０４の側面と上面には、それぞれ絶縁膜８０６，８０７が形成され、ている。参照符号８０８は、エピタキシャル成長されたＳｉ層を示している。
【０２１１】
このトランジスタ上には、バッファ層８０９（８０９ａ，８０９ｂ）、下部電極８１０、誘電体膜８１１、上部電極８１２が順次積層され、これによりキャパシタが形成されている。バッファ層８０９は、ＴｉＡｌＮ膜８０９ａ，Ｐｔ膜８０９ｂにより構成されている。更に、下部電極８１０、及び上部電極８１２には、ＳｒＲｕＯ3が適用され、誘電体膜８１１には、エピタキシャル成長された（ Ｂａ，Ｓｒ）ＴｉＯ3が用いられている。
【０２１２】
このキャパシタ上には、ストッパ膜８１３、層間絶縁膜８１４、及びビット線（ビット線コンタクトを含む）が形成されている。
【０２１３】
次に、この第８実施形態の半導体記憶装置の製造方法について図１５（ａ）〜（ｅ）を参照して説明する。
【０２１４】
まず、図１５（ａ）に示されるように、ｐ型（１００）Ｓｉ基板８０１を準備する。この基板８０１上に、熱酸化によりＳｉＯ2膜８１５を１０ｎｍ、次いで ＳｉＨ2Ｃｌ2とアンモニアを用いるＣＶＤ法により１５０ｎｍの窒化膜８１６を堆積する。
【０２１５】
次に、通常のフォトリソグラフィと反応性イオンエッチングにより、前記熱酸化膜８１５とＳｉＮ膜８１６およびＳｉ基板８０１のエッチングを行い、Ｓｉ基板に溝を形成する。この溝をＴＥＯＳとオゾンを用いて４２０℃近傍でＣＶＤにより形成する酸化膜を埋め込む。この後、ＣＭＰで平坦化して、素子分離領域８０２を形成する。その後、ＳｉＯ2膜８１５と窒化膜８１６とを熱燐酸と希釈し たふっ酸を用いて除去する（図１５（ｂ））。
【０２１６】
次に、前記Ｓｉ基板８０１上にゲート絶縁膜８０３を７５０℃での水素燃焼酸化により形成し、その上にゲート電極８０４を形成するため多結晶ＳｉをＣＶＤにより膜厚１００ｎｍ堆積し、ＰＯＣｌ3を用いて９５０℃で２０分間リンを拡 散する。更に、前記多結晶Ｓｉ上に窒化膜８０７を素ＳｉＨ2Ｃｌ2とアンモニアを用いるＣＶＤによって膜厚５０ｎｍだけ堆積する。その後、リソグラフィと反応性イオンエッチングにより前記窒化膜８０７と多結晶Ｓｉのエッチングを行う。この際にエッチングガスはＨＢｒを主として用いる。
【０２１７】
次に、レジストマスクを形成し（図示せず）、これをマスクとして不純物をイオン注入し、いわゆるエクステンション部を形成する。その後、窒化膜８０６を膜厚２０ｎｍ堆積し、Ｃ4Ｆ8を用いる反応性イオンエッチング法でエッチバックを行い、ゲート電極の側壁部のみに窒化膜８０６を残す。続いて、深いイオン注入を行って拡散層８０５を形成する（図１５（ｃ））。
【０２１８】
次に、例えば、ＳｉＨ4を用いて１０００℃でＳｉのエピタキシャル成長を行 う。この際に、ＰＨ5等のドーピングガスを添加して、ドーピングされたエピタ キシャル膜を得る。またこの際、拡散層８０５上では単結晶Ｓｉがエピタキシャル成長されるが、ゲート電極上の窒化膜８０７や素子分離領域８０２上では、多結晶Ｓｉが成長する。
【０２１９】
この工程は、例えばＳｉ2Ｈ6とＰＨ5のようなドーピングガスを用いて５５０ ℃でアモルファスＳｉ膜を堆積し、その後６５０℃程度で熱処理して結晶化させても良い。アモルファスＳｉを結晶化させた場合には、拡散層８０５からの方位情報を得てエピタキシャル化し、少なくとも拡散層上は単結晶となる。
【０２２０】
同じようなシリコンのエピタキシャル成長であっても、本実施形態においてはエピタキシャル成長する膜厚はゲートの高さ（１５０〜２００ｎｍ）程度で良く、前述した図１７に示される従来例に比較すると、はるかにエピタキシャル成長が容易で、高品質のエピタキシャル膜を得ることができる。
【０２２１】
次に、ＣＭＰで不要部分を研磨し、素子分離領域８０２、エピタキシャル領域８０８、ゲート上の窒化膜８０７とがほぼ同一平面になるように平坦化する（図１５（ｄ））。ここでの平坦化は、前述した第７実施形態と同様であり、前述した条件を満たすせば、必ずしも前記素子分離領域８０２、エピタキシャル領域８０８、ゲート上の窒化膜８０７を完全に同一平面とする必要はない。
【０２２２】
このようにしてトランジスタが形成された基板８０１の上に、バッファ層８０９として、チタン・アルミニウム・ナイトライド（ＴｉＡｉＮ）膜８０９ａ、Ｐｔ膜８０９ｂを膜厚１０ｎｍ程度、下部電極８１０としてＳｒＲｕＯ3膜を２０ ｎｍ程度形成する。これらの膜を形成する方法はいずれもスパッタリングでよい。条件は、前述した第７実施形態と同一である。もちろん、スパッタリング以外に蒸着やＣＶＤにてこれらの膜を形成することも可能である。
【０２２３】
次に、やはりスパッタリングにより誘電体膜（（Ｂａ，Ｓｒ）ＴｉＯ3）８１ １を膜厚２０ｎｍ程度形成する。その上に、上部電極８１２として再度ＳｒＲｕＯ3膜をスパッタリングにより膜厚２０ｎｍ程度堆積する。これらの膜は、スパ ッタリングで形成されるが、基板温度は６００℃程度、Ａｒと酸素との混合ガスを使用する。これらの膜はいずれもＳｉの結晶情報を得て、いずれもエピタキシャル成長する。
【０２２４】
ここで、ＴｉＡｌＮ膜８０９ａとＰｔ膜８０９ｂの役割はＳｉと格子定数の合わないＳｒＲｕＯ3をエピタキシャル成長させるためのバッファ層であり、その ため、格子定数がＳｉとＳｒＲｕＯ3との中間にある材料であれば、他の材料で も使用することができる。例えば、ニッケルやコバルトのケイ化物、チタンやタングステンなどの窒化物などを上げることができる。なお、この層は必ずしも２層である必要はない。この点も前述した第７実施形態と同様である。
【０２２５】
次いで、通常のフォトリソグラフィと反応性イオンエッチングにより、キャパシタの加工を行う。（図１５（ｅ））。その後、テトラエトキシシラン（ＴＥＯＳ）を用いる熱ＣＶＤによりドーパントを含まないＳｉＯ2８１３を膜厚２０ｎ ｍだけ堆積し、さらにその上にホウ素（Ｂ）と燐（Ｐ）とを含むＳｉＯ2（ＢＰ ＳＧ）８１４を４００ｎｍ堆積する。次いで、ＣＭＰを用いて表面を平坦化する。
【０２２６】
次に、フォトリソグラフィ工程と反応性イオンエッチングにより、ビット線コンタクトと呼ばれる接続孔を開孔する。その後、タングステンをＣＶＤで埋め込み、エッチングで加工してビット線８１５を作成する。これにより、この第８実施形態の構造を説明する際に参照した図１４に示される半導体記憶装置が形成される。
【０２２７】
この第８実施形態による半導体記憶装置によれば、トランジスタを形成した上で平坦化を行い単結晶Ｓｉ基板の表面を露出させているので、エピタキシャル成長をするキャパシタを容易に形成することが可能となる。従って、強誘電体膜（又は高誘電体膜）の特性劣化を抑えることができる。又、従来の通常のメモリセルを形成する工程とほぼ同等の工程で形成することが可能となる。
【０２２８】
前記第７及び第８実施形態によれば、トランジスタを形成した上で平坦化を行い単結晶Ｓｉ基板の表面を露出させているので、エピタキシャルキャパシタを容易に形成することが可能であり、従来の通常のメモリセルを形成する工程とほぼ同等の工程で形成することが可能となる。
【０２２９】
【発明の効果】
以上、詳述したようにこの発明によれば、キャパシタ絶縁膜となる強誘電体膜（又は高誘電体膜）の下地電極を平坦にすることができ、強誘電体膜（又は高誘電体膜）の特性劣化を抑えることができ、高集積化と共に製造工程の簡略化をはかることが可能となる。
【図面の簡単な説明】
【図１】この発明の第１実施形態に係る半導体記憶装置の素子構造を示す平面図。
【図２】前記図１に示される半導体記憶装置の矢視IV−IVにおける断面図。
【図３】前記図１に示される半導体記憶装置の矢視Ｖ−Ｖにおける断面図。
【図４】前記第１実施形態に係る半導体記憶装置の製造工程を説明するための断面図。
【図５】この発明の第２実施形態に係る半導体記憶装置の素子構造を示す断面図。
【図６】この発明の第３実施形態に係る半導体記憶装置の素子構造を示す断面図。
【図７】この発明の第４実施形態に係る半導体記憶装置の素子構造を示す断面図。
【図８】この発明の第５実施形態に係る半導体記憶装置の素子構造を示す断面図。
【図９】この発明の第６実施形態に係る半導体記憶装置の製造工程を説明するための断面図。
【図１０】前記図９に示される半導体記憶装置の製造工程により形成される半導体記憶装置の構成例を示す平面図と断面図。
【図１１】前記図９に示される半導体記憶装置の製造工程により形成される半導体記憶装置の構成例を示す断面図。
【図１２】この発明の第７実施形態に係る半導体記憶装置の素子構造を示す断面図。
【図１３】前記図１２に示される半導体記憶装置の製造工程を説明するための断面図。
【図１４】図１４は、この発明の第８実施形態に係る半導体記憶装置の素子構造を示す断面図。
【図１５】前記図１４に示される半導体記憶装置の製造工程を説明するための断面図。
【図１６】強誘電体メモリの動作原理を説明するためのヒステリシス特性を示す図。
【図１７】ＣＯＢ(capacitor over Bitline)構造である、従来の素子構造を示す図。
【符号の説明】
１０１，２０１，３０１，４０１，５０１，６０１，７０１，８０１…基板、１０２，１２１，２０２，２２１，３０２，３２１，４０２，４２１，５０２，５２１，６６２，８０５…拡散層、１０３，２０３，３０３，４０３，５０３，６０３…バリア電極、１０４，２０４，３０４，４０４，５０４，６０４…下部電極、１０５，２０５，３０５，４０５，５０５，６０５，８１１…キャパシタ絶縁膜（誘電体膜）、１０６，２０６，３０６，４０６，５０６，６０６…上部電極、１０７，１２２，２０７，２２２，３０７，３２２，４０７，４２２，５０７，５２２，７１１…ストッパ膜、１０８，１１０，２０８，２１０，３０８，３１０，４０８，４１０，５０８，５１０，７０３…絶縁膜、１０９，２０９，３０９，４０９，５０９…半導体層、１１１，２１１，３１１，４１１，５１１…張り合わせ面、１１４，２１４，３１４，４１４，５１４，６７１…素子分離層、１１８，２１８，３１８，４１８，５１８，８０３…ゲート絶縁膜、１２０，２２０，３２０，４２０，５２０…キャップ層、１２３，１２６，２２３，２２６，３２３，３２６，４２３，４２６，５２３，５２６，７１２…層間絶縁膜、１２５，２２５，３２５，４２５，５２５，７１３…ビット線、１２７，２２７，３２７，４２７，５２７…配線層、７０４，８０４…ゲート電極、７０２，８０２…素子分離領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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