(57)【特許請求の範囲】
【請求項１】
所定の動作を実行する半導体装置であって、
内部クロック信号のタイミング調整を行うタイミング安定化回路と、
該半導体装置が該所定の動作をしていないときに動作し、所定量の電流を消費することによって該半導体装置が該所定の動作時に電流を消費する条件を模擬する電流消費回路と、
電源投入時に該タイミング安定化回路及び該電流消費回路を動作させて該条件の下で該タイミング調整を実行させ、その後該タイミング安定化回路のタイミング調整と該電流消費回路の動作とを停止させる起動時制御回路
を含むことを特徴とする半導体装置。
【請求項２】
電源投入を検出して第１の信号を生成する回路を更に含み、前記起動時制御回路は該第１の信号に応じて前記タイミング安定化回路及び前記電流消費回路を動作させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置の動作開始に伴って供給される外部入力に応じて第２の信号を生成する回路を更に含み、前記起動時制御回路は該第２の信号に応じて前記タイミング安定化回路及び前記電流消費回路を動作停止させることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記電流消費回路は少なくとも一つのトランジスタを含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記電流消費回路は前記少なくとも一つのトランジスタと直列に接続される抵抗を更に含むことを特徴とする請求項３記載の半導体装置。
【請求項６】
前記少なくとも一つのトランジスタのＯＮ抵抗は前記抵抗の抵抗値よりも小さく、該抵抗の抵抗値の温度依存変化は該少なくとも一つのトランジスタのＯＮ抵抗の温度依存変化よりも小さいことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記電流消費回路は、前記半導体装置内の複数の位置に分散して配置され各々が電流を消費する複数の回路を含むことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記タイミング安定化回路はＤＬＬ回路を含むことを特徴とする請求項１記載の半導体装置。
【請求項９】
別個の内部クロック信号のタイミング調整を各々が行う前記タイミング安定化回路を含む複数のタイミング安定化回路と、
別個に供給される電源電圧に対して対応する所定量の電流を各々が消費する前記電流消費回路を含む複数の電流消費回路
を更に含み、前記起動時制御回路は電源投入時に該複数のタイミング安定化回路と該複数の電流消費回路とを動作させ、その後該複数のタイミング安定化回路のタイミング調整と該複数の電流消費回路の動作とを停止させることによって、該半導体装置が該内部クロック信号の各々を用いて動作する各条件下で予め該タイミング調整を実行させることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、詳しくはタイミング安定化回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等の同期信号に同期して動作する半導体装置においては、動作速度をより高速化するために、同期信号に対するデータのアクセス・ホールドタイムを安定化する技術が必要となる。この要求に応えるために、ＤＬＬ（Delay Locked Loop ）回路等のタイミング安定化回路を内蔵することで、データ入出力に用いる内部クロック信号のタイミングを安定化することが行われる。
【０００３】
図１５は、ＤＬＬ回路を用いてデータ出力タイミングを調整する回路の構成図である。
図１５の回路は、入力回路５０１、可変遅延回路５０２、出力回路５０３、位相比較器５０４、遅延制御回路５０５、ダミー可変遅延回路５０６、ダミー出力回路５０７、及びダミー入力回路５０８を含む。
【０００４】
入力回路５０１に入力されたクロック信号ＣＬＫは、参照基準電圧と比較されて、クロック信号ｉ−ｃｌｋとして入力回路５０１から出力される。クロック信号ｉ−ｃｌｋは、可変遅延回路５０２によって適当な遅延量だけ遅延されて、出力回路５０３に入力される。出力回路５０３では、供給された内部クロック信号を同期信号として用いて、出力すべきデータＤＡＴＡをラッチする。ラッチされたデータＤＡＴＡは、出力回路５０３から半導体装置の外部にデータＤＱとして供給される。
【０００５】
クロック信号ＣＬＫ入力から出力回路５０３までの経路には、回路固有の遅延が発生するため、出力回路５０３から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとはタイミングのずれたものとなる。この出力回路５０３から外部に出力されるデータＤＱを、外部から入力されるクロック信号ＣＬＫと所定のタイミング関係に合わせるために、主に位相比較器５０４、遅延制御回路５０５、及びダミー可変遅延回路５０６からなるＤＬＬ回路が用いられる。
【０００６】
クロック信号ｉ−ｃｌｋはまた更に、ダミー可変遅延回路５０６に供給される。ダミー可変遅延回路５０６は、可変遅延回路５０２と同一の遅延量だけ、クロック信号ｉ−ｃｌｋを遅延するように制御される。ダミー可変遅延回路５０６から出力される遅延されたクロック信号は、出力回路５０３を模擬するダミー出力回路５０７に供給される。ダミー出力回路５０７から出力されるクロック信号は、入力回路５０１と同一の遅延特性を有するダミー入力回路５０８を介して、ダミークロック信号ｄ−ｉ−ｃｌｋとして、位相比較器５０４に入力される。
【０００７】
位相比較器５０４は、クロック信号ｉ−ｃｌｋとダミークロック信号ｄ−ｉ−ｃｌｋとを位相に関して比較する。両クロック信号が同一の位相となるように、位相比較器５０４は、遅延制御回路５０５を介してダミー可変遅延回路５０６の遅延量を制御する。これによって、ダミー出力回路５０７から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【０００８】
可変遅延回路５０２及び出力回路５０３の総遅延量は、ダミー可変遅延回路５０６及びダミー出力回路５０７の総遅延量と同一である。従って、ダミー出力回路５０７から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係にある場合、出力回路５０３から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとこの所定のタイミング関係にあることになる。
【０００９】
このとき電源電圧の変動や温度変動等により、入力回路５０１、可変遅延回路５０２、及び出力回路５０３の特性が変化しても、ダミー入力回路５０８、ダミー可変遅延回路５０６、及びダミー出力回路５０７の特性も同様に変化する。従って、出力回路５０３から外部に出力されるデータＤＱは、電源電圧変動や温度変動等に関わらず、常に入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【００１０】
【発明が解決しようとする課題】
図１５に示されるＤＬＬ回路は、各クロックサイクル毎或いは所定の周期でサンプリングされたサイクル毎に常時動作して、クロックの安定化制御を行う。しかし図１５のＤＬＬ回路は、ノイズに敏感に反応するために不安定な動作を示し易く、ＤＬＬ回路を常時動作させると半導体装置の動作が不安定になる可能性がある。またＤＬＬ回路が常時動作することによって、半導体装置における消費電力が増大するといった問題がある。
【００１１】
従って本発明の目的は、ＤＬＬ回路を備えた半導体装置に於いて、消費電力を削減して安定した動作を実現することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１の発明に於ては、所定の動作を実行する半導体装置は、内部クロック信号のタイミング調整を行うタイミング安定化回路と、該半導体装置が該所定の動作をしていないときに動作し、所定量の電流を消費することによって該半導体装置が該所定の動作時に電流を消費する条件を模擬する電流消費回路と、電源投入時に該タイミング安定化回路及び該電流消費回路を動作させて該条件の下で該タイミング調整を実行させ、その後該タイミング安定化回路のタイミング調整と該電流消費回路の動作とを停止させる起動時制御回路を含むことを特徴とする。
【００１３】
請求項２の発明に於ては、請求項１記載の半導体装置に於て、電源投入を検出して第１の信号を生成する回路を更に含み、前記起動時制御回路は該第１の信号に応じて前記タイミング安定化回路及び前記電流消費回路を動作させることを特徴とする。
請求項３の発明に於ては、請求項２記載の半導体装置に於て、前記半導体装置の動作開始に伴って供給される外部入力に応じて第２の信号を生成する回路を更に含み、前記起動時制御回路は該第２の信号に応じて前記タイミング安定化回路及び前記電流消費回路を動作停止させることを特徴とする。
【００１４】
請求項４の発明に於ては、請求項１記載の半導体装置に於て、前記電流消費回路は少なくとも一つのトランジスタを含むことを特徴とする。
請求項５の発明に於ては、請求項３記載の半導体装置に於て、前記電流消費回路は前記少なくとも一つのトランジスタと直列に接続される抵抗を更に含むことを特徴とする。
【００１５】
請求項６の発明に於ては、請求項５記載の半導体装置に於て、前記少なくとも一つのトランジスタのＯＮ抵抗は前記抵抗の抵抗値よりも小さく、該抵抗の抵抗値の温度依存変化は該少なくとも一つのトランジスタのＯＮ抵抗の温度依存変化よりも小さいことを特徴とする。
請求項７の発明に於ては、請求項１記載の半導体装置に於て、前記電流消費回路は、前記半導体装置内の複数の位置に分散して配置され各々が電流を消費する複数の回路を含むことを特徴とする。
【００１６】
請求項８の発明に於ては、請求項１記載の半導体装置に於て、前記タイミング安定化回路はＤＬＬ回路を含むことを特徴とする。請求項９の発明に於ては、請求項１記載の半導体装置に於て、別個の内部クロック信号のタイミング調整を各々が行う前記タイミング安定化回路を含む複数のタイミング安定化回路と、別個に供給される電源電圧に対して対応する所定量の電流を各々が消費する前記電流消費回路を含む複数の電流消費回路を更に含み、前記起動時制御回路は電源投入時に該複数のタイミング安定化回路と該複数の電流消費回路とを動作させ、その後該複数のタイミング安定化回路のタイミング調整と該複数の電流消費回路の動作とを停止させることによって、該半導体装置が該内部クロック信号の各々を用いて動作する各条件下で予め該タイミング調整を実行させることを特徴とする。
【００１７】
上記発明に於いては、半導体装置の特定の動作状態に於ける電流消費の条件に相当する所定量の電流を電流消費回路で消費して、この条件下でＤＬＬ回路等のタイミング安定化回路を用いて内部クロック信号のタイミングを調整する。このタイミング調整は、半導体装置に電源が投入された直後に実行される。タイミングが調整された後に半導体装置が動作を開始すると、電流消費回路は動作停止し、またタイミング安定化回路も動作を停止して内部クロック信号を調整されたタイミングに固定する。以降、この固定されたタイミングの内部クロック信号が常時使用されることになる。従って、半導体装置が動作開始後に上記特定の動作状態に入った場合には、この動作状態での電流消費の条件下で予めタイミング調整された内部クロック信号が、丁度最適なタイミングを有することになる。
【００１８】
このように上記発明に於いては、電源投入直後に模擬として所定量の電流を消費して、この条件下で内部クロック信号のタイミングを調整し、調整完了後にタイミングを固定する。従って動作開始後は、所定の動作時に電流が消費される条件下に於いて、適切なタイミングの内部クロック信号を用いることが可能になる。これによってノイズの影響を受けることなく安定した動作を実現すると共に、タイミング安定化回路が消費していた電流分を削減することが出来る。
【００１９】
【発明の実施の形態】
以下に於いて、本発明の実施例を添付の図面を用いて説明する。
図１は、本発明による半導体装置の実施例を示す。図１の例においては、半導体装置として、同期型の半導体記憶装置が示される。
図１の半導体記憶装置１０は、クロックバッファ１１、コマンドデコーダ１２、アドレスバッファ／レジスタ１３、Ｉ／Ｏデータバッファ／レジスタ１４、制御信号ラッチ１５、モードレジスタ１６、コラムアドレスカウンタ１７、複数のバンク１８、ｓｔｔ発生回路１９、起動時制御回路２０、ダミー電流発生回路２１、及びＤＬＬ回路２２を含む。各バンク１８は、メモリセルアレイやセンスアンプ等を含むＤＲＡＭのコア回路であり、図１の例では２つのバンク１８が設けられる。また制御信号ラッチ１５及びコラムアドレスカウンタ１７は、バンク１８に対応して２つずつ設けられる。
【００２０】
クロックバッファ１１は、クロックイネーブル信号ＣＫＥがイネーブルの時にクロック信号ＣＬＫを受け取り、ＤＬＬ回路２２に供給する。ＤＬＬ回路２２は、クロック信号ＣＬＫのタイミングを調整することによって、内部クロック信号を生成する。内部クロック信号は、コマンドデコーダ１２、アドレスバッファ／レジスタ１３、及びＩ／Ｏデータバッファ／レジスタ１４に供給され、データ入出力のための同期信号として用いられる。また内部クロック信号は、半導体記憶装置１０の各内部回路に供給され、各内部回路を同期制御する。
【００２１】
コマンドデコーダ１２は、コントロール信号／ＣＳ（chip select ）、／ＲＡＳ（row address strobe）、／ＣＡＳ（column address strobe ）、及び／ＷＥ（write enable）を受け取りデコードする。コマンドデコーダ１２は、コントロール信号のデコード結果を、制御信号ラッチ１５及びモードレジスタ１６に供給する。制御信号ラッチ１５は、コマンドデコーダ１２からのデコード結果をラッチして、このラッチされた内容に基づいてバンク１８が制御される。
【００２２】
アドレスバッファ／レジスタ１３は、アドレス信号Ａ０乃至Ａ１０及びＡ１１を受け取り、モードレジスタ１６、コラムアドレスカウンタ１７、及びバンク１８にアドレスデータを供給する。図に示されるようにバンク１８は、例えば２つ設けられており、バンクアドレスＡ１１によって一つのバンクが選択される。
モードレジスタ１６は、一般にＣＡＳレイテンシやバースト長等のパラメータを格納するレジスタであり、レジスタに対する書き込み指令はコントロール信号でなされ、書き込み内容はアドレスデータで指定される。
【００２３】
コラムアドレスカウンタ１７は、同一のローアドレス上の連続したコラムアドレスにアクセスする場合に、連続したコラムアドレスを順次生成し、バンク１８に供給する。
各バンク１８に於て、供給されたローアドレスで指定されるメモリセルのデータが、メモリセルアレイから読み出されてセンスアンプに取り込まれる。更に、供給されたコラムアドレスに対応するセンスアンプのデータが、Ｉ／Ｏデータバッファ／レジスタ１４に供給される。データ書き込みの場合には、上記動作とは逆の動作が行われる。
【００２４】
ｓｔｔ発生回路１９は、半導体記憶装置１０に電源電圧が供給されると、所定の期間だけスタート信号ＳＴＴＺを生成する。このスタート信号ＳＴＴＺは、起動時制御回路２０に供給される。
起動時制御回路２０は更に、コマンドデコーダ１２から、モードレジスタセット信号ＭＲＳを受け取る。このモードレジスタセット信号ＭＲＳは、モードレジスタ１６にモードを設定する際に生成される信号であり、従来技術の半導体記憶装置で通常用いられる信号である。コマンドデコーダ１２に入力するコントロール信号の組み合わせによって、モードレジスタセットＭＲＳを指定することで、モードレジスタセット信号ＭＲＳが生成される。同期型の半導体記憶装置１０に於いては一般に、動作開始時にモードレジスタセットＭＲＳを指定する。
【００２５】
起動時制御回路２０は、電源電圧が供給されてスタート信号ＳＴＴＺが活性化されると、ロック信号ＬｏｃｋｚをＨＩＧＨにする。その後半導体記憶装置１０の動作開始に伴ってモードレジスタセット信号ＭＲＳが供給されると、ロック信号ＬｏｃｋｚをＬＯＷにする。ロック信号Ｌｏｃｋｚは、ダミー電流発生回路２１及びＤＬＬ回路２２に供給される。
【００２６】
ロック信号ＬｏｃｋｚがＨＩＧＨの場合、ダミー電流発生回路２１が動作して所定量の電流を消費すると共に、ＤＬＬ回路２２が動作して内部クロック信号のタイミングを調整する。この所定量の電流は、半導体記憶装置１０の所定の動作状態での消費電流に相当する量の電流である。ＤＬＬ回路２２は、この所定量の電流が消費されている状態で、内部クロック信号のタイミングを調整することになる。
【００２７】
ロック信号ＬｏｃｋｚがＬＯＷになると、ダミー電流発生回路２１が動作停止して電流消費を終了すると共に、ＤＬＬ回路２２が動作停止して内部クロック信号のタイミングを調整後のタイミングに固定する。
一般に半導体装置内で電流が消費されると、半導体装置に供給される電源電圧が電力消費によって降下する。電源電圧が降下すると、半導体装置内の内部回路の応答特性が変化して、同期信号のタイミングがずれることになる。通常の半導体装置のＤＬＬ回路は、このようなタイミングのずれが起きないように、常時動作して同期信号のタイミングを安定化させる。
【００２８】
本発明に於いては、半導体装置の特定の動作状態に於ける電流消費の条件に相当する所定量の電流をダミー電流発生回路２１で消費して、この条件下でＤＬＬ回路２２を用いて内部クロック信号のタイミングを調整する。このタイミング調整は、半導体装置に電源が投入された直後に実行される。タイミングが調整された後に半導体装置が動作を開始すると、ダミー電流発生回路２１は動作停止し、またＤＬＬ回路２２も動作を停止して内部クロック信号を調整されたタイミングに固定する。以降、この固定されたタイミングの内部クロック信号が常時使用されることになる。従って、半導体装置が動作開始後に上記特定の動作状態に入った場合には、この動作状態での電流消費の条件下で予めタイミング調整された内部クロック信号が、丁度最適なタイミングを有することになる。
【００２９】
このように本発明に於いては、電源投入直後に模擬として所定量の電流を消費して、この条件下で内部クロック信号のタイミングを調整し、調整完了後にタイミングを固定する。従って半導体装置が動作を開始して、実際の動作時に上記所定量の電流が消費される条件下では、適切なタイミングの内部クロック信号が用いられることになる。
【００３０】
例えば内部クロック信号がデータ読み出し用の同期信号として用いられる場合には、半導体記憶装置１０がデータ読み出し動作時に消費する電流を、ダミー電流発生回路２１で模擬するようにすればよい。これによって、データ読み出し動作時に対応した電流消費の条件の下で、適切なタイミングに内部クロック信号を固定しておくことが出来る。
【００３１】
図２は、本発明による半導体記憶装置１０の動作を説明するためのタイミング図である。
図２に於いて、電源電圧ＶＣＣが印可されると、スタート信号ＳＴＴＺが所定の期間だけ生成される。これに対応してダミー電流発生回路２１が電流を消費し始めて、安定状態に於いては半導体記憶装置１０全体で消費する電流ＩＣＣはＣ[mA]となる。この状態で、ＤＬＬ回路２２が内部クロック信号のタイミングを調整する。その後半導体記憶装置１０の動作開始に伴って、モードレジスタセットＭＲＳがコマンドとして入力される。対応するモードレジスタセット信号ＭＲＳに応答して、ダミー電流発生回路２１が動作を停止すると共に、ＤＬＬ回路２２が動作停止して内部クロック信号のタイミングを固定する。その後半導体記憶装置１０の動作状態の変化に伴って、半導体記憶装置１０が消費する電流は、Ａ[mA]から、Ｂ[mA]、Ｃ[mA]、Ｄ[mA]へと変化する。データ信号ＤＱが読み出される動作状態（動作モード）に於いては、半導体記憶装置１０は丁度Ｃ[mA]の電流を消費しており、内部クロック信号はデータ読み出し動作の同期信号として最適のタイミングにある。
【００３２】
図３は、起動時制御回路２０及びダミー電流発生回路２１の回路構成を示す回路図である。
図３に示されるように、ダミー電流発生回路２１は、複数（ｎ個）の電流消費部３１−１乃至３１−ｎを含む。電流消費部３１−１乃至３１−ｎは、図３の例に於いては、対応するＮＭＯＳトランジスタ３２−１乃至３２−ｎを含む。起動時制御回路２０は、ＮＯＲ回路３４及び３５を含む。ＮＯＲ回路３４及び３５はラッチを形成し、２つのラッチ入力としてモードレジスタセット信号ＭＲＳ及びスタート信号ＳＴＴＺが供給される。
【００３３】
初期状態に於いては、モードレジスタセット信号ＭＲＳ及びスタート信号ＳＴＴＺは共にＬＯＷである。このときロック信号ＬｏｃｋｚがＬＯＷである状態が、ラッチに保持されている。
半導体記憶装置１０への電源投入によりスタート信号ＳＴＴＺがＨＩＧＨになると、ロック信号ＬｏｃｋｚがＨＩＧＨになり、この状態がラッチに保持される。従って、その後スタート信号ＳＴＴＺがＬＯＷに戻っても、ロック信号ＬｏｃｋｚはＨＩＧＨのままである。ロック信号ＬｏｃｋｚがＨＩＧＨになることで、ＮＭＯＳトランジスタ３１−１乃至３１−ｎが導通されて、各ＮＭＯＳトランジスタに所定の量の電流が流れる。この電流量の総計（各電流量のｎ倍）が、所定の動作状態での半導体記憶装置１０の電流消費量を模擬する。
【００３４】
その後モードレジスタセット信号ＭＲＳがＨＩＧＨになると（スタート信号ＳＴＴＺはＬＯＷ）、ロック信号ＬｏｃｋｚはＬＯＷに戻り、この状態がラッチに保持される。従って、その後モードレジスタセット信号ＭＲＳがＬＯＷに戻っても、ロック信号ＬｏｃｋｚはＬＯＷにとどまる。
従って、半導体記憶装置１０の動作開始に伴ってモードレジスタ信号ＭＲＳがＨＩＧＨになると、ダミー電流発生回路２１は動作を停止することになる。
【００３５】
図４は、ＤＬＬ回路２２の構成を示す構成図である。図４は、ＤＬＬ回路２２をデータ出力タイミング調整用に用いる場合を示す。
図４のＤＬＬ回路２２は、可変遅延回路４３、位相比較器４４、遅延制御回路４５、ダミー可変遅延回路４６、ダミー出力回路４７、ダミー入力回路４８、及び停止回路４９を含む。
【００３６】
クロックバッファ１１（図１参照）に入力されたクロック信号ＣＬＫは、停止回路４９に供給され、互いに同一の位相を有する２つのクロック信号ｉ−ｃｌｋ１及びｉ−ｃｌｋ２として、停止回路４９から出力される。クロック信号ｉ−ｃｌｋ１は、可変遅延回路４３によって適当な遅延量だけ遅延されて、Ｉ／Ｏデータバッファ／レジスタ１４に入力される。Ｉ／Ｏデータバッファ／レジスタ１４では、供給された内部クロック信号を同期信号として用いて、バンク１８から供給されるデータＤＡＴＡをラッチする。ラッチされたデータＤＡＴＡは、Ｉ／Ｏデータバッファ／レジスタ１４から半導体記憶装置１０の外部にデータＤＱとして供給される。
【００３７】
クロック信号ＣＬＫ入力からＩ／Ｏデータバッファ／レジスタ１４までの経路には、回路固有の遅延が発生するため、Ｉ／Ｏデータバッファ／レジスタ１４から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとはタイミングのずれたものとなる。このＩ／Ｏデータバッファ／レジスタ１４から外部に出力されるデータＤＱを、外部から入力されるクロック信号ＣＬＫと所定のタイミング関係に合わせるために、主に位相比較器４４、遅延制御回路４５、及びダミー可変遅延回路４６からなるＤＬＬ回路２２が用いられる。
【００３８】
クロック信号ｉ−ｃｌｋ２は、ダミー可変遅延回路４６に供給される。ダミー可変遅延回路４６は、可変遅延回路４３と同一の遅延量だけ、クロック信号ｉ−ｃｌｋ２を遅延するように制御される。ダミー可変遅延回路４６から出力される遅延されたクロック信号は、Ｉ／Ｏデータバッファ／レジスタ１４を模擬するダミー出力回路４７に供給される。ダミー出力回路４７から出力されるクロック信号は、クロックバッファ１１と同一の遅延特性を有するダミー入力回路４８を介して、ダミークロック信号ｄ−ｉ−ｃｌｋとして、位相比較器４４に入力される。
【００３９】
位相比較器４４は、クロック信号ｉ−ｃｌｋ２とダミークロック信号ｄ−ｉ−ｃｌｋとを、位相に関して比較をする。両クロック信号が同一の位相となるように、位相比較器４４は、遅延制御回路４５を介してダミー可変遅延回路４６の遅延量を制御する。これによって、ダミー出力回路４７から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係になるように制御される。
【００４０】
可変遅延回路４３及びＩ／Ｏデータバッファ／レジスタ１４の総遅延量は、ダミー可変遅延回路４６及びダミー出力回路４７の総遅延量と同一である。従って、ダミー出力回路４７から出力されるクロック信号が、入力クロック信号ＣＬＫと所定のタイミング関係にある場合、Ｉ／Ｏデータバッファ／レジスタ１４から外部に出力されるデータＤＱは、入力クロック信号ＣＬＫとこの所定のタイミング関係にあることになる。
【００４１】
停止回路４９は、起動時制御回路２０からロック信号Ｌｏｃｋｚを受け取り、ロック信号ＬｏｃｋｚがＬＯＷの場合には、クロック信号ｉ−ｃｌｋ２の供給を停止する。これによって、半導体記憶装置１０が通常動作をしている間は、ＤＬＬ回路２２のタイミング調整動作を停止して、内部クロック信号のタイミングを固定すると共に、消費電力を削減することが出来る。
【００４２】
図５は、停止回路４９の回路構成を示す回路図である。停止回路４９は、インバータ５１乃至５３及びＮＡＮＤ回路５４を含む。ロック信号ＬｏｃｋｚがＮＡＮＤ回路５４の一方の入力に供給され、もう一方の入力にはクロックバッファ１１からのクロック信号が入力される。従って、ロック信号ＬｏｃｋｚがＨＩＧＨの場合のみ、クロック信号ｉ−ｃｌｋ２が出力されることになる。インバータ５１及び５２は、クロック信号ｉ−ｃｌｋ１の位相をクロック信号ｉ−ｃｌｋ２の位相に合わせるために設けられる。
【００４３】
図６は、可変遅延回路の回路構成を示す回路図である。図４の可変遅延回路４３及びダミー可変遅延回路４６は、図６に示す同一の回路構成を有する。
図６の可変遅延回路は、複数のインバータ１０１、複数のインバータ１０２、複数のインバータ１０３、複数のＮＡＮＤ回路１０４、及び複数のＮＡＮＤ回路１０５を含む。ある一つのインバータ１０３と対応する一つのＮＡＮＤ回路１０５とは、１段の遅延素子を構成し、複数のインバータ１０３と複数のＮＡＮＤ回路１０５とで複数段の遅延素子列を構成する。各ＮＡＮＤ回路１０４に供給される制御信号ＴＣ１乃至ＴＣ８は、遅延制御回路４５から供給される制御信号であり、詳しくは後ほど説明する。制御信号ＴＣ１乃至ＴＣ８は、隣接する２つのみがＨＩＧＨであり残りはＬＯＷである信号である。
【００４４】
入力として供給される入力信号ＳＩは、複数のインバータ１０１を介して、複数のＮＡＮＤ回路１０４に供給される。制御信号ＴＣ１乃至ＴＣ８のうちでＨＩＧＨである信号を受け取るＮＡＮＤ回路１０４を介して、入力信号ＳＩは、複数のインバータ１０３と複数のＮＡＮＤ回路１０５とで構成される遅延素子列に入力される。入力信号ＳＩは、遅延素子列を伝播して、更に複数のインバータ１０２を通過した後に、出力信号ＳＯとして出力される。従って、制御信号ＴＣ１乃至ＴＣ８のうちでＨＩＧＨである信号の位置に応じて、入力信号ＳＩが通過する遅延素子の段数が異なることになる。この位置によって、入力信号ＳＩをどの程度遅延させるのかを制御することが出来る。
【００４５】
図７は、遅延制御回路４５の回路構成を示す回路図である。この遅延制御回路４５が、前述の制御信号ＴＣ１乃至ＴＣ８を生成する。
遅延制御回路４５は、ＮＯＲ回路１２１−１乃至１２１−８、インバータ１２２−１乃至１２２−８、ＮＡＮＤ回路１２３−１乃至１２３−８、ＮＭＯＳトランジスタ１２４−１乃至１２４−８、ＮＭＯＳトランジスタ１２５−１乃至１２５−８、ＮＭＯＳトランジスタ１２６−１乃至１２６−８、及びＮＭＯＳトランジスタ１２７−１乃至１２７−８を含む。リセット信号ＲがＬＯＷにされると、遅延制御回路４５はリセットされる。即ち、リセット信号ＲがＬＯＷになると、ＮＡＮＤ回路１２３−１乃至１２３−８の出力がＨＩＧＨになり、インバータ１２２−１乃至１２２−８の出力がＬＯＷになる。ＮＡＮＤ回路１２３−１乃至１２３−８とインバータ１２２−１乃至１２２−８との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Ｒで設定された初期状態は、リセット信号ＲがＨＩＧＨに戻っても保持される。
【００４６】
この初期状態では、図７に示されるように、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであり、ＮＯＲ回路１２１−２乃至１２１−８の出力ＴＣ２乃至ＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩＧＨである。
位相調整対象の信号に関して、遅延量を大きくする必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEのＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２４−１がオンになる。このときＮＭＯＳトランジスタ１２６−１がオンであるので、ＮＡＮＤ回路１２３−１の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−１とインバータ１２２−１からなるラッチに保持される。またこの時出力ＴＣ２はＨＩＧＨからＬＯＷに変化する。従ってこの状態では、出力ＴＣ１及びＴＣ２がＨＩＧＨになる。
【００４７】
次に信号線Ｂに信号φSOのＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ１２４−２がオンになる。このときＮＭＯＳトランジスタ１２６−２がオンになっているので、ＮＡＮＤ回路１２３−２の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ１２２−２の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２とインバータ１２２−２からなるラッチに保持される。またこの時出力ＴＣ１はＨＩＧＨからＬＯＷに変化し、出力ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力ＴＣ２及びＴＣ３がＨＩＧＨになる。
【００４８】
このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力ＴＣ１乃至ＴＣ８のうちで、２つＨＩＧＨである隣接する出力を一つずつ右にずらしていくことが出来る。
遅延量を小さくする必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略する。このようにして生成された制御信号ＴＣ１乃至ＴＣ８を、可変遅延回路に供給することで、位相調整対象である信号の遅延量を自由に調整することが出来る。
【００４９】
信号線Ａ乃至Ｄに供給されるのは、信号φSE、φSO、φRE、及びφROである。これらの信号φSE、φSO、φRE、及びφROは、図４の位相比較器４４によって生成される。
図８は、位相比較器４４の回路構成を示す回路図である。
図８の位相比較器は、エッジタイミング比較回路１３０、バイナリカウンタ１６０、及びパルス生成回路１８０を含む。
【００５０】
エッジタイミング比較回路１３０は、ＮＡＮＤ回路１３１乃至１４４、インバータ１４５乃至１４８、及びＮＯＲ回路１４９を含む。バイナリカウンタ１６０は、ＮＡＮＤ回路１６１乃至１６８及びインバータ１６９乃至１７１を含む。パルス生成回路１８０は、ＮＡＮＤ回路１８１乃至１８６、複数のインバータ１８７乃至１９２を含む。
【００５１】
エッジタイミング比較回路１３０は、入力信号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の何れの立ち上がりエッジが先であるかを判断する。入力信号Ｓ１及びＳ２の一方がダミークロック信号ｄ−ｉ−ｃｌｋに対応し、もう一方がクロック信号ｃ−ｃｌｋ２に対応する。
例えば入力信号Ｓ１の立ち上がりエッジが先行する場合には、ＮＡＮＤ回路１３１及び１３２からなるラッチの出力Ｌ１及びＬ２は、それぞれＬＯＷ及びＨＩＧＨとなる。またＮＡＮＤ回路１３３及び１３４からなるラッチの出力Ｌ３及びＬ４もまた、それぞれＬＯＷ及びＨＩＧＨとなる。
【００５２】
その後、両方の入力信号Ｓ１及びＳ２がＨＩＧＨになると、ＮＡＮＤ回路１３６の出力がＬＯＷとなり、ＮＯＲ回路１４９の出力が所定の期間だけＨＩＧＨになる。このＮＯＲ回路１４９からの出力は、ＮＡＮＤ回路１３７乃至１４０からなるゲートを開き、ラッチ出力Ｌ１乃至Ｌ４が反転されてＮＡＮＤ回路１４１乃至１４４からなる２つのラッチに入力される。従って、ＮＡＮＤ回路１４１及び１４２からなるラッチの出力φｂ及びφｃは、それぞれＨＩＧＨ及びＬＯＷとなる。またＮＡＮＤ回路１４３及び１４４からなるラッチの出力φｄ及びφｅは、それぞれＨＩＧＨ及びＬＯＷとなる。
【００５３】
従って入力信号Ｓ１の立ち上がりエッジが先行する場合には、パルス生成回路１８０のＮＡＮＤ回路１８１が出力をＬＯＷに変化させることになる。
逆に入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジよりも十分に先行する場合には、ラッチ出力φｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッチ出力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。従って、パルス生成回路１８０のＮＡＮＤ回路１８２が出力をＬＯＷに変化させることになる。
【００５４】
入力信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上がりエッジより先行するが、その時間差が小さい場合、ＮＡＮＤ回路１３５及びインバータ１４８による信号遅延の影響で、ＮＡＮＤ回路１３３及び１３４からなるラッチの出力Ｌ３及びＬ４は、それぞれＬＯＷ及びＨＩＧＨとなる。この場合、ラッチ出力φｂ及びφｃはＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及びφｅはＨＩＧＨ及びＬＯＷとなる。従って、パルス生成回路１８０のＮＡＮＤ回路１８１及び１８２は、出力をＨＩＧＨのまま変化させない。
【００５５】
このように、入力信号Ｓ１及びＳ２の立ち上がりエッジ間の時間差が小さく、両方の立ち上がりエッジが一致していると見なしてよい場合には、図６の位相比較回路は出力を生成しない構成となっている。
バイナリカウンタ１６０は、エッジタイミング比較回路１３０のＮＡＮＤ回路１３６からの信号を１／２分周して、分周信号Ｄ１をインバータ１７１から出力すると共に、この分周信号の反転信号Ｄ２をインバータ１７０から出力する。ＮＡＮＤ回路１３６からの信号は、入力信号Ｓ１及びＳ２と同一の周期の信号である。従ってバイナリカウンタ１６０から出力される分周信号Ｄ１が、例えば入力信号の偶数番目のサイクルでＨＩＧＨになるとすると、分周信号Ｄ２は奇数番目のサイクルでＨＩＧＨになる。
【００５６】
パルス信号生成回路１８０に於いては、上述のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ回路１８１の出力がＬＯＷになり、入力信号Ｓ２が十分に先行する場合にはＮＡＮＤ回路１８２の出力がＬＯＷになる。
入力信号Ｓ１が先行する場合には、ＮＡＮＤ回路１８１の出力がインバータ１８７によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８３及び１８４に供給される。ＮＡＮＤ回路１８３には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路１８４には更に分周信号Ｄ２が供給される。従ってこの場合には、パルス信号生成回路１８０は、信号φSE及びφSOとして、交互にＨＩＧＨパルスを出力することになる。
【００５７】
入力信号Ｓ２が十分に先行する場合には、ＮＡＮＤ回路１８２の出力がインバータ１８８によって反転されて、ＨＩＧＨの信号がＮＡＮＤ回路１８５及び１８６に供給される。ＮＡＮＤ回路１８５には更に分周信号Ｄ１が供給され、ＮＡＮＤ回路１８６には更に分周信号Ｄ２が供給される。従ってこの場合、パルス信号生成回路１８０は、信号φRO及びφREとして、交互にＨＩＧＨパルスを出力することになる。
【００５８】
これらの信号φSE、φSO、φRO、及びφREが、図７の遅延制御回路４５に供給される。従って、ダミークロック信号ｄ−ｉ−ｃｌｋ及びクロック信号ｃ−ｃｌｋ２のどちらの立ち上がりエッジが先行しているかに応じて、図７の遅延制御回路４５を介して、図６の可変遅延回路の遅延量を制御することが出来る。
図９は、図１のｓｔｔ発生回路１９の回路構成を示す回路図である。
【００５９】
図９のｓｔｔ発生回路１９は、抵抗６１乃至６３、ＮＭＯＳトランジスタ６４及び６５、及びインバータ６６及び６７を含む。電源電圧ＶＣＣが供給されていない電位０Ｖの状態では、スタート信号ＳＴＴＺはＬＯＷである。このときＮＭＯＳトランジスタ６４及び６５はＯＦＦである。電源電圧ＶＣＣが投入されて電位が上昇していくと、その電位がスタート信号ＳＴＴＺとして現れる。電位が更に上昇して所定値以上になり、ＮＭＯＳトランジスタ６５が導通して、抵抗６３の電流供給能力を上回るようになると、スタート信号ＳＴＴＺは再びＬＯＷに戻る。
【００６０】
このようにして、図２に示されるようなスタート信号ＳＴＴＺを生成することが出来る。
前述のようにダミー電流発生回路２１は、半導体記憶装置１０の電流消費を模擬するものである。従ってダミー電流発生回路２１は、半導体記憶装置１０が通常動作時に実際に消費する電流を、その電流量だけではなく、チップ内での電流消費位置をも模擬することが好ましい。
【００６１】
図１０は、チップ内での電流消費の位置を模式的に示す図である。
チップ７０に於いて、電源電圧端子７１に供給される電源電圧ＶＣＣは、長距離配線抵抗７２を含む長距離配線７３を介して、チップ７０内部の各位置に供給される。各内部回路７４は、電源電圧ＶＣＣを受け取り、例えばＩ[mA]の電流を消費する。一般に半導体装置に於いては、図１０の例に模式的に示されるように、電流はチップ７０内部の各位置で消費される。
【００６２】
図１１は、ダミー電流発生回路２１がチップ内の一箇所に設けられた場合の問題点を示す図である。
図１１のチップ７０には、ダミー電流発生回路２１が一つの回路として一箇所に設けられる。ダミー電流発生回路２１は、電源電圧端子７１から長距離配線抵抗７２を含む長距離配線７３を介して供給される電源電圧ＶＣＣを消費することで、図１０に示される電流消費を模擬するものである。図１０に於けるチップ７０全体の電流消費量は６Ｉ[mA]であるから、ダミー電流発生回路２１が６Ｉ[mA]の電流を消費すれば、電流量に関しては図１０の状況を模擬することになる。しかしながら、ダミー電流発生回路２１が一箇所で６Ｉ[mA]の電流を消費してだけであるため、例えば図面左下に示される位置ａに於いては、電圧降下の状況が図１０とは異なることになる。
【００６３】
図１２は、ダミー電流発生回路２１がチップ内の複数箇所に分散して設けられた場合を示す図である。
図１２のチップ７０に於いて、ダミー電流発生回路２１は、分割された複数の回路２１−１乃至２１−６として、複数の位置に分散して設けられる。ダミー電流発生回路２１−１乃至２１−６は、電源電圧端子７１から長距離配線抵抗７２を含む長距離配線７３を介して供給される電源電圧ＶＣＣを消費することで、図１０に示される電流消費を模擬する。図１０に於けるチップ７０内部での電流消費を電流量だけでなく位置に関しても模擬するためには、ダミー電流発生回路２１−１乃至２１−６が各々Ｉ[mA]の電流を消費すればよい。
【００６４】
このようにダミー電流発生回路２１を分割して複数の回路として分散配置することで、半導体装置の電流消費を総電流量だけでなく電流消費位置に関しても模擬することが可能となる。
図１３は、図３に示されるダミー電流発生回路２１の複数の電流消費部３１−１乃至３１−ｎの各々に関して、別の実施例を示す図である。図１３は、一つの電流消費部の構成を示す。
【００６５】
図１３の電流消費部３１Ａは、ＮＭＯＳトランジスタ３２Ａと金属抵抗３３とを含む。一般にトランジスタには製品毎のばらつきがあると共に、温度に変動があるとトランジスタの温度特性によって、消費電流が変動してしまう。これを避けるために、図１３の電流消費部３１Ａに於いては、製品毎にばらつきが小さくまた温度特性による変動が小さな金属抵抗３３を用いる。ＮＭＯＳトランジスタ３２Ａは、スイッチの役割を果たし、電流量は主として金属抵抗３３の抵抗値によって決定される。
【００６６】
このような構成にすれば、ダミー電流発生回路２１における電流消費量を高い精度で設定することが可能になる。
図１４は、ＤＬＬ回路を入力用及び出力用に別々に設けた場合の半導体記憶装置の例を示す構成図である。図１４に於いて図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００６７】
図１４の半導体記憶装置１０Ａには、入力同期用の内部クロック信号を生成するＤＬＬ回路２２−ＩＮと、出力同期用の内部クロック信号を生成するＤＬＬ回路２２−ＯＵＴが設けられる。またＤＬＬ回路２２−ＩＮとＤＬＬ回路２２−ＯＵＴとに対応して、ダミー電流発生回路２１−ＩＮ及び２１−ＯＵＴが設けられる。
【００６８】
ＤＬＬ回路２２−ＩＮが生成する内部クロック信号は、コマンドデコーダ１２、アドレスバッファ／レジスタ１３、及びＩ／Ｏデータバッファ／レジスタ１４に供給されて、各々に対応する入力信号を取り込むための同期信号として用いられる。またこの内部クロック信号は、半導体記憶装置１０Ａの各内部回路に同期信号として供給される。ＤＬＬ回路２２−ＯＵＴが生成する内部クロック信号は、Ｉ／Ｏデータバッファ／レジスタ１４に供給されて、データを出力するための同期信号として用いられる。
【００６９】
ダミー電流発生回路２１−ＩＮは、入力信号を取り込む際の半導体記憶装置１０Ａの電流消費を模擬して、第１の所定の電流量を消費する。ダミー電流発生回路２１−ＯＵＴは、データを出力する際の半導体記憶装置１０Ａの電流消費を模擬して、第２の所定の電流量を消費する。この電流消費を模擬している期間内に、ＤＬＬ回路２２−ＩＮとＤＬＬ回路２２−ＯＵＴとが、それぞれの内部クロック信号のタイミングを調整する。その後内部クロック信号のタイミングを固定して、ＤＬＬ回路２２−ＩＮと２２−ＯＵＴとの動作を停止する。
【００７０】
図１４に於いて、電源ノードは分離されて、入力用の電源ノードに供給される入力電源電圧Ｖｉｎと、出力用の電源ノードに供給される出力電源電圧Ｖｏｕｔとが用いられる。入力電源電圧Ｖｉｎは、模擬期間にはダミー電流発生回路２１−ＩＮで消費され、通常動作時の信号入力動作期間にはコマンドデコーダ１２、アドレスバッファ／レジスタ１３、及びＩ／Ｏデータバッファ／レジスタ１４で消費される。出力電源電圧Ｖｏｕｔは、模擬期間にはダミー電流発生回路２１−ＯＵＴで消費され、通常動作時のデータ出力動作期間にはＩ／Ｏデータバッファ／レジスタ１４で消費される。
【００７１】
このように、入力用及び出力用に別々のＤＬＬ回路が設けられている場合には、入力用及び出力用の電源電圧を別にして、それぞれの電源電圧に対して半導体装置の通常動作中の電流消費を模擬して、模擬した電流消費の条件下で内部クロック信号のタイミング調整をすればよい。
以上、本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で自由に変形・変更が可能である。
【００７２】
【発明の効果】
本発明に於いては、半導体装置の特定の動作状態に於ける電流消費の条件に相当する所定量の電流を電流消費回路で消費して、この条件下でＤＬＬ回路等のタイミング安定化回路を用いて内部クロック信号のタイミングを調整する。このタイミング調整は、半導体装置に電源が投入された直後に実行される。タイミングが調整された後に半導体装置が動作を開始すると、電流消費回路は動作停止し、またタイミング安定化回路も動作を停止して内部クロック信号を調整されたタイミングに固定する。以降、この固定されたタイミングの内部クロック信号が常時使用されることになる。従って、半導体装置が動作開始後に上記特定の動作状態に入った場合には、この動作状態での電流消費の条件下で予めタイミング調整された内部クロック信号が、丁度最適なタイミングを有することになる。
【００７３】
このように本発明に於いては、電源投入直後に模擬として所定量の電流を消費して、この条件下で内部クロック信号のタイミングを調整し、調整完了後にタイミングを固定する。従って動作開始後は、所定の動作時に電流が消費される条件下に於いて、適切なタイミングの内部クロック信号を用いることが可能になる。これによってノイズの影響を受けることなく安定した動作を実現すると共に、タイミング安定化回路が消費していた電流分を削減することが出来る。
【図面の簡単な説明】
【図１】本発明による半導体装置の実施例を示す構成図である。
【図２】本発明による半導体記憶装置の動作を説明するためのタイミング図である。
【図３】起動時制御回路及びダミー電流発生回路の回路構成を示す回路図である。
【図４】ＤＬＬ回路の構成を示す構成図である。
【図５】停止回路の回路構成を示す回路図である。
【図６】可変遅延回路の回路構成を示す回路図である。
【図７】遅延制御回路の回路構成を示す回路図である。
【図８】位相比較器の回路構成を示す回路図である。
【図９】図１のｓｔｔ発生回路の回路構成を示す回路図である。
【図１０】チップ内での電流消費の位置を模式的に示す図である。
【図１１】ダミー電流発生回路がチップ内の一箇所に設けられた場合の問題点を示す図である。
【図１２】ダミー電流発生回路がチップ内の複数箇所に分散して設けられた場合を示す図である。
【図１３】図３に示されるダミー電流発生回路の複数の電流消費部の各々について別の実施例を示す図である。
【図１４】ＤＬＬ回路を入力用及び出力用に別々に設けた場合の半導体記憶装置の例を示す構成図である。
【図１５】ＤＬＬ回路を用いてデータ出力タイミングを調整する回路の構成図である。
【符号の説明】
１０  半導体記憶装置
１１  クロックバッファ
１２  コマンドデコーダ
１３  アドレスバッファ／レジスタ
１４  Ｉ／Ｏデータバッファ／レジスタ
１５  制御信号ラッチ
１６  モードレジスタ
１７  コラムアドレスカウンタ
１８  複数のバンク
１９  ｓｔｔ発生回路
２０  起動時制御回路
２１  ダミー電流発生回路
２２  ＤＬＬ回路
【図１】
0004031859.tif 000002
【図２】
0004031859.tif 000003
【図３】
0004031859.tif 000004
【図４】
0004031859.tif 000005
【図５】
0004031859.tif 000006
【図６】
0004031859.tif 000007
【図７】
0004031859.tif 000008
【図８】
0004031859.tif 000009
【図９】
0004031859.tif 000010
【図１０】
0004031859.tif 000011
【図１１】
0004031859.tif 000012
【図１２】
0004031859.tif 000013
【図１３】
0004031859.tif 000014
【図１４】
0004031859.tif 000015
【図１５】
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