(57)【特許請求の範囲】
【請求項１】
ビットライン方向に左から右に奇数番目部分ブロックと偶数番目部分ブロックとを有する複数個の部分ブロックを備えて、複数本のグロ−バルワードラインと前記複数本のグロ−バルワードライン各々に従属されるワードライン方向に上から下に奇数番目サブワードラインと偶数番目サブワードラインを備えて、前記複数個の部分ブロック中の奇数番目部分ブロック各々の奇数番目サブワードラインがビットライン方向の左側に隣接する偶数番目部分ブロック各々の奇数番目サブワードラインに各々連結されて、前記奇数番目部分ブロック各々の偶数番目サブワードラインがビットライン方向の右側に隣接する偶数番目部分ブロック各々の偶数番目サブワードラインに連結され、一方、前記複数個の部分ブロック中の偶数番目部分ブロック各々の奇数番目サブワードラインがビットライン方向の右側に隣接する奇数番目部分ブロック各々の奇数番目サブワードラインに連結されて、前記偶数番目部分ブロック各々の偶数番目サブワードラインがビットライン方向の左側に隣接する奇数番目部分ブロック各々の偶数番目サブワードラインに連結されたメモリセルアレーブロックを、ワードライン方向に複数個備える複数個のメモリセルアレーブロック；
外部から印加されるローアドレス及びコラムアドレスに応答して、奇数番目部分ブロックを選択するための第１選択信号が入力されると、または奇数番目サブワードラインを選択する場合であって当該奇数番目部分ブロックからビットライン方向に左側の偶数番目部分ブロックを選択するための第２選択信号が入力されると、または偶数番目サブワードラインを選択する場合であって当該奇数番目部分ブロックからビットライン方向に右側の偶数番目部分ブロックを選択するための第３選択信号が入力されると、奇数番目部分ブロック制御信号を発生する、当該奇数番目部分ブロックに対応して配置された奇数番目部分ブロック制御信号発生手段；
前記ローアドレス及びコラムアドレスに応答して、偶数番目部分ブロックを選択するための第４選択信号が入力されると、または奇数番目サブワードラインを選択する場合であって当該偶数番目部分ブロックからビットライン方向に右側の奇数番目部分ブロックを選択するための第５選択信号が入力されると、または偶数番目サブワードラインを選択する場合であって当該偶数番目部分ブロックからビットライン方向に左側の奇数番目部分ブロックを選択するための第６選択信号が入力されると、偶数番目部分ブロック制御信号を発生する、当該偶数番目部分ブロックに対応して配置された偶数番目部分ブロック制御信号発生手段；
隣接する前記奇数番目部分ブロック制御信号発生手段及び偶数番目部分ブロック制御信号発生手段がそれぞれ発生する前記奇数番目部分ブロック制御信号及び偶数番目部分ブロック制御信号が入力されて、前記奇数番目サブワードラインを指定するためのデコーディング信号を発生する、前記奇数番目部分ブロックの左上又は左下に配置された第１ドライバと、前記偶数番目サブワードラインを指定するためのデコーディング信号を発生する、前記偶数番目部分ブロックの左下又は左上に配置された第２ドライバとを含み、前記部分ブロックの左下又は左上に交互に配置された複数個のドライバ；及び
前記奇数番目部分ブロック制御信号発生手段が発生する前記奇数番目部分ブロック制御信号と該当するメモリセルアレーブロックを選択するためのブロック選択信号に応答して発生するセンス増幅イネーブル信号とが入力されて、前記奇数番目部分ブロックのための第１センス増幅制御信号を発生する、前記奇数番目部分ブロックの左下及び右上又は左上及び右下に配置された奇数番目部分ブロック用センス増幅制御手段と、前記偶数番目部分ブロック制御信号発生手段が発生する前記偶数番目部分ブロック制御信号と該当するメモリセルアレーブロックを選択するためのブロック選択信号に応答して発生するセンス増幅イネーブル信号とが入力されて、前記偶数番目部分ブロックのための第２センス増幅制御信号を発生する、前記偶数番目部分ブロック部分ブロックの左上及び右下又は左下及び右上に配置された偶数番目部分ブロック用センス増幅制御手段とを含み、前記複数個のドライバの配置と交差するように交互に配置された複数個のセンス増幅制御手段を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記奇数番目部分ブロック制御信号発生手段は、
前記奇数番目サブワードラインを指定するための１ビットの第１状態のローアドレスと前記第２選択信号を論理積するための第１論理積回路と;
前記偶数番目サブワードラインを指定するための１ビットの第２状態のローアドレスと前記第３選択信号を論理積するための第２論理積回路；及び
前記第１選択信号、前記第１論理積回路及び第２論理積回路の出力信号を論理和して前記奇数番目部分ブロック制御信号を発生するための第１論理和回路を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記偶数番目部分ブロック制御信号発生手段は、
前記奇数番目サブワードラインを指定するための１ビットの第１状態のローアドレスと前記第５選択信号を論理積するための第３論理積回路と;
前記偶数番目サブワードラインを指定するための１ビットの第２状態のローアドレスと前記第６選択信号を論理積するための第４論理積回路;及び
前記第４選択信号、前記第３論理積回路及び第４論理積回路の出力信号を論理和して前記偶数番目部分ブロック制御信号を発生するための第２論理和回路を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記奇数番目部分ブロック用センス増幅制御手段は、
前記奇数番目部分ブロック制御信号とセンス増幅イネーブル信号を論理積するための第５論理積回路と;
前記第５論理積回路の出力信号に応答して、接地電圧を前記第１センス増幅制御信号として発生するための第１ＮＭＯＳトランジスタ;及び
前記第５論理積回路の反転出力信号に応答して、電源電圧を前記第１センス増幅制御信号として発生するための第１ＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記偶数番目部分ブロック用センス増幅制御手段は、
前記偶数番目部分ブロック制御信号とセンス増幅イネーブル信号を論理積するための第６論理積回路と;
前記第６論理積回路の出力信号に応答して、接地電圧を前記第２センス増幅制御信号として発生するための第２ＮＭＯＳトランジスタ;及び
前記第６論理積回路の反転出力信号に応答して、電源電圧を前記第２センス増幅制御信号として発生するための第２ＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
ビットライン方向に左から右に奇数番目部分ブロックと偶数番目部分ブロックとを有する複数個の部分ブロックを備えて、複数本のグロ−バルワードラインと複数本のグロ−バルワードライン各々に従属されるワードライン方向に上から下に奇数番目サブワードラインと偶数番目サブワードラインを備える複数個のメモリセルアレーブロックを備えたメモリセルアレーと；
前記グロ−バルワードラインに伝送される第１ローデコーディング信号が入力されて、前記奇数番目サブワードラインに奇数番目サブワード駆動信号を出力するための奇数番目サブワードラインドライバと、前記第１ローデコーディング信号が入力されて、前記偶数番目サブワードラインに偶数番目サブワード駆動信号を出力するための偶数番目サブワードラインドライバとを、前記複数個の部分ブロック間に交互に備えた複数のサブワードラインドライバと;
前記複数個のメモリセルアレーブロックのワードライン方向に上下に隣接する部分ブロック間に配置されて、第１センス増幅制御信号または第２センス増幅制御信号に応答してセンシング作動を遂行する複数個のセンス増幅手段と;
前記奇数番目部分ブロックを制御するための奇数番目部分ブロック制御信号とビットライン方向に左側の偶数番目部分ブロックを制御するための偶数番目部分ブロック制御信号とが入力されて、前記奇数番目サブワードラインに前記奇数番目サブワード駆動信号を出力するため、奇数番目の第２ローデコーディング信号を前記奇数番目サブワードラインドライバに出力するための奇数番目ドライバと、前記偶数番目サブワードラインに前記偶数番目サブワード駆動信号を出力するため、偶数番目の第２ローデコーディング信号を前記偶数番目サブワードラインドライバに出力するための偶数番目ドライバとを備えて、前記複数のサブワードラインドライバ各々と前記複数個のセンス増幅手段各々が交差する接合領域に前記部分ブロックのワードライン方向の上下に交互に配置された複数個のドライバと;
前記奇数番目部分ブロックを制御するための前記偶数番目部分ブロック制御信号及び前記偶数番目部分ブロックを制御するための前記偶数番目部分ブロック制御信号と、前記メモリセルアレーブロックを選択するために発生するブロック選択信号に応答して発生するセンス増幅イネーブル信号とが入力されて、ビットライン方向の左右に配置された前記センス増幅手段各々のための前記第１センス増幅制御信号及び第２センス増幅制御信号を発生する、前記接合領域に前記部分ブロックのワードライン方向の上下に前記複数個のドライバと交互に配置された複数個のセンス増幅制御手段と;
奇数番目部分ブロックを選択するための第１選択信号が入力されると、または奇数番目サブワードラインを選択する場合であって当該奇数番目部分ブロックからビットライン方向に左側の偶数番目部分ブロックを選択するための第２選択信号が入力されると、または偶数番目サブワードラインを選択する場合であって当該奇数番目部分ブロックからビットライン方向に右側の偶数番目部分ブロックを選択するための第３選択信号が入力されると、奇数番目部分ブロック制御信号を発生するための奇数番目部分ブロック制御信号発生手段；
偶数番目部分ブロックを選択するための第４選択信号が入力されると、または奇数番目サブワードラインを選択する場合であって当該偶数番目部分ブロックからビットライン方向に右側の奇数番目部分ブロックを選択するための第５選択信号が入力されると、または偶数番目サブワードラインを選択する場合であって当該偶数番目部分ブロックからビットライン方向に左側の奇数番目部分ブロックを選択するための第６選択信号が入力されると、偶数番目部分ブロック制御信号を発生する偶数番目部分ブロック制御信号発生手段を備えることを特徴とする半導体メモリ装置。
【請求項７】
前記奇数番目部分ブロック制御信号発生手段は、
前記奇数番目サブワードラインを指定するための１ビットの第１状態のローアドレスと前記第２選択信号を論理積するための第１論理積回路と;
前記偶数番目サブワードラインを指定するための１ビットの第２状態のローアドレスと前記第３選択信号を論理積するための第２論理積回路；及び
前記第１選択信号、前記第１論理積回路及び第２論理積回路の出力信号を論理和して前記奇数番目部分ブロック制御信号を発生するための第１論理和回路を備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記偶数番目部分ブロック制御信号発生手段は、
前記奇数番目サブワードラインを指定するための１ビットの第１状態のローアドレスと前記第５選択信号を論理積するための第３論理積回路と;
前記偶数番目サブワードラインを指定するための１ビットの第２状態のローアドレスと前記第６選択信号を論理積するための第４論理積回路；及び
前記第４選択信号、前記第３論理積回路及び第４論理積回路の出力信号を論理和して前記偶数番目部分ブロック制御信号を発生するための第２論理和回路を備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記複数個のセンス増幅制御手段各々は、
前記奇数番目部分ブロックを制御するための前記奇数番目部分ブロック制御信号と前記センス増幅イネーブル信号を論理積するための第５論理積回路と;
前記第５論理積回路の出力信号に応答して、接地電圧を前記第１センス増幅制御信号として発生するための第１ＮＭＯＳトランジスタ；及び
前記第５論理積回路の反転出力信号に応答して、電源電圧を前記第１センス増幅制御信号として発生するための第１ＰＭＯＳトランジスタを備えた第１センス増幅制御手段；及び
前記偶数番目部分ブロックを制御するための前記偶数番目部分ブロック制御信号と前記センス増幅イネーブル信号を論理積するための第６論理積回路と;
前記第６論理積回路の出力信号に応答して、接地電圧を前記第２センス増幅制御信号として発生するための第２ＮＭＯＳトランジスタ;及び
前記第６論理積回路の反転出力信号に応答して、電源電圧を前記第２センス増幅制御信号として発生するための第２ＰＭＯＳトランジスタを備えた第２センス増幅制御手段を備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記偶数番目部分ブロック制御信号及び奇数番目部分ブロック制御信号が、前記接合領域を通して伝送されることを特徴とする請求項６に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にメモリセルアレーブロック内の部分ブロックを活性化できる半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来のサブワードライン構成を有した半導体メモリ装置は複数個のメモリセルアレーブロックを備えて、ローアドレスストローブ信号に応答してローアドレスが入力されると一つのグロ−バルワードラインが選択されて、一つのグロ−バルワードラインが選択されると一つのグロ−バルワードラインに対応する所定本数のサブワードライン中の一つのサブワードラインが選択される。そして、コラムアドレスストローブ信号に応答してコラムアドレスが入力されるとビットライン対が選択される。この際、一つのメモリセルアレーブロック内の選択されたメモリセルに／からデータが入／出力される。
【０００３】
すなわち、従来のサブワードライン構成を有した半導体メモリ装置は一つのメモリセルアレーブロック内の一つのサブワードラインが選択されるとメモリセルアレーブロックをなすすべての部分ブロックのサブワードラインが選択される。
【０００４】
したがって、従来のサブワードライン構成を有した半導体メモリ装置は選択されないメモリセルアレー部分ブロックのサブワードラインが選択されるようになることによって電力消耗が多い短所があった。
【０００５】
従来のサブワードライン構成を有した半導体メモリ装置はローアドレスが入力された後コラムアドレスが入力されて読出し及び書込み作動を遂行するためにメモリセルアレーブロック内の特定メモリセルアレー部分ブロックのサブワードラインを選択できない。
【０００６】
ところで、最近に公開されたファストサイクルランダムアクセスメモリ装置(ＦＣＲＡＭ;ｆａｓｔ  ｃｙｃｌｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）はローアドレスとメモリセルアレーブロックをなす部分ブロックを選択するための一部コラムアドレスが同時に入力されてメモリセルアレーブロックをなす部分ブロック内のサブワードラインを選択するようになる。この装置は速度を大幅に向上させることができるが、チップサイズが大きくなる短所を有している。
【０００７】
米国特許番号第６、１０８、２４３号に公開された高速ランダムアクセスメモリ装置はメモリセルアレーブロックをなす部分ブロック中選択された部分ブロック内のサブワードラインのみ選択する。ところで、この装置は電力消耗は減らすことができる反面レイアウト面積が増加される問題点がある。
【０００８】
【発明が解決しようとする課題】
本発明の目的はメモリセルアレーブロックをなす部分ブロック中選択されたメモリセルアレー部分ブロック内のサブワードラインのみを選択することができる半導体メモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体メモリ装置は、ビットライン方向に左から右に奇数番目部分ブロックと偶数番目部分ブロックとを有する複数個の部分ブロックを備えて、複数本のグロ−バルワードラインと前記複数本のグロ−バルワードライン各々に従属されるワードライン方向に上から下に奇数番目サブワードラインと偶数番目サブワードラインを備えて、前記複数個の部分ブロック中の奇数番目部分ブロック各々の奇数番目サブワードラインがビットライン方向の左側に隣接する偶数番目部分ブロック各々の奇数番目サブワードラインに各々連結されて、前記奇数番目部分ブロック各々の偶数番目サブワードラインがビットライン方向の右側に隣接する偶数番目部分ブロック各々の偶数番目サブワードラインに連結され、一方、前記複数個の部分ブロック中の偶数番目部分ブロック各々の奇数番目サブワードラインがビットライン方向の右側に隣接する奇数番目部分ブロック各々の奇数番目サブワードラインに連結されて、前記偶数番目部分ブロック各々の偶数番目サブワードラインがビットライン方向の左側に隣接する奇数番目部分ブロック各々の偶数番目サブワードラインに連結されたメモリセルアレーブロックを、ワードライン方向に複数個備える複数個のメモリセルアレーブロック；
外部から印加されるローアドレス及びコラムアドレスに応答して、奇数番目部分ブロックを選択するための第１選択信号が入力されると、または奇数番目サブワードラインを選択する場合であって当該奇数番目部分ブロックからビットライン方向に左側の偶数番目部分ブロックを選択するための第２選択信号が入力されると、または偶数番目サブワードラインを選択する場合であって当該奇数番目部分ブロックからビットライン方向に右側の偶数番目部分ブロックを選択するための第３選択信号が入力されると、奇数番目部分ブロック制御信号を発生する、当該奇数番目部分ブロックに対応して配置された奇数番目部分ブロック制御信号発生手段；
前記ローアドレス及びコラムアドレスに応答して、偶数番目部分ブロックを選択するための第４選択信号が入力されると、または奇数番目サブワードラインを選択する場合であって当該偶数番目部分ブロックからビットライン方向に右側の奇数番目部分ブロックを選択するための第５選択信号が入力されると、または偶数番目サブワードラインを選択する場合であって当該偶数番目部分ブロックからビットライン方向に左側の奇数番目部分ブロックを選択するための第６選択信号が入力されると、偶数番目部分ブロック制御信号を発生する、当該偶数番目部分ブロックに対応して配置された偶数番目部分ブロック制御信号発生手段；
隣接する前記奇数番目部分ブロック制御信号発生手段及び偶数番目部分ブロック制御信号発生手段がそれぞれ発生する前記奇数番目部分ブロック制御信号及び偶数番目部分ブロック制御信号が入力されて、前記奇数番目サブワードラインを指定するためのデコーディング信号を発生する、前記奇数番目部分ブロックの左上又は左下に配置された第１ドライバと、前記偶数番目サブワードラインを指定するためのデコーディング信号を発生する、前記偶数番目部分ブロックの左下又は左上に配置された第２ドライバとを含み、前記部分ブロックの左下又は左上に交互に配置された複数個のドライバ；及び
前記奇数番目部分ブロック制御信号発生手段が発生する前記奇数番目部分ブロック制御信号と該当するメモリセルアレーブロックを選択するためのブロック選択信号に応答して発生するセンス増幅イネーブル信号とが入力されて、前記奇数番目部分ブロックのための第１センス増幅制御信号を発生する、前記奇数番目部分ブロックの左下及び右上又は左上及び右下に配置された奇数番目部分ブロック用センス増幅制御手段と、前記偶数番目部分ブロック制御信号発生手段が発生する前記偶数番目部分ブロック制御信号と該当するメモリセルアレーブロックを選択するためのブロック選択信号に応答して発生するセンス増幅イネーブル信号とが入力されて、前記偶数番目部分ブロックのための第２センス増幅制御信号を発生する、前記偶数番目部分ブロック部分ブロックの左上及び右下又は左下及び右上に配置された偶数番目部分ブロック用センス増幅制御手段とを含み、前記複数個のドライバの配置と交差するように交互に配置された複数個のセンス増幅制御手段を備えることを特徴とする。
【００１１】
本発明の他の半導体メモリ装置は、ビットライン方向に左から右に奇数番目部分ブロックと偶数番目部分ブロックとを有する複数個の部分ブロックを備えて、複数本のグロ−バルワードラインと複数本のグロ−バルワードライン各々に従属されるワードライン方向に上から下に奇数番目サブワードラインと偶数番目サブワードラインを備える複数個のメモリセルアレーブロックを備えたメモリセルアレーと；
前記グロ−バルワードラインに伝送される第１ローデコーディング信号が入力されて、前記奇数番目サブワードラインに奇数番目サブワード駆動信号を出力するための奇数番目サブワードラインドライバと、前記第１ローデコーディング信号が入力されて、前記偶数番目サブワードラインに偶数番目サブワード駆動信号を出力するための偶数番目サブワードラインドライバとを、前記複数個の部分ブロック間に交互に備えた複数のサブワードラインドライバと;
前記複数個のメモリセルアレーブロックのワードライン方向に上下に隣接する部分ブロック間に配置されて、第１センス増幅制御信号または第２センス増幅制御信号に応答してセンシング作動を遂行する複数個のセンス増幅手段と;
前記奇数番目部分ブロックを制御するための奇数番目部分ブロック制御信号とビットライン方向に左側の偶数番目部分ブロックを制御するための偶数番目部分ブロック制御信号とが入力されて、前記奇数番目サブワードラインに前記奇数番目サブワード駆動信号を出力するため、奇数番目の第２ローデコーディング信号を前記奇数番目サブワードラインドライバに出力するための奇数番目ドライバと、前記偶数番目サブワードラインに前記偶数番目サブワード駆動信号を出力するため、偶数番目の第２ローデコーディング信号を前記偶数番目サブワードラインドライバに出力するための偶数番目ドライバとを備えて、前記複数のサブワードラインドライバ各々と前記複数個のセンス増幅手段各々が交差する接合領域に前記部分ブロックのワードライン方向の上下に交互に配置された複数個のドライバと;
前記奇数番目部分ブロックを制御するための前記偶数番目部分ブロック制御信号及び前記偶数番目部分ブロックを制御するための前記偶数番目部分ブロック制御信号と、前記メモリセルアレーブロックを選択するために発生するブロック選択信号に応答して発生するセンス増幅イネーブル信号とが入力されて、ビットライン方向の左右に配置された前記センス増幅手段各々のための前記第１センス増幅制御信号及び第２センス増幅制御信号を発生する、前記接合領域に前記部分ブロックのワードライン方向の上下に前記複数個のドライバと交互に配置された複数個のセンス増幅制御手段と;
奇数番目部分ブロックを選択するための第１選択信号が入力されると、または奇数番目サブワードラインを選択する場合であって当該奇数番目部分ブロックからビットライン方向に左側の偶数番目部分ブロックを選択するための第２選択信号が入力されると、または偶数番目サブワードラインを選択する場合であって当該奇数番目部分ブロックからビットライン方向に右側の偶数番目部分ブロックを選択するための第３選択信号が入力されると、奇数番目部分ブロック制御信号を発生するための奇数番目部分ブロック制御信号発生手段；
偶数番目部分ブロックを選択するための第４選択信号が入力されると、または奇数番目サブワードラインを選択する場合であって当該偶数番目部分ブロックからビットライン方向に右側の奇数番目部分ブロックを選択するための第５選択信号が入力されると、または偶数番目サブワードラインを選択する場合であって当該偶数番目部分ブロックからビットライン方向に左側の奇数番目部分ブロックを選択するための第６選択信号が入力されると、偶数番目部分ブロック制御信号を発生する偶数番目部分ブロック制御信号発生手段を備えることを特徴とする。
【００１２】
【発明の実施の形態】
以下、添付した図面を参考として本発明の半導体メモリ装置及びこの装置のワードライン選択方法を説明する前に従来の半導体メモリ装置を説明すると次のとおりである。
【００１３】
図１は、従来のサブワードライン構成を有した半導体メモリ装置のブロック図であって、メモリセルアレーブロックＸＢＬＫ１〜ＸＢＬＫ４、メモリセルアレーブロックＸＢＬＫ１〜ＸＢＬＫ４各々の部分ブロックＹＢＬＫ１〜ＹＢＬＫ４、部分ブロックＹＢＬＫ１〜ＹＢＬＫ４の左右に位置したサブワードラインドライバＳＷＤ、メモリセルアレーブロックＸＢＬＫ１〜ＸＢＬＫ４上下に位置したビットラインセンス増幅器ＳＡ、ビットラインセンス増幅器ＳＡとサブワードラインドライバの交差領域である接合領域に相互交代で位置したドライバＸＤ及びセンシングイネーブル制御信号発生回路ＳＣを備えたメモリセルアレー１０、第１ローデコーダと第２ローデコーダで構成されたローデコーダ２０、及びコラムデコーダ３０で構成されている。
【００１４】
図１で、第１ローデコーダは、ｘビットのプリデコーディングされた第１ローアドレスＸＡｘとメモリセルアレーブロックＸＢＬＫ１〜ＸＢＬＫ４を選択するためのｙビットのプリデコーディングされた第２ローアドレスＸＡｙをデコーディングしてｉビットの第１デコーディング信号を発生する。第２ローデコーダはｚビットのプリデコーディングされた第３ローアドレスＸＡｚとメモリセルアレーブロックＸＢＬＫ１〜ＸＢＬＫ４を選択するためのｙビットのプリデコーディングされた第２ローアドレスＸＡｙをデコーディングしてｊビットの第２デコーディング信号を発生する。コラムデコーダ３０はｍビットのコラムアドレスＹＡｍをデコーディングしてｎ個の列選択信号Ｙ１〜Ｙｎを発生する。
【００１５】
図２は、図１に示したメモリセルアレーブロックＸＢＬＫ１の実施例の構成を示すものであって、第２ローデコーダの上下に位置した第１ローデコーダから各々２個の第１デコーディング信号ＰＸ１、ＰＸ３とＰＸ２、ＰＸ４が発生する場合の構成を示すものである。
【００１６】
図２で、メモリセルアレーブロックＸＢＬＫ１は、サブワードラインドライバＳＷＤとメモリセルアレー部分ブロックＭＣＡＢが交代で配置されており、奇数番号目サブワードラインに連結されたサブワードラインドライバＳＷＤはＡＮＤゲートＡＮＤ１、ＡＮＤ２で各々構成されたサブワードラインドライバＳＷＤ１ｊ(ｊ＝１〜ｊ)と偶数番号目サブワードラインに連結されたサブワードラインドライバＳＷＤはＡＮＤゲートＡＮＤ３、ＡＮＤ４で各々構成されたサブワードラインドライバＳＷＤ２ｊ(ｊ＝１〜ｊ）がメモリセルアレー部分ブロックＭＣＡＢの左右に交代で配置されている。
【００１７】
この明細書内で叙述上の便宜のために、奇数番号目の部分ブロックとサブワードラインは各々第１部分ブロックグループの部分ブロック及び第１サブワードライングループのサブワードラインに各々指称する。また偶数番号目の部分ブロックとサブワードラインは各々第２部分ブロックグループの部分ブロック及び第２サブワードライングループのサブワードラインに各々指称する。
【００１８】
サブワードラインドライバＳＷＤ１１、ＳＷＤ１２、．．．、ＳＷＤ１ｊ各々は、該グロ−バルワードラインＮＷＥ１、ＮＷＥ２、．．．、ＮＷＥｊ各々に伝送される信号と第１デコーディング信号ＰＸ１を論理積して最初サブワードラインＷＬ１１、ＷＬ２１、．．．、ＷＬｊ１を選択するためのＡＮＤゲートＡＮＤ１と該グロ−バルワードラインＮＷＥ１、ＮＷＥ２、．．．、ＮＷＥｊ各々に伝送される信号と第１デコーディング信号ＰＸ３を論理積してサブワードラインＷＬ１２、ＷＬ２３、．．．、ＷＬｊ３を選択するためのＡＮＤゲートＡＮＤ２で構成されている。サブワードラインドライバＳＷＤ２１、ＳＷＤ２２、．．．、ＳＷＤ２ｊ各々は該グロ−バルワードラインＮＷＥ１、ＮＷＥ２、．．．、ＮＷＥｊ各々に伝送される信号と第１デコーディング信号ＰＸ２を論理積してサブワードラインＷＬ１２、ＷＬ２２、．．．、ＷＬｊ２を選択するためのＡＮＤゲートＡＮＤ３と該グロ−バルワードラインＮＷＥ１、ＮＷＥ２、．．．、ＮＷＥｊ各々に伝送される信号と第１デコーディング信号ＰＸ４を論理積してサブワードラインＷＬ１４、ＷＬ２４、．．．、ＷＬｊ４を選択するためのＡＮＤゲートＡＮＤ４で構成されている。メモリセルアレー部分ブロックＭＣＡＢ各々はサブワードラインＷＬ１１〜ＷＬ１４とＷＬ２１〜ＷＬ２４と．．．とＷＬｊ１〜ＷＬｊ４とビットライン対ＢＬ１、ＢＬ１Ｂ〜ＢＬｙ、ＢＬｙＢ各々の間に連結されたメモリセルＭＣで構成されている。ドライバＸＤ１は第１デコーディング信号ＰＸ１を駆動するためのインバータＩ１、Ｉ２と第１デコーディング信号ＰＸ３を駆動するためのインバータＩ３、Ｉ４で構成されて、ドライバＸＤ２は第１デコーディング信号ＰＸ２を駆動するためのインバータＩ５、Ｉ６と第１デコーディング信号ＰＸ４を駆動するためのインバータＩ７、Ｉ８で構成されている。
【００１９】
図２に示した構成の作動を説明すると次のとおりである。
【００２０】
図２に示したメモリセルアレーブロックＸＢＬＫ１は、読出し及び書込み作動時にローアドレスストローブ信号に応答してローアドレスが入力されてグロ−バルワードラインＮＷＥ１に“ハイ”レベルの信号が印加されて、“ハイ”レベルの第１デコーディング信号ＰＸ１が発生すればサブワードラインドライバＳＷＤ１１のＡＮＤゲートＡＮＤ１が“ハイ”レベルの信号を発生する。したがって、サブワードラインＷＬ１１が選択されてブロック内のすべてのサブワードラインＷＬ１１に連結されたメモリセルＭＣからのデータがビットライン対ＢＬ１、ＢＬ１Ｂ〜ＢＬｙ、ＢＬｙＢに伝送される。すなわち、メモリセルアレーブロックＸＢＬＫ１の部分ブロックＭＣＡＢのサブワードラインＷＬ１１に連結されたすべてのメモリセルＭＣが選択されるようになる。そして、コラムアドレスストローブ信号に応答してコラムアドレスが入力されてコラムデコーダ３０によってビットライン対ＢＬ１、ＢＬ１Ｂが選択されるとビットライン対に／から伝送されたデータが入／出力される。
【００２１】
図３は、図１に示したセンス増幅器制御回路の実施例の回路図であって、インバータＩ９、Ｉ１０、ＰＭＯＳトランジスタＰ１、及びＮＭＯＳトランジスタＮ１で構成されている。
【００２２】
図３に示した回路の作動を説明すると次のとおりである。
【００２３】
インバータＩ９は、センス増幅器イネーブル信号ＳＥを反転する。ＰＭＯＳトランジスタＰ１は“ロー”レベルのインバータＩ９の出力信号に応答してＰＭＯＳビットラインセンス増幅器に電源電圧を供給する。すなわち、制御信号ＳＥＰを電源電圧に作る。
【００２４】
インバータＩ１０は、インバータＩ９の出力信号を反転する。ＮＭＯＳトランジスタＮ１は“ハイ”レベルのインバータＩ１０の出力信号に応答してＮＭＯＳビットラインセンス増幅器に接地電圧を供給する。すなわち、制御信号ＳＥＮを接地電圧に作る。
【００２５】
ビットラインセンス増幅器の構成は図示しなかったが、ビットラインセンス増幅器がビットライン対間に直列連結された二個のＰＭＯＳトランジスタで構成されたＰＭＯＳビットラインセンス増幅器とビットライン対間に直列連結された二個のＮＭＯＳトランジスタで構成されたＮＭＯＳビットラインセンス増幅器で構成されることは一般的に公知されている。
【００２６】
図３で、センス増幅器イネーブル信号ＳＥは、メモリセルアレーブロックＸＢＬＫ１〜ＸＢＬＫ４各々を選択するためのｙビットのプリデコーディングされた第２ローアドレスＸＡｙを入力して発生する信号である。すなわち、センス増幅器イネーブル信号ＳＥは該メモリセルアレーブロックが選択される時上下に位置したセンス増幅器ＳＡをイネーブルするための信号である。
【００２７】
上述したように従来の半導体メモリ装置は、ローアドレスストローブ信号に応答してローアドレスが入力されるとメモリセルアレーブロックが選択されて、選択されたメモリセルアレーブロックをなすすべての部分ブロックの同一なデコーディング信号によって選択されるサブワードラインがすべて選択されるようになる。ところで、読出し及び書込み作動時にメモリセルアレーブロックをなすすべての部分ブロックからデータが入／出力されることでなくコラムアドレスによって選択された部分ブロックからデータが入／出力される。したがって、読出し及び書込み作動時に選択されたサブワードラインに連結されたすべてのメモリセルのデータがビットライン対ＢＬ１、ＢＬ１Ｂ〜ＢＬｙ、ＢＬｙＢに伝送されるために読出し及び書込み作動後に選択されたサブワードラインに連結されたすべてのメモリセルのデータを復元するためのセルレストア作動を遂行しなければならない。すなわち、選択されたメモリセルアレーブロックの上下に位置したすべてのセンス増幅器が作動しなければならない。
【００２８】
すなわち、従来の半導体メモリ装置は読出し及び書込み作動時に選択される部分ブロックのみ作動を遂行することでなく選択されたメモリセルアレーブロックをなすすべての部分ブロックが作動を遂行しなければならないために電流消耗が増加される問題点があった。
【００２９】
ところで、最近に公開されたファストサイクルランダムアクセスメモリ装置はローアドレスとメモリセルアレーブロックの部分ブロックを選択するためのコラムアドレスが一度に入力されるためにメモリセルアレーブロックの選択された部分ブロックのサブワードラインのみ選択することができる。
【００３０】
図４は、従来のファストサイクルランダムアクセスメモリ装置の実施例の構成を示すブロック図であって、メモリセルアレーブロックＸＢＬＫ１〜ＸＢＬＫ４、メモリセルアレーブロックＸＢＬＫ１〜ＸＢＬＫ４各々の部分ブロックＹＢＬＫ１〜ＹＢＬＫ４、部分ブロックＹＢＬＫ１〜ＹＢＬＫ４各々の左右に位置した該部分ブロックのサブワードラインドライバＳＷＤ、メモリセルアレーブロックＸＢＬＫ１〜ＸＢＬＫ４上下に位置したビットラインセンス増幅器ＳＡ、ビットラインセンス増幅器ＳＡ各々の左右に位置した該部分ブロックのドライバＸＤ、及びビットラインセンス増幅器ＳＡ各々の左側に位置した該部分ブロックのセンシングイネーブル制御信号発生回路ＳＣで構成されたメモリセルアレー４０、第１ローデコーダと第２ローデコーダで構成されたローデコーダ５０、及びコラムデコーダ６０で構成されている。図４に示したブロック図は米国特許番号第６、１０８、２４３号に公開されている。
【００３１】
図４で、第１ローデコーダはｘビットのプリデコーディングされた第１ローアドレスＸＡｘとメモリセルアレーブロックＸＢＬＫ１〜ＸＢＬＫ４を選択するためのｙビットのプリデコーディングされた第２ローアドレスＸＡｙをデコーディングして２ｉビットの第１デコーディング信号を発生する。第２ローデコーダ及びコラムデコーダ６０は図１に示した第２ローデコーダと同一な作動を遂行する。
【００３２】
図４で、該部分ブロックのドライバＸＤ各々は該部分ブロック選択信号ＹＢＬ１、ＹＢＬ２、ＹＢＬ３、ＹＢＬ４各々を入力して該部分ブロックが選択されると２ｉビットの第１デコーディング信号を駆動する。該部分ブロックのセンシングイネーブル制御信号発生回路ＳＣ各々は該部分ブロック選択信号ＹＢＬ１、ＹＢＬ２、ＹＢＬ３、ＹＢＬ４各々を入力して該部分ブロックが選択されると該部分ブロックのセンス増幅器ＳＡに制御信号を印加する。
【００３３】
図５は、図４に示したメモリセルアレーブロックＸＢＬＫ１の実施例の構成を示すことであって、第２ローデコーダの上下に位置した第１ローデコーダから４ビットの第１デコーディング信号ＰＸ１〜ＰＸ４が発生する場合の構成を示すものである。すなわち、従来の半導体メモリ装置は第１ローデコーダが４個の第１デコーディング信号ＰＸ１〜ＰＸ４を上下に分けて発生するように構成されているが、米国特許番号第６、１０８、２４３号の半導体メモリ装置は第１ローデコーダが４ビットの第１デコーディング信号ＰＸ１〜ＰＸ４をすべて発生するように構成されている。
【００３４】
図５で、メモリセルアレーブロックＸＢＬＫ１をなす部分ブロックＭＣＡＢ各々の左側に位置したサブワードラインドライバＳＷＤの上下側に配置されたドライバＸＤ１各々はブロック選択信号ＹＢＬ１〜ＹＢＬ４各々と第１デコーディング信号ＰＸ１を論理積するためのＡＮＤゲートＡＮＤ９とブロック選択信号ＹＢＬ１〜ＹＢＬ４各々と第１デコーディング信号ＰＸ３を論理積するためのＡＮＤゲートＡＮＤ１０で構成されている。そして、メモリセルアレーブロックＸＢＬＫ１をなす部分ブロックＭＣＡＢ各々の右側に位置したサブワードラインドライバＳＷＤの上下側に配置されたドライバＸＤ２各々はブロック選択信号ＹＢＬ１〜ＹＢＬ４各々と第１デコーディング信号ＰＸ２を論理積するためのＡＮＤゲートＡＮＤ１１とブロック選択信号ＹＢＬ１〜ＹＢＬ４各々と第１デコーディング信号ＰＸ３を論理積するためのＡＮＤゲートＡＮＤ１２で構成されている。メモリセルアレーブロックＸＢＬＫ１をなす部分ブロックＭＣＡＢ各々の左側に位置したサブワードラインドライバＳＷＤ１１、ＳＷＤ１２、．．．、ＳＷＤ１ｊ各々は該グロ−バルワードラインＮＷＥ１、ＮＷＥ２、．．．、ＮＷＥｊ各々に伝送される信号とＡＮＤゲートＡＮＤ９の出力信号を論理積してサブワードラインＷＬ１１、ＷＬ２１、．．．、ＷＬｊ１を選択するためのＡＮＤゲートＡＮＤ５と該グロ−バルワードラインＮＷＥ１、ＮＷＥ２、．．．、ＮＷＥｊ各々に伝送される信号とＡＮＤゲートＡＮＤ１０の出力信号を論理積してサブワードラインＷＬ１３、ＷＬ２３、．．．、ＷＬｊ３を選択するためのＡＮＤゲートＡＮＤ６で構成されている。メモリセルアレーブロックＸＢＬＫ１をなす部分ブロックＭＣＡＢ各々の右側に位置したサブワードラインドライバＳＷＤ２１、ＳＷＤ２２、．．．、ＳＷＤ２ｊ各々は該グロ−バルワードラインＮＷＥ１、ＮＷＥ２、．．．、ＮＷＥｊ各々に伝送される信号とＡＮＤゲートＡＮＤ１１の出力信号を論理積してサブワードラインＷＬ１２、ＷＬ２２、．．．、ＷＬｊ２を選択するためのＡＮＤゲートＡＮＤ７と該グロ−バルワードラインＮＷＥ１、ＮＷＥ２、．．．、ＮＷＥｊ各々に伝送される信号とＡＮＤゲートＡＮＤ１２の出力信号を論理積してサブワードラインＷＬ１４、ＷＬ２４、．．．、ＷＬｊ４を選択するためのＡＮＤゲートＡＮＤ８で構成されている。メモリセルアレー部分ブロックＭＣＡＢ各々はサブワードラインＷＬ１１〜ＷＬ１４とＷＬ２１〜ＷＬ２４と．．．とＷＬｊ１〜ＷＬｊ４とビットライン対ＢＬ１、ＢＬ１Ｂ〜ＢＬｙ、ＢＬｙＢ各々の間に連結されたメモリセルＭＣで構成されている。
【００３５】
図５に示した構成の作動を説明すると次のとおりである。
【００３６】
図５に示したメモリセルアレーブロックＸＢＬＫ１は、読出し及び書込み作動時にローアドレス及びコラムアドレスが入力されてグロ−バルワードラインＮＷＥ１に“ハイ”レベルの信号が印加されて、“ハイ”レベルの第１デコーディング信号ＰＸ１と“ハイ”レベルのブロック選択信号ＹＢＬ１が発生すればＡＮＤゲートＡＮＤ９が“ハイ”レベルの信号を発生する。そうすると、サブワードラインドライバＳＷＤ１のＡＮＤゲートＡＮＤ５が“ハイ”レベルのグロ−バルワードラインＮＷＥ１に伝送される信号と“ハイ”レベルのＡＮＤゲートＡＮＤ９の出力信号を論理積してサブワードラインＷＬ１１に“ハイ”レベルの信号を伝送する。すなわち、メモリセルアレーブロックＸＢＬＫ１をなす部分ブロック中最初部分ブロックのサブワードラインＷＬ１１が選択される。すなわち、メモリセルアレーブロックＸＢＬＫ１の部分ブロック中最初部分ブロックのサブワードラインＷＬ１１に連結されたメモリセルからのデータがビットライン対ＢＬ１、ＢＬ１Ｂと．．．とＢＬｙ、ＢＬｙＢに伝送する。すなわち、メモリセルアレーブロックＸＢＬＫ１の最初部分ブロックＭＣＡＢのサブワードラインＷＬ１１に連結されたメモリセルＭＣが選択されるようになる。
【００３７】
図６は、図４に示したセンス増幅器制御回路の実施例の回路図であって、ＮＡＮＤゲートＮＡＮＤ１、インバータＩ１１、ＰＭＯＳトランジスタＰ２、及びＮＭＯＳトランジスタＮ２で構成されている。
【００３８】
図６に示した回路の作動を説明すると次のとおりである。
【００３９】
ＮＡＮＤゲートＮＡＮＤ１は、該部分ブロックを選択するためのブロック選択信号ＹＢＬと該メモリセルアレーブロックを選択するためのブロック選択信号によってイネーブルされるセンス増幅器イネーブル信号ＳＥを非論理積する。インバータＩ１１はＮＡＮＤゲートＮＡＮＤ１の出力信号を反転する。ＰＭＯＳトランジスタＰ２は“ロー”レベルのＮＡＮＤゲートＮＡＮＤ１の出力信号に応答して電源電圧を伝送する。すなわち、制御信号ＳＥＰで電源電圧を出力する。ＮＭＯＳトランジスタＮ２は“ハイ”レベルのインバータＩ１１の出力信号に応答して接地電圧を伝送する。すなわち、制御信号ＳＥＮで接地電圧を出力する。
【００４０】
上述した従来のファストサイクルランダムアクセスメモリ装置は、メモリセルアレーブロックをなす部分ブロック各々のための専用のサブワードラインドライバとセンス増幅器制御回路を備えて選択された部分ブロックのサブワードラインのみを選択することができる。したがって、電流消耗を減少できる。
【００４１】
しかし、従来のファストサイクルランダムアクセスメモリ装置は、メモリセルアレーブロックをなす部分ブロック各々のための専用のサブワードラインドライバとセンス増幅器制御回路を備えるようになることによってメモリセルアレーのレイアウト面積が増加される問題点があった。
【００４２】
図７は、本発明の半導体メモリ装置の構成を示す実施例のブロック図であって、メモリセルアレーブロック７０、ローデコーダ８０、コラムデコーダ９０、及び制御信号発生回路１００−１〜１００−４で構成されている。
【００４３】
ローデコーダ８０及びコラムデコーダ９０の構成は、図１に示したローデコーダ２０及びコラムデコーダ３０の構成と同一である。メモリセルアレー７０の構成は図１に示したメモリセルアレー１０の配置と同一であり、単に、ドライバＸＤ及びセンシングイネーブル制御信号発生回路ＳＣの構成が相互相異なる。制御信号発生回路１００−１〜１００−４各々はローアドレス中最下位ビットＸＡ０、ＸＡ０Ｂと該部分ブロックを選択するためのブロック選択信号と左右の隣接する部分ブロックを選択するためのブロック選択信号を入力して制御信号ＣＯ１〜ＣＯ４各々を発生する。すなわち、制御信号発生回路１００−１はローアドレス中最下位ビットＸＡ０、ＸＡ０Ｂと部分ブロック選択信号ＹＢＬ１、ＹＢＬ２を入力して制御信号ＣＯ１を発生する。
【００４４】
図７に示した制御信号発生回路１００−１〜１００−４の機能を説明すると次のとおりである。
【００４５】
図７に示した半導体メモリ装置のサブワードラインは最下位ビットローアドレスＸＡ０が“ロー”レベルであれば実線で示した奇数番号目ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４が選択されて、“ハイ”レベルであれば点線で示した偶数番号目ワードラインＷＬ５、ＷＬ６、ＷＬ８、ＷＬ９が選択される。制御信号発生回路１００−１〜１００−４は最下位ビットローアドレスＸＡ０が“ロー”レベルである時奇数番号目ブロック選択信号ＹＢＬ１、ＹＢＬ３が各々発生すればサブワードラインＷＬ１、ＷＬ３とＷＬ２、ＷＬ４が各々選択されるように制御して、偶数番号目ブロック選択信号ＹＢＬ２、ＹＢＬ４が各々発生すればサブワードラインＷＬ２、ＷＬ４とＷＬ１、ＷＬ３が各々選択されるように制御する。すなわち、奇数番号目ブロック選択信号ＹＢＬ１、ＹＢＬ３が発生すれば以前ブロックの該サブワードラインが選択されて、偶数番号目ブロック選択信号ＹＢＬ２、ＹＢＬ４が発生すれば次にブロックの該サブワードラインが選択される。また、制御信号発生回路１００−１〜１００−４は最下位ビットローアドレスＸＡ０Ｂが“ハイ”レベルである時奇数番号目ブロック選択信号ＹＢＬ１、ＹＢＬ３が各々発生すればサブワードラインＷＬ５、ＷＬ７とＷＬ６、ＷＬ８が各々選択されるように制御して、偶数番号目ブロック選択信号ＹＢＬ２、ＹＢＬ４が各々発生すればサブワードラインＷＬ５、ＷＬ７とＷＬ６、ＷＬ７が各々選択されるように制御する。すなわち、奇数番号目ブロック選択信号ＹＢＬ１、ＹＢＬ３が発生すれば次にブロックの該サブワードラインが選択されて、偶数番号目ブロック選択信号ＹＢＬ２、ＹＢＬ４が発生すれば以前ブロックの該サブワードラインが選択される。
【００４６】
そして、センシングイネーブル制御信号発生回路ＳＣは、左側のビットラインセンス増幅器を制御するためのセンシングイネーブル制御信号発生回路ＳＣと右側のビットラインセンス増幅器を制御するためのセンシングイネーブル制御信号発生回路ＳＣを別途に備えて構成されている。センシングイネーブル制御信号発生回路ＳＣは制御信号ＣＯ１〜ＣＯ４に応答して該部分ブロックのビットラインセンス増幅器を制御する。
【００４７】
図８は、図７に示したメモリセルアレーブロックＸＢＬＫ１の実施例の構成を示すことであって、メモリセルアレーブロックＸＢＬＫ１の構成は図２に示したメモリセルアレーブロックＸＢＬＫ１の構成と同一である。単に、メモリセルアレーブロックＸＢＬＫ１の上側に配置されるドライバＸＤ１とメモリセルアレーブロックＸＢＬＫ１の下側に配置されるドライバＸＤ２の構成が図２に示したドライバＸＤ１、ＸＤ２の構成と相互相異なる。すなわち、部分ブロックＭＣＡＢ各々の左側に位置したサブワードラインドライバＳＷＤの上側に配置されるドライバＸＤ１と部分ブロックＭＣＡＢ各々の右側に位置したサブワードラインＳＷＤの下側に配置されるドライバＸＤ２で構成されている。ドライバＸＤ１は制御信号ＣＯ１と“ハイ”レベルの信号を論理積するためのＡＮＤゲートＡＮＤ１３、ＡＮＤゲートＡＮＤ１３の出力信号とデコーディング信号ＰＸ１、ＰＸ３各々を論理積するためのＡＮＤゲートＡＮＤ１４、ＡＮＤ１５で構成されている。ドライバＸＤ２は制御信号ＣＯ１、ＣＯ２を論理積するためのＡＮＤゲートＡＮＤ１６、及びＡＮＤゲートＡＮＤ１６の出力信号と第１デコーディング信号ＰＸ２、ＰＸ４各々を論理積するためのＡＮＤゲートＡＮＤ１６、ＡＮＤ１７で構成されている。図示しなかったが、他の部分ブロックＭＣＡＢのドライバＸＤ１、ＸＤ２も同一な方法で具現される。
【００４８】
そして、図８では制御信号ＣＯ１、ＣＯ２を論理積するためのＡＮＤゲートＡＮＤ１３、ＡＮＤ１６がドライバＸＤ１、ＸＤ２内に位置することに図示されているが、ＡＮＤゲートＡＮＤ１３、ＡＮＤ１６がドライバＸＤ１、ＸＤ２内に位置しないで制御信号発生回路またはコラムデコーダ内に備わるように構成されても良い。図示されない残りドライバの構成も同一な方法で構成されることができる。
【００４９】
図８に示した構成の作動を説明すると次のとおりである。
【００５０】
図８に示したメモリセルアレーブロックＸＢＬＫ１は、読出し及び書込み作動時にローアドレス及びコラムアドレスの一部が同時に入力される。この際、入力されるローアドレス及びコラムアドレスをデコーディングすることによってグロ−バルワードラインＮＷＥ１に“ハイ”レベルの信号が印加されて、“ハイ”レベルの第１デコーディング信号ＰＸ１及び制御信号ＣＯ１が発生すればＡＮＤゲートＡＮＤ１３が“ハイ”レベルの信号を発生する。そうすると、ＡＮＤゲートＡＮＤ１が“ハイ”レベルの信号を発生してサブワードラインＷＬ１１を選択する。この際、制御信号発生回路１００−４(図７に図示）の作動によって制御信号ＣＯ４が同時に発生し、したがって、図７に示したメモリセルアレーＸＢＬＫ１の最初、四番目、五番目、八番目部分ブロックのサブワードラインＷＬ１、ＷＬ３が同時に選択される。しかし、図７に示した他の部分ブロックのサブワードラインＷＬ２、ＷＬ４は選択されないようになる。
【００５１】
同様の方法で、入力されるローアドレス及びコラムアドレスをデコーディングすることによってグロ−バルワードラインＮＷＥ１に“ハイ”レベルの信号が印加されて、“ハイ”レベルの第１デコーディング信号ＰＸ２及び制御信号ＣＯ１、ＣＯ２が発生すればＡＮＤゲートＡＮＤ１５が“ハイ”レベルの信号を発生する。そうすると、ＡＮＤゲートＡＮＤ１６が“ハイ”レベルの信号を発生して、ＡＮＤゲートＡＮＤ３が“ハイ”レベルの信号を発生してサブワードラインＷＬ１２を選択する。この際、制御信号発生回路１００−１(図７に図示)によって制御信号ＣＯ１が同時に発生し、したがって、図７に示したメモリセルアレーＸＢＬＫ１の最初、二番目、五番目、六番目部分ブロックのサブワードラインＷＬ５、ＷＬ７が同時に選択される。しかし、図７に示した他の部分ブロックのサブワードラインＷＬ６、ＷＬ８は選択されないようになる。
【００５２】
図９Ａ、図９Ｂは、図７に示した制御信号発生回路１００−１〜１００−４の実施例の回路図であって、図９Ａは奇数番号目部分ブロック制御信号発生回路１００−１、１００−３の実施例の回路図であって、ＡＮＤゲートＡＮＤ１９、ＡＮＤ２０とＯＲゲートＯＲ１で構成されていて、図９Ｂは偶数番号目部分ブロック制御信号発生回路１００−２、１００−４(図７に図示）の実施例の回路図であって、ＡＮＤゲートＡＮＤ２１、ＡＮＤ２２とＯＲゲートＯＲ２で構成されている。図９Ａ、図９Ｂで、ＹＢＬｋで示したものは該部分ブロック信号を、ＹＢＬ(ｋ＋１)で示したものは該部分ブロック次の部分ブロックを、ＹＢＬ(ｋ−１)で示したものは該部分ブロック以前の部分ブロックを示す。
【００５３】
図９Ａに示した回路の作動を説明すると次のとおりである。
【００５４】
ＡＮＤゲートＡＮＤ１９は、最下位ビットアドレスＸＡ０が“ハイ”レベルであって該部分ブロック次の部分ブロックを選択するための部分ブロック選択信号ＹＢＬ(ｋ＋１)が発生すれば“ハイ”レベルの信号を発生する。ＡＮＤゲートＡＮＤ２０は最下位ビットアドレスＸＡ０Ｂが“ロー”レベルであって該部分ブロック以前の部分ブロックを選択するための部分ブロック選択信号ＹＢＬ(ｋ−１)が発生すれば“ロー”レベルの信号を発生する。ＯＲゲートＯＲ１は該部分ブロック選択信号ＹＢＬｋ、及びＡＮＤゲートＡＮＤ１９、ＡＮＤ２０の出力信号中の一つの信号が“ハイ”レベルであれば“ハイ”レベルの制御信号ＣＯｋを発生する。
【００５５】
ＡＮＤゲートＡＮＤ２１は、最下位ビットアドレスＸＡ０が“ハイ”レベルであって、該部分ブロック以前の部分ブロックを選択するための部分ブロック選択信号ＹＢＬ(ｋ−１)が“ハイ”レベルであれば“ハイ”レベルの信号を発生する。ＡＮＤゲートＡＮＤ２２は最下位ビットアドレスＸＡ０Ｂが“ロー”レベルであって、該部分ブロック次の部分ブロックを選択するための部分ブロック選択信号ＹＢＬ(ｋ＋１)が“ハイ”レベルであれば“ロー”レベルの信号を発生する。ＯＲゲートＯＲ２は該部分ブロック選択信号ＹＢＬｋ、ＡＮＤゲートＡＮＤ２１、ＡＮＤ２２の出力信号中の一つの信号が“ハイ”レベルであれば“ハイ”レベルの制御信号ＣＯｋを発生する。
【００５６】
一例として、最下位ビットアドレスＸＡ０が“ロー”レベルであって３番目部分ブロックが活性化される場合に、３番目制御信号発生回路１００−３と２番目制御信号発生回路１００−２から“ハイ”レベルの制御信号ＣＯ３、ＣＯ２が発生する。そして、最下位ビットアドレスＸＡ０が“ロー”レベルであって２番目部分ブロックが活性化される場合にも２番目制御信号発生回路１００−２と３番目制御信号発生回路１００−３から“ハイ”レベルの制御信号ＣＯ２、ＣＯ３が発生する。この場合に、発生する制御信号ＣＯ２、ＣＯ３はサブワードラインドライバＳＷＤ領域を過ぎてドライバＸＤに印加されたり、制御信号ＣＯ２、ＣＯ３を論理積した制御信号がサブワードラインドライバＳＷＤ領域を過ぎてドライバＸＤに印加される。
【００５７】
他の例として、最下位ビットアドレスＸＡ０が“ハイ”レベルであって３番目部分ブロックが活性化される場合に３番目制御信号発生回路１００−３と四番目制御信号発生回路１００−４から“ハイ”レベルの制御信号ＣＯ３、ＣＯ４が発生する。そして、最下位ビットアドレスＸＡ０が“ハイ”レベルであって四番目部分ブロックが活性化される場合にも四番目制御信号発生回路１００−４と３番目制御信号発生回路１００−３から“ハイ”レベルの制御信号ＣＯ４、ＣＯ３が発生する。この場合に、発生する制御信号ＣＯ３、ＣＯ４はサブワードラインドライバＳＷＤ領域を過ぎてドライバＸＤに印加されたり、制御信号ＣＯ３、ＣＯ４を論理積した制御信号がサブワードラインドライバＳＷＤ領域を過ぎてドライバＸＤに印加される。
【００５８】
図１０は、図７に示したセンシングイネーブル制御信号発生回路ＳＣの実施例の回路図であって、ＡＮＤゲートＡＮＤ２３、インバータＩ１２、ＰＭＯＳトランジスタＰ３、及びＮＭＯＳトランジスタＮ３で構成されている。図１０で、ＣＯｋで示したものは該部分ブロックの制御信号を示す。
【００５９】
図１０に示した回路の作動を説明すると次のとおりである。
【００６０】
ＡＮＤゲートＡＮＤ２３は“ハイ”レベルのセンス増幅器イネーブル信号ＳＥと“ハイ”レベルの制御信号ＣＯｋが発生すれば“ハイ”レベルの信号を発生する。インバータＩ１２は“ハイ”レベルの信号を反転して“ロー”レベルの信号を発生する。ＮＭＯＳトランジスタＮ３は“ハイ”レベルのＡＮＤゲートＡＮＤ２３の出力信号に応答して接地電圧を制御信号ＳＥＮで発生する。ＰＭＯＳトランジスタＰ３は“ロー”レベルのインバータＩ１２の出力信号に応答して電源電圧を制御信号ＳＥＰで発生する。
【００６１】
すなわち、図１０に示したセンシングイネーブル制御信号発生回路ＳＣは、図７に示した半導体メモリ装置のセンシングイネーブル制御信号発生回路ＳＣが配置される位置に配置されて左右に位置する相異なる部分ブロックのビットラインセンス増幅器を制御するための制御回路を別途に備えて構成される。例を挙げて説明すると、メモリセルアレーブロックＸＢＬＫ１の上側の最初センシングイネーブル制御信号発生回路ＳＣは図１０に示したセンシングイネーブル制御信号発生回路ＳＣを二個備え、一つは制御信号ＣＯ１に応答してセンシングイネーブル制御信号を発生して、他の一つは制御信号ＣＯ２に応答してセンシングイネーブル制御信号を発生する。そして、メモリセルアレーブロックＸＢＬＫ１の下側の最初センシングイネーブル制御信号発生回路ＳＣは図１０に示したセンシングイネーブル制御信号発生回路を一つ備え、一つのセンシングイネーブル制御信号発生回路が制御信号ＣＯ１に応答してセンシングイネーブル制御信号を発生する。このような方法で選択されたサブワードラインを有する部分ブロックの上下に位置したセンス増幅器のみイネーブルされるように制御できる。
【００６２】
上述したように本発明の半導体メモリ装置は、ローアドレスとコラムアドレスが同時に入力される場合にメモリセルアレーブロック内のすべての部分ブロックのサブワードラインを選択しないで、選択される部分ブロックのサブワードラインと選択される部分ブロックに隣接する部分ブロックのサブワードラインのみ選択する。これにより、図１に示した従来の一般的な半導体メモリ装置に比べて電流消耗を減らすことができ、図４に示したファストサイクルランダムメモリ装置に比べては電流消耗が伸びるようになるが、レイアウト面積が減るようになる。
【００６３】
前記では本発明の望ましい実施例を参照して説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
【００６４】
【発明の効果】
したがって、本発明の半導体メモリ装置は選択される部分ブロックと選択される部分ブロックと隣接する部分ブロックのサブワードラインのみ選択されるために電流消耗及びレイアウト面積が減るようになる。
【図面の簡単な説明】
【図１】従来技術によるサブワードライン構成を有した半導体メモリ装置のブロック図である。
【図２】従来技術によるメモリセルアレーブロックの実施例の構成を示すものである。
【図３】従来技術によるセンシングイネーブル制御信号発生回路の実施例の回路図である。
【図４】従来技術によるファストサイクルランダムアクセスメモリ装置の実施例の構成を示すブロック図である。
【図５】従来技術によるメモリセルアレーブロックの実施例の構成を示すものである。
【図６】従来技術によるセンシングイネーブル制御信号発生回路の実施例の回路図である。
【図７】本発明による半導体メモリ装置の構成を示す実施例のブロック図である。
【図８】本発明によるメモリセルアレーブロックの実施例の構成を示すものである。
【図９Ａ】本発明による制御信号発生回路の実施例の回路図である。
【図９Ｂ】本発明による制御信号発生回路の実施例の回路図である。
【図１０】本発明によるセンシングイネーブル制御信号発生回路の実施例の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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