(57)【特許請求の範囲】
【請求項１】
半導体テストシステムにおいて、
テストパターンの変化点をタイミングにより規定したイベント形式で記述されたテストデータを用いて動作し、同一または異なる種類の性能を有するテスタモジュールと、
そのテスタモジュールを任意に組み合わせて搭載するシステム本体と、
被試験デバイスを搭載するためのメカニズムを有したパフォーマンスボードと、
そのテストシステム本体に設けられ、テスタモジュールと上記パフォーマンスボードを電気的に接続するテスト・フィクスチャと、
そのテスト・フィクスチャに設けられ、上記テスタモジュールと被試験デバイス間の信号変換を行い、あるいは上記被試験デバイスとテスタモジュール間のインタフェースを行う測定モジュールと、
そのテストシステムに搭載された上記テスタモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータと、
により構成される半導体テストシステム。
【請求項２】
被試験デバイスに応じて異なるタイプの上記測定モジュールを搭載した複数種類のテスト・フィクスチャが用意され、試験の実施において、被試験デバイスの種類に応じて、該当テスト・フィクスチャがシステム本体に取り付けられる請求項１に記載の半導体テストシステム。
【請求項３】
上記テスト・フィクスチャ内に搭載される測定モジュールは、被試験デバイスがアナログ・ディジタル混成集積回路であるときは、アナログ信号とディジタル信号間の変換を行う機能を有する請求項１に記載の半導体テストシステム。
【請求項４】
上記テスト・フィクスチャ内に搭載される測定モジュールは、被試験デバイスがＢＩＳＴ（ビルトイン・セルフテスト）機能を有するときは、その被試験デバイス内のＢＩＳＴコントローラとのインタフェースを行う機能を有する請求項１に記載の半導体テストシステム。
【請求項５】
上記テスタモジュールと被試験デバイスを電気的に接続するためのテスト・フィクスチャと上記テスタモジュールとの接続仕様が標準化された請求項１に記載の半導体テストシステム。
【請求項６】
上記テスタモジュールと上記パフォーマンスボードを電気的に接続するテスト・フィクスチャは、そのパフォーマンスボードと上記テスタモジュール間に備えられたポゴピンである請求項１に記載の半導体テストシステム。
【請求項７】
上記被試験デバイスの入出力ピンに電気的に接続するための複数のテストピンをさらに有し、上記テスタモジュールは所定のテストピン数となるようにテストピン数の設定変更ができる請求項１に記載の半導体テストシステム。
【請求項８】
上記被試験デバイスの入出力ピンに電気的に接続するための複数のテストピンをさらに有し、上記テスタモジュールは所定のテストピン数となるようにテストピン数の設定変更ができ、その設定や変更はホストコンピュータからのアドレス設定によりされる請求項１に記載の半導体テストシステム。
【請求項９】
上記テスタモジュールのそれぞれは複数のイベントテスタボードを有し、その各イベントテスタボードは１のテストピン用に構成されている請求項１に記載の半導体テストシステム。
【請求項１０】
上記テスタモジュールはそれぞれその内部にコントローラを有し、上記ホストコンピュータからの指令に基づき各モジュールからテストパターンの発生と被試験デバイスからの出力信号の検証を行う請求項１に記載の半導体テストシステム。
【請求項１１】
上記テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードはプロセッサを有し、上記ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う請求項９に記載の半導体テストシステム。
【請求項１２】
上記テスタモジュールのそれぞれは複数のイベントテスタボードを有し、その各イベントテスタボードは１のテストピン用に構成されており、かつその各イベントテスタボードは、上記ホストコンピュータからの指令に基づき各テスタボードからテストパターンの発生と被試験デバイスからの出力信号の検証を行うプロセッサと、各イベントのタイミングデータを格納するためのイベントメモリと、上記プロセッサの制御のもとに、そのイベントメモリにアドレスデータを与えるアドレスシーケンサと、そのイベントメモリからのタイミングデータに基づいてテストパターンを形成する手段と、そのテストパターンを対応する被試験デバイスピンに与えその被試験デバイスからの応答出力信号を受けるドライバコンパレータと、により構成される請求項１に記載の半導体テストシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超ＬＳＩ等の半導体集積回路を試験するための半導体テストシステムに関し、特に固有用途に特化（アプリケーション・スペシフィック）して構成され、かつイベントテスタアーキテクチャにより構成された低コスト半導体テストシステムに関する。
【０００２】
本発明のイベントベースによる半導体試験システムは、同一または異なる性能のテスタモジュールを複数個任意に組み合わせて、かつその用途に固有の測定モジュールをテストフィクスチャ内に搭載して試験システムを構成し、各テスタモジュールは相互に独立して並列に動作することにより、低コストで用途別のテストシステムを実現する。
【０００３】
【従来の技術】
超ＬＳＩ等の半導体集積回路（以後必要に応じて「被試験デバイス」ともいう）を試験するための半導体テストシステム（ＩＣテスタと通称される）の典型的な構成例を第１図に示す。
【０００４】
第１図において、テストプロセッサ１１はテストシステム内に設けられた専用プロセッサであり、試験システム全体の動作をテスタバスを経由して制御する。パターン発生器１２はテストプロセッサからのパターンデータに基づき、タイミングデータと波形データを、それぞれタイミング発生器１３、波形整形器１４に与える。パターン発生器１２からの波形データとタイミング発生器１３からのタイミング信号により、試験パターン（テストパターン）が、波形整形器１４により形成される。試験パターンは、ドライバ１５を経由して、被試験デバイス（ＤＵＴ）１９に印加される。
【０００５】
試験パターンが与えられた結果、被試験デバイス１９からはそれに対応する応答出力が生じる。この応答出力は、アナログコンパレータ１６により、所定のスレッショルドレベルで論理信号に変換され、ロジックコンパレータ１７において、パターン発生器１２で形成された期待値と論理比較される。比較結果はＤＵＴ１９のアドレスに対応して、フェイルメモリ１８に記憶される。ドライバ１５、アナログコンパレータ１６および、被試験デバイスのピンを切り替えるスイッチ（図示せず）等はピンエレクトロニクス２０に設けられている。
【０００６】
上記のような回路構成は、半導体テストシステムのテストピン毎に設けられる。したがって、大型の半導体テストシステムでは例えば２５６テストピンから２０４８テストピンのようにその数が大きいため、第１図の回路構成をそれと同数備えることにより、非常に大型の装置となる。第２図はそのような半導体テストシステムの外観イメージを示している。半導体テストシステムはメインフレーム２２と、テストヘッド２４と、ワークステーション２６で構成されている。
【０００７】
ワークステーション２６は例えばグラフィック・ユーザ・インタフェース（ＧＵＩ）を備え、使用者とテストシステムのインタフェースをするためのコンピュータであり、テストシステムの操作やテストプログラムの作成や実行の指示を行う。メインフレーム２２には、第１図におけるテストプロセッサ１１、パターン発生器１２、タイミング発生器１３、波形整形器１４およびロジックコンパレータ１７等が各テストピン数に応じて搭載される。
【０００８】
テストヘッド２４には第１図のピンエレクトロニクス２０を搭載した回路基板が多数装備されている。テストヘッド２４は例えば円筒状に形成されて、その内部にピンエレクトロニクス回路基板が放射状に装備されている。そのテストヘッドの上面には、被試験デバイス１９が、パフォーマンスボード２８上の中央部において、例えば試験ソケットに挿入される。
【０００９】
ピンエレクトロニクス回路とパフォーマンスボード２８間は、電気信号を伝達するための接触機構であるピン（テスト）フィクスチャ２７が設けられている。ピンフィクスチャ２７には多数の接続用コンタクタ、例えばポゴピン等が設けられ、ピンエレクトロニクス２０とパフォーマンスボード２８を電気的に接続する。被試験デバイス１９は、ピンエレクトロニクスからの試験パターンを受けて、それに対する応答信号を送出する。
【００１０】
ところで従来の半導体テストシステムでは、被試験デバイスに印加するための試験パターンを形成するために、いわゆるサイクルべース形式で記述された試験データを用いている。サイクルベース形式では、テストパターンの各変数は、テスタの各試験サイクル（テスタレート）との関係で定義されている。すなわち、試験データに含まれる、試験サイクル（テスタレート）記述、波形（波形種類、エッジタイミング）記述、およびベクタ記述を用いて、所定のサイクルにおけるテストパターンを形成している。
【００１１】
一方、被試験デバイスの設計時においては、コンピュータ支援による設計（ＣＡＤ）手法が用いられ、その設計の検証にはテストベンチによる論理シミュレーションが行われ、その検証データが得られる。このテストベンチによるデータはいわゆるイベント形式で記述されている。イベント形式においては、注目するテストパターンが１から０にあるいは０から１にスイッチするときのその変化点（イベント）を、時間の経過との関係で現している。時間の経過は、例えばある基準点からの連続した絶対的時間差として、あるいは直前のイベントからの相対的時間差として現されることが一般である。
【００１２】
このようなサイクルベースの試験データによる試験パターン形成と、イベントベースの試験データによる試験パターンの形成の比較については、本発明の発明者等による米国特許出願番号０９／３４０、３７１に記載されている。さらに、本出願の発明者等は新たな形式の半導体試験装置としてイベント型テストシステムを提案している。このイベント型テストシステムの構成や動作については、米国特許出願番号０９／４０６，３００に詳述されている。
【００１３】
半導体テストシステムにおいては、上述のように多数の同一回路基板等がテストピン数と同数あるいはそれ以上装備され、大規模なシステムを構成している。従来の半導体テストシステムでは、これらの回路基板等は全て同一構成、同一性能で構成されている。
【００１４】
すなわち、高速高性能な試験システム、例えば５００ＭＨｚのテストレートでタイミング確度８０ピコセカンドの仕様による場合は、テストピンに対応する全ての回路基板がこの性能を満たすように同一に構成される。このため半導体テストシステム全体としてのコストが非常に高くなる。また全て同一の回路を各テストピンに実装するので、テストシステムは画一的な試験内容しか実施できない。
【００１５】
被試験デバイスには、アナログ機能とデジタル機能の混在したタイプのものがある。その典型的な例としては、オーディオ用ＩＣや通信機器用ＩＣのようなＡＤ変換器やＤＡ変換器とディジタル信号処理回路を含む被試験デバイスがある。また被試験デバイス中には、自己の内部回路試験を行う機能（ＢＩＳＴ：ビルトイン・セルフテスト）を組み込んだものもある。
【００１６】
従来の半導体テストシステムでは、１のシステムが１の機能試験のみをすることができるように構成されている。したがって、上記のようなミクストシグナル集積回路を試験する場合は、ＡＤ変換器の試験の後にＤＡ変換器の試験を行い、さらにその後にディジタル信号処理回路を試験する等、各機能ブロックについての試験を個別に行う必要があった。またＢＩＳＴ機能を有するデバイスについても、ＢＩＳＴ機能の試験を他の試験と個別にする必要があった。
【００１７】
被試験デバイスがロジックでのみ構成される場合であっても、全ての入出力ピンにおいて、最高性能を要することはほとんどまれである。例えば、非常に高速な動作をし、そのため高速な試験信号を与える必要があるピンはわずか数ピンであり、他の数百ピンは低速な動作のみを行うため、低速な試験信号を与えればよいようなＬＳＩデバイスが一般的である。
【００１８】
このように、従来の半導体テストシステムは、異なる種類の試験を同時に平行に行うことはできないため、特にミクストシグナル被試験デバイスの試験やＢＩＳＴ機能を有する被試験デバイスの試験のような特定用途のデバイス試験に長時間を要する欠点があった。また現実の被試験デバイスのわずかのピンでのみ必要とする性能を全てのテストピンに備えているため、全体のコストが高くならざるを得なかった。
【００１９】
従来の半導体テストシステムにおいて、上記のように同一回路構成を多数搭載する理由、すなわち異なる回路構成を混在させて異なる複数の試験を並列に行うようにしていない理由の１つは、上述したサイクルベースにより試験パターンを形成するようにシステムが構成されているからである。サイクルベースにより試験パターンを形成する方式では、ソフトウエアやハードウエアが複雑になり、異なる回路構成を混在させることは実際上困難だからである。
【００２０】
その理由を説明するために、ここでサイクルベースの試験データを用いて試験パターンを形成する場合と、イベントベースの試験データを用いて同一の試験パターンを形成する場合の比較を第３図の波形等を用いて簡単に示す。より詳細には本出願と同じ譲受人の有する上記の米国特許出願に記載されている。
【００２１】
第３図の例では、半導体デバイスの設計段階で得られた、論理シミュレーションの結果データを格納したダンプファイル３７からのデータを利用して試験パターンを形成する場合を示している。そのダンプ出力データは、設計したＬＳＩデバイスの入出力信号変化とその時間をイベントベースで現わしたデータであり、例えば波形３１を表現するような場合、右下部の記述３８のようになっている。
【００２２】
その記述に基づいて、波形３１に示すようなテストパターンを形成することを想定する。この波形３１では、ピン（テスタピンあるいはテストチャンネル）ＳａとＳｂから発生されるテストパターンの波形が描かれている。この波形を表現するための、イベントデータは、記述３８に示すように、各イベントをセットエッジＳａｎ，Ｓｂｎとそのタイミング（例えば基準点からの時間の経過）、およびリセットエッジＲａｎ、Ｒｂｎとそのタイミングで記述されている。
【００２３】
従来の半導体テストシステムで使用するサイクルベース方式によりテストパターンを形成するためには、試験データを試験サイクル（テスタレート）、波形（波形種類、エッジタイミング）、およびベクタの各記述に分けて構成する必要がある。その記述例を第３図中央部および左部に示す。サイクルベースのテストパターンの場合、左部の波形３３のように、テストパターンを各試験サイクル（ＴＳ１，ＴＳ２，ＴＳ３）に分けて、その試験サイクルの中で各波形とそのサイクル内での遅延時間を定義する。
【００２４】
そのための波形、タイミングおよび試験サイクルのデータ記述例が、タイミングデータ（テストプラン）３６に示されており、その波形の”１”または”０”あるいは”Ｚ”等の論理がベクタデータ（パターンデータ）３５に示されている。例えばタイミングデータ３６では、試験サイクルが”ｒａｔｅ”としてその時間間隔が規定され、波形種類はＲＺ（リターンゼロ），ＮＲＺ（ノンリターンゼロ），ＸＯＲ（排他論理）等で規定される。さらに各波形のタイミングが、該当する試験サイクルのエッジからの遅延時間として規定される。
【００２５】
このように従来の半導体テストシステムでは、サイクルベースでテストパターンを形成するため、パターン発生器、タイミング発生器あるいは波形整形回路のハードウエア構成が複雑となっており、またそれらハードウエアで使用するソフトウエアも複雑となっている。また各ピン（上例のＳａとＳｂ）間が共通のテストサイクルで扱われるため、各ピン間で異なるサイクルのテストパターンを同時に発生することは困難である。
【００２６】
したがって、従来の半導体テストシステムでは、全てのテストピンについて同一の回路構成を採用しており、異なる性能のボードを混在させることは困難であった。このため、アナログ機能ブロックについての試験とロジック機能ブロックについての試験を同時に平行して行うことは困難であった。また例えば高速タイプの回路構成をとっていても、低速タイプで必要とする性能（例えば高電圧大振幅やドライバの禁止機能等）を備える必要があり、高速性能を直接的に実現するさまたげともなっていた。
【００２７】
一方イベントベースにより試験パターンを形成する場合には、メモリに蓄積したセット・リセットのデータとそのタイミングデータを読み出すのみでよく、そのハードウエアやソフトウエアの構成は極めて単純である。また各ピンがサイクルではなく、イベントの有無として独立に動作できるため、異なる機能や周波数レンジのテストパターンを同時に形成することができる。
【００２８】
上述のように、本発明の発明者等はイベント方式の半導体テストシステムを提案している。この方式ではハードウエアの構成もソフトウエアの内容も極めて単純となるため、異なる性能の試験回路が混在してもシステム全体として機能できる。またテストピン間が相互に独立して動作できるので、異なる機能や周波数レンジのテストを同時に平行して実施することができる。したがって、異なる試験を同時に平行に実施でき、かつ目的別用途別に特化した低コストのイベント型テストシステムが構成できる。
【００２９】
【発明が解決しようとする課題】
したがって、本発明の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で組み合わせて構成し、また特定用途用の測定モジュールをテスト・フィクスチャに搭載することにより、特定用途に特化した半導体テストシステムを提供することにある。
【００３０】
本発明の他の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で組み合わせて構成し、アナログ測定モジュールをテスト・フィクスチャに搭載することにより、アナログ機能とディジタル機能の混在した被試験デバイスについて、そのアナログ機能とディジタル機能を同時に平行に試験することができる低コストの半導体テストシステムを提供することにある。
【００３１】
本発明のさらに他の目的は、テストピンに応じて異なる性能の試験回路をモジュール形式で組み合わせて構成し、ＢＩＳＴ（ビルトイン・セルフテスト）用測定モジュールをテスト・フィクスチャに搭載することにより、被試験デバイスのＢＩＳＴ機能ブロックと他のロジック部を同時に平行に試験することができる低コストの半導体テストシステムを提供することにある。
【００３２】
本発明の他の目的は、異なるピン数や性能のモジュールを自由に組み合わせてテスタ本体に組み込めるように、テスタ本体とモジュールとの接続部分の仕様を標準化した半導体テストシステムを提供することにある。
【００３３】
本発明のさらに他の目的は、複数の異なる性能のテスタモジュールを組み合わせることにより、異なる種類の複数の被試験デバイスまたは複数の機能ブロックの試験を同時に実施できる半導体テストシステムを提供することにある。
【００３４】
本発明のさらに他の目的は、複数の異なる性能のテスタモジュールを組み合わせることにより、被試験デバイスで必要とする試験を全体として低コストで実現できるとともに、将来の機能の向上を実現できる半導体テストシステムを提供することにある。
【００３５】
【課題を解決するための手段】
本発明の半導体テストシステムは、２以上の同一または異なる種類の性能を有するテスタモジュールと、そのテスタモジュールを２個以上組み合わせて搭載するテストシステム本体と、そのテストシステム本体上に設けられ、テスタモジュールと被試験デバイスを電気的に接続するテスト・フィクスチャと、そのテスト・フィクスチャに設けられ被試験デバイスの機能に応じてテスタモジュールと被試験デバイス間の信号変換を行う測定モジュールと、そのテストシステムに搭載された上記テスタモジュールとシステムバスを介して通信することにより、システム全体の動作を制御するホストコンピュータとにより構成される。
【００３６】
本発明の半導体テストシステムにおいては、テスタモジュールと被試験デバイス間の電気的接続を行うためのテスト・フィクスチャ内に各種の測定モジュールを用途別に設け、試験対象に応じてテスト・フィクスチャを交換する。テスタモジュールは複数のイベントテスタボードからなり、それぞれそのイベントテスタボードは、ホストコンピュータからの指令に基づき各ボードから対応する被試験デバイスピンにテストパターンを与えその被試験デバイスからの出力信号の検証を行う。
【００３７】
本発明のイベント型テストシステムでは、特定用途に用いる測定モジュールをテスト・フィクスチャ（ピン・フィクスチャ）に搭載することにより、システム本体に組み込むテスタモジュールの構成をより単純化している。このため、特定用途に専用として用意されたテスト・フィクスチャを被試験対象に応じて取り替えることにより、簡易で低コストな半導体テストシステムを実現できる。
【００３８】
本発明の半導体テストシステムは、テストピン間で相互に独立した動作が可能であり、所定テストピンのグループと他のグループ間で異なる被試験デバイスや被試験ブロックを同時に担当することができる。したがって、上述のような用途別テスト・フィクスチャを用いることにより、被試験デバイス内のアナログ回路とディジタル回路の試験を同時に平行して実施できる。またＢＩＳＴ機能を有するデバイスの試験も、ＢＩＳＴ用インタフェースを有するモジュールを備えたテスト・フィクスチャを用いて、容易に実施できる。
【００３９】
上述のように本発明の半導体試験システムでは、テスタモジュール（テスタボード）をテスト実行に必要な情報を全て有するイベント形式で構成している。このため各テストピンが独立して動作可能となり、上述のように、アナログやディジタルのような異なる種類のテストが同時に実施できる。
【００４０】
本発明の半導体試験システムでは、完全なモジュール化が達成できるので、被試験デバイスの種類や試験目的等に応じた柔軟な構成とすることができる。また必要とするハードウエア量を大幅に減少でき、かつ各モジュールを制御するためのソフトウエアを大幅に単純化できる。このために、全体としての物理的装置を小型化でき、したがってコストの低下や設置フロアスペースの減少、それに伴う各種費用の減少が実現できる。
【００４１】
【発明の実施の形態】
本発明の実施例を第４図ー第１１図を参照して説明する。第４図のブロック図は、本発明の半導体テストシステムによりアナログ・ディジタル混成集積回路（以後「混成信号デバイス」または「ミクストシグナルＩＣ」ともいう）を試験する場合の概略構成例を示している。ＢＩＳＴ機能デバイスの試験の場合の半導体テストシステムの構成も、ＢＩＳＴ測定モジュールを用いることを除いて同じである。
【００４２】
この発明の半導体テストシステムでは、テストヘッド（システム本体）にモジュール化したテスタ（以後「テスタモジュール」）を複数個自由に搭載できるように構成している。テスタモジュールは例えば同一のモジュールが必要なピン数に応じて複数搭載することも、異なる性能、例えば高速テスタモジュールＨＳＴＭと低速テスタモジュールＬＳＴＭを必要に応じて組み合わせることも可能である。
【００４３】
後で第６図に基づいて説明するが、この各テスタモジュールには複数、例えば８枚の、イベントテスタボード４３が搭載されている。また各イベントテスタボードには複数のテスタピン、例えば３２ピンに相当するイベントテスタ６６が３２個搭載されている。したがって第４図の例では、イベントテスタボード４３1により被試験デバイスのアナログ部分を担当し、他のテスタボードで被試験デバイスのディジタル部分を担当している。
【００４４】
第４図の試験システムの概略を説明する。この例では、複数のイベントテスタボードが、ホストコンピュータであるテスタコントローラ４１によりシステムバス６４を通して制御される。上述のようにイベントテスタボードは、例えば８枚が１個のテスタモジュールに格納されている。また第４図では示されていないが、通常そのようなテスタモジュールを２個以上用いて試験システムを構成する。
【００４５】
この構成において、イベントテスタボード４３は被試験デバイス１９にテストパターン（試験信号）を与え、その結果としての被試験デバイスの応答信号を評価する。被試験デバイスのアナログ機能の試験のために、ＤＡ変換器やＡＤ変換器あるいはフィルタ等の機能を有したアナログ測定モジュール４８が必要に応じて用いられる。後で説明するように、このアナログ測定モジュール４８は、テスト・フィクスチャ（ピン・フィクスチャ）内に搭載される。
【００４６】
各イベントテスタボード４３は、例えば３２チャンネルのイベントテスタ６６1ー６６32とインタフェース５３、プロセッサ６７およびメモリ６８により構成されている。各イベントテスタは１のテスタピンに対応し、その内部構成は同一ボード内ではそれぞれ同一である。この例では各イベントテスタ６６は、イベントメモリ６０、イベント実行ユニット４７、ドライバコンパレータ６１およびフェイルメモリ５７により構成されている。
【００４７】
イベントメモリ６０にはテストパターンを形成するためのイベントデータが格納されており、このイベントデータを用いてイベント実行ユニット４７によりテストパターンが形成される。テストパターンはドライバコンパレータ６１を経由して被試験デバイスに与えられる。被試験デバイスの入力ピンがアナログ入力である場合には、上述したアナログ測定モジュール４８によりテストパターンをＤＡ変換器によりアナログ信号に変換して被試験デバイスに入力する。被試験デバイス１９の出力信号はドライバコンパレータ６１により期待値と比較されて、その結果がフェイルメモリ５７に格納される。被試験デバイスの出力信号がアナログ信号の場合は、必要に応じてアナログ測定モジュール４８内のＡＤ変換器によりディジタル信号に変換する。
【００４８】
第５図は、各イベントテスタボード４３内のイベントテスタ６６の構成例をより詳細に示すブロック図である。このイベント方式による半導体試験装置の詳細については、上記の米国特許出願のほか、同一譲受人による米国特許出願番号０９／２５９４０１にも詳述されている。第５図において第４図と共通部分は同一符号で示している。
【００４９】
インタフェース５３とプロセッサ６７は、システムバス６４を経由してテスタコントローラ（ホストコンピュータ）４１に接続される。インタフェース５３は、例えば被試験デバイスのピンに対応するイベントテスタの割り当てを行うために、イベントテスタボード内のレジスタ（図示せず）にテスタコントローラ４１からのデータを書き込む際に用いる。例えばホストコンピュータからグループ指定アドレスがシステムバス６４に出力された場合に、そのアドレスを解読して自己のテスタ内のレジスタへデータの書き込みを可能にする。
【００５０】
プロセッサ６７は例えば各イベントテスタボード毎に設けられ、ボード内部の動作、例えばイベント（テストパターン）の発生、デバイスピンの出力信号の検証、フェイルデータの収集等を制御する。プロセッサ６７は各ボードごとに設けても良いし、複数のボード単位で備えても良い。またプロセッサ６７はボードに備える必要は必ずしもなく、テスタコントローラ４１から各イベントテスタボードを直接的に制御してもよい。
【００５１】
アドレス制御部５８は、例えば単純な形態としてはプログラムカウンタであり、この図の場合、フェイルメモリ５７やイベントメモリ６０のアドレスを制御している。イベントタイミングデータは、テストプログラムとして、ホストコンピュータからイベントメモリ６０に転送される。
【００５２】
上記のように、イベントメモリ６０は、各イベント（１から０、０から１の変化点）のタイミングを現すイベントタイミングデータを格納する。例えばイベントタイミングデータ中の基本クロック周期の整数倍のデータと、タイミングデータ中の基本クロック周期の端数データとに分けて格納している。好ましくはこのようなタイミングデータは、圧縮されてイベントメモリ６０に格納される。
【００５３】
第４図のイベント実行ユニット４７は第５図の例では、デコンプレッション・ユニット６２、タイミングカウント・スケーリング６３、およびイベント発生器６９により構成されている。デコンプレッション・ユニット６２は、イベントメモリ６０からの圧縮されたタイミングデータを伸張（復元）させる。タイミングカウント・スケーリング６３は、イベントタイミングデータを加算しあるいは倍率変更して、各イベントのタイミングを所定の基準時間からのタイミング（遅延時間）としてあらわす。
【００５４】
イベント発生器６９は、その結果としてのタイミングデータにより、テストパターンを発生し、ドライバコンパレータ６１を経由して、被試験デバイス１９に与える。被試験デバイスの応答を検証することにより、被試験デバイス１９の所定ピンの試験が実行される。ドライバコンパレータ６１は、第４図のように、主として対応するデバイスピンに与える試験パターンを駆動するドライバと、デバイスピンからの応答出力信号を受けてその電圧値を判定し、期待値と比較するためのコンパレータで構成される。
【００５５】
上記のイベント型テストシステムは、被試験デバイスへの入力信号およびその出力比較用のストローブは、イベント形式で取り扱われている。上述のようにイベント形式では、入力信号や出力比較信号の変化情報はアクション情報（セット・リセット）と時間情報（基準点からの時間）により構成されている。
【００５６】
従来技術による試験システムでは、イベント形式で必要とするメモリ容量を低減するためにサイクルベースを採用していた。サイクルベースでは、上記時間情報をサイクル情報（同期信号）と遅延時間情報として、上記アクション情報を波形モードとパターンデータとして構成している。この場合、遅延時間はそのデータ数に制限があり、またパターンデータを柔軟に発生させるためにはループやサブルーチンのような機能を多用する必要があった。したがって、全体として複雑な構成と動作が必要であった。
【００５７】
本発明のイベントテスタでは、従来のサイクルベースの試験システムのような複雑な構成や動作を要しないので、テストピンの増加や異なる性能のテストピンの混在が容易に実現できる。一方、イベントテスタは大きなメモリ容量を必要とするが、メモリが急速に高密度化低価格化する現在、メモリ容量の増大はさほど問題ではない。
【００５８】
上述のように、イベントテスタは個々のテストピン毎に、あるいは所定数のテストピンのグループ毎に独立した試験動作ができる。このためアナログ信号とディジタル信号の混在した（ミクストシグナル）被試験デバイスの試験のように、異なる種類の試験を必要とする場合であっても、それらの試験を同時に平行して実行することができる。これら複数の異なる試験の開始や終了タイミングについても独立して設定することができる。
【００５９】
第６図は、本発明によるテスタモジュールをテストヘッドに組み込むことにより異なる性能にグループ分けされたテストピンを有する半導体試験システムを構成するための概念図である。
【００６０】
テストヘッド１２４には複数のテスタモジュールが、例えばそのテストヘッドに結合されるテスト・フィクスチャ１２７のピン数や被試験デバイスの種類やピン数に応じて組み合わされる。後述のように、テスト・フィクスチャ１２７とテスタモジュールのインタフェースはその仕様を標準化しておき、テスタモジュールをテストヘッド内のどの位置に組み込むことも可能とする。
【００６１】
テスト・フィクスチャ１２７は、例えばポゴピンのような伸縮可能なコネクタを多数搭載し、テスタモジュールとパフォーマンスボード１２８を電気的かつ機械的に結合する。第６図では示していないが、第７図や第８図に示すように、本発明においては、用途別の測定モジュール（例えばアナログ測定モジュール４８）をテスト・フィクスチャ１２７に搭載する。したがって、本発明におけるテスト・フィクスチャ１２７は、特定用途に固定されたものとなる。
【００６２】
テスト・フィクスチャ１２７上に、パフォーマンスボード１２８が設けられる。被試験デバイス１９は、パフォーマンスボード１２８上の例えばテストソケットに挿入されて、半導体試験システムとの電気的接続がされる。第４図に示した、アナログ試験用のアナログ測定モジュール４８は、上述のようにテスト・フィクスチャ１２７に搭載されるが、例えばパフォーマンスボード１２８上に、被試験デバイスの仕様に応じて設けてもよい。
【００６３】
各テスタモジュール１２５は所定のテストピン数のグループとされる。例えば１個の高速テスタモジュールＨＳＴＭには１２８ピン（チャンネル）分のボードが搭載され、１個の低速テスタモジュールＬＳＴＭには２５６（チャンネル）ピン分のボードが搭載される。これらの数値は単なる例であり、より小さなピン数あるいは大きなピン数のグループでもよい。
【００６４】
テスタモジュール内の各ボードは、上述したようなイベントテスタとして構成され、被試験デバイス１９の対応するピンにテストパターンを、パフォーマンスボード１２８を経由して与える。またテストパターンに対する被試験デバイス１９の応答出力がパフォーマンスボード１２８を経由して対応するテスタモジュール内のボードに与えられ、例えば期待値と比較されてその正否が判定される。
【００６５】
各テスタモジュールにはインタフェース（接続部）１２６が設けられている。このインタフェース１２６は、テスト・フィクスチャ１２７の標準仕様に合致するように構成される。例えば対象とするテストヘッドに用いられるテスト・フィクスチャ１２７の接続ピンの構造、インピーダンス、ピン間距離（ピンピッチ）あるいは相対位置等が標準仕様化される。この標準仕様にマッチするインタフェース１２６をテスタモジュールに備えることにより、テスタモジュールの自由な組み合わせの試験システムを構成できる。
【００６６】
このような本発明の構成により、被試験デバイスに合った最適のコストパフォーマンスの試験システムを構成できる。また試験システムの性能を向上させる場合でも、１部のテスタモジュールを交換することにより達成される場合が多いので、全体として試験設備の長寿命化が実現できる。さらに複数の異なる性能のモジュールの混在が可能なため、必要な性能を該当するモジュールで直接的に実現することができるので、試験システムの性能向上が容易になる。
【００６７】
第７図は本発明による混成信号デバイスの試験用に構成した半導体テストシステムの例を示すブロック図であり、第８図は本発明によるＢＩＳＴ機能デバイスの試験用に構成した半導体テストシステムの例を示すブロック図である。ここでは簡略のために、第６図におけるインタフェース１２６は示していない。またテスタモジュール１２５は単にＴＭとして現しているが、その各性能等は目的に応じてそれぞれ同一でも異なっていてもよい。
【００６８】
第７図は、アナログ部分を有する半導体回路を被試験デバイスとして専用的に用いるように構成した半導体テストシステムを示している。このためアナログ測定モジュール１３２および１３３が、テスト・フィクスチャ１２７内に搭載されている。例えば被試験デバイスの該当入力ピンがアナログ信号入力の場合には、テスタモジュール１２５からの試験信号をＤＡコンバータを有するアナログ測定モジュール１３３によりアナログ信号に変換して、被試験デバイスの入力ピンに供給する。また被試験デバイスの該当出力ピンがアナログ信号出力の場合には、ＡＤコンバータを有するアナログ測定モジュール１３２によりディジタル信号に変換して、テスタモジュール１２５に与える。
【００６９】
このように、テスト・フィクスチャは特定用途に固定される（アプリケーション・スペシフィック）こととなるが、ディジタル信号を扱うテスタモジュール１２５はアナログ回路と完全に分離できるので、単純な構成をとる。したがって、全体のシステムとしては大きなコストダウンとなる。またテスタモジュール１２５とテスト・フィクスチャ１２７間のインタフェースも単純化される。
【００７０】
上記のようなアナログ測定モジュールの例としては、オーディオ信号源、オーディオディジタイザ、ビデオ信号源、ビデオディジタイザ、およびそれらの付属回路（フィルタ等）がある。また例えばＩＣカード（スマートカード）のような少数ピン素子を接続できるインタフェースをテスト・フィクスチャ１２７に備えても良い。その場合は、被試験デバイスであるＩＣカードをパフォーマンスボード１２８を経ることなくテストすることになる。
【００７１】
第８図は、ＢＩＳＴ（ビルトイン・セルフテスト）機能を有するデバイスの試験に専用となるように構成した半導体テストシステムを示している。このようなＢＩＳＴ機能を備えたデバイスは、ＢＩＳＴコントローラを有し、試験の際にはこのコントローラを通じてテストシステムとのインタフェースを行う。例としてＩＥＥＥ１１４９．１基準に規定されるように（バウンダリスキャン用ＴＡＰコントローラ）、このＢＩＳＴコントローラとテストシステムとの通信は、５ピンのインタフェースによりなされる。
【００７２】
このインタフェースは、高速動作を必要とされ、第８図の例では，インタフェース・ピン・グループ（ＩＰＧ）モジュールをＢＩＳＴモジュール１３４として、テスト・フィクスチャ１２７内に設けた構成を示している。このような構成により、ＢＩＳＴ機能を備えたデバイスの試験を、本発明の低コストな用途別専用テストシステムにより実施できる。
【００７３】
第９図は、本発明の半導体テストシステムにより、アナログとディジタルの混成した被試験デバイス１９内の異なる試験を並列に実行する概念を示すブロック図である。この例において被試験デバイス１９は、ＡＤ変換回路、ロジック回路、ＤＡ変換回路を有している。上述のように、本発明の半導体テストシステムは、例えば所定数テストピンのグループ毎に独立した試験動作ができるので、このピングループをこれらの被試験回路に割り当てて、並列に試験できる。
【００７４】
第１０図（Ａ）と第１０図（Ｂ）は、従来の半導体テストシステムによるミクストシグナルＩＣの試験プロセスと、本発明の半導体テストシステムによるミクストシグナルＩＣの試験プロセスを比較して表示した概念図である。先に説明したように、従来の半導体テストシステムにより、第９図のようなミクストシグナルＩＣを試験する場合、１の試験を終了後に他の試験を実行するというプロセスを踏む必要がある。このため、試験を完了するまでには、第１０図（Ａ）に示すように、各試験時間の総和の時間が必要となる。
【００７５】
これに対し、本発明の半導体テストシステムにより、第９図のミクストシグナルＩＣを試験する場合には、第１０図（Ｂ）に示すように、ＡＤ変換回路、ロジック回路、ＤＡ変換回路について、それらを同時に並列に試験することができる。このため、その試験に要する時間を大幅に短縮できる。なお第９図の例において、ＡＤ変換回路やＤＡ変換回路の試験の後に、その測定値を所定式により演算等を行って評価することが一般であるため、ソフトウエアによる演算（コンピュテーション）時間を加えている。
【００７６】
第１１図に本発明による半導体テストシステムの外観図例を示す。第１１図において、ホストコンピュータ（テスタコントローラ）４１は、例えばグラフィック・ユーザ・インタフェース（ＧＵＩ）を有するワークステーションであり、ユーザインタフェースとして機能するとともに、試験システム全体の動作制御を行う。ホストコンピュータ４１と試験システム内部のハードウエアは、システムバス６４（第４図および第５図）により接続される。
【００７７】
本発明によるイベントテスタは、従来のサイクルベースで構成された半導体試験システムと異なり、パターン発生器やタイミング発生器等に相当するハードウエアを要しない。したがって、モジュール化したイベントテスタを全てテストヘッド（システム本体）１２４内に収容する構成として、全体の物理的サイズを大幅に縮小できる。
【００７８】
以上のように、本発明のイベント型テストシステムでは、特定用途に用いる測定モジュールをテスト・フィクスチャ（ピン・フィクスチャ）に搭載することにより、システム本体に組み込むテスタモジュールの構成をより単純化している。このため、特定用途に専用として用意されたテスト・フィクスチャを被試験対象に応じて取り替えることにより、簡易で低コストな半導体テストシステムを実現できる。
【００７９】
本発明の半導体テストシステムは、テストピン間で相互に独立した動作が可能であり、所定テストピンのグループと他のグループ間で異なる被試験デバイスや被試験ブロックを同時に担当することができる。したがって、上述のような用途別テスト・フィクスチャを用いることにより、被試験デバイス内のアナログ回路とディジタル回路の試験を同時に平行して実施できる。またＢＩＳＴ機能を有するデバイスの試験も、ＢＩＳＴ用インタフェースを有するモジュールを備えたテスト・フィクスチャを用いて、容易に実施できる。
【００８０】
上述のように本発明の半導体テストシステムでは、テスタモジュール（テスタボード）をテスト実行に必要な情報を全て有するイベント形式で構成している。このため各テストピンが独立して動作可能となり、上述のように、アナログやディジタルのような異なる種類のテストが同時に実施できる。
【００８１】
【発明の効果】
本発明の半導体テストシステムでは、完全なモジュール化が達成できるので、被試験デバイスの種類や試験目的等に応じた柔軟な構成とすることができる。また必要とするハードウエア量を大幅に減少でき、かつ各モジュールを制御するためのソフトウエアを大幅に単純化できる。このために、全体としての物理的装置を小型化でき、したがってコストの低下や設置フロアスペースの減少、それに伴う各種費用の減少が実現できる。
【図面の簡単な説明】
【図１】従来技術における半導体テストシステム（ＬＳＩテスタ）の基本的構成例を示すブロック図である。
【図２】従来技術における半導体テストシステムの一般的な外観を示す概念図である。
【図３】従来の半導体テストシステムにおいて、サイクルベースによりテストパターンを形成するためのデータ記述例と、それと同一のテストパターンをイベントベースでテストパターンを形成するためのデータ記述例を比較するための図である。
【図４】本発明による特有用途用のイベント型テストシステムにより混成信号デバイスを試験する場合の、テストシステムの構成例を示すブロック図である。
【図５】本発明によるイベントベースで形成され、テスタモジュールに組み込まれるイベントテスタボード内に構成される各イベントテスタの回路構成例を示すブロック図である。
【図６】本発明によるテスタモジュールをテストヘッドに組み込むことにより、異なる性能にグループ分けされたテストピンを有する半導体テストシステムを構成するための概念図である。
【図７】本発明による混成信号デバイスの試験用に構成した半導体テストシステムの構成例を示すブロック図である。
【図８】本発明によるＢＩＳＴ機能デバイスの試験用に構成した半導体テストシステムの構成例を示すブロック図である。
【図９】被試験デバイスがアナログ信号とディジタル信号の混成したミクストシグナルＩＣである場合のその内部構成例と、その被試験デバイスを本発明の半導体テストシステムで並列に試験するための概念を示すブロック図である。
【図１０】従来の半導体テストシステムによる混成信号デバイスの試験プロセスと、本発明の半導体テストシステムによる混成信号デバイスの試験プロセスを比較して表示した概念図である。
【図１１】本発明におけるモジュール形式半導体テストシステムの外観を示す概念図である。
【符号の説明】
１９    被試験デバイス
１２４  テストヘッド
１２５  テスタモジュール
１２６  インタフェース
１２７  テスト・フィクスチャ
１２８  パフォーマンスボード
【図１】
0004115101.tif 000002
【図２】
0004115101.tif 000003
【図３】
0004115101.tif 000004
【図４】
0004115101.tif 000005
【図５】
0004115101.tif 000006
【図６】
0004115101.tif 000007
【図７】
0004115101.tif 000008
【図８】
0004115101.tif 000009
【図９】
0004115101.tif 000010
【図１０】
0004115101.tif 000011
【図１１】
0004115101.tif 000012