(57)【特許請求の範囲】
【請求項１】
（Ａ）チャネル形成領域と、
（Ｂ）絶縁膜を介して該チャネル形成領域と対向して設けられた第１のゲート部と、
（Ｃ）該第１のゲート部と容量結合した第２のゲート部と、
（Ｄ）該チャネル形成領域と接して設けられ、互いに離間して設けられたソース／ドレイン領域と、
（Ｅ）少なくとも二端を有し、その内の一端が第１のゲート部に接続された非線形抵抗素子、
から成り、
非線形抵抗素子は、順方向導通電圧と同極性であって、絶対値が順方向導通電圧の絶対値以上である第１の電圧が二端間に印加されると低抵抗状態となり、順方向導通電圧と同極性であって絶対値が該順方向導通電圧の絶対値未満である第２の電圧、あるいは順方向導通電圧と逆極性であって、少なくとも絶対値が所定の値未満である電圧が二端間に印加されると高抵抗状態となる特性を有し、
第２のゲート部はワード線に接続され、非線形抵抗素子の他端はビット線に接続され、一方のソース／ドレイン領域は読み出し線に接続されており、他方のソース／ドレイン領域はコモンに接続されていることを特徴とするゲート電荷蓄積形メモリセル。
【請求項２】
非線形抵抗素子は、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値が該逆方向導通電圧の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有することを特徴とする請求項１に記載のゲート電荷蓄積形メモリセル。
【請求項３】
ビット線を第１のビット線電位とし、且つ、読み出し線を第１の読み出し線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を前記第１の電圧とすることで、非線形抵抗素子を低抵抗状態とし、以て、ビット線から非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することを特徴とする請求項１に記載のゲート電荷蓄積形メモリセル。
【請求項４】
ビット線を第２のビット線電位とし、且つ、読み出し線を第１の読み出し線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧とすることで、非線形抵抗素子を高抵抗状態のままとし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することを特徴とする請求項１に記載のゲート電荷蓄積形メモリセル。
【請求項５】
ワード線に第２のワード線電位を印加するとき、他方のソース／ドレイン領域をチャネル形成領域に対して逆バイアスすることを特徴とする請求項３又は請求項４に記載のゲート電荷蓄積形メモリセル。
【請求項６】
ワード線に第２のワード線電位を印加するとき、他方のソース／ドレイン領域をチャネル形成領域に対して浮遊状態とすることを特徴とする請求項３又は請求項４に記載のゲート電荷蓄積形メモリセル。
【請求項７】
第１のゲート部に蓄積すべき電荷が記憶された情報に相当し、記憶された情報は、第１のビット線電位の水準数に対応した情報であることを特徴とする請求項３に記載のゲート電荷蓄積形メモリセル。
【請求項８】
ビット線に印加される第１のビット線電位の水準数は１であり、記憶された情報は２値情報であることを特徴とする請求項７に記載のゲート電荷蓄積形メモリセル。
【請求項９】
ビット線に印加される第１のビット線電位の水準数は２以上であり、記憶された情報は多値情報であることを特徴とする請求項７に記載のゲート電荷蓄積形メモリセル。
【請求項１０】
第１のゲート部に蓄積すべき電荷が記憶された情報に相当し、記憶された情報は、第２のワード線電位の水準数に対応した情報であることを特徴とする請求項３に記載のゲート電荷蓄積形メモリセル。
【請求項１１】
ワード線に印加される第２のワード線電位の水準数は１であり、記憶された情報は２値情報であることを特徴とする請求項１０に記載のゲート電荷蓄積形メモリセル。
【請求項１２】
ワード線に印加される第２のワード線電位の水準数は２以上であり、記憶された情報は多値情報であることを特徴とする請求項１０に記載のゲート電荷蓄積形メモリセル。
【請求項１３】
第１のゲート部に蓄積すべき電荷が記憶された情報に相当し、記憶された情報は、第２のワード線電位と第１のビット線電位との間の電圧の水準数に対応した情報であることを特徴とする請求項３に記載のゲート電荷蓄積形メモリセル。
【請求項１４】
第２のワード線電位と第１のビット線電位との間の電圧の水準数は１であり、記憶された情報は２値情報であることを特徴とする請求項１３に記載のゲート電荷蓄積形メモリセル。
【請求項１５】
第２のワード線電位と第１のビット線電位との間の電圧の水準数は２以上であり、記憶された情報は多値情報であることを特徴とする請求項１３に記載のゲート電荷蓄積形メモリセル。
【請求項１６】
（Ａ）チャネル形成領域と、
（Ｂ）絶縁膜を介して該チャネル形成領域と対向して設けられた第１のゲート部と、
（Ｃ）該第１のゲート部と容量結合した第２のゲート部と、
（Ｄ）該チャネル形成領域と接して設けられ、互いに離間して設けられたソース／ドレイン領域と、
（Ｅ）少なくとも二端を有し、その内の一端が第１のゲート部に接続された第１の非線形抵抗素子、
から成り、
第１の非線形抵抗素子は、順方向導通電圧と同極性であって、絶対値が順方向導通電圧の絶対値以上である第１の電圧が二端間に印加されると低抵抗状態となり、順方向導通電圧と同極性であって絶対値が該順方向導通電圧の絶対値未満である第２の電圧、あるいは順方向導通電圧と逆極性であって、少なくとも絶対値が所定の値未満である電圧が二端間に印加されると高抵抗状態となる特性を有し、
少なくとも二端を有し、その内の一端が前記第１のゲート部に接続された第２の非線形抵抗素子を更に備えており、
第２の非線形抵抗素子は、第２の順方向導通電圧と同極性であって、絶対値が第２の順方向導通電圧の絶対値以上である第５の電圧が二端間に印加されると低抵抗状態となり、第２の順方向導通電圧と同極性であって絶対値が該第２の順方向導通電圧の絶対値未満である第６の電圧、あるいは第２の順方向導通電圧とは逆極性の第７の電圧が二端間に印加されると高抵抗状態となる特性を有し、
第２のゲート部はワード線に接続され、第１の非線形抵抗素子の他端はビット線に接続され、一方のソース／ドレイン領域は読み出し線に接続され、他方のソース／ドレイン領域はコモンに接続され、第２の非線形抵抗素子の他端は消去線に接続されていることを特徴とするゲート電荷蓄積形メモリセル。
【請求項１７】
第１の非線形抵抗素子は、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値が該逆方向導通電圧の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有することを特徴とする請求項１６に記載のゲート電荷蓄積形メモリセル。
【請求項１８】
ビット線を第１のビット線電位とし、読み出し線を第１の読み出し線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第１の非線形抵抗素子の他端との間を前記第１の電圧とすることで第１の非線形抵抗素子を低抵抗状態とし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、ビット線から第１の非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することを特徴とする請求項１６に記載のゲート電荷蓄積形メモリセル。
【請求項１９】
ビット線を第２のビット線電位とし、読み出し線を第１の読み出し線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第１の非線形抵抗素子の他端との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧とすることで、第１の非線形抵抗素子を高抵抗状態のままとし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することを特徴とする請求項１６に記載のゲート電荷蓄積形メモリセル。
【請求項２０】
ワード線に第２のワード線電位を印加するとき、他方のソース／ドレイン領域をチャネル形成領域に対して逆バイアスすることを特徴とする請求項１８又は請求項１９に記載のゲート電荷蓄積形メモリセル。
【請求項２１】
ワード線に第２のワード線電位を印加するとき、他方のソース／ドレイン領域をチャネル形成領域に対して浮遊状態とすることを特徴とする請求項１８又は請求項１９に記載のゲート電荷蓄積形メモリセル。
【請求項２２】
第１のゲート部に蓄積すべき電荷が記憶された情報に相当し、記憶された情報は、第１のビット線電位の水準数に対応した情報であることを特徴とする請求項１８に記載のゲート電荷蓄積形メモリセル。
【請求項２３】
ビット線に印加される第１のビット線電位の水準数は１であり、記憶された情報は２値情報であることを特徴とする請求項２２に記載のゲート電荷蓄積形メモリセル。
【請求項２４】
ビット線に印加される第１のビット線電位の水準数は２以上であり、記憶された情報は多値情報であることを特徴とする請求項２２に記載のゲート電荷蓄積形メモリセル。
【請求項２５】
第１のゲート部に蓄積すべき電荷が記憶された情報に相当し、記憶された情報は、第２のワード線電位の水準数に対応した情報であることを特徴とする請求項１８に記載のゲート電荷蓄積形メモリセル。
【請求項２６】
ワード線に印加される第２のワード線電位の水準数は１であり、記憶された情報は２値情報であることを特徴とする請求項２５に記載のゲート電荷蓄積形メモリセル。
【請求項２７】
ワード線に印加される第２のワード線電位の水準数は２以上であり、記憶された情報は多値情報であることを特徴とする請求項２５に記載のゲート電荷蓄積形メモリセル。
【請求項２８】
第１のゲート部に蓄積すべき電荷が記憶された情報に相当し、記憶された情報は、第２のワード線電位と第１のビット線電位との間の電圧の水準数に対応した情報であることを特徴とする請求項１８に記載のゲート電荷蓄積形メモリセル。
【請求項２９】
第２のワード線電位と第１のビット線電位との間の電圧の水準数は１であり、記憶された情報は２値情報であることを特徴とする請求項２８に記載のゲート電荷蓄積形メモリセル。
【請求項３０】
第２のワード線電位と第１のビット線電位との間の電圧の水準数は２以上であり、記憶された情報は多値情報であることを特徴とする請求項２８に記載のゲート電荷蓄積形メモリセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所謂ＤＲＡＭゲインセルの一種であるゲート電荷蓄積形メモリセル及びその作製方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭセルは、通常、従来のＲＡＭセルの中で最小面積を実現できる１トランジスタ＋１キャパシタから構成されている。しかしながら、設計ルールが微細化されるに従い、小面積でしかもキャパシタに必要とされる容量値を実現するために、複雑なキャパシタ構造及び新キャパシタ材料の開発が要求されている。そして、誘電体材料及び電極の成膜、加工、パッシベーション技術の研究開発費や新規に導入すべき製造装置等により、ＤＲＡＭ製造コストは増加の一途を辿っており、もはや、トランジスタの製造コストよりもキャパシタの製造コストの方が高くなっている。また、構造及び材料を変更しない限り、半導体装置の微細化と共に読み出し信号は小さくなり、ついにはメモリセルに記憶された情報を検出することが困難となる。
【０００３】
このような問題を解決するためのＤＲＡＭゲインセルの一種が、例えば、文献 "Super-Low-Voltage Operation of a Semi-Static Complementary Gain DRAM Memory Cell", S. Shukuri, et al., 1993 Symposium on VLSI Technology, Digest of Tech. Papers, 3A-4, pp23-24, 1993 から知られている。フローティングゲートを有するメモリトランジスタＲＭと、相補型のワードトランジスタＷＭとから構成された、かかるＤＲＡＭゲインセルの等価回路を図４０に示す。このＤＲＡＭゲインセルにおいては、ワードトランジスタＷＭのゲート部とメモリトランジスタＲＭのゲート部とを共通のワード線ＷＬに接続し、且つワードトランジスタＷＭのソース／ドレイン領域の一方とメモリトランジスタＲＭのソース／ドレイン領域の一方を共通のビット線ＢＬに接続することで、外部配線の数を減少させている。このＤＲＡＭゲインセルに情報を書き込む場合、ビット線ＢＬに例えば１．５ボルトの電圧を印加し、ワード線ＷＬにマイナスの電圧を印加する。その結果、メモリトランジスタＲＭのフローティングゲートには正電荷が充電され、メモリトランジスタＲＭの閾値電圧はマイナス方向にシフトする。ＤＲＡＭゲインセルが待機時の状態にあっては、メモリトランジスタＲＭ及びワードトランジスタＷＭがオン状態にならないような電位にワード線ＷＬを保つ。情報の読み出し時には、ワード線ＷＬの電位を、フローティングゲートに正電荷が蓄積されたときのメモリトランジスタＲＭの閾値電圧と、蓄積されていないときの閾値電圧の間の電位とする。これによって、正電荷がフローティングゲートに蓄積されている場合には、ＤＲＡＭゲインセルに電流が流れる。
【０００４】
【発明が解決しようとする課題】
このように、図４０に示したＤＲＡＭゲインセルは、補助的に必要な場合があるが、原理的にはキャパシタが不要である。しかしながら、ＤＲＡＭゲインセルの面積の縮小化を図る場合、ワードトランジスタＷＭを薄膜トランジスタ（ＴＦＴ）から構成する必要があり、製造プロセスが複雑になるし、従来の製造プロセスの延長では製造することができないという問題がある。また、ＴＦＴの制御、再現性が現在の量産技術では困難であるといった問題もある。更には、このＤＲＡＭゲインセルは動作マージンが小さく、動作マージンを確保するためには２つのトランジスタのゲート又はドレインを別々のワード線又はビット線に接続する必要があり、セルの面積を縮小化できないという問題もある。
【０００５】
従って、本発明の目的は、製造プロセスが左程複雑になることがなく、外部配線数や端子部の面積の増加を抑制することができ、従来のフラッシュメモリの製造プロセスの若干の延長で製造することができ、しかも、従来のＤＲＡＭのような複雑な構造のキャパシタが不要であり、セル面積の大幅な増加を抑制することができるゲート電荷蓄積形メモリセル及びその作製方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するための本発明のゲート電荷蓄積形メモリセルは、
（Ａ）チャネル形成領域と、
（Ｂ）絶縁膜を介して該チャネル形成領域と対向して設けられた第１のゲート部と、
（Ｃ）該第１のゲート部と容量結合した第２のゲート部と、
（Ｄ）該チャネル形成領域と接して設けられ、互いに離間して設けられたソース／ドレイン領域と、
（Ｅ）少なくとも二端を有し、その内の一端が第１のゲート部に接続された非線形抵抗素子、
から成ることを特徴とする。尚、非線形抵抗素子の一端が第１のゲート部に接続されているとは、非線形抵抗素子の一端が第１のゲート部を兼ねている場合を含む。
【０００７】
本発明のゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子は二端子動作特性を有することが好ましい。ここで、二端子動作特性とは、ダイオードのように、２つの領域の間に流れる電流量がこれらの２つの領域の間の電圧によって一義的に決まる動作特性を指し、あるいは又、電界効果型トランジスタのように、４つの主領域（ソース領域、ドレイン領域、チャネル形成領域及びゲート部）があるものでは、例えば、ゲート部とドレイン領域とを接続し、ソース領域とドレイン領域との間を流れる電流が、ソース領域とドレイン領域との間の電圧によって一義的に決まる動作特性を意味する。尚、以下においても、二端子動作特性の意味は同様である。
【０００８】
本発明のゲート電荷蓄積形メモリセルにおける非線形抵抗素子は、順方向導通電圧と同極性であって、絶対値が順方向導通電圧の絶対値以上である第１の電圧が二端間に印加されると低抵抗状態となり、順方向導通電圧と同極性であって絶対値が該順方向導通電圧の絶対値未満である第２の電圧、あるいは順方向導通電圧と逆極性の電圧が二端間に印加されると高抵抗状態となる特性を有することが望ましい。尚、このような本発明のゲート電荷蓄積形メモリセルを、本発明のゲート電荷蓄積形メモリセルの第１の構成と呼ぶ。例えば、非線形抵抗素子がダイオードから成る場合、順方向導通電圧以上の第１の電圧が印加されると低抵抗状態になる特性を有するダイオードを用いることが好ましい。
【０００９】
本発明の第１の構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子は、更に、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値がこの逆方向導通電圧の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有することが望ましい。
【００１０】
このような特性を有する非線形抵抗素子として、ｐｎ接合ダイオードを挙げることができ、この場合、ｐｎ接合ダイオードは、ソース／ドレイン領域の導電型と同じ導電型の半導体領域、及び、ソース／ドレイン領域の導電型とは逆の導電型の半導体領域を有し、ソース／ドレイン領域の導電型とは逆の導電型の該半導体領域は非線形抵抗素子の一端に相当し、ソース／ドレイン領域の導電型と同じ導電型の該半導体領域は非線形抵抗素子の他端に相当する構成とすることが好ましい。非線形抵抗素子の高抵抗状態における抵抗値を一層大きくすることができるといった観点、あるいは又、非線形抵抗素子の逆方向導通電圧のバラツキを小さくし更には再現性を高めるといった観点から、ｐｎ接合ダイオードのｐｎ接合領域は単結晶半導体から形成されていることが好ましい。ｐｎ接合ダイオードから形成された非線形抵抗素子の逆方向導通電圧は、パンチスルー、雪崩崩壊、あるいは、ツェナー降服にて規定することができる。あるいは又、ｐｎ接合ダイオードはラテラルｐｎ接合を有することが、非線形抵抗素子の高抵抗状態における抵抗値を更に一層大きくすることができるといった観点、あるいは又、逆方向導通電圧のバラツキを更に小さくし更には再現性を一層高めるといった観点から望ましい。
【００１１】
あるいは又、このような特性を有する非線形抵抗素子として、電界効果型トランジスタを挙げることもでき、この場合、非線形抵抗素子の逆方向導通電圧は電界効果型トランジスタの閾値電圧によって制御することができる。
【００１２】
本発明の第１の構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子は、順方向導通電圧を小さくするといった観点から、ヘテロ接合ダイオードを挙げることもできる。
【００１３】
本発明のゲート電荷蓄積形メモリセルにおいては、前記容量結合は、第１のゲート部と第２のゲート部との間に誘電体膜を介在させることによって形成されていることが望ましい。誘電体膜としては、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮyを挙げることができる。
【００１４】
本発明の第１の構成に係るゲート電荷蓄積形メモリセルにおいては、少なくとも二端を有し、その内の一端が前記第１のゲート部に接続された第２の非線形抵抗素子を更に備えている構成とすることもできる。尚、このような本発明のゲート電荷蓄積形メモリセルを、本発明のゲート電荷蓄積形メモリセルの第２の構成と呼ぶ。この場合、第２の非線形抵抗素子は二端子動作特性を有することが好ましい。あるいは又、第２の非線形抵抗素子は、第２の順方向導通電圧と同極性であって、絶対値が第２の順方向導通電圧の絶対値以上である第５の電圧が二端間に印加されると低抵抗状態となり、第２の順方向導通電圧と同極性であって絶対値が該第２の順方向導通電圧の絶対値未満である第６の電圧、あるいは第２の順方向導通電圧とは逆極性の第７の電圧が二端間に印加されると高抵抗状態となる特性を有することが望ましい。
【００１５】
このような特性を有する第２の非線形抵抗素子として、第２の非線形抵抗素子は、ソース／ドレイン領域の導電型と同じ導電型の半導体領域、及び、ソース／ドレイン領域の導電型とは逆の導電型の半導体領域を有するｐｎ接合ダイオードから成り、ソース／ドレイン領域の導電型と同じ導電型の該半導体領域は第２の非線形抵抗素子の一端に相当し、ソース／ドレイン領域の導電型とは逆の導電型の該半導体領域は第２の非線形抵抗素子の他端に相当する構成とすることが好ましい。尚、第２の非線形抵抗素子の高抵抗状態における抵抗値を一層大きくすることができるといった観点から、ｐｎ接合ダイオードのｐｎ接合領域は単結晶半導体から形成されていることが好ましい。あるいは又、ｐｎ接合ダイオードはラテラルｐｎ接合を有することが、第２の非線形抵抗素子の高抵抗状態における抵抗値を更に一層大きくすることができるといった観点から望ましい。
【００１６】
更には、このような特性を有する第２の非線形抵抗素子として、順方向導通電圧を小さくするといった観点から、ヘテロ接合ダイオードを挙げることもできる。
【００１７】
本発明の第１の構成に係るゲート電荷蓄積形メモリセルにおいては、第２のゲート部はワード線に接続され、非線形抵抗素子の他端はビット線に接続され、一方のソース／ドレイン領域は読み出し線に接続されている構成とすることができる。尚、このような本発明のゲート電荷蓄積形メモリセルを、本発明のゲート電荷蓄積形メモリセルの第１Ａの構成と呼ぶ。尚、読み出し線は、ワード線と平行に設けてもよいし、ビット線と平行に設けてもよい。即ち、１本のワード線と１本の読み出し線に複数のゲート電荷蓄積形メモリセルを接続する構成としてもよいし、１本のビット線と１本の読み出し線に複数のゲート電荷蓄積形メモリセルを接続する構成としてもよい。更には、任意の位置に配置された任意の数のゲート電荷蓄積形メモリセルを、１本の読み出し線で接続してもよい。
【００１８】
本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第１のビット線電位とし、且つ、読み出し線を第１の読み出し線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を前記第１の電圧とすることで、非線形抵抗素子を低抵抗状態とし、以て、ビット線から非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することが好ましい。これによって、ゲート電荷蓄積形メモリセルに情報を書き込むことができる。
【００１９】
あるいは又、本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第２のビット線電位とし、且つ、読み出し線を第１の読み出し線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧（但し、その絶対値が逆方向導通電圧未満の電圧）とすることで、非線形抵抗素子を高抵抗状態のままとし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することが好ましい。これによって、ゲート電荷蓄積形メモリセルへの情報の書き込みを阻止することができる。
【００２０】
本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子は、更に、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値が該逆方向導通電圧の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有することが望ましい。尚、ワード線を第３のワード線電位とし、ビット線を第３のビット線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を前記第４の電圧とすることで、非線形抵抗素子を低抵抗状態とし、以て、ビット線から非線形抵抗素子を介して第１の極性とは逆の極性である第２の極性の電荷を第１のゲート部に移動させ、あるいは又、第１の極性の電荷を第１のゲート部から非線形抵抗素子を介してビット線に放電させ、以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状態とすることが好ましい。これによって、ゲート電荷蓄積形メモリセルに記憶された情報の消去を行うことができる。
【００２１】
本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子はｐｎ接合ダイオードから成り、該非線形抵抗素子は、第１のゲート部又は第１のゲート部の延在部に形成されていることが、構成の簡素化の観点から望ましい。ここで、ｐｎ接合ダイオードは、ソース／ドレイン領域の導電型と同じ導電型の半導体領域、及び、ソース／ドレイン領域の導電型とは逆の導電型の半導体領域を有し、ソース／ドレイン領域の導電型とは逆の導電型の該半導体領域は非線形抵抗素子の一端に相当し、ソース／ドレイン領域の導電型と同じ導電型の該半導体領域は非線形抵抗素子の他端に相当する構成とすることができる。
【００２２】
尚、このｐｎ接合ダイオードは、第１のゲート部あるいはその延在部がポリシリコン薄膜から形成されている場合には、このポリシリコン薄膜中に形成されたラテラルｐｎ接合を有する構成とすることもできる。更には、ポリシリコンを単結晶化して、少なくともｐｎ接合領域を単結晶化された部分に形成することが、即ち、ｐｎ接合ダイオードのｐｎ接合領域は単結晶半導体から形成されていることが、非線形抵抗素子の高抵抗状態における抵抗値を一層大きくすることができるといった観点、あるいは又、逆方向導通電圧のバラツキを小さくし更には再現性を高めるといった観点から望ましい。
【００２３】
あるいは又、本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子はヘテロ接合ダイオードから成り、該非線形抵抗素子は、第１のゲート部又は第１のゲート部の延在部に形成されている構成とすることが、順方向導通電圧を小さくするといった観点から、好ましい。
【００２４】
本発明の第２の構成に係るゲート電荷蓄積形メモリセルにおいては、更に、第２のゲート部はワード線に接続され、非線形抵抗素子の他端はビット線に接続され、一方のソース／ドレイン領域は読み出し線に接続され、第２の非線形抵抗素子の他端は消去線に接続されている構成とすることができる。尚、このような本発明のゲート電荷蓄積形メモリセルを、本発明のゲート電荷蓄積形メモリセルの第２Ａの構成と呼ぶ。尚、本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセル、あるいは又、後述する本発明の第２Ｂ、第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、例えばビット線に他端が接続された非線形抵抗素子を、第２の非線形抵抗素子と明確に区別するために、便宜上、第１の非線形抵抗素子と呼ぶ場合がある。また、これらの構成に係るゲート電荷蓄積形メモリセルにおいて、単に非線形抵抗素子という場合には、第１の非線形抵抗素子を意味する。
【００２５】
本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第１のビット線電位とし、読み出し線を第１の読み出し線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第１の非線形抵抗素子の他端との間を前記第１の電圧とすることで第１の非線形抵抗素子を低抵抗状態とし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、ビット線から第１の非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することが好ましい。これによって、ゲート電荷蓄積形メモリセルに情報を書き込むことができる。
【００２６】
あるいは又、本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第２のビット線電位とし、読み出し線を第１の読み出し線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第１の非線形抵抗素子の他端との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧（但し、その絶対値が第１の非線形抵抗素子における逆方向導通電圧未満の電圧）とすることで、第１の非線形抵抗素子を高抵抗状態のままとし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することが好ましい。これによって、ゲート電荷蓄積形メモリセルへの情報の書き込みを阻止することができる。
【００２７】
更には、本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、消去線に第２の消去線電位を印加することによって、第１のゲート部と第２の非線形抵抗素子の他端との間を前記第５の電圧とすることで、第２の非線形抵抗素子を低抵抗状態とし、第２の非線形抵抗素子を介して消去線から第１の極性とは逆極性である第２の極性の電荷を第１のゲート部に移動させ、あるいは又、第１の極性の電荷を第１のゲート部から第２の非線形抵抗素子を介して消去線に放電させ、以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状態とすることが好ましい。これによって、ゲート電荷蓄積形メモリセルに記憶された情報の消去を行うことができる。
【００２８】
各ゲート電荷蓄積形メモリセルにおいて第１の非線形抵抗素子の逆方向導通電圧にバラツキが存在すると、第１のゲート部に蓄積された電荷を消去した後の第１のゲート部における電荷にバラツキが生じる。このようなバラツキが生じると、読み出しマージンが減少すると共に、第１のゲート部への情報の書き込み時、短時間（高速）での書き込みにおいて、第１のゲート部に蓄積される電荷にもバラツキが生じる。然るに、第２の非線形抵抗素子の一端を第１のゲート部に接続し、他端を消去線に接続することによって、第１のゲート部に蓄積された電荷を消去したときに第１のゲート部に蓄積される電荷に生じるバラツキを小さく抑えることができる。その理由は、非線形抵抗素子の順方向導通電圧は一般に小さく、このため、逆方向導通電圧よりもばらつきを小さく制御できるからである。尚、消去線は、ワード線と平行に設けてもよいし、ビット線と平行に設けてもよい。即ち、１本のワード線と１本の消去線に複数のゲート電荷蓄積形メモリセルを接続する構成としてもよいし、１本のビット線と１本の消去線に複数のゲート電荷蓄積形メモリセルを接続する構成としてもよい。尚、後述する本発明の第２Ｂ及び第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいても消去線の配線構成を同様とすることができる。
【００２９】
本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子はｐｎ接合ダイオードから成り、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子は、第１のゲート部又は第１のゲート部の延在部に形成されていることが、構成の簡素化の面から好ましい。
【００３０】
この場合、第１の非線形抵抗素子は、ソース／ドレイン領域の導電型と同じ導電型の第１の半導体領域、及び、ソース／ドレイン領域の導電型とは逆の導電型の第２の半導体領域を有するｐｎ接合ダイオードから成り、該第２の半導体領域は第１の非線形抵抗素子の一端に相当し、該第２の半導体領域は第１の非線形抵抗素子の他端に相当する構成とすることが望ましい。一方、第２の非線形抵抗素子は、ソース／ドレイン領域の導電型と同じ導電型の第３の半導体領域、及び、ソース／ドレイン領域の導電型とは逆の導電型の第４の半導体領域を有するｐｎ接合ダイオードから成り、該第３の半導体領域は第２の非線形抵抗素子の一端に相当し、該第４の半導体領域は第２の非線形抵抗素子の他端に相当する構成とすることが好ましい。
【００３１】
尚、これらのｐｎ接合ダイオードのいずれか一方あるいは両方は、第１のゲート部あるいはその延在部がポリシリコン薄膜から形成されている場合には、このポリシリコン薄膜中に形成されたラテラルｐｎ接合を有する構成とすることもできる。更には、ポリシリコンを単結晶化して、少なくともｐｎ接合領域を単結晶化された部分に形成することが、即ち、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子を構成するｐｎ接合ダイオードのｐｎ接合領域は単結晶半導体から形成されていることが、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子の高抵抗状態における抵抗値を一層大きくすることができるといった観点、あるいは又、第１の非線形抵抗素子の逆方向導通電圧のバラツキを小さくし更には再現性を高めるといった観点から望ましい。
【００３２】
あるいは又、本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子はヘテロ接合ダイオードから成り、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子は、第１のゲート部又は第１のゲート部の延在部に形成されている構成とすることが、順方向導通電圧を小さくするといった観点から、好ましい。
【００３３】
本発明の第１の構成に係るゲート電荷蓄積形メモリセルにおいては、第２のゲート部はワード線に接続され、非線形抵抗素子の他端及び一方のソース／ドレイン領域はビット線に接続されている構成とすることもできる。尚、このような本発明のゲート電荷蓄積形メモリセルを、本発明のゲート電荷蓄積形メモリセルの第１Ｂの構成と呼ぶ。
【００３４】
本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第１のビット線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を前記第１の電圧とすることで、非線形抵抗素子を低抵抗状態とし、以て、ビット線から非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することが好ましい。これによって、ゲート電荷蓄積形メモリセルに情報を書き込むことができる。
【００３５】
あるいは又、本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第２のビット線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧（但し、その絶対値が逆方向導通電圧未満の電圧）とすることで、非線形抵抗素子を高抵抗状態のままとし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することが好ましい。これによって、ゲート電荷蓄積形メモリセルへの情報の書き込みを阻止することができる。
【００３６】
本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子は、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値が該逆方向導通電圧の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有することが好ましい。この場合、ワード線を第３のワード線電位とし、ビット線を第３のビット線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と非線形抵抗素子の他端との間を前記第４の電圧とすることで、非線形抵抗素子を低抵抗状態とし、ビット線から非線形抵抗素子を介して第１の極性とは逆の極性である第２の極性の電荷を第１のゲート部に移動させ、あるいは又、第１の極性の電荷を第１のゲート部から非線形抵抗素子を介してビット線に放電させ、以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状態とする構成とすることが望ましい。これによって、ゲート電荷蓄積形メモリセルに記憶された情報の消去を行うことができる。
【００３７】
本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子はｐｎ接合ダイオードから成り、該非線形抵抗素子は、第１のゲート部又は第１のゲート部の延在部に形成されていることが、構成の簡素化の観点から望ましい。ここで、ｐｎ接合ダイオードは、ソース／ドレイン領域の導電型と同じ導電型の半導体領域、及び、ソース／ドレイン領域の導電型とは逆の導電型の半導体領域を有し、ソース／ドレイン領域の導電型とは逆の導電型の該半導体領域は非線形抵抗素子の一端に相当し、ソース／ドレイン領域の導電型と同じ導電型の該半導体領域は非線形抵抗素子の他端に相当する構成とすることができる。
【００３８】
尚、このｐｎ接合ダイオードは、第１のゲート部あるいはその延在部がポリシリコン薄膜から形成されている場合には、このポリシリコン薄膜中に形成されたラテラルｐｎ接合を有する構成とすることもできる。更には、ポリシリコンを単結晶化して、少なくともｐｎ接合領域を単結晶化された部分に形成することが、即ち、ｐｎ接合ダイオードのｐｎ接合領域は単結晶半導体から形成されていることが、非線形抵抗素子の高抵抗状態における抵抗値を一層大きくすることができるといった観点、あるいは又、逆方向導通電圧のバラツキを小さくし更には再現性を高めるといった観点から望ましい。
【００３９】
あるいは又、本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子はヘテロ接合ダイオードから成り、該非線形抵抗素子は、第１のゲート部又は第１のゲート部の延在部に形成されている構成とすることが、順方向導通電圧を小さくするといった観点から、好ましい。
【００４０】
本発明の第２の構成に係るゲート電荷蓄積形メモリセルにおいては、更に、第２のゲート部はワード線に接続され、第１の非線形抵抗素子の他端及び一方のソース／ドレイン領域はビット線に接続され、第２の非線形抵抗素子の他端は消去線に接続されている構成とすることもできる。尚、このような本発明のゲート電荷蓄積形メモリセルを、本発明のゲート電荷蓄積形メモリセルの第２Ｂの構成と呼ぶ。
【００４１】
本発明の第２Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第１のビット線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第１の非線形抵抗素子の他端との間を前記第１の電圧とすることで第１の非線形抵抗素子を低抵抗状態とし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、ビット線から第１の非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することが好ましい。これによって、ゲート電荷蓄積形メモリセルに情報を書き込むことができる。
【００４２】
あるいは又、本発明の第２Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第２のビット線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第１の非線形抵抗素子の他端との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧（但し、その絶対値が第１の非線形抵抗素子における逆方向導通電圧未満の電圧）とすることで、第１の非線形抵抗素子を高抵抗状態のままとし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することが好ましい。これによって、ゲート電荷蓄積形メモリセルへの情報の書き込みを阻止することができる。
【００４３】
更には、本発明の第２Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、消去線に第２の消去線電位を印加することによって、第１のゲート部と第２の非線形抵抗素子の他端との間を前記第５の電圧とすることで、第２の非線形抵抗素子を低抵抗状態とし、第２の非線形抵抗素子を介して消去線から第１の極性とは逆極性である第２の極性の電荷を第１のゲート部に移動させ、あるいは又、第１の極性の電荷を第１のゲート部から第２の非線形抵抗素子を介して消去線に放電させ、以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状態とする構成とすることが望ましい。これによって、ゲート電荷蓄積形メモリセルに記憶された情報の消去を行うことができる。
【００４４】
本発明の第２Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子はｐｎ接合ダイオードから成り、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子は、第１のゲート部又は第１のゲート部の延在部に形成されていることが、構成の簡素化のために好ましい。
【００４５】
この場合、第１の非線形抵抗素子は、ソース／ドレイン領域の導電型と同じ導電型の第１の半導体領域、及び、ソース／ドレイン領域の導電型とは逆の導電型の第２の半導体領域を有するｐｎ接合ダイオードから成り、該第２の半導体領域は第１の非線形抵抗素子の一端に相当し、該第１の半導体領域は第１の非線形抵抗素子の他端に相当する構成とすることが好ましい。一方、第２の非線形抵抗素子は、ソース／ドレイン領域の導電型と同じ導電型の第３の半導体領域、及び、ソース／ドレイン領域の導電型とは逆の導電型の第４の半導体領域を有するｐｎ接合ダイオードから成り、該第３の半導体領域は第２の非線形抵抗素子の一端に相当し、該第４の半導体領域は第２の非線形抵抗素子の他端に相当する構成とすることが好ましい。
【００４６】
尚、これらのｐｎ接合ダイオードは、第１のゲート部あるいはその延在部がポリシリコン薄膜から形成されている場合には、このポリシリコン薄膜中に形成されたラテラルｐｎ接合を有する構成とすることもできる。更には、ポリシリコンを単結晶化して、少なくともｐｎ接合領域を単結晶化された部分に形成することが、即ち、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子を構成するｐｎ接合ダイオードのｐｎ接合領域は単結晶半導体から形成されていることが、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子の高抵抗状態における抵抗値を一層大きくすることができるといった観点、あるいは又、第１の非線形抵抗素子の逆方向導通電圧のバラツキを小さくし更には再現性を高めるといった観点から望ましい。
【００４７】
あるいは又、本発明の第２Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子はヘテロ接合ダイオードから成り、非線形抵抗素子及び／又は第２の非線形抵抗素子は、第１のゲート部又は第１のゲート部の延在部に形成されている構成とすることが、順方向導通電圧を小さくするといった観点から、好ましい。
【００４８】
本発明の第１の構成に係るゲート電荷蓄積形メモリセルにおいては、第２のゲート部はワード線に接続され、非線形抵抗素子の他端は一方のソース／ドレイン領域に接続され、該一方のソース／ドレイン領域はビット線に接続されている構成とすることができる。尚、このような本発明のゲート電荷蓄積形メモリセルを、本発明のゲート電荷蓄積形メモリセルの第１Ｃの構成と呼ぶ。ここで、非線形抵抗素子の他端が一方のソース／ドレイン領域に接続されているとは、非線形抵抗素子の他端が一方のソース／ドレイン領域を兼ねている場合を含む。
【００４９】
本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第１のビット線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と一方のソース／ドレイン領域との間を前記第１の電圧とすることで、非線形抵抗素子を低抵抗状態とし、以て、ビット線から一方のソース／ドレイン領域及び非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することが好ましい。これによって、ゲート電荷蓄積形メモリセルに情報を書き込むことができる。
【００５０】
あるいは又、本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第２のビット線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と一方のソース／ドレイン領域との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧（但し、その絶対値が逆方向導通電圧未満の電圧）とすることで、非線形抵抗素子を高抵抗状態のままとし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することが好ましい。これによって、ゲート電荷蓄積形メモリセルへの情報の書き込みを阻止することができる。
【００５１】
本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子は、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値が該逆方向導通電圧の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有することが好ましい。この場合、ワード線を第３のワード線電位とし、ビット線を第３のビット線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と一方のソース／ドレイン領域との間を前記第４の電圧とすることで、非線形抵抗素子を低抵抗状態とし、ビット線から一方のソース／ドレイン領域及び非線形抵抗素子を介して第１の極性とは逆の極性である第２の極性の電荷を第１のゲート部に移動させ、あるいは又、第１の極性の電荷を第１のゲート部から一方のソース／ドレイン領域及び非線形抵抗素子を介してビット線に放電させ、以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状態とする構成とすることが望ましい。これによって、ゲート電荷蓄積形メモリセルに記憶された情報の消去を行うことができる。
【００５２】
本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子はｐｎ接合ダイオードから成り、非線形抵抗素子の一端に相当する該ｐｎ接合ダイオードの領域（ソース／ドレイン領域の導電型とは逆の導電型を有するこのｐｎ接合ダイオードの領域）は一方のソース／ドレイン領域に形成されており、非線形抵抗素子の他端に相当する該ｐｎ接合ダイオードの領域（ソース／ドレイン領域の導電型と同じ導電型を有するこのｐｎ接合ダイオードの領域）は、一方のソース／ドレイン領域を兼ねている構成とすることができる。あるいは又、非線形抵抗素子はｐｎ接合ダイオードから成り、非線形抵抗素子の一端に相当する該ｐｎ接合ダイオードの領域（ソース／ドレイン領域の導電型とは逆の導電型を有するこのｐｎ接合ダイオードの領域）は、第１のゲート部を兼ねており、非線形抵抗素子の他端に相当する該ｐｎ接合ダイオードの領域（ソース／ドレイン領域の導電型と同じ導電型を有するこのｐｎ接合ダイオードの領域）は、一方のソース／ドレイン領域に延在する第１のゲート部の延在部に形成されている構成とすることができる。尚、このｐｎ接合ダイオードは、第１のゲート部あるいはその延在部がポリシリコン薄膜から形成されている場合には、このポリシリコン薄膜中に形成されたラテラルｐｎ接合を有する構成とすることもできるが、ポリシリコンを単結晶化して、少なくともｐｎ接合領域を単結晶化された部分に形成することが、即ち、非線形抵抗素子はｐｎ接合ダイオードから成り、そして、このｐｎ接合ダイオードのｐｎ接合領域は単結晶半導体から形成されていることが、非線形抵抗素子の高抵抗状態における抵抗値を一層大きくすることができるといった観点、あるいは又、逆方向導通電圧のバラツキを小さくし更には再現性を高めるといった観点から望ましい。あるいは又、非線形抵抗素子を形成するｐｎ接合ダイオードはラテラルｐｎ接合を有することが、非線形抵抗素子の高抵抗状態における抵抗値を更に一層大きくすることができるといった観点、あるいは又、非線形抵抗素子の逆方向導通電圧のバラツキを更に小さくし更には再現性を一層高めるといった観点から望ましい。
【００５３】
あるいは又、本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子はヘテロ接合ダイオードから成ることが、順方向導通電圧を小さくするといった観点から、好ましい。
【００５４】
更には、本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、逆方向導通電圧を所望の値に設定するために、非線形抵抗素子は電界効果型トランジスタから成る構成とすることができる。尚、非線形抵抗素子である電界効果型トランジスタは、一方のソース／ドレイン領域の表面領域に形成されている構成とすることが望ましい。あるいは又、非線形抵抗素子の一端に相当する電界効果型トランジスタの一方のソース／ドレイン部は、第１のゲート部に接続され、且つ、該電界効果型トランジスタのゲート部に接続されている構成とすることができる。
【００５５】
本発明の第２の構成に係るゲート電荷蓄積形メモリセルにおいては、第２のゲート部はワード線に接続され、第１の非線形抵抗素子の他端は一方のソース／ドレイン領域に接続され、該一方のソース／ドレイン領域はビット線に接続され、第２の非線形抵抗素子の他端は消去線に接続されている構成とすることもできる。尚、このような本発明のゲート電荷蓄積形メモリセルを、本発明のゲート電荷蓄積形メモリセルの第２Ｃの構成と呼ぶ。
【００５６】
本発明の第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第１のビット線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と一方のソース／ドレイン領域との間を前記第１の電圧とすることで、第１の非線形抵抗素子を低抵抗状態とし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、ビット線から一方のソース／ドレイン領域及び第１の非線形抵抗素子を介して第１の極性の電荷を第１のゲート部に移動させ、かかる第１の極性の電荷を第１のゲート部に蓄積することが好ましい。これによって、ゲート電荷蓄積形メモリセルに情報を書き込むことができる。
【００５７】
あるいは又、本発明の第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、ビット線を第２のビット線電位とし、且つ、消去線を第１の消去線電位とし、次いで、ワード線を第１のワード線電位から第２のワード線電位とすることによって、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と一方のソース／ドレイン領域との間を、前記第２の電圧若しくは順方向導通電圧と逆極性の電圧（但し、その絶対値が第１の非線形抵抗素子における逆方向導通電圧未満の電圧）とすることで、第１の非線形抵抗素子を高抵抗状態のままとし、且つ、第１のゲート部と第２のゲート部との容量結合に基づき第１のゲート部と第２の非線形抵抗素子の他端との間を前記第６の電圧若しくは第７の電圧とすることで第２の非線形抵抗素子を高抵抗状態とし、以て、第１のゲート部に蓄積された電荷の状態の変化を阻止することが好ましい。これによって、ゲート電荷蓄積形メモリセルへの情報の書き込みを阻止することができる。
【００５８】
更には、本発明の第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、消去線に第２の消去線電位を印加することによって、第１のゲート部と第２の非線形抵抗素子の他端との間を前記第５の電圧とすることで、第２の非線形抵抗素子を低抵抗状態とし、第２の非線形抵抗素子を介して消去線から第１の極性とは逆極性である第２の極性の電荷を第１のゲート部に移動させ、あるいは又、第１の極性の電荷を第１のゲート部から第２の非線形抵抗素子を介して消去線に放電させ、以て、第１のゲート部の電荷蓄積状態を第２の電荷蓄積状態とする構成とすることが好ましい。これによって、ゲート電荷蓄積形メモリセルに記憶された情報の消去を行うことができる。
【００５９】
本発明の第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、第１の非線形抵抗素子はｐｎ接合ダイオードから成り、第１の非線形抵抗素子の一端に相当する該ｐｎ接合ダイオードの領域は一方のソース／ドレイン領域に形成されており、第１の非線形抵抗素子の他端に相当する該ｐｎ接合ダイオードの領域は、一方のソース／ドレイン領域を兼ねている構成とすることができる。あるいは又、第１の非線形抵抗素子はｐｎ接合ダイオードから成り、第１の非線形抵抗素子の一端に相当する該ｐｎ接合ダイオードの領域は、第１のゲート部を兼ねており、第１の非線形抵抗素子の他端に相当する該ｐｎ接合ダイオードの領域は、一方のソース／ドレイン領域に延在する第１のゲート部の延在部に形成されている構成とすることができる。
【００６０】
また、第２の非線形抵抗素子はｐｎ接合ダイオードから成り、ソース／ドレイン領域の導電型と同じ導電型を有する該ｐｎ接合ダイオードの領域は第２の非線形抵抗素子の一端に相当し、ソース／ドレイン領域の導電型とは逆の導電型を有する該ｐｎ接合ダイオードの領域は第２の非線形抵抗素子の他端に相当する構成とすることもできる。更には、第２の非線形抵抗素子はｐｎ接合ダイオードから成り、第２の非線形抵抗素子は、第１のゲート部又は第１のゲート部の延在部に形成されている構成とすることもできる。
【００６１】
尚、本発明の第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいて、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子をｐｎ接合ダイオードから構成する場合、第１のゲート部あるいはその延在部がポリシリコン薄膜から形成されている場合には、このポリシリコン薄膜中に形成されたラテラルｐｎ接合を有する構成とすることもできる。更には、ポリシリコンを単結晶化して、少なくともｐｎ接合領域を単結晶化された部分に形成することが、即ち、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子を形成するｐｎ接合ダイオードのｐｎ接合領域は単結晶半導体から形成されていることが、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子の高抵抗状態における抵抗値を一層大きくすることができるといった観点、あるいは又、第１の非線形抵抗素子の逆方向導通電圧のバラツキを小さくし更には再現性を高めるといった観点から望ましい。尚、かかる単結晶化された部分に形成されたｐｎ接合領域はラテラルｐｎ接合を有することが、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子の高抵抗状態における抵抗値を更に一層大きくすることができるといった観点、あるいは又、第１の非線形抵抗素子の逆方向導通電圧のバラツキを更に小さくし更には再現性を一層高めるといった観点から望ましい。
【００６２】
あるいは又、本発明の第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、第１の非線形抵抗素子及び／又は第２の非線形抵抗素子はヘテロ接合ダイオードから成る構成とすることが、順方向導通電圧を小さくするといった観点から、好ましい。
【００６３】
更には、逆方向導通電圧を所望の値に設定するために、第１の非線形抵抗素子は電界効果型トランジスタから成る構成とすることもできる。この場合、第１の非線形抵抗素子である電界効果型トランジスタは、一方のソース／ドレイン領域の表面領域に形成されていることが好ましく、更には、第１の非線形抵抗素子の一端に相当する電界効果型トランジスタの一方のソース／ドレイン部は、第１のゲート部に接続され、且つ、該電界効果型トランジスタのゲート部に接続されていることが好ましい。
【００６４】
本発明の第１Ａ、第１Ｂ、第１Ｃ、第２Ａ、第２Ｂあるいは第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、ワード線に第２のワード線電位を印加するとき、他方のソース／ドレイン領域をチャネル形成領域に対して逆バイアスすることが好ましい。具体的には、第１のゲート部の電位から、第１のゲート部から見た閾値電圧の値を減じた値よりも、ゲート電荷蓄積形メモリセルがｎ型の場合には大きな電位を、また、ゲート電荷蓄積形メモリセルがｐ型の場合には小さな電位を、他方のソース／ドレイン領域に印加すればよい。あるいは又、ワード線に第２のワード線電位を印加するとき、他方のソース／ドレイン領域をチャネル形成領域に対して浮遊状態とすることが好ましい。具体的には、他方のソース／ドレイン領域に接続された例えば選択用トランジスタをオフにすればよい。以上によって、情報の書き込み時、即ち、第１のゲート部に電荷を蓄積する際、ゲート電荷蓄積形メモリセルのソース／ドレイン領域間を電流が流れることを確実に阻止することができ、ゲート電荷蓄積形メモリセルの消費電力の減少を図ることができる。
【００６５】
本発明の第１Ａ、第１Ｂ、第１Ｃ、第２Ａ、第２Ｂあるいは第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、第１のゲート部に蓄積すべき電荷が記憶された情報に相当し、記憶された情報は、第１のビット線電位の水準数に対応した情報である態様とすることができる。そして、この場合、ビット線に印加される第１のビット線電位の水準数は１であり、記憶された情報は２値情報である態様とすることもできるし、ビット線に印加される第１のビット線電位の水準数は２以上であり、記憶された情報は多値情報である態様とすることもできる。あるいは又、第１のゲート部に蓄積すべき電荷が記憶された情報に相当し、記憶された情報は、第２のワード線電位の水準数に対応した情報である態様とすることもできる。そして、この場合、ワード線に印加される第２のワード線電位の水準数は１であり、記憶された情報は２値情報である態様とすることもできるし、ワード線に印加される第２のワード線電位の水準数は２以上であり、記憶された情報は多値情報である態様とすることもできる。更には、第１のゲート部に蓄積すべき電荷が記憶された情報に相当し、記憶された情報は、第２のワード線電位と第１のビット線電位との間の電圧の水準数に対応した情報である態様とすることもできる。そして、この場合、第２のワード線電位と第１のビット線電位との間の電圧の水準数は１であり、記憶された情報は２値情報である態様とすることもできるし、第２のワード線電位と第１のビット線電位との間の電圧の水準数は２以上であり、記憶された情報は多値情報である態様とすることもできる。即ち、例えば、ビット線に印加される第１のビット線電位の水準数が２の場合、あるいは、ワード線に印加される第２のワード線電位の水準数が２の場合、更には、第２のワード線電位と第１のビット線電位との間の電圧の水準数が２の場合には、記憶される情報は３値情報となる。また、例えば、ビット線に印加される第１のビット線電位の水準数が３の場合、あるいは、ワード線に印加される第２のワード線電位の水準数が３の場合、更には、第２のワード線電位と第１のビット線電位との間の電圧の水準数が３の場合には、記憶される情報は４値情報となる。一般には、ビット線に印加される第１のビット線電位の水準数がＭの場合、あるいは、ワード線に印加される第２のワード線電位の水準数がＭの場合、更には、第２のワード線電位と第１のビット線電位との間の電圧の水準数がＭの場合には、記憶される情報は（Ｍ＋１）値情報となる。
【００６６】
上記の目的を達成するための本発明の第１の態様に係るゲート電荷蓄積形メモリセルの作製方法は、
（Ａ）チャネル形成領域と、
（Ｂ）絶縁膜を介して該チャネル形成領域と対向して設けられた第１のゲート部と、
（Ｃ）該第１のゲート部と容量結合した第２のゲート部と、
（Ｄ）該チャネル形成領域と接して設けられ、互いに離間して設けられたソース／ドレイン領域と、
（Ｅ）少なくとも二端を有し、その内の一端が第１のゲート部に接続された非線形抵抗素子と、
（Ｆ）該チャネル形成領域及び該ソース／ドレイン領域を取り囲む絶縁領域、から成るゲート電荷蓄積形メモリセルの作製方法であって、
（ａ）半導体層に絶縁領域を形成する工程と、
（ｂ）半導体層の表面に絶縁膜を形成した後、該絶縁膜上に第１のゲート部を形成し、併せて、該第１のゲート部から絶縁領域上に延びる第１のゲート部の延在部を形成する工程と、
（ｃ）半導体層にチャネル形成領域及びソース／ドレイン領域を形成し、併せて、少なくとも非線形抵抗素子の一部分を該第１のゲート部若しくは該第１のゲート部の延在部に形成する工程と、
（ｄ）該第１のゲート部の上方に第２のゲート部を形成する工程、
から成ることを特徴とする。この場合、非線形抵抗素子はダイオードであることが望ましい。尚、本発明の第１の態様に係るゲート電荷蓄積形メモリセルの作製方法に基づき、本発明の第１Ａ、第１Ｂ、第２Ａあるいは第２Ｂの構成に係るゲート電荷蓄積形メモリセルを作製することができる。
【００６７】
上記の目的を達成するための本発明の第２の態様に係るゲート電荷蓄積形メモリセルの作製方法は、
（Ａ）チャネル形成領域と、
（Ｂ）絶縁膜を介して該チャネル形成領域と対向して設けられた第１のゲート部と、
（Ｃ）該第１のゲート部と容量結合した第２のゲート部と、
（Ｄ）該チャネル形成領域と接して設けられ、互いに離間して設けられたソース／ドレイン領域と、
（Ｅ）少なくとも二端を有し、その内の一端が第１のゲート部に接続され、他端が一方のソース／ドレイン領域に接続された非線形抵抗素子と、
から成るゲート電荷蓄積形メモリセルの作製方法であって、
（ａ）半導体層の表面に絶縁膜を形成した後、該絶縁膜上に第１のゲート部を形成し、併せて、該第１のゲート部から半導体層のソース／ドレイン領域の一方の形成予定領域に延びる第１のゲート部の延在部を該絶縁膜上に形成する工程と、
（ｂ）半導体層にチャネル形成領域を形成し、イオン注入法にてソース／ドレイン領域を形成し、併せて、少なくとも非線形抵抗素子の一部分を該半導体層、該第１のゲート部若しくは該第１のゲート部の延在部に形成する工程と、
（ｃ）該第１のゲート部の上方に第２のゲート部を形成する工程、
から成ることを特徴とする。尚、本発明の第２の態様に係るゲート電荷蓄積形メモリセルの作製方法に基づき、本発明の第１Ｃあるいは第２Ｃの構成に係るゲート電荷蓄積形メモリセルを作製することができる。
【００６８】
本発明の第２の態様に係るゲート電荷蓄積形メモリセルの作製方法においては、非線形抵抗素子はダイオードであることが好ましい。この場合、ダイオードはｐｎ接合ダイオードから成り、非線形抵抗素子の他端に相当する該ｐｎ接合ダイオードの領域は、一方のソース／ドレイン領域を兼ねており、イオン注入法によるソース／ドレイン領域の形成の前あるいは後に、非線形抵抗素子の一端に相当する該ｐｎ接合ダイオードの領域を、一方のソース／ドレイン領域に形成する態様を挙げることができる。あるいは又、ダイオードはｐｎ接合ダイオードから成り、非線形抵抗素子の一端に相当する該ｐｎ接合ダイオードの領域は、第１のゲート部を兼ねており、イオン注入法によるソース／ドレイン領域の形成の前あるいは後に、非線形抵抗素子の他端に相当する該ｐｎ接合ダイオードの領域を、第１のゲート部の延在部にイオン注入法にて形成する態様とすることもできる。更には、ダイオードをヘテロ接合ダイオードから構成する態様とすることもできる。尚、ヘテロ接合ダイオードを、例えば、一方のソース／ドレイン領域の表面領域に形成された導体領域と、一方のソース／ドレイン領域から構成することができる。
【００６９】
あるいは又、本発明の第２の態様に係るゲート電荷蓄積形メモリセルの作製方法においては、非線形抵抗素子を電界効果型トランジスタから構成することもできる。この場合、非線形抵抗素子である電界効果型トランジスタを、ゲート電荷蓄積形メモリセルとは別の半導体層の領域に形成してもよいが、一方のソース／ドレイン領域の表面領域に形成することが好ましい。更には、非線形抵抗素子を構成する電界効果型トランジスタの一方のソース／ドレイン部を、第１のゲート部に接続し、且つ、電界効果型トランジスタのゲート部に接続することが望ましい。
【００７０】
本発明の第１若しくは第２の態様に係るゲート電荷蓄積形メモリセルの作製方法においては、容量結合は、第１のゲート部と第２のゲート部との間に、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮyから成る誘電体膜を介在させることによって形成されていることが好ましい。
【００７１】
［本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］
先ず、本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理を説明する。この本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの原理図を図１の（Ａ）に示し、等価回路を図１の（Ｂ）及び（Ｃ）に示す。尚、以下の説明においては、ｎ型のゲート電荷蓄積形メモリセルを例にとり説明するが、ｐ型のゲート電荷蓄積形メモリセルに関しては、電位等の変化が逆の変化となる点を除き、同様の動作をする。
【００７２】
本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルは、チャネル形成領域１５と、絶縁膜１２を介してこのチャネル形成領域１５と対向して設けられた第１のゲート部１３と、この第１のゲート部１３と容量結合した第２のゲート部１９と、チャネル形成領域１５と接して設けられ、互いに離間して設けられたソース／ドレイン領域１６，１７（ドレイン領域１６及びソース領域１７）と、二端を有する非線形抵抗素子３０から構成されている。ここで、非線形抵抗素子３０の一端は第１のゲート部１３に接続され、他端はビット線ＢＬに接続されている。また、第２のゲート部１９はワード線ＷＬに接続されており、一方のソース／ドレイン領域（ドレイン領域１６）は読み出し線ＲＬに接続されている。容量結合は、第１のゲート部１３と第２のゲート部１９との間に誘電体膜１８を介在させることによって形成されている。第１のゲート部１３は、一種のフローティングゲートである。
【００７３】
図１の（Ａ）及び（Ｂ）中、符号Ｃ1は、非線形抵抗素子３０の寄生容量ＣＤ1の容量値を表す。また、符号Ｃ0は、第１のゲート部１３と、誘電体膜１８と、第２のゲート部１９とによって構成されたコンデンサＣＤ0の容量値を示す。更には、符号ＣＤDは、一方のソース／ドレイン領域１６と、絶縁膜１２と、第１のゲート部１３とによって構成されたコンデンサを示す。更には、符号ＣＤCは、第１のゲート部１３と絶縁膜１２とチャネル形成領域１５とによって構成されたコンデンサを示し、符号ＣＤSは、第１のゲート部１３と絶縁膜１２と他方のソース／ドレイン領域１７とによって構成されたコンデンサを示す。コンデンサＣＤDの容量値ＣD、コンデンサＣＤCの容量値ＣC、コンデンサＣＤSの容量値ＣS、コンデンサＣＤ0の容量値Ｃ0、並びに非線形抵抗素子３０の寄生容量ＣＤ1の容量値Ｃ1は、ゲート電荷蓄積形メモリセルの構造や大きさ等によって多岐に変化する。以下においては、コンデンサＣＤD、ＣＤC及びＣＤSの容量値ＣD、ＣC及びＣSは無視できる程度に小さいと仮定し、コンデンサＣＤ0の容量Ｃ0及び非線形抵抗素子３０の寄生容量ＣＤ1の容量値Ｃ1のみを考慮して、ゲート電荷蓄積形メモリセルの動作原理を説明する。
【００７４】
非線形抵抗素子３０のＶ−Ｉ特性を、模式的に図２の（Ａ）に例示する。この非線形抵抗素子３０は、ＩF1の電流値に対してＶF1の電圧（順方向導通電圧）を示す順方向特性を有する。即ち、非線形抵抗素子３０は、二端子動作特性を有し、あるいは又、順方向導通電圧と同極性であって、絶対値が順方向導通電圧（ＶF1）の絶対値以上である第１の電圧が二端間に印加されると低抵抗状態となり、非線形抵抗素子３０を流れる電流は急増し、順方向導通電圧と同極性であって絶対値が順方向導通電圧（ＶF1）の絶対値未満である第２の電圧、あるいは順方向導通電圧と逆極性の電圧が二端間に印加されると高抵抗状態となる特性を有する。例えば、非線形抵抗素子をｐｎ接合ダイオードから構成する場合、ｋＴ／ｑの電圧増加に対して、電流はｅ倍増加する。更に、非線形抵抗素子３０は、順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧（ＶR1）の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、前記順方向導通電圧とは逆極性であって、しかも、絶対値が逆方向導通電圧（ＶR1）の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有する。即ち、逆方向導通電圧ＶR1迄の電圧に対しては小さな逆方向電流ＩR1が非線形抵抗素子３０に流れ、逆方向導通電圧ＶR1以下の逆方向電圧に対してはＩR2以下の逆方向電流が増加し、非線形抵抗素子３０を流れる電流は急増する。
【００７５】
本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、第１のゲート部１３に蓄積すべき電荷が記憶された情報に相当する。ゲート電荷蓄積形メモリセルの初期条件を、例えば、以下の表１のとおりとする。尚、表中、γは容量比で決まる比例定数である。
【００７６】
【表１】
第２のゲート部の電位（第１のワード線電位）：ＶWL1
第１のゲート部の電位                      ：γＶWL1
ビット線の電位                            ：ＶBL0
読み出し線の電位（第１の読み出し線電位）  ：ＶRL1
ソース領域の電位                          ：ＶS
【００７７】
尚、具体的には、ＶWL1、γＶWL1、ＶBL0、ＶRL1、ＶSの値は０ボルトに近い値とすればよい。
【００７８】
（情報の書き込み）
ゲート電荷蓄積形メモリセルに情報を書き込む場合、即ち、第１のゲート部１３に第１の極性である負の電荷ＱFを蓄積する場合、最初にビット線ＢＬの電位を第１のビット線電位ＶBL1とし、読み出し線の電位を第１の読み出し線電位ＶRL1のままとしておき、次いで、ワード線ＷＬの電位を第１のワード線電位ＶWL1から第２のワード線電位ＶWL2（≫ＶF1）とする。尚、第１のビット線電位ＶBL1はＶBL0と等しくしてもよい。即ち、ビット線ＢＬに印加される電位を変更しなくともよい。ここで、図１の（Ｂ）の点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCとすると、ＶA，ＶB，ＶCは、以下のとおりとなる。尚、書き込みの手順は、先ず、ビット線電位をＶBL0（例えば０）から第１のビット線電位ＶBL1若しくは後述する第２のビット線電位ＶBL2とし、次いで、ワード線電位を第１のワード線電位ＶWL1から第２のワード線電位ＶWL2とし、その後、ワード線電位を第２のワード線電位ＶWL2から第１のワード線電位ＶWL1に戻し、次いで、ビット線電位を第１のビット線電位ＶBL1若しくは第２のビット線電位ＶBL2からＶBL0に戻す。
【００７９】
【数１】
ＶA＝ＶWL2                                         （１−１）
ＶB＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL1）＋ＶBL1  （１−２）
ＶC＝ＶBL1                                         （１−３）
【００８０】
さて、式（１−２）は非線形抵抗素子３０が高抵抗状態であると仮定して計算されたものであるが、（ＶB−ＶBL1）の値がＶF1より大きくなれば、非線形抵抗素子３０は低抵抗状態になる。言い換えれば、以下の式（２）を満足するようにＶWL2，ＶBL1を選択すれば、即ち、第１のゲート部１３と非線形抵抗素子３０の他端との間を第１の電圧にすることによって、非線形抵抗素子３０は低抵抗状態になる。その結果、第１のゲート部１３は、初期の高抵抗でビット線ＢＬに接続されたフローティングに近い状態からビット線ＢＬと低抵抗で電気的に接続された状態となる。
【００８１】
【数２】
｜｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL1）｜＞｜ＶF1｜  （２）
【００８２】
以上の結果から、点Ｂから見た（即ち、第１のゲート部１３から見た）点Ａと点Ｂとの間の電位差ＶABは、以下の式（３）のとおりとなる。
【００８３】
【数３】
ＶAB≒ＶWL2−ＶF1−ＶBL1  （３）
【００８４】
次に、先ず、第２のゲート部１９の電位を第２のワード線電位ＶWL2から第１のワード線電位ＶWL1とし、その後、ビット線ＢＬの電位をＶBL0にする。その結果、非線形抵抗素子３０は高抵抗状態になる。そして、第１のゲート部１３は再び概ねフローティング状態となり、第１のゲート部１３には第１の極性である負の電荷ＱFが新たに蓄積される。尚、この負の電荷ＱFを第１のゲート部１３の電位に換算した値をＶINF（＜０）とすると、｜ＶINF｜が｜ＶR1｜−｜ＶBL1｜を越えるときには第１のゲート部１３とビット線ＢＬとの電位差はＶR1にクランプされる。第１のゲート部１３に蓄積されたかかる負の電荷（ＱF）が、ゲート電荷蓄積形メモリセルに記憶された情報に相当する。
【００８５】
上述の式（３）に示すように、点Ａと点Ｂとの間の電位差ＶABは、第２のワード線電位ＶWL2と第１のビット線電位ＶBL1との間の電圧に依存する。また、点Ａと点Ｂとの間の電位差ＶABは、コンデンサＣＤS，ＣＤC，ＣＤDの容量値が無視できないときは、ソース領域、チャネル形成領域及びドレイン領域の電位のそれぞれにも依存するが、ここでは、説明を簡単にするために、これ以上は言及しない。例えば、（１−１）第２のワード線電位ＶWL2と第１のビット線電位ＶBL1との間の電圧の水準数が１の場合、あるいは又、（２−１）第２のワード線電位ＶWL2を一定としたときに第１のビット線電位ＶBL1の水準数が１の場合、あるいは又、（３−１）第１のビット線電位ＶBL1を一定としたときに第２のワード線電位ＶWL2の水準数が１の場合、第１のゲート部１３に記憶された情報に相当する電荷は２値情報（”０”又は”１”）となる。あるいは又、第１のゲート部１３に蓄積される電荷量は、第２のワード線電位ＶWL2と第１のビット線電位ＶBL1との間の電圧に依存するので、（１−２）第２のワード線電位ＶWL2と第１のビット線電位ＶBL1との間の電圧の水準数を２以上とすることによって、あるいは又、（２−２）第２のワード線電位ＶWL2を一定としたときに第１のビット線電位ＶBL1の水準数を２以上とすることによって（例えば、ＶBL1，ＶBL1_1，ＶBL1_2，・・・，ＶBL2。ここで最低値をＶBL1、最高値をＶBL2とする）、あるいは又、（３−２）第１のビット線電位ＶBL1を一定としたときに第２のワード線電位ＶWL2の水準数を２以上とすることによって、第１のゲート部１３に蓄積される電荷を負の電荷ＱF，ＱF_1，ＱF_2，・・・とすることができる。即ち、第１のゲート部１３に記憶された情報を、（１−３）第２のワード線電位ＶWL2と第１のビット線電位ＶBL1との間の電圧の水準数に対応した多値情報、あるいは又、（２−３）ビット線に印加される第１のビット線電位の水準数に対応した多値情報、あるいは又、（３−３）ワード線に印加される第２のワード線電位の水準数に対応した多値情報とすることができる。尚、この結果、これらの負の電荷ＱF，ＱF_1，ＱF_2，・・・を第１のゲート部１３の電位に換算した値は、ＶINF，ＶINF_1，ＶINF_2，・・・となる。
【００８６】
一方、ゲート電荷蓄積形メモリセルへの情報の書き込みの際、或るゲート電荷蓄積形メモリセルには情報を書き込む必要がない場合、最初にビット線ＢＬの電位を第２のビット線電位ＶBL2とし、次いで、ワード線ＷＬの電位を第１のワード線電位ＶWL1から第２のワード線電位ＶWL2（≫ＶF1）とする。ここで、図１の（Ｂ）の点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCとすると、ＶA，ＶB，ＶCは、以下のとおりとなる。
【００８７】
【数４】
ＶA＝ＶWL2                                         （４−１）
ＶB＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）＋ＶBL2  （４−２）
ＶC＝ＶBL2                                         （４−３）
【００８８】
さて、式（４−２）において（ＶB−ＶC）［＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）］の値がＶF1未満であれば、非線形抵抗素子３０は高抵抗状態のままである。言い換えれば、第１のゲート部１３と非線形抵抗素子３０の他端との間を、順方向導通電圧（ＶF1）と同極性であって順方向導通電圧（ＶF1）の絶対値よりも小さな絶対値の電圧（第２の電圧）、若しくは、順方向導通電圧（ＶF1）と逆極性の電圧（但し、その絶対値が逆方向導通電圧ＶR1未満の電圧）とすることで、即ち、以下の式（５）を満足するようにＶBL2を選択すれば、非線形抵抗素子３０は高抵抗状態のままとなる。
【００８９】
【数５】
｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）＜ＶF1  （５）
【００９０】
その結果、第１のゲート部１３は、概ねフローティング状態のままであり、非線形抵抗素子３０の寄生容量ＣＤ1及びコンデンサＣＤ0の両端の電位差をＶ1，Ｖ2としたとき、Ｖ1，Ｖ2は以下のとおりとなる。
【００９１】
【数６】
Ｖ1＝｛Ｃ0／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）  （６−１）
Ｖ2＝｛Ｃ1／（Ｃ1＋Ｃ0）｝（ＶWL2−ＶBL2）  （６−２）
【００９２】
その後、先ず、第２のゲート部１９の電位を第２のワード線電位ＶWL2から第１のワード線電位ＶWL1とし、次に、ビット線ＢＬの電位をＶBL0にする。その結果、コンデンサＣＤ0及び非線形抵抗素子３０に一時的に誘起された電荷は放電され、第１のゲート部１３には何ら電荷が蓄積されない。言い換えれば、非線形抵抗素子３０を経由した電荷の充放電は無視できる程度に小さいので、第１のゲート部１３は初期の状態に戻る。即ち、ゲート電荷蓄積形メモリセルには情報は実質的に書き込まれない。
【００９３】
尚、情報の書き込み時、ゲート電荷蓄積形メモリセルのソース／ドレイン領域１６，１７間を電流が流れることを確実に阻止するために、他方のソース／ドレイン領域（ソース領域１７）をチャネル形成領域１５に対して逆バイアスすることが好ましい。具体的には、第１のゲート部１３の電位から、第１のゲート部１３から見た閾値電圧の値を減じた値よりも大きな電位を、他方のソース／ドレイン領域（ソース領域１７）に印加すればよい。あるいは又、他方のソース／ドレイン領域（ソース領域１７）をチャネル形成領域１５に対して浮遊状態とすることが好ましい。具体的には、他方のソース／ドレイン領域（ソース領域１７）に接続された例えば選択用トランジスタをオフにすればよい。
【００９４】
尚、スタンバイ状態においては、ワード線ＷＬの電位を、ゲート電荷蓄積形メモリセルがオン状態（ソース／ドレイン領域１６，１７間に電流が流れる状態）にはならない電位に保持する。具体的には、後述するＶth_L以下の電位とする。一方、同一ビット線ＢＬに接続された他のゲート電荷蓄積形メモリセルが動作している状態もあり得るので、ビット線ＢＬの電位がＶBL2であり、ゲート電荷蓄積形メモリセルの第１のゲート部１３に蓄積された電荷と等価の電位がＶINFである場合、当該ゲート電荷蓄積形メモリセルの非線形抵抗素子３０を流れる電流はＩR1であることが保証されていなければならない。従って、スタンバイ状態におけるワード線ＷＬの電位は、ＶBL2＋｛（Ｃ1＋Ｃ0）／Ｃ0｝×（｜ＶINF｜−｜ＶR1｜）以下であってはならない。尚、ＶINFは、ワード線ＷＬの電位が０ボルトのときの電位である。
【００９５】
（情報の読み出し）
ＱF／ＩR1よりも短い時間内においては、第１のゲート部１３に蓄積された情報を読み出すことができる。例えば、Ｃ0＝１×１０-15Ｆ、ＩR1＝１×１０-15Ａの場合、約１秒近くの間、情報を読み出すことができる。
【００９６】
第１のゲート部１３における電荷の蓄積の有無によって、ゲート電荷蓄積形メモリセルにおける閾値電圧が変化する。即ち、ゲート電荷蓄積形メモリセルに情報が蓄積されている場合、言い換えれば、第１のゲート部１３に負の電荷ＱFが蓄積されている場合、ゲート電荷蓄積形メモリセルの閾値電圧はプラス側にシフトする。かかる閾値電圧をＶth_Hとする。一方、ゲート電荷蓄積形メモリセルに情報が蓄積されていない場合、言い換えれば、第１のゲート部１３に電荷が蓄積されていない場合（正の電荷が蓄積されている場合もあり得る）、ゲート電荷蓄積形メモリセルの閾値電圧に変化はない（あるいは、マイナス側にシフトする場合もあり得る）。かかる閾値電圧をＶth_Lとする。ゲート電荷蓄積形メモリセルに蓄積された情報を読み出す場合には、ワード線、ビット線、読み出し線の電位を、例えば、表２のとおりとする。
【００９７】
【表２】
第２のゲート部の電位（ワード線電位）    ：ＶWL-R
ビット線の電位                          ：ＶBL-R
読み出し線の電位（第２の読み出し線電位）：ＶRL-R
ソース領域の電位                        ：ＶS
【００９８】
但し、第２のゲート部の電位（ワード線電位）ＶWL-Rは、Ｖth_L＜ＶWL-R＜Ｖth_Hを満足する電位とする。一方、読み出し線ＲＬの電位である第２の読み出し線電位ＶRL-Rは０．５ボルト乃至電源電位Ｖddまでの値とする。また、ビット線の電位ＶBL-Rは、ＶBL0＜ＶBL-R＜ＶBL2を満足する値とすればよい。
【００９９】
その結果、非線形抵抗素子３０は高抵抗状態のままである。また、ゲート電荷蓄積形メモリセルに情報が蓄積されている場合、ゲート電荷蓄積形メモリセルはオフ状態のままである。一方、ゲート電荷蓄積形メモリセルに情報が蓄積されていない場合には、ゲート電荷蓄積形メモリセルはオン状態になる。従って、ゲート電荷蓄積形メモリセルのソース／ドレイン領域１６，１７を流れる電流の有無を検出することによって、ゲート電荷蓄積形メモリセルに情報が蓄積されているか否かを判断することができる。
【０１００】
尚、第１のゲート部１３に記憶された情報が多値情報の場合、即ち、第１のゲート部１３に負の電荷ＱF，ＱF_1，ＱF_2，・・・が蓄積されている場合、ゲート電荷蓄積形メモリセルの閾値電圧はプラス側にシフトする。尚、説明上、｜ＱF｜＞｜ＱF_1｜＞｜ＱF_2｜・・・とする。そして、かかる閾値電圧をＶth_H，Ｖth_1，Ｖth_2，・・・とする。ゲート電荷蓄積形メモリセルに蓄積された情報を読み出す場合には、先ず、ワード線ＷＬの電位をＶth_(N-1)とＶth_Nの間の電位にする。ここで、Ｎ＝１の場合には、Ｖth_HとＶth_Lの間の電位にする。尚、「Ｎ」は多値情報のＮ番目の水準であって最も高い水準を表す。その結果、ゲート電荷蓄積形メモリセルにＮ番目の水準の情報が蓄積されている場合、ゲート電荷蓄積形メモリセルはオフ状態のままである。一方、ゲート電荷蓄積形メモリセルに情報が蓄積されていない場合、あるいは、ゲート電荷蓄積形メモリセルに（Ｎ−１）番目の水準以下の情報が蓄積されている場合には、ゲート電荷蓄積形メモリセルはオン状態になる。従って、ゲート電荷蓄積形メモリセルのソース／ドレイン領域１６，１７を流れる電流の有無を検出することによって、ゲート電荷蓄積形メモリセルにＮ番目の水準の情報が蓄積されているか否かを判断することができる。
【０１０１】
（情報の消去）
情報が書き込まれた、即ち負の電荷ＱFが第１のゲート部１３に蓄積されたゲート電荷蓄積形メモリセルに対して情報を消去する場合には、ワード線ＷＬに（ｎ型のゲート電荷蓄積形メモリセルにおいては）第３のワード線電位である負の電位ＶWL3を印加する一方、ビット線ＢＬに第３のビット線電位ＶBL3の電位を印加する。このとき、非線形抵抗素子３０の逆方向導通電圧ＶR1が式（７−１）を満足すれば、即ち、ワード線ＷＬを第３のワード線電位ＶWL3とし、ビット線ＢＬを第３のビット線電位ＶBL3とすることによって、第１のゲート部１３と第２のゲート部１９との容量結合に基づき第１のゲート部１３と非線形抵抗素子３０の他端との間を前記第４の電圧とすることで、非線形抵抗素子３０は低抵抗状態となり、第１のゲート部１３にビット線ＢＬから非線形抵抗素子３０を介して第１の極性とは逆の極性である第２の極性の電荷、即ち正の電荷が供給され、あるいは又、第１の極性の電荷を第１のゲート部１３から非線形抵抗素子３０を介してビット線ＢＬに放電させる。これによって、第１のゲート部１３は０乃至正に帯電した状態（第２の電荷蓄積状態）となり、第１のゲート部の電荷蓄積状態は変化し、情報は消去される。尚、ゲート電荷蓄積形メモリセルに対して情報を消去しない場合には、ビット線ＢＬにＶBL1の電位を印加する。このとき、非線形抵抗素子３０の逆方向導通電圧ＶR1が式（７−２）を満足すれば、即ち、ワード線ＷＬを第３のワード線電位ＶWL3とし、ビット線ＢＬを第１のビット線電位ＶBL1とすることによって、第１のゲート部１３と第２のゲート部１９との容量結合に基づき第１のゲート部１３と非線形抵抗素子３０の他端との間を前記第３の電圧とすることで、非線形抵抗素子３０は高抵抗状態のままとなり、非線形抵抗素子３０には一方のソース／ドレイン領域１６からは何ら電荷は供給されず、第１のゲート部１３は負の電荷ＱFを保持する。
【０１０２】
【数７】
｜ＶR1｜＜｜｛（Ｃ0）／（Ｃ1＋Ｃ0）｝（ＶWL3−ＶBL3）｜  （７−１）
｜ＶR1｜＞｜｛（Ｃ0）／（Ｃ1＋Ｃ0）｝（ＶWL3−ＶBL1）｜  （７−２）
【０１０３】
［本発明の第１Ｂ若しくは第１Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］
次に、本発明の第１Ｂ若しくは第１Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理を説明する。本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルの原理図を図３の（Ａ）に示し、等価回路を図３の（Ｂ）及び（Ｃ）に示す。また、本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルの原理図を図４の（Ａ）に示し、等価回路を図４の（Ｂ）に示す。尚、以下の説明においては、ｎ型のゲート電荷蓄積形メモリセルを例にとり説明するが、ｐ型のゲート電荷蓄積形メモリセルに関しては、電位等の変化が逆の変化となる点を除き、同様の動作をする。
【０１０４】
本発明の第１Ｂ及び第１Ｃの構成に係るゲート電荷蓄積形メモリセルは、非線形抵抗素子３０の他端の接続あるいは一方のソース／ドレイン領域１６の接続が、本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルと相違している。その他の構成は本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルと同じである。即ち、本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子３０の他端及び一方のソース／ドレイン領域１６はビット線ＢＬに接続されている。また、本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、非線形抵抗素子の他端３０は一方のソース／ドレイン領域１６に接続され、この一方のソース／ドレイン領域１６はビット線ＢＬに接続されている。
【０１０５】
図１の（Ｂ）に示した本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルにおける等価回路と異なり、図３の（Ｂ）に示した本発明の第１Ｂあるいは第１Ｃの構成に係るゲート電荷蓄積形メモリセルにおける等価回路においては、符号Ｃ1は、一方のソース／ドレイン領域１６と、絶縁膜１２と、第１のゲート部１３とによって構成されたコンデンサＣＤDと非線形抵抗素子３０の寄生容量との並列合成容量値を示す。尚、合成容量値Ｃ1は、通常、コンデンサＣＤC及びＣＤSの容量値よりも大きいことが多いので、以降の議論では、コンデンサＣＤCの容量値ＣC及びコンデンサＣＤSの容量値ＣSは省略する。尚、非線形抵抗素子３０のＶ−Ｉ特性は、図２の（Ａ）に例示したと同様とすることができる。
【０１０６】
本発明の第１Ｂ若しくは第１Ｃの構成に係るゲート電荷蓄積形メモリセルにおいても、第１のゲート部１３に蓄積された電荷が記憶された情報に相当する。ゲート電荷蓄積形メモリセルの初期条件を、例えば、以下の表３のとおりとする。尚、具体的には、ＶWL1、γＶWL1、ＶBL0、ＶSの値は０ボルトに近い値とすればよい。
【０１０７】
【表３】
第２のゲート部の電位（第１のワード線電位）：ＶWL1
第１のゲート部の電位                      ：γＶWL1
ビット線の電位                            ：ＶBL0
ソース領域の電位                          ：ＶS
【０１０８】
（情報の書き込み）
ゲート電荷蓄積形メモリセルに情報を書き込む場合の動作原理は、本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理にて説明したと同じであるが故に、詳細な説明は省略する。
【０１０９】
（情報の読み出し）
第１のゲート部１３における電荷の蓄積の有無によって、ゲート電荷蓄積形メモリセルにおける閾値電圧が変化する。ゲート電荷蓄積形メモリセルに情報が蓄積されている場合の閾値電圧をＶth_Hとする。一方、ゲート電荷蓄積形メモリセルに情報が蓄積されていない場合の閾値電圧をＶth_Lとする。ゲート電荷蓄積形メモリセルに蓄積された情報を読み出す場合には、ワード線及びビット線の電位を、例えば、表４のとおりとする。
【０１１０】
【表４】
第２のゲート部の電位（ワード線電位）    ：ＶWL-R
ビット線の電位                          ：ＶBL-R
ソース領域の電位                        ：ＶS
【０１１１】
但し、第２のゲート部の電位（ワード線電位）ＶWL-Rは、Ｖth_L＜ＶWL-R＜Ｖth_Hを満足する電位とする。また、ビット線の電位ＶBL-Rは、ＶBL0＜ＶBL-R＜ＶBL2を満足する値とすればよい。
【０１１２】
その結果、非線形抵抗素子３０は高抵抗状態のままである。また、ゲート電荷蓄積形メモリセルに情報が蓄積されている場合、ゲート電荷蓄積形メモリセルはオフ状態のままである。一方、ゲート電荷蓄積形メモリセルに情報が蓄積されていない場合には、ゲート電荷蓄積形メモリセルはオン状態になる。従って、ゲート電荷蓄積形メモリセルのソース／ドレイン領域１６，１７を流れる電流の有無を検出することによって、ゲート電荷蓄積形メモリセルに情報が蓄積されているか否かを判断することができる。
【０１１３】
（情報の消去）
ゲート電荷蓄積形メモリセルに蓄積された情報を消去する場合の動作原理は、本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理にて説明したと同じであるが故に、詳細な説明は省略する。
【０１１４】
また、第１のゲート部１３に記憶された情報が多値情報の場合の動作原理も、基本的には、本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理と同様とすることができるので、詳細な説明は省略する。
【０１１５】
［本発明の第１Ａ、第１Ｂ若しくは第１Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その２）］
本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、ゲート電荷蓄積形メモリセルの構造や大きさ等に依存して、コンデンサＣＤDの容量値ＣD、コンデンサＣＤCの容量値ＣC、コンデンサＣＤSの容量値ＣS、並びに非線形抵抗素子３０の寄生容量ＣＤ1の容量値Ｃ1は無視できる程度に小さい場合もある。以下、コンデンサＣＤ0の容量値Ｃ0のみを考慮した場合のゲート電荷蓄積形メモリセルの動作原理を説明する。この場合、容量比で決まる比例定数γは１に近い値となる。尚、非線形抵抗素子３０のＶ−Ｉ特性は、図２の（Ａ）に例示したと同様とすることができる。また、本発明の第１Ｂ及び第１Ｃに係るゲート電荷蓄積形メモリセルの動作原理も、基本的には、以下に説明する本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理と同様であるので、本発明の第１Ｂ及び第１Ｃに係るゲート電荷蓄積形メモリセルの動作原理に関しての説明は省略する。
【０１１６】
ゲート電荷蓄積形メモリセルの初期条件は、例えば、上述の表１のとおりとすることができる。
【０１１７】
（情報の書き込み）
ゲート電荷蓄積形メモリセルに情報を書き込む場合の手順は、［本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様とすればよい。尚、図１の（Ｂ）の点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCは、以下のとおりとなる。
【０１１８】
【数８】
ＶA＝ＶWL2    （８−１）
ＶB＝γＶWL2  （８−２）
ＶC＝ＶBL1    （８−３）
【０１１９】
さて、（ＶB−ＶBL1）の値がＶF1より大きくなれば、非線形抵抗素子３０は低抵抗状態になる。言い換えれば、以下の式（９）を満足するようにＶWL2，ＶBL1を選択すれば、即ち、第１のゲート部１３と非線形抵抗素子３０の他端との間を第１の電圧にすることによって、非線形抵抗素子３０は低抵抗状態になる。その結果、第１のゲート部１３は、初期の高抵抗でビット線ＢＬに接続されたフローティングに近い状態からビット線ＢＬと低抵抗で電気的に接続された状態となる。
【０１２０】
【数９】
｜γＶWL2−ＶBL1｜＞｜ＶF1｜  （９）
【０１２１】
以上の結果から、点Ｂから見た（即ち、第１のゲート部１３から見た）点Ａと点Ｂとの間の電位差ＶABは、以下の式（１０）のとおりとなる。
【０１２２】
【数１０】
ＶAB≒ＶWL2−ＶF1−ＶBL1  （１０）
【０１２３】
次に、先ず、第２のゲート部１９の電位を第２のワード線電位ＶWL2から第１のワード線電位ＶWL1とし、その後、ビット線ＢＬの電位をＶBL0にする。その結果、非線形抵抗素子３０は高抵抗状態になる。そして、第１のゲート部１３は再び概ねフローティング状態となり、第１のゲート部１３には第１の極性である負の電荷ＱFが新たに蓄積される。尚、この負の電荷ＱFを第１のゲート部１３の電位に換算した値をＶINF（＜０）とすると、｜ＶINF｜が｜ＶR1｜−｜ＶBL1｜を越えるときには第１のゲート部１３とビット線ＢＬとの電位差はＶR1にクランプされる。第１のゲート部１３に蓄積されたかかる負の電荷（ＱF）が、ゲート電荷蓄積形メモリセルに記憶された情報に相当する。
【０１２４】
一方、ゲート電荷蓄積形メモリセルへの情報の書き込みの際、或るゲート電荷蓄積形メモリセルには情報を書き込む必要がない場合、最初にビット線ＢＬの電位を第２のビット線電位ＶBL2とし、次いで、ワード線ＷＬの電位を第１のワード線電位ＶWL1から第２のワード線電位ＶWL2（≫ＶF1）とする。ここで、図１の（Ｂ）の点Ａ，Ｂ，Ｃにおける電位をＶA，ＶB，ＶCとすると、ＶA，ＶB，ＶCは、以下のとおりとなる。
【０１２５】
【数１１】
ＶA＝ＶWL2    （１１−１）
ＶB＝γＶWL2  （１１−２）
ＶC＝ＶBL2    （１１−３）
【０１２６】
さて、（ＶB−ＶC）［＝γＶWL2−ＶBL2］の値がＶF1未満であれば、非線形抵抗素子３０は高抵抗状態のままである。言い換えれば、第１のゲート部１３と非線形抵抗素子３０の他端との間を、順方向導通電圧（ＶF1）と同極性であって順方向導通電圧（ＶF1）の絶対値よりも小さな絶対値の電圧（第２の電圧）、若しくは、順方向導通電圧（ＶF1）と逆極性の電圧（但し、その絶対値が逆方向導通電圧ＶR1未満の電圧）とすることで、即ち、以下の式（１２）を満足するようにＶBL2を選択すれば、非線形抵抗素子３０は高抵抗状態のままとなる。その結果、第１のゲート部１３は、概ねフローティング状態のままとなる。
【０１２７】
【数１２】
γＶWL2−ＶBL2＜ＶF1  （１２）
【０１２８】
その後、先ず、第２のゲート部１９の電位を第２のワード線電位ＶWL2から第１のワード線電位ＶWL1とし、次に、ビット線の電位をＶBL0にする。その結果、コンデンサＣＤ0に一時的に誘起された電荷は放電され、第１のゲート部１３には何ら電荷が蓄積されない。言い換えれば、非線形抵抗素子３０を経由した電荷の充放電は無視できる程度に小さいので、第１のゲート部１３は初期の状態に戻る。即ち、ゲート電荷蓄積形メモリセルには情報は実質的に書き込まれない。
【０１２９】
尚、情報の書き込み時、ゲート電荷蓄積形メモリセルのソース／ドレイン領域１６，１７間を電流が流れることを確実に阻止するために、他方のソース／ドレイン領域（ソース領域１７）をチャネル形成領域１５に対して逆バイアスすることが好ましい。あるいは又、他方のソース／ドレイン領域（ソース領域１７）をチャネル形成領域１５に対して浮遊状態とすることが好ましい。具体的には、［本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様の操作を行えばよい。
【０１３０】
尚、スタンバイ状態においては、ワード線ＷＬの電位を、ゲート電荷蓄積形メモリセルがオン状態（ソース／ドレイン領域１６，１７間に電流が流れる状態）にはならない電位に保持する。具体的には、後述するＶth_L以下の電位とする。一方、同一ビット線ＢＬに接続された他のゲート電荷蓄積形メモリセルが動作している状態もあり得るので、ビット線ＢＬの電位がＶBL2であり、ゲート電荷蓄積形メモリセルの第１のゲート部１３の電位がＶINFであっても、当該ゲート電荷蓄積形メモリセルの非線形抵抗素子３０を流れる電流はＩR1であることが保証されていなければならない。従って、スタンバイ状態におけるワード線ＷＬの電位は、ＶBL2＋（｜ＶINF｜−｜ＶR1｜）以下であってはならない。
【０１３１】
（情報の読み出し）
情報の読み出しにおける動作原理は、［本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様とすればよいので、詳細な説明は省略する。
【０１３２】
（情報の消去）
情報が書き込まれた、即ち負の電荷ＱFが第１のゲート部１３に蓄積されたゲート電荷蓄積形メモリセルに対して情報を消去する場合には、ワード線ＷＬに（ｎ型のゲート電荷蓄積形メモリセルにおいては）第３のワード線電位である負の電位ＶWL3を印加する一方、ビット線ＢＬに第３のビット線電位ＶBL3の電位を印加する。このとき、非線形抵抗素子３０の逆方向導通電圧ＶR1が式（１３−１）を満足すれば、即ち、ワード線ＷＬを第３のワード線電位ＶWL3とし、ビット線ＢＬを第３のビット線電位ＶBL3とすることによって、第１のゲート部１３と第２のゲート部１９との容量結合に基づき第１のゲート部１３と非線形抵抗素子３０の他端との間を前記第４の電圧とすることで、非線形抵抗素子３０は低抵抗状態となり、第１のゲート部１３にビット線ＢＬから非線形抵抗素子３０を介して第１の極性とは逆の極性である第２の極性の電荷、即ち正の電荷が供給され、あるいは又、第１の極性の電荷を第１のゲート部１３から非線形抵抗素子３０を介してビット線ＢＬに放電させる。これによって、第１のゲート部１３は０乃至正に帯電した状態（第２の電荷蓄積状態）となり、第１のゲート部の電荷蓄積状態は変化し、情報は消去される。尚、ゲート電荷蓄積形メモリセルに対して情報を消去しない場合には、ビット線ＢＬにＶBL1の電位を印加する。このとき、非線形抵抗素子３０の逆方向導通電圧ＶR1が式（１３−２）を満足すれば、即ち、ワード線ＷＬを第３のワード線電位ＶWL3とし、ビット線ＢＬを第１のビット線電位ＶBL1とすることによって、第１のゲート部１３と第２のゲート部１９との容量結合に基づき第１のゲート部１３と非線形抵抗素子３０の他端との間を前記第３の電圧とすることで、非線形抵抗素子３０は高抵抗状態のままとなり、非線形抵抗素子３０には一方のソース／ドレイン領域１６からは何ら電荷は供給されず、第１のゲート部１３は負の電荷ＱFを保持する。
【０１３３】
【数１３】
｜ＶR1｜＜｜ＶWL3−ＶBL3｜  （１３−１）
｜ＶR1｜＞｜ＶWL3−ＶBL1｜  （１３−２）
【０１３４】
尚、第１のゲート部１３に記憶された情報が多値情報の場合の情報の書き込み動作原理及び読み出し原理も、先に説明したと同様であるので、詳細な説明は省略する。
【０１３５】
［本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］
次に、本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理を説明する。本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルの原理図を図５の（Ａ）に示し、等価回路を図５の（Ｂ）に示す。尚、以下の説明においては、ｎ型のゲート電荷蓄積形メモリセルを例にとり説明するが、ｐ型のゲート電荷蓄積形メモリセルに関しては、電位等の変化が逆の変化となる点を除き、同様の動作をする。
【０１３６】
本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルは第２の非線形抵抗素子３３を備え、この第２の非線形抵抗素子３３の一端が第１のゲート部１３に接続され、他端が消去線ＥＬに接続されている点を除き、本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルと同じ構成を有する。以下の説明においては、一方のソース／ドレイン領域１６と、絶縁膜１２と、第１のゲート部１３とによって構成されたコンデンサＣＤDの容量値、第１のゲート部１３と絶縁膜１２とチャネル形成領域１５とによって構成されたコンデンサＣＤCの容量値、第１のゲート部１３と絶縁膜１２と他方のソース／ドレイン領域１７とによって構成されたコンデンサＣＤSの容量値、第２の非線形抵抗素子３３の寄生容量の容量値は、無視できる程度に小さいと仮定し、コンデンサＣＤ0の容量値Ｃ0及び非線形抵抗素子３０の寄生容量ＣＤ1の容量値Ｃ1のみを考慮して、ゲート電荷蓄積形メモリセルの動作原理を説明する。
【０１３７】
第２の非線形抵抗素子３３のＶ−Ｉ特性を、模式的に図２の（Ｂ）に例示する。この第２の非線形抵抗素子３３は、ＩF2の電流値に対してＶF2の電圧（第２の順方向導通電圧）を示す順方向特性を有する。即ち、第２の非線形抵抗素子３３は、二端子動作特性を有し、あるいは又、第２の順方向導通電圧（ＶF2）と同極性であって、絶対値が第２の順方向導通電圧（ＶF2）の絶対値以上である第５の電圧が二端間に印加されると低抵抗状態となり、第２の順方向導通電圧（ＶF2）と同極性であって絶対値が第２の順方向導通電圧（ＶF2）の絶対値未満である第６の電圧、あるいは第２の順方向導通電圧とは逆極性の第７の電圧が二端間に印加されると高抵抗状態となる特性を有する。
【０１３８】
本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルにおいても、第１のゲート部１３に蓄積された電荷が記憶された情報に相当する。ゲート電荷蓄積形メモリセルの初期条件を、例えば、以下の表５のとおりとする。尚、表中、γは容量比で決まる比例定数である。
【０１３９】
【表５】
第２のゲート部の電位（第１のワード線電位）：ＶWL1
第１のゲート部の電位                      ：γＶWL1
ビット線の電位                            ：ＶBL0
読み出し線の電位（第１の読み出し線電位）  ：ＶRL1
消去線の電位                              ：ＶEL0
ソース領域の電位                          ：ＶS
【０１４０】
尚、具体的には、ＶWL1、γＶWL1、ＶBL0、ＶRL1、ＶEL0、ＶSの値は０ボルトに近い値とすればよい。
【０１４１】
（情報の書き込み）
ゲート電荷蓄積形メモリセルに情報を書き込む場合、即ち、第１のゲート部１３に第１の極性である負の電荷ＱFを蓄積する場合の動作原理は、［本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様とすればよいので、詳細な説明は省略する。尚、消去線ＥＬの電位を第１の消去線電位ＶEL1とする。ゲート電荷蓄積形メモリセルに情報を書き込む場合、第２の非線形抵抗素子３３は高抵抗状態であることが保証されなければならない。従って、図１の（Ｂ）の点Ｂと同様の点における電位をＶB［式（１−２）参照］としたとき、（ＶEL1−ＶB）の値はＶF2より小さくなければならず、しかも、第１の非線形抵抗素子３０が低抵抗状態となった後の図１の（Ｂ）の点Ｂと同様の点における電位を（ＶF1＋ＶBL1）としたとき、｛ＶEL1−（ＶF1＋ＶBL1）｝の値はＶF2より小さくなければならない。言い換えれば、以下の式（１４−１）及び式（１４−２）を満足するようにＶEL1を選択すれば、即ち、第１のゲート部１３と第２の非線形抵抗素子３３の他端との間を第６の電圧若しくは第７の電圧にすることによって、第２の非線形抵抗素子３３は高抵抗状態になる。更には、ゲート電荷蓄積形メモリセルへの情報の書き込みを阻止する場合にも、第２の非線形抵抗素子３３は高抵抗状態であることが保証されなければならない。従って、図１の（Ｂ）の点Ｂと同様の点における電位をＶB［式（４−２）参照］としたとき、（ＶEL1−ＶB）の値はＶF2より小さくなければならない。言い換えれば、以下の式（１４−３）を満足するようにＶEL1を選択すれば、即ち、第１のゲート部１３と第２の非線形抵抗素子３３の他端との間を第６の電圧若しくは第７の電圧にすることによって、第２の非線形抵抗素子３３は高抵抗状態になる。尚、情報の書き込み後の待機状態にあっても第２の非線形抵抗素子３３が高抵抗状態であるためには、以下の式（１４−４）の条件も満足するようにＶEL1を設定する。
【０１４２】
【数１４】
0004075115.tif 000002
【０１４３】
（情報の読み出し）
情報の読み出しにおける動作原理は、［本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様であるので詳細な説明は省略する。尚、第１のゲート部１３の電位ＶINFと消去線ＥＬの電位との間の電圧が、第６の電圧若しくは第７の電圧となるような電位を消去線ＥＬに印加し、第２の非線形抵抗素子３３を高抵抗状態のままとすればよい。
【０１４４】
（情報の消去）
情報が書き込まれた、即ち負の電荷ＱFが第１のゲート部１３に蓄積されたゲート電荷蓄積形メモリセルに対して情報を消去する場合には、消去線ＥＬに第２の消去線電位ＶEL2（＞ＶF2）の電位を印加する。即ち、第１のゲート部１３と第２の非線形抵抗素子３３の他端との間を前記第５の電圧とすることで、第２の非線形抵抗素子３３を低抵抗状態とし、第２の非線形抵抗素子３３を介して消去線ＥＬから第１の極性とは逆極性である第２の極性の電荷を第１のゲート部１３に移動させ、あるいは又、第１の極性の電荷を第１のゲート部１３から第２の非線形抵抗素子３３を介して消去線ＥＬに放電させ、以て、第１のゲート部１３の電荷蓄積状態を第２の電荷蓄積状態とすることができ、第１のゲート部１３の電荷蓄積状態は変化し、情報は消去される。
【０１４５】
尚、第１のゲート部１３に記憶された情報が多値情報の場合の情報の書き込み動作原理及び読み出し原理は、先に説明した［本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様であるので、詳細な説明は省略する。
【０１４６】
［本発明の第２Ｂ若しくは第２Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］
次に、本発明の第２Ｂ若しくは第２Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理を説明する。本発明の第２Ｂの構成に係るゲート電荷蓄積形メモリセルの原理図を図６の（Ａ）に示し、等価回路を図６の（Ｂ）に示す。また、本発明の第２Ｃの構成に係るゲート電荷蓄積形メモリセルの原理図を図７の（Ａ）に示し、等価回路を図７の（Ｂ）に示す。尚、以下の説明においては、ｎ型のゲート電荷蓄積形メモリセルを例にとり説明するが、ｐ型のゲート電荷蓄積形メモリセルに関しては、電位等の変化が逆の変化となる点を除き、同様の動作をする。
【０１４７】
本発明の第２Ｂ及び第２Ｃの構成に係るゲート電荷蓄積形メモリセルは第２の非線形抵抗素子３３を備え、この第２の非線形抵抗素子３３の一端が第１のゲート部１３に接続され、他端が消去線ＥＬに接続されている点を除き、本発明の第１Ｂ及び第１Ｃの構成に係るゲート電荷蓄積形メモリセルの構成と同じである。尚、第２の非線形抵抗素子３３のＶ−Ｉ特性は、図２の（Ｂ）に例示したと同様とすることができる。以下の説明においては、第２の非線形抵抗素子３３の寄生容量の容量値を無視し、更には、［本発明の第１Ｂ若しくは１Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］にて説明したと同様に、一方のソース／ドレイン領域１６と、絶縁膜１２と、第１のゲート部１３とによって構成されたコンデンサＣＤDと非線形抵抗素子３０の寄生容量との合成容量値Ｃ1、並びに、第１のゲート部１３と、誘電体膜１８と、第２のゲート部１９とによって構成されたコンデンサＣＤ0の容量値Ｃ0のみを考慮して、ゲート電荷蓄積形メモリセルの動作説明を行う。
【０１４８】
本発明の第２Ｂ若しくは第２Ｃの構成に係るゲート電荷蓄積形メモリセルにおいても、第１のゲート部１３に蓄積された電荷が記憶された情報に相当する。ゲート電荷蓄積形メモリセルの初期条件は、例えば、以下の表６のとおりとする。尚、具体的には、ＶWL1、γＶWL1、ＶBL0、ＶS、ＶEL0の値は０ボルトに近い値とすればよい。
【０１４９】
【表６】
第２のゲート部の電位（第１のワード線電位）：ＶWL1
第１のゲート部の電位                      ：γＶWL1
ビット線の電位                            ：ＶBL0
ソース領域の電位                          ：ＶS
消去線の電位                              ：ＶEL0
【０１５０】
（情報の書き込み）
ゲート電荷蓄積形メモリセルに情報を書き込む場合、即ち、第１のゲート部１３に第１の極性である負の電荷ＱFを蓄積する場合の動作原理は、［本発明の第１Ｂ若しくは１Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様とすればよいので、詳細な説明は省略する。尚、消去線ＥＬの電位を第１の消去線電位ＶEL1とする。また、ゲート電荷蓄積形メモリセルに情報を書き込む場合の動作原理は、本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理にて説明したと同様とすることができるが故に、詳細な説明は省略する。
【０１５１】
（情報の読み出し）
情報の読み出しにおける動作原理は、［本発明の第１Ｂ若しくは１Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様とすることができるので詳細な説明は省略する。尚、第１のゲート部１３の電位ＶINFと消去線ＥＬの電位との間の電圧が、第６の電圧若しくは第７の電圧となるような電位を消去線ＥＬに印加し、第２の非線形抵抗素子３３を高抵抗状態のままとすればよい。
【０１５２】
（情報の消去）
情報が書き込まれた、即ち負の電荷ＱFが第１のゲート部１３に蓄積されたゲート電荷蓄積形メモリセルに対して情報を消去する場合には、消去線ＥＬに第２の消去線電位ＶEL2（＞ＶF2）の電位を印加する。即ち、第１のゲート部１３と第２の非線形抵抗素子３３の他端との間を前記第５の電圧とすることで、第２の非線形抵抗素子３３を低抵抗状態とし、第２の非線形抵抗素子３３を介して消去線ＥＬから第１の極性とは逆極性である第２の極性の電荷を第１のゲート部１３に移動させ、あるいは又、第１の極性の電荷を第１のゲート部１３から第２の非線形抵抗素子３３を介して消去線ＥＬに放電させ、以て、第１のゲート部１３の電荷蓄積状態を第２の電荷蓄積状態とすることができ、第１のゲート部１３の電荷蓄積状態は変化し、情報は消去される。
【０１５３】
尚、第１のゲート部１３に記憶された情報が多値情報の場合の情報の書き込み動作原理及び読み出し原理は、先に説明した［本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様であるので、詳細な説明は省略する。
【０１５４】
［本発明の第２Ａ、第２Ｂ若しくは第２Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その２）］
本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルにおいては、ゲート電荷蓄積形メモリセルの構造や大きさ等に依存して、コンデンサＣＤDの容量値、コンデンサＣＤCの容量値、コンデンサＣＤSの容量値、非線形抵抗素子３０の寄生容量の容量値、第２の非線形抵抗素子３３の寄生容量の容量値は無視できる程度に小さい場合もある。以下、コンデンサＣＤ0の容量値Ｃ0のみを考慮した場合のゲート電荷蓄積形メモリセルの動作原理を説明する。尚、第２の非線形抵抗素子３０のＶ−Ｉ特性は、図２の（Ｂ）に例示したと同様とすることができる。また、本発明の第２Ｂ及び第２Ｃに係るゲート電荷蓄積形メモリセルの動作原理も、基本的には、以下に説明する本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理と同様であるので、本発明の第２Ｂ及び第２Ｃに係るゲート電荷蓄積形メモリセルの動作原理に関しての説明は省略する。
【０１５５】
ゲート電荷蓄積形メモリセルの初期条件は、例えば、上述の表５のとおりとすることができる。
【０１５６】
（情報の書き込み）
ゲート電荷蓄積形メモリセルに情報を書き込む場合、即ち、第１のゲート部１３に第１の極性である負の電荷ＱFを蓄積する場合の動作原理は、［本発明の第１Ａ、第１Ｂ若しくは第１Ｃの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その２）］と同様とすればよいので、詳細な説明は省略する。尚、消去線ＥＬの電位を第１の消去線電位ＶEL1とする。ゲート電荷蓄積形メモリセルに情報を書き込む場合、第２の非線形抵抗素子３３は高抵抗状態であることが保証されなければならない。従って、図１の（Ｂ）の点Ｂと同様の点における電位をＶB［式（８−２）参照］としたとき、（ＶEL1−ＶB）はＶF2の値より小さくなければならず、しかも、第１の非線形抵抗素子３０が低抵抗状態となった後の図１の（Ｂ）の点Ｂと同様の点における電位を（ＶF1＋ＶBL1）としたとき、｛ＶEL1−（ＶF1＋ＶBL1）｝の値はＶF2の値よりも小さくなければならない。言い換えれば、以下の式（１５−１）及び式（１５−２）を満足するようにＶEL1を選択すれば、即ち、第１のゲート部１３と第２の非線形抵抗素子３３の他端との間を第６の電圧若しくは第７の電圧にすることによって、第２の非線形抵抗素子３３は高抵抗状態になる。更には、ゲート電荷蓄積形メモリセルへの情報の書き込みを阻止する場合にも、第２の非線形抵抗素子３３は高抵抗状態であることが保証されなければならない。従って、図１の（Ｂ）の点Ｂと同様の点における電位をＶB［式（１１−２）参照］としたとき、（ＶEL1−ＶB）の値はＶF2の値より小さくなければならない。言い換えれば、やはり、以下の式（１５−１）を満足するようにＶEL1を選択すれば、即ち、第１のゲート部１３と第２の非線形抵抗素子３３の他端との間を第６の電圧若しくは第７の電圧にすることによって、第２の非線形抵抗素子３３は高抵抗状態になる。尚、情報の書き込み後の待機状態にあっても第２の非線形抵抗素子３３が高抵抗状態であるためには、以下の式（１５−３）の条件も満足するようにＶEL1を設定する。
【０１５７】
【数１５】
ＶEL1＜γＶWL2＋ＶF2           （１５−１）
ＶEL1＜ＶF1＋ＶBL1＋ＶF2       （１５−２）
ＶEL1＜γＶWL1＋ＶF2＋ＶINF    （１５−３）
【０１５８】
尚、情報の書き込み時、ゲート電荷蓄積形メモリセルのソース／ドレイン領域１６，１７間を電流が流れることを確実に阻止するために、他方のソース／ドレイン領域（ソース領域１７）をチャネル形成領域１５に対して逆バイアスすることが好ましい。あるいは又、他方のソース／ドレイン領域（ソース領域１７）をチャネル形成領域１５に対して浮遊状態とすることが好ましい。具体的には、［本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様の操作を行えばよい。
【０１５９】
（情報の読み出し）
情報の読み出しにおける動作原理は、［本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様とすればよいので、詳細な説明は省略する。尚、第１のゲート部１３の電位ＶINFと消去線ＥＬの電位との間の電圧が、第６の電圧若しくは第７の電圧となるような電位を消去線ＥＬに印加し、第２の非線形抵抗素子３３を高抵抗状態のままとすればよい。
【０１６０】
（情報の消去）
情報が書き込まれた、即ち負の電荷ＱFが第１のゲート部１３に蓄積されたゲート電荷蓄積形メモリセルに対して情報を消去する場合には、消去線ＥＬに第２の消去線電位ＶEL2（＞ＶF2）の電位を印加する。即ち、第１のゲート部１３と第２の非線形抵抗素子３３の他端との間を前記第５の電圧とすることで、第２の非線形抵抗素子３３を低抵抗状態とし、第２の非線形抵抗素子３３を介して消去線ＥＬから第１の極性とは逆極性である第２の極性の電荷を第１のゲート部１３に移動させ、あるいは又、第１の極性の電荷を第１のゲート部１３から第２の非線形抵抗素子３３を介して消去線ＥＬに放電させ、以て、第１のゲート部１３の電荷蓄積状態を第２の電荷蓄積状態とすることができ、第１のゲート部１３の電荷蓄積状態は変化し、情報は消去される。
【０１６１】
尚、第１のゲート部１３に記憶された情報が多値情報の場合の情報の書き込み動作原理及び読み出し原理は、先に説明した［本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの動作原理の説明（その１）］と同様であるので、詳細な説明は省略する。
【０１６２】
以上のように、本発明のゲート電荷蓄積形メモリセルにおいては、第１のゲート部、第２のゲート部及び非線形抵抗素子を組み合わせることによって、簡素な構造のＤＲＡＭゲインセルを得ることができ、しかも、その製造プロセスは左程複雑になることがなく、従来のフラッシュメモリの製造プロセスの若干の延長で製造することが可能である。また、本発明の第１Ｂあるいは第１Ｃの構成に係るゲート電荷蓄積形メモリセルにおいては、外部配線数や端子部の面積の増加を抑制することができる。しかも、従来のＤＲＡＭのような複雑な構造のキャパシタが不要であり、補助的に必要な場合があるかもしれないが、従来のＤＲＡＭに必要とされるキャパシタが原理的には不要である。従って、本発明のゲート電荷蓄積形メモリセルにおいては、セル面積が大幅に増加することもない。
【０１６３】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【０１６４】
（実施の形態１）
実施の形態１は、本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルに関し、更には、本発明の第１の態様に係るゲート電荷蓄積形メモリセルの作製方法に関する。実施の形態１のゲート電荷蓄積形メモリセルの等価回路を図１の（Ｂ）及び（Ｃ）に示し、模式的な一部断面図を図８の（Ａ）及び（Ｂ）に示す。また、隣接する２つのゲート電荷蓄積形メモリセルにおける第１のゲート部１３、第１のゲート部の延在部１３Ａ、チャネル形成領域１５、ドレイン領域１６、ソース領域１７、非線形抵抗素子３０の模式的な配置図を図９の（Ａ）に示す。尚、図８の（Ａ）は、図９の（Ａ）の矢印Ａ−Ａに沿った模式的な一部断面図であり、図８の（Ｂ）は、図９の（Ａ）の矢印Ｂ−Ｂに沿った模式的な一部断面図である。
【０１６５】
実施の形態１のゲート電荷蓄積形メモリセルは、チャネル形成領域１５と、所謂ゲート絶縁膜である絶縁膜１２を介してチャネル形成領域１５と対向して設けられた第１のゲート部１３と、第１のゲート部１３と容量結合した第２のゲート部１９と、チャネル形成領域１５と接して設けられ、互いに離間して設けられたソース／ドレイン領域１６，１７（ドレイン領域１６及びソース領域１７）と、二端を有する非線形抵抗素子３０から構成されている。容量結合は、第１のゲート部１３と第２のゲート部１９との間に誘電体膜１８を介在させることによって形成されている。尚、参照番号１０は半導体基板であり、参照番号１０Ａは、必要に応じて半導体基板１０の表面に設けられたウエルであり、ゲート電荷蓄積形メモリセルがｎチャネル型の場合にはｐ型、ｐチャネル型の場合にはｎ型である。尚、図８以外の図面においては、図面の簡素化のためにウエルを表示していない。また、参照番号１１は素子分離領域であり、参照番号１４はエッチングストップ層であり、参照番号２０は層間絶縁層である。
【０１６６】
実施の形態１においては、第２のゲート部１９はワード線ＷＬに接続され、一方のソース／ドレイン領域（ドレイン領域１６）は読み出し線（ＲＬ）２２に接続されている。尚、各実施の形態においては、第２のゲート部１９は、ワード線ＷＬと共通領域を有する。
【０１６７】
非線形抵抗素子３０の一端は第１のゲート部１３に接続され、他端はビット線（ＢＬ）２１に接続されている。この非線形抵抗素子３０は、二端子動作特性を有し、更に具体的には、図２の（Ａ）に示したように、非線形抵抗素子３０は、順方向導通電圧（ＶF1）と同極性であって、絶対値が順方向導通電圧（ＶF1）の絶対値以上である第１の電圧が二端間に印加されると低抵抗状態となり、順方向導通電圧（ＶF1）と同極性であって絶対値が順方向導通電圧（ＶF1）の絶対値未満である第２の電圧、あるいは順方向導通電圧（ＶF1）と逆極性の電圧が二端間に印加されると高抵抗状態となる特性を有する。更に、非線形抵抗素子３０は、順方向導通電圧（ＶF1）とは逆極性であって、しかも、絶対値が逆方向導通電圧（ＶR1）の絶対値未満である第３の電圧が二端間に印加されると高抵抗状態となり、順方向導通電圧（ＶF1）とは逆極性であって、しかも、絶対値が逆方向導通電圧（ＶR1）の絶対値以上である第４の電圧が二端間に印加されると低抵抗状態となる特性を有する。
【０１６８】
即ち、非線形抵抗素子３０は、所定の電圧が印加されると低抵抗状態になる特性を有する。具体的には、非線形抵抗素子３０は、逆方向導通電圧ＶR1が規定の値に制御されたダイオード、より具体的には、ｐｎ接合ダイオードから構成されている。逆方向導通電圧ＶR1の制御は、ツェナー降服現象や雪崩降服現象を応用して行うことができる。
【０１６９】
このｐｎ接合ダイオードから構成された非線形抵抗素子３０は、絶縁領域（実施の形態１においては、ＬＯＣＯＳ構造あるいはトレンチ構造を有する素子分離領域１１の絶縁膜）上に延在する第１のゲート部の延在部１３Ａに形成されている。ｐｎ接合ダイオードは、ソース／ドレイン領域１６，１７の導電型と同じ導電型の半導体領域３１、及び、ソース／ドレイン領域１６，１７の導電型とは逆の導電型の半導体領域（実施の形態１においては第１のゲート部の延在部１３Ａ）を有する。そして、ソース／ドレイン領域１６，１７の導電型とは逆の導電型の半導体領域である第１のゲート部の延在部１３Ａは、非線形抵抗素子３０の一端に相当する。一方、ソース／ドレイン領域１６，１７の導電型と同じ導電型の半導体領域３１は、非線形抵抗素子３０の他端に相当する。具体的には、例えばｎ型の不純物を含む半導体領域３１が第１のゲート部の延在部１３Ａ（ｐ+形の不純物を含む）に形成されており、第１のゲート部の延在部１３Ａ内にラテラルｐｎ接合が形成されている。非線形抵抗素子３０の他端に相当する半導体領域３１はビット線（ＢＬ）２１に接続されている。尚、図９の（Ａ）において、ｐｎ接合領域は第１のゲート部１３の端部の延長線上に位置するが、第１のゲート部の延在部１３Ａにおける不純物濃度及び半導体領域３１における不純物濃度、あるいは又、不純物導入時に用いられるマスクの形状に依存してｐｎ接合領域の位置は変化し得る。
【０１７０】
以下、図８及び図９の（Ａ）に示した実施の形態１のゲート電荷蓄積形メモリセルの作製方法を、半導体基板１０等の模式的な一部断面図である図１０〜図１２を参照して説明する。尚、図１０の（Ａ）、図１１の（Ａ）及び図１２の（Ａ）は、図９の（Ａ）の矢印Ａ−Ａに沿ったと同様の部分における模式的な一部断面図であり、図１０の（Ｂ）、図１１の（Ｂ）及び図１２の（Ｂ）は、図９の（Ａ）の矢印Ｂ−Ｂに沿ったと同様の部分における模式的な一部断面図である。
【０１７１】
［工程−１００］
先ず、半導体基板１０に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領域１１を公知の方法に基づき形成する。次いで、チャネル形成領域１５を設けるために、ｐ型不純物を半導体基板１０にイオン注入する。その後、半導体基板１０の表面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う方法にて処理し、ゲート絶縁膜に相当する絶縁膜１２を半導体基板１０の表面に形成する。次に、例えばｐ型不純物をドーピングしたシリコン薄膜１３Ｐ（ポリシリコン薄膜であってもよいし、アモルファスシリコン薄膜であってもよい）を全面にＣＶＤ法にて成膜した後、少なくとも第１のゲート部１３及び第１のゲート部の延在部１３Ａの平面形状と同じ平面形状が残るように、シリコン層１３Ｐをパターニングする。その後、後述する誘電体１８の膜厚よりも厚いＳｉＯ2等から成るエッチングストップ層１４を堆積させる。次いで、後に形成すべき第１のゲート部の延在部１３Ａの平面形状と同じ平面形状が残るように、エッチングストップ層１４をパターニングする（図９の（Ｂ）、図１０の（Ａ）及び（Ｂ）参照）。尚、パターニングされたシリコン薄膜１３Ｐ及びエッチングストップ層１４の模式的且つ部分的な配置図を、図９の（Ｂ）に示す。尚、図９の（Ｂ）において、第１のゲート部１３を形成すべきシリコン薄膜１３Ｐの領域には斜線を付した。また、第１のゲート部の延在部１３Ａを形成すべきシリコン薄膜１３Ｐの領域を一点鎖線で囲んだ。更には、ドレイン領域を形成すべきシリコン薄膜１３Ｐの領域、チャネル形成領域を形成すべきシリコン薄膜１３Ｐの領域、ソース領域を形成すべきシリコン薄膜１３Ｐの領域を、点線で囲んだ。
【０１７２】
［工程−１１０］
その後、誘電体膜１８として機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮyから成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あるいはプラズマ窒化法にて全面に成膜する。次に、例えばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ法にて全面に成膜した後、かかるポリシリコン層、誘電体膜１８、シリコン薄膜１３Ｐを１つのエッチング用マスク（図示せず）を用いて漸次パターニングする。これによって、第２のゲート部１９及び第１のゲート部１３を形成する。尚、第１のゲート部１３はシリコン薄膜から形成され、第２のゲート部１９はポリシリコン層から形成されている。また、第１のゲート部１３の下方にはチャネル形成領域１５が形成される。このとき、パターニングされたエッチングストップ層１４の下に、第１のゲート部の延在部１３Ａを構成するシリコン薄膜１３Ｐが残される。即ち、平面的に見て、第２のゲート部１９の外側にも第１のゲート部の延在部１３Ａが形成される（図１１の（Ａ）及び（Ｂ）参照）。更には、第２のゲート部１９の下方には、第１のゲート部の延在部１３Ａの一部分が形成される。尚、第２のゲート部１９はワード線ＷＬと共通領域を有する。
【０１７３】
［工程−１２０］
その後、例えばｎ型不純物をイオン注入法にて半導体基板１０及び第１のゲート部の延在部１３Ａの一部分にイオン注入する。これによって、ドレイン領域１６及びソース領域１７を形成し、併せて、第１のゲート部１３の延在部１３Ａの一部分に半導体領域３１を形成する（図１２の（Ａ）及び（Ｂ）参照）。こうして、ｐｎ接合ダイオードから成り、ｐｎ接合領域を有する非線形抵抗素子３０を形成することができる。
【０１７４】
［工程−１３０］
次に、例えばＳｉＯ2から成る層間絶縁層２０をＣＶＤ法にて全面に成膜した後、ドレイン領域１６及び半導体領域３１の上方の層間絶縁層２０に開口部を形成する。そして、かかる開口部内を含む層間絶縁層２０上に、例えばアルミニウム系合金から成る配線層をスパッタ法にて成膜し、かかる配線層をパターニングすることによって、非線形抵抗素子３０の他端である半導体領域３１と電気的に接続されたビット線（ＢＬ）２１、及び、ドレイン領域１６と電気的に接続された読み出し線（ＲＬ）２２を形成する。こうして、図８及び図９の（Ａ）に示した構成のゲート電荷蓄積形メモリセルを得ることができる。
【０１７５】
（実施の形態２）
実施の形態２は実施の形態１の変形である。実施の形態２が実施の形態１と相違する点は、非線形抵抗素子３０であるｐｎ接合ダイオードのｐｎ接合領域（ラテラルｐｎ接合の領域）が単結晶半導体から形成されている点にある。実施の形態２のゲート電荷蓄積形メモリセルのその他の構成は、実施の形態１のゲート電荷蓄積形メモリセルの構成と同様とすることができる。以下、実施の形態２のゲート電荷蓄積形メモリセルの作製方法を説明する。
【０１７６】
［工程−２００］
先ず、実施の形態１の［工程−１００］と同様にして、半導体基板１０に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領域１１、半導体基板１０へのｐ型不純物のイオン注入、絶縁膜１２の形成を行う。次に、シリコン薄膜を半導体基板１０に形成する。
【０１７７】
［工程−２１０］
そして、少なくとも第１のゲート部１３及び非線形抵抗素子３０を形成すべき第１のゲート部の延在部１３Ａに相当するシリコン薄膜に、例えばＳｉをイオン注入して、アモルファス化する。その後、必要に応じて、ＳｉＯ2やＳｉxＮyから成る保護膜を堆積させ、次いで、不活性ガス雰囲気中で半導体基板１０を６００〜８００゜Ｃにて１〜３時間、加熱する。これによって、第１のゲート部１３及び非線形抵抗素子を形成すべき第１のゲート部の延在部１３Ａに相当するシリコン薄膜の部分は単結晶化し、あるいは又、大粒径化し、単結晶半導体領域となる。次に、この単結晶半導体領域に、例えばｐ型不純物をイオン注入する。その後、実施の形態１の［工程−１００］と同様にして単結晶化されたシリコン薄膜をパターニングし、更に、後述する形成する誘電体１８の膜厚よりも厚いＳｉＯ2等から成るエッチングストップ層１４を堆積させる。次いで、後に形成すべき第１のゲート部の延在部１３Ａの平面形状と同じ平面形状が残るように、エッチングストップ層１４をパターニングする。
【０１７８】
［工程−２２０］
次いで、誘電体膜１８として機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮyから成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あるいはプラズマ窒化法にて全面に成膜する。次に、例えばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ法にて全面に成膜した後、かかるポリシリコン層、誘電体膜１８、シリコン薄膜を１つのエッチング用マスクを用いて漸次パターニングする。これによって、第２のゲート部１９及び第１のゲート部１３を形成する。尚、第１のゲート部１３は単結晶化されたシリコン薄膜から形成され、第２のゲート部１９はポリシリコン層から形成されている。また、第１のゲート部１３の下方にはチャネル形成領域１５が形成される。このとき、パターニングされたエッチングストップ層１４の下に、第１のゲート部の延在部１３Ａを構成する単結晶化されたシリコン薄膜が残される。即ち、平面的に見て、第２のゲート部１９の外側に、単結晶化半導体領域から構成された第１のゲート部の延在部１３Ａが形成される。更には、第２のゲート部１９の下方には、第１のゲート部の延在部１３Ａの一部分が形成される。尚、第２のゲート部１９はワード線ＷＬと共通領域を有する。
【０１７９】
［工程−２３０］
その後、例えばｎ型不純物をイオン注入法にて半導体基板１０及び第１のゲート部の延在部１３Ａの一部分にイオン注入する。これによって、ドレイン領域１６及びソース領域１７を形成し、併せて、第１のゲート部１３の延在部１３Ａに半導体領域３１を形成する。こうして、非線形抵抗素子３０であるｐｎ接合ダイオードが形成され、しかも、ｐｎ接合領域（ラテラルｐｎ接合の領域）が単結晶半導体から形成される。
【０１８０】
［工程−２４０］
その後、実施の形態１の［工程−１３０］を実行し、図８及び図９の（Ａ）に示した構成のゲート電荷蓄積形メモリセルを得ることができる。
【０１８１】
（実施の形態３）
実施の形態３も実施の形態１の変形である。実施の形態３が実施の形態１と相違する点は、非線形抵抗素子３０がヘテロ接合ダイオード（例えば、ショットキーバリアダイオード）から成る点にある。実施の形態３のゲート電荷蓄積形メモリセルの模式的な一部断面図を、図１３に示す。尚、図１３は、図９の（Ａ）の矢印Ｂ−Ｂに沿ったと同様の模式的な一部断面図である。実施の形態３においては、第１のゲート部の延在部１３Ａの一部分の表面にシリサイド層３２が形成されている。実施の形態３のゲート電荷蓄積形メモリセルのその他の構成は、実施の形態１のゲート電荷蓄積形メモリセルの構成と同様とすることができる。以下、実施の形態３のゲート電荷蓄積形メモリセルの作製方法を説明する。尚、実施の形態３においては、各種の領域における導電型を実施の形態１とは逆とした。実施の形態３においては、隣接する２つのゲート電荷蓄積形メモリセルの第１のゲート部の延在部１３Ａを、互いに分離する必要がある。
【０１８２】
［工程−３００］
先ず、実施の形態１の［工程−１００］と同様にして、半導体基板１０に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領域１１、ｎ型不純物の半導体基板１０へのイオン注入、絶縁膜１２の形成を行う。次に、例えばｎ型不純物をドーピングしたシリコン薄膜を堆積させた後、実施の形態１の［工程−１００］と同様にしてシリコン薄膜をパターニングする。尚、ヘテロ接合の逆耐圧が確保されるためには、ｎ型不純物の濃度は１０19原子／ｃｍ3以下であることが望ましい。
【０１８３】
［工程−３１０］
その後、実施の形態１の［工程−１１０］と同様にして、第１のゲート部１３、第１のゲート部の延在部１３Ａ、誘電体膜１８、第２のゲート部１９を形成する。尚、隣接する２つのゲート電荷蓄積形メモリセルの第１のゲート部の延在部１３Ａが互いに分離されるように、第１のゲート部の延在部１３Ａのパターニングを行う。
【０１８４】
［工程−３２０］
その後、ｐ型不純物をイオン注入法にて半導体基板１０にイオン注入し、ドレイン領域１６及びソース領域１７を形成する。実施の形態３においては、第１のゲート部１３の延在部１３Ａにはｐ型不純物をイオン注入せず、ｎ型不純物を含んだままとする。
【０１８５】
［工程−３３０］
次に、例えばＳｉＯ2から成る層間絶縁層２０をＣＶＤ法にて全面に成膜した後、ドレイン領域１６の上方及び第１のゲート部の延在部１３Ａの一部分の上方の層間絶縁層２０に開口部を形成する。そして、かかる開口部内を含む層間絶縁層２０上に、例えばチタン層（図示せず）をスパッタ法にて成膜した後、アニール処理を施す。これによって、開口部の底部に堆積したチタン層中のＴｉ原子は、ポリシリコンから成る第１のゲート部の延在部１３Ａ中のＳｉ原子と反応し、開口部の底部に位置する第１のゲート部の延在部１３Ａの表面にチタンシリサイド層３２が形成される。その後、未反応のチタン層を除去し、次いで、アルミニウム系合金から成る配線層をスパッタ法にて成膜し、かかる配線層をパターニングすることによって、非線形抵抗素子３０の他端であるチタンシリサイド層３２と電気的に接続されたビット線（ＢＬ）２１、及び、ドレイン領域１６と電気的に接続された読み出し線ＲＬ（図１３には図示せず）を形成する。こうして、図１３に示した構成のゲート電荷蓄積形メモリセルを得ることができる。
【０１８６】
尚、ヘテロ接合ダイオードを形成するための材料はチタンシリサイドに限定されず、コバルトシリサイド、タングステンシリサイド等の材料を用いることもでき、あるいは又、モリブデン等の金属材料を用いることもできる。ここで、ヘテロ接合ダイオードから非線形抵抗素子を構成する場合、ＶF1の制御は、例えばアニール温度あるいはシリサイド化する金属を適宜選択することによって行うことができる。また、実施の形態３を実施の形態２と組み合わせ、ヘテロ接合ダイオードから成る非線形抵抗素子を単結晶半導体から形成することもできる。
【０１８７】
（実施の形態４）
実施の形態４は、本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルに関する。実施の形態４のゲート電荷蓄積形メモリセルが実施の形態１のゲート電荷蓄積形メモリセルと相違する点は、二端を有する第２の非線形抵抗素子３３を更に備え、第２の非線形抵抗素子３３の一端は第１のゲート部１３に接続されている点にある。実施の形態４のゲート電荷蓄積形メモリセルにおける第１のゲート部１３、第１のゲート部の延在部１３Ａ、チャネル形成領域１５、ドレイン領域１６、ソース領域１７、非線形抵抗素子３０、第２の非線形抵抗素子３３の模式的な配置図を図１４の（Ａ）に示す。また、図１４の（Ａ）の矢印Ｂ−Ｂに沿った模式的な一部断面図を、図１４の（Ｂ）に示す。更には、実施の形態４のゲート電荷蓄積形メモリセルの原理図を図５の（Ａ）に示し、等価回路を図５の（Ｂ）に示す。
【０１８８】
第２の非線形抵抗素子３３は、二端子動作特性を有し、更に具体的には、図２の（Ｂ）に示したように、第２の順方向導通電圧（ＶF2）と同極性であって、絶対値が第２の順方向導通電圧（ＶF2）の絶対値以上である第５の電圧が二端間に印加されると低抵抗状態となり、第２の順方向導通電圧（ＶF2）と同極性であって絶対値が第２の順方向導通電圧（ＶF2）の絶対値未満である第６の電圧、あるいは第２の順方向導通電圧（ＶF2）とは逆極性の第７の電圧が二端間に印加されると高抵抗状態となる特性を有する。即ち、所定の電圧が印加されると低抵抗状態になる特性を有する。そして、第２の非線形抵抗素子３３の一端は第１のゲート部１３に接続され、その他端は消去線（ＥＬ）２３に接続されている。
【０１８９】
実施の形態４においては、第２の非線形抵抗素子３３はｐｎ接合ダイオードから成り、絶縁領域１１上の第１のゲート部の延在部１３Ａに形成されている。そして、このｐｎ接合ダイオードは、ソース／ドレイン領域１６，１７の導電型（例えばｎ型）と同じ導電型の半導体領域３４、及び、ソース／ドレイン領域１６，１７の導電型とは逆の導電型（例えばｐ+形）の半導体領域３５を有する。そして、ソース／ドレイン領域の導電型と同じ導電型の半導体領域３４は、第２の非線形抵抗素子３３の一端に相当する。一方、ソース／ドレイン領域１６，１７の導電型とは逆の導電型の半導体領域３５は、第２の非線形抵抗素子３３の他端に相当する。第２の非線形抵抗素子３３の他端に相当する半導体領域３５は消去線（ＥＬ）２３に接続されている。実施の形態４における第２の非線形抵抗素子３３であるｐｎ接合ダイオードは、ラテラルｐｎ接合を有する。尚、ｎ型不純物を含む半導体領域３４と第１のゲート部の延在部１３Ａ（導電型はｐ型）との間の接合を、上下面の接合構造とすることにより、とりわけ、第１のゲート部の延在部１３Ａと半導体領域３４とが多結晶の場合には、ラテラルｐｎ接合と比較して、桁違いにリークの多い、相対的にオーミックに近い接合とすることができる。以下、第２の非線形抵抗素子３３を備えた実施の形態４のゲート電荷蓄積形メモリセルの作製方法を説明する。
【０１９０】
尚、実施の形態４における非線形抵抗素子（第１の非線形抵抗素子）３０は、実施の形態１にて説明したゲート電荷蓄積形メモリセルにおける非線形抵抗素子３０と同様の構成を有する。あるいは、非線形抵抗素子（第１の非線形抵抗素子）３０は、実施の形態２あるいは実施の形態３にて説明した構成とすることもできる。更には、図２の（Ｂ）に示した特性を有する非線形抵抗素子（第１の非線形抵抗素子）３０を用いることもできる。即ち、第２の非線形抵抗素子３３を設ける場合には、非線形抵抗素子（第１の非線形抵抗素子）３０は、逆方向導通電圧ＶR1が規定の値に制御された非線形抵抗素子である必要はない。
【０１９１】
［工程−４００］
先ず、実施の形態１の［工程−１００］と同様の工程において、例えばｐ型不純物をドーピングしたシリコン薄膜（ポリシリコン薄膜であってもよいし、アモルファスシリコン薄膜であってもよい）を全面にＣＶＤ法にて成膜した後、かかるシリコン薄膜を実施の形態１の［工程−１００］と同様にしてパターニングして、第１のゲート部１３を形成すべき領域及び第１のゲート部の延在部１３Ａを形成すべき領域を少なくとも含む領域を形成する。尚、隣接する２つのゲート電荷蓄積形メモリセルの第１のゲート部の延在部１３Ａの内、第２の非線形抵抗素子を形成すべき部分が互いに分離されるように、シリコン薄膜をパターニングする（図１４の（Ａ）の平面図を参照）。
【０１９２】
［工程−４１０］
次に、ポリシリコン層を成膜した後、第２の非線形抵抗素子を形成すべき部分が残されるように、かかるポリシリコン層のパターニングを行い、その後、例えばｎ型不純物をかかるパターニングされたポリシリコン層にイオン注入する。これによって、ｎ型不純物を含む半導体領域３４（第２の非線形抵抗素子３３の一端に相当する）を形成することができる。その後、ｎ型不純物を含む半導体領域３４の一部（第１のゲート部の延在部１３Ａから離れた領域）に例えばｐ型不純物をイオン注入法にてイオン注入することによって、ｐ+形不純物を含む半導体領域３５（第２の非線形抵抗素子３３の他端に相当する）を形成する。こうして、第２の非線形抵抗素子３３を形成することができる。尚、第１のゲート部の延在部１３Ａから離れた位置に位置する素子分離領域１１（絶縁領域）上に、ｐｎ接合ダイオードから成る第２の非線形抵抗素子を別途、形成し、この第２の非線形抵抗素子の一端を第１のゲート部１３あるいは第１のゲート部の延在部１３Ａに、例えば配線層を介して接続してもよい。
【０１９３】
［工程−４２０］
その後、誘電体１８の膜厚よりも厚いＳｉＯ2等から成るエッチングストップ層１４を全面に堆積させ、次いで、第１のゲート部の延在部１３Ａの平面形状と同じ平面形状が残るように、しかも、第２の非線形抵抗素子３３を被覆するように、エッチングストップ層１４をパターニングする。そして、実施の形態１の［工程−１１０］と同様の工程に基づき、第１のゲート部１３、誘電体膜１８及び第２のゲート部１９を形成する。
【０１９４】
［工程−４３０］
次いで、例えばｎ型不純物をイオン注入法にて半導体基板１０及び第１のゲート部の延在部１３Ａの一部分にイオン注入する。これによって、ドレイン領域１６及びソース領域１７を形成し、併せて、第１のゲート部１３の延在部１３Ａの一部分に半導体領域３１を形成する。その後、実施の形態１の［工程−１３０］を実行し、図１４に示したゲート電荷蓄積形メモリセルを得ることができる。
【０１９５】
尚、第２の非線形抵抗素子３３を構成するｐｎ接合ダイオードのｐｎ接合領域を単結晶半導体から形成することもできる。具体的には、［工程−４００］において、シリコン薄膜を形成した後、このシリコン薄膜をパターニングすることによって、第１のゲート部１３を形成すべき領域及び第１のゲート部の延在部１３Ａを形成すべき領域を少なくとも含む領域をシリコン薄膜に形成する。次いで、［工程−４１０］において、全面にポリシリコン層を成膜する。そして、かかるポリシリコン層のパターニングを行い、その後、かかるポリシリコン層に例えばＳｉをイオン注入して、第２の非線形抵抗素子を形成すべきポリシリコン層をアモルファス化する。次いで、不活性ガス雰囲気中で半導体基板１０を６００〜８００゜Ｃにて１〜３時間、加熱する。これによって、第２の非線形抵抗素子を形成すべきポリシリコン層は単結晶化し、あるいは又、大粒径化し、単結晶半導体領域となる。尚、イオン注入されるＳｉの飛程をこのポリシリコン層内に設定すれば、次の工程で形成されるｐｎ接合を形成する単結晶半導体領域の部分の結晶性を改善することができ、しかも、第１のゲート部の延在部１３Ａに重なる部分を、この延在部１３Ａからの結晶方位を引き継いだ多結晶とすることができる。これによって、第２の非線形抵抗素子３３の一端と第１のゲート部の延在部１３Ａとのオーム性接続を改善することができる。その後、［工程−４１０］における例えばｎ型不純物をかかるパターニングされたポリシリコン層にイオン注入する工程以降の工程を実行し、更に、［工程−４２０］、［工程−４３０］を実行すればよい。
【０１９６】
更には、第２の非線形抵抗素子３３をヘテロ接合ダイオード（例えば、ショットキーバリアダイオード）から構成することもできる。図１４の（Ａ）の矢印Ｂ−Ｂに沿ったと同様の模式的な一部断面図を、図１５に示す。尚、図１５中、参照番号３７はシリサイド層であり、参照番号３６はｎ型不純物を含む半導体領域であり、半導体領域３６とシリサイド層３７によってヘテロ接合ダイオードが形成される。このヘテロ接合ダイオードから成る第２の非線形抵抗素子３３の形成方法、特に、シリサイド層の形成は、実質的には実施の形態３にて説明した方法にて行うことができるので、詳細な説明は省略する。尚、ヘテロ接合ダイオードを形成するための材料としては、チタンシリサイド、コバルトシリサイド、タングステンシリサイド等の材料を用いることもでき、あるいは又、モリブデン等の金属材料を用いることもできる。ここで、ヘテロ接合ダイオードから第２の非線形抵抗素子３３を構成する場合、ＶF2の制御は、例えばアニール温度あるいはシリサイド化する金属を適宜選択することによって行うことができる。
【０１９７】
以上に説明した第２の非線形抵抗素子３３の構成は、後述する実施の形態５〜実施の形態１０にて説明するゲート電荷蓄積形メモリセルの全てに適用することができる。即ち、実施の形態５〜実施の形態１０におけるゲート電荷蓄積形メモリセルにおいて、第１のゲート部１３の延在部に、実施の形態４と同様の第２の非線形抵抗素子を設ければよい。尚、実施の形態５〜実施の形態１０において、第２の非線形抵抗素子を備えたゲート電荷蓄積形メモリセルの原理図及び等価回路のそれぞれは、図６の（Ａ）及び（Ｂ）並びに図７の（Ａ）及び（Ｂ）に示したとおりである。（第１の）非線形抵抗素子と第２の非線形抵抗素子の構成は同じであってもよいし、異なっていてもよい。
【０１９８】
（実施の形態５）
実施の形態５は、本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルに関し、更には、本発明の第１の態様に係るゲート電荷蓄積形メモリセルの作製方法に関する。実施の形態５のゲート電荷蓄積形メモリセルの等価回路を、図３の（Ｂ）及び（Ｃ）に示す。また、隣接する２つのゲート電荷蓄積形メモリセルにおける第１のゲート部１３、第１のゲート部の延在部１３Ａ、チャネル形成領域１５、ドレイン領域１６、ソース領域１７、非線形抵抗素子３０の模式的な配置図を図１６に示す。更には、模式的な一部断面図を図１７の（Ａ）及び（Ｂ）、並びに図１８の（Ａ）及び（Ｂ）に示す。尚、図１７の（Ａ）は、図１６の矢印Ａ−Ａに沿った模式的な一部断面図である。図１７の（Ｂ）は、図１６の矢印Ｂ−Ｂに沿った模式的な一部断面図である。図１８の（Ａ）は、図１６の矢印Ｃ−Ｃに沿った模式的な一部断面図（但し、コンタクト・ホールを含む部分）である。図１８の（Ｂ）は、図１６の矢印Ｃ−Ｃに沿ったと同様の模式的な一部断面図（但し、コンタクト・ホールを含まない部分）である。
【０１９９】
実施の形態５のゲート電荷蓄積形メモリセルの構成は、非線形抵抗素子３０の形成された位置、及び、非線形抵抗素子３０の他端である半導体領域３１と一方のソース／ドレイン領域（ドレイン領域１６）とが所謂シェアード・コンタクト・ホールを介してビット線（ＢＬ）２１に接続されている点を除き、実施の形態１にて説明したゲート電荷蓄積形メモリセルの構成と同じ構成とすることができる。
【０２００】
即ち、実施の形態５のゲート電荷蓄積形メモリセルも、チャネル形成領域１５と、第１のゲート部１３と、この第１のゲート部１３と容量結合した第２のゲート部１９と、チャネル形成領域１５と接して設けられ、互いに離間して設けられたソース／ドレイン領域１６，１７（ドレイン領域１６，ソース領域１７）と、二端を有する非線形抵抗素子３０から成る。第１のゲート部１３は、絶縁膜１２（所謂ゲート絶縁膜）を介してチャネル形成領域１５と対向して設けられている。尚、容量結合は、第１のゲート部１３と第２のゲート部１９との間に誘電体膜１８を介在させることによって形成されている。第２のゲート部１９はワード線ＷＬに接続されている。第２のゲート部１９は、具体的には、ワード線ＷＬと共通領域を有する。
【０２０１】
実施の形態５においても、非線形抵抗素子３０は、実施の形態１にて説明したと同様の特性を有し、より具体的には、ラテラルｐｎ接合を有するｐｎ接合ダイオードから構成されている。このｐｎ接合ダイオードから構成された非線形抵抗素子３０は、一方のソース／ドレイン領域（実施の形態５においては、ドレイン領域１６）の上に形成された絶縁膜１２上の第１のゲート部の延在部１３Ａに、一部分が形成されている。また、非線形抵抗素子３０の他の部分は、絶縁領域（素子分離領域１１）上の第１のゲート部の延在部１３Ａにも形成されている。
【０２０２】
即ち、非線形抵抗素子３０を構成するｐｎ接合ダイオードは、ソース／ドレイン領域１６，１７の導電型（例えばｎ型）と同じ導電型の半導体領域３１、及び、ソース／ドレイン領域１６，１７の導電型とは逆の導電型（例えばｐ型）の半導体領域（第１のゲート部の延在部１３Ａ）を有する。そして、第１のゲート部の延在部１３Ａは、非線形抵抗素子３０の一端に相当する。一方、半導体領域３１は、非線形抵抗素子３０の他端に相当する。更には、第１のゲート部の延在部１３Ａと半導体領域３１の境界領域に、ラテラルｐｎ接合が形成されている。また、非線形抵抗素子３０の他端に相当する半導体領域３１（導電型は、例えばｎ型）と一方のソース／ドレイン領域（実施の形態５においては、ドレイン領域１６）とは、シェアード・コンタクト・ホールを介してビット線（ＢＬ）２１に接続されている。
【０２０３】
実施の形態５のゲート電荷蓄積形メモリセルの作製方法は、実施の形態１あるいは実施の形態２のゲート電荷蓄積形メモリセルの作製方法と基本的には同じ方法とすることができるが故に、詳細な説明は省略する。
【０２０４】
あるいは又、図１９の（Ａ）及び（Ｂ）並びに図２０に模式的な一部断面図を示すように、シェアード・コンタクト・ホールの底部に相当する第１のゲート部の延在部１３Ａの一部の表面領域に、例えばシリサイド層３２を形成することによって、ヘテロ接合ダイオードから構成された非線形抵抗素子３０を形成することもできる。尚、図１９の（Ａ）及び（Ｂ）に示すゲート電荷蓄積形メモリセルの模式的な一部断面図は、図１８の（Ａ）及び（Ｂ）に示したゲート電荷蓄積形メモリセルの模式的な一部断面図と同様の図である。また、図２０に示すゲート電荷蓄積形メモリセルの模式的な一部断面図は、図１７の（Ｂ）に示したゲート電荷蓄積形メモリセルの模式的な一部断面図と同様の図である。
【０２０５】
（実施の形態６）
実施の形態６は、本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルに関し、更には、本発明の第２の態様に係るゲート電荷蓄積形メモリセルの作製方法に関する。実施の形態６のゲート電荷蓄積形メモリセルの模式的な一部断面図を図２１に示し、等価回路を図４の（Ｂ）及び（Ｂ）に示す。実施の形態６のゲート電荷蓄積形メモリセルは、チャネル形成領域１５と、第１のゲート部１３と、この第１のゲート部１３と容量結合した第２のゲート部１９と、チャネル形成領域１５と接して設けられ、互いに離間して設けられたソース／ドレイン領域１６，１７（ドレイン領域１６，ソース領域１７）と、二端を有する非線形抵抗素子４０から成る。実施の形態６においては、非線形抵抗素子４０の一端は第１のゲート部１３に接続され、非線形抵抗素子４０の他端は一方のソース／ドレイン領域（ドレイン領域１６）に接続されている。第１のゲート部１３は、絶縁膜１２（所謂ゲート絶縁膜）を介してチャネル形成領域１５と対向して設けられている。尚、容量結合は、第１のゲート部１３と第２のゲート部１９との間に誘電体膜１８を介在させることによって形成されている。第２のゲート部１９はワード線ＷＬに接続されている。具体的には、第２のゲート部１９は、ワード線ＷＬと共通領域を有する。また、一方のソース／ドレイン領域（ドレイン領域１６）はビット線（ＢＬ）２１に接続されている。
【０２０６】
実施の形態６のゲート電荷蓄積形メモリセルにおける非線形抵抗素子４０も、所定の電圧が印加されると低抵抗状態になる特性を有する。即ち、非線形抵抗素子４０は、実施の形態１にて説明したと同様の特性を有し、逆方向導通電圧ＶR1が規定の値に制御されたダイオード、より具体的には、ｐｎ接合ダイオードから構成されている。そして、ソース／ドレイン領域の導電型（例えばｎ型）と逆の導電型（例えばｐ型）を有するｐｎ接合ダイオードの領域（逆導電型不純物領域４１であり、非線形抵抗素子４０の一端に相当する）は、一方のソース／ドレイン領域（ドレイン領域１６）の表面領域に形成されている。一方、ソース／ドレイン領域１６，１７の導電型と同じ導電型（例えばｎ型）を有するこのｐｎ接合ダイオードの領域（非線形抵抗素子４０の他端に相当する）は、一方のソース／ドレイン領域（ドレイン領域１６）を兼ねている。即ち、ドレイン領域１６の比較的不純物濃度が低い領域１６Ａの表面に、かかるドレイン領域１６の導電型（例えばｎ型）とは逆の導電型（例えばｐ型）の領域（逆導電型不純物領域）４１が形成されている。尚、第１のゲート部１３の延在部１３Ａは、かかる逆導電型不純物領域４１の表面と接している。このｐｎ接合ダイオードから成る非線形抵抗素子４０は、逆方向導通電圧ＶR1が規定の値に制御されている。より具体的には、逆方向導通電圧ＶR1の制御は、ツェナー降服現象や雪崩降服現象を応用するか、あるいは又、ドレイン領域１６の深さ方向のパンチスルー現象を応用する。ツェナー降服現象や雪崩降服現象を応用する場合には、規定の値の逆方向導通電圧ＶR1が得られるように、ドレイン領域１６又は１６Ａにおける不純物濃度を、例えば１０17〜１０19原子／ｃｍ3に制御すればよい。一方、パンチスルー現象を応用する場合には、逆導電型不純物領域４１における不純物濃度、並びに、逆導電型不純物領域４１の下方のドレイン領域１６の部分１６Ａの不純物濃度及び厚さを制御すればよい。
【０２０７】
以下、図２１に示した実施の形態６のゲート電荷蓄積形メモリセルの作製方法を、半導体基板等の模式的な一部断面図である図２２を参照して説明する。
【０２０８】
［工程−６００］
先ず、半導体基板１０に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領域（図示せず）を公知の方法に基づき形成する。次いで、チャネル形成領域１５を設けるために、ｐ型不純物を半導体基板１０にイオン注入する。その後、半導体基板１０の表面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う方法にて処理し、ゲート絶縁膜に相当する絶縁膜１２を半導体基板１０の表面に形成する。次に、例えばｐ型不純物をドーピングした第１のポリシリコン層を全面にＣＶＤ法にて成膜した後、第１のゲート部１３の一部となる第１のポリシリコン層が残るように、第１のポリシリコン層及び絶縁膜１２をパターニングする。その後、再度、例えばｐ型不純物をドーピングした第２のポリシリコン層を全面にＣＶＤ法にて成膜した後、第２のポリシリコン層をパターニングする。これによって、第１のゲート部１３及び第１のゲート部の延在部１３Ａを得ることができる。尚、この第２のポリシリコン層は、次のｎ型不純物のイオン注入工程で不純物イオンが半導体基板１０の表面に到達する程度に薄く成膜する必要がある。図において、第１のゲート部１３はこれらの２層のポリシリコン層から構成されているが、１層で表した。こうして、絶縁膜１２上に第１のゲート部１３を形成し、この第１のゲート部１３から半導体層（実施の形態６においては半導体基板１０）のソース／ドレイン領域の一方の形成予定領域（具体的には、ドレイン形成予定領域）へと延びる延在部１３Ａを半導体層（実施の形態６においては、半導体基板１０）上に形成することができる。かかる延在部１３Ａは、第１のゲート部１３から、逆導電型不純物領域４１を形成すべき半導体層（実施の形態６においては、半導体基板１０）の領域に延びる。また、第１のゲート部１３の下方にはチャネル形成領域１５が形成される。
【０２０９】
［工程−６１０］
その後、例えばｎ型不純物をイオン注入法にて半導体基板１０にイオン注入し、ドレイン領域１６及びソース領域１７を形成する（図２２の（Ａ）参照）。
【０２１０】
［工程−６２０］
次いで、ｐｎ接合ダイオードから成る非線形抵抗素子４０を形成する。そのために、第１のゲート部１３の延在部１３Ａの下方のドレイン領域１６の表面領域に、例えば、延在部１３Ａを構成する第２のポリシリコン層からの不純物拡散、若しくはｐ型不純物のイオン注入を行う。これによって、逆導電型不純物領域４１を形成することができる（図２２の（Ｂ）参照）。その後、イオン注入された不純物の活性化アニール処理を行う。尚、［工程−６１０］と［工程−６２０］の順序は逆にしてもよい。場合によっては、逆導電型不純物領域４１の形成、あるいは、ドレイン領域１６及びソース領域１７の形成は、第１のゲート部１３及び延在部１３Ａの形成前に行ってもよい。
【０２１１】
［工程−６３０］
その後、誘電体膜１８として機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮyから成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あるいはプラズマ窒化法にて全面に成膜する。次に、例えばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ法にて全面に成膜した後、かかるポリシリコン層をパターニングすることによって、第２のゲート部１９を形成する（図２２の（Ｃ）参照）。尚、第２のゲート部１９はワード線ＷＬと共通領域を有する。
【０２１２】
［工程−６４０］
次に、例えばＳｉＯ2から成る層間絶縁層２０をＣＶＤ法にて全面に成膜した後、ドレイン領域１６の上方の層間絶縁層２０に開口部を形成する。そして、かかる開口部内を含む層間絶縁層２０上に、例えばアルミニウム系合金から成る配線層をスパッタ法にて成膜し、かかる配線層をパターニングすることによって、ドレイン領域１６と電気的に接続されたビット線（ＢＬ）２１を形成する。こうして、図２１に示した構造のゲート電荷蓄積形メモリセルを得ることができる。
【０２１３】
図２３に、逆導電型不純物領域４１、及びその下方のドレイン領域１６における深さ方向の不純物濃度プロファイル（１）のシミュレーション結果を示す。また、図２５に、逆導電型不純物領域４１、及びその下方のドレイン領域１６における深さ方向の別の不純物濃度プロファイル（２）のシミュレーション結果を示す。各シミュレーションにおけるイオン注入の条件を、以下の表７のとおりとした。ここで、図２３及び図２５の縦軸は不純物濃度（単位：原子／ｃｍ3）を示し、横軸は、逆導電型不純物領域４１の表面からの深さ（単位：ｎｍ）を示す。また、図２３及び図２５中、黒四角印はアクセプタ濃度を示し、白四角印はドナー濃度を示し、白丸印はネットの不純物濃度を示す。図２３及び図２５のそれぞれに示した不純物濃度プロファイルの場合における非線形抵抗素子４０のＶ−Ｉ特性のシミュレーション結果を、図２４及び図２６のそれぞれに示す。尚、デザインルールを０．２５μｍとした。また、逆方向導通電圧ＶR1の制御はパンチスルー現象を応用している。シミュレーションの結果を下記の表８に示すが、図２３に示した不純物濃度プロファイル（１）の場合、逆方向導通電圧ＶR1の値は約−３Ｖとなり、図２５に示した不純物濃度プロファイル（２）の場合、逆方向導通電圧ＶR1の値は約−７Ｖとなった。以上のように、逆導電型不純物領域４１及びその下方のドレイン領域１６における深さ方向の不純物濃度プロファイルを制御することによって、逆方向導通電圧ＶR1の制御を行うことができる。尚、表８中、ＩF1、ＩR1及びＩR2の値は、接合部の幅（図２１の紙面左右方向における接合部の長さ）を０．３５μｍ、接合部の奥行き方向の長さ（図２１の紙面と垂直方向における接合部の長さ）を１０μｍとしたときの値である。
【０２１４】
【表７】
不純物濃度プロファイル（１）
ｎ型不純物のイオン注入条件
絶縁膜を０．０１μｍ堆積
イオン種      ：Ａｓ
加速エネルギー：３５ｋｅＶ
ドーズ量      ：１．０４×１０13／ｃｍ2
ｐ型不純物のイオン注入条件
絶縁膜を０．０３μｍ堆積
イオン種      ：ＢＦ2
加速エネルギー：２０ｋｅＶ
ドーズ量      ：８×１０15／ｃｍ2
不純物濃度プロファイル（２）
ｎ型不純物のイオン注入条件
絶縁膜を０．０１μｍ堆積
イオン種      ：Ａｓ
加速エネルギー：３５ｋｅＶ
ドーズ量      ：１．０４×１０13／ｃｍ2
ｐ型不純物のイオン注入条件
絶縁膜を０．０２８８μｍ堆積
イオン種      ：ＢＦ2
加速エネルギー：２０ｋｅＶ
ドーズ量      ：８×１０15／ｃｍ2
【０２１５】
【表８】
不純物濃度プロファイル（１）
ＶF1：約０．６Ｖ
ＩF1：７×１０-8Ａ
ＩR1：３×１０-15Ａ（平均値）
ＶR1：約−３Ｖ
ＩR2：６×１０-14Ａ
不純物濃度プロファイル（２）
ＶF1：約０．６Ｖ
ＩF1：７×１０-8Ａ
ＩR1：１×１０-14Ａ（平均値）
ＶR1：約−７Ｖ
ＩR2：１×１０-12Ａ
【０２１６】
（実施の形態７）
実施の形態７のゲート電荷蓄積形メモリセルは、実施の形態６のゲート電荷蓄積形メモリセルの変形である。実施の形態７のゲート電荷蓄積形メモリセルが実施の形態６と相違する点は、図２７の（Ａ）に模式的な一部断面図を示すように、ゲート電荷蓄積形メモリセルが所謂ＳＯＩ構造を有している点、及び、非線形抵抗素子４０が、シリコン層４４の厚さ方向全体に亙って形成された逆導電型不純物領域４５（例えばｐ型不純物を含有する）とドレイン領域１６（例えばｎ型不純物を含有する）とから構成されている点にある。即ち、ソース／ドレイン領域１６，１７の導電型（例えばｎ型）と逆の導電型（例えばｐ型）を有するｐｎ接合ダイオードの領域（逆導電型不純物領域４５であり、非線形抵抗素子４０の一端に相当する）は、一方のソース／ドレイン領域（ドレイン領域１６）の一部分の領域に形成されている。尚、非線形抵抗素子４０の他端に相当するｐｎ接合ダイオードの領域は、一方のソース／ドレイン領域（実施の形態７においては、ドレイン領域１６）を兼ねている。非線形抵抗素子４０を構成するｐｎ接合ダイオードは、ラテラルｐｎ接合を有し、しかも、単結晶半導体領域であるシリコン層４４に形成されている。第１のゲート部１３、第１のゲート部１３の延在部１３Ａ、ドレイン領域１６及びソース領域１７の模式的な配置図を、図２７の（Ｂ）に示す。図２７の（Ａ）は、図２７の（Ｂ）の線Ａ−Ａに沿った模式的な一部断面図である。逆導電型不純物領域４５は延在部１３Ａの下に形成されており、逆導電型不純物領域４５はドレイン領域１６の幅方向の一部分のみを占めている。非線形抵抗素子４０をこのような構成とすることによって、ｐｎ接合面積を減少させることができ、ＩR1の値を小さくすることができる。その結果、第１のゲート部１３に蓄積された情報を、一層長い時間の間、読み出すことができる。
【０２１７】
以下、図２７に示した実施の形態７のゲート電荷蓄積形メモリセルの作製方法を、半導体基板等の模式的な一部断面図である図２８を参照して説明する。
【０２１８】
［工程−７００］
先ず、基板張り合わせに次いで研削・研磨を行う、所謂張り合わせ法、あるいはＳＩＭＯＸ法等に基づき、薄膜単結晶のシリコン層４４をＳｉＯ2等から成る絶縁層４３を介して、例えばシリコン半導体基板から成る支持基板４２上に形成する。次いで、シリコン層４４に選択酸化処理を実行し、ゲート電荷蓄積形メモリセルを形成すべき領域を残して、所謂フィールド酸化膜（絶縁領域）を形成する。その後、半導体層（実施の形態７においてはシリコン層４４）の表面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う方法にて処理し、ゲート絶縁膜に相当する絶縁膜１２をシリコン層４４の表面に形成する。次に、例えばｐ型不純物をドーピングした第１のポリシリコン層を全面にＣＶＤ法にて成膜した後、第１のゲート部１３の一部となる第１のポリシリコン層が残るように第１のポリシリコン層及び絶縁膜１２をパターニングする。その後、再度、例えばｐ型不純物をドーピングした第２のポリシリコン層を全面にＣＶＤ法にて成膜した後、第２のポリシリコン層をパターニングする。これによって、第１のゲート部１３及び第１のゲート部の延在部１３Ａを得ることができる。尚、この第２のポリシリコン層は、次のｎ型不純物のイオン注入工程で不純物イオンがシリコン層４４に到達する程度に薄く成膜する必要がある。図において、第１のゲート部１３はこれらの２層のポリシリコン層から構成されているが、１層で表した。こうして、絶縁膜１２上に第１のゲート部１３を形成し、しかも、この第１のゲート部１３から半導体層（実施の形態７においてはシリコン層４４）のソース／ドレイン領域の一方の形成予定領域に延びる延在部１３Ａを半導体層（シリコン層４４）上に形成することができる（図２８の（Ａ）参照）。かかる延在部１３Ａは、第１のゲート部１３から、逆導電型不純物領域４５を形成すべき半導体層（実施の形態７においては、シリコン層４４）の領域に延びる。尚、第１のゲート部１３の延在部１３Ａの平面形状は、例えば図２７の（Ｂ）に示した形状とすることが好ましいが、かかる平面形状に限定するものではない。
【０２１９】
［工程−７１０］
その後、例えばｎ型不純物をイオン注入法にてシリコン層４４にイオン注入し、ドレイン領域１６及びソース領域１７を形成する（図２８の（Ｂ）参照）。
【０２２０】
［工程−７２０］
次いで、ｐｎ接合ダイオードから成る非線形抵抗素子４０を形成するために、第１のゲート部１３の延在部１３Ａの下方のシリコン層４４の厚さ方向全体に、例えばｐ型不純物をイオン注入し、逆導電型不純物領域４５を形成する（図２８の（Ｃ）参照）。その後、イオン注入された不純物の活性化アニール処理を行う。尚、［工程−７１０］と［工程−７２０］の順序は逆にしてもよい。場合によっては、逆導電型不純物領域４５の形成は、第１のゲート部１３及び延在部１３Ａの形成前に行ってもよい。
【０２２１】
［工程−７３０］
その後、誘電体膜１８として機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮyから成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あるいはプラズマ窒化法にて全面に成膜する。次に、例えばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ法にて全面に成膜した後、かかるポリシリコン層をパターニングすることによって、第２のゲート部１９を形成する。尚、第２のゲート部１９はワード線ＷＬと共通領域を有する。
【０２２２】
［工程−７４０］
次に、例えばＳｉＯ2から成る層間絶縁層２０をＣＶＤ法にて全面に成膜した後、ドレイン領域１６の上方の層間絶縁層２０に開口部を形成する。そして、かかる開口部内を含む層間絶縁層２０上に、例えばアルミニウム系合金から成る配線層をスパッタ法にて成膜し、かかる配線層をパターニングすることによって、ドレイン領域１６と電気的に接続されたビット線（ＢＬ）２１を形成する。こうして、図２７に示した構造のゲート電荷蓄積形メモリセルを得ることができる。
【０２２３】
（実施の形態８）
実施の形態８のゲート電荷蓄積形メモリセルも、実施の形態６のゲート電荷蓄積形メモリセルの変形である。実施の形態８のゲート電荷蓄積形メモリセルが実施の形態６と相違する点は、以下のとおりである。即ち、図２９に模式的な一部断面図を示すように、非線形抵抗素子４０がｐｎ接合ダイオードから成り、非線形抵抗素子４０の一端に相当するｐｎ接合ダイオードの領域［ソース／ドレイン領域１６，１７の導電型（例えばｎ型）と逆の導電型（例えばｐ型）を有するｐｎ接合ダイオードの領域］は第１のゲート部１３を兼ねている。一方、非線形抵抗素子４０の他端に相当するｐｎ接合ダイオードの領域［ソース／ドレイン領域１６，１７の導電型（例えばｎ型）と同じ導電型（例えばｎ型）を有するｐｎ接合ダイオードの領域］は、第１のゲート部１３から一方のソース／ドレイン領域（ドレイン領域１６）へと延在する第１のゲート部の延在部１３Ａに形成されている。即ち、ｐｎ接合ダイオードは、例えばｐ型不純物を含有する第１のゲート部１３と、かかる第１のゲート部１３からドレイン領域１６へと延びる延在部１３Ａ（例えばｎ型不純物を含有する）とから構成されている。非線形抵抗素子４０をこのような構成とすることによっても、ｐｎ接合面積を減少させることができ、ＩR1の値を小さくすることができる。その結果、第１のゲート部１３に蓄積された情報を、一層長い時間の間、読み出すことができる。
【０２２４】
以下、図２９に示した実施の形態８のゲート電荷蓄積形メモリセルの作製方法を説明する。
【０２２５】
［工程−８００］
先ず、実施の形態６の［工程−６００］と同様に、半導体基板１０に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領域（図示せず）を公知の方法に基づき形成する。その後、半導体基板１０の表面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う方法にて処理し、ゲート絶縁膜に相当する絶縁膜１２を半導体基板１０の表面に形成する。次に、例えばｐ型不純物をドーピングした第１のアモルファスシリコン層を全面にＣＶＤ法にて成膜した後、第１のゲート部１３の一部となる第１のアモルファスシリコン層が残るように、第１のアモルファスシリコン層及び絶縁膜１２をパターニングする。その後、自然酸化膜や表面の汚染を意図的に除去し、清浄化した後、再度、例えばｐ型不純物をドーピングした第２のアモルファスシリコン層を全面に薄くＣＶＤ法にて成膜する。次いで、アモルファスシリコン層を不活性ガス雰囲気中で７００゜Ｃ程度に加熱すると、半導体基板１０上の第２のアモルファスシリコン層は、半導体基板１０と接する部分から単結晶に変換され、横方向に成長していく。その後、単結晶化されたシリコン層をパターニングする。これによって、第１のゲート部１３及び第１のゲート部の延在部１３Ａを得ることができる。この第２のアモルファスシリコン層は、次のｎ型不純物のイオン注入工程で不純物イオンが半導体基板１０の表面に到達する程度に薄く成膜する必要がある。尚、図において、第１のゲート部１３はこれらの２層のシリコン層で構成されているが、１層で表した。こうして、絶縁膜１２上に第１のゲート部１３を形成し、この第１のゲート部１３から半導体層（実施の形態８においては半導体基板１０）のソース／ドレイン領域の一方の形成予定領域に延びる延在部１３Ａを半導体層（半導体基板１０）上に形成することができる。
【０２２６】
［工程−８１０］
その後、例えばｎ型不純物をイオン注入法にて半導体基板１０にイオン注入し、ドレイン領域１６及びソース領域１７を形成する。このとき、第１のゲート部１３の延在部１３Ａにはｎ型不純物がイオン注入される。尚、第１のゲート部１３の部分をレジスト材料で選択的に覆っておくことによって、その部分はｐ型不純物を含有した領域として残り、非線形抵抗素子４０の逆導電型不純物領域４６としても機能する。
【０２２７】
［工程−８２０］
その後、実施の形態６の［工程−６３０］及び［工程−６４０］と同様の工程を経て、図２９に示した構造のゲート電荷蓄積形メモリセルを得ることができる。
【０２２８】
実施の形態８においては、［工程−８００］において、単結晶化されたシリコン層に、ラテラルｐｎ接合を有するｐｎ接合を形成することができる。このように、単結晶化シリコン層にｐｎ接合を形成することにより、非線形抵抗素子４０の非導通時の漏洩電流（ＩR1）の減少を確実に図ることができる。
【０２２９】
（実施の形態９）
実施の形態９のゲート電荷蓄積形メモリセルにおいては、図３０の（Ａ）に模式的な一部断面図を示し、図３０の（Ｂ）に等価回路を示すように、非線形抵抗素子５０は電界効果型トランジスタから成る。かかる電界効果型トランジスタは、ゲート電荷蓄積形メモリセルの一方のソース／ドレイン領域（ドレイン領域１６）の表面領域に形成されている。尚、電界効果型トランジスタの一方のソース／ドレイン部（ドレイン部５３）は、第１のゲート部１３に接続されている。また、この一方のソース／ドレイン部（ドレイン部５３）は、電界効果型トランジスタのゲート部５１とも接続されている。尚、ゲート電荷蓄積形メモリセルをｎ型とした場合、電界効果型トランジスタはｐ型とすればよい。図中、参照番号５２は電界効果型トランジスタのチャネル形成領域を表し、参照番号５４は電界効果型トランジスタのソース部を表す。
【０２３０】
非線形抵抗素子５０の逆方向導通電圧ＶR1は、電界効果型トランジスタの閾値電圧によって制御することができる。一方、電界効果型トランジスタのドレイン部５３とゲート電荷蓄積形メモリセルのドレイン領域１６とによって形成されるｐｎ接合により、ＶF1の制御を行うことができる。尚、かかるｐｎ接合によってはパンチスルー現象は生じないものとする。以下、図３１を参照して、実施の形態９のゲート電荷蓄積形メモリセルの作製方法を説明する。
【０２３１】
［工程−９００］
実施の形態９のゲート電荷蓄積形メモリセルの作製においては、実施の形態６の［工程−６００］と同様に、先ず、半導体基板１０に素子分離領域（図示せず）を形成する。また、ｐ型不純物をイオン注入法にて半導体基板１０の表面に注入することによって、ゲート電荷蓄積形メモリセルのチャネル形成領域１５を半導体基板１０の表面に形成しておく。更に、非線形抵抗素子のチャネル形成領域となる部分にｎ型不純物をイオン注入しておく。そして、半導体基板１０の表面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う方法にて処理し、ゲート絶縁膜に相当する絶縁膜１２を半導体基板１０の表面に形成する。次に、例えばｐ型不純物をドーピングした第１のポリシリコン層を全面にＣＶＤ法にて成膜した後、第１のゲート部１３の一部及び電界効果型トランジスタのゲート部５１の一部となる第１のポリシリコン層が残るように、第１のポリシリコン層及び絶縁膜１２をパターニングする。その後、再度、例えばｐ型不純物をドーピングした第２のポリシリコン層を全面にＣＶＤ法にて成膜した後、第２のポリシリコン層をパターニングする。これによって、第１のゲート部１３、第１のゲート部の延在部１３Ａ、及び、電界効果型トランジスタのゲート部５１を得ることができる。尚、この第２のポリシリコン層は、次のｎ型不純物のイオン注入工程で不純物イオンが半導体基板１０の表面に到達する程度に薄く成膜する必要がある。図において、第１のゲート部１３及び電界効果型トランジスタのゲート部５１はこれらの２層のポリシリコン層から構成されているが、１層で表した。こうして、絶縁膜１２上に第１のゲート部１３及び電界効果型トランジスタのゲート部５１を形成することができる。併せて、第１のゲート部１３から、非線形抵抗素子５０の一端を形成すべき半導体層（実施の形態９においては、半導体基板１０）の領域に延びる第１のゲート部１３の延在部１３Ａを、半導体基板１０の表面に形成することができる。ここで、電界効果型トランジスタのゲート部５１は延在部１３Ａの先端部に相当する。
【０２３２】
［工程−９１０］
その後、例えばｎ型不純物をイオン注入法にて半導体基板１０にイオン注入し、ドレイン領域１６及びソース領域１７を形成する（図３１の（Ａ）参照）。尚、ドレイン領域１６及びソース領域１７の一部分に、必要に応じて高濃度不純物領域（図においてはｎ+で示す）を形成してもよい。
【０２３３】
［工程−９２０］
次いで、非線形抵抗素子５０を構成する電界効果型トランジスタのソース／ドレイン部５３，５４を形成するために、第１のゲート部１３の延在部１３Ａの下方のドレイン領域１６、及び、ドレイン領域１６の他の所定の部分に例えばｐ型不純物をイオン注入する（図３１の（Ｂ）参照）。その後、イオン注入された不純物の活性化アニール処理を行う。尚、［工程−９１０］と［工程−９２０］の順序は逆にしてもよい。
【０２３４】
［工程−９３０］
その後、誘電体膜１８として機能する、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮyから成る層間絶縁層をＣＶＤ法、熱酸化法、熱窒化法あるいはプラズマ窒化法にて全面に成膜する。次に、例えばｎ型不純物をドーピングしたポリシリコン層をＣＶＤ法にて全面に成膜した後、かかるポリシリコン層をパターニングすることによって、第２のゲート部１９を形成する。尚、第２のゲート部１９はワード線ＷＬと共通領域を有する。
【０２３５】
［工程−９４０］
次に、例えばＳｉＯ2から成る層間絶縁層２０をＣＶＤ法にて全面に成膜した後、ドレイン領域１６の上方の層間絶縁層２０、並びに、電界効果型トランジスタのソース部５４の上方の層間絶縁層２０に開口部を形成する。そして、これらの開口部内を含む層間絶縁層２０上に、例えばアルミニウム系合金から成る配線層をスパッタ法にて成膜し、かかる配線層をパターニングすることによって、ドレイン領域１６及び電界効果型トランジスタのソース部５４と電気的に接続されたビット線（ＢＬ）２１を形成する。こうして、図３０に示した構造のゲート電荷蓄積形メモリセルを得ることができる。
【０２３６】
（実施の形態１０）
実施の形態１０のゲート電荷蓄積形メモリセルも、実施の形態６のゲート電荷蓄積形メモリセルの変形である。実施の形態１０のゲート電荷蓄積形メモリセルの構造は、実質的に実施の形態６のゲート電荷蓄積形メモリセルの構造と同様であるが、その作製方法は、実施の形態６における作製方法と若干異なる。特に、実施の形態１０のゲート電荷蓄積形メモリセルの作製方法により、セル面積の縮小化、及び非線形抵抗素子の逆方向電流の減少を図ることが可能となる。以下、図３２〜図３５を参照して、実施の形態１０のゲート電荷蓄積形メモリセルの作製方法を説明する。
【０２３７】
［工程−１０００］
先ず、半導体基板１０に、ＬＯＣＯＳ構造若しくはトレンチ構造を有する素子分離領域（図示せず）を公知の方法に基づき形成する。尚、必要に応じて、半導体基板１０の表面にウエル（図示せず）を形成してもよい。その後、半導体基板１０の表面を熱酸化法、あるいは熱酸化に続いて熱窒化を行う方法にて処理し、ゲート絶縁膜に相当する絶縁膜１２を半導体基板１０の表面に形成する。次に、例えばｐ型不純物をドーピングした第１のポリシリコン層１１３Ａを全面にＣＶＤ法にて成膜した後、少なくとも第１のゲート部１３の一部及び延在部１３Ａの一部となる第１のポリシリコン層１１３Ａが残るように、第１のポリシリコン層１１３Ａ及び絶縁膜１２をリソグラフィ技術及びドライエッチング技術に基づきパターニングする（図３２の（Ａ）参照）。
【０２３８】
［工程−１０１０］
その後、再度、例えばｐ型不純物をドーピングした第２のポリシリコン層１１３Ｂを全面にＣＶＤ法にて成膜する（図３２の（Ｂ）参照）。尚、第２のポリシリコン層１１３Ｂの厚さは、第１のポリシリコン層１１３Ａの厚さより薄いことが、プロセスマージンの観点から好ましい。そして、第２のポリシリコン層１１３Ｂ以上の厚さであって、第１のポリシリコン層１１３Ａと第２のポリシリコン層１１３Ｂとの厚さ合計未満の厚さだけ、第２のポリシリコン層１１３Ｂ及び第１のポリシリコン層１１３Ａを一様にエッチングする。これによって、第１のポリシリコン層１１３Ａが残され、且つ、第１のポリシリコン層１１３Ａ及び絶縁膜１２の側壁部分に第２のポリシリコン層１１３Ｂが残される（図３２の（Ｃ）参照）。尚、残された第１のポリシリコン層１１３Ａの一部は、第１のゲート部１３及びその延在部１３Ａに相当する。更には、残された第２のポリシリコン層１１３Ｂは、第１のゲート部の延在部１３Ａに相当する。尚、この工程で、前述した実施の形態８における［工程−８００］を実行すれば、第１のゲート部１３の延在部１３Ａは単結晶化される。その結果、単結晶化されたシリコン層にｐｎ接合を形成することができ、非線形抵抗素子３０の非導通時の漏洩電流（ＩR1）の減少を確実に図ることが可能となる。
【０２３９】
［工程−１０２０］
その後、例えばＳｉＯ2、ＳｉＯ2／ＳｉxＮy、ＳｉＯ2／ＳｉxＮy／ＳｉＯ2あるいはＴａ2Ｏ5／ＳｉxＮyから成る誘電体膜１８をＣＶＤ法、熱酸化法、熱窒化法あるいはプラズマ窒化法にて全面に成膜する。そして、更に、その上に第２のゲート部となる、例えばｎ型不純物をドーピングした第３のポリシリコン層１９Ａあるいはポリシリコン層とタングステンシリサイド層の積層構造を形成する。更に、エッチングマスクとして機能する酸化膜６０をその上に成膜する（図３３の（Ａ）参照）。
【０２４０】
［工程−１０３０］
次に、リソグラフィ技術に基づき第２のゲート部の形状を有するレジスト材料６１を形成し、かかるレジスト材料６１をマスクとして、酸化膜６０及び第３のポリシリコン層１９Ａをエッチングし、誘電体膜１８が露出した時点でエッチングを停止する（図３３の（Ｂ）参照）。これによって、第２のゲート部１９が形成される。尚、第２のゲート部１９はワード線ＷＬと共通領域を有する。
【０２４１】
［工程−１０４０］
その後、レジスト材料６１を除去し、次いで、再度、リソグラフィ技術に基づきレジスト材料６２を形成する。そして、第１のゲート部のソース領域側の端部を形成するために、酸化膜６０とレジスト材料６２をマスクとして、誘電体膜１８、第１のポリシリコン層１１３Ａ及び絶縁膜１２をエッチングする（図３４の（Ａ）参照）。尚、第１のゲート部のソース領域側の端部は、酸化膜６０の側面の存在によってセルフアラインエッチングされる。こうして、絶縁膜１２上に第１のポリシリコン層１１３Ａから成る第１のゲート部１３を形成し、併せて、この第１のゲート部１３から半導体層（実施の形態１０においては半導体基板１０）のソース／ドレイン領域の一方の形成予定領域に延びる第１のゲート部の延在部１３Ａを半導体層（半導体基板１０）上に形成することができる。かかる第１のゲート部の延在部１３Ａは、第１のゲート部１３から、逆導電型不純物領域４７を形成すべき領域に延び、第１のポリシリコン層１１３Ａ及び第２のポリシリコン層１１３Ｂから構成されている。
【０２４２】
［工程−１０５０］
次に、レジスト材料６２を除去し、表面を清浄化した後、第２のゲート部１９をマスクとしてｎ型不純物を選択的にイオン注入し、低濃度ドレイン領域及び低濃度ソース領域を形成する。ここで、絶縁膜１２及び第１のポリシリコン層１１３Ａの合計厚さが、このイオン注入工程における飛程よりも小さくなるように設計しておく。その後、熱処理を行い、第２のポリシリコン層１１３Ｂ中に含まれたｐ型不純物を低濃度ドレイン領域の表面に熱拡散させる。これによって、ｐｎ接合ダイオードから成る非線形抵抗素子４０を構成する逆導電型不純物領域４７（ｐ型不純物領域）が、半導体層（実施の形態１０においては、半導体基板１０）の表面に形成される（図３４の（Ｂ）参照）。
【０２４３】
［工程−１０６０］
その後、公知のＬＤＤプロセスによりスペーサ絶縁膜６３を形成し、高濃度のドレイン領域１６及びソース領域１７を形成するためのｎ型不純物のイオン注入を行う（図３５参照）。
【０２４４】
［工程−１０７０］
次いで、例えばＳｉＯ2から成る層間絶縁層をＣＶＤ法にて全面に成膜した後、ドレイン領域１６の上方の層間絶縁層に開口部を形成する。そして、かかる開口部内を含む層間絶縁層上に、例えばアルミニウム系合金から成る配線層をスパッタ法にて成膜し、かかる配線層をパターニングすることによって、ドレイン領域１６と電気的に接続されたビット線（ＢＬ）を形成する。こうして、ゲート電荷蓄積形メモリセルを得ることができる。
【０２４５】
以上に説明した実施の形態１０のゲート電荷蓄積形メモリセルの作製方法によれば、リソグラフィ技術における解像度に依らず小面積の非線形抵抗素子を形成することが可能となり、最小エッチング加工寸法（線幅）をＦとしたとき、６Ｆ2に近い面積のゲート電荷蓄積形メモリセルを作製することができる。
【０２４６】
尚、ｐｎ接合ダイオードから成る非線形抵抗素子の代わりに、図３６に模式的な一部断面図を示すように、ヘテロ接合ダイオード（例えば、ショットキーバリアダイオード）から非線形抵抗素子を構成することもできる。この場合には、例えば、実施の形態６において、第２のポリシリコン層を形成する代わりに、例えばチタンシリサイド層をドレイン領域１６の表面に形成すればよい。これによって、ヘテロ接合ダイオードを、一方のソース／ドレイン領域（ドレイン領域１６）の表面領域に形成された導体領域（延在部１３Ａが相当し、非線形抵抗素子３０の一端に相当する）と、一方のソース／ドレイン領域（ドレイン領域１６であり、非線形抵抗素子３０の他端に相当する）から構成することができる。即ち、例えば、第１のゲート部１３を、ポリシリコン層とチタンシリサイド層の２層構造とし、第１のゲート部１３からの延在部１３Ａをチタンシリサイド層から構成してもよい。この場合、ドレイン領域１６、及びドレイン領域１６と接するチタンシリサイド層から成る延在部１３Ａの部分（導体領域）によってヘテロ接合ダイオードが構成される。尚、ヘテロ接合ダイオードを形成するための材料はチタンシリサイドに限定されず、コバルトシリサイド、タングステンシリサイド等の材料、あるいはモリブデン等の金属材料を用いることもできる。ここで、ヘテロ接合ダイオードから非線形抵抗素子を構成する場合、ＶF1の制御は、例えばアニール温度あるいはシリサイド化する金属を適宜選択することによって行うことができる。
【０２４７】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明したゲート電荷蓄積形メモリセルの構造は例示であり、適宜設計変更することができる。また、発明の実施の形態においては、主にｎ型のゲート電荷蓄積形メモリセルを例にとり説明を行ったが、本発明のゲート電荷蓄積形メモリセルをｐ型のゲート電荷蓄積形メモリセルに適用することができることは云うまでもない。また、例えば、実施の形態１〜実施の形態６、実施の形態８〜実施の形態１０で説明したゲート電荷蓄積形メモリセルを、ＳＯＩ構造を有するゲート電荷蓄積形メモリセルに適用することができる。場合によっては、第１のゲート部から延在する延在部を設ける代わりに、第１のゲート部と非線形抵抗素子の一端とを接続する配線を設けてもよい。また、実施の形態においては、一方のソース／ドレイン領域を専らドレイン領域として説明したが、代わりに、一方のソース／ドレイン領域をソース領域としてもよい。
【０２４８】
あるいは又、図３７、図３８若しくは図３９に原理図を示すように、第３のゲート部を、ゲート電荷蓄積形メモリセルのチャネル形成領域１５の下に設けてもよい。この場合、第３のゲート部は、第２のゲート部から見たゲート閾値電圧を制御するためにも使えるが、読み出し用ゲートとして使うこともできる。即ち、第１のゲート部の電圧によって第３のゲート部から見たゲート閾値電圧が変化するので、その変化値の中間の電位に第３のゲート部の電位を設定することによって、情報を読み出すことができる。かかるゲート電荷蓄積形メモリセルは、公知の所謂ＳＯＩ技術を応用して作製することができるので詳細な説明は省略する。尚、図３７は、図１に示した本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの変形を示す原理図であり、図３８は、図３に示した本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルの変形を示す原理図であり、図３９は、図４に示した本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルの変形を示す原理図である。尚、図３７、図３８及び図３９に原理図を示したゲート電荷蓄積形メモリセルの構成を、図５、図６及び図７に示したゲート電荷蓄積形メモリセルに適用することもできる。
【０２４９】
【発明の効果】
本発明のゲート電荷蓄積形メモリセルあるいはその作製方法においては、簡素な構造のＤＲＡＭゲインセルを得ることができ、しかも、その製造プロセスが左程複雑になることがないし、ＴＦＴを作製する必要がなく、従来のフラッシュメモリの製造プロセスの若干の延長で製造することができ、しかも、外部配線数や端子部（コンタクト部）の面積の増加を抑制することができる。また、従来のＤＲＡＭのような複雑な構造のキャパシタが不要であり、従来のＤＲＡＭに必要とされた大きなキャパシタが原理的には不要である。従って、本発明のゲート電荷蓄積形メモリセルにおいては、セル面積が大幅に増加することもない。また、ＤＲＡＭ混載ロジック回路の製造が容易となる。
【図面の簡単な説明】
【図１】本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの原理図及び等価回路である。
【図２】非線形抵抗素子及び第２の非線形抵抗素子のＶ−Ｉ特性の一例を示すグラフである。
【図３】本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルの原理図及び等価回路である。
【図４】本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルの原理図及び等価回路である。
【図５】本発明の第２Ａの構成に係るゲート電荷蓄積形メモリセルの原理図及び等価回路である。
【図６】本発明の第２Ｂの構成に係るゲート電荷蓄積形メモリセルの原理図及び等価回路である。
【図７】本発明の第２Ｃの構成に係るゲート電荷蓄積形メモリセルの原理図及び等価回路である。
【図８】発明の実施の形態１におけるゲート電荷蓄積形メモリセルの模式的な一部断面図である。
【図９】発明の実施の形態１におけるゲート電荷蓄積形メモリセルの模式的且つ部分的な配置図、及び、パターニングされたシリコン薄膜及びエッチングストップ層を示す模式的且つ部分的な配置図である。
【図１０】発明の実施の形態２のゲート電荷蓄積形メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態２のゲート電荷蓄積形メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図１２】図１１に引き続き、発明の実施の形態２のゲート電荷蓄積形メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図１３】発明の実施の形態３におけるゲート電荷蓄積形メモリセルの模式的な一部断面図である。
【図１４】発明の実施の形態４におけるゲート電荷蓄積形メモリセルの模式的且つ部分的な配置図、及び模式的な一部断面図である。
【図１５】発明の実施の形態４におけるゲート電荷蓄積形メモリセルの変形例の模式的な一部断面図である。
【図１６】発明の実施の形態５におけるゲート電荷蓄積形メモリセルの模式的且つ部分的な配置図である。
【図１７】発明の実施の形態５におけるゲート電荷蓄積形メモリセルの模式的な一部断面図である。
【図１８】発明の実施の形態５におけるゲート電荷蓄積形メモリセルの模式的な一部断面図である。
【図１９】発明の実施の形態５の変形におけるゲート電荷蓄積形メモリセルの模式的な一部断面図である。
【図２０】発明の実施の形態５の変形におけるゲート電荷蓄積形メモリセルの模式的な一部断面図である。
【図２１】発明の実施の形態６におけるゲート電荷蓄積形メモリセルの模式的な一部断面図である。
【図２２】発明の実施の形態６のゲート電荷蓄積形メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図２３】逆導電型不純物領域、及びその下方のドレイン領域における深さ方向の不純物濃度プロファイルのシミュレーション結果を示す図である。
【図２４】図２３に示した不純物濃度プロファイルの場合における非線形抵抗素子のＶ−Ｉ特性のシミュレーション結果を示す図である。
【図２５】図２３とは別の、逆導電型不純物領域、及びその下方のドレイン領域における深さ方向の不純物濃度プロファイルのシミュレーション結果を示す図である。
【図２６】図２５に示した不純物濃度プロファイルの場合における非線形抵抗素子のＶ−Ｉ特性のシミュレーション結果を示す図である。
【図２７】発明の実施の形態７におけるゲート電荷蓄積形メモリセルの模式的な一部断面図及び第１のゲート部等の配置を示す図である。
【図２８】発明の実施の形態７のゲート電荷蓄積形メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図２９】発明の実施の形態８のゲート電荷蓄積形メモリセルの模式的な一部断面図である。
【図３０】発明の実施の形態９のゲート電荷蓄積形メモリセルの模式的な一部断面図及び等価回路である。
【図３１】発明の実施の形態９のゲート電荷蓄積形メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図３２】発明の実施の形態１０のゲート電荷蓄積形メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図３３】図３２に引き続き、発明の実施の形態１０のゲート電荷蓄積形メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図３４】図３３に引き続き、発明の実施の形態１０のゲート電荷蓄積形メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図３５】図３４に引き続き、発明の実施の形態１０のゲート電荷蓄積形メモリセルの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図３６】発明の実施の形態１のゲート電荷蓄積形メモリセルの変形の模式的な一部断面図である。
【図３７】本発明の第１Ａの構成に係るゲート電荷蓄積形メモリセルの変形の原理図である。
【図３８】本発明の第１Ｂの構成に係るゲート電荷蓄積形メモリセルの変形の原理図である。
【図３９】本発明の第１Ｃの構成に係るゲート電荷蓄積形メモリセルの変形の原理図である。
【図４０】従来の所謂ＤＲＡＭゲインセルの等価回路を示す図である。
【符号の説明】
１０・・・半導体基板、１１・・・絶縁領域（素子分離領域）、１２・・・絶縁膜、１３・・・第１のゲート部、１３Ａ・・・第１のゲート部の延在部、１３Ｐ・・・シリコン薄膜、１４・・・エッチングストップ層、１５・・・チャネル形成領域、１６，１７・・・ソース／ドレイン領域、１８・・・誘電体膜、１９・・・第２のゲート部、２０・・・層間絶縁層、２１・・・ビット線、２２・・・読み出し線、２３・・・消去線、３０，４０，５０・・・非線形抵抗素子、３１，３４，３５，３６・・・半導体領域、３２，３７・・・シリサイド層、３３・・・第２の非線形抵抗素子、４１，４５，４６，４７・・・逆導電型不純物領域、４２・・・支持基板、４３・・・絶縁層、４４・・・シリコン層、５１・・・電界効果型トランジスタのゲート部、５２・・・電界効果型トランジスタのチャネル形成領域、５３，５１・・・電界効果型トランジスタのソース／ドレイン部、１１３Ａ，１１３Ｂ，１９Ａ・・・ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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