(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを含むアレイを有する第１のメモリユニットと、
複数の冗長メモリセルを含む複数のメモリセルを含むアレイを有する第２のメモリユニットと、
該第１のメモリユニットの該アレイにおける欠陥メモリセルに対するアドレスを該第２のメモリユニットに切り替えることにより、該複数の冗長メモリセルの中から選択されたメモリセルにアクセスするように動作可能なクロスバースイッチと
を備え、
該欠陥メモリセルは、（ｉ）該複数のメモリセルの欠陥ロウおよび非欠陥カラム、および、（ｉｉ）該複数のメモリセルの欠陥カラムおよび非欠陥ロウのうちのいずれか一方に設けられており、
該選択されたメモリセルは、（ｉ）該欠陥ロウとは異なるロウアドレスおよび該非欠陥カラムと同一のカラムアドレス、または、（ｉｉ）該欠陥カラムとは異なるカラムアドレスおよび該非欠陥ロウと同一のロウアドレスを有しており、
該第１のメモリユニットがアドレス指定され、アクセスされている場合において、該第２のメモリユニットが制御信号を用いてプリチャージされる、メモリシステム。
【請求項２】
前記クロスバースイッチは、前記アドレスを変えることにより前記第２のメモリユニットへと切り替えるための新しいアドレスを生成し、それによって前記複数のメモリセルの中から選択された前記メモリセルにアクセスするようにさらに動作可能である、請求項１に記載のメモリシステム。
【請求項３】
前記アレイは、ランダムアクセスメモリセルのアレイを含んでいる、請求項１に記載のメモリシステム。
【請求項４】
前記アレイは、読み出し専用メモリセルのアレイを含んでいる、請求項１に記載のメモリシステム。
【請求項５】
前記メモリユニットは、シングルインラインメモリモジュールとしてパッケージされたダイナミックランダムアクセスメモリを含んでいる、請求項１に記載のメモリシステム。
【請求項６】
前記クロスバースイッチは、チップセレクト信号を前記第１のメモリユニットから前記第２のメモリユニットに切り替えるようにさらに動作可能である、請求項１に記載のメモリシステム。
【請求項７】
１セットのアドレスによりアドレス指定可能である複数のメモリセルを含む第１のアレイと、
第１セットのアドレスによりアドレス指定可能である第１の数のメモリセルと、第２セットのアドレスによりアドレス指定可能である第２の数のメモリセルとを含む複数のメモリセルを含む第２のアレイと、
該第１のアレイにおける該複数のメモリセルのうちの欠陥メモリセルに対する受け取られたアドレスを該第２セットのアドレスの中から選択されたアドレスに変換し、該第２セットのアドレスの中から選択された該アドレスを切り替えることにより、該第２のアレイにアクセスするように動作可能なプログラマブルなクロスバースイッチと
を備え、
該欠陥メモリセルは、（ｉ）該複数のメモリセルの欠陥ロウおよび非欠陥カラム、および、（ｉｉ）該複数のメモリセルの欠陥カラムおよび非欠陥ロウのうちのいずれか一方に設けられており、
該選択されたアドレスは、（ｉ）該欠陥ロウとは異なるロウアドレスおよび該非欠陥カラムと同一のカラムアドレス、または、（ｉｉ）該欠陥カラムとは異なるカラムアドレスおよび該非欠陥ロウと同一のロウアドレスを有しており、
該第１のアレイがアドレス指定され、アクセスされている場合において、該第２のアレイが制御信号を用いてプリチャージされる、メモリシステム。
【請求項８】
前記第２のアレイにおける前記第２の数のメモリセルは、複数の冗長メモリセルを含んでいる、請求項７に記載のメモリシステム。
【請求項９】
前記第２のアレイにおける前記第２の数のメモリセルは、複数の冗長メモリセルのロウを含んでいる、請求項８に記載のメモリシステム。
【請求項１０】
前記第２のアレイにおける前記第２の数のメモリセルは、複数の冗長メモリセルのカラムを含んでいる、請求項８に記載のメモリシステム。
【請求項１１】
前記クロスバースイッチは、チップセレクト信号を前記第１のアレイから前記第２のアレイに切り替えるようにさらに動作可能である、請求項７に記載のメモリシステム。
【請求項１２】
前記第１のアレイおよび前記第２のアレイは、別々の集積回路チップ上に製造される、請求項７に記載のメモリシステム。
【請求項１３】
前記別々のチップは、別々のパッケージ内に配置される、請求項１２に記載のメモリシステム。
【請求項１４】
前記第１のアレイをアドレス指定する前記１セットのアドレスは、前記第２のアレイにおける前記第１の数のメモリセルをアドレス指定する前記第１セットのアドレスと同一である、請求項７に記載のメモリシステム。
【請求項１５】
複数のメモリユニットであって、該複数のメモリユニットのそれぞれが、第１セットのアドレスによりアドレス指定可能な複数のプライマリメモリセルを含む複数のロウおよびカラムと、第２セットのアドレスによりアドレス指定可能な複数の冗長メモリセルを含む選択された数のロウおよびカラムとを有するアレイを含んでいる、複数のメモリユニットと、
該第１セットのアドレスのうちの第１のアドレスを受け取り、該複数のユニットのうちの第１のメモリユニットのアレイにおけるある欠陥メモリセルをアドレス指定し、該アドレスを該第２セットのアドレスのうちの第２のアドレスに変換し、該第２のアドレスを該複数のメモリユニットのうちの第２のメモリユニットに切り替えるプログラマブルなクロスバースイッチと
を備え、
該欠陥メモリセルは、（ｉ）該複数のプライマリメモリセルの欠陥ロウおよび非欠陥カラム、および、（ｉｉ）該複数のプライマリメモリセルの欠陥カラムおよび非欠陥ロウのうちのいずれか一方に設けられており、
該第２のアドレスは、（ｉ）該欠陥ロウとは異なるロウアドレスおよび該非欠陥カラムと同一のカラムアドレス、または、（ｉｉ）該欠陥カラムとは異なるカラムアドレスおよび該非欠陥ロウと同一のロウアドレスを有しており、
該第１のメモリユニットがアドレス指定され、アクセスされている場合において、該第２のメモリユニットが制御信号を用いてプリチャージされる、メモリシステム。
【請求項１６】
前記プログラマブルなクロスバースイッチは、アクティブなチップセレクト信号を前記複数のメモリユニットのうちの前記第２のメモリユニットに与えることにより、アクセスされる該第２のメモリユニットを選択するようにさらに動作可能である、請求項１５に記載のメモリシステム。
【請求項１７】
アクティブサイクルで前記第２のメモリユニットを動作させるタイミングおよび制御信号を提供するメモリ制御回路をさらに備えている、請求項１５に記載のメモリシステム。
【請求項１８】
前記メモリ制御回路は、コアロジックを含んでいる、請求項１７に記載のメモリシステム。
【請求項１９】
前記メモリ制御回路は、メモリコントローラを含んでいる、請求項１７に記載のメモリシステム。
【請求項２０】
前記複数のメモリユニットは、ダイナミックランダムアクセスメモリ・シングルインライン・メモリモジュールを含んでいる、請求項１７に記載のメモリシステム。
【請求項２１】
メモリセルの置換を実行する方法であって、
該方法は、
（ｉ）第１のメモリセルアレイにおける複数のメモリセルの欠陥ロウおよび非欠陥カラム、および、（ｉｉ）第１のメモリセルアレイにおける複数のメモリセルの欠陥カラムおよび非欠陥ロウのうちのいずれか一方に設けられた欠陥メモリセルに対するアドレスを識別するステップと、
第２のメモリセルアレイにおける利用可能な冗長メモリセルのグループを識別するステップであって、該利用可能な冗長メモリセルは、アドレスを有しており、該アドレスは、（ｉ）該欠陥ロウとは異なるロウアドレスおよび該非欠陥カラムと同一のカラムアドレス、または、（ｉｉ）該欠陥カラムとは異なるカラムアドレスおよび該非欠陥ロウと同一のロウアドレスを有している、ステップと、
該第１のアレイにおける該欠陥メモリセルのグループに対するアドレスを、該第２のアレイにおける該利用可能な冗長メモリセルのアドレスに変換するステップと、
該第１のメモリセルアレイがアドレス指定され、アクセスされている場合において、制御信号を用いて該第２のメモリセルアレイをプリチャージするステップと、
クロスバースイッチを介して、該利用可能な冗長メモリセルに対するアドレスを切り替えることにより、該利用可能な冗長メモリセルにアクセスするステップと
を包含する、方法。
【請求項２２】
前記第１のアレイ内の少なくとも１つの他の欠陥メモリセルのグループを該第１のアレイ内の動作可能なメモリセルと置換するステップをさらに包含する、請求項２１に記載の方法。
【請求項２３】
前記第２のアレイ内の欠陥メモリセルのグループを前記第１のメモリセルアレイ内の動作可能なメモリセルと置換するステップをさらに包含する、請求項２１に記載の方法。
【請求項２４】
前記変換するステップは、前記受け取られたアドレスの少なくとも１つの最下位ビットを変えるサブステップを包含する、請求項２１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広くは電子メモリに関しており、具体的には、デバイス間でセルを置換するシステムおよび方法に関している。
【０００２】
【従来の技術】
電子メモリチップ、特にダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップの最も重要な用途は、パーソナルコンピュータを構築することである。そのようなアプリケーションでは、メモリ装置はそれぞれ、完全な機能を果たすものと期待されている。すなわち、たとえ部分的にでも欠陥を有しているようなメモリチップは、通常は使用されることがない。よって、メモリチップ、特にまだ「歩どまり成熟（yield maturity）」（歩どまり成熟は、通常、製造プロセスが時を経て精錬された時に達成される）に達していない最新型チップの製造歩どまりを増大させるために、さまざまな技術が開発されてきた。
【０００３】
歩どまりを改善するための技術としては、例えば、ウエハのテストをおこなう時に識別された欠陥セルを、それぞれのメモリセルアレイ内に含まれている「スペアの」セル、つまり「冗長」セルで置換するやりかたがある。具体的にいえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルアレイにおいて欠陥をもつロウおよびカラムを置換するのに、オンチップの冗長セルロウおよびカラムを用いることは、この技術では既に確立された技法である。欠陥セル置換の基本は、例えば、FitzgeraldおよびThomas、"Circuit Implementation of Fusible Redundant Addresses on RAMs for Productivity Enhancement"、IBM Journal of Research and Development、第24巻、第3号、1980年5月に述べられている。
【０００４】
概略的にいえば、現在利用可能なＤＲＡＭでは、それぞれのアレイまたはバンクにおけるプライマリロウのワードライン、およびプライマリカラムのセンスアンプの入力／出力装置はそれぞれ、プログラマブルなリンク、典型的にはレーザプログラマブルなフューズまたは電気的にプログラマブルな読み出し専用メモリ（ＥＥＰＲＯＭ）セルによって対応するロウアドレスデコーダおよびカラムアドレスデコーダに接続されている。プローブのテストをおこなう間に、欠陥をもつロウおよび／またはカラムは、識別された後、欠陥をもつそれぞれのロウまたはカラムと、それに対応づけられたアドレスデコーダとの接続を断つのに必要とされる適切なリンクをプログラミングすることによって、アレイの残りの部分から機能の上で取り除かれる。
【０００５】
典型的なＤＲＡＭでは、それぞれのチップのアレイは、ある与えられた数のスペアロウおよびスペアカラム（ならびに対応するスペアのセンスアンプ）をもつように製造される。典型的には、ある与えられたアレイのうち、多くても５％のロウおよびカラムが冗長セルとなる。スペアのロウおよびカラムはそれぞれ、プログラマブルなアドレスデコーダ／ドライバに対応づけられている。欠陥をもつロウまたはカラムがアレイから機能の上で取り除かれると、アレイにおいて選択されたスペアのロウ／カラムに対応するアドレスデコーダ回路が、欠陥をもつロウ／カラムのアドレスデコーダ回路が応答すべきアドレスと同じアドレスに応答するように（やはりプログラマブルなリンクを用いて）プログラミングされる。その結果、欠陥をもつロウ／カラムに対するアドレスは、良好な冗長ロウ／カラムへと再割り当てされ（割り振りなおされ）、誤りなくアクセスできるようになる。
【０００６】
【発明が解決しようとする課題】
しかし、現在の修理技術では、膨大なコストやパフォーマンスペナルティの代償を支払うことなく、あるアレイまたはデバイスにおける欠陥ロウまたはカラムを、別のアレイまたはデバイスにおける良好な冗長ロウまたはカラムに置換することはできない。典型的には、それぞれのＤＲＡＭ素子に含まれるセルは、固定されたセットのロウ／カラムアドレスビットによりアドレシングされうる。マルチデバイスメモリバンクでは、ロウ／カラムアドレスセット（空間）は、典型的には、回路のオーバーヘッドを最小化するために、各バンク内のすべてのデバイスについて同一にされる。例えば、２５６ｋ×１６のＤＲＡＭ４つから構成されるバンクが６４ビットのデータバスをサポートしているものとする。その場合、６４ビットのワードにアクセスするためには、それぞれのデバイスは、同一セットの８つのアドレスビットＡ０〜Ａ７を同時に受け取る。よって、例えば、もしデバイスＡにおけるアドレス０のロウ０が欠陥をもっており、バンクＢにおけるアドレス０のロウ０が正常動作しているのなら、単にデバイスＡのロウ０と、それに対応づけられたロウデコーダとの接続を断ち、アドレス０に応答するバンクＢの冗長ロウをプログラミングするだけでは、デバイスＡのロウ０を置換することはできない。なぜなら、アドレス０は、デバイスＢの正常動作ロウに既にマッピングしているからである。
【０００７】
欠陥をもつロウおよびカラムをデバイスからデバイスへと効率よく置換することができないと、デバイスの歩どまりを最適化することができなくなるので、結果としてシステムのコストを減らすことができなくなる。例えば、ウエハテストの後、あるデバイスでは、修理用に利用可能な冗長ロウ（またはカラム）よりも欠陥ロウ（またはカラム）のほうが多いのに、同一バンク上の別のデバイスでは、冗長ロウ（またはカラム）が余っているようなことがありうる。現在のところ、欠陥セルが過剰であるデバイスは捨てなければならない。なぜなら、ほどよいコストで、そのようなデバイスと、冗長セルが過剰であるデバイスとをマッチングし、デバイス間のセル置換をおこなうのに利用可能な技術が知られていないからである（もちろん、冗長デバイスを設けることはできる）。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ある与えられたメモリ素子の欠陥ロウまたはカラムを、別のメモリ素子の正常動作ロウまたはカラムと置換することを可能にするメモリ素子およびそれに対応づけられたシステムアーキテクチャを提供することにある。この特徴を実現すれば、通常は捨てられていたメモリ素子を、正常動作しているスペアのセルが余分にある同様の素子の助けを借りて直すことが可能になる。このようなスキームによれば、ごくわずかのパフォーマンスペナルティ（メモリレイテンシ、電力の浪費、最小限のシステムオーバーヘッドなど）で、システムのコストを下げることが可能になる。
【０００９】
【課題を解決するための手段】
本発明によるメモリシステムは、複数のメモリセルから構成されるアレイを有する第１のメモリユニットと、いくつかの冗長セルを含む複数のメモリセルから構成されるアレイを有する第２のメモリユニットと、該第１のメモリユニットの該アレイにおける欠陥セルに対するアドレスを該第２のメモリユニットに切り替えることによって、該いくつかの冗長セルの中から選択されたあるセルへとアクセスするように動作可能である、クロスバースイッチと、を備えており、そのことにより上記目的が達成される。
【００１０】
ある実施形態では、前記クロスバースイッチが、前記アドレスを変えることにより前記第２のメモリユニットへと切り替えるための新しいアドレスを発生し、それによって前記メモリセルの中から選択された前記セルへとアクセスするようにさらに動作可能である。
【００１１】
ある実施形態では、前記アレイが、ランダムアクセスメモリセルのアレイを含んでいる。
【００１２】
ある実施形態では、前記アレイが、読み出し専用メモリセルのアレイを含んでいる。
【００１３】
ある実施形態では、前記メモリユニットが、シングルインラインメモリモジュールとしてパッケージされたダイナミックランダムアクセスメモリを含んでいる。
【００１４】
ある実施形態では、前記クロスバースイッチが、チップセレクト信号を前記第１のメモリユニットから前記第２のメモリユニットへと切り替えるようにさらに動作可能である。
【００１５】
本発明によるメモリシステムは、１セットのアドレスによりアドレス指定可能であるメモリセルから構成される第１のアレイと、第１セットのアドレスによりアドレス指定可能である第１の数のセルと、第２セットのアドレスによりアドレス指定可能である第２の数のセルと、含む複数のメモリセルから構成される第２のアレイと、該第１のアレイにおける該複数のセルの中の欠陥セルに対するアドレスが受け取られると、該アドレスを該第２セットのアドレスの中から選択されたあるアドレスへと変換し、該第２セットのアドレスの中から選択された該アドレスを切り替えることによって該第２のアレイへとアクセスするように動作可能である、プログラマブルなクロスバースイッチと、を備えており、そのことにより上記目的が達成される。
【００１６】
ある実施形態では、前記第２のアレイにおける前記第２の数のセルが、冗長セルを含んでいる。
【００１７】
ある実施形態では、前記第２のアレイにおける前記第２の数のセルが、冗長メモリセルロウを含んでいる。
【００１８】
ある実施形態では、前記第２のアレイにおける前記第２の数のセルが、冗長メモリセルカラムを含んでいる。
【００１９】
ある実施形態では、前記クロスバースイッチが、チップセレクト信号を前記第１のアレイから前記第２のアレイへと切り替えるようにさらに動作可能である。
【００２０】
ある実施形態では、前記第１のアレイおよび前記第２のアレイが、別々の集積回路チップ上に製造される。
【００２１】
ある実施形態では、前記別々のチップが、別々のパッケージ内に配置される。
【００２２】
ある実施形態では、前記第１のアレイをアドレス指定するための前記１セットのアドレスが、前記第２のアレイにおいて前記第１の数のセルをアドレス指定する前記第１セットのアドレスと同じである。
【００２３】
本発明によるメモリシステムは、複数のメモリユニットであって、それぞれが、第１セットのアドレスによりアドレス指定可能な複数のプライマリメモリセルから構成される複数のロウおよびカラムと、第２セットのアドレスによりアドレス指定可能な複数の冗長メモリセルから構成される選択された数のロウおよびカラムと、から構成されるアレイを含んでいる、複数のメモリユニットと、該第１セットのアドレスのうちの第１のアドレスを受け取り、該複数のユニットのうちの第１のユニットの該アレイにおけるある欠陥セルをアドレス指定し、第アドレスを該第２セットのアドレス中の第２のアドレスへと変換し、該第２のアドレスを該複数のメモリユニットのうちの第２のユニットへと切り替える、プログラマブルなクロスバースイッチと、を備えており、そのことにより上記目的が達成される。
【００２４】
ある実施形態では、前記プログラマブルなクロスバースイッチが、アクティブなチップセレクト信号を前記複数のメモリユニット中の前記第２のメモリユニットに与えることによって、アクセスすべき該第２のメモリユニットを選択するようにさらに動作可能である。
【００２５】
ある実施形態では、前記第２のメモリユニットをアクティブサイクル中に動作させるタイミングおよび制御信号を供給するメモリ制御回路をさらに備えている。
【００２６】
ある実施形態では、前記メモリ制御回路がコアロジックを含んでいる。
【００２７】
ある実施形態では、前記メモリ制御回路がメモリコントローラを含んでいる。
【００２８】
ある実施形態では、前記複数のメモリユニットが、ダイナミックランダムアクセスメモリ素子を含んでいる。
【００２９】
ある実施形態では、前記複数のメモリユニットが、ダイナミックランダムアクセスメモリ・シングルインライン・メモリモジュールを含んでいる。
【００３０】
本発明によるメモリセルの置換をおこなう方法は、第１のメモリセルアレイにおける欠陥セルのグループに対するアドレスを識別するステップと、第２のメモリセルアレイにおける利用可能な冗長セルのグループを識別するステップであって、該利用可能な冗長セルがアドレスを有している、ステップと、該第１のアレイにおける該欠陥セルのグループに対する該アドレスを、該第２のアレイにおける該利用可能な冗長セルの該アドレスに変換するステップと、クロスバースイッチを介して、該利用可能な冗長セルの該アドレスを切り替えることによって、該利用可能な冗長セルにアクセスするステップと、を含んでおり、そのことにより上記目的が達成される。
【００３１】
ある実施形態では、前記第１のアレイ内の少なくとももう１つの欠陥セルのグループを、該第１のアレイ内の正常動作セルと置換するステップをさらに含んでいる。
【００３２】
ある実施形態では、前記第２のアレイ内の欠陥セルのグループを、前記第１のセルアレイ内の正常動作セルと置換するステップをさらに含んでいる。
【００３３】
ある実施形態では、前記変換するステップが、前記受け取られたアドレスの少なくとも１つの最下位ビットを変えるサブステップを含んでいる。
【００３４】
以下に作用を説明する。本発明の原理による第１の実施形態では、メモリセルアレイを有する第１のメモリユニットと、いくつかの冗長セルを含むメモリセルアレイを有する第２のメモリユニットとを備えたメモリシステムが設けられる。第１のメモリユニットのアレイにおける欠陥セルに対応するアドレスを、第２のメモリユニット内の冗長セル中から選択されたあるセルへとアクセスするために、第２のメモリユニットへと切り替えるよう動作可能であるクロスバースイッチが設けられる。
【００３５】
本発明の原理による第２の実施形態では、１セットのアドレスによりアクセス可能なメモリセルから構成される第１のアレイを含むメモリが設けられる。また、第１セットのアドレスによりアドレス指定可能な第１の数のセルと、第２セットのアドレスによりアドレス指定可能な第２の数のセルとを含む、第２のメモリセルアレイが設けられる。このメモリはまた、第１のアレイにおけるセルのうちの欠陥をもつセルに対応するアドレスが受け取られると、そのアドレスを第２セットのアドレスの中から選択されたあるアドレスへと変換し、第２セットのアドレスの中から選択されたいくつかのアドレスに切り替えることによって、第２のアレイにアクセスするように動作可能である、プログラマブルクロスバースイッチを含んでいる。
【００３６】
本発明の原理による第３の実施形態では、それぞれが第１セットのアドレスによりアドレス指定可能なプライマリメモリセルから構成されるロウおよびカラムと、第２セットのアドレスによりアドレス指定可能な冗長メモリセルから構成されるある選択された数のロウおよびカラムとから構成されるアレイを有している、複数のメモリユニットを含むメモリシステムが設けられる。第１セットのアドレスのうちの第１のアドレスを受け取り、それらのユニットのうちの第１のユニットのアレイにおける欠陥セルをアドレス指定し、第１のアドレスを第２セットのアドレス中の第２のアドレスへと変換し、第２のアドレスをメモリユニットのうちの第２のユニットへと切り替えて、そのユニット内で選択されたセルへとアクセスするために、プログラマブルなクロスバースイッチが設けられる。
【００３７】
また、本発明の原理は、メモリセルの置換をおこなうためのさまざまな方法のかたちでも実施される。そのような方法のうちのある方法によれば、第１のメモリセルアレイにおける欠陥セルのグループに対応するアドレスが識別される。第２のメモリセルアレイにおける利用可能な冗長セルのグループが識別される。これらの利用可能な冗長セルは、あるアドレスをもっている。第１のアレイにおける欠陥セルのグループに対応するアドレスは、利用可能な冗長セルのアドレスが受け取られると、ただちに変換される。そして、利用可能な冗長セルに対応するアドレスがクロスバースイッチを介して切り替えられることによって、利用可能な冗長セルへとアクセスする。
【００３８】
本発明の原理を実施する回路、システムおよび方法には、従来の技術に比べて実効性のある長所がいくつもある。中でも、このような原理によれば、ある与えられたメモリ素子の欠陥ロウまたはカラムを、別のメモリ素子の正常動作ロウまたはカラムと置換することが可能になる。この特徴により、通常は製造工程中に捨てられていたメモリ素子を、正常動作しているスペアのセルが余分にある同様の素子の助けを借りて直せるという効果が得られる。
【００３９】
以上の要旨は、以下に述べる本発明の詳細な説明をよりよく理解できるように、本発明の各種特徴および技術的長所をやや大まかに概観したものである。本発明の請求の範囲の各主題を構成する、本発明のその他の特徴および長所について以下に説明する。本願明細書に開示される着想および具体的実施形態については、本発明と同じ目的を実現するために別種の構造を改変・設計する際の基礎として容易に利用可能であることは、当業者には理解できるであろう。また、そのように等価である構成が、添付の請求の範囲に述べられている本発明の精神および範囲から離れることはないことも、当業者には認識できるであろう。
【００４０】
【発明の実施の形態】
本発明およびその長所をより完全に理解できるように、添付の図面を参照しながら、以下に本発明を詳細に説明する。
【００４１】
本発明の原理およびその長所は、図１〜図３に図示されている実施形態例を参照することによって、最もよく理解することができる。なお全図面を通して、同一の参照番号は同一の構成要素を示す。本発明の原理を実現するメモリ装置は数多くのアプリケーションで適用可能ではあるが、例示を目的としてこのメモリ装置は、パーソナルコンピュータに典型的に用いられる基本的な処理システムアーキテクチャに関連づけて説明される。
【００４２】
図１は、処理システム１００の一部を示す高レベル機能ブロック図である。システム１００は、中央処理ユニット１０１と、ＣＰＵローカルバス１０２と、コアロジック１０３と、ディスプレイコントローラ１０４と、システムメモリ１０５と、ディジタル／アナログ変換器（ＤＡＣ）１０６と、フレームバッファ１０８と、ディスプレイデバイス１０７と、を備えている。
【００４３】
ＣＰＵ１０１は、システム１００の全動作を制御する「マスタ」である。ＣＰＵ１０１は、特に各種データ処理機能を実行し、ユーザのコマンドおよび／またはアプリケーションソフトウェアの実行に応答してディスプレイユニット１０７上に表示されるグラフィックデータの内容を決定する。ＣＰＵ１０１は、例えばインテルペンティアムTMクラスのマイクロプロセッサのような市販のパーソナルコンピュータに用いられている汎用のマイクロプロセッサでありうる。ＣＰＵ１０１は、例えば専用バスや（業界では日常的に用いられている）汎用バスでありうるＣＰＵローカルバス１０２を介してシステム１００の残りの部分と通信する。
【００４４】
コアロジック１０３は、ＣＰＵ１０１の制御の下に、ＣＰＵ１０１、ディスプレイコントローラ１０４およびシステムメモリ１０５間でのデータ、アドレス、制御信号およびインストラクションのやりとりを制御する。コアロジック１０３は、システムの残りの部分、特にＣＰＵ１０１と互換性を有するように設計された、市販されている多数のコアロジックチップセットのどれでもよい。図示されたシステムにおけるチップ１１２のような１つ以上のコアロジックチップは、典型的には「アドレス専用」であり、いっぽう図１におけるチップ１１４のような１つ以上のコアロジックチップは「データ専用」である。ＣＰＵ１０１は、直接、または外部（Ｌ２）キャッシュ１１５を通してコアロジック１０３と通信する。Ｌ２キャッシュ１１５は、例えば２５６キロバイトの高速ＳＲＡＭ装置でありうる。なお、ＣＰＵ１０１は、オンボード（Ｌ１）キャッシュを含んでいてもよい。別の実施形態では、コアロジック１０３は、メモリコントローラを含んでいてもよいし、または、メモリコントローラに置き換えられてもよい。
【００４５】
ディスプレイコントローラ１０４は、多くの市販のＶＧＡディスプレイコントローラならどれでもよい。ディスプレイコントローラ１０４は、ＣＰＵ１０１からのデータ、インストラクションおよび／またはアドレスを、コアロジック１０３を通して、またはＣＰＵローカルバス１０２を通してＣＰＵ１０１から直接に受け取ることができる。データ、インストラクションおよびアドレスは、コアロジック１０３を通して、ディスプレイコントローラ１０４およびシステムメモリ１０５の間でやりとりされる。さらにアドレスおよびインストラクションは、例えばＰＣＩローカルバスであるローカルバスを介しても、コアロジック１０３およびディスプレイコントローラ１０４の間でやりとりされうる。概略的にいうと、ディスプレイコントローラ１０４は、スクリーンリフレッシュを制御し、例えばライン描画、ポリゴン塗りつぶし、色空間変換、ディスプレイデータ補間、ズーミングおよびビデオストリーム化などの限られた数のグラフィック機能を実行し、電力管理といったその他のシステム管理タスクの操作をおこなう。最も重要なのは、ディスプレイコントローラ１０４は、スクリーンリフレッシュのあいだにフレームバッファ１０８からディスプレイユニット１０７への画素データのラスタを制御し、ディスプレイデータの更新をおこなう間にＣＰＵ１０１およびフレームバッファ１０８をインタフェースすることである。ビデオデータは、ディスプレイコントローラ１０４に直接、入力されてもよい。
【００４６】
ディジタル／アナログ変換器１０６は、ディジタルデータをコントローラ１０４から受け取り、これに応答してディスプレイ１０７をドライブするためにアナログデータを出力する。図示されている実施形態においては、ＤＡＣ１０６は、ディスプレイコントローラ１０４とともに単一のチップ上に一体化される。システム１００の具体的な実現方式によっては、ＤＡＣ１０６は、いくつか選択肢を挙げれば、カラーパレット、ＹＵＶ／ＲＧＢフォーマット変換回路、および／またはＸおよびＹズーミング回路を備えていてもよい。ディスプレイ１０７は、例えば、ＣＲＴユニット、液晶ディスプレイ、エレクトロルミネセントディスプレイ、プラズマディスプレイ、あるいは複数の画素として画像を画面上に表示するその他のタイプのディスプレイデバイスでありうる。なお代替の実施形態においては、「ディスプレイ」１０７は、レーザプリンタ、あるいはそれに類似する文書表示／印刷装置など、その他のタイプの出力装置であってもよい。
【００４７】
システム１００におけるデータパスは、個々の設計で変わってくる。例えば、システム１００は、「６４ビット」または「７２ビット」のシステムであってもよい。ここでは、説明の目的のために６４ビットのシステムが選ばれる。このとき、ＣＰＵバス１０２およびＰＣＩバス１１６のデータパス、コアロジック１０３を通してシステムメモリ１０５およびディスプレイコントローラ１０４に至るデータパス、およびディスプレイコントローラ１０４およびフレームバッファ１０８の間のデータ相互接続部を含む各データ接続部は、すべて６４ビット幅である。なおアドレス相互接続部は、メモリサイズと、データバイトの選択および仮想メモリ動作をサポートするために必要なそのようなファクタとに依存して変わることに注意されたい。ペンティアムプロセッサシステムでは、ＣＰＵバス１０２およびＰＣＩバス１１６のアドレス部は、典型的には３０ビット幅のオーダーである。
【００４８】
本発明の原理によれば、プログラマブルなクロスバースイッチが、コアロジック１０３とシステムメモリ１０５との間のデータパスに配置される。プログラマブルなクロスバースイッチ２００は、ディスプレイコントローラ１０４とフレームバッファ１０８との間のアドレスパスに設けてもよい。プログラマブルなクロスバースイッチ２００について、図２を参照して以下に詳細に説明する。
【００４９】
図２は、本発明の原理を実施するメモリサブシステム２００のさらに詳細な機能ブロック図である。本願で説明されているシステム１００内でのアプリケーション以外にも、メモリサブシステム２００は、この技術ではよく知られているその他多数のメモリアプリケーションでも使用可能である。
【００５０】
メモリサブシステム２００は、ｎ（ただし、ｎは２以上の整数）個のメモリユニット２０１を備えている。メモリユニット２０１は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、電気的にプログラマブルな読み出し専用メモリ（ＥＰＲＯＭ）あるいは電気的にプログラマブルで電気的に消去可能な読み出し専用メモリ（ＥＥＰＲＯＭ）のようなディスクリートなメモリ素子でありうる。メモリユニット２０１はそれぞれ、例えば、シングルインラインメモリモジュール（ＳＩＭＭ）としてパッケージされたマルチＤＲＡＭチップのようなマルチチップデバイスでありうる。概略的にいえば、メモリユニット２０１は、欠陥メモリセルロウ／カラムを置換するのに使うことができる冗長メモリセルロウ／カラムをセルアレイ内に含んでさえいれば、どのような種類のメモリ素子であってもよい。
【００５１】
説明を目的として、典型的なＤＲＡＭアレイ３００を図３に示す。この例では、アレイ３００は、それぞれ複数のメモリセルから構成されるＮ本のプライマリロウと、４本のスペアロウとを含んでいる。それぞれのロウのワードラインは、例えばレーザプログラマブルフューズあるいはＰＲＯＭセルのようなプログラマブルなリンクを介して、対応するロウデコーダ３０１に結合されている。負荷のバランスをとるためには、上側のサブアレイにおけるスペアロウの本数は、下側のサブアレイにおけるスペアロウの本数に等しいのが好ましい。図示されているアレイは、それぞれ複数のメモリセルから構成されるＭ本のプライマリカラムと、４本のスペアカラムとを含んでいる。メモリアレイ３００のカラムは、オープンビットライン方式で、対応するカラムデコーダに結合されている。これらのカラムは、カラムデコーダ／センスアンプ回路３０２内で、リンク３０３と同様のプログラマブルなリンクを適切にプログラミングすることによって、ディセーブルされうる。好ましくは、これらのプログラマブルなリンクは、カラムデコーダ／センスアンプ回路３０２のグローバルな入力／出力回路のアンプ／バッファからディセーブルされるカラムについて、デコーダ／ドライバの接続を断つ。「カラム」とは、通例どおりここでも、「×１」デバイスの時には１本の物理セルカラムを表しており、「×１６」デバイスの時には１６本の物理セルカラムを表している。以下も同様である。
【００５２】
ここでは、議論を目的として、それぞれのメモリユニット２０１が図３に示すアレイと同様のアレイを備えているものとし、２０４８本のプライマリロウ（ｎ＝２０４８）と、２０４８本の１ビット幅プライマリカラム（ｍ＝２０８）と、４本のスペア（冗長）ロウと、４本のスペア（冗長）カラムとが設けられているものとする。この場合、アレイ内の１セル（位置）にアクセスするためには、１１ロウアドレスビットと１１カラムアドレスビットとが必要になる（つまり、ここではメモリは×１デバイスである）。マルチプレクシングされたアドレシングをおこなうものとすると、それぞれのメモリユニット２０１は、ロウアドレスストローブ／ＲＡＳによりタイミングのとられた１１ロウアドレスビットＡＤＤ０〜ＡＤＤ１０を受け取った後、カラムアドレスストローブ／ＣＡＳによりタイミングのとられた１１カラムアドレスビットＡＤＤ０〜ＡＤＤ１０を受け取ることになる。また、本発明の原理は、すべてのロウおよびカラムアドレスビットが、ユニット２０１に対して同時に与えられる、マルチプレシングされないアドレススキームにも同様に適用可能である。この場合、メモリのサイズおよび構成がすべて同じであるものとすると、適切なチップセレクトおよび制御信号と共に、２２アドレスビットと４冗長アドレスビットとがメモリユニット２０１に与えられる。
【００５３】
本発明の原理によれば、それぞれのプライマリロウアドレスは、いくつかの冗長アドレスビットと共に受け取られる。ここに述べている４本の冗長ロウが設けられる例では、２つの冗長ロウアドレスビットＡＤＤＲ０〜ＡＤＤＲ１が必要になる。同様に、それぞれのプライマリカラムアドレスは、ある与えられた数のカラムアドレスビットと共に受け取られる。ここでは４本のスペアカラムがアレイに設けられているので、２つの冗長カラムアドレスビットＡＤＤＲ０〜ＡＤＤＲ１が必要になる。好ましい実施形態では、冗長アドレスビットは、それぞれのロウアドレスまたはカラムアドレスワードの最下位ビットである。ここでは説明を目的として、アドレスワードを、ＡＤＤＸ〜ＡＤＤ０、ＡＤＤＲ１〜ＡＤＤＲ０と呼ぶことにする。よって、プライマリロウに対する最初のアドレスは、１０進アドレスでは０５、２進アドレスでは００００００００００１  ００となる。
【００５４】
本実施例のシステム１００では、それぞれのメモリユニット２０１は、コアロジック１０３から（もっと高級なシステムではメモリコントローラから）データと、クロックおよび制御信号とを受け取る。クロックおよび制御信号は、／ＲＡＳ、／ＣＡＳ、出力イネーブル／ＯＥ、ライトイネーブル／ＷＥを含んでおり、同期ＤＲＡＭの場合には、マスタクロックＣＬＫおよびクロックイネーブル信号ＣＫＥをさらに含んでいる。メモリユニットｎに対するチップ選択は、チップセレクト信号／ＣＳｎを用いて実施される。
【００５５】
本発明の原理によれば、プライマリアドレスビットＡＤＤＸ〜ＡＤＤ０、冗長アドレスビットＡＤＤＲ１〜ＡＤＤＲ０、およびチップセレクト信号／ＣＳ０〜／ＣＳｎは、プログラマブルなクロスバースイッチ２０２を通してメモリユニット２０１へとルーティングされる。プログラマブルなクロスバースイッチは、高速クロスバースイッチと共に、いくつか選択肢を挙げれば、例えばフィールドプログラマブルゲートアレイ、フィールドプログラマブル論理アレイ、グルーロジック、ＲＡＭ、ＥＰＲＯＭあるいはポリシリコンフューズのようなプログラマブル素子から構成されうる。このような高速クロスバースイッチは、「改良されたＣＭＯＳロジックデータブック（Advanced CMOS Logic Data Book）」、1993年版、Texas Instruments Incorporated、テキセス州、ダラスに開示されている。このようなプログラマブルな素子によって、欠陥ロウ／カラムに対するアドレスを、アドレスビットＡＤＤＲ１〜ＡＤＤＲ０により規定されるアドレスセット内のアドレスに変えることができる。一般に、高速クロスバースイッチ２０２は、あるポートを、相互接続部を通るあるパスにおける他のどのポートとも相互接続することを可能にする。よって、プログラマブルなクロスバー２０２は、あるメモリユニット２０１における欠陥ロウまたはカラム内のある位置に対応するアドレスを冗長アドレスＡＤＤＲ１〜ＡＤＤＲ０に変換し、かつ、新しい冗長アドレスを、その冗長アドレスにおいて未使用の冗長ロウまたはカラムを含んでいる別の選択されたメモリユニット２０１へと割り当てなおすことを可能にする。設計上で適切な選択をおこなえば、このプログラマブルなクロスバーにより新たに生じる伝搬遅延は、５、６ナノ秒程度となる。
【００５６】
本発明の原理によるクロスバー２０２の動作は、以下の例により最も明確に理解できるであろう。なお、以下の例ではロウの修理（置換）を考えるが、カラムの修理も実質的に同様であることは理解されたい。
【００５７】
ウエハのテストをおこなっている間に、メモリユニット０において５本の欠陥ロウが識別されたとする。これら５本の欠陥ロウは、対応するプログラマブルリンク３０３を用いて対応づけられたロウデコーダ３０１との接続を断つことによってディセーブルされる。これらのロウのうちの４本は、ユニット０のアレイにおいて利用可能な４本の冗長ロウを用いる従来の技法により修理される。これにより、ユニット０には、従来のオンチップ置換では修理できないロウが１本残る。
【００５８】
本発明の原理によれば、利用可能な１本のロウが、第２のメモリユニット、例えばメモリユニット１上で識別される。この識別は、ユニット１が、ユニット１において識別されたすべての欠陥ロウに対する従来のロウ置換を施された後になされる。換言すれば、従来のオンチップロウ置換がおこなわれた後でも、ユニット１には、ユニット０と共用できる利用可能なロウが少なくとも１本残っていることになる。
【００５９】
本発明の別の局面によれば、ある与えられたメモリユニット２０１には、「冗長状態」ピンを設けてもよい。このピンは、利用可能な冗長セルの識別に役立つ。もしこのピンがハイであれば、少なくとも１つのスペア要素（ロウまたはカラム）が利用可能であり、もしこのピンがローであれば、利用可能なスペア要素はないことなる。冗長状態ピンは、フューズあるいはその他のプログラマブルな要素を用いて、ボンディングパッドをＶｃｃに接続することによって実施されうる。ウエハのテストをおこなう間、もし利用可能なスペア要素がないのなら、このフューズがとぶことになる。
【００６０】
本実施例の説明に戻る。クロスバー２０２がプログラミングされる（好ましくはソフトウェアでプログラミングされるが、ハードウェアでプログラミングされてもよい）ことによって、ユニット０に残っている欠陥ロウに沿ったある位置に対応するアドレスの受け取りに応答して、ユニット１における完全に正常動作しているロウおよびカラムにおけるある位置に対応するアドレスが出力される。アクティブチップセレクト信号／ＣＳは、クロスバースイッチ２０２によってメモリユニット０からメモリユニット１へと再びルーチングされる。なお、マルチプレクシングされたシステムにおいても、あるいはマルチプレクシングされていないシステムにおいても、この再ルーチング処理がおこなわれている間、クロスバー２０２は、ロウアドレスとカラムアドレスの両方を含む全アドレスに応答する。好ましい実施形態では、もし欠陥ロウに対応するアドレスが再ルーチングされるのなら、カラムアドレスビットは同じにしたままで、そのビットは、単に新しい（冗長）ロウアドレスと共に新しいユニット１へと切り替えられる。このことは、カラムについても同様である。
【００６１】
議論を目的として、ここでは、対応づけられたメモリコントローラまたはコアロジックから出力されるロウアドレスが、欠陥プライマリロウ内のロウアドレスが００００００００００１  ００であり、正常動作カラム内のカラムアドレスが００００００００００１  ００である、ある位置に対応しているものとする。また、冗長ロウは、ユニット１におけるロウアドレス０００００００００００  ０１で利用可能であるものとする。そうすると、プログラマブルなクロスバー２０２は、これに応答して、ロウアドレス０００００００００００  ０１およびカラムアドレス００００００００００１  ００をユニット１に出力する。信号／ＣＳ０としてユニット０に割り当てられていたアクティブチップセレクト信号は、信号／ＣＳ１としてユニット１に切り替えられる。
【００６２】
このようにユニット０内の欠陥ロウに対応するアドレスを、ユニット１へと割り振りなおす時には、ユニット１がアクティブ状態にあり、かついつでもアクセスできる態勢にあることを確実にするために、ある準備をなさなければならない。好ましい実施形態では、例えば／ＲＡＳや／ＣＡＳのような制御信号は、メモリコントローラまたはコアロジックによってユニット０からユニット１へと割り当てなおされる。例えば、もしユニット２０１が、インタリーブ方式、または交替バンク方式で動作しているのなら、ユニット０がアドレス指定され、アクセスされている間に、ユニット１は、論理ハイの状態にある／ＲＡＳによりプリチャージされうる。アクセス対象をユニット０からユニット１へと変えるときに、メモリコントローラまたはコアロジックは、割り振りなおされたアドレスが到着する時に、ユニット１が確実にアクティブであり、アクセスの準備が整っているようにするために必要とされる制御信号を供給する。代わりに適用可能な実施形態では、クロックおよび制御信号は、クロスバースイッチを通して切り替えられてもよい。
【００６３】
欠陥カラムの置換についても、ほぼ同様におこなわれる。この場合、カラムアドレスは、冗長アドレスＡＲｘ〜ＡＲ０となるように変更され、置換カラムを含むメモリユニット２０１へと切り替えられる。なお、アドレス指定された位置が、欠陥ロウおよび欠陥カラムの両方に沿っていることもあることは認識すべきである。そのような場合には、ロウアドレスおよびカラムアドレスの両方が適切に変更され、正常動作ロウおよび正常動作カラムに沿ったある位置へと割り振り直されることになる。
【００６４】
以上に本発明およびその長所を詳細に説明したが、添付の請求の範囲によって規定される発明の精神および範囲から離れることなく、さまざまな変更、代替および改良がここでなされてもよいことは理解されたい。
【００６５】
【発明の効果】
本発明によれば、ある与えられたメモリ素子の欠陥ロウまたはカラムを、別のメモリ素子の正常動作ロウまたはカラムと置換することを可能にするメモリ素子およびそれに対応づけられたシステムアーキテクチャを提供することができる。
【図面の簡単な説明】
【図１】本発明の原理を実施するデータ処理システムアーキテクチャの高レベル機能ブロック図である。
【図２】本発明の原理によるメモリサブシステムのより詳細な機能ブロック図である。
【図３】選択された数のメモリセルロウおよびカラムを含む典型的なメモリセルアレイの機能ブロック図である。
【符号の説明】
１００  システム
１０１  ＣＰＵ
１０２  ＣＰＵバス
１０３  コアロジック
１０４  ディスプレイコントローラ
１０５  システムメモリ
１０６  ＤＡＣ
１０７  ディスプレイ
１０８  フレームバッファ
１１２  アドレスチップ
１１４  データチップ
１１５  Ｌ２キャッシュ
１１６  ローカルバス
【図１】
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【図２】
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【図３】
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