(57)【特許請求の範囲】
【請求項１】
電圧発生回路と、
前記電圧発生回路の出力ノードに一端側が接続された負荷抵抗素子と、
前記負荷抵抗素子の他端側の第１のノードに接続され、デジタルデータに応じて等価抵抗が制御されることによって前記負荷抵抗素子側からの入力電流の大きさを制御する第１の電圧設定回路と、
前記負荷抵抗素子の他端側の第１のノードに接続され、前記負荷抵抗素子側から所定の電流が流れる第２の電圧設定回路と、
前記第１のノードの電位と所定の基準電位を比較して、前記第１のノードの電位を検出する電位比較回路と、
前記電位比較回路の出力により実質的に前記電圧発生回路を制御することによって前記第１のノードの電位が前記基準電位に等しくなるように設定する昇圧制御回路と
を具備し、
前記第１の電圧設定回路は、前記等価抵抗が制御されることによって前記電圧発生回路の出力ノードの電圧を第１の電圧幅刻みで設定し、
前記第２の電圧設定回路は、前記第１の電圧設定回路で設定される前記電圧発生回路の出力ノードの電圧の最小値を設定し、
前記第１の電圧設定回路は、
前記第１のノードに各一端が共通に接続され、それぞれデジタル入力の各ビット信号に対応して切換え制御される複数の第１のスイッチ素子と、
前記基準電位と実質的に等電位の基準電圧が印加される第２のノードに各一端が共通に接続され、各他端は各対応する前記第１のスイッチ素子の各他端に共通にされ、前記デジタル入力の各ビット信号とは相補的な信号に応じて切換え制御される複数の第２のスイッチ素子と、
前記複数の第１のスイッチ素子と複数の第２のスイッチ素子の各対応するスイッチ素子が共通接続された複数の接続ノードに対応して各一端が接続された複数の第１の抵抗素子および前記第１の抵抗素子の抵抗値の１／２の抵抗値をそれぞれ有するストリング接続された複数の第２の抵抗素子が梯子状に接続されてなるラダー型抵抗回路網と、
前記ラダー型抵抗回路網のストリング接続された複数の第２の抵抗素子の一端と接地ノードとの間に接続された第３の抵抗素子と
を具備する
ことを特徴とする内部電圧生成回路。
【請求項２】
発振イネーブル信号により発振動作の可否が制御され、発振動作状態では所定周期のクロック信号を発生する発振回路と、
前記クロック信号が供給されることにより、電源電圧を昇圧して所定の高電圧を発生する昇圧回路と、
前記昇圧回路の出力ノードに一端側が接続された負荷抵抗素子と、
前記負荷抵抗素子の他端側の第１のノードに接続され、デジタルデータに応じて等価抵抗が制御されることによって前記負荷抵抗素子側からの入力電流の大きさを制御する第１の電圧設定回路と、
前記負荷抵抗素子の他端側の第１のノードに接続され、前記負荷抵抗素子側から所定の電流が流れる第２の電圧設定回路と、
前記第１のノードの電位と所定の基準電位を比較し、比較出力により前記発振回路の発振イネーブル信号の活性／非活性状態を制御する演算増幅回路と、
前記昇降回路の出力電圧が用いられることによりデータの書き込みまたは消去が行われるメモリセルからなるメモリセルアレイと
を具備し、
前記第１の電圧設定回路は、前記等価抵抗が制御されることによって前記電圧発生回路の出力ノードの電圧を第１の電圧幅刻みで設定し、
前記第２の電圧設定回路は、前記第１の電圧設定回路で設定される前記電圧発生回路の出力ノードの電圧の最小値を設定し、
前記第１の電圧設定回路は、
前記第１のノードに各一端が共通に接続され、それぞれデジタル入力の各ビット信号に対応して切換え制御される複数の第１のスイッチ素子と、
前記基準電位と実質的に等電位の基準電圧が印加される第２のノードに各一端が共通に接続され、各他端は各対応する前記第１のスイッチ素子の各他端に共通にされ、前記デジタル入力の各ビット信号とは相補的な信号に応じて切換え制御される複数の第２のスイッチ素子と、
前記複数の第１のスイッチ素子と複数の第２のスイッチ素子の各対応するスイッチ素子が共通接続された複数の接続ノードに対応して各一端が接続された複数の第１の抵抗素子および前記第１の抵抗素子の抵抗値の１／２の抵抗値をそれぞれ有するストリング接続された複数の第２の抵抗素子が梯子状に接続されてなるラダー型抵抗回路網と、
前記ラダー型抵抗回路網のストリング接続された複数の第２の抵抗素子の一端と接地ノードとの間に接続された第３の抵抗素子と
を具備する
ことを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のチップ内部電圧を発生する電圧発生回路およびそれを用いた半導体メモリに係り、特に複数の可変電位を設定する電圧設定回路およびそれを用いた半導体メモリに関するもので、例えば不揮発性半導体メモリのデータ書き込み、消去用の多段階電圧発生回路に使用されるものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭやフラッシュメモリなど電気的に書き込み、消去を可能とする不揮発性メモリを内蔵する半導体集積回路では、単一電源化に伴い、書き込みや消去に必要な高電圧を内部電圧発生回路によりチップ内部で発生させている。
【０００３】
この内部電圧発生回路は、外部から供給される電源電圧を昇圧する昇圧回路と、昇圧回路の出力電圧を所望の電圧値（内部電圧）に調整するために電圧リミッタ回路が用いられている。
【０００４】
一方、ウエハーやチップ毎の特性的なばらつきを考慮して、前記電圧リミッタ回路にトリミング回路を付加することが必要不可欠となっている。また、書き込みや消去動作において、内部発生電圧を意図的にステップアップして用いる場合もある。
【０００５】
そこで、前記電圧リミッタ回路として、設定可能な電圧範囲や、電圧刻みを用途に合わせて設計する必要があり、設定電圧の範囲や、電圧刻みを自由に設定できることが望ましい。
【０００６】
図７は、ＥＥＰＲＯＭやフラッシュメモリなどにおいて書き込み電圧、消去電圧に代表される内部電圧を発生する内部電圧発生回路の従来例の等価回路を示している。
【０００７】
図７において、ある内部電圧を発生する昇圧回路70の出力ノード10に電圧リミッタ回路が接続されており、この電圧リミッタ回路は、昇圧回路70の出力ノード10と接地電位Ｖssとの間に抵抗値が一定の負荷抵抗素子ＲLと、出力ノードの電圧値を設定するトリミング回路20の等価抵抗Ｒ1'とが直列に接続されている。
【０００８】
そして、前記抵抗素子ＲL 、Ｒ１'の接続ノードＮ1 の電位を電位比較回路13で基準電圧Ｖref と比較した比較出力ＶXXFLG を用いて、前記接続ノードＮ1 の電位が基準電圧Ｖref と等しくなるように昇圧回路70の昇圧動作を抑制するように、昇圧制御回路17を介してフィードバック制御し、出力ノード10の出力電圧ＶXXを制御するように構成されている。
【０００９】
図８は、図７中のトリミング回路20の従来例として使用されている抵抗分圧方式のＤ／Ａ変換回路の等価回路を示している。
【００１０】
このトリミング回路は、直列接続されている分割抵抗Ｒ1-1 、Ｒ1-2 、…、Ｒ1-m と、上記各抵抗の接地電位側の各一端に各一端が接続され、各他端が一括されて接地電位Ｖssに接続されているスイッチ用のＭＯＳトランジスタＴ1 、Ｔ2 、…、Ｔm と、制御データＢ1、Ｂ2、…、Ｂnをデコードして上記各ＭＯＳトランジスタを択一的にオン状態にスイッチ制御するための制御信号Ｄ1 、Ｄ2 、…、Ｄm を供給するデコード回路21とからなる。
【００１１】
図７に示した昇圧回路70の出力ノード10の出力電圧ＶXXは次の式(1) で表される。
【００１２】
ＶXX＝Ｖref ＋（Ｖref ・ＲL ）／Ｒ1'              …(1)
上式(1) から分るように、トリミング回路20の等価抵抗Ｒ1'を調整して接続ノードＮ10の電位を変えることにより、出力電圧ＶXXを調整することができる。
【００１３】
しかし、図７及び図８の回路構成では、負荷抵抗素子ＲＬとトリミングされる抵抗素子Ｒ１'とが出力電圧ＶＸＸの絶対値と電圧刻みの両方を決めている。換言すると、抵抗素子Ｒ1'や負荷抵抗素子ＲL の抵抗値を変更すると、出力電圧ＶXXの値と電圧刻みの両方が変り易い。
【００１４】
従って、出力電圧ＶXXの所望の設定値の範囲が変更されると、電圧刻みを変えないようにするためには、トリミング回路20の等価抵抗Ｒ1'（図8に示す回路においては各抵抗Ｒ1‐1乃至Ｒ1‐m）を決め直す必要があり、また、電圧刻みだけを変更する場合でも同様のことが生じる。このことは、プロセス工程を経たチップで電圧を調整する場合にも言えることであり、例えばＦＩＢ加工により配線（抵抗成分）を追加及び削除して抵抗素子Ｒ1'やＲL の抵抗値を変更すると、設定値だけでなく電圧刻みまで変わる、といった不都合を生じることがある。
【００１５】
即ち、図７および図８に示した従来の内部電圧発生回路は、設定電圧の範囲や最小値と電圧刻みの決め方に自由度がなく、設定電圧の最小値を変えると電圧刻みも変わってしまうだけでなく、設定電圧の数だけ制御信号を生成するためのデコード回路21を必要とするので、構成が複雑になり、使用素子数が多くなる。
【００１６】
例えば電圧リミッタ回路の設定電圧を１６ステップ用意するには、トリミング回路20における分割抵抗Ｒ1-i （i=1,2,…m ）とＭＯＳトランジスタＴi のペアを１６個と、ＭＯＳトランジスタＴi のゲートに入力する制御信号Ｄi 用の配線も１６本と、デコード回路21として４ビットのデジタルデータをデコードするための４入力デコーダ回路が１６個必要になる。
【００１７】
一般的には、トリミングのステップ数が２N の場合、分割抵抗を２N 通り用意し、Ｎビットのデジタル入力に対応するＮ入力デコーダが２N 個必要である。
【００１８】
上記Ｎの値が大きくなると、デコーダ回路21や分割抵抗の素子数が急激に増えるので、トリミング回路20のパターン面積が増えてしまい、回路設計が困難となる。しかも、抵抗値の製造バラツキに対してもパターン変更の自由度がないので、抵抗値の調整のための設計変更がより困難となる。
【００１９】
次に、前記内部電圧生成回路をＥＥＰＲＯＭの多段階高電源発生回路に適用した従来例について説明する。
【００２０】
ＥＥＰＲＯＭの中で高集積化・一括消去が可能なものとして、メモリセルを複数個直列接続したセルユニット（ＮＡＮＤセル）のアレイを採用したＮＡＮＤセル型フラッシュメモリが知られている。
【００２１】
ＮＡＮＤセル型フラッシュメモリの１つのメモリセルは、ソース・ドレイン領域が形成された半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＭＯＳＦＥＴ構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共有する形で直列接続されてＮＡＮＤセルを構成し、このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。
【００２２】
この場合、各ビット線は列方向に配設されており、メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介して前記ビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。また、セルトランジスタの制御ゲートは行方向に連続的に配設されて制御ゲート線（ワード線）となり、各選択ゲートトランジスタのゲートは行方向に連続的に配設されて選択ゲート線となる。
【００２３】
このようなＮＡＮＤセル型フラッシュメモリは、K. D. Suh et al., "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme," IEEE J. Solid-State Circuits, vol.30, No.11,pp.1149-1156, Nov. 1995.等に発表されている。
【００２４】
そして、上記文献のFig.7 には、データ書き込み時や消去時にワード線などに供給する書き込み電圧Ｖpgm を発生するＶpgm 発生回路（昇圧回路）および電圧リミッタ回路として、図９（ａ）に示すような構成が示されている。
【００２５】
図９（ａ）において、Ｖpgm 発生回路100 の出力ノード（Ｖpgm ノード）と接地電位Ｖssとの間に接続されている電圧リミッタ回路は、電圧発生回路部、電圧比較回路部などから構成されている。
【００２６】
上記電圧発生回路部は、直列接続された複数個の電圧分割用の抵抗Ｒｉ（本例ではＲ12〜Ｒ1 ）および１個のＮＭＯＳトランジスタＱn0と、一部の抵抗（本例ではＲ10〜Ｒ1 ）の一端側にそれぞれの一端が接続され、他端が共通接続された複数個のスイッチ選択用ＮＭＯＳトランジスタＱni（本例ではＱn1〜Ｑn10 ）とから構成されている。
【００２７】
前記ＮＭＯＳトランジスタＱn1〜Ｑn10 のゲートには、それぞれ対応して制御信号TRMi（本例ではTRM1〜TRM10 ）が供給される。また、前記ＮＭＯＳトランジスタＱn0のゲートには制御信号PGM が供給される。
【００２８】
また、前記電圧比較回路部は、ＰＭＯＳトランジスタＱp1，Ｑp2およびＮＭＯＳトランジスタＱn21 ，Ｑn22 ，Ｑn23 からなる差動型の演算増幅回路であり、前記電圧発生回路部の抵抗Ｒ11、Ｒ12の接続ノードの電圧が駆動用ＭＯＳトランジスタの一方であるＮＭＯＳトランジスタＱn22 のゲートに供給される。そして、駆動用ＭＯＳトランジスタの他方のＮＭＯＳトランジスタＱn21 のゲートには参照用電圧発生回路（図示せず）で発生される参照用電圧Ｒefが供給され、前記抵抗Ｒ11、Ｒ12の接続ノードの電位と比較される。
【００２９】
なお、前記電圧比較回路部内のＮＭＯＳトランジスタＱn23 のゲートには前記制御信号PGM が供給され、この信号PGM が“Ｈ”レベルにされてＮＭＯＳトランジスタＱn23 が導通した時に、電圧比較回路の比較動作が行われる。
【００３０】
さらに、前記電圧比較回路部の出力ノードの信号と前記制御信号PGM が二入力ナンド回路101 に入力し、このナンド回路101 の出力がクロック出力回路102 に入力し、クロック信号φp 、／φp により制御されて出力信号φvpgm、／φvpgmとなる。
【００３１】
上記構成の電圧リミッタ回路においては、抵抗Ｒ11、Ｒ12の接続ノードの電位が参照用電圧Ｒefよりも大きいか小さいかが判定され、判定結果に応じて出力信号φvpgm、／φvpgmが活性化されてＶvpgm発生回路100 の動作の停止／活性状態が制御され、Ｖvpgmノードは一定に近い電圧（リミット電圧）が保たれる。
【００３２】
そして、Ｖvpgmノードと接地電位Ｖssとの間の電位差が抵抗Ｒ12〜Ｒ1 によって複数に分割され、スイッチ選択用トランジスタＱn1〜Ｑn10 のいずれか一つのトランジスタが制御信号TRM1〜TRM10 に応じて導通制御される。従って、制御信号TRM1〜TRM10 の設定変更によりリミット電圧設定値を調節可能となる。
【００３３】
即ち、図９（ｂ）に示すように、トランジスタＱn1が選択されると１６．０Ｖが発生し、トランジスタＱn2が選択されると１６．５Ｖが発生し、トランジスタＱn10 が選択されると２０．０Ｖが発生する。この回路では、１５．５Ｖから２０．０Ｖまで０．５Ｖの刻みで出力電圧を発生させることが可能である。
【００３４】
しかし、図９（ａ）中の電圧リミッタ回路は、次のような問題点がある。
【００３５】
まず、制御信号TRM1〜TRM10 はデコードされた信号であり、制御信号TRMiの１個につき１個のデコーダが必要である。従って、出力電圧の刻み数が増えるにつれてデコーダの使用数が増え、パターン面積が増える。
【００３６】
また、メモリセルの書き込み、消去特性に応じて、出力電圧の設定値を変更する必要が生じた場合、出力電圧の設定の仕方に自由度がないため、全ての抵抗値を変える必要が生じることもあり、特に出力電圧の刻み数が多い場合には全ての抵抗値を微調整したり修正することは困難になる。
【００３７】
なお、前述したようなパターン面積が増大するという欠点を改善するために、デコーダを使わず、電流加算型のＤ／Ａ変換回路、電圧加算型のＤ／Ａ変換回路、重み抵抗方式のＤ／Ａ変換回路などといった抵抗を組み合わせて直接にアナログ的にデコードする方式がいくつか知られている。
【００３８】
これらの中では、電流加算型のＤ／Ａ変換回路が最もよく使われており、動作原理は、例えば「図解  Ｄ／Ａ変換入門、米山寿一著、オーム社、１９９３年」などに開示されている。
【００３９】
【発明が解決しようとする課題】
上記したように従来の内部電圧発生回路の電圧リミッタ回路は、設定電圧の範囲や最小値と電圧刻みの決め方に自由度がなく、設定電圧の最小値を変えると電圧刻みも変わってしまうだけでなく、トリミング用のデコード回路は設定電圧の数だけ制御信号を生成する必要があるので、構成が複雑になり、使用素子数が多くなるという問題があった。
【００４０】
本発明は上記の問題点を解決すべくなされたもので、設定電圧の最小値と電圧刻みを別々に設定することが可能になり、電圧刻みを一定のまま設定電圧の範囲をシフトさせることができ、トリミング用のデコード回路を不要にし、ｎ本の制御信号で２のｎ乗通りの電圧値を設定し得る内部電圧発生回路を提供することを目的とする。
【００４１】
また、本発明は、電流加算型のＤ／Ａ変換回路を使用して基準電位とそれより高い電源電位との間の正の電圧を比較的容易に多段階で出力させることが可能であり、デジタル入力のビット数ｎが増えても抵抗回路網のパターン面積の占める割合の増大を抑制し得る半導体メモリを提供することを目的とする。
【００４２】
【課題を解決するための手段】
本発明の内部電圧発生回路は、電圧発生回路と、前記電圧発生回路の出力ノードに一端側が接続された負荷抵抗素子と、前記負荷抵抗素子の他端側の第１のノードに接続され、デジタルデータに応じて等価抵抗が制御されることによって前記負荷抵抗素子側からの入力電流の大きさを制御する第１の電圧設定回路と、前記負荷抵抗素子の他端側の第１のノードに接続され、前記負荷抵抗素子側から所定の電流が流れる第２の電圧設定回路と、前記第１のノードの電位と所定の基準電位を比較して、前記第１のノードの電位を検出する電位比較回路と、前記電位比較回路の出力により実質的に前記電圧発生回路を制御することによって前記第１のノードの電位が前記基準電位に等しくなるように設定する昇圧制御回路と
を具備し、前記第１の電圧設定回路は、前記等価抵抗が制御されることによって前記電圧発生回路の出力ノードの電圧を第１の電圧幅刻みで設定し、前記第２の電圧設定回路は、前記第１の電圧設定回路で設定される前記電圧発生回路の出力ノードの電圧の最小値を設定することを特徴とする。この内部電圧発生回路において、第１の電圧設定回路は、第１のノードに各一端が共通に接続され、それぞれデジタル入力の各ビット信号に対応して切換え制御される複数の第１のスイッチ素子と、基準電位と実質的に等電位の基準電圧が印加される第２のノードに各一端が共通に接続され、各他端は各対応する第１のスイッチ素子の各他端に共通にされ、デジタル入力の各ビット信号とは相補的な信号に応じて切換え制御される複数の第２のスイッチ素子と、複数の第１のスイッチ素子と複数の第２のスイッチ素子の各対応するスイッチ素子が共通接続された複数の接続ノードに対応して各一端が接続された複数の第１の抵抗素子および第１の抵抗素子の抵抗値の１／２の抵抗値をそれぞれ有するストリング接続された複数の第２の抵抗素子が梯子状に接続されてなるラダー型抵抗回路網と、ラダー型抵抗回路網のストリング接続された複数の第２の抵抗素子の一端と接地ノードとの間に接続された第３の抵抗素子とを具備する。
【００４３】
また、本発明の半導体メモリは、発振イネーブル信号により発振動作の可否が制御され、発振動作状態では所定周期のクロック信号を発生する発振回路と、前記クロック信号が供給されることにより、電源電圧を昇圧して所定の高電圧を発生する昇圧回路と、前記昇圧回路の出力ノードに一端側が接続された負荷抵抗素子と、前記負荷抵抗素子の他端側の第１のノードに接続され、デジタルデータに応じて等価抵抗が制御されることによって前記負荷抵抗素子側からの入力電流の大きさを制御する第１の電圧設定回路と、前記負荷抵抗素子の他端側の第１のノードに接続され、前記負荷抵抗素子側から所定の電流が流れる第２の電圧設定回路と、前記第１のノードの電位と所定の基準電位を比較し、比較出力により前記発振回路の発振イネーブル信号の活性／非活性状態を制御する演算増幅回路と、前記昇降回路の出力電圧が用いられることによりデータの書き込みまたは消去が行われるメモリセルからなるメモリセルアレイとを具備し、前記第１の電圧設定回路は、前記等価抵抗が制御されることによって前記電圧発生回路の出力ノードの電圧を第１の電圧幅刻みで設定し、前記第２の電圧設定回路は、前記第１の電圧設定回路で設定される前記電圧発生回路の出力ノードの電圧の最小値を設定することを特徴とする。この半導体メモリにおいて、第１の電圧設定回路は、第１のノードに各一端が共通に接続され、それぞれデジタル入力の各ビット信号に対応して切換え制御される複数の第１のスイッチ素子と、基準電位と実質的に等電位の基準電圧が印加される第２のノードに各一端が共通に接続され、各他端は各対応する第１のスイッチ素子の各他端に共通にされ、デジタル入力の各ビット信号とは相補的な信号に応じて切換え制御される複数の第２のスイッチ素子と、複数の第１のスイッチ素子と複数の第２のスイッチ素子の各対応するスイッチ素子が共通接続された複数の接続ノードに対応して各一端が接続された複数の第１の抵抗素子および第１の抵抗素子の抵抗値の１／２の抵抗値をそれぞれ有するストリング接続された複数の第２の抵抗素子が梯子状に接続されてなるラダー型抵抗回路網と、ラダー型抵抗回路網のストリング接続された複数の第２の抵抗素子の一端と接地ノードとの間に接続された第３の抵抗素子とを具備する。
【００４４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４５】
図１は、本発明の第１の実施の形態に係る内部電圧生成回路の等価回路を示している。
【００４６】
図１に示す内部電圧生成回路は、図７を参照して前述した内部電圧生成回路と比べて、電圧リミッタ回路が異なる。
【００４７】
即ち、ある内部電圧を発生する電圧発生回路（例えば昇圧回路）70の出力ノード10に接続された電圧リミッタ回路は、前記昇圧回路70の出力ノード10に一端側が接続された負荷抵抗素子ＲL と、前記負荷抵抗素子ＲL の他端側の第１のノードＮ1 と接地電位Ｖssとの間に接続されたトリミング回路とを具備する。
【００４８】
前記トリミング回路は、デジタルデータに応じて等価抵抗Ｒ10（第１の等価抵抗）が制御されることによって前記負荷抵抗素子ＲL 側からの入力電流Ｉ10の大きさを制御する電流加算式のＤＡコンバータを原理とする回路が用いられてなる第１の電圧設定回路11と、前記負荷抵抗素子ＲL 側から所定の電流が流れる第２の電圧設定回路12とが並列に接続されている。上記第２の電圧設定回路12は、等価抵抗Ｒ20（第２の等価抵抗）が制御されることによって前記負荷抵抗素子ＲL 側からの入力電流Ｉ20の大きさを制御し得るように構成されている。
【００４９】
そして、前記第１のノードＮ1 の電位を電位比較回路（演算増幅回路）13で基準電圧Ｖref と比較した出力信号ＶXXFLG を用いて、前記第１のノードＮ1 の電位が基準電圧Ｖref と等しくなるように、昇圧制御回路17を介して前記昇圧回路70の昇圧動作を制御して、出力電圧ＶXXを得るように構成されている。
【００５０】
ここで、前記電圧比較回路13による比較・制御動作について説明しておく。
【００５１】
前記電圧比較回路13は、前記第１のノードＮ1 の電位が基準電圧Ｖref より低い／高い時に応じて“Ｌ”／“Ｈ”レベルになる出力信号ＶXXFLG を出力する。
【００５２】
前記出力電圧ＶXXが所望の電圧値に達していない時（第１のノードＮ1 の電位が基準電圧Ｖref より低い時）には、出力信号ＶXXFLG は、“Ｌ”レベルになり、昇圧制御回路17は昇圧回路70の昇圧動作を持続させる。
【００５３】
これに対して、前記出力電圧ＶXXが所望の電圧値に達している時（第１のノードＮ1 の電位が基準電圧Ｖref より高い時）には、出力信号ＶXXFLG は、“Ｈ”レベルになり、昇圧制御回路17は、昇圧回路70の昇圧動作を抑制する。
【００５４】
このような昇圧制御回路17の具体例としては、例えば昇圧クロック信号を止める回路、または、ＶXX端子から接地ノードへのリークパスを導通させる回路を使用することができる。
【００５５】
図１に示した昇圧回路70の出力ノード10の出力電圧ＶXXは次式(2) で表される。
【００５６】
ＶXX＝Ｖref ＋（Ｖref ・ＲL ／Ｒ10）＋（Ｖref ・ＲL ／Ｒ20）  …(2)
上式(2) から分るように、出力電圧ＶXXに対して第１の電圧設定回路11の等価抵抗Ｒ10および第２の電圧設定回路12の等価抵抗Ｒ20が別々に寄与している。
【００５７】
いま、第１の電圧設定回路11の第１の等価抵抗Ｒ10が無限大の時、第１のノードＮ1 には第２の電圧設定回路12の電流Ｉ20のみが流れるので、昇圧回路70の出力電圧ＶXXは電流Ｉ20で決まる最小値になる。この最小電圧値は、前記基準電圧Ｖref と第２の電圧設定回路12の第２の等価抵抗Ｒ20によって決まる、つまり、第２の等価抵抗Ｒ20は、昇圧回路70の最小電圧出力を決める役割を有する。
【００５８】
これに対して、第１の電圧設定回路11の第１の等価抵抗Ｒ10を小さくするにつれて、第１の等価抵抗Ｒ10に応じた電流Ｉ10および第２の電圧設定回路12の電流Ｉ20が第１のノードＮ1 を流れるようになり、昇圧回路70の出力電圧ＶXXは大きくなっていく。
【００５９】
このように第１の等価抵抗Ｒ10を調整することによって昇圧回路70の出力電圧ＶXXのステップ電圧を決める場合、前記したように第２の等価抵抗Ｒ20によって昇圧回路70の最小電圧出力を変えても、出力電圧に対して別々に寄与するため、第１の等価抵抗Ｒ10による出力電圧変化分、すなわち電圧刻みは変化しない。
【００６０】
即ち、上述したような内部電圧発生回路は、設定電圧の大まかな設定を行うために設定電圧の最小値を決める第２の電圧設定回路12と設定電圧の細かい設定を行うために電圧刻みを決める第１の電圧設定回路11とを互いに独立に動作し得るように構成しているので、設定電圧の電圧刻みを一定のままに保って設定電圧の範囲をシフトさせることができるようになる。
【００６１】
＜実施例１＞（図２）
図２は、図１の回路の一例を具体的に示している。
【００６２】
以下、図２に示す内部電圧生成回路を参照して実施例１を詳細に説明する。
【００６３】
図２において、70は昇圧回路、10は昇圧回路70の出力ノード、ＲL は負荷抵抗素子、Ｎ1 は負荷抵抗素子ＲL 他端側の第１のノード、11は第１の電圧設定回路、12は第２の電圧設定回路である。
【００６４】
13は前記第１のノードＮ1 に得られる分圧電位を基準電位Ｖref と比較し、比較出力により実質的に前記昇圧回路70を制御し、前記第１のノードＮ1 が前記基準電位Ｖref と等電位になるようにフィードバック制御するためのオペアンプ（演算増幅回路）である。
【００６５】
第１の電圧設定回路11において、Ｍ1 〜Ｍn は、第１のノードＮ1 に各一端が共通に接続された複数個（ｎ、本例ではｎ＝３）の第１のスイッチ素子であり、それぞれデジタル入力の各ビット信号Ｂ1 〜Ｂn に対応して切換え制御される。
【００６６】
Ｍ1'〜Ｍn'は、各一端が第２のノードＮ2 に共通に接続され、前記デジタル入力の各ビット信号Ｂ1 〜Ｂn がそれぞれインバータ回路ＩＶにより反転された信号／Ｂ1 〜／Ｂn に応じて切換え制御される複数個（ｎ）の第２のスイッチ素子である。
【００６７】
上記複数の第１のスイッチ素子Ｍ1 〜Ｍn と相補的に切換え制御される複数の第２のスイッチ素子Ｍ1'〜Ｍn'のうちの各対応するスイッチ素子の他端同士は共通に接続されている。
【００６８】
これらのスイッチ素子Ｍ1 〜Ｍn 、Ｍ1'〜Ｍn'は、デジタル入力の相補的な各ビット信号Ｂ1 〜Ｂn 、／Ｂ1 〜／Ｂn に対応してそれぞれ前記第１のノードＮ1 ／第２のノードＮ2 を選択する状態に切換え制御される切換回路網14を構成している。
【００６９】
15は、前記各対応するスイッチ素子の共通接続ノードに対応して各一端が接続された複数個（ｎ）の第１の抵抗素子Ｒ5 〜Ｒ7 および複数個（ｎ＋１）の第２の抵抗素子Ｒ1 〜Ｒ4 が梯子状に接続されてなるラダー抵抗回路網である。ここで、ストリング接続された第２の抵抗素子Ｒ1 〜Ｒ4 の抵抗値をＲで表わすと、第１の抵抗素子Ｒ5 〜Ｒ7 の抵抗値は２Ｒに設定されている。
【００７０】
Ｒ8 は前記ラダー型抵抗回路網15の第２の抵抗素子群（Ｒ1 〜Ｒ4 ）の一端とＶssノードとの間に接続された第３の抵抗素子である。
【００７１】
16は第２のノードＮ2 に基準電位Ｖref と等電位を印加する基準電圧発生回路であり、低インピーダンスを有する。
【００７２】
即ち、第１の電圧設定回路11は、切換回路網14にラダー抵抗回路網15が接続されてなる電流加算型のＤ／Ａ変換回路が用いられている。
【００７３】
なお、図２中、17は昇圧回路70の昇圧動作を制御する昇圧制御回路である。
【００７４】
次に、図２の内部電圧生成回路の動作を説明する。
【００７５】
第１のスイッチ素子Ｍ1 〜Ｍn および第２のスイッチ素子Ｍ1'〜Ｍn'の各抵抗値は、第１の抵抗素子Ｒ５  〜Ｒ７  の抵抗値に比べて十分小さいものとする。
【００７６】
まず、動作の概要を説明すると、デジタル入力の値に対応して電流加算型のＤ／Ａ変換回路の抵抗値が変化することにより、昇圧回路70の出力ノード10の出力電圧ＶXXが変化する。
【００７７】
この場合、図２の回路が安定状態にある時は、第１のノードＮ1 および第２のノードＮ2 は仮想的に短絡して基準電位Ｖref であり、切換回路網14がデジタル入力の各ビット信号Ｂ1 〜Ｂn 、／Ｂ1 〜／Ｂn に対応して切換え制御された時、前記第１のノードＮ1 ／第２のノードＮ2 のどちらを選択する状態になっても等しい電位であるので、以下で述べるように合成抵抗の計算が可能となる。
【００７８】
即ち、ラダー抵抗回路網15における抵抗ストリングの各抵抗接続ノードのうちノードＣから第２のノードＮ2 間の抵抗のうち、ノードＤを経由した方の合成抵抗ＲC1はＲ1 ＋Ｒ2 となり、２Ｒとなる。これは、ノードＣから第１の抵抗素子Ｒ5 側をみた抵抗値２Rに等しい。
【００７９】
従って、ノードＤ側からノードＣに流れ込む電流Ｉ1 と、スイッチ素子Ｍ1 がオン状態の時に第１のノードＮ1 からスイッチ素子Ｍ1 および第１の抵抗素子Ｒ5 を介してノードＣに流れ込む電流Ｉ1 あるいはスイッチ素子Ｍ1'がオン状態の時に第２のノードＮ2 からスイッチ素子Ｍ1'および第１の抵抗素子Ｒ5 を介してノードＣに流れ込む電流Ｉ1 とは等しい。
【００８０】
次に、前記抵抗ストリングのノードＣより接地電位Ｖss側の１つ隣りのノードＢについて考えると、このノードＢからノードＮ2 間の抵抗のうち、ノードＣ、Ｄを経由した方の合成抵抗ＲB1は、Ｒ3 ＋１／｛（１／Ｒ5 ）＋（１／ＲC1）｝となり、２Ｒとなる。これは、ノードＢから第１の抵抗素子Ｒ6 側をみた抵抗値２Ｒに等しい。
【００８１】
従って、ノードＣ側からノードＢに流れ込む電流Ｉ2 （＝２×Ｉ1 ）と、スイッチ素子Ｍ2 がオン状態の時に第１のノードＮ1からスイッチ素子Ｍ2 および第１の抵抗素子Ｒ6 を介してノードＢに流れ込む電流Ｉ2 あるいはスイッチ素子Ｍ2'がオン状態の時に第２のノードＮ2 からスイッチ素子Ｍ2'および第１の抵抗素子Ｒ6 を介してノードＢに流れ込む電流Ｉ2 とは等しい。
【００８２】
以上のように、前記抵抗ストリングの各抵抗接続ノードを接地電位Ｖss側に向かって順に考えると、ノードＡ、ノードＮ2 間の抵抗のうち、ノードＢを経由した方の合成抵抗値ＲA1は、ノードＡから第１の抵抗素子Ｒ7 側をみた抵抗値に等しい。よって、ノードＡと第1のノードＮ1およびノードＡと第2のノードＮ2との間の合成抵抗はＲに等しい。
【００８３】
従って、各抵抗接続ノードとも、接地電位Ｖss側に向かって流れ出る電流は、第１の抵抗素子Ｒ5〜Ｒ７および第2の抵抗素子Ｒ１〜Ｒ４側からそれぞれ流れ込む等しい電流が加算されたものとなり、以下の特徴を有する。
【００８４】
即ち、ラダー抵抗回路網15から第３の抵抗素子Ｒ8 を経て接地電位Ｖss側に向かって流れ出る電流をＩ10' で表わすと、前記抵抗ストリングにおける接地電位Ｖss側の一端ノードＡからノードＤ側に向かう各抵抗接続ノードに対応する各スイッチ素子に流れる電流は、順に、Ｉ10' ／２、Ｉ10' ／４、Ｉ10' ／８の重み付けを有する。これらの電流が加算される電流Ｉ10が負荷抵抗ＲL で電圧変換される。
【００８５】
なお、各部抵抗素子を全体的に高い抵抗値に設定し、図１、図２に示す電圧設定回路での貫通電流を減らすことにより、昇圧電位の立ち上がり特性が良くなり、消費電力も減少する。
【００８６】
これに対して、貫通電流は多少大きくなるが、各部抵抗素子を全体的に小さくすると、第１のノードＮ１の電位変化を感知する応答性が良くなるので、設定電位での安定性が良くなる。したがって、出力電圧の用途に応じて抵抗値を設定する必要がある。
【００８７】
図２において、第２の電圧設定回路12に流入する電流Ｉ20は、次式(3) で表される。
【００８８】
Ｉ20＝Ｖref ／Ｒ20                        …(3)
ここで、Ｖref は基準電圧、Ｒ20は第２の電圧設定回路12の等価抵抗である。
【００８９】
以上より、前記昇圧回路70から負荷抵抗素子ＲL を介して流れる電流は、Ｉ10＋Ｉ20になるので、昇圧回路70の出力電位ＶXXは次式(4) で表される。
【００９０】
【数１】
0004031142.tif 000002
【００９１】
上式(4) において、第１項、第２項は、デジタル入力の値に関係なく、Ｒ20とＲL とＶref で決まる電圧になる。また、第３項は、デジタル入力Ｂ1、Ｂ2、…、Ｂn（Bnは０または１）の値によって、Ｖref ・ＲL ／（Ｒ ＋Ｒ8 ）で決まる電圧刻みに比例した電圧になる。
【００９２】
このことは、第１の電圧設定回路11が昇圧回路70の出力電位ＶXXの電圧刻みを決め、第２の電圧設定回路12が昇圧回路70の出力電位ＶXXの最小値を決めることを示している。
【００９３】
図３は、図２中の第２の電圧設定回路12の等価抵抗Ｒ20の抵抗値を変える手段の一例を示している。
【００９４】
図３において、第１のノードＮ1 と接地ノードとの間には、抵抗素子Ｒ21とゲートに制御信号Ａ1 が印加されるＮＭＯＳトランジスタＴ21からなるスイッチ素子とが直列に接続された第１の直列回路および抵抗素子Ｒ22とゲートに制御信号Ａ2 が印加されるＮＭＯＳトランジスタＴ22からなるスイッチ素子とが直列に接続された第２の直列回路が並列に接続されている。
【００９５】
ここで、Ｒ21＞Ｒ22である時、制御信号Ａ2 を“Ｌ”レベルにしてトランジスタＴ22をオフ、制御信号Ａ1 を“Ｈ”レベルにしてトランジスタＴ21をオンにして抵抗素子Ｒ21を選択すると、昇圧回路70の出力電位ＶXXの最小値は小さくなり、その電位を基準にして、第１の電圧設定回路11のデジタル入力の各ビット信号Ｂ1 、…、Ｂn によってＶref ・ＲL ／（Ｒ ＋Ｒ8 ）の電圧刻みのトリミング、あるいは、ステップアップ動作が可能である。
【００９６】
これに対して、制御信号Ａ1 を“Ｌ”レベルにしてトランジスタＴ21をオフ、制御信号Ａ2 を“Ｈ”レベルにしてトランジスタＴ22をオンにして抵抗素子Ｒ22を選択すると、昇圧回路70の出力電位ＶXXの最小値は大きくなり、その電位を基準にして、第１の電圧設定回路11のデジタル入力の各ビット信号Ｂ1 、…、Ｂn によってＶref ・ＲL ／（Ｒ ＋Ｒ8 ）の電圧刻みのトリミング、あるいは、ステップアップ動作が可能である。
【００９７】
即ち、上記したような第１実施例の内部電圧生成回路によれば、電圧刻みを決める役割を有する第１の電圧設定回路11と、出力電位の最小値を決める役割を有する第２の電圧設定回路12とを並列に接続することにより、それぞれの役割を独立に発揮させることが可能になった。
【００９８】
このことは、設計段階において各値を設定する場合や、実際のチップにおいてＦＩＢ加工などにより設定電圧を微調整する場合などの処理を容易にする。
【００９９】
例えば、図２における第１の電圧設定回路11において、電圧刻みは、Ｖref ・ＲL ／（Ｒ ＋Ｒ8 ）で表されるが、Ｒ8 のみを変更することによって、電圧刻みの変更が可能であり、Ｒ8 を変更する前の同じ最小電圧から、異なる電圧刻みで出力電圧を設定していくことができる。また、図２における第２の電圧設定回路12において、Ｒ20を変更することにより、電圧刻みを変えることなく、設定電圧をシフトさせることが可能である。この特徴を利用して、例えば図３の実施例に示すように、Ａ1 、Ａ2 をそれぞれある動作モードに対応した選択信号として、異なる設定電圧範囲で使用することができる。
【０１００】
また、電圧刻みを決める役割を有する第１の電圧設定回路11にＤ／Ａコンバータを応用した回路を用いているので、ｎ本の信号により２のｎ乗通りの電圧を設定することが可能になり、従来のデコード方式では設定電圧の数だけ必要だった制御信号、スイッチ用ＭＯＳトランジスタ群およびデコード回路自体が不要になる。
【０１０１】
即ち、第１の電圧設定回路11のスイッチ素子Ｍ1 〜Ｍn をオフ状態（スイッチ素子Ｍ1'〜Ｍn'をオン状態）に制御すれば、第１のノードＮ1 から第１の電圧設定回路11に流れる電流Ｉ10は零になるので、設定電圧は、第１のノードＮ1 から第２の電圧設定回路12に流れる電流Ｉ20だけで決まる最小値となる。
【０１０２】
これに対して、第１の電圧設定回路11のスイッチ素子Ｍ1 〜Ｍn をオン状態（スイッチ素子Ｍ1'〜Ｍn'をオフ状態）に制御すれば、第１のノードＮ1 から第１の電圧設定回路11に流れる電流Ｉ10は最大値になるので、設定電圧は最大値となる。
【０１０３】
ＮＡＮＤ型フラッシュメモリの書込み動作を例に挙げると、ある書込み電圧での書込みがベリファイリードでフェイルすると、次の書込み時の書込み電圧は前回よりある電圧刻みの分だけ高く設定される。つまり、書込み特性の遅いセルに対する再書込み時に書込み電圧をステップアップしていく書込み方式に用いる場合、本回路では第一の電圧設定回路に与えるデジタル信号Ｂ1、Ｂ2、…、Ｂnをカウンタ回路でインクリメントしていくだけで容易に実現される。
【０１０４】
また、上記デジタル信号の最下位ビットのレベルを固定にして、それより１ビットの上位を最下位ビットとしてインクリメントすることによって、２倍の電圧刻みで出力電圧をステップアップすることも容易である。
【０１０５】
なお、図２に示した内部電圧生成回路は、第１の電圧設定回路11と第２の電圧設定回路12とを組み合わせて使うことに利点があり、第１の電圧設定回路11のみを使うとすれば冗長な回路が必要になる。
【０１０６】
即ち、第１の電圧設定回路11のみにより、例えば１５Ｖから１８Ｖを０．５Ｖの電圧刻みでトリミングする場合を考えると、０Ｖから１８Ｖを０．５Ｖで刻むためには、デジタル信号のビット数は６ビット必要である。
【０１０７】
しかし、実際にトリミングするのは、７段階であるので、制御に必要なビット数は、３ビットでよい。従って、第１の電圧設定回路11のみでは、冗長なビットに対応する余分な回路が必要になる。また、この場合の最小電圧１５Ｖの設定に際して、デジタル信号Ｂ1、Ｂ2、…、Ｂnが全ビット０ではなくある組み合わせになっているので、制御信号と設定電圧の対応が直観的に分り難い。また、設定電圧の最小値と電圧刻みを別々に決めることができないので、従来と同じ問題点もある。
【０１０８】
これに対して、図２に示した構成にすると、第１の電圧設定回路11を３ビットの制御信号で制御するだけでよく、全ビットとも０の時に設定電圧の最小電圧１５Ｖに対応するので、制御信号と設定電圧との対応も分かり易い。
【０１０９】
以上をまとめると、下記の表１のように表すことができる。ある設定状態（Ａ）に対して、設定状態（Ｂ）は、前記第２の電圧設定回路12の等価抵抗Ｒ20のみの変更で、設定電圧最小値をＶ2 に変更したものである。また、設定状態（Ｃ）は、前記第３の抵抗素子Ｒ8 のみの変更で、電圧刻みをΔＶ2 に変更したものである。設定最小電圧は、全ビット“Ｌ”にできるので、設定電圧値との対応がわかりやすい。
【０１１０】
【表１】
0004031142.tif 000003
【０１１１】
上記内部電圧生成回路の適用範囲は広く、電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）の多段階高電源発生回路、その他の半導体メモリにおいてワード線駆動用電源、ダミーワード線駆動用電源、内部電源、メモリセルデータセンス用参照電位発生回路などに適用可能である。
【０１１２】
以下、本発明に係る内部電圧生成回路をＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み時や消去時にワード線（制御ゲート）などに供給する高電圧発生回路（昇圧回路）の電圧リミッタ回路に適用して、所望レベルの刻みで多段階の高電圧を発生させる例を説明する。
【０１１３】
図４は、本発明が適用されたＮＡＮＤセル型のＥＥＰＲＯＭの全体構成を概略的に示すブロック図である。
【０１１４】
図４において、メモリセルアレイ61は、直列接続されたメモリセルの両端側にそれぞれ選択ゲートトランジスタが直列に接続されたＮＡＮＤセルユニットが、全体として行列状に配列されて形成されている。
【０１１５】
このメモリセルアレイ61において、複数のワード線ＷＬは、同一行のセルトランジスタの各制御ゲートに共通に１本ずつ接続され、各ＮＡＮＤセルの一端側ドレインに接続された選択ゲートトランジスタはビット線ＢＬに、各ＮＡＮＤセルの他端側ソースに接続された選択ゲートトランジスタは共通ソース線に接続されている。
【０１１６】
ビット線制御回路６２は、前記メモリセルアレイ６１に対してカラム選択を行うカラム選択スイッチと、メモリセルアレイ６１に対して書き込みデータのラッチ動作、ビット線電位を読むためのセンス動作、書き込み後のベリファイ読み出しのためのセンス動作、再書き込みデータのラッチ動作を行うセンスアンプ・書き込みデータラッチ回路と、各ビット線にそれぞれ所要の電圧を供給するビット線ドライバなどにより構成されており、データ入出力バッファ66に接続されている。
【０１１７】
カラムデコーダ63は、アドレスバッファ64からのカラムアドレス信号をデコードし、デコード出力により前記カラム選択スイッチを制御する。
【０１１８】
ロウデコーダ65は、前記アドレスバッファ64からのロウアドレス信号をデコードするデコーダ回路と、このデコーダ回路のデコード出力に応じてワード線ＷＬおよび選択ゲート線にそれぞれ所要の所定の電圧を供給するワード線ドライバとから構成されている。
【０１１９】
前記ロウデコーダ65のワード線ドライバは、電源電位Ｖcc、接地電位（０Ｖ）のほか、後述する高電圧発生回路から書き込み用高電圧、書き込み用中間電圧、読み出し高電圧が供給される。また、前記ビット線制御回路62のビット線ドライバは、電源電位Ｖcc、接地電位（０Ｖ）などが供給される。
【０１２０】
基板電位制御回路67は、メモリセルアレイ61が形成されるｐ型基板（あるいはｐウエル）の電位を制御するために設けられている。図4には明記していないが、消去時には消去用高電圧を発生してメモリセルアレイのウェルに消去電圧を印加してチャネル消去を行う。
【０１２１】
３個の高電圧発生回路681 〜683 は、それぞれ電源電位Ｖcc（例えば３．３Ｖ）を昇圧し、それぞれ対応して、メモリセルへのデータ書き込みを行う際に必要な書き込み用高電圧（〜２０Ｖ）、書き込み用中間電圧（〜１０Ｖ）、書き込み後のベリファイ読み出しを行う際に必要な読み出し用高電圧（〜４．５Ｖ）を発生するためにチップ内部に設けられたものである。
【０１２２】
制御回路60は、チップ内部の動作を制御するとともに外部とのインターフェースをとるために設けられており、ＮＡＮＤセルに対する消去／消去ベリファイ／書き込み／書き込みベリファイ／読み出し動作を制御するためのシーケンス制御手段（例えばプログラマブルロジックアレイ）が含まれている。
【０１２３】
なお、各高電圧発生回路681 〜683 はほぼ同様に構成されており、それぞれ電源電位Ｖccを昇圧して高電圧を得る昇圧回路と、所定周期で発振し、２相または４相のクロック信号φ、／φを前記昇圧回路に駆動信号として供給するリングオシレータなどの発振回路と、前記昇圧回路で得られた高電圧を所望の任意の一定値に制限する電圧リミッタ回路などにより構成されている。
【０１２４】
図５（ａ）は、図４中の各高電圧発生回路681 〜683 にそれぞれ用いられる発振回路の一例に係るリングオシレータを示している。
【０１２５】
このリングオシレータは、発振イネーブル信号OSCEおよびクロック信号φ出力のフィードバック信号が入力する二入力ＮＡＮＤ回路91と複数段のインバータ回路92がリング状に接続され、各段間にはＶssノードとの間にキャパシタ93が接続されてなり、最終段のインバータ回路から出力するクロック信号φがさらにインバータ回路により反転されてクロック信号／φとなる。
【０１２６】
図５（ｂ）は、図４中の各高電圧発生回路６８１〜６８３にそれぞれ用いられる昇圧回路のうち代表的にＶpp発生回路を示している。
【０１２７】
この昇圧回路は、多段縦続接続されたチャージポンプ回路（ＣＰ）を用いて構成されている。上記チャージポンプ回路の構成はよく知られている通り、ソース・ゲート相互が接続されたＭＯＳトランジスタ81群と、このＭＯＳトランジスタのドレインに一端が接続され、他端に前記発振回路からクロック信号φあるいはクロック信号／φが印加されるキャパシタ82群からなり、２相のクロック信号φ、／φが交互に活性化する状態では昇圧出力ノードに高電圧（本例ではＶpp）が発生する。
【０１２８】
図６は、図４中の各高電圧発生回路６８１〜６８３のうち代表的にＶpp発生回路およびＶppリミッタ回路を示している。
【０１２９】
即ち、Ｖpp発生回路（ＣＰ回路）80の出力ノード10に負荷抵抗素子ＲL の一端が接続されており、オペアンプＡの出力をインバータ回路95により反転した信号がリングオシレータ（ＲＯＳＣ）90の発振イネーブル信号OSCEとして供給されている。
【０１３０】
Ｄ／Ａ変換回路の抵抗回路網として、相補的な４ビットのデジタル信号（Ｂ1 、／Ｂ1 ）〜（Ｂ4 、／Ｂ4 ）に対応して４組のスイッチ素子（Ｍ1 、Ｍ1'）〜（Ｍ4 、Ｍ4'）とＲ−２Ｒラダー抵抗回路が用いられている。
【０１３１】
いま、Ｖpp発生回路80の出力電圧が何らかの原因で低下すると、ノードN1の電位もVppに比例して低下するためオペアンプＡの出力が“Ｌ”レベル、インバータ回路95の出力（発振イネーブル信号OSCE）が“Ｈ”レベルになり、リングオシレータ90は回路の特性で決まる周期で発振し、２相のクロック信号φ、／φが交互に活性化し、Ｖpp発生回路80が動作し、その出力電圧Ｖppが上昇する。
【０１３２】
一方、Ｖpp発生回路80の出力電圧が高くなり過ぎると、ノードN1の電位もVppに比例して高くなるためオペアンプＡの出力が“Ｈ”レベル、インバータ回路95の出力（発振イネーブル信号OSCE）が“Ｌ”レベルになり、リングオシレータ90の動作が停止し、Ｖpp発生回路80の昇圧動作が停止する。これにより、Ｖpp発生回路80の出力ノードからＶppリミッタ回路に流れる電流によりＶpp発生回路80の出力ノードの電圧が徐々に低下する。
【０１３３】
以上のようなフィードバック動作を繰り返し、出力電圧はＶppに安定する。
【０１３４】
この場合、４段のＲ−２Ｒラダー抵抗回路で使用している抵抗素子は、Ｒが５個、２Ｒが４個であり、ＲL 、Ｒ8 、Ｒ20を含めてもＶppリミッタ回路全体で使用している抵抗素子は１２個であり、図8のような従来の方式に比べて抵抗素子数を削減することができる。
【０１３５】
さらに、前記抵抗比ＲL ／（Ｒ ＋Ｒ8 ）及びＲL ／Ｒ20 を一定にした状態でＲL 、Ｒ8 及びＲ20の値を変えることにより、Ｖppを変えずに抵抗分割回路に流れる電流量を任意に変えることができる。換言すれば、抵抗素子の値が何らかの原因でばらついても、ＲL とＲ8 とＲ20の３素子を調整するだけで所望の電流量を決定することができるので、Ｖpp発生回路の設計が容易となるばかりでなく、パターン面積も削減することができる。
【０１３６】
なお、本発明に係る内部電圧発生回路は、上記したような高電圧発生回路（昇圧回路）に限らず、各種の電源電位発生回路に適用することが可能であり、特に可変ステップ数が多い程効果が増大する。
【０１３７】
また、システム内に本発明の内部電圧発生回路と従来の内部電圧発生回路を併設するようにしてもよい。すなわち、ある一定の電位近傍を細かく設定したい部分には本発明の回路を用い、電位の設定をそれ程細かくする必要にない部分には従来の回路というようにその用途に応じて使い分ければよい。
【０１３８】
【発明の効果】
上述したように本発明によれば、第１の電圧設定回路として電流加算型のＤ／Ａ変換回路を、第２の電圧設定回路として他の抵抗回路を並列に接続してリミッター回路に使用することによって、基準電位としてそれより高い電源電位との間で、比較的容易に多段階で電圧を出力させることができる。
【０１３９】
従来のトリミングにデコードを必要とする方式と比較して、デコード回路が不要になり、抵抗素子数が減り、また、Ｄ／Ａ変換回路のみの方式と比較しても、デジタル入力のビット数を必要最小限に止めることができ、トリミング回路のパターン面積の占める割合の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の内部電圧発生回路の第１の実施の形態を示す等価回路図。
【図２】図１の内部電圧発生回路の第１実施例を示す回路図。
【図３】図２中の第２の電圧設定回路の一例を示す回路図。
【図４】本発明が適用されるＮＡＮＤセル型のＥＥＰＲＯＭの全体構成を概略的に示すブロック図。
【図５】図４中の各高電圧発生回路にそれぞれ用いられる発振回路の一例に係るリングオシレータおよび各高電圧発生回路にそれぞれ用いられる昇圧回路のうち代表的にＶpp発生回路を示す回路図。
【図６】図４中の各高電圧発生回路のうち代表的にＶpp発生回路およびＶppリミッタ回路を示す回路図。
【図７】従来の内部電圧発生回路を示す等価回路図。
【図８】図７中の抵抗分圧方式の電圧トリミング回路を示す回路図。
【図９】従来のＮＡＮＤセル型フラッシュメモリに用いられる書き込み電圧（Ｖpgm ）発生回路（昇圧回路）と電圧リミッタ回路の一例を示す回路図およびその動作例を示す波形図。
【符号の説明】
10…昇圧回路の出力ノード、
11…第１の電圧設定回路、
12…第２の電圧設定回路、
13…オペアンプ（演算増幅回路）、
14…切換回路網、
15…ラダー抵抗回路網、
16…基準電圧電圧発生回路、
17…昇圧制御回路、
70…昇圧回路、
ＲL …負荷抵抗素子、
Ｎ1 …第１のノード、
Ｎ2 …第２のノード、
Ｒ5 〜Ｒ7 …第１の抵抗素子、
Ｒ1 〜Ｒ4 …第２の抵抗素子、
Ｒ8 …第３の抵抗素子、
Ｒ10…第１の電圧設定回路の等価抵抗、
Ｒ20…第２の電圧設定回路の等価抵抗、
Ｉ10…第１の電圧設定回路に流れ込む電流、
Ｉ20…第２の電圧設定回路に流れ込む電流、
Ｍ1 〜Ｍn …第１のスイッチ素子、
Ｍ1'〜Ｍn'…第２のスイッチ素子。
Ｂ1 〜Ｂn …電圧設定用のデジタル入力信号。
【図１】
0004031142.tif 000004
【図２】
0004031142.tif 000005
【図３】
0004031142.tif 000006
【図４】
0004031142.tif 000007
【図５】
0004031142.tif 000008
【図６】
0004031142.tif 000009
【図７】
0004031142.tif 000010
【図８】
0004031142.tif 000011
【図９】
0004031142.tif 000012