(57)【特許請求の範囲】
【請求項１】
半導体製造工程中のシリコン酸化膜の形成に利用されるスピンオンガラス組成物であって、トレンチを埋立するために用いられるパハイドロポリシラザンからなる組成物を含み、
前記パハイドロポリシラザンからなる組成物は、パハイドロポリシラザンを１０から３０重量％と、溶媒を９０から７０重量％とを含み、
前記パハイドロポリシラザンは、構造式が−（ＳｉＨ2ＮＨ）n−（式中ｎは正の整数である）であり、重量平均分子量は６０００から８０００であり、重量平均分子量および数平均分子量の比である分子量分布が３．０から４．０であることを特徴とするスピンオンガラス組成物。
【請求項２】
前記パハイドロポリシラザンの濃度は１８から２５重量％であり、前記溶媒は８２から７５重量％であることを特徴とする請求項１に記載のスピンオンガラス組成物。
【請求項３】
５４から４２０ｓ-1のせん断速度で１から１０ｍＰａ・ｓの一定した粘度を有することを特徴とする請求項１に記載のスピンオンガラス組成物。
【請求項４】
下部膜に対して約４°以下のコンタクト角を有することを特徴とする請求項１に記載のスピンオンガラス組成物。
【請求項５】
ホウ素、フッ素、リン、ヒ素、炭素及び酸素から構成された一群のうちの少なくとも一つの元素を含む不純物を有することを特徴とする請求項１に記載のスピンオンガラス組成物。
【請求項６】
前記溶媒は、キシレンまたはジブチルエーテルであることを特徴とする請求項１に記載のスピンオンガラス組成物。
【請求項７】
上面に形成された段差部を有する半導体基板の上に、請求項１記載のスピンオンガラス組成物を含むスピンオンガラス溶液を塗布し、平坦なスピンオンガラス膜を形成する段階と、
前記スピンオンガラス膜を硬化し、平坦な表面を有するシリコン酸化膜を形成する段階とを含み、
前記スピンオンガラス膜を硬化してシリコン酸化膜を形成する段階は、１００から５００℃の温度で第１期間に予備ベーキングする段階と、４００から１２００℃の温度で第２期間に主ベーキングする段階とを含むことを特徴とする半導体装置のシリコン酸化膜の形成方法。
【請求項８】
前記主ベーキングする段階では、酸素雰囲気、水蒸気雰囲気、酸素および水蒸気の混合雰囲気または窒素雰囲気のいずれかで１０から１８０分間ベーキングを実行することを特徴とする請求項７に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項９】
前記スピンオンガラス溶液は、５４から４２０ｓ-1のせん断速度で１から１０ｍＰａ・ｓの一定した粘度を有することを特徴とする請求項７に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項１０】
前記シリコン酸化膜の厚みは、４０００から６５００Åであることを特徴とする請求項７に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項１１】
前記段差部は、少なくとも二つの導電性パターンによって形成されることを特徴とする請求項７に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項１２】
前記二つの導電性パターンの間の距離は、０．０４から１μｍであることを特徴とする請求項１１に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項１３】
前記段差部は、アスペクト比が５：１から１０：１であることを特徴とする請求項１１に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項１４】
前記段差部は、アスペクト比が５：１から１０：１である密着段差部と、アスペクト比が１：１以下であるグローバル段差部とを含むことを特徴とする請求項１１に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項１５】
前記二つの導電性パターンは、前記半導体装置のゲート電極または金属配線パターンであることを特徴とする請求項１１に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項１６】
前記スピンオンガラス溶液を塗布する前に窒化シリコン膜を２００から６００Åの厚みに形成する段階をさらに含むことを特徴とする請求項７に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項１７】
前記スピンオンガラス溶液は、４°以下のコンタクト角を有することを特徴とする請求項１６に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項１８】
前記スピンオンガラス溶液は、ホウ素、フッ素、リン、ヒ素、炭素及び酸素から構成された一群のうちの少なくとも一つの元素を含む不純物を有することを特徴とする請求項７に記載の半導体装置のシリコン酸化膜の製造方法。
【請求項１９】
前記段差部の形成は前記半導体基板の上部を部分的にエッチングしてトレンチを形成する段階を含み、前記スピンオンガラス膜は前記トレンチを埋立するように形成され、
前記スピンオンガラス膜を硬化してシリコン酸化膜を形成する段階は、１００から５００℃の温度で予備ベーキングする段階と、９００から１０００℃の温度で主ベーキングする段階とを含むことを特徴とする請求項７に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項２０】
前記段差部の形成は前記半導体基板の上に複数のゲート電極を形成する段階を含み、前記スピンオンガラス膜は前記ゲート電極を完全に覆うように形成され、
前記スピンオンガラス膜を硬化してシリコン酸化膜を形成する段階は、１００から５００℃の温度で予備ベーキングする段階と、６００から９００℃の温度で主ベーキングする段階とを含むことを特徴とする請求項７に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項２１】
前記段差部の形成は絶縁膜の上に複数の金属配線のパターンを形成する段階を含み、前記スピンオンガラス膜は前記金属配線のパターンを完全に覆うように形成され、
前記スピンオンガラス膜を硬化してシリコン酸化膜を形成する段階は、１００から５００℃の温度で予備ベーキングする段階と、４００から４５０℃の温度で主ベーキングする段階とを含むことを特徴とする請求項７に記載の半導体装置のシリコン酸化膜の形成方法。
【請求項２２】
ポリシング工程を実行しない少なくとも一つの平坦な層を備え、
前記平坦な層は、半導体製造工程中のシリコン酸化膜の形成に利用されるスピンオンガラス組成物を含み、
前記スピンオンガラス組成物は、トレンチを埋立するために用いられるパハイドロポリシラザンからなる組成物を含み、
前記パハイドロポリシラザンからなる組成物は、パハイドロポリシラザンを１０から３０重量％と、溶媒を９０から７０重量％とを含み、
前記パハイドロポリシラザンは、構造式が−（ＳｉＨ2ＮＨ）n−（式中ｎは正の整数である）であり、重量平均分子量が６０００から８０００であり、重量平均分子量および数平均分子量の比である分子量分布が３．０から４．０であることを特徴とする半導体装置。
【請求項２３】
前記溶媒は、キシレンまたはジブチルエーテルであることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記パハイドロポリシラザンの濃度は１８から２５重量％であり、前記溶媒は８２から７５重量％であることを特徴とする請求項２２に記載の半導体装置。
【請求項２５】
前記スピンオンガラス組成物は、５４から４２０ｓ-1のせん断速度で１から１０ｍＰａ・ｓの一定の粘度を有することを特徴とする請求項２２に記載の半導体装置。
【請求項２６】
前記スピンオンガラス組成物は、下部膜に対して約４°以下のコンタクト角を有することを特徴とする請求項２２に記載の半導体装置。
【請求項２７】
前記スピンオンガラス組成物は、ホウ素、フッ素、リン、ヒ素、炭素及び酸素から構成された一群のうちの少なくとも一つの元素を含む不純物を有することを特徴とする請求項２２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体の製造工程でのシリコン酸化膜を形成するためのスピンオンガラス（以下、「スピンオンガラス」をＳＯＧ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）と称する）組成物、これによって製造された半導体装置及びこれを利用してシリコン酸化膜を形成する方法に関するものであり、より具体的には、半導体の製造工程で絶縁膜として使用されるシリコン酸化膜を製造するためのパハイドロポリシラザンを含むスピンオンガラス組成物及びこれを利用したシリコン酸化膜の形成方法に関するものである。
【０００２】
【従来の技術】
近来、コンピュータのような情報媒体の急速な普及に伴って、半導体装置は飛躍的に発展している。その機能面において、半導体装置は高速に動作すると同時に大容量の貯蔵能力を有することが要求される。このような要求に応じて半導体装置は集積度、信頼性及び応答速度等を向上させる方向に製造技術が発展している。
【０００３】
集積回路を製造するためには、単一基板の上に多くの活性素子を形成すべきである。最初、各素子は相互絶縁されるべきであるが、回路の特定機能を得るためには、製造工程の途中で特定素子を電気的に相互接続する必要がある。ＭＯＳ及びバイポーラのＶＬＳＩ及びＵＬＳＩ装置は多くの素子の相互接続を図る多層相互接続（ｍｕｔｉｌｅｖｅｌ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）構造を有する。このような相互接続構造で、層数（ｎｕｍｂｅｒ  ｏｆ  ｌａｙｅｒｓ）が増加するに従って、最上層（ｔｏｐ  ｌａｙｅｒ）の形状（ｔｏｐｏｇｒａｐｈｙ）は一層屈曲化及びでこぼこ（ｕｎｅｖｅｎ）化される。
【０００４】
例えば、二つまたはそれ以上の金属層を有する半導体ウェーハを製造する場合、多数の酸化膜、多結晶シリコン導電層及び第１金属配線層が形成されている半導体ウェーハに第１層間絶縁膜を形成した後、第２金属層と電気的に接続するためのビア（ｖｉａ）を形成する。第１層間絶縁膜の下部構造物がでこぼこ（ｕｎｅｖｅｎ）であるので、第１層間絶縁膜の表面は非扁平である。このような第１層間絶縁膜の上に第２金属層を直接形成する場合には、第２金属層は第１層間絶縁膜の突出部やクラックのために破壊（ｆｒａｃｔｕｒｅ）され、下地絶縁膜（ｕｎｄｅｒｌｙｉｎｇ  ｉｎｓｕｌａｔｉｏｎ  ｌａｙｅｒ）上の金属塗布が不良になる。このような不良が半導体装置の収率を低下させ、従って、多層金属の接続構造（ｍｕｌｔｉｌｅｖｅｌ  ｍｅｔａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）ではビアまたは第２金属層を形成する前に層間絶縁膜の平坦化が要求される。
【０００５】
層間絶縁膜の平坦化に対しては、リフローの特性が高いＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜やＳＯＧ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）膜を利用する方法、化学的および機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法などの各種の方法が開発されている。
【０００６】
一般的に金属配線間のギャップを埋没するための層間絶縁膜の材料としては、ＢＰＳＧを利用する方法が広く使用されてきた。しかし、ＢＰＳＧを蒸着する工程は設備間の依存性及びチャンバ状態の依存性が強く、使用されているガスが高価であるだけでなく毒性が強く人体への危険性を内包している。
【０００７】
その上、現在の２５６メガＤＲＡＭ級以上のＶＬＳＩを製造するためには、集積度が増加しデザインルールが減少するに従って、ＢＰＳＧを使用して層間絶縁膜を形成し配線間のギャップを埋立する時にボイド生成によるブリッジの形成によって収率が低下し、後続工程で使用されるエッチングストップ層が損傷する。これを避けるためには、追加的なリフロー工程と高費用のＣＭＰ工程を実行する必要性がある。
【０００８】
これに反してＳＯＧ膜を利用した絶縁膜を形成する工程は、単純なコーティング工程に平坦な絶縁膜を形成することができる工程として広く知られている。例えば、米国特許第５，３１０，７２０号（ｉｓｓｕｅｄ  ｔｏ  Ｓｈｉｎ  ｅｔａｌ）にはポリシラザン層を形成した後、ポリシラザン層を酸素雰囲気で火焼（ｆｉｒｉｎｇ）して酸化シリコン層へ転換させる方法が開示されている。かつ、米国特許第５，９７６，６１８号（ｉｓｓｕｅｄ  ｔｏ  Ｓｈｕｎｉｃｈｉ  Ｆｕｋｕｙａｍａ  ｅｔ  ａｌ．）には無機ＳＯＧを塗布した後、２段階の熱処理工程を経てこれをシリコン酸化膜に転換させる方法が開示されている。
【０００９】
ポリシラザン系のＳＯＧは基本骨格がＳｉ−Ｎ、Ｓｉ−Ｈ、Ｎ−Ｈ結合により構成され、酸素及び水を含む雰囲気のうちでベーキングするとＳｉ−Ｎ結合がＳｉ−Ｏ結合に置換される。このようなＳＯＧを利用してシリコン膜に転換させる方法は簡単なスピンコーティング方法と硬化工程により行われ、費用が節減される長所を有している。しかし、全てのＳｉ−Ｎ結合がＳｉ−Ｏ結合に置換されるわけではない（日本特開平１１−１４５２８６号参照）。従って、生成されるシリコン酸化膜は、従来より使用されるＢＰＳＧ膜やＴＥＯＳ膜等のようなシリコン酸化膜とは異なる絶縁性及び電気的特性を有しているので、層間絶縁膜に使用されることに問題点があった。
【００１０】
かつ、スピンコーティング方式により塗布するので、生成されるシリコン酸化膜の厚みは不充分であり、下部構造物であるゲート電極や金属配線のような導電層パターンを充分にカバーすることができなかった。
【００１１】
【発明が解決しようとする課題】
従って、本発明の第１目的は、アスペクト比が高くＶＬＳＩ級の配線層間のギャップを埋立することができ、機械的な平坦化方法を必要とせず基板上のギャップを埋立しまた表面の不連続部（ｓｕｒｆａｃｅ  ｄｉｓｃｏｎｔｉｎｕｉｔｉｅｓ）を緩慢にし、ＣＶＤ酸化膜と実質的に同一な特性を有する半導体装置の酸化膜を製造するためのパハイドロシラザンを含むスピンオンガラス組成物を提供することにある。
【００１２】
本発明の第２目的は、上述したスピンオンガラス組成物を使用した半導体装置のシリコン酸化膜の形成方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記の本発明の第１目的を達成するために、本発明は上面に形成された段差部を有する半導体基板上に、構造式が−（ＳｉＨ2ＮＨ）n−(式中、ｎは正の整数である)であり重量平均分子量が４０００から８０００であり重量平均分子量および数平均分子量の比である分子量分布が３．０から４．０であるパハイドロポリシラザン１０から３０重量%と、溶媒９０から７０重量%とを含むスピンオンガラス組成物を提供する。
【００１４】
本発明は、さらにこのスピンオンガラス組成物により製造された半導体装置を提供する。
【００１５】
上述した本発明の第２目的を達成するために、本発明は上面に形成された段差部または表面不連続部（ｓｕｒｆａｃｅ  ｄｉｓｃｏｎｔｉｎｕｉｔｉｅｓ）を有する半導体基板の上に、構造式が−（ＳｉＨ2ＮＨ）n−(式中、ｎは正の整数である)であり重量平均分子量が４０００から８０００であり重量平均分子量および数平均分子量の比である分子量分布が３．０から４．０であるポリシラザンを含むＳＯＧ溶液を塗布して平坦なＳＯＧ膜を形成する段階と、ＳＯＧ膜を硬化して平坦な表面を有するシリコン酸化膜を形成する段階とで構成された半導体装置のシリコン酸化膜の形成方法を提供する。本発明はさらに前記の方法により製造された半導体装置を提供する。
【００１６】
本発明によると、ＳＯＧを利用して約５：１から１０：１程度のアスペクト比を有する導電層パターン部位または異なる表面不連続部を完全に覆いながら、平坦化されボイドがないシリコン酸化膜を形成することができる。
【００１７】
【発明の実施の形態】
前記の説明で、ある物質、層または構造物が異なる物質、構造物、または層上にまたは上部に（ｏｎ  ｏｒ  ｏｖｅｒ  ａｎｏｔｈｅｒ  ｍａｔｅｒｉａｌ、ｓｔｒｕｃｔｕｒｅ、ｏｒ  ｌａｙｅｒ）形成されているときは、他の層、物質または構造物を挿入し形成することができる。
【００１８】
本発明によるスピンオンガラス組成物は、構造式が−（ＳｉＨ2ＮＨ）n−(式中、ｎは正の整数である)であり、重量平均分子量が４０００から８０００であり、重量平均分子量および数平均分子量の比である分子量分布が３．０から４．０であるパハイドロポリシラザンを含む。
【００１９】
ポリシラザンの製造方法は公知である。代表的な方法としてはハロシランとルイス塩基を反応させ、収得した複合体（ｃｏｍｐｌｅｘ  ｃｏｍｐｏｕｎｄ）をアンモニアと反応させて製造することができる。
【００２０】
それ以外にも、ＳｉＣＬ4またはＳｉＨ2ＣＬ2のようなシリコンハライドとアミンを反応させてポリシラザンを合成する方法、シラザンをアルカリ金属ハライド触媒を使用してポリシラザンに転換する方法、転移金属複合触媒（ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ  ｃｏｍｐｌｅｘ  ｃｏｍｐｏｕｎｄ）を使用してアミン化合物としシラン化合物を脱水素（ｄｅｈｙｄｒｏｇｅｎａｔｉｏｎ）させる方法などが公知である。
【００２１】
また、米国特許第５，４９４，９７８号（ｉｓｓｕｅｄ  ｔｏ  Ｙａｓｕｏ  Ｓｈｉｍｉｚｕ  ｅｔ  ａｌ．）には数平均分子量が１００から１０００００である無機ポリシラザンを利用して変性されたポリシラザンを製造する方法が開示されている。
【００２２】
米国特許第５，９０５，１３０号（ｉｓｓｕｅｄ  ｔｏ  Ｈｉｒｏｈｉｋｏ  Ｎａｋａｈａｒａ  ｅｔ  ａｌ．）にはポリアミノシラン化合物とポリハイドロゲン化された窒素含有化合物（ｐｏｌｙｈｙｄｒｏｇｅｎａｔｅｄ  ｎｉｔｒｏｇｅｎ−ｃｏｎｔａｉｎｉｎｇ  ｃｏｍｐｏｕｎｄ）を塩基触媒の下で反応させ、ポリハイドロゲン化シリコン化合物（ｐｏｌｙｈｙｄｒｏｇｅｎａｔｅｄ  ｓｉｌｉｃｏｎ  ｃｏｍｐｏｕｎｄ）とポリハイドロゲン化窒素含有化合物を塩基性の固体の酸化物触媒（ｂａｓｉｃ  ｓｏｌｉｄ  ｏｘｉｄｅ  ｃａｔａｌｙｓｔ）の存在下で反応させてポリシラザンを製造する方法が開示されている。
【００２３】
米国特許第５，４３６，３９８号（ｉｓｓｕｅｄ  ｔｏ  Ｙａｓｕｏ  Ｓｈｉｍｉｚｕ  ｅｔ  ａｌ．）にも数平均分子量が１１２０であるパハイドロポリシラザンの製造例が開示されている。
【００２４】
米国特許第４，９３７，３０４号（ｉｓｓｕｅｄ  ｔｏ  Ａｙａｍａ  ｅｔ  ａｌ．）及び第４，９５０，３８１号（ｉｓｓｕｅｄ  ｔｏ  Ｔａｋｅｕｃｈｉｅｔ．ａｌ．）には所望の分子量を有するポリシラザンの製造方法が開示されている。
【００２５】
本発明で使用されるポリシラザンの製造方法には特別な制限はない。上述した方法によりポリシラザンは容易に製造することができる。
【００２６】
上述した公知の方法により製造されたパハイドロポリシラザンを本発明に使用可能であるように、分子量に従う分別法（ｆｒａｃｔｉｏｎａｔｉｏｎ）を利用し分類して使用する。
【００２７】
本発明で使用されるポリシラザンの重量平均分子量が４０００より少ないと、小さい分子量によりガス抜け（ｏｕｔｇａｓｓｉｎｇ）が増加し、酸化シリコンにあまりにも速く転換してクラックが発生し易く望ましくなく、８０００を超過すると、ＳＯＧ溶液の粘度が増加してコーティング時に生成されるＳＯＧ膜の均一性（ｕｎｉｆｏｒｍｉｔｙ）が下がって望ましくない。従って、パハイドロポリシラザンの分子量は４０００から８０００である。より具体的には、トレンチ（ギャップ）を埋立するためにＳＯＧ層を形成する場合、パハイドロポリシラザンの重量平均分子量は６０００〜８０００、望ましくは６５００〜７０００であり、ゲート電極を平坦化するためにＳＯＧ層を形成する場合、パハイドロポリシラザンの重量平均分子量は４０００〜６０００、望ましくは４５００から５０００であり、金属パターンを平坦化するためにＳＯＧ層を形成する場合、パハイドロポリシラザンの重量平均分子量は４５００〜７０００である。
【００２８】
かつ、重量平均分子量と数平均分子量の比であるポリシラザンの分子量分布が３．０より小さいと、ポリシラザンを分類する時の効率性が下がって製造収率（Ｙｉｅｌｄ）が低いので望ましくなく、４．０を超過すると、酸化シリコンの転換が不均一であって望ましくない。従って、ポリシラザンの分子量分布は３．０から４．０であることが望ましい。しかし、この範囲を外れる場合も組成物は条件に従って適切に使用することができる。
【００２９】
上述したポリシラザンを有機溶媒に溶解させてＳＯＧ溶液を製造する。本発明で使用することができる溶媒としては有機溶媒または他の溶媒が使用可能であり、特別な制限はない。望ましくは、キシレンのような芳香族系の溶媒、ジブチルエーテルのようなエーテルなどを使用することができる。ポリシラザンは濃度が３０重量%より大きければ、ポリシラザンの不安定性が増加し、寿命（ｌｉｆｅｔｉｍｅ）が減少するだけでなくクラックが発生して望ましくなく、１０重量%より小さいと、ＳＯＧ膜の厚み調節が容易でないので望ましくない。従って、ポリシラザンの濃度は１０から３０重量%、正しくは１８から２５重量%である。かつ、ＳＯＧ溶液中の溶媒の量は組成物全体の重量を基準にして７０から９０重量%、望ましくは７５から８２重量%である。
【００３０】
ポリシラザンを含むＳＯＧ溶液は下部（ｕｎｄｅｒｌｙｉｎｇ）膜例えばシリコン窒化膜に対して４°以下のコンタクト角を有することが望ましい。コンタクト角が４°より大きければ、下部膜との付着力（ａｄｈｅｓｉｏｎ）が悪いので望ましくない。
【００３１】
コーティング及び硬化工程で表面の均一性を達成するために、ＳＯＧ溶液は一定したせん断速度で１から１０ｍＰａ・ｓ、望ましくは１から８ｍＰａ・ｓの一定した粘度を有する。図１はせん断速度の変化に伴うＳＯＧ溶液の粘度変化を示したグラフである。図１のグラフで縦軸は粘度（単位：ｍＰａ・ｓ）を示し、横軸はせん断速度（ｓ-1）を示す。図１から分かるように、本発明によるＳＯＧ溶液は５４から４２０（ｓ-1）のせん断速度で１から１０ｍＰａ・ｓの一定の粘度を有する。かつ、図１から、本発明によるＳＯＧ溶液は１０から１０００（ｓ-1）のせん断速度で１から１０ｍＰａ・ｓの一定の粘度を有する。
【００３２】
ＳＯＧ溶液は必要によっては、ホウ素、フッ素、リン、ヒ素、炭素、酸素などのような元素を含む化合物を不純物として少なくとも一つ含むことができる。このような不純物のうちで、ホウ素、フッ素、リン、ヒ素のような元素をＳＯＧ溶液に添加する場合には、ＳＯＧ溶液から生成されるシリコン酸化膜が不純物を含むことになり、従来のＢＳＧ膜、ＢＰＳＧ膜、ＰＳＧ膜と類似な特性を有する膜に転換される。かつ、炭素や酸素のような元素を含む化合物を不純物として添加すると、シリコン酸化膜への転換速度を促進させることができる。
【００３３】
上面に形成された段差部のような表面の不連続部を有する半導体基板の上にＳＯＧ溶液をスピンコーティング方法によって塗布し、平坦なＳＯＧ膜を形成する。
【００３４】
段差部は少なくとも二つの配線層パターンによって形成することができる。例えば、ゲート電極パターンや、ビットラインのような導電性金属配線パターン層である。二つの導電層パターン間の距離は制限がない。しかし、一般的に１μｍより大きいと従来のＢＰＳＧを利用して酸化膜を形成する方法を適用することもでき、０．０４μｍより小さいとＳＯＧ溶液の優れた段差塗布性にもかかわらずボイド形成の可能性が高いのでこの方法は望ましくない。従って、０．０４から１μｍ程度のギャップを有する導電層パターンが形成されている半導体基板の上に塗布することが望ましい。
【００３５】
この時、導電層パターンに形成されたギャップに対する深さの比であるアスペクト比が低い場合でも可能であるが、約５：１から１０：１程度のアスペクト比を有する導電層パターン部位を塗布することができる。
【００３６】
一般的に、半導体基板の上には、素子の形成部位に従ってゲート電極を含むセルアレーのように導電層パターンが密集されている密集段差部（または密集され隔離されたギャップ部）と、このような導電層パターンが稀に形成される周辺回路部のようなグローバル段差部とが共存する。本発明の方法は上述したようなアスペクト比が５：１から１０：１である密集段差部とアスペクト比が１：１以下であるグローバル段差部とを含むことができる。
【００３７】
また、段差部は半導体基板の凹凸部により形成されることができる。具体的には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する隔離構造（Ｉｓｏｌａｔｉｏｎ  ｓｔｒｕｃｔｕｒｅ）を形成するための溝と突出部により形成された段差部を有する半導体基板の上に本発明による酸化膜を形成して、ＳＴＩ構造の素子分離膜を形成することができる。
【００３８】
かつ、段差部は絶縁膜の上に形成された金属配線により形成されることができる。即ち、絶縁膜の上に形成された金属配線を絶縁させるための絶縁膜として、本発明による方法によりシリコン酸化膜を形成して層間絶縁膜として使用することもできる。
【００３９】
前記した方法により形成されたＳＯＧ膜を硬化し、平坦な表面を有するシリコン酸化膜に転換させる。硬化段階は予備ベーキングする段階と主ベーキングする段階に区分される。
【００４０】
予備ベーキングを１００℃以下で行うと、有機溶媒が完全に除去されずに残留するので望ましくなく、５００℃以上の温度で行うと、主ベーキング工程でのポリシラザンのシリコン酸化物への転換が容易でないだけでなく、表面が急激に酸化シリコンに転換されることによりクラックが発生し、生成されるシリコン酸化膜が均一でないので望ましくない。かつ、予備ベーキングを行う時間が１分未満であれば、有機溶剤が残留する可能性があって望ましくなく、５分を超過すると、有機溶剤は完全に除去されるがポリシラザンを含むＳＯＧ膜の表面でシリコン酸化物への部分的な転換が誘発され、部分的にクラックが発生して望ましくない。従って、予備ベーキングは１００から５００℃、望ましくは１００から４００℃の温度で１から５分の間、望ましくは２から３分の間行う。
【００４１】
主ベーキング段階は予備ベーキングに比べて高温で長時間実行する。ポリシラザン系のＳＯＧは基本骨格のＳｉ−Ｎ結合で構成され、酸素及び水を含む雰囲気のうちでベーキングするとＳｉ−Ｎ結合がＳｉ−Ｏ結合に置換されることとして知られている。従来の方法によると、一般的に全てのＳｉ−Ｎ結合がＳｉ−Ｏ結合に置換されない。しかし、本発明によるポリシラザンを含有するＳＯＧ溶液を使用してコーティングしＳＯＧ膜を形成した後、硬化工程を行う場合、Ｓｉ−Ｎ結合がないので、ＣＶＤ方法により形成されたシリコン酸化膜と実質的に同一な特性を有する酸化膜を製造することができる。
【００４２】
主ベーキングの温度が４００℃未満である場合は硬化が充分でないので、Ｓｉ−Ｎ結合が残留して酸化膜の特性に悪影響を及ぼす憂慮が高く望ましくなく、主ベーキングの温度が１２００℃より高い場合は、生成されるシリコン酸化膜の平坦度が低下され、クラックが発生して望ましくない。従って、主ベーキングは４００から１２００℃、望ましくは４００から１０００℃の温度で行う。
【００４３】
かつ、主ベーキング工程の実行時間が１０分より小さい場合はＳＯＧ膜のシリコン酸化膜への転換が充分でないので望ましくなく、１８０分を超過する場合は生成されるシリコン酸化膜の応力が増加して望ましくない。従って、主ベーキング工程の時間は１０分から１８０分の間、望ましくは３０分から１２０分の間行う。主ベーキング工程はＳｉ−Ｎ結合をＳｉ−Ｏ結合に転換することに適合した雰囲気である酸化性雰囲気または不活性雰囲気で実行する。例えば、酸素雰囲気、水蒸気雰囲気、酸素と水蒸気の混合雰囲気または窒素雰囲気で行うことが望ましい。特に、水蒸気雰囲気で行うことが望ましい。このとき、雰囲気のうちで水分は１．２から８６重量%に維持することが望ましい。
【００４４】
前記した主ベーキングの段階は下部構造物に応じて下部構造物に及ぼす影響を考慮し、温度範囲を適当に変更することができる。
【００４５】
例えば、段差部が半導体基板の上部を部分的にエッチングして形成されたトレンチを含み、ＳＯＧ膜がトレンチを埋立するように形成される場合は、硬化工程の主ベーキングは９００から１０００℃の温度で行うことが望ましい。
【００４６】
段差部が半導体基板の上に形成された複数のゲート電極を含み、ＳＯＧ膜はゲート電極を完全に覆うように形成される場合は、硬化工程の主ベーキングは６００から９００℃の温度で行うことが望ましい。
【００４７】
かつ、段差部が絶縁膜の上に形成された複数の金属配線パターンを含み、ＳＯＧ膜が金属配線パターンを完全に覆うように形成される場合は、硬化工程の主ベーキングは４００から４５０℃の温度で行うことが望ましい。
【００４８】
本発明による方法によって、ＳＯＧ組成物を利用して１回の工程で厚みが４０００から６５００Åであるシリコン酸化膜を形成することができる。かつ、ＳＯＧ組成物を塗布する前に導電層パターンの上面及び側面にエッチング阻止膜として窒化シリコン膜を２００から６００Åの厚みに形成することもできる。
【００４９】
本発明のＳＯＧ組成物を使用した半導体装置の製造方法は、トレンチを埋立することや、ゲート電極及び／または金属パターンを平坦化することに使用することができる。しかし、本発明によるＳＯＧ組成物をトレンチのみ埋立し、ゲート電極及び金属パターンを平坦化することには従来のＳＯＧ組成物や他の方法を使用することができる。即ち、本発明のＳＯＧ組成物を使用して単一の半導体装置でトレンチを埋立することや、ゲート電極及び金属パターンを平坦化することができるが、必ずこれら全てに適用すべき必要はないし、これらのうちでいずれか一つのみ適用することができる。
【００５０】
以下、本発明の実施例を図面に基づいて詳細に叙述するが、本発明はこれにより制限されない。
【００５１】
〔スピンオンガラス組成物の製造〕
市販されているパハイドロポリシラザンを購入して分別法（ｆｒａｃｔｉｏｎａｔｉｏｎ）により重量の平均の分子量が４５００から７０００であり、分子量の分布図が３．０から４．０であるパハイドロポリシラザンを収得する。収得したパハイドロポリシラザンをキシレンに２２から２５重量%の濃度に溶解させてスピンオンガラス組成物を製造する。収得したＳＯＧ組成物は、下部膜として窒化シリコン膜に対するコンタクト角を測定した結果、４°以下のコンタクト角を示した。
【００５２】
ＳＯＧ組成物はせん断速度を変化させながら粘度を測定した結果、図１に示したような粘度の特性を示した。
【００５３】
図１はせん断速度の変化に伴うＳＯＧ溶液の粘度変化を示したグラフである。図１のグラフで縦軸は粘度（単位：ｍＰａ・ｓ）を示し、横軸はせん断速度（ｓ-1）を示す。図１から分かるように、ＳＯＧ溶液は５４から４２０ｓ-1のせん断速度で１から１０ｍＰａ・ｓの一定した粘度を示すことが分かる。
【００５４】
〔酸化膜の形成〕
図２から図８は本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【００５５】
図２を参照すると、シリコン（Ｓｉ）のような半導体からなるｐ型基板１０を準備する。基板１０の上部には、素子分離領域をエッチングしてトレンチ１２を形成する。トレンチ１２は深さ４６００Åであり、幅１２５０Åである。
【００５６】
トレンチ１２が形成された基板１０の上に、前記のように準備した重量平均分子量が６０００から８０００のパハイドロポリシラザンを含むＳＯＧ溶液を６０００〜７０００Åの厚みに塗布し、第１ＳＯＧ膜１３を形成する。
【００５７】
図３を参照すると、第１ＳＯＧ膜１３に１００から５００℃の温度で１分から５分間予備ベーキング工程を行った後、９００から１０００℃の温度で約３０分間主ベーキング工程を行って、第１シリコン酸化膜１３ａに転換させる。この時、雰囲気は水分を約８６重量%含有した水蒸気の雰囲気で行う。
【００５８】
次に、図４を参照すると、収得した第１シリコン酸化膜１３ａを化学的および機械的研磨方法（ＣＭＰ）により半導体基板１０の上部表面が露出するまで研磨し、図示したように、トレンチ１２の内部が酸化シリコン１４で埋立された素子分離領域を形成する。
【００５９】
図５を参照すると、メモリセルを形成する領域（セル領域）の半導体基板１０にｎ型不純物、例えばリン（Ｐ）を注入してｎ型半導体領域２０を形成し、セルアレー領域と周辺回路領域の一部にｐ型不純物、例えばホウ素（Ｂ）をイオン注入してｐ型ウェル３０を形成し、周辺回路領域の残り一部にｎ型不純物、例えばリン（Ｐ）をイオン注入してｎ型ウェル４０を形成する。
【００６０】
次に、スレショルド電圧を調節するための不純物、例えばＢＦ2（フッ化ホウ素）をｐ型ウェル３０及びｎ型ウェル４０にイオン注入する。続いて、ｐ型ウェル３０及びｎ型ウェル４０の角表面の部位をフッ酸系の洗浄液を使用して洗浄した後、半導体基板１０を湿式酸化してｐ型ウェル３０及びｎ型ウェル４０の角表面の部位にゲート酸化膜１６を形成する。この時、トレンチ１２の内面部位の基板の一部も部分的に酸化して、ゲート酸化膜１６は連続的に形成される。ゲート酸化膜１６は約４０〜２００Åの厚みを有する。
【００６１】
図６を参照すると、フィールド酸化膜でトレンチ１２に埋立された酸化シリコン１４及びゲート酸化膜１６が形成された基板１０の全面に、例えばＰ（リン）などのn型不純物にドーピングされた多結晶シリコン膜を低圧の化学気相蒸着（ＬＰＣＶＤ）方法で蒸着して、約５００〜４０００Åの厚みを有するポリシリコン膜を形成する。続いて、ポリシリコン膜の上に珪化タングステン膜とタングステン膜をスパッタリング方法で各々１０００〜２０００Åの厚みを有するように沈積した後、タングステン膜の上に窒化シリコン膜を積層する。窒化シリコン膜は低圧の化学気相蒸着またはプラズマ増大の化学気相蒸着（ＰＥＣＶＤ）方法を利用して約５００〜２０００Å程度の厚みを有するように形成する。
【００６２】
窒化シリコン膜の上にフォトレジスト膜を形成した後、マスクを使用してフォトレジスト膜を選択的に露光する。次にフォトレジスト膜を現像してゲート電極を形成するためのフォトレジストパターン２２を形成する。フォトレジストパターン２２をエッチングマスクに使用して窒化シリコン膜、タングステン膜、窒化タングステン膜及びポリシリコン膜を順次にエッチングして、ポリシリコンパターン２４ａ、珪化タングステンパターン２４ｂ、タングステンパターン２４ｃ及び窒化シリコンパターン２４ｄにて構成されたゲート電極２４Ｇａ、２４Ｇｂ、２４Ｇｃ、２４ＷＬを形成する。それにより、図示したように、セルアレー領域にはゲート電極２４Ｇａとワードライン２４ＷＬが形成され、周辺回路領域にも各々ゲート電極２４Ｇｂ及び２４Ｇｃが形成される。
【００６３】
セルアレー領域に形成されるゲート電極２４Ｇａ、２４ＷＬはゲート電極間のギャップが０．４から１μｍに形成され、ゲート電極２４Ｇａ、２４ＷＬのギャップに対する高さの比であるアスペクト比は５：１から１０：１である密集段差部を形成している。反面、周辺回路領域に形成されるゲート電極２４Ｇｂ、２４Ｇｃはゲート電極間のギャップに対する高さの比であるアスペクト比は１：１以下であるグローバル段差部を形成する。
【００６４】
図７を参照すると、ｎ型ウェル２０にｐ型不純物、例えばホウ素をイオン注入してゲート電極２４Ｇｃの両側のｎ型ウェル４０にｐ型不純物領域２５を形成する。かつ、 ｐ型ウェル３０にｎ型不純物、例えばリンをイオン注入してゲート電極２４Ｇｂの両側のｐ型ウェル３０にｎ型不純物領域２７を形成し、ゲート電極２４Ｇａの両側のｐ型ウェル２０にはｎ型不純物領域２６を形成する。
【００６５】
図８を参照すると、半導体基板１０上に気相酸化蒸着法により窒化シリコンを蒸着させ、厚み２００から６００Åである窒化シリコン膜３２を形成する。次に、セルアレー領域を窒化シリコン膜３２はフォトレジスト膜として覆い、周辺回路の窒化シリコン膜３２は異方性エッチングされて周辺回路のゲート電極２４Ｇｂ、２４Ｇｃの側壁がスペーサ３２ａを形成する。
【００６６】
次に、周辺回路のｎ型ウェル４０にｐ型不純物、例えばホウ素をイオン注入してｐ＋型の不純物領域ソース、ドレーン領域を形成する。かつ、周辺回路のｐ型ウェル３０にｎ型不純物、例えばヒ素（Ａｓ）をイオン注入してｎ＋型の不純物領域（ソース、ドレーン領域）を形成する。
【００６７】
図９を参照すると、半導体基板１０上にＳＯＧ溶液を塗布して第２ＳＯＧ膜５０を形成する。第２ＳＯＧ膜５０はスピンコーティング方法により塗布される。使用されたＳＯＧ溶液のうちのパハイドロポリシラザンの重量平均分子量は４０００から６０００である。この時、回転速度は５００から２５００ｒｐｍである。ＳＯＧ層５０は７５００から８２００Åの厚みを有しながら、ゲート電極２４Ｇａ、２４Ｇｂ、２４Ｇｃ、２４ＷＬを完全に覆うように形成される。
【００６８】
次に、第２ＳＯＧ膜５０を１００℃から５００℃の温度で１から５分間予備ベーキングをした後、６００℃から９００℃の温度で１０から１８０分間主ベーキングをする。ベーキングは酸素雰囲気、水蒸気雰囲気、酸素と水蒸気の混合雰囲気または窒素雰囲気で行う。水蒸気雰囲気で行う場合、雰囲気のうちの水蒸気の含量は１．２から８６重量%になるように維持する。
【００６９】
上述した硬化工程を通じて第２ＳＯＧ膜５０のＳｉ−Ｎ結合はＳｉ−Ｏ結合で置換され、シリコン酸化膜に転換される。それにより図１０に示したように、この時、厚みが約１９から２０%程度収縮された第２シリコン酸化膜５０ａを収得する。
【００７０】
図１１を参照すると、第２シリコン酸化膜５０ａ上に通常のスパッタリング方法によりアルミニウム、タングステンなどの金属を蒸着させて、厚み５０００Åの金属層を形成する。金属層を写真エッチングの方法によりパターニングし、幅が６６００Åでありギャップが８４００Åである金属層パターン５２を形成する。
【００７１】
次に、ＳＯＧ溶液をスピンコーティングして、金属層パターン５２を完全に覆うように厚み３８００Åから４５００Åである第３ＳＯＧ膜５４を形成する。このとき、第３ＳＯＧ膜５４のうちのパハイドロポリシラザンの重量平均分子量は４５００から７５００である。
図１２を参照すると、第３ＳＯＧ膜５４を１００℃から５００℃の温度で１から５分間予備ベーキングした後、４００℃から４５０℃の温度で１０から１８０分間主ベーキングする。主ベーキングは前述したように水蒸気雰囲気で行う。
これにより、硬化工程を通じて第３ＳＯＧ膜５４のＳｉ−Ｎ結合はＳｉ−Ｏ結合に置換され、平坦な表面を有する第３シリコン酸化膜５４ａに転換される。
以後、通常の半導体の製造工程を経て半導体素子を完成する。
【００７２】
〔シリコン酸化膜の光吸収の実験〕
図２から図１２に示した方法により酸化膜を半導体基板の上に形成した。アスペクト比が５：１から１０：１であり間隔が０．０４から１μｍである多数の配線層を有する半導体基板の上に形成した後、配線層と半導体基板を覆うシリコン窒化膜を４００Åの厚みで形成した。
【００７３】
本実施例で使用されるポリシラザンを含有するＳＯＧ溶液をスピンコーティング法により半導体基板の上にコーティングして、厚みが７８５２±１９４Åである第２ＳＯＧ膜を形成した。このとき、回転数は１０００ｒｐｍに調節した。
【００７４】
第２ＳＯＧ膜を１５０℃の温度で３分間予備ベーキングした。予備ベーキングした後、ＳＯＧ膜をＦＴ−ＩＲにより光吸収度を測定した。図３は予備ベーキングした後、ＦＴ−ＩＲにより測定した光吸収度を示すグラフである。図３から分かるように、予備ベーキングした後は、所定の波長範囲でＮ−Ｈ、Ｓｉ−Ｈ、Ｓｉ−Ｎ等の結合を示す吸収ピックを示した。この時、ストレスの値をストレスゲージで測定した結果、３．６３×１０8ｄｙｎ／ｃｍ2（３．６３×１０7Ｐａ）を示した。
【００７５】
予備ベーキングしたＳＯＧ膜を再び７００℃の温度で３０分間ベーキングしてＳＯＧ膜をシリコン酸化膜に転換させた。図４はベーキングした後、ＦＴ−ＩＲにより測定した光吸収度を示すグラフである。図４から分かるように、ベーキングした後は、所定の波長範囲でＳｉ−Ｏの結合のみを示す吸収ピックを示した。この時、ストレスの値を測定した結果−１．２２×１０8ｄｙｎ／ｃｍ2（−１．２２×１０7Ｐａ）を示した。図４から、ＳＯＧ膜内のＳｉ−Ｎ結合はＳｉ−Ｏの結合に全て変換されて完全なシリコン酸化膜に転換されたことが分かる。
【００７６】
また、上述したようなアスペクト比が５：１から１０：１であり間隔が０．０４から１μｍである多数の配線層を有する半導体基板の上に形成されたシリコン酸化膜では、ボイドの形成は見られなかった。
【００７７】
〔酸化シリコンのエッチング速度の測定実験〕
〔ＳＯＧを利用したシリコン酸化膜の形成〕
ＳＯＧ溶液をベア（ｂａｒｅ）ウェーハの上に塗布してＳＯＧ膜を形成した。ＳＯＧ溶液はスピンコーティング方法により塗布し、回転速度は１０００ｒｐｍであった。ＳＯＧ膜は７５００から８２００Åの厚みを有するように形成した。
【００７８】
次に、ＳＯＧ膜５０を１５０℃の温度で３分間予備ベーキングした後、７００℃の温度で３分間主ベーキングした。主ベーキングは水蒸気の雰囲気下で行い、雰囲気中の水蒸気の含量は１．２から８６重量%になるように維持した。
【００７９】
上述した硬化工程を通じてＳＯＧ膜内のＳｉ−Ｎ結合はＳｉ−Ｏ結合に置換され、シリコン酸化膜に転換された。収得したシリコン酸化膜の厚みは約６４００Åであった。
【００８０】
〔ＣＶＤ方法による酸化膜の形成〕
ベア（ｂａｒｅ）ウェーハ上にソースガスとしてシランガス及び酸素ガスを使用し、キャリアガスとしてアルゴンガスを使用してＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）ＣＶＤ酸化膜を形成した。形成されたＣＶＤ酸化膜の厚みは約６０００Åであった。
【００８１】
〔湿式エッチングの速度測定〕
本実施例による方法により製造されたシリコン酸化膜とＣＶＤ方法により製造されたＣＶＤ酸化膜に対して湿式エッチングを行った。湿式エッチングは同一なエッチング液を使用して一定の時間行い、一定の時間の間隔によりエッチングの速度を測定した。測定した結果を図１５から図２０にグラフとして示した。
【００８２】
図１５は本実施例により製造された酸化膜とＣＶＤ方法により製造された酸化膜にフッ化アンモニウムを含む緩衝エッチング液（ＮＨ4Ｆ及びＨＦを蒸留水（Ｄ．Ｉ  ｗａｔｅｒ）で稀釈した溶液）で常温２５℃で湿式エッチングを行いながら、１分の間隔で測定したエッチング速度を示すグラフである。
【００８３】
図１６は本実施例により製造された酸化膜とＣＶＤ方法により製造された酸化膜に稀釈のフッ酸溶液（ＤＩ：ＨＦ=１００：１）を使用して常温２５℃で湿式エッチングを行いながら、１分間隔で測定したエッチング速度を示すグラフである。
【００８４】
図１７は本実施例により製造された酸化膜とＣＶＤ方法により製造された酸化膜にＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏが０．２５：１：５の比率で混合されたエッチング液を使用して７０℃で湿式エッチングを行いながら、１０分間隔で測定したエッチング速度を示すグラフである。
【００８５】
図１８は本実施例により製造された酸化膜とＣＶＤ方法により製造された酸化膜に、リン酸を使用して１６５℃で湿式エッチングを行いながら、１０分の間隔で測定したエッチング速度を示すグラフである。
【００８６】
図１９は本実施例により製造された酸化膜とＣＶＤ方法により製造された酸化膜に、Ｈ2ＳＯ4：Ｈ2Ｏ2が６：１の比率で混合された溶液をエッチング液に使用して１３０℃で湿式エッチングを行いながら、１０分の間隔で測定したエッチング速度を示すグラフである。
【００８７】
図２０は本実施例により製造された酸化膜とＣＶＤ方法により製造された酸化膜に、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏが０．２５：１：５の比率で混合されたエッチング液を使用して５０℃で湿式エッチングを行いながら、１０分間隔で測定したエッチング速度を示すグラフである。
【００８８】
〔乾式エッチングの速度測定〕
本実施例により製造された酸化膜とＣＶＤ方法により製造された酸化膜とが形成されているウェーハを同一なチャンバ内に導入した後、同一なエッチングガスを使用して反復的にエッチング速度を測定した。チャンバ内の圧力は３０ｍＴｏｒｒ（４．０Ｐａ）に維持し、チャンバ内の出力は１７００Ｗであり、使用ガスとしてはＣ5Ｆ8、Ｃ4Ｆ8、Ｏ2、Ａｒを各々８ｓｃｃｍ（Ｓｔａｎｄａｒｄ  Ｃｕｂｉｃ  Ｃｅｎｔｉｍｅｔｅｒｓ  ｐｅｒ  Ｍｉｎｕｔｅ）、４ｓｃｃｍ、６ｓｃｃｍ、５００ｓｃｃｍの流速で導入してエッチングガスとして使用した。エッチングを２０秒間隔で反復的に実行しながら、エッチング速度を測定した。測定されたエッチングの速度を図２１にグラフで示した。
【００８９】
図１５から図２１に示すように、湿式エッチング及び乾式エッチング時において、本実施例によって形成されたシリコン酸化膜のエッチング速度は従来のＣＶＤ方法により形成されたシリコン酸化膜と殆ど類似なエッチング速度を示すことが分かる。従って、本実施例の方法に従ってＳＯＧ膜を使用して平坦化膜や層間絶縁膜を形成する場合は、得られた酸化膜は従来のＣＶＤ酸化膜と類似な物性を示すことが分かる。
【００９０】
かつ、本発明者の反復的な実験によると、本実施例によるスピンオンガラス組成物を使用すると、アスペクト比が５：１から１０：１であり間隔が０．０４から１μｍである配線層を有する半導体基板の上にボイドがないシリコン酸化膜を形成することができる。
【００９１】
【発明の効果】
本発明によると、ＳＯＧを利用して、２５６メガ級から要求される平坦度を有しながらボイドを形成しないシリコン酸化膜を形成することができる。
上述したように本発明は、記載された実施例しか詳細に説明されていないが、本発明の技術思想の範囲内で多様な変形及び修正が可能であることは当業者において明白のことであり、このような変形及び修正が添付された特許請求の範囲に属することは当然のことである。
【図面の簡単な説明】
【図１】本発明の一実施例によるＳＯＧ溶液のせん断速度の変化に従う粘度変化を示すグラフである。
【図２】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図３】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図４】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図５】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図６】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図７】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図８】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図９】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図１０】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図１１】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図１２】本発明の一実施例による半導体装置のシリコン酸化膜の形成方法を示すための断面図である。
【図１３】本発明の一実施例によるＳＯＧ膜を予備ベーキングした後、測定した光吸収度を示すＦＴ−ＩＲチャートである。
【図１４】本発明の一実施例によるＳＯＧ膜をベーキングした後、測定した光吸収度を示すＦＴ−ＩＲチャートである。
【図１５】本発明の一実施例によるシリコン酸化膜と従来のＣＶＤ方法により製造されたシリコン酸化膜とのエッチング速度を比較したグラフである。
【図１６】本発明の一実施例によるシリコン酸化膜と従来のＣＶＤ方法により製造されたシリコン酸化膜とのエッチング速度を比較したグラフである。
【図１７】本発明の一実施例によるシリコン酸化膜と従来のＣＶＤ方法により製造されたシリコン酸化膜とのエッチング速度を比較したグラフである。
【図１８】本発明の一実施例によるシリコン酸化膜と従来のＣＶＤ方法により製造されたシリコン酸化膜とのエッチング速度を比較したグラフである。
【図１９】本発明の一実施例によるシリコン酸化膜と従来のＣＶＤ方法により製造されたシリコン酸化膜とのエッチング速度を比較したグラフである。
【図２０】本発明の一実施例によるシリコン酸化膜と従来のＣＶＤ方法により製造されたシリコン酸化膜とのエッチング速度を比較したグラフである。
【図２１】本発明の一実施例によるシリコン酸化膜と従来のＣＶＤ方法により製造されたシリコン酸化膜とのエッチング速度を比較したグラフである。
【符号の説明】
１０    基板
１２    トレンチ
１３    第１ＳＯＧ膜
１３ａ    第１シリコン酸化膜
１４    シリコン酸化膜
１６    ゲート酸化膜
２２    フォトレジストパターン
２４ａ    ポリシリコンパターン
２４ｄ    シリコンパターン
３０    ｐ型ウェル
２４Ｇａ、２４Ｇｂ、２４Ｇｃ、２４ＷＬ    ゲート電極
４０    ｎ型ウェル
５０    第２ＳＯＧ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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