(57)【特許請求の範囲】
【請求項１】
入力パルスから所定クロックを抽出するクロック抽出回路であって、
入力パルスを前記クロックの繰返し周期の１／２に相当する時間遅延させる遅延手段と、
この遅延出力を減衰する減衰手段と、
この減衰出力レベルを反転して前記入力パルスのレベルと加算する加算手段と、
この加算出力を積分する積分手段と、
この積分出力を所定閾値レベルと比較する比較手段とを含み、
前記比較手段の比較結果を前記クロックとして導出し、
更に、前記遅延手段は、前記クロックの繰返し周期の１／４倍の繰返し周期を有する４倍クロックで前記入力パルスをサンプリングしてディジタル値に変換するＡ／Ｄ変換手段と、前記４倍クロックで前記Ａ／Ｄ変換手段の変換出力をサンプリングしてアナログ値に変換するＤ／Ａ変換手段とを含むことを特徴とするクロック抽出回路。
【請求項２】
前記加算出力を前記入力パルスとして前記遅延手段に入力するようにしたことを特徴とする請求項１記載のクロック抽出回路。
【請求項３】
前記入力パルスは、入力データと該入力データを所定時間遅延させたものとの排他的論理和によって生成されることを特徴とする請求項１又は２記載のクロック抽出回路。
【請求項４】
前記加算手段は反転入力端子と非反転入力端子とを有し、前記反転入力端子に前記減衰出力を入力しかつ前記非反転入力端子に前記入力パルスを入力するようにしたことを特徴とする請求項１〜３のいずれかに記載のクロック抽出回路。
【請求項５】
前記積分手段は、低域通過フィルタであることを特徴とする請求項１〜４のいずれかに記載のクロック抽出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック抽出回路に関し、特に時分割多元接続装置等の、データからクロックを抽出するディジタルデータ伝送装置に用いられるクロック抽出回路に関する。
【０００２】
【従来の技術】
時分割多元接続（以下、ＴＤＭＡという）通信システムには、１つの衛星中継器を介して１つの周波数の搬送波に複数の地球局がバースト状のデータを一定のフレーム周期により送信し、受信側はそのバースト状のデータの中から自分当てのデータを抜き出し通信を行うものがある。このＴＤＭＡ通信システムにおいて、基準局は他の地球局（以下従局という）に対して時間軸を設定し、従局の送信のタイミング、回線設定制御情報等を含む基準局同期バーストを送信する。従局はこの基準局同期バーストを受信し、その内容から自局の情報を基準局に知らせるための従局同期バーストと実際のデータとを含むデータバーストを送信するタイミング、通信したい相手局のデータバーストを受信するタイミング等を知ることができる。
【０００３】
上記のようなＴＤＭＡ通信システムにおいては、地上網からのディジタル信号を受信し、内部の処理を行うクロックを抽出する必要がある。入力データからクロックを抽出する従来のクロック抽出回路が図４に示されている。
【０００４】
同図に示されている回路は、繰返し周波数ｆＨｚの入力データＡを一定時間遅延させる遅延回路１と、この遅延させた信号Ｂと元の入力データＡとの排他的論理和をとる排他的論理和回路２と、この排他的論理和結果である信号Ｃによってオンオフ制御されるトランジスタＴｒを含みコンデンサ、コイル及び抵抗から構成され共振周波数ｆＨｚの共振回路１１と、この共振回路１１から出力される正弦波Ｋをグランド信号とレベル比較するコンパレータ８とを含んで構成されている。
【０００５】
かかる構成からなるクロック抽出回路の動作について図５のタイミングチャートを参照して説明する。同図を参照すると、クロックを抽出する対象である入力データＡと、このデータＡを遅延回路９で一定時間遅延させた信号Ｂとの排他的論理和をとることにより、データの変化点の信号Ｃを得る。この信号Ｃを共振周波数ｆＨｚの共振回路１１に入力することにより、周波数ｆＨｚの正弦波の出力信号Ｋを得る。この信号Ｋを波形整形のためのコンパレータ８に入力することにより、クロック信号Ｌを得る。
【０００６】
【発明が解決しようとする課題】
上述した従来のクロック抽出回路においては、クロック信号の抽出にアナログの共振回路を用いている。しかし、この共振回路を構成するコンデンサやコイルのコアは周囲の温度、湿度等の環境変化により周波数特性が変化する。そのため共振周波数にずれが生じ、最終的に得られるクロックの繰返し周波数が安定しないという欠点がある。
【０００７】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は周囲の温度や湿度等の環境変化に対し、より高い安定度を有するクロック抽出回路を提供することである。
【０００８】
【課題を解決するための手段】
本発明によるクロック抽出回路は、入力パルスから所定クロックを抽出するクロック抽出回路であって、入力パルスを前記クロックの繰返し周期の１／２に相当する時間遅延させる遅延手段と、この遅延出力を減衰する減衰手段と、この減衰出力レベルを反転して前記入力パルスのレベルと加算する加算手段と、この加算出力を積分する積分手段と、この積分出力を所定閾値レベルと比較する比較手段とを含み、前記比較手段の比較結果を前記クロックとして導出するようにしたことを特徴とする。そして、前記加算出力を前記入力パルスとして前記遅延手段に入力するようにしている。なお、前記入力パルスは、入力データと該入力データを所定時間遅延させたものとの排他的論理和によって生成される。
【０００９】
また、前記遅延手段は、前記クロックの繰返し周期の１／４倍の繰返し周期を有する４倍クロックで前記入力パルスをサンプリングしてディジタル値に変換するＡ／Ｄ変換手段と、前記４倍クロックで前記Ａ／Ｄ変換手段の変換出力をサンプリングしてアナログ値に変換するＤ／Ａ変換手段とを含んでいる。前記加算手段は反転入力端子と非反転入力端子とを有し、前記反転入力端子に前記減衰出力を入力しかつ前記非反転入力端子に前記入力パルスを入力するようにしている。
【００１０】
要するに本クロック抽出回路は、入力パルスをクロックの繰返し周期の１／２に相当する時間遅延させ、この遅延出力を減衰した減衰出力レベルを反転して入力パルスのレベルと加算し、この加算出力を積分する構成である。共振回路を用いず、ディジタル回路によってクロックを抽出しているので、周囲の温度や湿度等の環境変化に対し、より高い安定度を有するクロック抽出回路を実現できるのである。
【００１１】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一符号が付されている。
【００１２】
図１は本発明によるクロック抽出回路の実施の一形態を示すブロック図である。図１において、図４と同等部分は同一符号により示されており、その部分の詳細な説明は省略する。図１の回路構成は、アナログの共振回路を使用せず、ディジタル化した回路構成である。つまり図１の回路は、図４中の共振回路の代わりに、信号Ｃを正側（非反転入力端子）の入力とするアナログ加算器（ＡＤＤ）３と、この加算出力信号Ｄをアナログ／ディジタル変換するＡ／Ｄ変換回路４と、この出力ディジタルデータＧをディジタル／アナログ変換するＤ／Ａ変換回路５と、このアナログ信号として出力される信号Ｈを減衰させる減衰器（ＡＴＴ）６とを含んで構成されている。なお、Ａ／Ｄ変換回路４は抽出すべきクロックの繰返し周期の１／４倍の繰返し周期を有する４倍クロックＦで信号Ｄをサンプリングしてディジタル値に変換し、Ｄ／Ａ変換回路５は同じく４倍クロックＦでＡ／Ｄ変換回路４の出力ディジタルデータをサンプリングしてアナログ値に変換する。また、減衰器６の出力信号はアナログ加算器３の負側（反転入力端子）の入力信号Ｅとなる。
【００１３】
さらに図１の回路は、アナログ加算器３の加算出力信号Ｄを積分して（帯域制限して）周波数ｆＨｚの正弦波Ｉを得るＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）７と、この正弦波Ｉをグランド信号とレベル比較してクロック信号Ｊを出力するコンパレータ８とを含んで構成されている。
【００１４】
かかる構成からなる本クロック抽出回路の動作について図２及び図３を参照して説明する。両図においては、周波数ｆＨｚの入力データからクロックを抽出する場合が示されている。
【００１５】
まず、図２を参照すると、信号Ｃをアナログ加算器３に入力するが、最初は信号Ｅにはなにも出力されていないので、信号Ｃはそのまま信号Ｄとなる。この信号Ｄを入力データＡの１／２周期遅らせるために、入力データの４倍のクロックＦを用いてサンプリングし、Ａ／Ｄ変換及びＤ／Ａ変換を行う。Ｄ／Ａ変換出力信号Ｈは、減衰器６によって減衰された後、アナログ加算器３の負側の入力信号Ｅとなる。このとき、信号Ｃは入力されていないので、アナログ加算器３では負側の入力信号Ｅによってアナログ的な減算が行われる。したがって、出力信号Ｄは信号Ｅが反転された信号となる（図２中の（ａ））。
【００１６】
同様に、この出力信号Ｄを４倍クロックＦでサンプリングし、Ａ／Ｄ変換及びＤ／Ａ変換を行う。Ｄ／Ａ変換出力信号Ｈは減衰器６で減衰後、アナログ加算器３の負側の入力信号Ｅとなる。この場合、負電位の減算であり、実際にはアナログ的な加算が行われて出力信号Ｄとなる（図２中の（ｂ））。
【００１７】
さらに図３を参照して説明する。図２の場合と同様に、クロックを抽出する周波数ｆＨｚの入力データＡと、この入力データＡを遅延回路１により、一定時間遅延させた信号Ｂとの排他的論理和２をとる。これにより入力データＡの変化点の信号Ｃを得る。信号Ｃをアナログ加算器３に入力するが、最初は信号Ｅにはなにも出力されていないので、信号Ｃはそのまま信号Ｄとなる。信号Ｄを入力データＡの１／２周期遅らせるために、入力データの４倍のクロックＦを用いて、Ａ／Ｄ変換、Ｄ／Ａ変換を行う。
【００１８】
こうして得られた信号Ｈを減衰器６により減衰させ、アナログ加算器３の負側の入力信号Ｅとする。このとき、信号Ｅは信号Ｃより１／２周期遅れており、またアナログ加算器３の負側の反転入力であるため、負電圧がアナログ加算器３の出力信号Ｄとなる。入力データＡの変化点がない間、信号Ｅが減衰しながらこの反転サイクルを繰返す動作が行われる。そして、入力データＡの変化点の信号Ｃが入力されることで、信号Ｅに信号Ｃがアナログ加算され信号Ｄが得られるのである。
【００１９】
なお、減衰器６は、入力データＡの変化点の信号Ｃが入力された時、信号Ｅとのアナログ加算でアナログ加算器３の入力レベルが増大するのを防ぐためと、入力データＡが連続して変化のない場合を検知するために備えられている。そして、信号ＤをＬＰＦ７で帯域制限することにより、周波数ｆＨｚの正弦波Ｉを得る。正弦波Ｉをコンパレータ８に入力し、クロック信号Ｊを得る。
【００２０】
以上のように本回路では、従来のように共振回路を用いるのではなく、ディジタル回路を用いているのである。すなわち、Ａ／Ｄ変換回路においてクロックの繰返し周期の１／４倍の繰返し周期を有する４倍クロックで入力パルスをサンプリングしてディジタル値に変換し、Ｄ／Ａ変換回路において４倍クロックでＡ／Ｄ変換回路の変換出力をサンプリングしてアナログ値に変換することによって、入力パルスをクロックの繰返し周期の１／２に相当する時間遅延させているのである。そして、この遅延出力を減衰しレベル反転して入力パルスのレベルと加算し、この加算出力を積分し、さらに所定閾値レベルと比較することによって、クロックを抽出するのである。このように、共振回路を用いないため、周囲の環境変化に対し、従来のクロック抽出回路よりも高い安定度を持つことができるのである。
【００２１】
請求項の記載に関連して本発明は更に次の態様をとりうる。
【００２２】
（１）前記所定閾値レベルは、グランドレベルであることを特徴とする請求項１〜６のいずれかに記載のクロック抽出回路。
【００２３】
【発明の効果】
以上説明したように本発明は、共振回路を用いず、ディジタル回路によってクロックを抽出することにより、周囲の温度や湿度等の環境変化に対し、より高い安定度を有するクロック抽出回路を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態によるクロック抽出回路の構成を示すブロック図である。
【図２】図１のクロック抽出回路の主要部分の動作を示すタイムチャートである。
【図３】図１のクロック抽出回路全体の動作を示すタイムチャートである。
【図４】従来のクロック抽出回路の構成を示すブロック図である。
【図５】図４のクロック抽出回路全体の動作を示すタイムチャートである。
【符号の説明】
１  遅延回路
２  排他的論理和回路
３  加算回路
４  Ａ／Ｄ変換回路
５  Ｄ／Ａ変換回路
６  減衰回路
７  低域通過フィルタ
８  コンパレータ
【図１】
0004030663.tif 000002
【図２】
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【図３】
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【図４】
0004030663.tif 000005
【図５】
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