(57)【特許請求の範囲】
【請求項１】
読出しコラム選択信号によって活性化される読出しチャージ制御回路と、
書込みコラム選択信号によって活性化されて、データ入出力ラインのチャージをビットラインに伝送する書込みチャージ制御回路と、
前記データ入出力ラインに連結されたデータ出力センス増幅器と、
前記データ入出力ラインに連結され、前記読出しチャージ制御回路及び前記データ出力センス増幅器によって共有される負荷トランジスタと、
第１構成及び第２構成にプログラムされることができるコラム選択ライン回路とを具備し、
前記読出しチャージ制御回路及び前記負荷トランジスタは、ビットラインの電圧差を増幅して前記データ入出力ラインに伝送し、
前記第１構成では、前記書込みコラム選択信号が、書込み制御入力及びアドレス入力に応じて活性化され、かつ前記読出しコラム選択信号が、読出し制御入力及びアドレス入力に応じて活性化され、
前記第２構成では、前記書込みコラム選択信号が、前記アドレス入力及び前記読出し制御入力、または前記アドレス入力及び前記書込み制御入力に応じて活性化されることを特徴とする半導体メモリデバイス用回路。
【請求項２】
前記書込みチャージ制御回路は、書込み制御ゲートを２個のみ含み、２個の前記書込み制御ゲートのうち第１書込み制御ゲートは、ビットラインのチャージを制御して、２個の前記書込み制御ゲートのうち第２書込み制御ゲートは、前記ビットラインと対をなす相補ビットラインのチャージを制御することを特徴とする請求項１に記載の半導体メモリデバイス用回路。
【請求項３】
前記第１及び第２書込み制御ゲートは、共に書込みコラム選択信号により制御されることを特徴とする請求項２に記載の半導体メモリデバイス用回路。
【請求項４】
前記第１書込み制御ゲートは、前記ビットラインと前記データ入出力ラインとの間に直接連結され、前記第２書込み制御ゲートは、前記相補ビットラインと、前記データ入出力ラインと対をなす相補データ入出力ラインとの間に直接連結されることを特徴とする請求項２に記載の半導体メモリデバイス用回路。
【請求項５】
前記読出しチャージ制御回路は、
前記ビットラインから前記データ入出力ラインと対をなす相補データ入出力ラインへのチャージを制御する第１読出し制御ゲートと、
前記ビットラインと対をなす相補ビットラインから前記データ入出力ラインへのチャージを制御する第２読出し制御ゲートを含むことを特徴とする請求項１に記載の半導体メモリデバイス用回路。
【請求項６】
前記第１及び第２読出し制御ゲートは、共に前記読出しコラム選択信号によって制御されることを特徴とする請求項５に記載の半導体メモリデバイス用回路。
【請求項７】
前記第１読出し制御ゲートは、前記ビットラインと前記相補データ入出力ラインとの間に直接連結され、前記第２読出し制御ゲートは、前記相補ビットラインと前記データ入出力ラインとの間に直接連結されることを特徴とする請求項５に記載の半導体メモリデバイス用回路。
【請求項８】
前記データ出力センス増幅器及び前記負荷トランジスタは、前記データ入出力ライン間の電圧差を増幅することを特徴とする請求項１に記載の半導体メモリデバイス用回路。
【請求項９】
前記読出しチャージ制御回路が、
前記ビットラインに連結された第１端子、前記データ入出力ラインと対をなす相補データ入出力ラインに連結された第２端子、及び第３端子を備える第１トランジスタと、
前記ビットラインと対をなす相補ビットラインに連結された第１端子、前記データ入出力ラインに連結された第２端子、及び第３端子を備える第２トランジスタと、
前記読出しコラム選択信号を伝送する読出しコラム選択ラインに連結された第１端子、前記第１及び第２トランジスタの前記第３端子に連結された第２端子、及び第１基準電圧に連結された第３端子を備える第３トランジスタとを含むことを特徴とする請求項１に記載の半導体メモリデバイス用回路。
【請求項１０】
前記書込みチャージ制御回路は、
前記書込みコラム選択信号を伝送する書込みコラム選択ラインに連結された第１端子、前記相補ビットラインに連結された第２端子、及び前記相補データ入出力ラインに連結された第３端子を備える第１トランジスタと、
前記書込みコラム選択ラインに連結された第１端子、前記データ入出力ラインに連結された第２端子、及び前記ビットラインに連結された第３端子を備える第２トランジスタとを含むことを特徴とする請求項９に記載の半導体メモリデバイス用回路。
【請求項１１】
前記負荷トランジスタは、
第２基準電圧と連結された第１端子、前記データ入出力ラインに連結された第２端子、及び第３基準電圧と連結された第３端子を備える第１負荷トランジスタと、
前記第２基準電圧と連結された第１端子、前記相補データ入出力ラインと連結された第２端子、及び前記第３基準電圧と連結された第３端子を備える第２負荷トランジスタと、
を含むことを特徴とする請求項１０に記載の半導体メモリデバイス用回路。
【請求項１２】
前記コラム選択ライン回路を前記第１構成及び第２構成にプログラムするために用いられる伝導層をさらに含むことを特徴とする請求項１に記載の半導体メモリデバイス用回路。
【請求項１３】
前記伝導層は、メタルラインまたはポリシリコンラインを含むことを特徴とする請求項１２に記載の半導体メモリデバイス用回路。
【請求項１４】
前記コラム選択ライン回路を前記第１構成及び第２構成にプログラムするために用いるヒューズをさらに含むことを特徴とする請求項１に記載の半導体メモリデバイス用回路。
【請求項１５】
前記コラム選択ライン回路を前記第１構成及び第２構成にプログラムするために用いられるメモリプログラミング可能なモード信号をさらに含むことを特徴とする請求項１に記載の半導体メモリデバイス用回路。
【請求項１６】
前記メモリプログラミング可能なモード信号は、外部信号及びアドレスの組合せによって発生されることを特徴とする請求項１５に記載の半導体メモリデバイス用回路。
【請求項１７】
前記書込み制御入力及び前記読出し制御入力をイネーブルまたはディスエーブルするための前記メモリプログラミング可能なモード信号により制御される経路ゲートをさらに含むことを特徴とする請求項１５に記載の半導体メモリデバイス用回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ関連回路、及びメモリ制御回路を制御する方法に係り、さらに詳細には、例えば、アクセス時間が短い半導体メモリ装置への適用に有用であり、レイアウト面積を縮小することができ、書込み動作中に読出しセンス増幅器（ＲＳＡ）を動作させないことにより電流消耗を低減することができるメモリ関連回路、及びメモリ制御回路を制御する方法に関する。
【０００２】
【従来の技術】
図１は、ビットラインセンス増幅器（ＢＬＳＡ）を構成するＰＭＯＳセンス増幅器ＰＳＡ及びＮＭＯＳセンス増幅器ＮＳＡ、センス増幅器イネーブル信号ＬＡ及びＬＡＢ、データ入出力ライン対ＤＩＯ及びＤＩＯＢ、コラム(ｃｏｌｕｍｎ)選択ラインＣＳＬ、メモリセルＭＣ（キャパシタＣ、アクセストランジスタＮ５）、ビットライン対ＢＬ及びＢＬＢ、データ出力センス増幅器１０、負荷Ｌ１及びＬ２、並びに、ワードラインＷＬを備えた典型的なデータ経路(ＤＡＴＡ  ＰＡＴＨ）の構造を示す。ＤＩＯＢは、ＤＩＯに対して相補的なデータ入出力ＩＯラインを意味する。典型的なビットラインセンス増幅器ＢＬＳＡは、各々ビットライン対ＢＬ及びＢＬＢに連結されている各々のＰＭＯＳセンス増幅器ＰＳＡとＮＭＯＳセンス増幅器ＮＳＡを含む。
【０００３】
読出し動作は次のように実行される。まず、ワードラインＷＬが活性化(activation)される前に、ビットライン対ＢＬ及びＢＬＢが、ＶＢＬ電圧発生器と等化（equalizing）及びプリチャージ回路(図示せず)により同じレベルの電圧でプリチャージされる。ＶＢＬ電圧レベルは、電源電圧レベルＶＣＣの１／２である。ローアドレスと一緒にローアクティブ命令がＤＲＡＭに印加されると、そのローアドレスに対応するワードラインＷＬが活性化される。キャパシタＣのチャージ（電荷）は、ビットラインＢＬのチャージと結合し共有される。これは“チャージ共有(ｃhａｒｇｅｓhａｒｉｎｇ、ＣＳ)”動作という。
【０００４】
ビットライン対ＢＬ及びＢＬＢの間の若干の電圧差異は、チャージ共有動作により発生し、この際、センス増幅器イネーブル信号ＬＡ及びＬＡＢと連係されたＰＭＯＳセンス増幅器ＰＳＡとＮＭＯＳセンス増幅器ＮＳＡによりセンス増幅される。キャパシタＣのチャージが論理的に“ハイ”レベル(別の表現では電源電圧レベル、ＶＣＣ)であれば、チャージ共有動作及びセンス増幅動作においてビットラインＢＬは論理的に“ハイ”レベルになり、ビットラインＢＬＢは論理的に“ロー”レベルになる。ビットライン対ＢＬ／ＢＬＢ上の増幅されたデータは、コラム選択ラインＣＳＬ信号に応答してトランジスタＮ３及びＮ４を通して各々のデータ入出力対ＤＩＯ／ＤＩＯＢに伝送される。コラム選択ラインＣＳＬ信号は、コラムアドレスと一緒に、読出し命令及び書込み命令によってイネーブルされる。
【０００５】
２個の負荷トランジスタＬ１及びＬ２は、データ出力センス増幅器１０によって用いられる。負荷トランジスタＬ１及びＬ２は、読出し動作の間にデータ入出力ライン対ＤＩＯ及びＤＩＯＢに電流を供給する電源電圧及び接地電圧のような所定の電圧に連結されたＰＭＯＳトランジスタまたはＮＭＯＳトランジスタを含む。データ入出力ライン対ＤＩＯ及びＤＩＯＢに伝送されたデータは、データ出力センス増幅器１０によって増幅される。増幅されたデータは、所定の信号(図示せず)に応答してデータ出力バッファ２０を通して外部に出力される。
【０００６】
ローアクティブ命令とデータの出力との間の時間は、アクセス時間ｔＲＡＣと呼ばれる。従来の技術において、プロセス技術は約１０ｎｓのチャージ共有時間及び約４０ｎｓ程度のアクセス時間を提供する。図１に示したビットラインセンス増幅器ＢＬＳＡの構造において、チャージ共有時間ＣＳ及びセンス増幅時間(ＳＥＮ時間）は、コラム選択ラインＣＳＬがビットライン対ＢＬ及びＢＬＢからデータ入出力ライン対ＤＩＯ及びＤＩＯＢへのチャージの転送をイネーブルする前に確保しなければならない。
【０００７】
データ入出力ライン対ＤＩＯ／ＤＩＯＢの容量負荷は、ビットライン対ＢＬ／ＢＬＢの容量負荷より約１０倍程度大きい。コラム選択ラインＣＳＬが、ビットラインＢＬで所定の電圧レベル、例えば０．５ボルトと１ボルトとの間程度のΔＶＢＬでセンスされる前にイネーブルされると、ビットライン対ＢＬ及びＢＬＢにおけるデータはセンス増幅できない。ビットライン対ＢＬ及びＢＬＢの間の電圧差異をΔＶＢＬという。ビットラインセンス増幅器（ＢＬＳＡ）構造は、チャージ共有（ＣＳ）時間及びセンス増幅（ＳＥＮ）時間を問題としないダイナミックランダムアクセスメモリＤＲＡＭｓに有用である。
【０００８】
アクセス時間ｔＲＡＣは、チャージ共有時間及びセンス増幅時間の短縮によって短縮される。約２０ｎｓのアクセス時間ｔＲＡＣを有するＤＲＡＭは、高速ＤＲＡＭまたはファストサイクルランダムアクセスメモリ(ｆａｓｔ  ｃｙｃｌｅｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、ＦＣＲＡＭ)といえる。現時点で高速といえる２０ｎｓのアクセス時間は、今後の技術開発によりさらに短縮されるだろう。データ入力バッファ３０は、書込み動作に用いられる。ＤＩＮはデータ入力である。データ出力センス増幅器１０は、読出し動作に用いられる。
【０００９】
図２は、読出し動作のデータが“１”である場合における図１に示す回路のタイミング図である。すべての命令は、クロック信号の立上りエッジと同期化される。ローアドレスを有するローアクティブ(ＲＯＷ  ＡＣＴＩＶＥ)命令は、特定ワードラインＷＬをイネーブルする。コラムアドレスを有する読出し(ＲＥＡＤ)命令は、コラム選択ラインＣＳＬ信号をイネーブルする。図１の構造において、チャージ共有（ＣＳ）時間及びセンス増幅（ＳＥＮ）時間は、コラム選択ラインＣＳＬがイネーブルされる前に完了される。センス増幅器イネーブル信号ＬＡ及びＬＡＢのイネーブルタイミングは、メモリチップ設計により決定される。コラム選択ラインＣＳＬがイネーブルされた後、ビットライン対ＢＬ及びＢＬＢ上のデータは、データ入出力ライン対ＤＩＯ及びＤＩＯＢに伝送される。最終的に、データ入出力ライン対ＤＩＯ及びＤＩＯＢ上のデータは、データ出力バッファ(ＤＯＵＴ)２０に伝送される。データ出力バッファ(ＤＯＵＴ)２０は、正常状態では、データが伝送される前にＨｉ−Ｚレベルでプリチャージされる。
【００１０】
図３は、半導体メモリデバイスで従来の高速ビットラインセンス増幅器（ＢＬＳＡ）における典型的なデータ経路構造を示す。ビットラインセンス増幅器（ＢＬＳＡ）は、電気電子技術者協会(Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ、ＩＥＥＥ）の固体素子回路ジャーナル(Ｖｏｌ．２６、Ｎｏ．１１、ｐｐ．１４９３〜１４９７、Ｎｏｖｅｍｂｅｒ１９９１)に田口(Ｔａｇｕｃhｉ)などの“６４−ｂ平行データバス構造を有する４０ｎｓ６４Ｍｂ  ＤＲＡＭ(Ａ  ４０−ｎｓ  ６４−Ｍｂ  ＤＲＡＭ  ｗｉｔh  ６４−ｂ  Ｐａｒａｌｌｅｌ  Ｄａｔａ  Ｂｕｓ  Ａｒｃhｉｔｅｃｔｕｒｅ)”にさらに詳細に記述されている。
【００１１】
図３は、読出し及び書込み動作のための各々の分離されたコラム選択ライン信号ＣＳＬｓ、ＷＣＳＬ及びＲＣＳＬ及び分離されたデータライン対ＲＤＯ／ＲＤＯＢ及びＷＤＩ／ＷＤＩＢを各々示す。高速読出し動作のために、直接センス増幅器(ｄｉｒｅｃｔ  ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ)がビットラインセンス増幅器（ＢＬＳＡ）に組み込まれている。この直接センス増幅器を読出しセンス増幅器ＲＳＡという。ＲＳＡは、差動増幅器と動作が類似している。本明細書では、直接センス増幅器、ＲＳＡ及び差動増幅器は同一のものを意味する。僅かな電圧差異はＲＳＡにより増幅される。この場合、ＲＣＳＬイネーブルタイミングは、図１に示したＣＳＬタイミングより速い。設計者は、ＣＳＬイネーブルタイミングポイントを選択して、前記ＦＣＲＡＭよりも短いアクセス時間ｔＲＡＣを設計することができる。
【００１２】
ＲＣＳＬは、ワードラインが活性化される前にアクティブされる場合とその後に活性化される場合とがあるために、チャージ共有時間及びセンシング増幅時間の大部分はこの構造では要求されない。言い換えれば、ワードラインが活性化されると同時にＲＣＳＬが活性化されてもよい。僅かな電圧差異がＢＬ及びＢＬＢの間に存在すると、ＲＳＡは、ＰＳＡ及びＮＳＡなしにＢＬ及びＢＬＢを増幅する。この構造では、データエラーはほとんど発生しない。ＤＩＯラインの負荷が大きいものの、差動増幅器ＲＳＡは電圧の僅かな差異を増幅することができる。
【００１３】
しかし、このような構造には問題点がある。ＲＳＡを具現することによって、読出し及び書込み動作の間にデータ遅延が発生しないように、読出し及び書込み経路を分離して具現する必要がある。これは他のセンス増幅器構造より大きなＩＣレイアウト面積を要求する。
【００１４】
図４は、データが“１”の場合における図３に示す回路のタイミング図を示す。図４に示したように、ＲＣＳＬは、イネーブル時間を短縮する。チャージ共有時間及びセンシング増幅時間の大部分はＣＳＬをイネーブルするために必要がない。これはさらに速いＲＣＳＬイネーブルを提供して、これにより、さらに短いアクセス時間ｔＲＡＣを提供する。
【００１５】
図５は、半導体メモリデバイスで従来の高速ＢＬＳＡを含む他の典型的なデータ経路構造を示す。ＷＲ信号は書込み命令が入力される時のみ用いられる信号である。ＷＲ信号はいかなるアドレス情報も含まない。ＣＳＬは書込み及び読出し動作の間に用いられる。データ入力ライン及びデータ出力ラインも一般に用いられる。ＤＩＯＧ３は４個のトランジスタＮ１１、Ｎ１２、Ｎ１３及びＮ１４を含む。ＤＩＯＧ３データ入出力ゲートトランジスタは、ＤＲＡＭにおけるレイアウト面積を相当に増加させる。他の問題は、ＷＲ及びＣＳＬに応答して読出し及び書込み動作を実行するＲＳＡ動作による電流消費が増加する点である。
【００１６】
【発明が解決しようとする課題】
本発明は、前記したような問題点に鑑みてなされたものであり、本発明の目的は、アクセス時間が短い半導体メモリ装置への適用に有用であって、レイアウト面積及び電流の消耗を減らすことができるメモリ制御回路及びその回路を制御する方法を提供することにある。
【００１７】
【課題を解決するための手段】
前記した問題点を解決するために、本発明の１つの側面は、読出し信号及びアドレスによって活性化される読出しチャージ制御回路、及び書込み信号及び前記と同一又は異なるアドレスによって活性化される書込みチャージ制御回路を備え、前記読出しチャージ制御回路と前記書込みチャージ制御回路が共に共通データ入出力ラインに連結される回路を提供する。
【００１８】
例えば、前記読出しチャージ制御回路は、センス増幅器を含む。
【００１９】
例えば、前記書込みチャージ制御回路は、前記データ入出力ラインとビットラインとの間にチャージを伝送する。
【００２０】
例えば、前記書込みチャージ制御回路は、書込み制御ゲート(ｗｒｉｔｅ ｃｏｎｔｒｏｌｌｅｄｇａｔｅｓ)を２個含んで構成され、前記書込み制御ゲートの第１ゲートはビットラインのチャージを制御し、前記書込み制御ゲートの第２ゲートは相補(ｃｏｍｐｌｅｍｅｎｔａｒｙ)ビットラインのチャージを制御する。
【００２１】
例えば、前記第１及び第２書込み制御ゲートは、共に書込みコラム選択ライン信号により制御される。
【００２２】
例えば、前記第１書込み制御ゲートは、前記ビットラインとデータ入出力ラインとの間に直接連結されて、前記第２書込み制御ゲートは、前記相補ビットラインと相補データ入出力ラインとの間に直接連結される。
【００２３】
例えば、前記読出しチャージ制御回路は、ビットラインから相補データ入出力ラインへのチャージを制御する第１読出し制御ゲート、及び相補ビットラインからデータ入出力ラインへのチャージを制御する第２読出し制御ゲートを含む。
【００２４】
例えば、前記第１及び第２読出し制御ゲートは、共に読出しコラム選択ライン信号によって制御される。
【００２５】
例えば、前記第１読出し制御ゲートは、前記ビットラインと前記相補データ入出力ラインとの間に直接連結され、前記第２読出し制御ゲートは、前記相補ビットラインと前記データ入出力ラインとの間に直接連結される。
【００２６】
例えば、前記回路は、データ出力バッファと前記データ入出力ラインとの間に連結されたデータ出力センス増幅器をさらに含む。
【００２７】
例えば、前記回路は、前記読出しチャージ制御回路と前記データ出力センス増幅器との間で共有される負荷トランジスタをさらに含む。
【００２８】
例えば、前記読出しチャージ制御回路は、ビットラインに連結された第１端子、相補データ入出力ラインに連結された第２端子、及び第３端子を備える第１トランジスタ、相補ビットラインに連結された第１端子、データ入出力ラインに連結された第２端子、及び第３端子を備える第２トランジスタ、及びコラム選択ラインに連結された第１端子、前記第１及び第２トランジスタの前記第３端子と連結された第２端子、及び第１基準電圧に連結された第３端子を備える第３トランジスタを含む。
【００２９】
例えば、前記書込みチャージ制御回路は、書込みコラム選択ラインに連結された第１端子、前記相補ビットラインに連結された第２端子、及び前記相補データ入出力ラインに連結された第３端子を備える第１トランジスタ、及び前記書込みコラム選択ラインに連結された第１端子、前記データ入出力ラインに連結された第２端子、及び前記ビットラインに連結された第３端子を含む。
【００３０】
例えば、前記回路は、第２基準電圧と連結された第１端子、前記データ入出力ラインに連結された第２端子、及び第３基準電圧と連結された第３端子を備える第１負荷トランジスタ、及び、前記第２基準電圧と連結された第１端子、前記相補データ入出力ラインと連結された第２端子、及び前記第３基準電圧と連結された第３端子を備える第２負荷トランジスタを含む。
【００３１】
本発明の他の側面は、読出しコラム選択ラインにより活性化される読出しチャージ制御回路、書込みコラム選択ラインにより活性化される書込みチャージ制御回路（前記読出しチャージ制御回路と前記書込みチャージ制御回路が共に共通データ入出力ラインに連結されている）、データ出力センス増幅器、及び、前記読出しチャージ制御回路及び前記データ出力センス増幅器によって共有される負荷トランジスタを含む回路を提供する。
【００３２】
本発明は、また、読出し制御信号及びアドレスによって読出しチャージ制御回路を制御する段階と、書込み制御信号及び前記と同一又は異なるアドレスによって書込みチャージ制御信号を制御する段階と、前記読出しチャージ制御回路及び前記書込みチャージ制御回路を用いて同一のデータ入出力ＩＯラインをチャージしたり、それからチャージを得たりする段階とを含むことを特徴とするメモリ制御回路を制御する方法を提供する。
【００３３】
例えば、前記メモリ制御回路の制御方法は、ビットラインと前記データ入出力ラインとの間のチャージを制御する前記書込みチャージ制御回路において２個のゲートのみを用いることをさらに含む。
【００３４】
例えば、前記メモリ制御回路の制御方法は、前記ビットラインと前記データ入出力ラインとの間のチャージを制御する前記読出しチャージ制御回路において３個のゲートのみを用いることをさらに含む。
【００３５】
例えば、前記メモリ制御回路の制御方法は、前記読出しチャージ制御回路を制御するために読出しコラム選択ラインを用いて、前記書込みチャージ制御回路を制御するために書込みコラム選択ラインを用いることをさらに含む。
【００３６】
例えば、前記メモリ制御回路の制御方法は、前記データ入出力ラインからデータを出力する前に前記データ入出力ラインを増幅するためにデータ出力センス増幅器を用いることをさらに含む。
【００３７】
例えば、前記メモリ制御回路の制御方法は、前記データ出力センス増幅器と前記読出しチャージ制御回路との間で負荷トランジスタを共有することをさらに含む。
【００３８】
本発明の更に他の側面は、書込み制御入力、読出し制御入力、アドレス入力、第１出力、第２出力、及び、制御回路を含み、前記制御回路は、前記第１出力が前記書込み制御入力及び前記アドレス入力によって活性化され、前記第２出力が前記読出し制御入力及び前記と同一又は異なるアドレス入力によって活性化される第１構成にプログラムされることができるとともに、前記アドレス入力及び前記読出し制御入力又は前記書込み制御入力によって前記第１出力を活性化する第２構成にプログラムされることができることを特徴とするコラム選択ライン回路を提供する。
【００３９】
例えば、コラム選択ライン回路は、前記制御回路を前記第１構成及び第２構成にプログラムするために用いられる伝導層をさらに含む。
【００４０】
例えば、前記伝導層は、メタルライン(ｍｅｔａｌ  ｌｉｎｅｓ)またはポリシリコンライン(Ｐｏｌｙ−ｓｉｌｉｃｏｎ  ｌｉｎｅｓ)を含む。
【００４１】
例えば、コラム選択ライン回路、前記制御回路を前記第１構成及び第２構成にプログラムするために用いるヒューズをさらに含む。
【００４２】
例えば、コラム選択ライン回路は、前記制御回路を前記第１及び第２構成にプログラムするために用いられるメモリプログラミング可能なモード信号(ｍｅｍｏｒｙ  ｐｒｏｇｒａｍｍａｂｌｅ  ｍｏｄｅ  ｓｉｇｎａｌ)をさらに含む。
【００４３】
例えば、前記メモリプログラミング可能なモード信号は、外部信号及びアドレスの組合せによって発生される。
【００４４】
例えば、コラム選択ライン回路は、前記書込み制御入力及び前記読出し制御入力をイネーブルまたはディスエーブルするための前記メモリプログラミング可能なモード信号により制御される経路ゲートをさらに含む。
【００４５】
例えば、前記第１構成で前記第１出力は書込み制御回路に連結され、前記第２出力は読出し制御回路に連結され、前記第２構成において、前記第１出力は前記書込み制御回路及び前記読出し制御回路に共に連結される。
【００４６】
本発明は、更に、第１出力が読出し制御信号及びアドレスによって活性化され、第２出力が書込み制御信号及び前記と同一又は異なるアドレスによって活性化される第１構成に前記コラム選択ライン回路をプログラムする段階と、前記第１出力が前記と同一又は前記異なるのアドレスと前記読出し制御信号または書込み制御信号によって活性化される第２構成に、前記同一のコラム選択ライン回路をプログラムする段階を含むコラム選択ライン回路をプログラムする方法を提供する。
【００４７】
例えば、前記コラム選択ライン回路の配置方法は、前記コラム選択ライン回路を前記第１構成及び第２構成にプログラムするために伝導層を用いることをさらに含む。
【００４８】
また、前記コラム選択ライン回路の配置方法は、前記コラム選択回路を前記第１構成及び第２構成にプログラムするためにヒューズを用いることをさらに含む。
【００４９】
また、前記コラム選択ライン回路の配置方法は、前記コラム選択回路を前記第１構成及び第２構成にプログラムするためにメモリプログラミング可能なモード信号を用いることをさらに含む。
【００５０】
【発明の実施の形態】
以下、本発明による望ましい実施形態を添付した図面を参照しながら詳細に説明する。
【００５１】
図６は、半導体メモリデバイス用の新規な高速ビットラインセンス増幅器（ＢＬＳＡ）を備えるデータ経路構造の構成を示す。このＢＬＳＡは、前述した方式で動作するＰＳＡ、ＮＳＡ、ＲＳＡ、ＤＩＯＧ４、ＲＣＳＬ、ＷＣＳＬ、ＤＩＯ／ＤＩＯＢなどを含む。図５と図６における一つの差異はＤＩＯＧ４である。ＤＩＯＧ４は、２個のトランジスタＮ１５及びＮ１６のみで構成されうる。これは、メモリコアのレイアウト面積の減少に寄与する。メモリコアとは、メモリセルアレー部分、ビットラインＢＬｓ、ＢＬＳＡ、及びワードライン関連回路などをいう。
【００５２】
ＲＣＳＬは、読出し動作中に動作して、ＷＣＳＬは、書込み動作中に動作する。ＲＳＡは、直接増幅器(ｄｉｒｅｃｔ  ａｍｐｌｉｆｉｅｒ)または差動増幅器で構成することができる。負荷トランジスタＬ１及びＬ２は、ＲＳＡ及びデータ出力センス増幅器によって共有される。図６に示した回路におけるタイミング図は、図４に示したタイミング図と同一である。しかし、図６の回路は、図３または図５の回路よりも小さなレイアウト面積で構成することができ、また、図１に図示された回路より速いアクセス時間を得ることができる。
【００５３】
ＢＬ／ＢＬＢデータは“ハイ”にイネーブルされたＲＣＳＬ信号に応答して増幅されて、その後、その増幅されたＢＬ／ＢＬＢデータはＤＩＯ／ＤＩＯＢラインに伝送される。ＷＣＳＬラインが“ハイ”にイネーブル(書込み動作)されると、ＤＩＯ／ＤＩＯＢラインのデータは、ＢＬ／ＢＬＢラインに伝送される。
【００５４】
図７ないし図１２は、ＲＣＳＬ及びＷＣＳＬ信号の動作を示す回路及びタイミング図である。図７、９及び１２で発生された信号は図６のＢＬＳＡ回路に適用できる。図７は、ＣＳＬ信号を発生する従来の回路を示す。書込みイネーブル(ＷＥ)信号は、書込み命令または書込みに関連する信号である。ＲＤ信号は、読出し命令または読出しに関連する信号である。Ｙｉは、デコードされたコラムアドレス信号である。ＦＣＲＡＭの場合、ＲＤ及びＹｉが“ハイ”にイネーブルされる場合、ＲＣＳＬ信号は“ハイ”にイネーブルされて図６のＲＳＡを活性化させる。図８Ａ及び図８Ｂは、各々図７の読出し及び書込み動作のタイミング図を示す。
【００５５】
図９は、ＷＣＳＬ及びＲＣＳＬ信号を発生する回路を示す本発明の他の側面を示す。ＰＣＡ信号は、読出しまたは書込み動作が活性化される都度、発生される。１つの構成例（プログラム例）においては、ヒューズＦ１、Ｆ４、Ｆ５及びＦ７が切断される。書込み動作では、ＲＣＳＬ信号がディスエーブルされる一方で、論理的に“ハイ”であるＰＣＡ及び論理的に“ハイ”であるＹｉがＷＣＳＬ信号を活性化する。これは図６のＲＳＡが動作しないようにする。読出し動作では、ＲＣＳＬ信号はイネーブルされてＲＳＡが動作する。
【００５６】
他の構成例（プログラム例）においては、ヒューズＦ２、Ｆ３、及びＦ６が切断される。この場合、ＷＥ及びＲＤ信号が電源供給電圧レベルＶＣＣに固定され、ＲＣＳＬは接地電圧レベルＶＳＳに固定される。この構成例（プログラム例）において、ＷＣＳＬ信号は読出し及び書込み動作中に用いられる。この場合、インバータＩ５及びＩ６は、二つともＷＣＳＬ信号用ドライバとして動作して、より大きな駆動能力を提供する。これにより、ＷＣＳＬイネーブルタイミングが改善される。
【００５７】
図１０は、図９のヒューズをメタルラインまたはポリシリコンライン等のような伝導層に変更した本発明の他の実施形態を示す。コンタクトＭ１ないしＭ７は、メタル及びポリシリコンラインによってオープンまたはクローズされている状態の伝導層を示す。コンタクトＭ１ないしＭ７は、ＷＣＳＬ及びＲＣＳＬをイネーブルするために、図９について説明した方法と同一の方法でオープンまたはクローズされる。例えば、コンタクトＭ１、Ｍ２、Ｍ５、及びＭ７はオープンされていて、残りのコンタクトは短絡されている。このような構成例（プログラム例）において、書込み動作では、ＲＣＳＬ信号がディスエーブルされる一方で、論理的に“ハイ”であるＰＣＡ、及び論理的に“ハイ”であるＹｉがＷＣＳＬ信号を活性化する。読出し動作では、ＲＣＳＬ信号はイネーブルされてＲＳＡが動作する。コンタクトＭ２、Ｍ３、及びＭ６がオープンされていて、残りのコンタクトが短絡される構成例（プログラム例）では、ＷＣＳＬは読出し及び書込み動作で用いられる。
【００５８】
図１１Ａ及び図１１Ｂは、図９及び図１０のＷＣＳＬ及びＲＣＳＬ信号についてのタイミング図である。図１１Ａは、図９においてはヒューズＦ１、Ｆ４、Ｆ５、及びＦ７が切断された状態、図１０においてはコンタクトＭ１、Ｍ４、Ｍ５及びＭ７がオープンされた状態におけるタイミングを示す。このヒューズ／コンタクト構造において、ＷＣＳＬ信号は書込み動作中にイネーブルされ、ＲＣＳＬ信号は読出し動作中にイネーブルされる。図１１Ａで発生したＲＣＳＬ及びＷＣＳＬ信号は図６の回路に用いられる。このＣＳＬ構造は、さらに速いＤＲＡＭアクセス時間を提供する。
【００５９】
図１１Ｂは、図９においてはヒューズＦ２、Ｆ３、及びＦ６が切断された状態、図１０においてはコンタクトＭ２、Ｍ３、及びＭ６がオープンされ残りのコンタクトがメタル及びポリシリコンラインによって短絡された状態におけるタイミング図である。この場合、ＷＣＳＬ信号は読出し及び書込み中にイネーブルされる。ＲＣＳＬ信号は、接地電圧レベルＶＳＳに固定される。
【００６０】
図１２は、モード登録設定(ｍｏｄｅ  ｒｅｇｉｓｔｅｒ  ｓｅｔ、ＭＲＳ)命令または信号がパワーアップ後に直ちにＤＲＡＭにおいて発生される他の実施形態を示す。ＭＲＳは、パワーアップ後、正常動作前にプログラムされうる。更に、ＭＲＳは、正常作動中においても変更されうる。ＭＲＳ命令または信号は、ＤＲＡＭが動作する方法を初期状態等において決定するために適用される。ＭＲＳ信号は、ＣＬ(ＣＡＳ  Ｌａｔｅｎｃｙ)、ＢＬ(Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）等を設定する信号であり、外部命令信号ＣＬＯＣＫ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢと複数個のアドレスの組合せである。ＣＳＢ信号はチップ選択信号であり、ＲＡＳＢ信号はローアドレスストローブ信号である。ＣＡＳＢ信号はコラムアドレスストローブ信号であり、ＷＥＢ信号は書込みイネーブル信号である。信号名の最後の文字である“Ｂ”は、バートリガイネーブル信号(ｂａｒ−ｔｒｉｇｇｅｒｅｄ−ｅｎａｂｌｅ  ｓｉｇｎａｌ)を意味する。
【００６１】
ＭＲＳ命令に対応するデバイス内部信号は、図１２中のＰＭＲＳ信号のような信号であって、米国特許番号６、０８４、８０３号の図３、４、５Ａ、５Ｂ、５Ｃ及び５Ｄとその明細書におけるコラム３の４０〜６７行、コラム４、及びコラム５に詳細に記述されている。これを本明細書における開示の一部とする。ＰＭＲＳ信号が“ハイ”に設定されると、ＷＥ及びＲＤ信号は電圧レベルに固定されないで、ＷＣＳＬ及びＲＣＳＬ信号は独立的に動作する。このような構成は、図６に示したＦＣＲＡＭ回路に用いられる。ＰＭＲＳ信号が論理的に“ロー”に設定されると、ＷＥ及びＲＤ信号経路は、ゲートトランジスタＴ１及びＴ２により遮断される。ＲＣＳＬ信号は、ＰＭＲＳ信号によって論理的に“ロー”に設定され、ＷＣＳＬ信号が読出し及び書込み動作中においてＣＳＬとして用いられる唯一の信号である。ＰＣＡ信号は、その後、読出し及び書込み動作の双方においてイネーブルされる。図１２の２つの構成についてのタイミング図が図１３Ａ及び図１３Ｂに示されている。
【００６２】
本発明の原理をその好適な実施形態を通して説明したが、本発明はそのような原理を逸脱しない範囲において変更された実施形式にも適用できることは明白である。
【００６３】
【発明の効果】
本発明の回路は、アクセス時間が短い半導体メモリ装置への適用に有用であって、レイアウト面積を縮小することができる。また、書込み動作中にＲＳＡを動作させないので電流の消耗を減らすことができる。
【図面の簡単な説明】
【図１】従来技術のメモリデータ経路構造の回路図である。
【図２】図１の従来技術の回路のタイミング図である。
【図３】従来技術の他のメモリデータ経路構造の回路図である。
【図４】図３の従来技術の回路のタイミング図である。
【図５】従来技術の更に他のデータ経路構造の回路図である。
【図６】本発明の一実施形態によるチャージ制御回路の図面である。
【図７】コラム選択ライン回路の図面である。
【図８Ａ】、
【図８Ｂ】図７に示した回路のタイミング図である。
【図９】本発明の他の実施形態によるプログラム可能なコラム選択ライン回路である。
【図１０】プログラム可能なコラム選択ライン回路の他の構成例である。
【図１１Ａ】、
【図１１Ｂ】プログラム可能なコラム選択ライン回路のタイミング図である。
【図１２】プログラム可能なコラム選択ライン回路の他の構成例である。
【図１３Ａ】、
【図１３Ｂ】図１２に示したプログラム可能なコラム選択ライン回路のタイミング図である。
【符号の説明】
１０:データ出力センス増幅器
２０:データ出力バッファ
３０:データ入力バッファ
【図１】
0004166994.tif 000002
【図２】
0004166994.tif 000003
【図３】
0004166994.tif 000004
【図４】
0004166994.tif 000005
【図５】
0004166994.tif 000006
【図６】
0004166994.tif 000007
【図７】
0004166994.tif 000008
【図８Ａ】
0004166994.tif 000009
【図８Ｂ】
0004166994.tif 000010
【図９】
0004166994.tif 000011
【図１０】
0004166994.tif 000012
【図１１Ａ】
0004166994.tif 000013
【図１１Ｂ】
0004166994.tif 000014
【図１２】
0004166994.tif 000015
【図１３Ａ】
0004166994.tif 000016
【図１３Ｂ】
0004166994.tif 000017