(57)【特許請求の範囲】
【請求項１】
第１入力信号及び第２入力信号の該第１入力信号に応答して出力端を第１電源にプルアップ、または第２電源にプルダウンする第１出力信号を出力する第１出力回路と、
前記第１出力信号に応答して出力端を第３電源にプルアップ、または第４電源にプルダウンする第２出力信号を出力する第２出力回路と、
前記第２出力信号に応答して出力端を前記第４電源にプルダウンするプルダウン回路と、
前記第３電源が前記第１電源よりも低いことを感知して制御信号を出力する電源感知回路とを備え、
前記第１出力回路は前記制御信号により制御されることを特徴とするデータ出力バッファ。
【請求項２】
前記データ出力バッファは、
第２入力信号に応答して出力端を前記第３電源にプルアップ、または第４電源にプルダウンする第３出力信号を出力する第３出力回路と、
前記第３出力信号に応答して出力端を前記第３電源にプルアップするプルアップ回路とをさらに備えることを特徴とする請求項１に記載のデータ出力バッファ。
【請求項３】
前記電源感知回路は、
前記出力端の電圧が前記第３電源にプルアップされる位相遷移時間と、前記第４電源にプルダウンされる前記位相遷移時間とを同時間に調整することを特徴とする請求項２に記載のデータ出力バッファ。
【請求項４】
前記電源感知回路は、
前記第３電源と所定の基準電圧とを比較して前記制御信号を出力する電源比較回路を備えることを特徴とする請求項１に記載のデータ出力バッファ。
【請求項５】
前記電源比較回路は、
前記第３電源と前記所定の基準電圧とを比較する比較回路と、
この比較回路の出力信号又はパワーアップ信号に応答して前記制御信号を出力する論理回路とを備えることを特徴とする請求項４に記載のデータ出力バッファ。
【請求項６】
前記制御信号は、モードレジスタセットにより生じることを特徴とする請求項１に記載のデータ出力バッファ。
【請求項７】
前記制御信号は、
前記第３電源と前記所定の基準電圧とを比較してその比較結果を出力する比較回路の出力信号であることを特徴とする請求項５に記載のデータ出力バッファ。
【請求項８】
前記所定の基準電圧は、
前記第１電源及び前記第２電源の電圧分配により生じることを特徴とする請求項７に記載のデータ出力バッファ。
【請求項９】
前記第１出力回路は、
前記第１入力信号を受信する論理回路と、
この論理回路の第１端と前記第２電源との間に接続され、前記制御信号に応答して動作するスイッチング回路と、
前記第１端と前記第２電源との間に接続される抵抗とを備えることを特徴とする請求項５に記載のデータ出力バッファ。
【請求項１０】
前記制御信号は、所定の論理回路内のヒューズの切断により生じることを特徴とする請求項１に記載のデータ出力バッファ。
【請求項１１】
第１入力信号及び第２入力信号の該第１入力信号に応答して出力端に第１電源又は第２電源を持つ第１出力信号を出力する第１出力回路と、
前記第１出力信号に応答して出力端に第３電源又は第４電源を持つ第２出力信号を出力する第２出力回路と、
前記第２出力信号に応答して出力端を前記第４電源にプルダウンするプルダウン回路と、
前記第３電源が前記第１電源よりも低いことを感知して制御信号を出力する電源感知回路と、
前記制御信号又は前記第１出力信号に応答して前記出力端を前記第４電源にプルダウンする第２プルダウン回路とを備えることを特徴とするデータ出力バッファ。
【請求項１２】
前記データ出力バッファは、
第２入力信号に応答して出力端に前記第３電源又は前記第４電源を持つ第３出力信号を出力する第３出力回路と、
前記第３出力信号に応答して前記出力端を前記第３電源にプルアップする第１プルアップ回路と、
前記制御信号又は前記第２入力信号に応答して前記出力端を前記第３電源にプルアップする第２プルアップ回路とをさらに備えることを特徴とする請求項１１に記載のデータ出力バッファ。
【請求項１３】
前記電源感知回路は、
前記出力端が前記第３電源にプルアップされる位相遷移時間と前記第４電源にプルダウンされる前記位相遷移時間とを同時間に調整することを特徴とする請求項１２に記載のデータ出力バッファ。
【請求項１４】
前記第２プルダウン回路は前記出力端が前記第４電源にプルダウンされる時間を短縮させ、
前記第２プルアップ回路は前記出力端が前記第３電源にプルアップされる時間を短縮させることを特徴とする請求項１２に記載のデータ出力バッファ。
【請求項１５】
前記第１出力回路は、
前記第１入力信号を受信する論理回路と、
この論理回路の第１端と前記第２電源との間に接続され、前記制御信号に応答して動作するスイッチング回路と、
前記第１端と前記第２電源との間に接続される抵抗とを備えることを特徴とする請求項１１に記載のデータ出力バッファ。
【請求項１６】
前記スイッチング回路のターンオン抵抗は前記抵抗の抵抗値よりも低いことを特徴とする請求項１５に記載のデータ出力バッファ。
【請求項１７】
前記制御信号は、モードレジスタセットにより生じることを特徴とする請求項１１に記載のデータ出力バッファ。
【請求項１８】
前記制御信号は、
前記第３電源と所定の基準電圧とを比較してその比較結果を出力する比較回路の出力信号であることを特徴とする請求項１１に記載のデータ出力バッファ。
【請求項１９】
前記所定の基準電圧は、
前記第１電源及び前記第２電源の電圧分配により生じることを特徴とする請求項１８に記載のデータ出力バッファ。
【請求項２０】
前記電源感知回路は、
前記比較回路の出力信号又はパワーアップ信号に応答する論理回路をさらに備えることを特徴とする請求項１８に記載のデータ出力バッファ。
【請求項２１】
前記制御信号は所定の論理回路内のヒューズの切断により生じることを特徴とする請求項１１に記載のデータ出力バッファ。
【請求項２２】
対の入力信号一方に応答して第１電源又は第２電源の第１出力信号を出力する第１論理回路と、
前記第１出力信号に応答して第３電源又は第４電源の第２出力信号を出力する第２論理回路と、
前記第２出力信号に応答して出力端の電圧を前記第３電源又は前記第４電源に駆動するドライバ回路と、
前記第３電源と前記第１電源とが異なる場合、前記出力端の電圧が前記第３電源にプルアップされる時間と、前記第４電源にプルダウンされる時間とを同時間に制御する制御信号を出力する電源感知回路とを備えることを特徴とするデータ出力バッファ。
【請求項２３】
前記電源感知回路は、
前記第３電源と所定の基準電圧とを比較する比較回路と、
この比較回路の出力信号又はパワーアップ信号に応答する論理回路とを備えることを特徴とする請求項２２に記載のデータ出力バッファ。
【請求項２４】
前記第１論理回路は、
前記入力信号をラッチする１以上のラッチ回路と、
このラッチ回路の出力信号を駆動する論理回路と、
この論理回路の第１端と前記第２電源との間に接続され、前記制御信号に応答して動作するスイッチング回路と、
前記第１端と前記第２電源との間に接続される抵抗とを備えることを特徴とする請求項２２に記載のデータ出力バッファ。
【請求項２５】
前記スイッチング回路のターンオン抵抗は前記抵抗の抵抗値よりも低いことを特徴とする請求項２４に記載のデータ出力バッファ。
【請求項２６】
前記第２論理回路は、
前記入力信号を受信する第１トランジスタと、
前記論理回路の出力信号を受信する第２トランジスタとを備え、
前記第１トランジスタの出力信号は前記ドライバ回路を駆動して前記ドライバ回路の出力端の電圧を前記第３電源にプルアップさせ、前記第２トランジスタの出力信号は前記ドライバ回路を駆動して前記ドライバ回路の出力端の電圧を前記第４電源にプルダウンさせることを特徴とする請求項２４に記載のデータ出力バッファ。
【請求項２７】
前記データ出力バッファは、
前記制御信号又は前記第１出力信号に応答して前記出力端を前記第３電源にプルアップする補助プルアップ回路と、
前記制御信号又は前記第１出力信号に応答して前記出力端を前記第４電源にプルダウンする補助プルダウン回路とをさらに備えることを特徴とする請求項２２に記載のデータ出力バッファ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細には、データの論理‘ロー’から論理‘ハイ’への遷移時間と、論理‘ハイ’から論理‘ロー’への遷移時間とを一致させてスキューを低減できるデータバッファ回路およびデータ出力バッファに関する。
【０００２】
【従来の技術】
図１は、従来のデータ出力バッファの回路図である。図１を参照すれば、データ出力バッファは、データ伝送回路１０、プリドライバ１１及び出力ドライバ１７を備える。データ伝送回路１０は伝送ゲートＴ１及びＴ２、ラッチ回路３及び５及び反転回路１及び７を備える。
【０００３】
伝送ゲートＴ１は伝送制御信号ＢＵＦの活性化（例えば、論理‘ハイ’）に応答してデータＤＡＴＡをプリドライバ１１に出力し、伝送ゲートＴ２は伝送制御信号ＢＵＦの活性化に応答して反転データ／ＤＡＴＡを反転回路７に出力する。インバータＩ１，Ｉ２が直列接続されたラッチ回路３、及びインバータＩ３，Ｉ４が直列接続されたラッチ回路５は伝送ゲートＴ１，Ｔ２の出力信号をラッチする。
【０００４】
プリドライバ１１は反転回路１３，１５を備え、反転回路１３は伝送ゲートＴ１の出力信号に応答して第１電源ＶＤＤＰと第２電源ＶＳＳＰとの間をスイングする信号を出力し、反転回路１５は反転回路７の出力信号に応答して第１電源ＶＤＤＰと第２電源ＶＳＳＰとの間をスイングする信号を出力する。一般に、第１電源ＶＤＤＰは３．３Ｖ又は２．５Ｖを持ち、第２電圧ＶＳＳＰは接地電圧を持つ。
【０００５】
出力ドライバ１７はプルアップ回路ＭＰ１及びプルダウン回路ＭＮ１を備える。プルアップ回路ＭＰ１はＰＭＯＳトランジスタＭＰ１により具現され、反転回路１３の出力信号ＵＰに応答して出力端ＯＵＴを第３電源ＶＤＤＱにプルアップする。
プルダウン回路ＭＮ１はＮＭＯＳトランジスタＭＮ１により具現され、反転回路１５の出力信号ＤＯＷＮに応答して出力端ＯＵＴを第４電源ＶＳＳＱにプルダウンする。このため、出力端ＯＵＴは、第３電源ＶＤＤＱ及び第４電源ＶＳＳＱ間においてスイングする。
【０００６】
【発明が解決しようとする課題】
一般に、出力端ＯＵＴ信号が論理‘ハイ’又は論理‘ロー’に遷移する時のスキューを低減するために、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のチャンネル長及びチャンネル幅の比を調節してＰＭＯＳトランジスタＭＰ１のターンオン抵抗（以下、‘Ｒｏｎ＿ｍｐ１’という）とＮＭＯＳトランジスタＭＮ１のターンオン抵抗（以下、‘Ｒｏｎ＿ｍｎ１’という）とを同一に設定する。
【０００７】
しかし、第３電源ＶＤＤＱが第１電源ＶＤＤＰよりも低くなる場合、例えば第１電源ＶＤＤＰが２．５Ｖであり、第３電源ＶＤＤＱが１．８Ｖである場合、ＰＭＯＳトランジスタＭＰ１のゲートとソースとの間のターンオン電圧が２．５Ｖから１．８Ｖへと下がるために、ＰＭＯＳトランジスタＭＰ１のターンオン抵抗Ｒｏｎ＿ｍｐ１は高くなる。
【０００８】
これに対し、ＮＭＯＳトランジスタＭＮ１のゲートに入力される信号ＤＯＷＮは第１電源ＶＤＤＰと第２電源ＶＳＳＰとの間においてスイングするため、第３電源ＶＤＤＱが第１電源ＶＤＤＰよりも低くなる場合にもＮＭＯＳトランジスタＭＮ１のゲート及びソース間のターンオン電圧は一定である。このため、ＮＭＯＳトランジスタＭＮ１のターンオン抵抗Ｒｏｎ＿ｍｎ１は第３電源ＶＤＤＱが第１電源ＶＤＤＰよりも低くなる場合にも変化がない。
【０００９】
従って、第３電源ＶＤＤＱが第１電源ＶＤＤＰよりも低くなる場合、ＮＭＯＳトランジスタＭＮ１のターンオン抵抗Ｒｏｎ＿ｍｎ１及びＰＭＯＳトランジスタＭＰ１のターンオン抵抗Ｒｏｎ＿ｍｐ１は異なってくるために、出力端ＯＵＴ信号の論理‘ロー’から論理‘ハイ’への遷移傾斜と、論理‘ハイ’から論理‘ロー’への遷移傾斜とが変わり、その結果、出力端ＯＵＴの信号にスキューが生じてしまう問題がある。
【００１０】
図２(Ａ)は、図１の第１電源ＶＤＤＰと第３電源ＶＤＤＱとが同じ場合の出力端の出力波形を示したものである。この場合、ＮＭＯＳトランジスタＭＮ１のターンオン抵抗Ｒｏｎ＿ｍｎ１とＰＭＯＳトランジスタＭＰ１のターンオン抵抗Ｒｏｎ＿ｍｐ１とは同一である。ゆえに、出力端ＯＵＴ信号の論理‘ロー（０Ｖ）’から論理‘ハイ（ＯＵＴ“Ｈ”）’への遷移と、論理‘ハイ（２．５Ｖ）’から論理‘ロー（ＯＵＴ“Ｌ”）’の遷移との間にスキューが生じない。
【００１１】
これに対し、図２(Ｂ)は、図１の第１電源ＶＤＤＰと第３電源ＶＤＤＱとが異なる場合の出力端の出力波形を示したものである。この場合、ＮＭＯＳトランジスタＭＮ１のターンオン抵抗Ｒｏｎ＿ｍｎ１と、ＰＭＯＳトランジスタＭＰ１のターンオン抵抗Ｒｏｎ＿ｍｐ１とは異なってくる。このため、図２（Ｂ）から明らかなように、出力端信号の０ＶからＯＵＴ“Ｈ”への遷移と、１．８からＯＵＴ“Ｌ”への遷移との間にスキューが生じてしまう。
【００１２】
そこで、本発明は、データ出力のための電源ＶＤＤＱと、内部回路において使われる電源ＶＤＤＰとが異なる場合にもデータ出力時のスキューを生じないデータバッファ回路およびデータ出力バッファを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のデータ出力バッファは、第１入力信号及び第２入力信号の該第１入力信号に応答して出力端を第１電源にプルアップ、または第２電源にプルダウンする第１出力信号を出力する第１出力回路と、前記第１出力信号に応答して出力端を第３電源にプルアップ、または第４電源にプルダウンする第２出力信号を出力する第２出力回路と、前記第２出力信号に応答して出力端を前記第４電源にプルダウンするプルダウン回路と、前記第３電源が前記第１電源よりも低いことを感知して制御信号を出力する電源感知回路とを備え、前記第１出力回路は前記制御信号により制御される。
【００１６】
好ましくは、前記データ出力バッファは、第２入力信号に応答して出力端を前記第３電源にプルアップ、または第４電源にプルダウンする第３出力信号を出力する第３出力回路と、前記第３出力信号に応答して出力端を前記第３電源にプルアップするプルアップ回路とをさらに備える。
好ましくは、前記電源感知回路は、前記出力端の電圧が前記第３電源にプルアップされる位相遷移時間と、前記第４電源にプルダウンされる前記位相遷移時間とを同時間に調整し、この電源感知回路は、前記第３電源と所定の基準電圧とを比較して前記制御信号を出力する電源比較回路を備える。また、前記電源比較回路は、前記第３電源と前記所定の基準電圧とを比較する比較回路と、この比較回路の出力信号又はパワーアップ信号に応答して前記制御信号を出力する論理回路とを備える。
好ましくは、前記制御信号は、モードレジスタセットにより生じ、前記第３電源と前記所定の基準電圧とを比較してその比較結果を出力する比較回路の出力信号である。また、この制御信号は、所定の論理回路内のヒューズの切断により生じる。
好ましくは、前記所定の基準電圧は、前記第１電源及び前記第２電源の電圧分配により生じる。
好ましくは、前記第１出力回路は、前記第１入力信号を受信する論理回路と、この論理回路の第１端と前記第２電源との間に接続され、前記制御信号に応答して動作するスイッチング回路と、前記第１端と前記第２電源との間に接続される抵抗とを備える。
【００１７】
本発明の他の形態によるデータ出力バッファは、対の入力信号一方に応答して第１電源又は第２電源の第１出力信号を出力する第１論理回路と、前記第１出力信号に応答して第３電源又は第４電源の第２出力信号を出力する第２論理回路と、前記第２出力信号に応答して出力端の電圧を前記第３電源又は前記第４電源に駆動するドライバ回路と、前記第３電源と前記第１電源とが異なる場合、前記出力端の電圧が前記第３電源にプルアップされる時間と、前記第４電源にプルダウンされる時間とを同時間に制御する制御信号を出力する電源感知回路とを備える。
【００１８】
好ましくは、前記電源感知回路は、前記第３電源と所定の基準電圧とを比較する比較回路と、この比較回路の出力信号又はパワーアップ信号に応答する論理回路とを備える。前記第１論理回路は、前記入力信号をラッチする１以上のラッチ回路と、このラッチ回路の出力信号を駆動する論理回路と、この論理回路の第１端と前記第２電源との間に接続され、前記制御信号に応答して動作するスイッチング回路と、前記第１端と前記第２電源との間に接続される抵抗とを備える。前記スイッチング回路のターンオン抵抗は前記抵抗の抵抗値よりも低い。
好ましくは、前記第２論理回路は、前記入力信号を受信する第１トランジスタと、前記論理回路の出力信号を受信する第２トランジスタとを備え、前記第１トランジスタの出力信号は前記ドライバ回路を駆動して前記ドライバ回路の出力端の電圧を前記第３電源にプルアップさせ、前記第２トランジスタの出力信号は前記ドライバ回路を駆動して前記ドライバ回路の出力端の電圧を前記第４電源にプルダウンさせる。
好ましくは、前記データ出力バッファは、前記制御信号又は前記第１出力信号に応答して前記出力端を前記第３電源にプルアップする補助プルアップ回路と、前記制御信号又は前記第１出力信号に応答して前記出力端を前記第４電源にプルダウンする補助プルダウン回路とをさらに備える。
【００１９】
【発明の実施の形態】
以下、添付した図面に基づき本発明のデータバッファ回路およびデータ出力バッファの好ましい実施形態を詳細に説明する。ただし、以下の実施形態は単なる例示的なものに過ぎず、この技術分野における当業者であれば、これより各種の変形及び均等な他の実施形態が可能であるという点が理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想により定まるべきである。なお、図中、同じ参照符号は同じ要素を表わす。
【００２０】
図３は、本発明の一実施形態によるデータ出力バッファ３００の回路図である。図３を参照すれば、データ出力バッファ３００は、データ伝送回路２０、遷移補償回路３０、プリドライバ４０及び出力ドライバ５０を備える。
【００２１】
データ伝送回路２０は、伝送ゲートＴ１１，Ｔ１２及びラッチ回路２３，２５を備える。伝送ゲートＴ１１は伝送制御信号ＢＵＦの活性化（例えば、論理‘ハイ’）に応答してデータＤＡＴＡをプリドライバ４０に出力し、伝送ゲートＴ１２は伝送制御信号ＢＵＦの活性化に応答して反転データ／ＤＡＴＡを反転回路２９に出力する。
直列接続されたインバータＩ１，Ｉ２を備えるラッチ回路２３及び直列接続されたインバータＩ３，Ｉ４を備えるラッチ回路２５は伝送ゲートＴ１１，Ｔ１２の出力信号ＤＯＫ’及びＩＤＯＫ’を各々ラッチする。
【００２２】
遷移補償回路３０は反転回路２９を備え、反転回路２９は伝送ゲートＴ１２の出力信号に応答して第１電源ＶＤＤＰと第２電源ＶＳＳＰとの間をスイングする出力信号ＤＯＫＢ’を出力する。すなわち、出力信号ＤＯＫＢ’は出力端を第１電源ＶＤＤＰレベルにプルアップ、または第２電源ＶＳＳＰレベルにプルダウンする。
抵抗Ｒ１は第１電源ＶＤＤＰと反転回路２９の第１電圧供給端子との間に接続される。
【００２３】
遷移補償回路３０は抵抗Ｒ２、トランジスタＭＮ１０及び抵抗Ｒ３からなるバイアス制御回路３２を備える。抵抗Ｒ２は反転回路２９の第２電圧供給端子とノードＮ１との間に接続され、ＮＭＯＳトランジスタＭＮ１０及び抵抗Ｒ３の各々はノードＮ１と第２電源ＶＳＳＰとの間に接続される。
制御信号ＤＲＶ１８はＮＭＯＳトランジスタＭＮ１０のゲートに入力される。制御信号ＤＲＶ１８は、図５に示されたように、第３電源ＶＤＤＱを感知して自動的に生じるか、それとも図６に示されたように、ヒューズＦの切断により選択的に活性化される。
【００２４】
ＮＭＯＳトランジスタＭＮ１０はターンオン抵抗（以下、‘Ｒｏｎ＿ｍｎ１０’という）を持つ。反転回路２９の出力信号ＤＯＫＢ’が第２電源ＶＳＳＰにプルダウンされる場合、遷移率はターンオン抵抗Ｒｏｎ＿ｍｎ１０と抵抗Ｒ３の組合わせにより決定される。好ましくは、ターンオン抵抗Ｒｏｎ＿ｍｎ１０は抵抗Ｒ３よりも相当小さく設計される。
【００２５】
例えば、制御信号ＤＲＶ１８が非活性化（例えば、論理‘ロー’）される場合、反転回路２９の出力信号ＤＯＫＢ’が第２電源ＶＳＳＰにプルダウンされる遷移率は下記式１により決定される。
【数１】
0004111753.tif 000002
これに対し、制御信号ＤＲＶ１８が活性化（例えば、論理‘ハイ’）される場合、反転回路２９の出力信号ＤＯＫＢが第２電源ＶＳＳＰにプルダウンされる遷移率は下記式２により決定される。
【数２】
0004111753.tif 000003
結局、制御信号ＤＲＶ１８が活性化される場合の遷移率は制御信号ＤＲＶ１８が非活性化される場合の遷移率よりも高い。
【００２６】
プリドライバ４０は反転回路４１，４３を備える。反転回路４１は伝送ゲートＴ１１の出力信号ＤＯＫ’に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱとの間をスイングする第１制御信号ＵＰ’を出力する。反転回路４１は伝送ゲートＴ１１の出力信号ＤＯＫ’を反転させる通常のインバータを用いるか、それとも、図３に示されたように否定論理積ＮＡＮＤゲートを用いる。
反転回路４３は反転回路２９の出力信号ＤＯＫＢ’に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱとの間をスイングする第２制御信号ＤＯＷＮ’を出力する。反転回路４３は反転回路２９の出力信号ＤＯＫＢ’を反転させる通常のインバータを用いるか、それとも、図３に示されたように否定論理積ＮＡＮＤゲートを用いる。
【００２７】
出力ドライバ５０はＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１を備える。ＰＭＯＳトランジスタＭＰ１１のソース及びドレインは各々第３電源ＶＤＤＱと出力ノードＯＵＴ’との間に接続され、ＮＭＯＳトランジスタＭＮ１１のソース及びドレインは各々第４電源ＶＳＳＱと出力ノードＯＵＴ’との間に接続される。ＰＭＯＳトランジスタＭＰ１１のゲートは反転回路４１の出力端に接続され、ＮＭＯＳトランジスタＭＮ１１のゲートは反転回路４３の出力端に接続される。
【００２８】
ＰＭＯＳトランジスタＭＰ１１は第１制御信号ＵＰ’に応答して出力端ＯＵＴ’を第３電源ＶＤＤＱにプルアップし、ＮＭＯＳトランジスタＭＮ１１は第２制御信号ＤＯＷＮ’に応答して出力端ＯＵＴ’を第４電源ＶＳＳＱにプルダウンする。
出力ドライバ５０のＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１のチャンネル長及びチャンネル幅は出力端ＯＵＴ’のスキューを低減するために制御される。
例えば、ＰＭＯＳトランジスタＭＰ１１のターンオン抵抗（以下、‘Ｒｏｎ＿ｍｐ１１’という）と、ＮＭＯＳトランジスタＭＮ１１のターンオン抵抗（以下、‘Ｒｏｎ＿ｍｎ１１’という）とは実質的に同一に設定される。
【００２９】
図４は、本発明の他の実施形態によるデータ出力バッファ４００の回路図である。図４を参照すれば、データ出力バッファ４００は、データ伝送回路２０、遷移補償回路３０’、プリドライバ４０及び出力ドライバ５０を備える。
図４のデータ伝送回路２０、プリドライバ４０及び出力ドライバ５０は図３のデータ伝送回路２０、プリドライバ４０及び出力ドライバ５０と同一であるため、それについての詳細な説明は省く。
【００３０】
プリドライバ４０は反転回路４１，４３を備える。反転回路４１は伝送ゲートＴ１１の出力信号ＤＯＫ’に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱとの間をスイングする第１制御信号ＵＰ１’を出力する。
反転回路４３は反転回路２９の出力信号ＤＯＫＢ’に応答して第３電源ＶＤＤＱと第４電源ＶＳＳＱとの間をスイングする第２制御信号ＤＯＷＮ’を出力する。
【００３１】
出力ドライバ５０のＰＭＯＳトランジスタＭＰ１１は第１制御信号ＵＰ’に応答して出力端ＯＵＴ”を第３電源ＶＤＤＱにプルアップし、ＮＭＯＳトランジスタＭＮ１１は第２制御信号ＤＯＷＮ’に応答して出力端ＯＵＴ”を第４電源ＶＳＳＱにプルダウンする。
【００３２】
遷移補償回路３０’は反転回路２９と、図３に示された遷移補償回路３０のように抵抗Ｒ１，Ｒ２，Ｒ３及びＮＭＯＳトランジスタＭＮ１０を備える。遷移補償回路３０’は選択的な出力インピーダンス低減回路３４をさらに備え、選択的出力インピーダンス低減回路３４はインバータ６１、第１論理ゲート６３、第２論理ゲート６５、補助プルアップトランジスタＭＰ２３及び補助プルダウントランジスタＭＮ２３を備える。
【００３３】
インバータ６１は制御信号ＤＲＶ１８を反転させ、第１論理ゲート６３は制御信号ＤＲＶ１８及び伝送ゲートＴ１１の出力信号ＤＯＫ’に応答して制御信号ＵＰ２を出力する。第１論理ゲート６３は否定論理積ＮＡＮＤを用いる。
第２論理ゲート６５はインバータ６１の出力信号及び反転回路２９の出力信号ＤＯＫＢ’に応答して制御信号ＤＯＷＮ２を出力する。第２論理ゲート６５は否定論理和ＮＯＲにより具現できる。
【００３４】
補助プルアップトランジスタＭＰ２３は所定のターンオン抵抗を持ち、制御信号ＵＰ２に応答して出力端ＯＵＴ”を第３電源ＶＤＤＱにプルアップする。補助プルダウントランジスタＭＮ２３は所定のターンオン抵抗を持ち、制御信号ＤＯＷＮ２に応答して出力端ＯＵＴ”を第４電源ＶＳＳＱにプルダウンする。
補助プルアップトランジスタＭＰ２３及び補助プルダウントランジスタＭＮ２３はＲｏｎ＿ｍｐ１１及びＲｏｎ＿ｍｎ１１を低減させるためのものであり、制御信号ＤＲＶ１８に応答して出力端ＯＵＴ”信号の遷移率又は遷移傾斜を制御する。
【００３５】
図５は、図３及び図４に示された制御信号ＤＲＶ１８を生じる本発明の一実施形態による制御信号発生回路５００の回路図である。図５を参照すれば、制御信号発生回路５００は、比較回路３１、反転回路３３，３５及び３７及び基準電圧発生回路３９を備える。
【００３６】
基準電圧発生回路３９は抵抗Ｒ５，Ｒ７の電圧分配を用いてノードＮＯＤＡの信号を生じ、比較回路３１は第３電源ＶＤＤＱとノードＮＯＤＡの信号とを比較し、その比較結果による信号を出力する。
【００３７】
反転回路３３はパワーアップ信号ＶＣＣＨ及び比較回路３１の出力信号に応答して第１電源ＶＤＤＰと第２電源ＶＳＳＰとの間をスイングする信号を出力する。パワーアップ信号ＶＣＣＨは初期には論理‘ロー’を維持し、所定の時間ＳＶが経過すれば第１電源ＶＤＤＰに同じくなる信号である。
【００３８】
反転回路３５は反転回路３３の出力信号を反転させ、反転回路３７は反転回路３５の出力信号を反転させて制御信号ＤＲＶ１８を出力する。反転回路３５及び３７の出力信号は第１電源ＶＤＤＰと第２電源ＶＳＳＰとの間をスイングする信号である。
【００３９】
例えば、ノードＮＯＤＡの電圧が２．０Ｖであり、第３電源ＶＤＤＱが２．５Ｖである場合、比較回路３１はノードＮＯＤＡの電圧と第３電源ＶＤＤＱとを比較して論理‘ハイ’を出力する。このため、制御信号ＤＲＶ１８は非活性化（例えば、論理‘ロー’）される。
これに対し、第３電源ＶＤＤＱが１．８Ｖであれば、比較回路３１はノードＮＯＤＡの電圧と第３電源ＶＤＤＱとを比較して論理‘ロー’を出力する。このため、制御信号ＤＲＶ１８は活性化（例えば、論理‘ハイ’）される。
【００４０】
図６は、本発明の他の実施形態による制御信号発生回路６００の回路図である。図６を参照すれば、制御信号発生回路６００は反転回路５１，５３，５４、ＰＭＯＳトランジスタＭＰ３１、ＮＭＯＳトランジスタＭＮ３１、ヒューズＦ及びラッチ回路５５，５７を備える。ＮＭＯＳトランジスタＭＮ３１はパワーアップ信号ＶＣＣＨに応答してターンオン又はターンオフされる。
【００４１】
ヒューズＦが切断されない場合、制御信号ＤＲＶ１８は所定の時間ＳＶが経過した後に非活性化される。これに対し、ヒューズＦが切断された場合は、制御信号ＤＲＶ１８は所定の時間ＳＶが経過した後に活性化される。このため、ヒューズＦの状態は第３電源ＶＤＤＱに基づき選択される。
例えば、第３電源ＶＤＤＱが２．５Ｖである場合、ヒューズＦは好適な遷移率又は遷移傾斜を与えるために切断されないこともあり、第３電源ＶＤＤＱが１．８Ｖである場合、ヒューズＦは好適な遷移率又は遷移傾斜を与えるために切断されることもある。
【００４２】
図４ないし図６を参照して、第３電源ＶＤＤＱが１．８Ｖである場合、図４に示された遷移補償回路３０’の動作について説明すれば、下記の通りである。Ｒｏｎ＿ｍｐ１１及びＲｏｎ＿ｍｎ１１は低くなった第３電源ＶＤＤＱに応答して高くなり、制御信号ＤＲＶ１８は活性化される。
【００４３】
この時、データＤＡＴＡが論理‘ハイ’である場合、第１論理ゲート６３は論理‘ロー’を持つ制御信号ＵＰ２を出力するため、補助プルアップトランジスタＭＰ２３はターンオンされる。このため、出力端ＯＵＴ”はプルアップトランジスタＭＰ１１及び補助プルアップトランジスタＭＰ２３を介して第３電源ＶＤＤＱに早くプルアップされる。従って、第３電源ＶＤＤＱにプルアップされる出力端ＯＵＴ”の遷移率は上がる。
【００４４】
また、データＤＡＴＡが論理‘ロー’である場合、プルダウントランジスタＭＮ１１はターンオンされ、第２論理ゲート６５は論理‘ハイ’を持つ制御信号ＤＯＷＮ２を出力するため、補助プルダウントランジスタＭＮ２３はターンオンされる。このため、出力端ＯＵＴ”はプルダウントランジスタＭＮ１１及び補助プルダウントランジスタＭＮ２３を介して第４電源ＶＳＳＱに迅速にプルダウンされる。従って、第４電源ＶＳＳＱにプルダウンされる出力端ＯＵＴの遷移率は上がる。
【００４５】
図７（Ａ）は、従来の技術によるデータ出力バッファの各出力端の波形を示したものであり、図７（Ｂ）は、本発明の実施形態によるデータ出力バッファの各出力端の波形を示したものである。
図１、図３、図７（Ａ）及び図７（Ｂ）を参照すれば、図３の反転回路２９の出力信号ＤＯＫＢ’の論理‘ハイ’から論理‘ロー’への遷移時間は、図１の反転回路７の出力信号ＤＯＫＢの論理‘ハイ’から論理‘ロー’への遷移時間よりも短くなる。それゆえに、図３のバッファ３００の出力信号のスキューは図１のバッファの出力信号のスキューに比べて低減される。
特に、図３を参照すれば、ＰＭＯＳトランジスタＭＰ１１のターンオン抵抗と、ＮＭＯＳトランジスタＭＮ１１のターンオン抵抗とが同一であり、第１電源ＶＤＤＰが２．５Ｖであり、第３電源ＶＤＤＱが１．８Ｖであり、第２電源ＶＳＳＰ及び第４電源ＶＳＳＱが接地電源であるとすれば、反転回路２９の出力信号ＤＯＫＢ’を論理‘ロー’にプルダウンするのに必要な時間は、数式２のReq2により決定される。
【００４６】
【発明の効果】
前述したように、本発明に係るデータ出力バッファおよびデータバッファ回路は相異なる電源を用いる回路間のインタフェイスを備え、そのインタフェイスは前記回路の電源変動を感知し、出力信号の遷移時間（又は遷移傾斜）を制御できることから、出力信号のスキューを低減させる長所がある。
また、出力ドライバ５０の電源電圧ＶＤＤＱが下がるために、出力端ＯＵＴ’、ＯＵＴ”信号のスイング幅が狭まる。このため、高速動作時における信号伝達特性を改善でき、インタフェイス装置の互換特性を改善できるほか、消耗電力を省ける長所がある。
【図面の簡単な説明】
【図１】従来のデータ出力バッファの回路図である。
【図２】（Ａ）は図１の第１電源ＶＤＤＰ及び第３電源ＶＤＤＱが同じ場合の出力端の出力波形を示し、（Ｂ）は図１の第１電源ＶＤＤＰ及び第３電源ＶＤＤＱが異なる場合の出力端の出力波形を示す波形図である。
【図３】本発明の一実施形態によるデータ出力バッファの回路図である。
【図４】本発明の他の実施形態によるデータ出力バッファの回路図である。
【図５】本発明の一実施形態による制御信号発生回路の回路図である。
【図６】本発明の他の実施形態による制御信号発生回路の回路図である。
【図７】（Ａ）は従来の技術によるデータ出力バッファの各出力端の波形を示し、（Ｂ）は本発明の実施形態による出力バッファの各出力端の波形を示す波形図である。
【符号の説明】
２０  データ伝送回路
２９  反転回路
３０  遷移補償回路
３２  バイアス制御回路
４０  プリドライバ
５０  出力ドライバ
３００  データ出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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