(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する段階と、
（ｂ）前記半導体基板上に複数の活性領域を限定するために一方向へ平行に延伸する複数のフィールド酸化膜を形成する段階と、
（ｃ）複数の前記活性領域に対し垂直な複数の積層ゲートを形成する段階と、
（ｄ）前記積層ゲートの間から露出する活性領域内にソース領域及びドレーン領域を形成する段階と、
（ｅ）前記積層ゲートの表面全体及び前記活性領域上に蝕刻損傷防止膜を形成する段階と、
（ｆ）前記半導体基板が露出するように前記積層ゲートの間から露出する前記フィールド酸化膜を蝕刻する段階と、
（ｇ）露出した前記半導体基板に不純物を注入したことにより形成され、前記ソース領域を前記積層ゲートに対し平行に連結する機能をもつソースライン拡散層を形成する段階と、
を含み、
前記（ｅ）段階は、湿式酸化を８５０℃〜９００℃において１０分〜２０分間実施する熱酸化工程により前記ゲート酸化膜の２倍以上の厚さを有する前記蝕刻損傷防止膜を形成する段階であることを特徴とする不揮発性メモリ装置の製造方法。
【請求項２】
（ａ）半導体基板を準備する段階と、
（ｂ）前記半導体基板上に複数の活性領域を限定するために一方向へ平行に延伸する複数のフィールド酸化膜を形成する段階と、
（ｃ）複数の前記活性領域に対し垂直な複数の積層ゲートを形成する段階と、
（ｄ）前記積層ゲートの間から露出する活性領域内にソース領域及びドレーン領域を形成する段階と、
（ｅ）前記積層ゲートの表面全体及び前記活性領域上に蝕刻損傷防止膜を形成する段階と、
（ｆ）前記半導体基板が露出するように前記積層ゲートの間から露出する前記フィールド酸化膜を蝕刻する段階と、
（ｇ）露出した前記半導体基板に不純物を注入したことにより形成され、前記ソース領域を前記積層ゲートに対し平行に連結する機能をもつソースライン拡散層を形成する段階と、
を含み、
前記（ｅ）段階は、乾式酸化を８５０℃〜９００℃において２０分〜３０分間実施する熱酸化工程により前記ゲート酸化膜の２倍以上の厚さを有する前記蝕刻損傷防止膜を形成する段階であることを特徴とする不揮発性メモリ装置の製造方法。
【請求項３】
前記（ｃ）段階はゲート酸化膜、フローティングゲート、ゲート間絶縁膜及びコントロールゲートを順に積層して積層ゲートを形成する段階であることを特徴とする請求項１または２に記載の不揮発性メモリ装置の製造方法。
【請求項４】
前記（ｆ）段階は、（ｆ１）前記積層ゲートに対し平行に前記フィールド酸化膜が露出するように自己整列ソース蝕刻マスクを形成する段階、ならびに（ｆ２）前記半導体基板が露出するように前記自己整列ソース蝕刻マスク及び前記積層ゲートから露出した前記フィールド酸化膜を蝕刻する段階を含むことを特徴とする請求項１または２に記載の不揮発性メモリ装置の製造方法。
【請求項５】
前記（ｇ）段階は、前記自己整列ソース蝕刻マスク及び前記積層ゲートをイオン注入マスクとして使用し露出している前記半導体基板に不純物を注入する段階であることを特徴とする請求項４に記載の不揮発性メモリ装置の製造方法。
【請求項６】
前記ソース領域は、フラッシュＥＰＲＯＭのソース領域であることを特徴とする請求項１または２に記載の不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ装置を高集積化するためにワードライン方向及びビットライン方向のセルのサイズを縮小するため、多くの研究が行われてきた。アメリカ合衆国特許第５１２０６７１号公報に開示される発明はこの研究結果の一つである。前述の特許は、隣接セル間のソース領域をワードライン方向へ連結させるソースライン拡散層が形成される活性領域の存在により、セルサイズを縮小させることに一定の限界がある点を解決した技術である。即ち、前述の特許はソースライン拡散層を形成するための活性領域を形成する代わりに、フィールド酸化膜を蝕刻しその下部にソースライン拡散層を形成する。そして、ワードライン方向へ隣接セルのソース領域を連結させる自己整列ソース蝕刻技術を採用している。自己整列ソース蝕刻によると、ソースライン拡散層を形成するための活性領域が不要であり、ワードラインとソースライン拡散層が形成される活性領域間の絶縁距離も不要であるので、メモリセルアレイのサイズを縮小させることができる。
【０００３】
自己整列ソース蝕刻技術によると、先ずフィールド酸化膜が形成された基板上にゲート酸化膜、フローティングゲート、絶縁膜及びコントロールゲートが順に積層された積層ゲート構造を形成する。そして、隣接のセルのソース領域をワードラインとして機能するコントロールゲート方向へ露出させるマスクを形成する。マスクから露出したフィールド酸化膜をワードラインを自己整列マスクとして使用して蝕刻し、不純物を注入し隣接のセルのソース領域を連結するソースライン拡散層を形成する。
【０００４】
自己整列ソース蝕刻時、積層ゲート構造のソース領域側に隣接した側壁が露出する。そのため、ゲート酸化膜、フローティングゲート、ゲート間絶縁膜、コントロールゲートの一部、ならびに半導体基板が蝕刻により損傷する。特に、ゲート酸化膜及びゲート間絶縁膜の損傷が大きく、このような蝕刻損傷は不揮発性メモリ装置の性能を劣化させる。
【０００５】
自己整列ソース蝕刻工程時にフィールド酸化膜のみが蝕刻されるだけでなく、ソース領域が形成された活性領域まで蝕刻される。即ち、活性領域部位のシリコン基板が３００Å以上過蝕刻され、ソース部位に蝕刻による損傷が発生する。蝕刻による損傷が発生すると、電荷貯蔵能力が減少する。蝕刻による損傷を治癒するための方法としてアニーリングがあるが、このアニーリングは９００℃〜１０００℃の高温で実施する必要があり、さらに他の問題を引き起こす。
【０００６】
上記のような蝕刻による損傷を防止するために自己整列ソース蝕刻を実施する前に積層ゲート構造の側壁にスペーサを形成する技術がアメリカ合衆国特許第５４７０７７３号に開示されている。この特許に開示されている技術によりスペーサを形成すると、積層ゲート構造の側壁の損傷は防止できるものの、ソース領域が形成された活性領域が損傷するという問題を解決することはできない。又、スペーサ形成方法を使用する場合、スペーサ形成用絶縁膜を形成し、引き続きこれを異方性蝕刻してスペーサを形成するという２段階の工程を必要とする。
【０００７】
【発明が解決しようとする課題】
本発明の目的は自己整列ソース蝕刻時、積層ゲート構造の側壁損傷及び活性領域の損傷を防止できる不揮発性メモリ装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために本発明の不揮発性メモリ装置の製造方法によると、
（ａ）半導体基板を準備する段階と、（ｂ）前記半導体基板上に複数の活性領域を限定するために一方向へ平行に延伸する複数のフィールド酸化膜を形成する段階と、（ｃ）複数の前記活性領域に対し垂直な複数の積層ゲートを形成する段階と、（ｄ）前記積層ゲートの間から露出する活性領域内にソース領域及びドレーン領域を形成する段階と、（ｅ）前記積層ゲートの表面全体及び前記活性領域上に蝕刻損傷防止膜を形成する段階と、（ｆ）前記半導体基板が露出するように前記積層ゲートの間から露出する前記フィールド酸化膜を蝕刻する段階と、（ｇ）露出した前記半導体基板に不純物を注入したことにより形成され、前記ソース領域を前記積層ゲートに対し平行に連結する機能をもつソースライン拡散層を形成する段階とを含み、前記（ｅ）段階は、湿式酸化を８５０℃〜９００℃において１０分〜２０分間実施する熱酸化工程により前記ゲート酸化膜の２倍以上の厚さを有する前記蝕刻損傷防止膜を形成する段階であることを特徴とする。
本発明では積層ゲート構造の表面全体及び活性領域上に蝕刻損傷防止膜を形成した後、自己整列ソース蝕刻を実施する。
半導体基板上に一方向へ平行に延伸する複数のフィールド酸化膜を形成して複数の活性領域を限定する。続いて、複数の活性領域と垂直な複数の積層ゲートを形成した後、積層ゲートの間に露出する活性領域内にソース及びドレーン領域を形成する。積層ゲートの表面全体及び露出した活性領域上に蝕刻損傷防止膜を形成する。積層ゲートの間から露出したフィールド酸化膜を蝕刻し、半導体基板を露出させる。露出した半導体基板に不純物を注入しソース領域を積層ゲートと平行に連結するソースライン拡散層を形成する。
【０００９】
蝕刻損傷防止膜は熱酸化工程により形成し、積層ゲートを構成するゲート酸化膜厚さの２倍以上の厚さで形成する。
【００１０】
蝕刻工程はフィールド酸化膜を積層ゲートと平行な方向へ露出させる自己整列ソース蝕刻マスクを使用して実施し、この蝕刻マスクをそのままイオン注入マスクとして使用することによりソースライン拡散層を形成する。
【００１１】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施例を説明する。本発明は後述する実施例に限らず相異なる多様な形態で実施可能である。本実施例は本発明の開示するものであり、通常の知識を有する者に発明の範疇を知らせるため提供される。添付された図面に記載されているそれぞれの膜、及びそれぞれの領域は説明を容易にするために強調している。
本実施例による製造方法は、例えばＥＰＲＯＭ（Electrically Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable PROM）、フラッシュＥＰＲＯＭ、又はフラッシュＥＥＰＲＯＭなどの不揮発性メモリ装置に適用可能である。以下、実施例ではフラッシュメモリ装置を例として説明する。
【００１２】
図１は本実施例の製造方法により製造されたフラッシュメモリ装置のセルアレイ部を示すレイアウト図である。図２は図１に示したフラッシュメモリ装置のセルアレイ部を示す等価回路図である。
図１に示すようにセルアレイ部は、活性領域１０、フローティングゲートパターン２０、ワードラインとして機能するコントロールゲートパターン３０、ビットラインコンタクトホールパターン６０、ビットラインパターン７０、ソースラインコンタクトホールパターン８０、共通ソースラインパターン９０を有している。
【００１３】
以下、図３〜図８に基づいてフラッシュメモリ装置のセルアレイ領域を製造する方法を説明する。
図３に示すように半導体基板１００上にフィールド酸化膜１１２を形成し、活性領域を限定する。活性領域及びフィールド酸化膜１１２上にゲート酸化膜１１４を９０Å〜１００Å厚さで形成する。ゲート酸化膜１１４上にフローティングゲートを形成するための第１導電膜を形成する。第１導電膜は多結晶シリコン膜を蒸着した後、ドーピング工程を実施して導電性を与える。オキシ塩化燐（ＰＯＣｌ3）デポジット工程又はｎ−型イオン注入工程が使用される。続いて、ビットライン方向へ隣接セルと分離するように第１導電膜をマスクを使用してパターニングする。
【００１４】
フローティングゲート形成用マスクを除去した後、ゲート間絶縁膜を形成する。ゲート間絶縁膜は、酸化膜／窒化膜／酸化膜をそれぞれ厚さ５０〜９０Å／８０〜１２０Å／５０〜６０Åで形成したＯＮＯ膜で構成するのが望ましい。その後、コントロールゲートを形成するための第２導電膜を形成する。第２導電膜は多結晶シリコン膜の単一膜又は多結晶シリコン膜と金属シリサイド膜の二重膜で形成する。さらに、マスクを使用して第２導電膜、ゲート間絶縁膜、及び第１導電膜を順にパターニングし、フローティングゲート１２０、ゲート間絶縁膜１２５、及びコントロールゲート１３０により構成される積層ゲート構造を形成する。
【００１５】
図４に示すように積層ゲートが形成された結果物上にソース及びドレーン領域を形成するためのイオン注入マスク１４０を形成する。マスク１４０はフォトレジスト膜を塗布した後パターニングして形成する。素子の種類によりｎ型又はｐ型不純物１４２をイオン注入マスク１４０を使用して注入し、ドレーン領域１４３及びソース領域１４８を形成する。
【００１６】
図５に示すようにドレーン領域１４３及びソース領域１４８を形成するためのイオン注入用のマスク１４０を除去した後、熱酸化工程を実施し蝕刻損傷防止膜１５０を形成する。蝕刻損傷防止膜１５０はゲート酸化膜１１４、フローティングゲート１２０、ゲート間絶縁膜１２５及びコントロールゲート１３０の露出した表面及び半導体基板１００の全面に形成される。
【００１７】
蝕刻損傷防止膜１５０は、ゲート酸化膜１１４の厚さの２倍以上の厚さで形成するのが望ましい。即ち、２００Å〜３００Åの厚さで形成する。これは、蝕刻損傷防止膜１５０がゲート酸化膜１１４の厚さの２倍以下となると、自己整列ソース蝕刻時、蝕刻損傷防止膜１５０が蝕刻損傷防止機能を発揮せず、ゲート酸化膜１１４が損傷する可能性があるためである。
熱酸化工程の条件は、形成するべき蝕刻損傷防止膜１５０の厚さにより決定される。例えば、湿式酸化工程を使用する場合、８５０℃〜９００℃で１０分〜２０分間熱酸化工程を実施する。乾式酸化工程を使用する場合、８５０℃〜９００℃の温度で２０分〜３０分間熱酸化工程を実施する。
【００１８】
ドレーン領域１４３を被覆しワードラインとして機能するコントロールゲート１３０と平行な方向に隣接のセルのソース領域１４８及びフィールド酸化膜１１２を露出させるために、図６に示すように自己整列ソース蝕刻用マスク１５５は、蝕刻損傷防止膜１５０が形成された結果物上に形成される。
【００１９】
半導体基板１００を露出させるために、自己整列ソース蝕刻用マスク１５５及びコントロールゲート１３０を蝕刻マスクとして使用し、露出したフィールド酸化膜１１２を蝕刻する。
蝕刻損傷防止膜１５０は、フィールド酸化膜１１２にが蝕刻される際にゲート酸化膜１１４、フローティングゲート１２０、ゲート間絶縁膜１２５、及びコントロールゲート１３０の側壁が損傷するのを防止する。
【００２０】
又、蝕刻損傷防止膜１５０は、ソース領域１４８が形成されている活性領域上にも形成されているので、フィールド酸化膜１１２蝕刻時にソース領域１４８が形成されている活性領域が損傷されることも防止する。
図７に示すように、自己整列ソース蝕刻用マスク１５５をそのままイオン注入マスクとして使用し、不純物１５７を注入する。不純物１５７はソース領域１４８を形成する不純物と同一の導電形の不純物を使用する。これにより、コントロールゲート１３０と平行な方向で隣接するセルのソース領域１４８を連結するソースライン拡散層１５８が形成される。
【００２１】
図８に示すように、自己整列ソース蝕刻用マスク１５５を除去した後、積層ゲート構造を十分に被覆するように層間絶縁膜１５９を形成する。層間絶縁膜１５９は高温酸化膜とＢＰＳＧ膜とをそれぞれ５００Å〜１０００Å、４０００Å〜６０００Åで形成した後、８５０℃〜９００℃で１０分〜２０分間リフローして形成する。続いて、層間絶縁膜１５９をパターニングし、ビットラインコンタクトホールとソースラインコンタクトホールとを形成する。このコンタクトホールを埋め込むように導電膜をデポジットした後、エッチバック又は化学機械的ポリシング方法を使用してコンタクトホール内にのみ導電膜を残し、ビットラインプラグ１６０と図示しないソースラインプラグとを形成する。その後、再び導電膜を形成した後、パターニングしてビットラインプラグ１６０と接続するビットライン１７０及び図示しないソースラインプラグと接続する図示しない共通ソースラインを形成する。
プラグを形成せずにコンタクトホールを直接埋め込むビットラインと共通ソースラインが形成できることは勿論である。
【００２２】
【発明の効果】
本発明の製造方法によると、蝕刻損傷防止膜を積層ゲート構造の全表面及び活性領域上に形成した後、自己整列ソース蝕刻工程を進行する。従って、自己整列ソース蝕刻時、積層ゲート構造のソース領域に隣接した側壁領域が損傷されることが防止できる。又、ソース領域が形成されている活性領域が損傷されることも効果的に防止できる。
そして、蝕刻損傷防止膜は熱酸化工程一つの工程で形成するので、絶縁膜を形成した後、これを異方性蝕刻して形成するスペーサ製造工程に比べて製造工程が単純化する。
【図面の簡単な説明】
【図１】本発明の一実施例による不揮発性メモリ装置の製造方法により製造されたフラッシュメモリ装置のセルアレイ部を示す模式図である。
【図２】図１に示したフラッシュメモリ装置の等価回路図である。
【図３】本発明の一実施例によるフラッシュメモリ装置を製造する段階を示す図であって、（Ａ）は図１のＡ−Ａ線に対応する位置で切断した断面図、（Ｂ）は図１のＢ−Ｂ線に対応する位置で切断した断面図を示している。
【図４】本発明の一実施例によるフラッシュメモリ装置を製造する段階を示す図であって、（Ａ）は図１のＡ−Ａ線に対応する位置で切断した断面図、（Ｂ）は図１のＢ−Ｂ線に対応する位置で切断した断面図を示している。
【図５】本発明の一実施例によるフラッシュメモリ装置を製造する段階を示す図であって、（Ａ）は図１のＡ−Ａ線に対応する位置で切断した断面図、（Ｂ）は図１のＢ−Ｂ線に対応する位置で切断した断面図を示している。
【図６】本発明の一実施例によるフラッシュメモリ装置を製造する段階を示す図であって、（Ａ）は図１のＡ−Ａ線に対応する位置で切断した断面図、（Ｂ）は図１のＢ−Ｂ線に対応する位置で切断した断面図を示している。
【図７】本発明の一実施例によるフラッシュメモリ装置を製造する段階を示す図であって、（Ａ）は図１のＡ−Ａ線に対応する位置で切断した断面図、（Ｂ）は図１のＢ−Ｂ線に対応する位置で切断した断面図を示している。
【図８】本発明の一実施例によるフラッシュメモリ装置を製造する段階を示す図であって、（Ａ）は図１のＡ−Ａ線に対応する位置で切断した断面図、（Ｂ）は図１のＢ−Ｂ線に対応する位置で切断した断面図を示している。
【符号の説明】
１０    活性領域パターン
１００    半導体基板
１１２    フィールド酸化膜
１１４    ゲート酸化膜（積層ゲート）
１２０    フローティングゲート（積層ゲート）
１２５    ゲート間絶縁膜（積層ゲート）
１３０    コントロールゲート（積層ゲート）
１４０    イオン注入マスク
１４２    不純物
１４３    ドレーン領域
１４８    ソース領域
１５０    蝕刻損傷防止膜
１５５    自己整列ソース蝕刻用マスク
１５７    不純物
１５８    拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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