(57)【特許請求の範囲】
【請求項１】
メモリセルアレイの不良セルを冗長セルと置き換える時、冗長セルのプログラミングのためのアンチヒューズとプログラミング装置とを有するリペア回路において、
ハーフ電源電圧を供給するハーフ電源電圧供給部と、
前記ハーフ電源電圧供給部に接続されており、プログラミングのための制御信号に基づいて不良セルのプログラミングのためにプログラミング電圧を供給するプログラミング電圧供給部と、
メモリセルのアドレス信号に基づいて接地電位を印加する接地電圧供給部と、
その上部電極が前記ハーフ電源電圧供給部と前記プログラミング電圧供給部とが共通に接続されたノードに接続され、その下部電極が前記接地電圧供給部に接続されたアンチヒューズであって、プログラミング動作が実行された場合には前記プログラミング電圧供給部と前記接地電圧供給部との電圧差によって前記上部電極と前記下部電極との間の誘電体膜を絶縁破壊させてプログラミングされるアンチヒューズと、
前記ノードに接続されており、前記ノードの電圧に基づいて前記アンチヒューズのプログラミングにより出力信号を発生する出力部と、
を具備し、
正常動作時では、前記プログラミング電圧供給部は前記制御信号に基づいて前記プログラミング電圧の前記ノードへの供給を中止し、前記アンチヒューズの前記誘電体膜の状態に応じて前記ハーフ電源電圧または前記接地電位が前記ノードを介して前記出力部へ伝達されることを特徴とする冗長セルのプログラミングのためのアンチヒューズとプログラミング装置とを有するリペア回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特に、半導体メモリ装置の不良セルを冗長セルと置き換える時プログラミング方式が簡単な冗長セルのプログラミングのためのアンチヒューズとプログラミング装置とを有するリペア回路に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置ではサブアレイブロック別にメモリ冗長セルを備えている。例えば、２５６Ｋセルアレイごとに余分の行と列とをあらかじめ備えて、欠陥が発生して不良になったメモリセルを行／列単位で余分のメモリ冗長セルと置き換える。このリペア回路はウェハー製造工程が終了したら、テストを経て不良メモリセルを選び出し、それに該当する冗長セルのアドレス信号に切り替えるプログラミングが内部回路で行われ、これによって実際の使用時不良ラインに該当するアドレスが入力されると、冗長セルのラインに切り替えて選ぶことになる。
【０００３】
このプログラミング方式としては過電流でヒューズを溶かして切り抜く電気ヒューズ方式、レーザービームでヒューズを焼いてしまう方式、レーザービームで接合部を短絡させる方式などがあり、これらの方法の中でレーザーを利用してヒューズを切り抜く方式が単純と確実で、かつレイアウトも容易で頻繁に使っている。
【０００４】
【発明が解決しようとする課題】
しかし、レーザー方式のプログラミング方式では別途の不良セルを冗長セルと置き換えるために高価のレーザー装備を利用するリペア工程が必要とし、製造工程中に付加的なヒューズウィンドー工程を実施してヒューズを切り抜くべき部分にレーザーを照らしてプログラミングを行うパッシベーション工程を実施するためリペア工程が複雑で、かつ面倒な問題点がある。
【０００５】
本発明の目的は誘電体膜のスレッショルド電圧を利用して不良セルを冗長セルと容易に置き換えることによって高価なレーザー装備を使用しないでメモリ装置の収率及び信頼性を向上させることができる冗長セルのプログラミングのためのアンチヒューズとプログラミング装置とを有するリペア回路を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するため、本発明に係るリペア回路は、メモリセルアレイの不良セルを冗長セルと置き換える時、冗長セルのプログラミングのためのアンチヒューズとプログラミング装置とを有するリペア回路において、ハーフ電源電圧を供給するハーフ電源電圧供給部と、前記ハーフ電源電圧供給部に接続されており、プログラミングのための制御信号に基づいて不良セルのプログラミングのためにプログラミング電圧を供給するプログラミング電圧供給部と、メモリセルのアドレス信号に基づいて接地電位を印加する接地電圧供給部と、その上部電極が前記ハーフ電源電圧供給部と前記プログラミング電圧供給部とが共通に接続されたノードに接続され、その下部電極が前記接地電圧供給部に接続されたアンチヒューズであって、プログラミング動作が実行された場合には前記プログラミング電圧供給部と前記接地電圧供給部との電圧差によって前記上部電極と前記下部電極との間の誘電体膜を絶縁破壊させてプログラミングされるアンチヒューズと、前記ノードに接続されており、前記ノードの電圧に基づいて前記アンチヒューズのプログラミングにより出力信号を発生する出力部と、を具備し、正常動作時では、前記プログラミング電圧供給部は前記制御信号に基づいて前記プログラミング電圧の前記ノードへの供給を中止し、前記アンチヒューズの前記誘電体膜の状態に応じて前記ハーフ電源電圧または前記接地電位が前記ノードを介して前記出力部へ伝達されることを特徴とする。
【００１０】
本発明に係る冗長セルのプログラミングのためのアンチヒューズとプログラミング装置とを有するリペア回路及びアンチヒューズ製造方法によれば、アンチヒューズはプログラミング時上部電極と下部電極との間に印加される電圧差によって前記下部電極のスペーサーと接合されると共に、前記誘電体膜が絶縁破壊されることによって二つの電極は短絡状態になる。また、本発明のアンチヒューズは下部電極の外側部分に高い尖点のスペーサーを有するので誘電体膜の破壊電圧より低い電圧であっても冗長セルのプログラミングが可能である。
【００１１】
【発明の実施の形態】
以下、図面を参照しながら本発明の好ましい実施の形態（以下、実施形態とする）を詳細に説明する。図１は本発明の一実施形態による冗長セルのプログラミングのためのアンチヒューズを有するリペア回路のプログラミング装置を示す回路図である。
【００１２】
本発明のリペア回路は駆動信号Ａに基づいてハーフ電源電圧（１／２Ｖｃｃ）を印加するハーフ電源電圧供給部１０と、アドレス信号Ａｄｄｒ１、…、ＡｄｄｒＮに基づいて接地電位を印加する複数個のＮ型ＭＯＳトランジスタＮＴ１、…、ＮＴＮを有する接地電圧供給部３０と、不良セルを冗長セルと置き換えるためのプログラミング制御信号Ｐｇｍｂに基づいてプログラミング電圧Ｖｅｘｔを供給するプログラミング電圧供給部４０と、前記ハーフ電源電圧供給部１０の出力端子にその上部電極２８が接続されており、前記接地電圧供給部３０のＮ型ＭＯＳトランジスタＮＴ１、…、ＮＴＮのそれぞれのドレインにその下部電極２３が接続されたアンチヒューズ２０と、前記ハーフ電源電圧供給部１０の出力端子とアンチヒューズ２０及びプログラミング電圧供給部４０の出力端子が共通で接続されたノードＦに接続され、かつアンチヒューズのプログラミングされた状態により出力信号Ｖｒｅｐを発生する出力部５０とから構成される。
【００１３】
ここで、前記電源電圧供給部１０は基板に電源電圧Ｖｃｃを印加すると共に、ドレインにハーフ電源電圧（１／２Ｖｃｃ）を印加するＰ型ＭＯＳトランジスタから構成されており、前記プログラミング電圧供給部４０はドレイン及び基板にプログラミング電圧Ｖｅｘｔを印加するＰ型ＭＯＳトランジスタＰＴ１とそのゲートが前記Ｐ型ＭＯＳトランジスタＰＴ１のゲートに接続されているＮ型ＭＯＳトランジスタＮＴとから構成されている。前記出力部５０は、ドレイン及び基板に電源電圧Ｖｃｃを印加し、かつゲートに出力信号Ｖｒｅｐを印加する第１のＰ型ＭＯＳトランジスタＰＴ２と、前記第１のＰ型ＭＯＳトランジスタＰＴ２の出力端子にそのゲートが共通で接続され、かつ電源電圧Ｖｃｃと接地電圧との間に直列に接続された第２のＰ型ＭＯＳトランジスタＰＴ３とＮ型ＭＯＳトランジスタＮＴとから構成されている。
【００１４】
図２は本発明に係るプログラミング装置とアンチヒューズとを有するリペア回路を含んでいる半導体装置を示した垂直断面図である。この図面には、シリコン基板のＮウェル２及びＰウェル４の各々にゲート導電層１２、３２、スペーサー１４、３４と不純物注入領域１６、３６が形成されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタと、電気的な絶縁のためのトランジスタの上面に形成した層間絶縁膜６２、６４内のコンタクトホールを通じて前記Ｎ型ＭＯＳトランジスタの不純物注入領域３６、例えばドレイン領域に接続され、その外側部分には内側部分２２より高い尖点のスペーサー２４を有する下部電極２３と、前記下部電極２３の上部に形成された誘電体膜２６と、前記誘電体膜２６の上部に形成された上部電極２８とを有するアンチヒューズが示している。また、Ｐ型ＭＯＳトランジスタのドレイン領域１６及びアンチヒューズの上部電極２８の各々にプラグ１８、２９と接続される金属配線７０に接合されている。
【００１５】
以下、図１と図２とを参照して、このように構成された本発明に係るリペア回路の動作を説明する。
【００１６】
アンチヒューズ２０のプログラミング時、ハーフ電源電圧供給部１０は駆動信号Ａの高レベルによりオフ状態である。この時、アンチヒューズ２０はハーフ電源電圧供給部１０からハーフ電源電圧（１／２Ｖｃｃ）が印加されない状態でプログラミング電圧供給部４０における不良セルのプログラミングのための制御信号Ｐｇｍｂが高レベルから低レベルに移すことによって、Ｐ型ＭＯＳトランジスタＰＴ１はターンオンになって上部電極２８にプログラミング電圧Ｖｅｘｔが印加される。次に、前記アンチヒューズ２０はアドレス信号Ａｄｄｒ１…ＡｄｄｒＮの高レベルで複数個のＮ型ＭＯＳトランジスタＮＴ１…ＮＴＮがターンオンになることによって下部電極２３に接地電圧が印加される。これによって、前記アンチヒューズ２０は上部電極２８と下部電極２３との間の大きい電圧差により膜質が最も弱い尖点のスペーサー２４近辺にある誘電体膜２６が絶縁破壊されるため二つの電極２８、２３は抵抗性短絡状態になる。
【００１７】
また、本発明のリペア回路は、正常動作時プログラミング電圧供給部４０における不良セルのプログラミングのための制御信号Ｐｇｍｂが高レベルを維持することによってプログラミング電圧Ｖｅｘｔの供給が中止され、かつハーフ電源電圧供給部１０の駆動信号Ａが高レベルから低レベルに移すことによって共通で接続されたノードＦの電圧を充電させる。次に、アドレス信号Ａｄｄｒ１…ＡｄｄｒＮが入力される。この時、アンチヒューズ２０が既にプログラミングされた状態である場合、共通で接続されたノードＦの電圧は低レベルに移して出力部５０に印加されることによって出力信号Ｖｒｅｐは高レベルになり、まだプログラミングされなかった場合には共通で接続されたノードＦ電圧、ハーフ電源電圧（１／２Ｖｃｃ）がそのまま出力部５０に印加されることによって出力信号Ｖｒｅｐは低レベルになる。
【００１８】
図３ないし図１０は本発明に係るアンチヒューズを有する半導体装置を形成するための製造方法を順序に示す図である。
【００１９】
本発明の製造方法では通常のＤＲＡＭ製造工程中で実施する。まず、図３に示したようにシリコン基板にＮウェル２及びＰウェル４を形成し、これらのウェル２、４を互いに分離する素子分離領域６を形成する。次に、それぞれのウェル２、４の上部にはゲート導電層１２、３２及びスペーサー１４、３４を有するゲート電極を形成し、前記ゲート電極のエッジ近辺には前記ウェルと異なる導電型不純物を注入して不純物注入領域１６、３６、例えばソース／ドレイン領域を形成してＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを完成する。
【００２０】
次に、前記トランジスタを含んだ基板の上部に絶縁膜６２を蒸着する。図４に示したようにＮ型ＭＯＳトランジスタのソース領域に接続するための接地ライン３８を形成した後、前記結果物の上部に下部層間絶縁膜６４を形成する。そして、前記Ｎ型ＭＯＳトランジスタのゲートがターンオンになった時、キャリアを充電する下部電極の領域確保のためのマスキングかつエッチング工程を実施して前記Ｎ型ＭＯＳトランジスタのドレイン領域が露出されるように前記下部層間絶縁膜６４及び絶縁膜６２を順次蝕刻してコンタクトホール６５を形成する。
【００２１】
次に、図５に示したように前記コンタクトホール６５を含んだ層間絶縁膜６４の全面に不純物が注入されたポリシリコン層２２を利用して前記コンタクトホール６５を完全に埋めるように形成した後、前記ポリシリコン層２２の全面に絶縁膜６６を形成する。
【００２２】
そして、図６に示したように前記アンチヒューズの下部電極の一部を定義するための写真工程を実施して前記絶縁膜６６の上面にフォトレジストパターン６７を形成する。
【００２３】
次に、エッチング工程を実施して前記パターン６７に整列するように前記順次積層された絶縁膜６６及びポリシリコン層２２をパターニングして、図７に示したように下部電極の一部を定義するパターン２２、６６を形成する。そして、前記フォトレジストパターン６７を除去した後、前記結果物の全面に導電層としての不純物が注入されたポリシリコン層２４を形成する。
【００２４】
その後、図８に示したようにドライエッチング工程を実施して前記ポリシリコン層２４をエッチングすることによって、前記下部電極のパターン２２、６６の外側面にスペーサー２４が形成されることになる。
【００２５】
図９に示したように前記下部電極のパターン２２、６６を成す絶縁膜６６のみを除去することによって、外側部分には内側部分より高い尖点のスペーサー２４を有する下部電極２３が形成される。次に、前記下部電極２３の上面に誘電体としての酸化膜２６を形成し、この時の厚さは３０〜１００Åとする。そして、前記酸化膜２６の上面に不純物が注入されたポリシリコン層２８を形成する。
【００２６】
次に、マスキングかつエッチング工程を実施して前記順次積層されたポリシリコン層２８及び酸化膜２６をパターニングして、上部電極２８と誘電体膜２６とを形成する。
【００２７】
以後、図１０に示したように前記上部電極２８と下部層間絶縁膜６４との上面に上部層間絶縁膜６７、６８を形成した後に、配線工程を実施して上部電極２８とＰ型ＭＯＳトランジスタのソース領域と各々接合されるプラグ１８、２９及びこのプラグを接続する金属配線７０を形成する。
【００２８】
【発明の効果】
これらの工程順序による本発明は、既存のＤＲＡＭ工程の進行中で特に正常なＤＲＡＭのキャパシタ工程を経る間に不良セルを冗長セルと置き換えるようにプログラミングできるアンチヒューズを形成することによって、製造工程が単純になる。前述したように、本発明はアンチヒューズを有するリペア回路を冗長バンクセルに置いてパッケージ工程以後や顧客の使用途中でも必要時にはいつでもリペアが可能であるという長所を持っている。
【００２９】
また、下部電極の尖点部位であるスペーサーと接合される誘電体膜へ電流を印加して絶縁破壊させることによって、簡単にプログラムできるアンチヒューズの具現が可能である。
【００３０】
それゆえ、本発明はリペア用レーザー装備を使用しなくてもプログラミング電圧または誘電体膜の破壊電圧より低い電圧でプログラミングが可能である。
【００３１】
したがって、本発明の製造工程はＤＲＡＭのキャパシタ工程の中でスペーサー工程を追加してアンチヒューズを形成するため別途の追加工程が要らないので工程の単純化を実現することができる。
【図面の簡単な説明】
【図１】  本発明に係る冗長セルのプログラミングのためのアンチヒューズを有するリペア回路のプログラミング装置を示す一実施形態の回路図である。
【図２】  図１に示したリペア回路のプログラミング装置を示す垂直断面図である。
【図３】  本発明に係るアンチヒューズを有する半導体装置を形成するための製造方法を説明する図である。
【図４】  本発明に係るアンチヒューズを有する半導体装置を形成するための製造方法を説明する図である。
【図５】  本発明に係るアンチヒューズを有する半導体装置を形成するための製造方法を説明する図である。
【図６】  本発明に係るアンチヒューズを有する半導体装置を形成するための製造方法を説明する図である。
【図７】  本発明に係るアンチヒューズを有する半導体装置を形成するための製造方法を説明する図である。
【図８】  本発明に係るアンチヒューズを有する半導体装置を形成するための製造方法を説明する図である。
【図９】  本発明に係るアンチヒューズを有する半導体装置を形成するための製造方法を説明する図である。
【図１０】  本発明に係るアンチヒューズを有する半導体装置を形成するための製造方法を説明する図である。
【符号の説明】
１０  ハーフ電源電圧供給部、２０  アンチヒューズ、２３  下部電極、２４スペーサ、２６  誘電体膜、２８  上部電極、３０  接地電圧供給部、４０  プログラミング電圧供給部、５０  出力部、６２  層間絶縁膜、６４  層間絶縁膜、６５  コンタクトホール、６７  パターン、７０  金属配線。
【図１】
0004031821.tif 000002
【図２】
0004031821.tif 000003
【図３】
0004031821.tif 000004
【図４】
0004031821.tif 000005
【図５】
0004031821.tif 000006
【図６】
0004031821.tif 000007
【図７】
0004031821.tif 000008
【図８】
0004031821.tif 000009
【図９】
0004031821.tif 000010
【図１０】
0004031821.tif 000011