(57)【特許請求の範囲】
【請求項１】
複数の集積回路のためのテスト装置において、
一つのテストデータセットを蓄積するためのテストデータメモリと、
前記一つのテストデータセットを複数コピーし、前記複数の集積回路をテストするためのデータセットを生成する複数のテストデータコピーユニットを含むテストデータコピー装置とを具備し、
前記テストデータコピー装置は、特定のテストデータコピーユニットと特定の集積回路との間に１対１の関係が存在するように、前記複数のテストデータコピーユニットが前記複数の集積回路と同数であり、このテストデータコピーユニットに前記一つのテストデータセットを同時に各々コピーして前記複数の集積回路の中の対応する集積回路に提供するとともに、
前記コピーされた複数のテストデータセットを、前記集積回路のための十分な信号レベルを有する入力データセットに変換し、前記複数の集積回路の入力端子に伝送する駆動装置と、
受信した入力データセットに応答して前記集積回路が発生する出力信号に基づいて、前記集積回路を評価する評価装置とを具備したことを特徴とする複数の集積回路のためのテスト装置。
【請求項２】
請求項１に記載の複数の集積回路のためのテスト装置において、
前記駆動装置の発生する前記入力データセットの信号レベルを設定するためのアナログユニットを具備したことを特徴とするテスト装置。
【請求項３】
請求項１に記載の複数の集積回路のためのテスト装置において、
前記評価装置は、各集積回路の発生した出力信号を基準データと比較し、各比較結果に基づいて比較結果信号を発生する１又は２以上の比較ユニットと、前記比較結果信号に基づいて各集積回路を評価するコントローラーとを具備したことを特徴とするテスト装置。
【請求項４】
請求項１に記載の複数の集積回路のためのテスト装置において、
前記複数の集積回路各々はＮ（Ｎは正の整数）個の入力端子を含み、
前記テストデータメモリはＮ個のメモリユニットを含み、
各メモリユニットは前記集積回路の入力端子に対応する前記テストデータセットの一部を蓄積することを特徴とするテスト装置。
【請求項５】
請求項４に記載の複数の集積回路のためのテスト装置において、
前記テストデータコピーユニットはＮ個のバッファを含み、
各バッファは対応するメモリユニットから受信した前記テストデータセットの一部をホールドすることを特徴とするテスト装置。
【請求項６】
請求項５に記載の複数の集積回路のためのテスト装置において、
前記駆動装置は、複数の駆動ユニットをさらに含み、
前記駆動ユニットは、対応するテストデータコピーユニットのコピーしたデータセットを受信し、前記集積回路のための十分な信号レベルを有する入力データセットに変換し、前記入力データセットを対応する集積回路に伝送することを特徴とするテスト装置。
【請求項７】
請求項６に記載の複数の集積回路のためのテスト装置において、
各駆動ユニットは、前記Ｎ個のバッファのうちの一つに連結され、前記連結されたバッファから出力されるテストデータセットの一部を入力信号に変換するＮ個のサブ駆動ユニットを含み、
前記入力データセットは前記Ｎ個のバッファの入力信号を含み、
前記駆動ユニットは、前記集積回路の対応する入力端子に各サブ駆動回路の前記入力信号を出力することにより、前記入力データセットを対応する集積回路に伝送することを特徴とするテスト装置。
【請求項８】
請求項６に記載の複数の集積回路のためのテスト装置において、
各々が対応する集積回路からの出力信号を受信し、当該出力信号と基準データとを比較して比較結果信号を発生する複数の比較ユニットと、
前記比較結果信号に基づいて前記集積回路を評価するコントローラと
を含むことを特徴とするテスト装置。
【請求項９】
請求項１に記載の複数の集積回路のためのテスト装置において、前記複数の集積回路各々を同時にテストすることを特徴とするテスト装置。
【請求項１０】
各々がＮ（Ｎは正の整数）個の入力端子を有するＭ（Ｍは正の整数）個の集積回路を同時にテストするための装置において、
一つのテストデータセットを蓄積するＮ個のメモリユニットを含むテストデータメモリセットと、
前記一つのテストデータセットをＭ個コピーし、前記複数の集積回路をテストするためのＭ個のテストデータセットを生成するＭ個のテストデータコピーユニットを含むテストデータコピー装置とを備え、
前記テストデータコピー装置は、特定のテストデータコピーユニットと特定の集積回路との間に１対１の関係が存在するように、前記各テストデータコピーユニットに前記一つのテストデータセットを同時に各々コピーし、Ｍ個の集積回路のうち対応する集積回路のためのデータセットを生成するとともに、
前記生成されたデータセットを、前記集積回路のための十分な信号レベルを有する入力データセットに変換し、前記入力データセットを前記集積回路の入力端子に伝送する駆動装置と、
前記入力データセットに応答して前記集積回路が発生した出力信号に基づいて前記集積回路を評価するための評価装置とを具備することを特徴とするテスト装置。
【請求項１１】
請求項１０に記載のテスト装置において、
各テストデータコピーユニットは、対応するメモリユニットから受信した前記テストデータセットの一部をホールドするＮ個のバッファと、
各バッファにホールドされた前記テストデータセットの一部を出力することにより、前記コピーされたテストデータセットを出力するテストデータコピーユニットと
を具備することを特徴とするテスト装置。
【請求項１２】
請求項１０に記載のテスト装置において、
前記駆動装置はＭ個の駆動ユニットを含み、
前記Ｍ個の駆動ユニットは、
対応するテストデータコピーユニットからコピーされたデータセットを受信し、
前記集積回路のための十分な信号レベルを有する前記入力データセットに変換し、前記入力データセットを対応する集積回路に提供することを特徴とするテスト装置。
【請求項１３】
請求項１２に記載のテスト装置において、
各駆動ユニットは、Ｎ個のバッファのうちの一つに連結され、各々が前記連結されたバッファから出力される前記テストデータセットの一部を入力信号に変換するＮ個のサブ駆動ユニットを含み、
前記入力データセットはＮ個のバッファの入力信号を含み、
前記駆動ユニットは各サブ駆動ユニットの入力信号を集積回路の対応する入力端子に出力することにより、前記入力データセットを対応する集積回路に伝送することを特徴とするテスト装置。
【請求項１４】
請求項１０に記載のテスト装置において、
前記評価装置は、各々が対応する集積回路からの出力信号を受け入れるＭ個の比較ユニットと、コントローラーとを備え、
前記比較ユニットは、対応する駆動ユニットからの前記入力データセットに応答して前記集積回路が発生する出力信号と、基準データとを比較して比較結果信号を発生し、
前記コントローラーは、前記比較結果信号に基づいて各集積回路を評価することを特徴とするテスト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路をテストするための装置に関するものであり、より具体的には、複数の半導体集積回路を並列にテストするテスト装置に関するものである。
【０００２】
【従来の技術】
一般的に、半導体集積回路を製造するプロセスは、半導体集積回路が正常的に動作するか否かを検査し、どのような部分が間違うかを調査するためのテスト段階を含む。
【０００３】
テスト段階で使用されるテスト装置には、一回に一つの半導体集積回路をテストすることができるシングルテスト装置と一回に多数の半導体集積回路を同時にテストすることができる並列テスト装置とがある。並列テスト装置は多数の集積回路を同時にテストすることができるので、大量の生産時に、非常に有用に使用することができる。このような並列テスト装置は、特許文献１や特許文献２などに開示されている。
【０００４】
図１は並列テスト装置の一例を示す図面である。
【０００５】
図１を参照すると、テスト装置１は、テスト対象集積回路（ＤＵＴ０−ＤＵＴｎ）に各々対応し、対応するテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎをテストするためのテストデータＴ＿ＤＡＴＡ０−Ｔ＿ＤＡＴＡｎを各々蓄積するメモリセットＭＳＯ−ＭＳｎ、前記メモリセットＭＳＯ−ＭＳｎから出力されるテストデータＴ＿ＤＡＴＡ０−Ｔ＿ＤＡＴＡｎを各テスト対象集積回路ＤＵＴＯ−ＤＵＴｎの入力端子ＩＮ０−ＩＮ３に伝達する駆動回路３０、前記駆動回路３０を制御するためのタイミングコントローラ５０、ウェーブ発生器６０及びアナログユニット７０、テスト対象集積回路ＤＵＴＯ−ＤＵＴｎに各々対応し、対応するテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎの出力端子ＯＵＴ０−ＯＵＴ３から出力される信号を予め設定された期待値（期待データ）と比較し、比較結果信号を出力する比較器Ｃ０−Ｃｎ、そしてテスト装置１に備えられた構成要素を制御するためのコントローラ１０を含む。ここで、前記テスト対象集積回路ＤＵＴ０−ＤＵＴｎ各々は四つの入力端子ＩＮ０−ＩＮ３と四つの出力端子ＯＵＴ０−ＯＵＴ３を有することと仮定する。
【０００６】
前記メモリセットＭＳ０−ＭＳｎ各々は対応するテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎに備えられた入力端子ＩＮ０−ＩＮ３に各々対応する四つのメモリＭ０−Ｍ３を含む。前記メモリＭ０−Ｍ３各々は対応するテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎの入力端子に入力されるテストデータＴ−ＤＡＴＡ０−Ｔ＿ＤＡＴＡｎを蓄積する。
【０００７】
前記駆動回路３０は前記テスト対象集積回路ＤＵＴＯ＿ＤＵＴｎに各々対応するサブ駆動回路ＳＤ０−ＳＤｎを含む。前記サブ駆動回路ＳＤ０−ＳＤｎ各々は対応するテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎの入力端子ＩＮ０−ＩＮ３に各々対応するドライバＤ０−Ｄ３を含む。
【０００８】
上述のように構成される従来のテスト装置１は次のように動作する。先ず、コントローラ１０の制御に応答してメモリセットＭＳ０−ＭＳｎ各々のメモリＭ０−Ｍ３に蓄積されたテストデータＴ＿ＤＡＴＡ０−Ｔ＿ＤＡＴＡｎが出力される。
【０００９】
メモリセットＭＳ０−ＭＳｎからのテストデータＴ＿ＤＡＴＡ０−Ｔ＿ＤＡＴＡｎはサブ駆動回路ＳＤ０−ＳＤｎに各々提供される。すなわち、メモリセットＭＳ０から出力されるテストデータＴ＿ＤＡＴＡ０は、サブ駆動回路ＳＤ０に提供され、メモリセットＭＳ１から出力されるテストデータＴ＿ＤＡＴＡ１はサブ駆動回路ＳＤ１に提供され、そしてメモリセットＭＳｎから出力されるテストデータＴ＿ＤＡＴＡｎはサブ駆動回路ＳＤｎに提供される。サブ駆動回路ＳＤ０−ＳＤｎはタイミングコントローラ５０、ウェーブ発生器６０、そしてアナログユニット７０の制御に応答してメモリセットＭＳ０−ＭＳｎから入力されたテストデータＴ＿ＤＡＴＡ０−Ｔ＿ＤＡＴＡｎをテスト対象集積回路ＤＵＴＯ−ＤＵＴｎの入力端子ＩＮ０−ＩＮ３に提供する。
【００１０】
前記タイミングコントローラ５０はサブ駆動回路ＳＤ０−ＳＤｎに各々備えられたドライバＤ０−Ｄ３の信号出力タイミングを制御する。前記ウェーブ発生器６０はサブ駆動回路ＳＤ０−ＳＤｎに各々備えられたドライバＤ０−Ｄ３から出力される信号の波形を設定する。そしてアナログユニット７０はサブ駆動回路ＳＤ０−ＳＤｎに各々備えられたドライバＤ０−Ｄ３から出力される信号のレベル及び比較器Ｃ０−Ｃｎの期待値を設定する。
【００１１】
各テスト対象集積回路ＤＵＴＯ−ＤＵＴｎは対応するサブ駆動回路ＳＤ０−ＳＤｎから出力されるテストデータＴ＿ＤＡＴＡ０−ＤＡＴＡｎを受け入れ、テスト結果を出力端子ＯＵＴ０−ＯＵＴ３に出力する。
【００１２】
比較器Ｃ０−Ｃｎは対応する各テスト対象集積回路ＤＵＴＯ＿ＤＵＴｎの出力端子ＯＵＴ０−ＯＵＴ３から出力される信号を前記期待値と比較し、比較結果信号を出力する。例えば、テスト対象集積回路ＤＵＴＯ＿ＤＵＴｎの出力端子ＯＵＴ０−ＯＵＴ３から出力される信号と基準値が一致する時（すなわち、対応するテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎが正常的に動作する時）に、前記比較結果信号はローレベルであり、対象集積回路ＤＵＴ０−ＤＵＴｎの出力端子ＯＵＴ０−ＯＵＴ３から出力される信号と基準値が一致しない時（すなわち、対応するテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎが正常的に動作しない時）に、前記比較結果信号はハイレベルになる。
【００１３】
一般的に、テスト装置で並列にテストされるテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎは全部同一の回路構成を有し、同一の入／出力端子を有する。したがって、テスト対象集積回路ＤＵＴＯ＿ＤＵＴｎが正常的に動作するか否かをテストするのに必要なテストデータやはり同一でも良い。ところで、図１に示したような従来のテスト装置１はテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎ各々に別個のメモリセットＭＳ０−ＭＳｎを備えている。このようなテスト装置１はテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎの個数ほどのメモリセットが必要であるので、テスト装置１のサイズが大きくなるだけではなく、増加するメモリセットの個数ほどテスト装置１の製作費用も増加する。さらに、メモリセットの個数が増加すれば、コントローラ１０がメモリセットＭＳ０−ＭＳｎのメモリＭ０−Ｍ３に蓄積されたデータを読み出すのに所要される制御時間（すなわち、パターンローディング時間）が増加する問題点があった。
【００１４】
【特許文献１】
特開１９９９−６２２１１公報
【特許文献２】
特開２０００−１７２３８公報
【００１５】
【発明が解決しようとする課題】
本発明の目的は、一つのメモリセットを利用して複数のテスト対象集積回路ＤＵＴＯ＿ＤＵＴｎをテストすることができるテスト装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明によるテスト装置は、複数の集積回路をテストするための装置であり、一つのテストデータセットを蓄積するためのテストデータメモリ、及び一つのテストデータセットを前記複数の集積回路をテストするために使用される複数のコピーされたデータセットとしてコピーする複数のテストデータコピーユニットを含むテストデータコピー装置を具備し、このテストデータコピー装置は、特定のテストデータコピーユニットと特定の集積回路との間に１対１の関係が存在するように複数のテストデータコピーユニットが複数の集積回路と同数でありこのテストデータコピーユニットに一つのテストデータセットを同時に各々コピーして複数の集積回路の中の対応する集積回路に提供するとともに、コピーされた複数のテストデータセットを集積回路のための十分な信号レベルを有する入力データセットに変換して複数の集積回路の入力端子に伝送する駆動装置と、受信した入力データセットに応答して集積回路が発生する出力信号に基づいて集積回路を評価する評価装置とを具備する。
【００１８】
前記テストデータコピー装置は、前記駆動装置によって発生される前記入力データセットの信号レベルを設定するためのアナログユニットをさらに含むことが望ましい。そして、前記評価装置は、各集積回路から発生された出力信号を基準データと比較し、各比較結果に基づいて比較結果信号を発生する１又は２以上の比較ユニット、そして前記比較結果信号に基づいて各集積回路を評価するコントローラを含むことが望ましい。
【００２０】
前記複数の集積回路各々は、Ｎ（Ｎは正の整数）個の入力端子を含み、前記テストデータメモリはＮメモリユニットを含み、各メモリユニットは前記集積回路の入力端子に対応する前記テストデータセットの一部を蓄積するように構成されることが好ましい。
【００２１】
前記テストデータコピーユニットはＮ個のバッファを含み、前記各バッファは対応するメモリユニットから受信された前記テストデータセットの一部をホールドするように構成されることが望ましい。
【００２２】
前記駆動装置は、複数の駆動ユニットをさらに含み、前記駆動ユニットは対応するテストデータコピーユニットからコピーされたデータセットを受信し、受信されたコピーされたデータセットを入力データセットに変換するように構成され、前記入力データセットは前記集積回路のための十分な信号レベルを有し、前記駆動回路は、前記入力データセットが対応する集積回路に伝送されるように構成されることが望ましい。
【００２３】
前記各駆動ユニットは、Ｎ個のバッファのうちの一つに連結され、前記連結されたバッファから出力されるテストデータセットの一部を入力信号に変換するように構成されるＮ個のサブ駆動ユニットを含み、前記入力データセットは前記Ｎ個のバッファの入力信号を含み、前記駆動ユニットは、前記集積回路の対応する入力端子に各サブ駆動回路の前記入力信号を出力することにより、前記入力データセットを対応する集積回路に伝送することが望ましい。
【００２４】
この実施形態において、各々が対応する集積回路からの出力信号を受信するように構成される複数の比較ユニットと、前記比較ユニットは前記受信された出力信号と基準データとを比較し、比較結果信号を発生し、前記発生された比較結果信号に基づいて前記集積回路を評価するコントローラを含むことが望ましい。
【００２５】
前記複数の集積回路各々は同時にテストされることが望ましい。
また、本発明のテスト装置の他の実施形態としては、各々がＮ（Ｎは正の整数）個の入力端子を有するＭ（Ｍは正の整数）個の集積回路を同時にテストするための装置であり、一つのテストデータセットを蓄積するためのＮ個のメモリユニットを含むテストデータメモリセットと、一つのテストデータセットをＭ個コピーして複数の集積回路をテストするために使用されるＭ個のコピーされたデータセットにコピーするＭ個のテストデータコピーユニットを含むテストデータコピー装置とを備え、このテストデータコピー装置は、特定のテストデータコピーユニットと特定の集積回路との間に１対１の関係が存在するように各テストデータコピーユニットに一つのテストデータセットを同時に各々コピーしてＭ個の集積回路のうち対応する集積回路のためのデータセットを生成するとともに、生成されたデータセットを集積回路のための十分な信号レベルを有する入力データセットに変換してこの入力データセットを集積回路の入力端子に伝送する駆動装置と、入力データセットに応答して集積回路から発生した出力信号に基づいて集積回路を評価するための評価装置とを具備する。
【００２７】
各テストデータコピーユニットは、対応するメモリユニットから受信された前記テストデータセットの一部をホールドするためのＮ個のバッファ、及び各バッファにホールドされた前記テストデータセットの一部を出力することによって、前記コピーされたテストデータセットを出力するテストデータコピーユニットを含むことが望ましい。
【００２８】
前記駆動装置はＭ個の駆動ユニットを含み、前記Ｍ個の駆動ユニットは対応するテストデータユニットからのコピーされたデータセットを受信し、前記受信されたコピーされたデータセットを入力データセットに変換し、前記入力データセットは前記集積回路のための十分な信号レベルを有し、各駆動ユニットは前記入力データセットを対応する集積回路に提供するように構成されることが望ましい。
【００２９】
各駆動ユニットは、Ｎ個のバッファのうちの一つに連結され、各々が前記連結されたバッファから出力される前記テストデータセットの一部を入力信号に変換するように構成されるＮ個のサブ駆動ユニットを含み、前記入力データセットはＮ個のバッファの入力信号を含み、前記駆動ユニットは各サブ駆動ユニットの入力信号を集積回路の対応する入力端子に出力することにより、前記入力データセットを対応する集積回路に伝送することが望ましい。
【００３０】
前記評価装置は、各々が対応する集積回路からの出力信号を受け入れるように構成されたＭ比較ユニットを含み、前記出力信号は、対応する駆動ユニットからの前記入力データセットに応答して前記集積回路によって発生され、前記比較ユニットは比較結果信号を発生するために前記受信された出力信号を基準データと比較し、前記比較結果信号に基づいて各集積回路を評価するコントローラーを含むことが望ましい。
【００３１】
本発明の半導体集積回路のためのテスト装置は、ただ一つのメモリセットに蓄積されたテストデータを使用して複数の半導体集積回路を並列にテストすることができる。したがって、テスト対象集積回路の個数に比例した個数のメモリセットを要求した従来のテスト装置に比べてテスト装置の生産費用を減らすことができる。
【００３２】
【発明の実施の形態】
以下、本発明の望ましい実施形態を、添付した図２を参照して詳細に説明する。
【００３３】
図２は本発明の望ましい実施形態による半導体集積回路のためのテスト装置の構成を示す図面である。図２を参照すると、本発明のテスト装置１００は、テスト装置１００に対する全般的な制御を遂行するコントローラ１１０、テストデータＴ＿ＤＡＴＡを蓄積する一つのメモリセット１２０、メモリセット１２０から出力されるテストデータＴ＿ＤＡＴＡを受け入れて複数のサブテストデータＳ＿ＤＡＴＡ０−Ｓ＿ＤＡＴＡｎを生成するサブテストデータ生成器１３０、サブテストデータ生成器１３０からのサブテストデータＳ＿ＤＡＴＡ０−Ｓ＿ＤＡＴＡｎを受け入れてテスト対象集積回路ＤＵＴ０−ＤＵＴｎの入力端子ＩＮ０−ＩＮ３に提供するのに適する信号に変換して出力する駆動回路１４０、テスト対象集積回路ＤＵＴ０−ＤＵＴｎの出力端子ＯＵＴ０−ＯＵＴ３から出力される信号を期待値（期待データ）と比較し、比較結果信号を各々出力する比較器Ｃ０−Ｃｎ、駆動回路１４０を制御するタイミングコントローラ１６０、ウェーブ発生器１７０、及びアナログユニット１８０を含む。ここで、前記テスト対象集積回路ＤＵＴ０−ＤＵＴｎ各々は四つの入力端子ＩＮ０−ＩＮ３と四つの出力端子ＯＵＴ０−ＯＵＴ３を有することと仮定する。
【００３４】
このようなテスト装置１００に構成された各構成要素の具体的な構成及び動作は次の通りである。メモリセット１２０は各テスト対象集積回路ＤＵＴ０−ＤＵＴｎの入力端子の個数と同一である四つのメモリＭ０−Ｍ３を含み、各メモリＭ０−Ｍ３は各テスト対象集積回路ＤＵＴ０−ＤＵＴｎの対応する入力端子に提供されるテストデータ（またはテストパターン）を蓄積する。例えば、メモリＭ０はテスト対象集積回路ＤＵＴ０−ＤＵＴｎの同一の入力端子ＩＮ０に提供されるデータを蓄積し、メモリＭ１はテスト対象集積回路ＤＵＴ０−ＤＵＴｎの同一の入力端子ＩＮ１に提供されるデータを蓄積し、メモリＭ２はテスト対象集積回路ＤＵＴ０−ＤＵＴｎの同一の入力端子ＩＮ２に提供されるデータを蓄積し、そしてメモリＭ３はテスト対象集積回路ＤＵＴ０−ＤＵＴｎの同一の入力端子ＩＮ３に提供されるデータを蓄積する。前記メモリＭ０−Ｍ３に蓄積されるデータは例えば、クロック信号、リセット信号、入／出力制御信号及びテストデータなどである。
【００３５】
サブテストデータ生成器１３０はテスト対象集積回路ＤＵＴ０−ＤＵＴｎに各々対応する複数のサブテストデータ生成ユニットＳＴ０−ＳＴｎを含む。前記サブテストデータ生成ユニットＳＴ０−ＳＴｎ各々はメモリセット１２０から出力されるテストデータＴ＿ＤＡＴＡをサブテストデータＳ＿ＤＡＴＡ０−Ｓ＿ＤＡＴＡｎとして出力する。具体的に、前記サブテストデータ生成ユニットＳＴ０−ＳＴｎは各テスト対象集積回路ＤＵＴ０−ＤＵＴｎの入力端子の個数と同一である四つのバッファＢ０−Ｂ３で各々構成する。
【００３６】
前記駆動回路１４０は前記テスト対象集積回路ＤＵＴ０−ＤＵＴｎに各々対応するサブ駆動回路ＳＤ０−ＳＤｎを含む。前記サブ駆動回路ＳＤ０−ＳＤｎ各々は対応するテスト対象集積回路の入力端子ＩＮ０−ＩＮ３に各々対応するドライバＤ０−Ｄ３で構成される。
【００３７】
前記比較器Ｃ０−Ｃｎはテスト対象集積回路ＤＵＴ０−ＤＵＴｎに各々対応し、前記サブテストデータＳ＿ＤＡＴＡ０−Ｓ＿ＤＡＴＡｎに従って対応するテスト対象集積回路ＤＵＴ０−ＤＵＴｎの出力端子ＯＵＴ０−ＯＵＴ３から出力される信号を基準値と比較し、比較結果信号を出力する。前記比較器Ｃ０−Ｃｎからの出力信号はコントローラ１１０に提供される。コントローラ１１０は前記比較器Ｃ０−Ｃｎからの比較結果信号を受け入れてテスト対象集積回路ＤＵＴ０−ＤＵＴｎ各々が不良であるか否かを判別する。
【００３８】
前記タイミングコントローラ１６０はサブ駆動回路ＳＤ０−ＳＤｎに各々備えられたドライバＤ０−Ｄ３の信号出力タイミングを制御する。前記ウェーブ発生器１７０はサブ駆動回路ＳＤ０−ＳＤｎに各々備えられたドライバＤ０−Ｄ３から出力される信号の波型を設定する。そしてアナログユニット１８０はサブ駆動回路ＳＤ０−ＳＤｎに各々備えられたドライバＤ０−Ｄ３から出力される信号のレベル及び比較器Ｃ０−Ｃｎの期待値を設定する。
【００３９】
上述のように構成される本発明のテスト装置１００は次のように動作する。先ず、コントローラ１００の制御に従ってメモリセット１２０のメモリＭ０−Ｍ３に蓄積されたテストデータＴ＿ＤＡＴＡが出力される。
【００４０】
メモリセット１２０からのテストデータＴ＿ＤＡＴＡはサブテストデータ生成ユニットＳＴ０−ＳＴｎに各々入力される。サブテストデータ生成ユニットＳＴ０−ＳＴｎ各々はメモリセット１２０からのテストデータＴ＿ＤＡＴＡをサブテストデータＳ＿ＤＡＴＡ０−Ｓ＿ＤＡＴＡｎとして出力する。サブテストデータ生成ユニットＳＴ０−ＳＴｎからの各サブテストデータＳ＿ＤＡＴＡ０−Ｓ＿ＤＡＴＡｎは対応するサブ駆動回路ＳＤ０−ＳＤｎに提供される。
【００４１】
サブ駆動回路ＳＤ０−ＳＤｎはタイミングコントローラ１６０、ウェーブ発生器１７０、及びアナログユニット１８０の制御に応答してサブテストデータ生成ユニットＳＴ０−ＳＴｎからの各サブテストデータＳ＿ＤＡＴＡ０−Ｓ＿ＤＡＴＡｎを各々変形して、対応するテスト対象集積回路ＤＵＴ０−ＤＵＴｎの入力端子ＩＮ０−ＩＮ３に提供される。
【００４２】
すなわち、メモリセット１２０から出力されるテストデータＴ＿ＤＡＴＡはサブテストデータ生成器１３０と駆動回路１４０とを通じてテスト対象集積回路ＤＵＴ０−ＤＵＴｎ各々の入力端子ＩＮ０−ＩＮ３に提供される。
【００４３】
サブテストデータＳ＿ＤＡＴＡ０−Ｓ＿ＤＡＴＡｎを受け入れた各テスト対象集積回路ＤＵＴ０−ＤＵＴｎは入力に対する結果を出力端子ＯＵＴ０−ＯＵＴ３に出力する。
【００４４】
比較器Ｃ０−Ｃｎは対応するテスト対象集積回路ＤＵＴ０−ＤＵＴｎの出力端子ＯＵＴ０−ＯＵＴ３から出力される信号を受け入れて、自身に蓄積された基準値と比較し、比較結果信号を出力する。例えば、テスト対象集積回路の出力端子ＯＵＴ０−ＯＵＴｎから出力される信号と基準値が一致する時（すなわち、対応するテスト対象集積回路ＤＵＴ０−ＤＵＴｎが正常的に動作する時）に、前記比較結果信号はローレベルとなり、テスト対象集積回路の出力端子ＯＵＴ０−ＯＵＴ３から出力される信号と基準値が一致しない時（すなわち、対応するテスト対象集積回路ＤＵＴ０−ＤＵＴｎが正常的に動作しない時）には、前記比較結果信号はハイレベルになる。
【００４５】
このような本発明のテスト装置１００は並列に同時にテストされるテスト対象集積回路の個数と関係なく、必要なメモリセットは一つのみである。したがって、テスト対象集積回路の個数に比例した個数のメモリセットを要求した従来のテスト装置に比べてテスト装置の生産費用を減らすことができ、メモリセット制御時間（すなわち、パターンローディング時間）が減少してテスト時間を減らすことができる。
【００４６】
例示的な望ましい実施形態を利用して本発明を説明したが、本発明の範囲は開示された実施形態に限定されない。むしろ、本発明の範囲には多様な変形例及びその類似な構成が全部含まれることができるようにする。したがって、請求範囲はそのような変形例及びその類似な構成を全部含むことで広く解釈すべきである。
【００４７】
【発明の効果】
このように、本発明のテスト装置は並列に同時にテストされるテスト対象集積回路の個数と関係なく、必要なメモリセットは一つのみである。したがって、テスト対象集積回路の個数に比例した個数のメモリセットを要求した従来のテスト装置に比べてテスト装置の生産費用を減らすことができ、メモリセット制御時間（すなわち、パターンローディング時間）が減少して、テスト時間を減らすことができる。
【図面の簡単な説明】
【図１】並列テスト装置の一列を示す図。
【図２】本発明の実施形態による半導体集積回路のためのテスト装置の構成図。
【符号の説明】
１，１００                  テスト装置
１０，１１０                コントローラ
２０，２１，２２，１２０    メモリセット
３０，１４０                駆動回路
ＤＵＴ０，ＤＵＴ１          テスト対象回路
４０，４１，４２            比較器
１５０，１５１，１５２      比較器
５０，１６０                タイミングコントローラ
６０，１７０                ウェーブ発生器
７０，１８０                アナログユニット
１３０                      サブテストデータ生成器
【図１】
0004090334.tif 000002
【図２】
0004090334.tif 000003