(57)【特許請求の範囲】
【請求項１】
複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の片面にＡｌ膜またはＡｌ−Ｓｉ合金膜からなる主電極およびゲート電極を形成し、かつ反対面にＡｌ膜またはＡｌ−Ｓｉ合金膜からなる主電極を形成し、前記両主電極にＡｌ膜またはＡｌ−Ｓｉ合金膜を介して熱緩衝板が接着されたチップ型半導体素子において、前記ゲート電極のＡｌ膜またはＡｌ−Ｓｉ合金膜が２μｍ〜１０μｍの膜厚で形成され、その上に膜厚が２μｍ以上のＭｏ膜が形成され、その上に膜厚が１μｍ以上のＮｉ膜が形成されていることを特徴とするチップ型半導体素子。
【請求項２】
複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の、片面に膜厚が２μｍ〜１０μｍのＡｌ膜またはＡｌ−Ｓｉ合金膜と膜厚が２μｍ以上のＭｏ膜と膜厚が１μｍ以上のＮｉ膜の３層を連続して積層し、反対面にＡｌ膜またはＡｌ−Ｓｉ合金膜を形成し、フォトリソグラフィ技術により、片面の主電極とゲート電極、反対面の主電極とをマスキングして、必要以外の箇所のＡｌ膜またはＡｌ−Ｓｉ合金膜、Ｍｏ膜、Ｎｉ膜のエッチングを行うことで、片面にＡｌ膜またはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層を積層してなる主電極とゲート電極を形成し、かつ反対面にはＡｌ膜またはＡｌ−Ｓｉ合金膜からなる主電極を形成した後、次に片面のゲート電極のみをマスキングして片面のＡｌ膜またはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層を積層してなる主電極のうちＮｉ膜とＭｏ膜をエッチングにより除去してＡｌ膜またはＡｌ−Ｓｉ合金膜のみからなる主電極を形成し、前記両主電極にＡｌまたはＡｌ−Ｓｉ合金膜を介して熱緩衝板を接着するチップ型半導体装置の製造方法。
【請求項３】
前記チップ型半導体素子の電極膜を、電子線真空蒸着もしくは、スパッタリングにより形成したことを特徴とする請求項２記載のチップ型半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップ型半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、この種のチップ型半導体素子は、リードフレームとのダイスボンディングやＭｏのような熱応力緩衝板を取り付ける際、高温はんだを用いている。この高温はんだはＰｂが９０％以上含有しており、融点が約３００℃である。しかし近年、たとえば２００１年４月家電リサイクル法の施行や２００８年「廃電子機器」に関する欧州議会指令が施行されるなど、地球環境保護推進を目的として環境負荷物質であるＰｂの使用削減や全廃が市場要求となっている。そのため、従来のはんだに変わるろう材を検討することが必要となり、そのろう材としてＰｂを含有しないＰｂフリーはんだやＡｕ−Ｓｎ合金板やＡｌ−Ｓｉ合金板が提案されている。前記Ｐｂフリーはんだは未だ実用には至っておらず、またＡｕ−Ｓｎ合金板は高価であるため大量生産品には適さず、次にＡｌ−Ｓｉ合金板は融点が５７７℃と高温となるため素子特性の性能低下が憂慮される。
【０００３】
このような状況の中で、Ｐｂを含有しないＰｂフリーのチップ型半導体素子を製造するためには、ＡｌとＳｉの共晶組成からなる合金板（ろう材）を用いたチップ型半導体素子の製造方法（特願２０００−３９７６９９号）や、ＡｌとＳｉの共晶組成の合金膜をスパッタリングにより形成し、この膜をろう材として用いる特願２００１−０３０５７９号が挙げられる。
【０００４】
特願２０００−３９７６９９号によるチップ型半導体素子の構造断面図を図４に示す。これは「複数のＮ層とＰ層で構成され、その角部がパッシベーション膜１５で被覆されてなる半導体素子本体１０の、先ず片面にＡｌを蒸着して主電極１２及びゲート電極１１を形成し、次にもう一方の面にＡｌを蒸着して主電極１３を形成した後、両方の主電極に、それぞれＡｌとＳｉからなる合金板２０、２１を介し、かつそれぞれＭｏからなる熱応力緩衝板３０，３１のそれぞれ片面にＡｌを蒸着して形成したＡｌ層５０，５１を介して、５８０℃ないし６３０℃の温度範囲の不活性または還元性雰囲気中で、熱応力緩衝板を接着するチップ型半導体素子の製造方法」である。熱応力緩衝板３０、３１のＡｌ層との反対側にはユーザーでの外部電極とのはんだ付けのために、Ｎｉ層３、４を蒸着により形成してある。
【０００５】
特願２００１−０３０５７９号によるチップ型半導体素子の構造断面図を図５に示す。これは「複数のＮ層とＰ層で構成され、その角部がパッシベーション膜１５で被覆されてなる半導体素子本体１０の、片面にＡｌ−Ｓｉ合金をスパッタリングしてＡｌ−Ｓｉ合金からなる主電極１２及びゲート電極１１を形成し、かつ反対面にＡｌ−Ｓｉ合金をスパッタリングしてＡｌ−Ｓｉ合金からなる主電極１３を形成した後、前記両Ａｌ−Ｓｉ合金主電極と緩衝板３０、３１が、その緩衝板の片面にＡｌ−Ｓｉをスパッタリングして形成されたＡｌ−Ｓｉ合金膜５０、５１を介して、５８０℃ないし６３０℃の温度範囲の不活性または還元性雰囲気中で接着されることを特徴とするチップ型半導体素子の製造方法」である。熱応力緩衝板３０、３１のＡｌ−Ｓｉ合金層とは反対側にはユーザーでの外部電極とのはんだ付けのために、Ｎｉ層３、４を形成してある。
【０００６】
【発明が解決しようとする課題】
このような特願２０００−３９７６９９号や特願２００１−０３０５７９号により製造したチップ型半導体素子は、主電極と接合されてある熱応力緩衝板をユーザーにおいて、Ｃｕなどの外部電極と低温はんだにより接続し、またゲート電極にはＡｌワイヤーボンディングにより接続する。しかしながら、ユーザーでの生産効率の向上を目的とし、ゲート電極の接続も主電極と同様に低温はんだによる外部電極との接続したいという要望がでてきた。そのためゲート電極を構成する膜がＡｌ膜だけでは低温はんだのぬれ性品質が不十分である。そこでまずオーミック接触として半導体素子上にＡｌ等の金属膜を形成した上に、ＮｉやＡｇなどのはんだに対してぬれ性のよい金属膜を形成する必要がある。
【０００７】
一般に、半導体素子上に電子線蒸着またはスパッタリングにより形成したＡｌ等の金属膜（電極）は、フォトリソグラフィー工程を経て、各種電極を形成したのち、シンター工程を通る。このシンター工程はＳｉと電極とのオーミック接触を形成するために行うものであり、Ａｌの場合では通常４５０℃から５５０℃の温度範囲で行われている。
【０００８】
しかしながら、特願２０００−３９７６９９号や特願２００１−０３０５７９号によるチップ型半導体素子及びその製造方法では、チップ型半導体素子と熱応力緩衝板の接合に対してＡｌ−Ｓｉ合金板もしくはスパッタリングにより形成するＡｌ−Ｓｉ合金膜を用いるため、その融点が約５７７℃である、そのため熱応力緩衝板を接着する際５８０℃ないし６３０℃という、シンター温度に比べ高温にする必要がある。
【０００９】
そのために、ゲート電極の低温はんだのぬれ性を考慮して最終表面層にＮｉやＡｇのような金属膜を積層形成したとしても、その組合せが適切でないと、５８０℃から６３０℃の高温に曝されることによって積層膜が変質劣化し、ゲート電極のリードへの低温はんだ付け時に、はんだのぬれ性が悪くなるという問題が生じる。
【００１０】
また、５８０℃から６３０℃の高温での処理であるため、ゲート電極各積層膜の熱膨張係数の差により、ゲート電極膜直下の半導体素子にクラックが生じる可能性がある。
【００１１】
そこで、本発明が解決しようとする課題は、５８０℃から６３０℃の高温での熱緩衝板の接着処理後におけるゲート電極の低温はんだのぬれ性を改善し、ゲート電極直下のシリコン基板へのサーマルショックによるクラックを防止することのできるチップ型半導体素子及びその製造方法を提案することにある。
【００１２】
【課題を解決するための手段】
この課題を解決するために本発明は、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の片面にＡｌ膜またはＡｌ−Ｓｉ合金膜からなる主電極およびゲート電極を形成し、かつ反対面にＡｌ膜またはＡｌ−Ｓｉ合金膜からなる主電極を形成し、前記両主電極にＡｌ膜またはＡｌ−Ｓｉ合金膜を介して熱緩衝板が接着されたチップ型半導体素子において、前記ゲート電極のＡｌ膜またはＡｌ−Ｓｉ合金膜が２μｍ〜１０μｍの膜厚で形成され、その上に膜厚が２μｍ以上のＭｏ膜が形成され、その上に膜厚が１μｍ以上のＮｉ膜が形成されたものであり、５８０℃から６３０℃の高温での熱緩衝板の接着処理後におけるゲート電極の低温はんだのぬれ性を改善し、ゲート電極直下のシリコン基板へのサーマルショックによるクラックを防止することができる。
【００１３】
さらに本発明は、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の、片面に膜厚が２μｍ〜１０μｍのＡｌ膜またはＡｌ−Ｓｉ合金膜と膜厚が２μｍ以上のＭｏ膜と膜厚が１μｍ以上のＮｉ膜の３層を連続して積層し、反対面にＡｌ膜またはＡｌ−Ｓｉ合金膜を形成し、フォトリソグラフィ技術により、片面の主電極とゲート電極、反対面の主電極とをマスキングして、必要以外の箇所のＡｌ膜またはＡｌ−Ｓｉ合金膜、Ｍｏ膜、Ｎｉ膜のエッチングを行うことで、片面にＡｌ膜またはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層を積層してなる主電極とゲート電極を形成し、かつ反対面にはＡｌ膜またはＡｌ−Ｓｉ合金膜からなる主電極を形成した後、次に片面のゲート電極のみをマスキングして片面のＡｌ膜またはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層を積層してなる主電極のうちＮｉ膜とＭｏ膜をエッチングにより除去してＡｌ膜またはＡｌ−Ｓｉ合金膜のみからなる主電極を形成し、前記両主電極にＡｌまたはＡｌ−Ｓｉ合金膜を介して熱緩衝板を接着するチップ型半導体装置の製造方法の製造方法であり、５８０℃から６３０℃の高温での接着処理後のゲート電極のはんだのぬれ性を改善し、ゲート電極直下のシリコン基板へのサーマルショックによるクラックを防止することができる。
【００１４】
さらに本発明は、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の、片面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層を、その厚みがそれぞれＡｌ膜もしくはＡｌ−Ｓｉ合金膜２〜１０μｍ、Ｍｏ膜２μｍ以上、Ｎｉ膜１μｍ以上となるように連続して積層し、反対面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜を、その厚みが２〜１０μｍとなるように形成し、フォトリソグラフィ技術により、片面の主電極とゲート電極、反対面の主電極とをマスキングして、必要以外の箇所のＡｌ膜もしくはＡｌ−Ｓｉ合金膜、Ｍｏ膜、Ｎｉ膜のエッチングを行うことで、片面のＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層の厚みがＡｌ膜もしくはＡｌ−Ｓｉ合金膜２〜１０μｍ、Ｍｏ膜２μｍ以上、Ｎｉ膜１μｍ以上である主電極とゲート電極を形成し、次に片面のゲート電極のみをマスキングして片面のＭｏ膜とＮｉ膜をエッチングにより除去して、Ａｌ膜もしくはＡｌ−Ｓｉ合金膜の厚みが２〜１０μｍである主電極を形成したものであり、５８０℃から６３０℃の高温での接着処理後のゲート電極のはんだのぬれ性を改善し、ゲート電極直下のシリコン基板へのサーマルショックによるクラックを防止することができる。
【００１５】
【発明の実施の形態】
以下に、一実施の形態について、図１を用いて詳しく説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態におけるチップ型半導体素子に係るトライアック（３端子双方向性サイリスタ）の構造断面図である。
【００１７】
図１において、１０は複数のＮ層とＰ層で構成され、その角部がパッシベーション膜１５で被覆されてなる半導体素子本体、１１はＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層より積層してなるゲート電極、１２はＡｌ膜もしくはＡｌ−Ｓｉ合金膜からなる主電極、１３は反対面のＡｌ膜もしくはＡｌ−Ｓｉ合金膜からなる主電極である。
【００１８】
図２は、本発明の実施の形態におけるチップ型半導体素子の製造方法の工程図である。
【００１９】
図２において、製造過程を説明すると、
（１）まず、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体１０の、片面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜をその厚みがそれぞれＡｌ膜もしくはＡｌ−Ｓｉ合金膜２〜１０μｍ、Ｍｏ膜２μｍ以上、Ｎｉ膜１μｍ以上となるよう順次電子線真空蒸着もしくはスパッタリングして積層する。以後この面をＡ面とする。
【００２０】
（２）次に、反対面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜をその厚みが２〜１０μｍとなるよう電子線真空蒸着もしくはスパッタリングする。以後この面をＢ面とする。
【００２１】
（３）フォトリソグラフィー技術によって、Ａ面についてはゲート電極と主電極をマスキングし、Ｂ面については主電極をマスキングし、
（４）Ａ面については、ゲート電極と主電極以外の箇所の、表面層からＮｉ膜、Ｍｏ膜、Ａｌ膜もしくはＡｌ−Ｓｉ合金膜を除去する。Ｂ面ついては主電極以外の箇所のＡｌ膜もしくはＡｌ−Ｓｉ合金膜を除去する。
【００２２】
（５）これにより、Ｂ面のＡｌ膜もしくはＡｌ−Ｓｉ合金膜からなる主電極１３を形成し、
（６）Ａ面の、Ａｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜からなるゲート電極１１と主電極を形成する。
【００２３】
（７）次に、Ａ面のゲート電極のみをマスキングし、Ａ面の主電極の表面層からＮｉ膜とＭｏ膜をエッチングして除去する。
【００２４】
（８）これにより、Ａ面のＡｌ膜もしくはＡｌ−Ｓｉ合金膜からなる主電極１２を形成するというものである。
【００２５】
本実施の形態では、Ｓｉ半導体素子本体１０のサイズが９．２ｍｍ角で厚さ３６０μｍ、Ａｌ膜もしくはＡｌ−Ｓｉ合金膜からなる電極１２、１３の厚みは２〜１０μｍである。
【００２６】
また、ＡｌとＳｉからなる合金の比率は８８％Ａｌ−１２％Ｓｉで、電子線真空蒸着もしくはスパッタリングにより形成する。Ａｌ膜もしくはＡｌ−Ｓｉ合金膜の厚みは２μｍ〜１０μｍ、Ｍｏ膜の厚みは２μｍ以上、Ｎｉ膜の厚みは１μｍ以上である。
【００２７】
Ａｌ膜もしくはＡｌ−Ｓｉ合金膜の厚みが２μｍ以下では、電極の絶対量としては不足で接着力が低くなることがある。
【００２８】
またＭｏ膜の厚みが２μｍ以下では、５８０℃から６３０℃での高温処理時、ＡｌとＮｉが相互に拡散することによる反応を阻止することが出来ず、それによって形成される化合物のために、低温はんだのぬれ性が悪くなる。
【００２９】
また表１にゲート電極の組合せによるはんだのぬれ性とＳｉ基板へのクラックの有無を調べた結果を示す。▲１▼ははんだのぬれ性、クラックともに良好な組合せである。しかし▲２▼、▲３▼の場合はシリコン基板へのクラックは生じないが、はんだのぬれ性が悪く、▲４▼の場合はクラック、はんだのぬれ性ともに悪くなる組合せである。はんだのぬれ性が悪くなるのは、▲２▼の場合は第１層のＡｌと第３層のＮｉが反応するためであり、▲３▼の場合は第１層のＡｌと第３層のＡｇが第２層のＴｉの厚みが薄いために、これを介して反応するためであり、▲４▼の場合は第１層のＡｌと第２層のＡｇが反応するためである。ＡｌとＡｇの相図によると５８８℃に２元共晶温度をもつため、５８０℃から６３０℃の高温処理において、ＡｌとＡｇは相互に拡散し反応してしまう。またＡｌとＮｉは６４０℃に２元共晶温度を持ち、処理温度より高くＡｌとＡｇの場合に比べると反応は抑えられるが、やはり相互の拡散は少なからずおこる。このようにして形成されたＡｌとＮｉまたはＡｌとＡｇの化合物は純粋のＮｉもしくはＡｇに比べ、はんだのぬれ性に劣るものである。
【００３０】
【表１】
0004055399.tif 000002
【００３１】
なお、以上の説明ではチップ型半導体素子本体にトライアックで構成したものを示したが、図３に示したようなサイリスタについても同様に実施可能である。
【００３２】
【発明の効果】
以上のように本発明のチップ型半導体素子は、半導体素子片側面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜の主電極およびＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層を積層してなるゲート電極、反対面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜の主電極が形成された構造であって、また本発明のチップ型半導体素子の製造方法は、片面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層を、その厚みがそれぞれ２〜１０μｍ、２μｍ以上、１μｍ以上となるように連続して電子線真空蒸着もしくはスパッタリングして積層し、反対面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜を、その厚みが２〜１０μｍとなるように電子線真空蒸着もしくはスパッタリングして形成し、フォトリソグラフィ技術により、片面の主電極とゲート電極、反対面の主電極とをマスキングして、必要以外の箇所のＡｌ膜もしくはＡｌ−Ｓｉ合金膜、Ｍｏ膜、Ｎｉ膜のエッチングを行うことで、片面のＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層の厚みが２〜１０μｍ、２μｍ以上、１μｍ以上である積層してなる主電極とゲート電極を形成し、かつ反対面にはＡｌ膜もしくはＡｌ−Ｓｉ合金膜の厚みが２〜１０μｍである主電極を形成した後、次に片面のゲート電極のみをマスキングして片面のＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層を積層してなる主電極のうちＮｉ膜とＭｏ膜をエッチングにより除去して、Ａｌ膜もしくはＡｌ−Ｓｉ合金膜の厚みが２〜１０μｍである主電極を形成する製造方法であるため、Ａｌ−Ｓｉ合金板を用いたこのチップ型半導体素子とＡｌ蒸着した緩衝板（Ｍｏ板）との接合における５８０℃から６３０℃の熱処理によって、ゲート電極表面のＮｉが変質することなく、ユーザー側でのはんだのぬれ性が改善される。また、５８０℃から６３０℃の熱処理によってＳｉへのクラックを防止することもできる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるチップ型半導体素子に係るトライアック（３端子双方向性サイリスタ）の構造断面図
【図２】同チップ型半導体素子の製造方法の工程図
【図３】本発明の他実施の形態におけるチップ型半導体素子に係わるサイリスタ（３端子一方向性サイリスタ）の構造断面図
【図４】既に提案されたチップ型半導体素子に係わるトライアックの構造断面図
【図５】既に提案されたチップ型半導体素子に係わるトライアックの構造断面図
【符号の説明】
３、４  Ｎｉ膜
１０  半導体素子本体
１２  Ａｌ膜からなる主電極
１１  Ａｌ膜からなるゲート電極
１３  Ａｌ膜からなる主電極
１５  パッシベーション膜
２０、２１  Ａｌ−Ｓｉ合金板
３０、３１  緩衝板
５０、５１  Ａｌ膜
【図１】
0004055399.tif 000003
【図２】
0004055399.tif 000004
【図３】
0004055399.tif 000005
【図４】
0004055399.tif 000006
【図５】
0004055399.tif 000007