(57)【特許請求の範囲】
【請求項１】
複数の画素と、
前記複数の画素の液晶層の一方に、表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、
前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、
前記映像信号線駆動手段は、外部から入力される階調基準電圧を分圧して複数の階調電圧を生成する階調電圧生成手段を有し、
前記各画素の液晶層の他方に印加される電圧をＶｃｏｍ、前記外部から入力される階調基準電圧の中で前記Ｖｃｏｍの電圧との電位差が最も大きい正極性側の階調基準電圧をＶ０、前記外部から入力される階調基準電圧の中で前記Ｖｃｏｍの電圧との電位差が２番目に大きい正極性側の階調基準電圧をＶ１とし、前記階調を横軸に、各階調電圧と前記Ｖｃｏｍの電圧との電位差の絶対値を縦軸にとって、前記階調電圧生成手段により生成される各階調電圧をプロットしたグラフ上において、
前記階調基準電圧Ｖ１に対応する階調は、前記階調基準電圧Ｖ０に対応する階調から、前記Ｖｃｏｍの電圧との電位差の絶対値が最も低い階調電圧に対応する階調に到る前記横軸の中央より前記階調基準電圧Ｖ０に対応する階調の近くに位置し、
前記階調基準電圧Ｖ０に対応する階調と前記階調基準電圧Ｖ１に対応する階調との間の各階調における階調電圧が、前記階調基準電圧Ｖ０に対応する階調電圧の点と、前記階調基準電圧Ｖ１に対応する階調電圧の点とを結ぶ直線よりも上側になることを特徴とする液晶表示装置。
【請求項２】
複数の画素と、
前記複数の画素の液晶層の一方に、表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、
前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、
前記映像信号線駆動手段は、外部から入力される階調基準電圧を分圧して複数の階調電圧を生成する階調電圧生成手段を有し、
前記各画素の液晶層の他方に印加される電圧をＶｃｏｍ、前記外部から入力される階調基準電圧の中で前記Ｖｃｏｍの電圧との電位差が最も大きい正極性側の階調基準電圧をＶ０、前記外部から入力される階調基準電圧の中で前記Ｖｃｏｍの電圧との電位差が２番目に大きい正極性の階調基準電圧Ｖ１とし、正極性の階調基準電圧Ｖ１に対応する第４階調は該階調基準電圧Ｖ０に対応する第１階調と該Ｖｃｏｍの電圧との電位差の絶対値が最も低い電圧に対応する第２階調との中間に位置する第３階調より該第１階調の近くに位置し、
前記第１階調と前記第４階調との間の各階調の中で、互いに隣接する各階調間の階調間電位差が最も大きい２つの階調は、前記第１階調と前記第４階調の中間の階調と、前記第４階調との間に位置することを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、多階調表示が可能な液晶表示装置の映像信号線駆動手段（ドレインドライバ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧（表示データに対応する階調電圧；以下、階調電圧と称する。）を印加するため、各画素間のクロストークがなく、単純マトリクス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｅｒ）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲ−トドライバおよびインタフェース部とを備えるＴＦＴ方式の液晶表示モジュールが知られている。
このＴＦＴ方式の液晶表示モジュールにおいては、ドレインドライバ内に階調電圧生成回路と、この階調電圧生成回路で生成された複数の階調電圧の中から、表示データに対応する１つの階調電圧を選択する階調電圧選択回路（デコーダ回路）と、階調電圧選択回路で選択された１つの階調電圧が入力されるアンプ回路とを備えている。
なお、このような技術は、例えば、特願平８−８６６６８に記載されている。
【０００３】
【発明が解決しようとする課題】
ドレインドライバ内の階調電圧生成回路は、電源回路から供給される複数の階調基準電圧を分圧する抵抗分圧回路で構成される。
この場合に、一般に液晶層に印加する電圧と、透過率との関係はリニアではなく、透過率の高いところ、および低いところでは、液晶層に印加する電圧に対する透過率の変化は少なく、その中間となるところでは透過率の変化が大きい。
そのため、ドレインドライバ内の階調電圧生成回路内の抵抗分圧回路の各分圧抵抗の抵抗値は同一ではなく、液晶層に印加する電圧と透過率との関係に合わせて所定の重み付けが成されている。
【０００４】
図１０は、従来のドレインドライバ内の階調電圧生成回路により生成される各階調電圧を説明するための模式図である。
なお、この図１０は、横軸に階調（６４階調）を、縦軸に各階調電圧をプロットしたグラフであり、この図１０において、上側は正極性の階調電圧、下側は負極性の階調電圧である。
この図１０から分かるように、従来の階調電圧生成回路では、０階調から８階調までは、コモン電圧と階調電圧との電位差が大きくなればなるほど隣接する階調電圧との間の電位差（階調間電位差）が大きくなる方向であった。
即ち、従来の階調電圧生成回路では、０階調と８階調との間の各階調電圧と、コモン電極に印加されるＶｃｏｍの電圧との差の絶対値を結ぶ線が、０階調の階調電圧（図１０のＶ”９）とＶｃｏｍの電圧との差の絶対値と、８階調の階調電圧（図１０のＶ”８）とＶｃｏｍの電圧との差の絶対値とを結ぶ直線よりもＶｃｏｍ側にあった。
言い換えれば、従来の階調電圧生成回路で生成される階調電圧は、コモン電圧との電位差が大きい階調電圧側では、Ｓの字を横に、また、コモン電圧との電位差が小さい階調電圧側では、逆Ｓの字を横にしたようなものであった。
また、ＴＦＴ方式の液晶表示モジュールがノーマリホワイトタイプであれば、前記図１０において、６３階調が「白」、０階調が「黒」を示す。
【０００５】
今、製造プロセス等の影響によりＴＦＴ基板の特性にばらつきが生じ、画素書き込み電圧が不足すると、本来、０階調（黒）の階調電圧であるはずの画素に、１階調の階調電圧が書き込まれることになる。
そのため、「黒」の画素が黒でなくなるため、コントラストが低下するという問題点があった。
そして、階調電圧生成回路により生成される各階調電圧が前記図１０のグラフに示すような値であれば、０階調（黒）と１階調との間の階調間電位差が大きいので、前記したような場合に著しくコントラストが低下するという問題点があった。
なお、前記説明では、０階調の階調電圧の時に「黒」となるノーマリホワイトタイプの液晶表示モジュールについて説明したが、０階調の階調電圧の時に「白」となるノーマリブラックタイプの液晶表示モジュールでも、「白」の画素が「白」でなくなることになるので、前記同様コントラストが低下することになる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶表示素子の特性ばらつきにより、液晶表示素子に表示される表示画面のコントラストが低下するのを防止することが可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば 、下記のとおりである。
即ち、複数の画素と、前記複数の画素の液晶層の一方に、表示データに対応する階調電圧を印加する複数の映像信号線とを有する液晶表示素子と、前記各映像信号線に表示データに対応する階調電圧を供給する映像信号線駆動手段とを具備する液晶表示装置であって、前記映像信号線駆動手段は、外部から入力される階調基準電圧を分圧して複数の階調電圧を生成する階調電圧生成手段を有し、前記各画素の液晶層の他方に印加される電圧をＶｃｏｍ、前記外部から入力される階調基準電圧の中で前記Ｖｃｏｍの電圧との電位差が最も大きい正極性側の階調基準電圧をＶ０、前記外部から入力される階調基準電圧の中で前記Ｖｃｏｍの電圧との電位差が２番目に大きい正極性側の階調基準電圧をＶ１とし、前記階調を横軸に、各階調電圧と前記Ｖｃｏｍの電圧との電位差の絶対値を縦軸にとって、前記階調電圧生成手段により生成される各階調電圧をプロットしたグラフ上において、前記階調基準電圧Ｖ１に対応する階調は、前記階調基準電圧Ｖ０に対応する階調から、前記Ｖｃｏｍの電圧との電位差の絶対値が最も低い階調電圧に対応する階調に到る前記横軸の中央より前記階調基準電圧Ｖ０に対応する階調の近くに位置し、前記階調基準電圧Ｖ０に対応する階調と前記階調基準電圧Ｖ１に対応する階調との間の各階調における階調電圧が、前記階調基準電圧Ｖ０に対応する階調電圧の点と、前記階調基準電圧Ｖ１に対応する階調電圧の点とを結ぶ直線よりも上側になることを特徴とする。
第２の発明は、上述の液晶表示装置において、前記映像信号線駆動手段に外部から入力される階調基準電圧を分圧して複数の階調電圧を生成する階調電圧生成手段を設け、前記各画素の液晶層の他方に印加される電圧をＶｃｏｍ、前記外部から入力される階調基準電圧の中で前記Ｖｃｏｍの電圧との電位差が最も大きい正極性側の階調基準電圧をＶ０、前記外部から入力される階調基準電圧の中で前記Ｖｃｏｍの電圧との電位差が２番目に大きい正極性の階調基準電圧Ｖ１とし、正極性の階調基準電圧Ｖ１に対応する第４階調は該階調基準電圧Ｖ０に対応する第１階調と該Ｖｃｏｍの電圧との電位差の絶対値が最も低い電圧に対応する第２階調との中間に位置する第３階調より該第１階調の近くに位置し、前記第１階調と前記第４階調との間の各階調の中で、互いに隣接する各階調間の階調間電位差が最も大きい２つの階調は、前記第１階調と前記第４階調の中間の階調と、前記第４階調との間に位置することを特徴とする。
【０００７】
【発明の実施の形態】
以下、本発明の一実施の形態を図面を参照して説明する。
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
〈本発明が適用される表示装置の基本構成〉
図１は、本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュールは、パソコン本体側とのインタフェースとしてデジタル・インタフェースを採用しており、本実施の形態の液晶表示モジュールには、コンピュータ本体側からＬＶＤＳ（Low Voltage Differential Signaling）方式で、クロック信号（ＣＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）の各制御タイミング信号、および表示データ（Ｒ，Ｇ，Ｂ）が送出される。
そのため、本実施の形態では、コネクタ（ＣＮ１）に、半導体集積回路装置（ＬＳＩ）で構成されるＬＶＤＳレシーバ１６０が接続される。
また、液晶表示パネル（ＴＦＴ−ＬＣＤ）１０の下側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の側面に、ゲートドライバ１４０が配置される。
また、液晶表示パネル１０の後ろには、タイミングコンバータ１００および電源回路１２０が配置される。
ドレインドライバ１３０、ゲートドライバ１４０は、液晶表示パネル１０のＴＦＴ基板にＣＯＧ（Chip On Glass）方式で直接実装される。
なお、図１では、ドレインドライバ１３０およびゲートドライバ１４０を１個のブロック図で表しているが、実際には複数の半導体集積回路装置（ＬＳＩ）で構成される。
【０００８】
〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図である。
この図２に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する２本の信号線（ドレイン信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、付加容量（ＣADD ）が接続される。
【０００９】
図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、全段のゲート信号線（Ｇ）とソース電極との間に付加容量（ＣADD ）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＯＭ）とソース電極との間に保持容量（ＣＳＴＧ）が形成されている点が異なっている。
本発明は、どちらにも適用可能であるが、前者の方式では、全段のゲート信号線（Ｇ）パルスが付加容量（ＣADD ）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図２、図３は、縦電界方式の液晶表示パネルの等価回路を示しており、図２、図３において、ＡＲは表示領域である。
また、図２、図３は回路図であるが、実際の幾何学的配置に対応して描かれている。
図２、図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。
【００１０】
〈図１に示すタイミングコンバータ１００の動作概要〉
タイミングコンバータ１００は、１個の半導体集積回路装置（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
タイミングコンバータ１００は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、スタートパルス（表示データ取込開始信号）を信号線を介して第１番目のドレインドライバ１３０に出力し、さらに、受け取った単純１列の表示データを、表示データのバスラインを介してドレインドライバ１３０に出力する。
その際、タイミングコンバータ１００は、各ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称する。）を信号線を介して出力する。
本体コンピュータ側からの表示データは６ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間毎に転送される。
また、第１番目のドレインドライバ１３０に入力されたスタートパルスにより第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバ１３０からスタートパルスが、第２番目のドレインドライバ１３０に入力され、第２番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
タイミングコンバータ１００は、ディスプレイタイミング信号の入力が終了するか、または、ディスプレイタイミング信号が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバ１３０におけるデータラッチ回路に蓄えていた表示データを液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１）（以下、単にクロック（ＣＬ１）と称する。）を信号線を介して各ドレインドライバ１３０に出力する。
【００１１】
また、タイミングコンバータ１００は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線を介してゲートドライバ１４０にフレーム開始指示信号を出力する。
さらに、タイミングコンバータ１００は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。
【００１２】
〈図１に示す電源回路１２０の構成〉
図４は、図１に示す電源回路１２０の構成を示すブロック図である。
図１に示す電源回路１２０は、正電圧生成回路１２１、負電圧生成回路１２２、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
正電圧生成回路１２１、負電圧生成回路１２２は、それぞれ直列抵抗分圧回路で構成され、正電圧生成回路１２１は正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）を、負電圧生成回路１２２は負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）を出力する。
この正極性の階調基準電圧（Ｖ”０〜Ｖ”４）、および負極性の階調基準電圧（Ｖ”５〜Ｖ”９）は、各ドレインドライバ１３０に供給される。
また、各ドレインドライバ１３０には、タイミングコンバータ１００からの交流化信号（Ｍ）も供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する駆動電圧を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。
【００１３】
〈図１に示す液晶表示モジュールの交流化駆動方法〉
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極（ＩＴＯ２）に印加する電圧を基準にして、画素電極（ＩＴＯ１）に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
この液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極（ＩＴＯ２）に印加される電圧と画素電極（ＩＴＯ１）に印加する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極（ＩＴＯ２）に印加される電圧を一定とし、画素電極（ＩＴＯ１）に印加する電圧を、コモン電極（ＩＴＯ２）に印加される電圧を基準にして、交互に正、負に反転させる方法である。
コモン対称法は、画素電極（ＩＴＯ１）に印加される電圧の振幅が、コモン反転法の場合に比べ２倍となり、低耐圧のドライバが使用できないと言う欠点があるが、低消費電力と表示品質の点で優れているドット反転法あるいはＮライン反転法が使用可能である。
【００１４】
図１に示す液晶表示モジュールでは、その駆動方法として、前記ドット反転法を使用している。
液晶表示モジュールの駆動方法として、ドット反転法を使用する場合に、例えば、奇数フレームの奇数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯＭ）に対して負極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に、コモン電極（ＩＴＯ２）に印加される液晶駆動電圧（ＶＣＯＭ）に対して正極生の液晶駆動電圧が印加される。
さらに、奇数フレームの偶数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極生の液晶駆動電圧が印加される。
また、各ライン毎の極性はフレーム毎に反転され、即ち、偶数フレームの奇数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に負極生の液晶駆動電圧が印加される。
さらに、偶数フレームの偶数ラインでは、ドレインドライバ１３０から、奇数番目のドレイン信号線（Ｄ）に負極性の液晶駆動電圧が、また、偶数番目のドレイン信号線（Ｄ）に正極性の液晶駆動電圧が印加される。
このドット反転法を使用することにより、隣り合うドレイン信号線（Ｄ）に印加される電圧が逆極性となるため、コモン電極（ＩＴＯ２）や薄膜トランジスタ（ＴＦＴ）のゲート電極に流れる電流が隣同志で打ち消し合い、消費電力を低減することができる。
また、コモン電極（ＩＴＯ２）に流れる電流が少なく電圧降下が大きくならないため、コモン電極（ＩＴＯ２）の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
【００１５】
〈図１に示すドレインドライバ１３０の構成〉
図５は、図１に示すドレインドライバ１３０の一例の概略構成示すブロック図である。
なお、前記したように、図１に示すドレインドライバ１３０は複数個の半導体集積回路装置（ＬＳＩ）から構成され、この図５に示すドレインドライバ１３０は、１個の半導体集積回路装置（ＬＳＩ）の構成を示す図である。
同図において、正極性階調電圧生成回路１５１ａは、正電圧生成回路１２１から入力される正極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４）に基づいて、正極性の６４階調の階調電圧を生成し、電圧バスライン１５８ａを介して出力回路１５７に出力する。
負極性階調電圧生成回路１５１ｂは、負電圧生成回路１２２から入力される負極性の５値の階調基準電圧（Ｖ”５〜Ｖ”９）に基づいて、負極性の６４階調の階調電圧を生成し、電圧バスライン１５８ｂを介して出力回路１５７に出力する。
また、ドレインドライバ１３０の制御回路１５２内のシフトレジスタ回路１５３は、タイミングコンバータ１００から入力されるクロック（ＣＬ２）に基づいて、入力レジスタ回路１５４のデータ取り込み用信号を生成し、入力レジスタ回路１５４に出力する。
入力レジスタ回路１５４は、シフトレジスタ回路１５３から出力されるデータ取り込み用信号に基づき、タイミングコンバータ１００から入力されるクロック（ＣＬ２）に同期して、各色毎６ビットの表示データを出力本数分だけラッチする。
ストレージレジスタ回路１５５は、タイミングコンバータ１００から入力されるクロック（ＣＬ１）に応じて、入力レジスタ回路１５４内の表示データをラッチする。
このストレージレジスタ回路１５５に取り込まれた表示データは、レベルシフト回路１５６を介して出力回路１５７に入力される。
出力回路１５７は、正極性の６４階調の階調電圧、あるいは負極性の６４階調の階調電圧に基づき、表示データに対応した１つの階調電圧（６４階調の中の１つの階調電圧）を選択して、各ドレイン信号線（Ｄ）に出力する。
【００１６】
図６は、出力回路１５７の構成を中心に、図５に示すドレインドライバ１３０の構成を説明するためのブロック図である。
同図において、１５３は図５に示す制御回路１５２内のシフトレジスタ回路、１５６は図５に示すレベルシフト回路であり、また、データラッチ部２６５は、図５に示す入力レジスタ回路１５４とストレージレジスタ回路１５５とを表し、さらに、デコーダ部（階調電圧選択回路）２６１、アンプ回路対２６３、アンプ回路対２６３の出力を切り替えるスイッチ部（２）２６４が、図５に示す出力回路１５７を構成する。
ここで、スイッチ部（１）２６２およびスイッチ部（２）２６４は、交流化信号（Ｍ）に基づいて制御される。
また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６は、それぞれ第１番目、第２番目、第３番目、第４番目、第５番目、第６番目のドレイン信号線（Ｄ）を示している。
図６に示すドレインドライバ１３０においては、スイッチ部（１）２６２により、データラッチ部２６５（より詳しくは、図５に示す入力レジスタ１５４）に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを各色毎の隣合うデータラッチ部２６５に入力する。
デコーダ部２６１は、正極性階調電圧生成回路１５１ａから電圧バスライン１５８ａを介して出力される正極性の６４階調の階調電圧の中から、各データラッチ部２６５（より詳しくは、図５に示すストレージレジスタ１５５）から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路２７８と、負極性階調電圧生成回路１５１ｂから電圧バスライン１５８ｂを介して出力される負極性の６４階調の階調電圧の中から、各データラッチ部２６５から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路２７９とから構成される。
この高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とは、隣接するデータラッチ部２６５毎に設けられる。
アンプ回路対２６３は、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とにより構成される。
高電圧用アンプ回路２７１には高電圧用デコーダ回路２７８で生成された正極性の階調電圧が入力され、高電圧用アンプ回路２７１は正極性の階調電圧を出力する。
低電圧用アンプ回路２７２には低電圧用デコーダ回路２７９で生成された負極性の階調電圧が入力され、低電圧用アンプ回路２７２は負極性の階調電圧を出力する。
ドット反転法では、隣接する各色の階調電圧は互いに逆極性となり、また、アンプ回路対２６３の高電圧用アンプ回路２７１および低電圧用アンプ回路２７２の並びは、高電圧用アンプ回路２７１→低電圧用アンプ回路２７２→高電圧用アンプ回路２７１→低電圧用アンプ回路２７２となるので、スイッチ部（１）２６２により、データラッチ部１６５に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを、各色毎の隣り合うデータラッチ部２６５に入力し、それに合わせて、高電圧用アンプ回路２７１あるいは低電圧用アンプ回路２７２から出力される出力電圧をスイッチ部（２）２６４により切り替え、各色毎の階調電圧が出力されるドレイン信号線（Ｄ）、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）とに出力することにより、各ドレイン信号線（Ｄ）に正極性あるいは負極性の階調電圧を出力することが可能となる。
【００１７】
〈本実施の形態の液晶表示モジュールの特徴的構成〉
図７は、図５に示す正極性階調電圧生成回路１５１ａあるいは負極性階調電圧生成回路１５１ｂの回路構成を示す回路図である。
なお、図７において、Ｖ’０〜Ｖ’４は、正極性あるいは負極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４，Ｖ”５〜Ｖ”９）を示す。
同図に示すように、階調電圧生成回路は、正極性あるいは負極性の５値の階調基準電圧（Ｖ”０〜Ｖ”４，Ｖ”５〜Ｖ”９）間を抵抗素子で分圧して、正極性あるいは負極性の６４階調の階調電圧を生成する抵抗分圧回路で構成される。
この場合に、各階調基準電圧間に接続される各抵抗素子の抵抗値は、液晶層に印加する電圧と透過率との関係に合わせて所定の重み付けが成されている。
【００１８】
図８は、本実施の形態の階調電圧生成回路（図５に示す正極性階調電圧生成回路１５１ａあるいは負極性階調電圧生成回路１５１ｂ）により生成される各階調電圧を説明するための模式図である。
なお、この図８は、横軸に階調（６４階調）を、縦軸に各階調電圧をプロットしたグラフであり、この図８において、上側は正極性の階調電圧、下側は負極性の階調電圧である。
この図８から分かるように、本実施の形態の階調電圧生成回路では、０階調から４階調までは、各階調電圧とコモン電圧との電位差を小さくし、かつ、４階調から８階調までは、各階調電圧とコモン電圧との電位差大きくしている。
即ち、本実施の形態では、０階調と８階調との間の各階調電圧と、コモン電極（ＩＴＯ２）に印加されるＶｃｏｍの電圧との差の絶対値を結ぶ線が、０階調の階調電圧（これは、階調基準電圧（Ｖ”０，Ｖ”９）に等しい）とＶｃｏｍの電圧との差の絶対値と、８階調の階調電圧（これは、階調基準電圧（Ｖ”１，Ｖ”８）に等しい）とＶｃｏｍの電圧との差の絶対値とを結ぶ直線よりも上側にあることを特徴とする。
これにより、本実施の形態では、製造プロセス等の影響により、ＴＦＴ基板の特性にばらつきが生じ、画素書き込み電圧が不足し、例えば、本来、０階調（黒）の階調電圧であるはずの画素に、１階調の階調電圧が書き込まれたとしても、０階調と１階調のとの階調間電位差が小さいので、例え、１階調の階調電圧でも当該画素はほぼ「黒」を表示するようなる。
したがって、本実施の形態では、コントラストの低下が目立たなくなり、製造プロセス等の影響により、ＴＦＴ基板の特性にばらつきを吸収することができる。
【００１９】
図９に、本実施の形態の正極性階調電圧生成回路１５１ａにより実際に生成された各階調電圧をプロットしたグラフを示す。
なお、前記説明では、縦電界方式の液晶表示パネルに本発明を適用した実施の形態について説明したが、これに限定されず、本発明は、横電界方式の液晶表示パネルにも適用可能である。
また、前記各実施の形態では、駆動方法としてドット反転方式が適用される実施の形態について説明したが、本発明はこれに限定されるものではなく、Ｎライン反転法等のコモン対称法、あるいはコモン反転法にも適用可能である。
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００２１】
本発明によれば、各画素の共通電極に印加される電圧に対して、電位差が最も大きい階調電圧に連続する数階調分の階調電圧を、階調間電位差が小さくなるようにしたので、液晶表示素子の特性ばらつきにより、液晶表示素子に表示される表示画面のコントラストが低下するのを防止することが可能となる。
【図面の簡単な説明】
【図１】本発明が適用されるＴＦＴ方式の液晶表示モジュールの概略構成を示すブロック図である。
【図２】図１に示す液晶表示パネルの一例の等価回路を示す図である。
【図３】図１に示す液晶表示パネルの他の例の等価回路を示す図である。
【図４】図１に示す電源回路の構成を示すブロック図である。
【図５】図１に示すドレインドライバの一例の概略構成示すブロック図である。
【図６】出力回路の構成を中心に、図５に示すドレインドライバの構成を説明するためのブロック図である。
【図７】図５に示す正極性階調電圧生成回路あるいは負極性階調電圧生成回路の回路構成を示す回路図である。
【図８】本実施の形態の階調電圧生成回路により生成される各階調電圧を説明するための模式図である。
【図９】本実施の形態の正極性階調電圧生成回路の一例により実際に生成された各階調電圧をプロットしたグラフである。
【図１０】従来のドレインドライバ内の階調電圧生成回路により生成される各階調電圧を説明するための模式図である。
【符号の説明】
１０…液晶表示パネル（ＴＦＴ−ＬＣＤ）、１００…タイミングコンバータ、１２０…電源回路、１２１，１２２…電圧生成回路、１２３…コモン電極電圧生成回路、１２４…ゲート電極電圧生成回路、１３０…ドレインドライバ、１４０…ゲートドライバ、１５１ａ，１５１ｂ…階調電圧生成回路、１５２…制御回路、１５３…シフトレジスタ回路、１５４…入力レジスタ回路、１５５…ストレージレジスタ回路、１５６…レベルシフト回路、１５７…出力回路、１５８ａ，１５８ｂ…電圧バスライン、２６１…デコーダ部、２６２，２６４…スイッチ部、２６３…アンプ回路対、２６５…データラッチ部、２７１…高電圧用アンプ回路、２７２…低電圧用アンプ回路、２７８…高電圧用デコーダ回路、２７９…低電圧用デコーダ回路、Ｄ…ドレイン信号線（映像信号線または垂直信号線）、Ｇ…ゲート信号線（走査信号線または水平信号線）、ＩＴＯ１…画素電極、ＩＴＯ２…コモン電極）、ＣＯＭ…共通信号線、ＴＦＴ…薄膜トランジスタ、ＣLC…液晶容量、ＣＳＴＧ…保持容量、ＣADD …付加容量、ＣＮ…コネクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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