(57)【特許請求の範囲】
【請求項１】
ヘテロ接合デバイス（２０）を製造する方法であって：
支持面を定める支持基板構造（２２、すなわち層２３，２４，２５）を設ける段階；
前記基板構造の前記支持面に第１半導体層（２７）を形成する段階であって、前記第１半導体層は、それぞれが所定のエネルギ準位を有する伝導帯および価電子帯を含み、前記第１半導体層に第１導電型の導電性を持たせるフェルミ準位を有する、段階；
前記第１半導体層上に第１障壁層（２８）を形成する段階；
前記第１障壁層上に第２半導体層（２９）を形成する段階であって、前記第２半導体層は、それぞれが所定のエネルギ準位を有する伝導帯および価電子帯を含み、前記第２半導体層に前記第１導電型とは反対の第２導電型の導電性を持たせるフェルミ準位を有する、段階；
前記第２半導体層上にキャップ構造（３０）を形成する段階であって、前記キャップ構造は、半導体材料の複数の選択された層（３２，３３，３４）を含む段階；
第１領域（４１）において前記キャップ構造に第１ゲート電極（４０）を配置して、前記第２半導体層において第２導電型の第１伝導チャネル（４３）を有する第１トランジスタを定める段階；
前記第１ゲート電極をマスクとして利用して、前記キャップ構造の第１部分をエッチングする段階であって、前記第１伝導チャネルにおけるキャリア数が前記第１伝導チャネルの周辺部分の前記第２半導体層におけるキャリア数よりも少なくなるように、前記第２半導体層における第１伝導チャネルにフェルミ準位を固定するため、前記キャップ構造が選択され、エッチングされる段階；
前記第１ゲート電極の対置する側で前記キャップ構造の前記第１部分に第１ソース電極（５０）および第１ドレイン電極（５１）を形成し、かつ前記第１ソースおよび第１ドレイン電極を前記第１伝導チャネルに電気的に結合する段階；
第２領域（４６）において前記キャップ構造の前記第１部分に第２ゲート電極（４５）を配置して、前記第１半導体層において前記第１導電型の第２伝導チャネル（４８）を有する第２トランジスタ（４７）を定める段階；
前記第２ゲート電極をマスクとして利用して、前記キャップ構造の第２部分をエッチングする段階であって、前記第２伝導チャネルにおけるキャリア数が前記第２伝導チャネルの周辺部分の前記第１半導体層におけるキャリア数よりも少なくなるように、前記第１半導体層における前記第２伝導チャネルにフェルミ準位を固定するため、前記キャップ構造が選択され、エッチングされる段階；および
前記第２ゲート電極の対置する側で前記キャップ構造の前記第２部分に第２ソース電極（５３）および第２ドレイン電極（５４）を形成し、かつ前記第２ソースおよび第２ドレイン電極を前記第２伝導チャネルに電気的に結合する段階；
を具備することを特徴とする方法。
【請求項２】
相補形ヘテロ接合デバイス（２０）を製造する方法であって：
支持面を定める支持基板構造（２２、すなわち層２３，２４，２５）を設ける段階；
前記基板構造の前記支持面に第１半導体層（２７）を形成する段階であって、前記第１半導体層は、それぞれが所定のエネルギ準位を有する伝導帯および価電子帯を有する半導体材料の第１層を含み、前記第１半導体層に第１導電型の導電性を持たせるために、前記価電子帯においてフェルミ準位を有する、段階；
前記第１半導体層上に第１障壁層（２８）を形成する段階；
前記第１障壁層上に第２半導体層（２９）を形成する段階であって、前記第２半導体層は、それぞれが所定のエネルギ準位を有する伝導帯および価電子帯を有する半導体材料の第２層を含み、前記第２半導体層に前記第１導電型とは反対の第２導電型の導電性を持たせるために、前記伝導帯においてフェルミ準位を有する、段階；
前記第２半導体層にキャップ構造（３０）を形成する段階であって、前記キャップ構造は、前記第２半導体層上に配置された第２障壁層（３２）と、前記第２障壁層上に配置された第１キャップ層（３３）と、前記第１キャップ層上に配置された第２キャップ層（３４）とを含む段階；
第１導電型の第１相補形ヘテロ接合ＦＥＴ（４２）の第１領域（４１）を選択し、前記第２キャップ層上に第１ゲート電極（４０）を形成して、前記第２半導体層において前記第１ヘテロ接合ＦＥＴの第１伝導チャネル（４３）を定める段階；
第１ゲート電極をマスクとして利用して前記キャップ構造の前記第２キャップ層をエッチングし、前記第１キャップ層上で前記第１ゲート電極の対置する側に第１ソース電極（５０）および第１ドレイン電極（５１）を形成する段階であって、前記第１伝導チャネルにおけるキャリア数が前記第１伝導チャネルの周辺部分の前記第２半導体層におけるキャリア数よりも少なくなるように、前記第１伝導チャネルにフェルミ準位を固定するため、前記第２および第１キャップ層は選択され、それにより前記第１ソースおよび第１ドレイン電極は、前記第１伝導チャネルに電気的に結合され、かつ前記第１伝導チャネルにおける前記第１ソース電極と前記第１ドレイン電極との間の導通は、前記第１ゲート電極によって制御可能である段階；
前記第１導電型とは異なる第２導電型の第２相補形ヘテロ接合ＦＥＴ（４７）のための、前記第１領域から離間した第２領域（４６）を選択し、前記第１キャップ層に第２ゲート電極（４５）を形成して、前記第２半導体層において前記第２ヘテロ接合ＦＥＴの第２伝導チャネル（４８）を定める段階；
前記ゲート電極をマスクとして利用して前記第２領域における前記キャップ構造の前記キャップ層と前記キャップ構造の前記第２障壁層とをエッチングし、前記第２半導体層上の前記ゲート電極の対置する側に第２ソース電極（５３）および第２ドレイン電極（５４）を形成する段階であって、前記第２伝導チャネルにおけるキャリア数が前記第２伝導チャネルの周辺部分の前記第１半導体層におけるキャリア数よりも少なくなるように、前記第２伝導チャネルにフェルミ準位を固定するため、前記第１キャップ層は選択され、それにより前記第２ソースおよびドレイン電極は前記第２伝導チャネルに電気的に結合され、かつ前記第２伝導チャネルにおける前記第２ソース電極と前記第２ドレイン電極との間の導通は第２ゲート電極によって制御可能である段階；
を具備することを特徴とする方法。
【請求項３】
支持面を定める支持基板構造（２２）；
それぞれが所定のエネルギ準位を有する伝導帯および価電子帯を有し、フェルミ準位を有する第１導電型の第１半導体層（２７）であって、前記基板構造の前記支持面上に配置された第１半導体層（２７）；
前記第１半導体層上に配置された第１障壁層（２８）；
前記第１導電型とは反対の第２導電型の第２半導体層（２９）であって、前記第２半導体層は、それぞれが所定のエネルギ準位を有する伝導帯および価電子帯を有し、フェルミ準位を有する、前記第１障壁層上に配置された第２半導体層（２９）；
前記第２半導体層上に配置され、半導体材料からなる障壁層（３２）と、第１キャップ層（３３）と、第２キャップ層（３４）とを含むキャップ構造（３０）；
前記第２半導体層において第１伝導チャネルを定める第１トランジスタ（４２）であって、前記第１トランジスタは、前記第１伝導チャネルに対して上になる関係で前記キャップ構造の前記第２キャップ層上に配置された第１ゲート端子（４０）と、前記第１キャップ層上に配置され、かつ前記第１ゲート電極のいずれかの側にさらに配置された第１ソース（５０）および第１ドレイン（５１）電極とをさらに含む第１トランジスタ（４２）；および
前記第１トランジスタから離間され、かつ前記第１半導体層において第２伝導チャネル（４８）を定める第２トランジスタ（４７）であって、前記第２トランジスタは、前記第２伝導チャネルに対して上になる関係で前記キャップ構造の前記第１キャップ層上に配置された第２ゲート端子（４５）と、前記第２半導体層上に配置され、かつ前記第２ゲート電極のいずれかの側にさらに配置された第２ソース（５３）および第２ドレイン（５４）電極とをさらに含む第２トランジスタ（４７）；
を具備し、前記キャップ構造の前記障壁層，前記第１キャップ層および前記第２キャップ層は前記第１トランジスタの前記伝導チャネルにおけるキャリア数が前記第１トランジスタの前記伝導チャネルの周辺部分の前記第２半導体層におけるキャリア数よりも少なくなるように、前記第１トランジスタの前記伝導チャネルにフェルミ準位を固定するよう選択され、前記キャップ構造の前記第１キャップ層は前記第２トランジスタの前記伝導チャネルにおけるキャリア数が前記第２トランジスタの前記伝導チャネルの周辺部分の前記第１半導体層におけるキャリア数よりも少なくなるように、前記第２トランジスタの前記伝導チャネルにフェルミ準位を固定するよう選択されることを特徴とする相補形ヘテロ接合デバイス（２０）。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ヘテロ接合デバイスに関し、さらに詳しくは、異なる導電領域を形成するため注入(implants)を利用しない複数のトランジスタ・デバイスに関する。
【０００２】
【従来の技術】
現在、砒化インジウム（ＩｎＡｓ），アンチモン化ガリウム（ＧａＳｂ），アンチモン化アルミニウム（ＡｌＳｂ），砒化アルミニウム（ＡｌＡｓ）など多くの複合材料は一般にヘテロ接合ＦＥＴ（電界効果トランジスタ）または簡単にＨＦＥＴと呼ばれるヘテロ接合トランジスタの形成に用いられる。ＩｎＡｓ／ＧａＳｂ／ＡｌＳｂ系ヘテロ接合デバイスは、電子用途で有望である。ＡｌＳｂまたはＡｌＧａＳｂ障壁を有するＩｎＡｓチャネルＦＥＴは、電子の極めて高い移動度（≒３３，０００ｃｍ２／Ｖ・ｓ）および飽和速度を有し、ＧａＳｂチャネルは、正孔の高い移動度（≒１０００ｃｍ２／Ｖ・ｓ）および高い飽和速度を有する。
【０００３】
【発明が解決しようとする課題】
この技術をフルに利用するためには、高集積デジタルＩＣの場合、ｎおよびｐチャネル相補形デバイスの集積のプロセスが必要とされる。ＧａＡｓまたはＩｎＰに基づく標準的な相補形ＨＦＥＴ技術では、ソースおよびドレイン・アクセス抵抗の大きさは、ゲート金属（例えば、窒化タングステン・チタン，ＴｉＷＮ）をマスクとして用いてドナーまたはアクセプタを注入することによって低減される。しかし、上記の複合材料の一部では、不純物を注入することにより、デバイスの電気特性に影響を与え、相補形ＦＥＴなどで複合材料を用いる際に主な問題となることが知られている。
【０００４】
本発明の目的は、複合半導体材料からＨＦＥＴ、特に相補形ＨＦＥＴを製造する新規の改善された方法を提供することである。
【０００５】
本発明の別の目的は、注入などを必要とせずに複合半導体材料からＨＦＥＴ、特に相補形ＨＦＥＴを製造する新規の改善された方法を提供することである。
【０００６】
本発明の別の目的は、注入などのない複合半導体材料から新規の改善されたＨＦＥＴ、特に相補形ＨＦＥＴを提供することである。
【０００７】
【課題を解決するための手段】
上記の問題点等は、支持面を定める支持基板構造を設ける段階，伝導帯および価電子帯を含む第１半導体材料層を前記基板構造の前記支持面に形成する段階であって、それぞれが所定のエネルギ準位と、フェルミ準位とを有し、前記第１半導体層に第１型の導電性を持たせる段階，前記第１半導体材料層に第１障壁層を形成する段階，伝導帯および価電子帯を含む第２半導体層を前記第１障壁層に形成する段階であって、それぞれが所定のエネルギ準位と、フェルミ準位とを有し、前記第２半導体層に前記第１型とは反対の第２型の導電性を持たせる段階，および半導体材料の複数の選択された層を含むキャップ構造を前記第２半導体層に形成する段階を含むヘテロ接合デバイスを製造する方法によって実質的に解決され、上記の目的等は実現される。
【０００８】
第１ゲート電極は、第１領域においてキャップ構造上に配置され、第２導電型の第１伝導チャネルを有する第１トランジスタを第２半導体層に定め、かつその後のエッチングのためのマスクを設ける。第１伝導チャネルにおけるキャリア数が第２半導体層の周辺部分におけるキャリア数よりも実質的に少なくなるように、第２半導体層における第１伝導チャネルにフェルミ準位を固定するため、キャップ構造は選択され、エッチングされる。第１ソースおよびドレイン電極は、第１ゲート電極の対置する側面上のキャップ構造の第１部分上に配置され、かつ第１伝導チャネルに電気的に結合される。
【０００９】
第２ゲート電極は、第１領域から離間した第２領域におけるキャップ構造の第１部分上に配置され、第１半導体層において第１導電型の第２伝導チャネルを有する第２トランジスタを定め、かつその後のエッチングのためのマスクを設ける。第２伝導チャネルにおけるキャリア数が第１半導体層の周辺部分におけるキャリア数よりも実質的に少なくなるように、第１半導体層における第２伝導チャネルにフェルミ準位を固定するため、キャップ構造はさらに選択され、エッチングされる。第２ソースおよびドレイン電極は、第２ゲート電極の対置する側面上のキャップ構造の第２部分上に配置され、かつ第２伝導チャネルに電気的に結合される。
【００１０】
上記の問題点等は、支持面を定める支持基板構造，伝導帯および価電子帯を有する第１半導体材料層であって、それぞれが所定のエネルギ準位と、フェルミ準位とを有し、前記基板構造の前記支持面上に配置された第１半導体材料層，前記第１半導体層上に配置された第１障壁層，伝導帯および価電子帯を有する第２半導体材料層であって、それぞれが所定のエネルギ準位と、フェルミ準位とを有し、前記第１障壁層上に配置された第２半導体材料層，および前記第２半導体層上に配置され、選択された半導体材料の複数の層を含むキャップ構造を含むヘテロ接合デバイスにおいて実質的に解決され、上記の目的等は実現される。
【００１１】
第２半導体層に伝導チャネルを有する第１トランジスタと、第１半導体層に伝導チャネルを有する第２トランジスタとは層内に定められ、それぞれのトランジスタはゲート，ソースおよびドレイン電極を含む。第１トランジスタの伝導チャネルにおけるキャリア数が第２半導体層の周辺部分におけるキャリア数よりも実質的に少なくなるように、第１トランジスタの伝導チャネルでフェルミ準位を固定し、かつ第２トランジスタの伝導チャネルにおけるキャリア数が第１半導体層の周辺部分におけるキャリア数よりも実質的に少なくなるように、第２トランジスタの伝導チャネルでフェルミ準位を固定するため、キャップ構造は選択され、エッチングされる。
【００１２】
【実施例】
量子ウェル電界効果トランジスタの設計上の主な関心事項は、チャネル領域の性能がトランジスタの性能全体を主に決定するので、ゲート電極の下のチャネル領域の構造である。図１は、説明のために用いられるヘテロ接合電界効果トランジスタの上のチャネル領域の簡略断面図を示す。図１および本発明のその後の実施例におけるすべての材料層は、実質的に単一結晶エピタキシャル成長層である。このことは、各エピタキシャル層が下の層と結晶学的に整合性がある材料からなることを必要とする。従って、以下の説明、および特定の実施例に関する電子材料の制約の他に、材料の選択は結晶特性によっても制限されることに留意されたい。本発明のエピタキシャル層は、金属有機物化学蒸着（ＭＯＣＶＤ），分子ビーム・エピタキシ（ＭＢＥ）または原子層エピタキシ（ＡＬＥ）などによって成長できる。
【００１３】
図１に示す一例としての構造は、アンチモン化アルミニウム（ＡｌＳｂ）などの材料からなる広バンドギャップ・バッファ層１１を含む。他の広バンドギャップ材料も知られており、利用できるが、以下でわかるように、上の層で用いられる他の材料との整合性を確保するため、ＡｌＳｂは図示の実施例では望ましい。アンチモン化ガリウム（ＧａＳｂ）を含むＰチャネル量子ウェル１２は、ＡｌＳｂバッファ層１１を被覆して形成される。Ｐチャネル量子ウェル１２は、所定の厚さを有しかつＡｌＳｂなどの広バンドギャップを有する材料からなる障壁層１３によって被覆される。砒化インジウム（ＩｎＡｓ）を含むＮチャネル量子ウェル１４は、障壁層１３の上に形成される。ＡｌＳｂなどの広バンドギャップ材料を含む第２障壁層１６は、Ｎチャネル量子ウェル１４の上に形成される。ゲート電極１７は、第２障壁１６の一部の上に形成され、第２障壁層１６とのショットキ接触を形成する。Ｐチャネル量子ウェル１２およびＮチャネル量子ウェル１４は実質的にドーピングされておらず、障壁層に電荷供給層(charge supply layer) 設ける必要はないことに留意されたい。
【００１４】
この例では、Ｐチャネル量子ウェル１２およびＮチャネル量子ウェル１４の特定の材料は、Ｐチャネル量子ウェル１２およびＮチャネル量子ウェル１４がそれぞれ所定の価電子帯エネルギおよび伝導帯エネルギを有するように選択される。伝導帯エネルギ（Ｅc ）および価電子帯エネルギ（Ｅv ）は、図２のバンドギャップ図に示され、ここで縦軸は電子ボルト単位の相対的エネルギを表し、横軸は図１に示すデバイス構造内の厚さまたは深さを表す。図面の左側は層１６の上面であり、図面の右側はバッファ層１１である。図２において、Ｐチャネル量子ウェル１２における基底状態(ground state)エネルギとも呼ばれる第１量子化エネルギ準位は、εh と記される線によって表される。同様に、Ｎチャネル量子ウェル１４における第１量子化エネルギ準位は、εe と記される線によって表される。
【００１５】
図１の一例としての構造では、Ｐチャネル量子ウェル１２およびＮチャネル量子ウェル１４は、障壁１１，１３，１６からなる広バンドギャップ・ホスト材料に形成される。最小エネルギの量子化エネルギ準位、またはＰチャネル量子ウェル１２内の線εh によって示される第１正孔状態は、Ｐチャネル量子ウェル１２の価電子帯エネルギよりも若干低いエネルギにある。εh の正確なエネルギは、図２においてａp によって示されるＰチャネル量子ウェル１２の厚さによって決定される。同様に、εe は、最小エネルギの量子化エネルギ準位またはＮチャネル量子ウェル１４における第１電子状態を示す。εe は、Ｎチャネル量子ウェル１４の伝導帯エネルギより若干上にあり、Ｎチャネル量子ウェル１４の厚さａn によって決定される。Δεは、Ｐチャネル量子ウェル１２における価電子帯エネルギとＮチャネル量子ウェル１４における伝導帯エネルギとの間のエネルギ差である。ＧａＳｂおよびＩｎＡｓが量子ウェルとして用いられると、Δεは約０．１５ｅＶである。
【００１６】
前述のように、εe およびεh は、量子ウェルの厚さによって変化する。量子ウェル１２が薄くなると、εh はＥv から離れる。同様に、量子ウェル１４が薄くなると、εe はＥc から離れる。図１に示す構造のこの点を利用して、空乏モードおよびエンハンスメント・モード特性の両方を有するＨＦＥＴ構造を作ることができる。
【００１７】
図３は、量子ウェル厚さを変化させたときのεe とεh との間の相対的エネルギ差をグラフに示す。図３のグラフは、説明しやすいように両方の量子ウェルが同じ厚さ（ａ）を有すると想定して、横軸に量子ウェルの厚さを表す。図３における縦軸は、Ｐチャネル量子ウェル１２における第１正孔状態εh と、Ｎチャネル量子ウェル１４における第１電子状態εe との間のエネルギ差を表す。図３において、ある臨界厚さａc において、εh とεe とは同じエネルギになることがわかる。この臨界厚さは、好適な実施例で説明する材料では約１００オングストロームである。量子ウェル厚さが増加すると、εh はεe よりも大きくなり、そして１９９２年８月２５日に発行され、本明細書の参考として含まれる米国特許第５，１４２，３４９号"Self-Doped High Performance Complementary Heterojunction Field Effect Transistor"に詳細に説明されているように、自己ドーピングが生じる。量子ウェル１２，１４が十分薄くなると、非バイアス状態でεh はεe よりも小さくなる。従って、量子ウェル１２，１４が薄いと、Ｐチャネル量子ウェル１２およびＮチャネル量子ウェル１４は、外部バイアスがないと、非ドーピング状態および非導通状態である。
【００１８】
異なる表面固定レベル(surface pinning level) を有する他の半導体材料は、量子ウェルにおける電荷密度を変える。さらに、ある半導体材料の極めて薄い層が別の材料の上に形成されると、元の材料の一方の固定位置と異なる固定位置が得られる。図４は、基板１１’と、アンチモン化アルミニウムなどの材料からなる広バンドギャップ・バッファ層１２’とを含む一例としての構造を示す。砒化インジウム（ＩｎＡｓ）を含むｎチャネル量子ウェル１３’は、バッファ層１２’の上に形成される。ＡｌＳｂなどの広バンドギャップ材料を含む障壁層１４’は、ｎチャネル量子ウェル１３’の上に形成される。ＩｎＡｓまたはＧａＳｂを含む薄いキャップ層１６’は、障壁層１４’の上に形成される。ゲート電極１７’は、キャップ層１６’の一部の上に形成される。さまざまな層のフェルミ準位の位置は、表面上の材料によって決定される。表面層がＩｎＡｓからなる場合、フェルミ準位はＩｎＡｓの伝導帯より上０．２ｅＶで固定される。表面層がＡｌＳｂの上の薄いＧａＳｂからなる場合、フェルミ準位固定は、ＡｌＳｂの伝導帯より下約０．８５ｅＶであると実験的に観察される。厚いＧａＳｂのフェルミ準位は、ＧａＳｂの価電子帯より上０．１ｅＶである。
【００１９】
ＩｎＡｓのキャップ層を有する構造について、伝導帯エネルギ（Ｅc ）および価電子帯エネルギ（Ｅv ）を図５のバンド図に示す。ＩｎＡｓ量子ウェル１３’の量子化エネルギ準位はＥe0と示される。この構造では、量子化エネルギ準位はフェルミ準位よりも高く、その結果、ＩｎＡｓ量子ウェルにおける電子密度は極めて低い。
【００２０】
キャップ層がＧａＳｂの薄い層のとき、表面フェルミ準位は図６に示すようにＡｌＳｂの伝導帯より下０．８５ｅＶである。この構造では、フェルミ準位はＩｎＡｓにおける量子化準位よりもはるかに高く、極めて高い電子密度がＩｎＡｓ量子ウェルに生じる。デバイスの選択された領域において各半導体材料層（例えばＩｎＡｓまたはＧａＳｂ）を（選択的エッチングにより）露出することにより、適切なデバイス性能のために必要なデバイスのこれらの領域におけるキャリア密度が得られる。
【００２１】
本発明を具現する相補形ヘテロ接合デバイス２０の簡略断面図を図７に示す。デバイス２０は、支持基板２３と、バッファ層２４と、障壁層２５とを含む支持基板構造２２の上に形成される。前に説明したように、バッファ層２４は、その後の層が下の基板２３と整合性があることを保証するために一般に用いられる。障壁層２５は、適切な障壁またはエネルギ・ギャップを設けて、キャリアがバッファ層２４に漏れることを防ぐために用いられる。幅および材料を変更すると、若干異なる基板構造が得られるが、その目的は概して同じであることが当業者に理解される。
【００２２】
半導体層２７は基板構造２２（障壁層２５）の上面に形成され、障壁層２８は半導体層２７の上面に形成され、第２半導体層２９は障壁層２８の上面に形成される。次に、キャップ構造３０は、半導体層２９の上面に形成される。キャップ構造３０は、本実施例では障壁層３２，第１キャップ層３３および第２キャップ層３４を含む半導体材料の複数の選択された層で形成される。
【００２３】
ゲート電極４０は、キャップ構造３０（第２キャップ層３４）の上面に形成され、半導体層２９において伝導チャネル４３を有するトランジスタ４２を定める領域４１に配置される。ゲート電極４０は、少なくとも領域４１内と、本実施例ではデバイス全体２０において第２キャップ層３４をエッチングまたは除去するためのマスクとして用いられる。第２キャップ層３４の除去により、ゲート電極４０ーの下以外で、デバイス全体２０上の第１キャップ層３３が露出される。この好適な実施例では、次に領域４１が周知の選択的エッチングおよび／または被着方法によって保護され、ゲート電極４５が第１キャップ層３３の上面に形成される。ゲート電極４５は、領域４１から離間した領域４６に配置され、半導体層２７に伝導チャネル４８を有するトランジスタ４７を定める。ゲート上述のようにゲート電極４５を配置し、領域４１を保護すると、第１キャップ層３３および障壁層３２はエッチングまたは除去され、半導体層２９の表面を露出する。
【００２４】
トランジスタ４２のソース電極５０およびドレイン電極５１は、第１キャップ層３３の上面に選択的に形成される。トランジスタ４７のソース電極５３およびドレイン電極５４は、半導体層２９の上面に選択的に形成される。当技術分野で理解されるように、電極５０，５１，５３，５４は、これらが配置された材料とのオーム接触を形成する。さらに、理解されるように、ソース電極５０およびドレイン電極５１は、オーム接触によって第１キャップ層３３と障壁層３２とを介して半導体層２９に電気的に結合される。また、ソース電極５３およびドレイン電極５４は、オーム接触によって半導体層２７に電気的に結合される。
【００２５】
本実施例において、半導体層２９は、半導体層２９の材料がｎ型材料となるように、伝導帯にあるフェルミ準位を有するように選択される。同様に、半導体層２７は、半導体層２７の材料がｐ型材料となるように、価電子帯にあるフェルミ準位を有するように選択される。もちろん、ｎ型材料およびｐ型材料は、必要に応じて逆にしてもよい。また、本実施例は例示のため相補形トランジスタを示すが、特殊な用途では１つのデバイスに１つまたはそれ以上の同様なトランジスタを形成することが望ましい場合もあることが理解される。
【００２６】
伝導チャネル４３におけるキャリア数が周辺の半導体層２９におけるキャリア数よりも実質的に少なくなるように、伝導チャネル４３の上にある表面材料（すなわち、第２キャップ層３４）が伝導チャネル４３にフェルミ準位を固定するため、キャップ構造３０（すなわち、層および材料の数）は選択される。さらに、領域４１における周辺の半導体層２９の上にある表面材料（すなわち、第１キャップ層３３）が、領域４１における伝導チャネル４３を取りまく半導体層２９にフェルミ準位を固定して、そこにおけるキャリア数を向上させるため、キャップ構造３０は選択され、領域４１においてエッチングされる。半導体層２９における向上されたキャリアは、ソース電極５０およびドレイン電極５１を伝導チャネル４３に接続する抵抗が低いアクセス領域となる。
【００２７】
同様に、伝導チャネル４８におけるキャリア数が周辺の半導体層２７におけるキャリア数よりも実質的に少なくなるように、伝導チャネル４８の上にある表面材料（すなわち、第１キャップ層３３）が伝導チャネル４８にフェルミ準位を固定するため、キャップ構造３０は選択され、エッチングされる。さらに、領域４６において周辺の半導体層２７の上にある表面材料（すなわち、半導体層２９）が、領域４６において伝導チャネル４８を取りまく半導体層２７にフェルミ準位を固定して、そこにおけるキャリア数を向上させるため、キャップ構造３０は選択され、領域４６においてエッチングされる。半導体層２７において向上されたキャリアは、ソース電極５３およびドレイン電極５４を伝導チャネル４８に接続する抵抗の低いアクセス領域となる。伝導チャネル４３および伝導チャネル４８の両方において、キャリア数（ゲート電極４０，４５にバイアスを印加しないとき）は、トランジスタ４２，４７それぞれにおいてソース・ドレイン間電流を防ぐため十分小さい。通常バイアス電位がゲート電極４０，４５に印加されると、通常電流が流れる。よって、伝導チャネル４３におけるソース電極５０とドレイン電極５１との間の導通は、第１ゲート電極４０によって制御可能であり、伝導チャネル４８におけるソース電極５３とドレイン電極５４との間の導通は、ゲート電極４５によって制御可能である。
【００２８】
さまざまな被覆層でフェルミ準位を固定するためキャップ構造３０を選択しエッチングすることは、フェルミ準位を固定することがのぞまいしいエネルギ準位と、製造される特定のデバイスとによって決定される。フェルミ準位を所望のエネルギ準位に固定するためには、ＩｎＡｓの表面層は下の層のフェルミ準位をＩｎＡｓの伝導帯より上約０．２の準位に固定させることが実験により判明している。複合材料ＧａＳｂ／ＡｌＳｂの二重層により、下の層におけるフェルミ準位はＡｌＳｂの伝導帯より下約０．８５の準位で固定される。ＧａＳｂの厚い表面層により、下の層におけるフェルミ準位はＧａＳｂの価電子帯より上約０．１の準位で固定される。もちろん、他の複合材料や複合材料の組合せを利用して、異なる結果が得られることが理解される。
【００２９】
相補形デバイス２０で利用される材料の特定の例として、基板構造２２において、基板２３をなす材料はＧａＡｓまたはＩｎＰであり、バッファ層２４はＡｌＳｂであり、障壁層２５は約１００ÅのＡｌＳｂである。半導体層２７は、約８０ÅのＧａＳｂであり、障壁層２８は約４０ÅのＡｌＳｂであり、半導体層２９は約１００ÅのＩｎＡｓである。キャップ構造３０は、約１００ÅのＡｌＳｂからなる障壁層３２と、約５０ÅのＧａＳｂからなる第１キャップ層３３と、約３０ÅのＩｎＡｓからなる第２キャップ層３４とを含むように選択される。
【００３０】
線８−８，線９−９，線１０−１０からみた図７に示す構造のバンド図を図８，図９，図１０にそれぞれ示す。図８，図９、図１０は、線８−８，線９−９，線１０−１０における表面材料に基づいて修正されたフェルミ準位を示す。図８において、半導体層２９内の伝導チャネル４３（図７）における電子密度が低く、伝導チャネル４３（図７）の下にある半導体層２７における正孔密度が比較的高くなるように、フェルミ準位は第２キャップ層３４によって表面に固定されることがわかる。図９において、伝導チャネル４３（図７）に隣接する半導体層２９における電子密度が高く、その下の半導体層２７における正孔密度が比較的低くなるように、フェルミ準位は第１キャップ層３３によって表面に固定されることがわかる。また、トランジスタ４７について、表面材料が同様なため、半導体層２７内の伝導チャネル４８（図７）およびその下の層におけるキャリア密度は図９に示すものと同様である。図１０において、半導体層２７内の伝導チャネル４８（図７）に隣接する半導体層２７における正孔密度が高く、その上の半導体層２９における電子密度が比較的低くなるように、フェルミ準位は半導体層２９によって表面で固定されることがわかる。
【００３１】
上記の特定の例では、相補形デバイス２０は、ゲート電極４０，４５にバイアスを印加しない状態で、次のような近似的なキャリア数を有することが判明している。エンハンスメント・モードのｎ型導電性である伝導チャネル４３は、１０9 ／ｃｍ2 の電子密度を有し、領域４１における半導体層２９の周辺部分は１０12／ｃｍ2 の電子密度を有する。エンハンスメント・モードのｐ型導電性を有する伝導チャネル４８は、１０10／ｃｍ2 の正孔密度を有し、領域４６における半導体層２７の周辺部分は１０12／ｃｍ2 の電子密度を有する。従って、伝導チャネル４３，４８には実質的に少ないキャリアしかないので、トランジスタ４２，４７は通常オフであることがわかる。さらに、半導体層２９，２７の周辺部分それぞれは、実質的に多くのキャリアがあり、そのため、ソースおよびドレイン端子と接触するための抵抗の低いアクセス領域となる。
【００３２】
また、トランジスタ４２または４７における半導体層２７，２９の未使用部分のキャリア密度は、不必要な電流が流れないようになっていることに留意されたい。上の特定の実施例では、伝導チャネル４３の下にある半導体層２７における正孔密度は約７ｘ１０11／ｃｍ2 であり、周辺部分の正孔密度は約１０10／ｃｍ2 である。同様に、伝導チャネル４８の上にある半導体層２９における電子密度は約１０12／ｃｍ2 であり、周辺部分の電子密度は２ｘ１０7 ／ｃｍ2 である。
【００３３】
本発明を具現する相補形デバイス１２０の別の実施例を図１１に示す。相補形デバイス１２０のほとんどは図７に示す相補形デバイスと同様であり、そのため同様な部分は、異なる実施例であることを示すため接頭番号「１」を付した同様な参照番号で表される。相補形デバイス１２０において、ソースおよびドレイン・オーム接触をデバイスの表面に単純に形成する代わりに、ゲート電極１４０のいずれかの側に第１キャップ層１３３および障壁層１３２を介して開口部をエッチングし、半導体層１２９の部分を露出する。ソース端子１５０およびドレイン端子１５１は、第１キャップ層１３３と、開口部における半導体層１２９の露出部分とに形成され、トランジスタ１４２において抵抗の低いアクセス領域となる。同様に、ゲート電極１４５のいずれかの側に半導体層１２９および障壁層１２８を介して開口部がエッチングされ、半導体層１２７の部分を露出する。ソース端子１５３およびドレイン端子１５４は、半導体層１２９と、開口部における半導体層１２７の露出面とに形成され、トランジスタ１４２において抵抗の低いアクセス領域となる。また、ソース端子１５３は第１キャップ層１３３上で上に向かって延長され、相補形トランジスタの場合に、トランジスタ１４２のドレイン端子１５１に容易に直接接続できることを示す。
【００３４】
以上、複合半導体材料からＨＦＥＴ、特に相補形ＨＦＥＴを製造する新規の改善された方法が開示された。さらに、注入などを必要とせずに、複合半導体材料からＨＦＥＴ、特に相補形ＨＦＥＴを製造する新規の改善された方法が開示された。さらに、本方法では、マスキングや他のプロセス工程を最小限に抑えるために材料が選ばれ、そのため相補形デバイスや、さらに複雑な集積回路の製造を実質的に簡単にする。
【００３５】
本発明について、１つのＮチャネルおよび１つのＰチャネルのデバイスを有する相補形構造の観点から説明してきたが、さまざまな相補形および非相補形構造もわずかな修正で提供できることが理解される。これらの修正は、当業者によって容易に理解でき、本発明の範囲に含まれるものとする。さらに、エンハンスメントおよび空乏デバイスの両方を垂直積層構造(vertically stacked structure)で製造できる。また、所望のデバイス機能を得るため、各層を任意の順番で設けることができる。
【図面の簡単な説明】
【図１】デュアル・チャネルＨＦＥＴの一部分の簡略断面図である。
【図２】バイアスを印加していない状態の図１に示す構造のバンド図である。
【図３】量子ウェル厚さの関数として示される、Ｐチャネル量子ウェルにおける第１正孔状態の量子化エネルギと、Ｎチャネル・ウェルにおける電子状態の量子化エネルギとの間の関係のグラフである。
【図４】デュアル・チャネルＨＦＥＴの一部分の簡略断面図である。
【図５】異なる表面層を有する図４に示す構造のバンド図である。
【図６】異なる表面層を有する図４に示す構造のバンド図である。
【図７】本発明を具現する相補形ヘテロ接合デバイスの簡略断面図である。
【図８】修正フェルミ準位を有する、線８−８からみた図７に示す構造のバンド図である。
【図９】修正フェルミ準位を有する、線９−９からみた図７に示す構造のバンド図である。
【図１０】修正フェルミ準位を有する、線１０−１０からみた図７に示す構造のバンド図である。
【図１１】本発明を具現する相補形ヘテロ接合デバイスの別の実施例の簡略断面図である。
【符号の説明】
１１  広バンドギャップ・バッファ層
１２  Ｐチャネル量子ウェル
１３  障壁層
１４  Ｎチャネル量子ウェル
１６  第２障壁層
１７  ゲート電極
１１’  基板
１２’  広バンドギャップ・バッファ層
１３’  ｎチャネル量子ウェル
１４’  障壁層
１６’  キャップ層
１７’  ゲート電極
２０  相補形ヘテロ接合デバイス
２２  支持基板構造
２３  支持基板
２４  バッファ層
２５  障壁層
２７  半導体層
２８  障壁層
２９  第２半導体層
３０  キャップ構造
３２  障壁層
３３  第１キャップ層
３４  第２キャップ層
４０  ゲート電極
４１  領域
４２  トランジスタ
４３  伝導チャネル
４５  ゲート電極
４６  領域
４７  トランジスタ
４８  伝導チャネル
５０  ソース電極
５１  ドレイン電極
５３  ソース電極
５４  ドレイン電極
１２０  相補形デバイス
１２７  半導体層
１２８  障壁層
１２９  半導体層
１３２  障壁層
１３３  第１キャップ層
１４０  ゲート電極
１４２  トランジスタ
１４５  ゲート電極
１５０  ソース端子
１５１  ドレイン端子
１５３  ソース端子
１５４  ドレイン端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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