(57)【特許請求の範囲】
【請求項１】
第１端が第１電源供給線に接続された負荷素子と、
該負荷素子の第２端と第２電源供給線との間に直列接続されそれぞれゲート・ソース間が接続された第１及び第２電解効果トランジスタと、
出力端と、
該負荷素子の第２端、該第１電解効果トランジスタと該第２電解効果トランジスタとの接続ノード及び該第２電源供給線のいずれか１つと該出力端との間を配線パターンにより接続する配線スイッチと、
を有する半導体装置の製造方法であって、
設計データに基づいて該第１及び第２電解効果トランジスタの所定領域に対するイオンビーム照射を制御することにより、該第１及び第２電解効果トランジスタをそれぞれデプレッション型又はエンハンスメント型に設定するバルク工程と、
設計データに基づいて該負荷素子の第２端、該第１電解効果トランジスタと該第２電解効果トランジスタとの接続ノード及び該第２電源供給線のいずれか１つを該出力端に接続させるように該配線パターンを形成する配線工程と、
を有することを特徴とする半導体装置製造方法。
【請求項２】
請求項１記載の製造方法によって製造される半導体装置であって、
該第１及び第２電解効果型トランジスタの一方がデプレッション型であり、他方がエンハンスメント型であり、
該配線スイッチは、該第１電解効果型トランジスタと該第２電解効果型トランジスタとの接続ノードと該出力端との間を該配線パターンにより接続するものである、
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の製造方法によって製造される半導体装置であって、
該第１及び第２電解効果型トランジスタの一方がデプレッション型であり、他方がエンハンスメント型であり、
該配線スイッチは、該負荷素子の第２端及び該第２電源供給線のいずれかと該出力端との間を該配線パターンにより接続するものである、
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の製造方法によって製造される半導体装置であって、
該第１及び第２電解効果型トランジスタがいずれもエンハンスメント型であり、
該配線スイッチは、該負荷素子の第２端及び該第２電源供給線のいずれかと該出力端との間を該配線パターンにより接続するものである、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、選択的に出力をプルアップ又はプルダウンにすることが可能なプルアップ／プルダウン・オプション回路を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４（Ａ）及び（Ｂ）はいずれも、従来のプルアップ／プルダウン・オプション回路を示す。
【０００３】
図４（Ａ）の回路では、負荷素子としてのＰＭＯＳトランジスタ１０のソースが電源供給線ＶＤＤに接続され、ＰＭＯＳトランジスタ１０のドレインとグランド線ＧＮＤとの間に、ＮＭＯＳトランジスタ１１と１２とが直列接続されている。ＰＭＯＳトランジスタ１０は、そのゲートがグランド線ＧＮＤに接続されて常時オンである。ＮＭＯＳトランジスタ１１及び１２はいずれも、ゲート・ソース間が接続されている。
【０００４】
ＮＭＯＳトランジスタ１１及び１２はいずれもディフォルトがエンハンスメント型であり、用途や顧客の指定に応じて設計時に、ＮＭＯＳトランジスタ１１と１２の一方が選択的にデプレッション型に設定される。ＮＭＯＳトランジスタ１１と１２の間のノードＮＤの電位は、ＮＭＯＳトランジスタ１１がデプレッション型に設定された場合、ＮＭＯＳトランジスタ１１及び１２がそれぞれオン及びオフになって高レベルとなり、逆にＮＭＯＳトランジスタ１２がデプレッション型に設定された場合、ＮＭＯＳトランジスタ１１及び１２がそれぞれオフ及びオンになって低レベルとなる。このノードＮＤは、インバータ１３を介してオプション出力端１４に接続されている。１つ又は複数のオプション出力端１４の信号は、システムクロック周波数を定めるプログラマブル分周器の分周比やクロックの発振が安定するまでの待ち時間などのオプション選択に用いられる。
【０００５】
図４（Ｂ）は、従来の他のプルアップ／プルダウン・オプション回路を示す。
【０００６】
この回路では、オプション出力端１４が配線スイッチ１５を介して電源供給線ＶＤＤ又はグランド線ＧＮＤに選択的に接続される。配線スイッチ１５は配線パターンであり、設計時に端部間の接続が選択されて固定される。
【０００７】
図４（Ａ）の回路は、他の回路のトランジスタ形成と同一工程でオプション設定ができるので、オプション設定のための専用工程が不要になる点で図４（Ｂ）の回路よりも優れている。
【０００８】
【発明が解決しようとする課題】
デプレッション工程を経て製造される半導体装置、例えばマスクＲＯＭが組み込まれた半導体装置では、図４（Ａ）に示す回路を用いることができるが、そうでない場合、例えばフラッシュＲＯＭ又はＯＴＰＲＯＭ（One Time PROM）が組み込まれた半導体装置では、図４（Ｂ）に示す回路を用いなければならず、従来では半導体装置の種類に応じていずれの回路を選択するかを回路設計時に決定しなければならなかった。
【０００９】
また、図４（Ａ）の回路を採用した場合、バルクにこの回路を形成し、デプレッション工程による顧客のオプション決めを行った後には、その後のオプション変更に対応することができない。
【００１０】
図４（Ｂ）の回路を形成した場合には、開発段階で各オプションでの機能の切換の評価をしたり、不良解析のためにオプションを変更したりする加工に、例えばＦＩＢ（フォーカスト・イオン・ビーム）を用いた加工を採用することができ、この加工を容易に行うことができる。しかし、図４（Ａ）の場合には、該加工に手間がかかる。
【００１１】
このような問題点を解決するものとして、図４（Ａ）の回路と図４（Ｂ）の回路とを組み合わせた図５に示すような回路が考えられる。
【００１２】
この回路によれば、ＮＭＯＳトランジスタ１１及び１２がいずれもエンハンスメント型である場合、配線スイッチ１５Ａによりオプション出力端１４の電位を設定することができるが、ＮＭＯＳトランジスタ１１と１２の一方をデプレッション型に設定した後、取り分けＮＭＯＳトランジスタ１１及び１２がそれぞれオフ及びオンに設定した後は、配線スイッチ１５Ａによりオプション出力端１４の電位を変更することができない。
【００１３】
本発明の目的は、このような問題点に鑑み、デプレッション工程の有無にかかわらず構成を同一にすることができ、配線工程前にプルダウン又はプルアップの選択変更が可能であり、かつ、配線工程後にＦＩＢによりプルアップ又はプルダウンの選択変更が可能なプルアップ／プルダウン・オプション回路を含む半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段及びその作用効果】
本発明の一態様は、
第１端が第１電源供給線に接続された負荷素子と、
該負荷素子の第２端と第２電源供給線との間に直列接続されそれぞれゲート・ソース間が接続された第１及び第２電解効果トランジスタと、
出力端と、
該負荷素子の第２端、該第１電解効果トランジスタと該第２電解効果トランジスタとの接続ノード及び該第２電源供給線のいずれか１つと該出力端との間を配線パターンにより接続する配線スイッチと、
を有する半導体装置の製造方法であって、
設計データに基づいて該第１及び第２電解効果トランジスタの所定領域に対するイオンビーム照射を制御することにより、該第１及び第２電解効果トランジスタをそれぞれデプレッション型又はエンハンスメント型に設定するバルク工程と、
設計データに基づいて該負荷素子の第２端、該第１電解効果トランジスタと該第２電解効果トランジスタとの接続ノード及び該第２電源供給線のいずれか１つを該出力端に接続させるように該配線パターンを形成する配線工程と、
を有する。
【００１５】
この方法によれば、該バルク工程と該配線工程のいずれによっても出力端をプルアップ回路又はプルダウン回路の出力に設定することができるので、該バルク工程でのデプレッション化の有無にかかわらず回路構成を同一にすることができる。また、該バルク工程での設定後に該配線工程で該配線パターンを決定すれば後者が有効になるので、配線工程前にプルダウン又はプルアップの選択変更が可能であり、かつ、配線工程後にＦＩＢによりプルアップ又はプルダウンの選択変更を容易に行うことができる。
【００１６】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
【００１８】
図１は、本発明の一実施形態のプルアップ／プルダウン・オプション回路を示す。
【００１９】
この回路は、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２との直列接続回路と、インバータ１３の入力端との間に、配線スイッチ１５Ｂが接続されている点で、図４（Ａ）の回路と異なる。すなわち、ＰＭＯＳトランジスタ１０のドレイン、ＮＭＯＳトランジスタ１１のソース、ＮＭＯＳトランジスタ１２のソース及びインバータ１３の入力端はそれぞれ、配線スイッチ１５Ｂの端部Ａ、Ｃ、Ｂ及びＯに接続されている。端部Ｏは、設計時の選択により、スイッチング配線ＳＷを介し端部Ａ〜Ｃのいずれかと接続される。
【００２０】
図２は、図１の回路のパターン例であり、スイッチング配線ＳＷが形成されていない場合を示す。
【００２１】
インバータ１３は、ＰＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２とが電源供給線ＶＤＤとグランド線ＧＮＤとの間に直列接続されたＣＭＯＳ構造である。ＰＭＯＳトランジスタ１０及び１３１はいずれも２つのＰ型拡散領域（ソース及びドレイン）の間の上方にゲートが形成され、ＮＭＯＳトランジスタ１１、１２及び１３２はいずれも２つのＮ型拡散領域（ソース及びドレイン）の間の上方にゲートが形成されている。
【００２２】
配線スイッチ１５Ｂの端部Ａ〜Ｃ及びＯはいずれも第２メタル配線層の配線（第２メタル配線）の一端部である。端部Ａを含む第２メタル配線は、コンタクトを介し第１メタル配線層の配線（第１メタル配線）に接続され、この配線がさらにコンタクトを介しＰＭＯＳトランジスタ１０のドレインとしてのＰ型拡散領域１０Ｄ及びＮＭＯＳトランジスタ１１のドレインとしてのＮ型拡散領域１１Ｄに接続されている。端部Ｂを含む第２メタル配線は、コンタクトを介し第１メタル配線に接続され、この配線がさらにコンタクトを介しＮＭＯＳトランジスタ１２のソースとしてのＮ型拡散領域１２Ｓに接続されている。端部Ｃを含む第２メタル配線は、コンタクトを介し第１メタル配線に接続され、この配線がさらにコンタクトを介しＮＭＯＳトランジスタ１１のソースとしてのＮ型拡散領域１１Ｓ及びＮＭＯＳトランジスタ１２のドレインとしてのＮ型拡散領域１２Ｄに接続されている。端部Ｏを含む第２メタル配線は、コンタクトを介し第１メタル配線に接続され、この配線がさらにコンタクトを介しＰＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３２のゲートライン１３Ｇの突起部１３Ｇ１に接続されている。
【００２３】
図３は、図２のパターンにさらにスイッチング配線ＳＷが端部ＯとＣの間に形成された構成を示す。
【００２４】
図２のパターンにさらにスイッチング配線ＳＷが端部Ｏと端部Ａ又は端部ＯとＢとの間に形成された構成は、図２と図３の関係から明らかであるので、図示省略する。
【００２５】
図３のパターンがプルアップ／プルダウン・オプションセルとして、セルライブラリ中に登録されている。このセルライブラリは、不図示の記録媒体、例えばハードディスクに記録されている。
【００２６】
ＮＭＯＳトランジスタ１１の領域１１Ｒ及びＮＭＯＳトランジスタ１２の領域１２Ｒはそれぞれ、ＮＭＯＳトランジスタ１１及び１２をデプレッション型に変更するためのイオンビーム照射領域である。ディフォルトでは、ＮＭＯＳトランジスタ１１及び１２がエンハンスメント型であり、また図３のように、端部Ｏがスイッチング配線ＳＷを介し端部Ｃに接続されている。領域１１Ｒ及び１２Ｒ、端部Ｏと端部Ａを接続するためのスイッチング配線及び端部ＯとＢを接続するためのスイッチング配線のデータは、設計時に選択することによりセルの機能を定めるものとしてプルアップ／プルダウン・オプションセルのデータに含まれている。
【００２７】
次に、上記の如く構成されたプルアップ／プルダウン・オプションセルの該選択について説明する。
【００２８】
このプルアップ／プルダウン・オプション回路が、デプレッション工程を経て製造される半導体装置に適用される場合、設計段階において用途又は顧客の指定に応じＮＭＯＳトランジスタ１１の領域１１Ｒ又はＮＭＯＳトランジスタ１２の領域１２Ｒの一方を選択してこれをイオンビーム照射領域とすることにより、ＮＭＯＳトランジスタ１１又はＮＭＯＳトランジスタ１２をデプレション化する。これにより図４（Ａ）の場合と同様にプルダウン又はプルアップが定まる。バルク工程終了後配線工程前にオプション変更があった場合には、端部Ｏと端部Ａ又は端部Ｏと端部Ｂとを接続するようにスイッチング配線ＳＷを形成する配線工程を設けることにより、すなわちスイッチング配線ＳＷによる接続の選択を変更することにより、オプション変更に対処する。配線工程終了後の不良解析においては必要に応じ、ＦＩＢにより、端部Ｏと端部Ｃの間のスイッチング配線ＳＷを切断し、端部Ｏと端部Ａ又は端部Ｏと端部Ｂの間にスイッチング配線ＳＷを形成する。開発段階で各オプションを評価する場合についても該不良解析の場合と同様である。
【００２９】
デプレッション工程を経ない半導体装置にプルアップ／プルダウン・オプション回路が形成される場合には、設計段階において、用途又は顧客の指定に応じ、端部Ｏが端部Ａ又は端部Ｂに接続されるようにスイッチング配線ＳＷを選択的に配置する。
【図面の簡単な説明】
【図１】本発明の一実施形態のプルアップ／プルダウン・オプション回路を示す図である。
【図２】図１の回路のパターン例であり、スイッチング配線ＳＷが形成されていない状態を示すセルレイアウト図である。
【図３】図２のパターンにさらにスイッチング配線ＳＷが端部ＯとＣの間に形成された構成を示すセルレイアウト図である。
【図４】（Ａ）及び（Ｂ）はいずれも従来のプルアップ／プルダウン・オプション回路を示す図である。
【図５】図４の回路から考えられる他のプルアップ／プルダウン・オプション回路を示す図である。
【符号の説明】
１０、１３１  ＰＭＯＳトランジスタ
１１、１２、１３２  ＮＭＯＳトランジスタ
１１Ｒ、１２Ｒ  イオンビーム照射領域
１３  インバータ
１４  オプション出力端
１５、１５Ａ、１５Ｂ  配線スイッチ
ＳＷ  スイッチング配線
ＮＤ  ノード
ＶＤＤ  電源供給線
ＧＮＤ  グランド線
Ａ〜Ｃ、Ｏ  端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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