(57)【特許請求の範囲】
【請求項１】
絶縁ゲート型の第１ゲート電極を有する第１トランジスタと、前記第１トランジスタの発する熱による温度を検知するモニタ回路と、前記モニタ回路の出力で制御され、前記第１トランジスタの入力端子をオフ状態にすることができる第２トランジスタとを同一の半導体基板に含み、前記第２トランジスタのオン動作により前記第１トランジスタを遮断する半導体装置であって、
前記第２トランジスタのオン抵抗を増加することなく、前記第１トランジスタの遮断速度を低減するために、前記モニタ回路の出力と前記第２トランジスタのゲートとの間に、前記第２トランジスタの動作速度を遅くするための第１抵抗素子を有し、
前記第１トランジスタの前記第１ゲート電極と、オフ状態にされる前記第１トランジスタの前記入力端子との間に、前記第１ゲート電極と前記入力端子との間の配線抵抗によって形成される第２抵抗素子を有し、
前記第２トランジスタのゲート容量と前記第１抵抗素子との積で表される充放電の時定数は、前記第１トランジスタのゲート容量と前記第２抵抗素子との積で表される充放電の時定数よりも大きいことを特徴とする半導体装置。
【請求項２】
絶縁ゲート型の第１ゲート電極を有する第１トランジスタと、
前記第１トランジスタ近傍の温度を検知するモニタ回路と、
前記モニタ回路の出力で制御され、前記第１トランジスタをオフ状態にして負荷電流を遮断することができる第２トランジスタと、
前記モニタ回路の出力端子と前記第２トランジスタの入力端子との間に設けられ、前記第２トランジスタの動作速度を遅くし、前記第１トランジスタの遮断速度を低減するための第１抵抗素子とを含んで成り、
さらに、前記第１トランジスタの前記第１ゲート電極と、オフ状態にされる前記第１トランジスタの前記入力端子との間に、前記第１ゲート電極と前記入力端子との間の配線抵抗によって形成される第２抵抗素子を有し、
前記第２トランジスタのゲート容量と前記第１抵抗素子との積で表される充放電の時定数は、前記第１トランジスタのゲート容量と前記第２抵抗素子との積で表される充放電の時定数よりも大きく、
前記第２トランジスタは、そのオン状態時に前記第１トランジスタの前記第１ゲート電極に印加される電圧が前記第１トランジスタのしきい値電圧より小さくなる程度のオン抵抗を有し、前記第２トランジスタがオン状態となることによって前記第１トランジスタがオフ状態となって負荷電流が遮断されることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１抵抗素子の抵抗値が、０．８ｋΩ以上であることを特徴とする半導体装置。
【請求項４】
請求項１または２記載の半導体装置において、
前記第１抵抗素子の抵抗値と前記第２トランジスタの入力容量との積で表される時定数が、３ｎｓ以上であることを特徴とする半導体装置。
【請求項５】
請求項１または２記載の半導体装置において、
前記第２抵抗素子の抵抗値が、０．８ｋΩ〜２４ｋΩの範囲内であることを特徴とする半導体装置。
【請求項６】
請求項１または２記載の半導体装置において、
前記第２抵抗素子の抵抗値と前記第１トランジスタの入力容量との積で表される時定数が、２．５μｓ〜７５μｓの範囲内であることを特徴とする半導体装置。
【請求項７】
請求項１乃至６の何れか一項に記載の半導体装置において、
前記第１トランジスタは、２重拡散構造、Ｕ溝もしくはＶ溝を有するＭＩＳ型電界効果トランジスタまたは絶縁ゲートバイポーラモードトランジスタであることを特徴とする半導体装置。
【請求項８】
請求項１乃至７の何れか一項に記載の半導体装置において、
前記第２トランジスタは、前記半導体基板の主面にゲート絶縁膜を介して形成された第２ゲート電極を有するＭＩＳ型電界効果トランジスタであることを特徴とする半導体装置。
【請求項９】
請求項１乃至８の何れか一項に記載の半導体装置において、
前記第１または第２抵抗素子は、前記半導体基板のフィールド絶縁膜上または素子分離領域上に形成され、前記第１および第２ゲート電極と同時にパターニングされた多結晶シリコン膜からなることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、自己遮断機能を内蔵するパワートランジスタに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）には、自己遮断回路を内蔵したものがある。この自己遮断回路は、負荷に短絡故障が発生した場合等に、大電流による素子の加熱破壊を防ぐ目的で備えられる。
【０００３】
図１９は、パワーＭＯＳＦＥＴの動作を説明する回路図である。一般的なパワーＭＯＳＦＥＴは、負荷電流ＩＬを制御するトランジスタＴｒ１と、電流制限回路ＣＬＭＴと、ゲート遮断回路ＧＳＤと、ラッチ回路ＬＴＣおよび温度検出回路ＴＤＥＴを有する制御回路ＣＮＴＬとを含む。ゲート端子Ｇに入力される入力信号はトランジスタＴｒ１のゲート電極に印加され、このゲート電圧に応じてトランジスタＴｒ１をオンオフし、ドレイン端子Ｄとソース端子Ｓとの間を流れる負荷電流ＩＬ（ドレイン電流ＩＤ）の制御を行う。実際のパワーＭＯＳＦＥＴにおいては、トランジスタＴｒ１が数万〜数百万セル備えられ、負荷電流ＩＬの総和は一般に数Ａ以上になる。代表的なトランジスタＴｒ１として、図２０に示すような２重拡散構造ＭＯＳＦＥＴ（Ｄ−ＭＯＳＦＥＴ）を示すことができる。
【０００４】
パワーＭＯＳＦＥＴが正常に動作している時には、電流制限回路ＣＬＭＴのトランジスタＴｒ３とゲート遮断回路ＧＳＤの遮断トランジスタＴｒ４とはオフ状態であり、ゲート端子Ｇの電圧は、ほぼそのままの電圧でトランジスタＴｒ１のゲート電極に印加される。ところが、何らかの原因で負荷に短絡故障が発生し、大きな負荷電流ＩＬが流れた場合には、負荷電流ＩＬのモニタであるトランジスタＴｒ２のドレイン・ソース間電流Ｉ２も増加する。そして、ダイオードＤ２の端子間電圧で検出される電流Ｉ２の増加に対応してトランジスタＴｒ３が作動し、負荷電流ＩＬと電流Ｉ２が所定の電流値に制限される。
【０００５】
しかし、さらに電流が流れ続けた場合にはトランジスタＴｒ１（トランジスタＴｒ２）の温度が上昇し、正常動作を保証できなくなる。このため、トランジスタＴｒ１の近傍に設けた温度検出回路ＴＤＥＴの検出器Ｄｅｔの端子間の電圧降下として検出される温度上昇に応じて、温度検出回路ＴＤＥＴのトランジスタＴｒ８をオフさせる。トランジスタＴｒ８のオフは、ラッチ回路ＬＴＣのインバータを反転させて遮断トランジスタＴｒ４をオンさせる。遮断トランジスタＴｒ４がオン状態になれば、ゲート端子Ｇから遮断トランジスタＴｒ４を介してソース端子Ｓに電流Ｉ４が流れ、この電流Ｉ４による抵抗Ｒｇ間の電位降下によりゲート端子Ｇの電圧が維持される。すなわち、遮断トランジスタＴｒ４のオン抵抗が抵抗Ｒｇに比較して十分小さければ、トランジスタＴｒ１（トランジスタＴｒ２）のゲート電極電圧はソース端子Ｓの電圧とほぼ等しく、つまりしきい値電圧以下となり、トランジスタＴｒ１（トランジスタＴｒ２）がオフ状態となる。これにより負荷電流ＩＬ（電流Ｉ２）が遮断されることとなる。
【０００６】
【発明が解決しようとする課題】
ところが、前記遮断動作には以下のような問題がある。
【０００７】
たとえばパワーＭＯＳＦＥＴを車載用あるいは大型装置（たとえば大型の電気炉、拡散装置）等に用いる場合には、負荷への配線が長くまた複雑な引き回しとなる場合がある。このような場合には、負荷に誘導成分が含まれ、その自己インダクタンスは数十μＨになる場合もある。負荷に誘導成分が含まれた状態で負荷電流ＩＬを遮断すれば、自己インダクタンスＬに起因するサージ電圧が発生する。サージ電圧の大きさＶは、Ｖ＝Ｌ・ｄ（ＩＬ）／ｄｔ、で表されることから、自己インダクタンスＬおよび負荷電流ＩＬの変化率に比例して大きくなる。なお、サージ電圧は電流の変化を打ち消す方向に発生するから、トランジスタＴｒ１のソース・ドレイン間電圧に重畳されて印加されることとなる。
【０００８】
一方、前記した遮断トランジスタＴｒ４では、それが作動した場合のトランジスタＴｒ１のゲート電極電圧をしきい値電圧以下に十分低くする必要がある。トランジスタＴｒ１のゲート電極電圧は、前記したとおり抵抗Ｒｇ１と遮断トランジスタＴｒ４のオン抵抗とでゲート端子Ｇの電圧を分圧した値となるため、遮断トランジスタＴｒ４のオン抵抗は抵抗Ｒｇ１の抵抗値（約１０ｋΩ）よりも十分に低くする必要がある。このため、遮断トランジスタＴｒ４のゲート幅（Ｗ）は、他のロジック回路部等に形成されるトランジスタに比べて大きなゲート幅で形成される。したがって必然的に遮断トランジスタＴｒ４の遮断速度が大きくなる。このような大きな遮断速度の遮断トランジスタＴｒ４で負荷電流ＩＬが遮断されれば、ｄ（ＩＬ）／ｄｔの値が大きくなり、前記したサージ電圧が高くなってしまう。
【０００９】
このような高いサージ電圧がトランジスタＴｒ１のソース・ドレイン間に印加されると、トランジスタＴｒ１になだれ降伏（avalanche breakdown ）が発生し、トランジスタＴｒ１の寄生バイポーラトランジスタが動作してラッチアップ状態になる場合がある。そして、ラッチアップ状態になれば、負荷電流ＩＬを遮断できなくなり素子破壊に至る場合がある。
【００１０】
すなわち、図２０に示すｎチャネル型Ｄ−ＭＯＳＦＥＴの場合について説明すれば、以下の通りである。ソース端子Ｓに対して正の電圧をドレイン端子Ｄに印加し、ゲート端子Ｇに正電圧を印加する場合を考える。Ｄ−ＭＯＳＦＥＴが正常に動作している場合には、ｎ+ 型半導体領域１０１およびｎ- 型エピタキシャル層１０２はドレイン領域およびソース領域として機能し、ｐ型半導体領域１０３とｎ- 型エピタキシャル層１０２とは逆バイアスとなるためその界面に空乏層１０４が形成される。ゲート電極１０５には正電圧が印加されるから、ｐ型半導体領域１０３および空乏層１０４にチャネルが形成され、Ｄ−ＭＯＳＦＥＴはオン状態となる。このとき、ｐ型半導体領域１０３は、空乏層１０４によりｎ- 型エピタキシャル層１０２（基板）から絶縁され、正常なＦＥＴ動作が確保される。ところが、ソース端子Ｓとドレイン端子Ｄとの間に過大なサージ電圧が印加されると、空乏層１０４になだれ降伏が発生する。なだれ降伏による電流は、ｐ型半導体領域１０３内の抵抗ｒにより電位降下を生じ、ｐ型半導体領域１０３をベース、ｎ+ 型半導体領域１０１をエッミタ、ｎ- 型エピタキシャル層１０２をコレクタとする寄生バイポーラトランジスタＴｒｐのベース電流を生じることとなる。このベース電流による寄生バイポーラトランジスタＴｒｐの電流増幅率が存在することから持続的なコレクタ電流Ｉｃがｎ+ 型半導体領域１０１とｎ- 型エピタキシャル層１０２との間に流れることとなり、結果としてソース端子Ｓとドレイン端子Ｄ間が短絡された状態となる。この状態では寄生バイポーラトランジスタＴｒｐがオン動作しているため、ゲート端子Ｇでの制御性を喪失している。
【００１１】
なお、図２１に負荷短絡の発生から加熱破壊に至るまでのドレイン電流およびドレイン電圧の変化を示した模式図を示す。負荷短絡の発生（ｔ１）と同時に負荷電流であるドレイン電流ＩＤの上昇とドレイン電圧ＶＤＳの低下が発生するが、電流制限回路の動作とともにドレイン電流ＩＤが制限され、それにつれてドレイン電圧ＶＤＳが回復する。ある程度の時間（加熱遮断が発生するまで）はドレイン電圧ＶＤＳと制限されたドレイン電流ＩＤが維持されるが、この電流ＩＤに応じた電力損失により発熱が生じ、加熱回路が作動する（ｔ２）。このとき、遮断速度ｄｉ／ｄｔとインダクタンスＬに比例したサージ電圧ΔＶ１が発生する。このΔＶ１によりなだれ降伏が生じ、素子破壊に至る。
【００１２】
上記の通り、高いサージ電圧の発生は、トランジスタＴｒ１内の寄生バイポーラトランジスタＴｒｐのオン動作を誘発し、持続的な負荷電流ＩＬにより素子が破壊されるという問題が発生する。特に、熱遮断回路の作動による遮断の場合には、トランジスタＴｒ１の温度が高温状態（約１５０℃）であることから、なだれ降伏が発生しやすく、誘導性負荷に対する素子の破壊耐圧が低減しやすいという傾向にある。
【００１３】
また、前記した通り、ゲート幅の大きい遮断トランジスタＴｒ４を用いる場合には遮断速度が大きくなることから、全てのトランジスタＴｒ１の動作がその遮断速度に追随できず、動作の不均一性が発生しやすくなっていると考えることもできる。このような不均一性に起因して特定の場所になだれ降伏のエネルギが集中し、素子破壊の耐圧を低下させていると推察できる。
【００１４】
本発明の目的は、自己遮断回路を有する半導体装置の素子破壊耐圧を向上することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の半導体装置は、絶縁ゲート型の第１ゲート電極を有する第１トランジスタと、第１トランジスタの発する熱による温度を検知するモニタ回路と、モニタ回路の出力で制御され、第１トランジスタの入力端子をオフ状態にすることができる第２トランジスタとを同一の半導体基板に含み、第２トランジスタのオフ動作により第１トランジスタを遮断する半導体装置であって、第２トランジスタのオン抵抗を増加することなく、第１トランジスタの遮断速度を低減するものである。
【００１８】
このような半導体装置によれば、加熱遮断回路の遮断トランジスタとして機能する第２トランジスタのオン抵抗を増加せず、すなわち、第１トランジスタの入力端子の電圧を十分に低くすることができるとともに、第１トランジスタの遮断速度を低減するため、負荷電流の変化率を小さくし、誘導負荷によるサージ電圧を低くすることができる。このため、サージ電圧に起因する第１トランジスタ内のなだれ降伏（アバランシェブレークダウン）を防止し、寄生バイポーラトランジスタによる持続的な短絡電流の発生を防止できる。これにより素子破壊の発生を抑制できる。
【００１９】
なお、第１トランジスタの遮断速度の低減は、モニタ回路の出力端子と、第２トランジスタの入力端子との間に第１抵抗素子を形成することにより実現できる。この場合、第２トランジスタの動作速度を低減して、第１トランジスタの遮断速度を低減できる。
【００２０】
また、第１トランジスタの遮断速度の低減は、第１トランジスタの第１ゲート電極と、オフ状態にされる第１トランジスタの入力端子との間に第２抵抗素子形成することにより実現できる。この場合、第１トランジスタのゲート電極からの電荷の引き抜きを遅くすることにより第１トランジスタの動作自体を遅くして遮断速度を低減できる。
【００２１】
さらに、第１トランジスタの遮断速度の低減は、前記第１抵抗素子と第２抵抗素子とをともに形成することにより実現できる。この場合、前記した第１トランジスタの遮断速度の低減効果を相乗的に得ることが可能となる。
【００２２】
なお、第１抵抗素子の抵抗値は、0.８ｋΩ以上とすることができ、第１抵抗素子の抵抗値と第２トランジスタの入力容量との積で表される時定数を、３ｎｓ以上とすることができる。
【００２３】
また、第２抵抗素子の抵抗値は、0.８ｋΩ〜２４ｋΩの範囲内とすることができ、第２抵抗素子の抵抗値と第１トランジスタの入力容量との積で表される時定数を、2.５μｓ〜７５μｓの範囲内とすることができる。
【００２４】
また、第１トランジスタは、２重拡散構造、Ｕ溝もしくはＶ溝を有するＭＩＳ型電界効果トランジスタまたは絶縁ゲートバイポーラモードトランジスタとすることができ、第２トランジスタは、半導体基板の主面にゲート絶縁膜を介して形成された第２ゲート電極を有するＭＩＳ型電界効果トランジスタとすることができる。さらに、第１または第２抵抗素子は、半導体基板のフィールド絶縁膜上または素子分離領域上に形成され、第１および第２ゲート電極と同時にパターニングされた多結晶シリコン膜からなるものとすることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
図１は、本発明の一実施の形態であるパワーＭＯＳＦＥＴの一例を示した平面図であり、図２は、実施の形態１のパワーＭＯＳＦＥＴの断面を複合的に示した断面図である。また、図３は、実施の形態１のパワーＭＯＳＦＥＴの回路構成を示した回路図である。
【００２７】
本実施の形態１のパワーＭＯＳＦＥＴは、半導体基板１にセル領域１Ａと周辺回路領域１Ｂとゲート端子領域１Ｃとを有する。セル領域１Ａには、トランジスタＴｒ１、Ｔｒ２および温度検出用の検出器Ｄｅｔが形成されている。周辺回路領域１Ｂには、遮断トランジスタＴｒ４、遮断トランジスタＴｒ４の制御回路ＣＮＴＬ、負電圧保護用のダイオードＤ４、ゲートプルダウン抵抗Ｒｇおよび遮断速度コントロール抵抗Ｒｃが形成されている。また、ゲート端子領域１ＣにはゲートパッドＧおよび入力保護ダイオードＤｉｎが形成されている。
【００２８】
半導体基板１の主面にはｎ- 型エピタキシャル層２が形成される。図示はしないが、半導体基板１の裏面側にはドレイン電極Ｄが形成され、ｎ+ 型領域を介してｎ- 型エピタキシャル層２に電気的に接続される。
【００２９】
半導体基板１の主面つまりｎ- 型エピタキシャル層２の主面には、シリコン酸化膜からなる厚いフィールド絶縁膜３が形成される。フィールド絶縁膜３は、たとえばＬＯＣＳＯ（Local Oxidation of Silicon）法により形成される。また、フィールド絶縁膜３の下部にはｐ+ 型ウェル領域４が形成されている。なお、本実施の形態ではＬＯＣＳＯ法によるフィールド絶縁膜３を例示しているが、浅溝またはＵ溝等のトレンチ（溝）内にシリコン酸化膜が埋め込まれた構造の素子分離構造を適用してもよい。
【００３０】
フィールド絶縁膜３が形成されていないｎ- 型エピタキシャル層２の主面は、トランジスタ素子の活性領域として機能し、トランジスタＴｒ１、Ｔｒ２、遮断トランジスタＴｒ４等の能動素子が形成される。一方、フィールド絶縁膜３が形成された領域には、そのフィールド絶縁膜３上に検出器Ｄｅｔ、ダイオードＤ４、ゲートプルダウン抵抗Ｒｇおよび遮断速度コントロール抵抗Ｒｃ等が形成される。
【００３１】
セル領域１ＡのトランジスタＴｒ１は、ｎチャネル型の２重拡散構造ＭＯＳＦＥＴである。本実施の形態のパワーＭＯＳＦＥＴでは、セル領域１Ａには数十万セルのトランジスタＴｒ１が形成され、数Ａ以上の負荷電流ＩＬを制御することが可能である。しかしこれに限定されず、数百万セルのトランジスタが形成されてもよい。この場合、電流容量はさらに大きくなる。
【００３２】
トランジスタＴｒ１は、ｎ- 型エピタキシャル層２の主面上のゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６の両側のｎ- 型エピタキシャル層２の主面に形成された半導体領域とを有する。半導体領域は、ｎ+ 型半導体領域７とそれを囲むｐ型半導体領域８とからなる２重拡散構造を有する。
【００３３】
ゲート絶縁膜５は、たとえばシリコン酸化膜であり、熱酸化法により形成される。
【００３４】
ゲート電極６は、たとえば多結晶シリコン膜からなり、各トランジスタＴｒ１に共通に、一体として形成される。図示はしないがゲート電極６の平面形状はメッシュ型で構成され、例えば８角形の開口を有するパターンである。なお、開口形状は８角形に限定されず、６角形等の多角形あるいは丸形でも良い。また、ゲート電極６の平面形状はメッシュ型に限られず、ストライプ型でも良い。
【００３５】
ｎ+ 型半導体領域７はトランジスタＴｒ１のソース領域として機能し、ｐ型半導体領域８はトランジスタＴｒ１のチャネル領域として機能する。また、ｎ- 型エピタキシャル層２はトランジスタＴｒ１のドレイン領域として機能する。つまり、トランジスタＴｒ１のチャネルはｎ+ 型半導体領域７とｎ- 型エピタキシャル層２との間のｐ型半導体領域８であって、ゲート電極６の直下に形成される。負荷電流は、半導体基板１の裏面のドレイン端子Ｄからｎ- 型エピタキシャル層２、ｐ型半導体領域８のチャネル領域、ｎ+ 型半導体領域７を介して半導体基板１の表面側に流れることとなる。
【００３６】
トランジスタＴｒ１のゲート電極６を覆って、たとえばシリコン酸化膜からなる絶縁膜９が形成されている。絶縁膜９上にはソース電極１０が一面に形成される。ソース電極１０は、セル領域１Ａのほぼ全面に形成され、各トランジスタＴｒ１に共通である。
【００３７】
ソース電極１０は、たとえばアルミニウム膜からなり、ゲート電極６の８角形の開口を介してｎ+ 型半導体領域７とｐ型半導体領域８とに接続される。つまり、トランジスタＴｒ１のチャネル領域はソース電位に保持される。
【００３８】
セル領域１Ａの周辺にはゲート電極６の引き出し領域１１が形成される。引き出し領域１１には、絶縁膜９を介してゲートフィンガ１２が接続される。ゲートフィンガ１２は、ソース電極１０と同時に加工されて形成され、たとえばアルミニウム膜からなる。
【００３９】
図１および図２には示さないが、セル領域１Ａには、トランジスタＴｒ２が形成される。トランジスタＴｒ２はトランジスタＴｒ１と同様な構成を有し、トランジスタＴｒ１を流れる負荷電流ＩＬのモニタのために形成される。トランジスタＴｒ２はトランジスタＴｒ１が１０００個に対し１個の割合で形成され、トランジスタＴｒ１に並列に接続されるように配置される。また、図１および図２には示さないが、トランジスタＴｒ２のソース側にはダイオードＤ２が形成され、トランジスタＴｒ２のドレイン電流のモニタ素子として機能させる。また、トランジスタＴｒ２に付随して電流制限用のトランジスタＴｒ３、ダイオードＤ３（いずれも図１および図２に図示せず）が形成される。トランジスタＴｒ３のゲートはダイオードＤ２のｐ型側端子に接続され、ドレインはダイオードＤ３を介してトランジスタＴｒ１、Ｔｒ２のゲート（ゲートフィンガ１２）に接続される。また、トランジスタＴｒ３のソースは共通配線（ソース電極１０）に接続される。トランジスタＴｒ２、Ｔｒ３およびダイオードＤ２、Ｄ３は電流制限回路ＣＬＭＴを構成する。
【００４０】
ソース電極１０の中央部にはソースパッドＳが形成されている。図示しないが、ソースパッドＳには金ワイヤ等インナーリードが接続され半導体装置のパッケージ外のアウターリードに接続される。
【００４１】
セル領域１Ａ中央部のソースパッドＳの近傍には、温度検出用の検出器Ｄｅｔが形成されている。検出器Ｄｅｔは、たとえば７個のダイオードを直列に接続して構成される。このダイオードは、たとえば多結晶シリコン膜からなり、たとえばイオン注入法により作りわけられたｐ型領域とｎ型領域とのｐｎ接合により構成される。検出器Ｄｅｔは、金属膜たとえばアルミニウムからなる配線２２で制御回路ＣＮＴＬ内の温度検出回路ＴＤＥＴに接続される。
【００４２】
周辺回路領域１Ｂのフィールド絶縁膜３が形成されていない領域には、遮断トランジスタＴｒ４が形成されている。遮断トランジスタＴｒ４は、ｎチャネル型の横型ＭＯＳＦＥＴであり、ｎ- 型エピタキシャル層２の主面に形成されたｐ- 型ウェル領域１３に形成されている。ｐ- 型ウェル領域１３は、遮断トランジスタＴｒ４のチャネル領域として機能し、フィールド絶縁膜３下部のｐ+ 型ウェル領域４に接続され、ｐ+ 型ウェル領域４を介してトランジスタＴｒ１のチャネル領域であるｐ型半導体領域８と電気的に接続される。
【００４３】
遮断トランジスタＴｒ４は、ｐ- 型ウェル領域１３上のゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６の両側のソース領域およびドレイン領域とを有する。遮断トランジスタＴｒ４のゲート電極６は、トランジスタＴｒ１と同様に、多結晶シリコン膜からなり、絶縁膜９で覆われている。また、遮断トランジスタＴｒ４のゲート電極６は、他のロジック部のトランジスタと比較してそのゲート幅（Ｗ）が大きく形成されている。これは、遮断トランジスタＴｒ４のオン抵抗を低減して、トランジスタＴｒ１のゲート電圧を十分に低くするためである。このトランジスタＴｒ４のオン抵抗が低減された結果、トランジスタＴｒ４の動作速度が高くなり、誘導性負荷の負荷電流を遮断する際に過大なサージ電圧が発生することは前記したとおりである。
【００４４】
遮断トランジスタＴｒ４のソース領域は、ｎ+ 型半導体領域１４とそのｎ+ 型半導体領域１４の中央部に配置されたｐ+ 型半導体領域１５とからなる。ｐ+ 型半導体領域１５は、その底面でｐ- 型ウェル領域１３と接続される。ｎ+ 型半導体領域１４とｐ+ 型半導体領域１５とは、絶縁膜９上に形成されたソース電極１６に接続される。また、ソース電極１６は、図１に示すように共通配線ＣＯＭを介してトランジスタＴｒ１のソース電極１０に接続される。つまり、遮断トランジスタＴｒ４のソースおよびチャネルは、トランジスタＴｒ１と同様にソース電位に維持される。
【００４５】
遮断トランジスタＴｒ４のドレイン領域は、ｎ- 型半導体領域１７およびｎ+ 型半導体領域１８とからなる。ｎ- 型半導体領域１７は、ｎ+ 型半導体領域１８よりもチャネル側に配置され、いわゆるＬＤＤ（Lightly Doped Drain ）構造をなす。
【００４６】
負電圧保護用のダイオードＤ４は、周辺回路のフィールド絶縁膜３上に形成される。ダイオードＤ４は検出器Ｄｅｔと同様に多結晶シリコン膜で構成され、たとえばイオン注入法により作りわけられたｐ型領域とｎ型領域とのｐｎ接合によりダイオードが構成される。ダイオードＤ４のｎ型側端子は、配線１９を介して遮断トランジスタＴｒ４のドレイン領域に接続される。一方、ダイオードＤ４のｐ型側端子は、配線２０を介してゲートフィンガ１２に接続される。
【００４７】
また、周辺回路のフィールド絶縁膜３上には、遮断速度コントロール抵抗Ｒｃ、ゲートプルダウン抵抗Ｒｇが形成される。断面図においてゲートプルダウン抵抗Ｒｇは省略しているが、遮断速度コントロール抵抗Ｒｃと同様の断面である。
【００４８】
遮断速度コントロール抵抗Ｒｃおよびゲートプルダウン抵抗Ｒｇは、たとえば多結晶シリコン膜からなり、ｐ型またはｎ型の不純物が導入されて導電率が制御される。遮断速度コントロール抵抗Ｒｃおよびゲートプルダウン抵抗Ｒｇ上には絶縁膜９が形成されている。
【００４９】
遮断速度コントロール抵抗Ｒｃは、絶縁膜１９上の配線２１を介して一端は遮断トランジスタＴｒ４のゲート電極６に接続され、他端は制御回路ＣＮＴＬ内のラッチ回路ＬＴＣに接続される。つまり、制御回路ＣＮＴＬ内のラッチ回路ＬＴＣの出力信号は遮断速度コントロール抵抗Ｒｃを介して遮断トランジスタＴｒ４に入力される。この遮断速度コントロール抵抗Ｒｃが設けられているため、遮断トランジスタＴｒ４の動作速度を遅くすることができ、このためトランジスタＴｒ１の遮断速度を低減できる。トランジスタＴｒ１の遮断速度を低減できる結果、サージ電圧を低くして誘導負荷に対する絶縁耐圧を向上できる。
【００５０】
ゲートプルダウン抵抗Ｒｇは、一端がゲートパッドＧに、他端がゲートフィンガ１２に接続される。このゲートプルダウン抵抗Ｒｇが存在するため、電流制限回路、あるいは遮断トランジスタＴｒ４による強制的なゲートフィンガ１２におけるゲート電圧の降下を確保することができる。すなわち、ゲートパッドＧにゲート電圧が印加されていても、ゲートプルダウン抵抗Ｒｇに流れるゲート電流により電位降下が発生し、ゲートパッドＧにおけるゲート電圧を維持しつつゲートフィンガ１２部分での電圧を十分低くできる。ゲートプルダウン抵抗Ｒｇの値は、たとえば１０ｋΩである。ゲートプルダウン抵抗Ｒｇ、遮断トランジスタＴｒ４およびダイオードＤ４は、ゲート遮断回路ＧＳＤを構成する。
【００５１】
ゲート端子領域１Ｃに形成されたゲートパッドＧおよび入力保護ダイオードＤｉｎは、図２の断面図では省略しているが、フィールド絶縁膜３上に形成される。入力保護ダイオードＤｉｎは、検出器Ｄｅｔと同様に、たとえば多結晶シリコン膜からなり、イオン注入法により作りわけられたｐ型領域とｎ型領域とのｐｎ接合によりダイオードが構成される。ゲートパッドＧは、ソース電極１０、１６、配線１９、２０、２１と同様に形成され、たとえばアルミニウム膜からなる。ゲートパッドＧは、その周囲に配置された入力保護ダイオードＤｉｎを介して共通配線ＣＯＭに接続され、また、ゲートプルダウン抵抗Ｒｇを介してゲートフィンガ１２に接続される。
【００５２】
制御回路ＣＮＴＬは、周辺回路領域１Ｂに形成され、ラッチ回路ＬＴＣおよび温度検出回路ＤＤＥＴが含まれる。図１および図２には図示しないが、制御回路ＣＮＴＬを構成するＭＯＳＦＥＴはトランジスタＴｒ４と同様に構成され、制御回路ＣＮＴＬを構成する抵抗素子は、遮断速度コントロール抵抗Ｒｃおよびゲートプルダウン抵抗Ｒｇと同様に構成される。
【００５３】
ラッチ回路ＬＴＣは、トランジスタＴｒ５および抵抗Ｒ５からなるインバータＩＮＶ１とトランジスタＴｒ６および抵抗Ｒ６からなるインバータＩＮＶ２の各インバータの各出力が他方の各入力となっているフリップフロップ回路と、インバータＩＮＶ２の入力を強制的に共通電位にしてフリップフロップを反転させる入力トランジスタＴｒ７とを有する。また、温度検出回路ＤＤＥＴは、前記した検出器Ｄｅｔと、検出器Ｄｅｔの端子間電圧をゲート入力とするトランジスタＴｒ８と、抵抗Ｒ７〜Ｒ９とを有する。また、制御回路ＣＮＴＬには、ラッチ回路ＬＴＣおよび温度検出回路ＤＤＥＴへの動作電源の供給回路となるダイオードＤ５および抵抗Ｒ１０〜Ｒ１２が含まれる。
【００５４】
なお、図３における各トランジスタのゲート幅およびゲート長、各抵抗値を例示すれば以下の通りである。すなわち、トランジスタＴｒ４のゲート幅およびゲート長は各々１５００μｍおよび４μｍ、トランジスタＴｒ５のゲート幅およびゲート長は各々２４０μｍおよび４μｍ、トランジスタＴｒ６、Ｔｒ７、Ｔｒ８のゲート幅およびゲート長は各々６０μｍおよび４μｍとすることができる。また、抵抗Ｒ５は2.２５ＭΩ、抵抗Ｒ６は２２５ｋΩ、抵抗Ｒ７、Ｒ８、Ｒ９は1.５ＭΩ、抵抗Ｒ１０、Ｒ１１は３０ｋΩ、抵抗Ｒ１２は９００ｋΩとすることができる。また、ゲートプルダウン抵抗Ｒｇは１０ｋΩとすることができ、この場合のトランジスタＴｒ４のオン抵抗Ｒｔｒは１ｋΩ以下とすることが好ましい。また、遮断速度コントロール抵抗Ｒｃは0.８ｋΩ以上とすることができる。遮断速度コントロール抵抗Ｒｃについては後に詳述する。
【００５５】
次に、図３を用いて本実施の形態のパワーＭＯＳＦＥＴの動作を説明する。
【００５６】
まず、パワーＭＯＳＦＥＴが正常に動作している時には、電流制限回路ＣＬＭＴおよびゲート遮断回路ＧＳＤは非動作の状態であり、トランジスタＴｒ３およびトランジスタＴｒ４はオフ状態である。このため、ゲート端子Ｇに正のゲート電圧Ｖｇが印加されることによりトランジスタＴｒ１のゲートにＶｇがそのまま印加され、トランジスタＴｒ１がオン状態となり、負荷電流ＩＬが流れる。負荷としては、前記の通り誘導性負荷を予定している。
【００５７】
電流制限回路ＣＬＭＴの動作は以下の通りである。トランジスタＴｒ１のオンと同時にトランジスタＴｒ２もオン状態となり、トランジスタＴｒ２のドレイン電流Ｉ２が流れる。ドレイン電流Ｉ２は、ダイオードＤ２を介して共通電極であるソース端子Ｓに流れ、その電流値に応じたダイオードＤ２の端子間電圧を生じる。この端子間電圧はトランジスタＴｒ３のゲート入力となり、ドレイン電流Ｉ２が規定値以下の場合にはトランジスタＴｒ３のしきい値を越えないように設計している。すなわち、ドレイン電流Ｉ２が規定値以下（正常）の時にはトランジスタＴｒ３はオフ状態であり、トランジスタＴｒ３のドレイン電流Ｉ３が流れることはない。この結果、ゲート電圧ＶｇはほぼそのままトランジスタＴｒ１、Ｔｒ２のゲートに印加され、正常の動作する。
【００５８】
ところが、何らかの原因で負荷変動たとえば負荷短絡が生じれば、過大な負荷電流ＩＬが流れるとともにドレイン電流Ｉ２も増加する。このドレイン電流Ｉ２が規定値以上になれば、トランジスタＴｒ３がオン状態となり、ドレイン電流Ｉ２に応じた、つまりダイオードＤ２の端子電圧に応じたトランジスタＴｒ３のドレイン電流Ｉ３が流れる。ドレイン電流Ｉ３は、ゲートプルダウン抵抗Ｒｇを介してゲート端子Ｇからソース端子Ｓに流れ、このドレイン電流Ｉ３によるゲートプルダウン抵抗Ｒｇ端子間の電位降下、Ｒｇ・Ｉ３は、トランジスタＴｒ１、Ｔｒ２のゲートに印加される電圧をゲート端子Ｇでのゲート電圧ＶｇよりもＲｇ・Ｉ３だけ低下させることとなる。ゲート電圧の低下に応じて負荷電流ＩＬ、ドレイン電流Ｉ２が低下し、一方、ドレイン電流Ｉ２の減少に応じてトランジスタＴｒ３のドレイン電流Ｉ３も制限され、結果として負荷電流ＩＬ、ドレイン電流Ｉ２は一定の値で制限されることとなる。すなわち、ドレイン電流Ｉ２は負荷電流ＩＬのモニタ電流として利用され、上記の通りの電流制限回路ＣＬＭＴの動作として使用される。
【００５９】
一方、ゲート遮断回路ＧＳＤの動作は以下の通りである。パワーＭＯＳＦＥＴが正常に動作する場合には、ゲート端子Ｇに印加されたゲート電圧Ｖｇが、抵抗Ｒ１０〜Ｒ１２およびＲ９を介して検出器Ｄｅｔにも印加される。検出器Ｄｅｔは、前記の通り７個のダイオードを直列に順方向接続したものであり、所定の温度以下ではトランジスタＴｒ８のしきい値以上となるように設計している。すなわち、ダイオードを多結晶シリコン膜で構成した場合には、１段あたりの順方向電圧Ｖｔは室温で約0.６Ｖである。７段になれば約4.２Ｖの電圧がトランジスタＴｒ８のゲートに印加される。このときトランジスタＴｒ８はオン状態である。トランジスタＴｒ８がオン状態であれば、トランジスタＴｒ７のゲート電圧は低レベルとなりトランジスタＴｒ７はオフ状態である。
【００６０】
このとき、ラッチ回路ＬＴＣを構成するインバータを非対称に構成すれば、たとえばＲ５をＲ６よりも１０倍程度大きな抵抗値のものとすれば、インバータＩＮＶ２の出力接点Ｐ２の方がインバータＩＮＶ１の出力接点Ｐ１よりも速くチャージされてハイレベルとなる。つまり、トランジスタＴｒ７がオフの時には、常に接点Ｐ１がローレベルであり、トランジスタＴｒ４はオフ状態である。トランジスタＴｒ４がオフ状態であるから、トランジスタＴｒ４のドレイン電流Ｉ４は流れることがなく、ゲート電圧ＶｇはほぼそのままトランジスタＴｒ１、Ｔｒ２のゲートに印加され、正常の動作する。
【００６１】
ところが、たとえば負荷短絡等が発生し、過大な負荷電流ＩＬが流れ続けて、トランジスタＴｒ１が加熱された場合には、検出器Ｄｅｔの端子電圧が低下する。これは、検出器Ｄｅｔとして利用するダイオードの順方向電圧の温度依存性を用いたものであり、ダイオードの温度が上昇すれば順方向電圧が低下する特性を利用する。すなわち、規定の温度たとえば１５０℃を越えると、トランジスタＴｒ８がオフ状態となるようにトランジスタＴｒ８のしきい値を調整する。この結果、検出器Ｄｅｔが規定温度を越えるとトランジスタＴｒ８がオフ状態となってトランジスタＴｒ８のドレイン端子に接続されるトランジスタＴｒ７のゲートがハイレベルとなり、トランジスタＴｒ７がオン状態になる。
【００６２】
トランジスタＴｒ７のオンは、接点Ｐ２をローレベルとし、接点Ｐ１をハイレベルにしてラッチ回路ＬＴＣの出力を反転させる。よって、遮断トランジスタＴｒ４のゲートがハイレベルとなって遮断トランジスタＴｒ４がオン状態となり、トランジスタＴｒ４のドレイン電流Ｉ４が流れるようになる。
【００６３】
ドレイン電流Ｉ４は、ドレイン電流Ｉ３の場合と同様に、ゲートプルダウン抵抗Ｒｇ端子間の電位降下、Ｒｇ・Ｉ４に相当するだけのゲート電圧Ｖｇの低下生じる。ただし、この場合は、前記電流制限の場合のようにフィードバック回路を有さず、トランジスタＴｒ１を完全に遮断する。このため、トランジスタＴｒ４の直列抵抗Ｒｔｒにかかる電圧、Ｒｔｒ・Ｉ４が残電圧として存在する。この残電圧がトランジスタＴｒ１のしきい値よりも十分に小さいことが必要であることから、トランジスタＴｒ４の直列抵抗Ｒｔｒを小さくするためにトランジスタＴｒ４のゲート幅を大きくしていることは前記した通りである。このため必然的にトランジスタＴｒ４の動作速度が速くなり、サージ電圧が大きくなることも前記した。
【００６４】
しかし、本実施の形態ではトランジスタＴｒ４のゲートに遮断速度コントロール抵抗Ｒｃを接続しているため、トランジスタＴｒ４のゲートへのチャージを遅らすことができ、トランジスタＴｒ４の動作速度を遅くできる。このため、トランジスタＴｒ４のドレイン電流Ｉ４の立ち上がりを遅くして、トランジスタＴｒ１の遮断速度を遅くし、ドレイン端子Ｄに印加されるサージ電圧を低くすることができる。また、トランジスタＴｒ４のドレイン電流Ｉ４の立ち上がりを遅くするため、トランジスタＴｒ１のゲートからの電荷の引き抜きを遅らせ、多数存在するトランジスタＴｒ１のセル動作の不均一性の発生を防止して局所的なアバランシェエネルギの集中を抑制し、素子耐圧を向上できる。
【００６５】
図４は、遮断回路部を簡略化した回路図である。図４に示すように、トランジスタＴｒ１のゲート容量をＣｉｓｓ１、トランジスタＴｒ４のゲート容量をＣｉｓｓ２とすれば、Ｃｉｓｓ＝（Ｗ×Ｌ×ε）／ｔｏｘ、（ただし、ｔｏｘはゲート酸化膜厚、Ｗはゲート幅、Ｌはゲート長、εはシリコン酸化膜の誘電率である。）、の計算式より、Ｃｉｓｓ１＝3.１５ｎＦ、Ｃｉｓｓ２＝4.０ｐＦと算出できる。
【００６６】
トランジスタＴｒ１のゲート配線の寄生抵抗をＲｇｇとし、Ｒｇｇ＝２Ωとすると、トランジスタＴｒ１のゲートへの充電あるいは放電の時定数τ１は、6.３ｎｓとなり、また、トランジスタＴｒ４のゲートへの充電あるいは放電の時定数τ２は、Ｒｃ＝0.８ｋΩのとき３ｎｓ、Ｒｃ＝１ｋΩのとき４ｎｓ、Ｒｃ＝６ｋΩのとき２４ｎｓ、Ｒｃ＝１０ｋΩのとき４０ｎｓとなる。
【００６７】
すなわち、Ｒｃ＝0.８ｋΩ程度で、時定数τ２は時定数τ１と同等のオーダーとなり、トランジスタＴｒ１の遮断速度を低減する効果があることがわかる。また、Ｒｃが大きくなるに従い、トランジスタＴｒ４の時定数τ２がτ１よりも大きくなり、Ｒｃ＝６ｋΩ程度では、ほぼトランジスタＴｒ４の動作速度でトランジスタＴｒ１の動作が律速されており、トランジスタＴｒ１の遮断速度の低減効果が大きく得られていることがわかる。
【００６８】
図５は、遮断速度コントロール抵抗Ｒｃを変化した時の破壊耐圧を示したグラフである。図５に示すように、Ｒｃの増加とともに破壊耐圧が上昇し、Ｒｃ＝０の場合に比較してＲｃ＝0.８ｋΩ程度で破壊耐圧が約1.２倍に上昇し、最大で約1.５倍に増加する。
【００６９】
このように、破壊耐圧が上昇するのは、トランジスタＴｒ１の遮断速度が図６に示すように遅くなり（ｄｉ／ｄｔが低下）、サージ電圧ΔＶ２が低下しているためであると考えられる。サージ電圧ΔＶ２が図２１におけるサージ電圧ΔＶ１よりも低いため、破壊に至らず、トランジスタＴｒ１のドレイン電流（ＩＤ）を確実に遮断することが可能となる。
【００７０】
次に、図７〜図９を用いて本実施の形態１のパワーＭＯＳＦＥＴの製造方法を説明する。図７〜図９は、実施の形態１のパワーＭＯＳＦＥＴの製造方法の一例を示し、（ａ）は断面図を（ｂ）は平面図を示す。
【００７１】
まず、図７に示すように、ｎ+ 型半導体基板１を用意し、その主面に単結晶シリコン膜をエピタキシャル成長してｎ- 型エピタキシャル層２を形成する。さらにＬＯＣＯＳ法を用いてフィールド絶縁膜３を形成する。
【００７２】
次に、図８に示すように、ｐ+ 型ウェル領域４、ｐ- 型ウェル領域１３をイオン注入法により形成し、ゲート絶縁膜５を熱ＣＶＤ法により形成した後、多結晶シリコン膜（図示せず）を堆積する。その後、多結晶シリコン膜をパターニングする。このパターニングによりゲート電極６（ゲート引き出し領域１１）、ダイオードＤ４、遮断速度コントロール抵抗Ｒｃ、ゲートプルダウン抵抗Ｒｇ、検出器Ｄｅｔ、入力保護ダイオードＤｉｎとなる多結晶シリコン膜を形成する。なお、ゲート電極６のパターニングは、図８（ｃ）に拡大して示すように８角形の開口を有するメッシュ型に行う。
【００７３】
さらに、フォトレジスト膜をマスクとして、ｎ- 型エピタキシャル層２およびｐ- 型ウェル領域１３に、ｎ+ 型半導体領域７、ｐ型半導体領域８、ｎ+ 型半導体領域１４、ｐ+ 型半導体領域１５、ｎ- 型半導体領域１７およびｎ+ 型半導体領域１８を各々イオン注入法により形成する。また、ダイオードＤ４、検出器Ｄｅｔ、入力保護ダイオードＤｉｎとなる多結晶シリコン膜に、フォトレジスト膜をマスクとして、ダイオードを構成するように不純物をイオン注入する。
【００７４】
次に、図９に示すように、半導体基板１の全面に、ＣＶＤ法を用いてシリコン酸化膜を堆積し、絶縁膜９を形成する。その後、絶縁膜９に接続孔を開口し、さらにアルミニウム膜（図示せず）をスパッタ法を用いて堆積する。このアルミニウム膜をエッチングしてソース電極１０、１６、ゲートフィンガ１２、配線１９、２０、２１、２２、共通配線ＣＯＭおよびゲートパッドＧを形成する。
【００７５】
さらに、パッシベーション膜を形成後、パッシベーション膜をエッチングし、ソースパッドＳおよびゲートパッドＧを開口し、図１に示すパワーＭＯＳＦＥＴが完成する。
【００７６】
本実施の形態１のパワーＭＯＳＦＥＴによれば、トランジスタＴｒ４のゲートに遮断速度コントロール抵抗Ｒｃを配置するため、トランジスタＴｒ１の遮断速度を低減してサージ電圧を低減し、また、トランジスタＴｒ１の特定のセルへのアバランシェエネルギの集中を抑制できる。この結果、パワーＭＯＳＦＥＴを誘導性の負荷に適用した場合であっても熱遮断を確実に行うことができ、素子破壊耐性を向上できる。
【００７７】
（実施の形態２）
図１０は、本発明の他の実施の形態であるパワーＭＯＳＦＥＴの一例を示した平面図であり、図１１は、実施の形態２のパワーＭＯＳＦＥＴの断面を複合的に示した断面図である。また、図１２は、実施の形態２のパワーＭＯＳＦＥＴの回路構成を示した回路図である。
【００７８】
本実施の形態のパワーＭＯＳＦＥＴは、実施の形態１のパワーＭＯＳＦＥＴとその構成が共通する部分が多い。しかし、トランジスタＴｒ１の遮断速度を遅くするための遮断速度コントロール抵抗Ｒｃの設置位置が実施の形態１と相違する。共通する部分については実施の形態１と同様であるため、説明を省略する。
【００７９】
本実施の形態２の遮断速度コントロール抵抗Ｒｃは、図１０および図１２に示すように、ゲートプルダウン抵抗ＲｇとトランジスタＴｒ１、Ｔｒ２のゲート端子すなわちゲートフィンガ１２との間に配置される。一方、実施の形態１において遮断トランジスタＴｒ４のゲートに配置された遮断速度コントロール抵抗Ｒｃは、本実施の形態では配置しない。その他の構成は実施の形態１と同様である。
【００８０】
図１１は、周辺回路領域１Ｂの遮断速度コントロール抵抗Ｒｃとセル領域１ＡのトランジスタＴｒ１との断面を示し、実施の形態１と同様に、遮断速度コントロール抵抗Ｒｃはフィールド絶縁膜３上に形成される。また、遮断速度コントロール抵抗Ｒｃは、実施の形態１と同様に多結晶シリコン膜で構成される。
【００８１】
このように遮断速度コントロール抵抗ＲｃをトランジスタＴｒ１、Ｔｒ２のゲート端子に配置することによっても、トランジスタＴｒ１（Ｔｒ２）の遮断速度を遅くすることができる。この結果、トランジスタＴｒ１のゲートからの電荷の引き抜きを遅らせ、多数存在するトランジスタＴｒ１のセル動作の不均一性の発生を防止して局所的なアバランシェエネルギの集中を抑制し、素子耐圧を向上できる。
【００８２】
図１３は、実施の形態２の遮断回路部を簡略化した回路図である。図１３に示すように、トランジスタＴｒ１のゲート容量をＣｉｓｓ１とすれば、実施の形態１と同様計算式より、Ｃｉｓｓ１＝3.１５ｎＦと算出できる。
【００８３】
トランジスタＴｒ１のゲート配線の寄生抵抗をＲｇｇとし、Ｒｇｇ＝２Ωとすると、トランジスタＴｒ１のゲートへの充電あるいは放電の時定数τ１は、Ｒｃ＝0.８ｋΩのとき2.５２μｓ、Ｒｃ＝１ｋΩのとき3.１６μｓ、Ｒｃ＝６ｋΩのとき１8.９μｓ、Ｒｃ＝１０ｋΩのとき３1.５μｓとなる。
【００８４】
すなわち、Ｒｃ＝０のときの時定数τ１は、実施の形態１で計算したときと同様の6.３ｎｓであるのに対し、３桁程度遅くなっていることがわかる。また、Ｒｃが大きくなるに従い、τ１が大きくなり、トランジスタＴｒ１の遮断速度の低減効果が大きく得られていることがわかる。
【００８５】
なお、図１３に示したｉ１は遮断トランジスタＴｒ４のターンオン直度の電流であり、ｉ２はトランジスタＴｒ１のゲートからの引き抜き電荷による電流である。本実施の形態では、ｉ１は速やかに流れてその時定数は小さいが、遮断速度コントロール抵抗Ｒｃを設けているためｉ２は速やかに流れ、トランジスタＴｒ１のゲート電圧の低下速度が遅くなる。
【００８６】
図１４は、遮断速度コントロール抵抗Ｒｃを変化した時の破壊耐圧を示したグラフである。図１４に示すように、Ｒｃの増加とともに破壊耐圧はほぼ単調に増加する。Ｒｃ＝０の場合に比較してＲｃ＝0.８ｋΩ程度で破壊耐圧が約1.２倍に上昇し十分に大きな効果が得られていることがわかる。
【００８７】
このように破壊電圧のピークが見えないのは、本実施の形態２では実施の形態１と異なり、直接にトランジスタＴｒ１のゲート電圧を制御するためであると考えられる。しかし、トランジスタＴｒ１のゲートへの抵抗の挿入は、トランジスタＴｒ２のスイッチング速度の低下をもたらすため、あまりに大きいと好ましくない。そこで、一般にトランジスタＴｒ１のゲート抵抗が５ｋΩ〜４０ｋΩの範囲で使用されることを考慮すれば、遮断速度コントロール抵抗Ｒｃは、２４ｋΩ以下とすることが好ましい。すなわち、遮断速度コントロール抵抗Ｒｃは0.８ｋΩ以上２４ｋΩ以下とすることが好ましい。この場合、トランジスタＴｒ１の時定数τ１は、2.５２μｓから７5.６μｓの範囲となる。
【００８８】
このように、破壊耐圧が上昇するのは、実施の形態１で説明したと同様に、トランジスタＴｒ１の遮断速度が図６に示すように遅くなり（ｄｉ／ｄｔが低下）、サージ電圧ΔＶ２が低下しているためであると考えられる。サージ電圧ΔＶ２が図２１におけるサージ電圧ΔＶ１よりも低いため、破壊に至らず、トランジスタＴｒ１のドレイン電流（ＩＤ）を確実に遮断することが可能となる。
【００８９】
なお、図１５に、実施の形態１あるいは実施の形態２のパワーＭＯＳＦＥＴを適用したランプ駆動回路を例示する。バッテリから供給された直流電圧Ｖは、パワーＭＯＳＦＥＴのソース・ドレイン間にランプ負荷Ｒを介して接続される。パワーＭＯＳＦＥＴのゲートはドライバＩＣで制御され、ランプの点灯、消灯を制御する。この回路には寄生インダクタＬが存在するが、パワーＭＯＳＦＥＴの誘導負荷耐圧が向上しているため、仮に回路に短絡故障が発生し、トランジスタＴｒの加熱遮断回路が動作しても大きなサージ電圧は発生せず、また、ゆっくりと遮断されるためアバランシェエネルギの集中も緩和される。この結果、トランジスタＴｒの寄生バイポーラトランジスタによる持続電流の発生、それに起因する素子破壊を防止することができる。
【００９０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９１】
たとえば、実施の形態１および２では、ｎチャネル型のパワーＭＯＳＦＥＴについて説明したが、図１６に示すようにｐチャネル型のパワーＭＯＳＦＥＴにも本発明を適用することが可能である。この場合、ダイオードの接続極性が逆になることはいうまでもない。
【００９２】
また、図１７および図１８に示すように、遮断トランジスタＴｒ４のゲート部に遮断速度コントロール抵抗Ｒｃ１を設けるとともに、トランジスタＴｒ１のゲート部にも遮断速度コントロール抵抗Ｒｃ２を設けることができる。これら遮断速度コントロール抵抗Ｒｃ１、Ｒｃ２は、各々単独でも十分な効果が得られることは実施の形態１および２に説明した通りであるが、これを両方設けると、さらに良好な効果が得られる。すなわち、遮断速度コントロール抵抗Ｒｃ２をあまりに大きくするとパワーＭＯＳＦＥＴ自体の動作速度が阻害される恐れがあるが、パワーＭＯＳＦＥＴの速度を低下しない程度に遮断速度コントロール抵抗Ｒｃ２の抵抗値を定め、このＲｃ２での遮断速度の低下が十分でない場合には、遮断速度コントロール抵抗Ｒｃ１でこれを補うことができる。
【００９３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９４】
すなわち、遮断速度コントロール抵抗を遮断トランジスタまたはパワートランジスタのゲート部に配置することにより、遮断トランジスタの動作速度あるいはパワートランジスタの遮断速度を低下することができる。これにより、誘導負荷電流を遮断することにより発生するサージ電圧を低減できる。また、パワートランジスタの遮断速度を低下するため、アバランシェエネルギの集中を抑制でき、パワートランジスタの絶縁破壊耐圧を向上できる。
【００９５】
この結果、自己遮断回路を有する半導体装置の誘導負荷耐圧を向上できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるパワーＭＯＳＦＥＴの一例を示した平面図である。
【図２】実施の形態１のパワーＭＯＳＦＥＴの断面を複合的に示した断面図である。
【図３】実施の形態１のパワーＭＯＳＦＥＴの回路構成を示した回路図である。
【図４】実施の形態１の遮断回路部を簡略化した回路図である。
【図５】遮断速度コントロール抵抗を変化した時の破壊耐圧を示したグラフである。
【図６】実施の形態１のドレイン電流およびドレイン電圧の変化を示した模式図である。
【図７】実施の形態１のパワーＭＯＳＦＥＴの製造方法の一例を示し、（ａ）は断面図を（ｂ）は平面図を示す。
【図８】実施の形態１のパワーＭＯＳＦＥＴの製造方法の一例を示し、（ａ）は断面図を（ｂ）は平面図を示す。
【図９】実施の形態１のパワーＭＯＳＦＥＴの製造方法の一例を示し、（ａ）は断面図を（ｂ）は平面図を示す。
【図１０】本発明の他の実施の形態であるパワーＭＯＳＦＥＴの一例を示した平面図である。
【図１１】実施の形態２のパワーＭＯＳＦＥＴの断面を複合的に示した断面図である。
【図１２】実施の形態２のパワーＭＯＳＦＥＴの回路構成を示した回路図である。
【図１３】実施の形態２の遮断回路部を簡略化した回路図である。
【図１４】遮断速度コントロール抵抗を変化した時の破壊耐圧を示したグラフである。
【図１５】実施の形態１あるいは実施の形態２のパワーＭＯＳＦＥＴを適用したランプ駆動回路図である。
【図１６】本発明の実施の形態であるパワーＭＯＳＦＥＴの他の例を示した回路図である。
【図１７】本発明の実施の形態であるパワーＭＯＳＦＥＴのさらに他の例を示した平面図である。
【図１８】本発明の実施の形態であるパワーＭＯＳＦＥＴのさらに他の例を示した回路図である。
【図１９】パワーＭＯＳＦＥＴの動作を説明する回路図である。
【図２０】一般的なｎチャネル型２重拡散構造ＭＯＳＦＥＴを示す断面図である。
【図２１】負荷短絡の発生から加熱破壊に至るまでのドレイン電流およびドレイン電圧の変化を示した模式図である。
【符号の説明】
１  半導体基板
１Ａ  セル領域
１Ｂ  周辺回路領域
１Ｃ  ゲート端子領域
２  ｎ- 型エピタキシャル層
３  フィールド絶縁膜
４  ｐ+ 型ウェル領域
５  ゲート絶縁膜
６  ゲート電極
７  ｎ+ 型半導体領域
８  ｐ型半導体領域
９  絶縁膜
１０  ソース電極
１１  ゲート引き出し領域
１２  ゲートフィンガ
１３  ｐ- 型ウェル領域
１４  ｎ+ 型半導体領域
１５  ｐ+ 型半導体領域
１６  ソース電極
１７  ｎ- 型半導体領域
１８  ｎ+ 型半導体領域
１９  絶縁膜
１９〜２２  配線
１０１  ｎ+ 型半導体領域
１０２  ｎ- 型エピタキシャル層
１０３  ｐ型半導体領域
１０４  空乏層
１０５  ゲート電極
ＣＬＭＴ  電流制限回路
ＣＮＴＬ  制御回路
ＤＤＥＴ  温度検出回路
Ｄｅｔ  検出器
ＣＯＭ  共通配線
ＩＮＶ１、ＩＮＶ２  インバータ
ＧＳＤ  ゲート遮断回路
ＬＴＣ  ラッチ回路
ＴＤＥＴ  温度検出回路
Ｄ  ドレイン端子（ドレイン電極）
Ｇ  ゲート端子（ゲートパッド）
Ｓ  ソース端子（ソースパッド）
Ｄ２〜Ｄ５  ダイオード
Ｄｉｎ  入力保護ダイオード
ＩＬ  負荷電流
Ｉｃ  コレクタ電流
Ｌ  インダクタンス
Ｒｃ、Ｒｃ１、Ｒｃ２  遮断速度コントロール抵抗
Ｒｇ  ゲートプルダウン抵抗
Ｔｒ４  遮断トランジスタ
Ｔｒｐ  寄生バイポーラトランジスタ
Ｖｇ  ゲート電圧
Ｗ  ゲート幅
ΔＶ１、ΔＶ２  サージ電圧
【図１】
0004030187.tif 000002
【図２】
0004030187.tif 000003
【図３】
0004030187.tif 000004
【図４】
0004030187.tif 000005
【図５】
0004030187.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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