(57)【特許請求の範囲】
【請求項１】
所定の割り込み要求に応じて予め定められたウィンドウ内にリセットコマンドを出力するＣＰＵと、
前記リセットコマンドを受けシステムタイミングに同期したリセットワードを送信するＦＰＧＡと、
を具備し、前記ＣＰＵから前記ＦＰＧＡへのリセットコマンドの書き込みタイミングが正しく行われた場合に、前記ＦＰＧＡから前記リセットワードの送出を行うように構成したことを特徴とするリモートリセット装置。
【請求項２】
前記ＦＰＧＡは、ハードロジック回路で構成されていることを特徴とする請求項１記載のリモートリセット装置。
【請求項３】
前記リモートリセット装置は、前記ＣＰＵと前記ＦＰＧＡとを有して構成された上位ユニットと、この上位ユニットと有線回線で接続され、且つ前記リセットワードを受信してリセット信号を出力する下位ユニットと、により構成されたことを特徴とする請求項１または２に記載のリモートリセット装置。
【請求項４】
前記下位ユニットは、前記システムタイミングに同期し、且つ連続した所定数のリセットワードを受信した場合に、正規のコマンドであるとして前記リセット信号を出力することを特徴とする請求項３に記載のリモートリセット装置。
【請求項５】
前記予め定められたウィンドウは、４ｍｓの許可期間であることを特徴とする請求項１から４の何れかに記載のリモートリセット装置。
【請求項６】
前記割り込み要求は、同期フレーム信号から所定のオフセットを有することを特徴とする請求項１から５の何れかに記載のリモートリセット装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有線で接続され遠隔からリセット制御が可能なリモートリセット装置に関する。
【０００２】
【従来の技術】
従来、リモートリセット装置は一般に、遠隔制御装置に適用される。図７は、従来のリモートリセット装置の構成例を示している。本従来例のリモートリセット装置は、上位ユニットのリセットワード送信部７１と、下位ユニットのメインＣＰＵ７２とから構成されている。この構成部のリセットワード送信部７１とメインＣＰＵ７２は、有線回線で接続されており、リセットワード送信部７１からのリセットコマンドをメインＣＰＵ７２が検知して、システムリセット信号を出力する。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来のリモートリセット装置においては、リセット専用の回線を設ける必要がある。また、リセットコマンド受信側のソフトが暴走した時に、誤って安易にシステムリセットをかけてしまうことが往々にして生じる。さらに、システムリセットをかけられない事態の生じる場合もある問題を有している。
【０００４】
本発明は、上記従来の問題を解決するものであり、ランニングコストが安くかつ信頼性の高い優れたリモートリセット装置を提供することを目的とする。
【０００５】
より詳細には、本発明は、データ回線を利用することにより新たな回線を設ける必要がなく、またハードウェアで回路を構成してソフト暴走時に勝手にシステムリセットがかけ難く、上位ユニットがリセット命令を出した時のみに確実に作動する、リモートリセット装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、上記問題点を解決するため、所定の割り込み要求に応じて予め定められたウィンドウ内にリセットコマンドを出力するＣＰＵと、リセットコマンドを受けシステムタイミングに同期したリセットワードを送信するＦＰＧＡと、を具備して構成され、ＣＰＵからＦＰＧＡへのリセットコマンドの書き込みタイミングが正しく行われた場合に、ＦＰＧＡからリセットワードの送出を行うように構成した。
【０００７】
この構成によれば、信頼性に優れたリモートリセット装置が得られる。
【０００８】
【発明の実施の形態】
請求項１記載のリモートリセット装置に関する発明は、所定の割り込み要求に応じて予め定められたウィンドウ内にリセットコマンドを出力するＣＰＵと、リセットコマンドを受けシステムタイミングに同期したリセットワードを送信するＦＰＧＡと、を具備する構成を採る。
【０００９】
この構成により、ランニングコストが安くかつ信頼性の高い優れたリモートリセット装置を得ることができる。
【００１０】
請求項２記載の発明では、上記のＦＰＧＡは、ハードロジック回路で構成されている。本構成により、ソフトの暴走を排除した信頼性の高いリセットワードの送信が可能となる。
【００１１】
請求項３記載の発明では、上記のリモートリセット装置は、ＣＰＵとＦＰＧＡとを有して構成された上位ユニットと、この上位ユニットと有線回線で接続され、且つリセットワードを受信してリセット信号を出力する下位ユニットと、により構成されている。本リモートリセット装置は、非同期データ回線を介してのリモートリセット装置として構成され、データ伝送用の回線以外にさらに回線を引かずに済む。
【００１２】
請求項４記載の発明では、上記の下位ユニットは、システムタイミングに同期し連続した所定数の数のリセットワードを受信した場合に、正規のコマンドであるとして、リセット信号を出力する構成を採る。本構成により、ソフトが暴走しても誤ってシステムリセットを出力せず、リセット命令を出したときのみ作動し、リセット信号の信頼性を高めることができる。
【００１３】
請求項５記載の発明では、上記の予め定められたウィンドウは、４ｍｓの許可期間である構成を採る。本構成により、許可期間が時間限定され、リセットワードの誤発行を防ぎ、リセット信号の信頼性がより高められる。
【００１４】
請求項６記載の発明では、上記の割り込み要求は、同期フレーム信号から所定のオフセットを有する構成を採る。
【００２０】
次に図面を参照して、本発明の一実施の形態に係るリモートリセット装置を詳細に説明する。図１〜図６は、本発明の一実施形態に係るリモートリセット装置を説明するための図である。
【００２１】
（第１の実施の形態）
図１は、同期方式のリモートリセット装置の系統図を示している。このリモートリセット装置は、リモートリセット要求部１とデータ／リセットワード送信部２とを有する上位ユニットと、データ／リセットコマンド受信部５、６の下位ユニットとにより構成される。
【００２２】
上記リモートリセット装置の構成部であるデータ／リセットワード送信部２は、さらに細分化され、ＣＰＵ３とＦＰＧＡ（field programmable gate array)４とＳＷ７とにより構成される。この上位ユニットと、下位ユニットの２つのデータ／リセットコマンド受信部５、６との間は、それぞれ有線回線で接続され、データ／リセットワードが伝達される。なお、このデータ／リセットワードを受信したデータ／リセットコマンド受信部５、６からは、ユニットリセット信号とシステムリセット信号とが出力される。
【００２３】
上記に構成される図１のリモートリセット装置において、リモートリセット要求部１は、データ／リセットワード送信部２とＬＡＮまたはシリアルの非同期回線で接続されている。データ／リセットワード送信部２は、ＣＰＵ３、ユーザ側で配線の書き換えが可能なＦＰＧＡ（field programmable gate array)４から構成され、リモートリセット要求部１から規定のコマンドを投入することにより、データ／リセットワード送信部２はリモートリセットワードを有線同期回線上に発行できる。
【００２４】
また、データ／リセットワード送信部２はＳＷ（ハードウェアスイッチ）７を備えており、これを操作することによりＦＰＧＡ４が認識して直接リモートリセットワードを送出することも可能とする。
【００２５】
データ／リセットワード受信部５は、有線回線でデータ／リセットワード送信部２と接続されており、有線回線を介して送られたリセットワードを、ＣＰＵを経由せずハードウェア回線のみにて認識し、リセットを出力する。つまり、データ／リセットコマンド受信部５は、ハードロジック回路で構成され、ユニットリセットおよびシステムリセットの２つのリセット信号を出力する。なお、ＦＰＧＡ４から出力されるリモートリセットワードは、通常のデータ通信用回線を用いて送信される。
【００２６】
以上のように構成されたリモートリセット装置について、その動作の詳細を以下に説明する。
【００２７】
リモートリセットは、ユニットリセット、システムリセットの２段階のリセットを発行可能である。まず、リモートリセット要求部１からのリセットコマンド発行要求は、データ／リセットワード送信部２のＣＰＵ３に送られ、図２に示す特定のタイミングで、ＣＰＵ３のソフトウェアからのＦＰＧＡ４に対するリセットコマンド書き込みで行う。リセット種別は、リモートリセット要求部１での操作により、ＣＰＵ３からの書き込みコマンドで指定する。ここでは、ユニットリセットコマンドはＣＣＨ，５５Ｈ，ＡＡＨ，ＦＦＨを、システムリセットは７７Ｈ，５５Ｈ，ＡＡＨ，ＦＦＨを使用するものとする。
【００２８】
ここでは、同期フレーム信号Ｃ２５ＨＺを４０ｍｓとし、通常はＦＰＧＡ４がフレームの先頭に同期ワードをつけて、データの通信をしている。リセット発行時は、この周期ワードの代わりに規定のリセットワード（ＲＥＳ  Ｗ）を挿入する。
【００２９】
リセットをかける対象のユニットが復数存在する場合には、リセットコマンドの送出ポートはユニット毎に設ける。このリセットワードを挿入するまでの手順例を図２を用いて説明する。
【００３０】
（１）  同期フレーム信号Ｃ２５ＨＺから、規定のオフセット（ここでは２０ｍｓとする）した割り込み要求ＩＲＱ（interrupt request signal）を、データ／リセットワード送信部２のＣＰＵ３へ出力する。
【００３１】
（２）  データ／リセットワード送信部２のＣＰＵ３は、割り込み要求ＩＲＱを受けた後、リセットコマンドポートへ７７Ｈ，５５Ｈ，ＡＡＨ，ＦＦＨの順番でコマンドを書き込む。
【００３２】
（３）  ＦＰＧＡ４は、割り込み要求ＩＲＱから４ｍｓの間にＣＰＵ３へ書き込んだコマンドを複数回検出した場合、同期フレーム信号Ｃ２５ＨＺに同期した規定のリセットワードを有線回線上に送信する。
【００３３】
誤動作防止のため、上記手順を踏んだ後のＣＰＵ３は、リセットワードの送出を正しいタイミングで３回行った時点で、初めて正しくリセットコマンドを送出したと認識する。
【００３４】
リセットコマンド書き込みタイミングが正しく行われない場合には、ＦＰＧＡ４からリセットワードは送出されず、通常通り同期ワードが送出される。例え、ソフトウェアが暴走し、結果的に不確定なリセットワードがＦＰＧＡ４から出力されても、予め定めた正規のリセットコマンドと混同する偽りのリセットコマンドが誤って送出される可能性が大幅に削減される。
【００３５】
リセットコマンド書き込みの用の４ｍｓのウィンドウを設け、このウィンドウ内において、ＣＰＵ３がリセットコマンドをリセットコマンドポートへの書き込みを複数回実行する。時間間隔規定がされたウィンドウ内にリセットコマンドの書き込みが成されたか否か、且つ複数回が正しく成されたか否かを規定することにより、ソフトウェアが暴走したか否かがチェックされる。よって、暴走が発生し、結果的に不確定なリセットワードがＦＰＧＡ４から出力されても、予め定めた正規のリセットコマンドと混同する偽りのリセットコマンドが、誤って送出される可能性が大幅に削減可能である。
【００３６】
次に、リセットワード受信部５では、同期フレームの中味を毎フレームごとにハードウェア構成部で監規している。図３は、リセット検出方法を説明するためのタイミング図である。この図３において、例えば、同期確立状態から連続する３回のリセットワードを検出した場合に、正規のリセット要求ありとみなして、ユニットリセットまたはシステムリセット信号を出力する。速続で検出できなかった場合には、同期外れとみなし、再び同期の捕捉動作を継続する。
【００３７】
ユニットリセットまたはシステムリセットが実行されたかは、同期外れと認識できるので同期確立状態のレジスタを参照することにより判定可能である。これにより請求項１、２の実現が可能である。
【００３８】
（第２の実施の形態）
図４は、非同期方式のリモートリセット装置のシステム系統図を示している。本図４において、データ／リモートリセット送信部４１は、データ／リセットワード受信部４２と非同期有線回線で接続されており、非同期シリアルのリセットワードを送出する。このリセットワードの送信には、通常のデータ通信回線を使用する。データ／リセットワード受信部４２は、非同期シリアル認識専用のリセット監視ＣＰＵ４４を搭載しており、リセットワードを検出した時にユニットリセットとシステムリセットのリセット信号を出力する。
【００３９】
以上のように構成されたリモートリセット装置について、その動作の詳細を説明する。リモートリセット装置は、ユニットリセット、システムリセットの２段階のリセットを発行可能である。データ／リモートリセット送信部４１から出力されるリセットコマンドは、例えば、図５に示したデータ／リセットワードとして構成される。
【００４０】
他のデータと同じ回線上に、規定のコマンドを任意の時期にのせる。リセット種別は、データ／リモートリセット送信部４１での書き込みコマンドで指定する。
【００４１】
図６は、リセット検出方法を説明するためのタイミング図である。図６において、データ／リセットワード受信部４２の非同期シリアル認識専用のリセット監視ＣＰＵ４４は、回線上のデータを常に監視して規定のコマンドを３回連続して切れ目なく検出したとき、リセット信号を出力する。リセットコマンドを３回連続で検出できなかったときは、通常動作となり、通常のデータと認識する。下位ユニットにリセットがかかったかどうかは、上位ユニットがＲＵＮ確認試験を行うか、下位ユニットからのデータが途切れたか否かの識別により認識可能である。
【００４２】
ここで、ＣＰＵ４３には、シリアル認識用のソフトのみを載せているためソフトの容量は非常に少なく、そのため、メインＣＰＵ４３の暴走によるリセット出力の可能性は非常に少なくなる。
【００４３】
本発明の実施の形態によるリモートリセットの特性と従来のリモートリセットの特性を表１に比較して示している。
【００４４】
【表１】
0004065058.tif 000002
この表１から明らかをように、本発明の実施の形態によるリモートリセットは、使用回線数、誤動作の防止の点で優れた効果が得られる。
【００４５】
以上のように、本実施の形態によれば、既存のデータ伝送用回線の使用により、さらに新たな回線を引かずに済む。またリセットコマンド検出回路を設けることにより、データ受信部のソフトが暴走しても、誤ってリセットを出力しない。なお、以上の説明では、リセットワード送信回線を同期、非同期有線回線で構成した例で説明したが、その他、同期無線回線についても同様に実施可能である。
【００４６】
【発明の効果】
以上のように本発明のリモートリセット装置は、所定の割り込み要求に応じて予め定められたウィンドウ内にリセットコマンドを出力し、このリセットコマンドを受けシステムタイミングに同期したリセットワードを送信する。
【００４７】
この構成により、データ回線を利用することにより新たな回線を設ける必要がなく、またソフト暴走時に勝手にシステムリセットがかかり難く、ランニングコストが安くかつ信頼性が高まる効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である同期方式のリモートリセット装置の系統図
【図２】本実施形態の動作例を表したタイミング波形図およびリセットコマンド構成図
【図３】リセット検出方法を説明するためのタイミング図
【図４】本発明の第２の実施形態である非同期方式のリモートリセット装置の系統図
【図５】第２の実施形態に適用されるデータ／リセットワードの構成図
【図６】第２の実施形態に適用されるリセット検出方法を説明するためのタイミング図
【図７】従来のリモートリセット装置の系統図
【符号の説明】
１  リモートリセット要求部
２  データ／リセットワード送信部
３  ＣＰＵ
４  ＦＰＧＡ（field programmable gate array)
５、６  データ／リセットコマンド受信部
７  ＳＷ
４１  データ／リモートリセット送信部
４２  データ／リセットワード受信部
４３  メインＣＰＵ
４４  リセット監視ＣＰＵ
【図１】
0004065058.tif 000003
【図２】
0004065058.tif 000004
【図３】
0004065058.tif 000005
【図４】
0004065058.tif 000006
【図５】
0004065058.tif 000007
【図６】
0004065058.tif 000008
【図７】
0004065058.tif 000009