(57)【特許請求の範囲】
【請求項１】
高濃度のＮ型シリコン基板上に薄い熱酸化膜を成長させ、窒化シリコン膜を蒸着させた後に、前記窒化シリコン膜上に感光膜を形成して前記窒化シリコン膜の一部をエッチングし、前記窒化シリコン膜をマスクとして高濃度のＰ型不純物を注入して高濃度の第１Ｐ型バルク層を形成する工程と、
基板全面に低温酸化膜を蒸着させた後、感光膜とトレンチマスクとをエッチングした後に、トレンチエッチングを行う工程と、
前記低温酸化膜を除去した後に側壁酸化を行い、トレンチエッチング領域にゲート酸化膜を成長させる工程と、
前記トレンチエッチング領域にポリシリコンを詰め、オキシ塩化リンを蒸着および拡散させてゲートポリを形成し、ポリシング工程により平坦化作業を行う工程と、
高濃度のＮ型イオン注入が可能になるよう、前記第１Ｐ型バルク層と前記ゲートポリ上部に局部酸化膜を成長させる工程と、
前記窒化シリコン膜を除去し、前記局部酸化膜をマスクとして低濃度のＰ型不純物を注入してこれを拡散させて低濃度の第２Ｐ型バルク層を形成する工程と、
前記局部酸化膜をマスクとしてＮ型不純物をイオン注入して前記第２Ｐ型バルク層上に高濃度のＮ型ソース層を形成する工程とを含むことを特徴とするトレンチ拡散ＭＯＳトランジスタの製造方法。
【請求項２】
前記第１Ｐ型バルク層は、前記高濃度のＮ型ソース層の形成時に共に拡散して深い接合を形成することを特徴とする請求項１に記載のトレンチ拡散ＭＯＳトランジスタの製造方法。
【請求項３】
前記第２Ｐ型バルク層は、前記局部酸化膜により自己整列されることを特徴とする請求項１に記載のトレンチ拡散ＭＯＳトランジスタの製造方法。
【請求項４】
前記高濃度のＮ型ソース層は、前記局部酸化膜により自己整列されることを特徴とする請求項１に記載のトレンチ拡散ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はトレンチ拡散ＭＯＳトランジスタおよびその製造方法に係り、特に、半導体製造工程において漏洩電流を減少させることができ、自己整列により製造されて工程単純化ができるトレンチ拡散ＭＯＳトランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
以下、添付図面に基づいて従来のトレンチ拡散ＭＯＳトランジスタについて説明する。
図１は従来技術によるトレンチ拡散ＭＯＳトランジスタの単位セルの垂直構造を表す図である。
図１に示すように、従来技術によるトレンチ拡散ＭＯＳトランジスタの単位セルの構成は、一定の厚さでエピタキシャル成長させたＮ型シリコン基板１上に、低濃度のＰ型不純物を拡散させて形成した低濃度のＰ型バルク層(P-type Bulk Layer) ４と、前記Ｎ型シリコン基板１上に、高濃度のＰ型不純物を前記Ｐ型バルク層４より深く拡散させて形成した高濃度のＰ型バルク層(P+-type Bulk Layer)２と、前記低濃度のＰ型バルク層４の上部に、Ｎ型不純物を注入して形成した高濃度のＮ型ソース層(N+-type Source Layer)５と、前記高濃度のＮ型ソース層５および低濃度のＰ型バルク層４を浸透してＮ型シリコン基板１の上部までトレンチエッチングし、ゲート酸化膜を成長させた後に、ポリシリコンを埋立てて形成したゲートポリ３と、前記高濃度のＰ型バルク層２および高濃度のＮ型ソース層５の上部に形成され、前記トレンチエッチング部を側壁酸化させて形成したゲート酸化膜と連結される薄い熱酸化膜６とからなる。
【０００３】
前記構成による従来のトレンチ拡散ＭＯＳトランジスタの作用について説明する。
一般に、Ｎチャンネルの拡散ＭＯＳトランジスタ（Diffused Metal Oxide Semi-conductor ；以下‘ＤＭＯＳ’という）は高い転移伝導度と高い入力インピーダンスを有するため、ＮＰＮバイポーラ素子と共に製造されている。すなわち、ＤＭＯＳ素子は、ホウ素（Ｂ）イオン注入を１回のみ行い、前記ＮＰＮバイポーラトランジスタのベースとＤＭＯＳのチャンネルを同時に形成することができ、砒素（Ａｓ）を注入してＤＭＯＳのソースを形成する。
【０００４】
このようにして形成されたＤＭＯＳは有効チャンネルの長さが短いため、普通のＮＭＯＳよりゲインが高く、またＮ型イオンであるホウ素の注入により正確なしきい電圧の調節が可能になる。さらに、抵抗をつくりたい場合にも、ホウ素イオン注入により抵抗の大きさが容易に調節されるＰ領域を提供することができる。
【０００５】
また、トレンチ工程の技術は、バイポーラトランジスタを互いに分離したりＭＯＳトランジスタのアイソレーションを改善するためのものであって、２つのチューブの間にトレンチを形成するようになり、半導体素子の高集積化を可能にする。ここで、トレンチアイソレーションは、シリコン基板に狭く深い溝をエッチングし、溝内に酸化膜を成長させた後にポリシリコンを埋立てて形成する。すなわち、トレンチが形成された後に、絶縁層を形成するため側壁酸化膜を成長させ、このとき、トレンチにはポリシリコンが除去されないように蒸着およびエッチングバック工程を実施した後にポリシリコンを詰める。さらに、トレンチを覆うため再び酸化膜を成長させ、このとき、窒化シリコン膜を除去する。以後の工程では、一般的なＣＭＯＳ工程によりコンタクトおよび金属層を製造する。
【０００６】
前記トレンチ構造は、エピタキシャル層を通じて浸透可能に深く形成されて、バイポーラまたはＭＯＳトランジスタを分離させることになる。
【０００７】
前記トレンチ工程により製造されるＤＭＯＳであるトレンチ拡散ＭＯＳトランジスタ(Trench Diffused Metal Oxide Semiconductor；以下‘ＴＤＭＯＳ’という) において、図１は従来技術によるトレンチ拡散ＭＯＳトランジスタの単位セルの垂直構造であり、細部の製造方法は次のようである。
まず、ウェーハに６０００Åで初期酸化膜を形成し、リングマスク形成のためのリング感光膜を形成した後、前記初期酸化膜をエッチングし、次に前記リング感光膜を除去し、４００Åの薄い熱酸化膜６を形成した後、低濃度のＰ型イオンを注入するようになる。
【０００８】
次に、高濃度のＰ型バルク層を形成するための高濃度のＰ型感光膜で覆い、高濃度のＰ型イオンを注入した後には、前記高濃度のＰ型感光膜を除去し、低濃度のＰ型イオンおよび高濃度のＰ型イオンを拡散させる。すなわち、一定の厚さでエピタキシャル成長させたＮ型シリコン基板１上に、低濃度のＰ型不純物を拡散させて低濃度のＰ型バルク層４を形成し、前記Ｎ型シリコン基板１上に高濃度のＰ型不純物を前記低濃度のＰ型バルク層４より深く拡散して高濃度のＰ型バルク層２を形成する。
【０００９】
次に、高濃度のＮ型ソース層を形成するための高濃度のＮ型感光膜で覆い、高濃度のＮ型不純物を注入した後に、前記高濃度のＮ型感光膜を除去し、高濃度のＮ型不純物を拡散する。すなわち、前記低濃度のＰ型バルク層４の上部にＮ型不純物を注入して、高濃度のＮ型ソース層５を形成する。
【００１０】
次に、１０００Åの窒化シリコン膜を蒸着させた後、５０００Åの低温酸化膜を蒸着させ、前記低温酸化膜上にトレンチマスク形成のためのトレンチ感光膜を形成して、トレンチマスクをエッチングし、前記トレンチ感光膜を除去した後にトレンチエッチングをする。
【００１１】
次に、前記低温酸化膜を除去し、３５００Åの犠牲酸化を行った後に、酸化膜をエッチングし、１０００Åのゲート酸化膜を形成した後に、ポリシリコンで埋立てる。
【００１２】
次に、オキシ塩化リン（ＰＯＣl3) を蒸着させて深いエッチングをし、前記オキシ塩化リンを拡散させた後、ポリシング平坦化工程を経る。次に、前記窒化シリコン膜を除去してから１０００Åの薄い酸化膜を形成する。そして、２０００Åの低温酸化膜を形成した後に、７０００ÅのＢＰＳＧ(Borophosphosilicate glass) を蒸着してリフローさせる。
【００１３】
結局、前記高濃度のＮ型ソース層５、低濃度のＰ型バルク層４、Ｎ型シリコン基板１の上部までトレンチエッチングした後、ポリシリコンを埋立ててゲートポリ３を形成し、前記高濃度のＰ型バルク層２および高濃度のＮ型ソース層５上部に形成された薄い熱酸化膜６と、前記トレンチエッチング部を側壁酸化させて形成したゲート酸化膜とが連結されることになる。
【００１４】
前記ゲートポリ３を形成した後には、一般的なＣＭＯＳ工程に従うことになる。まず、コンタクトマスク形成にためのコンタクト感光膜を形成して、前記コンタクトをエッチングし、さらに前記コンタクト感光膜を除去した後に３０００Åのメタルを蒸着させ、次にメタルマスク形成のためのメタル感光膜を形成して、メタル湿式エッチングとメタル乾式エッチング工程を行う。そして、前記メタル感光膜を除去した状態において合金工程を行うことにより、トレンチ拡散ＭＯＳトランジスタを製造することになる。
【００１５】
【発明が解決しようとする課題】
しかしながら、前記従来のトレンチ拡散ＭＯＳトランジスタは、Ｐ型バルク層および高濃度のＮ型ソース層をイオン注入拡散して形成した後にゲートポリを詰める場合、ゲート酸化膜の形成時に表面バルクであるチャンネルが形成される部分のＰ濃度が偏析(Segregation) 現象により低くなり、漏洩電流の原因になるという問題点がある。
【００１６】
従って、本発明は、前記のような問題点を解決するためのものであって、その目的は、トレンチ構造をエッチングしてゲート酸化膜を形成した後にＰ型バルク層および高濃度のＮ型ソース層を形成させることにより、偏析によるチャンネル部分の濃度低下を防止して漏洩電流を減少させ、また高濃度のＮ型ソース層を形成するとき自己整列工程により進行させてマスク数を減少させ、工程単純化および製造コストを節減することができるトレンチ拡散ＭＯＳトランジスタの製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
前記目的を達成するための本発明のトレンチ拡散ＭＯＳトランジスタの製造方法は、高濃度のＮ型シリコン基板上に薄い熱酸化膜を成長させ、窒化シリコン膜を蒸着させた後に、前記窒化シリコン膜上に感光膜を形成して前記窒化シリコン膜の一部をエッチングし、前記窒化シリコン膜をマスクとして高濃度のＰ型不純物を注入して高濃度の第１Ｐ型バルク層を形成する工程と、基板全面に低温酸化膜を蒸着させた後、感光膜とトレンチマスクとをエッチングした後に、トレンチエッチングを行う工程と、前記低温酸化膜を除去した後に側壁酸化を行い、トレンチエッチング領域にゲート酸化膜を成長させる工程と、前記トレンチエッチング領域にポリシリコンを詰め、オキシ塩化リンを蒸着および拡散させてゲートポリを形成し、ポリシング工程により平坦化作業を行う工程と、高濃度のＮ型イオン注入が可能になるよう、前記第１Ｐ型バルク層と前記ゲートポリ上部に局部酸化膜を成長させる工程と、前記窒化シリコン膜を除去し、前記局部酸化膜をマスクとして低濃度のＰ型不純物を注入してこれを拡散させて低濃度の第２Ｐ型バルク層を形成する工程と、前記局部酸化膜をマスクとしてＮ型不純物をイオン注入して前記第２Ｐ型バルク層上に高濃度のＮ型ソース層を形成する工程とを含むことを特徴とする。
ここで、前記第１Ｐ型バルク層は、前記高濃度のＮ型ソース層の形成時に共に拡散して深い接合を形成する。また、前記第２Ｐ型バルク層は、前記局部酸化膜により自己整列される。また、前記高濃度のＮ型ソース層は、前記局部酸化膜により自己整列される。
【００１９】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を添付図面に基づいて詳細に説明する。
図２は、本発明の実施の形態に従う自己整列によるトレンチ拡散ＭＯＳトランジスタの単位セルの構造図であり、図３Ａ乃至図３Ｆは、本発明の実施の形態に従う自己整列によるトレンチ拡散ＭＯＳトランジスタの製造方法を示している。
図２に示すように、本発明の実施の形態に従う自己整列によるトレンチ拡散ＭＯＳトランジスタの構成は、Ｎ型シリコン基板１上に薄い熱酸化膜６を成長させた後に、高濃度のＰ型不純物を拡散させて形成する高濃度のＰ型バルク層２と、前記薄い熱酸化膜６を浸透して前記Ｎ型シリコン基板１の一定の厚さまでトレンチエッチングし、さらに側壁酸化してゲート酸化膜を成長させた後に、ポリシリコンで埋立て、オキシ塩化リンを蒸着して拡散ゲートポリを形成し、ポリシング工程を行って平坦化させ形成するゲートポリ３と、前記高濃度のＰ型バルク層とゲートポリ上部に局部酸化膜(LOCOS) １０を成長させた後に、低濃度のＰ型不純物を拡散させて形成する低濃度のＰ型バルク層４と、前記Ｐ型バルク層４の上部にＮ型不純物を注入して形成する高濃度のＮ型ソース層５とからなる。
【００２０】
図３Ａ乃至図３Ｆに示すように、本発明の実施の形態に従う自己整列によるトレンチ拡散ＭＯＳトランジスタの製造方法は、高濃度のＮ型シリコン基板１上に薄い熱酸化膜６を成長させ、窒化シリコン膜７を蒸着させた後、前記窒化シリコン膜７上に感光膜８を形成し前記窒化シリコン膜７の一部をエッチングし、高濃度のＰ型不純物を注入して高濃度のＰ型バルク層２を形成する工程（図３Ａ）と、基板全面に低温酸化膜(LTO) ９を蒸着させた後に、感光膜８とトレンチマスクをエッチングした後、トレンチエッチングを行う工程（図３Ｂ）と、前記低温酸化膜９を除去した後に側壁酸化を行い、トレンチエッチング領域までゲート酸化膜を成長させる工程（図３Ｃ）と、前記トレンチエッチング領域にポリシリコンを詰め、オキシ塩化リン（ＰＯＣl3 )を蒸着および拡散させてゲートポリを形成し、ポリシング工程により平坦化作業を行う工程（図３Ｄ）と、局部酸化膜１０を成長させてゲートポリ３を偏析させ、高濃度のＮ型イオン注入が可能に前記局部酸化膜１０を成長させる工程（図３Ｅ）と、前記窒化シリコン膜７を除去し、Ｐ型不純物をイオン注入してこれを拡散させてＰ型バルク層４を形成し、さらに前記Ｐ型バルク層４上にＮ型不純物をイオン注入して高濃度のＮ型ソース層５を形成し、このとき、高濃度のＰ型バルク層２と共に拡散して深い接合を形成する工程（図３Ｆ）とからなる。
【００２１】
前記した構成による本発明の実施の形態に従う自己整列によるトレンチ拡散ＭＯＳトランジスタの構造および製造方法の作用について説明する。
図２は、自己整列によるトレンチ拡散ＭＯＳトランジスタの単位セルの構造図であり、Ｎ型シリコン基板１上に高濃度のＰ型不純物を拡散させて高濃度のＰ型バルク層２を形成し、前記高濃度のＰ型バルク層２の間にトレンチを形成する。次に、前記トレンチ構造に絶縁膜であるゲート酸化膜およびＮ型でドーピングされたゲートポリ３を形成し、局部酸化膜１０の形成後にＰ型バルク層４と高濃度のＮ型ソース層５を形成してトレンチ拡散ＭＯＳトランジスタを製造することになる。
【００２２】
ここで、前記局部酸化膜１０は前記ゲートポリ３と高濃度のＰ型バルク層２上で成長し、すなわち、高濃度のＰ型バルク層２、低濃度のＰ型バルク層４、および高濃度のＮ型ソース層５を、局部酸化により自己整列(Self Alignment)的に形成することになる。
【００２３】
図３Ａ乃至図３Ｆは、自己整列によるトレンチ拡散ＭＯＳトランジスタの製造方法を示すものである。
まず、図３Ａに示すように、高濃度のＮ型シリコン基板１上に薄い熱酸化膜６を成長させ、窒化シリコン膜７を蒸着させた後、前記窒化シリコン膜７上に感光膜８を形成し、前記窒化シリコン膜７の一部をエッチングし、高濃度のＰ型不純物を注入して高濃度のＰ型バルク層２を形成する。
【００２４】
次に、図３Ｂに示すように、基板全面に低温酸化膜(LTO) ９を蒸着させた後、感光膜８とトレンチマスクをエッチングした後に、トレンチエッチングを行う。
【００２５】
次に、図３Ｃに示すように、前記低温酸化膜９を除去した後に側壁酸化を行い、トレンチエッチング領域までゲート酸化膜を成長させる。
【００２６】
次に、図３Ｄに示すように、前記トレンチエッチング領域にポリシリコンを詰め、オキシ塩化リンを蒸着および拡散してゲートポリを形成し、ポリシング工程により平坦化作業を行う。
【００２７】
次に、図３Ｅに示すように、局部酸化法(Local Oxidation of Silicon ；LOCOS)により局部酸化膜１０を成長させてゲートポリ３を偏析させ、高濃度のＮ型イオン注入が可能に前記局部酸化膜１０を成長させる。
【００２８】
次に、図３Ｆに示すように、前記窒化シリコン膜７を除去し、Ｐ型不純物をイオン注入しこれを拡散してＰ型バルク４を形成し、さらに前記Ｐ型バルク層４上にＮ型不純物をイオン注入してＮ型ソース層を形成する。このとき、高濃度のＰ型バルク層２も共に拡散して深い接合を形成することになる。
【００２９】
前記高濃度のＮ型バルク層５を形成した以後は、一般的なＣＭＯＳ工程に従うことになる。まず、コンタクトマスク形成のためのコンタクト感光膜を形成し、前記コンタクトをエッチングし、さらに前記コンタクト感光膜を除去した後にメタルを蒸着させ、次にメタルマスク形成のためのメタル感光膜を形成し、メタル湿式エッチングとメタル乾式エッチング工程を行う。そして、前記メタル感光膜を除去した状態において合金工程を行うことになる。
【００３０】
従って、図２のようなトレンチ拡散ＭＯＳトランジスタ( ＴＤＭＯＳ) の単位セルは、従来技術によるＴＤＭＯＳの単位セルと次のような差異点がある。
まず、Ｐ型不純物により形成される低濃度のＰ型バルク層４および高濃度のＮ型ソース層５をトレンチおよびゲート酸化の後に形成するようになるが、従来の工程においてゲート酸化の際に発生するＰ型不純物の酸化膜側への偏析を防止し、ゲート酸化膜の下方のチャンネル部分の不純物の濃度低下を防止する。
次いで、高濃度のＮ型ソース層５を形成するとき、別途のマスク作業なしに自己整列状態で形成できる。
【００３１】
【発明の効果】
以上のように、本発明のトレンチ拡散ＭＯＳトランジスタの製造方法は、低濃度のＰ型バルク層および高濃度のＮ型ソース層をトレンチ形成およびゲート酸化の後に浸透させて行うことにより、ゲート酸化時の偏析によるチャンネル部分の濃度低下を防止し、漏洩電流を減少させてトランジスタの特性を向上させ、また高濃度のＮ型ソース層の形成を自己整列工程で行うことによりマスク数を縮め、工程単純化および製造コスト節減の効果がある。
【図面の簡単な説明】
【図１】従来の技術によるトレンチ拡散ＭＯＳトランジスタの単位セルの垂直構造図である。
【図２】本発明の実施の形態に従う自己整列によるトレンチ拡散ＭＯＳトランジスタの単位セルの垂直構造図である。
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】本発明の実施の形態に従う自己整列によるトレンチ拡散ＭＯＳトランジスタの製造工程を示す図である。
【符号の説明】
１ Ｎ型シリコン基板
２ 高濃度のＰ型バルク層（Ｐ+ 形バルク）
３ ゲートポリ
４ 低濃度のＰ型バルク層（Ｐ型バルク）
５ 高濃度のＮ型ソース層
６ 薄い熱酸化膜
７ 窒化シリコン膜
８ 感光膜
９ 低温酸化膜（ＬＴＯ）
１０ 局部酸化膜（ＬＯＣＯＳ）
【図１】
0004077529.tif 000002
【図２】
0004077529.tif 000003
【図３Ａ】
0004077529.tif 000004
【図３Ｂ】
0004077529.tif 000005
【図３Ｃ】
0004077529.tif 000006
【図３Ｄ】
0004077529.tif 000007
【図３Ｅ】
0004077529.tif 000008
【図３Ｆ】
0004077529.tif 000009