(57)【特許請求の範囲】
【請求項１】
一次側巻線および二次側巻線を有するスイッチング変圧器であって、該二次側巻線は、位相および可変デューティ・サイクルを有する巻線電圧が両端に印加される第１および第２電圧ノードを有するものと、
前記第１電圧ノードから共通ノードへ結合されている第１同期整流器トランジスタと、
前記第２電圧ノードから前記共通ノードへ結合されている第２同期整流器トランジスタと、
前記巻線電圧に対応する信号を受け取って前記巻線電圧の位相より進んだ出力信号を発生するように動作可能なフェーズ・ロック・ループ回路を含む駆動回路であって、前記出力信号は、前記第１および第２同期整流器トランジスタの各々へ第１および第２駆動信号の少なくとも一つとして出力される駆動回路と
を備えたことを特徴とするスイッチング電力コンバータ。
【請求項２】
請求項１記載のスイッチング電力コンバータにおいて、前記駆動回路は少なくとも第１および第２フェーズ・ロック・ループ回路を含み、各々が前記巻線電圧に対応する信号を受け取って少なくとも各々が前記巻線電圧の位相より進んだ第１および第２出力信号を発生するように動作可能であり、該第１および第２出力信号は、各々前記第１および第２駆動信号の少なくとも一つとして出力されることを特徴とするスイッチング電力コンバータ。
【請求項３】
一次側巻線および二次側巻線を有するスイッチング変圧器であって、該二次側巻線は第１および第２巻線電圧が与える第１および第２電圧ノードを有しており、該第１および第２巻線電圧は各々位相および可変デューティ・サイクルを有するものと、
前記第１電圧ノードから共通ノードへ結合された第１同期整流器トランジスタと、
前記第２電圧ノードから前記共通ノードへ結合された第２同期整流器トランジスタと、
前記第１および第２巻線電圧に対応する各々の信号を受け取って前記第１および第２巻線電圧の各々の位相より進んだ少なくとも各々第１および第２出力信号を発生するように動作可能な少なくとも第１および第２フェーズ・ロック・ループ回路を含む駆動回路であって、該第１および第２出力信号は、前記第１および第２同期整流器トランジスタをそれぞれ駆動する各々第１および第２駆動信号の少なくとも一つとして出力される駆動回路と
を備えたことを特徴とするスイッチング電力コンバータ。
【請求項４】
請求項３記載のスイッチング電力コンバータにおいて、前記第１および第２フェーズ・ロック・ループ回路は各々遅延回路を含み、該遅延回路の各々は各々のフェーズ・ロック・ループ回路において各々の出力信号の位相進みに対応する遅延量を調節するように動作可能であることを特徴とするスイッチング電力コンバータ。
【請求項５】
請求項３記載のスイッチング電力コンバータにおいて、
前記第１および第２巻線電圧の各々のデューティ・サイクルおよび位相に対応するデューティ・サイクルおよび位相を各々が有する各々第１および第２入力信号を受け取るように動作可能な少なくとも第１および第２エッジ検出回路であって、該第１および第２エッジ検出回路は第１および第２中間パルス出力信号を発生し、該第１および第２中間パルス出力信号は前記入力信号の前記デューティ・サイクルに対応する位相差を有する第１および第２エッジ検出回路と、
前記第１および第２フェーズ・ロック・ループ回路は、前記第１および第２中間パルス出力信号を受け取って前記各々第１および第２出力信号を発生し、該第１および第２出力信号は前記第１および第２入力信号の前記デューティ・サイクルに対応する位相差を有し、前記第１および第２フェーズ・ロック・ループ回路から前記各々第１および第２出力信号を受け取り前記第１出力信号と第２出力信号との間の位相差に含まれるデューティ・サイクル情報を相補出力信号へ変換するように動作可能な出力再生成回路であって、各々の相補出力信号が各々第１および第２入力信号のデューティ・サイクルと実質的に等しいデューティ・サイクルを有しかつ前記第１および第２入力信号の各々の位相より進んだ各々の位相を有する出力再生成回路と
をさらに備えたことを特徴とするスイッチング電力コンバータ。
【請求項６】
請求項５記載のスイッチング電力コンバータにおいて、さらに出力選択回路を備え、該出力選択回路は、サイクル単位で動作可能であり、
（ｉ）前記第１または第２入力信号のデューティ・サイクルが所定のレートを越えるレートで変化した場合に、前記第１および第２入力信号を制御可能に選択して前記第１および第２駆動信号を各々発生し、
（ｉｉ）前記第１または第２入力信号のデューティ・サイクルが前記所定のレートより下のレートで変化する場合に、前記第１および第２位相進み出力信号を制御可能に選択して前記第１および第２駆動信号を各々発生することを特徴とするスイッチング電力コンバータ。
【請求項７】
請求項６記載のスイッチング電力コンバータにおいて、
前記出力選択回路は、
（ｉ）前記第１中間パルス出力信号および前記第１フェーズ・ロック・ループ回路からの前記第１出力信号から導かれた第１遅延信号と、
（ｉｉ）前記第２中間パルス出力信号及び前記第２フェーズ・ロック・ループ回路からの前記第２出力信号から導かれた第２遅延信号との少なくとも一つの位相差をモニタするように動作可能であり、
前記出力選択回路は、前記第１および第２フェーズ・ロック・ループ回路の少なくとも一つがフェーズロックから外れていることを前記モニタされた位相差が示す場合に、前記第１および第２入力信号を選択して各々前記第１および第２駆動信号を発生することを特徴とするスイッチング電力コンバータ。
【請求項８】
請求項３記載のスイッチング電力コンバータにおいて、前記第１および第２同期整流器トランジスタは、金属酸化膜半導体（ＭＯＳ）電界効果トランジスタおよび絶縁ゲート・バイポーラ・トランジスタから成るグループからとられるＭＯＳゲート・トランジスタであることを特徴とするスイッチング電力コンバータ。
【発明の詳細な説明】
【０００１】
【関連出願への相互参照】
本出願は「フェーズ・ロック・ループにおける同期整流及びリレー回路付きシングルエンデッド・フォワード・コンバータ」と題する１９９７年６月１１日出願の米国仮特許出願第６０／０４９，３５６号に基づきかつ優先権を主張するものである。
【０００２】
【発明の属する技術分野】
本発明は同期整流器を使用するフォワード・コンバータのための同期及び駆動回路に関し、さらに詳しくはフェーズ・ロック・ループを使用して同期整流器のスイッチ・タイミングを制御する駆動回路に関する。
【０００３】
【従来の技術】
同期整流器を使用する既知のフォワード・スイッチング型電源回路では、二次側ダイオードはトランジスタに置き換えられて、より低いオン状態電圧降下を得ている。トランジスタは、ダイオードがアノードからカソードへ導通する場合にソースからドレインへ（Ｎチャンネル型パワーＭＯＳＦＥＴの場合）導通するようにバイアスし、また逆にダイオードがカソードからアノードへブロックする場合にはドレインからソースへの電圧をブロックするようにゲートする必要がある。
【０００４】
トランジスタをオン／オフするタイミングは非常に重要で、現実的なトランジスタ（たとえばＭＯＳＦＥＴ、ＩＧＢＴ、その他）が非ゼロ・スイッチング時間を示すことから問題になることがある。このようなトランジスタがオンになるおよび／またはオフになる際に電流は並列又はインテグラル・ダイオード（integral diode）を通って迂回することになるが、このダイオードはある種のパワー・トランジスタよりも損失が多く、そのために全体としてのコンバータ効率を減少させる。この問題はスイッチング周波数が増加する場合に悪化しトランジスタのスイッチング時間はスイッチング期間全体の大きな部分を占めるようになる。
【０００５】
図１を参照すると、同期整流器のトランジスタをオン／オフにゲートするための信号を発生する周知の装置が示されている。図１において、同期整流器トランジスタＱ１とＱ２はＭＯＳＦＥＴで、間に逆並列ダイオードを含む。従来技術で知られているように、Ｑ１とＱ２は変圧器ＸＦＲＭＲの二次側巻線に結合してあり、二次側巻線が出力ＬＣ回路を駆動する。トランジスタＱ１とＱ２はいわゆるクロス結合スイッチ状に接続してある（即ちゲートがＸＦＲＭＲ二次側巻線の反対側に接続される）。
【０００６】
図２はトランジスタＱ１とＱ２をゲートするための別の周知の装置を示しており、トランジスタはいわゆる２端子スイッチとして接続される。この構造では、各々のパワーＭＯＳＦＥＴＱ１とＱ２が各々ゲート回路ＣＫＴ１とＣＫＴ２に結合され、ゲート回路がトランジスタ両端の電圧を検出し、これに併せてトランジスタをゲートする。
【０００７】
同期整流器のためのゲート信号を発生する他の方法としては、変圧器出力電圧の変化を検知するスタンド・アロンのリニア回路や、１９９７年４月１７日出願のインターナショナル・レクティファイア・コーポレーション（International Rectifier Corporation ）に譲渡された米国特許出願第０８／８４２，９１７号に記載されているようにインダクタ信号を検知してゲート信号を発生するような回路が挙げられる。
【０００８】
図１及び図２の回路、及び変圧器出力電圧の変化を検知するスタンド・アロン回路は変圧器の遅延（漏れインダクタンスによる）、雑音（変圧器のリセットによる）およびデバイスのスイッチング時間の制限が同期整流器をスイッチングする精度を低下させ、これがコンバータ効率を減少させる欠点に悩まされている。したがって、従来技術に見られるような欠点を示さない電力コンバータにおける同期整流器のためのゲート信号を発生するための新規な方法ならびにその装置に対する当該技術の必要性が存在する。
【０００９】
【発明の要約】
従来技術の欠点を克服するため、本発明の電力コンバータは一次側巻線と二次側巻線とを有するスイッチング変圧器を含み、二次側巻線は第１と第２の電圧ノードを有し、これらの間に可変のデューティ・サイクルと位相を有する巻線電圧が印加され、さらに第１の電圧ノードから共通ノードへ接続された第１の同期整流器トランジスタと、第２の電圧ノードから共通ノードへ接続された第２の同期整流器トランジスタとを含む。電力コンバータは、巻線電圧を受信して各々第１と第２の同期整流器トランジスタへ第１と第２の駆動信号を発生するように動作する駆動回路を含み、第１と第２の駆動信号は巻線電圧の位相に先行する。
【００１０】
本発明のその他の特徴及び利点は添付の図面を参照する本発明の以下の詳細な説明から明らかになるであろう。
【００１１】
【発明の実施の形態】
同じ参照番号で同様の要素を表わしてある図面をここで参照すると、図３には本発明の第１の形態による同期整流回路を使用する電力コンバータ１の模式図（二次側回路だけが図示してある）が示されている。コンバータ１は変圧器ＸＦＲＭＲの二次側巻線に接続される同期整流器として用いられる一対のＭＯＳＦＥＴトランジスタＱ１、Ｑ２を含む。他の種類のトランジスタＱ１、Ｑ２（たとえばＩＧＢＴ）を使用しても良く、これも本発明の範囲に含まれることに注意されたい。
【００１２】
コンバータ１は、ＩＮ、ＣＬ１、ＣＬ２、ＧＮＤ、Ｖｄｄ、Ｑ１ｇ、ＣＦ、Ｑ２ｇ端子を有するゲート駆動回路ＩＣ１も含み、これは集積回路の形態が望ましい。ＩＣ１はＸＦＲＭＲ巻線からＲ２を経由してＩＮ端子と接地へ入力を取る。コンデンサＣ３とＣ４はコンバータ１の幾つかのスイッチング周波数の調整に使用する。ＩＣ１はＲ１経由でＸＦＲＭＲ巻線から動作電力を取り出しＣ１をエネルギー貯蔵デバイスとして使用する。端子Ｑ１ｇとＱ２ｇは各々Ｑ１とＱ２のゲートに接続してありこれらにゲート信号を提供する。コンデンサＣ２はフェーズ・ロック・ループの位相進み量を調節するために設けることができる（後述する）。
【００１３】
電力コンバータ１のゲート駆動回路ＩＣ１のさらに詳細な模式図である図４をここで参照する。ゲート駆動回路ＩＣ１はシュミット・トリガ回路１００、周波数分周回路２００、フェーズ・ロック・ループ回路３００、デューティ・サイクル再構成回路４００を含む。ＩＣ１は外部抵抗Ｒ１、ツェナー・ダイオードＶＲ１、外部コンデンサＣ１を含むＶｄｄ電源回路を含み、入力端子（ＩＮ）の信号が約２０ＶＤＣ以下であればＲ１は不要である。
【００１４】
シュミット・トリガ回路１００はバッファ回路として用い、一対の直列結合反転増幅器１０１とフィード・バック抵抗Ｒｆとを含む。シュミット・トリガ回路１００のトリップ点は動作供給電圧（Ｖｄｄ）の約１／２にセットしてあり雑音マージンを含む。
【００１５】
周波数分周回路２００は一方が非反転増幅回路２０１、他方が反転増幅回路２０２となっている２個の増幅回路を含む。増幅器はシュミット・トリガ回路１００の出力から入力を受け取り、各々フリップ・フロップ回路２０３と２０４に接続してある。フリップ・フロップ回路２０３、２０４は増幅器２０１、２０２からの信号の周波数の１／２の周波数を有する出力信号を発生する。フリップ・フロップ出力は約５０％のデューティ・サイクルを有する。ＩＮ端子において信号に含まれていたデューティ・サイクル情報がフリップ・フロップ回路２０３、２０４の出力信号間の位相差に変換されることに注意されたい。
【００１６】
フリップ・フロップ回路２０３、２０４はフェーズ・ロック・ループ（ＰＬＬ）回路３００を駆動する。ＰＬＬ回路３００は位相比較器３０１、３０２、電圧制御発振回路３０３、３０４および遅延素子３０５、３０６を含む。遅延素子３０５、３０６はダイオード・フィードバック素子を備えた増幅器を用いて形成されるが、上述の教示から当業者には他の適当な種類の遅延素子は明らかになるであろうし、本発明の範囲内にあると見なされるものである。
【００１７】
ＰＬＬ回路３００のフィードバック経路にある遅延素子３０５、３０６はＰＬＬ回路３００の出力をフリップ・フロップ回路２０２、２０３からの入力より進める。ＰＬＬ回路３００の出力での位相進み量は遅延素子３０５、３０６の数を変更することにより手動調節したり、又は外部コンデンサＣ２を使用して自動的におよび／または外部的に調節することができる（図３）。
【００１８】
図４において、遅延素子３０５、３０６は対向するダイオード・フィードバック回路を有するバッファ回路として図示してある。遅延素子の数を調節するため、ダイオード・フィードバック回路は内部的又は外部的に溶断して特定の遅延素子３０５、３０６をディスエーブル（disable ）することができる。
【００１９】
デューティ・サイクル再構成回路４００は、単一の素子４０１として図示してある排他的論理和（ＸＯＲ）ゲートと排他的否定論理和（ＸＮＯＲ）ゲートと、一方が非反転増幅器４０２、他方が反転増幅器４０３になっている一対の出力増幅器とを含む。デューティ・サイクル再構成回路４００はＰＬＬ回路３００からの出力信号の間の位相差に含まれているデューティ・サイクル情報を増幅器４０２、４０３からの出力信号の位相差に再導入するように動作する。
【００２０】
したがって、周波数分周回路２００の端子Ｖ１Ａにかかる信号のデューティ・サイクルは、デューティ・サイクル再構成回路４００の端子Ｖ１Ｂにかかる信号のデューティ・サイクルと同じである。同様に、周波数分周回路２００の端子Ｖ２Ａにかかる信号のデューティ・サイクルはデューティ・サイクル再構成回路４００の端子Ｖ２Ｂにかかる信号のデューティ・サイクルと同じである。
【００２１】
しかしＶ１Ａ上の信号とＶ１Ｂ上の信号との間、及びＶ２Ａ上の信号とＶ２Ｂ上の信号との間には非常に重要な相違がある。実際に、Ｖ１Ｂ上の信号とＶ２Ｂ上の信号はＶ１ＡとＶ２Ａ上の信号より各々進んでいる。したがって、Ｖ１ＢとＶ２Ｂ（Ｖ１ＡとＶ２Ａに対向するものとして）がそれぞれトランジスタＱ１とＱ２をゲートするために使用される場合、変圧器の遅延、雑音の影響、及びデバイス・スイッチング遅延を補償することができ、コンバータ効率を減少することなく同期整流器をスイッチングする上での精度を維持できる。
【００２２】
ゲート駆動チップＩＣ１は３種類の動作モードがある、即ち通常モード、クロス結合モード（cross coupled mode）、オフ・モードである。通常モードでは、Ｑ１ｇとＱ２ｇ（図３）におけるゲート駆動信号は各々Ｖ１ＢとＶ２Ｂ上の信号から取り出される。つまり、通常モードにおいて、Ｑ１ｇとＱ２ｇにおけるゲート駆動信号は従来技術のように入力信号（ＩＮ）より先行する、即ちゲート駆動回路ＩＣ１はＸＦＲＭＲ二次側巻線での電圧変化を予測する。
【００２３】
クロス結合モードにおいて、Ｑ１ｇとＱ２ｇ（図３）のゲート駆動信号は各々Ｖ１ＡとＶ２Ａ上の信号から導かれる。したがって、クロス結合モードにおいて、Ｑ１ｇとＱ２ｇのゲート駆動信号は従来技術のように入力信号より先行しない（又事実上遅延しない）。オフ・モードでは、トランジスタＱ１とＱ２はバイアスがオフになりトランジスタの逆並列ダイオードにより整流電流が導通する。オフ・モードは通常、電力コンバータ１の起動中におよび／または非常に低い負荷条件（負荷なし等）で投入される。
【００２４】
上記で説明したモードの間の遷移（transition）の詳細について、通常モードとクロス結合モードとの間の遷移にとくに注意を払って詳説する。
【００２５】
ＰＬＬ回路３００はフリップ・フロップ回路２０３、２０４からの入力信号位相の高速変化を追跡するには限られた能力しか有していない。したがって、ＩＮ信号のデューティ・サイクルが比較的ゆっくりと変化する場合、ＰＬＬ回路３００は変化を容易に追跡することができるのでＸＦＲＭＲ二次側巻線での電圧変化を正確に予想することができる。しかしＩＮ信号のデューティ・サイクルが比較的急速に変化する場合、ＰＬＬ回路３００は変化を追跡できずフェーズロックを失うことがある。
【００２６】
結果的に、ゲート駆動回路ＩＣ１はＩＮ信号のデューティ・サイクルの変化レートが所定の閾値を越える場合に通常モードからクロス結合モードに遷移するように設計してある。ＩＮ信号のデューティ・サイクルの変化レートが所定の閾値以下に納まっている場合、ゲート駆動回路ＩＣ１は通常モード動作に復帰する。もう一度図４を参照すると、動作モード間の遷移に対応するため、ゲート駆動回路ＩＣ１はデューティ・サイクル・レート変化検出器回路６００、タイミング回路７００、多重化回路８００を使用する。デューティ・サイクル・レート変化検出器回路６００はＩＮ端子にかかるデューティ・サイクルの変化レートが所定の閾値を越える場合に出力パルスを発生するように動作する。デューティ・サイクル・レート変化検出器回路６００の動作の詳細は後述する。
【００２７】
デューティ・サイクル・レート変化検出器回路６００からの出力パルスは、タイミング回路７００をトリガして多重化回路８００へタイミングを取ったパルス（たとえば２０マイクロ秒）を提供する。タイミング回路７００はワンショット回路７０１を含むが、その他の適当な種類のタイミング素子は上記の教示から当業者には明らかとなろうし、本発明の範囲内に含まれるものと見なされる。
【００２８】
タイミング回路７００はもう一つのワンショット回路７０２を含み、これも多重化回路８００をトリガすることができることに注意されたい。ワンショット回路７０２は、ＩＮ端子にかかる電圧のピーク振幅が所定の限界以下にある間に、ゲート駆動回路ゲート駆動回路ＩＣ１をクロス結合モードに入らせる不足電圧ロックアウト回路（undervoltage lockout circuit）５００によって駆動される。不足電圧ロックアウト回路５００はダイオードＤ５０１、ストレージ・コンデンサＣ５０２、抵抗分圧回路Ｒ５０３、抵抗Ｒ５０４及びＲ５０５、ダイオードＤ５０２、増幅器５０７及び反転バッファ５０６を含む。図示してあるように、不足電圧ロックアウト回路５００は周波数分周回路２００のフリップ・フロップ回路２０３、２０４をリセットする。不足電圧ロックアウト回路５００の動作は従来技術で周知であるから、本明細書ではさらに詳細には議論しない。
【００２９】
ワンショット回路７０１、７０２の出力はいわゆるグルー（glue）論理回路（ＮＯＲゲート７０３、７０４を使用する）により合成されて、どちらかの回路７０１、７０２が多重化回路８００を駆動するようにする。
【００３０】
多重化回路８００は一対のマルチプレクサ８０１、８０２とバッファ増幅器８０３、８０４を含む。マルチプレクサ８０１、８０２はＶ１Ａ、Ｖ１Ｂ端子とＶ２Ａ、Ｖ２Ｂ端子から各々入力信号を受信する。ＩＣ１のＱ１ｇ及びＱ２ｇ端子は、マルチプレクサ８０１、８０２のセレクト・ピンに現われる電圧レベルによっておよび／またはエッジによって端子Ｖ１Ａ、Ｖ２Ａ上の信号又はＶ１Ｂ、Ｖ２Ｂ上の信号のどちらかを受信する。したがって、ゲート駆動回路ＩＣ１はワンショット回路７０１、７０２の一方又は両方がマルチプレクサ８０１、８０２にタイミングを取ったパルスを提示した場合（即ち、マルチプレクサ８０１、８０２がＶ１Ｂ、Ｖ２Ｂにかかる信号のために端子Ｖ１Ａ、Ｖ２Ａにかかる信号を選択した場合）通常モードからクロス結合モードに入る。ワンショット回路７０１、７０２の一方又は両方がタイムアウトした場合、マルチプレクサ８０１、８０２のセレクト・ピンに電圧レベルおよび／またはエッジを示すので、マルチプレクサがＶ１Ａ、Ｖ２Ａ端子上の信号のためにＶ１Ｂ、Ｖ２Ｂ端子上の信号を選択させる（即ちＩＣ１はここでも通常モードで動作する）。
【００３１】
ここで図５を参照すると、ゲート駆動回路ＩＣ１のデューティ・サイクル・レート変化検出器回路６００の模式図が図示してある。デューティ・サイクル・レート変化検出器回路６００はローパスフィルタ回路３０、微分回路４０、ウィンドウ比較器回路５０を含む。
【００３２】
ローパス・フィルタ回路３０は抵抗Ｒ４４、コンデンサＣ２００及びバッファ増幅器Ｘ２を含む。ローパス・フィルタ回路３０のコーナー周波数はコンバータ１のスイッチング周波数の１／１０にセットするのが望ましい（ただし他のコーナー周波数を選択することもできるが、それでも本発明の範囲内に含まれる）。ローパス・フィルタはＩＣ１のＩＮ端子に現われる波形のデューティ・サイクルに比例した出力をノード１（ＮＯＤＥ１）に発生する。
【００３３】
ＮＯＤＥ１に現われる信号は微分回路４０への入力で、微分回路は次のようなコンポーネントを含む：ハイパス・フィルタ回路素子Ｒ５５とＣ３３、オフセット回路素子Ｒ７０とＲ８０、増幅器Ｘ３およびフィードバック・コンポーネントＲ６６とＣ４４０。微分回路４０の動作は当業者には周知であるから本明細書では説明しない。しかし微分回路はＮＯＤＥ１の電圧変化レートに比例した信号をＮＯＤＥ２に出力する。言い換えれば、ノード２（ＮＯＤＥ２）の電圧はＸＦＲＭＲ二次側巻線でのデューティ・サイクルの変化レートに比例する。
【００３４】
ウィンドウ比較器回路５０は抵抗分圧回路素子Ｒ１００、Ｒ１１０、Ｒ１２０、比較器Ｘ４、Ｘ５及びプルアップ抵抗Ｒ９０を含む。ウィンドウ比較器回路５０はＮＯＤＥ２の電圧の振幅の絶対値が所定の閾値を越える場合にノード３（ＮＯＤＥ３）にパルスを出力する。
【００３５】
図６に戻ると、ＩＮ端子、ＮＯＤＥ１、ＮＯＤＥ２およびＮＯＤＥ３上の電圧のタイミング波形が図示してある。容易に理解されるように、ＩＮ端子上の電圧波形のデューティ・サイクルが急激に低下すると（時間＝１０マイクロ秒）、ローパス・フィルタ回路３０はＮＯＤＥ１にかかる電圧の振幅を下げることによって応答する（時間＝１３マイクロ秒）。微分回路４０はＮＯＤＥ１にかかる電圧が低下するレートを検出して、ＮＯＤＥ１にかかる電圧が低下するレートに比例した振幅を有する電圧スパイク（voltage spike ）をＮＯＤＥ２に出力する（時間＝１５マイクロ秒）ことによって応答する。ウィンドウ・比較器回路５０はＮＯＤＥ２にかかる電圧の振幅を検出しＮＯＤＥ２にかかる電圧スパイクに比例してマイナス方向に向かう方形波パルスをＮＯＤＥ３に出力する。
【００３６】
図６から、ウィンドウ比較器回路５０は、ＮＯＤＥ２にかかるプラス方向に向かうスパイク（時間＝１５マイクロ秒）とＩＮ端子のかかる波形のデューティ・サイクルが急激に増加する場合に（時間＝２０マイクロ秒）発生するマイナス方向に向かうスパイク（時間＝２４マイクロ秒）を検出することが分かる。したがって、ＮＯＤＥ２上の電圧スパイクの振幅の絶対値はウィンドウ比較器回路５０で検出される。ＮＯＤＥ３上のパルスがワンショット回路７０１をトリガして、前述の多重化回路８００へタイミングを取ったパルスを発生する。
【００３７】
図７と図８をここで参照すると、本発明の別の形態による同期整流回路を使用する電力コンバータ１０と１１各々の二次側回路の模式図が図示してある。電力コンバータ１０と１１は同期整流器として使用され、変圧器ＸＦＲＭＲの二次側巻線に接続してある一対のＭＯＳＦＥＴトランジスタＱ１とＱ２を含む。電力コンバータ１０と１１の各々はＩＮ１、ＩＮ２、ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、ＧＮＤ、Ｖｄｄ、ＣＤ１、ＣＤ２、ＲＦ、Ｇ１およびＧ２端子を有するゲート駆動回路ＩＣ２も含み、これは集積回路の形態が望ましい。図７及び図８の電力コンバータでＩＣ２として使用するのに適当な集積回路はＩＲ７５０１ゲート駆動回路で、これはカリフォルニア州エルセガンド（El Segundo）のインターナショナル・レクティファイア・コーポレーション（International Rectifier Corporation ）から入手できる。
【００３８】
ゲート駆動回路ＩＣ２は、各々抵抗Ｒ２とＲ４を介してノードＸ１０とＸ２０でＸＦＲＭＲ巻線からＩＮ１とＩＮ２端子への入力を受信する。したがって、図７と図８の電力コンバータ回路１０と１１は、ＸＦＲＭＲ巻線の一方の末端だけではなく両方の末端から入力を受信する点で、図３の電力コンバータ回路１とは異なっている。
【００３９】
電力コンバータ１０と１１は、各々のゲート駆動回路ＩＣ２が動作電力をどのように受け取るかを除けば実質的に同じ方法で動作する。図７の電力コンバータ１０は、回路の出力Ｖｏｕｔから端子Ｖｄｄへの動作電力を受け取り、ここでコンデンサＣ１がＩＣ２のためにデカップリング（decoupling）とローカルのエネルギー・ストレージ（energy storage）を提供している。この構成は約２．から５Ｖの間の出力電圧Ｖｏｕｔで特に適当である（しかしもっと高い電圧たとえば１０Ｖ、１５Ｖ、又はそれ以上も想定される）。電力コンバータ１１のＩＣ２（図８）はＸＦＲＭＲ巻線のノードＸ１０から動作電力を受け取る。ＩＣ２の端子ＶＤＤにかかる電圧は、抵抗ＲＶｄｄとダイオードＤＶｄｄを用いてノードＸ１０の電圧を整流することで得られる。この構成は約１．５から２．５Ｖの間の出力電圧Ｖｏｕｔに特に適している。
【００４０】
電力コンバータ１０と１１でＣＮ１及びＣＮ２とラベルしてある回路コンポーネントはパッシブ・ループ・フィルタ（passive loop filter ）を表わし、これは所望する回路のトランジェント応答（transient response）によって変化することができる。図９を参照すると、２個のパッシブ・ループ・フィルタ構成が図示してあり、一方は遅れ−進み（lag-lead）型構成であり他方が遅れ（lag ）型構成である。Ｒ９、Ｒ８およびＣ５について、回路コンポーネントの値をどのように調整すれば電力コンバータ１０および／または１１について特定のトランジェント応答を選択することができるかは当業者には明らかであろう。
【００４１】
図７と図８をもう一度参照すると、コンデンサＣ２は電力コンバータ１０と１１の各々のスイッチング周波数を調節するために使用している。一方でコンデンサＣ３とＣ４を設けてフェーズ・ロック・ループ（後述する）の位相の進み量を調節することができる。
【００４２】
ここで図１０を参照すると、ゲート駆動回路ＩＣ２の回路ブロック図が図示してある。ゲート駆動回路ＩＣ２は一対のシュミット・トリガ回路１０１と１０２、一対のエッジ検出回路２２０と２２２、フェーズ・ロック・ループ回路３００および出力再生成回路４１０を含む。動作モード（即ち通常モード、オフ・モード、クロス結合モード）間の遷移に対応するため、ゲート駆動回路ＩＣ２はマルチプレクサ回路（又は出力選択回路）８００、トランジェント制御回路７５０、不足電圧ロックアウト回路５００も使用する。ＩＣ２はシステム内の各種回路に動作電力電圧レベルを提供するため、Ｖｄｄ及びＶｃｃ電源回路９００も含む。
【００４３】
図１１または図１２もここで参照すると、図１０のブロック図に対応する詳細な回路図が図示してある。図１１または図１２に図示してある詳細な回路はシュミット・トリガ回路１０１と１０２、エッジ検出回路２２０と２２２、フェーズ・ロック・ループ回路３００、出力再生成回路４１０、出力選択回路８００、トランジェント制御回路７５０及び電源回路９００で使用するのに適している。図１１または図１２に図示してある特定の回路構造は図１０のゲート駆動回路ＩＣ２で使用するのに適したものであるが、唯一可能な回路構成ではなく、他にも多くの変更及び変化が想定され本発明の範囲内に含まれるものと見なし得ることは当業者には明らかであろう。
【００４４】
シュミット・トリガ回路１０１と１０２は、Ｘ１０とＸ２０から抵抗Ｒ２とＲ４を経由して各々ＸＦＲＭＲ巻線電圧を受け取り、動作供給電圧Ｖｃｃの約１／２にトリップ点をセットしてあるバッファ回路として使用する。各々のシュミット・トリガ回路１０１と１０２の出力Ａ５及びＡ６は、エッジ検出回路２２０と２２２ならびに出力選択回路８００へ入力される。シュミット・トリガ回路１０１と１０２に適切な回路実装が図１１または図１２に図示してある。
【００４５】
エッジ検出回路２２０と２２２は各々Ａ５及びＡ６出力を受け取り、これらを各々ノードＸ１０とＸ２０におけるＸＦＲＭＲ巻線電圧の立ち上がり端と一致する比較的狭いパルスへ変換する。エッジ検出回路２２０と２２２によって発生する狭いパルスのパルス幅はおよそ５０から１００ナノ秒程度が好適である。エッジ検出回路２２０と２２２からのパルス信号は、フェーズ・ロック・ループ回路３００の位相比較器回路３０１と３０２へ入力される。ＸＦＲＭＲ巻線のノードＸ１０及びＸ２０において電圧に含まれるデューティ・サイクル情報は、各々のエッジ検出回路２２０と２２２によって発生するパルス信号間の位相シフト（又は時間的遅延）によって表わされる。エッジ検出回路２２０と２２２に適切な回路実装が図１１または図１２に図示してある。
【００４６】
フェーズ・ロック・ループ回路３００は少なくとも２つ望ましくは一対の位相比較器３０１と３０２、電圧制御発振回路３０１と３０４、及び遅延回路３０５と３０６を含む。すでに説明したように、パッシブ・ループ・フィルタ３１０と３１２をフェーズ・ロック・ループ回路のトランジェント応答を調節するために含めることができる。フェーズ・ロック・ループ回路（即ち、電圧制御発振回路３０３、３０６のそれぞれ右側にあるノード）の各々の出力は、約５０％のデューティ・サイクルを有しかつＸＦＲＭＲ巻線のノードＸ１０とＸ２０における電圧の各々の周波数と実質的に同じ周波数を有する信号である。
【００４７】
遅延素子３０５、３０６の各々はフェーズ・ロック・ループ回路の各々のフィードバック経路に配置されているので、電圧制御発振回路３０３と３０６の出力をエッジ検出回路２２０と２２２で発生するパルス信号より進めさせる。フェーズ・ロック・ループ回路の出力での位相の進み量は、遅延素子３０５、３０６によって調節できる。図１１または図１２を参照すると、位相進み量はポテンショメータＰ２、コンデンサＣ４、ポテンショメータＰ３および／またはコンデンサＣ７で調節できる。遅延素子３０５、３０６は、これ以外にも所望なら図４に図示してある回路と実質的に同様の回路を用いて実装することができるのは当業者には明らかであろう。実際に、遅延回路として適当な他の種類の回路は上述の教示から当業者に明らかであろうし、本発明の範囲内に含まれるものと見なされる。
【００４８】
出力再生成回路４１０は、フリップ・フロップ回路２２８に接続してあるエッジ検出回路２２４と２２６を含む。エッジ検出回路２２４と２２６は電圧制御発振回路３０３と３０６からの出力の各々の立ち上がり端を検出し、フリップ・フロップ回路２２８へ入力する各々のパルス信号を発生する。フリップ・フロップ回路２２８は、エッジ検出回路２２４と２２６からの各々のパルス信号の間の位相差に含まれるデューティ・サイクル情報を相補出力信号（complimentary output signal ）Ａ５０とＡ６０に再導入する。したがって、線Ａ５の信号のデューティ・サイクルは線Ａ５０の信号のデューティ・サイクルと同一である。同様に、線Ａ６のデューティ・サイクルは線Ａ６０の信号のデューティ・サイクルと同一である。しかし線Ａ５とＡ５０の信号間および線Ａ６とＡ６０の信号間には相違がある。即ち、線Ａ５０とＡ６０の信号は各々線Ａ５とＡ６の信号より進んでいる。したがって線Ａ５０とＡ６０の信号が各々トランジスタＱ１とＱ２をゲートするために使用される場合、変圧器遅延、雑音の影響、及びデバイス・スイッチング遅延を補償することができ、コンバータ効率を低下させることなく同期整流器をスイッチングする精度を維持できる。
【００４９】
ゲート駆動回路ＩＣ２は３種類の動作モード、即ち通常モード、クロス結合モード、及びオフ・モードを有し、これらは図３に図示した回路の動作モードと同じである。したがって、通常モードにおいて、線Ａ５０とＡ６０の信号は各々トランジスタＱ１とＱ２を駆動するために使用する。クロス結合モードにおいて、線Ａ５とＡ６の信号は各々トランジスタＱ１とＱ２を駆動するために使用される。オフ・モードにおいて、トランジスタＱ１とＱ２はバイアスがオフになる。
【００５０】
上記の動作モード間の遷移は、トランジェント制御回路７５０と不足電圧ロックアウト回路５００からの制御信号を受信する多重化回路８００を使用して行なう。トランジェント制御回路７５０はフェーズ・ロック・ループ回路３００の各々位相比較器回路３０１および３０２からの信号ＰＣＰ１およびＰＣＰ２を受け取る。信号ＰＣＰ１およびＰＣＰ２は各々位相比較器回路３０１と３０２の入力間の位相差を表わし、フェーズ・ロック・ループ回路がロックされる場合には比較的狭いパルス（およそ２０ナノ秒）である。電力コンバータ１０と１１がトランジェント（たとえば急速なデューティ・サイクル変化）を受け取ると、フェーズ・ロック・ループ回路はロック解除され、ＰＣＰ１とＰＣＰ２の信号幅が有意に増加する。トランジェント制御回路７５０はＰＣＰ１とＰＣＰ２パルス信号の幅をモニタし、ＰＣＰ１とＰＣＰ２パルスの一方又は両方の幅が所定の値を越える場合に（たとえばおよそ１００から２００ナノ秒）遷移する出力を発生する。この出力は出力選択回路８００の選択入力を制御する。したがって、トランジェント制御回路７５０からのトランジション出力信号に応答して、多重化回路８００はＡ５０及びＡ６０の信号又は線Ａ５及びＡ６の信号のどちらかを選択してトランジスタＱ１とＱ２を駆動する。トランジェント制御回路７５０は一つだけのスイッチング・サイクルについてトランジェント条件の間に遷移し、通常モードとクロス結合モードの間の遷移はサイクル単位で行なわれる。しかしトランジェント条件が継続し続ける限り、トランジェント制御回路７５０は多重化回路８００を駆動して電力コンバータ１０又は１１がクロス結合モードに留まるようにする。トランジェント条件がクリアされると、トランジェント制御回路７５０は多重化回路８００を制御して通常動作モードが起動するようにする。
【００５１】
不足電圧ロックアウト回路５００は多重化回路８００を動作又は停止させる出力信号を発生して、ゲート駆動回路ＩＣ２を動作させるのに不十分な電力しかない場合には、多重化回路８００が停止しトランジスタＱ１とＱ２がバイアスがオフになる（即ち電力コンバータ１０又は１１がオフ・モードに入る）ようにする。
【００５２】
本発明をこれの特定の実施例と関連させて説明したが、他の多くの変化及び変更ならびにその他の使用方法は当業者に明らかになるであろう。したがって本発明は本明細書の特定の開示によってではなく、添付の請求項によってのみ制限されるのが望ましい。
【００５３】
本発明を図示する目的で、図面においては現在好適な形態が図示してあるが、本発明が図示した正確な構成及び手段に制限されないことは理解されるべきである。
【図面の簡単な説明】
【図１】同期整流器回路を使用する従来技術の電力コンバータの模式図である。
【図２】同期整流器回路を使用する従来技術の別の電力コンバータの模式図である。
【図３】本発明の一形態による同期整流器回路を使用する電力コンバータの模式図である。
【図４】  図３の電力コンバータのゲート駆動回路の詳細な模式図である。
【図５】図４のゲート駆動回路のデューティ・サイクル変化検出回路の模式図である。
【図６】図５のデューティ・サイクル変化検出回路の幾つかの信号を示すタイミング図である。
【図７】本発明の別の形態による同期整流器回路を使用する電力コンバータの模式図である。
【図８】図７の同期整流器の別の実施例を使用する電力コンバータの模式図である。
【図９】図７及び図８の電力コンバータでの使用に適した２種類のフィルタ回路の模式図である。
【図１０】図７及び図８の電力コンバータのゲート駆動回路のブロック図である。
【図１１】図１０のゲート駆動回路の詳細な模式図である。
【図１２】図１０のゲート駆動回路の詳細な模式図である。
【図１】
0004094727.tif 000002
【図２】
0004094727.tif 000003
【図３】
0004094727.tif 000004
【図４】
0004094727.tif 000005
【図５】
0004094727.tif 000006
【図６】
0004094727.tif 000007
【図７】
0004094727.tif 000008
【図８】
0004094727.tif 000009
【図９】
0004094727.tif 000010
【図１０】
0004094727.tif 000011
【図１１】
0004094727.tif 000012
【図１２】
0004094727.tif 000013