(57)【特許請求の範囲】
【請求項１】
浮遊ゲートを有して電気的に情報の書き込み消去が可能であり且つ上記浮遊ゲートに電子を注入して閾値を高めることによって上記消去が行われる複数のメモリセルトランジスタの制御ゲートおよびドレインが、マトリックス状に配列されたワード線およびビット線に接続されたメモリアレイを有し、上記メモリアレイを構成すると共に、第１の所定数のワード線に上記制御ゲートが接続されたメモリセルトランジスタを単位とするメインブロックと、上記メモリアレイを構成すると共に、第２の所定数のワード線に上記制御ゲートが接続されたメモリセルトランジスタを単位として、上記メインブロック中の不良メモリセルトランジスタの置き換え用に使用される冗長ブロックを備えて、上記メインブロックと冗長ブロックとは、基板上における電気的に分離した領域に形成されている不揮発性半導体記憶装置において、
上記不良メモリセルトランジスタのアドレスを表す不良アドレスが記憶されている不良アドレス記憶部と、
情報の書き込み消去の対象となるメモリセルトランジスタのアドレスが入力され、この入力アドレスに基づいて、上記メインブロックにおける上記情報の書き込み消去の対象となるメモリセルトランジスタをアクセスするメインブロック制御部と、
情報の書き込み消去の対象となるメモリセルトランジスタのアドレスが入力され、この入力アドレスに基づいて、上記冗長ブロックにおける上記情報の書き込み消去の対象となるメモリセルトランジスタをアクセスする冗長ブロック制御部と、
情報の書き込み消去の対象となるメモリセルトランジスタのアドレスが入力され、この入力アドレスと上記不良アドレス記憶部に記憶された不良アドレスとを比較し、上記入力アドレスが不良アドレスであり且つ上記書き込みの対象となるメモリセルトランジスタのアドレスである場合には、上記メインブロック制御部に制御信号を出力して上記メインブロックにおける上記入力アドレスで指定されるワード線へのアクセスを停止させると共に、上記冗長ブロック制御部に制御信号を出力して上記冗長ブロックにおける上記入力アドレスで指定されるワード線に書き込み用の電圧を印加させる一方、上記入力アドレスが不良アドレスであり且つ上記消去の対象となるメモリセルトランジスタのアドレスである場合には、上記メインブロック制御部に制御信号を出力して上記メインブロックにおける上記入力アドレスで指定されるワード線に消去用の電圧を印加させると共に、上記冗長ブロック制御部に制御信号を出力して上記冗長ブロックにおける上記入力アドレスで指定されるワード線に消去用の電圧を印加させ、上記入力アドレスが不良アドレスではなく且つ上記書き込みの対象となるメモリセルトランジスタのアドレスである場合には、上記メインブロック制御部に制御信号を出力して上記メインブロックにおける上記入力アドレスで指定されるワード線に書き込み用の電圧を印加させる一方、上記入力アドレスが不良アドレスではなく且つ上記消去の対象となるメモリセルトランジスタのアドレスである場合には、上記メインブロック制御部に制御信号を出力して上記メインブロックにおける上記入力アドレスで指定されるワード線に消去用の電圧を印加させる冗長制御部
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
上記冗長ブロックは複数存在しており、夫々の冗長ブロックは上記基板上における電気的に分離した領域に形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置において、
上記第２の所定数は、上記第１の所定数よりも小さい
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置において、
上記冗長ブロック制御部による冗長ブロックに対する上記アクセスを、上記メインブロック中の小ブロックを単位として行う
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置において、
上記冗長ブロック制御部は、上記冗長ブロックに対する上記アクセスを、１本のワード線に上記制御ゲートが接続されたメモリセルトランジスタを単位として行う
ようになっていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、冗長機能を有する不揮発性半導体記憶装置に関し、特にブロック単位で消去・書き込み処理が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭ(一括消去型電気的消去及び書き込み可能な読み出し専用メモリ)は、従来、携帯電話やＢＩＯＳ(Basic input output systems：基本入出力システム)向けのコードストレージへの用途が主であった。ところが、近年、ディジタルスチルカメラ等のデータストレージへの用途が急速に高まりつつある。ところで、データストレージ用のフラッシュＥＥＰＲＯＭにおいては、特に小規模ブロックサイズでの書き換えが要求されている。
【０００３】
このような要求を満たすフラッシュＥＥＰＲＯＭとして、１９９５年５月の電子情報通信学会の信学技法で発表されているＡＮＤ型フラッシュメモリがある。ＡＮＤ型フラッシュメモリは、データ線およびソース線の夫々を積層化した並列構造を有しており、ＦＮ(ファウラー−ノルドハイム)トンネル効果によって書き込みおよび消去を行うフラッシュＥＥＰＲＯＭである。
【０００４】
図４は、上記ＡＮＤ型フラッシュメモリの１ブロック分のアレイ構造を示す。図４において、メインデータ線Ｄ0からドレイン側選択トランジスタＤＴ0を介して分岐したサブデータ線ＳＤ0と、メインソース線Ｓからソース側選択トランジスタＳＴ0を介して分岐したサブソース線ＳＳ0との間に、ｎ＋１(＝６４)個のメモリセルＭＣ00,ＭＣ01,…,ＭＣ0nが並列に接続されている。これを１つのユニット(ＡＮＤユニット)として、ｎ＋１(＝６４)本のワード線ＷＬ0,ＷＬ1,…,ＷＬn上に、ｍ＋１(＝５１２バイト分)のＡＮＤユニットが配列されている。そして、上記(ｎ＋１)×(ｍ＋１)個のメモリセルＭＣを１つのブロックとする複数のブロックがメインデータ線Ｄ0〜Ｄmを共有して配列されて上記ＡＮＤ型フラッシュメモリアレイを構成している。
【０００５】
このように、上記データ線をメインデータ線Ｄ0,Ｄ1,…,Ｄmとサブデータ線ＳＤ0,ＳＤ1,…,ＳＤmとで階層化し、ソース線をメインソース線Ｓとサブソース線ＳＳ0,ＳＳ1,…,ＳＳmとで階層化することによって、上記ドレイン側選択トランジスタＤＴで非選択ブロックのサブデータ線ＳＤをメインデータ線Ｄから切り離す一方、ソース側選択トランジスタＳＴでサブソース線ＳＳをメインソース線Ｓから切り離すことで、選択ブロックのみをメインデータ線Ｄとメインソース線Ｓとに接続することができる。その結果、１本のワード線ＷＬの単位で書き込み・消去処理を行っても、非選択ブロックのワード線ＷＬにつながるメモリセルＭＣはディスターブの影響を受けることが無く、１本のワード線ＷＬ(例えば、ワード線ＷＬ0)にゲートが接続されているトランジスタで構成されているメモリセルＭＣ(例えば、メモリセルＭＣ00,ＭＣ10,…,ＭＣm0)で構成されるセクタＳＣの単位での書き込み・消去処理が実現できるのである。
【０００６】
図５は、上記ＡＮＤ型フラッシュメモリの基本動作を示す。ＡＮＤ型フラッシュメモリは、上述のようにＦＮトンネル効果によって書き込みおよび消去を行うものである。書き込み時には、図５(a)に示すように、メモリセルＭＣを構成するトランジスタのドレイン１に高電圧Ｖdを掛け、フローティングゲート２からドレイン１側に電子を放出させて閾値電圧を下げることによって行う。これに対して、消去は、図５(b)に示すように、ゲート３に高電圧Ｖgを掛け、基板４からフローティングゲート２に電子を注入して閾値電圧を上げることによって行う。ディスターブを防いでセクタ単位での書き込み・消去処理を実現するために、何れの場合にも基板４には電圧を掛けないようにしている。
【０００７】
上記ＡＮＤ型フラッシュメモリでは、上述のようにセクタＳＣ単位で書き込み・消去処理が可能なことから冗長処理は上記セクタＳＣ単位で行う。図６は、ＡＮＤ型フラッシュメモリの冗長処理の原理を示す。書き込み・消去時において、選択されたワード線ＷＬに係るセクタが不良セクタ６aである場合には、この不良セクタ６aをメモリアレイ５内に設けられた冗長セクタ７と置き換えるのである。
【０００８】
こうすることによって、冗長の置換単位を最小で１つのセクタ６まで小さくでき、複数の冗長セクタで構成される冗長用のブロック単位で置換する場合よりも置換単位が小さい分だけ歩留まりを向上できる。
【０００９】
ところで、小規模単位での書き込み・消去処理が可能であり、上記ＡＮＤ型フラッシュメモリよりも更に高集積化が可能なフラッシュＥＥＰＲＯＭとして、仮想接地型フラッシュメモリがある。この仮想接地型フラッシュメモリでは、後に詳述するように、ビット線と金属電極とのコンタクト(ビット線コンタクト)の数を減らし、且つ、ソース線を不要とした高密度メモリアレイである。この高密度性は、ビット線を階層化して拡散層配線で形成すると共に、隣接ビット線をソース線として用いることによって実現する。
【００１０】
但し、このメモリアレイでは、書き込み・消去時におけるビット線選択においてディスターブの影響が大きいため、そのディスターブの影響を回避するための方法が必要である。その方法の一つとして、「“A New Cell Structure for Sub-quarter Micron High Density Flash Memory”IEDM Technical Digest，pp269-270，1995」に発表されたＡＣＴ(Asymmetrical Contactless Transistor：非対称コンタクトレス・トランジスタ)を用いたＡＣＴ型フラッシュメモリがある。
【００１１】
上記ＡＣＴ型フラッシュメモリは、書き込み・消去に上記ＦＮトンネル効果を用い、図７に示すように、そのメモリアレイ構造は同一ワード線ＷＬに接続された隣接する２つのメモリセルで同一ビット線を共有する仮想接地アレイ構造を有している。このように、２つのメモリセルでサブビット線を共有し、且つ、上記サブビット線に拡散層を用いることでビット線コンタクト数を減少させており、メモリセル面積を著しく減少させて高集積化を可能にしている。尚、図７中、ＭＢＬxはメインビット線であり、ＳＢＬxは拡散層で形成されたサブビット線であり、ＷＬxはワード線であり、ＳＧxはセレクトゲート選択線である。また、■印は、階層が異なるメインビット線ＢＬxとサブビット線ＳＢＬxとのコンタクトを表している。
【００１２】
上記構成を有するＡＣＴ型フラッシュメモリは、以下のように動作する。尚、書き込み・消去にはＦＮトンネル効果を利用する。書き込み時には、図８(a)に示すように、各メモリセルを構成するトランジスタのゲート(ワード線ＷＬ)に負電圧(図では−９Ｖ)を印加し、ドレイン側のサブビット線ＳＢには正電圧(図では＋５Ｖ)を印加し、ソース側のサブビット線ＳＢはフローティング状態にしておく。そうすると、ドレイン側のサブビット線ＳＢにおけるｎ+側とフローティングゲートＦＧとの間にＦＮトンネル現象が発生してフローティングゲートＦＧからドレイン側のサブビット線ＳＢに電子が引き抜かれる。こうして、当該トランジスタの閾値電圧を下げることによって書き込みを行う。
【００１３】
一方、消去時には、図８(b)に示すように、各メモリセルを構成するトランジスタのゲート(ワード線ＷＬ)に高電圧(図では１０Ｖ)を印加し、ドレイン,ソース側のサブビット線ＳＢおよび基板(ｐ-領域)には負電圧(図では−８Ｖ)を印加する。そうすると、上記基板のチャネル領域とフローティングゲートＦＧとの間にＦＮトンネル現象が発生してフローティングゲートＦＧに電子が注入される。こうして、当該トランジスタの閾値電圧を上げることによって消去を行う。尚、読み出しおよびベリファイ等の動作については省略する。
【００１４】
ここで、一般にフラッシュメモリは、上記メモリアレイと、ロウデコーダやカラムデコーラ等の周辺回路(図示せず)から構成されている。そこで、上記消去時において、上記基板(ｐ-領域)に負電圧を印加した際に上記周辺回路が影響を受けないように、上記周辺回路をメモリアレイと電気的に分離しておく。この電気的分離は、図９に示すように、ｐサブ基板上にｎウェル(ｎ-)を形成し、更にｐウェル(ｐ-)を形成したトリプルウェル構造上に上記周辺回路を形成することによって行われる。
【００１５】
ところで、上述のようにして不揮発性半導体記憶装置が大容量になると、歩留まり向上のために不良メモリセルあるいは不良セクタを救済するための冗長機能が必要となる。このような冗長機能として、上述したＡＮＤ型フラッシュメモリにおける冗長機能の他に、以下のような冗長機能が提案されている。
【００１６】
特開平６−１５０６８８号公報(以下、公報１と言う)における回路図を図１０に示す。公報１では、メインブロック１１とはソース線Ｓを異にする冗長ブロック１２を設け、メインブロック１１および冗長ブロック１２において、１本のワード線Ｗに接続されたメモリセル単位でソース線Ｓを共有(このソース線を共有するメモリセル群を１つのブロックとする)すると共に、夫々のソース線Ｓにはソースラインレベル供給回路１３を接続している。そして、不良ブロック１４のソースラインレベル供給回路１３aをオフにし、冗長ブロック１２のソースラインレベル供給回路１３bをオンにすることによって、不良ブロック１４を冗長ブロック１２に置き換えるのである。
【００１７】
また、特開平６−２９０５９７号公報(以下、公報２と言う)では、図１１に示すように、公報１の場合と同様に、メインブロック１５および冗長ブロック１６を設けて、メインブロック１５および冗長ブロック１６の夫々に１つのソースラインレベル供給回路１７,１８を設けている。そして、メインブロック１５を構成する各ブロックのソース線Ｓ1〜Ｓnとソースラインレベル供給回路１７とを、ヒューズ１９を介して接続している。同様に、冗長ブロック１６のソース線Ｓxとソースラインレベル供給回路１８とを、ヒューズ２０を介して接続している。こうして、不良ブロックが発生した場合には、不良ブロック２１のソース線Ｓ1に介設されたヒューズ１９を切って、不良ブロック２１を冗長ブロック１６に置き換えるのである。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記ＡＣＴ型フラッシュメモリにおいては、以下のような問題がある。すなわち、上記ＡＣＴ型フラッシュメモリを消去する場合には、上述したように、各メモリセルを構成するトランジスタのチャネル領域(ｐ-領域)には負電圧が印加される。したがって、図９に示すように、上記ｐウェル(ｐ-)上に形成されてメモリアレイにおける選択ブロックから非選択ブロックへのディスターブは避けられない。そのために、上記メモリアレイ中に冗長ブロックを設けた場合に、メインブロック中のセクタあるいは小ブロックを選択して消去処理を行う際に、非選択状態である冗長ブロックにおけるメモリセルのチャネル領域にも負電圧が印加されて誤動作するという問題がある。したがって、冗長機能が発揮できず、メインブロック中に不良セルを救済することができないという問題がある。
【００１９】
また、上記公報１および公報２においては、以下のような問題がある。すなわち、公報１においては、各ワード線Ｗを選択するロウデコーダ(図示せず)とは別に各ブロック毎にソースラインレベル供給回路１３を設ける必要があり、レイアウト面積において不利であるという問題がある。また、公報２においては、ソースラインレベル供給回路１７は、メインブロック１５に対して１つであるが、各ブロック毎にソース線Ｓにヒューズ１９を設ける必要があり、公報１の場合と同様に、レイアウト面積において不利であるという問題がある。
【００２０】
そこで、この発明の目的は、消去処理時に冗長ブロックが誤動作することがなく高信頼性であり、レイアウト面積が不利にならない冗長機能を有する不揮発性半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、
浮遊ゲートを有して電気的に情報の書き込み消去が可能であり且つ上記浮遊ゲートに電子を注入して閾値を高めることによって上記消去が行われる複数のメモリセルトランジスタの制御ゲートおよびドレインが、マトリックス状に配列されたワード線およびビット線に接続されたメモリアレイを有し、上記メモリアレイを構成すると共に、第１の所定数のワード線に上記制御ゲートが接続されたメモリセルトランジスタを単位とするメインブロックと、上記メモリアレイを構成すると共に、第２の所定数のワード線に上記制御ゲートが接続されたメモリセルトランジスタを単位として、上記メインブロック中の不良メモリセルトランジスタの置き換え用に使用される冗長ブロックを備えて、上記メインブロックと冗長ブロックとは、基板上における電気的に分離した領域に形成されている不揮発性半導体記憶装置において、
上記不良メモリセルトランジスタのアドレスを表す不良アドレスが記憶されている不良アドレス記憶部と、
情報の書き込み消去の対象となるメモリセルトランジスタのアドレスが入力され、この入力アドレスに基づいて、上記メインブロックにおける上記情報の書き込み消去の対象となるメモリセルトランジスタをアクセスするメインブロック制御部と、
情報の書き込み消去の対象となるメモリセルトランジスタのアドレスが入力され、この入力アドレスに基づいて、上記冗長ブロックにおける上記情報の書き込み消去の対象となるメモリセルトランジスタをアクセスする冗長ブロック制御部と、
情報の書き込み消去の対象となるメモリセルトランジスタのアドレスが入力され、この入力アドレスと上記不良アドレス記憶部に記憶された不良アドレスとを比較し、上記入力アドレスが不良アドレスであり且つ上記書き込みの対象となるメモリセルトランジスタのアドレスである場合には、上記メインブロック制御部に制御信号を出力して上記メインブロックにおける上記入力アドレスで指定されるワード線へのアクセスを停止させると共に、上記冗長ブロック制御部に制御信号を出力して上記冗長ブロックにおける上記入力アドレスで指定されるワード線に書き込み用の電圧を印加させる一方、上記入力アドレスが不良アドレスであり且つ上記消去の対象となるメモリセルトランジスタのアドレスである場合には、上記メインブロック制御部に制御信号を出力して上記メインブロックにおける上記入力アドレスで指定されるワード線に消去用の電圧を印加させると共に、上記冗長ブロック制御部に制御信号を出力して上記冗長ブロックにおける上記入力アドレスで指定されるワード線に消去用の電圧を印加させ、上記入力アドレスが不良アドレスではなく且つ上記書き込みの対象となるメモリセルトランジスタのアドレスである場合には、上記メインブロック制御部に制御信号を出力して上記メインブロックにおける上記入力アドレスで指定されるワード線に書き込み用の電圧を印加させる一方、上記入力アドレスが不良アドレスではなく且つ上記消去の対象となるメモリセルトランジスタのアドレスである場合には、上記メインブロック制御部に制御信号を出力して上記メインブロックにおける上記入力アドレスで指定されるワード線に消去用の電圧を印加させる冗長制御部
を備えたことを特徴としている。
【００２２】
上記構成によれば、メモリアレイを構成するメインブロックと冗長ブロックとは、基板上における電気的に分離した領域に形成されている。したがって、上記メモリアレイが上記ＡＣＴフラッシュメモリアレイである場合に、上記メインブロック中の小ブロックを選択して消去処理を行うために上記メインブロックの例えば基板に負電圧印加する際に、上記冗長ブロックの上記基板には負電圧は印加されない。したがって、消去処理時における上記冗長ブロックへのディスターブが避けられる。その結果、上記冗長ブロックによる不良メモリセルの救済が正しく行われる。
【００２３】
さらに、不良メモリセルトランジスタのアドレスを表す不良アドレスを不良アドレス記憶部に記憶しておくだけの簡単な操作で、不良アドレスが入力された場合に、冗長ブロックにおける該当するメモリセルトランジスタをアクセスすることができる。
【００２４】
また、請求項２に係る発明は、請求項１に係る発明の不揮発性半導体記憶装置において、上記冗長ブロックは複数存在しており、夫々の冗長ブロックは上記基板上における電気的に分離した領域に形成されていることを特徴としている。
【００２５】
上記構成によれば、複数の冗長ブロックは基板上における電気的に分離した領域に形成されている。したがって、上記メモリアレイがＡＣＴフラッシュメモリアレイであって上記メインブロックが複数存在する場合に、不良メモリセルトランジスタが異なるメインブロック上に発生した場合には、夫々のメインブロックに存在する不良メモリセルトランジスタを異なる冗長ブロック中に置き換えることができる。したがって、その場合には、一方のメインブロック上の不良メモリセルトランジスタの情報を対応する冗長ブロック上の置き換えメモリセルトランジスタの情報と共に消去する場合に、他方の冗長ブロックへのディスターブが避けられる。こうして、上記冗長ブロックによる不良メモリセルの救済が正しく行われる。
【００２６】
また、請求項３に係る発明は、請求項１に係る発明の不揮発性半導体記憶装置において、上記第２の所定数は、上記第１の所定数よりも小さいことを特徴としている。
【００２７】
上記構成によれば、上記冗長ブロックのワード線の本数が、例えば上記メインブロックにおける不良セクタの発生率に応じて上記メインブロックのワード線の本数よりも少なくなっている。こうして、冗長機能の付加に基づく上記メモリアレイの面積増加が押さえられる。
【００２８】
また、請求項４に係る発明は、請求項１に係る発明の不揮発性半導体記憶装置において、上記冗長ブロック制御部による冗長ブロックに対する上記アクセスを、上記メインブロック中の小ブロックを単位として行うことを特徴としている。
【００２９】
上記構成によれば、冗長ブロック制御部の制御の下に、上記メインブロックのサイズよりも小さいサイズの小ブロック単位で上記アクセスが行われる。したがって、上記冗長ブロックのサイズが不必要に大きくなることが防止され、冗長機能の付加に基づく上記メモリアレイの面積増加が更に押さえられる。
【００３０】
また、請求項５に係る発明は、請求項４に係る発明の不揮発性半導体記憶装置において、上記冗長ブロック制御部は、上記冗長ブロックに対する上記アクセスを、１本のワード線に上記制御ゲートが接続されたメモリセルトランジスタを単位として行うようになっていることを特徴としている。
【００３１】
上記構成によれば、冗長ブロック制御部の制御の下に、１本のワード線に上記制御ゲートが接続されたメモリセルトランジスタを単位として上記アクセスが行われる。したがって、上記冗長機能の付加に基づく上記メモリアレイの面積増加が最小限に押さえられる。
【００３２】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態の不揮発性半導体記憶装置におけるメモリアレイの回路図を示す。尚、本実施の形態におけるメモリアレイは、仮想接地型のメモリアレイである。
【００３３】
本実施の形態におけるメインブロック３１は、以下のように構成されている。すなわち、一方向に平行に(ｍ＋１)本のメインビット線ＭＢＬ0,ＭＢＬ1,…,ＭＢＬmが配列されている。そして、奇数番目のメインビット線ＭＢＬ0,ＭＢＬ2,…,ＭＢＬm-1の■印で示されるコンタクトに、セレクトゲートラインＳＧ0に共通にゲートが接続されたセレクトゲートトランジスタＳＧＴ0,ＳＧＴ2,…,ＳＧＴm-1の夫々を介して、サブビット線ＳＢＬ0,ＳＢＬ2,…,ＳＢＬm-1が接続されている。同様に、偶数番目のメインビット線ＭＢＬ1,ＭＢＬ3,…,ＭＢＬmの■印で示されるコンタクトに、セレクトゲートラインＳＧ1に共通にゲートが接続されたセレクトゲートトランジスタＳＧＴ1,ＳＧＴ3,…,ＳＧＴmの夫々を介して、サブビット線ＳＢＬ1,ＳＢＬ3,…,ＳＢＬmが接続されている。ここで、上記サブビット線ＳＢＬ0,…,ＳＢＬmは、図８に示すような非対称な濃度の拡散領域ｎ+,ｎ-で構成される。
【００３４】
隣接するサブビット線ＳＢＬ0とサブビット線ＳＢＬ1とには、(ｎ＋１)個のＡＣＴメモリセルＭＣ00,…,ＭＣ0nが並列に接続されている。同様に、隣接するサブビット線ＳＢＬ1とサブビット線ＳＢＬ2とには、(ｎ＋１)個のＡＣＴメモリセルＭＣ10,…,ＭＣ1nが並列に接続されている。以下、同様にして、隣接するサブビット線ＳＢＬm-1とサブビット線ＳＢＬmとには、(ｎ＋１)個のＡＣＴメモリセルＭＣ(m-1)0,…,ＭＣ(m-1)nが並列に接続されている。こうして、ＡＣＴメモリセルＭＣがマトリックス状に配列されている。そして、１行目のＡＣＴメモリセルＭＣ00,…,ＭＣ(m-1)0のゲートにはワード線ＷＬ0が共通に接続されている。また、２行目のＡＣＴメモリセルＭＣ01,…,ＭＣ(m-1)1のゲートにはワード線ＷＬ1が共通に接続されている。以下、同様にして、(ｎ＋１)行目のＡＣＴメモリセルＭＣ0n,…,ＭＣ(m-1)nのゲートには、ワード線ＷＬnが共通に接続されている。
【００３５】
上記(ｎ＋１)本のワード線ＷＬ0,…,ＷＬnは、メインブロック制御回路３２のロウデコーダ３３の出力端子(図示せず)に接続されている。また、２本のセレクトゲートラインＳＧ0,ＳＧ1は、メインブロック制御回路３２のセレクトゲートデコーダ３４の出力端子(図示せず)に接続されている。そして、１本のワード線ＷＬに接続された１行ｍ個のＡＣＴメモリセルＭＣを１つのセクタＳＣとして、後に詳述する冗長処理の単位とする。
【００３６】
また、上記構成を有するメインブロック３１に隣接して、メインブロック３１およびメインブロック制御回路３２と同じ構成を有する複数のメインブロック４２,…および複数のメインブロック制御回路４３,…を配置している。そして、複数のメインブロック３１,４２,…は、メインビット線ＭＢＬ0〜ＭＢＬmを共有している。
【００３７】
上記メインブロック３１,４２,…に隣接して設けられる冗長ブロック３５は、メインブロック３１と同じ構成を有しているので詳細な説明は省略する。但し、隣接する２本のサブビット線間に接続されるＡＣＴメモリセルＭＣの個数は(ｘ＋１)個である。つまり、冗長ブロック３５は、(ｘ＋１)個の冗長セクタを有しているのである。ここで、上記冗長セクタの個数(ｘ＋１)を全メインブロック３１,４２,…における不良セクタの発生率に基づいて設定することによって、冗長ブロック３５のサイズを全メインブロック３１,４２,…サイズに比して十分小さくすることができ、冗長機能の付加に基づくメモリアレイ面積の増加を押さえることができるのである。尚、(ｘ＋１)本の冗長ワード線ＲＷＬ0,…,ＲＷＬxは、冗長ブロック制御回路３６の冗長デコーダ３７の出力端子(図示せず)に接続されている。また、２本の冗長セレクトゲートラインＲＳＧ0,ＲＳＧ1は、冗長ブロック制御回路３６の冗長セレクトゲートデコーダ３８の出力端子(図示せず)に接続されている。
【００３８】
上記メインブロック３１,４２,…と冗長ブロック３５とは、夫々電気的に分離された領域上に形成されている。図２は、メインブロック３１,４２,…と冗長ブロック３５との縦断面を示す模式図である。冗長ブロック３５と一連のメインブロック３１,４２,…とは、夫々異なるｐウェル(ｐ-)４５,４６上に形成されている。そして、夫々のｐウェル４５,４６は共通のｎウェル(ｎ-)４７上に形成されて、トリプルウェルを構成している。尚、上記周辺回路は省略している。
【００３９】
そして、例えば、上記メインブロック３１におけるＡＣＴメモリセルＭＣを消去する場合には、メインブロック３１側のｐウェル４６に負電圧を印加する。一方、冗長ブロック３５側のｐウェル４５の電圧を０Ｖにしておくことによって、冗長ブロック３５におけるＡＣＴメモリセルＭＣは消去されない。その場合、共通ウェルであるｎウェルにＶccあるいは０Ｖを印加しておけば、ｐウェルからｎウェルへ電流が流れるのを阻止できる。これに対して、冗長ブロック３５におけるＡＣＴメモリセルＭＣを消去する場合には、メインブロック３１と冗長ブロック３１とのｐウェルに印加する電圧を逆にするだけで、冗長ブロック３５のＡＣＴメモリセルＭＣのみが消去されてメインブロック３１には影響を及ぼさない。尚、書き込みについては、いずれのブロック３１,３５のｐウェルにも０Ｖを印加するので問題はない。このように、トリプルウェルにおいて冗長ブロック３５と一連のメインブロック３１,４２,…とを異なるｐウェル上に形成することによって、冗長ブロック３５と一連のメインブロック３１,４２,…とを電気的に分離して構成することができるのである。
【００４０】
アドレスバッファ３９は、例えばＣＰＵ(中央演算処理装置)等から入力されたアドレスを一旦格納する。冗長アドレス記憶回路４１は、メインブロック３１,４２,…の不良セルにつながるワード線ＷＬのアドレス(以下、不良アドレスと言う)を記憶しておく。冗長制御回路４０は、アドレスバッファ３９から入力されたアドレスと冗長アドレス記憶回路４１に記憶された不良アドレスとを比較し、入力アドレスが不良アドレスである場合には、冗長ブロック制御回路３６に制御信号を出力する。尚、各メインブロック制御回路３２,４３,…のロウデコーダ３３及びセレクトゲートデコーダ３４は、上記アドレスに基づいてメインブロック３１,４２,…のどのセクタＳＣをアクセスするかを決定する。また、冗長ブロック制御回路３６の冗長デコーダ３７及び冗長セレクトゲートデコーダ３８は、冗長制御回路４０からの上記制御信号に基づいて、冗長ブロック３５における不良アドレスに対応した冗長セクタをアクセスする。
【００４１】
上記構成の不揮発性半導体記憶装置は、以下のようにして冗長処理を行う。先ず書き込み動作時には、入力アドレスがアドレスバッファ３９に格納されると、冗長制御回路４０によって、上記入力アドレスと冗長アドレス記憶回路４１に記憶されている不良アドレスとが比較される。そして、入力アドレスに一致する不良アドレスがない場合には、冗長制御回路４０からの制御信号に従って、上記入力アドレスに該当するメインブロック制御回路(ここでは、メインブロック３２とする)のロウデコーダ３３によって、アドレスバッファ３９から受け取った上記入力アドレスで指定されるワード線ＷＬに負電圧が印加される。一方、セレクトゲートデコーダ３４によって、セレクトゲートラインＳＧ1が選択されてドレイン側のサブビット線(つまり、偶数番目のサブビット線ＳＢＬ1,ＳＢＬ3,…)に正電圧が印加されて書き込みが行われる。これに対して、入力アドレスに一致する不良アドレスがある場合には、冗長制御回路４０からの制御信号に従って、メインブロック制御回路３２のロウデコーダ３３は入力アドレスで指定されるワード線ＷＬのアクセスを停止する。一方、冗長ブロック制御回路３６の冗長デコーダ３７によって、冗長制御回路４０からの上記制御信号に基づいて、冗長ブロック３５における不良アドレスに対応した冗長ワード線ＲＷＬに負電圧が印加される。一方、冗長セレクトゲートデコーダ３８によって、冗長セレクトゲートラインＲＳＧ1が選択されてドレイン側の冗長サブビット線に正電圧が印加されて書き込みが行われる。
【００４２】
また、消去動作時においては、入力アドレスがアドレスバッファ３９に格納されると、冗長制御回路４０によって、上記入力アドレスと冗長アドレス記憶回路４１に記憶されている不良アドレスとが比較される。そして、入力アドレスに一致する不良アドレスがない場合には、上記冗長制御回路４０からの制御信号に従って、上記入力アドレスに該当するメインブロック制御回路(ここではメインブロック３２とする)のロウデコーダ３３によって、アドレスバッファ３９から受け取った上記入力アドレスで指定されるワード線ＷＬに正電圧が印加される。一方、セレクトゲートデコーダ３４によって、セレクトゲートラインＳＧ0,ＳＧ1が選択されて全サブビット線ＳＢＬに負電圧が印加される。そして、メインブロック３１のｐウェル４６に負電圧が印加されて消去処理が行われる。これに対して、入力アドレスに一致する不良アドレスがある場合には、冗長制御回路４０からの制御信号に従って、メインブロック制御回路３２のロウデコーダ３３およびセレクトゲートデコーダ３４は入力アドレスで指定されるワード線ＷＬのセクタＳＣを消去する。同時に、冗長ブロック制御回路３６の冗長デコーダ３７によって、冗長制御回路４０からの上記制御信号に基づいて、冗長ブロック３５における不良アドレスに対応したワード線ＲＷＬに正電圧が印加される。一方、上記冗長セレクトゲートデコーダ３８によって、冗長セレクトゲートラインＲＳＧ0,ＲＳＧ1が選択されて全冗長サブビット線に負電圧が印加される。そして、冗長ブロック３５のｐウェル４５に負電圧が印加されて冗長セクタの消去処理が行われる。
【００４３】
上述のように、本実施の形態においては、ＡＣＴメモリセルＭＣを用いた仮想接地型メモリアレイにおいて、１本の冗長ワード線ＲＷＬに接続された１行分のＡＣＴメモリセルＭＣで成る冗長セクタを冗長単位とする冗長ブロック３５を設け、この冗長ブロック３５と一連のメインブロック３１,４２,…とをトリプルウェルにおける異なるｐウェル上に形成して互いに電気的に分離している。したがって、メインブロック３１,４２,…中におけるＡＣＴメモリセルＭＣの情報を消去する場合にはメインブロック３１,４２,…側のｐウェル４６のみに負電圧を印加すればよく、冗長ブロック３５側のｐウェル４５は０Ｖにしておけば冗長ブロック３５の情報は消去されない。逆の場合も同様である。すなわち、本実施の形態によれば、信頼性の高い冗長機能付きの不揮発性半導体記憶装置を提供できるのである。
【００４４】
また、上記各メインブロック３１,４２,…よりも小さいセクタＳＣ単位での冗長機能を有するので、冗長ブロック３５のサイズを各メインブロック３１,４２,…のサイズよりも小さくでき、メモリアレイのレイアウト面積を小さくできる。また、従来の技術における公報１や公報２で述べたようなソースラインレベル供給回路をメインブロック制御回路３２,４３,…とは別に設ける必要はなく、レイアウト面積が不利になることはない。
【００４５】
ところで、図１に示す不揮発性半導体記憶装置のように搭載されている冗長ブロックは一つだけである場合には、異なるメインブロック３１,４２,…に在る夫々の不良セクタは単一の冗長ブロック３５内の冗長セクタで置き換えられる。したがって、第１の不良セクタが存在する第１のメインブロックに対して消去処理を行うために第１のメインブロックのｐウェルと単一冗長ブロックｐウェルとに負電圧を印加した際に、他のメインブロックに関する冗長セクタがディスターブを受けることになる。
【００４６】
図３は、上述した図１における不揮発性半導体記憶装置の問題を解決するための冗長機能を有する不揮発性半導体記憶装置の回路図である。この不揮発性半導体記憶装置におけるメインブロック５１,６３,…、メインブロック制御回路５２,６４,…、アドレスバッファ５５、冗長制御回路５６、および、冗長アドレス記憶回路５７は、図１におけるメインブロック３１,４２,…、メインブロック制御回路３２,４３,…、アドレスバッファ３９、冗長制御回路４０、および、冗長アドレス記憶回路４１と同じ構成を有している。
【００４７】
本実施の形態における冗長ブロックは、第１冗長ブロック５８と第２冗長ブロック５９との複数で構成されている。尚、本実施の形態においては、２つの冗長ブロックを搭載しているが、この発明はこれに限定されるものではない。その際に、冗長ブロックの数を不良メインブロックの発生率に応じて決めることによって、最適な冗長効率を実現できるのである。尚、個々の冗長ブロック５８,５９および一連のメインブロック５１,６３,…はトリプルウェル上における異なるｐウェル上に形成されており、個々の冗長ブロック５８,５９および一連のメインブロック５１,６３,…は電気的に分離されている。
【００４８】
アドレスバッファ５５は、入力されたアドレスを一旦格納する。冗長アドレス記憶回路５７は、メインブロック５１,６３,…の不良セルにつながるワード線ＷＬのアドレス(以下、不良アドレスと言う）を記憶しておく。冗長制御回路５６は、アドレスバッファ５５から入力されたアドレスと冗長アドレス記憶回路５７に記憶された不良アドレスとを比較し、メインブロック制御回路５２,６４,…および冗長ブロック制御回路６０に、入力アドレスが不良アドレスであるか否かに応じた制御信号を出力する。メインブロック制御回路５２,６４,…のロウデコーダ５３,…およびセレクトゲートデコーダ５４,…は、上記制御信号に応じて、入力アドレスに基づいてメインブロック５１,６３,…のどのセクタをアクセスするかを決定する。また、冗長ブロック制御回路６０の冗長デコーダ６１および冗長セレクトゲートデコーダ６２は、冗長制御回路５６からの上記制御信号に基づいて、２つの冗長ブロック５８,５９のうち不良アドレスに対応付けられた方の冗長ブロック上の冗長セクタをアクセスする。
【００４９】
本実施の形態のごとく複数の冗長ブロックを搭載して夫々の冗長ブロックを電気的に分離しておくことによって、特に、複数のメインブロックにおいて不良セクタが発生した場合には、夫々の不良セクタが存在するメインブロックを異なる冗長ブロックに対応付ければ、第１の不良セクタが存在する例えば第１のメインブロック５１に対して消去処理を行うために第１のメインブロック５１のｐウェルと対応付けられた例えば第１の冗長ブロック５８のｐウェルとに負電圧を印加した際に、他の冗長ブロック５９のｐウェルには負電圧が印加されない。したがって、他のメインブロックに関する冗長ブロックがディスターブを受けないのである。
【００５０】
上述のように、本実施の形態においては、冗長ブロックを第１冗長ブロック５８と第２冗長ブロック５９との複数で構成している。そして、個々の冗長ブロックおよび一連のメインブロックを、トリプルウェル上における異なるｐウェル上に形成することによって、個々の冗長ブロックおよび一連のメインブロックを電気的に分離している。したがって、複数のメインブロックにおいて発生した夫々の不良セクタを異なる冗長ブロックに対応付けることによって、例えば第１のメインブロック５１に存在する不良セクタに対して冗長セクタと共に消去処理を行う場合に、他の冗長ブロックがディスターブを受けることはない。したがって、本実施の形態によれば、更に信頼性の高い冗長機能付きの不揮発性半導体記憶装置を提供できるのである。
【００５１】
尚、上記各実施の形態においては、メモリセルとしてＡＣＴメモリセルを用いた場合を例に説明している。しかしながら、この発明はこれに限定されるものではなく、トリプルウェルを用いたタイプのフラッシュメモリであれば適用可能である。また、仮想接地型のメモリアレイを例に説明しているが、これに限定されるものではなく、ＮＯＲ型やＡＮＤ型等のフラッシュメモリであっても差し支えない。
【００５２】
【発明の効果】
以上より明らかなように、請求項１に係る発明の不揮発性半導体記憶装置は、浮遊ゲートを有して電気的に情報の書き込み消去が可能な複数のメモリセルトランジスタを有するメモリアレイを構成すると共に、第１の所定数のワード線に制御ゲートが接続されたメモリセルトランジスタを単位とするメインブロックと、上記メモリアレイを構成すると共に、第２の所定数のワード線に上記制御ゲートが接続されたメモリセルトランジスタを単位とする冗長ブロックとを、基板上における電気的に分離した領域に形成したので、例えば上記メモリアレイがＡＣＴフラッシュメモリアレイである場合に上記メインブロックに対して消去処理を行うために上記メインブロックの基板に負電圧印加する際に、上記冗長ブロックの上記基板に負電圧が印加されることを防止できる。したがって、上記メインブロックに対する消去処理時における上記冗長ブロックへのディスターブを避けることができ、上記冗長ブロックによる不良メモリセルの救済を正確に行うことができる。
【００５３】
さらに、冗長制御部によって、入力アドレスと不良アドレス記憶部に記憶された不良アドレスとを比較し、この比較結果に基づいて、上記メインブロック制御部および上記冗長ブロック制御部を制御して、上記入力アドレスが不良アドレスであり且つ書き込みセルのアドレスである場合には、上記メインブロックにおける上記入力アドレスで指定されるワード線へのアクセスを停止させると共に、上記冗長ブロックにおける上記入力アドレスで指定されるワード線に書き込み用の電圧を印加させ、不良アドレスであり且つ消去セルのアドレスである場合には、上記メインブロックおよび冗長ブロックにおける上記入力アドレスで指定されるワード線に消去用の電圧を印加させ、上記不良アドレスではなく且つ書き込みセルのアドレスである場合には、上記メインブロックにおける上記入力アドレスで指定されるワード線に書き込み用の電圧を印加させ、不良アドレスではなく且つ消去セルのアドレスである場合には、上記メインブロックにおける上記入力アドレスで指定されるワード線に消去用の電圧を印加させるので、不良メモリセルトランジスタのアドレスを表す不良アドレスを不良アドレス記憶部に記憶しておくだけの簡単な操作で、不良アドレスが入力された場合には、上記冗長ブロックにおける該当するメモリセルトランジスタをアクセスすることができる。
【００５４】
また、請求項２に係る発明の不揮発性半導体記憶装置における上記冗長ブロックは複数存在しており、夫々の冗長ブロックは上記基板上における電気的に分離した領域に形成されているので、例えば上記メモリアレイが上記ＡＣＴフラッシュメモリアレイであって上記メインブロックが複数存在する場合に、複数の不良メモリセルトランジスタが異なるメインブロック上に発生した場合には、夫々のメインブロックに存在する不良メモリセルトランジスタを異なる冗長ブロック中に置き換えることができる。したがって、１つのメインブロック上の不良メモリセルトランジスタに対応する冗長ブロック上の置き換えメモリセルを消去する場合に、他の冗長ブロックへのディスターブを回避できる。すなわち、この発明によれば、上記メインブロックが複数存在する場合でも、夫々のメインブロック中に発生する不良メモリセルの救済を正確に行うことができる。
【００５５】
また、請求項３に係る発明の不揮発性半導体記憶装置における上記第２の所定数は、上記第１の所定数よりも小さくなっているので、冗長機能の付加に基づく上記メモリアレイの面積増加を押さえることができる。
【００５６】
また、請求項４に係る発明の不揮発性半導体記憶装置における上記冗長ブロックに対する上記アクセスは、冗長ブロック制御部によって、上記メインブロック中の小ブロックを単位として行うので、上記冗長ブロックのサイズが不必要に大きくなることを防止できる。したがって、冗長機能の付加に基づく上記メモリアレイの面積増加を更に押さえることができる。
【００５７】
また、請求項５に係る発明の不揮発性半導体記憶装置における上記冗長ブロック制御部は、上記冗長ブロックに対する上記アクセスを１本のワード線に上記制御ゲートが接続されたメモリセルトランジスタを単位として行うので、上記冗長機能の付加に基づく上記メモリアレイの面積増加を最小限に押さえることができる。
【図面の簡単な説明】
【図１】  この発明の不揮発性半導体記憶装置におけるメモリアレイの回路図である。
【図２】  図１におけるメモリアレイの部分断面を示す模式図である。
【図３】  図１とは異なるメモリアレイの回路図である。
【図４】  従来のＡＮＤ型フラッシュメモリのアレイ構造を示す図である。
【図５】  図４に示すＡＮＤ型フラッシュメモリの書き込み・消去動作の説明図である。
【図６】  図４に示すＡＮＤ型フラッシュメモリの冗長方式の説明図である。
【図７】  従来のＡＣＴ型フラッシュメモリのメモリアレイ構造を示す図である。
【図８】  図７に示すＡＣＴ型フラッシュメモリの書き込み・消去動作の説明図である。
【図９】  図７におけるメモリアレイの部分断面を示す模式図である。
【図１０】  従来の冗長ブロックの構成図である。
【図１１】  図１０とは異なる冗長ブロックの構成図である。
【符号の説明】
３１,４２,５１,６３…メインブロック、
３２,４３,５２,６４…メインブロック制御回路、
３３,５３…ロウデコーダ、           ３４,５４…セレクトゲートデコーダ、
３５,５８,５９…冗長ブロック、      ３６,６０…冗長ブロック制御回路、
３７,６１…冗長デコーダ、
３８,６２…冗長セレクトゲートデコーダ、
３９,５５…アドレスバッファ、       ４０,５６…冗長制御回路、
４１,５７…冗長アドレス記憶回路、   ＭＣ…ＡＣＴメモリセル、
ＭＢＬ…メインビット線、            ＳＢＬ…サブビット線、
ＷＬ…ワード線、                    ＳＧＴ…セレクトゲートトランジスタ、
ＳＧ…セレクトゲートライン、        ＲＷＬ…冗長ワード線、
ＲＳＧ…冗長セレクトゲートライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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