(57)【特許請求の範囲】
【請求項１】
集積回路を構成する各回路素子のサイズと各回路素子間を接続する接続情報とからなる回路情報を記憶手段に記憶しておき、
前記記憶手段に記憶される回路情報に基づいて所定のノイズシミュレーションを行い、各回路素子の所定の動作状態における第１のノイズ量を予測し、この予測した各回路素子の所定の動作状態とその第１のノイズ量とを前記記憶手段に記憶し、
前記記憶手段に記憶される前記回路情報と前記各回路素子の所定の動作状態とを獲得し、この獲得した回路情報と所定の動作状態を用いて、前記各回路素子の内部で発生するであろう第２のノイズ量を所定の演算式で求め、この求めた第２のノイズ量を前記記憶手段に記憶し、
前記記憶手段に記憶される第１のノイズ量と第２のノイズ量とを獲得し、前記第１のノイズ量と前記第２のノイズ量との比から前記集積回路の出力点に対する寄与率を求めることを特徴とする回路感度解析方法。
【請求項２】
前記第１のノイズ量と前記第２のノイズ量との比から求めた各寄与率を、所定の順序で並べ替えることを特徴とする請求項１記載の回路感度解析方法。
【請求項３】
集積回路の構成単位となる回路素子であって、サイズが異なるサンプル用の複数の実デバイスについてオフセット電圧をそれぞれ実測し、この実測に基づいてオフセット量のばらつきを求めるためにあらかじめ求めた回路素子単体のオフセット係数を記憶手段に記憶しておき、
解析対象となる集積回路の各回路素子のサイズを選択し、この選択した各回路素子のサイズとその各回路素子間を接続する接続情報とからなる回路情報を前記記憶手段に記憶しておき、
前記記憶手段に記憶される回路情報に基づいてノイズシミュレーションを行い、各回路素子の所定の動作状態における第１のノイズ量を予測し、この予測した各回路素子の所定の動作状態と第１のノイズ量とを前記記憶手段に記憶し、
前記記憶手段に記憶される回路情報と前記各回路素子の所定の動作状態とを獲得し、この獲得した回路情報と所定の動作状態を用いて、前記各回路素子の内部で発生するであろう第２のノイズ量を求め、この求めた第２のノイズ量を前記記憶手段に記憶し、
前記記憶手段に記憶される第１のノイズ量と第２のノイズ量とを獲得し、前記第１のノイズ量と前記第２のノイズ量との比から各回路素子の前記集積回路の出力点に対する寄与率を求め、この求めた寄与率を前記記憶手段に記憶し、
前記記憶手段に記憶される回路情報とオフセット係数とを獲得し、この獲得した回路情報とオフセット係数とを用いて各回路素子のオフセット量のばらつきを求め、この求めたオフセット量のばらつきを前記記憶手段に記憶し、
前記記憶手段に記憶されるオフセット量のばらつきと前記寄与率とを獲得し、この獲得したオフセット量のばらつきと前記寄与率を用いて前記集積回路の出力点での各回路素子のオフセット出力量を求めることを特徴とする回路感度解析方法。
【請求項４】
前記出力点での各回路素子のオフセット出力量を、所定の順序で並べ替えることを特徴とする請求項３記載の回路感度解析方法。
【請求項５】
前記オフセット量のばらつきはＭＯＳトランジスタのものであって、そのオフセット量のばらつきσは、σ＝Ｋ／ＬＷ（但し、ＷはＭＯＳトランジスタのチャネル幅、Ｌはそのチャネル長、Ｋはオフセット係数である）により求めることを特徴とする請求項３または請求項４記載の回路感度解析方法。
【請求項６】
前記オフセット量のばらつきはＭＯＳトランジスタのものであって、そのオフセット量のばらつきσvgs２は、
σvgs２＝Ａ／ＷＬ＋｛（Ｂ／Ｗ２  ）＋（Ｃ／Ｌ２  ）＋（Ｄ／ＷＬＫ’２  ）｝〔Ｉ／｛４×（Ｗ／Ｌ）×Ｋ’｝〕
（但し、ＷはＭＯＳトランジスタのチャネル幅、Ｌはそのチャネル長、Ｉはその電流、Ｋ’は定数、Ａ、Ｂ、Ｃ、およびＤは定数である）により求めることを特徴とする請求項３または請求項４記載の回路感度解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の回路素子から構成される集積回路などの回路を設計する際に、ノイズが問題となる回路素子や、オフセットが問題となる回路素子を設計者が知ることができる回路感度解析方法に関する。
【０００２】
【従来の技術】
集積回路などの回路設計者は、回路の設計にあたって回路動作が目的の仕様に合うように、回路を構成する回路素子の選択や、回路素子の特性を左右するパラメータの値を選択する。
【０００３】
コンピュータ技術が発達した現在では、通常、回路設計に回路シミュレータを使用する。この回路シミュレータは、実際に実物を作らなくても回路動作をコンピュータ上で模擬し、回路動作を設計者に示すものであり、１９７２年にカリフォルニア大学バークレー校で開発されたＳＰＩＣＥ２というソフトウェアが一般に知られている。
【０００４】
例えば、そのＳＰＩＣＥ２を使用するノイズの解析では、解析対象である回路を構成する各回路素子間の接続データ、およびデバイスパラメータに基づいて、コンピュータによるシミュレーションを行い、各回路素子の所定の動作状態におけるノイズ量をそれぞれ予測し、その予測したノイズ量を表示出力または印刷出力する。
【０００５】
【発明が解決しようとする課題】
しかし、そのノイズの解析では、回路素子の所定の動作状態におけるノイズ量を予測しているにすぎないので、その解析結果から回路自体のノイズに対する一番支配的な回路素子がどれであるのかを的確に知ることができないという不都合があり、その解決が望まれていた。
【０００６】
ところで、オフセットに対する回路素子の感度を考えた場合に、設計者は最もオフセットが少ない回路を設計することが目的となる。この目的のために、回路を構成する回路素子のどのパラメータがオフセットに一番関与しているのかを知らなければ、最適な設計を行うことができない。回路を構成する回路素子が有するパラメータのうち、いかなるパラメータが特性に一番有感であるかを示すのが回路素子の感度解析手法である。
【０００７】
この回路素子の感度解析には、従来、モンテカルロ手法が採用されている。このモンテカルロ手法では、回路素子の値を統計的分布に従って計算した振れ幅内に無作為に抽出し、回路素子の値を変更し、シミュレーションを流すことにより、各回路素子の感度を解析する。
【０００８】
しかし、そのような感度解析手法では、統計データに基づいて実行されるため、統計的に有意な値を得るには少なくとも１００回以上のシミュレーションが必要である。例えば、回路素子がＭＯＳトランジスタの場合には、チャネル長Ｌ、チャネル幅Ｗを変化させて一番大きなオフセットを見つけ、回路状態をみる。そして、各種のパラメータを変化させて、その影響の大きな素子を見つける。
【０００９】
また、目的とする特性に関与する回路パラメータ（上記のチャネル長Ｌ、チャネル幅Ｗなど）が多いため、設計者が望むデータが得られるまでに長時間を要するという不都合があり、その解決が望まれていた。
【００１０】
そこで、本発明の第１の目的は、複数の回路素子から構成される回路を設計すう際に、ノイズが問題となる回路素子を的確かつ迅速に設計者が知ることができるようにした回路感度解析方法を提供することにある。
【００１１】
また、本発明の第２の目的は、複数の回路素子から構成される回路を設計する際に、オフセットが問題となる回路素子を迅速に設計者が知ることができるようにした回路感度解析方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記の第１の目的を達成するために、請求項１記載の発明は、集積回路を構成する各回路素子のサイズと各回路素子間を接続する接続情報とからなる回路情報を記憶手段に記憶しておき、前記記憶手段に記憶される回路情報に基づいて所定のノイズシミュレーションを行い、各回路素子の所定の動作状態における第１のノイズ量を予測し、この予測した各回路素子の所定の動作状態とその第１のノイズ量とを前記記憶手段に記憶し、前記記憶手段に記憶される前記回路情報と前記各回路素子の所定の動作状態とを獲得し、この獲得した回路情報と所定の動作状態を用いて、前記各回路素子の内部で発生するであろう第２のノイズ量を所定の演算式で求め、この求めた第２のノイズ量を前記記憶手段に記憶し、前記記憶手段に記憶される第１のノイズ量と第２のノイズ量とを獲得し、前記第１のノイズ量と前記第２のノイズ量との比から前記集積回路の出力点に対する寄与率を求めることを特徴としている。
【００１３】
請求項２記載の発明は、請求項１記載の回路感度解析方法において、前記第１のノイズ量と前記第２のノイズ量との比から求めた各寄与率を、所定の順序で並べ替えることを特徴としている。
【００１４】
上記の第２の目的を達成するために、請求項３記載の発明は、集積回路の構成単位となる回路素子であって、サイズが異なるサンプル用の複数の実デバイスについてオフセット電圧をそれぞれ実測し、この実測に基づいてオフセット量のばらつきを求めるためにあらかじめ求めた回路素子単体のオフセット係数を記憶手段に記憶しておき、解析対象となる集積回路の各回路素子のサイズを選択し、この選択した各回路素子のサイズとその各回路素子間を接続する接続情報とからなる回路情報を前記記憶手段に記憶しておき、前記記憶手段に記憶される回路情報に基づいてノイズシミュレーションを行い、各回路素子の所定の動作状態における第１のノイズ量を予測し、この予測した各回路素子の所定の動作状態と第１のノイズ量とを前記記憶手段に記憶し、前記記憶手段に記憶される回路情報と前記各回路素子の所定の動作状態とを獲得し、この獲得した回路情報と所定の動作状態を用いて、前記各回路素子の内部で発生するであろう第２のノイズ量を求め、この求めた第２のノイズ量を前記記憶手段に記憶し、前記記憶手段に記憶される第１のノイズ量と第２のノイズ量とを獲得し、前記第１のノイズ量と前記第２のノイズ量との比から各回路素子の前記集積回路の出力点に対する寄与率を求め、この求めた寄与率を前記記憶手段に記憶し、前記記憶手段に記憶される回路情報とオフセット係数とを獲得し、この獲得した回路情報とオフセット係数とを用いて各回路素子のオフセット量のばらつきを求め、この求めたオフセット量のばらつきを前記記憶手段に記憶し、前記記憶手段に記憶されるオフセット量のばらつきと前記寄与率とを獲得し、この獲得したオフセット量のばらつきと前記寄与率を用いて前記集積回路の出力点での各回路素子のオフセット出力量を求めることを特徴としている。
【００１５】
請求項４記載の発明は、請求項３記載の回路感度解析方法において、前記出力点での各回路素子のオフセット出力量を、所定の順序で並べ替えることを特徴としている。
【００１６】
請求項５記載の発明は、請求項３または請求項４記載の回路感度解析方法において、前記オフセット量のばらつきはＭＯＳトランジスタのものであって、そのオフセット量のばらつきσは、σ＝Ｋ／ＬＷ（但し、ＷはＭＯＳトランジスタのチャネル幅、Ｌはそのチャネル長、Ｋはオフセット係数である）により求めることを特徴としている。
【００１７】
請求項６記載の発明は、請求項３または請求項４記載の回路感度解析方法において、前記オフセット量のばらつきはＭＯＳトランジスタのものであって、そのオフセット量のばらつきσvgs 2 は、σvgs 2 ＝Ａ／ＷＬ＋｛（Ｂ／Ｗ2 ）＋（Ｃ／Ｌ2 ）＋（Ｄ／ＷＬＫ’2 ）｝〔Ｉ／｛４×（Ｗ／Ｌ）×Ｋ’｝〕であることを特徴としている。
【００１８】
但し、上式中のＷはＭＯＳトランジスタのチャネル幅、Ｌはそのチャネル長、Ｉはその電流、Ｋ’は定数、Ａ、Ｂ、Ｃ、およびＤは定数である。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しつつ説明する。
本発明の第１実施形態について、図１および図２を参照して説明する。図１は、第１実施形態のノイズの感度解析方法を、図２示す集積回路に適用した場合のフローチャートである。図２は、そのノイズの感度解析方法が適用される集積回路の一例であり、その集積回路を構成する各回路素子がＭＯＳトランジスタからなる差動増幅回路である。
【００２０】
このノイズの感度解析方法は、図１に示すように、まず、図２の集積回路を構成する各回路素子である各ＭＯＳトランジスタＱ１〜Ｑ５のサイズ（デバイスパラメータ）や各ＭＯＳトランジスタＱ１〜Ｑ５間を接続する接続情報（接続パラメータ）などの回路情報に基づいてノイズシミュレーションを行い、各ＭＯＳトランジスタＱ１〜Ｑ５の所定の動作状態における各ノイズ量Ｎ1 〜Ｎ5 を予測する（ステップＳ１）。ここで、上記のノイズシミュレーションを行うシミュレータは、一般に知られているＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）などを用いることができ、本明細書の実施形態においては、ノイズシミュレーションという場合には、ＳＰＩＣＥを用いるものとする。
【００２１】
次に、その回路情報およびその求めた各ＭＯＳトランジスタＱ１〜Ｑ５の動作状態の情報に基づいて、各ＭＯＳトランジスタＱ１〜Ｑ５の理想状態のノイズ量Ｎa 〜Ｎe を所定の演算式によりそれぞれ算出する（ステップＳ２）。ここで、上記の動作状態の情報とは、差動増幅回路が動作状態での各ＭＯＳトランジスタＱ１〜Ｑ５の状態をいい、端子電圧、素子電流値、ｇｍ（相互コンダクタンス）の値、しきい値電圧（反転層が形成されるときのゲートとソース間の電圧）などである。また、上記の理想状態のノイズ量Ｎa 〜Ｎe とは、動作状態における電圧、電流に基づき、各ＭＯＳトランジスタＱ１〜Ｑ５の内部で発生しているであろうノイズ量をいう。
【００２２】
次に、ステップＳ１で求めた各ノイズ量Ｎ1 〜Ｎ5 と、ステップＳ２で求めた各ノイズ量Ｎa 〜Ｎe とから、各ＭＯＳトランジスタＱ１〜Ｑ５の観測点（図２に示す差動増幅器の出力点）に対する各寄与率Ｘ1 〜Ｘ5 を、次の（１）〜（５）式から算出する。
【００２３】
Ｘ1 ＝Ｎ1 ／Ｎa ・・・（１）
Ｘ2 ＝Ｎ2 ／Ｎb ・・・（２）
Ｘ3 ＝Ｎ3 ／Ｎc ・・・（３）
Ｘ4 ＝Ｎ4 ／Ｎd ・・・（４）
Ｘ5 ＝Ｎ5 ／Ｎe ・・・（５）
次のステップＳ４では、このように算出したＭＯＳトランジスタＱ１〜Ｑ５の各寄与率Ｘ1 〜Ｘ5 を所定の順序、例えば、大きな順序または小さな順序に並べ替える。
【００２４】
以上述べたノイズの感度解析方法は、実際にはコンピュータを使用して行うので、次にそのシステムの構成について、図３および図４を使用して説明する。
このノイズの感度解析を行う専用のコンピュータシステムは、図３に示すように、入力装置１と、ＣＰＵ（中央処理装置）２と、Ｒ０Ｍ（リード・オンリ・メモリ）３と、ＲＡＭ（ランダム・アクセス・メモリ）４と、出力装置５と、これらを電気的に接続するバス６から構成される。
【００２５】
入力装置１は、キーボードやマウスなどから構成され、集積回路を構成する各ＭＯＳトランジスタＱ１〜Ｑ５のサイズや各ＭＯＳトランジスタＱ１〜Ｑ５間を接続する接続情報などの回路情報などを入力できるようになっている。ＣＰＵ２は、入力装置１から入力された回路情報などに基づき、あらかじめ決められた手順により後述のようなノイズシミュレーションや演算処理などを行う。
【００２６】
ＲＯＭ３には、ＣＰＵ２が行うノイズシミュレーションなどの手順（プログラム）があらかじめ格納されている。ＲＡＭ４は、入力装置１から入力される回路情報などの各種データを格納するワークエリア４１と、後述のように予測した各ノイズ量Ｎ1 〜Ｎ5 を格納するテーブル４２と、後述のように算出した理想状態のノイズ量Ｎa 〜Ｎe を格納するテーブル４３とを、少なくとも備えている。
【００２７】
出力装置５は、表示装置や印刷装置からなり、後述のようにノイズ解析の結果を表示装置に表示したり、またはその結果を印刷装置で印刷する。
次に、このように構成される専用のコンピュータシステムにより、図１に示したノイズ感度解析を行う場合の各部の動作について図５を参照して説明する。
【００２８】
まず、ステップＳ１１では、図２に示すような集積回路を構成する各ＭＯＳトランジスタＱ１〜Ｑ５のサイズや各ＭＯＳトランジスタＱ１〜Ｑ５間を接続する接続情報などの回路情報を入力装置１により入力する。次のステップＳ１２では、その入力された回路情報はＲＡＭ４のワークエリア４１に格納される。次のステップＳ１３では、ＣＰＵ２が、そのワークエリア４１に格納された回路情報に基づいて、ＲＯＭ３に格納される所定の手順のノイズシミュレーションを行い、各ＭＯＳトランジスタＱ１〜Ｑ５の所定の動作状態における各ノイズ量Ｎ1 〜Ｎ5 を予測する。次のステップＳ１４では、その動作状態の情報がワークエリア４１に格納されるとともに、その算出されたＭＯＳトランジスタＱ１〜Ｑ５の各ノイズ量Ｎ1 〜Ｎ5 がＲＡＭ４のテーブル４２に格納される。
【００２９】
次のステップＳ１５では、ワークエリア４１に格納される回路情報と各ＭＯＳトランジスタＱ１〜Ｑ５の動作状態の情報とに基づいて、その動作状態における各ＭＯＳトランジスタＱ１〜Ｑ５の理想状態のノイズ量Ｎa 〜Ｎe を算出する。ステップＳ１６では、その算出された理想状態のノイズ量Ｎa 〜Ｎe をＲＡＭ４のテーブル４３に格納する。次のステップＳ１７では、ＲＡＭ４のテーブル４２に記憶されるノイズ量Ｎ1 〜Ｎ5 と、そのテーブル４３に記憶される理想のノイズ量Ｎa 〜Ｎe とから上記の（１）〜（５）式の演算を行い、各ＭＯＳトランジスタＱ１〜Ｑ５の観測点（出力点）に対する各寄与率Ｘ1 〜Ｘ5 を算出する。引き続き、次のステップＳ１８では、その算出した各寄与率Ｘ1 〜Ｘ5 を所定の順序、例えば大きな順序に並べ替え、次のステップＳ１８では、その結果をＭＯＳトランジスタＱ１〜Ｑ５に対応づけて出力装置５により表示出力または印刷出力する。
【００３０】
以上説明したように、この第１実施形態では、各ＭＯＳトランジスタＱ１〜Ｑ５の各寄与率Ｘ1 〜Ｘ5 を求めるようにし、この各寄与率Ｘ1 〜Ｘ5 は集積回路において発生するノイズが各ＭＯＳトランジスタＱ１〜Ｑ５でどの程度支配的かを示す指標となるものであるので、ＭＯＳトランジスタＱ１〜Ｑ５の中からノイズが支配的なものを的確に見い出すことができる。
【００３１】
また、第１実施形態では、寄与率Ｘ1 〜Ｘ5 を所定の順序で並べ替えるようにしたので、ＭＯＳトランジスタが多い場合であっても、集積回路自体のノイズに対する最も支配的なＭＯＳトランジスタがどれであるかを迅速かつ容易に特定できる。
【００３２】
次に、本発明の第２実施形態について、図６を参照して説明する。図６は、オフセットの感度解析方法を示すフローチャートである。
このオフセットの感度解析方法は、上述の第１実施形態のノイズ感度解析により得られた各寄与率Ｘ1 〜Ｘ5 を利用して観測点での各ＭＯＳトランジスタＱ１〜Ｑ５のオフセット出力量を求め、その求めたオフセット出力量を所定の順序で並べ替えて出力し、どのＭＯＳトランジスタのオフセットの影響が大きいかを的確かつ迅速に見い出すことができるようにしたものである。従って、この第２実施の形態は、第１実施形態と共通する点があるので、共通点については以下の説明では適宜省略する。
【００３３】
このオフセットの感度解析方法では、まず、集積回路の製造プロセスに応じて作られるＰ型およびＮ型のＭＯＳトランジスタについて、各製造プロセス毎にそのサイズ（チャネル幅Ｗとチャネル長Ｌ）の異なる複数の実デバイス（サンプル）を、あらかじめ作成しておく。そして、その各プロセス毎に、その複数の実デバイスの各オフセット電圧を実測し、この実測データを実デバイスのサイズ毎にプロットとしていく。この結果から、Ｐ型およびＮ型のＭＯＳトランジスタについて、オフセット係数Ｋを１つずつ算出しておく。
【００３４】
なお、上記のオフセット係数Ｋを求める際に、チャネル幅Ｗとチャネル長Ｌの組合せに応じた実測データが存在しない場合には、チャネル幅Ｗとチャネル長Ｌの組合せによる実測データから、所定の計算によりその存在しない実測データを求めるものとする。
【００３５】
ここで、上記の測定結果から、オフセット量はデバイスのサイズに反比例することがわかる。また、上記の実測データにはばらつきがあり、上記の測定結果から、オフセット量のばらつきσは、次の（６）式で表されるので、上記のオフセット係数Ｋが求まる。
【００３６】
σ＝Ｋ／ＬＷ・・・（６）
（６）式中において、ＷはＭＯＳトランジスタのチャネル幅、Ｌはそのチャネル長、Ｋはオフセット係数である。
【００３７】
なお、オフセット量のばらつきσを求めるのは、以下の理由による。すなわち、ＭＯＳトランジスタはドレイン電流のばらつきが大きく、その要因としては、ＭＯＳトランジスタのチャネル幅Ｗ、チャネル長Ｌなどであることが一般に知られている。このため、ＭＯＳトランジスタでは、オフセット電圧が相当に大きくなる。このように、ある任意の回路（集積回路）を構成する際に、差動増幅回路では本来電流が等しく流れるべきところが、上記の要因によりばらつきが生ずる。このずれ量を電圧値で表現したのがオフセット電圧である。この要因と考えられる項目はそれぞれのばらつきであるので、オフセット量のばらつきで表現するのが好ましいといえる。そして、このばらつきの大小は、ＭＯＳトランジスタのオフセットの大小を示す指標になるからである。
【００３８】
このオフセットの感度解析方法は、以上のような準備の下で行われるものであり、まずステップＳ２１では、各ＭＯＳトランジスタＱ１〜Ｑ５のサイズや各ＭＯＳトランジスタＱ１〜Ｑ５間を接続する接続情報などの回路情報に基づいて所定のノイズシミュレーションを行い、各ＭＯＳトランジスタＱ１〜Ｑ５の所定の動作状態における各ノイズ量Ｎ1 〜Ｎ5 を予測する。ここで、その回路情報中には、予め決めておくＭＯＳトランジスタＱ１〜Ｑ５の各チャネル幅Ｗと各チャネル長Ｌとが含まれる。
【００３９】
次のステップＳ２２では、その回路情報およびその求めた各ＭＯＳトランジスタＱ１〜Ｑ５の動作状態の情報に基づいて、各ＭＯＳトランジスタＱ１〜Ｑ５の理想状態のノイズ量Ｎa 〜Ｎe を算出する。次いでステップＳ２３では、ステップＳ２１で予測した各ノイズ量Ｎ1 〜Ｎ5 と、ステップＳ２２で求めた各ノイズ量Ｎa 〜Ｎe とから、各ＭＯＳトランジスタＱ１〜Ｑ５の観測点（出力点）に対する各寄与率Ｘ1 〜Ｘ5 を、上記の（１）〜（５）式のように算出する。
【００４０】
ステップＳ２４では、上記の回路情報と、上記のように予め求めてあるオフセット量のばらつきを求めるためのオフセット係数Ｋとに基づいて、各ＭＯＳトランジスタＱ１〜Ｑ５の各オフセット量のばらつきσ1 〜σ5 を算出する。このばらつきσ1 〜σ5 は、オフセット係数Ｋ、ＭＯＳトランジスタＱ１〜Ｑ５の各チャネル幅Ｗ、および各そのチャネル長Ｌが既知であるので、上記の（６）により求まる。
【００４１】
次のステップＳ２５では、ステップＳ２３で算出した寄与率Ｘ1 〜Ｘ5 と、ステップＳ２４で算出したオフセット量のばらつきσ1 〜σ5 とに基づいて、集積回路の観測点での各ＭＯＳトランジスタＱ１〜Ｑ５の各オフセット出力量Ｘσ1 〜Ｘσ5 を算出する。次にステップＳ２６では、この算出したＭＯＳトランジスタＱ１〜Ｑ５の各オフセット出力量Ｘσ1 〜Ｘσ5 を、所定の順序、例えば大きな順序または小さな順序で並べ替える。
【００４２】
以上述べたような第２実施形態のオフセットの感度解析方法は、実際には図３で示したコンピュータシステムを使用して行うので、そのコンピュータシステムを使用した動作例について図７を参照して説明する。
【００４３】
まず、ステップＳ３１では、上記のようにして予め求めてあるオフセット係数Ｋを入力装置１から入力し、次のステップＳ３２では、この入力したオフセット係数ＫをＲＡＭ４のワークエリア４１に格納する。次のステップＳ３３では、各ＭＯＳトランジスタＱ１〜Ｑ５のサイズや各ＭＯＳトランジスタＱ１〜Ｑ５間を接続する接続情報などの回路情報を入力装置１により入力する。ここで、その回路情報中には、予め決めておくＭＯＳトランジスタＱ１〜Ｑ５の各チャネル幅Ｗと各チャネル長Ｌとが含まれる。
【００４４】
ステップＳ３４では、この入力された回路情報はＲＡＭ４のワークエリア４１に格納される。次のステップＳ３５では、ＣＰＵ２が、そのワークエリア４１に格納された回路情報に基づいて、ＲＯＭ３に格納される所定の手順のノイズシミュレーションを行い、各ＭＯＳトランジスタＱ１〜Ｑ５の所定の動作状態における各ノイズ量Ｎ1 〜Ｎ5 を算出する。
【００４５】
ステップＳ３６では、その動作状態の情報がワークエリア４１に格納されるとともに、その算出された各ＭＯＳトランジスタＱ１〜Ｑ５の各ノイズ量Ｎ1 〜Ｎ5 は、ＲＡＭ４のテーブル４２に格納される。次のステップＳ３７では、ワークエリア４１に格納される回路情報と各ＭＯＳトランジスタＱ１〜Ｑ５の動作状態の情報とに基づいて、その動作状態における各ＭＯＳトランジスタＱ１〜Ｑ５の理想状態のノイズ量Ｎa 〜Ｎe を算出する。次のステップＳ３８では、その算出された理想状態のノイズ量Ｎa 〜Ｎe がテーブル４３に格納される。
【００４６】
次のステップＳ３９では、ＲＡＭ４のテーブル４２に記憶されるノイズ量Ｎ1 〜Ｎ5 と、そのテーブル４３に格納される理想のノイズ量Ｎa 〜Ｎe とから上記の（１）〜（５）式の演算を行い、各ＭＯＳトランジスタＱ１〜Ｑ５の観測点（出力点）に対する各寄与率Ｘ1 〜Ｘ5 を算出する。次のステップＳ４０では、その算出した各寄与率Ｘ1 〜Ｘ5 を、ワークエリア４１に格納する。次いでステップＳ４１では、ワークエリア４１に格納される回路情報とオフセット係数とに基づいて、各ＭＯＳトランジスタＱ１〜Ｑ５のオフセット量のばらつきをσ1 〜σ5 をそれぞれ算出する。
【００４７】
引き続き、ステップＳ４２では、その算出した各オフセット量のばらつきσ1 〜σ5 をワークエリア４１に格納する。次のステップＳ４３では、ステップＳ３９で算出した寄与率Ｘ1 〜Ｘ5 と、ステップＳ４１で算出した各オフセット量のばらつきσ1 〜σ5 とに基づいて、集積回路の観測点での各ＭＯＳトランジスタＱ１〜Ｑ５の各オフセット出力量Ｘσ1 〜Ｘσ5 を算出する。次のステップＳ４４では、その算出したオフセット出力量Ｘσ1 〜Ｘσ5 を所定の順序、例えば大きな順序で並べ替え、次のステップＳ４５では、その結果をＭＯＳトランジスタＱ１〜Ｑ５に対応づけて出力装置５により表示出力または印刷出力する。
【００４８】
以上説明したように、この第２実施形態では、第１実施形態のノイズ解析により得られる各寄与率Ｘ1 〜Ｘ5 を利用するとともに、観測点での各ＭＯＳトランジスタＱ１〜Ｑ５のオフセット出力量を求め、その求めたオフセット出力量を所定の順序で並べ替えて出力するようにしたので、どのＭＯＳトランジスタのオフセットの影響が大きいかを的確かつ迅速に見い出すことができる。
【００４９】
次に、本発明の第３実施形態について説明する。
上述の第２実施形態では、図６のステップＳ２４または図７のステップＳ４１においてオフセット量のばらつきσ1 〜σ5 を求めるようにしたが、この第３実施形態は、それに代えて後記の（１２）式に示すオフセット標準偏差を使用するようにしたものである。従って、この第３実施形態では、第２実施形態とデータの処理が基本的に同様であるので、以下の説明では、（１２）式の誘導について主に説明する。
【００５０】
まず、ＭＯＳトランジスタの電流（ドレイン電流）Ｉは、次の（７）式で表されるＳａｈの式が知られている。
Ｉ＝（Ｗ／Ｌ）×Ｋ’×（Ｖｇｓ−Ｖｔｈ）2 ・・・（７）
ここで、（７）式中のＷはＭＯＳトランジスタのチャネル長、Ｌはそのチャネル幅、Ｋ’は定数、ＶｇｓはＭＯＳトランジスタのゲートとソース間の電圧、Ｖｔｈはそのしきい値電圧である。
【００５１】
この（７）式を全微分すると、次の（８）式が得られる。
ΔＩ＝（ΔＷ・Ｋ’／Ｌ）（Ｖｇｓ−Ｖｔｈ）2 −（ΔＬ・Ｗ／Ｌ2 ）（Ｖｇｓ−Ｖｔｈ）2 ＋（ΔＫ・Ｗ／Ｌ）（Ｖｇｓ−Ｖｔｈ）2 ＋２（ΔＶｇｓ−ΔＶｔｈ）（Ｗ・Ｋ’／Ｌ）（Ｖｇｓ−Ｖｔｈ）・・・（８）
次に、図８に示すような差動増幅回路のオフセット電圧について計算する。
【００５２】
図８において、いま、Ｚ1 ＝Ｚ2 とし、Ｖｏｕｔ1 ＝Ｖｏｕｔ2 のときのＶｇｓ1 −Ｖｇｓ2 ＝ΔＶｇｓの値が、オフセット電圧となる。また、Ｖｏｕｔ1 ＝Ｖｏｕｔ2 、Ｚ1 ＝Ｚ2 により、電流ΔＩは、次の（９）式となる。
【００５３】
ΔＩ＝０・・・（９）
（９）式を（８）式に代入してオフセット電圧ΔＶｇｓを求めると、次の（１０）式となる。
【００５４】
ΔＶｇｓ＝ΔＶｔｈ＋｛（−ΔＷ／Ｗ）＋（ΔＬ／Ｌ）＋（−ΔＫ’／Ｋ’）｝｛（Ｖｇｓ−Ｖｔｈ）／２｝・・・（１０）
ここで、（１０）式において、ΔＶｔｈ、ΔＷ、ΔＬ、ΔＫがそれぞれ無相関であるならば、オフセット電圧のΔＶｇｓの標準偏差σvgs は、（１０）式から次の（１１）式のようになる。
【００５５】
σvgs 2 ＝σvth 2 ＋｛（σw 2 ／Ｗ2 ）＋（σL 2 ／Ｌ2 ）＋（σK'2 ／Ｋ’2 ）｝｛（Ｖｇｓ−Ｖｔｈ）2 ／４｝・・・（１１）
ここで、σvth 2 ＝Ａ／ＷＬ、σK'2 ＝Ｄ／ＷＬの関係があることが知られている。ただし、Ａは定数、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長である。
【００５６】
また、（Ｖｇｓ−Ｖｔｈ）2 ／４＝Ｉ／｛４×（Ｗ／Ｌ）×Ｋ’｝、σw 2 ＝Ｂ、σL 2 ＝Ｃ、としてＢ、Ｃを定数として（１１）式を変形すると、次の（１２）式が得られる。
【００５７】
σvgs 2 ＝Ａ／ＷＬ＋｛（Ｂ／Ｗ2 ）＋（Ｃ／Ｌ2 ）＋（Ｄ／ＷＬＫ’2 ）｝〔Ｉ／｛４×（Ｗ／Ｌ）×Ｋ’｝〕・・・（１２）
すなわち、このオフセット標準偏差σvgs 2 は、ＭＯＳトランジスタのチャネル幅Ｗ、そのチャネル長Ｌ、電流Ｉを与えると求めることができる。ここで、Ｋ’は定数である。また、定数Ａ、Ｂ、Ｃ、Ｄは予め求めておく必要がある。
【００５８】
従って、（１２）式のオフセット標準偏差を使用する場合には、第２実施形態のオフセット係数Ｋを求める場合と同様に、定数Ａ、Ｂ、Ｃ、Ｄについて予め求めておく必要があり、図６のステップＳ２４または図７のステップ４１でオフセット標準偏差を求める場合には、ＭＯＳトランジスタのチャネル幅Ｗ、そのチャネル長Ｌ、および電流Ｉを与えれば良いことになる。
【００５９】
なお、（１２）式が図８に示す各ＭＯＳトランジスタＱ６〜Ｑ８について当てはまる理由は、ＭＯＳトランジスタＱ６の上記のΔＷ、ΔＬなどと、ＭＯＳトランジスタＱ７の上記のΔＷ、ΔＬなどが無相関の関係で成り立っているからである。従って、（１２）式は、解析対象である図２に示す各ＭＯＳトランジスタＱ１〜Ｑ５についても当てはまることになる。
【００６０】
【発明の効果】
以上説明したように、請求項１にかかる発明では、集積回路を構成する各回路素子のサイズと各回路素子間を接続する接続情報とからなる回路情報に基づいて所定のノイズシミュレーションを行い、各回路素子の所定の動作状態における第１のノイズ量を予測し、その回路情報とその各回路素子の所定の動作状態とに基づいて、各回路素子の内部で発生するであろう第２のノイズ量を所定の演算式で求め、その予測した第１のノイズ量とその求めた第２のノイズ量との比から、集積回路の出力点に対する寄与率を求めるようにした。このため、複数の回路素子から構成される回路を設計する際に、ノイズが問題となる回路素子を的確に設計者が知ることができる。
【００６１】
請求項２記載にかかる発明では、寄与率を所定の順序で並べるようにしたので、ノイズが問題となる回路素子を迅速に設計者が知ることができる。請求項３記載にかかる発明では、集積回路の構成単位となる回路素子であって、サイズが異なるサンプル用の複数の実デバイスについてオフセット電圧をそれぞれ実測し、この実測に基づいてオフセット量のばらつきを求めるための回路素子単体のオフセット係数をあらかじめ求めておく一方、請求項１にかかる発明と同様に寄与率を求め、各回路素子のサイズなどの回路情報とそのあらかじめ求めてあるオフセット係数とに基づいて各回路素子のオフセット量のばらつきを求め、この求めたオフセット量のばらつきとその求めた寄与率とに基づき、集積回路の出力点での各回路素子のオフセット出力量を求めるようにした。このため、複数の回路素子から構成される回路を設計する際に、オフセットが問題となる回路素子を的確かつ迅速に設計者が知ることができる。
【００６２】
請求項４記載の発明では、オフセット出力量を所定の順序で並べるようにしたので、オフセットが問題となる回路素子を知るのが極めて容易となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態のノイズの感度解析方法を説明するためのフローチャートである。
【図２】第１実施形態のノイズの感度解析方法が適用される集積回路の一例を示す回路図である。
【図３】第１実施形態のノイズの感度解析方法を実現するための専用のコンピュータシステムの一例を示すブロック図である。
【図４】図３に示すテーブルの格納内容の一例を示す図である。
【図５】第１実施形態のノイズの感度解析方法をコンピュータシステムで行う場合の動作例を示すフローチャートである。
【図６】本発明の第２実施形態のオフセットの感度解析方法を説明するためのフローチャートである。
【図７】第２実施形態のオフセットの感度解析方法をコンピュータシステムで行う場合の動作例を示すフローチャートである。
【図８】第３実施形態におけるオフセット標準偏差を導くための差動増幅回路の一例を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ５  ＭＯＳトランジスタ
１  入力装置
２  ＣＰＵ
３  ＲＯＭ
４  ＲＡＭ
５  出力装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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