(57)【特許請求の範囲】
【請求項１】
キャパシタと、前記キャパシタと接続される半導体素子とを含む半導体集積回路の製造方法において、
前記半導体素子が形成された基板上に前記半導体素子を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜を覆うポリシリコン層を形成するポリシリコン層形成工程と、
リソグラフィ技術を用いて前記ポリシリコン層を加工することにより、前記半導体素子へのコンタクトホールが形成されるべき部分に開口部を有するポリシリコンパターンを形成するポリシリコンパターン形成工程と、
ポリシリコンパターンが形成された構造上に、形成すべきキャパシタの一方の電極である第１キャパシタ電極の高さに相当する厚さを有するマスク材料層を形成するマスク材料層形成工程と、
前記マスク材料層上に、形成すべき第１キャパシタ電極と同じ形状の開口部を前記ポリシリコンパターンの開口部上に相当する位置に有するレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターン並びにポリシリコンパターンをマスクとした異方性エッチングにより、前記レジストパターンの開口部下の前記マスク材料層並びに前記ポリシリコンパターンの開口部下の層間絶縁膜を除去することによって、前記半導体素子に至るホールを形成するホール形成工程と、
このホール形成工程によってホールが形成された構造から前記レジストパターンを除去するレジストパターン除去工程と、
前記レジストパターンが除去された構造の前記ホール内にポリシリコンを充填するポリシリコン充填工程と、
ポリシリコンが充填された構造から前記マスク材料層を除去するマスク材料層除去工程と、
前記マスク材料層除去工程後の構造表面から、異方性エッチングにより、前記層間絶縁膜が露出する量のポリシリコンを除去することによって、第１キャパシタ電極を形成する第１キャパシタ電極形成工程と、
形成された第１キャパシタ電極の表面に誘電体膜並びに第２キャパシタ電極を形成するキャパシタ形成工程とを備えることを特徴とする半導体集積回路の製造方法。
【請求項２】
前記マスク材料層除去工程後の構造の表面に、その表面形状に則した形状のサイドウオール用ポリシリコン層を形成するサイドウオール用ポリシリコン層形成工程を、さらに、備えることを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項３】
前記リソグラフィ技術はエキシマレーザを用いたエキシマリソグラフィ技術であることを特徴とする請求項１または請求項２に記載の半導体集積回路の製造方法。
【請求項４】
前記マスク材料層が、ＢＰＳＧからなる層であることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ＤＲＡＭなどの、キャパシタを有する半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の中には、キャパシタを有するものがあるが、そのような半導体集積回路では、高集積化を可能とするために、キャパシタを立体的に形成することが行われている。
【０００３】
例えば、ＤＲＡＭ（dynamic random access memory）では、セル信号電圧を確保するために容量の大きいストレージノード（キャパシタ）を設ける必要がある。また、いわゆる、ソフトエラーを増加させないためにも、ストレージノードの容量を大きくすることが必要とされる。そして、大容量化を図るためには、ストレージノードの形成に必要な面積を小さくすることが必要である。このため、ＤＲＡＭの製造は、以下に記すような手順で行われている。
【０００４】
まず、図８(ａ)に示したように、基板５０上に、ストレージノードを制御するためのトランジスタ５１（図では、ゲートのみを示してある）を形成し、次いで、それらを覆うＢＰＳＧ（boro-phospho-silicate glass）からなる層間絶縁膜５２を形成する。そして、層間絶縁膜５２上に、レジストパターン５３を形成し、レジストパターン５３の開口部下の層間絶縁膜５２をエッチングにより除去することによって、トランジスタ５１に至るコンタクトホール５４を有する構造を得る。
【０００５】
次いで、レジストパターン５３の除去を行い、ポリシリコンを堆積することによって、コンタクトホール５４を埋め、かつ、層間絶縁膜５２からの高さ（厚さ）が形成すべきストレージ電極の高さと等しいポリシリコン層５５を形成する。そして、ポリシリコン層５５表面に、ストレージ電極を形成するためのレジストパターン５６を形成する（図８(ｂ)）。
【０００６】
その後、レジストパターン５６をマスクとしてポリシリコン層５５のエッチングを行い、図８(ｃ)に示したように、レジストパターン５６の開口部下のポリシリコンが全て除去された構造（ストレージ電極５７を有する構造）を得る。次いで、レジストパターン５６の除去を行い（図８(ｄ)）、ストレージ電極５７表面に窒化膜などの誘電体膜５８と、ポリシリコンからなるプレート電極５９とを形成することによって、ストレージノード６０を得る（図８(ｅ)）。
【０００７】
【発明が解決しようとする課題】
上記製造手順によって製造可能なストレージ電極５７の高さは、ポリシリコンと、レジストパターン５６の構成材料との選択比に応じたものとなる。レジストパターン５６がｉ線レジストであった場合、ポリシリコンのｉ線レジストに対する選択比（ポリシリコンのエッチング速度／ｉ線レジストのエッチング速度）は、およそ“９”であるので、所望の高さのストレージ電極５７を形成することが出来ていた。
【０００８】
しかしながら、より集積度の高いＤＲＡＭを製造するために、リソグラフィ技術として、エキシマレーザ（ＫｒＦ）を用いるエキシマリソグラフィ技術を導入した場合、レジストパターン５６が、ｉ線レジストとは異なるレジスト（以下、エキシマレジストと表記する）から形成されることになる。このエキシマレジストに対するポリシリコンの選択比（ポリシリコンのエッチング速度／エキシマレジストのエッチング速度）は、およそ“４”であり、また、形成可能なエキシマレジストの膜厚にも上限（現在の技術では、０．７μｍ）があるため、上記製造手順にエキシマリソグラフィ技術を適用して、ある高さ以上のストレージ電極を形成した場合、図９に模式的に示したように、形成したレジストパターンとは異なる形状のストレージ電極５５′が形成されてしまうという問題があった。
【０００９】
すなわち、図８(ｂ)に示した構造から、開口部下のポリシリコンを除去する際には、マグネトロンＲＩＥ装置などを用いた異方性エッチングが行われるが、そのエッチング時、レジストパターン５６の上部では、基板方向のみならず、横方向へのエッチングも進行する。つまり、ポリシリコン層５５のエッチングは、レジストパターン５６の厚みのみならず、その上部形状を変えつつ進行する。このため、ポリシリコン層５５の膜厚を厚くした場合、そのエッチングが完了する前に、レジストパターン５６の下部形状（ポリシリコン層５５と接している部分の形状）が変わってしまい、図９に示したような形状のストレージ電極５５′が得られてしまう。
【００１０】
ポリシリコンとの選択比が比較的低いレジストを用いなければならないリソグラフィ技術では、常に、同様の問題が生ずる。
そこで、本発明の課題は、電極部分の高さがより高いキャパシタを、ポリシリコンとの選択比が比較的低いレジストを用いて製造することが出来る半導体集積回路の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の態様では、キャパシタと、キャパシタと接続される半導体素子とを含む半導体集積回路を、（イ）半導体素子が形成された基板上に半導体素子を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、（ロ）層間絶縁膜に、リソグラフィ技術を用いて半導体素子へのコンタクトホールを形成するコンタクトホール形成工程と、（ハ）コンタクトホールの内部にポリシリコンを充填する第１ポリシリコン充填工程と、（ニ）この第１ポリシリコン充填工程後の構造上に、形成すべきキャパシタの一方の電極である第１キャパシタ電極の高さに相当する厚さを有するマスク材料層を形成するマスク材料層形成工程と、（ホ）マスク材料層に、リソグラフィ技術を用いてコンタクトホール上に位置するホールであって、形成すべき第１キャパシタ電極と同じ形状のホールを形成するホール形成工程と、（へ）ホール内にポリシリコンを充填する第２ポリシリコン充填工程と、（ト）マスク材料層を除去することによって第１キャパシタ電極を形成するキャパシタ電極形成工程と、（チ）このキャパシタ電極形成工程で形成された第１キャパシタ電極の表面に誘電体膜並びに第２キャパシタ電極を形成するキャパシタ形成工程とを含む工程により製造する。
【００１２】
すなわち、本発明の第１の態様では、キャパシタを含む半導体集積回路を製造するに際して、ポリシリコン膜を、リソグラフィ技術を利用して加工することによりキャパシタの電極である第１キャパシタ電極を形成するのではなく、リソグラフィ技術を利用して、まず、マスク材料層に、第１キャパシタ電極形成用のホールを形成する。次いで、当該ホールにポリシリコンを充填する工程を含む一連の工程を行うことによって、キャパシタを形成する。
【００１３】
この製造方法によれば、マスク材料層の形成に用いた材料のエキシマレジストに対する選択比によって形成可能な第１キャパシタ電極の高さの上限が定まることになるので、例えば、ＢＰＳＧのように、エキシマレジストに対する選択比が比較的大きな材料を用いてマスク材料層を形成しておけば、従来の製造手順で製造されるキャパシタに比して、電極部分の高さがより高いキャパシタを有する半導体集積回路を製造できることになる。
【００１４】
なお、本態様の製造方法を用いて半導体集積回路を製造するに際して、マスク材料層と層間絶縁膜とを同じ材料（例えば、ＢＰＳＧ）から形成した場合、マスク材料層のみを除去すること（マスク材料層と層間絶縁膜の境界でエッチングを停止させること）が困難となる。例えば、マスク材料層の除去にウェットエッチングを利用することが実際上不可能となるが、以下に記す本発明の第２ないし第４の態様の製造方法を用いると、マスク材料層の除去が、例えば、ウェットエッチングによっても簡単に行えることになる。
【００１５】
具体的には、本発明の第２の態様では、キャパシタと、キャパシタと接続される半導体素子とを含む半導体集積回路を、（イ）半導体素子が形成された基板上に半導体素子を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、（ロ）層間絶縁膜上に、所定材料からなるエッチングストッパ層を形成するエッチングストッパ層形成工程と、（ハ）エッチングストッパ層並びに層間絶縁膜に、リソグラフィ技術を用いて半導体素子へのコンタクトホールを形成するコンタクトホール形成工程と、（ニ）コンタクトホールの内部にポリシリコンを充填する第１ポリシリコン充填工程と、（ホ）この第１ポリシリコン充填工程後の構造上に、形成すべきキャパシタの一方の電極である第１キャパシタ電極の高さに相当する厚さを有するマスク材料層を形成するマスク材料層形成工程と、（へ）マスク材料層に、リソグラフィ技術を用いてコンタクトホール上に位置するホールであって、形成すべき第１キャパシタ電極と同じ形状のホールを形成するホール形成工程と、（ト）ホール内にポリシリコンを充填する第２ポリシリコン充填工程と、（チ）マスク材料層を除去することによって第１キャパシタ電極を形成する第１キャパシタ電極形成工程と、（リ）形成された第１キャパシタ電極の表面に誘電体膜並びに第２キャパシタ電極を形成するキャパシタ形成工程とを含む工程で製造する。
【００１６】
すなわち、本発明の第２の態様でも、第１の態様と同様に、マスク材料層の形成に用いた材料のエキシマレジストに対する選択比によって、形成可能な第１キャパシタ電極の高さが定まる手順で半導体集積回路（キャパシタ）が製造される。ただし、第２の態様の製造方法には、層間絶縁膜とマスク材料層との間に、エッチングストッパ層を形成する工程が含まれている。このため、この態様の製造方法によれば、層間絶縁膜とマスク材料層の形成に同一の材料を用いる場合にも、エッチングストッパ層材料を適当に定めておきさえすれば、マスク材料層の除去時に、ウェットエッチングを用いても、マスク材料層のみを除去できることになる。
【００１７】
また、本発明の第３の態様では、キャパシタと、キャパシタと接続される半導体素子とを含む半導体集積回路を、（イ）半導体素子が形成された基板上に半導体素子を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、（ロ）層間絶縁膜に、リソグラフィ技術を用いて半導体素子へのコンタクトホールを形成するコンタクトホール形成工程と、（ハ）コンタクトホールの内部を埋めるとともに、層間絶縁膜を覆うポリシリコン層を形成するポリシリコン層形成工程と、（ニ）この第１ポリシリコン層上に、形成すべきキャパシタの一方の電極である第１キャパシタ電極の高さに相当する厚さを有するマスク材料層を形成するマスク材料層形成工程と、（ホ）マスク材料層に、リソグラフィ技術を用いてコンタクトホール上に位置するホールであって、形成すべき第１キャパシタ電極と同じ形状のホールを形成するホール形成工程と、（へ）ホール内にポリシリコンを充填するポリシリコン充填工程と、（ト）ポリシリコンが充填された構造からマスク材料層を除去するマスク材料層除去工程と、（チ）このマスク除去工程後の構造表面から、異方性エッチングにより、層間絶縁膜が露出する量のポリシリコンを除去することによって、第１キャパシタ電極を形成する第１キャパシタ電極形成工程と、（リ）形成された第１キャパシタ電極の表面に誘電体膜並びに第２キャパシタ電極を形成するキャパシタ形成工程とを含む工程で製造する。
【００１８】
すなわち、本発明の第３の態様でも、第１、第２の態様と同様に、マスク材料層の形成に用いた材料のエキシマレジストに対する選択比によって、形成可能な第１キャパシタ電極の高さが定まる手順で半導体集積回路（キャパシタ）が製造されるが、第３の態様では、層間絶縁膜に形成されたコンタクトホールをポリシリコンで充填する際に層間絶縁膜上に形成されることになるポリシリコン層をエッチングストッパ層として利用する。なお、この態様の製造方法では、マスク材料層を単に除去したのでは、第１キャパシタ電極が形成されない。このため、マスク材料層の除去後、異方性エッチングを行うことによって、層間絶縁膜上に存在している不要なポリシリコンの除去を行う。
【００１９】
また、本発明の第４の態様では、キャパシタと、キャパシタと接続される半導体素子とを含む半導体集積回路を、（イ）半導体素子が形成された基板上に半導体素子を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、（ロ）層間絶縁膜を覆うポリシリコン層を形成するポリシリコン層形成工程と、（ハ）リソグラフィ技術を用いてポリシリコン層を加工することにより、半導体素子へのコンタクトホールが形成されるべき部分に開口部を有するポリシリコンパターンを形成するポリシリコンパターン形成工程と、（ニ）ポリシリコンパターンが形成された構造上に、形成すべきキャパシタの一方の電極である第１キャパシタ電極の高さに相当する厚さを有するマスク材料層を形成するマスク材料層形成工程と、（ホ）マスク材料層上に、形成すべき第１キャパシタ電極と同じ形状の開口部をポリシリコンパターンの開口部上に相当する位置に有するレジストパターンを形成するレジストパターン形成工程と、（へ）レジストパターン並びにポリシリコンパターンをマスクとした異方性エッチングにより、レジストパターンの開口部下のマスク材料層並びにポリシリコンパターンの開口部下の層間絶縁膜を除去することによって、半導体素子に至るホールを形成するホール形成工程と、（ト）このホール形成工程によってホールが形成された構造からレジストパターンを除去するレジストパターン除去工程と、（チ）レジストパターンが除去された構造のホール内にポリシリコンを充填するポリシリコン充填工程と、（リ）ポリシリコンが充填された構造からマスク材料層を除去するマスク材料層除去工程と、（ヌ）このマスク除去工程後の構造表面から、異方性エッチングにより、層間絶縁膜が露出する量のポリシリコンを除去することによって、第１キャパシタ電極を形成する第１キャパシタ電極形成工程と、（ル）形成された第１キャパシタ電極の表面に誘電体膜並びに第２キャパシタ電極を形成するキャパシタ形成工程とを含む工程で製造する。
【００２０】
すなわち、本発明の第４の態様では、コンタクトホール用のエッチングマスクとして機能するポリシリコンパターンを層間絶縁膜上に形成した後、エッチングを行うことなく、そのポリシリコンパターン上に、さらに、マスク材料層並びに第１キャパシタ電極用ホールのエッチングマスクとして機能するエキシマレジストパターンを形成する。そして、それらのパターンを利用して、第１キャパシタ電極用ホールとコンタクトホールとを一括して形成し、形成したホール内にポリシリコンを充填する。次いで、マスク材料層の除去や余分なポリシリコンの除去等を行うことによって、キャパシタを形成する。
【００２１】
本態様の製造方法によれば、第１キャパシタ電極用ホールとコンタクトホールが一括して形成されるので、第３の態様に比して少ない工程数でキャパシタを有する半導体集積回路を形成することが出来る。また、ポリシリコンパターンは、マスク材料層の除去時には、エッチングストッパとして機能することになるので、本態様の製造方法によれば、第２、第３の態様と同様に、マスク材料層のみを除去することが簡単に行えることになる。
【００２２】
第１あるいは第２の態様の製造方法を採用する場合には、第１キャパシタ電極形成工程後の構造の表面に、その表面形状に則した形状のサイドウオール用ポリシリコン層を形成するサイドウオール用ポリシリコン層形成工程と、このサイドウオール用ポリシリコン層形成工程後の構造表面から、異方性エッチングにより、層間絶縁膜が露出する量のポリシリコンを除去することによって、第１キャパシタ電極を形成する第１キャパシタ電極形成工程とを付加することも出来る。また、第３あるいは第４の態様の製造方法を採用する場合には、マスク材料層除去工程後の構造の表面に、その表面形状に則した形状のサイドウオール用ポリシリコン層を形成するサイドウオール用ポリシリコン層形成工程を、付加することも出来る。
【００２３】
サイドウオール用ポリシリコン層形成工程を付加した場合には、多数のキャパシタを有する半導体集積回路を形成する際に、キャパシタ間の距離を、リソグラフィ技術側からの制限で定まる距離よりも短くすることが出来ることになる。また、第１キャパシタ電極の表面積を大きくすることが出来ることにもなるので、サイドウオール用ポリシリコン層形成工程を付加した場合には、極めて占有面積が小さいキャパシタであって、容量の大きいキャパシタを有する半導体集積回路が得られることになる。
【００２４】
また、上記各態様の製造方法を採用する場合には、リソグラフィ技術としてエキシマレーザを用いたエキシマリソグラフィ技術を用いることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて詳細に説明する。
＜第１実施形態＞
本発明の第１実施形態では、１メモリセルが、１つのトランジスタと１つのキャパシタからなるＤＲＡＭが製造される。
【００２６】
以下、図１および図２に示した工程図を用いて第１実施形態の半導体集積回路（ＤＲＡＭ）の製造方法を説明する。
本製造方法によりＤＲＡＭを形成する際には、図１(ａ)に示してあるように、まず、基板１０上に、ストレージノード（キャパシタ）を制御するためのトランジスタ１１（図では、ゲートのみを明示してある）と、それらを覆う層間絶縁膜１２とを、周知の手順で形成する。次いで、層間絶縁膜１２上に、後述する幾つかのエッチング工程において機能する層２０（以下、エッチングストッパ層２０と表記する）を形成する。なお、本実施形態では、層間絶縁膜１２を、ＢＰＳＧ（boro-phospho-silicate glass）を用いて形成している。また、エッチングストッパ層２０を、窒化シリコンを用いて形成しており、その膜厚は、５０ｎｍとしている。
【００２７】
その後、エッチングストッパ層２０上に、コンタクトホールが形成されるべき部分に開口部を有するエキシマレジストパターン２１を形成する（図１(ｂ)参照）。次いで、その開口部下のエッチングストッパ層２０並びに層間絶縁膜１２を異方性エッチングにより除去することによって、図１(ｂ)に示してあるように、トランジスタ１１に至るコンタクトホール２２を有する構造を得る。本実施形態では、このエッチングストッパ層２０（窒化シリコン）のエッチングを、マグネトロンＲＩＥ(Reactive Ion Etching)装置を用いて、ＣＨＦ3／Ｏ2＝２０／２０sccm、Pressure＝５０mTorr、RF Power＝５００Wという条件で行っている。また、層間絶縁膜１２（ＢＰＳＧ）のエッチングを、マグネトロンＲＩＥ装置を用いて、Ｃ4Ｆ8／ＣＯ／Ｏ2／Ａｒ＝１４／１５０／７／２００sccm、Pressure＝３５mTorr、RF Power＝１４００Wという条件で行っている。なお、この条件によるエッチングは、他の実施形態でも行われるものであるので、以下では、これを、第１ＢＰＳＧ用条件によるエッチングと表記する。
【００２８】
コンタクトホール２２の形成後、エキシマレジストパターン２１の除去を行う。そして、レジストパターン除去後の表面に、ポリシリコンを堆積することによって、図１(ｃ)に示したように、コンタクトホール２２内を埋め、エッチングストッパ層２０を覆う形態のポリシリコン層２３を有する構造を形成する。
【００２９】
次いで、そのポリシリコン層２３の表層をエッチングすることにより、図１(ｄ)に示したように、エッチングストッパ層２０が露出した構造（プラグ１５を有する構造）を得る。なお、本実施形態では、有磁場マイクロ波エッチング装置を用いて、Ｃｌ2＝１００sccm、Pressure＝１０mTorr、マイクロ波Power＝２００mA、RF Power＝１０Wという条件で、このエッチング（以下、ポリシリコン用条件によるエッチングと表記する）を行っている。このポリシリコン用条件によるエッチング時における、ポリシリコンの窒化シリコン（エッチングストッパ層）に対する選択比（ポリシリコンのエッチング速度／窒化シリコンのエッチング速度）は、およそ“２０”となる。このため、このポリシリコン用条件によるエッチングで、図示したような、エッチングストッパ層２０が残存し、かつ、コンタクトホール２２内のポリシリコンが過度にエッチングされていない構造を容易に得ることが出来る。
【００３０】
次いで、エッチング後の表面に、図２(ｅ)に示したように、形成すべきストレージ電極の高さに相当する厚さのマスク材料層２４を形成する。マスク材料層２４の形成に用いることが出来る材料についての説明は後述するが、本実施形態では、マスク材料層２４を、層間絶縁膜１２と同じくＢＰＳＧを用いて形成している。また、その厚さを１μｍとしている。
【００３１】
次に、マスク材料層２４上に、ストレージ電極が形成されるべき部分に開口部を有するエキシマレジストパターン２５を形成する。そして、その開口部下のマスク材料層２４を異方性エッチングにより除去することによって、図１(ｆ)に示したように、マスク材料層２４内に、プラグ１５に至るストレージ電極用ホール２６を形成する。
【００３２】
なお、マスク材料層２４（ＢＰＳＧ）のエッチングは、マグネトロンＲＩＥ装置を用いて、Ｃ4Ｆ8／Ｏ2／Ａｒ＝１４／７／２００sccm、Pressure＝３５mTorr、RF Power＝１４００Wという条件で行っている。この条件でのエッチング（以下、第２ＢＰＳＧ用条件によるエッチングと表記する）時における、ＢＰＳＧのエキシマレジストに対する選択比は、およそ“７”であり、ポリシリコンのエキシマレジストに対する選択比“４”よりも大きくなっている。このため、上記条件によるエッチングにより、１μｍ厚のマスク材料層２４を、エキシマレジストパターン２５の開口部の形状通りにエッチングすることが出来る。また、この条件におけるＢＰＳＧの窒化シリコン、ポリシリコンに対する選択比は、それぞれ、およそ“１０”、“２０”であるため、エッチングを、エッチングストッパ層２０（窒化シリコン）並びにプラグ１５（ポリシリコン）表面で容易に止めることが出来るようにもなっている。
【００３３】
この後、エキシマレジストパターン２５を除去し、レジストパターン除去後の表面に、ポリシリコンを堆積することによって、図２(ｇ)に示したように、ストレージ電極用ホール２６を埋めるポリシリコン層２７を形成する。次いで、図２(ｈ)に示したように、ポリシリコン層２７表層をマスク材料層２４が露出するまでエッチングすることによって、ストレージ電極１６を形成する。本実施形態では、このポリシリコン層２７のエッチングを、前述したポリシリコン用条件でのエッチングにより行っている。
【００３４】
次いで、５％ＨＦ溶液、または緩衝液としてＮＨ4Ｆを用いたbuffered ＨＦ液を用いたウェットエッチングにより、マスク材料層２４を除去し、図２(ｉ)に示した構造を得る。このとき、エッチングストッパ層２０が存在しているため、マスク材料層２４のみをエッチングすることが出来ることになる。
【００３５】
この後、ストレージ電極１６表面に、窒化膜などの誘電体膜、プレート電極となるポリシリコン膜を堆積して、ストレージノードを完成させる（図示せず）。以上説明したように、本製造方法では、ポリシリコン膜を、エキシマリソグラフィ技術を利用して加工することによりストレージ電極（キャパシタ電極）を形成するのではなく、エキシマリソグラフィ技術を利用して、まず、エキシマレジストに対する選択比が比較的高い状態でのエッチングが可能な材料で、ストレージ電極形成用のパターン（ストレージ電極用ホール）を形成する。次いで、そのストレージ電極形成用のパターンを用いて、ポリシリコンからなるストレージ電極を形成する。
【００３６】
すなわち、本製造方法は、マスク材料層の形成に用いた材料のエキシマレジストに対する選択比によって、形成可能なストレージ電極の高さの上限が定まる方法となっている。そして、上記製造手順から明らかなように、マスク材料層に要求される特性は、ポリシリコンがエッチングされない条件でエッチングできることだけとなっている。
【００３７】
このため、マスク材料層を、例えば、ＢＰＳＧのように、エキシマレジストに対する選択比が“４”以上の状態でエッチングが可能であり、かつ、共存するポリシリコンに影響を与えることなくエッチングが行える材料から形成しさえすれば、本製造手順により、従来よりも、高さの高いストレージ電極、つまり、容量の大きいストレージノード（キャパシタ）を実現できることになる。
【００３８】
＜第２実施形態＞
本発明の第２実施形態では、第１実施形態と同様に、１メモリセルが１つのトランジスタと１つのキャパシタからなるＤＲＡＭが製造される。以下、図３、４に示した工程図を用いて第２実施形態による半導体集積回路（ＤＲＡＭ）の製造方法を説明する。
【００３９】
本製造方法でＤＲＡＭを製造する際には、まず、第１実施形態と同様に、ストレージノードを制御するためのトランジスタ１１と、それらを覆う層間絶縁膜１２（ＢＰＳＧ）を有する構造が形成される（図３(ａ)）。第１実施形態に示した製造方法では、この構造上にエッチングストッパ層を形成したが、本製造方法では、図３(ｂ)に示してあるように、層間絶縁膜１２上に、コンタクトホールが形成されるべき部分に開口部を有するエキシマレジストパターン３１を、直接、形成する。そして、その開口部下の層間絶縁膜１２を除去することによって、コンタクトホール３２を形成する。本実施形態でも、このコンタクトホールの形成を、上述した第１ＢＰＳＧ用条件によるエッチングにより行っている。
【００４０】
そして、エキシマレジストパターン３１を除去した後、ポリシリコンを堆積することによって、層間絶縁膜１２上にコンタクトホール３２を埋めるポリシリコン層３３を形成する（図３(ｃ)）。
【００４１】
このようにして、エッチングストッパ層２０が存在しない点を除けば、図１(ｃ)に示した構造と同じ構造を得た後、本製造方法では、図２(ｄ)に示したように、ポリシリコン層３３上に、形成すべきストレージ電極の高さに相当する厚さのマスク材料層３４を形成する。なお、本実施形態でも、マスク材料層３４として、１μｍ厚のＢＰＳＧ層を形成している。
【００４２】
その後、マスク材料層３４上に、ストレージ電極が形成されるべき部分に開口部を有するエキシマレジストパターン３５を形成する。そして、その開口部下のマスク材料層３４を異方性エッチングにより除去することにより、図２(ｅ)に示したように、ストレージ電極用ホール３６を形成する。本実施形態では、前述した第２ＢＰＳＧ用条件によるエッチングで、このマスク材料層３４の除去を行っている。既に説明したように、第２ＢＰＳＧ用条件におけるＢＰＳＧのエキシマレジストに対する選択比は、およそ“７”であるので、この条件でのエッチングにより、ポリシリコン層３３上の１μｍ厚のマスク材料層３４の除去が、エキシマレジストパターン３５の下部形状が変形する前に完了することになる。また、ＢＰＳＧのポリシリコンに対する選択比は、およそ“２０”であるので、この条件でのエッチングにより、図示してあるような状態（開口部下のマスク材料層３６のみが除去され、ポリシリコン層３３が残った状態）を簡単に実現できることになる。
【００４３】
この後、エキシマレジストパターン３５を除去し、ポリシリコンを堆積することによって、図４(ｆ)に示したように、ストレージ電極用ホール３６を埋めるポリシリコン層３７を形成する。次いで、ポリシリコン層３７の表層を、エッチングにより除去することにより、図４(ｇ)に示したように、マスク材料層３４を露出させる。本実施形態では、このポリシリコン層３７のエッチングを、前述したポリシリコン用条件でのエッチングにより行っている。
【００４４】
そして、５％ＨＦ溶液、buffered ＨＦ液を用いたウェットエッチングにより、マスク材料層３４を除去し、図４(ｈ)に示した構造を得る。このとき、ポリシリコン層３３によって層間絶縁膜１２が覆われているので、層間絶縁膜１２をエッチングせずに、マスク材料層３４のみをエッチングすることが出来ることになる。
【００４５】
この後、再度、ポリシリコン用条件でのエッチングにより、層間絶縁膜１２が露出するまでポリシリコン層３７を除去することによって、図４(ｉ)に示したように、ストレージ電極１６を形成する。そして、ストレージ電極１６の表面に誘電体膜およびポリシリコン膜を形成することにより、ストレージノードを完成する。
【００４６】
このように、本製造方法では、第１実施形態で示した製造方法と同様に、エキシマレジストに対する選択比の高い材料からなるマスク材料層をエッチングすることによってストレージ電極形成用のパターンを形成し、そのパターンを用いてストレージ電極を形成している。このため、本製造方法によれば、従来の製造方法に比して容量の大きいストレージ電極を有する半導体集積回路を製造することが出来る。
【００４７】
また、第１実施形態に示した製造方法は、層間絶縁膜１２上にエッチングストッパ層２０が残った半導体集積回路が製造される方法となっている。このため、第１実施形態の半導体集積回路は、後工程において熱処理等が行われた場合に、層間絶縁膜１２とエッチングストッパ層２０間に熱膨張係数の違いに起因する応力が加わる結果として、その部分にクラック（ひび割れ）が発生する可能性がある半導体集積回路となっている。これに対して、本実施形態に示した製造方法では、従来より使用されている材料のみを用いてストレージノードが形成されているので、後工程において熱処理等が行われた場合にも、クラック等が発生することがない半導体集積回路を製造できることになる。
【００４８】
＜第３実施形態＞
以下、図５及び図６を用いて、本発明の第３実施形態を説明する。
本発明の第３実施形態では、第１、第２実施形態と同様に、１メモリセルが１つのトランジスタと１つのキャパシタからなるＤＲＡＭが製造される。本製造方法でＤＲＡＭを製造する際には、まず、第１、第２実施形態と同様に、ストレージノードを制御するためのトランジスタ１１と、それらを覆う層間絶縁膜１２（ＢＰＳＧ）を有する構造を形成する。第１実施形態に示した製造方法では、この構造上に、窒化シリコンからなるエッチングストッパ層が形成されたが、本製造方法では、図５(ａ)に示してあるように、当該構造上に、１００ｎｍ程度の膜厚のポリシリコン層４０を形成する。
【００４９】
次いで、ポリシリコン層４０上に、コンタクトホールが形成されるべき部分に開口部を有するエキシマレジストパターン４１を形成する。そして、その開口部下のポリシリコン層４０を、前述したポリシリコン用条件でのエッチングにより除去することによって、図５(ｂ)に示したように、ポリシリコンパターン４０′を有する構造を得る。
ポリシリコンパターン４０′の形成後、エキシマレジストパターン４１を除去する。そして、図５(ｃ)に示したように、ポリシリコンパターン４０′上に、形成すべきストレージ電極の高さに相当する厚さのマスク材料層４４を形成する。本実施形態でも、マスク材料層４４として、１μｍ厚のＢＰＳＧ層を形成している。
【００５０】
次に、ストレージ電極が形成されるべき部分に開口部を有するエキシマレジストパターン４５を、マスク材料層４４上に形成する。そして、その開口部下のマスク材料層４４を、第２ＢＰＳＧ用条件によるエッチングによって除去する。
【００５１】
マスク材料層４４に関する環境は、第２実施形態の製造方法におけるそれと同じであるので、このエッチング時、マスク材料層４４が、エキシマレジストパターン４５をマスクとしてエッチングされていくことになる。そして、第２ＢＰＳＧ用条件によるエッチング時におけるＢＰＳＧのポリシリコンに対する選択比は、およそ“２０”であるので、マスク材料層４４が除去された後は、ポリシリコンパターン４０′（並びにエキシマレジストパターン４５）をマスクとして層間絶縁層１２（ＢＰＳＧ）のエッチングが進むことになる。このため、第２ＢＰＳＧ用条件でのエッチングにより、図５(ｄ)に示したように、マスク材料層４４内での形状と層間絶縁膜１２内での形状とが異なるホールを有する構造が得られることになる。
【００５２】
この後、エキシマレジストパターン４５の除去を行い、ポリシリコンを堆積することによって、図６(ｅ)に示したように、形成したホールを埋める形態のポリシリコン層４７を有する構造を得る。
【００５３】
この後、ストレージノードを完成させるまでの手順は、第２実施形態のそれと同じものとなっている。すなわち、マスク材料層４４が露出するように、ポリシリコン層４７の表層をエッチングし（図６(ｆ)）、ＨＦ、buffered ＨＦによりマスク材料層４４を除去する（図６(ｇ)）。なお、このとき、ポリシリコンパターン４０′は、エッチングストッパとして機能することになる。
【００５４】
次いで、層間絶縁膜１２が露出するように、ポリシリコン層４７のエッチングを行うことによって、ストレージ電極１６を得る（図６(ｈ)）。そして、ストレージ電極１６の表面に誘電体膜およびポリシリコン膜を形成することにより、ストレージノードを完成する。
【００５５】
以上、説明したように、本製造方法では、コンタクトホール用のエッチングマスクとして機能するポリシリコンパターン４０′を層間絶縁膜１２上に形成した後、そのパターンを利用したエッチングを行うことなく、さらに、マスク材料層４４並びにストレージ電極用ホールのエッチングマスクとして機能するエキシマレジストパターン４５を形成する。そして、それらのパターンを利用して、ストレージ電極用ホールとコンタクトホールとを一括して形成し、形成したホール内にポリシリコンを充填することによって、ストレージノード（キャパシタ）を形成する。
【００５６】
このため、本製造方法によれば、第１ないし第３実施形態に示した製造方法に比して少ない工程数で、容量の大きなキャパシタを有する半導体集積回路を形成することが出来る。
【００５７】
＜第４実施形態＞
以下、図７を用いて、第４実施形態による半導体集積回路（ＤＲＡＭ）の製造方法を説明する。第４実施形態の製造方法は、第２実施形態の製造方法を変形したものであり、図７(ｈ)（図４(ｈ)と同じ）に示した構造を得るまでの手順は、第２実施形態のそれと同じものとなっている。このため、ここでは、当該手順の説明は省略し、図７(ｈ)に示した構造を形成した後の製造手順のみを説明することにする。
【００５８】
本製造方法では、図７(ｈ)に示した構造を得た後、図７(ｉ)に示したように、当該構造表面を、その形状どおりに覆うポリシリコン層３８を形成する。次いで、ポリシリコン用条件でのエッチングにより、層間絶縁膜１２が露出する量のポリシリコンを、ポリシリコン層３８並びにポリシリコン層３３から除去し、図７(ｊ)に示したように、ストレージ電極用ホール３６（図３参照）とほぼ同形状の電極要素１６′とサイドウォール３９からなるストレージ電極１６を有する構造を得る。その後、ストレージ電極１６の表面に誘電体膜およびポリシリコン膜を形成することにより、ストレージノードを完成する。
【００５９】
すなわち、電極要素１６′間の距離Ｌａは、エキシマレジストパターンの寸法精度、解像度、及びマスク合わせ精度により決定されてしまうため、ある一定寸法より小さくすることができない。そこで、本製造方法では、電極要素１６′の周囲に、ポリシリコンからなるサイドウォール３９を形成することによって、エキシマレジストにおいて形成可能なパターン幅よりも、電極要素間の距離Ｌｂを小さくする。また、サイドウオール３９の形成により、ストレージ電極１６の幅Ｌｃを大きく出来ることにもなるので、本製造手順によれば、占有面積が極めて小さく、また、容量の大きいストレージノード（キャパシタ）を形成出来ることになる。
【００６０】
＜変形例＞
以上説明した製造方法は、各種の変形が可能である。例えば、上記各実施形態においてＢＰＳＧが用いられている部分には、ＮＳＧ（non-doped silicate glass）やＰＳＧ（phospho-silicate glass）、ＳＯＧ（spin-on glass）などを用いることも出来る。また、マスク材料層と層間絶縁膜を異なる材料から形成しておけば、マスク材料層のみの除去が比較的簡単に行えるようになるので、第１実施形態に示した製造手順から、エッチングストッパ層２０を設ける工程を取り除いた工程で半導体集積回路を製造することも出来る。
【００６１】
また、第４実施形態において示したサイドウォールを形成する工程を、第１あるいは第３実施形態にも適用しても良い。さらに、サイドウオールを形成する際に、その表面を粗面化することによってストレージ電極の表面積を増加させることも出来る。
【００６２】
また、各種の層のエッチングに用いるエッチング条件が、各実施形態に示したものではなくとも良いことは当然である。
さらに、各実施形態で説明した製造方法を、エキシマリソグラフィ技術以外の、ポリシリコンとの選択比が比較的低いレジストを用いなければならない他のリソグラフィ技術に適用しても良いことは当然である。
【００６３】
【発明の効果】
本発明の製造方法によれば、占有面積が少ないキャパシタであって、電極部分の高さが従来よりも高いキャパシタを有する半導体集積回路を製造することが出来る。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体集積回路の製造方法を示す工程図である。
【図２】第１実施形態による半導体集積回路の製造方法を示す工程図である。
【図３】本発明の第２実施形態による半導体集積回路の製造方法を示す工程図である。
【図４】第２実施形態による半導体集積回路の製造方法を示す工程図である。
【図５】本発明の第３実施形態による半導体集積回路の製造方法を示す工程図である。
【図６】第３実施形態による半導体集積回路の製造方法を示す工程図である。
【図７】本発明の第４実施形態による半導体集積回路の製造方法を示す工程図である。
【図８】従来の半導体集積回路の製造方法を示す工程図である。
【図９】従来の半導体集積回路の製造方法の問題点を説明するための模式図である。
【符号の説明】
１０、５０  基板
１１、５１  トランジスタ
１２、５２  層間絶縁膜（ＢＰＳＧ）
１５  プラグ
１６、５７  ストレージ電極
２０  エッチングストッパ層（窒化シリコン）
２１、２５、３１、３５、４１、４５、５３、５６  エキシマレジストパターン
２２、３２、５４  コンタクトホール
２３、２７、３３、３７、４０、４７、５５  ポリシリコン層
２４、３４、４４  マスク材料層（ＢＰＳＧ）
２６、３６  ストレージ電極用ホール
５８  誘電体膜
５９  プレート電極
６０  ストレージノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004031852.tif 000007
【図７】
0004031852.tif 000008
【図８】
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【図９】
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