(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜と前記絶縁膜にホールを形成する工程と、
前記ホール内と前記第１導電膜上に第２導電膜を形成する工程と、
前記第１導電膜をストッパーとして前記第２導電膜を研磨して前記ホール内に導電性プラグを形成する工程と、
前記導電性プラグ及び前記第１導電膜の上に第３導電膜、誘電体膜、第４導電膜を順に形成する工程と、
前記第４導電膜、前記誘電体膜、前記第３導電膜及び前記第１導電膜をパターニングしてキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電膜は、白金族金属又は白金族金属酸化物であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電性プラグは、タングステン又は不純物がドープされた半導体からなることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成する工程の後であって、前記第１導電膜を形成する工程の前に、前記絶縁膜上に酸化防止絶縁膜を形成する工程をさらに有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記酸化防止絶縁膜を形成する工程の後であって、前記第１導電膜を形成する工程の前に、前記酸化防止絶縁膜上にＳｉＯ２膜を形成する工程をさらに有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記導電性プラグを形成する工程の後に、窒素プラズマ雰囲気中でアニール処理を行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在量産されているＦｅＲＡＭ（Ferroelectric Random Access Memory）の強誘電体キャパシタはプレーナー構造である。
【０００３】
しかし、今後高集積化の要請から、セル面積をより小さくできるスタック構造のキャパシタが必要となる。 スタック構造は、強誘電体キャパシタの下部電極の直下に半導体基板とのコンタクトのための導電性プラグを有している。その導電性プラグの材料として、例えば特開２００１ー４４３７６号公報に記載されているように、タングステン又はポリシリコンを用いるのが一般的である。
【０００４】
一方、ＦｅＲＡＭは、ロジック品と混載する商品が多い。ロジックの半導体装置では、下側導電パターンと上側導電パターンの接続にタングステンプラグを用いたプロセスを使用するのが一般的であり、回路を設計するためのスパイスパラメータももちろんタングステンプラグ抵抗の値を用いている。
【０００５】
従って、蓄積された回路設計資産を生かし、且つ開発工数・コストを下げる意味を考慮して、ロジック混載ＦｅＲＡＭにおけるコンタクトプラグとしては従来どおりタングステンプラグを用いるのが好ましい。
【０００６】
次に、ＦｅＲＡＭのメモリセルにおいて、タングステンプラグの上に接続されるスタックキャパシタの形成工程を説明する。
【０００７】
まず、図１(a) に示す構造になるまでの工程を説明する。
【０００８】
シリコン基板１０１の素子形成領域の周囲に素子分離絶縁膜１０２を形成し、その後に素子形成領域にウェル１０３を形成する。さらに、ウェル１０３に２つのＭＯＳトランジスタ１０４を形成する。
【０００９】
ＭＯＳトランジスタ１０４は、ウェル１０３上にゲート絶縁膜１０４ａを介して形成されたゲート電極１０４ｂと、ゲート電極１０４ｂの両側のウェル領域１０３内に形成されてソース／ドレインとなる不純物拡散領域１０４ｃ，１０４ｄを有している。また、ゲート電極１０４ｂの両側面には、不純物拡散領域１０４ｃ内に不純物高濃度領域１０４ｄを形成するための絶縁性サイドウォール１０５が形成される。
【００１０】
その後に、ＭＯＳトランジスタ１０４を覆う層間絶縁膜１０７をシリコン基板１０１上に形成する。
【００１１】
続いて、層間絶縁膜１０７のうちＭＯＳトランジスタ１０４の一方の不純物拡散領域１０４ｃ上に第１コンタクトホール１０７ａを形成した後に、コンタクトホール１０７ａ内と層間絶縁膜１０７上にタングステン膜１０８を形成する。
【００１２】
次に、図１(b) に示すように、層間絶縁膜１０７上に形成されたタングステン膜１０８は、化学機械研磨（ＣＭＰ）法によって除去される。そして、コンタクトホール１０７ａ内に残されたタングステン膜１０８をコンタクトプラグ１０８ａとして用いる。
【００１３】
次に、図１(c) に示すように、コンタクトプラグ１０８ａと層間絶縁膜１０７の上に、第１金属膜１０９、強誘電体膜１１０、第２金属膜１１１を順に形成する。
【００１４】
さらに、第１金属膜１０９、強誘電体膜１１０及び第２金属膜１１１をフォトリソグラフィー法によりパターニングすることにより強誘電体キャパシタ１１２を形成する。強誘電体キャパシタ１１２において、第１金属膜１０９を下部電極とし、第２金属膜１１１を上部電極とする。強誘電体キャパシタ１１２はスタック型であり、下部電極１０９ａはその下のコンタクトプラグ１０８ａを介してＭＯＳトランジスタ１０４の一方の不純物拡散層１０４ｃに接続される。
【００１５】
【発明が解決しようとする課題】
ここで、強誘電体キャパシタ直下のプラグについて考える。
【００１６】
コンタクトプラグ形成時にＣＭＰ処理を行うが、その時に図１(b) に示したように、コンタクトプラグの周囲にエロージョンやリセスが発生して段差が生じ、同時にコンタクトプラグの上面も研磨されてしまう。この段差は、下部電極１０９に僅かな凹部を生じさせてその上の強誘電体膜１１０の結晶化に悪影響を及ぼして分極特性を劣化させることがある。
【００１７】
また、強誘電体キャパシタ１１２を形成する工程やその後の工程では、結晶化アニールあるいは回復アニールなど数々の熱工程を必要とする。
【００１８】
ところで、特開平１０−３０３３９８号公報に記載されているように、強誘電体キャパシタ直下のコンタクトプラグの材料にタングステンを用いた場合、タングステンプラグは非常に速い速度で且つ低い温度で酸化して下部電極とでコンタクト不良を生じさせる。また、強誘電体キャパシタ直下のコンタクトプラグの材料にポリシリコンを用いる場合でも、タングステンほどではないにしろやはり酸化してしまう。一旦酸化が始まるとプラグ全体まで広がり、容易にコンタクト不良を起こし、ＦｅＲＡＭデバイスの歩留まりの低下を引き起こす。
【００１９】
このように、強誘電体キャパシタの性能を向上させるには、さまざまなアニールを必要とするのだが、強誘電体キャパシタ直下のコンタクトプラグを正常に機能させるためにはある程度温度を下げる必要がある。
【００２０】
従って、強誘電体のキャパシタの性能向上とプラグのコンタクトの性能向上はトレードオフの関係にあった。
【００２１】
また、従来の強誘電体キャパシタの性能を維持するための技術として、バリアメタルを介してコンタクトプラグと下部電極を接続するとともに下部電極の下でバリアメタルを酸化防止用の絶縁膜で覆う構造が特開２０００−１３８３４９号公報、特開２０００−３４９２５２号公報に記載されている。そのような構造を形成するために、バリアメタルとその周囲の絶縁膜の双方の上面を平坦化する研磨工程が加わえられているが、絶縁膜とバリアメタルとの研磨速度の違いから、図１(b) に示したと同様にエロージョンやリセスが発生するおそれがある。しかも、バリアメタルと絶縁膜の成膜工程や絶縁膜とバリアメタルの研磨工程が加わり、さらにコンタクトプラグに対するバリアメタルの位置合わせマージンを考えなくてはならず、微細化には不向きである。
【００２２】
また、コンタクトプラグの酸化防止構造として、コンタクトホール内であって導電性プラグの上部に酸化防止用のバリアメタル層を形成することが、特開２０００−３４９２５５号公報、特開２０００−１７４２２４号公報に記載されている。しかし、そのような構造では、コンタクトホールの上部にバリアメタル層を埋め込むためのスペースを選択的に確保することが難しい。
【００２３】
本発明の目的は、キャパシタ下部電極とコンタクトプラグのコンタクトを良好にすることができる半導体装置の製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜と前記絶縁膜にホールを形成する工程と、前記ホール内と前記第１導電膜上に第２導電膜を形成する工程と、前記第１導電膜をストッパーとして前記第２導電膜を研磨して前記ホール内に導電性プラグを形成する工程と、前記導電性プラグ及び前記第１導電膜の上に第３導電膜、誘電体膜、第４導電膜を順に形成する工程と、前記第４導電膜、前記誘電体膜、前記第３導電膜及び前記第１導電膜をパターニングしてキャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法により解決される。
【００２５】
次に、本発明の作用について説明する。
【００２６】
本発明に関連する半導体装置によれば、半導体基板上の絶縁膜に形成されるホール内に埋め込まれる導電性プラグの上端部を絶縁膜から上にはみ出させ、その導電性プラグのうち絶縁膜から出ている部分をキャパシタ下部電極で包むように接続している。
【００２７】
従って、導電性プラグとキャパシタ下部電極の接続面積が増えてそれらのコンタクトが良好になる。しかも、導電性プラグの上端部はホールよりも上の位置にあるが、その上端部は絶縁膜の上でキャパシタ下部電極に囲まれているので、キャパシタ形成時又はその後に行われる酸素雰囲気中でのアニールにより導電性プラグが酸化されることはない。
【００２８】
また、本発明の半導体装置の製造方法によれば、金属又は導電性金属酸化物からなるストッパー膜を絶縁膜上に形成した後に、ストッパー膜と絶縁膜にホールを形成し、ホール内とストッパー膜上にプラグ用導電膜を形成し、プラグ用導電膜をストッパー膜の上から研磨により除去してホール内に残すことによりホール内に導電性プラグを形成し、導電性プラグ及びストッパー膜の上に下部電極用導電膜、誘電体膜、上部電極用導電膜を順に形成し、その後に、絶縁膜上のストッパー膜、下部電極用導電膜、誘電体膜及び上部電極用導電膜をパターニングしてキャパシタを形成するようにしている。
【００２９】
従って、絶縁膜上面上からストッパー膜を除去した後の研磨によって導電性プラグの上面とストパー膜の上面を平坦化する場合に、導電性プラグの周囲に存在するストパー膜は、酸化シリコン等の絶縁膜に比べて研磨され難いので、導電性プラグの周辺にエロージョンやリセスが生じ難くなり、研磨面の平坦性が向上する。
【００３０】
これにより、導電性プラグとストパー膜の上に形成される下部電極用導電膜が従来よりも平坦になって、下部電極用導電膜の上に形成される誘電体膜の結晶性が向上する。
【００３１】
また、導電性プラグの形成のための研磨の最終段階でストッパー膜上面と導電性プラグ上面との平坦化を同時に行われるので、従来よりも増加する工程は主にストッパー膜の形成工程が増える程度であり、ストッパー膜を単独でパターニングすることはないしそのパターニングのための位置合わせをする必要はなく、スループットの大幅の低下や歩留まりの低下が避けられる。また、ストッパー膜は下部電極用導電膜に続いてパターニングされて、キャパシタの下部電極の下層部を構成する。
【００３２】
なお、ストッパー膜としては、例えばキャパシタ下部電極などに用いられるイリジウム（白金族金属膜）などを用いる。
【００３３】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００３４】
図２〜図９は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３５】
まず、図２(a) に示す断面構造を形成するまでの工程を説明する。
【００３６】
図２(a) に示すように、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO2)を埋め込んで素子分離絶縁膜２を形成する。そのような構造の素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【００３７】
続いて、シリコン基板１のメモリセル領域Ａとロジック領域Ｂのそれぞれにおける所定のトランジスタ形成領域にｎ型不純物とｐ型不純物のいずれかを選択的に導入してウェル１ａ，１ｂを形成する。なお、図において、メモリセル領域Ａのウェル１ａはｐ型であり、ロジック領域Ｂのウェル１ｂはｎ型を示しているが、ロジック領域ＢにおいてＣＭＯＳが形成される場合にはｎ型とｐ型の双方のウェルが形成される。ｎ型のウェルとｐ型のウェルの打ち分けは、レジストパターンをマスクに用いて行われる。
【００３８】
さらに、シリコン基板１のウェル１ａ，１ｂの表面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜を形成する。
【００３９】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、メモリセル領域Ａのウェル１ａ上にゲート電極４ａ，４ｂを形成し、同時にロジック領域Ｂのウェル１ｂ上にもゲート電極４ｃを形成する。それらのゲート電極４ａ，４ｂ，４ｃは、ゲート絶縁膜３を介してシリコン基板１の上に形成される。
【００４０】
なお、メモリセル領域Ａでは、１つのウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。
【００４１】
次に、メモリセル領域Ａにおいて、ｐ型のウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。これと同時に、ロジック領域Ｂのｐ型のウェル（不図示）にもｎ型不純物をイオン注入してソース／ドレインとなるｎ型不純物拡散領域を形成する。
【００４２】
さらに、ロジック領域Ｂのｎ型のウェル１ｂでは、ゲート電極４ｃの両側にｐ型不純物、例えばホウ素がイオン注入されて第１及び第２のｐ型不純物拡散領域５ｄ，５ｅが形成される。
【００４３】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（SiO2）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極４ａ，４ｂ．４ｃの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００４４】
続いて、メモリセル領域Ａにいおてゲート電極４ａ，４ｂとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃのそれぞれに高濃度不純物領域を形成する。これと同時に、ロジック領域Ｂにおけるｎ型不純物拡散領域にもｎ型不純物をイオン注入して高濃度不純物領域を形成する。
【００４５】
この後に、ロジック領域Ｂにおいてゲート電極４ｃとサイドウォールスペーサ６をマスクに使用して第１及び第２のｐ型不純物拡散領域５ｄ，５ｅに再びｐ型不純物をイオン注入して高濃度不純物領域を形成する。
【００４６】
なお、ｐ型不純物とｎ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００４７】
メモリセル領域Ａの１つのウェル１ａにおいて、２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散領域５ａは後述するビット線に電気的に接続され、ウェル１ａの両端側寄りの第２、第３のｎ型不純物拡散領域５ｂ，５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００４８】
以上の工程により、メモリセル領域Ａのｐ型のウェル１ａにはゲート電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタＴ1 ，Ｔ2 が１つのｎ型不純物拡散領域５ａを共通にして形成される。また、ロジック領域Ｂにおいてもｎ型のウェル１ｂにはゲート電極４ｃとｐ型不純物拡散領域５ｄ，５ｅを有するｐ型のＭＯＳトランジスタＴ3 が形成される。なお、ロジック領域内のｐ型のウェル（不図示）にもｎ型のＭＯＳトランジスタが形成される。
【００４９】
次に、ＭＯＳトランジスタＴ1 ，Ｔ2 ，Ｔ3 を覆うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１層間絶縁膜８として膜厚１．０μｍ程度の酸化シリコン（SiO2）をカバー絶縁膜７の上に形成する。その後に、第１層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００５０】
続いて、例えば第１層間絶縁膜８を窒素（N2）プラズマ雰囲気に６５０℃の基板温度で３０分間晒して脱ガスを行う。
【００５１】
次に、図２(b) に示す構造を形成するまでの工程を説明する。
【００５２】
まず、フォトリソグラフィ法により第１層間絶縁膜８とカバー絶縁膜７をパターニングして、メモリセル領域Ａでは第１のｎ型不純物拡散領域５ａに到達する深さの第１のコンタクトホール８ａを形成し、同時に、ロジック領域Ｂでは第１及び第２のｐ型不純物拡散領域５ｄ，５ｅの上に第２、第３のコンタクトホール８ｄ，８ｅを形成する。
【００５３】
その後、第１層間絶縁膜８上面と第１〜第３のコンタクトホール８ａ，８ｄ，８ｅ内面に、グルー膜９ａとして膜厚２０ｎｍのチタン（Ti）膜と膜厚５０ｎｍの窒化チタン（TiN ）膜をスパッタ法により順に形成する。さらに、WF6 を用いるＣＶＤ法によってタングステン（Ｗ）膜９ｂをグルー膜９ａ上に成長してコンタクトホール８ａ，８ｄ，８ｅ内を完全に埋め込む。
【００５４】
続いて、タングステン膜９ｂ、グルー膜９ａをＣＭＰ法により研磨して第１層間絶縁膜８の上面上から除去する。
【００５５】
これにより、メモリセル領域Ａにおいて第１のコンタクトホール８ａ内に残されたタングステン膜９ｂ及びグルー膜９ａは、第１のｎ型不純物拡散領域５ａに接続される第１の導電性プラグ１０ａとして使用される。また、ロジック領域Ｂにおいて第２、第３のコンタクトホール８ｄ，８ｅ内に残されたタングステン膜９ｂ及びグルー膜９ａは、第１及び第２のｐ型不純物拡散領域５ｄ，５ｅに接続される第２，第３の導電性プラグ１０ｄ，１０ｅとして使用される。
【００５６】
なお、第１、第２及び第３の導電性プラグ１０ａ，１０ｄ，１０ｅを、ドープトシリコンから構成してもよい。
【００５７】
その後に、図３(a) に示すように、第１層間絶縁膜８上と第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅ上に、膜厚１００ｎｍの窒化シリコン(Si3N4）よりなる酸化防止絶縁膜１１ａと膜厚１００ｎｍのSiO2よりなる下地絶縁膜１１ｂをプラズマＣＶＤ法により順に形成する。そのSiO2は、ＴＥＯＳを用いてプラズマＣＶＤにより成長される。
【００５８】
酸化防止絶縁膜１１ａは、後で行われる熱処理の際に第１〜第３の導電性プラグ（コンタクトプラグ）１０ａ，１０ｄ，１０ｅが異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば７０ｎｍ以上にすることが望ましい。第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅを構成するタングステンが異常酸化すると電気抵抗が高くなるおそれがある。
【００５９】
さらに、キャパシタ下部電極としても機能する金属よりなるストッパー膜１３をスパッタにより形成する。ストッパー膜１３として例えば膜厚５０ｎｍのイリジウム（Ir）膜を成膜する。その他に、ストッパー膜１３として、プラチナ、ルテニウムその他の白金族金属又はその酸化物を用いてもよい。
【００６０】
次に、図３(b) に示すように、レジストパターン（不図示）を用いて、ストッパー膜１３、下地絶縁膜１１ｂ、酸化防止絶縁膜１１ａ、第１層間絶縁膜８及びカバー絶縁膜７をエッチングすることにより、メモリセル領域Ａにおける第２及び第３のｎ型不純物拡散領域５ｂ，５ｃの上に、第４及び第５のコンタクトホール８ｂ，８ｃを形成する。
【００６１】
さらに、図４(a) に示すように、ストッパー膜１３上面と第４及び第５のコンタクトホール８ｂ，８ｃ内にグルー膜１２ａとして膜厚２０ｎｍのチタン膜と窒化チタン膜をスパッタにより順に形成する。さらに、グルー膜１２ａの上にタングステン膜１２ｂを形成する。第４及び第５のコンタクトホール８ｂ，８ｃ内はグルー膜１２ａとタングステン膜１２ｂにより完全に埋め込まれる。
【００６２】
続いて、図４(b) に示すように、タングステン膜１２ｂ及びグルー膜１２ａをＣＭＰ法により研磨してストパー膜１３の上面上から除去する。これにより第４及び第５のコンタクトホール８ｂ，８ｃ内に残されたタングステン膜１２ｂ及びグルー膜１２ａをそれぞれ第４、第５の導電性プラグ（コンタクトプラグ）１４ｂ，１４ｃとする。この状態では、第１〜第３の導電性プラグ１０ａ，１０ｄ，１０ｅは酸化防止絶縁膜１１ａと下地絶縁膜１１ｂに覆われた状態となる。
【００６３】
さらに、第１層間絶縁膜８を窒素（N2）プラズマ雰囲気に３５０℃の基板温度で１２０秒間さらす。
【００６４】
なお、タングステン膜１２ｂ及びグルー膜１２ａの代わりに、不純物がドープされたポリシリコン（半導体）膜をＣＶＤ法により形成してもよい。
【００６５】
この状態で、第４、第５の導電性プラグ１４ｂ，１４ｃの上端部は、下地絶縁膜１３からはみ出した状態となって、その周囲はストッパー膜１３によって囲まれている。第４、第５の導電性プラグ１４ｂ，１４ｃを構成するタングステン膜１２ｂ及びグルー膜１２ａを研磨する際にストッパー膜１３は研磨ストッパーとして機能する。
【００６６】
そこで、第４、第５の導電性プラグ１４ｂ，１４ｃを構成するタングステン（Ｗ）膜とポリシリコン(Poly-Si）膜の研磨速度の値と、タングステン（Ｗ）膜又はポリシリコン(Poly-Si）膜の研磨の時のストッパー膜１３を構成するイリジウム（Ir）金属膜の研磨速度とを表１に示す。
【００６７】
【表１】
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【００６８】
さらに、表１では、イリジウム金属膜に対するポリシリコン膜の研磨選択比とイリジウム金属膜に対するタングステン膜の研磨選択比も示している。ここで、ＣＭＰの工程において使用されるタングステンＣＭＰ（Ｗ−ＣＭＰ）用のスラリーとして例えばＣＡＢＯＴ社製の商品ＳＳＷ２０００を用い、また、ＣＭＰの工程において使用されるポリシリコンＣＭＰ（Poly-Si −ＣＭＰ）用スラリーとしてフジミ社製の商品ＰＬ６１０３を用いる。
【００６９】
表１によれば、ＣＭＰの工程においてストッパー膜１３は殆ど研磨されないので、第４，第５の導電性プラグ１４ｂ，１４ｃの周囲にエロージョン、ディッシングの発生する心配はなく、第４，第５の導電性プラグ１４ｂ，１４ｃの上面とストッパー膜１３の上面は殆ど同じレベルになり、平坦化の精度が図１に示す従来よりも高くなる。なお、平坦性が確保できれば、研磨の代わりにエッチバックを用いてもよい。
【００７０】
次に、図５(a) に示す構造を形成するまでの工程を説明する。
【００７１】
まず、第４及び第５の導電性プラグ１４ｂ，１４ｃ及びストッパー膜１３の上に下部電極用導電膜１５として、白金族金属又はその酸化物、例えば膜厚２００ｎｍのイリジウム（Ir）膜と膜厚２３ｎｍの酸化プラチナ(PtO) 膜と膜厚５０ｎｍのプラチナ（Pt）膜をスパッタにより順に形成する。
【００７２】
なお、下部電極用導電膜１５を形成する前又は後に例えば膜剥がれ防止のために下地絶縁膜１０ｂをアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡ(rapid thermal annealing) を採用する。
【００７３】
次に、下部電極用導電膜１５上に、強誘電体膜１６として例えば膜厚２００ｎｍのＰＺＴ膜をスパッタ法により形成する。強誘電体膜１６の形成方法は、その他に、ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体膜１６の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【００７４】
続いて、酸素含有雰囲気中で強誘電体膜１６をアニールにより結晶化する。そのアニールとして、例えばアルゴン（Ar）と酸素（O2）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【００７５】
さらに、強誘電体膜１６の上に、上部電極用導電膜１７として例えば膜厚２００ｎｍの酸化イリジウム(IrO2)をスパッタ法により形成する。
【００７６】
この後に、上部電極用導電膜１７上に、ハードマスク１８としてTiN 膜とSiO2膜を順に形成する。そのハードマスク１８は、フォトリソグラフィー法により第４及び第５導電性プラグ１４ｂ，１４ｃの上方にキャパシタ平面形状となるようにパターンされる。
【００７７】
そして、ハードマスク１８に覆われない領域の上部電極用導電膜１７、強誘電体膜１６、下部電極用導電膜１５、ストッパー膜１３を順次エッチングする。
【００７８】
その後に、ハードマスク１８を除去する。
【００７９】
以上により、図５(b) に示すように、メモリセル領域Ａにおける下地絶縁膜１１ｂの上にはキャパシタＱ1 ，Ｑ2 が形成される。
【００８０】
キャパシタＱ1 ，Ｑ2 は、下部電極用導電膜１５よりなる下部電極１３ａ，１３ｂと、強誘電体膜１４よりなる誘電体膜１４ｂ，１４ｃと、上部電極用導電膜１７よりなる上部電極１７ａ，１７ｂを有する。ここで、第４，第５の導電性プラグ１４ｂ，１４ｃの上端部の周囲に残されたストッパー膜１３は、下部電極１５ａ，１５ｂの一部を構成し、下部電極用導電膜を兼用した金属膜であるといえる。
【００８１】
これにより、メモリセル領域Ａの１つのウェル１ａでは、第１つのキャパシタＱ1 の下部電極１３ａは第４の導電性プラグ１２ａを介して第２のｎ型不純物拡散領域５ｂに電気的に接続され、また、第２のキャパシタＱ2 の下部電極１３ｂは第５の導電性プラグ１２ｂを介して第３のｎ型不純物拡散領域５ｃに電気的に接続される。
【００８２】
続いて、エッチングによる強誘電体膜１６のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含む炉内で行われる。
【００８３】
次に、図６(a) に示すように、キャパシタＱ1 ，Ｑ2 を覆うキャパシタ保護膜１９として膜厚５０ｎｍのアルミナをスパッタにより下地絶縁膜１１ｂ上に形成する。このキャパシタ保護膜１９は、プロセスダメージからキャパシタＱ1 ，Ｑ2 を保護するものであって、アルミナの他、ＰＺＴで構成してもよい。
【００８４】
その後に、酸素含有雰囲気中で６５０℃で６０分間の条件でキャパシタＱ1 ，Ｑ2 をアニールする。
【００８５】
続いて、ＴＥＯＳガスを用いるＨＤＰ(High Density Plasma) を用いたＣＶＤ法により、第２層間絶縁膜２０として膜厚１．０μｍ程度の酸化シリコン（SiO2）をキャパシタ保護膜１９上に形成する。さらに、第２層間絶縁膜２０の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜２０の残りの膜厚は、上部電極１７ａ，１７ｂ上で３００ｎｍ程度とする。
【００８６】
次に、図６(b) に示す構造を形成するまでの工程を説明する。
【００８７】
まず、レジストマスク（不図示）を用いて、第２層間絶縁膜２０、キャパシタ保護膜１９、下地絶縁膜１１ｂ及び酸化防止絶縁膜１１ａをエッチングすることにより、メモリセル領域Ａでは第１の導電性プラグ１０ａの上に第６のコンタクトホール２１ａを形成するとともに、ロジック領域Ｂでは、第２、第３の導電性プラグ１０ｄ，１０ｅの上に第７、第８のコンタクトホール２１ｄ，２１ｅを形成する。
【００８８】
このエッチング後に、酸素雰囲気中で５５０℃、６０分のアニールを施す。
【００８９】
続いて、第６〜第８のコンタクトホール２１ａ，２１ｄ，２１ｅ内と第２層間絶縁膜２２上に、グルー膜２２ａとして膜厚５０ｎｍのTiN 膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン膜２２ｂをグルー膜２２ａの上に成長して第６〜第８のコンタクトホール２１ａ，２１ｄ，２１ｅ内を完全に埋め込む。
【００９０】
続いて、タングステン膜２２ｂ、グルー膜２２ａをＣＭＰ法により研磨して第２層間絶縁膜２０の上面上から除去する。そして、第６〜第８のコンタクトホール２１ａ，２１ｄ，２１ｅ内に残されたタングステン膜２２ｂ及びグルー膜２２ａを第６〜第８の導電性プラグ２３ａ，２３ｄ，２３ｅとする。
【００９１】
さらに、窒素プラズマ雰囲気中で第２層間絶縁膜１８を３５０℃、１２０秒の条件でアニールする。
【００９２】
これにより、メモリセル領域Ａにおいて、第６の導電性プラグ２３ａは第１の導電性プラグ１０ａに接続されてvia-to-viaコンタクトとなり、第１の不純物拡散領域５ａに電気的に接続される。また、ロジック領域Ｂにおいても、第７及び第８の導電性プラグ２３ｄ，２３ｅは、それぞれ第２，第３の導電性プラグ１０ｄ，１０ｅに接続されてそれらの下のｐ型不純物拡散領域５ｄ、５ｅに電気的に接続される。
【００９３】
次に、図７(a) に示すように、第６〜第８の導電性プラグ２３ａ，２３ｄ，２３ｅ上と第２層間絶縁膜２０上に、第２の酸化防止膜２４としてSiON膜をＣＶＤ法により１００ｎｍの厚さに形成する。
【００９４】
続いて、図７(b) に示すように、第２の酸化防止膜２４と第２層間絶縁膜２２をフォトリソグラフィー法によりパターニングしてキャパシタＱ1 ，Ｑ2 の上部電極１７ａ，１７ｂ上にホール２５ａ，２５ｂを形成する。ホール２５ａ，２５ｂを形成することによりダメージを受けたキャパシタＱ1 ，Ｑ2 はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【００９５】
その後に、第２層間絶縁膜２０上に形成された第２の酸化防止膜２４をエッチバックによって除去する。これにより、第６〜第８の導電性プラグ２３ａ，２３ｄ，２３ｅの表面が露出する。
【００９６】
次に、図８に示す構造を形成するまでの工程を説明する。
【００９７】
まず、キャパシタＱ1 ，Ｑ2 の上部電極１７ａ，１７ｂ上のホール２５ａ，２５ｂ内と第２層間絶縁膜２０の上に多層金属膜を形成する。その多層金属膜として、例えば、膜厚６０ｎｍのTi、膜厚３０ｎｍのTiN 、膜厚４００ｎｍのAl-Cu 、膜厚５ｎｍのTi、及び７０ｎｍのTiN 膜を順に形成する。
【００９８】
その後に、多層金属膜をパターニングすることにより、メモリセル領域Ａ内でホール２５ａ，２５ｂを通して上部電極１７ａ，１７ｂに接続される一層目金属配線２６ｂ，２６ｃと、第６の導電性プラグ２３ａに接続される導電性パッド２６ａを形成する。これと同時に、ロジック領域Ｂでは、第７、第８の導電性プラグ２３ｄ，２３ｅに接続される一層目配線２６ｄ，２６ｅを形成する。
【００９９】
なお、多層金属膜をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属膜の上に酸窒化シリコン（SiON）などの反射防止膜（不図示）を３０ｎｍの厚さに形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。反射防止膜は、多層金属膜のパターニング後にそのまま残してもよい。
【０１００】
さらに、第２層間絶縁膜２０と一層目金属配線２６ｂ，２６ｃ，２６ｄ，２６ｅと導電性パッド２６ａの上に第３層間絶縁膜２７を形成する。
【０１０１】
次に、図９に示す構造を形成するまでの工程を説明する。
【０１０２】
まず、第３層間絶縁膜２７をパターニングしてメモリセル領域Ａ内の導電性パッド２６ａの上にビット線コンタクト用のホール２７ａを形成し、同時に、ロジック領域Ｂの一層目配線２６ｅの上にも配線コンタクト用のホール２７ｂを形成する。また、それらのホール２７ａ，２７ｂのそれぞれの中に下から順にTi膜、TiN 膜及びＷ膜からなる第９、第１０の導電性プラグ２８ａ，２８ｂを形成する。
【０１０３】
次に、ビット線ＢＬを含む二層目金属配線２９ａ，２９ｂを第３層間絶縁膜２７上に形成する。そのビット線ＢＬは、第９の導電性プラグ２８ａに接続されることにより、その下の第９の導電性プラグ２８ａ、導電性パッド２６ａ、第６の導電性プラグ２３ａ及び第１の導電性プラグ１０ａを介して第１のｎ型不純物拡散領域５ａに電気的に接続される。
【０１０４】
その後、二層目金属配線２９ａ，２９ｂを覆う絶縁膜等が形成され、最後にＴＥＯＳ原料酸化シリコン膜と窒化シリコン膜により構成されるカバー絶縁膜を形成するが、その詳細は省略する。
【０１０５】
以上の実施形態によれば、第１層間絶縁膜８に形成される第４，第５のコンタクトホール８ｂ，８ｃ内に埋め込まれる第４，第５の導電性プラグ１４ｂ，１４ｃの上端部を第１層間絶縁膜８から上にはみ出させ、第４，第５の導電性プラグ１４ｂ，１４ｃのうち第１層間絶縁膜８から出ている部分をストッパー膜１３及び下部電極用導電膜１５からなる下部電極１５ａ，１５ｂで包むように接続している。
【０１０６】
従って、第４，第５の導電性プラグ１４ｂ，１４ｃと下部電極１５ａ，１５ｂの接続面積が従来よりも大きくなりそれらのコンタクトが良好になる。しかも、第４，第５の導電性プラグ１４ｂ，１４ｃの上端部は第４，第５のコンタクトホール８ｂ，８ｃよりも上の位置にあるがその上端部は第１層間絶縁膜８の上で下部電極１５ａ，１５ｂに囲まれているので、キャパシタＱ1 ，Ｑ2 形成時やその後に行われる酸素雰囲気中でのアニールにより第４，第５の導電性プラグ１４ｂ，１４ｃが酸化されない。
【０１０７】
また、ストッパー膜１３と第１層間絶縁膜８及びカバー絶縁膜７に形成した第４，第５のコンタクトホール８ｂ，８ｃ内と金属製のストッパー膜１３上にタングステン膜１２ｂ及びグルー膜１２ａを形成した後に、タングステン膜１２ｂ及びグルー膜１２ａをストッパー膜１３の上から研磨により除去して第４，第５のコンタクトホール８ｂ，８ｃ内に第４，第５の導電性プラグ１４ｂ，１４ｃとして残す場合に、第４，第５の導電性プラグ１４ｂ，１４ｃの周囲に存在する金属製のストパー膜１３は、酸化シリコン等の絶縁膜に比べて研磨され難いので、エロージョンやリセスが発生し難くなり研磨面の平坦性が従来よりも向上する。
【０１０８】
これにより、第４，第５の導電性プラグ１４ｂ，１４ｃとストパー膜１３の上に形成される下部電極用導電膜１５が従来よりも平坦になって、下部電極用導電膜１５の上に形成される強誘電体膜１６の結晶性が従来よりも向上する。
【０１０９】
また、第４，第５の導電性プラグ１４ｂ，１４ｃの形成のための研磨の最終段階でストッパー膜１３と導電性プラグ１４ｂ，１４ｃとの平坦化が同時に行われるので、従来よりも増加する工程は主にストッパー膜１３の形成工程が増える程度であり、ストッパー膜１３はハードマスク１８を用いてエッチングされるるので、新たな位置合わせ工程が増えず、これにより位置合わせマージンが減るので、微細化に有利である。
【０１１０】
なお、上記したキャパシタとその下の導電性プラグをＦｅＲＡＭ以外のメモリに用いる場合に、強誘電体膜の代わりに高誘電体膜を使用してもよい。
【０１１１】
【発明の効果】
以上述べたように 本発明に関連する半導体装置によれば、半導体基板上の絶縁膜に形成されるホール内に埋め込まれる導電性プラグの上端部を絶縁膜から上にはみ出させ、その導電性プラグのうち絶縁膜から出ている部分をキャパシタ下部電極で包むように接続したので、導電性プラグとキャパシタ下部電極の接続面積を増やしてそれらのコンタクトを良好にすることができる。しかも、導電性プラグの上端部は絶縁膜の上でキャパシタ下部電極に囲まれているので、キャパシタ形成時又はその後に行われる酸素雰囲気中でのアニールにより導電性プラグが酸化されることが防止される。
【０１１２】
また、本発明の半導体装置の製造方法によれば、金属又は導電性金属酸化物からなるストッパー膜を絶縁膜上に形成した後に、ストッパー膜と絶縁膜にホールを形成し、ホール内とストッパー膜上にプラグ用導電膜を形成し、プラグ用導電膜をストッパー膜の上から研磨により除去してホール内に残すことによりコンタクトホール内に導電性プラグを形成し、導電性プラグ及びストッパー膜の上に下部電極用導電膜、誘電体膜、上部電極用導電膜を順に形成し、その後に、絶縁膜上のストッパー膜、下部電極用導電膜、誘電体膜及び上部電極用導電膜をパターニングしてキャパシタを形成するようにしたので、導電性プラグの周囲に存在するストパー膜は、酸化シリコン等の絶縁膜に比べて研磨され難く、導電性プラグの周辺にエロージョンやリセスが生じ難くなり、研磨面の平坦性を向上することができる。
【０１１３】
また、導電性プラグの形成のための研磨の最終段階でストッパー膜上面と導電性プラグ上面との平坦化を同時に行われるので、従来よりも増加する工程は主にストッパー膜の形成工程が増える程度であり、ループットの大幅の低下や歩留まりの低下を避けらることができる。
【図面の簡単な説明】
【図１】図１(a) 〜(c) は、従来技術に係る半導体装置の製造工程の一例を示す断面図である。
【図２】図２(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図３】図３(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図４】図４(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図５】図５(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図６】図６(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図７】図７(a),(b) は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図８】図８は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図９】図９は、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その８）である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４ａ〜４ｃ…ゲート電極、５ａ〜５ｅ…不純物拡散領域、６…サイドウォールスペーサ、７…カバー絶縁膜、８…第１層間絶縁膜、９ａ…グルー膜、９ｂ…タングステン膜、１０ａ，１０ｄ，１０ｅ…導電性プラグ、１１ａ…酸化防止絶縁膜膜、１１ｂ…下地絶縁膜、１２ａ…グルー膜、１２ｂ…タングステン膜、１３…ストッパー膜、１４ｂ，１４ｃ…導電性プラグ、１５…下地電極用導電膜、１６…強誘電体膜、１７…上部電極用導電膜、１８…ハードマスク、１９…キャパシタ保護膜、２０…第２層間絶縁膜、２１ａ，２１ｄ，２１ｅ…コンタクトホール、２２ａ…グルー膜、２２ｂ…タングステン膜、２３ａ，２３ｄ，２３ｅ…導電性プラグ、２４…酸化防止膜、２５ａ，２５ｂ…ホール、２６ｂ，２６ｃ，２６ｄ，２６ｅ…金属配線、２６ａ…導電性パッド、２７…層間絶縁膜、２８ａ，２８ｂ…ホール、２９ａ，２９ｂ…導電性プラグ、Ｑ1 ，Ｑ2 …キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004053307.tif 000008
【図７】
0004053307.tif 000009
【図８】
0004053307.tif 000010
【図９】
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