(57)【特許請求の範囲】
【請求項１】
画像形成ユニット（１５）を備えた印刷機のためのパターン生成装置であって、該パターン生成装置は、生画像データからパターンデータを発生させる少なくとも１つのパターンプロセッサ（５）と該パターンデータのための記憶装置（７）とを有しており、生画像データはそれぞれ１つの印刷インキに相応している、複数の部分画像に分解される形式のものにおいて、
前記記憶装置はランダムアクセスのパターンメモリ（７）により構成されており、
前記記憶装置（７）および前記パターンプロセッサ（５）は第１のプラグインインタフェースカード（１７）に配置されており、かつ
前記分解された生画像データは前記パターンプロセッサ（５）においてパターンデータに処理されかつ該分解された生画像データから生成されたパターンデータは列ごとに前記パターンプロセッサ（５）に格納される
ことを特徴とする、印刷機のためのパターン生成装置。
【請求項２】
ＤＭＡコントローラ（９）が設けられており、該コントローラはパターンメモリ（７）から画像形成ユニット（１３）へのパターンデータの伝送を制御する、請求項１記載のパターン生成装置。
【請求項３】
前記ＤＭＡコントローラ（９）の出力はバッファメモリ（１１）によりバッファリングされる、請求項３記載のパターン生成装置。
【請求項４】
ＤＭＡコントローラ（９）とバッファメモリ（１１）は第２のプラグインインタフェースカード（１９）上に配置されている、請求項３記載のパターン生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像形成ユニットを備えた印刷機のためのパターン生成装置であって、該パターン生成装置は、生画像データからパターンデータを発生させる少なくとも１つのパターンプロセッサと該パターンデータのための記憶装置とを有しており、ここで生画像データはそれぞれ１つの印刷インキに相応している、複数の部分画像に分解される形式のものに関する。
【０００２】
【従来の技術】
この種の装置はたとえば DE 195 06 425 によって知られている。パターンデータはネットワークを介して印刷機につなげられているパターンデータ発生器（ＲＩＰ）もしくはパターンプロセッサによって発せられ、ネットワークを介して画像形成ユニットへダイレクトに供給されるかまたは印刷機内の大容量記憶装置にコピー（ダウンロード）され、ローカルで後続処理される。この場合、パターンデータは生データから形成され、シーケンシャルなアクセスにより大容量記憶装置に書き込まれる。このため画像形成ユニットにおいて使用するために、やはりシーケンシャルなかたちでしかパターンデータを再び読み出せない。その際、パターンの記憶、画像形成電子装置へ出力するためのパターンデータの伝送ならびに準備処理のためには、必要とされる速度でデータを確実に供給する目的で大容量かつ高速な媒体と高い計算能力が必要とされる。それゆえこれまで知られている解決策は高価である。
【０００３】
大容量記憶装置としてたとえばＲＡＩＤコントローラが用いられ、これによれば複数の高速なハードディスクが並列で駆動され、それによってパターンデータの記憶および読み出し時のデータスループットが改善される。この場合、記憶が行われた後ではじめて、もしくは伝送が行われた後ではじめて、パターンデータの処理を開始することができる。パターンデータは行ごとに生成され行ごとに大容量記憶装置に書き込まれ、画像形成前に列ごとにもしくは FastScan 方向で再び読み出される。その理由は、公知の画像形成システムは例外なく列指向で動作するからである。その際、読み出しはデータの行ごとの書き込みよりもかなり長くかかる。なぜならば、記憶媒体の読み出しポインタを絶えず新たにポジショニングしなければならないからである。このためパターン記憶装置へのシーケンシャルなアクセスにより、パターンデータから画像形成電子装置に適合したフォーマットへただちに変換することができなくなる。
【０００４】
しかも従来技術において欠点となっているのは、処理の行われる場所へのデータの転送に必要とされる時間に対しデータ伝送に使われるネットワークの帯域幅が影響を及ぼすことである。しかしながらデータ伝送用の高速ネットワークは高価であり、専用の配線が必要とされる。
【０００５】
さらに従来技術による欠点を挙げると、画像形成ユニットに対するパターンデータジェネレータ（ＲＩＰ）のインタフェースは画像形成ユニットの動作形態に強く依存している。公知であるのは、ソフトウェアによりパターンデータを準備処理して、画像形成電子装置の必要とする物理的な列指向のフォーマットにすることである。その後、ソフトウェアによりパターンデータがダイレクトに出力コンポーネント（ＦＩＦＯ）に書き込まれるようにして、画像形成電子装置への出力が行われる。ソフトウェアはこのプロセスを、画像形成が終了するまで画像形成ユニットの各出力ごとおよび各列ごとに実行しなければならない。このためソフトウェアは上述のように、画像形成電子装置の必要とするデータの順序が得られるようパターンデータをソートしなおさなければならない。このようなソートは手間がかかるし、使用される出力チャネル（たとえばレーザダイオード）の個数とチャネルもしくは画像形成ヘッドの物理的な動きに殊に左右される。画像形成中、パターンプロセッサにおいてデータ伝送を担当するＣＰＵは、高いデータスループット、次のデータのポジションのひっきりなしの計算ならびにバッファステータスの監視に起因して能力ぎりぎりまで大きく負担がかかり、速度が高いにもかかわらず並行して実行される別のタスクについて制約されるかたちでしか利用できない。また、データ伝送中のデータの欠落を避けることができるよう、出力バッファ（ＦＩＦＯ）もそれ相応に大きくなければならない。
【０００６】
さらに EP 0 566 696 B1 により画像形成装置が知られており、この場合、回転可能なシリンダの上に印刷面が配置されている。まずはじめにディジタル形式の画像情報がたとえば磁気ディスクを介して装置のコンピュータに引き渡され、さらにそこから後置接続された制御ユニットへ転送される。印刷面における相前後する印刷ポイント間の周囲間隔を変更できるようにする目的で、パターンデータのための補正データがランダムアクセスメモリ（ＲＡＭ）に格納されている。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、冒頭で述べた形式のパターン生成装置において、簡単なコンポーネントで高い動作速度を実現できるようにすることにある。
【０００８】
【課題を解決するための手段】
本発明によればこの課題は、冒頭に述べた形式の装置において、記憶装置はランダムアクセスのパターンメモリにより構成されており、記憶装置および前記パターンプロセッサは第１のプラグインインタフェースカードに配置されており、かつ分解された生画像データは前記パターンプロセッサにおいてパターンデータに処理されかつ該分解された生画像データから生成されたパターンデータは列ごとに前記パターンプロセッサに格納されることにより解決される。
【０００９】
【発明の実施の形態】
本発明によれば従来技術が拡張されて、生成されたパターンデータをランダムアクセスのパターンメモリに格納し、それによって画像形成電子装置による後続のデータ準備処理を不要とした。パターンデータは行ごとに生成され、すでに９０゜だけ回転させられて Fastscanフォーマットで列ごとに格納される。ランダムアクセスが行われるため、書き込み／読み出しポインタのポジショニングは不要である。この場合、データの付加的な準備処理なくパターンプロセス終了後ただちに画像形成を行うことができる。その際、記憶装置として用いられるハードディスクでは一般的であるような機械的可動部材やＲＡＩＤコントローラなどのような高価な専用コンポーネントあるいはデータ伝送用の非常に高速なネットワークを省くことができる。
【００１０】
有利には、パターン生成装置がＤＭＡコントローラをもつように構成することができ、これによってパターンメモリから画像形成ユニットへのパターンデータの伝送が制御される。パターンプロセスのＣＰＵの代わりにＤＭＡコントローラによりパターンデータの伝送が行われることで数多くの利点が得られる。一方では、画像形成におけるパターンプロセッサのＣＰＵの負荷は本発明によれば僅かであり、その理由は、手間のかかる計算が不要であり、ＣＰＵとは無関係にＤＭＡコントローラによりバックグラウンドで伝送が実行されるからである。他方、システムのフレキシビリティも高まり、その理由は、画像形成ユニットもしくはレーザダイオードのチャネルの個数ならびに画像形成ヘッドの動作が画像形成ソフトウェアに対し僅かな作用しか及ぼさないからであり、つまり本発明によればパターンメモリにおけるパターンデータ準備処理プロセスとは無関係だからである。つまり画像形成電子装置を、ソフトウェアを変更する必要なく他のタイプに置き換えることができる。ＤＭＡ制御されるデータ伝送の速度はＣＰＵ制御される伝送よりも高く、これによりいっそう高いデータレートを達成できる。その結果として待ち時間が低くなることから、出力バッファ（ＦＩＦＯ）のサイズをそれに応じて小さくすることができる。
【００１１】
パターン生成装置を簡単にしそのフレキシビリティをさらに拡大する目的で、パターンメモリとパターンプロセッサＣＰＵが第１のプラグインインタフェースカード上に配置されており、ＤＭＡコントローラとバッファメモリが第２のプラグインインタフェースカード上に配置されており、それらは標準バスを介して互いに接続可能である。
【００１２】
次に、図面を参照しながら本発明によるパターン生成装置ならびにパターンデータ処理方法の実施例について説明する。
【００１３】
【実施例】
図１に示されているパターン発生装置は前処理ユニット１を有しており、これはネットワーク３を介してパターンデータ処理用のパターンプロセッサ５（ＲＩＰ）と接続されている。さらにパターン発生装置は、パターンデータ用のランダムアクセスパターンメモリ（ＲＡＭ）７と、バッファメモリ１１へのパターンデータの出力を制御するＤＭＡコントローラ９を有している。バッファメモリ１１は、多数のレーザダイオード１５をもつ画像形成ユニットの画像電子装置１３と接続されている。この場合、パターンプロセッサ５とそのＣＰＵならびにＲＡＭパターンメモリ７は第１のプラグインインタフェースカード１７上に配置されており、標準バスたとえば CompactPCI または VMEシステムを介して第２のプラグインインタフェースカード１９と接続されている。この第２のプラグインインタフェースカード１９上にはＤＭＡコントローラ９、バッファメモリ１１および場合によっては画像形成電子装置１３もしくはレーザ制御装置が配置されている。
【００１４】
前処理ユニット１は、たとえばＰＤＦフォーマットなど慣用の電子フォーマットで記録された生画像データを処理する。前処理ユニット１は、印刷すべき画像の各点ごとに種々の印刷インキの階調値を指定するそれらの生画像データを換算する。これにより生画像データは、それぞれ１つの印刷インキに対応する複数の部分画像に分解される。さらにたとえば、印刷中に使用すべきインキや印刷材料ならびに刷版材料についての情報も考慮される。前処理ユニット１は、較正データセットに基づきまえもって較正されたデータリストを、ネットワーク３を介して複数のパターンプロセッサ５のうちの１つへそれぞれ転送する。これらのパターンプロセッサはそれぞれ、部分画像パターンデータの出力のため多数のレーザダイオード１５から成る画像形成ユニットに固定的に対応づけられている。択一的に、画像形成ユニット１５のためにただ１つのパターンプロセッサ５を設けるように構成してもよいが、その場合にはデータ伝送はそれ相応にゆっくりになる（簡単にするため図１ではそのように描かれている）。
【００１５】
第１のプラグインインタフェースカード１７上にはパターンプロセッサもしくはＣＰＵ５のほかに、たとえば２００ＭＢｙｔｅのサイズをもつパターンメモリ７が配置されている。パターンデータはまずはじめ生データとして行ごとに（Ｚ１．．Ｚｍ）生成され前処理ユニット１へ引き渡されて処理され、ついでパターンプロセッサ５により引き続き処理されてパターンデータが形成され、その後、列ごとに（Ｓ１．．Ｓｎ）FastScanフォーマットでパターンメモリ７に格納される（図２）。列データは列ごとの格納によりすでに順次連続するアドレスで配置されており、それにより非常に高速に画像形成電子装置１３または外部のハードウェアにより読み出して出力することができる。画像電子装置１３によりパターンデータをさらに準備処理する必要はない。これにより列ごとにのパターンデータの配向を前提とする画像形成を、パターンプロセス終了後ただちに行うことができる。つまり本発明によれば生成されるパターンデータはそのままＲＡＭパターンメモリ７において形成され、また、そこにそのままおかれる。この場合、パターンプロセッサ５から画像形成ユニットを備えた印刷機へパターンデータをダウンロードするステップが省かれる。ダイオード１５もしくは相応のバッファメモリ１１に対するデータ流を、パターンメモリ７からそのままに発生させることができる。パターンプロセッサはすでに生成されたすべてのパターンデータをダイレクトにアクセスすることができ、それらをシーケンシャルに媒体に書き込む必要がないので、任意の出力フォーマットを簡単に形成することができる。パターンデータ発生直後に画像形成を行うことができ、最高速度は使用されている画像形成電子装置１３によって制約される。
【００１６】
中間段階またはパターンプロセッサ（ＲＩＰ）から画像形成ユニット１５への変換なくパターンデータがダイレクトに流れることから、第１のプラグインインタフェースカード１７を任意の印刷機における汎用ユニットとして組み込むことができる。また、９０゜回転させたデータフォーマットや高速ＲＡＭパターンメモリ７へのランダムアクセスにより、手間をかけてフォーマットを変更することなく様々な画像形成ユニットとつなぐことができる。
【００１７】
図１または図３による装置の場合、画像形成ユニットの各チャネルもしくは各レーザダイオード１５は、必要とされるパターンデータをバッファメモリ１１（ＦＩＦＯ）を介してＲＡＭパターンメモリ７からダイレクトに読み出す。これはパターンプロセッサ５のＣＰＵの最低限の負荷で、それ自体公知のダイレクトメモリアクセス（Direct Memory Access）により行われる。パターンデータはＤＭＡコントローラ９によりパターンメモリ７から読み出され、そのまま画像形成ユニットにおけるレーザダイオード１５の対応するバッファメモリ１１に書き込まれる。このためには、そのチャネル１５のためのパターンデータが順次連続するアドレスでパターンメモリ７内に存在していなければならない（図２）。第２のプラグインインタフェースカード１９はたとえば２つの８チャネルＤＭＡコントローラ９と、１６１Ｋｂｙｔｅ*８のＦＩＦＯ１１と、シーケンスカウンタのための相応のロジックもしくは画像形成電子装置１３を有している。画像形成開始にあたりパターンプロセッサ５のＣＰＵは列データの開始アドレスとそのサイズつまりＤＭＡコントローラ９のレジスタに伝送すべきデータの量（列の長さ）をプログラミングし、アドレスバスとデータバスをＤＭＡコントローラ９に引き渡し、シーケンスをスタートさせる。ＤＭＡコントローラ９は完全な列データを自主的に読み出し、それをバッファメモリ１１へ転送する。この場合、コントローラ９は、パターンメモリ７からソースデータを読み出すためにメモリ読み出しサイクルを発生させ、メモリ読み出しプロセス終了時にバッファメモリ１１に対し次のデータを受け取れることを通報する。その際にＤＭＡコントローラ９は自動的に目下の状態つまりバッファメモリ１１の充填状態を考慮し、バッファがいっぱいであれば短期間、データ伝送を中止し、バッファが再びパターンデータを受け取れるようになれば伝送を続ける。パターンプロセッサ５のＣＰＵは伝送終了後に割り込みにより通知され、次の列のための次の伝送を始めることができる（図４、図５）。ＣＰＵ５はデータ伝送の終了を待ち、その期間は別の動作を実行する。その後、ＣＰＵは次のデータの伝送つまり列の伝送を開始する。このことにより、パターンプロセッサ５のＣＰＵにかかる負担をごく僅かにして最高の性能でデータ伝送が実現される。
【図面の簡単な説明】
【図１】パターン生成装置のブロック図である。
【図２】ＲＡＭパターンメモリに格納されたパターンデータを示す図である。
【図３】パターンデータ読み出しのために重要なコンポーネントのブロック図である。
【図４】データ伝送の基本的な流れを示すフローチャートである。
【図５】ＤＭＡコントローラにより制御されるデータ伝送の流れを示すフローチャートである。
【符号の説明】
１  前処理ユニット
３  ネットワーク
５  パターンプロセッサ（ＲＩＰ）
７  パターンメモリ（ＲＡＭ）
９  ＤＭＡコントローラ
１１  バッファメモリ（ＦＩＦＯ）
１３  画像形成電子装置
１５  レーザダイオード
１７  第１のプラグインインタフェースカード
１９  第２のプラグインインタフェースカード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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