(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタと、このトランジスタを覆う層間絶縁膜と、この層間絶縁膜に形成され、前記トランジスタのソース又はドレインの一方に接続するビット線コンタクトと、前記層間絶縁膜に形成され前記トランジスタのソース又はドレインの他方に接続する蓄積電極コンタクトと、前記ビット線コンタクト上に形成されたビット線コンタクトプラグと、前記蓄積電極コンタクト上に形成された蓄積電極コンタクトプラグと、前記ビット線コンタクトプラグに接続するビット線と、前記蓄積電極コンタクトプラグに接続するキャパシタの蓄積電極とを具備してなり、
前記蓄積電極コンタクトプラグは、前記蓄積電極コンタクト上に形成された第１のバリアメタルと、この第１のバリアメタル上に形成された第１の金属電極材とを具備し、前記第１のバリアメタルは前記第１の金属電極材の底面のみに形成され、
前記第１の金属電極材の周囲に第１の側壁絶縁膜が形成され、前記蓄積電極コンタクトプラグの上面は、前記第１の側壁絶縁膜の上面より高いことを特徴とする半導体記憶装置。
【請求項２】
前記蓄積電極及び前記層間絶縁膜を覆うキャパシタ絶縁膜が形成され、前記キャパシタ絶縁膜上にプレート電極が形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ビット線コンタクトプラグは、前記ビット線コンタクト上に形成された第２のバリアメタルと、この第２のバリアメタル上に形成された第２の金属電極材とを具備していることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記層間絶縁膜は、前記コンタクトホールが形成された第１の層間絶縁膜と、前記蓄積電極コンタクトプラグと同じ層に形成された第２の層間絶縁膜とを具備し、前記第２の金属電極材の周囲に第２の側壁絶縁膜が形成されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆う第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜に前記トランジスタのソース及びドレインに接続するコンタクトを形成する工程と、
第１の層間絶縁膜上にバリアメタル及び金属電極材を順次堆積する工程と、
前記バリアメタル及び金属電極材をパターニングし、前記トランジスタのソース又はドレインの一方に前記コンタクトを介して電気的接続するビット線コンタクトプラグと、前記トランジスタのソース又はドレインの他方に前記コンタクトを介して電気的接続する蓄積電極コンタクトプラグとを形成する工程と、
前記ビット線コンタクトプラグ及び前記蓄積電極コンタクトプラグのそれぞれの側面に側壁絶縁膜を形成する工程と、
第１の層間絶縁膜上に、前記ビット線コンタクトプラグ及び前記蓄積電極コンタクトプラグとを絶縁分離する第２の層間絶縁膜を形成する工程と、
第２の層間絶縁膜に前記ビット線コンタクトプラグに接続する溝を形成する工程と、
前記溝内にビット線を埋込形成する工程と、
前記ビット線の表面に絶縁材を形成する工程と、
第２の層間絶縁膜上に前記蓄積電極コンタクトプラグに接続する蓄積電極を形成する工程と、
前記蓄積電極の表面を覆う誘電体膜を形成する工程と、
前記誘電体膜の表面を覆う上部電極を形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタとキャパシタとからなる半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴い、最小加工寸法の微細化と共にメモリセル面積の微細化は進む一方である。それにつれて、メモリセルにおけるキャパシタ面積は非常に小さくなってきている。メモリセル面積が小さくなるとキャパシタ容量（蓄積容量Ｃｓ）も小さくなってしまうが、キャパシタ容量はセンス感度、ソフトエラー、回路ノイズ等の点から一定値以上の値が必要である。これを解決する方法として、キャパシタを３次元的に形成して小さなセル面積でキャパシタ表面積をできるだけ大きくしてキャパシタ容量を稼ぐ方法と、キャパシタ絶縁膜に誘電率が高い絶縁膜（いわゆる高誘電体膜）を用いる方法との二つの方法が検討されている。
【０００３】
０．１５μｍ以下のデザインルールの世代（５１２ＭビットＤＲＡＭ世代相当以降）になってくると、複雑な３次元形状をした蓄積（ＳＮ：Storage Node）電極の加工は、微細な加工を必要するのでだんだんと難しくなってきている。そこで、キャパシタ容量を稼ぐ方法として、キャパシタの３次元化を図ると共に、キャパシタ絶縁膜に誘電率の高い絶縁膜を用いることが非常に重要になってきている。
【０００４】
誘電率が高い絶縁膜として代表的なものに（Ｂａ，Ｓｒ）ＴｉＯ3 （以下ＢＳＴ膜）がある。ＢＳＴ膜を用いる場合、蓄積電極にはＢＳＴ膜の成膜途中で酸素雰囲気を用いるので工程途中で酸化されても導電性を示すＲｕ膜（ＲｕＯ2 膜は導電性）、又はＲｕＯ2 膜／Ｒｕ膜の積層膜を用いる検討が行われている（１９９５年IDEM Technical Digest, S.Yamamichi等、p.119-p.122）。
【０００５】
ＲｕＯ2 膜／Ｒｕ膜の積層膜を蓄積電極としたスタック型ＤＲＡＭのキャパシタ構造の構成について図１５を用いて説明する。先ず、ｐ型Ｓｉ基板１１上に素子分離層１２を形成した後、トランジスタのゲート酸化膜１３、メモリセル部ではワード線となるゲート電極１４、ゲートキャップ層１５，ソース／ドレイン拡散層１６，シリコン窒化膜１７を形成し、第１の層間絶縁膜１５１を堆積して平坦化した後、蓄積電極コンタクトとビット線コンタクトの領域にポリシリコンからなるプラグ１９，２０を埋め込み形成する。その後、第２の層間絶縁膜１５２を形成した後、第２の層間絶縁膜１５２上にビット線（ＢＬ）コンタクトプラグ１５３を介してプラグ１９に接続するビット線１５４を形成する。その後さらに第３の層間絶縁膜１５５を堆積した後、表面の平坦化、蓄積電極（ＳＮ）コンタクトホールの開口を行い、ｎ- 型ポリシリコンの蓄積電極コンタクトプラグ１５６を埋込形成する。そして、蓄積電極材を成膜した後、レジスト膜を用いた通常のリソグラフィ法とＲＩＥ法を用いて電極材のパターニングを行い、蓄積電極２９を形成する。レジスト膜を除去した後にＢＳＴ膜などの高誘電率体からなるキャパシタ絶縁膜３１を成膜し、さらにプレート電極３２を形成する。
【０００６】
このようなメモリセル構造においては、ＢＬコンタクトプラグとＳＮコンタクトプラグは別々に形成されている、このような場合、最小デザインルールで配置されているビット線の間にＳＮコンタクトプラグを配置するために、ＳＮコンタクトプラグの大きさが小さくなってしまい、抵抗が極端に大きくなり、書き込み、読み出し速度が不安定になってメモリセル動作に影響を与える事が懸念されている。
【０００７】
【発明が解決しようとする課題】
上述したように、ＳＮコンタクトプラグの抵抗が増大し、書き込み、読み出し速度が不安定になってメモリセル動作に影響を与える事が懸念されてという問題があった。
【０００８】
本発明の目的は、ＳＮコンタクトプラグの高抵抗化を防止し、書き込み、読み出し速度の安定化を図り得る半導体記憶装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００１０】
本発明の半導体記憶装置は、半導体基板上に形成されたトランジスタと、このトランジスタを覆う層間絶縁膜と、この層間絶縁膜に形成され、前記トランジスタのソース又はドレインの一方に接続するビット線コンタクトと、前記層間絶縁膜に形成され前記トランジスタのソース又はドレインの他方に接続する蓄積電極コンタクトと、前記ビット線コンタクト上に形成されたビット線コンタクトプラグと、前記蓄積電極コンタクト上に形成された蓄積電極コンタクトプラグと、前記ビット線コンタクトプラグに接続するビット線と、前記蓄積電極コンタクトプラグに接続するキャパシタの蓄積電極とを具備してなり、前記蓄積電極コンタクトプラグは、前記蓄積電極コンタクト上に形成された第１のバリアメタルと、この第１のバリアメタル上に形成された第１の金属電極材とを具備し、前記第１のバリアメタルは前記第１の金属電極材の底面のみに形成され、前記第１の金属電極材の周囲に第１の側壁絶縁膜が形成され、前記蓄積電極コンタクトプラグの上面は、前記第１の側壁絶縁膜の上面より高いことを特徴とする。
【００１２】
本発明の半導体記憶装置の製造方法は、半導体基板上にトランジスタを形成する工程と、前記トランジスタを覆う第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜に前記トランジスタのソース及びドレインに接続するコンタクトを形成する工程と、第１の層間絶縁膜上にバリアメタル及び金属電極材を順次堆積する工程と、前記バリアメタル及び金属電極材をパターニングし、前記トランジスタのソース又はドレインの一方に前記コンタクトを介して電気的接続するビット線コンタクトプラグと、前記トランジスタのソース又はドレインの他方に前記コンタクトを介して電気的接続する蓄積電極コンタクトプラグとを形成する工程と、前記ビット線コンタクトプラグ及び前記蓄積電極コンタクトプラグのそれぞれの側面に側壁絶縁膜を形成する工程と、第１の層間絶縁膜上に、前記ビット線コンタクトプラグ及び前記蓄積電極コンタクトプラグとを絶縁分離する第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に前記ビット線コンタクトプラグに接続する溝を形成する工程と、前記溝内にビット線を埋込形成する工程と、前記ビット線の表面に絶縁材を形成する工程と、第２の層間絶縁膜上に前記蓄積電極コンタクトプラグに接続する蓄積電極を形成する工程と、前記蓄積電極の表面を覆う誘電体膜を形成する工程と、前記誘電体膜の表面を覆う上部電極を形成することを特徴とする。
【００１３】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００１４】
本発明の半導体記憶装置及び半導体記憶装置の製造方法によれば、高抵抗であるＳＮコンタクトプラグのバリアメタル材をメタルプラグ材の底面のみに自己整合的に形成されるので工程の簡略化、プラグ抵抗の低減が実現できる。
【００１５】
また、本発明の半導体記憶装置の製造方法によれば、ビット線コンタクトとＳＮ電極コンタクトのメタルプラグを同時に形成する事により製造工程の簡略化が実現できる。
【００１６】
また、ＳＮコンタクトのメタルプラグをビット線より先に形成するため、ＳＮコンタクトの形状をビット線の加工バラツキに影響されずに形成できるため、ＳＮコンタクトのプラグを低抵抗で安定して形成できる。
【００１７】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００１８】
［第１実施形態］
図１は、本発明の第１の実施形態に係わるスタック型ＤＲＡＭのメモリセルの概略構成を示す図である。図１（ａ）はＤＲＡＭの構成を示す平面図、図１（ｂ）は同図（ａ）のＡ−Ａ’部の断面図、図１（ｃ）は同図（ａ）のＢ−Ｂ’部の断面図、図１（ｄ）は同図（ａ）のＣ−Ｃ’部の断面図である。
【００１９】
本実施形態のスタック型ＤＲＡＭは、ビット線（ＢＬ）コンタクトプラグ及び蓄積電極（ＳＮ）コンタクトプラグ構造を除いて、基本的には従来のスタック型ＤＲＡＭと同じ構造である。
【００２０】
図１に示すように、例えばｐ型のＳｉ基板１１の表面に、溝に絶縁膜が埋め込み形成された素子分離層１２が設けられている。素子分離層１２上、又はＳｉ基板１１上のゲート酸化膜１３を介して、ゲート電極（ワード線）１４が形成されている。なお、ゲート電極１４としては、単純なポリシリコン層のみや、抵抗を小さくするために、ポリシリコン層とＷＳｉ2 層とが積層されたいわゆるポリサイド構造、ポリシリコン層とＷ膜との積層構造を用いることが可能である。
【００２１】
ゲート電極１４上にシリコン窒化膜からなるゲートキャップ層１５が形成されている。素子領域のＳｉ基板１１の表面に、ゲート電極１４を挟むように、ソース／ドレイン拡散層１６が形成されている。ゲート電極１４及びゲートキャップ層１５の積層構造の表面を覆うシリコン窒化膜１７が形成されている。全面を覆うように、表面が平坦化された第１のＢＰＳＧ膜１８が形成されている。
【００２２】
シリコン窒化膜１７と第１のＢＰＳＧ膜１８とから側壁が構成されたコンタクトホールに、ポリシリコンからなるビット線（ＢＬ）コンタクト１９，及び蓄積電極（ＳＮ）コンタクト２０が埋め込み形成されている。なお、コンタクト１９，２０及び第１のＢＰＳＧ膜の表面は平坦化され、高さが同一である。
【００２３】
ＢＬコンタクト１９上に、ＢＬコンタクトプラグ２１が形成されている。ＳＮコンタクト２０上に、ＳＮコンタクトプラグ２２が形成されている。ＢＬコンタクトプラグ２１及びＳＮコンタクトプラグ２２は、バリアメタルとしてのＴｉＮ層２３上にＴｉ層２４が積層された構造である。なお、Ｔｉ層の変わりにＷ層を用いることも可能である。ＢＬコンタクトプラグ２１及びＳＮコンタクトプラグ２２の側面にシリコン窒化膜（Ｓｉ3Ｎ4）２５が形成されている。
【００２４】
全面を覆う第２のＢＰＳＧ膜２６が形成されている。第２のＢＰＳＧ膜２６に形成されたＢＬコンタクトプラグ２１に接続する溝にビット線２７及びシリコン窒化膜２８が積層されている。
【００２５】
第２のＢＰＳＧ膜上にＳＮコンタクトプラグ２２に接続する蓄積電極２９が形成されている。第２のＢＰＳＧ膜２６上の蓄積電極２９が形成されていない領域にシリコン窒化膜３０が形成されている。蓄積電極２９の表面を覆う（Ｂａ，Ｓｒ）ＴｉＯ3 膜３１が形成されている。そして、全面にプレート電極３２が形成されている。
【００２６】
本実施形態のＤＲＡＭによれば、高抵抗であるＳＮコンタクトプラグのバリアメタル材をメタルプラグ材の底面のみに自己整合的に形成できるので工程の簡略化、プラグ抵抗の低減が実現できる。
【００２７】
次に、図１に示したＤＲＡＭメモリセルの製造方法について説明する。図２〜図１４は、本発明の第１の実施形態に係わるスタック型ＤＲＡＭのメモリセルの製造工程を示す工程図である。なお、図２〜図１３において、各図の（ａ），（ｂ），（ｃ），（ｄ）は、図１の（ａ），（ｂ），（ｃ），（ｄ）に対応した部位を示す図である。ここでは、メモリセルにＮチャネルＭＯＳトランジスタを用いた場合について説明するが、ＰチャネルＭＯＳトランジスタを用いた場合も同様である。
【００２８】
先ず、図２に示すように、例えば不純物濃度５×１０15ｃｍ-3程度の（１００）面のｐ型シリコン基板１１又はＮ型シリコン基板の表面に、ｎチャネルトランジスタ形成領域にはｐウェル、またｐチャネルトランジスタ形成領域にはｎウェルを形成する（不図示）。次いで、例えば反応性イオンエッチング（ＲＩＥ）を用いて、素子領域以外の領域のＳｉ基板１１に深さ０．２μｍ程度の溝を掘りこんだ後に、溝に絶縁膜を埋め込み、いわゆるＳＴＩ（Shallow Trench Isolation）技術を用いた素子分離層１２を形成する。
【００２９】
次いで、トランジスタのゲート絶縁膜として厚さ６０ｎｍ程度のゲート酸化膜１３を形成する。メモリセル部ではワード線となるゲート電極材１４を堆積する。なお、本実施形態では説明を省いたが、抵抗を小さくするためにいわゆるポリサイド構造（例えばポリＳｉ膜とＷＳｉ2 膜の多層膜。それぞれ５０ｍｍ程度の膜厚）を用いても良いし、他の構造、例えば、単純なポリＳｉ層のみやポリＳｉ層とＷ膜を用いた積層膜構造でもよい。
【００３０】
次いで、ゲート電極材１４上に、後工程の自己整合工程時のエッチングストッパ層となるシリコン窒化膜（Ｓｉ3Ｎ4）からなるゲートキャップ層１５を形成する。その後、ゲートキャップ層１５上のゲート電極の形成領域に、図示されないレジスト膜を形成し、続いてこのレジスト膜をマスクに用いてゲートキャップ層１５を加工してレジスト膜を除去する。そして、ゲートキャップ層１５をマスクとして、ゲート電極材１４をパターニングすることによって、メモリセル部ではワード線となるゲート電極１４を形成する。
【００３１】
次いで、ゲート電極１４と後に形成される低濃度の不純物拡散層（ソース／ドレイン拡散層）との耐圧を向上させるために、例えば酸素雰囲気中で１０５０℃１００秒程度のＲＴＯ（Rapid Thermal Oxidation）法による急速熱酸化を行いＳｉ基板１１の表面にいわゆる後酸化膜（不図示）を形成する。
【００３２】
図示されないレジスト膜を形成した後、このレジスト膜、ゲートキャップ層１５，ゲート電極１４をマスクとして、ソース／ドレイン拡散層１６となるｎ- 型不純物拡散層をＳｉ基板１１の所望の領域の表面に、例えばイオン注入法により形成する。
【００３３】
次に、全面に例えば膜厚２０ｎｍ程度のシリコン窒化膜（シリコン窒化膜）１７をＬＰ−ＣＶＤ法により堆積する。その後、更に全面に第１のＢＰＳＧ膜１８をＣＶＤ法で約５００ｎｍ堆積した後、第１のＢＰＳＧ膜１８の表面を例えば、ＣＭＰ（Chemical Mechanical Polish；化学的機械研磨）法を用いてゲートキャップ層１５上での第１のＢＰＳＧ膜１８の膜厚が１００ｎｍ程度になるように全面を研磨して平坦化する。このＣＭＰ法による第１のＢＰＳＧ膜１８の平坦化により、ウェハ全面がほぼ全面に渡って平坦化される。
【００３４】
なお、ここでは説明を省略したが、シリコン窒化膜１７を形成する前に、全面に例えば膜厚２０ｎｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4）をＬＰ−ＣＶＤ法により堆積した後、シリコン窒化膜に対してＲＩＥ法によるエッチングを行い、ゲート電極の側壁部に側壁絶縁膜を形成した後、レジスト膜と側壁絶縁膜及びゲート電極とをマスクにして所望の領域にイオン法入法でｎ+ （又はｐ+ ）不純物拡散層からなるソース／ドレイン拡散層を形成する事ができる。この場合、全面に再度、後にＣＭＰを行う際のストッパ膜として、例えば２０ｎｍ程度のシリコン窒化膜（シリコン窒化膜）をＬＰ−ＣＶＤ法により堆積する。
【００３５】
リソグラフィを用いて第１のＢＰＳＧ膜１８上に形成したレジスト膜をマスクに、ソース／ドレイン拡散層１６とビット線又は蓄積電極とのコンタクトをとるためのポリシリコンプラグ用のコンタクトホールを形成する。このコンタクトホールの形成には、ＢＰＳＧ膜のエッチングレートがシリコン窒化膜のエッチングレートに対し１０倍以上早い高選択比ＲＩＥを用いて、自己整合的に行う。このようにすることによって、ゲート電極１４とこの後コンタクトホールに埋め込まれるｎ+ 型ポリシリコンコンタクトとのショートを防ぐことができ、製品の歩留まりを向上させることができる。
【００３６】
レジスト膜を除去した後、全面にリン（Ｐ+ ）や砒素（Ａｓ+ ）等を不純物としてドーピングしたｎ+ 型のポリシリコン層をＬＰ−ＣＶＤ法により堆積した後、ＣＭＰ法やＲＩＥを用いたエッチバック法を用いてコンタクトホールにｎ+ 型のポリシリコンからなるビット線（ＢＬ）コンタクト１９，蓄積電極（ＳＮ）コンタクト２０を完全に埋め込み形成する。この埋め込まれたｎ+ 型のポリシリコンからなるコンタクト１９，２０は、ソース／ドレイン拡散層１６と電気的に接続されている。また、ＢＬコンタクト１９は、ｎ+ 型のＢＬ１９を素子分離層１２の上に延長して、後工程のＢＬコンタクトプラグを形成し易いような構造とする。
【００３７】
次いで、図３に示すように、まず、ＴｉＮ層２３を例えば５ｎｍ程度の膜厚、Ｔｉ層２４（又はＷ膜）を４００ｎｍ程度の膜厚、その上にシリコン窒化膜４１を例えば５０ｍｍ程度順次堆積する。
【００３８】
次いで、図４に示すように、ＢＬコンタクトプラグ形成領域とＳＮコンタクトプラグ形成領域を覆うレジスト膜４２を形成し、このレジスト膜４２をマスクにして例えばＲＩＥにより、シリコン窒化膜４１，Ｔｉ層２４，ＴｉＮ層２３を順次エッチングし、ＢＬコンタクトプラグ２１とＳＮコンタクトプラグ２２を同時に形成する、
このようにして、コンタクト１９，２０と電気的に接続するように形成されたＢＬコンタクトプラグ２１、ＳＮコンタクトプラグ２２を同時に形成する、
ここでは、コンタクトの上に形成されたメタルプラグ層の構造として、ＴｉＮ／Ｔｉの場合について述べたが、このほかの場合、例えば、ＴｉＮ／Ｗ／ＴｉＮ／Ｔｉ構造の場合でも良い。
【００３９】
次いで、図５に示すように、レジスト膜４２を除去した後、全面にシリコン窒化膜を例えば４０ｎｍ程度ＣＶＤ法を用いて堆積した後、ＲＩＥを行う事により、ＢＬ，ＳＮコンタクトプラグの側面にシリコン窒化膜２５を残置する。
【００４０】
次いで、図６に示すように、層間絶縁膜として例えば第２のＢＰＳＧ膜２６を全面にＣＶＤ法により例えば４００ｎｍ程度堆積し、ＣＭＰ法を用いてウェハ全面の平坦化を行なう。この時のプラグ２１，２２表面のシリコン窒化膜４１をＣＭＰ時のストッパ層として用いても良い。
【００４１】
次いで、図７に示すように、第２のＢＰＳＧ膜２６上にビット線が形成される領域が開口するレジスト膜４３を形成した後、第２のＢＰＳＧ膜２６に対してＲＩＥを行って、第２のＢＰＳＧ膜２６に深さ３００ｎｍ程度のライン状の第１の溝４４を形成する。
【００４２】
この時、ＢＬ，ＳＮコンタクトプラグ２１，２２の表面及び側面はシリコン窒化膜２５，４１により覆われているので、第１の溝４４を形成する場合のエッチングから保護されることになる。このように、ＢＰＳＧ膜とエッチングストッパとなるシリコン窒化膜（シリコン窒化膜）の間でエッチングレートが例えば１０程度以上異なるような高選択比ＲＩＥ法（ＢＰＳＧ膜のエッチングレートがシリコン窒化膜に比べて１０倍以上速い）を用いる事がポイントである。
【００４３】
次いで、図８に示すように、レジスト膜４３を除去した後に、再度ＢＬコンタクトプラグ領域に開口を有するレジスト膜４５を形成し、ＢＬコンタクトプラグ２１上のシリコン窒化膜４１とＢＬコンタクトプラグ２１上部側面のシリコン窒化膜２５をＲＩＥ法により除去する。この時、ＢＬコンタクトプラグ２１のＴｉ層２４の上部を多少エッチングしても良い。Ｔｉ層２４の上部をエッチングすると、後の工程で形成するビット線とＢＬコンタクトプラグ２１との接続領域におけるビット線の膜厚を厚く出来るため、ビット線の配線抵抗を低減できる。
【００４４】
次いで、図９に示すように、レジスト膜４５を除去した後に、Ｗ膜／ＴｉＮ層／Ｔｉ膜等の積層膜（図中ではＷ膜のみを表示）を層間絶縁膜中に形成した第１の溝４４を含む全面に堆積し，ＣＭＰ法などにより第１の溝４４にビット線となるＷ膜／ＴｉＮ層／Ｔｉ膜等の積層膜を埋め込み形成する、いわゆる、ＣＭＰ法を用いたダマシン工程（ｄａｍａｓｃｅｎｅ工程）を用いてビット線２７を形成する。
【００４５】
この時図示はしていないが、ビット線を埋め込み形成する前に、周辺回路部のコンタクト領域にも通常のリソグラフィ法とＲＩＥ法を用いてコンタクトホールとメモリセル部のビット線を形成する時に用いる溝をあらかじめ形成しておく。この様にすると、ビット線コンタクトとビット線部にＷ膜等をダマシン工程で埋め込み形成する場合に、周辺回路部のコンタクトにもソース／ドレイン拡散層と電気的に接続されたコンタクトプラグ（図示せず）を同時に形成することができる。
【００４６】
次いで、図１０に示すように、ビット線２７の表面を例えば７０ｍｍ程度エッチング除去し、第２の溝４７を形成する。次いで、図１１に示すように、全面にシリコン窒化膜を２００ｍｍ程度堆積し、ＣＭＰ法やＣＤＥ（Chemical Dry Etching）法等によりビット線２７上にのみシリコン窒化膜２８を選択的に埋め込み形成する。
【００４７】
次いで、図１２に示すように、例えば全面に２０ｍｍ程度の膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）３０と例えば４００ｎｍ程度の膜厚のＴＥＯＳ酸化膜４８とを順次堆積する。次に、蓄積電極の形成領域が開口となっているレジスト膜４９を形成し、ＲＩＥ法を用いて、ＴＥＯＳ酸化膜４８とシリコン窒化膜３０，ＳＮコンタクトプラグ２２の表面のシリコン窒化膜４１，２５とをエッチングしてホール５０を形成し、第２のＢＰＳＧ膜２６中に埋め込み形成されているＳＮコンタクトプラグ２２の上部表面及び上部側面の一部を露出させる。
【００４８】
この時、ＴＥＯＳ酸化膜４８、シリコン窒化膜３０のエッチング角度は、ほぼ９０度になるように注意する。このエッチングはＴＥＯＳ酸化膜４８のエッチングをシリコン窒化膜３０をストッパ層としてＲＩＥ法で行い、次にシリコン窒化膜３０及びＳＮコンタクトプラグ２２の上面及び側面のシリコン窒化膜４１，２５を選択的にエッチングするような条件に変更してエッチングを行うと第２のＢＰＳＧ膜２６やシリコン窒化膜２５を過度にオーバーエッチングすることなく蓄積電極パターンのホールを形成し、ＳＮコンタクトプラグ２２の上部表面を露出できる。この時、周辺回路部等のエッチングしたくない領域はレジスト膜（図示せず）で覆っておけばエッチングされない。
【００４９】
次いで、図１３に示すように、レジスト膜４９を除去した後、露出したＳＮコンタクトプラグ２２の上部表面及び側面上部を含む全面に蓄積電極材料として例えばペロブスカイト結晶構造を持った金属酸化膜；ＳｒＲｕＯ3 （以下ＳＲＯと記す）を例えば４００ｎｍ程度の膜厚、スパッタリング法或いはプラズマＣＶＤ法により堆積した後、例えばＣＭＰ法やエッチバック法を用いて表面を平坦化し、蓄積電極２９を埋め込み形成する。ここでは蓄積電極材料としてＳＲＯ膜の例を述べだが、この他にもＲｕ膜やＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜やそれらの積層膜などでも良い。また、各金属膜のグレインを他の金属膜、例えばＲｈやＩｒでスタッフィングしたような膜でも良い。
【００５０】
ここでは、蓄積電極パターンのホールに全面に埋め込み形成する例を述べたが、ホールの内壁に例えば４０ｎｍ程度の膜厚で薄く電極膜を形成するようにしても良い。
【００５１】
次いで、図１４に示すように、ＴＥＯＳ酸化膜４８を、例えばＮＨ4Ｆ液等のウエット・エッチング溶液を用いて選択的に除去する。この時、ウエット・エッチングは、ＴＥＯＳ酸化膜４８の下層のシリコン窒化膜３０でエッチングをストップさせる事ができる。例えば周辺回路部のようにＴＥＯＳ酸化膜４８を除去したくない領域をレジスト（図示せず）で覆ってウエット・エッチングを行っても良い。このようにすると、メモリセル部の蓄積電極表面の高さとメモリセル部以外のＴＥＯＳ酸化膜の表面の高さがそろい、蓄積電極の有無によるメモリセル領域とメモリセル領域以外の領域の段差をほぼなくす事ができる。スタック構造のＤＲＡＭ製造工程においては、段差を小さくする事が重要な工程である。
【００５２】
（Ｂａ，Ｓｒ）ＴｉＯ3 膜３１を例えばＣＶＤ法で全面に２０ｎｍ程度の膜厚になるように堆積し，さらに必要であれば（Ｂａ，Ｓｒ）ＴｉＯ3 膜の結晶化アニールを行う。さらに，ＣＶＤ法で全面に４０ｍｍ程度のＳｒＲｕＯ3 膜を堆積し、キャパシタのプレート電極（上部電極）３２を形成する。
【００５３】
更に全面にＰＬ（プレート）キャップ膜（図示せず）として例えばＴｉＮ層等を５０ｎｍ程度の膜厚例えばスパッタ法等で形成する。その後、プレート電極３２とＰＬキャップ膜を通常のリソグラフィ法とＲＩＥ法などを用いてパターニングする（図示せず）。この時、周辺回路領域等のようにプレート電極が無い領域とメモリセル領域の間に段差が発生することになる。
【００５４】
ここで、プレート電極３２としてＳＲＯ膜の代わりに、例えば、ＲｕＯ2 膜、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜等の貴金属類導電膜またはそれらの金属酸化膜、ＳＲＯ膜以外のペロブスカイト型の導電性金属酸化膜等を用いる事も可能である。さらに、全面に例えばプラズマＴＥＯＳ酸化膜などの層間絶縁膜（図示せず）を膜厚４００ｍｍ程度ＣＶＤ法で堆積し、ＣＭＰ法で再び全面が平坦になるように平坦化を行う。これにより、メモリセル部と周辺回路部等の段差をなくす事ができる。
【００５５】
この後、図示はしないが、所望の領域にコンタクト孔を開孔し、メタル配線を形成する。もし、必要ならば複数層のコンタクト、メタル配線層を形成し、パッシベーション膜を形成して、パッドコンタクトを開けてＤＲＡＭを完成させる。
【００５６】
本実施形態では、ＳＮコンタクトプラグ２２と蓄積電極２９との間にバリアメタル層を省略した例を述べたが、ＴｉＮ膜やＴｉＡｌＮ膜，ＴａＳｉＮ膜，ＷＮ膜などのバリアメタルを用いても良い。バリアメタル材料に求められる性質は、メタルプラグ材料（例えばＷ膜やＴｉＮ膜）と蓄積電極材料（ＳｒＲｕＯ3 膜やＲｕ膜等）の反応バリア性と耐酸化性である。この様な性質を満たす材料であればバリアメタルとして使用する事ができる。  この様に、ビット線コンタクト用プラグとＳＮ電極用プラグを同じ材料／構造で同時に形成する事により；
1.ビット線コンタクトとＳＮ電極コンタクトのメタルプラグを同時に形成する事により製造工程の簡略化が実現できる。
【００５７】
2.ＳＮコンタクトのメタルプラグをビット線より先に形成するため、ＳＮコンタクトの形状をビット線の加工バラツキに影響されず形成できるため、ＳＮコンタクトのプラグを低抵抗で安定して形成できる。
【００５８】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態ではキャパシタ絶縁膜として（Ｂａ，Ｓｒ）ＴｉＯ3 膜の例を述べたが、高誘電率を持つ絶縁膜であれば良いので、他の膜、例えばＴａ2Ｏ5膜、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜、ＳｒＴｉＯ3 膜、ＮＯ膜（シリコン窒化膜とＳｉＯ2 膜）等でも良い。
【００５９】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００６０】
【発明の効果】
以上説明したように本発明によれば、本発明の半導体記憶装置及び半導体記憶装置の製造方法によれば、高抵抗であるＳＮコンタクトプラグのバリアメタル材をメタルプラグ材の底面のみに自己整合的に形成されるので工程の簡略化、プラグ抵抗の低減が実現できる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図２】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図３】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図４】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図５】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図６】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図７】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図８】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図９】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図１０】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図１１】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図１２】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図１３】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図１４】図１に示すスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図１５】従来のスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【符号の説明】
１１…シリコン基板
１２…素子分離層
１３…ゲート酸化膜
１４…ゲート電極
１５…ゲートキャップ層
１６…ドレイン拡散層
１７…シリコン窒化膜
１８…第１のＢＰＳＧ膜
１９…ビット線コンタクト
２０…蓄積電極コンタクト
２１…ＢＬコンタクトプラグ
２２…ＳＮコンタクトプラグ
２３…ＴｉＮ層
２４…Ｔｉ層
２５…シリコン窒化膜
２６…第２のＢＰＳＧ膜
２７…ビット線
２８…シリコン窒化膜
２９…蓄積電極
３０…シリコン窒化膜
３１…ＢＳＴ膜
３２…プレート電極
４１…シリコン窒化膜
４２…レジスト膜
４３…レジスト膜
４４…第１の溝
４５…レジスト膜
４７…第２の溝
４８…ＴＥＯＳ酸化膜
４９…レジスト膜
５０…ホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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