(57)【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセルを含むメモリセルアレイと前記メモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、
外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、
前記内部クロック信号に同期して入力されるモード設定コマンドと外部信号とに応答して、所定の動作モードが指定されたこと示すノーマルモード信号を出力するノーマルモード設定手段と、
電源投入後に、前記内部クロック信号に同期して入力されるイニシャライズコマンドに応答してリセット信号を出力するリセット信号発生手段と、
前記内部クロック信号に同期して入力される前記モード設定コマンドとテストモード指定信号とに応答して、テストモード信号を出力すると共に、前記リセット信号を受けて、前記テストモード信号を非活性状態にするテストモード設定手段とを備える、同期型半導体記憶装置。
【請求項２】
前記イニシャライズコマンドは、対応する前記バンクを非活性状態にするプリチャージコマンドである、請求項１に記載の同期型半導体記憶装置。
【請求項３】
前記モード設定コマンドに応答して、前記テストモードが指定されたことを検出する検出手段を備え、
前記テストモード指定信号は、
第１のテストモード指定信号と、
第２のテストモード指定信号とを含み、
前記テストモード設定手段は、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第２のテストモード指定信号をラッチするラッチ手段と、
前記ラッチ手段の出力をデコードして対応する前記テストモード信号を選択的に活性化するデコード手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第１のテストモード指定信号に基づき、前記デコード手段の動作を活性状態にさせるイネーブル信号を出力する制御手段とを含み、
前記制御手段は、前記リセット信号に応答して、前記イネーブル信号を非活性状態にして、前記デコード手段の動作を非活性状態にする、請求項１に記載の同期型半導体記憶装置。
【請求項４】
前記モード設定コマンドに応答して、前記テストモードが指定されたことを検出する検出手段を備え、
前記テストモード設定手段は、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記テストモード指定信号をラッチして出力するラッチ手段と、
前記ラッチ手段の出力をデコードして対応する前記テストモード信号を選択的に活性化するデコード手段とを含み、
前記ラッチ手段は、前記リセット信号に応答して、前記ラッチした前記テストモード指定信号を非活性状態にする、請求項１に記載の同期型半導体記憶装置。
【請求項５】
前記モード設定コマンドに応答して、前記テストモードが指定されたことを検出する検出手段を備え、
前記テストモード信号に応答して動作する複数の内部回路をさらに備え、
前記テストモード設定手段は、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記テストモード指定信号に対応する前記テストモード信号を選択的に出力する選択手段と、
前記選択手段から出力される前記テストモード信号のうち、前記複数の内部回路のうちの特定の内部回路に入力される前記テストモード信号を前記リセット信号に応答してリセットして、前記特定の内部回路に出力する手段とを含む、請求項１に記載の同期型半導体記憶装置。
【請求項６】
入力パッドと、
行列状に配置される複数のメモリセルを含むメモリセルアレイと前記メモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、
外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、
前記モード設定コマンドに応答して、前記テストモードが指定されたことを検出する検出手段と、
前記内部クロック信号に同期して入力されるモード設定コマンドと外部信号とに応答して、所定の動作モードが指定されたこと示すノーマルモード信号を出力するノーマルモード設定手段と、
前記内部クロック信号に同期して入力される前記モード設定コマンドとテストモード指定信号と入力パッドの電圧とに応答して、所定のテストモードが指定されたことを示すテストモード信号を出力するテストモード設定手段とを備え、
前記テストモード指定信号は、
第１のテストモード指定信号と、
第２のテストモード指定信号とを含み、
前記テストモード設定手段は、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第２のテストモード指定信号に対応する前記テストモード信号を選択的に活性化する第１の選択手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第１のテストモード指定信号と前記入力パッドから入力される通常の入力電圧より高い電圧の信号とに基づき、前記第１の選択手段の動作をイネーブル状態にさせる第１のイネーブル信号を出力する第１の制御手段とを含む、同期型半導体記憶装置。
【請求項７】
前記テストモード設定手段は、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第２のテストモード指定信号に対応する前記テストモード信号を選択的に活性化する第２の選択手段と、
前記検出手段が前記テストモードの指定を検出したことに応答して、前記第１のテストモード指定信号に基づき、前記第２の選択手段の動作をイネーブル状態にさせる第２のイネーブル信号を出力する第２の制御手段とを含む、請求項６に記載の同期型半導体記憶装置。
【請求項８】
前記入力パッドは、複数であって、
前記第１の制御手段は、前記複数の入力パッドのそれぞれに対応して設けられ、
前記第１の選択手段は、前記第１の制御手段のそれぞれから出力されるイネーブル信号の組合せに応答して、前記第２のテストモード指定信号に基づき、対応するテストモード信号を出力する、請求項６に記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体記憶装置に関し、特に電源投入時にテストモードがリセットされることを特徴とする同期型半導体記憶装置に関するものである。
【０００２】
【従来の技術】
高速アクセスを目的として開発された同期型半導体記憶装置は、データの読出もしくは書込に必要な動作（命令）は、すべて外部から安定した周期で与えられるクロック（外部クロック信号）に同期して行なわれる。
【０００３】
ここで、従来の同期型半導体記憶装置について、図２１を用いて説明する。
図２１は、従来の同期型半導体記憶装置９０００の主要部の構成を示す概略ブロック図である。図２１に示す同期型半導体記憶装置９０００は、制御信号バッファ１０１、内部クロック発生回路１０２、アドレスバッファ１０３、モードセット設定回路１０４、アクト発生回路１０６、プリチャージ発生回路１０５、ＰＯＲ発生回路１００および複数のバンク（図２１においてはＢ０、Ｂ１、Ｂ２およびＢ３）を含む。
【０００４】
バンクＢ０、Ｂ１、Ｂ２およびＢ３は、それぞれ図示しないロウ系制御回路、ワードドライバ、メモリセルアレイ、センスアンプおよびＩＯゲートを含む。それぞれのバンクは、独立にワード線の活性化、データの読出、データの書込およびワード線の非活性化を行なうことができる。
【０００５】
図示しないメモリセルアレイは、行列状に配置された複数のメモリセルを含み、メモリセルのそれぞれは、行方向に対応して設けられたワード線と列方向に対応して設けられたビット線対との交点に接続されている。
【０００６】
制御信号バッファ１０１は、外部制御信号（外部アドレスストローブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／ＣＡＳ、外部ライトイネーブル信号／ＷＥ等）を受けて、対応する内部制御信号を出力する。以下の説明において、内部制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳ、ＺＷＥはそれぞれ、外部制御信号である外部チップセレクト信号／ＣＳ、外部ロウアドレスストローブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／ＣＡＳ、外部ライトイネーブル信号／ＷＥにそれぞれ対応する同相の内部信号とする。また、内部制御信号ＣＳ、ＲＡＳ、ＣＡＳおよびＷＥは、それぞれ内部制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳ、ＺＷＥと逆相の内部信号とする。
【０００７】
内部クロック発生回路１０２は、外部クロック信号ＥＸＴＣＬＫを取込み、内部動作を制御する内部クロック信号ＣＬＫを出力する。
【０００８】
アドレスバッファ１０３は、外部から受ける外部アドレス信号Ａを取込み、アドレス信号（以下、ＡＤＤ０、ＡＤＤ１、…、ＡＤＤ７と記す）を出力する。外部アドレス信号Ａは、行アドレス信号と列アドレス信号とが時分割的に多重化されて与えられる。さらに、アドレスバッファ１０３は図示しないバンクアドレスデコーダを備え、アドレス信号Ａをデコードして、対応するバンクを指定するバンクデコード信号を出力する。
【０００９】
アクト発生回路１０６は、外部から入力されるアクトコマンドに応答して、指定されたバンクを活性化するアクト開始信号を出力する。プリチャージ発生回路１０５は、外部から入力されるプリチャージコマンドに応答して、指定されたバンクを非活性化するプリチャージ開始信号を出力する。
【００１０】
モードセット設定回路４は、後述するように外部信号に応答して特定の動作モードまたはテストモードを設定する。これにより、カスレイテンシＣＬ、バースト長ＢＬといった種々の動作モードまたはテストモードを設定することができる。
【００１１】
ＰＯＲ発生回路１００は、電源投入後の一定期間、外部電源電圧ＥＸＴＶＤＤに基づき、パワーオンリセット信号ＺＰＯＲを出力する。モードセット設定回路４は、パワーオンリセット信号ＺＰＯＲを受けて、リセットされる。
【００１２】
図２１に示す従来の同期型半導体記憶装置９０００の電源投入時よりアイドル状態になるまでの通常動作について、タイミングチャートである図２２を用いて説明する。
【００１３】
図２２は、従来の同期型半導体記憶装置９０００の電源投入時よりアイドル状態となるまでの通常動作の手順を説明するためのタイミングチャートである。図２２において、（Ａ）は、内部クロック信号ＣＬＫを、（Ｂ）は、内部制御信号（クロックイネーブル信号）ＣＫＥを、（Ｃ）は、内部制御信号ＺＣＳを、（Ｄ）は、内部制御信号ＺＲＡＳを、（Ｅ）は、内部制御信号ＺＣＡＳを、（Ｆ）は、内部制御信号ＺＷＥをそれぞれ示す。さらに、（Ｇ）は、アドレス信号Ａを、（Ｈ）は、バンクデコード信号ＢＡを、（Ｉ）は、電源電圧ＥＸＴＶＤＤを、（Ｊ）は、パワーオンリセット信号ＺＰＯＲをそれぞれ示す。
【００１４】
電源投入（時刻ｔ０）後、電源電圧ＥＸＴＶＤＤが立上がる。外部電源電圧ＥＸＴＶＤＤが一定レベルに達する時点（時刻ｔ１）で、ＰＯＲ発生回路１００により、パワーオンリセット信号ＺＰＯＲが出力され同期型半導体記憶装置内の内部がリセットされる。
【００１５】
その後２００μｓの安定したクロック状態を保つことで、内部の電圧系が安定化する。さらに全バンクに対しプリチャージオールコマンドＰＲＥＡ（内部制御信号ＺＲＡＳおよび内部制御信号ＺＷＥがＬレベル、内部制御信号ＺＣＡＳがＨレベル）が実行され、ｔＲＰ期間（通常３０ｎｓ）経過後に、オートリフレッシュコマンドＲＥＦＡ（内部制御信号ＺＲＡＳおよびＺＣＡＳがＬレベル、内部制御信号ＺＷＥがＨレベル）をｔＲＣ期間（通常８０ｎｓ）サイクルで８回以上実行する。
【００１６】
その後モードレジスタセットコマンドＭＲＳ（内部制御信号ＺＲＡＳ、ＺＣＡＳおよびＺＷＥをＬレベルに設定し、かつアドレス信号Ａを入力）を入力して、カレントレイテンシＣＬ、バーストレングスＢＬ等の回路の動作モードを設定する。
【００１７】
ここで、モードレジスタセットコマンドに応答して動作するモードセット設定回路１０４について簡単に説明する。
【００１８】
図２３は、従来のモードセット設定回路１０４の構成を示す概略ブロック図であり、併せてＰＯＲ発生回路１００との関係を示している。図２３に示す従来のモードセット設定回路１０４は、モード検出回路１１５、ノーマルモード設定回路１２４およびテストモード設定回路１２５を備える。
【００１９】
ノーマルモード設定回路１２４は、ノーマルモードレジスタ１１６およびノーマルモードデコーダ１１７を含む。テストモード設定回路１２５は、テストモードレジスタ１１８およびテストモードデコーダ１１９を含む。
【００２０】
モード検出回路１１５は、モードレジスタセットコマンドおよびアドレス信号ＡＤＤ７に応答して、後述するノーマルモードレジスタ１１６もしくはテストモードレジスタ１１８を動作させるための信号を出力する。アドレス信号ＡＤＤ７は、テストモードに入るためのキーとなる信号である。
【００２１】
ここで、テストモードとは、同期型半導体記憶装置の評価解析を効率よく行なうために用いられるモードであり、実使用時に動作されないような方法で設定（アドレス信号ＡＤＤ７を、Ｌレベルに固定）される。
【００２２】
ノーマルモード設定回路１２４は、モードレジスタセットコマンド入力時におけるアドレス信号ＡＤＤ０、…、ＡＤＤ６に応答して、各種モード信号（カスレイテンシＣＬ、バースト長ＢＬ、…）を出力する。
【００２３】
テストモード設定回路１２５は、モードレジスタセットコマンド入力時におけるアドレス信号ＡＤＤ０、ＡＤＤ１およびＡＤＤ７に応答して、各種テストモード信号を出力する。
【００２４】
ここで、アドレス信号ＡＤＤ７がＬレベルの場合には、アドレス信号ＡＤＤ０、…、アドレス信号ＡＤＤ６は、複数のノーマルモードの中から特定の１のモードを選択するためのデコード信号となる。さらに、アドレス信号ＡＤＤ７がＨレベルの場合には、アドレス信号ＡＤＤ０およびアドレス信号ＡＤＤ１は、複数あるテストモードの中からいずれか１つを選択するためのデコード信号となる。
次に、モード検出回路１１５の構成について図２４を用いて簡単に説明する。
【００２５】
図２４は、モード検出回路１１５の回路構成を示す回路図である。
図２４に示すように、モード検出回路１１５は、ＮＡＮＤ回路１、ＮＯＲ回路２および５ならびにインバータ回路３、４、６および７を備える。ＮＡＮＤ回路１は、モードレジスタセットコマンド（内部制御信号ＣＳ、ＲＡＳ、ＣＡＳおよびＷＥがＨレベル）が入力されたことを検出すると、Ｌレベルの信号ＭＲを出力する。
【００２６】
ＮＯＲ回路２は、信号ＭＲとアドレス信号ＡＤＤ７とを入力に受ける。また、ＮＯＲ回路５は、信号ＭＲと接地電位とを入力に受ける。
【００２７】
インバータ回路３は、ＮＯＲ回路２の出力信号を反転して、反転ノーマルモードセット信号ＺＳＮＭを出力する。インバータ回路４は、反転ノーマルモードセット信号ＺＳＮＭを反転して、ノーマルモードセット信号ＳＮＭを出力する。
【００２８】
インバータ回路６は、ＮＯＲ回路５の出力信号を反転して反転テストモードセット信号ＺＳＴＭを出力する。インバータ回路７は、反転テストモードセット信号ＺＳＴＭを反転してテストモードセット信号ＳＴＭを出力する。
【００２９】
次に、ノーマルモードレジスタ１１６およびテストモードレジスタ１１８を構成するレジスタについて図２５を用いて説明する。
【００３０】
図２５は、ノーマルモードレジスタ１１６およびテストモードレジスタ１１８を構成するレジスタＲ１の構成を示す回路図である。図２５に示すレジスタＲ１は、ラッチタイプのレジスタであって、インバータ回路１１、１２および１３、ゲート回路１４および１５ならびにＮＯＲ回路１６を含む。
【００３１】
インバータ回路１１は、入力ノードＮ１の信号を反転してＮＯＲ回路１６に出力する。ゲート回路１４は、入力ノードＮ３およびＮ４の信号に応答して入力ノードＮ２から受ける信号を反転してノードＺ１に出力する。ＮＯＲ回路１６は、インバータ回路１１およびノードＺ１の信号を受ける。ゲート回路１５は、入力ノードＮ３およびＮ４の信号に応答してＮＯＲ回路１６の出力信号を反転してノードＺ１に出力する。インバータ回路１２は、ノードＺ１の信号を反転して出力ノードＮ５に出力する。またインバータ回路１３は、インバータ回路１２の出力信号を反転して出力ノードＮ６に出力する。
【００３２】
ノーマルモードレジスタ１１６は、アドレス信号ＡＤＤ０、…、ＡＤＤ６のそれぞれに対応するレジスタＲ１を含む。アドレス信号ＡＤＤｉ（ただし、ｉ＝０、…、６のいずれか）に対応するレジスタＲ１は、入力ノードＮ１に、パワーオンリセット信号ＺＰＯＲを受ける。入力ノードＮ２に、対応するアドレス信号ＡＤＤｉを受ける。入力ノードＮ３は、反転ノーマルモードセット信号ＺＳＮＭを受ける。さらに入力ノードＮ４は、ノーマルモードセット信号ＳＮＭを受ける。出力ノードＮ５から信号ＮＡＤＤｉを、出力ノードＮ６からその反転信号である反転信号ＺＮＡＤＤが出力される（以下、総称的に信号ＮＡＤＤおよび反転信号ＺＮＡＤＤと称す）。
【００３３】
テストモードレジスタ１１８は、アドレス信号ＡＤＤ０およびＡＤＤ１のそれぞれに対応するレジスタＲ１を含む。アドレス信号ＡＤＤｉ（ただし、ｉ＝０、１のいずれか）に対応するレジスタＲ１は、入力ノードＮ１に、パワーオンリセット信号ＺＰＯＲを受ける。入力ノードＮ２に、対応するアドレス信号ＡＤＤｉを受ける。入力ノードＮ３は、反転テストモードセット信号ＺＳＴＭを受ける。さらに入力ノードＮ４は、テストモードセット信号ＳＴＭを受ける。出力ノードＮ５から信号ＴＡＤＤｉを、出力ノードＮ６からその反転信号である反転信号ＺＴＡＤＤｉが出力される（以下、総称的に信号ＴＡＤＤおよび反転信号ＺＴＡＤＤと称す）。
【００３４】
さらに、テストモードレジスタ１１８は、アドレス信号ＡＤＤ７に対応するレジスタを含む。アドレス信号ＡＤＤ７に対応するレジスタは、図２５に示すレジスタＲ１と同じ回路構成であり、インバータ回路１３（出力ノードＮ６）を除いたものに該当する（以下、レジスタＲ２と称す）。レジスタＲ２においては、入力ノードＮ１はパワーオンリセット信号ＺＰＯＲを受ける。入力ノードＮ２は、アドレス信号ＡＤＤ７を受ける。入力ノードＮ３は、反転テストモードセット信号ＺＳＴＭを受ける。また入力ノードＮ４は、テストモードセット信号ＳＴＭを受ける。レジスタＲ２における出力ノードＮ５からは、テストモードイネーブル信号ＴＭＥが出力される。
【００３５】
次に、テストモードデコーダ１１９の構成について図２６を用いて簡単に説明する。
【００３６】
図２６は、テストモードデコーダ１１９の構成を示す回路図である。図２６に示すテストモードデコーダ１１９は、ＮＡＮＤ回路２１、２２、２３および２４ならびにインバータ回路２５、２６、２７および２８を備える。ＮＡＮＤ回路２１、…、２４のそれぞれの入力ノードには、テストモードレジスタ１１８から出力される信号ＴＡＤＤおよび反転信号ＺＴＡＤＤならびにテストモードイネーブル信号ＴＭＥが入力される。インバータ回路２５、２６、２７および２８のそれぞれからは、テストモード信号ＴＭ１、ＴＭ２、ＴＭ３およびＴＭ４が出力される。
【００３７】
なお、ノーマルモードデコーダ１１７は、テストモードデコーダ１１９と同様の構成であり、ノーマルモードレジスタ１１６から出力される信号ＮＡＤＤと反転信号ＺＮＡＤＤとの組合わせに応答して、モード信号を出力する。
【００３８】
次に、ノーマルモード設定回路１２４およびテストモード設定回路１２５の動作の関係について、タイミングチャートである図２７を用いて説明する。
【００３９】
図２７は、ノーマルモード設定回路１２４およびテストモード設定回路１２５の動作を説明するためのタイミングチャートである。
【００４０】
図２７に示す（Ａ）は、内部クロック信号ＣＬＫを、（Ｂ）は、内部制御信号ＣＳを、（Ｃ）は、内部制御信号ＲＡＳを、（Ｄ）は、内部制御信号ＣＡＳを、（Ｅ）は、内部制御信号ＷＥを、（Ｆ）は、アドレス信号ＡＤＤ７を、（Ｇ）は、ノーマルモードセット信号ＳＮＭを、（Ｈ）は、テストモードセット信号ＳＴＭをそれぞれ示す。
【００４１】
図２７に示すように、モードレジスタセットコマンドＭＲＳが入力された時点で、アドレス信号ＡＤＤ７がＨレベルであれば（時刻ｔ０）、ノーマルモードセット信号ＳＮＭがＬレベルのままテストモードセット信号ＳＴＭがＨレベルとなるため、ノーマルモードレジスタ１１６の内容が保護されたままテストモードレジスタ１１８がセットされる。
【００４２】
また、モードレジスタセットコマンドＭＲＳが入力した時点で、アドレス信号ＡＤＤ７がＬレベルであれば（時刻ｔ１）、ノーマルモードセット信号ＳＮＭおよびテストモードセット信号ＳＴＭがともにＨレベルとなる。この場合は、ノーマルモードレジスタ１１６のレジスタＲ１の取込口が開きアドレスＡＤＤ０、…、ＡＤＤ６が取込まれる。これにより、信号ＮＡＤＤおよび反転信号ＺＮＡＤＤが生成される。ノーマルモードレジスタ１１６は、回路図で示したようにラッチタイプになっており、取込がモードレジスタセットコマンドのみ行なわれる。取込まれたアドレス信号は、ノーマルモードデコーダ１１７でデコードされ、モード信号ＢＬ、ＣＬ等の情報となる。一方、Ｌレベルのアドレス信号ＡＤＤ７をレジスタＲ２が取込むことでテストモードイネーブル信号ＴＭＥがリセットされるため、テストモードはリセットされる（抜ける）ことになる。
【００４３】
なお、実使用時（ノーマルモード時）においては、モードレジスタセットコマンドが入力される時点で、アドレス信号ＡＤＤ７はＬレベルに固定することにより、テストモードに入ることを防止している。
【００４４】
【発明が解決しようとする課題】
上記のように、従来の同期型半導体記憶装置はテストモード設定回路１２５を備え、出荷前のテストを行なうとともに、実使用時には、テストモードに入らないようにパワーオンリセット信号ＺＰＯＲを用いてこれをリセットする。
【００４５】
しかし、電源投入時におけるパワーオンリセット信号ＺＰＯＲは、電源の立上げ条件によっては十分にパワーオンリセット信号ＺＰＯＲが生成されない場合があり、パワーオンリセット信号ＺＰＯＲ信号によるリセットは確実とは言えない。
【００４６】
一方、従来の同期型半導体記憶装置はノーマルモード設定回路１２４とテストモード設定回路１２５とを備え、ともにモードレジスタセットコマンドの入力時におけるアドレス信号の組合せで動作が制御される。これらのアドレスの組合せは、実使用時においては非公開にされているが、上記のようにリセットが不十分であれば、誤ってテストモードに入る可能性はある。
【００４７】
現に、コンピュータ等のシステムではＥＤＯと同期型半導体記憶装置とを両方サポートしている機種が多く、この場合メモリチェック作動時に同期型半導体記憶装置に余計な信号を与える可能性がある。
【００４８】
この場合、実使用時においてテストモードに入ってしまう場合が可能性として残される。このため、従来の同期型半導体記憶装置においては、ノーマルモードにおけるモードレジスタセットコマンドによってテストモードをリセットすることが行なわれるのであるが、たとえばテストモードが内部電位を変動させるモードであった場合、テストモードの解除時点から内部電圧が設定値に戻るまで最低数百ｎｓ必要とされるため、モードレジスタセットコマンド実行後、すぐにアクトコマンド等の同期型半導体記憶装置の動作命令を入力した場合、同期型半導体記憶装置が誤動作するおそれがある。
【００４９】
そこで、本発明はかかる問題を解決するためになされたものであり、その目的は、電源投入後にテストモードを確実にリセットすることができる同期型半導体記憶装置を提供することである。
【００５０】
また、本発明の他の目的は、実使用時において、容易にテストモードに入ることのない同期型半導体記憶装置を提供することである。
【００５１】
【課題を解決するための手段】
請求項１に係る同期型半導体記憶装置は、行列状に配置される複数のメモリセルを含むメモリセルアレイとメモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、内部クロック信号に同期して入力されるモード設定コマンドと外部信号とに応答して、所定の動作モードが指定されたこと示すノーマルモード信号を出力するノーマルモード設定手段と、電源投入後に、内部クロック信号に同期して入力されるイニシャライズコマンドに応答してリセット信号を出力するリセット信号発生手段と、内部クロック信号に同期して入力されるモード設定コマンドとテストモード指定信号とに応答して、テストモード信号を出力すると共に、リセット信号を受けて、テストモード信号を非活性状態にするテストモード設定手段とを備える。
【００５３】
請求項２に係る同期型半導体記憶装置は、請求項１に係る同期型半導体記憶装置であって、イニシャライズコマンドは、対応するバンクを非活性状態にするプリチャージコマンドである。
【００５４】
請求項３に係る同期型半導体記憶装置は、請求項１に係る同期型半導体記憶装置であって、モード設定コマンドに応答して、テストモードが指定されたことを検出する検出手段を備え、テストモード指定信号は、第１のテストモード指定信号と、第２のテストモード指定信号とを含み、テストモード設定手段は、検出手段がテストモードの指定を検出したことに応答して、第２のテストモード指定信号をラッチするラッチ手段と、ラッチ手段の出力をデコードして対応するテストモード信号を選択的に活性化するデコード手段と、検出手段がテストモードの指定を検出したことに応答して、第１のテストモード指定信号に基づき、デコード手段の動作を活性状態にさせるイネーブル信号を出力する制御手段とを含み、制御手段は、リセット信号に応答して、イネーブル信号を非活性状態にして、デコード手段の動作を非活性状態にする。
【００５５】
請求項４に係る同期型半導体記憶装置は、請求項１に係る同期型半導体記憶装置であって、検出手段がテストモードの指定を検出したことに応答して、テストモード指定信号をラッチして出力するラッチ手段を備え、テストモード設定手段は、モード設定コマンドに応答して、テストモードが指定されたことを検出する検出手段と、ラッチ手段の出力をデコードして対応するテストモード信号を選択的に活性化するデコード手段とを含み、ラッチ手段は、リセット信号に応答して、ラッチしたテストモード指定信号を非活性状態にする。
【００５８】
請求項５に係る同期型半導体記憶装置は、請求項１に係る同期型半導体記憶装置であって、モード設定コマンドに応答して、テストモードが指定されたことを検出する検出手段を備え、テストモード信号に応答して動作する複数の内部回路をさらに備え、テストモード設定手段は、検出手段がテストモードの指定を検出したことに応答して、テストモード指定信号に対応するテストモード信号を選択的に出力する選択手段と、選択手段から出力されるテストモード信号のうち、複数の内部回路のうちの特定の内部回路に入力されるテストモード信号をリセット信号に応答してリセットして、特定の内部回路に出力する手段とを含む。
【００６５】
請求項６に係る同期型半導体記憶装置は、入力パッドと、行列状に配置される複数のメモリセルを含むメモリセルアレイとメモリセルアレイの行に対応して設けられる複数のワード線とを各々が含む複数のバンクと、外部クロック信号に同期した内部クロック信号を出力する内部クロック発生手段と、モード設定コマンドに応答して、テストモードが指定されたことを検出する検出手段と、内部クロック信号に同期して入力されるモード設定コマンドと外部信号とに応答して、所定の動作モードが指定されたこと示すノーマルモード信号を出力するノーマルモード設定手段と、内部クロック信号に同期して入力されるモード設定コマンドとテストモード指定信号と入力パッドの電圧とに応答して、所定のテストモードが指定されたことを示すテストモード信号を出力するテストモード設定手段とを備え、テストモード指定信号は、第１のテストモード指定信号と、第２のテストモード指定信号とを含み、テストモード設定手段は、検出手段がテストモードの指定を検出したことに応答して、第２のテストモード指定信号に対応するテストモード信号を選択的に活性化する第１の選択手段と、検出手段がテストモードの指定を検出したことに応答して、第１のテストモード指定信号と入力パッドから入力される通常の入力電圧より高い電圧の信号とに基づき、第１の選択手段の動作をイネーブル状態にさせる第１のイネーブル信号を出力する第１の制御手段とを含む。
【００６６】
請求項７に係る同期型半導体記憶装置は、請求項６に係る同期型半導体記憶装置であって、テストモード設定手段は、検出手段がテストモードの指定を検出したことに応答して、第２のテストモード指定信号に対応するテストモード信号を選択的に活性化する第２の選択手段と、検出手段がテストモードの指定を検出したことに応答して、第１のテストモード指定信号に基づき、第２の選択手段の動作をイネーブル状態にさせる第２のイネーブル信号を出力する第２の制御手段とを含む。
【００６７】
請求項８に係る同期型半導体記憶装置は、請求項６に係る同期型半導体記憶装置であって、入力パッドは、複数であって、第１の制御手段は、複数の入力パッドのそれぞれに対応して設けられ、第１の選択手段は、第１の制御手段のそれぞれから出力されるイネーブル信号の組合せに応答して、第２のテストモード指定信号に基づき、対応するテストモード信号を出力する。
【００６９】
【発明の実施の形態】
［実施の形態１］
本発明の実施の形態１における同期型半導体記憶装置について説明する。
【００７０】
本発明の実施の形態１における同期型半導体記憶装置は、イニシャライズコマンドに応答してリセット信号を発生し、これを用いてテストモードをリセットすることにより、電源投入後、早期にかつ確実にテストモードをリセットすることを可能とするものである。
【００７１】
本発明の実施の形態１における同期型半導体記憶装置１０００の全体構成の一例について図１および図２を用いて説明する。
【００７２】
図１は、本発明の実施の形態１における同期型半導体記憶装置１０００の全体構成の一例を示す概略ブロック図であり、図２は、図１に示す同期型半導体記憶装置１０００の主要部の構成の一例を示す図である。なお、以下の説明においては、従来の同期型半導体記憶装置９０００と同じ構成要素には同じ符号もしくは同じ記号を付し、その説明を省略する。
【００７３】
図１および図２に示す同期型半導体記憶装置１０００が、従来の同期型半導体記憶装置９０００と異なる点は、ＰＯＲ発生回路１００に代わって、２種類のリセット信号を出力するリセット信号発生回路１５０を備えることにある。
【００７４】
図２に示すように、プリチャージ発生回路１０５は、プリチャージコマンドを検出するＮＡＮＤ回路３０を含む。ＮＡＮＤ回路３０は、プリチャージコマンド（内部制御信号ＣＳ、ＲＡＳ、ＺＲＡＳ、ＷＥがＨレベル）が入力されたことをを検出すると、Ｌレベルのプリチャージ信号ＺＰＲＥを出力する。
【００７５】
リセット信号発生回路１５０は、プリチャージ発生回路１０５から出力されるプリチャージ信号ＺＰＲＥを入力に受け、パワーオンリセット信号ＺＰＯＲに加えてリセット信号ＺＰＯＲ１を出力する。
【００７６】
モードセット設定回路１０４に含まれるノーマルモードレジスタ１１６は、従来と同様、リセット信号発生回路１５０から出力されるパワーオンリセット信号ＺＰＯＲをリセット信号として受ける。モードセット回路１０４に含まれるテストモードレジスタ１１８は、パワーオンリセット信号ＺＰＯＲとリセット信号ＺＰＯＲ１とをリセット信号として受ける。
【００７７】
これにより同期型半導体記憶装置１０００は、電源投入後に実施されるイニシャライズコマンド（たとえば、プリチャージコマンド）に基づき、早期にかつ確実にテストモードのリセットを行なうことが可能となる。
【００７８】
また、ノーマルモードレジスタ１１６は、従来どおり電源投入直後に発生するパワーオンリセット信号ＺＰＯＲによりリセットされるため、イニシャライズコマンドによりノーマルモードがリセットされることはない。
【００７９】
次に、図２に示すリセット信号発生回路１５０の具体的構成の一例について図３を用いて説明する。
【００８０】
図３は、図２に示すリセット信号発生回路１５０の具体的構成の一例を示す回路図である。図３に示すリセット信号発生回路１５０は、従来のＰＯＲ発生回路１００、ＮＡＮＤ回路３１およびインバータ回路３２を含む。前述したようにＰＯＲ発生回路１００は、電源投入後に、パワーオンリセット信号ＺＰＯＲを出力する。ＮＡＮＤ回路３１は、ＰＯＲ発生回路１００の出力するパワーオンリセット信号ＺＰＯＲとプリチャージ信号ＺＰＲＥとを入力に受け、これらの論理和を出力する。インバータ回路３２は、ＮＡＮＤ回路３１の出力信号を反転してリセット信号ＺＰＯＲ１を出力する。
【００８１】
次に、図２に示すテストモードレジスタ１１８とパワーオンリセット信号ＺＰＯＲおよびリセット信号ＺＰＯＲ１との関係の一例について、図４を用いて説明する。
【００８２】
図４は、図２に示すテストモードレジスタ１１８の入出力関係の一例を示す図である。図４に示すテストモードレジスタ１１８（以下、テストモードレジスタ１１８．１と称す）は、アドレス信号ＡＤＤ０に対応するレジスタＲ１．０、アドレス信号ＡＤＤ１に対応するレジスタＲ１．１およびイネーブラ（アドレス信号ＡＤＤ７に対応する）であるレジスタＲ２を備える。レジスタＲ１．０、Ｒ１．１およびＲ２の回路構成については、従来例において図２５を用いて説明したとおりである。
【００８３】
アドレス信号ＡＤＤ０に対応するレジスタＲ１. ０およびアドレス信号ＡＤＤ１に対応するレジスタＲ１．１のそれぞれの入力ノードＮ１には、リセット信号ＺＰＯＲ１を与える。イネーブラであるレジスタＲ２の入力ノードＮ１には、パワーオンリセット信号ＺＰＯＲを与える。
【００８４】
これによりイニシャライズコマンド実行過程において、テストモードレジスタ１１８．１から出力される信号ＴＡＤＤがＬレベル、その反転信号ＺＴＡＤＤがＨレベルで、すべてリセット状態となる。この結果、後段に配置されるテストモードデコーダ１１９（図２６参照）の出力信号（テストモード信号）はテストモードイネーブル信号ＴＭＥがＨレベルであれば、テストモード信号ＴＭ１のみがＨレベルになる。テストモード信号ＴＭ１をＮＯＰ信号に設定しておくことで、リセット信号ＺＰＯＲ１により、テストモードデコーダ１１９はＮＯＰ状態（テストモード非活性状態）になる。
【００８５】
さらに、図２に示すテストモードレジスタ１１８とパワーオンリセット信号ＺＰＯＲおよびリセット信号ＺＰＯＲ１との関係の他の一例について、図５を用いて説明する。
【００８６】
図５は、図２に示すテストモードレジスタ１１８の入出力関係の他の一例を示す図である。図５に示すテストモードレジスタ（以下、テストモードレジスタ１１８．２と称す）においては、レジスタＲ１．０およびＲ１．１のそれぞれの入力ノードＮ１には、パワーオンリセット信号ＺＰＯＲを与える。イネーブラであるレジスタＲ２の入力ノードＮ１には、リセット信号ＺＰＯＲ１を与える。
【００８７】
これによりイニシャライズコマンド実行過程において、テストモードレジスタ１１８．２から出力されるテストモードイネーブル信号ＴＭＥは、リセット（Ｌレベルの非活性）状態になる。この結果、後段に配置されるテストモードデコーダ１１９（図２６参照）の動作が停止する。
【００８８】
次に、本発明の実施の形態１における同期型半導体記憶装置１０００の電源投入後の動作について、タイミングチャートである図６を用いて説明する。
【００８９】
図６は、本発明の実施の形態１における同期型半導体記憶装置１０００の電源投入後の動作を説明するためのタイミングチャートである。図６において（Ａ）は、外部電源電圧ＥＸＴＶＤＤを、（Ｂ）は、パワーオンリセット信号ＺＰＯＲを、（Ｃ）は、テストモードイネーブル信号ＴＭＥを、（Ｄ）は、プリチャージ信号ＺＰＲＥをそれぞれ示している。
【００９０】
図６に示すように電源投入（時刻ｔ０）後、外部電源電圧ＥＸＴＶＤＤの電圧レベルが徐々に一定レベルに立上がっていく。時刻ｔ１においてパワーオンリセット信号ＺＰＯＲが発生するが、電源電圧ＥＸＴＶＤＤの立上がりが緩やかな場合、外部電源電圧ＥＸＴＶＤＤが一定レベルに達する前にパワーオンリセット信号ＰＯＲは終息してしまう。この場合、テストモードイネーブル信号ＴＭＥはリセットされず、Ｈレベルの活性状態を保持する。
【００９１】
外部電源電圧ＥＸＴＶＤＤが一定電圧レベルに達した後（時刻ｔ２）、イニシャライズコマンドが実行される。プリチャージコマンドが入力（時刻ｔ３）されると、Ｌレベルのプリチャージ信号ＺＰＲＥが発生（すなわち、リセット信号ＺＰＯＲ１が発生）する。テストモードレジスタ１１８．２を用いた場合、テストモードイネーブル信号ＴＭＥがＬレベルに立下がる（なお、テストモードレジスタ１１８．１を用いた場合、ＮＯＰ信号に設定されたテストモード信号ＴＭ１がＨレベル、それ以外のテストモード信号がすべてＬレベルになる）。この結果、テストモードがリセットされる。
【００９２】
図２２で説明したイニシャライズコマンドの実行手順によれば、プリチャージコマンド入力時点から８回のオートリフレッシュコマンド入力完了時点までの期間（ｔＲＰ＋ｔＲＣ×８＝３０ｎｓ＋８０ｎｓ×８＝６７０ｎｓ）後には完全にテストモードがリセットがされていることになる。
【００９３】
したがって、リセットされてから安定した電源電圧（設定値）に至るまでに時間のかかる電源系のテストモードが電源投入時にセットされていたとしても、実使用時点では、通常の設定値に戻っていることが保証される。
【００９４】
なお、テストモードをリセットするためのコマンドは、プリチャージコマンドに限らず、イニシャライズコマンドに含まれるコマンド（例えば、オートリフレッシュコマンド、プリチャージオールコマンド等）であればいずれのコマンドであってもよい。
【００９５】
ここで、オートリフレッシュコマンドを用いてリセット信号ＺＰＯＲ１を発生する一例について図７を用いて簡単に説明する。
【００９６】
図７は、オートリフレッシュコマンドを用いてリセット信号ＺＰＯＲ１を発生するための回路構成の一例を示す回路図である。図７に示すＮＡＮＤ回路２９は、オートリフレッシュコマンド（内部制御信号ＣＳ、ＲＡＳ、ＲＡＳ、ＺＷＥがＨレベル）を検出すると、Ｌレベルのオートリフレッシュ信号ＺＲＥＦＡを出力する。リセット信号発生回路１５０は、パワーオンリセット信号ＺＰＯＲとオートリフレッシュ信号ＺＲＥＦＡとを入力に受け、これらの論理和を出力する。インバータ回路３２は、ＮＡＮＤ回路３１の出力信号を反転してリセット信号ＺＰＯＲ１を出力する。
【００９７】
これにより同期型半導体記憶装置１０００は、電源投入後に実施されるイニシャライズコマンド（オートリフレッシュコマンド）に基づき、早期にかつ確実にテストモードのリセットを行なうことが可能となる。
【００９８】
なお、上記の説明においては、ノーマルモードデコーダ１１７をノーマルモードレジスタ１１６の後段に配置し、テストモードデコーダ１１９をテストモードレジスタ１１８の後段に配置したが、これに限らず、ノーマルモードデコーダ１１７の後段にノーマルモードレジスタ１１６を配置し、テストモードデコーダ１１９の後段にテストモードレジスタ１１８を配置する構成であっても構わない。
【００９９】
この場合、ノーマルモードレジスタ１１６は、ノーマルモードデコーダ１１７によりデコードされたモード情報（ＣＬ、ＢＬ等）をラッチし、テストモードレジスタ１１８はテストモードデコーダ１１９でデコードされたテストモード情報をラッチする。
【０１００】
［実施の形態２］
本発明の実施の形態２における同期型半導体記憶装置について説明する。
【０１０１】
本発明の実施の形態２における同期型半導体記憶装置は、パワーオンリセット信号ＺＰＯＲを用いず、イニシャライズコマンドに応答してテストモードをリセットするものである。
【０１０２】
本発明の実施の形態２における同期型半導体記憶装置２０００の主要部の構成の一例について図８を用いて説明する。
【０１０３】
図８は、本発明の実施の形態２における同期型半導体記憶装置２０００の主要部の構成の一例を示す図である。以下の説明において、従来の同期型半導体記憶装置９０００と同じ構成要素には、同じ記号および符号を付し、その説明を省略する。
【０１０４】
本発明の実施の形態２における同期型半導体記憶装置２０００が、実施の形態１における同期型半導体記憶装置１０００と異なる点は、パワーオンリセット信号ＺＰＯＲを用いずに、イニシャライズコマンド（たとえば、プリチャージコマンド）が入力されたことを検出した結果を用いて、テストモードレジスタ１１８を直接リセットすることにある。
【０１０５】
図８に示すように、プリチャージ発生回路１０５に含まれるＮＡＮＤ回路３０は、プリチャージコマンドを検出するとＬレベルのプリチャージ信号ＺＰＲＥを出力する。テストモードレジスタ１１８は、このプリチャージ信号ＺＰＲＥをリセット信号ＺＰＯＲ１として受け、これに基づきリセットされる。
【０１０６】
リセット信号ＺＰＯＲ１によるリセットの方法としては、本発明の実施の形態１で説明したように、テストモードイネーブル信号ＴＭＥをＬレベルの非活性状態にする方法と、アドレス信号ＡＤＤ０およびＡＤＤ１をリセットする方法とがある。
【０１０７】
これにより、電源投入後のイニシャライズコマンドの実行手順に従えば、同期型半導体記憶装置２０００は、パワーオンリセット信号ＺＰＯＲによらず、早期にかつ確実にテストモードのリセットを行なうことが可能となる。
【０１０８】
なお、テストモードをリセットするためのコマンドは、プリチャージコマンドに限らず、イニシャライズコマンドに含まれるコマンド（例えば、オートリフレッシュコマンド、プリチャージオールコマンド等）であればよい。
【０１０９】
［実施の形態３］
本発明の実施の形態３における同期型半導体記憶装置について説明する。
【０１１０】
本発明の実施の形態３における同期型半導体記憶装置は、実施の形態１もしくは実施の形態２に対し、特定のテストモードについてのみイニシャライズコマンドに応答してリセットするものである。
【０１１１】
テストモードには、対応するテストモードをリセットしてから内部状態が回復までに時間のかからない回路系（たとえば、ロジック系回路）に関するテストモードと、対応するテストモードをリセットしてから内部状態が回復までに時間のかかる回路系（たとえば、電源系回路）に関するテストモードとがある。
【０１１２】
ロジック系回路は、対応するテストモードがリセットされた後通常の動作コマンド等を入力してもすぐに正常に動作する。しかし、電源系回路に関するテストモード、特に内部電圧（昇圧電位等）を外部からコントロールするテストモード等に誤って入ってしまった場合、従来のモードレジスタセットコマンドによるリセットを行なったとしても、電圧レベルが設定値に回復するまでに相当の時間がかかってしまう。この結果、実使用時点で、使用可能な内部状態に回復しておらず、誤動作が生じるという場合がある。
【０１１３】
したがって、本発明の実施の形態３においては、対応するテストモードをリセットしてから内部状態が回復までに時間のかかる回路系のテストモードについては、イニシャライズコマンドを用いて早期にかつ確実にリセットするように構成する。
【０１１４】
ここで、本発明の実施の形態３における同期型半導体記憶装置３０００の主要部の構成の一例について図９を用いて説明する。
【０１１５】
図９は、本発明の実施の形態３における同期型半導体記憶装置３０００の主要部の構成の一例を示す図である。以下の説明において、従来の同期型半導体記憶装置９０００と同じ構成要素には、同じ記号および符号を付し、その説明を省略する。
【０１１６】
同期型半導体記憶装置３０００は、内部回路１２６および内部回路１２７を含む。内部回路１２６は、たとえば、対応するテストモードをリセットしてから内部状態が回復するまでに時間のかからないロジック系回路とする。内部回路１２７は、たとえば、対応するテストモードをリセットしてから内部状態が回復するまでに時間のかかる電源系回路とする。
【０１１７】
リセット信号発生回路１５０は、プリチャージ発生回路１０５から受けるプリチャージ信号ＺＰＲＥと従来のパワーオンリセット信号ＺＰＯＲとの論理和に基づきリセット信号ＺＰＯＲ１を出力する。
【０１１８】
リセット信号ＺＰＯＲ１は、テストモード設定回路１２５から出力される内部回路１２７に対するテストモードＴＭ２をリセットするために用いる。また、パワーオンリセット信号ＺＰＯＲは、テストモード設定回路１２５から出力される内部回路１２６に対するテストモードＴＭ１をリセットするために用いる。
【０１１９】
一例としては、たとえば、テストモードイネーブル信号ＴＭＥを出力するレジスタを２つ設ける。一方のレジスタには、パワーオンリセット信号ＺＰＯＲを与える。そしてこのレジスタから出力されるテストイネーブル信号により、テストモード信号ＴＭ１を出力するデコーダ部分がリセットされるように構成する。
【０１２０】
他方のレジスタには、リセット信号ＺＰＯＲ１を与える。そしてこのレジスタから出力されるテストイネーブル信号により、テストモード信号ＴＭ２を出力するデコーダ部分がリセットされるように構成する。
【０１２１】
この結果、電源投入後すぐにパワーオンリセット信号ＺＰＯＲが終息し、さらに誤ってテストモードが設定された場合にあっても、内部回路１２７に対するテストモード信号ＴＭ２は、イニシャライズコマンド実行過程で確実にリセットされる。また、内部回路１２６に対するテストモード信号ＴＭ１は、パワーオンリセット信号ＺＰＯＲまたはモードレジスタセットコマンドでリセットされる。
【０１２２】
なお、内部回路１２７には、電源系回路に限らず、対応するテストモードがリセットされてから内部状態が回復するまでに時間の係るロジック系回路も含まれる。たとえば、ワード線の活性をテストモードにより行なっている場合、活性状態になった後非活性状態にするには通常２０ｎｓから３０ｎｓの時間が必要とされるため、モードレジスタセットコマンド入力後２０ｎｓ期間内でアクトコマンドを実行すると誤動作するおそれがある。したがって、このうようなテストモードも、プリチャージコマンドに基づくリセット信号ＺＰＯＲ１を用いてリセットする。この結果、同期型半導体記憶装置３０００は、モードレジスタセットコマンド終了後、速やかに実使用可能な状態となる。
【０１２３】
なお、テストモードをリセットするためのコマンドは、プリチャージコマンドに限らず、イニシャライズコマンドに含まれるコマンド（例えば、オートリフレッシュコマンド、プリチャージオールコマンド等）であればいずれのコマンドであってもよい。
【０１２４】
［実施の形態４］
本発明の実施の形態４における同期型半導体記憶装置について説明する。
【０１２５】
本発明の実施の形態４における同期型半導体記憶装置４０００の主要部の構成の一例について、図１０を用いて説明する。
【０１２６】
図１０は、本発明の実施の形態４における同期型半導体記憶装置４０００の主要部の構成の一例を示す図である。以下の説明において、従来の同期型半導体記憶装置９０００と同じ構成要素には、同じ記号および符号を付し、その説明を省略する。
【０１２７】
実施の形態１から実施の形態３においては、パワーオンリセット信号ＺＰＯＲまたはイニシャライズコマンドに応答してテストモード設定回路１２５をリセットしたが、本発明の実施の形態４における同期型半導体記憶装置４０００では、特定の内部回路（図１０において、内部回路１２９）に対してのみ、イニシャライズコマンドに応答してテストモード信号をリセットして与える。
【０１２８】
図１０に示す同期型半導体記憶装置４０００は、テストモード設定回路１２５、リセット信号発生回路１５０、内部回路１２８および１２９ならびにラッチ回路１３０を含む。
【０１２９】
リセット信号発生回路１５０は、パワーオンリセット信号ＺＰＯＲおよびリセット信号ＺＰＯＲ１を出力する。前述したように、リセット信号発生回路１５０は、パワーオンリセット信号ＺＰＯＲとイニシャライズコマンドに対応する信号（たとえば、図１０に示すようにプリチャージ信号ＺＰＲＥ）との論理和に基づきリセット信号ＺＰＯＲ１を生成する。
【０１３０】
テストモード設定回路１２５は、パワーオンリセット信号ＺＰＯＲに基づきリセットされる。ラッチ回路１３０は、テストモード設定回路１２５からテストモード信号ＴＭを受けてラッチして出力する。ラッチ回路１３０は、リセット信号発生回路１５０からリセット信号ＺＰＯＲ１を受けた場合には、テストモード信号ＴＭをリセット（非活性状態）して出力する。
【０１３１】
内部回路１２９は、ラッチ回路１３０を介してテストモード信号ＴＭを受ける。一方、内部回路１２８は、テストモード設定回路１２５から直接テストモード信号ＴＭを受ける。
【０１３２】
内部回路１２８の具体例としては、テストモードをリセットしてから内部状態が回復するために時間のかからないロジック系回路が挙げられる。また内部回路１２９の具体例としては、テストモードをリセットしてから内部状態が回復するために時間のかかる電源系もしくはロジック系回路が挙げられる。
【０１３３】
このように構成することにより、電源投入後のパワーオンリセット信号ＺＰＯＲによるリセットが不十分であり、誤ってテストモードが設定された場合でも、イニシャライズコマンド（図においてはプリチャージ信号ＺＰＲＥ）実行過程で、内部回路１２９はテストモードから抜けることが可能となる。
【０１３４】
内部回路１２８に入力するテストモード信号ＴＭは、パワーオンリセット信号ＺＰＯＲもしくはモードレジスタセットコマンドにより必ずリセットされる。
【０１３５】
このため、同期型半導体記憶装置４０００は、モードレジスタセットコマンド終了後、速やかに実使用可能な状態となる。
【０１３６】
なお、テストモードをリセットするためのコマンドは、プリチャージコマンドに限らず、イニシャライズコマンドに含まれるコマンド（例えば、オートリフレッシュコマンド、プリチャージオールコマンド等）であればいずれのコマンドであってもよい。
【０１３７】
［実施の形態５］
本発明の実施の形態５における同期型半導体記憶装置について説明する。
【０１３８】
実施の形態１から実施の形態４における同期型半導体記憶装置１０００、…、４０００では、イニシャライズコマンドに含まれるプリチャージコマンド（一例）を用いてテストモードをリセットする回路例について説明した。しかし、このように構成すると、テストモードにおいてプリチャージコマンドを実行することができない（実行すると、テストモードから抜けてしまう）という問題が生じてしまう。
【０１３９】
そこで、本発明の実施の形態５における同期型半導体記憶装置においては、テストモードにおいて、特定のコマンドをリセット信号を発生させるコマンド（たとえば、プリチャージコマンド）に変換して使用することを可能とする。この結果、イニシャライズコマンドにおいてテストモードをリセットするとともに、テストモードにおいてもプリチャージコマンドを初めとするイニシャライズコマンドを実行することができる。
【０１４０】
本発明の実施の形態５における同期型半導体記憶装置５０００の主要部の構成について図１１を用いて説明する。
【０１４１】
図１１は、本発明の実施の形態５における同期型半導体記憶装置５０００の主要部の構成の一例を示す回路図である。本発明の実施の形態５における同期型半導体記憶装置５０００は、コマンドデコーダ５０を備える。コマンドデコーダ５０は、ＮＡＮＤ回路３６、３７、３８、３９および４０、ＮＯＲ回路４１、４２および４３、インバータ回路４４、４５、４６および４７、ＡＮＤ回路４８ならびにＮＯＲ回路４９を備える。
【０１４２】
図１１において、反転アドレス信号ＺＡＤＤ０は、アドレス信号ＡＤＤ０に対応する逆相の信号である。反転アドレス信号ＺＡＤＤ１は、アドレス信号ＡＤＤ１に対応する逆相の信号である。
【０１４３】
ＮＡＮＤ回路４０は、バーストターミネートコマンド（内部制御信号ＣＳ、ＺＲＡＳ、ＺＣＡＳおよびＷＥのすべてがＨレベル）を検出すると、Ｌレベルの信号を出力する。
【０１４４】
ＮＡＮＤ回路３６、３７、３８および３９のそれぞれの第３の入力ノードは、図示しないテストモードレジスタからテストモードイネーブル信号ＴＭＥを受ける。なお前述したように、テストモードイネーブル信号ＴＭＥは、ノーマルモード（テストモード以外）においてはＬレベルの非活性状態であり、テストモードにおいてはＨレベルの活性状態にある。
【０１４５】
ＮＡＮＤ回路３６の第１の入力ノードは、反転アドレス信号ＺＡＤＤ０を受け、第２の入力ノードは反転アドレス信号ＺＡＤＤ１を受ける。ＮＡＮＤ回路３７の第１の入力ノードは、アドレス信号ＡＤＤ０を受け、第２の入力ノードは反転アドレス信号ＺＡＤＤ１を受ける。ＮＡＮＤ回路３８の第１の入力ノードは、反転アドレス信号ＺＡＤＤ０を受け、第２の入力ノードはアドレス信号ＡＤＤ１を受ける。ＮＡＮＤ回路３９の第１の入力ノードは、アドレス信号ＡＤＤ０を受け、第２の入力ノードはアドレス信号ＡＤＤ１を受ける。
【０１４６】
ＮＯＲ回路４１、４２および４３のそれぞれの第１の入力ノードは、ＮＡＮＤ回路４０の出力信号を受ける。ＮＯＲ回路４１の第２の入力ノードは、ＮＡＮＤ回路３７の出力信号を受ける。ＮＯＲ回路４２の第２の入力ノードは、ＮＡＮＤ回路３８の出力信号を受ける。ＮＯＲ回路４３の第２の入力ノードは、ＮＡＮＤ回路３９の出力信号を受ける。
【０１４７】
インバータ回路４５は、ＮＯＲ回路４１の出力信号を反転してコマンド信号ＺＣＭＤ１を出力する。インバータ回路４６は、ＮＯＲ回路４２の出力信号を反転してコマンド信号ＺＣＭＤ２を出力する。インバータ回路４７は、ＮＯＲ回路４３の出力信号を反転してコマンド信号ＺＣＭＤ３を出力する。
【０１４８】
ＡＮＤ回路４８の第１の入力ノードは、テストモードイネーブル信号ＴＭＥを受け、第２の入力ノードはＮＡＮＤ回路３６の出力信号を受ける。ＮＯＲ回路４９の第１の入力ノードは、ＮＡＮＤ回路４０の出力信号を受け、第２の入力ノードはＡＮＤ回路４８の出力信号を受ける。インバータ回路４４は、ＮＯＲ回路４９の出力信号を反転して、コマンド信号ＺＣＭＤ０を出力する。
【０１４９】
同期型半導体記憶装置５０００はさらに、ＮＡＮＤ回路３４およびインバータ回路３５を含む。ＮＡＮＤ回路３４は、第１の入力ノードにコマンドデコーダ５０から出力されるコマンド信号ＺＣＭＤ１を受ける。また、ＮＡＮＤ回路３４の第２の入力ノードは、プリチャージコマンドを検出するＮＡＮＤ回路３０の出力信号を受ける。ＮＡＮＤ回路３０の出力信号は、さらにリセット信号発生回路１５０に入力される。インバータ回路３５は、ＮＡＮＤ回路３４の出力信号を反転してプリチャージ信号ＺＰＲＥとして出力する。図示しないバンクは、インバータ回路３５から出力されるプリチャ−ジ信号ＺＰＲＥに応答して、プリチャージされる。
【０１５０】
図１１に示す同期型半導体記憶装置５０００の動作について簡単に説明する。
テストモードにおいては、コマンドデコーダ５０は、アドレス信号ＡＤＤ０およびＡＤＤ１の組合せに応じて、バーストターミネートコマンドをコマンド信号ＺＣＭＤ０、…、ＺＣＭＤ３のいずれかにデコードすることが可能となる。
【０１５１】
Ｌレベルのコマンド信号ＺＣＭＤ１が発生することにより、内部的には、プリチャージコマンドが入力されたことが指定される。また、Ｌレベルのコマンド信号ＺＣＭＤ０が発生することにより、内部的には、バーストターミネートコマンドが入力されたことが指定される。
【０１５２】
たとえば、テストモードにおいてアドレス信号ＡＤＤ０およびＡＤＤ１がともにＬレベルの時点で、バーストターミネートコマンドが入力されると、コマンドデコーダ５０からは、Ｌレベルのコマンド信号ＺＣＭＤ０が出力される。
【０１５３】
また、アドレス信号ＡＤＤ０がＨレベルでかつアドレス信号ＡＤＤ１がＬレベルの場合に、バーストターミネートコマンドが入力されると、Ｌレベルのコマンド信号ＺＣＭＤ１が出力される。この場合、インバータ回路３５からＬレベルのプリチャージ信号ＺＰＲＥが出力される。一方、ＮＡＮＤ回路３０の出力信号はＨレベルであるため、プリチャージコマンドに応答したリセット信号は出力されない。このため、プリチャージコマンドのみが実行され、テストモードのリセットは行なわれない。
【０１５４】
なお、ノーマルモードにおいては、コマンドデコーダ５０は、バーストターミネートコマンドを受けると、Ｌレベルのコマンド信号ＺＣＭＤ０を出力する。
【０１５５】
この結果、テストモードにおけるプリチャージコマンドの実行が保証され、かつノーマルモードにおいては、イニシャライズコマンドに応じて、テストモードは早期にかつ確実にリセットされることになる。
【０１５６】
なお、上記の説明においては、バーストターミネートコマンドをアドレス信号の組合せで変換（リセット）する構成となっているが、アドレス信号をＡＤＤ０およびＡＤＤ１に限定するものではない。
【０１５７】
また、組合せを実現するためにたとえば外部制御信号ＤＱＭでもＣＫＥでも使用することは可能である。また、バーストターミネートコマンドに制限するものではなく、たとえばセルフリフレッシュエントリコマンドに対して同様に命令のデコードを行なうこともできる。またアクトコマンドに対してもアドレス信号の組合せや外部制御信号ＤＱＭ等の組合せで命令を幾通りかにデコードすることが容易である。
【０１５８】
また、必ずしも２つ以上の信号でデコードする必要はなく、たとえばテストモードにおいてバーストターミネートコマンドをそのままプリチャージコマンドに読替えることも可能である。
【０１５９】
［実施の形態６］
本発明の実施の形態６における同期型半導体記憶装置について説明する。
【０１６０】
実施の形態１から実施の形態５における同期型半導体記憶装置１０００、…、５０００では、モードレジスタセットコマンドとアドレス信号との組合せにより、ノーマルモードまたはテストモードが設定される回路について説明した。
【０１６１】
これに対して、本発明の実施の形態６の同期型半導体記憶装置は、通常動作時に使用しない高電圧条件（スーパーＶＩＨ条件）でのみ特殊なテストモードに入ることを可能とするもので、これにより、ユーザが誤って特殊なテストモード（特にリセットに時間のかかるテスト）に入る可能性を極めて低くすることができる。
【０１６２】
なお、通常ＶＩＨレベルからスーパーＶＩＨレベルへ、さらにスーパーＶＩＨレベルから通常のＶＩＨレベルへ電圧を変化するためには、数百マイクロセック時間が必要とされ、すべての特殊テストモードに入るためにスーパーＶＩＨ条件を課すと、出荷テストに時間がかかってしまう。
【０１６３】
したがってテストの効率化を考え、本発明の実施の形態６においては、モードレジスタセットコマンドで容易にリセットできるテストモードは、通常どおりモードレジスタセットコマンドとアドレス信号ＡＤＤ７とでセットを行い、リセットに時間のかかる特殊なテストモード（たとえば、電源系回路に対するテスト）は、スーパーＶＩＨ条件を満たすようことでセットされるように構成する。これにより、実使用時にリセットに時間のかかる特殊テストモードに容易に入ることができないようになる。また、出荷テストでは、必要な時間を短縮することができる。
【０１６４】
本発明の実施の形態６における同期型半導体記憶装置６０００の主要部の構成の一例について、図１２を用いて説明する。
【０１６５】
図１２は、本発明の実施の形態６における同期型半導体記憶装置６０００の主要部の構成の一例を示すブロック図である。以下の説明において、従来の同期型半導体記憶装置９０００と同じ構成要素には、同じ記号および同じ符号を付し、その説明を省略する。
【０１６６】
図１２に示すように同期型半導体記憶装置６０００は、テストモードレジスタ１４０およびテストモードデコーダ１４２を含む。テストモードレジスタ１４０は、アドレス信号ＡＤＤ０、ＡＤＤ１およびＡＤＤ７、テストモードセット信号ＳＴＭおよびその反転信号ＺＳＴＭを受ける。さらに、テストモードデコーダ１４２は、入力パッドＰ１と接続される。テストモードレジスタ１４０は、信号ＴＡＤＤ、ＺＴＡＤＤ、テストモードイネーブル信号ＴＭＥおよび特殊テストモードイネーブル信号ＴＳＶＥを出力する。
【０１６７】
テストモードデコーダ１４２は、テストモードイネーブル信号ＴＭＥまたは特殊テストモードイネーブル信号ＴＳＶＥに基づきイネーブル状態となり、テストモードレジスタ１４０から出力される信号ＴＡＤＤおよびその反転信号ＺＴＡＤＤに応答して、テストモード信号ＴＭ１、ＴＭ２、…を出力する。
【０１６８】
次に、図１２に示すテストモードレジスタ１４０の構成および入出力関係の一例について、図１３を用いて説明する。
【０１６９】
図１３は、図１２におけるテストモードレジスタ１４０の構成および入出力関係の一例を示す回路図である。図１３に示すテストモードレジスタ１４０は、アドレス信号ＡＤＤ０に対応するレジスタＲ１．０、アドレス信号ＡＤＤ１に対応するレジスタＲ１．１、第１のイネーブラである（アドレス信号ＡＤＤ７に対応）レジスタＲ２および第２のイネーブラである（アドレス信号ＡＤＤ７と入力パッドＰ１に対応）レジスタＲ３を含む。レジスタＲ１．０、Ｒ１．１およびＲ２の回路構成は、それぞれ従来例で図２５を用いて説明したとおりである。
【０１７０】
次に図１３に示すレジスタＲ３の回路構成と入出力関係について、図１４を用いて説明する。
【０１７１】
図１４は、図１３に示すレジスタＲ３の構成および入出力関係の一例を示す回路図である。図１４に示すレジスタＲ３は、Ｎチャネル型ＭＯＳトランジスタＴ２、Ｔ３、Ｔ４、Ｔ５およびＴ６、ＮＡＮＤ回路５５、ゲート回路５６ならびにインバータ回路５７、５８および５９を含む。
【０１７２】
トランジスタＴ２、Ｔ３、Ｔ４およびＴ５は、入力パッドＰ１とノードＺ３との間に直列に接続される。トランジスタＴ６は、ノードＺ３と接地電位ＧＮＤとの間に接続される。トランジスタＴ６のゲート電極は、入力ノードＮ１１と接続される。トランジスタＴ５のゲート電極は、入力ノードＮ１４と接続される。
【０１７３】
ＮＡＮＤ回路５５は、入力ノードＮ１２からの入力信号およびノードＺ３の信号を受けて、ノードＺ４に信号を出力する。インバータ回路５７は、ノードＺ４の出力信号を反転して出力する。ゲート回路５６は、入力ノードＮ１３およびＮ１４の信号に応答して、インバータ回路５７の出力信号を反転してノードＺ４に出力する。インバータ回路５８は、インバータ回路５７の出力信号を反転してインバータ回路５９に出力する。インバータ回路５９は、インバータ回路５８の出力信号を反転して出力ノードＮ１５に出力する。
【０１７４】
具体的に、図１４に示すようにテストモードレジスタ１４０においては、ノードＮ１１に基準電圧ＶＲＥＦを与え、入力ノードＮ１２にアドレス信号ＡＤＤ７を与える。さらに、入力ノードＮ１３に反転テストモードセット信号ＺＳＴＭを与え、入力ノードＮ１４にテストモードセット信号ＳＴＭを与える。出力ノードＮ１５からは、特殊テストイネーブル信号ＴＳＶＥが出力される。
【０１７５】
次に、図１２に示すテストモードデコーダ１４２の回路構成の一例について図１５を用いて説明する。
【０１７６】
図１５は、図１２に示すテストモードデコーダ１４２を構成するデコーダＤ１の構成の一例を示す回路図である。図１５においては、テストモードデコーダ１４２に含まれる信号ＴＡＤＤ０に対応するデコーダＤ１の構成と入出力関係とが示されている。
【０１７７】
デコーダＤ１は、ＮＡＮＤ回路６４および６５ならびにインバータ回路６２および６３を含む。ＮＡＮＤ回路６４は、入力ノードＮ２１およびＮ２２のそれぞれから信号を受け、インバータ回路６２に出力する。インバータ回路６２は、この信号を反転して出力ノードＮ２４に出力する。ＮＡＮＤ回路６５は、入力ノードＮ２１およびＮ２３のそれぞれから信号を受け、インバータ回路６３に信号を出力する。インバータ回路６３はこの信号を反転して出力ノードＮ２５に出力する。
【０１７８】
デコーダＤ１はさらに、ＮＡＮＤ回路６９および７０ならびにインバータ回路６７および６８を含む。ＮＡＮＤ回路６９は、入力ノードＮ２６およびＮ２７のそれぞれから信号を受け、インバータ回路６７に出力する。インバータ回路６７は、この信号を反転して出力ノードＮ２９に出力する。ＮＡＮＤ回路７０は、入力ノードＮ２６およびＮ２８のそれぞれから信号を受け、インバータ回路６８に信号を出力する。インバータ回路６８はこの信号を反転して出力ノードＮ３０に出力する。
【０１７９】
具体的に、図１５に示すように信号ＴＡＤＤ０に対応するデコーダＤ１においては、入力ノードＮ２２およびＮ２７に、信号ＴＡＤＤ０を与え、入力ノードＮ２３およびＮ２８に、信号ＺＴＡＤＤ０を与え、さらに入力ノードＮ２１に、テストモードイネーブル信号ＴＭＥを与える。テストモードイネーブル信号ＴＭＥがＨレベルであれば、出力ノードＮ２４からテストモード信号ＴＭ１が、または出力ノードＮ２５からテストモード信号ＴＭ２が出力される。
また入力ノードＮ２６には、特殊テストモードイネーブル信号ＴＳＶＥを与える。特殊テストモードイネーブル信号ＴＳＶＥがＨレベルであれば、出力ノードＮ２９からテストモード信号ＴＭ３が、または出力ノードＮ３０からテストモード信号ＴＭ４が出力される。
【０１８０】
なお、信号ＴＡＤＤ１に対応するデコーダはデコーダＤ１と同様の回路構成であり、入力ノードＮ２２およびＮ２７に、信号ＴＡＤＤ１を与え、入力ノードＮ２３およびＮ２８に、信号ＺＴＡＤＤ１を与え、さらに入力ノードＮ２１に、テストモードイネーブル信号ＴＭＥを与える。テストモードイネーブル信号ＴＭＥがＨレベルであれば、出力ノードＮ２４または出力ノードＮ２５から対応するテストモード信号が出力される。
【０１８１】
また入力ノードＮ２６には、特殊テストモードイネーブル信号ＴＳＶＥを与える。特殊テストモードイネーブル信号ＴＳＶＥがＨレベルであれば、出力ノードＮ２９からまたは出力ノードＮ３０から対応するテストモード信号が出力される。
【０１８２】
次に、図１２に示す同期型半導体記憶装置６０００の動作について、タイミングチャートである図１６を用いて説明する。
【０１８３】
図１６は、本発明の実施の形態６における同期型半導体記憶装置６０００の動作を説明するためのタイミングチャートである。図１６において、（Ａ）は、内部クロック信号ＣＬＫを、（Ｂ）は、内部制御信号ＣＳを、（Ｃ）は、内部制御信号ＲＡＳを、（Ｄ）は、内部制御信号ＣＡＳを、（Ｅ）は、内部制御信号ＷＥをそれぞれ示す。また、（Ｆ）は、アドレス信号ＡＤＤ７を、（Ｇ）はアドレス信号ＡＤＤ０を、（Ｈ）は、入力パッドＰ１の電圧レベルを、（Ｉ）は、パワーオンリセット信号ＺＰＯＲを、（Ｊ）は、基準電圧ＶＲＥＦをそれぞれ示す。さらに、（Ｋ）は、テストモードセット信号ＳＴＭを、（Ｌ）は、テストモードイネーブル信号ＴＭＥを、（Ｍ）は、信号ＴＡＤＤ０を、（Ｎ）は、特殊テストモードイネーブル信号ＴＳＶＥを、（Ｏ）は、テストモード信号ＴＭ１、（Ｐ）は、テストモード信号ＴＭ３をそれぞれ示している。なお、以下の説明においては、アドレス信号ＡＤＤ０がＨレベル、アドレス信号ＡＤＤ１がＬレベルの場合を想定して説明する。
【０１８４】
まず、モードレジスタセットコマンドとＨレベルのアドレス信号ＡＤＤ７とに応答して、テストモードに入る動作について説明する。
【０１８５】
時刻ｔ１おいて、モードレジスタセットコマンド（内部制御信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥがすべてＨレベル）が入力されると、テストモードセット信号ＳＴＭがＨレベルとなる。
【０１８６】
この時点でアドレス信号ＡＤＤ７がＨレベルであるため、レジスタＲ２からＨレベルのテストモードイネーブル信号ＴＭＥが出力される。デコーダＤ１は、Ｈレベルのテストモードイネーブル信号ＴＭＥとＨレベルの信号ＴＡＤＤ０とを受けて、Ｈレベルのテストモード信号ＴＭ１を出力（選択）する。なお、次のモードレジスタセットコマンドが入力するまで、テストモードレジスタの内容はラッチされている。
【０１８７】
次に、入力パッドＰ１に入力される高電圧（スーパーＶＩＨ）に応答して、特殊テストモードに入る場合について説明する。
【０１８８】
モードレジスタセットコマンドを入力すると同時に、入力パッドＰ１にスーパＶＩＨ（高電圧）を印加する。これにより、レジスタＲ３から、Ｈレベルの特殊テストモードイネーブル信号ＴＳＶＥが出力される。
【０１８９】
デコーダＤ１は、Ｈレベルの特殊テストモードイネーブル信号ＴＳＶＥとＨレベルの信号ＴＡＤＤ０とを受けて、テストモード信号ＴＭ３を選択し、代わりに、テストモード信号ＴＭ１を非選択状態とする。
【０１９０】
このように、本発明の実施の形態６における同期型半導体記憶装置６０００は、モードレジスタセットコマンドとアドレス信号とに基づきテストモード（たとえば、テストモード信号ＴＭ１、ＴＭ２に対応）に入り、さらにスーパーＶＩＨ条件が満たされた場合には、特殊テストモード（たとえば、テストモード信号ＴＭ３、ＴＭ４に対応）に入ることが可能となる。この結果、ユーザが誤って特殊なテストモード（特にリセットに時間のかかるテスト）に入る可能性を極めて低くすることができる。
【０１９１】
［実施の形態７］
本発明の実施の形態７における同期型半導体記憶装置について説明する。
【０１９２】
本発明の実施の形態７における同期型半導体記憶装置は、高電源電圧が印加される入力パッドを複数個持ち、この組合せで特殊なテストモードに入ることを可能とするものである。これにより、スーパーＶＩＨ条件の組合わせで多様なテストモードが実施されるとともに、実使用時においては誤ってテストモードに入るという誤動作を減少させることができる。
【０１９３】
本発明の実施の形態７における同期型半導体記憶装置７０００の全体構成について、図１７を用いて説明する。
【０１９４】
図１７は、本発明の実施の形態７における同期型半導体記憶装置７０００の主要部の構成を示す概略ブロック図である。従来の同期型半導体記憶装置９０００と同じ構成要素には、同じ記号および符号を付し、その説明を省略する。
【０１９５】
図１７に示す同期型半導体記憶装置７０００は、テストモードレジスタ１４３およびテストモードデコーダ１４５を含む。
【０１９６】
テストモードレジスタ１４３は、実施の形態６におけるテストモードレジスタ１４０と異なり、入力パッドＰ１およびＰ２のそれぞれの信号に応答して、第１の特殊テストモードイネーブル信号ＴＳＶＥ１および第２の特殊テストモードイネーブル信号ＴＳＶＥ２を出力する。
【０１９７】
次に、図１７に示すテストモードレジスタ１４３の構成および入出力関係について図１８を用いて説明する。
【０１９８】
図１８は、図１７に示すテストモードレジスタ１４３の構成および入出力関係を示す図である。図１８に示すテストモードレジスタ１４３は、アドレス信号ＡＤＤ０に対応するレジスタＲ１．０、アドレス信号ＡＤＤ１に対応するレジスタＲ１．１、第１のイネーブラである（アドレス信号ＡＤＤ７および入力パッドＰ１に対応）レジスタＲ３．１および第２のイネーブラである（アドレス信号ＡＤＤ７および入力パッドＰ２に対応）レジスタＲ３．２を含む。
【０１９９】
レジスタＲ３．１およびＲ３. ２は、図１４に示すレジスタＲ３であり、入力ノードＮ１１に、基準電圧ＶＲＥＦを、入力ノードＮ１２に、アドレス信号ＡＤＤ７を、入力ノードＮ１３に反転テストモードセット信号ＺＳＴＭを、さらに入力ノードＮ１４に、テストモードセット信号ＳＴＭを受ける。
【０２００】
レジスタＲ３．１は、入力パッドＰ１から信号を受ける。レジスタＲ３. １の出力ノードＮ１５からは、第１の特殊テストモードイネーブル信号ＴＳＶＥ１が出力される。
【０２０１】
レジスタＲ３．２は、入力パッドＰ２から信号を受ける。レジスタＲ３．２の出力ノードＮ１５からは、第２の特殊テストモードイネーブル信号ＴＳＶＥ２が出力される。
【０２０２】
次に、図１７に示すテストモードデコーダ１４５の構成および入出力関係について、図１９を用いて説明する。
【０２０３】
図１９は、図１７に示すテストモードデコーダ１４５に含まれるデコーダＤ２の構成および入出力関係を示す図である。図１９においては、信号ＴＡＤＤ０に対応するデコーダＤ２の構成と入出力関係とが示されている。
【０２０４】
デコーダＤ２は、ＮＡＮＤ回路７０、７１、７２、８０、８１および８２ならびにインバータ回路７３、７４、７５、７６、７７、８３、８４、８５、８６および８７を含む。
【０２０５】
ＮＡＮＤ回路７０は、入力ノードＮ４０、Ｎ４１およびＮ４２のそれぞれから信号を受け、インバータ回路７５に信号を出力する。インバータ回路７５は、この信号を反転して出力ノードＮ４３に出力する。ＮＡＮＤ回路７１は、入力ノードＮ４０の信号と、入力ノードＮ４１の信号をインバータ回路７３で反転した信号と、入力ノードＮ４２の信号とを受け、インバータ回路７６に信号を出力する。インバータ回路７６は、この信号を反転して出力ノードＮ４４に出力する。ＮＡＮＤ回路７２は、入力ノードＮ４０およびＮ４１のそれぞれから受ける信号と、入力ノードＮ４２から受ける信号をインバータ回路７４で反転した信号とを受け、インバータ回路７７に信号を出力する。インバータ回路７７は、この信号を反転して出力ノードＮ４５に出力する。
【０２０６】
ＮＡＮＤ回路８０は、入力ノードＮ５０、Ｎ５１およびＮ５２のそれぞれから信号を受け、インバータ回路８５に出力する。インバータ回路８５は、この信号を反転して出力ノードＮ５３に出力する。ＮＡＮＤ回路８１は、入力ノードＮ５０およびＮ５２の信号を受け、入力ノードＮ５１の信号をインバータ回路８３で反転した信号を受ける。インバータ回路８６は、ＮＡＮＤ回路８１の出力信号を反転して出力ノードＮ５４に出力する。ＮＡＮＤ回路８２は、入力ノードＮ５０およびＮ５１のそれぞれから信号を受け、入力ノードＮ５２の信号をインバータ回路８４で反転した信号を受ける。インバータ回路８７は、ＮＡＮＤ回路８２の出力信号を反転して出力ノードＮ５５に出力する。信号ＴＡＤＤ１に対応するデコーダは、デコーダＤ２と同じ回路構成である。
【０２０７】
信号ＴＡＤＤｉ（ただし、ｉ＝０、１のいずれか）に対応するデコーダＤ２は、入力ノードＮ４１に、信号ＴＡＤＤｉを受け、入力ノードＮ４１およびＮ５１に、第１の特殊テストモードイネーブル信号ＴＳＶＥ１を受け、入力ノードＮ４２およびＮ５２に、第２の特殊テストモードイネーブル信号ＴＳＶＥ２を受ける。また、入力ノードＮ５０に、反転信号ＺＴＡＤＤｉを受ける。
【０２０８】
信号ＴＡＤＤ０に対応するデコーダＤ２は出力ノードＮ４３からは、テストモード信号ＴＭ１が、出力ノードＮ４４からは、テストモード信号ＴＭ２が、出力ノードＮ４５からは、テストモード信号ＴＭ３が、出力ノードＮ５３からは、テストモード信号ＴＭ４が、出力ノードＮ５４からは、テストモード信号ＴＭ５が、出力ノードＮ５５からは、テストモード信号ＴＭ６が出力される。
【０２０９】
アドレス信号ＡＤＤ１に対応するデコーダからは、信号ＴＡＤＤ１、反転信号ＺＴＡＤＤ１および特殊テストモード信号ＴＳＶＥ１およびＴＳＶＥ２に応答して、対応するテストモード信号を出力する。
【０２１０】
次に、図１７に示す本発明の実施の形態７における同期型半導体記憶装置７０００の動作についてタイミングチャートである図２０を用いて説明する。
【０２１１】
図２０は、本発明の実施の形態７における同期型半導体記憶装置７０００の動作を説明するためのタイミングチャートである。図７において、（Ａ）は、内部クロック信号ＣＬＫを、（Ｂ）は、内部制御信号ＣＳを、（Ｃ）は、内部制御信号ＲＡＳを、（Ｄ）は、内部制御ＣＡＳ、（Ｅ）は、内部制御信号ＷＥを、（Ｆ）は、アドレス信号ＡＤＤ７を、（Ｇ）は、アドレス信号ＡＤＤ０を、（Ｈ）は、入力パッドＰ１の電圧レベルを、（Ｉ）は、入力パッドＰ２の電圧レベルをそれぞれ示している。さらに、（Ｊ）は、パワーオンリセット信号ＺＰＯＲを、（Ｋ）は、基準電圧ＶＲＥＦを、（Ｌ）は、テストモードセット信号ＳＴＭを、（Ｍ）は、第１の特殊テストモードイネーブル信号ＴＳＶＥ１を、（Ｎ）は、信号ＴＡＤＤ０を、（Ｏ）は、第２の特殊テストモードイネーブル信号ＴＳＶＥ２を、（Ｐ）は、テストモード信号ＴＭ３を、（Ｑ）は、テストモード信号ＴＭ２をそれぞれ示している。
【０２１２】
時刻ｔ０において、モードレジスタセットコマンドＭＲＳが入力された時点でアドレス信号ＡＤＤ７がＨレベルでありかつ入力パッドＰ１にスーパーＶＩＨレベルの電圧を印加する。これにより、第１の特殊テストモードイネーブル信号ＴＳＶＥ１がＨレベルとなる。信号ＴＡＤＤ０との組合せで、テストモード信号ＴＭ３が選択される。
【０２１３】
時刻ｔ１に、再度モードレジスタセットコマンドＭＲＳを入力する。この時点でアドレス信号ＡＤＤ７およびアドレス信号ＡＤＤ０をいずれもＨレベルとしておき、同時に入力パッドＰ２にスーパーＶＩＨレベルの電圧を印加する。
【０２１４】
この場合、第１のテストモードイネーブル信号ＴＳＶＥ１がＬレベルとなり、かつ第２の特殊テストモードイネーブル信号ＴＳＶＥ２がＨレベルとなる。これにより、信号ＴＡＤＤ０との組合せで、テストモード信号ＴＭ２が選択される代わりに、テストモード信号ＴＭ３が非選択状態となる。
【０２１５】
このように、複数のスーパーＶＩＨ入力パッドを用いることにより、アドレス信号の組合せを少なくすることができる。また、スーパーＶＩＨ条件を使用するため、誤ってユーザがテストモードに入る可能性が減少する。
【０２１６】
【発明の効果】
以上のように、請求項１に係る同期型半導体記憶装置によれば、テストモード設定手段を有し、イニシャライズコマンドに応答してテストモードをリセットすることができる。このため、実使用時にテストモードが設定されていても、早期にかつ確実にテストモードをリセットすることができる。この結果、実使用時における誤動作を防止することができる。
【０２１７】
請求項２に係る同期型半導体記憶装置は、動作モード設定手段とテストモード設定手段とを有し、イニシャライズコマンド実行時に発生するリセット信号に応答してテストモードのみをリセットすることができる。このため、実使用時にテストモードが設定されていても、早期にかつ確実にテストモードをリセットすることができる。これにより、実使用時における誤動作を防止することができる。また、通常の動作は保証される。
【０２１８】
請求項３に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、イニシャライズコマンドの一つであるプリチャージコマンドに応答してリセット信号を発生することにより、初期設定手順を用いて容易にかつ早期にテストモードをリセットすることができる。
【０２１９】
請求項４に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、リセット信号を用いて、テストモード信号を発生するテストモードデコーダの出力動作をリセットすることができる。これにより、テストモード信号の出力を停止することができる。
【０２２０】
請求項５に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、リセット信号を用いて、テストモード指定信号をラッチするラッチ手段（レジスタ）の内容をリセットすることができる。これにより、テストモード信号を非活性状態にすることができる。
【０２２１】
請求項６に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、リセット信号を用いて、テストモードデコーダから受けるテストモード信号をラッチして出力するラッチ手段（レジスタ）の出力動作をリセットすることができる。これにより、テストモード信号の出力を停止することができる。
【０２２２】
請求項７に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、リセット信号を用いて、テストモードデコーダから受けるテストモード信号をラッチして出力するラッチ手段（レジスタ）の内容をリセットすることができる。これにより、テストモード信号を非活性状態にすることができる。
【０２２３】
請求項８に係る同期型半導体記憶装置は、請求項２に係る同期型半導体記憶装置であって、特定の内部回路に入力するテストモード信号をリセット信号に応答してリセット状態にすることができる。これにより、回復に時間のかかるテストモードについては、早期にかつ確実にリセットが可能となり、速やかに実施用可能な状態にすることができる。
【０２２４】
請求項９に係る同期型半導体記憶装置によれば、テストモードにおいて、特定の第１のコマンドが入力されたことを示す第１のコマンド対応信号を、第１のコマンドと異なる第２のコマンドに対応する第２のコマンド対応信号に変換する変換手段を有することにより、テストモードにおいて第１のコマンドを第２のコマンドとして使用することが可能となる。
【０２２５】
請求項１０に係る同期型半導体記憶装置は、請求項９に係る同期型半導体記憶装置であって、さらに外部信号を用いてデコードすることにより、複数の第２のコマンドに変換して使用することができる。
【０２２６】
請求項１１に係る同期型半導体記憶装置は、請求項１０に係る同期型半導体記憶装置であって、イニシャライズコマンドに含まれる第２のコマンドに応答してテストモードをリセットする手段を備え、テストモードにおいては、第１のコマンドに対応する第１のコマンド対応信号を第２のコマンドに対応する第２のコマンド対応信号に変換する。これにより、テスト時においては、テストモードをリセットすることなく第２のコマンドを実行するこができ、さらに実使用時においては、イニシャライズコマンドを用いてテストモードを早期にかつ確実にリセットすることができる。
【０２２７】
請求項１２に係る同期型半導体記憶装置は、請求項１０に係る同期型半導体記憶装置であって、アドレス信号を用いることで、複数の第２のコマンドにデコードすることができる。
【０２２８】
請求項１３に係る同期型半導体記憶装置は、請求項１１に係る同期型半導体記憶装置であって、アドレス信号を用いることで、複数の第２のコマンドにデコードすることができる。
【０２２９】
請求項１４に係る同期型半導体記憶装置は、請求項１０に係る同期型半導体記憶装置であって、バンクから読出したデータの外部への出力を禁止するバーストターミネートコマンドを第１のコマンドとして用いることができる。
【０２３０】
請求項１５に係る同期型半導体記憶装置は、請求項１１に係る同期型半導体記憶装置であって、バンクから読出したデータの外部への出力を禁止するバーストターミネートコマンドを第１のコマンドとして用いることができる。
【０２３１】
請求項１６に係る同期型半導体記憶装置は、テストモード設定手段を備え、入力パッドに高電圧がかけられた場合にのみ、テストモードに入ることができる。これにより、実使用時において、ユーザが誤ってテストモードに入ることを防止することができる。
【０２３２】
請求項１７に係る同期型半導体記憶装置は、請求項１６に係る同期型半導体記憶装置であって、スーパーＶＩＨ条件で制御される特殊テストモードと、テストモード設定コマンドで制御されるテストモードとを備えるように構成する。これにより、リセットに時間のかかる特殊テストモードには容易に入れないようにできる。また、テストモードに入る手段を２種類備えることで出荷時のテストを短く、効率良く行なうことができる。
【０２３３】
請求項１８に係る同期型半導体記憶装置は、請求項１６に係る同期型半導体記憶装置であって、入力パッドに入力される高電圧の組合わせにより特殊テストモードに入ることが可能となる。実使用時に、誤ってテストモードに入るという誤動作を減少させることができる。
【０２３４】
また、本発明に係る同期型半導体記憶装置は、動作モード設定手段とテストモード設定手段とを備え、イニシャライズコマンドに応答して特定のテストモードを選択的にリセットすることができる。このため、実使用時にテストモードが設定されていても、特定のテストモード（たとえば、リセットしてから回復に時間のかかる系のテストモード）については、早期にかつ確実にテストモードをリセットすることができる。これにより、実使用時における誤動作を防止することができる。また、通常の動作は保証される。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における同期型半導体記憶装置１０００の全体構成の一例を示す概略ブロック図である。
【図２】  図１に示す同期型半導体記憶装置１０００の主要部の構成の一例を示す図である。
【図３】  図２に示すリセット信号発生信号１５０の具体的構成の一例を示す回路図である。
【図４】  図２に示すテストモードレジスタ１１８の入出力関係の一例を示す図である。
【図５】  図２に示すテストモードレジスタ１１８の入出力関係の他の一例を示す図である。
【図６】  本発明の実施の形態１における同期型半導体記憶装置１０００の動作を説明するためのタイミングチャートである。
【図７】  オートリフレッシュコマンドを用いてリセット信号ＺＰＯＲ１を発生するための構成の一例を示す回路図である。
【図８】  本発明の実施の形態２における同期型半導体記憶装置２０００の主要部の構成の一例を示す図である。
【図９】  本発明の実施の形態３における同期型半導体記憶装置３０００の主要部の構成の一例を示す図である。
【図１０】  本発明の実施の形態４における同期型半導体記憶装置４０００の主要部の構成の一例を示す図である。
【図１１】  本発明の実施の形態５における同期型半導体記憶装置５０００の主要部の構成の一例を示す図である。
【図１２】  本発明の実施の形態６における同期型半導体記憶装置６０００の主要部の構成の一例を示す図である。
【図１３】  図１２に示すテストモードレジスタ１４０の構成および入出力関係の一例を示す回路図である。
【図１４】  図１３に示すレジスタＲ３の構成および入出力関係の一例を示す回路図である。
【図１５】  図１２に示すテストモードデコーダ１４２を構成するデコーダＤ１の構成の一例を示す回路図である。
【図１６】  本発明の実施の形態６における同期型半導体記憶装置６０００の動作を説明するためのタイミングチャートである。
【図１７】  本発明の実施の形態７における同期型半導体記憶装置７０００の主要部の構成の一例を示す図である。
【図１８】  図１７に示すテストモードレジスタ１４３の構成および入出力関係の一例を示す回路図である。
【図１９】  図１７に示すテストモードデコーダ１４５に含まれるデコーダＤ２の構成および入出力関係の一例を示す図である。
【図２０】  本発明の実施の形態７における同期型半導体記憶装置７０００の動作を説明するためのタイミングチャートである。
【図２１】  従来の同期型半導体記憶装置９０００の主要部の構成を示す概略ブロック図である。
【図２２】  従来の同期型半導体記憶装置９０００の電源投入時からアイドル状態になるまでの通常動作の手順を説明するためのタイミングチャートである。
【図２３】  従来のモードセット設定回路１０４の構成を示す概略ブロック図である。
【図２４】  モード検出回路１１５の回路構成を示す回路図である。
【図２５】  ノーマルモードレジスタ１１６およびテストモードレジスタ１１８を構成するレジスタＲ１の構成を示す回路図である。
【図２６】  テストモードデコーダ１１９の構成を示す回路図である。
【図２７】  ノーマルモード設定回路１２４およびテストモード設定回路１２５の動作を説明するためのタイミングチャートである。
【符号の説明】
２９, ３０, ４０  ＮＡＮＤ回路、５０  コマンドデコーダ、１０１  制御信号バッファ、１０２  内部クロック発生回路、１０３  アドレスバッファ、１０４  モードセット設定回路、１００  ＰＯＲ発生回路、１０５  プリチャージ発生回路、１０６  アクト発生回路、１５０  リセット信号発生回路、１１６、ノーマルモードレジスタ、１１７  ノーマルモードデコーダ、１２４  ノーマルモード設定回路、１１８, １４０, １４３  テストモードレジスタ、１１９, １４２, １４５  テストモードデコーダ、１２５  テストモード設定回路、１１５
モード検出回路、Ｒ１, Ｒ２, Ｒ３  レジスタ、Ｄ１, Ｄ２  デコーダ、１３０
ラッチ回路、１０００〜９０００  同期型半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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