(57)【特許請求の範囲】
【請求項１】
少なくとも１つのメモリセルアレイを有する半導体記憶装置において、
コラム選択信号で選択したコラムにあるメモリセルに、該コラムに設けられたセンスアンプを介してデータを書き込む際、コラム選択信号に同期して選択されたビット線対をイコライズする制御回路を設け、
該制御回路は、ビット線対をイコライズする間は前記ビット線対及び前記センスアンプを、書き込みデータが通るデータバスから切り離し、前記コラム選択信号が立ち下がる前に前記ビット線対のイコライズを終了し、前記イコライズの終了後に、前記ビット線対及び前記センスアンプを前記データバスに接続する回路を具備することを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、
ビット線対をショートしてイコライズするトランジスタを有する第１の制御回路と、
コラム選択信号に基づいて前記トランジスタを制御する信号を発生する第２の制御回路と
を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記トランジスタを制御する信号は、前記制御回路及びコラム選択信号で制御されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記切り離す回路は、ビット線対とデータバスとの間に設けられたトランジスタであり、ビット線対をイコライズしている間は該トランジスタをオフさせる制御信号をコラム選択を指示する信号に基づいて生成する回路を具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記制御回路は、
コラム選択信号に応答してビット線対をショートしてイコライズする第１のトランジスタと、ビット線対と書き込みデータが通るデータバスとの間に設けられた第２及び第３のトランジスタを有する第１の制御回路と、
コラム選択を指示する信号に基づいて前記第２及び第３のトランジスタを制御する信号を発生する第２の制御回路と
を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記トランジスタを制御する信号は、ビット線電圧に等しいかそれよりも高い電圧であることを特徴とする請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、より詳細にはＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）デバイスに関する。より特定すれば、本発明はＤＲＡＭデバイスのデータ書き込み動作の高速化に関する。
近年、大規模化が著しい半導体記憶装置において、動作の高速化も著しい。一方、携帯機器等への応用を意識した低電圧電源化は、動作の高速化と相反する効果をもたらす。このため、特に低電源電圧下での高速化を図ることが必要とされている。
【０００２】
本発明は、データの書き込み動作の高速化に関する。
【０００３】
【従来の技術】
図１４は、半導体記憶装置の一部を示す図であり、特にデータの書き込みに係る構成要素を示している。従来の書き込みは次の通りである。書き込みアンプ１０によって外部からの書き込みデータに応じた相補関係にあるデータ信号が、一対のグローバルデータバスＧＤＢ、／ＧＤＢ上に出力される。この時、ローカルデータバススイッチ１１がオンとなり、一対のグローバルデータバスＧＤＢ、／ＧＤＢと一対のローカルデータバスＬＤＢ、／ＬＤＢとを接続する。コラム選択信号ＣＬｍ（ｍはｍ番目のコラムを意味している）が立ち上がることで、一対のローカルデータバスＬＤＢ、／ＬＤＢと一対のビット線ＢＬ、／ＢＬとの間に設けられた２つのトランジスタがオンする。そして、センスアンプ１３がローカルデータバスＬＤＢ、／ＬＤＢから受け取ったデータ信号を増幅し、メモリセルアレイ１２の対応するメモリセルにデータを書き込む。センスアンプドライバ１４はセンスアンプ１３を活性化し、ビット線対ＢＬ、／ＢＬを開いた状態（電位差がある状態）に設定しておく。
【０００４】
従来、半導体記憶装置の高速化に関しては、種々提案されている。例えば、特開平９−７３７８５号公報には、ＳＲＡＭ装置において、データの読み出し後のイコライズ動作と書き込み後のライトリカバリー動作を１つの制御信号を用いて行うことが記載されている。ライトリカバリー動作とは、いずれかのメモリセルへの書き込み動作が行われた後に、データ線対の電圧を所定値にするものである。また、イコライズ動作とは、いずれかのメモリセルからの読み出し動作が行われた後に、対応するデータ線対の電圧を所定値にするものである。
【０００５】
また、特開平７−７３６７２号公報にも、上記と同様に、書き込み動作後のライトリカバリー動作について記載されている。
【０００６】
【発明が解決しようとする課題】
図１４を参照して説明した書き込み動作に、上記２つの公開公報に記載されているような技術を応用することで、書き込み動作の高速化を図ることことは可能である。しかしながら、これらの公開公報に記載の技術は、書き込み動作後のライトリカバリー動作に関するもので、書き込み動作そのものの高速化を図ったものではない。
【０００７】
本発明は、書き込み動作のシーケンスを工夫することで、データの書き込み動作、特に低電圧下でのデータの書き込みの高速化を図ることを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、少なくとも１つのメモリセルアレイ（図２に示す実施例のメモリセルアレイ１２に相当）を有する半導体記憶装置において、コラム選択信号（図２のＣＬ１〜ＣＬｍに相当）で選択したコラムにあるメモリセル（図２のＭＣに相当）に、該コラムに設けられたセンスアンプ（図２の１３に相当）を介してデータを書き込む際、コラム選択信号に同期して選択されたビット線対（図２のＢＬ１、／ＢＬ１に相当）をイコライズする制御回路（図２の２０、３０に相当）を設け、該制御回路は、ビット線対をイコライズする間は前記ビット線対及び前記センスアンプを、書き込みデータが通るデータバスから切り離す回路（図３のトランジスタＱ１１、Ｑ１２に相当）を具備することを特徴とする半導体記憶装置である。データを書き込むコラムのみ書き込み時にビット線対をイコライズ、すなわちビット線対の電位を同一に設定する動作を行うので、反転書き込み（ビット線対上のデータとは反対のデータの書き込み）はイコライズされた状態から開始でき、センスアンプの駆動負荷が小さくなり、高速にデータを書き込め、特に低電圧下で顕著な効果が得られ、ビット線対及び前記センスアンプを書き込みデータが通るデータバスから切り離した状態でイコライズするため、データバスに影響を与えることなく、選択されたビット線対のみをイコライズできる。
【０００９】
また、制御回路は、コラム選択信号が立ち下がる前に、選択されたビット線対のイコライズを終了する。データの書き込みタイミングを保証するためである。
請求項２に記載の発明は、請求項１の前記制御回路が、ビット線対をショートしてイコライズするトランジスタ（図３のトランジスタＱ１３に相当）を有する第１の制御回路（２０）と、コラム選択信号（図１０のＣＬに相当）に基づいて前記トランジスタを制御する信号を発生する第２の制御回路（３０）とを有することを特徴とする。制御回路の一構成例を規定したものである。
【００１０】
請求項３に記載の発明は、請求項２に記載の前記トランジスタを制御する信号が、コラム選択信号で制御されることを特徴とする。
【００１１】
請求項４に記載の発明は、請求項１に記載の前記切り離す回路が、ビット線対とデータバスとの間に設けられたトランジスタ（Ｑ１１、Ｑ１２）であり、ビット線対をイコライズしている間は該トランジスタをオフさせる制御信号（ＷＴ）をコラム選択を指示する信号（ＣＬ）に基づいて生成する回路を具備することを特徴とする。
【００１２】
請求項５に記載の発明は、請求項１に記載の前記制御回路が、コラム選択信号に応答してビット線対をショートしてイコライズする第１のトランジスタ（図３のトランジスタＱ１３に相当）と、ビット線対と書き込みデータが通るデータバス（ＬＤＢ、／ＬＤＢ）との間に設けられた第２及び第３のトランジスタ（図３のトランジスタＱ１１、Ｑ１２に相当）を有する第１の制御回路（２０）と、コラム選択を指示する信号（ＣＬ）に基づいて前記第２及び第３のトランジスタを制御する信号を発生する第２の制御回路（３０）とを有することを特徴とする。
【００１３】
請求項６に記載の発明は、請求項５に記載の前記トランジスタを制御する信号が、ビット線電圧に等しいかそれよりも高い電圧であることを特徴とする。ビット線対に設けられた第２、第３のトランジスタの抵抗値が実質的に問題なければビット線対と等しい電圧でよいが、抵抗値を下げることが好ましい場合には、上記制御する信号をビット線対の電圧よりも高い電圧とすることもできる。
【００１４】
【発明の実施の形態】
まず、本発明の原理を図１を参照して説明する。
図１は、本発明の原理を示す波形図である。図１の波形は、書き込みデータにより、ビット線対のデータが反転する場合である。従来技術では、コラム選択信号（前述のコラム選択信号ＣＬｍに相当）が立ち上がった後、図１４に示すローカルデータバス対ＬＤＢ、／ＬＤＢの書き込みデータに応じて、センスアンプ１３の作用によりビット線対の電位ＶiiとＶssが反転する。
【００１５】
これに対し、本発明では、コラム選択信号の立ち上がりに同期してビット線対をイコライズする。このイコライズにより、ビット線対の電位はほぼＶii／２となる。この状態から、ローカルデータバス対ＬＤＢ、／ＬＤＢの書き込みデータに応じて、ビット線電位が反転するので、センスアンプの駆動負荷が小さくなり、書き込み動作の高速化が可能になる。
【００１６】
図２は、本発明の一実施例の構成を示すブロック図である。なお、図２において、図１４に示す構成要素と同一のものには同一の参照番号を付けてある。本発明の一実施例によれば、ビット線対制御回路２０をｍ個のコラムの各々に設けるとともに、ビット線対制御回路２０を制御する制御信号ＷＴを発生する制御信号発生回路３０を各コラムに共通に設ける。図２では、コラム選択信号ＣＬ１に対応するビット線対選択回路２０及びセンスアンプ１３を図示してある。制御信号発生回路３０は、図１に示すイコライズのタイミングを指示する制御信号ＷＴを生成する。ビット線対制御回路２０は、制御信号ＷＴを受けて、ビット線対をイコライズする。
【００１７】
図３は、図２に示す１番目のコラムに係るビット線対制御回路２０及びその周辺回路の一構成例を示す図である。まず、ビット線対制御回路２０以外の構成要素を説明する。１番目のコラムのビット線対ＢＬ１、／ＢＬ１には、センスアンプ１３が設けられ、トランスファゲート・トランジスタＱ２１、Ｑ２２を介してメモリセルアレイ１２のメモリセルＭＣへ選択的に接続される。なお、図２中、ＷＬ１、ＷＬ２はワード線を示す。トランジスタＱ２１、Ｑ２２のオン／オフは制御信号ＢＴで制御される。制御信号ＰＲで制御されるトランジスタＱ１８，Ｑ１９、Ｑ２０はビット線プリチャージ回路を構成し、ビット線を電源電圧Ｖiiの１／２にプリチャージする。コラム選択信号ＣＬ１で制御されるコラム選択トランジスタＱ１６、Ｑ１７はビット線対ＢＬ１、／ＢＬ１をローカルデータバスＬＤＢ、／ＬＤＢへ選択的に接続する。
【００１８】
ビット線対制御回路２０は、制御信号ＷＴ及びコラム選択信号ＣＬ１を入力して、データの書き込みの際、後述するようにビット線対ＢＬ１、／ＢＬ１をイコライズする。ビット線対制御回路２０はトランジスタＱ１１〜Ｑ１５を有する。制御信号ＷＴで制御されるトランジスタＱ１１、Ｑ１２はそれぞれビット線ＢＬ１、／ＢＬ１に直列に設けられている。トランジスタＱ１４、Ｑ１５を介して制御されるトランジスタＱ１３は、ノードＮ１１の電位に応じてビット線対ＢＬ１、／ＢＬ１を選択的にショートする。制御信号ＷＴで制御されるトランジスタＱ１４は、制御信号ＷＴがローレベルの時にコラム選択信号ＣＬ１をトランジスタＱ１３のゲートに印加し、トランジスタＱ１３をオンさせる。制御信号ＷＴで制御されるトランジスタＱ１５は、制御信号ＷＴがハイレベルの時にグランド電圧に相当する電源電圧Ｖss（＜Ｖii) をトランジスタＱ１３に印加し、トランジスタＱ１３をオフさせる。
【００１９】
なお、その他のコラムに設けられているビット線対制御回路２０も図３に示す構成と同一である。
図４は、図３に示す回路の動作タイミング図である。時刻ｔ０で制御信号ＰＲが立ち下がりを開始し、時刻ｔ１でローレベル（電源電圧Ｖssに等しい）になる。これにより、Ｖii／２にプリチャージされていたビット線対ＢＬ１、／ＢＬ１はフローティング状態となる。時刻ｔ１で例えば図１のワード線ＷＬ１が選択され、選択されたメモリセル内のデータに応じて、微小電位差がビット線ＢＬ１、／ＢＬ１上に現われる。時刻ｔ２でセンスアンプドライバ１４が活性化され、センスアンプ１３により微小電位差がＶii、Ｖssに増幅される。時刻ｔ３でコラム選択信号ＣＬ１が立ち上がり、これに同期して制御信号ＷＴが立ち下がる。制御信号ＷＴが立ち下がるとトランジスタＱ１１、Ｑ１２の作用により、センスアンプ１３を含めビット線対ＢＬ１、／ＢＬ１がローカルデータバスＬＤＢ、／ＬＤＢから切り離されるとととに、トランジスタＱ１４がオンしてコラム選択信号ＣＬ１がトランジスタＱ１３をオンさせ、選択されたビット線対ＢＬ１、／ＢＬ１のみがイコライズされる。これにより、ビット線ＢＬ１の電位は電位Ｖiiから下降し始め、ビット線／ＢＬ１の電位は電位Ｖssから上昇し始める。時刻ｔ４で、制御信号ＷＴが立ち上がる。時刻ｔ４では、コラム選択信号ＣＬ１はハイレベルのままである。制御信号ＷＴが立ち上がるとトランジスタＱ１１、Ｑ１２、Ｑ１５はオンし、トランジスタＱ１４はオフする。この動作によって、切り離されたビット線対ＢＬ１、／ＢＬ１がローカルデータバスＬＤＢ、／ＬＤＢと接続され、またイコライズも解除され、ローカルデータバス対ＬＤＢ、／ＬＤＢ上のデータがセンスアンプ１３、ビット線対ＢＬ１、／ＢＬ１を介して、選択されたメモリセルに書き込まれる。
【００２０】
なお、上記書き込み動作において、制御信号ＢＴは常に電源電圧Ｖiiより高い電圧ＳＶiiに設定されている。これは、トランジスタＱ２１、Ｑ２２のＭＯＳ抵抗をできるだけ小さくするためである。
このように、コラム選択信号ＣＬ１に同期して、ビット線対ＢＬ１、／ＢＬ１をイコライズすることにより、センスアンプ１３は従来の内部電源電圧Ｖiiの振幅をもった反転書き込みではなく、半分の振幅の充放電を行えば良い。この結果、センスアンプ１３の駆動容量が小さくなり、小さなローカルデータバス上の小さな信号振幅でデータを書き込むことが可能となり、動作の高速化が図れる。
【００２１】
図５に、ビット線対ＢＬ１、／ＢＬ１、コラム選択信号ＣＬ１、及び制御信号ＷＴの電位及びタイミングの関係を示す。制御信号ＷＴのハイレベルは１．５Ｖ（前述のＳＶiiに相当する）以上で、ビット線対ＢＬ１、／ＢＬ１及びコラム選択信号ＣＬ１のハイレベル（前述のＶii）の約１．０Ｖよりも高い。制御信号ＷＴのハイレベルの電位を高く設定するのは、トランジスタＱ１１、Ｑ１２のＭＯＳ抵抗をできるだけ小さくするためである。しかしながら、制御信号ＷＴのハイレベルの電位をＶiiとしてもトランジスタＱ１１、Ｑ１２のＭＯＳ抵抗値が十分に小さければ、制御信号ＷＴの電位をＳＶiiにする必要はなく、Ｖiiでよい。
【００２２】
図６は、図２に示す制御信号発生回路３０の一構成例を示す回路図である。制御信号発生回路３０は、ライトイネーブル信号／ＷＥ、コラム選択指示信号ＣＬ及びアレイ選択信号を入力し、制御信号ＷＴを出力する。コラム選択指示信号ＣＬは、図２に示すコラム選択信号ＣＬ１〜ＣＬｍのいずれかが立ち上がると立ち上がり、立ち下がると立ち下がる信号である。すなわち、コラム選択信号ＣＬ１〜ＣＬｍのオアをとった信号に相当する。前述したように、制御信号発生回路３０は、メモリセルにデータを書き込む際（ライトイネーブル信号／ＷＥがローレベル（Ｖss）の時）、コラム選択指示信号ＣＬの立ち上がりに同期して、ビット線対（例えばＢＬ１、／ＢＬ１）とセンスアンプ１３をローカルデータバスＬＤＢ、／ＬＤＢから切り離すために制御信号ＷＴをローレベル（Ｖss）にし、コラム選択指示信号ＣＬがローレベルに立ち下がる前に制御信号ＷＴをハイレベル（ＳＶii）にする。この立ち下がりのタイミングを規定するために、遅延時間τを設けてある。
【００２３】
制御信号発生回路３０は、トランジスタＱ３１〜Ｑ３７、インバータＩＮＶ０〜ＩＮＶ３及びオアゲートＯＲ１を有する。トランジスタＱ３１、Ｑ３２、Ｑ３６はＰチャネル型トランジスタで、トランジスタＱ３３、Ｑ３４、Ｑ３５及びＱ３７はＮチャネル型トランジスタである。ライトイネーブル信号／ＷＥはオアゲートＯＲ１に与えられ、アレイ選択信号はインバータＩＮＶ０を介してオアゲートＯＲ１に与えられる。オアゲートＯＲ１の出力信号はトランジスタＱ３１及びＱ３４のゲートに与えられる。トランジスタＱ３１、Ｑ３２のドレインとトランジスタＱ３３のドレインは共通に接続され、ここから制御信号ＷＴが出力される。トランジスタＱ３１、Ｑ３２のソースには、前述の高電圧ＳＶii（前述の通り、Ｖiiでもよい）が印加される。トランジスタＱ３３のソースとトランジスタＱ３４のドレインが接続され、トランジスタＱ３４のソースは電源電圧Ｖssに接続されている。
【００２４】
コラム選択指示信号ＣＬは２段のインバータＩＮＶ１、ＩＮＶ２を通り、トランジスタＱ３６，Ｑ３７からなるトランスファゲートを介してトランジスタＱ３３のゲートに与えられる。また、コラム選択指示信号ＣＬは遅延時間τの遅延回路３２で遅延され、ノードＮ２２に出力される。ノードＮ２２では、トランジスタＱ３５、Ｑ３６のゲート、及びインバータＩＮＶ３の入力端子が相互に接続されている。インバータＩＮＶ３の出力はトランジスタＱ３７のゲートに与えられる。ノードＮ２３では、トランジスタＱ３２のゲート、トランジスタＱ３５のドレイン、トランジスタＱ３３のゲート、及びトランジスタＱ３６、Ｑ３７からなるトランスファゲートの出力が相互に接続されている。トランジスタＱ３５のソースは電源電圧Ｖssに接続されている。
【００２５】
図７、図６に示す制御信号発生回路３０のデータ書き込み時の動作を示すタイミング図である。図示する期間では、アレイ選択信号は常にハイレベルに設定されている。初期状態では、ライトイネーブル信号／ＷＥがハイレベル、コラム選択指示信号ＣＬがローレベルになっている。このため、トランスファゲートを構成しているトランジスタＱ３６、Ｑ３７は共にオン状態である。このとき、トランジスタＱ３３はオフしており、トランジスタＱ３２はオン状態である。また、トランジスタＱ３１はオン状態、トランジスタＱ３４はオフ状態になっている。このように、トランジスタＱ３１、Ｑ３２はいずれもオン状態であり、制御信号ＷＴは電圧ＳＶiiになっている。
【００２６】
時刻ｔ０で、ライトイネーブル信号／ＷＥがローレベルに変化し、ノードＮ２１の電位が上昇するので、トランジスタＱ３４がオンする。時刻ｔ１でコラム選択指示信号ＣＬがハイレベルに変化し、トランジスタＱ３３がオンする。このため、制御信号ＷＴはローレベルに変化する。時刻ｔ２は、時刻ｔ１から遅延時間τが経過した時点である。遅延回路３２の出力、すなわちノードＮ２２の電位が立ち上がるので、トランジスタＱ３５はオンし、トランジスタＱ３６、Ｑ３７はオフし、ノード２３はトランジスタＱ３５を介して放電される。これにより、トランジスタＱ３２はオンし、制御信号ＷＴはハイレベルになる。
【００２７】
図８は、上記構成において、バースト長が２の場合のビット線対制御回路２０の動作を示すタイミング図である。バースト長が２の場合には、１つのワード線を選択した状態で、２つのコラムに連続してデータを書き込む。図８において、時刻ｔ１でワード線が選択され、時刻ｔ２で第１のコラム及び第２のコラムのセンスアンプが活性化される。時刻ｔ３で第１のコラム選択信号ＣＬ１が立ち上がり、同時に制御信号ＷＴが立ち下がる。これにより、第１のコラムのビット線対ＢＬ１、／ＢＬ１がイコライズされる。時刻ｔ４で制御信号ＷＴが立ち上がり、イコライズが解消され、データが選択されたメモリセルに書き込まれる。次に、時刻ｔ５で第２のコラム選択信号ＣＬ２が立ち上がり、同時に制御信号ＷＴが立ち下がる。これにより、第２のコラムのビット線対ＢＬ２、／ＢＬ２が活性化される。時刻ｔ６で制御信号ＷＴが立ち上がり、イコライズが解消され、選択されたメモリセルにデータが書き込まれる。
【００２８】
次に、上記構成を含む半導体記憶装置の全体構成について、図９を参照して説明する。図９において、半導体記憶装置はメモリチップ１００を有する。メモリチップ１００上には、周辺回路１０１の周囲に４つのコア１０２1 〜１０２4 が形成されている。勿論、４つ以外のコアを形成してもよい。図９には、コア１０２1 の要部の拡大図が示してある。他のコア１０２2 〜１０２4 も同様の構成である。
【００２９】
コア１０２2 は複数のメモリセルアレイ１２1 、１２2 が二次元的に配列してある。各セルアレイ１２1 、１２2 にはローカルデータバスＬＤＢ、／ＬＤＢが設けられ、ローカルデータバススイッチ１１1 、１１2 を介してグローバルデータバスＧＤＢ、／ＧＤＢに接続されている。コラム選択指示信号ＣＬ及びライトイネーブル信号／ＷＥを伝える信号線は、複数のセルアレイ１２1 、１２2 に共通に設けられている。各セルアレイ１２1 、１２2 にはそれぞれセンスアンプドライバ１４1 、１４2 と制御信号発生回路３０1 、３０2 が設けられている。セルアレイ１２1 には、コラム毎に設けられたセンスアンプからなるセンスアンプ（Ｓ／Ａ）列１３1 、及びコラム毎に設けられたビット線対制御回路２０からなるビット線対制御回路列２０1 が設けられている。同様に、セルアレイ１２2 には、コラム毎に設けられたセンスアンプからなるセンスアンプ（Ｓ／Ａ）列１３2 、及びコラム毎に設けられたビット線対制御回路２０からなるビット線対制御回路列２０2 が設けられている。図示を省略するその他のセルアレイ列に対しても同様に、センスアンプ列とビット線対制御回路列が設けられている。制御信号発生回路３０1 で生成された制御信号ＷＴは、ビット線対制御回路２０1 の各ビット線対制御回路２０に与えられている。同様に、制御信号発生回路３０2 で生成された制御信号ＷＴは、ビット線対制御回路２０2 の各ビット線対制御回路２０に与えられている。
【００３０】
図１０は、コラム選択指示信号ＣＬ、ＣＬ１〜ＣＬｍを生成するコラム信号発生回路の一構成例を示す回路図である。また、図１１はコラム信号発生回路の動作を示すタイミング図である。コラム信号発生回路は、図９の周辺回路１０１内に設けられている。コラム信号発生回路はカウンタ４０、デコーダ４１、オアゲートＯＲ２、排他的論理和ゲートＥＸ−ＯＲ１及び遅延回路４２、４３で構成される。カウンタ４０は、リセット信号reset でリセットされる。周辺回路１０１内のアドレスデコーダからコラム系アドレス信号を受けたカウンタ４０は、周辺回路１０１内のタイミング生成部からのタイミング信号count-upに同期してカウント動作し、カウント値をデコーダ４１に出力する。デコーダ４１はカウント値をデコードし、図１１に示すように、コラム選択信号ＣＬ１、ＣＬ２・・・を生成する。コラム選択指示信号ＣＬは、次の通り生成される。オアゲートＯＲ２はリセット信号reset とタイミング信号count-upのオア演算を行い、その出力を遅延回路４２に出力する。遅延回路４２は遅延時間τ２だけオアゲートＯＲ２の出力を遅延し、コラム選択指示信号ＣＬが立ち上がる時間がデコーダ４１の出力ＣＬｍ（ｍ＝１、２、・・・）の立ち上がる時間と合うように調整する。遅延回路４２の出力信号は、排他的論理和ゲートＥＸ−ＯＲ１及び遅延回路４３に出力される。遅延回路４３は遅延時間τ３だけ遅延回路４２の出力信号を遅延させ、コラム選択指示信号ＣＬのパルス幅を調整して、コラム選択信号ＣＬｍのパルス幅と等しくする。この結果、排他的論理和ゲートＥＸ−ＯＲ１の出力であるコラム選択指示信号ＣＬは、図１１に示すようなパルス信号になる。
【００３１】
図１２は、ローカルデータバススイッチ１１、１１1 、１１2 の内部構成例を示す回路図である。ローカルデータバススイッチ１１等は、２つのＣＭＯＳ構成のスイッチ５１、５２、トランジスタ５３、５４及びインバータ５５を有する。スイッチ５１はデータバスＧＤＢとＬＤＢとを接続し、スイッチ５２はデータバス／ＧＤＢ、／ＬＤＢとを接続する。スイッチ５１、５２はアレイ選択信号がハイレベルの時にオンし、ローレベルの時にオフする。アレイ選択信号がローレベルの時、すなわちグローバルデータバスＧＤＢ、／ＧＤＢとローカルデータバスＬＤＢ、／ＬＤＢとが切り離されているときに、トランジスタ５３、５４はオンし、データバス・プリチャージ電圧Ｖdp（一般的にはＶdp≦Ｖiiであるが、これに限定されない）がローカルデータバスＬＤＢ、／ＬＤＢに与えられ、データバス・プリチャージ電圧Ｖdpにプリチャージされる。
【００３２】
図１３は、書き込みアンプ１０の一構成例を示す回路図である。書き込みアンプ１０は、ライトイネーブル信号／ＷＥ及び書き込みアンプ選択信号がオンの状態で、外部からの書き込みデータに応じて、グローバルデータバスＧＤＢ、／ＧＤＢを駆動する。書き込みアンプ１０は、ＣＭＯＳ構成のスイッチ６１、６２と、グローバルデータバスＧＤＢ、／ＧＤＢをリセットするトランジスタ６３と、インバータ６４〜７２とからなる。書き込みアンプ選択信号７２がオンの状態でライトイネーブル信号／ＷＥがローレベルになると、スイッチ６１、６２がオンし、書き込みデータに応じてグローバルデータバスＧＤＢ、／ＧＤＢが駆動される。
【００３３】
以上、本発明の一実施例を説明した。
図３の構成において、ビット線対制御回路２０は、センスアンプ１３とコラム選択トランジスタＱ１６、Ｑ１７との間に設けてあるが、これに限定されるものではなく、センスアンプ１３とメモリセルアレイとの間、例えばセンスアンプ１３とビット線プリチャージ用トランジスタＱ１８、Ｑ１９との間に設けても良い。
【００３４】
センスアンプ１３とセンスアンプドライバ１４とは、任意の公知の回路で構成できる。また、周辺回路１０１には、アドレスデコーダ、タイミング発生器、外部電圧から降圧した電源電圧Ｖiiや昇圧した電圧ＳＶiiやＶdpを発生する回路、グローバルデータバス線と外部とのインタフェース回路等が設けられている。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、データを書き込むコラムのみ書き込み時にビット線対をイコライズ、すなわちビット線対の電位を同一に設定する動作を行うので、反転書き込み（ビット線対上のデータとは反対のデータの書き込み）はイコライズされた状態から開始でき、センスアンプの駆動負荷が小さくなり、高速にデータを書き込め、特に低電圧下で顕著な効果が得られる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の構成を示すブロック図である。
【図３】本発明の一実施例のビット線対制御回路の一構成例及びその周辺回路を示す回路図である。
【図４】図３の構成の動作を示すタイミングである。
【図５】図３の構成中の信号のタイミング及び電圧関係を示す波形図である。
【図６】図２に示す制御信号発生回路の一構成例を示す回路図である。
【図７】図６に示す構成の動作を示すタイミング図である。
【図８】図２に示す構成において、バースト長が２の場合の動作を示すタイミング図である。
【図９】本発明の半導体記憶装置の全体構成の一例を示すブロック図である。
【図１０】図９に示す半導体装置の周辺回路内に設けられたコラム選択信号生成回路の一構成例を示すブロック図である。
【図１１】図１０に示す構成の動作を示すタイミング図である。
【図１２】図２及び図９ローカルデータバススイッチの一構成例を示す回路図である。
【図１３】図２に示す書き込みアンプの一構成例を示す回路図である。
【図１４】従来技術のデータの書き込み動作を説明するための半導体記憶装置のブロック図である。
【符号の説明】
１０    書き込みアンプ
１１    ローカルデータバススイッチ
１２    メモリセルアレイ
１３    センスアンプ（Ｓ／Ａ）
１４    センスアンプドライバ（ＳＡｄｒｖ）
２０    ビット線対制御回路
３０    制御信号発生回路
【図１】
0004077056.tif 000002
【図２】
0004077056.tif 000003
【図３】
0004077056.tif 000004
【図４】
0004077056.tif 000005
【図５】
0004077056.tif 000006
【図６】
0004077056.tif 000007
【図７】
0004077056.tif 000008
【図８】
0004077056.tif 000009
【図９】
0004077056.tif 000010
【図１０】
0004077056.tif 000011
【図１１】
0004077056.tif 000012
【図１２】
0004077056.tif 000013
【図１３】
0004077056.tif 000014
【図１４】
0004077056.tif 000015