(57)【特許請求の範囲】
【請求項１】
複数のデータ入力バッファ回路を具備する半導体メモリ装置において、
前記半導体メモリ装置の外部から入力されるアドレスと命令の組合わせに応答して自身の出力信号を活性化させるプログラミングレジスタと、
このプログラミングレジスタの出力信号の活性化に応答して前記複数のデータ入力バッファ回路を活性化させる入力バッファ制御回路と、
活性化された前記複数のデータ入力バッファ回路に入力される複数のデータのうち少なくとも一つが活性化状態で、前記複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが活性化状態の時、不良検証及び改善回路を活性化させるチップ選択回路とを具備することを特徴とする半導体メモリ装置。
【請求項２】
前記入力バッファ制御回路は前記半導体メモリ装置の正常動作区間では前記半導体メモリ装置の正常動作を知らせる制御信号の活性化に応答して前記複数のデータ入力バッファ回路を活性化させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記活性化状態は論理“ハイ”であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記入力バッファ制御回路は、
前記プログラミングレジスタの出力信号と前記半導体メモリ装置の正常動作を知らせる制御信号を受信し、出力信号を前記複数のデータ入力バッファ回路に印加するＮＯＲゲートを具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記チップ選択回路は、
前記複数のデータ入力バッファ回路の出力信号を受信し、自身の出力信号を前記不良検証及び改善回路に印加するＯＲゲートを具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
複数のデータ入力バッファ回路を具備する半導体メモリ装置で不良検証及び改善回路を活性化させるチップ選択信号を生じさせる方法において、
前記半導体メモリ装置の外部から入力されるアドレスと命令の組合わせに応答して第１制御信号を生じさせる段階と、
前記第１制御信号の活性化に応答して前記複数のデータ入力バッファ回路を活性化させる第２制御信号を生じさせる段階と、
前記第２制御信号により活性化された前記複数のデータ入力バッファ回路に入力される複数のデータのうち少なくとも一つが活性化状態で、前記複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが活性化状態の時、前記不良検証及び改善回路を活性化させる前記チップ選択信号を生じさせる段階とを具備することを特徴とするチップ選択信号発生方法。
【請求項７】
前記活性化状態は論理“ハイ”であることを特徴とする請求項６に記載のチップ選択信号発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にチップ選択回路を具備する半導体メモリ装置及びチップ選択信号発生方法に関する。
【０００２】
【従来の技術】
近来マルチメディア装置が一般化しており、大容量のデータを処理するためにマルチメディア装置のような各種電子システムは多くのメモリ装置を使用する。通常一つのシステムには数個から数万個のメモリ装置が装着されるが、これによりシステムで生じる不良原因のうちメモリ装置による不良が占める比率が増加している。
【０００３】
【発明が解決しようとする課題】
ところが、多くのメモリ装置が装着されているシステムでメモリによる不良が生じた場合、不良が生じたメモリ装置を探してこれを改善することはそんなに容易ではない。さらに、たとえ不良が生じたメモリ装置を探したとしても不良を改善させるためにはシステム全体の稼動を中止させねばならない問題がある。
【０００４】
したがって本発明は、多くのメモリ装置を装着しているシステムでシステム使用者が不良メモリ装置のような特定メモリ装置だけを選択して直接不良メモリ装置の不良原因を分析したり改善できるようにするスキームを持つ半導体メモリ装置を提供することを目的とする。
【０００５】
さらに本発明は、多くのメモリ装置を装着しているシステムでシステム使用者が不良メモリ装置のような特定メモリ装置だけを選択して直接不良メモリ装置の不良原因を分析したり改善できるようにするチップ選択信号発生方法を提供することを他の目的とする。
【０００６】
【課題を解決するための手段】
本発明による半導体メモリ装置は、半導体メモリ装置の外部から入力されるアドレスと命令の組合わせに応答して自身の出力信号を活性化させるプログラミングレジスタと、このプログラミングレジスタの出力信号の活性化に応答して複数のデータ入力バッファ回路を活性化させる入力バッファ制御回路と、前記複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが第１論理状態の時、所定の回路を活性化させるチップ選択回路とを具備することを特徴とする。
【０００７】
前記所定の回路はリペア回路またはテストタイム短縮回路のような不良検証及び改善回路に該当する。前記入力バッファ制御回路は正常動作区間では前記半導体メモリ装置の正常動作を知らせる制御信号の活性化に応答して前記複数のデータ入力バッファ回路を活性化させる。
【０００８】
望ましい形態によれば、前記入力バッファ制御回路は、前記プログラミングレジスタの出力信号と前記半導体メモリ装置の正常動作を知らせる制御信号を受信し、出力信号を前記複数のデータ入力バッファ回路に印加するＮＯＲゲートを具備する。前記チップ選択回路は、前記複数のデータ入力バッファ回路の出力信号を受信し、自身の出力信号を前記所定の回路に印加するＯＲゲートを具備する。
【０００９】
本発明によるチップ選択信号発生方法は、半導体メモリ装置の外部から入力されるアドレスと命令の組合わせに応答して第１制御信号を生じさせる段階と、前記第１制御信号の活性化に応答して複数のデータ入力バッファ回路を活性化させる第２制御信号を生じさせる段階と、前記複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが第１論理状態の時、所定の回路を活性化させるチップ選択信号を生じさせる段階とを具備することを特徴とする。
【００１０】
前記所定の回路はリペア回路またはテストタイム短縮回路のような不良検証及び改善回路に該当する。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１２】
図１は本発明の一実施形態による半導体メモリ装置のブロック図である。
図１を参照すれば、本発明の一実施形態による半導体メモリ装置は、アドレスレジスタ１１、タイミングレジスタ１２、プログラミングレジスタ１３、入力バッファ制御回路１４、複数のデータ入力バッファ回路１５＿０ないし１５＿ｎ、チップ選択回路１６、及び不良検証及び改善回路１７を具備する。
【００１３】
アドレスレジスタ１１は半導体メモリ装置の外部から入力されるアドレスＡＤＤを受信し、受信されたアドレスをプログラミングレジスタ１３に出力する。タイミングレジスタ１２は半導体メモリ装置の外部から入力される命令ＣＭＤを受信し、受信された命令をプログラミングレジスタ１３に出力する。
【００１４】
プログラミングレジスタ１３はアドレスレジスタ１１から出力されるアドレスとタイミングレジスタ１２から出力される命令の組合わせに応答して自身の出力信号ＭＲＳｉを活性化させる。半導体メモリ装置で一般的に使われるモードレジスタがプログラミングレジスタ１３として利用されうる。
【００１５】
入力バッファ制御回路１４はプログラミングレジスタ１３の出力信号ＭＲＳｉの活性化に応答して自身の出力信号Ｂｕｆｆ＿ｏｎを活性化させてデータ入力バッファ回路１５＿０ないし１５＿ｎを活性化させる。チップ選択回路１６は活性化されたデータ入力バッファ回路１５＿０ないし１５＿ｎを通じて半導体メモリ装置の外部から入力されるデータＤａｔａ＿０ないしＤａｔａ＿ｎのうち少なくとも一つが第１論理状態の時、すなわち、データ入力バッファ回路１５＿０ないし１５＿ｎの出力信号Ｏｕｔｐｕｔ＿０ないしＯｕｔｐｕｔ＿ｎのうち少なくとも一つが第１論理状態の時、チップ選択信号ＣＭＳＳを活性化させて不良検証及び改善回路１７を活性化させる。
【００１６】
不良検証及び改善回路１７はリペア回路またはテストタイム短縮回路でもあり、それ以外にも多様な形態の特性を検証したり改善するための回路でもありうる。
【００１７】
入力バッファ制御回路１４は半導体メモリ装置の正常動作区間では半導体メモリ装置の正常動作を知らせる制御信号ＮＯＲＭの活性化に応答して自身の出力信号Ｂｕｆｆ＿ｏｎを活性化させてデータ入力バッファ回路１５＿０ないし１５＿ｎを活性化させる。
【００１８】
図２は、図１に示した入力バッファ制御回路１４の回路図である。
図２を参照すれば、入力バッファ制御回路１４はＮＯＲゲート２１を含んで構成される。ＮＯＲゲート２１は図１に示したプログラミングレジスタ１３の出力信号ＭＲＳｉと半導体メモリ装置の正常動作を知らせる制御信号ＮＯＲＭを受信し、出力信号Ｂｕｆｆ＿ｏｎを生じる。
したがって、プログラミングレジスタ１３の出力信号ＭＲＳｉと制御信号ＮＯＲＭのうちいずれか一つが第１論理状態、すなわち、論理“ハイ”に活性化される時、出力信号Ｂｕｆｆ＿ｏｎが第２論理状態、すなわち、論理“ロー”に活性化される。出力信号Ｂｕｆｆ＿ｏｎが論理“ロー”に活性化されれば図１に示したデータ入力バッファ回路１５＿０ないし１５＿ｎが活性化される。
【００１９】
図３は、図１に示したチップ選択回路１６の回路図である。
図３を参照すれば、チップ選択回路１６はＮＯＲゲート３１及びインバータ３３を含んで構成され、したがってＯＲゲート動作を行う。ＮＯＲゲート３１は図１に示したデータ入力バッファ回路１５＿０ないし１５＿ｎの出力信号Ｏｕｔｐｕｔ＿０ないしＯｕｔｐｕｔ＿ｎを受信し、インバータ３３はＮＯＲゲート３１の出力信号を反転させてチップ選択信号ＣＭＳＳを生じる。
したがって、データ入力バッファ回路１５＿０ないし１５＿ｎの出力信号Ｏｕｔｐｕｔ＿０ないしＯｕｔｐｕｔ＿ｎのうち少なくとも一つが第１論理状態、すなわち、論理“ハイ”の時、チップ選択信号ＣＭＳＳが論理“ハイ”に活性化される。選択信号ＣＭＳＳが論理“ハイ”に活性化されれば図１に示した不良検証及び改善回路１７が活性化される。
【００２０】
図４は、図１に示した本発明による半導体メモリ装置を装着するシステムの例を示す図である。
図４を参照すれば、アドレスＡＤＤを伝達するアドレスバスライン５０ １及び命令ＣＭＤを伝達する命令バスライン５０ ２は多数のメモリ装置４０ １ないし４０ ｎに共有され、データＤａｔａ＿０ないしＤａｔａ＿３ｎ＋２を伝達するデータバスラインは各々のメモリ装置に独立的に割当てられる。
第１メモリ装置４０ １にはデータＤａｔａ＿０ないしＤａｔａ＿ｎを伝達するデータバスライン５０ ３が割当てられ、第２メモリ装置４０ ２にはデータＤａｔａ＿ｎ＋１ないしＤａｔａ＿２ｎ＋１を伝達するデータバスライン５０ ４が割当てられ、第ｎメモリ装置４０ ｎにはデータＤａｔａ＿２ｎ＋２ないしＤａｔａ＿３ｎ＋２を伝達するデータバスライン５０ ５が割当てられる。
【００２１】
図５は、図１に示した本発明による半導体メモリ装置の動作タイミング図である。以下、図４に示したシステムの例と図５に示したタイミング図を参照して図１に示した本発明による半導体メモリ装置の動作とチップ選択信号の発生方法をさらに説明する。
【００２２】
図４に示したシステムで第１メモリ装置４０ １に不良が生じたと仮定する。第１メモリ装置４０ １を指定するアドレスＡＤＤがアドレスバスライン５０ １を通じて第１メモリ装置４０ １に入力され、第１メモリ装置４０ １内部のプログラミングレジスタ１３をセッティングしろという命令ＣＭＤが命令バスライン５０ ２を通じて第１メモリ装置４０ １に入力されれば、第１メモリ装置４０ １内部のプログラミングレジスタ１３の出力信号ＭＲＳｉが論理“ハイ”に活性化される。
【００２３】
これにより入力バッファ制御回路１４の出力信号Ｂｕｆｆ＿ｏｎが論理“ロー”に活性化されてデータ入力バッファ回路１５＿０ないし１５＿ｎが全て活性化される。この時、データバスライン５０ ３を通じて第１メモリ装置４０ １に入力されるデータＤａｔａ＿０ないしＤａｔａ＿ｎのうち少なくとも一つが論理“ハイ”状態の時、すなわち、データ入力バッファ回路１５＿０ないし１５＿ｎの出力信号Ｏｕｔｐｕｔ＿０ないしＯｕｔｐｕｔ＿ｎのうち少なくとも一つが論理“ハイ”状態の時、チップ選択信号ＣＭＳＳが論理“ハイ”に活性化される。第１メモリ装置４０ １のチップ選択信号ＣＭＳＳが論理“ハイ”に活性化されれば第１メモリ装置４０ １内部の不良検証及び改善回路１７が活性化される。
【００２４】
したがってシステム使用者は前記のような方法により不良メモリ装置の第１メモリ装置４０ １内部の不良検証及び改善回路を活性化させて直接第１メモリ装置４０ １の不良原因を分析したり改善できる。
【００２５】
以上、最適な実施の形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって当業者であればこれより多様な変形及び均等な他の実施の形態が可能であるということを理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００２６】
【発明の効果】
以上のように本発明による半導体メモリ装置及びチップ選択信号発生方法は、多くのメモリ装置を装着しているシステムでシステム使用者が不良メモリ装置のような特定のメモリ装置だけを選択して直接不良メモリ装置の不良原因を分析したり、改善できるようにする長所がある。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体メモリ装置のブロック図である。
【図２】図１に示した入力バッファ制御回路の回路図である。
【図３】図１に示したチップ選択回路の回路図である。
【図４】図１に示した本発明による半導体メモリ装置を装着するシステムの例を示す図である。
【図５】図１に示した本発明による半導体メモリ装置の動作タイミング図である。
【符号の説明】
１１  アドレスレジスタ
１２  タイミングレジスタ
１３  プログラミングレジスタ
１４  入力バッファ制御回路
１５＿０ないし１５＿ｎ  データ入力バッファ回路
１６  チップ選択回路
１７  不良検証及び改善回路
【図１】
0004111730.tif 000002
【図２】
0004111730.tif 000003
【図３】
0004111730.tif 000004
【図４】
0004111730.tif 000005
【図５】
0004111730.tif 000006