(57)【特許請求の範囲】
【請求項１】
各メモリ及びリファレンス・セルは、電子電荷のレベルとして第一のデータ・ビットを格納するための左記憶領域と電子電荷のレベルとして第二のデータ・ビットを格納するための右記憶領域とを有し、各記憶領域は、該電子電荷が該記憶領域に格納されない低くプログラムされた状態及び該電子電荷が該記憶領域に格納される高くプログラムされた状態のいずれかを有し、各セルが２ビットで示される４つのデータ状態を有する、複数のプログラムされたデュアルビット・リファレンス・セルを使用して少なくとも一つがプログラムされたデュアルビット・メモリセルを読み取る方法において、
（ａ）選択されたプログラムされたメモリセルの上記第一と第二のデータ・ビットは、プログラムされた上記リファレンス・セルの上記第一と第二のデータ・ビットを読み取ることによって決定されるように、複数のプログラミング・パラメタに応じて該リファレンス・セルをプログラムし、
（ｂ）該選択されたメモリセルのデータを読み取り決定するために前記メモリセルのうちの１つを選択し、
（ｃ）該選択されたメモリセルの該左ビットを読み取り、左ビット出力信号を生成し、
（ｄ）該メモリセルのデータを決定するために、少なくとも１つのリファレンス・セルである第一のリファレンス・セルの出力信号と該左ビット出力信号とを比較し、
（ｅ）該選択されたメモリセルの該右ビットを読み取り、右ビット出力信号を生成し、
（ｆ）該メモリセルのデータを決定するために、少なくとも１つのリファレンス・セルである第二のリファレンス・セルの出力信号と該右ビット出力信号とを比較し、
（ｇ）少なくとも１つの他の該メモリセルが読み取られるべきか否かを決定し、そうならば、ステップ（ｆ）から（ｂ）を繰り返し、
上記リファレンス・セルをプログラムするステップは、
上記第一のリファレンス・セルの第一の電圧閾値を上記第二のリファレンス・セルの第二の電圧閾値より低くプログラムし、
上記第一のリファレンス・セルは、寿命終了でメモリセル・データ１１に対して１を、寿命終了でメモリセル・データ０１に対して０を読み取るように、寿命開始でメモリセル・データ１１及び寿命終了のメモリセル・データ０１の電圧閾値間で上記第一の電圧閾値をプログラムし、
上記第二のリファレンス・セルは、寿命終了でメモリセル・データ００に対して０を、寿命終了のメモリセル・データ１０に対して１を読み取るように、寿命終了でのメモリセル・データ００及び寿命開始でメモリセル・データ１０の電圧閾値間で上記第二の電圧閾値をプログラムし、
第一のレファレンス・セルと第二のリファレンス・セルに対し標準ビットのデータがそれぞれ０，１である場合、第一のレファレンス・セルと第二のリファレンス・セルに対し相補ビットリファレンス・データはメモリセル・データ１０に対して０，０、また、メモリセル・データ０１に対して１，１であるように、メモリセル・データ０１又は１０の標準及び相補ビット間のデルタ電圧閾値未満の上記第一のリファレンス・セルと上記第二のリファレンス・セル間のデルタ電圧閾値をプログラムする方法。
【請求項２】
上記リファレンス・セルをプログラムするステップは、
第三のリファレンス・セルの電圧閾値を第三の電圧閾値として、
第二の電圧閾値＞ 第三の電圧閾値＞第一の電圧閾値
となるように、上記第一の電圧閾値と、上記第二の電圧閾値と、上記第三の電圧閾値とをプログラムし、
上記第一のリファレンス・セルと上記第二のリファレンス・セルに対し標準ビットデータがそれぞれ０，１である場合、上記第三のリファレンス・セルに対し相補ビットデータはメモリセル・データ１０に対して０を、また、メモリセル・データ０１に対して１を読み取るように、上記第一のリファレンス・セルと上記第三のリファレンス・セルとの間のデルタ電圧閾値がメモリセル・データ０１或いは１０の標準及び相補ビット間のデルタ電圧閾値未満となるか、または、上記第二のリファレンス・セルと上記第三のリファレンス・セルとの間のデルタ電圧閾値がメモリセル・データ０１或いは１０の標準及び相補ビット間のデルタ電圧閾値未満となるようにプログラムする請求項１記載の方法。
【請求項３】
上記記憶領域は窒化物レイヤを有する請求項１記載の方法。
【請求項４】
上記記憶領域は浮遊ゲート電極を有する請求項１記載の方法。
【請求項５】
上記リファレンス・セルをプログラムするステップは、
プログラミング・パラメタが選択されたプログラムされたデュアルビット・メモリセルの老化特性を補うために選択されるように、複数のプログラミング・パラメタに応じて上記リファレンス・セルをプログラムし、
上記複数のプログラムされたリファレンス・セルの上記第一と第二のデータ・ビットに基づいて、上記選択されたプログラムされたメモリセルの該第一と第二のデータ・ビットを決定する請求項１記載の方法。
【請求項６】
各メモリ及びリファレンス・セルは、電子電荷のレベルとして第一のデータ・ビットを格納するための左記憶領域と電子電荷のレベルとして第二のデータ・ビットを格納するための右記憶領域とを有し、各記憶領域は、該電子電荷が該記憶領域に格納されない低くプログラムされた状態及び該電子電荷が該記憶領域に格納される高くプログラムされた状態のいずれかを有し、各セルが２ビットで示される４つのデータ状態を有する、複数のプログラムされたデュアルビット・リファレンス・セルを使用して少なくとも一つがプログラムされたデュアルビット・メモリセルを読み取る装置において、
プログラムされたデュアルビット・メモリセルの老化特性を補うための第一のプログラミング・パラメタセットに応じてプログラムされる第一のデュアルビット・リファレンス・セルと、
プログラムされたデュアルビット・メモリセルの老化特性を補うための第二のプログラミング・パラメタセットに応じてプログラムされる第二のデュアルビット・リファレンス・セルと、
上記第一及び第二のデュアルビット・リファレンス・セルからのデータが上記プログラムされたデュアルビット・メモリセルを読み取るために使用されるように、上記第一及び第二のデュアルビット・リファレンス・セルを選択する操作が可能なｙ−デコーダ回路とを有し、
（ａ）選択されたプログラムされたメモリセルの上記第一と第二のデータ・ビットは、プログラムされた上記リファレンス・セルの上記第一と第二のデータ・ビットを読み取ることによって決定されるように、複数のプログラミング・パラメタに応じて該リファレンス・セルをプログラムし、
（ｂ）該選択されたメモリセルのデータを読み取り決定するために前記メモリセルのうちの１つを選択し、
（ｃ）該選択されたメモリセルの該左ビットを読み取り、左ビット出力信号を生成し、
（ｄ）該メモリセルのデータを決定するために、少なくとも１つのリファレンス・セルである第一のリファレンス・セルの出力信号と該左ビット出力信号とを比較し、
（ｅ）該選択されたメモリセルの該右ビットを読み取り、右ビット出力信号を生成し、
（ｆ）該メモリセルのデータを決定するために、少なくとも１つのリファレンス・セルである第二のリファレンス・セルの出力信号と該右ビット出力信号とを比較し、
（ｇ）少なくとも１つの他の該メモリセルが読み取られるべきか否かを決定し、そうならば、ステップ（ｆ）から（ｂ）を繰り返し、
上記リファレンス・セルをプログラムするステップは、
上記第一のリファレンス・セルの第一の電圧閾値を上記第二のリファレンス・セルの第二の電圧閾値より低くプログラムし、
上記第一のリファレンス・セルは、寿命終了でメモリセル・データ１１に対して１を、寿命終了でメモリセル・データ０１に対して０を読み取るように、寿命開始でメモリセル・データ１１及び寿命終了のメモリセル・データ０１の電圧閾値間で上記第一の電圧閾値をプログラムし、
上記第二のリファレンス・セルは、寿命終了でメモリセル・データ００に対して０を、寿命終了のメモリセル・データ１０に対して１を読み取るように、寿命終了でのメモリセル・データ００及び寿命開始でメモリセル・データ１０の電圧閾値間で上記第二の電圧閾値をプログラムし、
第一のレファレンス・セルと第二のリファレンス・セルに対し標準ビットのデータがそれぞれ０，１である場合、第一のレファレンス・セルと第二のリファレンス・セルに対し相補ビットリファレンス・データはメモリセル・データ１０に対して０，０、また、メモリセル・データ０１に対して１，１であるように、メモリセル・データ０１又は１０の標準及び相補ビット間のデルタ電圧閾値未満の上記第一のリファレンス・セルと上記第二のリファレンス・セル間のデルタ電圧閾値をプログラムする装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デュアルビット・メモリセルの読み取りに関し、特に、２サイドの読み取りによってマルチリファレンスセルを使用してデュアルビット・メモリセルを読み取る方法及び２サイド読取用に構成されたｙ−デコーダ装置に関する。
【０００２】
【従来の技術】
近年、フラッシュメモリのような従来の不揮発性メモリは、各々がデータのマルチビットを格納するメモリセルを有している。メモリセルのタイプの１つは、一つのセルにデータの２ビットを格納することができるデュアルビット・メモリセルである。図１は、従来技術のデュアルビット・メモリセルの構造を示す例である。メモリセル１０は、ゲート１２と、電子変化例えば２４の１レベルとしてデータの１つのビットを格納することができる左の記憶領域２０および右記憶領域２２が各々ある記憶窒化物レイヤ１４と、セルがプログラムされ、読まれ、又は消去されているか否かに依存するソース又はドレインとして役立つ基板レイヤ１６における２つのｎタイプ拡散ｎ１及びｎ２と、電流がセルの状態を示すために流れるであろうｎ１とｎ２との間の基板レイヤ１６中のチャネル領域１８とを有する。メモリセルもまた、左右の窒化物記憶領域を有する代わりに、荷電記憶装置用浮遊ゲート電極で形成しても良い。
【０００３】
電荷２４をプログラムするために、例えば、右記憶領域２２において、高電圧、例えば８．５〜１０．５Ｖがゲート１２に置かれ、プログラミングはドレインとして機能し、ソースとして機能するｎ１は０Ｖにアースされる一方で、４から６ボルト間でｎ２に置かれる。メモリセル１０上のこれらの電圧の組合せは、ｎ２の近くで集中する領域２２に電子を注入するチャネル・ホットエレクトロン注入を起こす。メモリセル１０に格納された電荷２４を読み取るために、ソース及びドレインの役割が保持され、３．５−４．５Ｖの間でゲート１２に置かれ、１−１．６Ｖの間でドレインｎ１に置かれ、また、ソースｎ２は０Ｖにアースされる。電荷が格納される場合、メモリセル１０の閾値電圧（「Ｖｔ」）はゲート１２の電圧に接近するであろう。これは、メモリセル１０を作動させるのに不十分な小さな電圧格差を引き起こす。また、電流はほとんどチャネル１８を通って流れない、そのために、低くプログラムされた状態或いはプログラムされたデータ・ビット「０」を示す。しかしながら、電荷が格納されない場合、記憶領域２０に対する場合、セルのＶｔは、ゲート１２上の電圧よりはるかに低い。これは、メモリセル１０を作動させるために十分に大きな電圧格差を引き起こす。これは、著しくより大きな電流が、高くプログラムされた状態或いは消去されたデータ・ビット「１」を示して、チャネル１８を通って流れることを許容する。
【０００４】
ｙ−デコーダは仮想グラウンド・アーキテクチャーのデュアルビット・メモリセルを読み取るために使用される。電流が次のビットラインへ流出することを回避するための読み取りの間に、予め電圧を充電し保持するために、３つの選択がｙ−符号解読において要求される。
【０００５】
図２Ａ及び図２Ｂは、デュアルビット・メモリセルを読み取るための従来技術のｙ−デコーダ３０を例示する。ｙ−デコーダ３０はバイト・セレクト（ＢＳ）およびカラムセレクト（ＣＳ）デコーダを持っている。カラムセレクト・デコーダの後に大域的なメタル・ビットライン（ＭＢＬ）が、また、セクターセレクト・デコーダ（ＳＥＬｎ）の後に各セクターのローカルの拡散ビットライン（ＤＬ）がある。多数の選択を持つために、（８個から）４つのセクターセレクト及び４つのカラムセレクトが選択される。メモリセルの片側を読み取るために、１つのＢＳＤはドレイン用に選択され、１つのＢＳＧはソースをアースするために選択され、また、１つのＢＳＰは、ドレインの隣のビット線間電圧を予め充電し保持するために選択されている。したがって、６個のｙデコード選択が要求される、つまり、図２Ａ及び図２ＢのＢＤＳ、ＢＳＧ及びＢＳＰのための丸及び三角で囲まれたトランジスタである。
【０００６】
データの２ビットがメモリセル１０に格納されるかもしれないので、それは４つの可能なデータ状態「１１」、「１０」、「０１」および「００」を持っている、また、各状態はある値にメモリセル１０のＶｔをセットすることにより、つまり、各記憶領域に電荷のあるレベルを格納することによって、差別化することができる。そのようなセルの配列において、それらが当初プログラムされる場合、各状態を識別するＶｔの範囲は明白に、メモリセルの寿命の開始を識別することができ、セル読み取り時に正確なデータが得られる。しかしながら、セル寿命の終了の時とともに、セル内での変化及び他の現象によって不正確な読み取りを引き起こす。
【０００７】
図３は、メモリセルの配列に格納されたデータに対するＶｔ分布の例を例示する。グラフ３２は、セルの寿命の開始で４個のデータ状態すべてに対するＶｔ分布を示し、グラフ３４は、セルの寿命の終了で４個のデータ状態すべてに対するＶｔ分布を示す。グラフは、４個のデータ状態すべてに対するＶｔ分布で推移、減少を示す。Ｖｔは、順に相補ビット妨害を低下させるセル寿命の間に、格納された電荷の損失により減少する。メモリセルの片側がプログラムされる場合、相補ビット妨害現象が発生して、反対側のＶｔは増加させられる。片側がより確実にプログラムされると、もう片側のＶｔがより増加する。
【０００８】
メモリセルからデータを読み取る際の、相補ビット妨害における電荷損失及び生じる減少、及び、Ｖｔ分布の推移は、問題を提示している。図３が例示するように、セル寿命の終了にデータ「０」およびデータ「１」を識別するために、データ状態間の十分な大きなＶｔ窓をプログラムすることは困難である。したがって、あるＶｔでは、データ状態０１および１０を識別することは困難である。
【０００９】
【発明が解決しようとする課題】
上記従来の技術において、必要なことは、特にセルの寿命の終了に、メモリセル寿命の全体にわたって読み取ることによって正確なデータを取得する見込みを増加させるデュアルビット・メモリセルを読み取る方法である。また、必要なことは、より正確な読み取り方法を利用するy-デコーダ・アーキテクチャーである。
【００１０】
従って、本発明の課題は、２サイドの読み取りによってマルチリファレンスセルを使用してデュアルビット・メモリセルを読み取る方法及び２サイド読取用に構成されたｙ−デコーダ装置を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、本発明は、各メモリ及びリファレンス・セルは、電子電荷のレベルとして第一のデータ・ビットを格納するための左記憶領域と電子電荷のレベルとして第二のデータ・ビットを格納するための右記憶領域とを有し、各記憶領域は、該電子電荷が該記憶領域に格納されない低くプログラムされた状態及び該電子電荷が該記憶領域に格納される高くプログラムされた状態のいずれかを有し、各セルが２ビットで示される４つのデータ状態を有する、複数のプログラムされたデュアルビット・リファレンス・セルを使用して少なくとも一つがプログラムされたデュアルビット・メモリセルを読み取る方法において、（ａ）選択されたプログラムされたメモリセルの上記第一と第二のデータ・ビットは、プログラムされた上記リファレンス・セルの上記第一と第二のデータ・ビットを読み取ることによって決定されるように、複数のプログラミング・パラメタに応じて該リファレンス・セルをプログラムし、（ｂ）該選択されたメモリセルのデータを読み取り決定するために前記メモリセルのうちの１つを選択し、（ｃ）該選択されたメモリセルの該左ビットを読み取り、左ビット出力信号を生成し、（ｄ）該メモリセルのデータを決定するために、少なくとも１つのリファレンス・セルである第一のリファレンス・セルの出力信号と該左ビット出力信号とを比較し、（ｅ）該選択されたメモリセルの該右ビットを読み取り、右ビット出力信号を生成し、（ｆ）該メモリセルのデータを決定するために、少なくとも１つのリファレンス・セルである第二のリファレンス・セルの出力信号と該右ビット出力信号とを比較し、（ｇ）少なくとも１つの他の該メモリセルが読み取られるべきか否かを決定し、そうならば、ステップ（ｆ）から（ｂ）を繰り返し、上記リファレンス・セルをプログラムするステップは、上記第一のリファレンス・セルの第一の電圧閾値を上記第二のリファレンス・セルの第二の電圧閾値より低くプログラムし、上記第一のリファレンス・セルは、寿命終了でメモリセル・データ１１に対して１を、寿命終了でメモリセル・データ０１に対して０を読み取るように、寿命開始でメモリセル・データ１１及び寿命終了のメモリセル・データ０１の電圧閾値間で上記第一の電圧閾値をプログラムし、上記第二のリファレンス・セルは、寿命終了でメモリセル・データ００に対して０を、寿命終了のメモリセル・データ１０に対して１を読み取るように、寿命終了でのメモリセル・データ００及び寿命開始でメモリセル・データ１０の電圧閾値間で上記第二の電圧閾値をプログラムし、第一のレファレンス・セルと第二のリファレンス・セルに対し標準ビットのデータがそれぞれ０，１である場合、第一のレファレンス・セルと第二のリファレンス・セルに対し相補ビットリファレンス・データはメモリセル・データ１０に対して０，０、また、メモリセル・データ０１に対して１，１であるように、メモリセル・データ０１又は１０の標準及び相補ビット間のデルタ電圧閾値未満の上記第一のリファレンス・セルと上記第二のリファレンス・セル間のデルタ電圧閾値をプログラムするように構成される。
【００１２】
したがって、セル寿命の老化による不正確な読み取りを防止することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
本発明は、複数のリファレンス・セルを使用して、デュアルビット・メモリセルを読み取る方法を提供する。各メモリセルおよびリファレンス・セルは、好ましくは、左右の窒化物記憶領域をそれぞれ標準及び相補データ・ビットを格納することができる図１で例示するタイプである。窒化物レイヤで構成された記憶領域は好まれるが、通常の技術を有する当業者によって、ここに論述される詳細な方法は、浮遊ゲート電極である記憶領域を含むセルによる実装用に変更できることを容易に理解するであろう。メモリセルは、メモリ素子を形成するために配列にて配置される。本発明の一実施例は2つのリファレンス・セルを使用し、他の実施例は3つのリファレンス・セルを使用する。
【００１５】
図４は、本発明の最良の実施例に従って、少なくとも一つのプログラムされたデュアルビット・メモリセルを読み取る方法１００を例示する。ステップ１０５で、各リファレンス・セルは、複数のプログラミング・パラメタに従ってプログラムされる。プログラミング・パラメタは、以下に詳細に論述され、与えられたメモリ素子のためにプログラムされているリファレンスの数に依存する。プログラミング電圧は９．５ボルトであり、ドレイン・プログラミング電圧は５ボルトである。
【００１６】
ステップ１１０で、ｙ−デコーダは、読み取るべきメモリセルを選択し、ステップ１１５で、標準ビット出力信号を生成するためにセルの標準ビットを読み取る。この出力信号は、一般に電圧に変換される電流である。メモリセルのプログラムミング及び読み取りに使用される最良の回路は、図１０から図１３で例示され、以下に詳細に論述される。上に論述されたデュアルビットセルを読み取る技術は、好ましくは使用され、電圧読取ゲートは４．２ボルトであり、ドレイン読取電圧は１．２ボルトである。リファレンス・セル出力信号を生成するためのカスコード回路は、通常の技術を有する当業者によって知られている。
【００１７】
メモリセルの相補ビット出力信号は、相補ビットセル・データを決定するためにステップ１３０で、リファレンス・セルによって生成された出力電圧信号と比較される。最後に、ステップ１３５で、いずれかの追加のメモリセルを読み取る必要があるか否かが判断される。そうであるなら、その後、適切なメモリセルがすべて読み取られるまで、ステップ１１０から１３５が繰り返される。
【００１８】
以前に言及されるように、本発明の一実施例は、メモリセル・データを決定するために２つのプログラムされたリファレンス・セルＲｅｆ１及びＲｅｆ２を使用する。この実施例において、メモリ素子の寿命の開始から終了まで正確にメモリセルの内容を決定するために、Ｒｅｆ１とＲｅｆ２はプログラムされ、次のプログラミング・パラメタによってそれらＶｔはセットされる。これらのプログラミング・パラメタは、図５、図６及び図７で示されるように、寿命の開始及び終了で、メモリセル・データのためのＶｔ分布に基づいて決定され、テーブル１においてさらに以下に例証される。
【００１９】
【表１】
0004142354.tif 000002
プログラミング・パラメタは下記条件を実装する。
（１）Ｒｅｆ２より低いＲｅｆ１をプログラムすること、
（２）Ｒｅｆ１はＥＯＬ（寿命の終り）でメモリセル・データ１１に対して１を、また、ＥＯＬのメモリセル・データ０１に対して０を読み取る、ＢＯＬ（寿命の始め）でのデータ１１及びＥＯＬでのデータ０１のＶｔの間にＲｅｆ１をプログラムすること、
（３）Ｒｅｆ２はＥＯＬでメモリセル・データ００に対して０を、また、ＥＯＬのメモリセル・データ１０に対して１を読み取る、ＥＯＬでのデータ００及びＢＯＬでのデータ１０のＶｔの間にＲｅｆ２をプログラムすること、
（４）セル・データ０１又は１０用の標準及び相補ビット間のデルタＶｔ未満のＲｅｆ１とＲｅｆ２の間の、つまり、Ｒｅｆ１，２によって読み出した標準ビットのデータが０，１である場合、Ｒｅｆ１，２によって読み出した相補ビットのデータはメモリセル・データ１０に対して０，０を、また、メモリセル・データ０１に対して１，１を読み取る必要があって、（Ｒｅｆ２のＶｔ−Ｒｅｆ１のＶｔ）＜（Ｖｔ０１―Ｖｔ１０）であるように、デルタＶｔをプログラムすること。好ましくは、Ｒｅｆ１は２．３０Ｖにセットされ、Ｒｅｆ２は３．４５Ｖにセットされる。
【００２０】
上記のパラメタに応じてＲｅｆ１とＲｅｆ２をプログラムすることは、テーブル２にて下記に示されるような各メモリセル・データ状態に対して、Ｒｅｆ１とＲｅｆ２に対する標準及び相補ビットデータにそれぞれ相当する。
【００２１】
【表２】
0004142354.tif 000003
その後、メモリセル・データは、テーブル３に従って、Ｒｅｆ１とＲｅｆ２により標準及び相補ビットを読み取ることにより決定することができる。
【００２２】
【表３】
0004142354.tif 000004
Ｒｅｆ１とＲｅｆ２のためのＶｔは、Ｒｅｆ１とＲｅｆ２のための標準ビットデータがそれぞれ０と１、また、Ｒｅｆ１とＲｅｆ２のための相補ビットデータはそれぞれ０と１であるようにセットすることができない。
【００２３】
本発明の別の実施例において、３つのプログラムされたリファレンス・セル、Ｒｅｆ１、Ｒｅｆ２およびＲｅｆ３がメモリセル・データを決定するために使用される。この方法は、リファレンスＶｔ設定にてより大きな柔軟性さえ提供する。図５と７は、Ｒｅｆ１、Ｒｅｆ２およびＲｅｆ３のためのプログラミング・パラメタを例示する。プログラミング・パラメタは、次のものを含んでいる。
（１）Ｒｅｆ２より低いＲｅｆ１をプログラムすること、
（２）（Ｒｅｆ２のＶｔ―Ｒｅｆ１のＶｔ）＞（Ｒｅｆ３のＶｔ―Ｒｅｆ１のＶｔ）又は（Ｒｅｆ２のＶｔ―Ｒｅｆ３のＶｔ）となるように、Ｒｅｆ１とＲｅｆ２の間のＲｅｆ３をプログラムすること、
（３）Ｒｅｆ１はＥＯＬでメモリセル・データ１１に対して１を、また、ＥＯＬのメモリセル・データ０１に対して０を読み取るように、ＢＯＬでのデータ１１及びＥＯＬでのデータ０１のためのＶｔｓ間のＲｅｆ１をプログラムすること、
（４）Ｒｅｆ２はＥＯＬでメモリセル・データ００に対して０を、また、ＥＯＬのメモリセル・データ１０に対して１を読み取るように、ＥＯＬでのデータ００及びＢＯＬでのデータ１０のＶｔ間のＲｅｆ２をプログラムすること、
（５）セル・データ０１又は１０のための標準及び相補ビット間でデルタＶｔ未満である、つまり、Ｒｅｆ１とＲｅｆ２に対し標準ビットデータがそれぞれ０１である場合、Ｒｅｆ３に対し相補ビットデータはメモリセル・データ１０に対して０を、メモリセル・データ０１に対して１を読み取る必要であって、（Ｒｅｆ３のＶｔ―Ｒｅｆ１のＶｔ）＜（Ｖｔ０１―Ｖｔ１０）或いは（Ｒｅｆ２のＶｔ―Ｒｅｆ３のＶｔ）＜（Ｖｔ０１―Ｖｔ１０）であるように、Ｒｅｆ１とＲｅｆ３間、或いは、Ｒｅｆ２とＲｅｆ３間のデルタＶｔをプログラムすること。好ましくは、Ｒｅｆ１は２．３０Ｖにセットされ、Ｒｅｆ２は３．４５Ｖにセットされ、また、Ｒｅｆ３は２．８８Ｖにセットされる。
【００２４】
上記のパラメタに応じてＲｅｆ１、Ｒｅｆ２およびＲｅｆ３をプログラムすることは、テーブル４にて下記に示されるような各メモリセル・データ状態のために、Ｒｅｆ１、Ｒｅｆ３およびＲｅｆ２のための標準及び相補ビットデータにそれぞれ相当する。
【００２５】
【表４】
0004142354.tif 000005
その後、メモリセル・データは、テーブル５に従って、対応するＲｅｆ１、Ｒｅｆ２及びＲｅｆ３の標準及び相補ビットを読み取ることにより決定することができる。
【００２６】
【表５】
0004142354.tif 000006
先ず、Ｒｅｆ１、Ｒｅｆ３及びＲｅｆ２のための標準ビットデータがそれぞれ０、１および１で、また、Ｒｅｆ１、Ｒｅｆ３及びＲｅｆ２のための相補ビットデータはそれぞれ０、１および１であるように、Ｒｅｆ１、Ｒｅｆ２及びＲｅｆ３のためのＶｔはセットすることができない。
【００２７】
Ｒｅｆ１、Ｒｅｆ３及びＲｅｆ２のための標準ビットデータがそれぞれ０、０及び１で、また、Ｒｅｆ１、Ｒｅｆ３及びＲｅｆ２のための相補ビットデータはそれぞれ０、０及び１であるように、Ｒｅｆ１、Ｒｅｆ３及びＲｅｆ２のためのＶｔはセットすることができない。
【００２８】
（明確に）プログラミングについては、リード・ドレイン及びプログラム・ドレインが交換される、つまり、ＤＡＴＡＢｎはＩＯｎをプログラムするためのドレインであり、また、ＤＡＴＡＢｎ＋８あるいはＤＡＴＡＢｎ−８はＩＯｎを読み取るためのドレインである。ｙ−デコーダ５０は、また、読み取り中のプリチャージ電圧をデコードするためにＤＡＴＡＢＰｑｖ（低い又は高いバイトのためのＬ又はＨであるｑ）を含む。ＤＡＴＡＢｎとＤＡＴＡＢＰｑｖは、従来技術ｙ−デコーダが行うように、バイト・セレクトをデコードする代わりに１つのセルの２ビットを読み取るためにデコードされる。
【００２９】
図８Ａ及び図８Ｂで例示されるように、２つのＢＳＤは、ドレインとソースに選択される。２つのＢＳＤは、ドレインの隣のビットラインをあらかじめ荷電するために、また、ソースの隣のビットラインをアースするために選択される。ＤＡＴＡＢｎ又はＤＡＴＡＢＰｑｖのうちの１つが選択されている一方、別のＤＡＴＡＢｎ又はＤＡＴＡＢＰｑｖがアースされる。
【００３０】
図９は、ｙ−デコーダ５０にＤＡＴＡＢｎ、ＤＡＴＡＢｎ＋８およびＤＡＴＡＢＰｑｖ信号を供給するために使用される回路６０のブロック図を示す。回路６０はまた、読み取られているメモリセル中のデータを決定するＯＵＴ７０を決定するためにセンスアンプ６８に入力ＳＡＩＮ及びＳＡＲＥＦを供給する。
【００３１】
図１０は、本発明に係るカスコード６２の１つの実施例を例示する。カスコード６２は、読み取り用にドレイン電圧を提供する。メモリセル電流はＳＡＩＮ電圧に転送される。セル電流が小さい場合（データ０）、ＳＡＩＮは比較的高い。セル電流が大きい場合（データ１）、ＳＡＩＮは比較的低い。ＳＡＩＮは、リファレンス・セルがメモリセル・データを決定するためのカスコード出力であるＳＡＲＥＦと比較される。カスコード６２において、第１の読み取り（ＲＥＡＤ１＝Ｈ）中に、ＤＡＴＡＢｎ＋８がアースされる一方、ＤＡＴＡＢｎは、１．２ｖである。第２の読み取り（ＲＥＡＤ２＝Ｈ）中に、ＤＡＴＡＢｎ＋８が１．２ｖである一方、ＤＡＴＡＢｎはアースされる。
【００３２】
図１１は、本発明に係るカスコード・プリ６４のための１つの実施例を例示する。カスコード・プリ６４はプリチャージに電圧を提供する。第１の読み取り（ＲＥＡＤ１＝Ｈ）中に、ＤＡＴＡＢＰＯｖがアースされる一方、ＤＡＴＡＢＰＥｖは１．２ｖである。第２の読み取り（ＲＥＡＤ２＝Ｈ）中に、ＤＡＴＡＢＰＯｖが１．２ｖである一方、ＤＡＴＡＢＰＥｖはアースされる。
【００３３】
１つのセルの２ビットをプログラムするために、２つのパルスが２ビットのためのソース及びドレインを切り替えるために要求される。ポンプ能力の制限に対して、我々は、１６ビットからいくつかのビットを同時にプログラムする。我々が最高でも４ビットをプログラムすれば、１つのプログラム・パルスに４つのサブプログラムとなる。したがって、本願発明のｙ−デコーダは余分なサブプログラミング・パルスを要求しない。
【００３４】
図１２は、２つのプログラミング・アプローチを例示する。アプローチ１は、本発明に係るｙ−デコーダ用である。アプローチ２は、従来技術ｙ−デコーダ用である。アプローチ２が放電時間を必要としている一方、アプローチ１は、２つのサブプログラム間の放電時間を必要としない。
【００３５】
図１３は、本発明および従来技術のために必要とされるバスラインの総数を比較するチャートを例示する。図中において、本発明のｙ−デコーダではより少数のバスライン及びより少数のバイト・セレクトが要求されることを例証する。例えば、１つのＩＯに２ビットを入れる場合、１つのＩＯは６４の拡散ビットライン（セル）および１２８ビットを有する。異なるＩＯに１つのセル当たり２ビットを入れるために、２つのＩＯｘがともに組み合わせられ、２つのＩＯで構成される１つのＩＯブロックは、１２８の拡散ビットラインおよび２５６ビットを有する。従来技術ｙ−デコーダは、カラムセレクト及びバイト・セレクトの両方を２倍にすることを要求する。
【００３６】
２サイドの読み取りによって多数のリファレンス・セルを使用して、デュアルビット・メモリセルを読み取る方法及び上述において２サイドの読み取りのために形成されたｙ−デコーダは、本発明の最良の形態の例示として選択されている。上に記述された本発明の実施例はすべて発明の原理の例証となり、また、発明を記述した特定の実施例に制限されるようには意図されていない。従って、発明の最良の実施例が例示され記述された一方、要求されるような発明の精神および範囲から外れることなく、様々な変化を行なうことができることが理解されるだろう。
【００３７】
以下に付記する。
（付記１）  各メモリ及びリファレンス・セルは、電子電荷のレベルとして第一のデータ・ビットを格納するための左記憶領域と電子電荷のレベルとして第二のデータ・ビットを格納するための右記憶領域とを有し、各記憶領域は、該電子電荷が該記憶領域に格納されない低くプログラムされた状態及び該電子電荷が該記憶領域に格納される高くプログラムされた状態のいずれかを有し、各セルが２ビットで示される４つのデータ状態を有する、複数のプログラムされたデュアルビット・リファレンス・セルを使用して少なくとも一つがプログラムされたデュアルビット・メモリセルを読み取る方法において、
（ａ）選択されたプログラムされたメモリセルの上記第一と第二のデータ・ビットは、プログラムされた上記リファレンス・セルの上記第一と第二のデータ・ビットを読み取ることによって決定されるように、複数のプログラミング・パラメタに応じて該リファレンス・セルをプログラムし、
（ｂ）該選択されたメモリセルのデータを読み取り決定するために前記メモリセルのうちの１つを選択し、
（ｃ）該選択されたメモリセルの該左ビットを読み取り、左ビット出力信号を生成し、
（ｄ）該メモリセルのデータを決定するために、少なくとも１つのリファレンス・セル出力信号と該左ビット出力信号とを比較し、
（ｅ）該選択されたメモリセルの該右ビットを読み取り、右ビット出力信号を生成し、
（ｆ）該メモリセルのデータを決定するために、少なくとも１つのリファレンス・セル出力信号と該左ビット出力信号とを比較し、
（ｇ）少なくとも１つの他の該メモリセルが読み取られるべきか否かを決定し、そうならば、ステップ（ｆ）から（ｂ）を繰り返す方法。
（付記２）  上記複数のプログラムされたリファレンス・セルは、第一のリファレンス・セルと第二のリファレンス・セルとを有する付記１記載の方法。
（付記３）  上記リファレンス・セルをプログラムするステップは、
上記第一の電圧閾値を上記第二の電圧閾値より低くプログラムし、
上記第一のリファレンス・セルは、寿命終了でメモリセル・データ１１に対して１を、寿命終了でメモリセル・データ０１に対して０を読み取るように、寿命開始でメモリセル・データ１１及び寿命終了のメモリセル・データ０１のための電圧閾値間で上記第一の電圧閾値をプログラムし、
上記第二のリファレンス・セルは、寿命終了でメモリセル・データ００に対して０を、寿命終了のメモリセル・データ１０に対して１を読み取るように、寿命終了でのメモリセル・データ００及び寿命開始でメモリセル・データ１０のための電圧閾値間で上記第二の電圧閾値をプログラムし、
標準ビットリファレンス・データが０１である場合、相補ビットリファレンス・データはメモリセル・データ１０に対して００、また、メモリセル・データ０１に対して１１であるように、メモリセル・データ０１又は１０のための標準及び相補ビット間のデルタ電圧閾値未満の上記第一のリファレンス・セルと上記第二のリファレンス・セル間のデルタ電圧閾値をプログラムする付記２の方法。
（付記４）  上記第一のリファレンス・セルは２．３０Ｖにセットされ、上記第二のリファレンス・セルは３．４５Ｖにセットされる付記３の方法。
（付記５）  上記複数のプログラムされたリファレンス・セルは、第一のリファレンス・セルと、第二のリファレンス・セルと、第三のリファレンス・セルとを有する付記１記載の方法。
（付記６）  上記リファレンス・セルをプログラムするステップは、
第一のリファレンス・セルの第一の電圧閾値を第二のリファレンス・セルの第二の電圧閾値より低くプログラムし、
第三のリファレンス・セルの電圧閾値を第三の電圧閾値として、
0004142354.tif 000007
となるように、上記第一の電圧閾値と、上記第二の電圧閾値と、上記第三の電圧閾値とをプログラムし、
上記第一の電圧閾値は寿命終了でメモリセル・データ１１に対して１を、寿命終了のメモリセル・データ０１に対して０を読み取るように、寿命開始でメモリセル・データ１１及び寿命終了のメモリセル・データ０１のための閾値間で上記第一の電圧閾値をプログラムし、
寿命終了でのメモリセル・データ００及び寿命終了の００及び寿命終了でのメモリセル・データ１０のための閾値間で上記第二の電圧閾値をプログラムし、
上記第一のリファレンス・セルと上記第二のリファレンス・セル用の標準ビットデータがそれぞれ０１である場合、上記第三のリファレンス・セルのための相補ビットデータはメモリセル・データ１０に対して０を、また、メモリセル・データ０１に対して１を読み取るように、上記第一のリファレンス・セルと上記第三のリファレンス・セルとの間で、又は、メモリセル・データ０１或いは１０用の標準及び相補ビット間のデルタＶｔ未満である上記第二のリファレンス・セルと上記第三のリファレンス・セルとの間のデルタＶｔのプログラムする付記５記載の方法。
（付記７）  上記第一の電圧閾値は２．３０Ｖにセットされ、上記第二の電圧閾値は３．４５Ｖにセットされ、上記第三の電圧閾値のＶｔは２．８８Ｖにセットされる付記６記載の方法。
（付記８）  上記記憶領域は窒化物レイヤを有する付記１記載の方法。
（付記９）  上記記憶領域は浮遊ゲート電極を有する請求項１記載の方法。
（付記１０）  各メモリ及びリファレンス・セルは、電子電荷のレベルとして第一のデータ・ビットを格納するための左記憶領域と電子電荷のレベルとして第二のデータ・ビットを格納するための右記憶領域とを有し、各記憶領域は、該電子電荷が該記憶領域に格納されない低くプログラムされた状態及び該電子電荷が該記憶領域に格納される高くプログラムされた状態のいずれかを有し、各セルが２ビットで示される４つのデータ状態を有する、複数のプログラムされたデュアルビット・リファレンス・セルを使用して選択されたプログラムされたデュアルビット・メモリセルを読み取る方法において、
プログラミング・パラメタが選択されたプログラムされたデュアルビット・メモリセルの老化特性を補うために選択されるように、複数のプログラミング・パラメタに応じて上記リファレンス・セルをプログラムし、
上記複数のプログラムされたリファレンス・セルの上記第一と第二のデータ・ビットに基づいて、上記選択されたプログラムされたメモリセルの該第一と第二のデータ・ビットを決定する方法。
（付記１１）  上記決定するステップは、
左ビット出力信号を生成するために上記選択されたメモリセルの上記左ビットを読み取り、
上記メモリセル・データを決定するために少なくとも１つのリファレンス・セル出力信号と上記左ビット出力信号とを比較し、
上記選択されたメモリセルの上記右ビットを読み取り、右ビット出力信号を生成し
上記メモリセル・データを決定するために、少なくとも１つのリファレンス・セル出力信号と上記左ビット出力信号とを比較する付記１０記載の方法。
（付記１２）  プログラムされたデュアルビット・メモリセルを読み取る装置において、
プログラムされたデュアルビット・メモリセルの老化特性を補うための第一のプログラミング・パラメタセットに応じてプログラムされる第一のデュアルビット・リファレンス・セルと、
プログラムされたデュアルビット・メモリセルの老化特性を補うための第二のプログラムミング・パラメタセットに応じてプログラムされる第二のデュアルビット・リファレンス・セルと、
上記第一及び第二のデュアルビット・リファレンス・セルからのデータが上記プログラムされたデュアルビット・メモリセルを読み取るために使用されるように、上記第一及び第二のデュアルビット・リファレンス・セルを選択が操作可能なｙ−デコーダ回路とを有する装置。
【００３８】
【発明の効果】
以上、説明してきたように、本願発明によれば、セル寿命の老化による不正確な読み取りを防止することができる。
【００３９】
【図面の簡単な説明】
【図１】従来技術のデュアルビット・メモリセルの構造例を示す図である。
【図２Ａ】デュアルビット・メモリセルを読み取るための従来技術のｙ−デコーダを示す図である。
【図２Ｂ】デュアルビット・メモリセルを読み取るための従来技術のｙ−デコーダを示す図である。
【図３】メモリセルの配列に格納されたデータに対するＶｔ分布の例を示す図である。
【図４】本発明の最良の実施例に係る少なくとも一つのプログラムされたデュアルビット・メモリセルを読み取る方法を示す図である。
【図５】２リファレンス方法と３リファレンス方法とによるプログラミング・パラメタの例を示す図である。
【図６】Ｒｅｆ１及びＲｅｆ２に対するプログラミング・パラメタの例を示す図である。
【図７】Ｒｅｆ１、Ｒｅｆ２、及びＲｅｆ３に対するプログラミング・パラメタの例を示す図である。
【図８Ａ】本発明の最良の実施例に係るｙ−デコーダの例を示す図である。
【図８Ｂ】本発明の最良の実施例に係るｙ−デコーダの例を示す図である。
【図９】ｙ−デコーダにＤＡＴＡＢｎ、ＤＡＴＡＢｎ＋８およびＤＡＴＡＢＰｑｖ信号を供給するために使用される、読み取られているメモリセル中のデータを決定するＯＵＴ７０を決定するためにセンスアンプ６８に入力ＳＡＩＮ及びＳＡＲＥＦを供給する回路６０のブロック図を示す。
【図１０】本発明に係る読み取り用ドレイン電圧を提供するカスコードの例を示す図である。
【図１１】本発明に係るプリチャージ用ドレイン電圧を提供するカスコード・プリの例を示す図である。
【図１２】本発明に係るｙ−デコーダの効果を示す２つのプログラミング・アプローチの例を示す図である。
【図１３】本発明と従来技術とで必要とされるバスラインの総数の比較を示す図である。
【符号の説明】
６０  回路
６２  カスコード
６４  カスコード・プリ
６８  センスアンプ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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