(57)【特許請求の範囲】
【請求項１】
多結晶シリコン層を活性層とするトランジスタを有する液晶表示装置の製造方法において、
絶縁基板上に所定導電型の不純物を含む第１のアモルファスシリコン層を成膜する第１の工程と、
前記第１のアモルファスシリコン層を所定形状にパターンニングする第２の工程と、
前記第１のアモルファスシリコン層を覆うように基板上面に絶縁膜を成膜する第３の工程と、
前記第１のアモルファスシリコン層が上面に露出されるまで基板上面を平坦化する第４の工程と、
前記第４の工程により残された前記絶縁膜の所定領域を除去する第５の工程と、
基板上面に所定導電型の不純物を含む第２のアモルファスシリコン層を成膜する第６の工程と、
前記第１のアモルファスシリコン層が上面に露出するまで基板上面を平坦化する第７の工程と、
前記第１のアモルファスシリコン層を結晶化させて第１の多結晶シリコン層を形成し、かつ、前記第２のアモルファスシリコン層を結晶化させて第２の多結晶シリコン層を形成する第８の工程と、
基板上面にゲート絶縁膜を形成する第９の工程と、
前記第１および第２の多結晶シリコン層上に前記ゲート絶縁膜を介してゲート電極を形成する第１０の工程と、
前記第１および第２の多結晶シリコン層に不純物イオンを注入して、ソース領域およびドレイン領域を形成する第１１の工程と、を備えることを特徴とする液晶表示装置の製造方法。
【請求項２】
前記第１の多結晶シリコン層のソース・ドレイン領域に注入される不純物イオンと、前記第２の多結晶シリコン層のソース・ドレイン領域に注入される不純物イオンとは、互いに逆導電型であることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項３】
前記第１および第２のアモルファスシリコン層は、シランガスに所定濃度の不純物ガスを添加したCVD法により形成されることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項４】
前記第１のアモルファスシリコン層に含まれる不純物濃度と前記第２のアモルファスシリコン層に含まれる不純物濃度とは、互いに異なることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型液晶表示装置の製造技術に関し、特に、ＴＦＴ(Thin Film Transistor)の電気的特性のばらつきをなくす製造技術に関する。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置は、各画素ごとにＴＦＴを備える。ＴＦＴの種類として、多結晶シリコンを活性層に用いたp-Si型ＴＦＴが知られている。多結晶シリコンを活性層に用いると、自己整合構造のＴＦＴを形成でき、ＴＦＴの移動度も高く、またCMOS構成のＴＦＴを形成可能なため、画素表示用のＴＦＴだけでなく、駆動回路用のＴＦＴも同一基板に形成することができる。すなわち、駆動回路一体型の液晶表示装置を実現できる。
【０００３】
また、近年のプロセス技術の進歩におり、絶縁基板上にp-Si型ＴＦＴを形成できるようになったため、p-Si型ＴＦＴによる大型液晶パネルの開発が盛んに行われている。
【０００４】
p-Si型ＴＦＴを用いて画素表示部と駆動回路を基板上に一体に形成する場合、ＴＦＴの電気的特性（例えば、しきい値電圧など）を一致させる必要がある。駆動回路は一般に、ｎ型ＴＦＴとｐ型ＴＦＴを組み合わせたCMOSで構成されるため、これれらＴＦＴのしきい値電圧がばらつくと、駆動回路が安定に動作しなくなる。また、画素アレイ部内のＴＦＴのしきい値電圧がばらつくと、輝度ムラが起こってしまう。
【０００５】
【発明が解決しようとする課題】
p-Si型ＴＦＴのしきい値電圧のばらつきを抑制する手法として、p-Si層中に低濃度の不純物をイオンドーピングしてしきい値を制御する手法が検討されているが、低濃度の不純物のイオンドーピングは濃度制御が難しく、基板内で濃度分布が生じるおそれがあり、電気特性がばらついてしまう。
【０００６】
本発明は、このような点に鑑みてなされたものであり、その目的は、多結晶シリコンを活性層とするトランジスタの電気的特性のばらつきを少なくした液晶表示装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の一態様によれば、多結晶シリコン層を活性層とするトランジスタを有する液晶表示装置の製造方法において、
絶縁基板上に所定導電型の不純物を含む第１のアモルファスシリコン層を成膜する第１の工程と、
前記第１のアモルファスシリコン層を所定形状にパターンニングする第２の工程と、
前記第１のアモルファスシリコン層を覆うように基板上面に絶縁膜を成膜する第３の工程と、
前記第１のアモルファスシリコン層が上面に露出されるまで基板上面を平坦化する第４の工程と、
前記第４の工程により残された前記絶縁膜の所定領域を除去する第５の工程と、
基板上面に所定導電型の不純物を含む第２のアモルファスシリコン層を成膜する第６の工程と、
前記第１のアモルファスシリコン層が上面に露出するまで基板上面を平坦化する第７の工程と、
前記第１のアモルファスシリコン層を結晶化させて第１の多結晶シリコン層を形成し、かつ、前記第２のアモルファスシリコン層を結晶化させて第２の多結晶シリコン層を形成する第８の工程と、
基板上面にゲート絶縁膜を形成する第９の工程と、
前記第１および第２の多結晶シリコン層上に前記ゲート絶縁膜を介してゲート電極を形成する第１０の工程と、
前記第１および第２の多結晶シリコン層に不純物イオンを注入して、ソース領域およびドレイン領域を形成する第１１の工程と、を備えることを特徴とする液晶表示装置の製造方法が提供される。
【０００８】
請求項１の発明を、例えば図１〜図３に対応づけて説明すると、「絶縁基板」はガラス基板１に、「第１のアモルファスシリコン層」はアモルファスシリコン層３に、「絶縁膜」は絶縁膜４に、「第２のアモルファスシリコン層」はアモルファスシリコン層５に、「第１の多結晶シリコン層」はポリシリコン層６に、「第２の多結晶シリコン層」はポリシリコン層７に、「ゲート絶縁膜」はゲート絶縁膜８に、「ゲート電極」はゲート電極９に、「ソース領域およびドレイン領域」はソース領域およびドレイン領域１０，１１に、それぞれ対応する。
【０００９】
【発明の実施の形態】
以下、本発明に係る液晶表示装置の製造方法について、図面を参照しながら具体的に説明する。
【００１０】
図１〜図３は、本発明に係る液晶表示装置の製造工程を説明する図である。本実施形態の液晶表示装置は、ガラス基板上に、多結晶シリコン層を活性層とするCMOS構成のＴＦＴを形成するものである。以下、順を追って本発明に係る液晶表示装置の製造工程を説明する。
【００１１】
まず、図１（ａ）に示すように、ガラス基板１の上面にバリア層２を形成する。このバリア層２は、ＴＦＴ形成領域内の不純物等がガラス基板１に入り込むのを阻止するためのものであり、例えば、ガラス基板１上にSiO2膜を形成した後、その上面に窒化シリコン(SiNx)膜を形成した二層構造を有する。
【００１２】
次に、図１（ｂ）に示すように、CVD(Chemical Vapor Deposition)法により、バリア層２の上面に非晶質シリコン層（以下、アモルファスシリコン層と呼ぶ）３を形成する。ここでは、ＴＦＴのしきい値電圧に応じた量の不純物を予め添加した状態でCVDを行う。例えば、ｎチャネル型ＴＦＴのしきい値電圧を正側にシフトさせたい場合には、シランガスに所定濃度の不純物ガスを添加してCVDを行う。より具体的には、アルゴンガスで希釈したジボランを添加してCVDを行い、約500オングストロームの膜厚のアモルファスシリコン層３を形成する。添加するジボランの量は、例えば２E16cm-3にする。
【００１３】
本出願人による実験によれば、ジボランの添加量を1.2E16cm-3にした場合のＴＦＴのしきい値電圧のシフト量は約３Ｖ、ジボランの添加量を２E16cm-3にした場合のシフト量は約0.5Ｖであった。
【００１４】
次に、図１（ｃ）に示すように、アモルファスシリコン層３をパターンニングする。ここでは、例えば、ｎチャネル型ＴＦＴの形成箇所以外のアモルファスシリコン層３をすべて除去する。その後、バリア層２の材料とは異なる材料、例えば、窒化シリコン(SiNx)を用いて、基板上面に絶縁膜４を形成する。
【００１５】
次に、図１（ｄ）に示すように、エッチング等により絶縁膜４をパターンニングして、ｐチャネル型ＴＦＴの形成箇所の絶縁膜４を除去する。次に、図２（ａ）に示すように、CVD法により、基板上面にアモルファスシリコン層５を形成する。このアモルファスシリコン層５は、ｐチャネル型ＴＦＴの形成に用いられ、例えば、ｐチャネル型ＴＦＴのしきい値電圧を負側にシフトさせたい場合には、リン等を添加してCVDを行うことにより、アモルファスシリコン層５を形成する。
【００１６】
以上の工程により、イオン注入を行うことなく、ｎチャネル型ＴＦＴのしきい値電圧に応じたアモルファスシリコン層３と、ｐチャネル型ＴＦＴのしきい値電圧に応じたアモルファスシリコン層５とが形成される。
【００１７】
次に、図２（ｂ）に示すように、基板上面にアモルファスシリコン層３が露出するまで化学機械的な研磨（CMP:Chemical Mechanical Polishing）を行って基板を平坦化する。
【００１８】
次に、図２（ｃ）に示すように、アモルファスシリコン層３，５にレーザ光を照射してレーザアニーリング（ELA）を行い、アモルファスシリコン層３，５を結晶化する。これにより、多結晶シリコン（以下、ポリシリコンと呼ぶ）層６，７が形成される。
【００１９】
次に、図２（ｄ）に示すように、基板上面に1000オングストローム程度のゲート絶縁膜８を形成する。次に、図３（ａ）に示すように、ゲート絶縁膜８の上面にゲート電極９を形成する。ゲート電極９の材料として、例えばモリブタングステンを用い、ゲート電極９の膜厚は2500オングストローム程度にする。
【００２０】
その後、ゲート電極９をマスクにして、ポリシリコン層６，７に不純物イオンを注入し、ポリシリコン層６，７内にソース領域１０とドレイン領域１１を形成する。
【００２１】
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで、注入する不純物イオンの種類が異なるため、一方のＴＦＴ形成領域をマスクして、別々に不純物イオンを注入する。
【００２２】
次に、図３（ｂ）に示すように、基板上面に層間絶縁膜１２を形成した後、ソース／ドレイン領域の抵抗を下げる目的で熱処理を行う。そして、ソース領域とドレイン領域に通じるコンタクトホールを形成して、コンタクトホール内に電極配線層１３を形成する。
【００２３】
図１〜図３の工程により得られたＴＦＴアレイ基板は、間に液晶を挟んで対向基板と張り合わされて、液晶表示装置が得られる。
【００２４】
以上の工程により得られたＴＦＴの電気的特性を測定したところ、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴともに、100cm2／V・sの電界効果移動度が得られた。また、しきい値電圧はｎチャネル型ＴＦＴが２V、ｐチャネル型ＴＦＴが(-2V)であり、設計値と同じであった。さらに、基板内におけるＴＦＴのしきい値電圧のばらつき（基板内分布）は±５％以内であった。
【００２５】
以上の工程により得られたＴＦＴの電気的特性を客観的に評価するため、膜厚等を同じにして従来の製造方法によりＴＦＴを形成してその電気的特性を測定した。なお、従来の製造方法によるＴＦＴは、本実施形態と条件をできるだけ同じにするため、ガラス基板１上にSiO2膜および窒化シリコン(SiNx)膜からなるバリア層２を形成した後、不純物を添加せずにCVDを行ってアモルファスシリコン層３を形成し、レーザアニーリングによりアモルファスシリコン層３を結晶化してポリシリコン層を形成してパターンニングした後、ゲート酸化膜を約1000オングストローム成膜し、その後は本実施形態と同じ工程を経てp-Si型ＴＦＴを形成した。
【００２６】
従来の製造方法によるＴＦＴの電気的特性を測定したところ、100cm2／V・sの電界効果移動度を得ることができたものの、しきい値電圧はｎチャネル型ＴＦＴが(-1)V、ｐチャネル型ＴＦＴが(-2.5)Vであった。この値は、設計値に対して、ｎチャネルＴＦＴが(-3)V、ｐチャネルＴＦＴが(-0.5)Vずれていた。また、基板内におけるＴＦＴのしきい値電圧のばらつき（基板内分布）は±10％以上あった。
【００２７】
図４は本実施形態の製造方法により形成したＴＦＴと従来の製造方法により形成したＴＦＴとのドレイン電流ＩD−ゲート電圧Ｖg特性を図示したものであり、図４（ａ）は本実施形態のＩD−Ｖg特性、図４（ｂ）は従来の製造方法によるＩD−Ｖg特性を示している。図示のように、本実施形態によれば、ＴＦＴの電気的特性がほぼ設計値通りになる。
【００２８】
このように、本実施形態では、予め不純物を添加した状態でＣＶＤを行ってＴＦＴのチャネル領域を形成するため、従来のようにイオンドープによりチャネル領域に不純物イオンを注入する場合に比べて、不純物濃度の制御を精度よく行うことができる。また、本実施形態では、ｎチャネル型ＴＦＴの形成領域とｐチャネルＴＦＴの形成領域とをＣＭＰにより平坦化した後、電極配線層を形成するため、電極配線層の構造が単純になり、断線等が起こりにくくなる。
【００２９】
なお、図１〜図３では、CMOS構成のＴＦＴを形成する例を説明したが、必ずしも、ＴＦＴをCMOS構成にする必要はない。
【００３０】
【発明の効果】
以上詳細に説明したように、本発明によれば、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの各形成領域を同層上に形成するため、電極配線層の構造を単純化でき、断線等が起こりにくくなる。また、予め不純物を添加した状態でCVDを行ってＴＦＴのチャネル領域を形成するため、チャネル領域に不純物イオンを注入しなくて済み、ＴＦＴのしきい値電圧を設計値通りの値に設定することができる。したがって、基板内でのＴＦＴのしきい値電圧のばらつきが少なくなる。
【図面の簡単な説明】
【図１】本発明に係る液晶表示装置の製造工程を説明する図。
【図２】図１に続く製造工程図。
【図３】図２に続く製造工程図。
【図４】（ａ）は本実施形態のＩD−Ｖg特性図、（ｂ）は従来の製造方法によるＩD−Ｖg特性図。
【符号の説明】
１  ガラス基板
２  バリア層
３，５  アモルファスシリコン層
４  絶縁膜
６，７  多結晶シリコン層
９  ゲート電極
１０  ソース領域
１１  ドレイン領域
１２  層間絶縁膜
１３  電極配線層
【図１】
0004077917.tif 000002
【図２】
0004077917.tif 000003
【図３】
0004077917.tif 000004
【図４】
0004077917.tif 000005