(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面上方にゲート酸化膜を介して多結晶シリコンよりなるゲート電極を形成する第１の工程と、  前記ゲート電極が前記ゲート酸化膜と接する領域近傍の当該ゲート電極中の領域、および当該ゲート電極の両側端部の外側の前記半導体基板の内部領域とに、当該内部領域の前記半導体基板の前記表面からの深さが、後の工程で形成される第１の不純物領域の前記半導体基板の前記表面からの接合深さと同程度以下となるように酸素イオンをイオン注入して酸素イオン注入領域を形成する第２の工程と、  前記酸素イオン注入領域を高温アニールすることにより、前記半導体基板の内部領域に酸化膜を形成するとともに、前記ゲート電極中の領域と前記ゲート酸化膜とを同一の酸化膜とする第３の工程と、  前記ゲート電極に対してセルフアライメント的に第２導電型の不純物を導入し第２導電型の第１の不純物領域を、該第１の不純物領域の下側に前記半導体基板の内部領域に形成される前記酸化膜が埋め込まれるよう、前記半導体基板の内部領域に形成される前記酸化膜の深さよりも浅く形成する第４の工程と、  前記ゲート電極と間隔を空けて第２導電型の不純物を導入し高濃度で第２導電型の第２の不純物領域を形成する第５の工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ構造の電界効果型半導体装置とその製造方法に関し、特に携帯機器等の電源電圧管理用に用いられるボルテージレギュレータ、スィチングレギュレータ、ボルテージデテクター等の半導体集積回路を構成する半導体装置とその製造方法に関する。また、複数の電圧が入出力される半導体集積回路装置とその製造方法に関する。
【０００２】
【従来の技術】
従来から、ひとつの半導体装置に複数の電源電圧を印加したり、複数の出力電圧を出力させたりすることが行われてきている。これは、異なるプロセスを有する別の半導体装置を同一基板上に作成する際に必要となる。そのために半導体装置のデバイス構成、プロセスフローは複雑となり、管理要素数と工程数が増大し、生産ＴＡＴ（Turn  Around  Time）の増大、生産コストの増大等の弊害が生じていた。
【０００３】
こうした、弊害を解消するために、Dual  Gate化、チャネルストッパーの高電圧素子への応用化等の製造方法を用いることが良く知られている。
【０００４】
この製造方法を以下に図面にもとづいて説明する。
【０００５】
図９から図１１に従来の半導体装置の製造方法の製造工程順概略断面図を記した。
【０００６】
Ｐ型半導体基板１（以下Psub１と記す）表面付近にＰｗｅｌｌ２とＮｗｅｌｌ１６をフォト工程、イオン注入工程、熱拡散工程を用いて形成した後、素子分離用厚い酸化膜１９とＮ型チャネルストッパー１５とＰ型チャネルストッパー１４をＬＯＣＯＳ法、イオン注入工程、フォト工程等を用いて形成し、酸化膜２０を熱酸化を用いて形成し、将来高電圧駆動素子となる領域のチャネル領域上にフォトレジスト５を形成し、ウエットエッチングでその他の領域の薄い酸化膜を除去する。こうして図９の構造を得る。  続いて、フォトレジスト５を除去した後、高電圧用厚いゲート酸化膜２２と低電圧用薄いゲート酸化膜２３を再度熱酸化を用いて形成する。こうして図１０の構造を得る。
【０００７】
ここで、ゲート酸化膜の膜厚は、ゲート酸化膜に印可される電界が４ＭＶ／ｃｍを越えないように設定する。
【０００８】
次に、Poly-Siゲート３をＣＶＤ工程、フォト工程、エッチング工程、等を用いて形成し、各要素にそれぞれ、Ｎ＋ソース１１、Ｎ＋ドレイン１０、Ｐ＋ソース１８、Ｐ＋ドレイン１７をフォト工程、イオン注入工程、等を用いて形成する。こうして、図１１の構造を得る。
【０００９】
その後は図示しないが、層間絶縁膜、コンタクトホール、メタル配線、外部接続用ＰＡＤ、保護膜を通常の半導体製造工程を用いて形成する。こして従来の半導体装置が完成する。
【００１０】
さらに、Dual  Gateプロセスを用いる半導体装置として、シングルポリ構造の不揮発性メモリー素子がある。
【００１１】
この製造方法を以下に説明する。
【００１２】
図１８に従来の半導体装置の概略断面図を記した。
【００１３】
半導体基板２０１表面付近にＰｗｅｌｌ２０２をフォト工程、イオン注入工程、熱拡散工程を用いて形成した後、素子分離用酸化膜２０５とチャネルストッパー２０９をＬＯＣＯＳ法、イオン注入工程、フォト工程等を用いて形成し、トンネルドレイン領域２０４をフォト工程、イオン注入工程を用いて形成し、ゲート酸化膜２０６を熱酸化を用いて形成し、将来トンネル酸化膜２０７となる領域以外のチャネル領域上にフォトレジストを形成し、ウエットエッチングで将来トンネル酸化膜２０７となる領域のゲート酸化膜を除去する。続いて、フォトレジストを除去した後、トンネル酸化膜２０７を再度熱酸化を用いて形成する。次に、セレクトゲート電極２１３とフローティングゲート電極２０８をＣＶＤ工程、フォト工程、エッチング工程、等を用いて形成し、セレクトゲート電極２１３とフローティングゲート電極２０８にそれぞれ、Ｎ＋領域２０３をセルフアライメント的にイオン注入工程、等を用いて形成する。こうして、図１８の構造を得る。
【００１４】
その後は図示しないが、層間絶縁膜、コンタクトホール、メタル配線、外部接続用ＰＡＤ、保護膜を通常の半導体製造工程を用いて形成する。こして従来の半導体装置が完成する。
【００１５】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、小電圧用素子は、ＬＯＣＯＳ法とイオン注入工程で形成したチャネルストッパーをソース、ドレインに用いているため、以下のような構造上の課題を有していた。
【００１６】
高電圧用素子２３、２４は、図９から図１１に記したように、ＬＯＣＯＳ法とイオン注入工程で形成されたソース、ドレインを用いているため、構造上素子サイズが大きくなるという欠点を有していた。
【００１７】
ここで、ＬＯＣＯＳ法とイオン注入工程について説明する。一般的にＬＯＣＯＳ法とは、耐熱酸化マスク性の高い窒化膜を将来能動領域となる領域にフォト工程とエッチング工程を用いて形成し、将来Ｎ型チャネルストッパー、Ｐ型チャネルストッパーとなる領域にＮ型、Ｐ型それぞれの不純物領域をフォト工程とイオン注入工程を用いて形成した後、素子分離用厚い酸化膜とＮ型チャネルストッパー、Ｐ型チャネルストッパーを熱酸化と熱拡散（例えば、１１００度、３時間程度の熱酸化拡散工程）を用いて形成し、素子分離領域と能動領域とを膣化膜と能動領域上の酸化膜を除去することにより形成する製造方法のことである。
【００１８】
先に述べたように、こうしたＬＯＣＯＳ法等で形成されたＮ型チャネルストッパー、Ｐ型チャネルストッパーを高電圧用素子のソース、ドレインにも用いるとその素子構造上小型化が困難となる。図１１に示したように、高電圧用厚いゲート酸化膜２２の両側に素子分離領域を兼用した厚い酸化膜１９が必要となり、チャネル領域とソース、ドレイン領域を含めた素子サイズが大型化することを抑制することが困難であった。
【００１９】
また、従来の半導体装置および半導体装置の製造方法では、ゲート酸化膜が印可電圧に応じて、２種類必要となり、以下のような製造上の課題を有していた。
【００２０】
高電圧用厚いゲート酸化膜２２は、図９から図１１に記したように、２回の熱酸化工程で形成されるため、その膜厚バラツキが大きくなる。これは、２回目の熱酸化工程の前洗浄工程でアンモニアを含む過酸化水素水が一般的には用いられ、この洗浄液は、酸化膜表面を洗浄する際、酸化膜表面を一部エッチング除去してしまうため、このエッチング量が洗浄液の状態によってエッチング量が異なり、２回目の熱酸化前の下地酸化膜厚がばらつき、結果として、高電圧用厚いゲート酸化膜２２の膜厚バラツキが大きくなるということである。こうしたバラツキは、高電圧用素子のしきい値電圧、駆動電流値をばらつかせることとなり、半導体集積回路装置の特性を低下させるものであり、半導体集積回路装置の特性の高精度化を困難にさせるものであった。
【００２１】
また、不揮発性メモリー素子においても、トンネル酸化膜とゲート酸化膜の異なる膜厚を有する構造のため、厚い膜厚のゲート酸化膜において、膜厚の制御性が悪いという問題点を有していた。
【００２２】
【課題を解決するための手段】
そこで本発明は、上記課題を解決するために以下の手段を用いた。第１導電型の半導体基板表面付近にゲート絶縁膜を介して多結晶シリコンゲートを形成する第１の工程と、  前記ゲート電極が前記ゲート酸化膜と接する領域近傍の当該ゲート電極中の領域、および当該ゲート電極の両側端部の外側の前記半導体基板の内部領域とに、当該内部領域の前記半導体基板の前記表面からの深さが、後の工程で形成される第１の不純物領域の前記半導体基板の前記表面からの接合深さと同程度以下となるように酸素イオンをイオン注入して酸素イオン注入領域を形成する第２の工程と、  前記酸素イオン注入領域を高温アニールすることにより、前記半導体基板の内部領域に酸化膜を形成するとともに、前記ゲート電極中の領域と前記ゲート酸化膜とを同一の酸化膜とする第３の工程と、  前記ゲート電極に対してセルフアライメント的に第２導電型の不純物を導入し第２導電型の第１の不純物領域を、該第１の不純物領域の下側に前記半導体基板の内部領域に形成される前記酸化膜が埋め込まれるよう、前記半導体基板の内部領域に形成される前記酸化膜の深さよりも浅く形成する第４の工程と、  前記ゲート電極と間隔を空けて第２導電型の不純物を導入し高濃度で第２導電型の第２の不純物領域を形成する第５の工程と、を有する半導体装置の製造方法とした。
【００２３】
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【００２４】
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【００２５】
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【００２６】
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【００２７】
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【００２８】
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【００２９】
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【００３０】
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【００３１】
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【００３２】
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【００３３】
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【００３４】
【発明の実施するための最良の形態】
ここまでに説明してきたように、本発明では、酸素イオン注入工程とアニール工程を半導体装置の製造方法に応用したため、高電圧用素子の小型化、高精度化を促進させたものである。
【００３５】
以下に、この発明の実施例を図面に基づいて説明する。
【００３６】
この実施例では同一半導体基板上に形成した高電圧用Ｎ型ＭＯＳＦＥＴ装置と低電圧用Ｎ型ＭＯＳＦＥＴ装置に本発明を用いた場合を示す。本実施例の製造方法を図１に示す。まず、図１から図４に示すように、Ｐsub１上に、従来の集積回路作製方法を使用して、Ｐｗｅｌｌ２、素子分離用厚い酸化膜１９、多結晶シリコンのゲート電極３が設けられている。
【００３７】
その詳細な作製方法は以下の通りである。Ｐsub１表面付近にボロンイオンを注入し、１０００〜１１７５℃で３〜２０時間アニールして、ボロンイオンを拡散、再分布させ、不純物濃度１ｘ１０１６ｃｍ−３程度のＰｗｅｌｌ２を形成する。引き続き、窒化膜等でパターンニングされた領域にＢ+イオンを打ち込み、ＬＯＣＯＳ法によって、Ｐ型チャネルストッパー１４とフィールド絶縁膜２６を形成する。
【００３８】
その後、所望のチャネル領域へのしきい値電圧制御用のイオン注入と、熱酸化法による厚さ１０〜３０ｎｍのゲート酸化膜４形成と、減圧ＣＶＤ法等による厚さ１００〜５００ｎｍのポリシリコン膜形成と、イオン打ち込みに等よるポリシリコン膜形成をおこなう。ここで、ポリシリコン膜上へのスパッタ法等による厚さ１００〜２００ｎｍ程度のタングステンシリサイド膜の形成と、タングステンシリサイド膜上への、減圧ＣＶＤ法等による厚さ１００〜３００ｎｍ程度の酸化膜形成を行う場合もある。そして、ポリシリコン膜をパターニングしてPoly-Siゲート３の形成をおこなう。ここで、熱酸化法あるいは減圧ＣＶＤ法等を用いてゲート電極３の上部、側壁部、半導体基板表面部等に酸化膜を１０〜５０ｎｍ程度形成する場合もある。ここまでの工程で図１の構造が得られる。
【００３９】
この後、図２に記したように、酸素イオン注入を将来高電圧用素子となる領域内のPoly-Siゲート３のゲート酸化膜４近傍の領域とPoly-Siゲート３の両側端部の外側のＰｗｅｌｌ２中に、フォトレジスト５を用いて選択的に、酸素イオンをイオン注入してＯイオン注入領域２１を形成する。ここでの酸素イオン注入の加速エネルギーは、Poly-Siゲート３のゲート酸化膜４近傍の領域に酸素イオン濃度ピークが生じるように設定する。さらに、Poly-Siゲート３の膜厚は、Ｐｗｅｌｌ２中のＯイオン注入領域２１のＰｗｅｌｌ２表面付近からの深さが、将来形成するＮ−領域６のＰｗｅｌｌ２表面付近からの接合深さと同程度以下に形成されるように設定されることが望ましい。
【００４０】
この後、高温でのアニール工程を行う。この時、Poly-Siゲート３中のＯイオン注入領域２１とゲート酸化膜４とがアニール処理で同一の酸化膜となり厚い酸化膜２０が形成され、Ｐｗｅｌｌ２中のＯイオン注入領域２１が酸化膜となりＰｗｅｌｌ２に埋め込まれた酸化膜７が形成される。
【００４１】
一方、酸素イオン注入されていない低電圧用素子領域には酸化膜は新たには形成されない。
【００４２】
そして、Ｎ型不純物をPoly-Siゲート３に対してセルフアライメント的にイオン注入することによりＮ−領域６を酸化膜７の深さよりも浅く形成する。また、低電圧用素子領域にもＮ−領域６を同時に形成する。ただし、別マスクを用いてＮ−領域６濃度を高電圧用素子と低電圧用素子とで別にすることも可能である。こうして図３の構造が得られる。
【００４３】
次に、Ｎ＋領域８をＮ型不純物を高濃度にイオン注入することにより形成する。Ｎ＋領域８は高電圧用素子と低電圧用素子との両方に同時に形成する。いずれの不純物領域も不純物濃度は１ｘ１０２１ｃｍ−３程度とする。こうして、図４の構造が得られる。
【００４４】
最後に、図示しないが、従来の集積回路の作製の場合と同様に層間絶縁物として、リンガラス層を形成する。リンガラス層の形成には、例えば、減圧ＣＶＤ法を用いればよい。材料ガスとしては、モノシランＳｉＨ４と酸素Ｏ２とホスフィンＰＨ３を用い、４５０で反応させて得られる。
【００４５】
その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極を形成する。こうして、同一半導体基板上に高電圧用Ｎ型ＭＯＳＦＥＴ装置と低電圧用Ｎ型ＭＯＳＦＥＴ装置が完成する。
【００４６】
こうして得られた半導体装置（図５）は、高電圧用素子のＮ−領域６の下側に酸化膜７が埋め込まれているため、ドレインとして用いられるＮ−領域６はドレインに高電圧が印可されても下方に空乏層が広がらないためトランジスタの短チャネル化や高電圧駆動化の妨げとなる短チャネル効果が抑制され、小型の高電圧駆動素子が実現できる。
【００４７】
さらに、酸素イオン注入工程を高精度化するとDual  Gateを用いた場合でも膜厚バラツキの少ない厚いゲート酸化膜が形成でき、半導体装置の高精度化が実現できる。
【００４８】
また、図６から図８に酸素イオン注入位置をＰｗｅｌｌ２のゲート酸化膜４近傍に設定した場合の半導体装置の製造工程順断面図を記した。
【００４９】
この場合は、図１から図４の説明で述べてきた工程と同様の工程を用いて本発明の半導体装置が形成できる。ただし、酸素イオン注入エネルギーの設定に関しては、酸素イオン濃度ピークをＰｗｅｌｌ２中のゲート酸化膜４近傍に設定する必要がある。
【００５０】
ここまでは、Ｎ型ＭＯＳＦＥＴ装置について記述したが、Ｐ型ＭＯＳＦＥＴ装置についても導電型を反対にした同様な製造方法で形成できる。
【００５１】
さらに、相補型ＭＯＳＦＥＴ装置（ＣＭＯＳ装置）についても、Ｎ型ＭＯＳＦＥＴ装置の製造方法とＰ型ＭＯＳＦＥＴ装置の製造方法とを合わせることで形成できる。
【００５２】
本発明では、酸素イオン注入工程とアニール工程を半導体装置の製造方法に応用したものであり、ここまでは、高電圧用素子の小型化、高精度化について説明してきた。この後は、素子分離に関して本発明を応用した実施例について説明する。
【００５３】
以下に、この発明の実施例を図面に基づいて説明する。
【００５４】
この実施例では同一半導体基板上に形成したＮ型ＭＯＳＦＥＴ装置とＰ型ＭＯＳＦＥＴ装置とそれぞれを分離する素子分離素子に本発明を用いた場合を示す。本実施例の製造方法を図１２から１４に示す。まず、図１２に示すように、Ｐ型半導体基板１００上に、従来の集積回路作製方法を使用して、Ｐｗｅｌｌ１０１、Ｎｗｅｌｌ  １０２、が設けられている。
【００５５】
その詳細な作製方法は以下の通りである。Ｐ型半導体基板１００表面付近に選択的にボロンイオンとリンイオンを注入し、１０００〜１１７５℃で３〜２０時間アニールして、ボロンイオン、リンイオンを拡散、再分布させ、不純物濃度１ｘ１０１６ｃｍ−３程度のＰｗｅｌｌ１０１とＮｗｅｌｌ１０２を形成する。さらに、半導体基板１００表面付近にインプラ酸化膜１１３を形成する。
【００５６】
この後、酸素イオン注入を将来素子分離用酸化膜１１１となるＰｗｅｌｌ１０１中とＮｗｅｌｌ１０２中の表面付近に、フォトレジスト１０９を用いて選択的に、酸素イオンをイオン注入してＯイオン注入領域１１０を形成する。ここでの酸素イオン注入の加速エネルギーは、Ｐｗｅｌｌ１０１、Ｎｗｅｌｌ１０２表面近傍の領域に酸素イオン濃度ピークが生じるように設定する。ここで、Ｏイオン注入領域１１０は、Ｐｗｅｌｌ１０１、Ｎｗｅｌｌ１０２中に大半（３シグマ程度）のＯイオンが存在するように設定されることが望ましい。
【００５７】
この後、図１３に示したように、高温でのアニール工程を行う。この時、Ｐｗｅｌｌ１０１、Ｎｗｅｌｌ１０２中のＯイオン注入領域１１０とインプラ酸化膜１１３とがアニール処理で同一の酸化膜となり、Ｐｗｅｌｌ１０１、Ｎｗｅｌｌ１０２中のＯイオン注入領域１１０が酸化膜となりＰｗｅｌｌ１０１、Ｎｗｅｌｌ１０２表面に埋め込まれた素子分離用酸化膜１１１が形成される。一方、酸素イオン注入されていないフォトレジスト１０９で覆われていた領域には酸化膜は新たには形成されない。
【００５８】
その後、図１４に示したように、所望のチャネル領域へのしきい値電圧制御用のイオン注入と、インプラ酸化膜１１３除去した後の熱酸化法による厚さ１０〜３０ｎｍのゲート酸化膜１１２形成と、減圧ＣＶＤ法等による厚さ１００〜５００ｎｍのポリシリコン膜形成と、イオン打ち込み等よる高不純物濃度ポリシリコン膜形成をおこなう。ここで、高不純物濃度ポリシリコン膜上へのスパッタ法等による厚さ１００〜２００ｎｍ程度のタングステンシリサイド膜の形成と、タングステンシリサイド膜上への、減圧ＣＶＤ法等による厚さ１００〜３００ｎｍ程度の酸化膜形成を行う場合もある。そして、ポリシリコン膜をパターニングしてゲート電極１０６の形成をおこなう。ここで、熱酸化法あるいは減圧ＣＶＤ法等を用いてゲート電極１０６の上部、側壁部、半導体基板表面部等に酸化膜を１０〜５０ｎｍ程度形成する場合もある。この後、ゲート電極１０６と素子分離用酸化膜１１１とフォトレジストに対して、セルフアライメント的にイオン注入をそれぞれ実施し、Ｐ＋ソース領域１０５、Ｐ＋ドレイン領域１０４、Ｐ＋チャネルストッパー１０７及びＮ＋ソース領域１０３，Ｎ＋ドレイン領域１１４、Ｎ＋チャネルストッパー１０８、を選択的に形成する。ここまでの工程で図１４の構造が得られる。
【００５９】
こうして、同一半導体基板上に形成されたＮ型ＭＯＳＦＥＴ装置とＰ型ＭＯＳＦＥＴ装置とそれぞれを分離する素子分離素子とで構成される半導体装置は、従来から一般的に用いられているＬＯＣＯＳ法による素子分離を行わないため、素子分離領域の小型化が容易に実現できる。
【００６０】
ＬＯＣＯＳ法は、下地酸化膜上に耐酸化性の優れたＳｉ３Ｎ４等の膜を選択的に形成し、１０００℃〜１１００℃程度の高温で熱酸化した後、耐酸化膜を除去して、素子分離用酸化膜領域と能動領域を形成する製造方法であるが、この場合、素子分離用酸化膜端部が酸素の回り込みによりバーズビークと呼ばれる滑らかに膜厚が薄くなっている領域が形成されてしまい、素子分離領域の小型化への弊害となっていた。
【００６１】
しかしながら、本発明は、イオン注入により将来素子分離用酸化膜となるための酸素を供給できるため、酸素の回り込みによる能動領域の酸化が生じない。このため、能動領域と素子分離領域が急峻に分割されており、素子分離領域の小型化が容易である。
【００６２】
さらに、急峻な段差は、その後に形成される配線層や層間膜の平坦化に、本来不具合を生じさせるものであるが、本発明では、急峻な段差を半導体基板中に埋め込んでいるため、その後の工程に弊害となる段差が上部に生じない。このため、その後の工程で平坦化のための工程増をもたらさない。
【００６３】
図１４以降の工程は図示しないが、表面部分に層間膜を形成し、コンタクト領域を形成し、メタル配線を形成した後、保護膜を形成し、電気的接続用の窓開けを行い、本発明の半導体装置は完成する。
【００６４】
ここからの説明は、酸素イオン注入工程とアニール工程を不揮発性メモリー型半導体装置の製造方法に応用したため、不揮発性メモリー素子の小型化、高精度化を促進させたものである。
【００６５】
以下に、この発明の実施例を図面に基づいて説明する。
【００６６】
この実施例では同一半導体基板上に形成したアナログ、デジタル信号制御用ＭＯＳＦＥＴ装置と不揮発性メモリー用ＭＯＳＦＥＴ装置に本発明を用いた場合を示す。本実施例の製造方法を図１５から図１７に示す。まず、図１５に示すように、半導体基板２０１上に、従来の集積回路作製方法を使用して、Ｐｗｅｌｌ２０２、素子分離用酸化膜２０５、チャネルストッパー２０９、トンネル酸化膜２０７、セレクトゲート電極２１３、フローティングゲート電極２０８、トンネルドレイン２０４、Ｏイオン注入用のフォトレジスト２１０、酸素イオン注入領域２１１が設けられている。
【００６７】
その詳細な作製方法は以下の通りである。半導体基板２０１表面付近にボロンイオンを注入し、１０００〜１１７５℃で３〜２０時間アニールして、ボロンイオンを拡散、再分布させ、不純物濃度１ｘ１０１６ｃｍ−３程度のＰｗｅｌｌ２０２を形成する。引き続き、窒化膜等でパターンニングされた領域にＢ+イオンを打ち込み、ＬＯＣＯＳ法によって、チャネルストッパー２０９と素子分離用酸化膜２０５を形成する。
【００６８】
その後、所望の領域へのトンネルドレイン形成用のリンまたは砒素イオン注入と、熱酸化法（希釈ウエット）による厚さ５〜１２ｎｍのトンネル酸化膜２０７形成と、減圧ＣＶＤ法等による厚さ１００〜５００ｎｍのポリシリコン膜形成と、イオン打ち込みに等よる導電性を有するポリシリコン膜形成をおこなう。ここで、ポリシリコン膜上へのスパッタ法等による厚さ１００〜２００ｎｍ程度のタングステンシリサイド膜の形成と、タングステンシリサイド膜上への、減圧ＣＶＤ法等による厚さ１００〜３００ｎｍ程度の酸化膜形成を行う場合もある。そして、ポリシリコン膜をパターニングしてセレクトゲート電極２１３、フローティングゲート電極２０８の形成をおこなう。ここで、熱酸化法あるいは減圧ＣＶＤ法等を用いてセレクトゲート電極２１３およびフローティングゲート電極２０８の上部、側壁部、半導体基板表面部等に酸化膜を１０〜５０ｎｍ程度形成する場合もある。この後、酸素イオン注入を将来、トンネル酸化膜が不要となる領域（トンネル電流を流さない領域）のセレクトゲート電極２１３、フローティングゲート電極２０８中のトンネル酸化膜２０７近傍の領域と、セレクトゲート電極２１３、フローティングゲート電極２０８の両側端部の外側のＰｗｅｌｌ２０２中に、フォトレジスト２１０を用いて選択的に、酸素イオンをイオン注入してＯイオン注入領域２１１を形成する。ここでの酸素イオン注入の加速エネルギーは、セレクトゲート電極２１３、フローティングゲート電極２０８のトンネル酸化膜２０７近傍の領域に酸素イオン濃度ピークが生じるように設定する。さらに、セレクトゲート電極２１３、フローティングゲート電極２０８の膜厚は、Ｐｗｅｌｌ２０２中のＯイオン注入領域２１１のＰｗｅｌｌ２０２表面付近からの深さが、将来形成するＮ＋領域２０３のＰｗｅｌｌ２０２表面付近からの接合深さと同程度以下に形成されるように設定されることが望ましい。ここまでの工程で図１の構造が得られる。
【００６９】
この後、図１６に記したように、高温でのアニール工程を行う。この時、セレクトゲート電極２１３、フローティングゲート電極２０８中のＯイオン注入領域２１１とトンネル酸化膜２０７とがアニール処理で同一の酸化膜となり酸化膜２１２が形成され、またＰｗｅｌｌ２０２中のＯイオン注入領域２１１が酸化膜となりＰｗｅｌｌ２０２に埋め込まれた酸化膜２１２が形成される。
【００７０】
一方、酸素イオン注入されていないトンネル酸化膜２０７領域には酸化膜は新たには形成されない。そして、Ｎ型不純物をセレクトゲート電極２１３、フローティングゲート電極２０８に対してセルフアライメント的にイオン注入することによりＮ＋領域２０３を酸化膜２１２の深さよりも浅く形成する。ここで、Ｎ＋領域２０３はアナログ、デジタル信号制御用ＭＯＳＦＥＴ装置（ここでは図示していない）と不揮発性メモリー用ＭＯＳＦＥＴ装置用素子との両方に同時に形成する。こうして図１６の構造が得られる。
【００７１】
次に、図１７に記したように、Ｎ＋領域２０３は高電圧用素子と低電圧用素子との両方に同時に形成する。いずれの不純物領域も不純物濃度は１ｘ１０２１ｃｍ−３程度とする。こうして、図１７の構造が得られる。
【００７２】
最後に、図示しないが、従来の集積回路の作製の場合と同様に層間絶縁物として、リンガラス層を形成する。リンガラス層の形成には、例えば、減圧ＣＶＤ法を用いればよい。材料ガスとしては、モノシランＳｉＨ４と酸素Ｏ２とホスフィンＰＨ３を用い、４５０で反応させて得られる。
【００７３】
その後、層間絶縁膜に電極形成用の穴を開け、アルミ電極を形成する。こうして、同一半導体基板上にアナログ、デジタル信号制御用ＭＯＳＦＥＴ装置と不揮発性メモリー用ＭＯＳＦＥＴ装置が完成する。
【００７４】
こうして得られたメモリー素子（図１７）は、従来の不揮発性メモリセル（図１８）に比べ、トンネル電流を流す領域２１４とフローティングゲート電極２０８とトンネルドレイン２０４の間の領域（コントロールゲート用トンネル酸化膜２１６）以外のセレクトゲート電極２１３、フローティングゲート電極２０８下側に酸化膜２１２が埋め込まれているため、トンネルドレイン２０４に電圧が印可されても酸化膜２１２が十分に厚くトンネル電流が生じないため小型の不揮発性メモリー素子が実現できる。  さらに、酸素イオン注入工程を高精度化するとDual  Gateプロセスをメモリー素子に用いた場合でも膜厚バラツキの少ない厚いゲート酸化膜が形成でき、また、酸素インプラされないトンネル酸化膜は高品質が維持されるため、半導体装置の高精度化が実現できる。
【００７６】
【発明の効果】
本発明によって、コストパフォーマンスに優れたＭＯＳＦＥＴを作製することが可能となった。特に本発明は、今後進展すると考えられる使用電圧の多様化、高電圧駆動化、素子分離領域の小型化、平坦化、不揮発性メモリー素子の高精度化等に対して有効な方法である。
【００７７】
本発明は主としてシリコン系の半導体装置について述べたが、ゲルマニウムや炭化珪素、砒化ガリウム等の他の材料を使用する半導体装置にも本発明が適用されうることは明白である。さらに、本発明では、ゲート電極の低抵抗化も重要な役割を果たすが、本発明で主として記述したシリコンゲート以外にも、酸素イオン注入とアニールによって酸化膜化できる物質等をゲート電極として用いてもよい。また、実施例ではＰ型半導体基板上のＮＭＯＳＦＥＴの作製工程について記述したが、石英やサファイヤ等の絶縁性基板上に形成された多結晶あるいは単結晶半導体被膜を利用した薄膜トランジスタ（ＴＦＴ）の作製にも本発明が適用されうることも明らかであろう。
【図面の簡単な説明】
【図１】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図２】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図３】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図４】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図５】  本発明の半導体装置の断面概略図である。
【図６】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図７】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図８】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図９】  従来の半導体装置の製造方法の製造工程順概略断面図である。
【図１０】  従来の半導体装置の製造方法の製造工程順概略断面図である。
【図１１】  従来の半導体装置の製造方法の製造工程順概略断面図である。
【図１２】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１３】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１４】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１５】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１６】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１７】  本発明の半導体装置の製造方法の製造工程順概略断面図である。
【図１８】  従来の半導体装置の概略断面図である。
【符号の説明】
１  Psub
２  Ｐｗｅｌｌ
３  Poly-Siゲート
４  ゲート酸化膜
５  フォトレジスト
６  Ｎ-領域
７  酸化膜
８  Ｎ＋領域
９  空乏層
１０  Ｎ+ドレイン
１１  Ｎ+ソース
１２  Ｎ−ドレイン
１３  Ｎ−ソース
１４  Ｐ型チャネルストッパー
１５  Ｎ型チャネルストッパー
１６  Ｎｗｅｌｌ
１７  Ｐ＋ドレイン
１８  Ｐ＋ソース
１９  厚い酸化膜
２０  酸化膜
２１  Ｏイオン注入領域
２２  高電圧用厚いゲート酸化膜
２３  低電圧用薄いゲート酸化膜
２４  高電圧用素子
２５  低電圧用素子
２６  フィールド絶縁膜
２７  ゲート酸化膜（酸化珪素）
１００  Ｐ型半導体基板
１０１  Ｐｗｅｌｌ
１０２  Ｎｗｅｌｌ
１０３  Ｎ+ソース領域
１０４  Ｐ+ドレイン領域
１０５  Ｐ+ソース領域
１０６  ゲート電極
１０７  Ｐ+チャネルストッパー
１０８  Ｎ+チャネルストッパー
１０９  フォトレジスト
１１０  ０イオン注入領域
１１１  素子分離用酸化膜
１１２  ゲート酸化膜
１１３  インプラ酸化膜
１１４  Ｎ+ドレイン領域
２０１  半導体基板
２０２  Ｐｗｅｌｌ
２０３  Ｎ+領域
２０４  トンネルドレイン
２０５  素子分離用酸化膜
２０６  ゲート酸化膜
２０７  トンネル酸化膜
２０８  フローティングゲート
２０９  チャネルストッパー
２１０  フォトレジスト
２１１  酸素イオン注入領域
２１２  酸化膜
２１３  セレクトゲート
２１４  トンネル電流を流す領域
２１５  コントロールゲート用トンネル酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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