(57)【特許請求の範囲】
【請求項１】
受信された電磁信号から受信ユニット（ＳＥ１）を用いて電界強度情報を得るための方法であって、
該受信ユニットにおいて受信された信号（ＵＩＮ）から入力抵抗（Ｒ１）を用いて、固定の増幅係数を有している演算増幅器（Ｖ１）に対する入力電圧（ＩＮ）が発生されかつ該入力電圧（ＩＮ）の、出力電圧（ＵＯＵＴ）に対する比が決定される形式の方法において、
前記演算増幅器（Ｖ１）の出力電圧（ＵＯＵＴ）を基準電圧（ＵＲＥＦ）と比較し、かつ
演算増幅器（Ｖ１）の入力電圧（ＩＮ）を入力抵抗（ＲＩ）の変化を用いて変えて、前記出力電圧（ＵＯＵＴ）が、前記基準電圧（ＵＲＥＦ）の値を内包している、前以て決められている間隔領域内にくるようにし、かつ
前記変えられた入力抵抗（ＲＩ）の値を、値フィールドにファイルされている値と比較することによって、前記受信された信号に電界強度値を割り当てる
ことを特徴とする方法。
【請求項２】
入力抵抗（ＲＩ）をディスクレートな段階において変える
請求項１記載の方法。
【請求項３】
入力電圧（ＩＮ）を演算増幅器（Ｖ１）に分圧器として形成されている入力抵抗（ＲＩ）の分圧器ノード（Ｋ１）から供給する
請求項１または２記載の方法。
【請求項４】
分圧器の、基準電位に接続されている部分の抵抗値（ＲＶ）を変える
請求項３記載の方法。
【請求項５】
受信ユニットと送信ユニットとの間の空間距離を決定するための、請求項１から４までのいずれか１項記載の方法の使用。
【請求項６】
請求項１から４までのいずれか１項記載の方法を実施するための回路装置であって、信号入力側（ＵＩＮ）と、信号出力側（ＵＯＵＴ）と、第１入力側、第２入力側および出力側を有している演算増幅器（Ｖ１）と、プロセッサユニット（ＰＣ）と、該プロセッサユニット（ＰＣ）に接続されているメモリユニット（Ｍ１）とを備え、
増幅度を確定するために前記第１の入力側が第１の分圧器（ＲＫ１，ＲＫ２）の分圧器ノードに接続されておりかつ該分圧器の第１の接続端子が出力側に接続されておりかつ分圧器（ＲＫ１，ＲＫ２）の第２の接続端子が基準電位に接続されており、
前記第２の入力側が第２の分圧器（Ｒ１：ＲＵ，ＲＶ）の分圧器ノードに接続されておりかつ該第２の分圧器が、信号入力側に接続されている第１の抵抗（ＲＵ）と基準電位に接続されている制御可能な第２の抵抗（ＲＶ）との直列接続として形成されており、
演算増幅器（Ｖ１）の出力側が信号出力側（ＵＯＵＴ）に接続されている
形式のものにおいて、
基準電圧（ＵＲＥＦ）に接続されている調整素子（ＳＴＧ）は前記演算増幅器（Ｖ１）の出力側に接続されており、かつ
該調整素子（ＳＴＧ）は第２の抵抗（ＲＶ）の制御入力側（Ｇ）に接続されており、かつ
該調整素子（ＳＴＧ）は前記プロセッサユニット（ＰＣ）に接続されているデータ出力側（ＤＡＴＡ）およびプロセッサユニット（ＰＣ）に接続されているクロック入力側（ＣＬＫ）を有している
ことを特徴とする回路装置。
【請求項７】
前記制御可能な抵抗（ＲＶ）は少なくとも２つの並列な回路分岐から形成されておりかつそれぞれの回路分岐は抵抗（Ｒ１〜ＲＮ）と制御可能なスイッチング素子（Ｔ１〜ＴＮ）との直列接続として実現されており、かつそれぞれのスイッチング素子（Ｔ１〜ＴＮ）の制御入力側は前記調整素子（ＳＴＧ）の制御出力側（Ｇ１〜ＧＮ）にそれぞれ接続されている
請求項６記載の回路装置。
【請求項８】
制御可能な抵抗（ＲＶ）は少なくとも２つの並列な回路分岐を含んでおりかつそれぞれの回路分岐はトランジスタ（Ｔ１〜ＴＮ）として構成されており、かつそれぞれのトランジスタ（Ｔ１〜ＴＮ）の制御入力側は前記調整素子（ＳＴＧ）の制御出力側（Ｇ１〜ＧＮ）にそれぞれ接続されている
請求項６記載の回路装置。
【請求項９】
制御可能な抵抗（ＲＶ）は少なくとも２つの並列な回路分岐によって形成されておりかつそれぞれの回路分岐は制御可能な電流源（Ｉ１〜ＩＮ）と制御可能なスイッチング素子（Ｔ１〜ＴＮ）とから実現されており、かつそれぞれのスイッチング素子（Ｔ１〜ＴＮ）の制御入力側は前記調整素子（ＳＴＧ）の制御出力側（Ｇ１〜ＧＮ）にそれぞれ接続形成されている
請求項６記載の回路装置。
【請求項１０】
前記スイッチング素子（Ｔ１〜ＴＮ）はトランジスタ、有利にはＭＯＳトランジスタとして実現されている
請求項７または９記載の回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、請求項１の上位概念に記載の電界強度情報を取得するための方法および請求項６の上位概念に記載のこの方法を実施するための回路装置に関する。
【０００２】
【従来の技術】
この形式の方法は刊行物“Datenbuch ATMEL 2001 S. 233（第２３３頁）”から公知である。この場合所謂“ＲＳＳＩ（Received Signal Strength Indicator）増幅器”を用いて、受信アンテナの入力信号に比例している出力電圧が生成される。この出力電圧はひいては受信した電界強度を表している。このことは通例、個々の増幅器段のカスケード接続によって実現され、これら増幅器段によって、入力信号の高さが上昇するに従ってますます多くの段が飽和状態に制御される。増幅器段の出力電流の加算値から、受信した信号の電界強度に比例する信号が導出される。ＲＳＳＩ増幅器の使用の際に不都合なのは、この方法の電流消費が高いことである。更にこの形式の増幅器は、入力信号の高さが迅速に変化する場合にはまさに、長い立上がりおよび立ち下がり振動時間を有し、このことでパルス−パルス休止時間変調される信号の場合には電界ギャップの長さを入力信号中の生じ得る最大の振幅高さに整合させて、確実なデータ伝送が保証されるようにすることが必要になってくる。これによりデータレートは著しく低減される。
【０００３】
電界強度情報を得るための方法はとりわけ無接触データ伝送に対するシステムで使用される。重要な適用分野は、例えば自動車でアクセスコントロールにおいて使用される識別システムである。この形式の識別システムはベースユニットと１つまたは複数のトランスポンダとから成っている。この場合電界強度情報を用いて送信機と受信機との間の距離決定が実施されかつデータ伝送の際の、不正な信号ないし情報の先送りに対する安全性が高められる。
【０００４】
【非特許文献１】
Datenbuch ATMEL 2001 S. 233（第２３３頁）
【０００５】
【発明が解決しようとする課題】
従って本発明の課題は、従来技術の有する欠点が回避された、入力信号の電界強度を決定する方法を提供することである。本発明の別の課題は、この方法を実施するための回路装置を提供することである。
【０００６】
【課題を解決するための手段、実施の形態、発明の効果】
この課題は請求項１の特徴部分に記載の構成によって解決される。第２の課題は請求項６の特徴部分に記載の構成によって解決される。有利な実施の形態は従属請求項の対象である。
【０００７】
本発明の本質は、電磁信号の電界強度が入力抵抗の大きさから決定される点にある。このために、受信された電磁信号において、受信ユニットにおいて受信された信号から入力抵抗を用いて、固定の増幅係数を有している演算増幅器に対する入力電圧が発生されかつ該入力電圧の、出力電圧に対する比が決定され、演算増幅器の出力電圧が基準電圧と比較される。更に、演算増幅器の入力電圧が入力抵抗の変化を用いて変えられて、出力電圧が、基準電圧の周辺の前以て決められている間隔領域内にくるようにされる。次いで、変えられた入力抵抗の値を、値フィールドにファイルされている値を比較することによって、受信された信号に電界強度値が対応付られる。
【０００８】
この方法の利点は、抵抗値の高さから簡単な手法で、受信された電磁信号の電界強度が決定、すなわち突き止められることである。この場合、演算増幅器の出力電圧が間隔範囲によって決められている電圧領域の下方ないし上方にあるとき、入力抵抗が高められるないし低減される。演算増幅器の増幅度は一定にとどまっているので、演算増幅器の出力電圧は入力電圧に対して固定の比を有している。これにより、入力電圧が小さい場合にも大きい場合にも、増幅度が高められかつ信号電圧の、雑音電圧に対する比は全体の増幅度領域において僅かにとどまる。更に、信号高さが変化する場合殊に、演算増幅器の出力側における迅速な立上がりおよび立ち下がり振動が実現される。というのは演算増幅器の出力電圧および入力電圧が僅かしか変動せずかつ演算増幅器の入力側ないし出力側に存在している容量は充放電されずかつ電流消費が低減されるからである。殊にパルス−パルス休止において変調される信号の場合、短い立上がりおよび立ち下がり振動によって電界ギャップが低減されかつデータレートが高められる。固定の増幅係数の別の利点は、高オーミックな負帰還結合を用いた演算増幅器において増幅度が僅かな電流消費で精確に調整設定可能であることである。
【０００９】
本発明の方法の発展形態において、入力抵抗はディスクレートな段階において変えられる。この場合入力抵抗を変えるための回路コストは入力抵抗をスライド式に変えることに比べて著しく低減される。更に、入力電圧を演算増幅器に分圧器として形成されている入力抵抗の分圧器ノードから供給しかつこの場合分圧器の、基準電位に接続されている部分の抵抗値を変えると有利である。抵抗を用いた受動的な構成によって、演算増幅器の入力電圧は、入力回路の僅かな電流消費を変えることなく、ほぼ一定に保持される。更に、受信ユニットと送信ユニットとの間の空間距離を決定するための方法は、値テーブルにおいてそれぞれの抵抗値に割り当てられている電界強度値を距離値と結び付けることによって使用される。この場合値テーブルからの値によって、データ伝送が許容されている距離領域が確定される。更に、電界ギャップが小さいことでデータレートが高められる。更にこの方法は僅かな電流消費によって、トランスポンダにおいて電界強度情報を得るために特別適している。
【００１０】
【実施例】
次に本発明を図示の実施例につき図面を用いて詳細に説明する。
【００１１】
図１の回路装置の課題は、受信アンテナ（図示されていない）から受信された電磁信号の電界強度に比例している交番電圧形状の入力信号ＵＩＮを演算増幅器Ｖ１を用いて固定の係数だけ増幅し、この際出力信号ＵＯＵＴを、分圧器として形成されている入力抵抗ＲＩの抵抗値を変える調整素子ＳＴＧを用いて前以て決められている間隔範囲内に保持しかつ電界強度情報の抵抗値に対応付けることである。次に回路装置について詳細に説明する。
【００１２】
分圧器ＲＩは抵抗ＲＵと基準電位ａｌに接続されている制御可能な抵抗値ＲＶとから成っている。更に、分圧器は、演算増幅器Ｖ１の非反転入力側に接続されているノードＫ１を有している。
【００１３】
更に演算増幅器Ｖ１の出力側には出力電圧ＵＯＵＴが現れる。演算増幅器Ｖ１の出力側は抵抗ＲＫ１と調整素子ＳＴＧとに接続されている。更に抵抗ＲＫ１は演算増幅器Ｖ１の反転入力側と抵抗ＲＫ２とに接続されている。この抵抗は基準電位に接続されている。更に調整素子ＳＴＧは制御線路Ｇを用いて抵抗ＲＶの制御入力側に接続されており、かつ線路ＣＬＫおよび線路ＤＡＴＡを用いてプロセッサＰＣに接続されている。更に調整素子は、電圧ＵＲＥＦが加わる入力側を有している。プロセッサＰＣは更にメモリユニットＭ１に接続されている。
【００１４】
以下に動作について説明する。演算増幅器Ｖ１に入力信号ＵＩＮから抵抗値Ｒ１を介して電圧ＩＮが供給され、その際ノードＫ１における電圧の高さは抵抗値ＲＶによって決められる。この場合演算増幅器Ｖ１の増幅度は２つの抵抗ＲＫ１およびＲＫ２によって決められる。これら抵抗を用いて反転入力側の電位が調整設定される。出願人の研究によれば、これら２つの抵抗ＲＫ１およびＲＫ２に対して、増幅度を精確に調整設定しかつ同時に回路装置の電流消費を低減させる高オーミック抵抗値を使用すると特別有利であることが分かっている。更に、調整素子ＳＴＧに加わる基準電圧ＵＲＥＦを用いて調整素子ＳＴＧにおいて、基準電圧ＵＲＥＦの周辺にある電圧間隔範囲が発生される。出力電圧ＵＯＵＴがこの電圧間隔の上方にあると、調整素子ＳＴＧによって制御線路Ｇを用いて抵抗ＲＶの抵抗値が低減される。出力電圧ＵＯＵＴがこの電圧間隔の下方にあると、調整素子ＳＴＧによって抵抗ＲＶの抵抗値が高められる。更に、調整素子ＳＴＧによって調整設定された抵抗値はデータ線路ＤＡＴＡを用いてプロセッサＰＣに通報され、その際データの読み出しはクロック線路ＣＬＫを用いてプロセッサによって同期される。続いてプロセッサは抵抗値ＲＶの値とメモリユニットＭＥＭに格納されている抵抗値との比較に基づいて入力電圧の高さを決定する。メモリユニットに格納されている値には電界強度情報が対応付けられている。
【００１５】
この装置の利点は、固定の増幅係数と結び受けられて、入力抵抗の変化によって、演算増幅器の入力側および出力側における電圧の高さが入力信号ないし電界強度が著しく変動した場合にも僅かしか変化しないことである。これにより演算増幅器の出力側および入力側にて存在している容量はより迅速に充放電されかつ回路装置は僅かな立ち上がりおよび立ち下がり振動時間しか有しない。分圧器を用いて回路装置を入力信号の高さに整合することによって、回路装置は僅かな電流消費しか有しない。これにより、トランポンダに使用する場合バッテリーはあまり迅速に放電されない。更に、例えば１２５ＫＨｚの振動における電界ギャップは低減されかつデータレートは高められる。
【００１６】
図２には、抵抗値ＲＶと調整素子ＳＴＧとの実施例が図示されている。抵抗ＲＶおよび調整素子ＳＴＧの外部の接続形成は図１の関連で説明したことが当てはまる。以下に回路の構成について詳細に説明する。抵抗ＲＶは同形式の構成部分から成る複数の回路分岐を有している。しかし抵抗ＲＶのすべての回路分岐はノードＫ１と共通に、だが調整素子ＳＴＧに個々に接続されておりかつスイッチング素子、例えば個々の回路分岐に集積されているトランジスタを用いて電気的につなげられまたは切り離される。以下に、その他の回路分岐の代表として第１の回路分岐について説明する。第１の回路分岐はノードＫ１に接続されている抵抗Ｒ１と基準電位に接続形成されているトランジスタＴ１との直列接続を有している。この場合トランジスタＴ１の制御入力側は調整素子ＳＴＧの出力側に接続されている。回路分岐の数および個々の抵抗Ｒ１ないしＲＮの値は、ノードＫ１における電位が変えられる領域の大きさから決まってくる。更に抵抗ＲＶの回路分岐の数が調整素子ＳＴＧの出力側Ｇ１ないしＧＮの数を決定する。
【００１７】
調整素子ＳＴＧは制御ユニットＣＵを有している。このユニットは、出力電圧ＵＯＵＴに接続されている第１の入力側および基準電圧ＵＲＥＦに接続されている第２の入力側を備えている。更に制御ユニットは第１の出力側ＵＰおよび第２の出力側ＤＯＷＮを有している。これらは回路ユニットＺ１に接続されている。回路ユニットＺ１は個々のスイッチングブロックＱ１ないしＱＮを有している。これらは制御出力側Ｇ１ないしＧＮに接続されている。更に、スイッチングブロックＱ１ないしＱＮのそれぞれはシフトレジスタＳＲのブロックＳ１ないしＳＮに接続されている。シフトレジスタはというとクロック線路ＣＬＫおよびデータ線路ＤＡＴＡに接続されている。
【００１８】
次に動作について説明する。制御ユニットＣＵは、出力電圧ＵＯＵＴが基準電圧ＵＲＥＦによって与えられる領域外にある場合に、制御可能な抵抗ＲＶを、それが出力側ＵＰおよびＤＯＷＮを用いてスイッチングブロックＱ１ないしＱＮを制御することによって変える。例えば回路ブロックＱ１が信号ＵＰによって制御されると、出力側Ｇ１を用いてトランジスタＴ１が導通される。これにより抵抗Ｒ１は基準電位に接続されかつ抵抗ＲＶの値は低減される。回路ブロックＱ１が信号ＤＯＷＮによって制御されると、トランジスタＴ１は阻止されかつ抵抗値ＲＶの値は高められる。回路ブロックＱ１の状態の変化はその都度ブロックＳ１においてデジタル情報として記憶される。抵抗ＲＶの別の回路分岐は出力側Ｇ２〜ＧＮを用いて制御される。抵抗ＲＶのすべての回路分岐が基準電位と接続されると、抵抗ＲＶはその最小の値を有する。抵抗Ｒ１ないしＲＮの値の適当な選択によって、入力信号ＵＩＮのデジタルコード化が実施される。シフトレジスタＳＲの個々のブロックＳ１ないしＳＮに記憶される、それぞれの回路分岐の状態の情報、これにより抵抗ＲＶの値ないし入力信号ＵＩＮの高さはプロセッサＰＣによって線路ＤＡＴＡを介して読み出される。
【００１９】
図３には制御される抵抗ＲＶの別の実施例が図示されている。ここでは、図２に図示の実施例とは異なって、それぞれの回路分岐の抵抗Ｒ１ないしＲＮは設けられておらず、すなわち個々の回路分岐の抵抗はトランジスタＴ１ないしＴＮによって決められ、その際飽和抵抗またはトランジスタＴ１ないしＴＮの制御電圧の高さが回路分岐の抵抗値の大きさを決める。トランジスタＴ１ないしＴＮの前以て決められている大きさの比によって簡単な手法で入力信号ないし電界強度のコード化が実施される。
【００２０】
図４に図示の、制御される抵抗ＲＶの実施例では、個々の回路分岐は電流源Ｑ１ないしＱＮを有している。これらは共通に給電電圧ＶＳに接続形成されている。以下の説明において図２に関連した形態が参照される。個々の電流源Ｉ１ないしＩＮは、トランジスタＴ１ないしＴＮがオン制御される場合には、これらトランジスタＴ１ないしＴＮを用いて線路ＩＧに接続される。線路ＩＧはこれにより常に、トランジスタがオン制御される回路分岐の電流源Ｉ１ないしＩＮの和電流を運ぶ。更に、線路ＩＧはダイオードとして接続形成されているトランジスタＴＳおよびトランジスタＴＲの制御入力側に接続されている。更に、トランジスタＴＳは基準電位に接続形成されている。また、トランジスタＴＲはノードＫ１および基準電位に接続されている。トランジスタＴＲおよびＴＳはこの装置では電流ミラーを形成し、すなわち線路ＩＧの和電流が高ければ高い程、トランジスタＴＳにおける電圧降下およびこれによりトランジスタＴＲの制御入力側における制御電圧は高くなる。従ってトランジスタＴＲの抵抗および抵抗ＲＶの値は低減される。
【００２１】
これまで説明した実施例において図示のＭＯＳトランジスタはバイポーラトランジスタによって置換される。バイポーラトランジスタを有する実施例では電流消費が比較的高いことが不都合である。
【図面の簡単な説明】
【図１】調整素子を用いて分圧器の抵抗値が変えられる、入力側に分圧器を持った増幅器回路の略図である。
【図２】調整素子を用いて抵抗値がディスクレートに変えられる分圧器の略図である。
【図３】制御されるトランジスタを有する分圧器の実施例の略図である。
【図４】重み付けられた電流源を備えている分圧器の別の実施例の略図である。
【符号の説明】
ＳＥ１  入力ユニット、  ＵＩＮ  入力信号、  ＵＮ  入力電圧、  Ｖ１  演算増幅器、  ＵＯＵＴ  出力電圧、  ＵＲＥＦ  基準電圧、  ＲＩ  入力抵抗、ＲＶ  制御可能な抵抗、  Ｔ１〜ＴＮ  スイッチング素子、  ＰＣ  プロセッサユニット、  ＲＫ１，ＲＫ２  分圧器、  ＳＴＧ  調整素子、Ｚ１  回路ユニと、  Ｑ１〜ＱＮ  スイッチングブロック、  Ｉ１からＩＮ  電流源
【図１】
0004031980.tif 000002
【図２】
0004031980.tif 000003
【図３】
0004031980.tif 000004
【図４】
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