(57)【特許請求の範囲】
【請求項１】
導電性下部電極層を成膜する工程と、
強誘電体材料の層を成膜する工程と、
強誘電体材料の層を５２５℃乃至６００℃でアニーリングする１回目のアニール工程と、
導電性上部電極層を成膜する工程と、
導電性上部電極層を成膜する工程の後に、急速加熱アニーリングによって強誘電体材料の層を６２５℃乃至７５０℃でアニーリングする２回目のアニール工程と、を有し、
２回目のアニール工程の時間は１０秒以上かつ４０秒以下であり、且つ
２回目のアニール工程は、大気圧の５パーセント未満の分圧を有する酸素を含む環境でアニーリングを行う、
集積回路の強誘電体キャパシタ素子の製造方法。
【請求項２】
導電性下部電極層は貴金属を含む、請求項１記載の製造方法。
【請求項３】
強誘電体材料の層はＰＺＴを含む、請求項１記載の製造方法。
【請求項４】
導電性上部電極層は貴金属酸化物を含む、請求項１記載の製造方法。
【請求項５】
貴金属を含む導電性下部電極層を成膜する工程と、
強誘電体材料の層を成膜する工程と、
大気圧の１０パーセント未満の分圧の酸素を含む環境で強誘電体材料の層を５２５℃乃至６００℃でアニーリングする１回目のアニール工程と、
貴金属酸化物を含む導電性上部電極層を成膜する工程と、
導電性上部電極層を成膜する工程の後に、急速加熱アニーリングによって強誘電体材料の層を６２５℃乃至７５０℃でアニーリングする２回目のアニール工程と、を有し、
２回目のアニール工程の時間は１０秒以上かつ４０秒以下であり、且つ
２回目のアニール工程は、大気圧の５パーセント未満の分圧を有する酸素を含む環境でアニーリングを行う、
集積回路の強誘電体キャパシタ素子の製造方法。
【請求項６】
１回目のアニール工程は、大気圧の５パーセントの分圧の酸素を含む環境でアニーリングを行う、請求項５記載の製造方法。
【請求項７】
１回目のアニール工程は、酸素と不活性ガスの混合物の環境でアニーリングを行う、請求項５記載の製造方法。
【請求項８】
２回目のアニール工程の前に、カプセル層を成膜する工程を更に有する、請求項５記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ集積回路処理の分野に係り、特に、誘電体メモリ集積回路に、強誘電体キャパシタの誘電体層及び電極層を形成する成膜処理及びアニール処理に関する。
【０００２】
【従来の技術】
標準的なダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置及びスタティックランダムアクセスメモリ（ＳＲＡＭ）装置は、電源が切断されると内部に保持されているデータが消えるので、揮発性メモリ装置である。不揮発性メモリ装置は、電源が切断されてもデータを保持し得るメモリ装置である。
【０００３】
近年、ＥＥＰＲＯＭ（電気的に消去可能なプログラマブル読み出し専用メモリ）及びフラッシュＥＥＰＲＯＭのような不揮発性メモリ装置の市場が拡大している。これらのメモリ装置は、書き込みが遅いという傾向があり、屡々、書き込み時間が数ミリ秒のオーダーに達するが、読み出し時間は、大抵、１ナノ秒から１マイクロ秒の範囲に収まる。フラッシュＥＥＰＲＯＭは、読み出し時間と書き込み時間の差が大きく、かつ、ブロック消去特性を備えているため、システムの設計を複雑にする場合がある。データ保持用のバッテリバックアップ電源を具備したＣＭＯＳのＳＲＡＭ又はＤＲＡＭは、不揮発性メモリにおいて対称的な高速の読み出し時間及び書き込み時間を達成するが、高価であり、バッテリを必要とし、システムの寿命を制限するか、若しくは、バッテリを交換し続けることを課す。
【０００４】
強誘電体ランダムアクセスメモリ（ＦＲＡＭ）は、読み出し時間と書き込み時間を共に１マイクロ秒以下に抑えることができる不揮発性メモリ技術であることが知られている。チタン酸ジルコン酸鉛（ＰＺＴ）強誘電体蓄電キャパシタに基づくＦＲＡＭ不揮発性メモリ装置は、ＣＭＯＳアドレッシング、選択及び制御ロジックと一体化されたメモリ素子として従来技術において公知であり、市販されている。ＰＬＺＴは、ランタンがドープされた形態のＰＺＴであり、鉛の一部がランタンで置換されている。以下の説明中、用語ＰＺＴは、ＰＬＺＴを含むことに注意する必要がある。ＰＺＴは、強誘電体特性を向上させるため、ストロンチウム及びカルシウムを付加的にドープしてもよいことが知られている。タンタル酸ストロンチウムビスマス（ＳＢＴ）誘電体を有する強誘電体蓄電キャパシタも従来から公知である。以下の説明中、用語強誘電体には、ＰＺＴ材料及びＳＢＴ材料の両方が含まれることに注意する必要がある。
【０００５】
現在入手可能な装置よりも装置形状が小さく、かつ、強誘電体蓄電キャパシタが小さいＦＲＡＭ装置は、現在の装置よりも低価格で、より優れた高速性と記憶密度とを達成することが期待される。このようなＦＲＡＭ装置を製造するためには、ＣＭＯＳ型アドレッシング及び制御ロジックと一体化された、改良された均一な高品質の強誘電体蓄電キャパシタを製造する必要がある。
【０００６】
従来の一部のＦＲＡＭ装置は、疲労劣化として知られているように反復動作と共に劣化する強誘電体蓄電キャパシタを組み込んでいる。一部の従来のＦＲＡＭ装置は、疲労劣化を克服するため複雑な回路を組み込んでいるので、装置の構造が複雑化する。改良された高品質の強誘電体蓄電キャパシタによって、複雑な回路を用いることなく、疲労劣化による影響を受けないＦＲＡＭ装置を製造できることが期待される。
【０００７】
ＦＲＡＭ装置の強誘電体蓄電キャパシタは、屡々、強誘電体として機能するＰＺＴ若しくはＳＢＴである強誘電体層と接する下部電極を有する。強誘電体層は、典型的に、下部電極の上に成膜し、上部電極は強誘電体層上に成膜する。各層は、キャパシタ毎にサイズ及び場所を定めるため、マスクされ、エッチングされる。パッシベーション層は、得られたキャパシタ上に形成される。パッシベーション層は、各キャパシタが各メモリセルの他の部品、及び、集積回路のＣＭＯＳ型アドレッシング、選択及び制御ロジックのような他の部品へ繋がるように、マスクされ、エッチングされる。
【０００８】
従来の強誘電体蓄電キャパシタの強誘電体の製造方法は、発明の名称が"Multi-Layer approach for optimizing Ferroelectric Film Performance"であり、Colardo Springs, Colorado所在のRamtron International Corporationへ譲渡され、参考のためここに引用される米国特許第6,090,443号明細書に記載されている。この従来の方法は、２段階の急速加熱アニール（ＲＴＡ）を含み、下部電極層の成膜後に行われる以下の工程を含む。
・金属下部電極層のスパッタ成膜工程
・高純度の鉛を含むＰＺＴ核形成層のスパッタ成膜工程
・バルクＰＺＴ層のスパッタ成膜工程
・高純度の鉛を含むＰＺＴキャップ層の随意的なスパッタ成膜工程
ＰＺＴ核形成層、バルク層、及び、キャップ層は、スピンオンプロセスを用いて交互に成膜させることができ、カルシウム及びストロンチウムがドープされる。
【０００９】
下部電極界面に金属間相を形成するため、成膜したＰＺＴをアルゴン雰囲気中で、ＲＴＡによって６２５℃で９０秒間に亘ってアニーリングする。ＲＴＡは、AG Heatpulse 410 RTAユニットを用いて行われる。
【００１０】
ＰＺＴを結晶化させるため、成膜したＰＺＴを、酸素雰囲気中で、ＲＴＡによって７５０℃で２０秒間に亘ってアニーリングする。
【００１１】
上部電極層を成膜する。
【００１２】
生成された構造体をテスト前に、６５０℃で１時間に亘って炉でアニーリングする。
【００１３】
【発明が解決しようとする課題】
上述の米国特許第6,090,443号明細書の方法は、それ以前の技術よりも改良したＰＺＴ膜を生成するが、ＰＺＴ品質とプロセスの複雑さを改良する余地が残されている。
【００１４】
したがって、本発明は、強誘電体メモリ集積回路用の高品質ＰＺＴ膜の製造方法の提供を目的とする。
【００１５】
【課題を解決するための手段】
本発明によれば、強誘電体メモリ装置用の高品質ＰＺＴ強誘電体蓄電キャパシタは、以下の工程によって形成される。
【００１６】
部分的に処理されたＣＭＯＳ集積回路ウェーハにプラチナ（Ｐｔ）下部電極層を成膜する工程。
【００１７】
高純度の鉛を含有するＰＺＴ核形成層をスパッタ成膜する工程。
【００１８】
バルクＰＺＴ層をスパッタ成膜する工程。
【００１９】
ＰＺＴ核形成層とバルク層は、スピンオンプロセスを用いて交互に成膜させることができ、ランタン、カルシウム、及び、ストロンチウムがドープされる。
【００２０】
或いは、単一のＰＺＴ層を成膜させてもよい。
【００２１】
灰チタン石相を形成するため、約５７５℃で約９０秒間に亘ってアルゴン雰囲気中でＲＴＡによって、成膜後のＰＺＴをアニーリングする。アルゴン中に５％の酸素の雰囲気が大気圧で使用される。この工程は、１回目のＰＺＴアニール処理である。
【００２２】
酸化イリジウム（ＩｒＯｘ）の上部電極層を成膜する工程。この工程は、
１回目のアニール処理中に発生する実質的な収縮がＩｒＯｘ層を破壊することがないように、１回目のＰＺＴアニール処理の後に行われる。
【００２３】
ＰＺＴの結晶化を完了させるため、約７５０℃で約２０秒間に亘ってアルゴン−酸素雰囲気中で、ＲＴＡによって成膜後のＰＺＴと上部電極層を一緒にアニーリングする。この工程は、２回目のＰＺＴアニール処理であり、ある程度の酸素を含むアルゴンの環境で行われる。
【００２４】
上部電極層、再結晶化ＰＺＴ及び下部電極層の望ましくない部分を取り除くため、従来のフォトマスク工程及びエッチング工程が行われる。
【００２５】
パッシベーション層を成膜する。
【００２６】
他の回路素子を生成された強誘電体蓄電キャパシタへ接続できるようにパッシベーション層をフォトマスクし、エッチングする。
【００２７】
上部電極層は、ＰＺＴの結晶化を完了させるためＲＴＡによって成膜後のＰＺＴと上部電極層を一緒にアニーリングする工程の前に成膜されたならば、ＰＺＴを保護し、高品質ＰＺＴ層の生産を促進することがわかった。
【００２８】
しかし、ＲＴＡによって成膜後のＰＺＴと上部電極層を一緒にアニーリングする工程が、高分圧の酸素を含有するガス混合物中で行われた場合、上部電極層に異物が形成されることがわかった。これらの異物は、後の処理工程を妨害する可能性があるので、異物が形成されないようにすることが望ましい。ＲＴＡによって成膜後のＰＺＴと上部電極層を一緒にアニーリングする工程が、アルゴンガスのような不活性雰囲気中に約１％の酸素を含有するガス混合物中で実行された場合、この異物の生成は阻止されることがわかった。
【００２９】
２回目のアニール処理の前に上部電極層を成膜することにより、高品質の強誘電体キャパシタの製造が促進される。
【００３０】
また、ＲＴＡによって成膜後のＰＺＴと上部電極層を一緒にアニーリングする工程が上部電極層をフォトマスクしエッチングした後に行われる代替的な方法は、高品質の強誘電体キャパシタを製造し得ることがわかった。さらに、ＲＴＡによって成膜後のＰＺＴと上部電極層を一緒にアニーリングする工程が、パッシベーション層を成膜し、随意的にマスク、エッチングするまで遅延される別の方法は、高品質の強誘電体キャパシタを製造し得る。
【００３１】
【発明の実施の形態】
本発明の上述の特徴及びその他の特徴と、本発明の有用性及び効果は、添付図面と共に以下の実施例の説明を参照することによって明らかになるであろう。
【００３２】
図１及び図２を参照して、典型的に、部分仕上げされたＣＭＯＳ集積回路ウェーハの熱酸化膜１００の上で成長させられる強誘電体キャパシタを説明する。酸化膜１００上に、５０乃至２００Å、好ましくは、２００Åの厚さでチタン層をスパッタリングする（ステップ２００）。チタン層は、粘性を高め、後続の層の剥離を阻止する二酸化チタンの粘着層１０２を形成するため、３００乃至７００℃の温度、好ましくは、７００℃で、１０分乃至１時間に亘って、酸素雰囲気中で酸化処理する。
【００３３】
酸化したチタン粘着層１０２に、５００乃至２５００Åの厚さのプラチナ下部電極層１０４をスパッタリングする。電極の最適な品質のためには、１０００Åの厚さが望ましい。電極の最適な品質と、後続のＰＺＴ層の最適な品質とを得るため、プラチナ下部電極層１０４は、４５０乃至６００℃の基板温度によるＤＣスパッタリングで成膜する。このアプリケーションのため、貴金属は、プラチナ、イリジウム、パラジウム、若しくは、周期律表内でプラチナ、イリジウムおよびパラジウムと同じ領域に存在する元素を主成分とするその他の金属である。
【００３４】
次に、ランタンがドープされたＰＺＴ強誘電体の一つ以上の層を成膜する。この層は、約１８００Åの厚さのＰＺＴの単層でも構わないが、好ましくは、所望の電気的特性を得るために、カルシウム及びストロンチウムのドーパントで変化させる。或いは、高純度の鉛を含有し、ランタンがドープされた、厚さが約１５０ÅのＰＺＴ強誘電体薄膜１０６を、スパッタリングする（ステップ２０４）。ＰＺＴ強誘電体薄膜１０６は、好ましくは、ランタンがドープされ、カルシウム及びストロンチウムのドーパントで変化させる。成膜したＰＺＴは、ＰＺＴの化学量論的な比率に対して１．０５乃至１．３倍の鉛成分を含む。この高純度鉛層には、約１６５０Åの厚さのＰＺＴバルク層１０８を更に成膜する。これにより、全体的なＰＺＴの厚さは、約１８００Åに達する。ＰＺＴ成膜は、好ましくは、約２５℃の温度を有する基板上でＲＦスパッタリングによって行われる。ＰＺＴ成膜は、1999 International Conference on Solid State Devices and Materials, Tokyo, 1999の増補要約の400−401ページに記載されているようなゾル・ゲル法を用いて行ってもよい。
【００３５】
次に、ＰＺＴは、急速加熱アニーリング（ＲＴＡ）によって、５２５℃乃至６００℃の温度、好ましくは、約５２５℃の温度で。６０乃至１２０秒間、好ましくは、９０秒間に亘ってアニール処理される。このアニールは、低真空、若しくは、殆ど不活性のガス雰囲気中、すなわち、周囲大気よりも酸素の少ない雰囲気中で行われる。アニールに使用される雰囲気は、１気圧の１０パーセント未満の酸素分圧しかもたないことが望ましい。大気圧でアルゴン中に約５％のＯ２の混合物を使用した場合、成功する。この工程は、以下の説明では、１回目のアニール処理、或いは、結晶化アニールと呼ぶ。
【００３６】
本願明細書の説明中、用語「希ガス」は、ヘリウム、アルゴン、ネオン、若しくは、これらと同様の特性を有し、かつ、周期律表内で類似した場所に存在するその他のガスを意味する。用語「不活性ガス」は、アニール条件下で集積回路の表面と殆ど化学的に反応しないガスを含み、希ガスはこの不活性ガスに含まれる。用語「低真空」は、不活性ガス、空気、及び／又は、酸素を含み、全圧力が１気圧よりも遥かに低いガス混合物の条件を意味する。
【００３７】
部分的にアニール処理されたＰＺＴは、次に、スパッタリングによって、５００乃至２０００Å、好ましくは，１５００Åの厚さのアモルファス酸化イリジウム（ＩｒＯｘ）上部電極層１１０で覆われる（ステップ２０８）。上部電極は、室温での基板上のＤＣスパッタリングによって成膜する。このアプリケーションの目的のため、貴金属酸化物は、プラチナ酸化物やイリジウム酸化物のような上述の貴金属の酸化物である。イリジウム酸化物は、上部電極層として特に有効であることがわかった。なぜならば、ＩｒＯｘ上部電極層は、２回目のアニール処理及び後続の処理工程中にＰＺＴ層を密閉、保護し、これにより、他の酸化物の場合よりも高品質のＰＺＴ層を強誘電体キャパシタ完成品に生ずるからである。
【００３８】
上部電極層１１０をスパッタリングした後（ステップ２０８）、上部電極層及び下側のＰＺＴは、急速加熱アニールによって、ある温度で、ＰＺＴの結晶粒成長を完了させるために十分な時間に亘って、一緒にアニール処理される（ステップ２１０）。このアニール処理は、６２５℃以上の温度、一般的には、７００℃乃至７５０℃の温度で行う。７２５℃の温度で、約２０秒間に亘るアニール処理は、優れた結果を生じた。アニールプロセス中の過剰なばらつきを回避するためには１０秒以上のアニール時間が必要であり、４０秒以下のアニール時間が好ましく、４０秒以上のアニール時間は不要である。この２回目のアニールは、酸素の分圧が大気圧の５パーセント未満、好ましくは、大気圧の約１パーセントであるガス混合物中で行う。この分圧は、好ましくは、室内圧力下の不活性ガスと１パーセントの酸素の混合物によって得られる。但し、低真空を使用してよいと予想される。利用される不活性ガスはアルゴンを含むが、ネオン及びヘリウムのような希ガスを含むその他の不活性ガスを利用しても構わない。
【００３９】
図２に示された本発明の第１実施例による方法において、２回目のアニール中に指定された範囲よりも遥かに高い分圧の酸素が存在する場合、ＩｒＯｘ上部電極層に異物が形成されることがわかった。この異物は、後続の装置のプロセスを妨害する可能性がある。
【００４０】
上述のプロセスによって、下部電極層と強誘電体層と上部電極層との間に明確な界面が生ずることがわかった。特に、強誘電体層は、典型的に柱状構造を有する明瞭に画成された結晶化状態を示す。
【００４１】
次に、従来技術において公知の個別の強誘電体キャパシタを画成するため、上部電極層及びＰＺＴ層にマスク処理及びエッチング処理を施す（ステップ２１２）。
【００４２】
標準的なＦＲＡＭプロセスと同様に、エッチ損傷をリカバリーする炉アニール処理が５００℃乃至７００℃の温度、好ましくは、６５０℃の温度で１時間に亘って行われる（ステップ２１６）。
【００４３】
従来技術において公知のようにＰＺＴ、酸化アルミニウム、若しくは、その他の材料を含むカプセル層１１２を成膜する（ステップ２１８）。このプロセスでは、従来技術において公知のように、引き続いて、下部電極層のマスク及びエッチング処理と、カプセル層におけるコンタクトホールのマスク及びエッチ処理を行う（ステップ２２０）。プロセスは更に進行し、ＣＭＯＳ集積回路でよく行われるように、強誘電体ＲＡＭ集積回路を製作すべく生成した強誘電体キャパシタと回路の他の部品を相互接続するため、相互連結誘電体層、パッシベーション層、及び、メタライゼーション層の成膜、マスク及びエッチングを行う。
【００４４】
図３に示された本発明の第２実施例による方法の場合、粘着層をスパッタリングし酸化する初期工程（ステップ２００）と、下部電極層をスパッタリングする工程（ステップ２０２）と、１層以上のＰＺＴ強誘電体材料層をスパッタリングする工程（ステップ２０４）と、１回目のＲＴＡアニール工程（ステップ２０６）と、ＩｒＯｘ上部電極層をスパッタリングする工程（ステップ２０８）は、図２に示された第１実施例による方法の初期工程と同じである。図３の第２実施例の方法の場合、ＩｒＯｘ上部電極層をスパッタリングする工程（ステップ２０８）の後に、２回目のＲＴＡアニールは行われないが、上部電極層及びＰＺＴ層の領域を画成するマスキング及びエッチング工程（ステップ３００）が続く。マスキング及びエッチング工程の後に、２回目のＲＴＡアニール処理（ステップ３０２）が続けられる。
【００４５】
２回目のＲＴＡアニール処理（ステップ３０２）、又は、結晶粒成長アニール処理は、上部電極層及び下側のＰＺＴを共に、ある温度でＰＺＴの結晶粒成長を完了させるために十分な時間に亘る急速加熱アニールによってアニーリングする。このアニール処理は、６２５℃以上の温度、一般的には、７００℃乃至７５０℃の温度で行う。７２５℃の温度で、約２０秒間に亘るアニール処理は、優れた結果を生じた。アニールプロセス中の過剰なばらつきを回避するためには１０秒以上のアニール時間が必要であり、４０秒以下のアニール時間が好ましく、４０秒以上のアニール時間は不要である。
【００４６】
図３に示された第２実施例の方法では、図２の第１実施例の方法におけるエッチ損傷をリカバリーするアニール処理（ステップ２１６）は不要であり、省くことができる。２回目のＲＴＡアニール処理（ステップ３０２）に続いて、カプセル層のスパッタリング（ステップ３０４）を行い、図２の方法と同様に、更なるプロセスが続く（ステップ３０６）。カプセル層は、酸化アルミニウム、又は、ＰＺＴのいずれかを含む。
【００４７】
図４に示された本発明の第３実施例による方法の場合、粘着層をスパッタリングし酸化する初期工程（ステップ２００）と、下部電極層をスパッタリングする工程（ステップ２０２）と、１層以上のＰＺＴ強誘電体材料層をスパッタリングする工程（ステップ２０４）と、１回目のＲＴＡアニール工程（ステップ２０６）と、ＩｒＯｘ上部電極層をスパッタリングする工程（ステップ２０８）と、上部電極層及びＰＺＴ層をマスキング及びエッチングする工程（ステップ３００）は、図３に示された第２実施例の方法の初期工程と同じである。
【００４８】
マスキング及びエッチング工程（ステップ３００）の後に、アニール処理を介在させることなく、カプセル層のスパッタ成膜工程（ステップ４００）を行い、次に、２回目のＲＴＡアニール処理（ステップ４０２）を行う。
【００４９】
この２回目のＲＴＡアニール処理（ステップ４０２）、又は、結晶粒成長アニール処理は、上部電極層及び下側のＰＺＴを共に、ある温度でＰＺＴの結晶粒成長を完了させるために十分な時間に亘る急速加熱アニールによってアニーリングする。このアニール処理は、６２５℃以上の温度、一般的には、７００℃乃至７５０℃の温度で行う。７２５℃の温度で、約２０秒間に亘るアニール処理は、優れた結果を生じた。アニールプロセス中の過剰なばらつきを回避するためには１０秒以上のアニール時間が必要であり、４０秒以下のアニール時間が好ましく、４０秒以上のアニール時間は不要である。
【００５０】
図４に示された第３実施例の方法では、図２の第１実施例の方法におけるエッチ損傷をリカバリーするアニール処理（ステップ２１６）は不要であり、省くことができる。２回目のＲＴＡアニール処理（ステップ４０２）の後に、カプセル層１１２及び下部電極層１０４をマスキング及びエッチングする工程（ステップ４０４）が続く。これらの工程の後に、通常のエッチ損傷をリカバリーする炉アニール処理工程（ステップ４０６）を行い、図２の第１実施例の方法と同様に、コンタクトと、上位の相互連結層を処理する工程（ステップ４０６）が続く。
【００５１】
図５に示された本発明の第４実施例の方法の場合、粘着層をスパッタリングし酸化する初期工程（ステップ２００）と、下部電極層をスパッタリングする工程（ステップ２０２）と、１層以上のＰＺＴ強誘電体材料層をスパッタリングする工程（ステップ２０４）と、１回目のＲＴＡアニール工程（ステップ２０６）と、ＩｒＯｘ上部電極層をスパッタリングする工程（ステップ２０８）と、上部電極層及びＰＺＴ層をマスキング及びエッチングする工程（ステップ３００）と、カプセル層のスパッタ成膜工程（ステップ４００）は、図４に示された第３実施例による方法の初期工程と同じである。
【００５２】
図５の第４実施例の方法の場合、カプセル層１１２をスパッタリングする工程（ステップ４００）の後に、従来技術において公知の如く、カプセル層１１２及び下部電極層１１４をマスキング及びエッチングする工程（ステップ５００）を行う。
【００５３】
マスキング及びエッチング工程（ステップ３００及び５００）の後に、２回目のＲＴＡアニール処理（ステップ５０２）を行う。
【００５４】
この２回目のＲＴＡアニール処理（ステップ５０２）、又は、結晶粒成長アニール処理は、上部電極層及び下側のＰＺＴを共に、ある温度でＰＺＴの結晶粒成長を完了させるために十分な時間に亘る急速加熱アニールによってアニーリングする。このアニール処理は、６２５℃以上の温度、一般的には、７００℃乃至７５０℃の温度で行う。７２５℃の温度で、約２０秒間に亘るアニール処理は、優れた結果を生じた。アニールプロセス中の過剰なばらつきを回避するためには１０秒以上のアニール時間が必要であり、４０秒以下のアニール時間が好ましく、４０秒以上のアニール時間は不要である。
【００５５】
図５に示された第４実施例の方法では、図２の第１実施例の方法におけるエッチ損傷をリカバリーするアニール処理（ステップ２１６）は不要であり、省くことができる。同様に、図２、３及び４の方法では必要とされたエッチリカバリーアニール処理（ステップ４０６）も不要であり、省くことができる。２回目のＲＴＡアニール処理（ステップ５０２）の後に、上述の他の代替的な方法と同様に、コンタクトと、上位の相互連結層を処理する工程（ステップ５０４）が続く。
【００５６】
以上の実施例では、プラチナ導電性下部電極層と、酸化イリジウム導電性上部電極層とに関して説明した。しかし、イリジウムや類似した貴金属を含む少なくとも一部の他の金属導電性物質及び非金属導電性物質は、動作可能な強誘電体キャパシタ下部電極を製作するため利用できると考えられる。同様に、少なくとも一部のほかの貴金属酸化物は、動作可能な強誘電体キャパシタ上部電極を製作するため利用できると考えられる。しかし、下部電極層及び上部電極層は、これらの層を成膜した後に行われる急速加熱アニール処理工程の温度よりも高い融点を有することが必要である。
【００５７】
以上の実施例では、種々の層のスパッタ成膜に関して説明した。しかし、本発明による製造方法は、化学気相成長法（ＣＶＤ）、又は、溶液化学成膜（スピンオン）技術のように、従来技術において公知であり、かつ、種々の層に対し好適である他の成膜方法と組み合わせても機能することがわかる。
【００５８】
上記実施例で利用した急速加熱アニール（ＲＴＡ）は、対象物の少なくとも一つの表面を赤外線照射によって加熱することに依拠した熱処理技術であり、赤外線放射は、ヒートランプ又はレーザーを用いて作られる。
【００５９】
以上の説明では、特に、本発明の好ましい実施例を参照して本発明を解説しているが、実施形態及び詳細に関して、本発明の精神及び範囲を逸脱することなく多様な変更をなし得ることは、当業者に理解されるであろう。
【００６０】
以上の説明に関して更に以下のような態様が考えられる。
【００６１】
（付記１）  導電性下部電極層を成膜する工程と、
強誘電体材料の層を成膜する工程と、
強誘電体材料の層をアニーリングする１回目のアニール工程と、
導電性上部電極層を成膜する工程と、
急速加熱アニーリングによって強誘電体材料の層をアニーリングする２回目のアニール工程と、
を有する、集積回路の強誘電体キャパシタ素子の製造方法。・・・（１）。
【００６２】
（付記２）  導電性下部電極層は貴金属を含む、付記１記載の製造方法。・・・（２）。
【００６３】
（付記３）  導電性下部電極層はプラチナを含む、付記２記載の製造方法。
【００６４】
（付記４）  強誘電体材料の層はＰＺＴを含む、付記１記載の製造方法。・・・（３）。
【００６５】
（付記５）  導電性上部電極層は貴金属酸化物を含む、付記１記載の製造方法。・・・（４）。
【００６６】
（付記６）  導電性上部電極層は酸化イリジウムを含む、付記５記載の製造方法。
【００６７】
（付記７）  １回目のアニール工程は、５２５℃乃至６００℃の温度の急速加熱アニーリングを行う、付記５記載の製造方法。
【００６８】
（付記８）  １回目のアニール工程は、約５２５℃の温度で、６０秒乃至１２０秒に亘ってアニーリングを行う、付記７記載の製造方法。
【００６９】
（付記９）  ２回目のアニール工程は、７００℃乃至７５０℃の温度でアニーリングを行う、付記７記載の製造方法。
【００７０】
（付記１０）  ２回目のアニール工程は、約７２５℃の温度で、１０秒以上に亘ってアニーリングを行う、付記９記載の製造方法。
【００７１】
（付記１１）  ２回目のアニール工程は、約２０秒に亘ってアニーリングを行う、付記１０記載の製造方法。
【００７２】
（付記１２）  貴金属を含む導電性下部電極層を成膜する工程と、
強誘電体材料の層を成膜する工程と、
大気圧の１０パーセント未満の分圧の酸素を含む環境で強誘電体材料の層をアニーリングする１回目のアニール工程と、
貴金属酸化物を含む導電性上部電極層を成膜する工程と、
急速加熱アニーリングによって強誘電体材料の層をアニーリングする２回目のアニール工程と、
を有する、集積回路の強誘電体キャパシタ素子の製造方法。・・・（５）。
【００７３】
（付記１３）  導電性下部電極層はプラチナを含む、付記１２記載の製造方法。
【００７４】
（付記１４）  強誘電体材料の層はＰＺＴを含む、付記１２記載の製造方法。
【００７５】
（付記１５）  １回目のアニール工程は、酸素の分圧が約５パーセントである環境でアニーリングを行う、付記１２乃至１４のうちいずれか一項記載の製造方法。・・・（６）。
【００７６】
（付記１６）  １回目のアニール工程は、酸素と不活性ガスの混合物の環境でアニーリングを行う、付記１２乃至１４のうちいずれか一項記載の製造方法。・・・（７）。
【００７７】
（付記１７）  ２回目のアニール工程は、大気圧の５パーセント未満の分圧を有する酸素を含む環境でアニーリングを行う、付記１２乃至１４のうちいずれか一項記載の製造方法。・・・（８）。
【００７８】
（付記１８）  ２回目のアニール工程は、酸素の分圧が約１パーセントである環境でアニーリングを行う、付記１７項記載の製造方法。
【００７９】
（付記１９）  １回目のアニール工程は、酸素と不活性ガスの混合物の環境でアニーリングを行う、付記１８記載の製造方法。
【００８０】
（付記２０）  ２回目のアニール工程の前に、カプセル層を成膜する工程を更に有する、付記１７記載の製造方法。・・・（９）。
【００８１】
（付記２１）  ２回目のアニール工程は、７００℃乃至７５０℃の温度で、１０秒以上に亘ってアニーリングを行う、付記２０記載の製造方法。
【００８２】
（付記２２）  強誘電体材料の層はＰＺＴを含む、付記２１記載の製造方法。
【００８３】
（付記２３）  強誘電体材料の層を成膜する工程は、スパッタリングによって行われる、付記２２記載の製造方法。
【００８４】
（付記２４）  二酸化チタンを含む粘着層と、
プラチナを含む下部電極層と、
ＰＺＴを含む強誘電体層と、
酸化イリジウムを含む上部電極層と、
を有する強誘電体キャパシタ。・・・（１０）。
【００８５】
（付記２５）  強誘電体層は、柱状構造を有する結晶化状態を示し、
強誘電体層と上部電極層の界面に明確な境界が存在する、
付記２４記載の強誘電体キャパシタ。
【００８６】
【発明の効果】
本発明の強誘電体キャパシタ素子の製造方法は、第１の面において、強誘電体膜を成膜し、１回目のアニールを行い、上部電極を成膜し、２回目のアニールで強誘電体膜を成膜する。これにより、分極電荷が向上し、飽和電圧が下がり、特性が向上する。
【００８７】
本発明の強誘電体キャパシタ素子の製造方法は、第２の面において、強誘電体膜を成膜し、１回目のアニールを行い、上部電極を成膜し、上部電極をパターニングした後に２回目のアニールを行い、強誘電体膜を結晶化させる。これにより、ＦＲＡＭ集積プロセス中のプロセス損傷が低減される。
【００８８】
本発明の強誘電体キャパシタ素子の製造方法は、第３の面において、強誘電体膜を成膜し、１回目のアニールを行い、上部電極を成膜し、２回目のアニールを行う際にＯ２の濃度を減らす。これにより、上部電極ＩｒＯｘ上の異物の発生を抑制することができる。
【００８９】
本発明の強誘電体キャパシタ素子の製造方法は、第４の面において、強誘電体膜を成膜し、１回目のアニールを行い、アモルファス又は微小結晶のＩｒＯｘを使用して上部電極を成膜し、２回目の結晶化アニールにおいてＰｂを拡散させることにより、高ＱＳＷと低リーク電流を実現できる。
【図面の簡単な説明】
【図１】本発明によってＣＭＯＳ回路上に製作された強誘電体キャパシタの断面図である。
【図２】１回目のＲＴＡアニールと２回目のＲＴＡアニールの間に上部電極層を成膜し、２回目のＲＴＡアニールの後にＰＺＴのエッチングと炉リカバリーアニールとが行われる本発明の第１実施例による方法のフローチャートである。
【図３】１回目のＲＴＡアニールの後に上部電極層を成膜し、２回目のＲＴＡアニールがＰＺＴのエッチング後に行われる本発明の第２実施例による方法のフローチャートである。
【図４】１回目のＲＴＡアニールの後に上部電極層を成膜し、２回目のＲＴＡアニールがＰＺＴのエッチングとカプセル層の成膜後に行われる本発明の第３実施例による方法のフローチャートである。
【図５】１回目のＲＴＡアニールの後に上部電極層を成膜し、２回目のＲＴＡアニールがＰＺＴのエッチングとカプセル層の成膜後に行われる本発明の第４実施例による方法のフローチャートである。
【符号の説明】
１００    酸化膜
１０２    粘着層
１０４    下部電極層
１０６    ＰＺＴ強誘電体薄膜
１０８    ＰＺＴバルク層
１１０    上部電極層
１１２    カプセル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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