(57)【特許請求の範囲】
【請求項１】
一方向に一定周期で繰り返して配置される素子領域及び素子分離領域と、前記素子領域内に形成されるメモリセルと、前記一方向に前記一定周期と同じ周期で配置されるコンタクトホールと、前記コンタクトホールを介して前記メモリセルとデータを授受する配線とを具備し、前記コンタクトホールの上部における前記一方向に直交する他方向の幅が、前記コンタクトホールの上部における前記一方向の幅よりも広く、前記コンタクトホールの上部における前記他方向の幅をＹ１、前記コンタクトホールの底部における前記他方向の幅をＹ２としたとき、Ｙ１＞Ｙ２であり、前記コンタクトホールの上部における前記他方向の幅と前記コンタクトホールの底部における前記他方向の幅は、不連続に変化していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記コンタクトホールの上部における前記他方向の幅は、前記コンタクトホールの上部における前記一方向の幅の１．５倍以上であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記コンタクトホールの上部における前記他方向の幅は、前記コンタクトホールの上部における前記一方向の幅の３倍以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記コンタクトホールの上部における前記他方向の幅は、前記コンタクトホールの上部における前記一方向の幅の２倍以上、２．５倍以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルは、前記素子領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成される電荷授受層と、前記電荷授受層上に形成されるゲート間絶縁層と、前記ゲート間絶縁層上に形成される制御ゲート層とを備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係わり、特に、高密度型、高集積型不揮発性半導体記憶装置のセルレイアウトの改良に関する。
【０００２】
【従来の技術】
電気的にデータの書き換えが可能な不揮発性半導体記憶装置は、高速ＲＯＭやマスストレージ用として広く使用されている。また、不揮発性半導体記憶装置のメモリセルは、一般に、ＭＯＳトランジスタから構成されている。メモリセル構造としては、電荷授受層と制御ゲート層を有するスタックゲート構造及び制御ゲート層のみから構成されるシングルゲート構造が一般的に使用される。
【０００３】
図３３乃至図３５は、スタックゲート構造を有するメモリセルの一例を示している。図３３は、メモリセルの平面図であり、図３４は、図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図であり、図３５は、図３３のＸＸＸＶ−ＸＸＸＶ線に沿う断面図である。
【０００４】
本例では、メモリセルは、Ｎチャネル型ＭＯＳトランジスタから構成される。この場合、メモリセルは、Ｐ型シリコン基板内又はＰ型ウエル領域内に形成される。本例では、メモリセルは、Ｐ型ウエル領域内に形成するようにしている。
【０００５】
具体的には、Ｐ型シリコン基板１１内には、Ｎウエル領域１２及びＰウエル領域１３が形成される。また、シリコン基板１１には、素子分離のためのトレンチが形成され、そのトレンチ内に素子分離用絶縁材料（例えば、酸化シリコン）１４が埋め込まれる。
【０００６】
素子分離用絶縁材料１４に挟まれた領域は、素子領域となる。素子領域におけるシリコン基板１１（Ｐウエル領域１３）上には、書き込み／消去時に微小なトンネル電流を流すことができるような薄いトンネル絶縁膜（例えば、酸化シリコン）１５が形成される。
【０００７】
トンネル絶縁膜１５上には、電荷授受層１６が形成される。電荷授受層１６は、電気的に浮遊状態の導電層（例えば、不純物を含んだポリシリコン層）から構成される。
【０００８】
電荷授受層１６上には、ゲート間絶縁層１７を介して、制御ゲート層１８が形成される。電荷授受層１６と制御ゲート層１８は、容量結合されているため、制御ゲート層１８の電位が変動すると、電荷授受層１６の電位も変動する。
【０００９】
電荷授受層１６及び制御ゲート層１８は、自己整合的に同時に加工されるため、制御ゲート層（ワード線）１８が延びる方向（ロウ方向）に垂直な方向（カラム方向）の側端部が互いに一致している。また、電荷授受層１６のロウ方向の側端部は、素子分離用絶縁材料１４上に存在している。
【００１０】
素子領域において、電荷授受層１６の直下のシリコン基板１１の表面領域は、チャネル領域となっている。また、チャネル領域の両側には、Ｎ型拡散層（ソース領域又はドレイン領域）１９が形成される。
【００１１】
上述のスタックゲート構造を有するメモリセルにおいて、メモリセルのデータは、電荷授受層１６内の電荷量により決定される。即ち、メモリセルの閾値は、電荷授受層１６内の負電荷（電子）が多くなれば、高くなり、電荷授受層１６内の正電荷（正孔）が多くなれば、低くなる。
【００１２】
そして、電荷授受層１６内の負電荷が多い状態は、書き込み状態と呼ばれ、電荷授受層１６内の正電荷が多い状態は、消去状態と呼ばれる。
【００１３】
電荷授受層１６内の電荷量は、書き込み／消去動作時に、トンネル絶縁膜１５にトンネル電流を流すことにより調節できる。トンネル電流が流れるか否かは、制御ゲート層（電荷授受層）とチャネルの間に印加される電圧により決定される。つまり、トンネル絶縁膜１５に高電圧が印加されれば、トンネル電流が流れることになる。
【００１４】
例えば、トンネル絶縁膜１５に高電圧が印加され、チャネルの電位が電荷授受層の電位よりも高い場合には、トンネル電流は、チャネルから電荷授受層に向って流れる。また、トンネル絶縁膜１５に高電圧が印加され、電荷授受層の電位がチャネルの電位よりも高い場合には、トンネル電流は、電荷授受層からチャネルに向って流れる。
【００１５】
図３６乃至図３８は、シングルゲート構造を有するメモリセルの一例を示している。図３６は、メモリセルの平面図であり、図３７は、図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図であり、図３８は、図３６のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図である。
【００１６】
本例においても、メモリセルは、Ｎチャネル型ＭＯＳトランジスタから構成される。この場合、メモリセルは、Ｐ型シリコン基板内又はＰ型ウエル領域内に形成される。但し、本例では、メモリセルは、Ｐ型ウエル領域内に形成するようにしている。
【００１７】
具体的には、Ｐ型シリコン基板２１内には、Ｎウエル領域２２及びＰウエル領域２３が形成される。また、シリコン基板２１には、素子分離のためのトレンチが形成され、そのトレンチ内に素子分離用絶縁材料（例えば、酸化シリコン）２４が埋め込まれる。
【００１８】
素子分離用絶縁材料２４に挟まれた領域は、素子領域となる。素子領域におけるシリコン基板２１（Ｐウエル領域２３）上には、書き込み／消去時に微小なトンネル電流を流すことができるような薄いトンネル絶縁膜（例えば、酸化シリコン）２５が形成される。
【００１９】
トンネル絶縁膜２５上には、電荷を保持すると共に電荷抜けを抑制するための電荷保持用絶縁層２６が形成される。電荷保持用絶縁層２６は、例えば、複数の絶縁材料をスタックしたものから構成される。
【００２０】
電荷保持用絶縁層２６上には、制御ゲート層２７が形成される。また、素子領域において、制御ゲート層２７の直下のシリコン基板２１の表面領域は、チャネル領域となっている。また、チャネル領域の両側には、Ｎ型拡散層（ソース領域又はドレイン領域）２８が形成される。
【００２１】
上述のシングルゲート構造を有するメモリセルにおいて、メモリセルのデータは、トンネル絶縁膜２５と電荷保持用絶縁層２６の界面に形成される電荷トラップ準位にトラップされた電荷量により決定される。即ち、メモリセルの閾値は、電荷トラップ準位にトラップされる負電荷（電子）が多くなれば、高くなり、電荷トラップ準位にトラップされる正電荷（正孔）が多くなれば、低くなる。
【００２２】
そして、電荷トラップ準位にトラップされた負電荷が多い状態は、書き込み状態と呼ばれ、電荷トラップ準位にトラップされた正電荷が多い状態は、消去状態と呼ばれる。
【００２３】
トンネル絶縁膜２５と電荷保持用絶縁層２６の界面に形成される電荷トラップ準位の電荷量は、書き込み／消去動作時に、トンネル絶縁膜２５にトンネル電流を流すことにより調節できる。トンネル電流が流れるか否かは、制御ゲート層とチャネルの間に印加される電圧により決定される。つまり、トンネル絶縁膜２５に高電圧が印加されれば、トンネル電流が流れることになる。
【００２４】
例えば、トンネル絶縁膜２５に高電圧が印加され、チャネルの電位が制御ゲート層の電位よりも高い場合には、トンネル電流は、チャネルから電荷保持用絶縁層に向って流れる。また、トンネル絶縁膜２５に高電圧が印加され、制御ゲート層の電位がチャネルの電位よりも高い場合には、トンネル電流は、電荷保持用絶縁層からチャネルに向って流れる。
【００２５】
なお、シングルゲート構造のメモリセルでは、トンネル絶縁膜２５と電荷保持用絶縁層２６の間に、電荷授受用絶縁層を設け、メモリセルの状態（データ）を電荷授受用絶縁層にトラップされた電荷量に判断するようにしてもよい。
【００２６】
図３９乃至図４２は、ＮＯＲセル型不揮発性半導体記憶装置のメモリセルアレイを示している。図３９及び図４０は、メモリセルアレイの平面図であり、図４１は、図３９及び図４０のＸＬＩ−ＸＬＩ線に沿う断面図であり、図４２は、図３９及び図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断面図である。
【００２７】
なお、図面を分かり易くするため、図３９では、ビット線が形成される配線層を省略し、図４０では、ビット線が形成される配線層のみを示している。つまり、図４０のビット線は、図３９のデバイス上に形成されることになる。
【００２８】
本例では、スタックゲート構造のメモリセルを用いて、メモリセルアレイを構成する場合について説明するが、当然に、シングルゲート構造のメモリセルであっても、同様のレイアウトを採用することができる。
【００２９】
メモリセルの構造については、図３３乃至図３５において説明したので、省略する。
【００３０】
メモリセルの制御ゲート層（ワード線）１８は、ロウ方向に延びている。メモリセル上には、メモリセルを覆う層間絶縁膜（例えば、酸化シリコン）３１が形成される。層間絶縁膜３１には、メモリセルのドレイン拡散層１９ｄに達するコンタクトホール（ビット線コンタクト）３０が形成される。
【００３１】
コンタクトホール３０内には、導電材料から構成されるコンタクトプラグ３２が埋め込まれている。そして、層間絶縁膜３１上には、ビット線３３が形成される。ビット線３３は、コンタクトプラグ３２を介してメモリセルのドレイン拡散層１９ｄに電気的に接続される。
【００３２】
ビット線３３は、カラム方向に延びている。つまり、制御ゲート層１８とビット線３３は、互いに垂直又は概ね垂直に交差するように配置される。制御ゲート層１８とビット線３３の交差点には、１つのメモリセルが配置される。
【００３３】
ドレイン拡散層１９ｄは、カラム方向の２つのメモリセルに共有化され、ロウ方向のメモリセルに対しては互いに独立している。ソース拡散層１９ｓは、ロウ方向に延び、共通ソース線となっている。従って、ソース拡散層１９ｓは、カラム方向の２つのメモリセルに共有化されると共に、ソース拡散層１９ｓに隣接するロウ方向の複数のメモリセルにも共有化される。
【００３４】
また、ソース拡散層１９ｓが形成される領域には、素子分離用絶縁材料１４が形成されない。つまり、素子分離領域（素子分離絶縁材料）１４は、カラム方向に延びるように形成されるが、ソース拡散層１９ｓの部分で途切れている。また、１つのカラム内に存在するメモリセルのドレイン拡散層１９ｄは、ビット線３３により互いに電気的に接続される。
【００３５】
図４３及び図４４は、図３９乃至図４２のデバイスを実際に製造した場合におけるコンタクトホール（ビット線コンタクト）の形状を示している。
【００３６】
即ち、メモリセルが微細化され、コンタクトホール（ビット線コンタクト）も微細化されてくると、コンタクトホールを正方形にレイアウトした場合であっても、マスクとなるレジスト膜の形状が円形になり、これをマスクにしてエッチングにより形成するコンタクトホールの形状も円形になる場合がある。
【００３７】
なお、本例は、単に、コンタクトホールの形状が、正方形だけでなく、円形になる場合もあることを説明するものである。
【００３８】
図４５乃至図４８は、ＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイを示している。図４５及び図４６は、メモリセルアレイの平面図であり、図４７は、図４５及び図４６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図であり、図４８は、図４５及び図４６のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図である。
【００３９】
なお、図面を分かり易くするため、図４５では、ビット線が形成される配線層を省略し、図４６では、ビット線が形成される配線層のみを示している。つまり、図４６のビット線は、図４５のデバイス上に形成されることになる。
【００４０】
本例では、スタックゲート構造のメモリセルを用いて、メモリセルアレイを構成する場合について説明するが、当然に、シングルゲート構造のメモリセルであっても、同様のレイアウトを採用することができる。
【００４１】
ＮＡＮＤセル型のメモリセルアレイは、複数のＮＡＮＤストリング（又はＮＡＮＤセルユニット）がビット線に接続される構造を有する。１つのＮＡＮＤストリングは、直列接続される複数のメモリセルと、その両端に１つずつ接続される２つのセレクトトランジスタにより構成される。
【００４２】
メモリセルの構造については、図３３乃至図３５において説明したので、省略する。セレクトトランジスタの構造は、メモリセルと同様に、スタックゲート構造を有している。しかし、セレクトトランジスタは、電荷授受層を有しておらず、例えば、上層ゲートと下層ゲートが互いに接続され、１つのゲート電極（セレクトゲート線）ＳＧ１，ＳＧ２として機能している。
【００４３】
メモリセルの制御ゲート層（ワード線）１８及びセレクトゲート線ＳＧ１，ＳＧ２は、共に、ロウ方向に延びている。メモリセル上には、メモリセルを覆う層間絶縁膜（例えば、酸化シリコン）３１が形成される。層間絶縁膜３１には、メモリセルのドレイン拡散層１９ｄに達するコンタクトホール（ビット線コンタクト）３０が形成される。
【００４４】
コンタクトホール３０内には、導電材料から構成されるコンタクトプラグ３２が埋め込まれている。そして、層間絶縁膜３１上には、ビット線３３が形成される。ビット線３３は、コンタクトプラグ３２を介してメモリセルのドレイン拡散層１９ｄに電気的に接続される。
【００４５】
ビット線３３は、カラム方向に延びている。つまり、制御ゲート層１８とビット線３３は、互いに垂直又は概ね垂直に交差するように配置される。制御ゲート層１８とビット線３３の交差点には、１つのメモリセルが配置される。
【００４６】
ＮＡＮＤストリング内において、互いに隣接する２つのトランジスタ（メモリセル、セレクトトランジスタ）は、１つの拡散層１９を共有している。また、ＮＡＮＤストリング内の最もビット線３３側のドレイン拡散層１９ｄは、カラム方向の２つのＮＡＮＤストリングに共有化され、ロウ方向のＮＡＮＤストリングに対しては互いに独立している。ソース拡散層１９ｓは、ロウ方向に延び、共通ソース線となっている。従って、ソース拡散層１９ｓは、カラム方向の２つのＮＡＮＤストリングに共有化されると共に、ソース拡散層１９ｓに隣接するロウ方向の複数のＮＡＮＤストリングにも共有化される。
【００４７】
また、ソース拡散層１９ｓが形成される領域には、素子分離用絶縁材料１４が形成されない。つまり、素子分離領域（素子分離絶縁材料）１４は、カラム方向に延びるように形成されるが、ソース拡散層１９ｓの部分で途切れている。また、１つのカラム内に存在するＮＡＮＤストリングのドレイン拡散層１９ｄは、ビット線３３により互いに電気的に接続される。
【００４８】
図４９及び図５０は、図４５乃至図４８のデバイスを実際に製造した場合におけるコンタクトホール（ビット線コンタクト）の形状を示している。
【００４９】
即ち、メモリセルが微細化され、コンタクトホール（ビット線コンタクト）も微細化されてくると、コンタクトホールを正方形にレイアウトした場合であっても、マスクとなるレジスト膜の形状が円形になり、これをマスクにしてエッチングにより形成するコンタクトホールの形状も円形になる場合がある。
【００５０】
なお、本例は、単に、コンタクトホールの形状が、正方形だけでなく、円形になる場合もあることを説明するものである。
【００５１】
【発明が解決しようとする課題】
以上、ＮＯＲセル型とＮＡＮＤセル型の不揮発性半導体記憶装置について説明したが、いずれの構造であっても、コンタクトホール（ビット線コンタクト）３０は、ロウ方向に一列に配置される。
【００５２】
これは、ロウ方向に交互に配置される素子領域と素子分離領域がカラム方向に延び、かつ、制御ゲート層が素子領域に直交するロウ方向に延びる場合が、最も高密度にメモリセルをレイアウトできると考えられるからである。つまり、このようなレイアウトを採用すると、コンタクトホール（ビット線コンタクト）３０は、必然的に、ロウ方向に一列に配置されることになる。
【００５３】
この場合、図３９、図４０、図４５及び図４６に示すように、コンタクトホール（ビット線コンタクト）３０は、一定ピッチ（又は一定周期）Ｘｐｉｔｃｈで等間隔に配置される。そして、この一定ピッチＸｐｉｔｃｈは、ロウ方向に交互に配置される素子領域と素子分離領域の繰り返しピッチ（又は繰り返し周期）Ｘｉ＋Ｘｅに等しくなる。なぜなら、両者が同じピッチでないと、コンタクトホールとセルのドレインとが次第にずれてしまうからである。
【００５４】
ここで、ロウ方向に交互に配置される素子領域と素子分離領域は、いわゆるライン（素子領域、即ち、シリコン基板１１）とスペース（素子分離領域、即ち、ＳＴＩ（Shallow Trench Isolation））の繰り返しであり、その繰り返しピッチ（又は繰り返し周期）Ｘｉ＋Ｘｅは、露光装置の性能や加工技術に応じて、狭めることが可能である。
【００５５】
コンタクトホール（ビット線コンタクト）３０は、二酸化シリコン（ＳｉＯ２）などからなる層間絶縁膜にホール（穴）を開口することにより形成される。このホール自体の径が狭いと、上手く開口できず、その径が大きいと、隣り合うホールの間隔が狭くなり、上手く加工できない。
【００５６】
従って、露光加工技術で決定されるライン＆スペースの繰り返し周期とは異なり、コンタクトホール（ビット線コンタクト）３０のピッチＸｐｉｔｃｈは、露光加工技術のみで決定されるのではなく、コンタクトホール３０自体の大きさとコンタクトホール３０同士の間隔によっても決定される。
【００５７】
また、コンタクトホール（ビット線コンタクト）３０の形状は、正方形（製造後は、円形になる場合がある。）に設定されている。また、正方形のホールは、加工技術的にみて、ライン＆スペースよりも微細化が困難なことが知られている。つまり、メモリセルのサイズが縮小化され、素子領域と素子分離領域の繰り返しピッチＸｉ＋Ｘｅを狭めることが可能になったとしても、コンタクトホール３０自体を縮小することができず、結果として、コンタクトホール（ビット線コンタクト）３０のピッチＸｐｉｔｃｈ（素子領域と素子分離領域の繰り返しピッチＸｉ＋Ｘｅ）を狭めることができないことになる。
【００５８】
このように、従来は、コンタクトホール（特に、ビット線コンタクト）が正方形であったため、コンタクトホールの微細化が困難であった。このため、素子領域と素子分離領域の繰り返しピッチ（ビット線のピッチに等しい）Ｘｉ＋Ｘｅが、コンタクトホールのピッチＸｐｉｔｃｈに制限されてしまい、メモリセルの高密度化が達成できない、という問題があった。
【００５９】
本発明は、上記欠点を解決すべくなされたもので、その目的は、コンタクトホールの形状を工夫することにより、コンタクトホールのピッチ、即ち、素子領域と素子分離領域の繰り返しピッチ（ビット線のピッチに等しい）を狭め、これにより、メモリセルの高密度化、大容量化、低コスト化を達成する点にある。
【００６０】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、一方向に一定周期で繰り返して配置される素子領域及び素子分離領域と、前記素子領域内に形成されるメモリセルと、前記一方向に前記一定周期と同じ周期で配置されるコンタクトホールと、前記コンタクトホールを介して前記メモリセルとデータを授受する配線とを備え、前記コンタクトホールの上部における前記一方向に直交する他方向の幅が、前記コンタクトホールの上部における前記一方向の幅よりも広く、前記コンタクトホールの上部における前記他方向の幅をＹ１、前記コンタクトホールの底部における前記他方向の幅をＹ２としたとき、Ｙ１＞Ｙ２であり、前記コンタクトホールの上部における前記他方向の幅と前記コンタクトホールの底部における前記他方向の幅は、不連続に変化している。
【００７４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の不揮発性半導体記憶装置について詳細に説明する。
【００７５】
[第１実施の形態]
図１乃至図４は、本発明の第１実施の形態に関わるＮＯＲセル型不揮発性半導体記憶装置のメモリセルアレイを示している。図１及び図２は、メモリセルアレイの平面図であり、図３は、図１及び図２のＩＩＩ−ＩＩＩ線に沿う断面図であり、図４は、図１及び図２のＩＶ−ＩＶ線に沿う断面図である。
【００７６】
なお、図面を分かり易くするため、図１では、ビット線が形成される配線層を省略し、図２では、ビット線が形成される配線層のみを示している。つまり、図２のビット線は、図１のデバイス上に形成されることになる。
【００７７】
また、本例では、スタックゲート構造のメモリセルを用いて、メモリセルアレイを構成する場合について説明する。但し、本発明は、当然に、シングルゲート構造のメモリセルにも適用できることは言うまでもない。また、本例では、メモリセルは、Ｎチャネル型ＭＯＳトランジスタから構成されるものとする。
【００７８】
以下、具体的なデバイス構造について説明する。
Ｐ型シリコン基板１１内には、Ｎウエル領域１２及びＰウエル領域１３が形成される。そして、メモリセルは、Ｐ型ウエル領域１３内に形成される。但し、メモリセルは、シリコン基板１１内に形成してもよい。また、シリコン基板１１には、素子分離のためのトレンチが形成され、そのトレンチ内に素子分離用絶縁材料（例えば、酸化シリコン）１４が埋め込まれる。
【００７９】
素子分離用絶縁材料１４に挟まれた領域は、素子領域となる。素子領域におけるシリコン基板１１（Ｐウエル領域１３）上には、書き込み／消去時に微小なトンネル電流を流すことができるような薄いトンネル絶縁膜（例えば、酸化シリコン）１５が形成される。
【００８０】
トンネル絶縁膜１５上には、電荷授受層１６が形成される。電荷授受層１６は、電気的に浮遊状態の導電層（例えば、不純物を含んだポリシリコン層）から構成される。
【００８１】
電荷授受層１６上には、ゲート間絶縁層１７を介して、制御ゲート層１８が形成される。電荷授受層１６と制御ゲート層１８は、容量結合されているため、制御ゲート層１８の電位が変動すると、電荷授受層１６の電位も変動する。
【００８２】
電荷授受層１６及び制御ゲート層１８は、自己整合的に同時に加工されるため、制御ゲート層（ワード線）１８が延びる方向（ロウ方向）に垂直な方向（カラム方向）の側端部が互いに一致している。また、電荷授受層１６のロウ方向の側端部は、素子分離用絶縁材料１４上に存在している。
【００８３】
素子領域において、電荷授受層１６の直下のシリコン基板１１の表面領域は、チャネル領域となっている。また、チャネル領域の両側には、ソース拡散層１９ｓ及びドレイン拡散層１９ｄが形成される。
【００８４】
メモリセルの制御ゲート層（ワード線）１８は、ロウ方向に延びている。メモリセル上には、メモリセルを覆う層間絶縁膜（例えば、酸化シリコン）３１が形成される。層間絶縁膜３１には、メモリセルのドレイン拡散層１９ｄに達するコンタクトホール（ビット線コンタクト）３０が形成される。
【００８５】
コンタクトホール３０は、正方形ではなく、長方形になっている。本例では、コンタクトホール３０のカラム方向（ビット線３３が延びる方向）の幅Ｙｈが、コンタクトホール３０のロウ方向（ワード線１８が延びる方向）の幅Ｘｈよりも広くなっている。
【００８６】
コンタクトホール３０は、ロウ方向に一列に並んでおり、そのピッチＸｐｉｔｃｈは、コンタクトホール３０のロウ方向の幅Ｘｈとコンタクトホール３０同士の間隔Ｘｂに等しくなっている。また、コンタクトホール３０のピッチＸｐｉｔｃｈは、当然に、素子領域と素子分離領域の繰り返しピッチ（ビット線３３のピッチ）Ｘｉ＋Ｘｅにも等しくなっている。
【００８７】
コンタクトホール３０内には、導電材料から構成されるコンタクトプラグ３２が埋め込まれている。そして、層間絶縁膜３１上には、ビット線３３が形成される。ビット線３３は、コンタクトプラグ３２を介してメモリセルのドレイン拡散層１９ｄに電気的に接続される。
【００８８】
ビット線３３は、カラム方向に延びている。つまり、制御ゲート層１８とビット線３３は、互いに垂直又は概ね垂直に交差するように配置される。制御ゲート層１８とビット線３３の交差点には、１つのメモリセルが配置される。
【００８９】
また、ドレイン拡散層１９ｄは、カラム方向の２つのメモリセルに共有化され、ロウ方向のメモリセルに対しては互いに独立している。ソース拡散層１９ｓは、ロウ方向に延び、共通ソース線となっている。従って、ソース拡散層１９ｓは、カラム方向の２つのメモリセルに共有化されると共に、ソース拡散層１９ｓに隣接するロウ方向の複数のメモリセルにも共有化される。
【００９０】
また、ソース拡散層１９ｓが形成される領域には、素子分離用絶縁材料１４が形成されない。つまり、素子分離領域（素子分離絶縁材料）１４は、カラム方向に延びるように形成されるが、ソース拡散層１９ｓの部分で途切れている。また、１つのカラム内に存在するメモリセルのドレイン拡散層１９ｄは、ビット線３３により互いに電気的に接続される。
【００９１】
図５及び図６は、図１乃至図４のデバイスを実際に製造した場合におけるコンタクトホール（ビット線コンタクト）３０の形状を示している。
【００９２】
即ち、メモリセルが微細化され、コンタクトホール（ビット線コンタクト）も微細化されてくると、コンタクトホールを長方形にレイアウトした場合であっても、マスクとなるレジスト膜の形状が長方形の角が丸くなった形（楕円に近い形）になり、これをマスクにしてエッチングにより形成するコンタクトホールの形状も長方形の角が丸くなった形になる場合がある。
【００９３】
なお、本例は、単に、コンタクトホールの形状が、長方形だけでなく、長方形の角が丸くなった形になる場合もあることを説明するものである。
【００９４】
図１乃至図６に示すように、本発明の特徴は、コンタクトホール（ビット線コンタクト）３０の形状にある。即ち、本発明では、コンタクトホール３０のカラム方向（ビット線３３が延びる方向）の幅Ｙｈは、コンタクトホール３０のロウ方向（ワード線１８が延びる方向）の幅Ｘｈよりも広くなっている。
【００９５】
一般に、光露光技術に関して、ホール（例えば、コンタクトホール）形状のレジストパターンを形成する場合は、ライン＆スペース形状のレジストパターンを形成する場合に比べて、レジストを感光させるために必要な光量（露光量）が大きくなり、最適寸法を得るための露光条件は、非常に厳格なものとなる。
【００９６】
例えば、コンタクトホール（ビット線コンタクト）３０のピッチＸｐｉｔｃｈを非常に短くした場合、露光量を増やすと、隣接するコンタクトホール３０同士が短絡し易くなり、逆に、露光量を減らすと、十分に露光が行われず、ホールが形成されないといった問題が生じる。
【００９７】
これに対して、ライン＆スペース形状のレジストパターンを形成する場合には、いわゆる近接効果が生じるため、レジストを感光させるために必要な光量（露光量）は、ホール形状のレジストパターンを形成する場合よりも少なくて済む。つまり、同じ条件ならば、ライン＆スペース形状は、ホール形状よりも微細化することが可能になる。
【００９８】
本発明は、この点に着目し、従来、正方形（又は円形）であったコンタクトホール３０を、長方形（又は長方形の角を丸くした形状）とし、ライン＆スペース形状の特徴、即ち、近接効果による加工マージンの向上を得るようにしたものである。
【００９９】
具体的には、不揮発性半導体記憶装置の場合、コンタクトホール（ビット線コンタクト）３０は、ロウ方向（ワード線１８が延びる方向）に一列に配置されるため、コンタクトホール３０のロウ方向の幅Ｘｈを短くし、コンタクトホール３０のカラム方向の幅Ｙｈを、ロウ方向の幅Ｘｈよりも長くする。これにより、コンタクトホール３０のピッチＸｐｉｔｃｈを狭め、同時に、素子領域の幅Ｘｅ及び素子分離領域の幅Ｘｉを、ライン＆スペースの最小加工寸法程度まで狭くすることができる。
【０１００】
即ち、従来は、ライン＆スペースのピッチＸｅ＋Ｘｉがコンタクトホール３０の径及びコンタクトホール３０同士の間隔に制限されてしまい、ライン＆スペースのピッチＸｅ＋Ｘｉは、最小加工寸法まで縮小できなかった。一方、本発明によれば、ライン＆スペースのピッチＸｅ＋Ｘｉがコンタクトホール３０の径及びコンタクトホール３０同士の間隔に制限されなくなり、ライン＆スペースのピッチＸｅ＋Ｘｉを、最小加工寸法まで縮小できるようになる。
【０１０１】
また、コンタクトホール３０のロウ方向の幅Ｘｈを短くしても、カラム方向の幅Ｙｈを長くすれば、従来の正方形のコンタクトホールに対して、コンタクト面積が小さくなるということもなく、コンタクト抵抗も低く抑えられる。
【０１０２】
［第２実施の形態］
図７乃至図１０は、本発明の第２実施の形態に関わるＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイを示している。図７及び図８は、メモリセルアレイの平面図であり、図９は、図７及び図８のＩＸ−ＩＸ線に沿う断面図であり、図１０は、図７及び図８のＸ−Ｘ線に沿う断面図である。
【０１０３】
なお、図面を分かり易くするため、図７では、ビット線が形成される配線層を省略し、図８では、ビット線が形成される配線層のみを示している。つまり、図８のビット線は、図７のデバイス上に形成されることになる。
【０１０４】
本例では、スタックゲート構造のメモリセルを用いて、メモリセルアレイを構成する場合について説明するが、本発明は、当然に、シングルゲート構造のメモリセルにも適用できることは言うまでもない。
【０１０５】
ＮＡＮＤセル型のメモリセルアレイは、複数のＮＡＮＤストリング（又はＮＡＮＤセルユニット）がビット線に接続される構造を有する。１つのＮＡＮＤストリングは、直列接続される複数のメモリセルと、その両端に１つずつ接続される２つのセレクトトランジスタにより構成される。
【０１０６】
以下、具体的なデバイス構造について説明する。
Ｐ型シリコン基板１１内には、Ｎウエル領域１２及びＰウエル領域１３が形成される。そして、メモリセル及びセレクトトランジスタは、Ｐ型ウエル領域１３内に形成される。但し、メモリセル及びセレクトトランジスタは、シリコン基板１１内に形成してもよい。また、シリコン基板１１には、素子分離のためのトレンチが形成され、そのトレンチ内に素子分離用絶縁材料（例えば、酸化シリコン）１４が埋め込まれる。
【０１０７】
素子分離用絶縁材料１４に挟まれた領域は、素子領域となる。素子領域におけるシリコン基板１１（Ｐウエル領域１３）上には、書き込み／消去時に微小なトンネル電流を流すことができるような薄いトンネル絶縁膜（例えば、酸化シリコン）１５が形成される。
【０１０８】
トンネル絶縁膜１５上には、電荷授受層１６が形成される。電荷授受層１６は、電気的に浮遊状態の導電層（例えば、不純物を含んだポリシリコン層）から構成される。
【０１０９】
電荷授受層１６上には、ゲート間絶縁層１７を介して、制御ゲート層１８が形成される。電荷授受層１６と制御ゲート層１８は、容量結合されているため、制御ゲート層１８の電位が変動すると、電荷授受層１６の電位も変動する。
【０１１０】
電荷授受層１６及び制御ゲート層１８は、自己整合的に同時に加工されるため、制御ゲート層（ワード線）１８が延びる方向（ロウ方向）に垂直な方向（カラム方向）の側端部が互いに一致している。また、電荷授受層１６のロウ方向の側端部は、素子分離用絶縁材料１４上に存在している。
【０１１１】
素子領域において、電荷授受層１６の直下のシリコン基板１１の表面領域は、チャネル領域となっている。また、チャネル領域の両側には、Ｎ型拡散層（ソース領域又はドレイン領域）１９が形成される。
【０１１２】
セレクトトランジスタの構造は、メモリセルと同様に、スタックゲート構造を有している。しかし、セレクトトランジスタは、電荷授受層を有しておらず、例えば、上層ゲートと下層ゲートが互いに接続され、１つのゲート電極（セレクトゲート線）ＳＧ１，ＳＧ２として機能している。
【０１１３】
メモリセルの制御ゲート層（ワード線）１８及びセレクトゲート線ＳＧ１，ＳＧ２は、共に、ロウ方向に延びている。メモリセル上には、メモリセルを覆う層間絶縁膜（例えば、酸化シリコン）３１が形成される。層間絶縁膜３１には、ＮＡＮＤストリングのドレイン拡散層１９ｄに達するコンタクトホール（ビット線コンタクト）３０が形成される。
【０１１４】
コンタクトホール３０は、正方形ではなく、長方形になっている。本例では、コンタクトホール３０のカラム方向（ビット線３３が延びる方向）の幅Ｙｈが、コンタクトホール３０のロウ方向（ワード線１８が延びる方向）の幅Ｘｈよりも広くなっている。
【０１１５】
コンタクトホール３０は、ロウ方向に一列に並んでおり、そのピッチＸｐｉｔｃｈは、コンタクトホール３０のロウ方向の幅Ｘｈとコンタクトホール３０同士の間隔Ｘｂに等しくなっている。また、コンタクトホール３０のピッチＸｐｉｔｃｈは、当然に、素子領域と素子分離領域の繰り返しピッチ（ビット線３３のピッチ）Ｘｉ＋Ｘｅにも等しくなっている。
【０１１６】
コンタクトホール３０内には、導電材料から構成されるコンタクトプラグ３２が埋め込まれている。そして、層間絶縁膜３１上には、ビット線３３が形成される。ビット線３３は、コンタクトプラグ３２を介してメモリセルのドレイン拡散層１９ｄに電気的に接続される。
【０１１７】
ビット線３３は、カラム方向に延びている。つまり、制御ゲート層１８とビット線３３は、互いに垂直又は概ね垂直に交差するように配置される。制御ゲート層１８とビット線３３の交差点には、１つのメモリセルが配置される。
【０１１８】
ＮＡＮＤストリング内において、互いに隣接する２つのトランジスタ（メモリセル、セレクトトランジスタ）は、１つの拡散層１９を共有している。また、ＮＡＮＤストリング内の最もビット線３３側のドレイン拡散層１９ｄは、カラム方向の２つのＮＡＮＤストリングに共有化され、ロウ方向のＮＡＮＤストリングに対しては互いに独立している。ソース拡散層１９ｓは、ロウ方向に延び、共通ソース線となっている。従って、ソース拡散層１９ｓは、カラム方向の２つのＮＡＮＤストリングに共有化されると共に、ソース拡散層１９ｓに隣接するロウ方向の複数のＮＡＮＤストリングにも共有化される。
【０１１９】
また、ソース拡散層１９ｓが形成される領域には、素子分離用絶縁材料１４が形成されない。つまり、素子分離領域（素子分離絶縁材料）１４は、カラム方向に延びるように形成されるが、ソース拡散層１９ｓの部分で途切れている。また、１つのカラム内に存在するＮＡＮＤストリングのドレイン拡散層１９ｄは、ビット線３３により互いに電気的に接続される。
【０１２０】
図１１及び図１２は、図７乃至図１０のデバイスを実際に製造した場合におけるコンタクトホール（ビット線コンタクト）３０の形状を示している。
【０１２１】
即ち、メモリセルが微細化され、コンタクトホール（ビット線コンタクト）も微細化されてくると、コンタクトホールを長方形にレイアウトした場合であっても、マスクとなるレジスト膜の形状が長方形の角が丸くなった形（楕円に近い形）になり、これをマスクにしてエッチングにより形成するコンタクトホールの形状も長方形の角が丸くなった形になる場合がある。
【０１２２】
なお、本例は、単に、コンタクトホールの形状が、長方形だけでなく、長方形の角が丸くなった形になる場合もあることを説明するものである。
【０１２３】
本例のデバイスにおいても、コンタクトホール（ビット線コンタクト）３０のカラム方向（ビット線３３が延びる方向）の幅Ｙｈは、コンタクトホール３０のロウ方向（ワード線１８が延びる方向）の幅Ｘｈよりも広くなっている。従って、本例においても、上述の第１実施の形態で説明したと同様に、コンタクトホール３０を、長方形（又は長方形の角を丸くした形状）とすることで、ライン＆スペース形状の特徴、即ち、近接効果による加工マージンの向上を得ることができるようになる。
【０１２４】
つまり、コンタクトホール（ビット線コンタクト）３０は、ロウ方向（ワード線１８が延びる方向）に一列に配置されるため、コンタクトホール３０のロウ方向の幅Ｘｈを短くし、コンタクトホール３０のカラム方向の幅Ｙｈを、ロウ方向の幅Ｘｈよりも長くする。その結果、コンタクトホール３０のピッチＸｐｉｔｃｈを狭めることができ、同時に、素子領域の幅Ｘｅ及び素子分離領域の幅Ｘｉを、ライン＆スペースの最小加工寸法程度まで狭くすることができる。
【０１２５】
また、コンタクトホール３０のロウ方向の幅Ｘｈを短くしても、カラム方向の幅Ｙｈを長くすれば、従来の正方形のコンタクトホールに対して、コンタクト面積が小さくなるということもなく、コンタクト抵抗も低く抑えられる。
【０１２６】
また、本例の場合、メモリセルアレイがＮＡＮＤセル構造となっている。ＮＡＮＤセル構造では、１つのＮＡＮＤストリングに対して１つのコンタクトホール（ビット線コンタクト）３０が設けられ、かつ、１つのＮＡＮＤストリングは、カラム方向に直列接続された複数のメモリセルから構成される。つまり、ＮＡＮＤセル構造のメモリセルアレイは、ＮＯＲセル構造のメモリセルアレイに比べて、カラム方向に設けられるコンタクトホールの数を減らすことができる。
【０１２７】
本発明では、コンタクトホール３０のロウ方向の幅Ｘｈを狭くし、コンタクトホール３０のカラム方向の幅Ｙｈを広くするため、カラム方向に設けられるコンタクトホールの数が減るということは、コンタクトホール３０のカラム方向の幅Ｙｈを広げることによるメモリセルアレイの面積増加分が小さくなることを意味する。つまり、コンタクトホール３０のロウ方向の幅Ｘｈを狭めることによるメモリセルアレイの面積縮小の効果が顕著になる。
【０１２８】
このように、本発明をＮＡＮＤセル型不揮発性半導体記憶装置に適用する場合には、本発明の効果が顕著に現れる。なお、第１実施の形態に示すＮＯＲセル型であっても、面積縮小という効果が得られるが、さらに、メモリセルの配置や後述するプロセス上の工夫（セルフアラインコンタクト）を適用することにより、その効果を大きくすることができる。
【０１２９】
［第３実施の形態］
図１３乃至図１６は、本発明の第３実施の形態に関わるＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイを示している。図１３及び図１４は、メモリセルアレイの平面図であり、図１５は、図１３及び図１４のＸＶ−ＸＶ線に沿う断面図であり、図１６は、図１３及び図１４のＸＶＩ−ＸＶＩ線に沿う断面図である。
【０１３０】
なお、図面を分かり易くするため、図１３では、ビット線が形成される配線層を省略し、図１４の（ａ）では、ビット線が形成される配線層のみを示し、図１４の（ｂ）では、素子分離用絶縁材料（素子分離領域）１４とこれに挟まれる素子領域のみを示している。
【０１３１】
本例では、スタックゲート構造のメモリセルを用いて、メモリセルアレイを構成する場合について説明するが、本発明は、当然に、シングルゲート構造のメモリセルにも適用できることは言うまでもない。
【０１３２】
ＮＡＮＤセル型のメモリセルアレイは、複数のＮＡＮＤストリング（又はＮＡＮＤセルユニット）がビット線に接続される構造を有する。１つのＮＡＮＤストリングは、直列接続される複数のメモリセルと、その両端に１つずつ接続される２つのセレクトトランジスタにより構成される。
【０１３３】
以下、具体的なデバイス構造について説明する。
Ｐ型シリコン基板１１内には、Ｎウエル領域１２及びＰウエル領域１３が形成される。そして、メモリセル及びセレクトトランジスタは、Ｐ型ウエル領域１３内に形成される。但し、メモリセル及びセレクトトランジスタは、シリコン基板１１内に形成してもよい。また、シリコン基板１１には、素子分離のためのトレンチが形成され、そのトレンチ内に素子分離用絶縁材料（例えば、酸化シリコン）１４が埋め込まれる。
【０１３４】
本例では、ＳＴＩ構造を得るためのトレンチは、カラム方向に途切れることなく、直線状に形成される（図１４の（ｂ）を参照）。つまり、素子分離領域（素子分離用絶縁材料）１４は、メモリセルアレイ領域においては、完全に、ライン＆スペース形状となり、素子分離領域及び素子領域の加工制御及び寸法制御の精度を向上させることができる。
【０１３５】
これは、後述するように、シリコン基板１１上に、共通ソース線４３を設けたことによる効果であり、結果として、シリコン基板１１内のソース拡散層１９ｓは、ロウ方向のＮＡＮＤストリングに対して共有化されない（隣接するカラム方向の２つのＮＡＮＤストリングに対しては共有化されている。）。
【０１３６】
なお、上述の第２実施の形態（図７乃至図１２）では、シリコン基板１１内に、ロウ方向に延びる共通ソース線がＮ型拡散層１９ｓとして形成され、ロウ方向の複数のＮＡＮＤストリングに共有化されているため、この部分において、カラム方向に延びる素子分離領域は、途切れており、全体としては、メモリセルアレイ領域においては、複数の長方形の素子分離領域が規則的に配置された形となっている。
【０１３７】
素子分離用絶縁材料１４に挟まれた領域は、素子領域となる。素子領域におけるシリコン基板１１（Ｐウエル領域１３）上には、書き込み／消去時に微小なトンネル電流を流すことができるような薄いトンネル絶縁膜（例えば、酸化シリコン）１５が形成される。
【０１３８】
トンネル絶縁膜１５上には、電荷授受層１６が形成される。電荷授受層１６は、電気的に浮遊状態の導電層（例えば、不純物を含んだポリシリコン層）から構成される。
【０１３９】
電荷授受層１６上には、ゲート間絶縁層１７を介して、制御ゲート層１８が形成される。電荷授受層１６と制御ゲート層１８は、容量結合されているため、制御ゲート層１８の電位が変動すると、電荷授受層１６の電位も変動する。
【０１４０】
電荷授受層１６及び制御ゲート層１８は、自己整合的に同時に加工されるため、制御ゲート層（ワード線）１８が延びる方向（ロウ方向）に垂直な方向（カラム方向）の側端部が互いに一致している。また、電荷授受層１６のロウ方向の側端部は、素子分離用絶縁材料１４上に存在している。
【０１４１】
素子領域において、電荷授受層１６の直下のシリコン基板１１の表面領域は、チャネル領域となっている。また、チャネル領域の両側には、Ｎ型拡散層（ソース領域又はドレイン領域）１９が形成される。
【０１４２】
セレクトトランジスタの構造は、メモリセルと同様に、スタックゲート構造を有している。しかし、セレクトトランジスタは、電荷授受層を有しておらず、例えば、上層ゲートと下層ゲートが互いに接続され、１つのゲート電極（セレクトゲート線）ＳＧ１，ＳＧ２として機能している。
【０１４３】
メモリセルの制御ゲート層（ワード線）１８及びセレクトゲート線ＳＧ１，ＳＧ２は、共に、ロウ方向に延びている。メモリセル上には、メモリセルを覆う層間絶縁膜（例えば、酸化シリコン）３１が形成される。層間絶縁膜３１には、ＮＡＮＤストリングのドレイン拡散層１９ｄに達するコンタクトホール（ビット線コンタクト）３０が形成される。
【０１４４】
また、層間絶縁膜３１には、ＮＡＮＤストリングのソース拡散層１９ｓに達するコンタクトホール（ソース線コンタクト）４０が形成される。
【０１４５】
コンタクトホール３０，４０は、共に、正方形ではなく、長方形になっている。本例では、コンタクトホール３０，４０のカラム方向（ビット線３３が延びる方向）の幅Ｙｈが、コンタクトホール３０，４０のロウ方向（ワード線１８が延びる方向）の幅Ｘｈよりも広くなっている。
【０１４６】
コンタクトホール３０は、ロウ方向に一列に並んでおり、そのピッチＸｐｉｔｃｈは、コンタクトホール３０のロウ方向の幅Ｘｈとコンタクトホール３０同士の間隔Ｘｂに等しくなっている。同様に、コンタクトホール４０は、ロウ方向に一列に並んでおり、そのピッチＸｐｉｔｃｈは、コンタクトホール４０のロウ方向の幅Ｘｈとコンタクトホール４０同士の間隔Ｘｂに等しくなっている。
【０１４７】
また、コンタクトホール３０，４０のピッチＸｐｉｔｃｈは、当然に、素子領域と素子分離領域の繰り返しピッチ（ビット線３３のピッチ）Ｘｉ＋Ｘｅにも等しくなっている。コンタクトホール３０，４０の位置とソース／ドレイン拡散層１９ｓ、１９ｄの位置を対応付けるためである。
【０１４８】
コンタクトホール３０の大きさとコンタクトホール４０の大きさは、加工制御性や信頼性を考慮すれば、互いに等しくなるように設定するのがよい。しかし、コンタクトホールの形状が長方形であれば、本発明の効果が得られるため、両者の大きさは、互いに異なっていてもよいことは言うまでもない。
【０１４９】
コンタクトホール３０内には、導電材料から構成されるコンタクトプラグ３２が埋め込まれている。同様に、コンタクトホール４０内には、導電材料から構成されるコンタクトプラグ４２が埋め込まれている。そして、層間絶縁膜３１上には、ＮＡＮＤストリングのソース拡散層１９ｓに電気的に接続される共通ソース線４３が形成される。
【０１５０】
なお、共通ソース線４３は、例えば、高融点金属（タングステンなど）、不純物を含んだポリシリコンや、これらをスタックした構造を有するものなどから構成される。
【０１５１】
また、層間絶縁膜３１上には、共通ソース線４３を覆う層間絶縁膜（例えば、酸化シリコン）４１が形成される。層間絶縁膜４１には、コンタクトプラグ３２に達するコンタクトホール４４が形成される。
【０１５２】
コンタクトホール４４についても、コンタクトホール３０と同様に、長方形になっている。即ち、コンタクトホール４４のカラム方向（ビット線３３が延びる方向）の幅が、コンタクトホール４４のロウ方向（ワード線１８が延びる方向）の幅よりも広くなっている。
【０１５３】
コンタクトホール４４は、メモリセル上に形成されるため、コンタクトホール４４のカラム方向の幅については、特に、制限がない。従って、コンタクトホールの長辺（カラム方向の幅）を、コンタクトホール３０のカラム方向の幅Ｙｈよりも長くして、さらに細長いコンタクトホールとしてもよい。また、当然に、コンタクトホール４４の大きさとコンタクトホール３０の大きさを同じに設定してもよい。
【０１５４】
コンタクトホール４４も、コンタクトホール３０と同様に、ロウ方向に一列に並んでいるため、そのピッチは、コンタクトホール３０のピッチＸｐｉｔｃｈに等しくなる。つまり、コンタクトホール４４のロウ方向の幅及びコンタクトホール４４同士の間隔は、コンタクトホール３０のロウ方向の幅Ｘｈ及びコンタクトホール３０同士の間隔Ｘｂに等しくなる。
【０１５５】
コンタクトホール４４内には、導電材料から構成されるコンタクトプラグ４５が埋め込まれている。そして、層間絶縁膜４１上には、ビット線３３が形成される。ビット線３３は、コンタクトプラグ３２，４５を介してメモリセルのドレイン拡散層１９ｄに電気的に接続される。
【０１５６】
なお、本例では、ドレイン拡散層１９ｄ上におけるコンタクトホール３０とコンタクトホール４４を、それぞれ異なる工程により別々に形成したが、これに代えて、同じ工程により同時に両コンタクトホールを１つのコンタクトホールとして形成してもよい。この場合、当然に、両コンタクトホール３０，４４の大きさは、同じになり、かつ、コンタクトプラグ３２，４５も、同時に形成され、１つのコンタクトプラグとして一体化される。
【０１５７】
図１７及び図１８は、図１３乃至図１６のデバイスを実際に製造した場合におけるコンタクトホール（ビット線コンタクト）３０，４０の形状を示している。
【０１５８】
即ち、メモリセルが微細化され、コンタクトホール（ビット線コンタクト）３０及びコンタクトホール（ソース線コンタクト）４０も微細化されてくると、コンタクトホール３０，４０を長方形にレイアウトした場合であっても、マスクとなるレジスト膜の形状が長方形の角が丸くなった形（楕円に近い形）になり、これをマスクにしてエッチングにより形成するコンタクトホール３０，４０の形状も長方形の角が丸くなった形になる場合がある。
【０１５９】
なお、本例は、単に、コンタクトホール３０，４０の形状が、長方形だけでなく、長方形の角が丸くなった形になる場合もあることを説明するものである。
【０１６０】
本例のデバイスにおいても、コンタクトホール３０，４０のカラム方向（ビット線３３が延びる方向）の幅Ｙｈは、コンタクトホール３０，４０のロウ方向（ワード線１８が延びる方向）の幅Ｘｈよりも広くなっている。従って、本例においても、上述の第１及び第２実施の形態で説明したと同様に、コンタクトホール３０，４０を、長方形（又は長方形の角を丸くした形状）とすることで、ライン＆スペース形状の特徴、即ち、近接効果による加工マージンの向上を得ることができるようになる。
【０１６１】
つまり、コンタクトホール３０，４０は、ロウ方向（ワード線１８が延びる方向）に一列に配置されるため、コンタクトホール３０，４０のロウ方向の幅Ｘｈを短くし、コンタクトホール３０，４０のカラム方向の幅Ｙｈを、ロウ方向の幅Ｘｈよりも長くする。その結果、コンタクトホール３０，４０のピッチＸｐｉｔｃｈを狭めることができ、同時に、素子領域の幅Ｘｅ及び素子分離領域の幅Ｘｉを、ライン＆スペースの最小加工寸法程度まで狭くすることができる。
【０１６２】
また、コンタクトホール３０，４０のロウ方向の幅Ｘｈを短くしても、カラム方向の幅Ｙｈを長くすれば、従来の正方形のコンタクトホールに対して、コンタクト面積が小さくなるということもなく、コンタクト抵抗も低く抑えられる。
【０１６３】
また、本例の場合、メモリセルアレイがＮＡＮＤセル構造となっている。ＮＡＮＤセル構造では、１つのＮＡＮＤストリングに対して、１つのコンタクトホール（ビット線コンタクト）３０と１つのコンタクトホール（ソース線コンタクト）４０が設けられる。つまり、ＮＡＮＤセル構造のメモリセルアレイは、ＮＯＲセル構造のメモリセルアレイに比べて、カラム方向に設けられるコンタクトホールの数を減らすことができる。
【０１６４】
本発明では、コンタクトホール３０，４０のロウ方向の幅Ｘｈを狭くし、コンタクトホール３０，４０のカラム方向の幅Ｙｈを広くするため、カラム方向に設けられるコンタクトホールの数が減るということは、コンタクトホール３０，４０のカラム方向の幅Ｙｈを広げることによるメモリセルアレイの面積増加分が小さくなることを意味する。つまり、コンタクトホール３０，４０のロウ方向の幅Ｘｈを狭めることによるメモリセルアレイの面積縮小の効果が顕著になる。
【０１６５】
さらに、本発明では、シリコン基板１１内に共通ソース線を設けることなく、シリコン基板１１上に、金属（高融点金属を含む）又はポリシリコンから構成される共通ソース線４３を設けている。従って、シリコン基板１１内のメモリセルアレイ領域では、素子分離領域（素子分離用絶縁材料）１４を、完全に、ライン＆スペース形状とすることができ、寸法制御や加工制御の精度を向上させることができる。また、共通ソース線の低抵抗化を図ることもできる。
【０１６６】
［第４実施の形態］
図１９乃至図２４は、本発明の第４実施の形態に関わるＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイを示している。図１９及び図２０は、メモリセルアレイの平面図であり、図２１は、図１９及び図２０のＸＸＩ−ＸＸＩ線に沿う断面図であり、図２２は、図１９及び図２０のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。
【０１６７】
なお、図面を分かり易くするため、図１９では、ビット線が形成される配線層を省略し、図２０では、ビット線が形成される配線層のみを示している。つまり、図２０のビット線は、図１９のデバイス上に形成される。
【０１６８】
本例のデバイスは、上述の第３実施の形態（図１３乃至図１８）のデバイスと比較すると、メモリセル及びセレクトトランジスタの構造が異なっており、その他の点においては、全く同じになっている。即ち、本例では、メモリセル及びセレクトトランジスタを、シングルゲート型ＭＯＳトランジスタから構成するようにしている。
【０１６９】
以下、具体的なデバイス構造について説明する。
Ｐ型シリコン基板１１内には、Ｎウエル領域１２及びＰウエル領域１３が形成される。そして、メモリセル及びセレクトトランジスタは、Ｐ型ウエル領域１３内に形成される。また、シリコン基板１１には、素子分離のためのトレンチが形成され、そのトレンチ内に素子分離用絶縁材料（例えば、酸化シリコン）１４が埋め込まれる。
【０１７０】
ＳＴＩ構造を得るためのトレンチは、カラム方向に途切れることなく、直線状に形成される（図１４の（ｂ）を参照）。つまり、素子分離領域（素子分離用絶縁材料）１４は、メモリセルアレイ領域においては、完全に、ライン＆スペース形状となっている。従って、素子分離領域及び素子領域の加工制御及び寸法制御の精度を向上させることができる。
【０１７１】
素子分離用絶縁材料１４に挟まれた領域は、素子領域となる。素子領域におけるシリコン基板１１（Ｐウエル領域１３）上には、書き込み／消去時に微小なトンネル電流を流すことができるような薄いトンネル絶縁膜（例えば、酸化シリコン）１５が形成される。トンネル絶縁膜１５の厚さは、例えば、数ｎｍ程度に設定される。
【０１７２】
トンネル絶縁膜１５上には、電荷保持用絶縁膜５１が形成される。電荷保持用絶縁膜５１は、例えば、数十ｎｍ程度の窒化シリコンから構成される。トンネル絶縁膜１５と電荷保持用絶縁膜５１の界面には、電荷トラップ準位が形成され、この電荷トラップ準位にトラップされた電荷の量によりメモリセルの状態が決定される。
【０１７３】
電荷保持用絶縁膜５１上には、制御ゲート層（ワード線）５２及びセレクトゲート線ＳＧ１，ＳＧ２が形成される。素子領域において、制御ゲート層５２の直下のシリコン基板１１の表面領域は、チャネル領域となっている。また、このチャネル領域の両側には、Ｎ型拡散層（ソース領域又はドレイン領域）１９が形成される。セレクトゲート線ＳＧ１，ＳＧ２の直下のシリコン基板１１の表面領域も、チャネル領域となっている。また、このチャネル領域の両側には、Ｎ型拡散層１９，１９ｓ，１９ｄが形成される。
【０１７４】
メモリセルの制御ゲート層（ワード線）１８及びセレクトゲート線ＳＧ１，ＳＧ２は、共に、ロウ方向に延びている。メモリセル上には、メモリセルを覆う層間絶縁膜（例えば、酸化シリコン）３１が形成される。層間絶縁膜３１には、ＮＡＮＤストリングのドレイン拡散層１９ｄに達するコンタクトホール（ビット線コンタクト）３０が形成される。
【０１７５】
また、層間絶縁膜３１には、ＮＡＮＤストリングのソース拡散層１９ｓに達するコンタクトホール（ソース線コンタクト）４０が形成される。
【０１７６】
コンタクトホール３０，４０は、共に、正方形ではなく、長方形になっている。本例では、コンタクトホール３０，４０のカラム方向（ビット線３３が延びる方向）の幅Ｙｈが、コンタクトホール３０，４０のロウ方向（ワード線１８が延びる方向）の幅Ｘｈよりも広くなっている。
【０１７７】
コンタクトホール３０は、ロウ方向に一列に並んでおり、そのピッチＸｐｉｔｃｈは、コンタクトホール３０のロウ方向の幅Ｘｈとコンタクトホール３０同士の間隔Ｘｂに等しくなっている。同様に、コンタクトホール４０は、ロウ方向に一列に並んでおり、そのピッチＸｐｉｔｃｈは、コンタクトホール４０のロウ方向の幅Ｘｈとコンタクトホール４０同士の間隔Ｘｂに等しくなっている。
【０１７８】
また、コンタクトホール３０，４０のピッチＸｐｉｔｃｈは、当然に、素子領域と素子分離領域の繰り返しピッチ（ビット線３３のピッチ）Ｘｉ＋Ｘｅにも等しくなっている。コンタクトホール３０，４０の位置とソース／ドレイン拡散層１９ｓ、１９ｄの位置を対応付けるためである。
【０１７９】
コンタクトホール３０の大きさとコンタクトホール４０の大きさは、加工制御性や信頼性を考慮すれば、互いに等しくなるように設定するのがよい。しかし、コンタクトホールの形状が長方形であれば、本発明の効果が得られるため、両者の大きさは、互いに異なっていてもよいことは言うまでもない。
【０１８０】
コンタクトホール３０内には、導電材料から構成されるコンタクトプラグ３２が埋め込まれている。同様に、コンタクトホール４０内には、導電材料から構成されるコンタクトプラグ４２が埋め込まれている。そして、層間絶縁膜３１上には、ＮＡＮＤストリングのソース拡散層１９ｓに電気的に接続される共通ソース線４３が形成される。
【０１８１】
また、層間絶縁膜３１上には、共通ソース線４３を覆う層間絶縁膜（例えば、酸化シリコン）４１が形成される。層間絶縁膜４１には、コンタクトプラグ３２に達するコンタクトホール４４が形成される。
【０１８２】
コンタクトホール４４についても、コンタクトホール３０と同様に、長方形になっている。即ち、コンタクトホール４４のカラム方向（ビット線３３が延びる方向）の幅が、コンタクトホール４４のロウ方向（ワード線１８が延びる方向）の幅よりも広くなっている。
【０１８３】
コンタクトホール４４は、メモリセル上に形成されるため、コンタクトホール４４のカラム方向の幅については、特に、制限がない。従って、コンタクトホールの長辺（カラム方向の幅）を、コンタクトホール３０のカラム方向の幅Ｙｈよりも長くして、さらに細長いコンタクトホールとしてもよい。また、当然に、コンタクトホール４４の大きさとコンタクトホール３０の大きさを同じに設定してもよい。
【０１８４】
コンタクトホール４４も、コンタクトホール３０と同様に、ロウ方向に一列に並んでいるため、そのピッチは、コンタクトホール３０のピッチＸｐｉｔｃｈに等しくなる。つまり、コンタクトホール４４のロウ方向の幅及びコンタクトホール４４同士の間隔は、コンタクトホール３０のロウ方向の幅Ｘｈ及びコンタクトホール３０同士の間隔Ｘｂに等しくなる。
【０１８５】
コンタクトホール４４内には、導電材料から構成されるコンタクトプラグ４５が埋め込まれている。そして、層間絶縁膜４１上には、ビット線３３が形成される。ビット線３３は、コンタクトプラグ３２，４５を介してメモリセルのドレイン拡散層１９ｄに電気的に接続される。
【０１８６】
なお、本例においても、ドレイン拡散層１９ｄ上におけるコンタクトホール３０とコンタクトホール４４を、それぞれ異なる工程により別々に形成したが、これに代えて、同じ工程により同時に両コンタクトホールを１つのコンタクトホールとして形成してもよい。この場合、当然に、両コンタクトホール３０，４４の大きさは、同じになり、かつ、コンタクトプラグ３２，４５も、同時に形成され、１つのコンタクトプラグとして一体化される。
【０１８７】
図２３及び図２４は、図１９乃至図２２のデバイスを実際に製造した場合におけるコンタクトホール（ビット線コンタクト）３０，４０の形状を示している。
【０１８８】
即ち、メモリセルが微細化され、コンタクトホール（ビット線コンタクト）３０及びコンタクトホール（ソース線コンタクト）４０も微細化されてくると、コンタクトホール３０，４０を長方形にレイアウトした場合であっても、マスクとなるレジスト膜の形状が長方形の角が丸くなった形（楕円に近い形）になり、これをマスクにしてエッチングにより形成するコンタクトホール３０，４０の形状も長方形の角が丸くなった形になる場合がある。
【０１８９】
なお、本例は、単に、コンタクトホール３０，４０の形状が、長方形だけでなく、長方形の角が丸くなった形になる場合もあることを説明するものである。
【０１９０】
上述のように、本例のデバイスは、第３実施の形態におけるデバイスと比べると、メモリセル及びセレクトトランジスタの構造のみが異なっているものである。従って、本例のデバイスにおいても、当然に、上述の第３実施の形態のデバイスと同様の効果を得ることができる。
【０１９１】
［第５実施の形態］
図２５乃至図３０は、本発明の第５実施の形態に関わるＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイを示している。図２５及び図２６は、メモリセルアレイの平面図であり、図２７は、図２５及び図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図であり、図２８は、図２５及び図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。
【０１９２】
なお、図面を分かり易くするため、図２５では、ビット線が形成される配線層を省略し、図２６では、ビット線が形成される配線層のみを示している。つまり、図２６のビット線は、図２５のデバイス上に形成される。
【０１９３】
本例のデバイスは、上述の第３実施の形態（図１３乃至図１８）のデバイスと比較すると、コンタクトホール３０，４０の製造工程において、コンタクトホール３０，４０のカラム方向の位置をセルフアラインにより決定するいわゆるセルフアラインコンタクト技術を適用した点に特徴を有している。
【０１９４】
以下、具体的なデバイス構造について説明する。
Ｐ型シリコン基板１１内には、Ｎウエル領域１２及びＰウエル領域１３が形成される。そして、メモリセル及びセレクトトランジスタは、Ｐ型ウエル領域１３内に形成される。また、シリコン基板１１には、素子分離のためのトレンチが形成され、そのトレンチ内に素子分離用絶縁材料（例えば、酸化シリコン）１４が埋め込まれる。
【０１９５】
本例では、ＳＴＩ構造を得るためのトレンチは、カラム方向に途切れることなく、直線状に形成される（図１４の（ｂ）を参照）。つまり、素子分離領域（素子分離用絶縁材料）１４は、メモリセルアレイ領域においては、完全に、ライン＆スペース形状となり、素子分離領域及び素子領域の加工制御及び寸法制御の精度を向上させることができる。
【０１９６】
素子分離用絶縁材料１４に挟まれた領域は、素子領域となる。素子領域におけるシリコン基板１１（Ｐウエル領域１３）上には、書き込み／消去時に微小なトンネル電流を流すことができるような薄いトンネル絶縁膜（例えば、酸化シリコン）１５が形成される。
【０１９７】
トンネル絶縁膜１５上には、電荷授受層１６が形成される。電荷授受層１６は、電気的に浮遊状態の導電層（例えば、不純物を含んだポリシリコン層）から構成される。
【０１９８】
電荷授受層１６上には、ゲート間絶縁層１７を介して、制御ゲート層１８が形成される。電荷授受層１６と制御ゲート層１８は、容量結合されているため、制御ゲート層１８の電位が変動すると、電荷授受層１６の電位も変動する。
【０１９９】
電荷授受層１６及び制御ゲート層１８は、自己整合的に同時に加工されるため、制御ゲート層（ワード線）１８が延びる方向（ロウ方向）に垂直な方向（カラム方向）の側端部が互いに一致している。また、電荷授受層１６のロウ方向の側端部は、素子分離用絶縁材料１４上に存在している。
【０２００】
素子領域において、電荷授受層１６の直下のシリコン基板１１の表面領域は、チャネル領域となっている。また、チャネル領域の両側には、Ｎ型拡散層（ソース領域又はドレイン領域）１９が形成される。
【０２０１】
セレクトトランジスタの構造は、メモリセルと同様に、スタックゲート構造を有している。しかし、セレクトトランジスタは、電荷授受層を有しておらず、例えば、上層ゲートと下層ゲートが互いに接続され、１つのゲート電極（セレクトゲート線）ＳＧ１，ＳＧ２として機能している。
【０２０２】
メモリセルの電荷授受層１６及び制御ゲート層（ワード線）１８並びにセレクトゲート線ＳＧ１，ＳＧ２は、層間絶縁膜（例えば、酸化シリコン）３１に対してエッチング選択性を有する材料から構成される絶縁膜（例えば、窒化シリコン）６０により覆われている。
【０２０３】
また、絶縁膜６０上には、メモリセルを完全に覆う層間絶縁膜（例えば、酸化シリコン）３１が形成される。そして、層間絶縁膜３１には、ＮＡＮＤストリングのドレイン拡散層１９ｄに達するコンタクトホール（ビット線コンタクト）３０が形成される。また、層間絶縁膜３１には、ＮＡＮＤストリングのソース拡散層１９ｓに達するコンタクトホール（ソース線コンタクト）４０が形成される。
【０２０４】
コンタクトホール３０，４０は、共に、正方形ではなく、長方形になっている。本例では、コンタクトホール３０，４０のカラム方向（ビット線３３が延びる方向）の幅Ｙｈ１が、コンタクトホール３０，４０のロウ方向（ワード線１８が延びる方向）の幅Ｘｈよりも広くなっている。
【０２０５】
コンタクトホール３０は、ロウ方向に一列に並んでおり、そのピッチＸｐｉｔｃｈは、コンタクトホール３０のロウ方向の幅Ｘｈとコンタクトホール３０同士の間隔Ｘｂに等しくなっている。同様に、コンタクトホール４０は、ロウ方向に一列に並んでおり、そのピッチＸｐｉｔｃｈは、コンタクトホール４０のロウ方向の幅Ｘｈとコンタクトホール４０同士の間隔Ｘｂに等しくなっている。
【０２０６】
また、コンタクトホール３０，４０のピッチＸｐｉｔｃｈは、当然に、素子領域と素子分離領域の繰り返しピッチ（ビット線３３のピッチ）Ｘｉ＋Ｘｅにも等しくなっている。コンタクトホール３０，４０の位置とソース／ドレイン拡散層１９ｓ、１９ｄの位置を対応付けるためである。
【０２０７】
コンタクトホール３０の大きさとコンタクトホール４０の大きさは、加工制御性や信頼性を考慮すれば、互いに等しくなるように設定するのがよい。しかし、コンタクトホールの形状が長方形であれば、本発明の効果が得られるため、両者の大きさは、互いに異なっていてもよいことは言うまでもない。
【０２０８】
また、本例において重要な点は、コンタクトホール３０，４０のカラム方向の幅は、Ｙｈ１に設定されるが、セルフアラインコンタクト技術を採用しているため、コンタクトホール３０，４０の底部のカラム方向の幅Ｙｈ２は、Ｙｈ１よりも狭くなっている点にある（Ｙｈ１は、Ｘｈよりも大きいことが必要であるが、Ｙｈ２は、Ｘｈよりも大きくても、小さくても、又は等しくてもよい。）。
【０２０９】
つまり、本例によれば、Ｙｈ１をＸｈよりも十分に大きくすることにより、露光時の近接効果によるコンタクトホール３０，４０の寸法制御及び加工制御の精度を向上させると共に、ロウ方向のコンタクトホール３０，４０のピッチＸｐｉｔｃｈを狭くして、メモリセルアレイのロウ方向のサイズの縮小化に貢献することができる。
【０２１０】
さらに、本例では、セルフアラインコンタクト技術を採用しているため、コンタクトホール３０，４０の底部におけるカラム方向の幅Ｙｈ２は、Ｙｈ１よりも小さくなる。従って、ソース側のセレクトゲート線ＳＧ１同士の間隔を狭めることができ、メモリセルアレイのカラム方向のサイズの縮小化にも貢献することができる。
【０２１１】
なお、このようなセルフアラインコンタクト技術は、上述の第１、第２及び第４実施の形態のデバイスにも適用できることは言うまでもない。
【０２１２】
コンタクトホール３０内には、導電材料から構成されるコンタクトプラグ３２が埋め込まれている。同様に、コンタクトホール４０内には、導電材料から構成されるコンタクトプラグ４２が埋め込まれている。そして、層間絶縁膜３１上には、ＮＡＮＤストリングのソース拡散層１９ｓに電気的に接続される共通ソース線４３が形成される。
【０２１３】
なお、共通ソース線４３は、例えば、高融点金属（タングステンなど）、不純物を含んだポリシリコンや、これらをスタックした構造を有するものなどから構成される。
【０２１４】
また、層間絶縁膜３１上には、共通ソース線４３を覆う層間絶縁膜（例えば、酸化シリコン）４１が形成される。層間絶縁膜４１には、コンタクトプラグ３２に達するコンタクトホール４４が形成される。
【０２１５】
コンタクトホール４４についても、コンタクトホール３０と同様に、長方形になっている。即ち、コンタクトホール４４のカラム方向（ビット線３３が延びる方向）の幅が、コンタクトホール４４のロウ方向（ワード線１８が延びる方向）の幅よりも広くなっている。
【０２１６】
なお、コンタクトホール４４に関しては、メモリセル上に形成されるため、コンタクトホール４４のカラム方向の幅については、特に、制限がないことは、上述の第３及び第４実施の形態と同じである。
【０２１７】
コンタクトホール４４内には、導電材料から構成されるコンタクトプラグ４５が埋め込まれている。そして、層間絶縁膜４１上には、ビット線３３が形成される。ビット線３３は、コンタクトプラグ３２，４５を介してメモリセルのドレイン拡散層１９ｄに電気的に接続される。
【０２１８】
なお、本例では、ドレイン拡散層１９ｄ上におけるコンタクトホール３０とコンタクトホール４４を、それぞれ異なる工程により別々に形成したが、これに代えて、同じ工程により同時に両コンタクトホールを１つのコンタクトホールとして形成してもよい。この場合、当然に、両コンタクトホール３０，４４の大きさは、同じになり、かつ、コンタクトプラグ３２，４５も、同時に形成され、１つのコンタクトプラグとして一体化される。
【０２１９】
図２９及び図３０は、図２５乃至図２８のデバイスを実際に製造した場合におけるコンタクトホール（ビット線コンタクト）３０，４０の形状を示している。
【０２２０】
即ち、メモリセルが微細化され、コンタクトホール（ビット線コンタクト）３０及びコンタクトホール（ソース線コンタクト）４０も微細化されてくると、コンタクトホール３０，４０を長方形にレイアウトした場合であっても、マスクとなるレジスト膜の形状が長方形の角が丸くなった形（楕円に近い形）になり、これをマスクにしてエッチングにより形成するコンタクトホール３０，４０の形状も長方形の角が丸くなった形になる場合がある。
【０２２１】
なお、本例は、単に、コンタクトホール３０，４０の形状が、長方形だけでなく、長方形の角が丸くなった形になる場合もあることを説明するものである。
【０２２２】
本例のデバイスにおいても、上述した第１乃至第４の実施の形態のデバイスと同様の効果を得ることができる。
【０２２３】
さらに、本例では、セルフアラインコンタクト技術を採用しているため、コンタクトホール３０，４０の底部のカラム方向の幅Ｙｈ２は、コンタクトホール３０，４０の上部のカラム方向の幅Ｙｈ１よりも狭くなっている。
【０２２４】
つまり、本例によれば、Ｙｈ１をＸｈよりも十分に大きくすることにより、露光時の近接効果によるコンタクトホール３０，４０の寸法制御及び加工制御の精度を向上させると共に、ロウ方向のコンタクトホール３０，４０のピッチＸｐｉｔｃｈを狭くして、メモリセルアレイのロウ方向のサイズの縮小化に貢献することができる。
【０２２５】
また、本例では、コンタクトホール３０，４０の底部におけるカラム方向の幅Ｙｈ２が、コンタクトホール３０，４０の上部のカラム方向の幅Ｙｈ１よりも小さい。このため、ソース側のセレクトゲート線ＳＧ１同士の間隔を狭めることができ、メモリセルアレイのカラム方向のサイズの縮小化にも貢献できる。
【０２２６】
［ＸｈとＹｈの関係について］
以上、本発明を、第１乃至第５実施の形態に基づいて説明した。本発明によれば、コンタクトホールを長方形（長方形の角を丸くした形状を含む。以下、同じ。）にすることで（Ｘｈ＜Ｙｈ）、その短辺Ｘｈを、正方形の場合に開けることができるコンタクトホールの一辺の長さよりも、短くすることが可能である。
【０２２７】
例えば、同一の露光技術を用いると仮定すると、実験的には、ライン＆スペース形状（単純繰り返しパターン）における最小露光寸法が０．２μｍの場合、正方形のコンタクトホールの最小露光寸法は、０．３μｍとなる。
【０２２８】
従って、正方形の場合に開口可能な最小のホールサイズが０．３μｍであっても、長方形（極限的には、ラインパターン）にすれば、開口可能な短辺のサイズは、最大で、０．２μｍ（正方形のホールサイズの約６６％）まで狭めることができる。
【０２２９】
同様に、同一の露光技術を用いると仮定すると、実験的には、ライン＆スペース形状（単純繰り返しパターン）における最小露光寸法が０．１３μｍの場合、正方形のコンタクトホールの最小露光寸法は、０．２μｍとなる。
【０２３０】
従って、正方形の場合に開口可能な最小のホールサイズが０．２μｍであっても、長方形（極限的には、ラインパターン）にすれば、開口可能な短辺のサイズは、最大で、０．１３μｍ（正方形のホールサイズの約６６％）まで狭めることができる。
【０２３１】
このように、本発明によれば、コンタクトホールを長方形にすることで、その短辺Ｘｈを、最大で、正方形の場合に開口可能な最小のホールサイズの約６６％（約２／３）に狭めることができる。これに伴い、コンタクトホールのピッチ、即ち、素子領域と素子分離領域の繰り返しパターンのピッチ（周期）も狭めることができるため、メモリセルアレイ領域の大幅な面積縮小を達成できる。
【０２３２】
つまり、ロウ方向（ワード線が延びる方向）について考えると、メモリセルアレイ領域の面積縮小の効果は、正方形のコンタクトホールの一辺の長さを約６６％（約２／３倍）に縮めて、コンタクトホールの形状を、カラム方向（ビット線が延びる方向）に長い長方形にしたとき（コンタクトホールのカラム方向の一辺の長さは変えないものとする）、即ち、Ｙｈが、Ｘｈの約１．５倍（約３／２倍）になったときに最大となる。
【０２３３】
しかしながら、仮に、長方形のコンタクトホールの短辺Ｘｈを、正方形の場合に開口可能な最小のホールサイズの約６６％（約２／３倍）に狭めた場合に、その長辺Ｙｈを、正方形の場合に開口可能な最小のホールサイズのまま（固定値）とすると、長方形の場合のコンタクト面積が、正方形の場合に比べて、約６６％だけ減ることになり、結果として、長方形の場合のコンタクト抵抗が、正方形の場合のコンタクト抵抗の約１．５倍（約３／２倍）に増加する。
【０２３４】
そこで、短辺Ｘｈが最小の値（ライン＆スペース形状の最小露光寸法）になった後は、長辺Ｙｈを、正方形の場合に開口可能な最小のホールサイズよりも大きくしていけば、コンタクト抵抗の増加を抑えることが可能である。
【０２３５】
例えば、正方形のコンタクトホールのロウ方向（Ｘ方向）のサイズのみを約６６％（約２／３倍）に縮めると、コンタクト面積も、約６６％（約２／３倍）に減少するため、コンタクト抵抗は、約３／２倍に上昇する。
【０２３６】
従って、正方形のコンタクトホールと同じコンタクト抵抗を維持するためには、コンタクトホールのカラム方向（Ｙ方向）のサイズを約３／２倍に広げる必要がある。この時、Ｙｈは、Ｘｈの約２．２５倍（｛３／２｝／｛２／３｝＝｛９／４｝倍）になる。
【０２３７】
また、製造時の加工のばらつきのため、Ｙｈを、Ｘｈの２．２５倍に完全に一致させることは難しい。そこで、このような製造時の加工のばらつきを考慮すると、Ｙｈが、Ｘｈの２倍以上、２．５倍以下のとき、コンタクト抵抗の増加なく、面積縮小の効果を最大限に発揮できることになる。
【０２３８】
ところで、コンタクトホールのカラム方向のサイズＹｈは、無限に大きくすることはできない（Ｙｈが無限大になると、完全なライン＆スペースとなる。）。現実的には（セルフアラインコンタクトも考慮）、Ｙｈの最大値は、ライン＆スペースの最小加工寸法（例えば、ワード線の幅に等しい）の３倍程度となると考えられる。
【０２３９】
ここで、Ｘｈが、ライン＆スペースの最小加工寸法に設定されていると仮定すると（例えば、素子領域の幅及び素子分離領域の幅も、この最小加工寸法に設定される）、Ｙｈの最大値は、Ｘｈの３倍となる。
【０２４０】
以上をまとめると、Ｙｈは、Ｘｈの１．５倍以上、３倍以下が現実的な範囲であり、かつ、Ｙｈが、Ｘｈの２倍以上、２．５倍以下のときに、コンタクト抵抗の増加なく、面積縮小の効果を最大限に発揮できることになる。
但し、カラム方向のチップサイズを無視し、かつ、チップレイアウト上、可能ならば、Ｙｈが、Ｘｈの３倍を超えても全く構わない。
【０２４１】
［その他］
本発明は、上述したようなＮＯＲセル型及びＮＡＮＤセル型の不揮発性半導体記憶装置のみならず、特に、ビット線のピッチ（周期）又は素子領域と素子分離領域の繰り返しピッチ（周期）が０．５μｍ以下の不揮発性半導体記憶装置に適用する場合に効果が大きい。
【０２４２】
また、本発明は、ビット線のピッチ（又は素子領域と素子分離領域の繰り返しピッチ）と同じピッチで、コンタクトホール（ビット線コンタクト又はソース線コンタクト）を一列に並べるような不揮発性半導体記憶装置全般に適用可能である。
【０２４３】
また、本発明は、上述の実施の形態に示すように、コンタクトホールのロウ方向のサイズＸｈと素子領域のロウ方向のサイズＸｅが等しく、コンタクトホール同士の間隔Ｘｂと素子分離領域のロウ方向のサイズＸｉが等しい場合のみならず、図３１及び図３２に示すように、コンタクトホールのロウ方向のサイズＸｈが素子領域のロウ方向のサイズＸｅよりも大きく、コンタクトホール同士の間隔Ｘｂが素子分離領域のロウ方向のサイズＸｉよりも小さい場合にも適用できる。
【０２４４】
また、本発明は、コンタクトホールのロウ方向のサイズＸｈが素子領域のロウ方向のサイズＸｅよりも小さく、コンタクトホール同士の間隔Ｘｂが素子分離領域のロウ方向のサイズＸｉよりも大きい場合にも適用できる。
本発明は、その要旨を逸脱しない範囲で、種々の変形が可能である。
【０２４５】
【発明の効果】
以上、説明したように、本発明によれば、コンタクトホールを一定のピッチ（周期）で、一方向に、一列に並べる必要がある不揮発性半導体記憶装置において、そのコンタクトホールの形状を長方形又は長方形の角を丸くした形状とし、かつ、そのコンタクトホールの一方向（ロウ方向）の幅を、当該一方向に直交する方向（カラム方向）の幅よりも狭くしている。
【０２４６】
この場合、コンタクトホールの一方向の幅（短辺）は、正方形のコンタクトホールの最小加工寸法よりも狭くでき、最大で、ライン＆スペースの最小加工寸法まで狭めることが可能になる。これにより、コンタクトホールの寸法制御及び加工制御の精度を維持しつつ、当該一方向におけるコンタクトホールのピッチを狭め、素子領域の縮小化、チップ面積の縮小化に貢献することができる。
【０２４７】
また、コンタクトホールの当該一方向に直交する方向の幅に関しては、特に、セルフアラインコンタクト技術を採用することにより、当該一方向に直交する方向の幅を大きくしても、コンタクトホールの寸法制御及び加工制御の精度を維持しつつ、当該一方向に直交する方向における素子領域の縮小化、チップ面積の縮小化を達成することができる。
【０２４８】
さらに、コンタクトホールの当該一方向に直交する方向の幅を、コンタクトホールの当該一方向の幅の１．５倍以上にすれば、面積縮小の効果に伴うコンタクト抵抗の増加という現象に対しても、上記面積縮小の効果を維持しつつ、コンタクト面積の増大により、コンタクト抵抗を低下させる、という対応策を講じることができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わるＮＯＲセル型不揮発性半導体記憶装置のメモリセルアレイを示す平面図。
【図２】図１のデバイス上に形成されるビット線を示す平面図。
【図３】図１及び図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図１及び図２のＩＶ−ＩＶ線に沿う断面図。
【図５】図１及び図２のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図６】図１及び図２のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図７】本発明の第２実施の形態に関わるＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイを示す平面図。
【図８】図７のデバイス上に形成されるビット線を示す平面図。
【図９】図７及び図８のＩＸ−ＩＸ線に沿う断面図。
【図１０】図７及び図８のＸ−Ｘ線に沿う断面図。
【図１１】図７及び図８のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図１２】図７及び図８のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図１３】本発明の第３実施の形態に関わるＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイを示す平面図。
【図１４】図１３のデバイスにおけるビット線及び素子分離領域を示す平面図。
【図１５】図１３及び図１４のＸＶ−ＸＶ線に沿う断面図。
【図１６】図１３及び図１４のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】図１３及び図１４のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図１８】図１３及び図１４のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図１９】本発明の第４実施の形態に関わるＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイを示す平面図。
【図２０】図１９のデバイス上に形成されるビット線を示す平面図。
【図２１】図１９及び図２０のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】図１９及び図２０のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】図１９及び図２０のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図２４】図１９及び図２０のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図２５】本発明の第５実施の形態に関わるＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイを示す平面図。
【図２６】図２５のデバイス上に形成されるビット線を示す平面図。
【図２７】図２５及び図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図。
【図２８】図２５及び図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。
【図２９】図２５及び図２６のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図３０】図２５及び図２６のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図３１】本発明のＮＯＲセル型不揮発性半導体記憶装置のメモリセルアレイの変形例を示す平面図。
【図３２】本発明のＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイの変形例を示す平面図。
【図３３】スタックゲート型メモリセルのデバイス構造を示す平面図。
【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。
【図３５】図３３のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。
【図３６】シングルゲート型メモリセルのデバイス構造を示す平面図。
【図３７】図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図。
【図３８】図３６のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。
【図３９】従来のＮＯＲセル型不揮発性半導体記憶装置のメモリセルアレイを示す平面図。
【図４０】図３９のデバイス上に形成されるビット線を示す平面図。
【図４１】図３９及び図４０のＸＬＩ−ＸＬＩ線に沿う断面図。
【図４２】図３９及び図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断面図。
【図４３】図３９及び図４０のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図４４】図３９及び図４０のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図４５】従来のＮＡＮＤセル型不揮発性半導体記憶装置のメモリセルアレイを示す平面図。
【図４６】図４５のデバイス上に形成されるビット線を示す平面図。
【図４７】図４５及び図４６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図。
【図４８】図４５及び図４６のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図。
【図４９】図４５及び図４６のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【図５０】図４５及び図４６のデバイスを実際に製造したときのコンタクトホールの形状を示す図。
【符号の説明】
１１，２１                ：Ｐ型シリコン基板、
１２，２２                ：Ｎ型ウエル領域、
１３，２３                ：Ｐ型ウエル領域、
１４，２４                ：素子分離用絶縁材料（素子分離領域）、
１５，２５                ：トンネル絶縁膜、
１６                      ：電荷授受層、
１７                      ：ゲート間絶縁層、
１８，２７，５２          ：制御ゲート層、
１９，２８                ：Ｎ型拡散層、
１９ｄ                    ：ドレイン拡散層、
１９ｓ                    ：ソース拡散層、
２６                      ：電荷保持用絶縁膜、
３０，４４                ：コンタクトホール（ビット線コンタクト）、
３１，４１                ：層間絶縁膜、
３２，４２，４５          ：コンタクトプラグ、
３３                      ：ビット線、
４０                      ：コンタクトホール（ソース線コンタクト）、
４３                      ：共通ソース線、
５１                      ：電荷保持用絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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