(57)【特許請求の範囲】
【請求項１】
それぞれ複数の単位セルを含む複数のサブセルアレイ部を備えた複数のセルアレイ部と、
前記セルアレイ部を通してカラム単位で一方向に配列された複数のメインビットラインと、
前記単位セルの電圧が誘起されるように前記単位セルの一端に連結され、前記メインビットラインと同方向に構成され、選択的に前記メインビットラインに接続される複数のサブビットラインと、
一端は前記メインビットラインに接続され、他端は「ハイ」レベル印加端に接続され、セルアレイ部の少なくとも最上部の領域と最下部の領域とに一つずつ配置されたメインビットライン負荷制御部と、
前記メインビットラインの信号を増幅させるセンスアンプから構成されたセンスアンプ部と、
ゲートが前記サブビットラインに接続され、ドレインは前記メインビットラインに接続され、ソースは接地電圧端に接続されて前記サブビットラインから誘起された電圧に従って流れる電流量が変化し、前記メインビットラインに伝達される電圧を変化させて、前記単位セルのデータ値を電流センシングするために、サブビットライン当たり一つずつ備えられたスイッチングトランジスタとを含む、不揮発性強誘電体メモリ装置のメインビットライン負荷制御部の駆動方法において、
前記メインビットライン負荷制御部を、前記セルアレイ部の最上部と最下部の領域に第１，第３メインビットライン負荷制御部として配置し、前記セルアレイ部の中間領域に第２メインビットライン負荷制御部として配置し、
前記サブセルアレイ領域を３等分して、上側の１／３の領域のサブセルアレイを駆動するとき、前記第１メインビットライン負荷制御部のみターンオンさせ、
中間の１／３の領域のサブセルアレイを駆動するとき、前記第２メインビットライン負荷制御部のみターンオンさせ、
下部の１／３となる領域のサブセルアレイが駆動するとき、前記第３メインビットライン負荷制御部のみターンオンさせることを特徴とする不揮発性強誘電体メモリ装置のメインビットライン負荷制御部の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリに関し、特に、不揮発性強誘電体メモリ装置およびそのメインビットラインのセンシング電圧マージンを向上させることができるメインビットライン負荷制御部の駆動方法に関する。
【０００２】
【従来の技術】
一般的に不揮発性強誘電体メモリ、つまりＦＲＡＭはＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシターの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ，ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルはｄ，ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
図２は従来の不揮発性強誘電体メモリの単位セル構成図を示すものである。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースはビットラインに連結されるトランジスタＴ１と、２端中第１端はトランジスタＴ１のドレインに連結され、第２端はプレートラインＰ／Ｌに連結される強誘電体キャパシターＦＣ１とで構成されている。
【０００５】
従来の不揮発性強誘電体メモリ素子がメインビットラインだけでなく、メインビットラインに接続されて配列されたサブビットラインをも備えている時、メインビットライン負荷制御部はセンスアンプの近くに配置する。
【０００６】
このように構成された従来の不揮発性強誘電体メモリ素子のデータ入／出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ素子の書込みモードの動作タイミング図であり、図３ｂは読出しモードの動作タイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号ＷＥＢｐａｄが「ハイ」から「ロー」に印加すると、書込みモードが始まる。次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスが「ロー」から「ハイ」に遷移され、セルが選択される。
【０００７】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号ＷＥＢｐａｄに同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインの信号が「ロー」に遷移されたとき、強誘電体キャパシターにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加すると、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシターにはロジック値「０」が記録される。
【０００８】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
外部からチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化されると、ワードラインが選択される以前に全てのビットラインは等化信号によって「ロー」電圧に等電位化される。
【０００９】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルが選択される。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体キャパシター（Ｆ１）に格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体キャパシター（Ｆ１）にロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【００１０】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されていない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１１】
このように、センスアンプからデータを出力した後に、それぞれのセルは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のような従来不揮発性強誘電体メモリ装置は次のような問題がある。メインビットライン負荷制御部はセンスアンプの近くに配置するので、メインビットライン自体の抵抗成分によってメインビットラインセンシング電圧が減少し、したがって、全体的なセンシングマージンが減るという問題が生じる。
【００１３】
そこで、本発明の目的は、メインビットラインのセンシング電圧マージンを向上させることができる不揮発性強誘電体メモリ装置及びそのメインビットライン負荷制御部の駆動方法を提供することである。
【００１４】
【課題を解決するための手段】
このような目的を達成するために、本発明の不揮発性強誘電体メモリ装置は、それぞれ複数の単位セルを含む複数のサブセルアレイ部を備えた複数のセルアレイ部と、前記セルアレイ部を通してカラム単位で一方向に配列された複数のメインビットラインと、前記単位セルの電圧が誘起されるように前記単位セルの一端に連結され、前記メインビットラインと同方向に構成され、選択的に前記メインビットラインに接続される複数のサブビットラインと、一端は前記メインビットラインに接続され、他端は「ハイ」レベル印加端に接続され、サブセルアレイ部の少なくとも最上部の領域と最下部の領域とに一つずつ配置されたメインビットライン負荷制御部と、前記メインビットラインの信号を増幅させるセンスアンプから構成されたセンスアンプ部と、ゲートが前記サブビットラインに接続され、ドレインは前記メインビットラインに接続され、ソースは接地電圧端に接続されて前記サブビットラインから誘起された電圧に従って流れる電流量が変化し、前記メインビットラインに伝達される電圧を変化させて、前記単位セルのデータ値を電流センシングするために、サブビットライン当たり一つずつ備えられたスイッチングトランジスタと、
を含むことを特徴とする。
【００１５】
かかる構成を有する本発明の不揮発性強誘電体メモリ装置のメインビットライン負荷制御部の駆動方法は、複数の単位セルを備えた複数のサブセルアレイと、前記複数のサブセルアレイ部の少なくとも最上部と最下部にメインビットライン負荷制御信号を受けて駆動するメインビットライン負荷制御部が配置された複数のセルアレイ部と、を含む不揮発性強誘電体メモリ装置のメインビットライン負荷制御部の駆動方法であって、駆動させるためのセル領域を選択する段階と、選択された駆動セル領域にあるサブセルアレイ部に最も隣接した一つのメインビットライン負荷制御部をターンオンさせるか、駆動するセル領域にあるサブセルアレイ部に隣接した両側の二つのメインビットライン負荷制御部をターンオンさせる段階とを備えることを特徴とする。
【００１６】
以下、本発明のバックグラウンドを概略的に説明する。
【００１７】
本発明はサブビットライン（ＳＢＬ）とメインビットライン（ＭＢＬ）とから構成されたセルアレイ構造において、サブビットライン（ＳＢＬ）のセンシング電圧をメインビットライン（ＭＢＬ）に連結されたＮＭＯＳトランジスタの電流レベルに変化させる。
この変換されたＭＢＬ電流レベルは、ＭＢＬに連結された電流負荷ＰＭＯＳ素子によってＭＢＬセンシング電圧を誘起し、その誘起されたＭＢＬセンシング電圧をセンスアンプ（Ｓ／Ａ）の入力信号に活用する。ここで、メインビットラインの負荷制御部の構成方法によってメインビットラインセンシング電圧マージンの変化が発生する。
すなわち、メインビットライン負荷制御部をある位置にどの様に配置するかによってメインビットラインセンシング電圧のマージンが変わる。
このように、メインビットラインがメインビットライン負荷制御部の構成位置に影響を受ける理由は、メインビットライン自体の抵抗成分のためである。
【００１８】
本発明はかかる抵抗成分の影響を最小化させるために、メインビットライン負荷制御部をセンスアンプの周りに一つのみ設置するのではなく、セルアレイの間間に複数を設置して、セル動作と最も近接したメインビットライン負荷制御部のみを動作させ、メインビットライン自体の抵抗成分の効果を効率よく減らせるようにしたものである。
特に、この方法はメインビットラインの自体抵抗が大きい場合に更に効果的である。
【００１９】
上記説明したように、本発明はメインビットライン抵抗成分によるメインビットラインセンシング電圧の減少なく、ある位置でも等価のセンシングマージンを確保できるようにするためのものである。
【００２０】
【発明の実施の形態】
以下、添付の図面を参照して、本発明の不揮発性強誘電体メモリ装置及びそのメインビットライン負荷制御部の駆動方法を説明する。
【００２１】
図４ａと図４ｂは本発明を適用した不揮発性強誘電体メモリ装置の実施形態の構成図である。
本発明を適用させるための不揮発性強誘電体メモリ装置は、図４ａに示すように、複数のセルアレイ部（４０_１〜４０_ｎ）と、各セルアレイ部に対応する複数のカラムセレクタ（４１_１〜４１_ｎ）と、複数のセルアレイ部に共通に使用される一つのセンスアンプ部４２と、センスアンプ部４２内の複数のセンスアンプに共通に連結される一つの参照信号発生部４３と、各セルアレイのメインビットラインをプルアップさせるメインビットラインプルアップ部４４とから構成されている。
【００２２】
前記で一つのセルアレイ部は複数のサブセルアレイ部で構成され、サブセルアレイ部には複数のメインビットラインと、メインビットライン当たり１本のサブビットライン（図１２，１３参照）とを対応して構成させている。
各セルアレイ部のメインビットラインはカラムセレクタ部内のカラムセレクタ（Ｃ／Ｓ）に一つずつ対応して連結され、カラムセレクタを通過した出力信号は共通の信号バスラインを介して共通のセンスアンプ部４２内の各センスアンプに連結される。
この際、センスアンプ部４２内のセンスアンプの数はシグナルバスの数と同一である。
【００２３】
上記のような不揮発性強誘電体メモリのアレイは、図４ｂに示すように、共通のセンスアンプ部４２と参照信号発生部４３を中心に上側と下側にそれぞれ複数のセルアレイ部を配置させることができ、また、セルアレイ部に対応するように、それぞれメインビットラインプルアップ部４７とカラムセレクタ４５を配置させることができる。なお、本明細書において上下左右とかの方向を示す用語はいずれも図面上のものであり絶対的な方向を示すものではない。
このとき、シグナルバスラインは上側セルアレイ部用と、下側セルアレイ部用にそれぞれセンスアンプの数と対応させて配置させる。
【００２４】
次に、かかる不揮発性強誘電体メモリ装置に本発明の実施形態を適用した構成を説明する。
【００２５】
本発明は複数のサブセルアレイ部から構成された各セルアレイ部の上下にメインビットライン負荷制御部を配置したものである。
まず、本発明の第１実施形態によるセルアレイ部は、図５ａと図５ｂに示すように、メインビットライン負荷制御部をセルアレイ部の上側と下側とにそれぞれ一つずつ配置したものである。すなわち、一番目のサブセルアレイ部（０）４８＿１に隣接した上側に第１メインビットライン負荷制御部（０）５１を配置させ、最後のサブセルアレイ部（ｎ）４８＿ｎの下側に第２メインビットライン負荷制御部（１）５２を配置させている。
【００２６】
このとき、図５ｂに示すように、各メインビットライン負荷制御部５１、５２はＰＭＯＳトランジスタで構成されるが、ドレイン端はメインビットライン（ＭＢＬ）に接続され、ソース端は電源電圧（ＶＣＣ）端やＶＰＰ印加端に接続され、ゲート端はそれぞれのメインビットライン負荷制御信号（ＭＢＬＣ（０）〜ＭＢＬＣ（ｎ））が印加されるように構成される。
【００２７】
各メインビットライン負荷制御部は、センシング時のメインビットライン負荷の役割を果たすためのもので、メインビットラインセンシング電圧はメインビットライン負荷抵抗と電流レベルにより決定される。
【００２８】
図５ａ、ｂは図４ａの一番目のセルアレイ部を例に示したものである。
そして、図５ｂのサブセルアレイ部の構成は図１１のオープンビットライン構造を有するセルアレイを例に示したもの（後述する図１１の構造において１本のメインビットラインを例に挙げて示したもので、これを参照）である。
【００２９】
本発明の第１実施形態では、上側と下側にそれぞれ形成された第１，第２メインビットライン負荷制御部５１，５２を介して電流が上側の第４スイッチングトランジスタ（ＳＴ４）のソース端に集中される。
【００３０】
次に、本発明の第２実施形態によるセルアレイ部は、図６ａと図６ｂに示すように、メインビットライン負荷制御部をセルアレイ部の上下だけでなく中間領域にもそれぞれ一つずつ設けて、全体で３つ設けたものである。
すなわち、一番目のサブセルアレイ部（０）４８＿１と隣接した上側に第１メインビットライン負荷制御部（０）６１を配置させ、中間領域に第２メインビットライン負荷制御部（１）６２を配置させ、最後のサブセルアレイ部（ｎ）４８＿ｎと隣接した下側に第３メインビットライン負荷制御部（２）６３を配置させる。
【００３１】
上記によれば、第１メインビットライン負荷制御部（０）６１と第２メインビットライン負荷制御部（１）６２との間と、第１メインビットライン負荷制御部（０）６１と第２メインビットライン負荷制御部（１）６２との間にはそれぞれ（ｎ＋１）／２のサブセルアレイ部が構成されている。
【００３２】
次に、本発明の第３実施形態によるセルアレイ部は、図７ａと図７ｂに示すように、複数のサブセルアレイ部の間に複数のメインビットライン負荷制御部を備えたものである。すなわち、一番目のサブセルアレイ部（０）４８＿１と隣接した上側に第１メインビットライン負荷制御部（０）７１を配置させ、中間領域に第ｋメインビットライン負荷制御部（ｋ）７２を配置させ、最後のサブセルアレイ部（ｎ）４８＿ｎと隣接した下側に第ｍメインビットライン負荷制御部（ｍ）７３を配置させる。
その際、各メインビットライン負荷制御部の間には２つ以上のサブセルアレイ部を設ける。したがってｍ＜ｎである。
【００３３】
説明したように、実施形態による各メインビットライン負荷制御部は全てＰＭＯＳトランジスタから構成されている。
上記のようにメインビットライン負荷制御部を配置させると、メインビットライン抵抗成分によるメインビットラインセンシング電圧が減少せずに、あらゆる位置で同じセンシングマージンを確保することができる。
【００３４】
次に、本発明の図４ａと図４ｂに示す各メインビットラインプルアップ制御部は、図８に示すようにＰＭＯＳトランジスタで構成され、そのドレイン端はメインビットライン（ＭＢＬ）に連結され、ソース端は電源電圧端に連結されている。ゲート端はメインビットラインプルアップ制御信号を受けるように構成されているが、このゲート端にはＶＣＣ又はＶＰＰが供給される。
このメインビットラインプルアップ部は、プリチャージ時にメインビットラインをプルアップさせる役割を果たす。
【００３５】
次に、本発明の図４ａと図４ｂに示す各カラムセレクタ（Ｃ／Ｓ）は、メインビットライン（ＭＢＬ）とデータラインとの間に電圧降下が起こらないようにするためのものであり、図９に示すように、ドレイン端はメインビットラインに、ソース端はデータバスに連結されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとから構成されたトランスファゲートで構成されている。
【００３６】
上記したように、メインビットライン（ＭＢＬ）はカラムセレクタ（Ｃ／Ｓ）によってどのラインが選択されるかが決定され、駆動されない間はメインビットラインプルアップ部によりプルアップされる。
【００３７】
次に、本発明のサブセルアレイ部の構成について説明する。
【００３８】
図１０は本発明のサブセルアレイ部の第１例による回路構成図であり、図１１は本発明のサブセルアレイ部の第２例による回路構成図である。
まず、サブセルアレイ部の第１例による回路構成は、電流量によってセルのデータをセンシングするように構成されたもので、折り返しビットライン構造として構成され、２本のワードラインがその間に１本のプレートラインを共有するように構成されている。
【００３９】
図１０では各サブセルアレイ部をｎ＋１ロー（Ｒｏｗ）とｎ＋１カラム（Ｃｏｌｕｍｎ）とで構成した場合を例にして示す。
各サブセルアレイ部はそれぞれのローとカラム方向に複数のセルが構成されている。各ロー方向には２列のカラムに一つの単位セルが配置され、各カラム方向にも２行のローに一つの単位セルが配置される。
したがって、１本のワードラインと１本のプレートラインとが活性化されると、奇数番目のビットラインか偶数番目のビットラインのいずれかのラインに連結されたセルのみが選択され、選択されていない偶数／奇数ビットラインは参照信号ラインとして使用される。
【００４０】
各サブセルアレイ部には、一方向に配列された複数のメインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）があり、各カラムに配置された単位セルと連結されるように、メインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）と同方向に配列されたサブビットライン（ＳＢＬ＜０＞，ＳＢＬ＜１＞，…，ＳＢＬ＜ｎ＞）がある。
そして、メインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）と直交する方向に複数のワードラインと複数のプレートラインとが備えられている。
この際、２本のワードライン毎にその間に１本のプレートラインが共有され配列されている。すなわち、カラム方向に隣接している単位セルは１本のプレートラインを共有している。
【００４１】
そして、いずれもワードラインとプレートラインとに同方向に配列された、サブビットラインプルダウン信号（ＳＢＰＤ）印加ラインと、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインと、第１サブビットラインスイッチ信号（ＳＢＳＷ１）印加ラインと、左／右の第２サブビットラインスイッチ信号（ＳＢＳＷ２＿Ｌ，ＳＢＳＷ２＿Ｒ）印加ラインとがある。
【００４２】
そして、ＳＢＰＤ，ＳＢＰＵ、ＳＢＳＷ１，ＳＢＳＷ２＿Ｌ，ＳＢＳＷ２＿Ｒ印加ラインからの制御を受け、１本のメインビットラインと１本のサブビットラインとに対応して構成され、選択されたセルがメインビットラインと連結されるか、それともサブビットラインに連結されるかの可否を制御し、選択されたセルの強誘電体キャパシタに伝達される電圧を制御するスイッチング制御部（１００，１０２，…）を含んでいる。
このスイッチング制御部１００はそれぞれ第１，２，３スイッチングトランジスタ（ＳＴ１，ＳＴ２，ＳＴ３）で構成される。
【００４３】
第１スイッチングトランジスタ（ＳＴ１）はゲートがＳＢＳＷ１印加ラインに連結され、一方の電極と他方の電極がそれぞれメインビットラインとサブビットラインに連結される。
第２スイッチングトランジスタ（ＳＴ２）はゲートがＳＢＳＷ２＿Ｌ又はＳＢＳＷ２＿Ｒ印加ラインに連結され、一方の電極はサブビットラインに連結され、他方の電極はＳＢＰＵ印加ラインに連結される。
そして、第３スイッチングトランジスタ（ＳＴ３）はゲートがＳＢＰＤ印加ラインに連結され、一方の電極はサブビットラインに連結され、他方の電極は接地電圧（ＶＳＳ）端に連結される。
【００４４】
さらに本サブセルアレイ部は、ゲート端がサブビットラインに連結され、ドレイン端とソース端はそれぞれメインビットライン（ＭＢＬ）と、第５スイッチングトランジスタ（ＳＴ５）を介して接地（ＶＳＳ）ラインとに連結されるＮＭＯＳトランジスタから構成された第４スイッチングトランジスタ（ＳＴ４）が設けられている。この際、第４スイッチングトランジスタ（ＳＴ４）は各サブビットライン当たり一つずつ構成されている。
【００４５】
各サブセルアレイ部のサブビットラインには、セルに格納されたデータに対応する電圧が伝達される。この電圧はサブビットラインを介してＮＭＯＳトランジスタで構成された第４スイッチングトランジスタのゲート電極に印加される。
【００４６】
前記したように、セルに格納されたデータに対応する電圧の大きさに従って第４スイッチングトランジスタに流れる電流値が変化し、これにより、第４スイッチングトランジスタのドレイン端に連結されたメインビットラインの電圧を参照信号値と比較して、セルのデータをセンシングすることができる。
そして、複数のサブビットライン（ＳＢＬ）の中で選択的に１回の動作時に１本のサブビットライン（ＳＢＬ）を連結できるようにする。
【００４７】
すなわち、複数のサブビットラインの何れか一つを選択するためのＳＢＳＷ１信号の中一つのみを活性化させ、何れか１本のサブビットラインを選択する。
これにより、ビットラインにかかる負荷を１本のサブビットラインの負荷の水準に減らすことができる。
【００４８】
ＳＢＰＤ信号は、第３スイッチングトランジスタ（ＳＴ３）をオンとさせて、サブビットライン（ＳＢＬ）を接地へ接続し、ＳＢＬの信号レベルを接地電圧レベルとするためのものである。
ＳＢＰＵ信号はＳＢＬに供給する電圧を調整する信号である。
低電圧では「ハイ」電圧発生時にＶＣＣ電圧より高い電圧を生成して供給する。
また、ＳＢＳＷ２＿ＬとＳＢＷ２＿Ｒ信号はＳＢＰＵとＳＢＬ間の信号の流れを調整するスイッチングとしての役割を果たす。
そして、それぞれのＳＢＬには複数のセルが連結されている。
【００４９】
また、データ書込み時の電流漏洩を防止するように、ＮＭＯＳトランジスタで構成された第５スイッチングトランジスタ（ＳＴ５）が備えられている。
この第５スイッチングトランジスタ（ＳＴ５）はゲート端がメインビットラインスイッチング信号（ＭＢＳＷ）が入力されるように連結され、ドレイン端が第４スイッチングトランジスタ（ＳＴ４）の各ソース端に共通に連結されており、ソース端が接地電圧端（ＶＳＳ）に連結されている。サブセルアレイ部当たり一つが備えられている。
【００５０】
次に、本発明のサブセルアレイ部の第２例による回路構成について説明する。
【００５１】
サブセルアレイ部の第２例による回路構成は、図１１に示すように、ワードラインとプレートラインとが一つずつ対を成して配列され、各セルがワードラインとプレートライン対とサブビットラインとに一つずつ形成されており、各スイッチング制御部の第２スイッチングトランジスタ（ＳＴ２）のゲートが一つの第２サブビットラインスイッチング信号（ＳＢＳＷ２）印加ラインの制御を受けて動作するように配列されることを除いては、サブセルアレイ部の第１例による回路構成と同様である。
【００５２】
前記のように、サブセルアレイ部の第２例による回路は、ビットラインを中心に折ったときに、各単位セルが重なるように配列された階層的なオープンビットラインセル構造を有する。
【００５３】
次に、本発明の不揮発性強誘電体メモリ装置のメインビットライン負荷制御部の駆動方法について説明する。この駆動方法をメインビットライン負荷制御部の駆動電流パス形態に従って説明する。
【００５４】
本発明の実施形態によるセルアレイの構成を用いた駆動電流パスの形成方法の説明に先立って、駆動電流のパスが形成される二つの方法について簡単に説明する。第１例は、駆動セルがある領域に最も隣接したメインビットライン負荷制御部の一つのみをターンオンさせることであり、第２例は駆動セルの領域に隣接した二つの上，下側のメインビットライン負荷制御部を共にターンオンさせる方法である。
【００５５】
次に、各セルアレイ部でメインビットライン負荷制御部の配置による駆動電流パスの形成例を説明する。
【００５６】
図１２ａは本発明の第１実施形態による構造でメインビットライン負荷制御部の第１駆動方法による駆動電流形成の例示図であり、図１２ｂ、図１２ｃ、図１２ｄは本発明の第１実施形態による構造でメインビットライン負荷制御部の第２駆動方法による駆動電流形成の例示図である。
【００５７】
図１３ａは本発明の第２実施形態による構造でメインビットライン負荷制御部の第１駆動方法による駆動電流形成の例示図であり、図１３ｂは本発明の第２実施形態による構造でメインビットライン負荷制御部の第２駆動方法による駆動電流形成の例示図である。
【００５８】
本発明の第１実施形態による構造で第１方法による駆動電流のパスは、図１２ａに示すように、メインビットラインと連結された上側のセル領域を駆動する場合、これに最も隣接した第１メインビットライン負荷制御部５１の一つのみをターンオンさせて形成させる。
このとき、電流パスは、第１メインビットライン負荷制御部５１を介して上側のセル領域にある第４スイッチングトランジスタ（ＳＴ４）のドレイン方向に形成される。
【００５９】
すなわち、１本のサブビットラインに沿った全体のセル領域を１／２に分けて上側のセル領域を駆動すると、第１メインビットライン負荷制御部５１をターンオンさせ、下側のセル領域を駆動すると、第２メインビットライン負荷制御部５２をターンオンさせる。
【００６０】
次に、本発明の第１実施形態による構造で第２方法による駆動電流のパスは、図１２ｂ，図１２ｃ、図１２ｄに示すように、上、下双方の第１，第２メインビットライン負荷制御部５１，５２を共にターンオンさせて形成される。
第１，第２メインビットライン負荷制御部５１，５２は、セル駆動領域に関係なく共にターンオンさせたもので、各電流パスは違っても流れる電流の平均値は同一である。
【００６１】
以下より詳しく説明する。図１２ｂは最も上のセル領域を駆動する時のもので、このとき、電流パスは各第１，第２メインビットライン負荷制御部５１，５２から最も上のセル領域の第４スイッチングトランジスタ（ＳＴ４）のドレイン端の方向に形成されるもので、この際、第１メインビットライン負荷制御部５１を介して流れる電流が大きく、第２メインビットライン負荷制御部５２を介して流れる電流は小さい。
【００６２】
そして、図１２ｃは最も下のセル領域を駆動するときの状態を示すもので、このとき、電流パスは各第１，第２メインビットライン負荷制御部５１，５２で最も下のセル領域の第４スイッチングトランジスタ（ＳＴ４）のドレイン端の方向に形成される。このとき、第１メインビットライン負荷制御部５１を介して流れる電流が小さく、第２メインビットライン負荷制御部５２を介して流れる電流は大きい。
【００６３】
そして、図１２ｄは中間のセル領域を駆動する時を示すもので、この際、電流パスは各第１，第２メインビットライン負荷制御部５１，５２で中間に位置するセル領域の第４スイッチングトランジスタ（ＳＴ４）のドレイン端方向に形成されるが、そのとき、第１，第２メインビットライン負荷制御部５１，５２を介して流れる電流の大きさは同一である。
すなわち、最上側と最下側とその中間領域のセル領域のどのセルが駆動しても、第１，第２メインビットライン負荷制御部５１，５２が共に駆動する。
【００６４】
このように、第１，第２メインビットライン負荷制御部５１，５２を常に共に駆動させることにより、各セル領域に流れる電流の和は互いに類似となるから、セル駆動領域が異なってもメインビットラインセンシング電圧のマージンを同じように維持させることができる。
【００６５】
本発明の第２実施形態による構造で第１方法による駆動電流のパスは、図１３ａに示すように、駆動セル領域を基準に最も近接している一つのメインビットライン負荷制御部をターンオンさせ、その他のメインビットライン負荷制御部はターンオフさせる。
【００６６】
図１３ａでは下側のサブセルアレイ部のセルを駆動する場合の例であって、第３メインビットライン負荷制御部６３がターンオンさせられた例を示すもので、この際、電流パスは第１メインビットライン負荷制御部６３で下側のサブセルアレイ部の方向に現れる。
すなわち、図示していないが、本発明の第２実施形態による構造でサブセルアレイ領域を３等分して、上側の１／３の領域のサブセルアレイ部を駆動すると、第１メインビットライン負荷制御部６１のみ駆動させ、中間部の１／３の領域のサブセルアレイ部を駆動すると、第２メインビットライン負荷制御部６２のみ駆動させ、下側の１／３の領域のサブセルアレイ部を駆動すると、第３メインビットライン負荷制御部６３のみ駆動させる。
【００６７】
そして、本発明の第２実施形態による構造で第２方法による駆動電流のパスは、図１３ｂに示すように、駆動セル領域の上下に近接している２つのメインビットライン負荷制御部をターンオンさせ、その他のメインビットライン負荷制御部はターンオフさせる。
【００６８】
図１３ｂでは上側のサブセルアレイ部のセルを駆動する場合、第１，第２メインビットライン負荷制御部６１，６２がターンオンされた例を示すもので、この際、電流パスは第１，第２メインビットライン負荷制御部６１，６２でセルが駆動しているサブセルアレイ部の方向に現れる。
すなわち、サブセルアレイ部の領域を１／２に分けて、上側の領域を駆動するとき、第１，第２メインビットライン負荷制御部６１，６２をターンオンさせ、下側のサブセルアレイ領域を駆動するとき、第２，第３メインビットライン負荷制御部６２，６３をターンオンさせる。
【００６９】
また、図示していないが、本発明の第３実施形態による構造でも本発明の第２実施形態による構造と同様に、二つの方法によってメインビットライン負荷制御部のターンオン／ターンオフを制御して電流パスを形成させる。
すなわち、一番目に駆動するサブセルアレイ部に最も隣接した一つのメインビットライン負荷制御部のみをターンオンさせ、二番目に駆動するサブセルアレイ部に隣接した両側の２つのメインビットライン負荷制御部をターンオンさせる。
【００７０】
次に、図１４と図１５を参照して、本発明による不揮発性強誘電体メモリ装置の書込み動作／読出し動作について説明する。
図１４は本発明による不揮発性強誘電体メモリ装置の書込み動作タイミング図であり、図１５は本発明による不揮発性強誘電体メモリ装置の読出し動作タイミング図である。
【００７１】
本発明はＦＲＡＭメモリのセルアレイで、セルアレイを複数のサブセルアレイ部に分けて、サブビットラインとメインビットラインとを備えたものである。
特に、セルに誘起された電圧をサブビットラインを介して第４スイッチング（ＳＴ４）のゲート端に印加することにより、セルデータ値に従って第４スイッチングトランジスタ（ＳＴ４）に流れる電流値を変えるようにして、第４スイッチングトランジスタ（ＳＴ４）のドレイン端に連結されたメインビットライン電圧を参照信号値と比較してセンシングする。
【００７２】
以下、本発明による不揮発性強誘電体メモリ装置の書込み動作をタイミング図を参照して説明する。
【００７３】
セル動作の一サイクルは、アクティブ区間とプリチャージ区間とに分けることができ、アクティブ区間はＣＳＢが「ロー」レベルの時であり、プリチャージ区間はＣＳＢが「ハイ」レベルの時である。
【００７４】
全体の動作タイミングをｔ０〜ｔ７区間に分けて説明する。
ｔ０はプリチャージ区間であり、ｔ１〜ｔ７は連続するアクティブ区間である。
【００７５】
まず、図１４に示すように、ｔ０区間はアクティブ区間の前のプリチャージ区間であって、サブビットライン（ＳＢＬ）を０Ｖにするために、サブビットラインプルダウン（ＳＢＰＤ）印加ラインにＶＣＣを印加する。
このとき、ワードライン（ＷＬ）、プレートライン（ＰＬ）、サブビットライン第１，第２スイッチ信号（ＳＢＳＷ１，ＳＢＳＷ２）印加ライン、サブビットラインプルアップ信号（ＳＢＰＵ）印加ライン、センスアンプイネーブル信号（ＳＥＮ）印加ライン、メインビットラインプルアップ制御信号（ＭＢＰＵＣ）印加ライン、カラムセレクタのＮＭＯＳトランジスタを制御するＣＳＮ（図９参照）には０Ｖ電圧を印加する。
そして、サブビットラインプルダウン（ＳＢＰＤ）とメインビットライン負荷制御信号（ＭＢＬＣ）印加ラインには「ハイ」レベルの電圧を印加する。
【００７６】
その後、ｔ１区間はアクティブ区間が始まる区間であって、ＣＳＢ印加ライン、ＳＢＰＤ印加ライン、メインビットライン負荷制御信号（ＭＢＬＣ）印加ラインは「ハイ」から「ロー」に遷移させ、メインビットラインプルアップ制御信号（ＭＢＰＵＣ）を「ハイ」に遷移させ、その他の印加ラインはｔ０区間の信号を維持する。
【００７７】
そして、ｔ２区間にはワードライン（ＷＬ）とプレートライン（ＰＬ）にはＶＰＰ電圧を印加し、その他の印加ラインはｔ１区間の電圧を維持する。これにより、サブビットライン（ＳＢＬ）は「ハイ」レベルとなり、これにより、第４スイッチングトランジスタ（ＳＴ４）がターンオンされて、メインビットライン（ＭＢＬ）はサブビットライン（ＳＢＬ）に対応する「ロー」レベルに落ちる。
【００７８】
ｔ３区間にはＷＬとＰＬはＶＰＰを維持し、センスアンプはＳＥＮにＶＣＣを印加してイネーブルさせ、他の印加ラインはｔ２区間の信号を維持させる。
前記でｔ２，ｔ３区間はＳＴ４がターンオンされる区間であって、センシング動作が行われる区間である。
【００７９】
ｔ４区間にはワードライン（ＷＬ）はＶＰＰを維持し、プレートライン（ＰＬ）はＶＰＰから０Ｖに遷移させ、サブビットライン第２スイッチ信号（ＳＢＳＷ２）印加ラインは０ＶからＶＰＰに遷移させ、サブビットラインプルアップ（ＳＢＰＵ）印加ラインは０Ｖを維持して、サブビットライン（ＳＢＬ）をローレベル（０Ｖ）に戻す。
ＳＢＳＷ２をｔ４区間に予めＶＰＰに遷移させる理由は、アクティブ区間の中ｔ５区間にワードラインとＳＢＳＷ２を２ＶＰＰにセルフブーストさせて、全単位セルの強誘電体キャパシタにロジック１のデータを書込むためである。
【００８０】
次に、ｔ５区間は全セルにロジック「１」データを書き込む区間であって、ｔ４区間でＳＢＳＷ２がＶＰＰであり、ＳＢＰＵが０Ｖであり、ＳＢＬがフロートされている時、ＳＢＰＵをＶＰＰに遷移させるとＳＢＬはＶＰＰに遷移し、ＳＢＳＷ２とＷＬは２ＶＰＰにセルフブーストされる。これにより、ＳＢＬのＶＰＰ信号を受けて選択されたセルの強誘電体キャパシタにはＶＰＰが伝達される。
ｔ４区間で、メインビットラインスイッチング信号（ＭＢＳＷ）は「ロー」レベルに遷移され、ＳＴ５がオフとなる。
【００８１】
ｔ４とｔ５区間の間ＣＳＮを「ロー」レベルに遷移させ、データバスのデータとは関係なくメインビットライン負荷制御信号（ＭＢＬＣ）印加ラインの「ロー」信号を用いてメインビットラインを「ハイ」レベルにプルアップさせる。
このＭＢＬＣ印加ラインの「ロー」信号によってターンオンさせるメインビットライン負荷制御部は、駆動電流パスの形成で説明したように、選択されたセルのあるサブセルアレイ部に最も隣接した一つのメインビットライン負荷制御部であるか、あるいは選択されたセルのあるサブセルアレイ部に隣接した両側の二つのメインビットライン負荷制御部である。
【００８２】
ｔ６区間はロジック「０」データを書き込む区間である。
書込み動作を行う前にメインビットライン負荷制御信号（ＭＢＬＣ）印加ラインに「ハイ」レベルを印加して、メインビットライン負荷制御部をターンオフさせる。
このとき、ＷＬは２ＶＰＰのまま、ＰＬはＶＰＰ、ＳＢＳＷ１はＶＣＣ、ＳＢＳＷ２は０Ｖに遷移され、ＳＢＰＵはＶＰＰレベルを維持し、ＳＥＮはＶＣＣレベルを維持する。
【００８３】
前記したように、ＳＢＳＷ１はこれまでの区間の間０Ｖを維持していた後、「０」データを書込むｔ６区間にのみＶＣＣレベルに遷移され、第１スイッチングトランジスタ（ＳＴ１）（図１０，図１１参照）をターンオンさせる。
このとき、選択された単位セルのトランジスタはターンオンされた状態であるので、ＰＬのＶＰＰレベルへの遷移でそのトランジスタに接続されていたキャパシタの電荷がＳＴを１介してＭＢＬからセンスアンプへと放電される。すなわち、「０」データが書き込まれる。
【００８４】
また、第１スイッチングトランジスタ（ＳＴ１）はターンオンされているので、サブビットライン（ＳＢＬ）を介してセルにメインビットライン（ＭＢＬ）の０Ｖが書込みされる。
このように、サブビットライン（ＳＢＬ）はセルから電圧が誘起され、この電圧を第４スイッチングトランジスタに印加することにより、メインビットラインに０Ｖを伝達し、ＳＴ１を介してセルにロジック０を書込むことができる。
【００８５】
次に、ｔ７区間はｔ０区間と同状態を現す。
【００８６】
前記動作でＳＢＰＵの「ハイ」電圧をＶＣＣ以上に昇圧した電圧を使用することにより、低電圧動作モードでセルに使用する電圧が高められるので、１．０Ｖ以下の低電圧でも動作が可能である。
また、従来センスアンプ増幅後に続けられる「ハイ」データの補強に必要な時間を、電流パスにより除去することができるので、セル動作タイムとサイクルタイムを減らすことができる。
また、メインビットライン（ＭＢＬ）に電流センシングを用いることにより、メインビットラインのキャパシタンス負荷が大きくてもセンシングマージンが良く、メインビットライン自体のキャパシタンスミスマッチがあってもセンシングマージンが優秀である。
【００８７】
以下、本発明による不揮発性強誘電体メモリ装置の読出し動作をタイミング図を参照して説明する。
【００８８】
本発明の読出し動作は、書込みイネーブルバー信号（／ＷＥ）が動作の間中連続してＶＣＣを出力し続けること、データをセルに書込むのではなく、セルのデータがデータバスに出力されるということを除いては書込み動作とほぼ一致している。
【００８９】
本発明のセルデータが「１」と「０」である時における読出し動作について説明する。まず、セルのデータが「ハイ」であれば、センシング時にＳＢＬの電圧が高いレベルになることにより、第４スイッチングトランジスタ（ＳＴ４）の電流が大きくなって、参照信号レベルよりメインビットラインの電圧レベルが低くなる。
【００９０】
逆に、セルのデータが「０」であれば、読出し時にＳＢＬの電圧が低いレベルであることにより、第４スイッチングトランジスタの電流が少なくなり、参照信号レベルよりメインビットラインの電圧レベルが高くなる。すなわち、ｔ６区間にＳＢＳＷ１がＶＣＣとなり、第１スイッチングトランジスタがターンオンされている間に、フィードバックループによってＳＢＬとＭＢＬとにそれぞれ０Ｖを加えることにより、メモリセルに０が再格納される。
【００９１】
前記再格納動作を行う前にｔ４とｔ５区間にＣＳＮを「ロー」レベルに遷移させて、データバスのデータとは関係なくメインビットライン負荷制御信号（ＭＢＬＣ）印加ラインの「ロー」信号を用いて、メインビットラインを「ハイ」レベルにプルアップさせる。
【００９２】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリ装置及びそのメインビットライン負荷制御部の駆動方法によれば、メインビットライン負荷制御部セルアレイの間に複数設置して、セル動作と最も近接したメインビットライン負荷制御部のみを動作させることで、メインビットライン自体の抵抗成分を効率よく減らすことができる。
したがって、メインビットライン抵抗成分によるメインビットラインセンシング電圧が減少せず、ある位置においても等価のセンシングマージンを確保することができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループ特性図である。
【図２】一般的な強誘電体メモリの単位セル構成図である。
【図３】強誘電体メモリの書込みモード（ａ）と読出しモード（ｂ）の動作タイミング図である。
【図４ａ】本発明を適用するための不揮発性強誘電体メモリ装置の構成図である。
【図４ｂ】本発明を適用するための不揮発性強誘電体メモリ装置の構成図である。
【図５ａ】本発明の第１実施形態によるセルアレイ部の概略的な構成図である。
【図５ｂ】図５ａの回路構成図である。
【図６ａ】本発明の第２実施形態によるセルアレイ部の概略的な構成図である。
【図６ｂ】図６ａのブロック構成図である。
【図７ａ】本発明の第３実施形態によるセルアレイ部の概略的な構成図である。
【図７ｂ】図７ａのブロック構成図である。
【図８】メインビットラインプルアップ制御部の回路図である。
【図９】カラムセレクタの回路図である。
【図１０】本発明のサブセルアレイ部の第１実施形態による回路構成図である。
【図１１】本発明のサブセルアレイ部の第２方法による回路構成図である。
【図１２ａ】本発明の第１実施形態による構造でメインビットライン負荷制御部の第１駆動方法による駆動電流形成の例示図である。
【図１２ｂ】本発明の第１実施形態による構造でメインビットライン負荷制御部の第２駆動方法による駆動電流形成の例示図である。
【図１２ｃ】本発明の第１実施形態による構造でメインビットライン負荷制御部の第２駆動方法による駆動電流形成の例示図である。
【図１２ｄ】本発明の第１実施形態による構造でメインビットライン負荷制御部の第２駆動方法による駆動電流形成の例示図である。
【図１３ａ】本発明の第２実施形態による構造でメインビットライン負荷制御部の第１駆動方法による駆動電流形成の例示図である。
【図１３ｂ】本発明の第２実施形態による構造でメインビットライン負荷制御部の第２駆動方法による駆動電流形成の例示図である。
【図１４】本発明による不揮発性強誘電体メモリ装置の書込み動作タイミング図である。
【図１５】本発明による不揮発性強誘電体メモリ装置の読出し動作タイミング図である。
【符号の説明】
４０，４６：セルアレイ部
４１，４５：カラムセレクタ
４２：センスアンプ
４３：参照信号発生部
４４，４７：メインビットラインプルアップ部
１００，１０１，１１０，１１１：スイッチング制御部
５１，６１，７１：第１メインビットライン負荷制御部
５２，６２：第２メインビットライン負荷制御部
６３：第３メインビットライン負荷制御部
７２：第Ｋメインビットライン負荷制御部
７３：第ｍメインビットライン負荷制御部
【図１】
0004031698.tif 000002
【図２】
0004031698.tif 000003
【図３】
0004031698.tif 000004
【図４ａ】
0004031698.tif 000005
【図４ｂ】
0004031698.tif 000006
【図５ａ】
0004031698.tif 000007
【図５ｂ】
0004031698.tif 000008
【図６ａ】
0004031698.tif 000009
【図６ｂ】
0004031698.tif 000010
【図７ａ】
0004031698.tif 000011
【図７ｂ】
0004031698.tif 000012
【図８】
0004031698.tif 000013
【図９】
0004031698.tif 000014
【図１０】
0004031698.tif 000015
【図１１】
0004031698.tif 000016
【図１２ａ】
0004031698.tif 000017
【図１２ｂ】
0004031698.tif 000018
【図１２ｃ】
0004031698.tif 000019
【図１２ｄ】
0004031698.tif 000020
【図１３ａ】
0004031698.tif 000021
【図１３ｂ】
0004031698.tif 000022
【図１４】
0004031698.tif 000023
【図１５】
0004031698.tif 000024