(57)【特許請求の範囲】
【請求項１】
複数のワード線と複数のデータ線の交点に設けられた複数のメモリセルと、
前記複数のデータ線のそれぞれに対応して設けられたP型のMISFET対からなる複数の第１センスアンプと、
前記複数の第１センスアンプのソースノードが共通に接続されている第１共通ソース線と、
前記複数の第１センスアンプに第１電源を供給するための第１電源供給線と、
前記第１電源供給線と前記第１共通ソース線の間に設けられた第１スイッチと、
前記第１センスアンプのセンスノードと前記データ線との間に接続されたトランスファーゲートと、
前記第１センスアンプにより増幅された前記センスノードのデータに従って、前記トランスファーゲートよりメモリセルが接続されている側の前記データ線を増幅するP型のMISFET対からなる第２センスアンプと、
前記複数の第２センスアンプのソースノードが共通に接続されている第２共通ソース線と、
前記複数の第２センスアンプに第２電源を供給するための第２電源供給線と、
前記第２電源供給線と前記第２共通ソース線の間に設けられた第２スイッチと、
前記第１共通ソース線と前記第２共通ソース線との間に設けられた第３スイッチを有し、
前記トランスファーゲート及び前記第３スイッチはMISFETであって、前記トランスファーゲート及び前記第３スイッチのゲート電極は、同一のトランスファーゲート制御信号が印加されるように接続され、
前記第１電源と前記第２電源とは異なる電源であって、前記トランスファーゲート及び前記第３スイッチがオフ状態となっている間に、前記第２スイッチがオン状態となることにより、前記第２共通ソース線に前記第１電源よりも電源電圧が高い前記第２電源が供給され、前記トランスファーゲート及び前記３スイッチがオン状態となった後に、前記第２共通ソース線に前記第１電源が供給されることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記複数のデータ線は開放型データ線で構成され、前記第２センスアンプを構成するMISFET対の間に前記第１センスアンプが配置されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記複数のワード線、前記複数のデータ線、及び前記複数のメモリセルが配置され、一つの角を共有する第１の辺と第２の辺を持つ４角形の第１領域と、前記第１の辺に沿って設けられ、前記複数の第１および第２センスアンプ、前記第１及び第２電源供給線、前記１及び第２共通ソース線、及び前記複数のトランスファーゲート及び第２スイッチが配置される第２領域と、前記第２の辺に沿って設けられ前記複数のワード線のそれぞれに対応して設けられる複数のワード線駆動回路又は前記複数のワード線のそれぞれを上層の複数のワード線配線と接続するための複数の接続部が配置される第３領域と、前記第１領域の前記一つの角を共有し、前記第２及び第３領域によって囲まれ、前記１スイッチ及び第３スイッチが配置される第４領域とを有することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１センスアンプに並列して配置されるN型のMISFET対からなる第３センスアンプと、前記複数の第３センスアンプのソースノードが共通に接続されている第３共通ソース線と、前記複数の第３センスアンプに第３電源を供給するための第３電源供給線と、前記第３電源供給線と前記第３共通ソース線の間に設けられた第４スイッチとを更に有し、前記第１電源電圧より前記第３電源電圧が低いことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記第１センスアンプに並列して配置されるN型のMISFET対からなる第３センスアンプと、前記複数の第３センスアンプのソースノードが共通に接続されている第３共通ソース線と、前記ワード線方向に延在し、前記複数の第３センスアンプに第３電源を供給するための第３電源供給線と、前記第３電源供給線と前記第３共通ソース線の間に設けられた第４スイッチと、前記第２センスアンプに並列して配置されるN型のMISFET対からなる第４センスアンプと、前記複数の第４センスアンプのソースノードが共通に接続されている第４共通ソース線と、前記ワード線方向に延在し、前記複数の第４センスアンプに第４電源を供給するための第４電源供給線と、前記第４電源供給線と前記第４共通ソース線の間に設けられた第５スイッチとをさらに有することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記第１電源電圧より前記第３電源電圧が低く、前記第３電源電圧より前記第４電源電圧が低いことを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、前記複数のワード線、前記複数のデータ線、及び前記複数のメモリセルが配置され、一つの角を共有する第１の辺と第２の辺を持つ４角形の第１領域と、前記第１の辺に沿って設けられ、前記複数の第１、第２、第３及び第４センスアンプ、前記第１、第２、第３及び第４電源供給線、前記第１及び第２共通ソース線、及び前記複数のトランスファーゲート、第２及び第５スイッチが配置される第２領域と、前記第２の辺に沿って設けられ前記複数のワード線のそれぞれに対応して設けられる複数のワード線駆動回路又は前記複数のワード線のそれぞれを上層の複数のワード線配線と接続するための複数の接続部が配置される第３領域と、前記第１領域の前記一つの角を共有し、前記第２及び第３領域によって囲まれ、前記第１、第３、及び第４スイッチが配置される第４領域とを有することを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記複数のワード線と、前記第１と第２共通ソース線と、前記第１と第２電源供給線とは、第１方向に延在し、前記複数のデータ線は第２方向に延在することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特にその装置の差動増幅回路構成とその駆動方式に関する。
【０００２】
【従来の技術】
この明細書で参照される文献のリストは以下の通りであり、文献の参照は文献番号をもってすることとする。 [文献1]特開平2-146177、[文献２]USP5,412,605号。
[文献1]には、TGクロッキング方式（センス初期の一定期間センスアンプ内のデータ線とメモリアレー側のデータ線を分離して、センスアンプ内のデータ線の増幅を高速化する）のリストア動作を改善するリストアアシスト付きTGクロッキング方式が開示されている。この方式では、センス初期の一定期間、アレー側とセンスアンプ側のデータ線を分離し、センスアンプ側データ線を増幅すると同時にセンスアンプ側のデータ線の電圧をもとに、アレー側のデータ線を増幅する。
[文献２]には、低電圧でのトランジスタ駆動力を改善するオーバードライブ方式が開示されている。この方式では、センス初期の一定期間、ＣＭＯＳセンスアンプのソースノードに最終的な増幅電圧よりも大きい電圧を印加する。
【０００３】
【発明が解決しようとする課題】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、読み出し動作により生ずるデータ線対間の微小電圧差ΔＶをデータ線振幅まで増幅するための回路（センスアンプ）がデータ線１対に１つ接続されている。通常、センスアンプには、極性の異なるそれぞれ２つのトランジスタからなるクロスカップル型差動増幅回路が用いられる。例えば、金属絶縁膜半導体（ＭＯＳ）トランジスタにより構成したクロスカップル型の差動増幅回路をセンスアンプに用いた場合には、データ線間にＮ型チャネルＭＯＳ（ＮＭＯＳ）及びＰ型チャネルＭＯＳ（ＰＭＯＳ）トランジスタをそれぞれ直列接続し、ＮＭＯＳ、ＰＭＯＳトランジスタのソースをそれぞれ共通にし、ゲートはドレインと異なるデータ線に接続されている。
センスアンプでは、ワード線により選択されたメモリセルから読み出されたデータにより生じる微小電位差をもとに正帰還増幅を行い、データ線対の一方を低レベルに、他方を高レベルに増幅する。しかし、DRAMでは、データ線を振幅電圧の半分にプリチャージするハーフプリチャージ方式を用いているので、センスアンプ活性化時は、トランジスタのソース・ドレイン間及びゲート・ソース間には電源振幅の約１／２しか印加されない。そのため、周辺回路と比べて電源電圧の低電圧化が進むと動作速度は急激に低下する。また、センスアンプが動作するときの動作電流の増加も問題である。同時に動作するセンスアンプの数が増えると、センスアンプへの電源を供給する電源配線での電圧降下が大きくなる。これにより、センスアンプへ印加される電圧が低下するため、動作速度がさらに低下してしまう。
ＤＲＡＭでは、低消費電力・低電圧化とともに、高速動作が望まれている。特に、アドレス・コマンドを入力してから、実際にデータが出力されるまでの時間アクセス時間と、ランダムアクセス時間をきめるサイクル時間の短縮が望まれている。低電圧化によりセンス時間が低下すると、センスアンプから外部へデータを出力するのに時間を要するため、アクセス時間が増大する。さらに、DRAMでは破壊読出しのため、一度読み出したデータをメモリセルへ再書き込み（リストア）することが必要である。このリストア動作はセンス動作に比べて遅くてもよいが、DRAMのサイクル時間を決めるため高速化が必要である。低電圧化すると、データ線の充放電動作が遅延するため、リストア時間が増大し、そしてサイクル時間が増大し、ランダムアクセス性能が劣化する。したがって、低電圧時にDRAMのアクセス時間、サイクル時間を短縮するためには、センスアンプのセンス時間、リストア時間をそれぞれ短縮することが重要である。
低電圧のセンス方式としては、文献２のオーバードライブ方式があるが、1Vといった低電圧では、センスアンプ内とアレーのデータ線を同時に充放電するため、リストア時間は大幅に短縮されるが、センス時間の短縮は不十分である。
一方、センス時間だけを短縮する技術として、TGクロッキング方式が提案されている。しかし、リストア動作がセンスアンプ内の増幅後になるためリストア時間が増大するため、文献1のTGクロッキング方式のリストア動作を改善するリストアアシスト付きTGクロッキング方式が提案されている。しかしながら、本方式においても、低電圧下では、高速なリストア動作の実現が難しくなる。図１９は、メモリセルの記憶ノードに対して90%まで書き込むのに要する時間(リストア時間)ＲＳＴＩＭＥ(ｎｓ)とアレー電圧ＶＤＬ(Ｖ)との関係をシミュレーションにより求めたものである。TGクロッキング方式、従来型リストアアシスト付きTGクロッキング方式のリストア時間をそれぞれ、（ｃ）、(ｂ)で示す。リストアアンプを付加したTGクロッキング方式でも、'H'側データのメモリセルへのリストア時間は、低電圧になるに従って急激に悪化する。特に、アレー電圧VDLが1.2V以下では25nsを超え、アレーのサイクル時間は55nsよりも大きくなることが予想される。これは、リストアアンプとセンスアンプを同じ電源で駆動しているので、電源配線の抵抗による電圧降下が生じ、アレー側データ線の振幅が低下して、書き込み特性が悪化するためである。'H'側のデータの書き込み電圧が低下すると、DRAM特有の問題であるデータ保持時間が短くなる。これを補うためにリフレッシュ動作を頻繁に行なうと消費電力が増加してしまう。また、センスアンプ内の増幅動作に用いている電源の振幅も低下するので、アクセス時間も増大してしまう問題がある。そのため、高速センスと同時に高速リストアを行なうセンス方式が必要とされている。
本発明は以上に示した、低電圧で動作を行うDRAMにおけるセンス動作とリストア動作の問題点を改善し、高速なアクセスと短いサイクル時間を実現するセンスアンプ構成を提供することを目的としている。
【０００４】
【課題を解決するための手段】
外部データ出力用のセンスアンプの電源と、メモリセルへの再書き込みを行なうリストアアンプの電源を分離することにより、外部データ出力を行なうセンスアンプ電源の電源変動を抑える。さらにアレー上配線の利用、ドライバの分散配置により、リストアアンプの電源抵抗を低減し、一時的に高電圧駆動することで、リストア時間を短縮する。
【０００５】
【発明の実施の形態】
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、公知のCMOS（相補型MISトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。MISFET (Metal Insulator Semiconductor Field Effect Transistor)の回路記号は矢印をつけないものはＮチャネル型MISFET（NMOS）を表し、矢印をついたものはＰチャネル型MISFET（PMOS）と区別される。以下MISFETを簡略化してMOSと呼ぶことにする。また、本願発明は、メモリアレーの構成として、開放型データ線構成でも折り返し型データ線構成でも同様の効果があり、データ線構成に限定されるものではない。以下、本発明を折り返し型データ線構成において説明する。
【０００６】
本発明の第1の実施例について図１を用いて説明する。図1には、DRAMメモリアレーARYとその周辺の回路ブロックであるセンスアンプブロックSABとクロスエリアXAの回路の一部を示している。センスアンプSABにおいて、データ線対DL0ｔ、DL0b、DL1t,DL1b…DLnt,DLnbには、それぞれクロスカップル回路CCとセンスアンプ側とメモリアレー側のデータ線を分離するトランスフォーゲートとPMOSリストア回路からなるTGリストアアンプ部RAP、IOゲート回路IOG、プリチャージ回路PCが接続される。また、TGリストアアンプ部を介して、データ線DL0ｔ、DL1t…DLntはアレー側データ線DLA0t、DLA1t…DLAntにデータ線DL0b、DL1b…DLnbはアレー側データ線DLA0b、DLA1b…DLAnbに接続される。
クロスカップルCCは、データ線DL0t,DL0b,DL1t,DL1b…を所望の電圧レベルまで増幅する回路で、ソースを共通にし、互いのゲートとドレインが接続された1対のNMOSと、同様にソースを共通にし、互いのゲートとドレインが接続された1対のPMOSからなる。クロスカップルCCのNMOSコモンソース線CSNは、センスアンプ活性化信号φｎによりセンスアンプブロックSAB内に多数配置されたNMOSセンスアンプドライバSNDからデータ線'L'データレベルである電圧レベルVSSに駆動される。同様に、PMOSコモンソース線CSPは、センスアンプ活性化信号φｐによりサブワードドライバSWDとセンスアンプブロックSABの交差点であるクロスエリアXAに配置されたPMOSセンスドライバSPDからデータ線振幅電圧であるアレー電圧VDLに駆動される。コモンソース線CSN、及びCSPは、クロスエリアXAでコモンソースプリチャージ回路CSPCが接続され、非選択時にはデータ線と同レベル、ここでは、アレー電圧VDLの１／２であるデータ線プリチャージレベルVDLR（VDL／２）に設定される。図2には、TGリストアアンプ部RAPの詳細な構成を示す。NMOS NT0、NT1はそれぞれ、センスアンプ側データ線DLｔ、DLbとアレー側データ線DLAｔ、DLAbとの間に接続されたスイッチで、制御信号φTGによってセンス初期の一定期間、アレー側とセンスアンプ側のデータ線を分離する。また、図１には示していないが、このスイッチは、センスアンプブロックSABを左右のメモリアレーARYで共有した場合に、メモリアレーとセンスアンプの接続を選択するためのスイッチと共用することができる。PMOS P0、P1はセンスアンプ側データ線DLtとDLbの電位差を感知して、アレー側データ線DLAｔ、DLAbのいずれかをPMOSリストアアンプコモンソース線CSP2の駆動される電圧レベルに向かって増幅するリストアアンプを構成している。PMOSリストアアンプコモンソース線CSP2はセンスアンプブロックSAB内に分散配置されたPMOSリストアアンプドライバRPDによりセンス初期の一定期間、データ線振幅電圧VDLより高い電圧VDHで駆動される。アレー電圧VDLは図11に示されるようなリファレンスレベルVREF0を参照電圧として用いた内部降圧回路により外部電源電圧VCCから発生されるのに対し、高電圧VDHは図11にあるように外部電源電圧VCCと任意の抵抗を介して直結させてもよい。また、図12にあるように、アレー電圧VDLと同様に、内部リファレンスレベルVREF1を用いた内部降圧回路により外部電源電圧VCCから発生させてもよい。この電源VDHの配線は、図15に示されるように、メモリアレー上に上位配線層であるメタル第3層M3及び、それと直交するメタル第2層M2を用いてメッシュ状に配線されている。メタル第2層M2とメタル第3層の間はスルーホールTH2で接続されている。これにより、電源パッド或いは、電源回路とセンスアンプの間の抵抗が低減される。さらにリストアアンプコモンソースCSP2はクロスエリアXAにおいて制御信号φTGで制御されるコモンソース分離スイッチCSTGによりセンスアンプコモンソース線CSPと接続される。IOゲート回路IOGは、センスアンプとIO線とを接続するためのスイッチで、カラム選択線YS0、YS1…YSnにより制御され、センスアンプとIO線間のデータの入出力を行う。データ線プリチャージ回路PCは、制御信号φPCにより、メモリアレーがスタンバイ時にデータ線対を所望の電圧レベル、ここでは、データ線振幅電圧の１／２の電圧であるデ���タ線プリチャージ電圧VDLRに設定するための回路で、データ線対間を短絡するスイッチと、データ線を電圧VDLRに接続するためのスイッチからなる。ここで、センスアンプドライバSPDをNMOSで構成してもかまわない。その際には、活性化信号φpの論理が反転する。同様に、リストアアンプドライバRPDをNMOSで構成することも可能である。この場合にも、活性化信号φRPの論理を反転することが必要である。
本方式の動作について図3の波形図を用いて説明する。外部から入力されたアクティブコマンドに従って、プリチャージ信号φPCがワード線昇圧レベルVPP或いは、周辺回路電源電圧レベルVCLから電圧レベルVSSに立ち下がり、データ線対のイコライズ、プリチャージを終了させる。その後、入力されたアドレスから選択される特定のワード線WLがスタンバイレベルである電圧VSSから昇圧レベルVPPへ遷移する。これに従って、メモリセルから、データ線対DLAt,DLAb間に微小信号が現われ、データ線DLAｔがVDL/2から信号量分高い電圧になる。本図面では、'H'データを読み出した場合を示している。'L'データの場合でもデータ線DLAｔがVDL/2から信号量分低い電圧になるだけで、動作は同様である。アレー側データ線対に現れた微小信号は、リストアアンプ内のNMOS NT0,NT1を介してセンスアンプ内データ線DLt,DLbに伝達される。その後、データ線分離信号φTGがワード線昇圧レベルVPP或いは、周辺回路電圧VCLから電圧レベルVSS或いは、アレー電圧VDLなどに遷移する。これにより、センスアンプ側とアレー側のデータ線が分離もしくは、高抵抗で接続される。これとほぼ同時、または前後して、センスアンプ活性化信号φnとφpによりセンスアンプクロスカップルCCが活性化される。同時に、リストアアンプ活性化信号φRPによりリストアアンプRAPが活性化される。このとき、センスアンプ内のデータ線DLt、DLbは小さな容量であるため、低電圧でも高速にアレー電圧VDLまで増幅される。一方、アレー側データ線DLAt、DLAbのいずれかは、センスアンプ内データ線対DLt,DLbのレベルが入力されるリストアアンプ内RAPのPMOS P0,P1により、リストアアンプコモンソース線CSP2のレベルに向かって増幅される。このリストアアンプコモンソース線CSP2はアレー電圧VDLよりも高い電圧VDHにより活性化される。このとき、充放電されるアレー側のデータ線は大容量であるため、リストアアンプからの大電流で電圧降下が生じる。
しかし、電圧降下が生じてもリストアアンプコモンソース線CSP2はアレー電圧VDLレベルより高い電圧VDHで駆動されているのでアレー電圧VDLのレベルまで十分な動作余裕がある。そのため、'H'側のアレー側データ線をVDL程度まで高速に増幅することができる。この結果、メモリセルの記憶ノードであるストレージノードSNには、'H'データとして十分に書きこむことが可能となる。その後、アレー側データ線がアレー電圧VDL程度まで増幅されるタイミングで、データ線分離信号φTGにより、リストアンプRAP内のNMOS NT0,NT1を介して再びアレー側とセンスアンプ側データ線を接続する。これにより、アレー側の'L'側のデータ線がVSSレベルまで遷移する。このとき電源VSSにアレー上メッシュ電源を利用するとともに、センスアンプブロック内に多数分散配置したセンスアンプドライバSNDによりセンスアンプと低電位レベルVSSの間の抵抗が小さくなるので、低電位側の高速なリストアが実現できる。さらに、これと同時にリストアアンプ活性化信号φRPによりリストアアンプRAPが非活性化され、リストアアンプコモンソース線CSP2はセンスアンプコモンソース線CSPと接続される。センスアンプ内のデータ線DLt,DLbが十分に増幅された段階で、カラムアドレスにより選択されたカラム選択線YS1,…YSnが活性化されることでセンスアンプのデータがIO線IO0t,IO0b、IO1t,IO1bに出力される。カラム選択線による選択タイミングとセンスアンプ内とアレー側データ線の再結合タイミングは、カラム選択線が先でも、再結合が先でもかまわない。
次に、リセット時の動作について説明する。まず、外部からのプリチャージコマンドに従って、選択されていてワード線WLが非選択レベルVSSに遷移する。この後、センスアンプ活性化信号φnが電圧レベルVSSに遷移し、それとほぼ同時にセンスアンプ活性化信号φｐが電圧レベルVCL或いはそれ以上のレベルに遷移することで、センスアンプクロスカップルCCを活性化していたセンスアンプドライバSPD,SNDが非活性化される。その後、データ線プリチャージ信号φPCが電圧レベルVSSから電圧レベルVCLあるいはワード線昇圧レベルVPPに遷移して、データ線のプリチャージを開始し、データ線対がプリチャージレベルVDLR（VDL/2）に達することでプリチャージ動作が完了する。
次に本構成の利点について述べる。(1)センスアンプとリストアアンプを同時に活性化しリストア時間を短縮しているが、センスアンプの電源であるアレー電圧VDLが、リストアアンプの電源である高電圧VDHと別電源であるため、リストアアンプが大容量のアレー側データ線を充電している間でもセンスアンプ側の電源変動が小さくなり、高速なセンス動作と安定したデータ出力が可能となる。図１９は、メモリセルの記憶ノードに対して90%まで書き込むのに要する時間(リストア時間)ＲＳＴＩＭＥ(ｎｓ)とアレー電圧ＶＤＬ(Ｖ)との関係をシミュレーションにより求めたものであるが、本構成とすることにより、リストア時間は(ａ)となり、従来の方式(ｂ)(ｃ)に比べて高速動作が可能となる。(2)リストアアンプの活性化電源に対して、アレー上メッシュ電源と、センスアンプ内に多数分散配置されたリストアアンプドライバにより配線抵抗を小さくするとともに、データ線振幅電圧よりも高い電源VDHを利用することで、充放電電流により生ずる配線抵抗での電圧降下の影響を受けずに、高速にメモリセルの記憶ノードへ'H'データを書きこむことが可能となる。(3) 低電位レベルVSSの配線にアレー上メッシュ電源配線を用い、NMOSセンスアンプドライバをセンスアンプブロック内に多数分散配置することにより、センスアンプと低電位レベルVSSの間の抵抗が小さくなるので、低電位側の書き込み速度も向上できる。
次に、本願発明が適用されるシンクロナスDRAM（SDRAM）について説明する。図13にはSDRAMの全体ブロックを示す。各回路ブロックは、制御信号が入力されるタイミング信号生成回路ＴCＧで形成される内部制御信号のタイミングで動作する。タイミング生成回路ＴCＧに入力される制御信号には、クロック信号CLKのタイミングで入力される、チップ選択信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEがある。これらの制御信号とアドレス信号との組合せはコマンドと呼ばれる。クロックイネーブル信号CKEは、クロック信号の有効無効を決定する。また、入出力マスク信号DQMは、入出力端子（DQ0, ...DQn）から入出力されるデータをマスクするためにデータ入出力バッファI/OBを制御するための信号である。電源発生回路VGは、ワード線昇圧レベル（VPP）、基板電位(VBB)、アレー電圧（VDL）、周辺回路電圧（VCL）などを回路に供給する。SDRAMでは、アドレス入力端子（A0, A1, ... An)からロウアドレスやカラムアドレスが時分割に入力されるアドレスマルチ方式が採られる。アドレス入力端子からロウアドレスバッファXABに入力されたロウアドレスは、ロウアドレスデコーダX-DECでデコードされ、一つのメモリアレー(MA)中の特定ワード線が選択される。それに応じて１ワード分のメモリセルが選択状態となる。引き続き、カラムアドレスがカラムアドレスバッファYABに入力されるとカラムアドレスデコーダY-DECにより、読み出し又は書き込みを行うメモリセルが更に選択される。尚、SDRAMは通常バンクアドレスで指定される複数のメモリアレー（又はメモリバンク）を持つが、この図では一つのメモリアレーMA（BANK0）だけを代表的に示した。
図14に示すように本発明が適用されるDRAMの1つのバンクでは、行アドレスからワード線を選択するX-DECと列アドレスからデータ線を選択するY-DECで囲われた複数のメモリ領域からなり、そのメモリ領域はマトリクス状に配置された複数のサブメモリアレー(ARY)を含む。特に制限されないがこのメモリアレーは、階層ワード線方式を採りMAの一辺にはメインワードドライバブロックMWDBが配置される。メインワードドライバブロックMWDBに接続されるメインワード線は複数のサブメモリアレーARYに渡ってまたがるように上層の金属配線層に設けられる。また、カラム方向の選択は、カラムデコーダY-DECから出力される複数のカラム選択線（YS線）が複数のサブメモリアレーARYに渡ってまたがるように設けられる共通Ｙデコーダ方式が採られる。ここで、サブメモリアレーARYとは複数のサブワードドライバブロックSWDBからなるサブワードドライバブロックSWDBと複数のセンスアンプ回路からなるセンスアンプブロック(SAB)とで囲われた最小メモリアレーブロックを示している。本発明を、前述のセンスアンプブロック部分に適用することにより、コマンド入力から、メモリーアレーのデータを外部へ読み出すまでのアクセス時間が短縮できると共に、1つのワード線を立ち上げている時間を短くできるのでロウのサイクル時間を短くできる利点がある。
図4は前述の第1の実施例の一部分を変更したものである。前述の実施例とは、NMOSコモンソース線CSNをデータ線低電位VSSに駆動するNMOSセンスドライバSND2がクロスエリアXAに配置されている点が異なる。他の回路構成、及び動作タイミングについても前述の実施例と同様である。本構成においても、センスアンプドライバSPDをNMOSで構成してもかまわない。その際には、活性化信号φpの論理が反転する。同様に、リストアアンプドライバRPDをNMOSで構成することも可能である。この場合にも、活性化信号φRPの論理を反転することが必要である。本構成の特長は、実施例1の特長に加えて、センスアンプブロック内のトランジスタ数が少なくなるので、センスアンプブロックのレイアウト面積が低減できる点である。
次に本発明の第1の実施例を開放型アレーに適用した際のセンスアンプ構成について述べる。図5は、センスアンプを千鳥配置した開放型アレーのセンスアンプブロックSABの回路図を示している。開放型データ線アレー構成では、左右のメモリアレーARYからそれぞれ１本ずつが1つのセンスアンプ回路に接続される。以下、添え字が0のデータ線対について説明する。センスアンプブロックSABでは、左側から引き出されたデータ線DLA0tは、まず左側リストアアンプRAP_Lに接続される。その後、データ線分離制御信号φTGで制御されるデータ線分離トランジスタ部ISO_LにあるNMOSトランスファーゲートにより、センスアンプ内データ線DL0tと結合・分離が制御される。同様に右側のメモリアレーARYから引き出されたデータ線DLA0bは右側リストアアンプRAP_Rに接続される。その後データ線分離制御信号φTGで制御されるデータ線分離トランジスタ部ISO_RにあるNMOSによりセンスアンプ内データ線DL0bと結合・分離が制御される。センスアンプ内データ線DL0t、DL0ｂには、プリチャージ回路PCとクロスカップル回路CC、IOゲート回路IOGが接続される。これらの回路は、前述の実施例１と同様である。リストアアンプのソース線CSP2は、制御線φRPでセンスアンプブロック内に複数配置されたリストアアンプドライバRPDにより、アレー電圧VDLより高電位の電圧VDHに駆動される。
本回路図のクロスカップルCCと左右のリストアアンプRAP_L,RA_Rおよび、アレー・センスアンプ間データ線分離トランジスタ部分ISO_L,ISO_Rのレイアウト例を図6に示している。図6の(a)はＰ型拡散層Ｐ−ＤＩＦＦ、Ｎ型拡散層Ｎ−ＤＩＦＦ、ゲート層ＧＴ、拡散層及びゲート層へのコンタクトＣＮＴを示している。(b)図はメタル第1層M1とメタル層とゲート層及び拡散層へのコンタクトを示している。図6のレイアウトでは示していないが、左右のリストアアンプRAP_L,RAP_Rのソース端子は、上層の配線層により接続される。図6のレイアウト図面では、図7にあるようなメモリセルアレーのレイアウトを想定している。本メモリセルレイアウトでは、拡散層Lがデータ線DLAに対して斜めに交差し、全てのワード線WLとデータ線DLA…との交点にメモリセルが配置され、データ線DLA拡散層コンタクトDLCTとストレージノード拡散層コンタクトSNCTが拡散層上で直線に配置されている。本レイアウトでは、１つのメモリセルの面積が約６F２となっている。メモリセルの面積では、折返し型メモリアレーのメモリ面積8F2に比べ約3/4であり、チップ面積を小型化できる。ここで、Fは最小加工寸法でワード線或いは、データ線ピッチの狭いほうの1/2である。この場合、ワード線WLピッチを２Fとすると、拡散層のピッチを2F以上にするためにデータ線DLAの配線ピッチが3F以上になっている。この結果、このメモリセルレイアウトを用いた場合には、センスアンプブロックSAB内のセンスアンプレイアウトピッチを６F以上にすることができる。リストアアンプ部分RAP_R.RAP_Lとデータ線分離トランジスタ部ISO_L,ISO_R部分がブロックの両側に配置されることにより、データ線配線層であるメタル第1層M!1の配線レイアウトが比較的容易になる。
本構成の利点は、第1の実施例の特長に加えて、データ線ピッチ緩和型の小メモリセル面積の開放型メモリアレーを用いることで、リストアアンプがセンスアンプブロックの左右に分割されるため、リストアアンプとデータ線分離トランジスタ付近の配線レイアウトが容易になる上に、小チップ面積を実現することができる。これにより、小面積かつ、高速なアクセスと短サイクル時間を実現できる。
次に、図8を用いて第2の実施例について説明する。本構成では、前述の第1の実施例のPMOSで構成されたTGリストアアンプ部RAPをCMOSで構成したTGリストアアンプ部RAに変更したものである。このTGリストアアンプ部RAのPMOSコモンソースCSP2は、センスアンプブロックSAB内に複数配置されたPMOSリストアアンプドライバRPDによりアレー電圧VDLよりも高い電圧VDHに駆動される。同様に、リストアアンプのNMOSコモンソースCSN2はセンスアンプブロックSAB内に複数配置されたNMOSリストアアンプドライバRNDによりデータ線低電位VSSと同電位或いは、低電位であり、メモリアレーMA上では別配線である電圧VSAに駆動される。電源VSA及びVDHの配線は、図15のV電源VDHの配線と同様に、アレー上の上位配線層M2,M3を用いてメッシュ状に配線されており、配線抵抗が低減されている。TGリストアアンプ部RAのPMOSコモンソース線CSP2はクロスエリアXAに配置された制御信号φTGで制御されるコモンソース分離回路CSTGにおいて、センスアンプクロスカップルCCのPMOSコモンソース線CSPに結合・分離される。同様に、TGリストアアンプ部RAのNMOSコモンソース線CSN2はクロスエリアXAに配置された制御信号φTGで制御されるコモンソース分離回路CSTGにおいて、センスアンプクロスカップルCCのNMOSコモンソース線CSNに結合・分離される。次に図9を用いてTGリストアアンプ部を説明する。TGリストアアンプ部RAはデータ線分離NMOSのNT0,NT1とリストアアンプを構成するPMOS P0,P1とNMOS N0,N1からなる。データ線分離NMOS NT0,NT1はゲートにデータ線分離制御信号φTGが入力されている。これらのトランジスタは、センスアンプ内データ線DLｔ、DLbとアレー側データ線DLAｔ、DLAｂとを結合・分離を行う。PMOS P0,P1のそれぞれのソースは共通にコモンソース線CSP2に接続されている。同様にNMOS N0,N1のそれぞれのソースは、共通にコモンソース線CSN2に接続されている。
次に本構成の動作について図10を用いて説明する。コマンドが入力されてからWLが選択され、メモリセルのデータをデータ線上に読み出すまでの動作については、前述の第1の実施例と同様である。メモリセルのデータがセンスアンプのデータ線DL0t、DL0bに読み込まれた後、データ線分離信号φTGがワード線昇圧レベルVPPからアレー電圧VDLあるいは、データ線低電位VSSに遷移することにより、TGリストアアンプ部RA内のデータ線分離スイッチNT0,NT1でアレー側データ線とセンスアンプ側データ線が分離される。それとほぼ同時に、センスアンプ活性化信号φn、φｐによりセンスアンプコモンソース線CSN,CSPがそれぞれクロスエリアXAに配置されたセンスドライバSND2、SPDにより、それぞれデータ線低レベルVSS、アレー電圧VDLに駆動される。これによりクロスカップル回路CCが活性化される。これと同時に、TGリストアアンプ部のコモンソース線CSN2,CSP2もリストアアンプ活性化信号φRN,φRPによりセンスアンプブロックSABに多数分散配置されたリストアアンプドライバRND、RPDにより、それぞれアレー側データ線低レベルと同電位或いはより低電位である電圧レベルVSAとデータ線振幅電圧より高い電圧VDHに駆動される。これによって、アレー側のデータ線は、'H'側が高電位VDHに向かって、'L'側がVSAに向かって増幅される。高電位側データ線がデータ線振幅電圧VDLに達するころに、データ線分離信号φTGによるアレー側とセンスアンプ側のデータ線分離を終了し再結合する。それと同時に、センスアンプコモンソース線CSNはリストアアンプのコモンソース線CSN2とクロスエリアXAに配置されたコモンソース分離スイッチCSTG2により接続され、データ線低電圧レベルVSSに駆動される。同様に、コモンソース線CSPとリストアアンプコモンソース線CSP2もクロスエリアXAに配置されたコモンソース分離スイッチCSTG2により接続され、データ線振幅電圧VDLで駆動される。リストアアンプ活性化信号φRPとφRNによりリストアアンプを非活性化する。センスアンプ内のデータ線DLt,DLbが十分に増幅された段階で、カラムアドレスにより選択されたカラム選択線YS1,…YSnが活性化されることでセンスアンプのデータがIO線IO0t,IO0b、IO1t,IO1bに出力される。カラム選択線による選択タイミングとセンスアンプ内とアレー側データ線の再結合タイミングは、カラム選択線が先でも、再結合が先でもかまわない。
次に、リセット時の動作について説明する。プリチャージコマンドが入力されると、選択されていたワード線WLが非活性化レベルである電圧VSSに遷移する。この後、センスアンプ活性化信号φnとφpがクロスカップルCCを非活性化する。それに従って、データ線プリチャージ信号φPCがワード線昇圧レベルVPPに立ち上がることにより、増幅されていたデータ線対がプリチャージレベルVDLRに設定される。このとき同時に、クロスカップルコモンソース線CSN,CSPとリストアンプコモンソース線CSP2,CSN2もデータ線プリチャージレベルVDLRに設定される。
本構成の利点について述べる。第１の実施例の特長に加え、センスアンプとリストアアンプの低電位側の電源も分離されているので、より高速なセンス動作と安定したデータ出力が可能となる。(2)リストアアンプの活性化電源VDHとVSAをアレー上メッシュ電源と、センスアンプ内に多数分散配置されたリストアアンプドライバにより配線抵抗を小さくするとともに、データ線振幅電圧よりも高い電源VDHを利用することで、充放電電流により生ずる配線抵抗での電圧降下の影響を受けずに、高速にメモリセルの記憶ノードへ'H'データを書きこむことが可能となる。(3)実施例1に比べて、リストアアンプにより低電位側へも増幅するため、データ線再結合後に低電位側を増幅する時間が短くなり、低電位側のリストア時間が短くなる。これらにより、高速なアクセスと、短サイクル時間を実現できる。
次に第16図を用いて第3の実施例について述べる。本方式は、前述の第１、第２の実施例のセンスアンプとメモリセルアレー側のデータ線を分離してそれぞれを分離して増幅するような構成でなく、メモリセルから読み出した微小信号により、外部データ出力線にデータを出力することによりアクセスの高速化を実現し、オーバードライブ方式により、リストア動作の高速化を実現する方式である。図16は、本発明のセンスアンプブロックSABを示している。本図では、折り返し型データ線構成アレーについて示しているが、開放型アレーでも同様である。さらに、左右のメモリアレーARYでセンスアンプブロックSABを共有する共有センスアンプ構成にも適用できる。
本構成では、センスアンプ内データ線対DL0ｔとDL0ｂ、およびDL1ｔとDL1ｂ…DLnt,DLnbには、それぞれダイレクトセンス型IOゲートIOG2、プリチャージ回路PC、クロスカップル回路CCが接続される。クロスカップルCCのコモンソース線CSNは、制御信号φnで制御され、センスアンプブロックSAB内に複数配置されたセンスアンプドライバSNDにより低電位レベルVSSに駆動される。クロスカップルCCのPMOSコモンソース線CSPは、制御信号φp1で制御され、センスアンプブロックSAB内に多数分散配置されたセンスアンプドライバSPD1により高電圧VDHに駆動され、と制御信号φp2でクロスエリアXAに配置されたSPD2により、アレー電圧VDLに駆動される。プリチャージ回路PCは前述の実施例と同様である。ダイレクトセンス型IOゲート部IOG2の特長は、メモリセルからセンスアンプにデータを読み出した段階で、IO線IOt,IObにデータを出力できる点である。これにより、データ線を増幅する前にデータが出力できるため、高速なアクセス時間を実現できる。図17はダイレクトセンス型IOゲート回路IOG２部分を示している。ダイレクトセンス型IOゲートでは、データ線DLｔ、DLｂをゲートに入力したNMOS NR1,NR0が差動アンプとして動作する。カラム選択線YSにより選択されたIOゲートIOG2ではこの差動アンプとIO線が接続されIO線IOｔ、とIObに電位差を生じさせる。NMOS NW0,NW1はライト時にIO線とデータ線を接続するためのスイッチである。
本構成の動作について図18を用いて説明する。バンクアクティブコマンドからワード線が選択されるまでは、前述の実施例と同様である。本構成での読み出し動作は、メモリセルからセンスアンプへデータが読み出されると同時に、IOゲート読み出し活性化信号REBがデータ線プリチャージレベルVDLRからデータ線低電位レベルVSSに遷移する。それとほぼ同時に、カラム選択線YS１、YS2,…YSnのいずれかが非選択レベルVSSから選択レベルである周辺回路電圧レベルVCLあるいは、アレー電圧レベルVDLあるいはワード線昇圧レベルVPPになることで、ダイレクトセンス型IOゲートIOG２が活性化されてセンスアンプのデータがIO線対IO0ｔ、IO0bとIO1t,IO1bに出力される。このようにセンスアンプ活性化信号用よりも先にカラム選択線を活性化しても、センスアンプ内のデータが壊れないため、カラム選択線を早く活性化することができ、メモリセルのデータの外部への出力を高速に行うことができる。IOゲート読み出し活性化信号REBはすべての読み出し動作が終わったところで、データ線プリチャージレベルに遷移する。一方、センスアンプでは、メモリセルのデータが十分に読み出されたところで、センスアンプ活性化信号φnとセンスアンプPMOS活性化信号φp1によりコモンソース線CSNが低電位レベルVSSに、コモンソース線CSPが高電圧VDHで駆動される。このとき、センスアンプドライバSNDとSPD1はセンスアンプブロック内に複数分散配置され、且つ、センスアンプに用いる電源VSS、VDHの配線はアレー上メッシュ電源を構成しているため低抵抗化され、センスアンプに十分高電圧が印加される。これによりセンスアンプは、高い電圧VDHで駆動されるので、データ線全体を比較的高速に充放電でき、メモリセルストレージノードへの書き込み動作も高速になる。データ線の高電位側がアレー電圧VDL程度になったタイミングで、φp1は非活性化され、φp2が活性化される。これによりクロスエリアXAに配置されたセンスアンプドライバSPD2によりコモンソース線CSPはアレー電圧VDLで駆動される。この結果、データ線の高電位側は、アレー電圧VDLに設定される。
次に本構成のプリチャージ動作について説明する。プリチャージコマンドが入力されて、まず選択されていたワード線WLが非選択状態になる。次いで、センスアンプクロスカップルCCを活性化していたセンスアンプ活性化信号φnとφp2がセンスアンプクロスカップルCCを非活性化する。その後、データ線プリチャージ信号φPCが非活性レベルからワード線昇圧レベルVPPに立ち上がり、データ線のプリチャージが行われる。
次に本構成の利点について述べる。本構成では,センスアンプ内のデータ線を増幅することなく、メモリセルから読み出された微小信号を基にIO線にデータが出力できるため、高速アクセスを実現できる。一方、リストア動作に付いては、アレー上メッシュ電源配線を用いたアレー電圧よりも高い電圧VDHによる活性化と、センスドライバのセンスアンプ内分散配置により、配線抵抗の影響を取り除いて高電圧をセンスアンプに印加できる。これにより、大容量のデータ線を高速に充放電することができ、高速なメモリセルストレージノードへの書き込み動作が実現でき、サイクル時間を短くすることができる。
本発明は、特に限定されないが、アレー電圧VDLが1.2V以下のDRAMに適用することが望ましい。その際の電圧設定として、ワード線昇圧レベルVPPが2.8V、外部電圧VCCが1.5V或いは、1.8V、オーバードライブに用いる高電圧VDHはVCCと直結した1.5V或いは、1.8Vとするのが望ましい。また、本発明を適用するDRAMのメモリセルサイズとしては、印加電圧を小さくする必要があるワード線ピッチが0.2μm以下のものに適用するのが望ましい。
前述のDRAMだけでなく、論理混載DRAMなどにも適用できる。その際には、ロウのサイクル時間が短くできるので、より高速なランダムアクセスが可能となる利点がある。また、メモリセル方式としては、DRAMと同様に再書き込み動作が必要であるFeRAM（Ferroelectric Random Access Memory）にも適用しても同様の効果がある。
以上、本発明の第1の発明によれば、センス時間を短縮化できるTGクロッキングセンス方式にリストアアンプを付加した構成において、センスアンプとリストアアンプを別電源で駆動することにより、センスアンプの安定かつ高速動作が実現できると共に、リストアアンプに高電圧を用いることで高速なリストア動作が実現できる。本発明の第2の発明によれば、ダイレクトセンス型IOゲートと、オーバードライブセンス方式を用いることにより、センスアンプの微小電圧差を高速に増幅してデータ出力線に読み出すことができ、アクセス時間を短縮できる。さらに、オーバードライブ方式による高速リストア動作によりサイクル時間を短縮できる。これらにより、高速アクセスと、短サイクル時間を実現できる。
【０００７】
【発明の効果】
本発明によればＤＲＡＭメモリセルを含む半導体装置において、センスアンプの高速動作及びそれによる短サイクル時間を実現できる。
【図面の簡単な説明】
【図１】本発明の第1の実施例のセンスアンプブロック及びその周辺を含む構成図である。
【図２】第1の実施例のリストアアンプ部分を示した図である。
【図３】第1の実施例の動作波形図の例である。
【図４】第1の実施例の変形例である。
【図５】第1の実施例を開放型データ線構成に適用した場合のセンスアンプブロック及びその周辺を含む構成図である.
【図６】第13図の回路のレイアウト図面の一部である。
【図７】開放型データ線構成のメモリアレーのレイアウトを示した図である。
【図８】本発明の第2の実施例のセンスアンプブロック及びその周辺を含む構成図である。
【図９】第2の実施例のリストアアンプ部分を示した図である。
【図１０】第2の実施例の動作波形図の例である。
【図１１】内部電圧発生回路を示した図である。
【図１２】内部電圧発生回路を示した図である。
【図１３】SDRAMのブロック図を示した図である。
【図１４】DRAM内部の１BANKを示した図である。
【図１５】メモリアレー上の電源配線について示した図である。
【図１６】本発明の第3の実施例のセンスアンプブロック及びその周辺を含む構成図である。
【図１７】第3の実施例のIOゲート部分を示した図である。
【図１８】第3の実施例の動作波形図の例である。
【図１９】リストア時間のアレー電圧依存性を示した図である。
【符号の説明】
SAB：センスアンプブロック、XA：クロスエリア、ARY：メモリアレイ部DLｔ、DL0t、DL1t、…DLnt、DLb、DL0b、DL1b、…DLnb：センスアンプ内データ線、DLAt、DLA0t、DLA1t、…DLAnt、DLAb、DLA0b、DLA1b、…DLAnb：アレー側データ線、IO1t/b、IO0t/b：I/O線、IOG:IOゲート回路、IOG2ダイレクトセンス型IOゲート回路、PC：データ線プリチャージ回路、CC:クロスカップル回路、RA,RAP:TGリストアアンプ部、ISO_R.ISO_L、データ線分離トランジスタ、MC：メモリセル、PL：プレート電極、SN：ストレージノード、YS1,YS2,…Ysn：Y選択線、SND:センスアンプブロック内NMOSセンスアンプドライバ、SND2:クロスエリアNMOSセンスアンプドライバ、SPD：クロスエリアPMOSセンスアンプドライバ、SPD2：センスアンプブロック内PMOSセンスドライバRPD:センスアンプブロック内PMOSリストアアンプドライバ、RND：センスアンプブロック内NMOSリストアアンプドライバ、CSN:センスアンプNMOSコモンソース線、CSP：センスアンプPMOSコモンソース線、CSN2：リストアアンプNMOSコモンソース線、CSP2：リストアアンプPMOSコモンソース線、CSPC:センスアンプコモンソース線プリチャージ回路、CSTG,CSTG2：センスアンプ、リストアアンプコモンソース分離スイッチ、VDLR：データ線プリチャージレベル、VSS：グランドレベル、VDL:データ線振幅電圧、VDH：データ線振幅電圧より高い電圧、VPP:ワード線用昇圧電源電圧、φPC：プリチャージ信号、φn：センスアンプNMOS活性化信号、φp：センスアンプPMOS活性化信号、φTG：データ線、コモンソース線分離制御信号、φRP:リストアアンプPMOS活性化信号、φRN：リストアアンプNMOS活性化信号、WL：ワード線、P0,P1：PMOSトランジスタ、NT0,NT1:データ線分離スイッチ用NMOSトランジスタ、N0,N1:NMOSトランジスタ、VREF1.VREｆ０：リファレンスレベル、VCC:外部電圧、MA0：メモリアレー、XAB:Xアドレスデコーダ回路、YAB、Yアドレスデコーダ回路、X-DEC：Xアドレスデコーダ、Y-DEC：Yアドレスデコーダ、MA：メモリアレーブロック、I/O B：IOバッファー、I/O CTL：IOコントロール回路、VG：電源発生回路、TCG；タイミング発生回路、F:最小加工寸法、SNCT：ストレージノードコンタクト、DLCT：データ線コンタクト、L：拡散層、TH2：スルーホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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