(57)【特許請求の範囲】
【請求項１】
コンピュータのための集積化グラフィックスコントローラを備えた１チップのチップセットであって、
グラフィックスコントローラと、
外部のシステムメモリに接続するための第１の外部インターフェース手段と、
前記第１の外部インターフェース手段に接続されるメモリコントローラであって、前記グラフィックスコントローラが前記第１の外部インターフェース手段を介して前記システムメモリにアクセスすることを可能にするため、該メモリコントローラおよび該グラフィックスコントローラの間のインターフェースをとるための手段を含む、メモリコントローラと、を備え、
前記チップセットは、外部のプロセッサに接続されており、該プロセッサは、前記外部のシステムメモリに前記メモリコントローラおよび前記第１の外部インターフェース手段を介してアクセスし、
さらに、該チップセットは、
外部のフレームバッファメモリに接続するための第２の外部インターフェース手段と、
前記第２の外部インターフェース手段に接続されるフレームバッファコントローラであって、前記グラフィックスコントローラが前記第２の外部インターフェース手段を介して前記外部のフレームバッファメモリにアクセスすることを可能にするため、該フレームバッファコントローラおよび該グラフィックスコントローラの間のインターフェースをとるための手段を含む、フレームバッファコントローラと、
前記フレームバッファコントローラを介して、少なくとも前記外部のフレームバッファメモリに対する前記グラフィックスコントローラの動作上の相互接続を制御することにより、前記外部のフレームバッファメモリを用いない第１の構成と前記外部のフレームバッファメモリを用いる第２の構成とを切り換える制御手段であって、該第１の構成では、前記システムメモリが共用メモリとして動作するよう該システムメモリの一部をフレームバッファメモリとして用い、前記グラフィックスコントローラは、前記メモリコントローラおよび前記第１の外部インターフェース手段を介して該システムメモリにアクセスし、前記第２の構成では、前記グラフィックスコントローラは、前記フレームバッファコントローラおよび前記第２の外部インターフェース手段を介して前記外部のフレームバッファメモリにアクセスする、
１チップのチップセット。
【請求項２】
前記フレームバッファコントローラおよび前記第２の外部インターフェース手段は、前記外部のフレームバッファメモリに対し、高速で狭いアクセスパスを提供する、
請求項１に記載の１チップのチップセット。
【請求項３】
前記アクセスパスは、８ビット幅であり、６００メガバイト／秒を超えたスピードで動作する、
請求項２に記載の１チップのチップセット。
【請求項４】
前記制御手段は、前記外部のフレームバッファメモリが前記第２の外部インターフェース手段に接続されているかどうかを検出するための検出手段を含む、
請求項１または２に記載の１チップのチップセット。
【請求項５】
前記制御手段は、前記検出手段が前記外部のフレームバッファメモリの前記第２の外部インターフェース手段への接続を検出したならば、前記グラフィックスコントローラおよび前記外部のフレームバッファメモリの間のアクセスを許可し、前記検出手段が前記外部のフレームバッファメモリの前記第２の外部インターフェース手段への接続を検出しなければ、該アクセスを禁止し、前記グラフィックスコントローラからの前記システムメモリへのアクセスは、前記外部のフレームバッファメモリが接続されているかどうかにかかわらず許可される、
請求項４に記載の１チップのチップセット。
【請求項６】
前記制御手段は、前記メモリコントローラを介して、前記システムメモリへの前記グラフィックスコントローラの接続を制御するよう動作する、
請求項１または２に記載の１チップのチップセット。
【請求項７】
前記制御手段は、前記外部のフレームバッファメモリが前記第２の外部インターフェース手段に接続されているかどうかを検出するための検出手段を含む、
請求項６に記載の１チップのチップセット。
【請求項８】
前記制御手段は、前記検出手段による検出結果に応じて、前記グラフィックスコントローラと、前記システムメモリおよび前記外部のフレームバッファメモリのうちのいずれかと、の間のアクセスを許可し、
前記制御手段は、前記検出手段によって前記外部のフレームバッファメモリが接続されていることを検出したならば、前記グラフィックスコントローラおよび前記外部のフレームバッファメモリの間のアクセスを許可し、前記検出手段によって前記外部のフレームバッファメモリが接続されていることが検出されなければ、前記グラフィックスコントローラおよび前記システムメモリの間のアクセスを許可する、
請求項７に記載の１チップのチップセット。
【請求項９】
請求項１から８のいずれかに記載のチップセットを有するコンピュータ。
【請求項１０】
前記外部のフレームバッファメモリは、前記コンピュータ内に設けられる、
請求項９に記載のコンピュータ。
【請求項１１】
請求項１に記載の１チップのチップセットに集積化されたグラフィックスコントローラにメモリを割り振るための方法であって、
前記メモリコントローラおよび前記第１の外部インターフェース手段を介して、前記システムメモリへの前記グラフィックスコントローラのアクセスを可能にするステップと、
前記外部のフレームバッファメモリが前記第２の外部インターフェース手段に接続されている場合には、前記フレームバッファコントローラおよび該第２の外部インターフェース手段を介して、該外部のフレームバッファメモリへの前記グラフィックスコントローラのアクセスを可能にするステップと、を含む、
方法。
【請求項１２】
さらに、前記外部のフレームバッファメモリが、前記第２のインターフェース手段に接続されているかどうかを検出するステップを含む、
請求項１１に記載の方法。
【請求項１３】
さらに、前記外部のフレームバッファメモリが前記第２のインターフェース手段に接続されている場合には、前記システムメモリに対する前記グラフィックスコントローラのアクセスを不許可にするステップを含む、
請求項１２に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パーソナル・コンピュータに関し、より具体的には集積化されたグラフィックスコントローラを備えた１チップのチップセットに関する。
【０００２】
【従来の技術】
最近のパーソナル・コンピュータは、一般にデータの表示を制御するグラフィックスコントローラを含み、フレームバッファメモリを使用する。このフレームバッファは、通常３２ビットバスを介してグラフィックスコントローラに接続された１ＭＢのメモリである。２ＭＢのメモリを使用するときは、６４ビットバスが使用される。またコンピュータは、オペレーティングシステムおよびアプリケーションを走らせるためプロセッサにより使用されるシステムメモリを含む。このメモリは、通常６４ビットバスを介してアクセスされる。
【０００３】
ＵＭＡ(Uniflied Memory Architecture)は、グラフィックスコントローラにより使用されるフレームバッファメモリのスペースが、実際にはシステムメモリの一部である構成をとる。第１に、ＵＭＡはコンピュータに必要なメモリの全体量を下げることを可能にする。１６ＭＢのシステムメモリと１ＭＢのフレームバッファを持つ代わりに、コンピュータはシステムメモリおよびフレームバッファの間で共有する１６ＭＢを必要としさえすれば良い。第２に、ＵＭＡは１ＭＢのみのフレームバッファでも、グラフィックスコントローラが６４ビットバスを使用することを可能にする。
【０００４】
ＵＭＡの欠点はパフォーマンスが低いことであり、これはグラフィックコントローラおよびプロセッサの間のメモリの共有およびメモリアクセスの衝突、さらにはオペレーティングシステムが使用できるのがより少ないシステムメモリとなるという事実が原因である。
【０００５】
シリコン技術の向上を利用することにより、グラフィックスコントローラを１チップのチップセットに集積化することが提示されてきた。よって、グラフィックスコントローラはプロセッサバスを直接アクセスする。これにより、１ＭＢのみのフレームバッファでも、グラフィックスコントローラにより幅広のバスが提供される。図１は、関連する構成要素を有した従来技術のＵＭＡのような１チップのチップセットの実施形態の概略図である。図１において、１チップのチップセット１は、周辺バスコントローラ３、メモリコントローラ４およびグラフィックスコントローラ５を含む。チップセット１は、プロセッサバス７（たとえば、６６ＭＨｚで動く６４ビットバス）を介してプロセッサ６に接続される。また、周辺バスコントローラ３を介して周辺バス８にも接続される。周辺バスは、通常ＰＣＩタイプのバスである。最後に、チップセット１はシステムバス１０（たとえば６６ＭＨｚの６４ビットバス）を介してシステムメモリに接続される。
【０００６】
図１に示されるように、グラフィックスコントローラ５は、メモリコントローラ４およびシステムバス１０を介してシステムメモリ９へのアクセスを有する。上述したように、システムメモリの一部がフレームバッファとして使用される。
【０００７】
チップセット上にメモリコントローラをこのように集積化することは、グラフィックスコントローラが直接プロセッサバス上に置かれるので、明らかにパフォーマンス上有利である。６６〜１００ＭＨｚで動く６４ビットバスの場合では、５２８〜８００ＭＢのバンド幅で、グラフィックスコントローラへのアクセスを提供する。すなわち、商品名ＡＧＰで提供されるようなものと同じような従来技術のグラフィックスコントローラのバスは、５３３ＭＢのバンド幅を可能にする。しかし、図１のチップセット／グラフィックスコントローラはなお、上述したようなＵＭＡの欠点を呈示する。
【０００８】
また今日、高解像度およびカラー深度（色の深み）をますます増やす必要性が存在し、このことがパフォーマンス上大きな効果を示す、より大きなフレームバッファを必要とする。図１のＵＭＡの構成は、システムメモリのサイズが増えた場合にこのような機能を提供することができるが、なお同じ欠点を呈示したままである。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、パーソナルコンピュータについて、ＵＭＡの上述の欠点を克服する構成を提供することであり、高い解像度、カラー深度およびパフォーマンスを提供することである。
【００１０】
本発明の他の側面は、容易に拡張（アップグレード）することができる構成を提供することであり、これにより異なる種類の構成に容易に適応することができる。
【００１１】
【課題を解決するための手段】
本発明によると、集積化グラフィックス・コントローラを備える１チップのチップセットであって、グラフィックスコントローラと、外部システムメモリに接続するための第１の外部インターフェース手段と、前記第１の外部インターフェース手段に接続されたメモリコントローラであって、グラフィックスコントローラが、前記第１の外部インターフェース手段を介して前記システムメモリにアクセスすることを可能にするため、メモリコントローラおよびグラフィックスコントローラのインターフェースをとるための手段を含むメモリコントローラと、外部フレームバッファメモリに接続するための第２の外部インターフェース手段と、前記第２の外部インターフェース手段に接続されたフレームバッファコントローラであって、グラフィックスコントローラが、前記第２の外部インターフェース手段を介して前記外部フレームバッファにアクセスすることを可能にするため、フレームバッファコントローラおよびグラフィックスコントローラのインターフェースをとるための手段を含むフレームバッファコントローラと、フレームバッファコントローラを介して少なくとも外部フレームバッファメモリとのグラフィックスコントローラの作用的な相互接続を制御するための制御手段と、を備える１チップのチップセットが、提供される。
【００１２】
この構成（配置）により、フレームバッファはシステムメモリの一部として、または別個の外部メモリにより、適したように提供することができる。
【００１３】
２つの外部メモリについて１つのチップ上に十分な連結性（コネクティビティ）を提供することは、それ自身困難なことである。したがって、フレームバッファコントローラおよび第２の外部インターフェース手段は、外部フレームバッファへの高速で幅が狭いアクセスパスを提供するよう設計されるのが好ましく、これによりこのパスに関連するピン数を最小限にすることができ、良好なパフォーマンスを与える。
【００１４】
制御手段は、外部入力に応答してグラフィックスコントローラの接続を簡単に制御する。しかし、制御手段は外部フレームバッファが第２の外部インターフェース手段に接続されているかどうかを検出するための検出手段を含むことが好ましい。この場合、ある好ましい実施形態における制御手段は、外部フレームバッファメモリの存在を示す検出手段に応答し、グラフィックスコントローラおよびフレームバッファメモリの間のアクセスを許可し、さもなくば次のようなアクセスを禁止する。すなわち、フレームバッファメモリが存在するかどうかということとは独立して（無関係に）許可されているグラフィックスコントローラからシステムメモリへのアクセスを禁止する。制御手段がメモリコントローラを介してシステムメモリへのグラフィックスコントローラのアクセスを制御するという他の実施形態では、制御手段はグラフィックスコントローラ、１のみのシステムメモリおよびフレームバッファメモリの間のアクセスを許可するため検出手段に応答し、外部フレームバッファメモリの存在を示す検出手段に応答してグラフィックスコントローラおよびフレームバッファメモリの間のアクセスを許可し、さもなくばグラフィックスコントローラおよびシステムメモリの間のアクセスを許可する。
【００１５】
さらに本発明は、このような集積化グラフィックスコントローラを備えた１チップのチップセットを有するコンピュータを提供する。コンピュータは、フレームバッファメモリを受け入れるための手段が提供され、前記受け入れるための手段を１チップのチップセットの前記第２の外部インターフェース手段に相互接続するための手段が提供される。コンピュータは、フレームバッファが存在していなくても、また後に拡張（アップグレード）されるということがなくても、最初から使用することができる。
【００１６】
さらに本発明は、１チップのチップセットに集積化されたグラフィックスコントローラにメモリを割り振るための処理を提供する。処理は、メモリコントローラを介してシステムメモリへのグラフィックスコントローラのアクセスを可能にするステップと、フレームバッファが第２の手段に接続される場合には、フレームバッファコントローラを介してフレームバッファへのグラフィックスコントローラのアクセスを可能にするステップと、を含む。
【００１７】
【発明の実施の形態】
図２は、本発明による１チップのチップセットの概略図である。図２のチップセットの構成要素のうち、図１のものと同じものについては同じ番号で表示しており、同じ説明は繰り返さない。
【００１８】
図２のチップセットは、１つのチップ１に特定のフレームバッファコントローラ１５を含む。このコントローラ１５は、図２の矢印１６に示されるように、グラフィックスコントローラ５によりアクセスすることができる。よって、１つのチップ１のフレームバッファコントローラ１５は、フレームバッファバス１７を介してオプションのフレームバッファ１８に接続することができる。
【００１９】
フレームバッファ１７は、幅が狭く高速のバスであることが好ましい。すなわち、１チップのチップセット１のピン数を制限するという利点を有し、フレームバッファ１８への高速なアクセスを可能にするようなバスが好ましい。このようなバスおよびメモリシステムは、商品名ＲＡＭＢＵＳにおいて使用することができ、たとえば６００ＭＨｚまでのスピードで８ビットアクセスが提供され、これにより６００ＭＢのバンド幅でフレームバッファアクセスを可能にする。
【００２０】
図２の１チップのチップセット／グラフィックスコントローラは、いかなるオプションのフレームバッファ１８を用いなくても、第１の構成で使用することができる。この場合、操作は図１を参照して述べた従来技術のＵＭＡと同様である。すなわち、グラフィックスコントローラ５は、メモリコントローラ４およびシステムメモリ１０を介して共有システムメモリ９をアクセスする。この構成では、フレームバッファコントローラ１５は使用されない。また、図２の１チップのチップセット／グラフィックスコントローラは、オプションのフレームバッファ１８を用いて第２の構成で使用することができる。この場合、グラフィックスコントローラ５は、フレームバッファコントローラ１５およびフレームバッファバス１７を介してフレームバッファ１８をアクセスする。グラフィックスコントローラは、プロセッサとシステムメモリを共有する必要がないので、上述したメモリ共有の問題を避けることができる。システムメモリへのグラフィックスコントローラのアクセスは、この場合不許可(disable）とすることができる（このアクセスを常に使用可能とするために調整することも可能であるけれども）。
【００２１】
よって、図２の１チップのチップセット／グラフィックスコントローラは、相対的に安い解決方法（第１の構成）および高パフォーマンスの解決方法（第２の構成）の両方を提供し、ますます増えるカラー深度および解像度の現在の傾向により適応したものとなる。
【００２２】
構成制御は、チップセット１の一部として提供される制御ブロック２０により引き起こされる。この制御ブロック２０は、システムの起動時に外部的に簡単に設定（プログラム）することができ、グラフィックスコントローラとシステムメモリ９および（または）必要に応じてフレームバッファメモリ１８の間のアクセスを構成することができる。しかし、制御ブロック２０には、フレームバッファメモリ１８が接続されているか否かを自動的に検出する（たとえば、起動(boot、ブート)時に）ための関連した検出手段が提供されることが望ましい。この場合、検出手段がフレームバッファメモリ１８が存在しないことを示した場合には、制御手段は上に述べた第１の構成を設定し、操作は標準のＵＭＡ操作である。しかし、フレームバッファ１８が存在する場合には、第２の高パフォーマンス構成が使用される。集積回路分野の当業者は、適切な制御および検出手段を容易に提供することができるであろう。
【００２３】
これは、パーソナルコンピュータの製造メーカーが、１チップを変更する必要なく、製品の範囲全体をカバーすることを可能にする。すなわち、ユーザーが後にコンピュータを拡張（アップグレード）することをも可能にする。よって、本発明は非常に用途が広いものである。
【００２４】
本発明の好ましい実施の形態における説明は、典型的なものであり、多様な変形が可能であることは当該技術分野の当業者には明らかであろう。
【００２５】
本発明は例として次の実施態様を含む。
（１）コンピュータのための集積化グラフィックスコントローラを備えた１チップのチップセット(1)であって、
グラフィックスコントローラ(5)と、
外部システムメモリ(9)に接続するための第１の外部インターフェース手段(10)と、
前記第１の外部インターフェース手段に接続されたメモリコントローラ(4)であって、グラフィックスコントローラが、前記第１の外部インターフェース手段を介して前記システムメモリにアクセスすることを可能にするため、メモリコントローラおよびグラフィックスコントローラのインターフェースをとるための手段を含むメモリコントローラと、
外部フレームバッファメモリ(18)に接続するための第２の外部インターフェース手段(17)と、
前記第２の外部インターフェース手段に接続されたフレームバッファコントローラ(15)であって、グラフィックスコントローラが、前記第２の外部インターフェース手段を介して前記外部フレームバッファにアクセスすることを可能にするため、フレームバッファコントローラおよびグラフィックスコントローラのインターフェースをとるための手段を含むフレームバッファコントローラと、
フレームバッファコントローラ(15)を介して少なくとも外部フレームバッファメモリ(18)とのグラフィックスコントローラの作用的な相互接続を制御するための制御手段(20)と、を備える１チップのチップセット。
【００２６】
（２）上記（１）において、フレームバッファコントローラ(15)および第２の外部インターフェース手段(17)が、前記外部フレームバッファ(18)への高速で狭いアクセスパスを提供する、上記（１）の１チップのチップセット。
（３）上記（２）において、前記アクセスパスが８ビット幅であり、６００メガバイト／秒を超えたスピードで動作する、上記（２）の１チップのチップセット。
（４）上記（１）または（２）において、前記制御手段が、外部フレームバッファ(18)が第２の外部インターフェース手段に接続されているかどうかを検出するための検出手段を含む、上記（２）の１チップのチップセット。
【００２７】
（５）上記（４）において、制御手段が外部フレームバッファメモリの存在を示す検出手段に応答して、グラフィックスコントローラおよびフレームバッファメモリの間のアクセスを許可し、さもなくばフレームバッファメモリが存在するかどうかとは独立して許可されているシステムメモリへのグラフィックスコントローラからのアクセスを禁止する、上記（４）の１チップのチップセット。
（６）上記（１）または（２）において、制御手段(20)は、メモリコントローラを介してシステムメモリへのグラフィックスコントローラの接続を制御するよう作用する、上記（１）または（２）の１チップのチップセット。
【００２８】
（７）上記（６）において、前記制御手段は、外部フレームバッファが第２の外部インターフェース手段に接続されているかどうかを検出するための検出手段を含む、上記（６）の１チップのチップセット。
（８）上記（７）において、制御手段は、グラフィックスコントローラ、１のみのシステムメモリおよびフレームバッファメモリの間のアクセスを許可するため検出手段に応答し、外部フレームバッファメモリの存在を示す検出手段に応答してグラフィックスコントローラおよびフレームバッファメモリの間のアクセスを許可し、さもなくばグラフィックスコントローラおよびシステムメモリの間のアクセスを許可する、上記（７）の１チップのチップセット。
【００２９】
（９）上記（１）から（８）のうちの任意の１つによる集積化グラフィックスコントローラを備えた１チップのチップセットを有するコンピュータ。
（１０）上記（５）から（８）による集積化グラフィックスコントローラを備えた１チップのチップセットを有するコンピュータであって、フレームバッファメモリを受け入れるための手段および前記受け入れるための手段を１チップのチップセットの前記第２の外部インターフェース手段に相互接続する手段を含む、コンピュータ。
【００３０】
（１１）上記（１）による１チップのチップセットに集積化されたグラフィックスコントローラにメモリを割り振るための処理は、
メモリコントローラを介してシステムメモリへのグラフィックスコントローラのアクセスを可能にするステップと、
フレームバッファが第２の手段に接続されている場合には、フレームバッファコントローラを介してフレームバッファへのグラフィックスコントローラのアクセスを可能にするステップと、を含む。
【００３１】
（１２）上記（１１）の処理において、フレームバッファが第２の手段に接続されているかどうかを検出するステップを含む、上記（１１）の処理。
（１３）上記（１２）の処理において、フレームバッファが第２の手段に接続されている場合には、システムメモリへのグラフィックスコントローラのアクセスを不許可にするステップを含む、上記（１２）の処理。
【００３２】
【発明の効果】
本発明によれば、パーソナルコンピュータについて高い解像度、カラー深度およびパフォーマンスを提供することができるようになる。さらに、簡単に拡張（アップグレード）することができる構成を提供することにより、異なる種類の構成に容易に適応することができるようになる。
【図面の簡単な説明】
【図１】従来技術のＵＭＡ１チップのチップセットの概略図。
【図２】本発明による１チップのチップセットの概略図。
【符号の説明】
４      メモリコントローラ
５      グラフィックスコントローラ
９      システムメモリ
１０    第１の外部インターフェース手段
１５    フレームバッファコントローラ
１７    第２の外部インターフェース手段
１８    外部フレームバッファメモリ
２０    制御手段
【図１】
0004166326.tif 000002
【図２】
0004166326.tif 000003