(57)【特許請求の範囲】
【請求項１】
公称周期性を有する複数パルスからなる入力パルス列であり、それから１つかそれ以上のパルスが欠落している該入力パルス列の雑音を低減するクロック復元回路であって、
前記入力パルス列から直流レベルを除去する直流除去手段と、
前記直流除去手段によって直流レベルが除去された後前記入力パルス列を積分する積分手段と、
前記積分手段からの出力を受信し、該出力から前記入力パルス列の欠落パルスを検出する検出手段と、
前記検出手段に応答して、前記検出手段によって検出された前記欠落パルスに関して遅延された付加パルスを前記入力パルス列に挿入するパルス生成手段と、
前記積分手段からの前記出力から出力パルス列を生成する出力手段とを備えるクロック復元回路。
【請求項２】
前記出力手段が、前記付加パルスの遅延によって発生する位相雑音を低減するために有効である請求項１に記載の回路。
【請求項３】
前記出力手段が、前記積分手段からの前記出力を基準レベルと比較し、前記比較の結果として比較信号を生成する比較器と、前記比較信号から前記出力パルス列を得る出力単安定回路とを備える請求項２に記載の回路。
【請求項４】
外部供給源から受信された波形から前記入力パルス列を得る入力手段を含む請求項１に記載の回路。
【請求項５】
前記入力手段が入力単安定回路である請求項４に記載の回路。
【請求項６】
外部供給源から受信された波形から前記入力パルス列を得る周波数２倍手段を備え、前記出力手段が２分周回路を含む請求項１に記載の回路。
【請求項７】
前記検出手段が、前記積分手段からの到達可能最高出力を、パルスの欠落がない場合前記積分手段からの前記出力の値を越えるように事前設定されたしきい値と比較する比較器を備え、前記パルス生成手段が、前記積分手段からの前記出力が前記しきい値の値と交差したことを前記比較器が検出する場合、前記入力パルス列に前記付加パルスを挿入するよう構成されている請求項１に記載の回路。
【請求項８】
前記パルス生成手段が、前記積分手段からの前記出力の値が前記しきい値と交差した場合、前記比較器による検出信号出力によってトリガされる単安定回路を備える請求項７に記載の回路。
【請求項９】
前記入力パルス列がＯＲゲートを通じて前記積分手段に供給され、前記パルス生成手段の前記単安定回路が前記ＯＲゲートの第１入力に接続され、前記入力パルス列が前記ＯＲゲートの第２入力に供給される請求項８に記載の回路。
【請求項１０】
前記欠落パルスの前記検出手段による検出に際して前記直流除去手段を使用禁止にし、前記入力パルス列中の次のパルスの前記検出手段による検出に際して前記直流除去手段を再使用可能にする制御手段を含む請求項１に記載の回路。
【請求項１１】
前記出力パルス列の位相ジッタを低減するさらなる回路手段を含む請求項１に記載の回路。
【請求項１２】
前記回路手段が、前記出力パルス列から直流レベルを除去するさらなる直流除去手段と、積分出力を発生するために、前記直流レベルが除去された後前記出力パルス列を積分するさらなる積分手段と、前記積分出力から低減された位相ジッタを有する前記出力パルス列を得る処理手段とを備える請求項１１に記載の回路。
【請求項１３】
前記処理手段が、前記さらなる積分手段からの前記積分出力を基準レベルと比較し、前記比較の結果として比較信号を生成するさらなる比較手段と、前記比較信号から低減された位相ジッタを有する前記出力パルス列を取り出す出力回路とを備える請求項１２に記載の回路。
【請求項１４】
前記出力回路が単安定回路である請求項１３に記載の回路。
【請求項１５】
前記周波数２倍手段が、受信された波形から第１パルス列を得る手段であって、該第１パルス列が正方向変換点によってトリガされるパルスからなる手段と、前記受信された波形から第２パルス列を得る手段であって、前記第２パルス列が負方向変換点によってトリガされるパルスからなる手段と、前記入力パルス列を形成するために、前記第１及び第２パルス列を結合する手段とを備える請求項６に記載の回路。
【請求項１６】
前記入力パルス列のパルスが同じパルス幅を有するようにする単安定回路を含む、請求項１に記載の回路。
【請求項１７】
公称周波数ｆを有するパルスからなる入力パルス列の位相雑音を低減する位相雑音低減回路であって、
前記入力パルス列から第１パルス列を得る手段であって、前記第１パルス列が前記入力パルス列を形成するパルスの正方向変換点によってトリガされるパルスからなる手段と、
前記入力パルス列から第２パルス列を得る手段であって、前記第２パルス列が前記入力パルス列を形成するパルスの負方向変換点によってトリガされるパルスからなる手段と、
結合パルス列を形成するために前記第１及び第２パルス列を結合する結合手段と、
前記結合パルス列から直流レベルを除去する直流除去手段と、
積分出力を生成するために前記直流除去手段によって前記直流レベルが除去された後前記結合パルス列を積分する積分手段と、
前記公称周波数ｆの出力パルス列を前記積分出力から得る処理手段とを備える回路。
【請求項１８】
前記処理手段が、前記積分出力を基準レベルと比較し、前記比較の結果として比較信号を生成する比較器と、前記比較信号から前記出力パルス列を取り出す出力回路とを備える請求項１７に記載の回路。
【請求項１９】
前記出力回路が２分周回路である請求項１８に記載の回路。
【請求項２０】
公称周期性を有する複数パルスからなる入力パルス列であり、その中に１つかそれ以上のスプリアス付加パルスが存在する該入力パルス列の雑音を低減するクロック復元回路であって、
前記入力パルス列から直流レベルを除去する直流レベル除去手段と、
前記直流除去手段によって前記入力パルス列から前記直流レベルが除去された後、該入力パルス列を積分する積分手段と、
前記入力パルス列から前記スプリアス付加パルスを削除するパルス削除手段であって、前記積分手段からの出力を受信し且つ該出力に応答してブランキング・パルスを生成するパルス生成手段と、前記１つかそれ以上のスプリアス付加パルスを削除するために前記ブランキング・パルスを前記入力パルス列の前記複数のパルスに結合する手段と、を備えるパルス削除手段と、
前記積分手段の出力から出力パルス列を得る出力手段とを備えるクロック復元回路。
【請求項２１】
前記パルス生成手段が各前記周期的パルスの後ブランキング・パルスを生成する請求項２０に記載の回路。
【請求項２２】
前記入力パルス列の欠落パルスを検出する手段と、欠落パルスの検出に応答して前記入力パルス列にパルスを挿入する手段とを含む請求項２０に記載の回路。
【請求項２３】
外部供給源から受信された波形またはパルス列から前記入力パルス列を得る入力手段を含む請求項２０に記載の回路。
【請求項２４】
前記入力手段が入力単安定回路である請求項２３に記載の回路。
【請求項２５】
受信された波形またはパルス列から前記入力パルス列を得る周波数２倍手段を含み、前記出力手段が２分周回路を含む請求項２０に記載回路。
【請求項２６】
請求項２０に記載の２つの回路を備える回路であって、前記２つの回路の一方が入力波形に従って動作し、前記２つの回路のもう一方が前記入力波形の反転波形に従って動作し、それらの各出力が２分周回路に供給され、前記２分周回路の出力が１つの共通出力を形成するためにＯＲゲートで結合される回路。
【請求項２７】
請求項２０に記載の２つの回路を備える回路であって、前記２つの回路の一方が入力波形に従って動作し、前記２つの回路のもう一方が前記入力波形の反転波形に従って動作し、それらの各出力がフリップフロップのセット及びリセット入力に供給され、フリップフロップ出力が１つの共通出力を形成する回路。
【請求項２８】
前記周波数２倍手段が、受信された波形から第１パルス列を得る手段であって、前記第１パルス列が正方向変換点によってトリガされる手段と、該受信された波形から第２パルス列を得る手段であって、前記第２パルス列が負方向変換点によってトリガされる手段と、前記入力パルス列を形成するために前記第１及び第２パルス列を結合する手段とを備える、請求項２５に記載の回路。
【請求項２９】
前記出力手段が単安定回路を備える請求項２０に記載の回路。
【請求項３０】
前記出力手段が前記出力パルス列の時間ジッタを低減する手段を含む請求項２０に記載の回路。
【請求項３１】
前記パルス結合手段が、前記ブランキング・パルスを受信するための終了入力を有するラッチ回路を備える請求項２０に記載の回路。
【請求項３２】
前記入力パルス列のパルスが同じパルス幅を有するようにする単安定回路を含む請求項２０に記載の回路。
【請求項３３】
公称周期性を有する複数パルスからなる入力パルス列の位相雑音を低減する回路であって、
前記入力パルス列から直流レベルを除去する直流除去手段と、
前記直流除去手段によって前記入力パルス列から直流レベルを除去した後前記入力パルス列を積分する積分手段と、
前記積分手段からの出力及びそれぞれ異なった基準信号に応答して異なった出力パルス列を発生し、それによって前記出力パルス列の各々が対応する前記基準信号に応じて前記入力パルス列の変換点に対するそれぞれの位相関係を有する周期的変換点を含む少なくとも２つの検出手段とを含む回路。
【請求項３４】
複数の前記検出手段と、それぞれ前記検出手段の１つかそれ以上の対によって発生した前記出力パルス列から１つかそれ以上のほぼジッタのない出力パルス列を得る出力手段とを含む請求項３３に記載の回路。
【請求項３５】
前記出力手段が、ラッチ回路と、前記１対の検出手段によって生成される前記出力パルス列に応答してその出力論理状態の間で前記ラッチ回路を切り換え、それによって対応する前記ほぼジッタのない出力パルス列を生成する切り換え手段とを含む請求項３４に記載の回路。
【請求項３６】
前記切り換え手段が、前記対の検出手段の異なった検出手段によって生成される前記出力パルス列を受信するよう各々接続された１対の単安定回路を備える請求項３５に記載の回路。
【請求項３７】
前記入力パルス列のスプリアス付加パルスを削除する手段を含む請求項３３に記載の回路。
【請求項３８】
前記入力パルス列の欠落パルスの検出に際してパルスを前記入力パルス列に挿入する手段を含む請求項３３に記載の回路。
【請求項３９】
前記入力パルス列の複数パルスが同じパルス幅を有するようにする単安定回路を含む請求項３３に記載の回路。
【発明の詳細な説明】
【０００１】
本発明は、例えばクロック復元回路で有益な雑音低減回路である雑音低減回路に関する。
【０００２】
本発明はまた、特にフラクショナルレート（ｆｒａｃｔｉｏｎａｌ  ｒａｔｅ）乗算回路及びフラクショナルＮ（ｆｒａｃｔｉｏｎａｌ−Ｎ）周波数シンセサイザで応用される。
【０００３】
計算及び電気通信システムは、変調、復調、アナログ・デジタル変換及びデータ・ストリームの同期をもたらす内部または外部クロック信号によって動作する。システム・クロックは高いレベルの純度（ｐｕｒｉｔｙ）及び／または同一性（ｉｎｔｅｇｒｉｔｙ）を要求することが多い。純度とは、時間ジッタに正比例する低位相雑音を意味する。位相雑音または時間ジッタは、パルス列中のパルスの位置が、パルス列の厳密な周期性の仮定に基づいて予想される位置から時間的にずれる場合に発生する。同一性とは、動作変換点（ｏｐｅｒａｔｉｖｅ  ｔｒａｎｓｉｔｉｏｎ）の欠落がなく、スプリアス付加変換点がないパルス・ストリーム（ｐｕｌｓｅ  ｓｔｒｅａｍ）を意味する。
【０００４】
公知の位相雑音低減またはジッタ防止回路がＰＣＴ／ＧＢ９７／００４０５（公報番号ＷＯ９７／３０５１６）で説明されている。この回路は、周波数が入力と同じであるが、出力パルスのジッタが入力パルスと比較して低減された出力を発生する。
【０００５】
本発明による雑音低減回路は、低いレベルの純度及び／または同一性によって発生する雑音を低減するために使用される。本発明による回路は、例えば、多相出力クロック分配回路、低雑音フラクショナルレート乗算回路及びフラクショナルＮ位相同期ループ・シンセサイザにおけるクロック復元回路として様々な範囲で応用される。
【０００６】
本発明の第１の態様によれば、雑音がない場合周期的であり１つかそれ以上のパルスが欠落しているパルスからなる入力パルス列中の雑音を低減する雑音低減回路が提供されるが、この雑音低減回路には、入力パルス列から直流レベルを除去する直流除去手段と、直流除去手段によって直流レベルが除去された後入力パルス列を積分する積分手段と、積分手段からの出力を受信し入力パルス列中の欠落パルスをそこから検出する検出手段と、検出手段に応答して、検出手段によって検出された欠落パルスを基準にして遅延された付加パルスを入力パルス列に挿入するパルス発生手段と、前記積分手段からの前記出力から出力パルス列を得る出力手段とが含まれる。
【０００７】
本発明の第２の態様によれば、事前設定可能な電圧を生成する電圧源と、事前設定可能な電圧を受信する入力を有する積分手段と、積分手段からの出力に応答して前記入力にパルスを供給する手段と、事前設定可能な電圧によって決定される周波数の周期的パルス列を前記出力から得る手段とを備える電圧制御発振器が提供される。
【０００８】
本発明の第３の態様によれば、公称周波数ｆを有する入力パルス列を受信する入力を有する積分手段と、前記入力に事前設定可能な電圧を供給する電圧源と、前記積分手段からの出力に応答して前記入力パルス列に付加パルスを挿入する手段と、ｎが前記事前設定可能な電圧によって決定される１より大きい倍数である場合に周波数ｎｆの周期的パルス列を前記出力から得る手段とを備える周波数逓倍器が提供される。
【０００９】
本発明の第４の態様によれば、位相雑音がない時公称周波数ｆを有するパルスからなる入力パルス列中の位相雑音を低減する位相雑音低減回路が提供されるが、この位相雑音低減回路は、入力パルス列から第１パルス列を得る手段であって、この第１パルス列が入力パルス列を形成するパルスの正方向変換点によってトリガされるパルスからなる手段と、入力パルス列から第２パルス列を得る手段であって、この第２パルス列が入力パルス列を形成するパルスの負方向変換点によってトリガされるパルスからなる手段と、結合パルス列を形成するために前記第１及び第２パルス列を結合する結合手段と、結合パルス列について直流レベルを除去する直流除去手段と、積分出力を発生するために直流除去手段によって直流レベルが除去された後結合パルス列を積分する積分手段と、積分出力から前記公称周波数ｆの出力パルス列を得る処理手段とを備えている。
【００１０】
本発明の第５の態様によれば、雑音がない場合周期的で、内部に１つかそれ以上のスプリアス付加パルスが存在する複数パルスからなる入力パルス列の雑音を低減する回路が提供されるが、この回路には、入力パルス列から直流レベルを除去する直流除去手段と、直流除去手段によって直流レベルが除去された後入力パルス列を積分する積分手段と、入力パルス列から前記スプリアス付加パルスを削除するパルス削除手段と、前記積分手段の出力から出力パルス列を得る出力手段とが含まれる。
【００１１】
本発明の第６の態様によれば、雑音がない場合周期的な複数パルスからなる入力パルス列の位相雑音を低減する回路が提供されるが、この回路には、入力パルス列から直流レベルを除去する直流除去手段と、直流除去手段によって直流レベルが除去された後入力パルス列を積分する積分手段と、積分手段の出力とそれぞれ異なった基準信号に応答して異なった出力パルス列を発生し、それによって前記出力パルス列が各々、対応する基準信号に依存して入力パルス列と位相関係を有する周期的変換点を含む少なくとも２つの検出手段とが含まれる。
【００１２】
本発明の第７の態様によれば、修正パルス列を発生するために制御パルスに応答して入力パルス列からパルスを減算またはそれにパルスを加算するパルス列修正手段と、事前設定可能な整数によって修正パルス列を分周する分周手段と、分周器出力から制御パルスを得て制御パルスをパルス列修正手段に供給するフラクショナルレート乗算器と、分周手段による分周の前に修正パルス列のジッタを低減するジッタ低減手段とを備えるフラクショナルレート乗算回路が提供される。
【００１３】
本発明の第８の態様によれば、本発明の第７の態様によるフラクショナルレート乗算回路を含む位相同期ループを備えるフラクショナルＮ周波数シンセサイザが提供される。
【００１４】
ここで本発明の実施例が、添付の図面を参照して、例としてのみ説明される。
図１は、上記で参照した同時係属出願ＰＣＴ／ＧＢ９７／００４０５（公報番号ＷＯ９７／３０５１６）の図３に示される、ＤＣ除去回路、積分器及び比較器から構成される自己調整型遅延補償（ＳＡＤＣ）回路について説明された原理に基づく位相雑音低減またはジッタ防止回路１２を示す。
【００１５】
入力波形またはパルス列Ｓが回路に供給される。Ｓは、発振器または周波数シンセサイザといった何らかの適切な周波数発生源によって発生され、電気または光ファイバ・ケーブルによって伝送されるかまたは電磁波によって伝送されるものであり、理想的または公称パルス繰返しまたは波動周波数ｆを有するが、また位相雑音（すなわち、等価的に、時間ジッタ）とパルスまたは波動の欠落の影響を受ける。
【００１６】
入力によって高精度単安定回路１は同じ長さのパルスの列Ｍを出力する。このパルス列は、加算回路２で直流除去帰還回路１０からの電圧をアナログ加算することで除去される直流（ＤＣ）成分を有する。次に反転積分器３が前記パルス列を鋸波形Ｎに変換し、それが基準レベルＶｒｅｆと比較される。Ｖｒｅｆは有利には、積分器出力の平均直流レベルに近くなるよう選択される。比較器４からの出力Ｏは、立ち上がり端が規則的な間隔ＴＯで発生するパルス列である。従って立ち上がり端は入力波形Ｓと比較してジッタを低減している。次に信号は出力（正エッジ・トリガ）単安定回路５に送られ、それによって出力パルス列Ｐが入力と同じ周波数ｆを有するが、立ち上がり端と立ち下がり端両方のジッタが低いことが確実になる。
【００１７】
使用される構成要素の一部または全て（正エッジ・トリガ単安定回路、反転積分器、非反転比較器、非反転バッファ）の極性は、出力信号の極性と同様逆転できる。帰還ループを一巡する信号の最終極性反転が同じであるならば、追加の増幅器及び反転器を加えることも可能である。この種の変更は回路の概念を変えるものではない。
【００１８】
直流除去回路１０は抵抗８及びコンデンサ９を備える簡単な低域通過フィルタから成り、それにかかる電圧は高入力インピーダンスの非反転バッファ７を通じて加算回路２にフィードバックされる。回路ブロック１１は、立ち上がり端ジッタ低減または位相雑音低減回路の役目を果たし、同時係属出願では自己調整遅延補償器すなわちＳＡＤＣと呼ばれる。他の既知の直流除去回路が回路１０の代わりに利用されることもある。
【００１９】
単安定回路１のタイミング期間は有利には波形周期ＴＯのごく一部分となるよう選択される。これによって高いレベルの雑音が抑圧される。単安定回路５のタイミング周期は、使用の際波形のマーク対スペース比が必要な周波数範囲にわたって１または無限大に近づかないように選択される。
【００２０】
任意選択のツェナー・ダイオード６及び６’はパルスの損失なしに高速周波数スイッチングを提供する。積分器出力がツェナー・ダイオード電圧によって設定される上限または下限に達すると、これは入力周波数が十分に高くまたは低く急激に変化する時発生するが、ツェナー・ダイオードは有効に抵抗８をバイパスし、直接コンデンサ９に急速に電荷を供給する。これによってコンデンサ９で新しく必要とされる電圧ができる限り早く達成されるので、周波数の急激な変化の直後にジッタ消去が復元されるということを確実にする。この過程は、当業者にとっては明らかなように、例えばさらに別の比較器によるなど、他の回路の変形によって同様に行われることがある。
【００２１】
この回路のジッタ低減動作が図２（ａ）から図２（ｄ）に関して説明される。ジッタを伴い、１つのパルスが時間ｔｊだけ間違えて配置された、入力単安定回路からの５つのパルスの列Ｍが図２（ａ）に示される。対応する積分器出力Ｎが、比較器出力Ｏ（図２（ｃ））及び出力単安定回路５からの出力Ｐ（図２（ｄ））と共に図２（ｂ）に示される。
直流除去回路１０によって、積分器３が飽和の方向にドリフトすることが防止される。直流除去回路のカットオフ周波数以下では、位相雑音は検出されないので消去できない。
【００２２】
直流成分が正しく除去されるとすれば、回路の動作は次の通りである。図２（ａ）から図２（ｄ）に見られるように、比較器４が積分器波形Ｎの正の勾配に切り換わる時間は、波形Ｍの中心パルスの時間ジッタｔｊに全く影響されない。波形Ｏのパルス正エッジが時間ジッタと無関係であることは、単安定回路Ｐからの出力波形にジッタがないことを意味する。回路は実際に、入力波形の時間ジッタと位相雑音を消去し、入力と同じ平均周波数のジッタのない波形を提供した。
【００２３】
本発明の１つの態様による位相雑音低減またはジッタ防止回路３２が図３に示される。２つの単安定回路１９、１９’が反転器１８と共に使用され、システムが動作する周波数を２倍するならば、周波数トラッキングがより広範囲で低雑音な周波数２倍器３３が得られる。
【００２４】
この回路では、周波数ｆの入力パルス列または波形によって単安定回路１９は各立ち上がり端で短パルスを出力する。反転器１８の作用は、入力パルス列によって単安定回路１９’が各立ち下がり端で短パルスを出力することである。ＯＲゲート２０によって、何れかの単安定回路１９、１９’からの短パルスＳ’が高精度単安定回路２１に確実に伝送される。Ｓ’の公称周波数は入力の２倍、すなわち２ｆである。
【００２５】
この周波数２倍器は、入力波形の「マーク」と「スペース」両方の期間が短パルス単安定回路のタイミング期間より長ければ動作する。
【００２６】
次に単安定回路２１は正確な長さの公称周波数２ｆのパルスの列Ｍ’を、図１に関してすでに説明した形式のＳＡＤＣ３１に供給する。ＳＡＤＣ３１はその出力Ｏ’で立ち上がり端の時間ジッタを低減する。次にこの立ち上がり端を使用して２分周回路２５を起動するが、その出力Ｐ’は入力の半分の周波数で、公称周波数ｆである。
【００２７】
任意選択のツェナー・ダイオード２６及び２６’を回路３１に追加することもでき、回路１０で有するのと同じ利点を有する。
【００２８】
図４（ａ）は、回路３３で使用される短パルス単安定回路の有利な設計を図示する。この図を参照すると、単安定回路４４は、立ち上がり端、さらには低速立ち上がり端の短反転パルスを提供する。これはフリップフロップ回路として交差接続された２つのＮＡＮＤゲート４１及び４３を備え、ゲート４２と出力反転器４５を伴うが、その出力は、各立ち上がり端で、１つのＮＡＮＤゲートによる信号伝播遅延の約３倍の長さの短時間のパルスからなる。提供されるパルスは必ずしも正確な長さではないが、短く、回路は集積回路の一部として容易に製造されるが、これは本発明による回路を実際に実現する際有益な特性である。
【００２９】
図４（ｂ）は、周波数２倍器入力回路３３のために必要な２つの短パルス単安定回路１９、１９’、ＯＲゲート２０及び反転器１８のための有利な設計を図示する。これは好都合にも８つのＮＡＮＤゲートを使用している。ＮＡＮＤゲート４６は反転器として使用される（代わりに反転器が使用されることもある）。ＮＡＮＤゲート４７は、その入力が反転パルスであるため、各立ち上がり端または立ち下がり端について正パルスでＯＲゲートの役目を果たす。
【００３０】
利用形態によっては、図４（ａ）及び図４（ｂ）のＮＡＮＤゲートの内部及び／またはその間に負荷抵抗を追加することで、固定パルス長単安定回路として使用するのに十分なだけパルス長を一定にすることができる。
【００３１】
図５は、それぞれ図１及び図３のジッタ防止回路１２及び３２と共通の機能を有し、実際に、その出力信号経路にジッタ防止回路を組み込んでいるクロック復元回路を図示する。
【００３２】
この回路は顕著な周期性をもった電気信号波形またはパルス列をその入力として有するが、それでは個々の立ち上がり及び立ち下がり端は正確な時間間隔でなく、すなわち位相雑音の影響を受けており、また個々の波動またはパルス、または波動またはパルスの集合が完全に欠落していることがある。
【００３３】
欠落パルス及び時間ジッタを伴う入力パルス列または波形Ｓ”はまず短パルス単安定回路５０に供給され、そこで短パルス列に変換される。それらはＯＲゲート５１を介して高精度単安定回路５２に供給され、そこで同一パルスの列Ｍ”に変換されるが、その直流レベルは回路５３で直流除去回路６７からの電圧をアナログ加算することで除去される。次にこのパルスの列は反転積分器５４によって積分され、その出力Ｎ”は非反転比較器５５と非反転比較器５９の両方に供給される。比較器５５は回路１２及び３２の場合と同様出力の立ち上がり端の時間ジッタを低減する効果を有する。同様に、抵抗６１、バッファ６０及びコンデンサ６３は、回路１２及び３２の場合と同様信号Ｍ”の直流成分を減算する機能を有する。
【００３４】
比較器５９は、比較器５５のトリガ・レベルＶｒｅｆより高く設定されたトリガ・レベルＶｍｐを有する。レベルＶｍｐは、欠落入力パルスのない即ちパルス変換点をもった入力周波数源に対する回路の正常動作中に存在しうる積分器波形の最高レベルより高い。
【００３５】
従って、比較器５９は、入力パルス（または入力パルス列）が欠落している時だけ出力を発生する。次に比較器５９によって、欠落パルスは短パルス単安定回路６５によって、単安定回路５０を通じて入力から到着するはずだったパルスの代わりにＯＲゲート５１に挿入される。
【００３６】
この方法で、欠落パルスのタイミングに関して遅延された各再挿入パルスで出力パルス列が再構成される。この回路は、数個の入力パルスが欠けている場合パルスの長い列を挿入することができる。これが起こる時発生する波形が図６（ａ）から図６（ｄ）に図示されている。
【００３７】
最後に、上記で説明された回路１２または回路３２と同様の方法で構成された、任意選択のジッタ防止回路５７が出力パルスの列に対して動作し、再挿入されたパルスの遅延による残留位相ジャンプを除去する。ジッタ防止回路５７はまた、入力パルス列にすでに存在する位相ジッタも除去する。クロック復元回路が動作するシステムが、欠落パルスの再挿入またはすでに存在する何らかの位相雑音によって発生する位相ジャンプまたは時間シフトによって影響されない場合、ジッタ防止回路５７は省略されることがある。
【００３８】
入力パルスの長いシーケンスが欠落している場合、回路は直流除去回路の時定数を越えない時間だけ元の入力周波数で動作し続ける。この時間は、やはり図５に示される任意選択の回路構成によってかなり増大する。
【００３９】
この任意選択の回路構成はスイッチ５８とフリップフロップ・スイッチ制御回路６４を備えている。スイッチ制御回路６４はスイッチ５８に接続されるが、これは高速ＦＥＴスイッチまたは他の電子スイッチである。パルスが欠落している場合（積分器出力がＶｍｐレベルより上昇すれば）、フリップフロップはスイッチの制御の役目を果たし、スイッチをオフに切り換えてコンデンサ６３にかかる電圧を一定に保持する。スイッチ５８が常時接続されたままになっていると、挿入された周波数は指数関数的な低下率でゆっくりと低下する。スイッチ制御回路６４のリセットは入力単安定回路５０のパルス出力から得られる。入力パルスが次に発生する時、スイッチ制御回路６４はフィードバックを再接続する。
【００４０】
挿入されたパルスの周波数のドリフトが特定の周波数Ｆｐに向うことが望ましい状況があるが、これは任意選択の抵抗６９及び電圧入力Ｖｐの追加によって達成される。比較器５５の出力インピーダンスが低いため、抵抗６９を流れる電流は一般的には許容できる程度に低い。必要に応じて、スイッチ５８は切り換えスイッチとなり、比較器５５の出力と抵抗６９の間で抵抗６１の入力端を切り換える。
【００４１】
６８で示される回路ブロックは欠落パルス挿入回路を構成するが、これは他の回路でサブシステムとして使用されることがある。
【００４２】
代替クロック復元回路８６が図７に示される。回路３２と同様、これは内部で周波数２ｆで動作する。前と同様、回路要素７０、７０’、７１及び８８からなる組合わせ体（ａｓｓｅｍｂｌｙ）７３は回路３３と同じ方法で周波数２倍器の役目を果たし、入力周波数ｆの２倍の信号を出力する。図５に関して説明されたパルス挿入回路６８は出力に追加のパルス（単数または複数）を挿入する。次にこのパルスの立ち上がり端を使用して２分周回路７６を起動するが、その出力Ｐ’は入力の周波数の半分、すなわち公称周波数ｆである。図５の回路６６の場合と同様、回路８６には必要に応じてジッタ防止回路８７が含まれ、出力信号の時間ジッタを低減する。
【００４３】
見られるように、それぞれ図５及び図７の回路６６及び８６は、入力周波数源が突然除去された場合、入力に存在する最後の周波数で動作または発振し続ける。
【００４４】
さらに調べてみると、バッファ６０の電圧が動作周波数を制御することがわかる。すなわち入力がない場合、バッファ６０への入力信号が（おそらく電子スイッチまたは機械装置の何れかとのリンク６２が切断された後で）出力周波数を制御する入力として使用される。この方法で、この回路は低い時間ジッタ（低位相雑音）電圧制御発振器として動作する。第２ジッタ防止回路５７は任意選択であるが、できる限り低い位相雑音を達成することが望ましい。
【００４５】
さらに、バッファ６０の電圧が、実際の入力周波数の不適切な分数倍に等しい出力周波数を与えるよう事前設定されるか、それを与える方向にバイアスがかけられている場合、回路は非常に急速に「ロックオン」（ｌｏｃｋ  ｏｎ）する。不適切な分数とは、分子が分母より大きい２つの整数の比である。
【００４６】
回路は入力周波数の選択された倍数に正確に位相同期しており、入力周波数が相当な範囲にわたって変化してもこの倍数に位相同期したままである。この方法で、クロック復元回路は汎用周波数逓倍器として動作する。この場合、第２ジッタ防止回路が使用され、パルス間隔を均等化し、実際の入力クロック・パルスの間に再挿入されたパルスについて発生する位相タイミングのジャンプを除去することがある。
【００４７】
最後に、多周期性（ｍｕｌｔｉｐｌｅ  ｐｅｒｉｏｄｉｃｉｔｉｅｓ）の場合、回路が特定の周期性に対応する入力信号の選択されたスペクトル成分にロックオンするよう配置されることがある。これは、望ましい周期性のパルス列によって回路を事前調整することか、またはコンデンサ６３にかかる電圧を事前設定することによって達成される。
【００４８】
本発明の別の態様によれば、雑音低減回路は入力パルス列からスプリアス付加パルス、すなわち、公称入力周波数ｆのパルスに付加されたパルスを削除するのに有効である。前と同様、雑音低減回路にはジッタ防止回路が含まれ、パルス列中の時間ジッタを低減または除去することがある。ここで本発明のこの態様による雑音低減回路が、図８から図１５に関して例として説明される。
【００４９】
図８は、それぞれ図１及び図３に関して説明されたジッタ防止回路１２及び３２と共通の特徴を有するクロック復元回路１１９を図示する。回路１１９は時間ジッタを低減または除去し、また存在しうるスプリアス付加パルスを削除するのに有効である。
【００５０】
入力パルス列または波形Ｓ＊は時間ジッタの影響を受け、かつスプリアス付加パルスを含むことが想定される。
【００５１】
入力パルス列または波形Ｓ＊は初めＡＮＤゲート１００、次に高精度単安定回路１０１に取り入れられ、そこで同一の長さのパルスの列Ｍ＊に変換される。「高精度単安定回路」に対する技術的要求は厳密でないことが理解されるべきである。すなわち、高精度単安定回路からの出力パルスは単に繰り返し可能で、入力パルスの長さまたは隣接性とは無関係に同じであればよい。必要に応じて、短パルス単安定回路９９が使用され定義済み論理パルスを提供するが、例えばそこでは入力パルス列は正弦波であるか、またはゆっくり立ち上がりまたは立ち下がりするアナログ信号である。高精度単安定回路１０１の立ち下がり端によって、ブランキング（ｂｌａｎｋｉｎｇ）単安定回路１０９は、高精度単安定回路１０１のパルス長さＴｐよりも短いパルス列または波形の公称時間周期Ｔに等しい時間周期Ｔｒより短い（しかし有利にはほぼ等しい）長さのパルスを発生する。またこれに代って、高精度単安定回路１０１の出力の立ち上がり端が使用され、それによってブランキング単安定回路１０９が、公称時間周期Ｔに等しい時間周期Ｔｒより短い（しかし有利にはほぼ等しい）長さＴｒのパルスを発生することもある。Ｔｒが最大値に近いほど、削除されるスプリアス・パルスが多くなる。しかし、許容される入力周波数の最大上向き変化はさらに小さくなる。
【００５２】
パルス列Ｂ＊中の各ブランキング単安定回路のパルスによって、ＡＮＤゲート１００を使用する周期Ｔｒに関するさらなる入力パルスは禁止される。構成要素１０２、１０３、１０４、１０５、１０６、１０７及び１０８はジッタ防止回路（ＡＪＣ）１１５を構成するが、その機能は前に説明されている。ジッタ防止回路１１５の効果はパルス列Ｍ＊からジッタを除去することである。
【００５３】
単安定回路１０９とＡＮＤゲート１００は入力パルス列からスプリアス付加の後パルス、すなわち入力パルス列中の予想されるパルスの後に発生するパルスを除去する。この後パルスはパルス列の劣化なしに除去される。しかし、スプリアス付加の前パルス（すなわち、予想されるパルスの前に発生するパルス）は予想されるパルスの除去に帰結する。この場合、結果として生じるパルス列Ｍ＊はその正しい位置より前の位置にジッタしているパルスを含む。しかし、ＡＪＣ１１５はこのジッタを除去するので、パルス列Ｍ＊は規則的なパルス列Ｐ＊に復元される。
【００５４】
図９は、やはりスプリアス付加パルスを削除しジッタ防止効果を有するのに有効な代替回路１３１を図示する。回路１３１では、入力パルスＳ＊’はまず必要に応じて短パルス単安定回路１２０により短パルスに変換された後、ＡＮＤゲート１２１を通じて高精度単安定回路１２２に与えられる。構成要素１２２から１２４はジッタ防止回路として機能する。
【００５５】
しかし、この回路では積分器１２４の出力は二重の機能を有する。すなわちそれは、ＡＮＤゲート１２１を通じて余分のパルスを削除するブランキング・パルスＢ＊’を生成するために使用される非反転ブランキング比較器１３０を制御する。生成されたブランキング・パルスＢ＊’は高い方の周波数の入力パルス列Ｓ＊’よりも短く、低い方の周波数の入力パルス列Ｓ＊’よりも長い。パルス列Ｂ＊’のデューティサイクルは、比較器１３０に印加される電圧ＶＢによって選択される。前と同様、ジッタ防止回路要素は、すでに入力パルス列中に存在し、かつパルス削除の結果生成されるジッタを除去する役目を果たす。
【００５６】
回路１３１は回路１１９に対して、より広い入力周波数範囲にわたり、より高いジッタ値を有する入力パルス列Ｓ＊’を処理できるという利点を有する。
【００５７】
図１０（ａ）から図１０（ｄ）は、回路１１９の様々な点で見られる波形を示す。説明される例では、波形Ｓ＊（図１０（ａ））は、ジッタしている（前にずれた）パルスＰ２と、付加スプリアス・パルスＰ３’（後パルス）を含んでいる。積分器出力波形Ｎ＊（図１０（ｂ））が、出力Ｐ＊（図１０（ｃ））及びブランキング・パルス列Ｂ＊（図１０（ｄ））と共に示される。代替回路１３１で見られる波形は、ブランキング・パルスが可変長である以外は同様である（これは図１２（ａ）から図１２（ｄ）で見られる）。
【００５８】
図１１は、周波数２倍器入力を有するジッタ防止及びスプリアスパルス削除回路１５０を示す。周波数２倍器入力は短パルス単安定回路１４０及び１４１、反転器１４２及びＯＲゲート１４３を備えている。回路１３１に基づくジッタ防止及びパルス削除回路１４４がパルス列を処理するために使用され、その出力が２分周回路１４５に供給されて入力パルス列Ｓ＊と同じ公称周波数を有する出力パルス列を生成する。回路の代表的な波形が図１２（ａ）から図１２（ｄ）で示される。パルス列Ｓ＊”は１：１に等しくないマーク対スペース比を有するが、これは回路１４４への入力でＬ＊”のようなパルス列を発生するため、１１９で参照される種類の回路にとって問題である。しかし、１３１で参照される種類の回路はこの種のパルス列を扱うことができるが、これはブランキング比較器が積分器出力Ｎ＊”から、波形の長い間隔中には長いブランキング・パルスを有し、短い間隔中には短いブランキング・パルスを有するブランキング波形Ｂ＊”を発生するからである。
【００５９】
図１３は、「終了」入力を有する特殊ラッチ回路１５６を示す。回路１５６は、それぞれ図８及び図９に示される加算ＡＮＤゲート１００及び１２１の代替として使用される。回路１５６は図４（ａ）に関して説明された回路４４と同様であり、必要に応じて、それぞれ図８及び図９に関して説明された短パルス単安定回路９９及び１２０の機能に取って代る。短パルス単安定回路の機能を有するこの種の回路は、英国特許第１４６２４０８号で説明されている。
【００６０】
回路１５６にはＮＡＮＤゲート１５０、１５１及び１５２と反転器１５３が含まれる。正入力信号パルスは、出力が論理ロー（ｌｏｗ）になる時、終了信号が戻って受信されるまで出力に伝送される。回路１５６は負論理終了信号、すなわち、通常は論理１であり、０への変換点で出力パルスを終了する信号を有する。
【００６１】
回路１１９及び１３１の場合、短パルス単安定回路９９及び１２０とＡＮＤゲート１００及び１２１は説明された種類のラッチ回路によって置き換えられ、ブランキング・パルスＢ＊、Ｂ＊’は反転器を通じて終了入力に供給される。回路１５０の場合、各短パルス単安定回路１４０、１４１はそれぞれラッチ回路１５６によって置き換えられ、禁止パルス列が反転器を通じてラッチ回路の終了入力に供給される。図１４は、図９に関して前に説明された回路１３１に応用された回路１５６を示す。ラッチ回路１９１は回路１５６と同じ回路で、図９に示される短パルス単安定回路１２０及びＡＮＤゲート１２１に取って代るが、一方他の構成要素１９２から２００は構成要素１２２から１３０と同じ機能を有する。
【００６２】
図１５は、ジッタ防止、スプリアス・パルス削除及び欠落パルス挿入機能を有するクロック復元回路１８０を示す。ＯＲゲート１６３は、任意選択の単安定回路１６１からの入力パルスと単安定回路１６２からの挿入パルスを取り入れる。これらのパルスの一部はＡＮＤゲート１６４を介してブランキング比較器１７３からのパルス列によって禁止される。高精度単安定回路１６８は一定の長さのパルスを発生する。単安定回路１６５は、加算回路１６６、反転積分器１６７、比較器１６８、増幅器１７０、抵抗１７１、コンデンサ１７２及び出力単安定回路１６９と共にジッタ防止回路を構成する。パルス挿入の機能性（ｆｕｎｃｔｉｏｎａｌｉｔｙ）は、基準電圧Ｖｍｐと積分器出力を入力とする非反転比較器１７４によって提供される。比較器１７４の出力は、必要な場合短パルス単安定回路１６２によって加算される挿入パルスになる。パルス削除機能は、基準電圧ＶＢと積分器出力を入力とする非反転比較器１７３によって提供される。比較器１７４の出力は、ＡＮＤゲート１６４によって削除されるスプリアス付加パルスになる。
【００６３】
回路１８０は必要に応じて、それぞれ図３及び図１１に関して説明された回路３２及び１５０で使用される周波数２倍器入力回路を装備する。
【００６４】
別の実施例では、説明された種類の２つのパルス削除回路が使用される。１つは入力波形に対して作用し、もう１つは入力波形の極性反転に対して作用する。パルス削除回路からの出力パルス列は異なった２分周回路に供給され、それらの出力はＯＲゲートで結合され１つの共通出力を形成する。また、パルス削除回路からの出力パルス列がフリップフロップ回路の入力をセット及びリセットするために供給され、フリップフロップ回路の出力が１つの共通出力を形成することもある。
【００６５】
回路１８０には必要に応じて、図５に関して説明されたパルス挿入回路６６で使用されるような多数のパルスを挿入する構成要素が含まれる。スイッチ制御フリップフロップ６４、スイッチ５８及び追加抵抗６９を含むこうした構成要素は、明瞭にするため図１５から省略されている。
回路１１９、１３１、１５０及び１８０は適度に小さいジッタの出力を達成する。大きなジッタ値を誘発する挿入及び削除されたパルスは復元され、挿入または削除されたパルスのずれによるジッタは本質的に低減される。しかし、追加のジッタ防止回路が必要に応じて回路１１９、１３１、１５０及び１８０の何れかの出力線に追加され、さらに出力パルス列のジッタ値を低減することがあるが、これは、例として、図１４の２０２で示されている。
【００６６】
ここで説明された全ての回路では、変更が電子回路の当業者にとっては明らかであるが、これは本発明から大きく変化するものではない。例えば、論理ゲートの集合が、本発明と同じ数学関数（ブール論理関数）を有する代替集合によって置き換えられることがある。
【００６７】
回路１１９、１３１、１５０、１８０及び２０１は、雑音、干渉、クロストークまたはスプリアス付加パルスを発生する他の問題及び発生するジッタの影響を受ける通信回路のクロック信号及び他の規則的パルス列の復元に応用される。
【００６８】
クロック信号を伴う応用例では、一定の公称周波数を有していても、入力パルス列に対して調整可能な位相及び／またはマーク対スペース比を有する単一クロック信号を提供する必要がある。別の応用例では、同じ公称周波数を有するが、お互いに及び／または入力パルス列に対して異なった位相及び／またはマーク対スペース比を有する２つかそれ以上のクロック信号を提供する必要がある。本発明の別の態様は、例えば多位相、多出力クロック分配回路といった応用例で使用される雑音低減回路を提供する。
【００６９】
図１６は、単一クロック信号を発生する位相雑音低減回路を図示する。この回路は二重比較器セット／リセット・ラッチ出力部を使用する。
【００７０】
図１７（ａ）から図１７（ｅ）は、図１６の回路の様々な点で観察される電圧波形を図示する。
【００７１】
図１６を参照すると、パルス列Ｓ１が単安定回路３０１への入力であり、そこでＳ１は各々同じ長さのパルスＳ１’の列に変換される（入力パルス列がすでに同一の長さのパルスを有している場合、単安定回路３０１は省略できる）。次にパルス列Ｓ１’は、Ｓ１’の直流成分を減算する働きをする加算回路３０２を通じて反転積分器３０３に供給される。積分器３０３の出力Ｉは２つの比較器３０７及び３０９に供給される。比較器３０７は、抵抗３０４、コンデンサ３０５、増幅器３０６及び加算回路３０２を備える直流レベル減算回路に給電する。
【００７２】
比較器３０７及び３０９はまた、比較信号Ｃ１及びＣ２をそれぞれ単パルス単安定回路３０８及び３１０に供給する。Ｃ１及びＣ２の各立ち上がり端で、短反転パルスが発生するが、、これは交差接続されたＮＡＮＤゲート３１１及び３１２を備えるセット−リセット・ラッチ３１３をそれぞれ設定（Ｃ１）またはリセット（Ｃ２）する。短パルス単安定回路は従来の集積回路単安定回路ブロックであるか、または代替的に英国特許第１４６２４０８号で説明された形式である。場合によっては、短パルス単安定回路３０８、３１０は簡単な交流結合コンデンサによって置き換えられることがある。
【００７３】
入力周波数の変化に対する回路の応答を高速化するために、図１及び図３に関して説明されたような高速化回路が使用されることがある。これは、積分器３０３の出力から直流レベル減算回路の入力抵抗３０４に接続された２つの直列背中合わせに接続されたツェナー・ダイオードを備えている。構成要素３０１、３０２、３０３、３０４、３０５、３０６及び３０７のジッタ防止作用の結果、Ｃ１及びＣ２の立ち上がり端はどちらもジッタがないので、出力信号Ｏは立ち上がり及び立ち下がり端の両方でジッタがない。
【００７４】
入力パルス列Ｓ１と出力パルス列Ｏの間のデューティサイクルと位相関係は、それぞれ比較器３０７、３０９に印加される電圧Ｖｒｅｆ１及びＶｒｅｆ２によって選択される。
【００７５】
説明された回路配置は、立ち上がり及び立ち下がり端の両方でジッタが低減されるという利点を有する。これは、入力の周波数２倍器と出力の２分周回路の必要なしに、より広範な入力周波数範囲の入力パルス列を扱うことができるという利点を有する。これは、積分器３０３によって出力される鋸波形の振幅が低い方の周波数で低減するため、周波数が低下するに連れて比較器のトリガ時間間の間隔が増大するという付加的な利点を有する。すなわち、周波数が変化してもマーク対スペース比は少なくともほぼ一定である。
【００７６】
図１８は、多位相出力、例えば多位相クロック信号を発生することのできるジッタ防止回路を示す。構成要素３２１、３２２、３２３、３２４、３２５、３２６、３２７は、入力信号からのジッタのない立ち上がり端を提供するジッタ防止回路を形成する。比較器３２７及び３２９は短パルス単安定回路３２８及び３３０に給電し、ラッチ３３３をセット及びリセットするが、ラッチ３３３の出力Ｏ１は、図１６の場合と同様、回路の第１出力である。１つかそれ以上の追加回路の追加によって１つかそれ以上の追加出力が提供されるが、３５５で示されるその１つだけが図示される。回路３５５は比較器３４７、３４９、短パルス単安定回路３４８、３５０及び出力ラッチ３５３を含む。比較器への入力基準電圧を選択することによって、回路または各回路３５５の出力はデューティサイクル及び相対位相に関して制御される。応用例によっては、相対位相を制御できる一方で、多位相クロック生成器の全ての出力から標準長さのパルスを提供することが好都合である。この可能性は、供給される制御電圧Ｖ２に基づいて、２つの間の一定の電圧差を維持する任意選択のダイオード３５１及び３５２と任意選択の抵抗３５４といった回路によって、基準電圧を比較器の対に供給することで簡単に提供される。図１８に関して説明された回路は、広範な入力周波数にわたって動作できる点で有利である。
【００７７】
狭い範囲の入力周波数でジッタ防止回路に基づく多位相クロック生成器において同様の長さのクロック・パルスを達成する別の方法が図１９に示される。構成要素３６１、３６２、３６３、３６４、３６５、３６６及び３６７は、ツェナー・ダイオード３６８及び３６９を備える高速化回路を組み込んだジッタ防止回路を備えている。この回路にはまた、単安定回路３７０と多数の比較器／単安定回路の対が含まれる。この実施例には、３７１と３７２、３７３と３７４、３７５と３７６で示される３つのこうした対が存在する。図２０（ａ）から図２０（ｆ）は、図１９の回路の様々な点で観察される電圧波形を示す。図１６、図１８及び図１９に示される回路と同様の回路が、図１から図７に関して説明された種類のパルス挿入回路及び／または図８から図１５に関して説明された種類のパルス削除回路を備えることがあり、こうした回路はクロック信号の復元に有益である。
【００７８】
本発明のこの態様によって説明されたジッタ防止回路は、Ｔ．Ｖ．Ｒａｍａ  Ｍｕｒｔｈｙによる論文「方形波用連続移相器」、電子工学、１９７９年４月中旬、１９ページで説明されている種類の多位相出力回路構成に適しており、入力との任意位相関係を提供する。この論文で説明されている回路構成は方形波に関するが、この回路構成はより一般的な形で比較器にしきい値を提供することで、明らかに任意のマーク対スペース比及び位相関係の出力波形に適応可能である。
【００７９】
本発明の別の態様は、低雑音フラクショナルレート乗算回路、特に、排他的ではないが、フラクショナルＮ位相同期ループ・シンセサイザで有益な低雑音フラクショナルレート乗算回路に関する。
【００８０】
電子工学では、一定の基準周期信号源の倍数または分数である周波数の新しい周期的電気信号源を生成することが必要であることが多い。新しい信号はジッタを有する。すなわち、その信号端（ｓｉｇｎａｌ  ｅｄｇｅ）は同じ周波数の正確な周期信号の信号端に対して変化する。このジッタを低減することが本発明のこの態様の目的である。以下の説明では、位相雑音がジッタと呼ばれる。位相雑音はジッタに比例するので、一方の低減はもう一方の低減と同等である。
【００８１】
以下の実施例では、使用されるジッタ防止回路（ＡＪＣ）は、添付の図面の図１から図３に関して説明された回路のような、ＷＯ９７／３０５１６で説明されている種類のものである。
【００８２】
１つのＡＪＣを使用する代わりに、１つのＡＪＣの出力が別のＡＪＣの出力になるように相互接続された２つかそれ以上のＡＪＣの一連の縦続を使用することも代替的に可能である。第１ＡＪＣによってなされたジッタ低減が次のＡＪＣによって増大され、以下それが続く。例えば、１つのＡＪＣが２０ｄＢのジッタ低減を有するならば、理想的には２つのそのようなＡＪＣ回路の縦続は４０ｄＢのジッタ低減を有し、理想的には３つのＡＪＣの縦続は６０ｄＢのジッタ低減を有する。実際には、この過程はＡＪＣ構成要素の雑音性能によって制限されるので、ジッタ低減は２より多い各回路について著しく低下する。従って、３より多いＡＪＣ回路を縦続で利用する価値はほとんどない。
【００８３】
比較的簡単な応用例では、高速基準源が発生源として使用され、そこから望ましい低周波数が得られる。
【００８４】
周波数合成でＡＪＣを使用する最も簡単な方法は、高周波数源に応用されるモジュールＮ分周器（ｍｏｄｕｌｅ−Ｎ  ｄｉｖｉｄｅｒ）に１を加算することである。モジュールＮ分周器は、正確に分周比Ｎ（ｍｏｄｕｌｕｓ  ｏｆ  ｄｉｖｉｓｉｏｎ  Ｎ）によって、出力波形の周期に対するジッタを低減する。しかし、残留ジッタはＡＪＣの使用によってさらに低減できる。ＡＪＣが十分に高い動作周波数で得られるならば、ＡＪＣは直接高周波（ＨＦ）基準に応用される。そうでない場合、ＡＪＣは初期分周段Ｎｉの後で応用され、ＡＪＣの後さらにＮｏによって分周されるが、ここでＮｉ・Ｎｏ＝Ｎである。
【００８５】
ＡＪＣ回路は、ある種のレート乗算回路と共に直接使用される場合より大きな影響を有する。フラクショナルレート乗算回路の機能は、Ａが例えば１から１０００まで変化し、Ｂが１０００で一定である時、Ｂ個の入力パルス毎にＡ個のパルスを出力するというものである。すなわち、入力周波数はＡ／Ｂによって乗算される。フラクショナルレート乗算器はいくつかの設計が可能であるが、それらは出力が有する固有のジッタの量によって異なる。
【００８６】
レート乗算器の特に好都合な形式は、一定の数である位相増分を累算器に逐次加算し、累算器がオーバフローする毎に出力を与える種類（逐次加算レート乗算器すなわちＳＡＲＭ）のものである。これは、最大出力ジッタが出力波形の１つの全周期より小さくなるように入力パルス列中のパルスをスキップすることで動作するという利点を有する。この種の波形はＡＪＣによって正しくジッタ除去されるので、ＳＡＲＭはＡＪＣの追加によって簡単に強化される。（１ビット出力を有する直接デジタル周波数シンセサイザ（ＤＤＳ）はＳＡＲＭと同等であることに注意のこと）。図２５は、１つのＡＪＣ回路またはさらに良好な直列の２つのＡＪＣ回路が１０ＭＨｚ信号中のスプリアス５００ｋＨｚ成分をどのように低減できるかを示す。
【００８７】
ＢＣＤレート乗算器ＨＥＦ４５２７形（「ＨＥ４０００Ｂ論理素子ファミリーＣＭＯＳハンドブック」を参照のこと、Ｐｈｉｌｉｐｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＰＯ  Ｂｏｘ  ２１８、５６００  ＭＤ  Ｅｉｎｄｈｏｖｅｎ）のような簡単なレート乗算器は７／１０による乗算で高い固有の出力ジッタを有する。例えば、ＨＥＦ４５２７は、単位間隔当たり４パルス、次に欠落パルスのギャップ、次に単位間隔当たり３パルス、次に二重の欠落パルスのギャップ、すなわち、１つの出力周期全体を越える最大出力ジッタを与える。こうした波形（及び縦続ＨＥＦ４５２７回路からの同様の波形）はジッタが多すぎて、直接ＡＪＣによってはうまくジッタ除去できない。その代わり、ＡＪＣが応用される前に、フラクショナルレート乗算器の後に分周器がなければならない。一般的なＢＣＤ乗算器の場合、必要な分周器は、２以上のどのような整数の分周比でも有することができる。２分周出力周波数が許容できない場合、出力はある範囲の既知の乗算回路、例えば二倍高調波乗算器を使用して２倍することができる。
【００８８】
大きな数の可能な分周比を効率的に提供するために、分周器とＡＪＣを使用するさらに高度な方法、例えばパルス減算を含むものが有益である。
【００８９】
図２１を参照すると、パルス減算器４０１は入力パルス列Ｓ２から孤立パルスを除去し、修正パルス列Ｓ２’を発生する。ジッタ防止回路４０２（ＡＪＣ）は信号上のジッタを低減し、パルス列Ｏ２またはＯ２’を低減する。ＡＪＣ４０２が出力単安定回路を有さない場合、パルス端の一方だけでジッタが低減された波形Ｏ２が見られる。出力単安定回路がある場合、出力パルスの両端が低いジッタを有する波形Ｏ２’が見られる。プログラム可能分周器４０３が周波数を整数因数Ｎａで分周した後、プログラム可能分周器４０４は周波数をさらに別の因数Ｎａ’で分周する。フラクショナルレート乗算器４０５は、Ｍ個の入力パルスを受信する毎にＡａ個のパルスを出力する。図２１の回路は、入力周波数に全て正確に関連する非常に大きな数の可能な出力周波数を発生する汎用性のある方法を提供する。動作周波数に関する時定数とＡＪＣ４０２内部の時定数の後に、出力信号は入力信号に位相同期される。任意選択のＮ分周回路４０６が示されるが、これによってＡＪＣ４０２は欠落パルスをより容易に処理できる。最良の総合ジッタ低減を得るにはＮは小さくすべきであるが１にすべきではない。応用例によって、波形Ｏ２、Ｏ２’、Ｄ、Ｄ’が出力として使用される。
【００９０】
図２２（ａ）から図２２（ｅ）は、ＡＪＣが使用されレート乗算器の出力中のジッタを抑圧する図２１の回路の様々な点で観察される一般的な波形を示す。図２２の囲みは、レート乗算器が入力パルスＳ２の５つ毎に１を減算してジッタ付き波形Ｓ２’を生成する１つのサイクル全体を示す。ＡＪＣ４０２内部の積分器の波形がトレース（ｔｒａｃｅ）Ｉ（図２２（ｃ））として示される。
【００９１】
回路の動作を説明するため、１つの例が検討される。入力パルス列Ｓ２が１００ＭＨｚの入力周波数を有し、Ｎａが１００に設定され、Ａａが１００に設定され、Ｎａ’が１に設定される（分周器４０４を省略し直接接続に置き換えることと同等）と仮定される。出力パルス列Ｏ２／Ｏ２’はパルス減算の前にｆ／１００＝１０００ｋＨｚの基本周波数を有する。フラクショナルレート乗算器は１００の入力毎に５０パルスを出力する、すなわち、５００ｋＨｚのレートでの入力パルスの減算である。この減算されたパルスによってＡＪＣ４０２への入力は９９．５０ＭＨｚに低下する。これはフラクショナルレート乗算器の出力を大きくは変化させないので、Ｏ２の出力周波数はほぼ正確に９９．５ＭＨｚであり、波形Ｄの分周された出力周波数は９９．５／Ｎａ’、すなわち９９５ｋＨｚである。実際には、レート乗算器に入力されるパルスの減少数を考慮した出力周波数を求める正確な公式は、
Ｆｏ＝Ｆｉ／（Ｎａ＋Ａａ）
であるが、ここでＦｉ及びＦｏはそれぞれ入力及び出力周波数である。これによって、上記で引用された例について、９９５．０２５ｋＨｚの分周された出力周波数が得られる。
【００９２】
明らかに、この例では、Ｎａ及びＡａの設定によって１０，０００の個別の周波数の選択が可能である。これらは、入力周波数が１００ＭＨｚである図２１による回路を使用しての可能性である。Ａａは０．０１単位の０．０１から０．９９まで可変であり、Ｎａは２０１から１まで可変である。選択可能な周波数はスペクトル全体に均一に広がっており、間隔は出力周波数の割合で、５００ｋＨｚ出力での０．００５％から最悪の場合（１００ＭＨｚ近く）の１％まで増大する。
【００９３】
こうした設定は、分周器４０３を（例えば）１と１０００の間の値に設定することに結び付けられ、１００ＭＨｚから１００ｋＨｚまでほぼ連続的な範囲の出力周波数Ｏ２／Ｏ２’が与えられるので、この例では、０．１Ｈｚから１００Ｈｚのステップで、１００ｋＨｚから１００ＭＨｚの周波数が利用可能である。下流の分周器４０４の使用によってさらに低い範囲の周波数にアクセスできる。
【００９４】
図２３に示される本発明の代替実施例は、パルス減算器４０１の代わりにパルス挿入器４１１を使用する。それ以外の点では、この回路は図２１に関して説明されたものと全く同様の方法で機能する。
【００９５】
利用可能な基準周波数を、おそらくは大きく越える出力周波数が必要な場合、例えば、「無線受信機」Ｗ  Ｇｏｓｌｉｎｇ  （編）、Ｐｅｔｅｒ  Ｐｅｒｅｇｒｉｎｕｓ  Ｌｔｄ、１９９６年、第４章「周波数シンセサイザと標準」Ｍ  Ｕｎｄｅｒｈｉｌｌ、ＩＳＢＮ−０−８６３４１０５６で説明されているような位相同期ループ（ＰＬＬ）概念が使用される。この概念を使用すると、出力を提供する電圧制御発振器は基準周波数の正確な倍数（おそらくは分数倍）に位相同期される。ＰＬＬ回路でＡＪＣ回路を使用することで、通常のジッタ性能劣化なしにフラクショナルＮ合成が可能になる。
【００９６】
図２４を参照すると、サブシステムとして図２１及び図２３の回路によって例示された種類の低雑音フラクショナルレート乗算器４４０を組み込んだフラクショナルＮ周波数シンセサイザが示される。この回路は電圧制御発振器（ＶＣＯ）４３３を基準発振器４３０の高調波または分数調波に位相同期する。ＶＣＯ４３３を、それぞれ分周器４３４、４３６及びプリスケーラ４３８の設定Ｎ、Ｎ’及びＮ”によって制御される非常に大きな数の可能な個別の周波数に位相同期することができる。
【００９７】
Ｎ、Ｎ’及びＮ”の選択は次のように決定される。
【００９８】
Ｎ”は理想的には１（すなわち、プリスケーラなし）であるが、非常に高い周波数のＶＣＯの場合、最高限度のＶＣＯ周波数でプログラム可能分周器を動作させることができないことがある（プログラム可能分周器の多くは簡単なプリスケーラ・フリップフロップによる回路より３倍以上低速で動作する）。この場合、おそらく２または４または８である小さい因数Ｎ”を使用すれば通常十分である。プリスケーラ用に使用される高速論理素子の電力消費が大きいため、このアプローチはシンセサイザ・システム全体の電力消費を最小化するためにも使用される。Ｎ’はやはり理想的には１（すなわちＡＪＤ４３５の前の分周器なし）である。しかし、ＡＪＣ４３５は複雑で、一般に高速ＶＣＯと同じ速さで動作することはできない。また、ＡＪＣはパルス周波数が低いほど良好なジッタ低減を提供する。Ｎ’は、ＡＪＣがそのジッタ低減を大きく劣化させることなく動作できる周波数を最大化するよう選択される。Ｎは、基準周波数よりわずかに大きい出力周波数を与える最も近いモジュールＮ分周を提供するよう選択される。これによってフラクショナルレート乗算器によって減算されるパルスが最小となり、ジッタの発生が最小化される。
【００９９】
プログラム可能分周器は有利には、Ｐｈｉｌｉｐｓ  ＨＥＦ４７５１及びＳＡＡ１０５７周波数シンセサイザ集積回路によって例示される多重帰還形のものである。
【０１００】
フラクショナルレート乗算器の係数Ａは、ＶＣＯを必要な出力周波数に同調した後位相同期できる周波数でパルスを減算する（位相比較器に与えられる比較周波数を低下させる）よう選択される。
【０１０１】
例えば１００ｋＨｚの基準発振器と１００ＭＨｚ〜１ＧＨｚを発生できるＶＣＯの場合、分周器Ｎ、Ｎ’及びＮ”は１０００〜１０，０００の分周比を達成するよう設定する必要がある。Ｎ”が１であると仮定し、Ｎ’＝１０及びＮ＝５００とする。この方法で、回路位相比較器は電圧をＶＣＯに伝え、ＶＣＯは５００ＭＨｚまで上昇する。フラクショナルレート乗算器が１０００番目毎のパルスを減算するよう設定されると仮定する（０．９９９のレート乗算Ａ）。この方法で１０００パルス毎、すなわち１０ミリ秒ごとに、パルスは発振器出力から除去される。これによって分周器への入力の周波数は、１０ミリ秒毎に１パルス、すなわち５００．００００００ＭＨｚから４９９．９９９９００ＭＨｚに低下する。この低い周波数の入力は位相比較器で見られ、そこから増大した電圧がＶＣＯに伝えられ、そこで周波数は、わずかなシステム時定数の経過後５００．００００００ＭＨｚから５００．００００１０ＭＨｚに上昇する。Ｎ（及びＮ’、Ｎ”）及びＡの適切な選択によって、ＶＣＯを１００ＭＨｚから１ＧＨｚまでの９百万の周波数の何れか１つに位相同期できることを示すのは容易である。
【０１０２】
本発明のこの態様によって構成されたＡＪＣを伴うフラクショナルＮシンセサイザは性能の改善が達成可能であることを示した。この例では、Ｍｏｔｏｒｏｌａの集積回路ＭＣ１２０２２Ａ  ６４／６５形プリスケーラが利用され、パルス減算を提供した。２つのＢＶＤレート乗算器、ＣＤ４５２２Ｂ形回路が縦続にされ、６．９９１ｋＨｚの基準周波数で１／１００のステップを提供した。プログラム可能分周器はＭｏｔｏｒｏｌａのＭＣ１４０６０Ｂ形回路であり、位相比較器はＭｏｔｏｒｏｌａのＭＣ１４０４６Ｂ形回路であった。ループ・フィルタは製造業者のデータ・シートの情報によって設計されたが、積分器コンデンサの大きさは、比例ループ利得を同じに保つため増大された。その結果、ループフィルタは、初期位相同期が達成された後タイプ１システム・ループフィルタであるかのように動作する。使用されるＶＣＯはＭｏｔｏｒｏｌａのＭＣ１６４８形回路であり、出力周波数は１１５ＭＨｚであった。
図２６は、本発明によるフラクショナルＮ周波数シンセサイザの出力中の（ａ）６．９９１ｋＨｚ及び（ｂ）１３９．８２Ｈｚ成分のＡＪＣによるジッタの抑圧効果を示す。基準及びその高調波スプリアス信号は、分周器チェーン（ｃｈａｉｎ）のＡＪＣによって大きく抑圧される。６．９９１ｋＨｚ間隔の成分における１９ｄＢの低減は思いがけないほど大きかった。１３９．８２Ｈｚ間隔の成分における１０ｄＢの低減は、この実証で実際に利用された種類のパルス幅型よりむしろサンプル／ホールドまたは高利得位相比較器の使用によって改善されているだろう（位相比較器の性能劣化が、ＡＪＣによって達成されたジッタの改善を隠している）。
【０１０３】
一般に、図２１、図２３及び図２４の回路で使用されるパルス減算器及びパルス挿入器は入力パルス列の固有ジッタを増大する。同様に、フラクショナルレート乗算器は実際上そこに入力されるパルスを削除するが、これもジッタを発生する。しかし、これらの回路で使用されるＡＪＣ回路は、このジッタの追加発生源（固有のジッタと同様）を２０ｄＢ以上低減することができる。ジッタはさらにこのシステムで、Ｎの係数だけ、すなわちプログラム可能分周器の比で低減される。
【０１０４】
説明されたパルス減算器は可変分周比分周器（ｖａｒｉａｂｌｅ  ｍｏｄｕｌｕｓ  ｄｉｒｉｄｅｒ）と計数器を含む回路によって置き換えられる。例として、公称分周比が１０である分周器を、制御信号に応答して１１０の連続入力パルスの与えられた集合について１１の係数で分周するよう切り換えることができる。すなわち、１１０のパルスに対して１１でなく１０のパルスが出力される。さらに簡単な回路でも１または２の何れかで分周するよう切り換えることができる。回路が２で分周を行うよう指令される度毎に、それは有効に入力パルスの１つを除去する。
【０１０５】
同様に、説明されたパルス挿入器も、可変分周比分周器と計数器を含む回路によって置き換えられる。例えば、１０の公称分周比を有する分周器を、９０の連続入力パルスの与えられた集合について９で分周するよう切り換えることができる。すなわち、９０のパルスに対して９でなく１０のパルスが出力される。
【０１０６】
ここで説明された全ての回路では、変更が電子回路の当業者に明らかであるが、これは本発明から大きく変るものではない。例えば、論理ゲートの集合が、同じ数学関数（ブール論理関数）を有する代替集合によって置き換えられることがある。
【０１０７】
すでに説明されたように、本発明による回路は、特に、雑音、干渉、クロストークまたはジッタを発生させる他の問題の影響を受ける通信回路のクロック信号及び他の規則的パルス列の復元に応用される。
【図面の簡単な説明】
【図１】  図１は、公知の位相雑音低減回路を示す図である。
【図２】  図２（ａ）から図２（ｄ）は、図１の位相雑音低減回路の動作を理解する際に有益な様々な波形を示す図である。
【図３】  図３は、本発明による位相雑音低減回路を示す図である。
【図４】  図４（ａ）と図４（ｂ）は、図３の位相雑音低減回路で使用される短パルス単安定回路を示す図である。
【図５】  図５は、本発明によるクロック復元回路を示す図である。
【図６】  図６（ａ）から図６（ｄ）は、図５のクロック復元回路の動作を理解する際に有益な様々な波形を示す図である。
【図７】  図７は、本発明による別のクロック復元回路を示す図である。
【図８】  図８は、本発明によるクロック復元回路を示す図である。
【図９】  図９は、本発明による代替クロック復元回路を示す図である。
【図１０】  図１０（ａ）から図１０（ｄ）は、図９の回路の様々な点で観察される電圧波形を示す図である。
【図１１】  図１１は、周波数２倍入力を有するジッタ防止及びスプリアス・パルス削除回路を示す図である。
【図１２】  図１２（ａ）から図１２（ｄ）は、図１１の回路の様々な点で観察される電圧波形を示す図である。
【図１３】  図１３は、ラッチ回路を示す図である。
【図１４】  図１４は、図１３のラッチ回路を組み込んだクロック復元回路を示す図である。
【図１５】  図１５は、別のクロック復元回路を示す図である。
【図１６】  図１６は、本発明による位相雑音低減回路を示す図である。
【図１７】  図１７（ａ）から図１７（ｅ）は、図１６の回路の様々な点で観察される電圧波形を示す図である。
【図１８】  図１８は、代替位相雑音低減回路を示す図である。
【図１９】  図１９は、代替位相雑音低減回路を示す図である。
【図２０】  図２０（ａ）から図２０（ｆ）は、図１９の回路の様々な点で観察される電圧波形を示す図である。
【図２１】  図２１は、本発明によるフラクショナルレート乗算回路を示す図である。
【図２２】  図２２（ａ）と図２２（ｂ）は、図２１の回路の様々な点で観察される電圧波形を示す図である。
【図２３】  図２３は、本発明による代替フラクショナルレート乗算回路を示す図である。
【図２４】  図２４は、図２１または図２３のフラクショナルレート乗算回路を含むフラクショナルＮ周波数シンセサイザを示す図である。
【図２５】  図２５（ａ）、図２５（ｂ）及び図２５（ｃ）は、それぞれＡＪＣなし、１つのＡＪＣ及び、縦続接続された２つのＡＪＣの場合発生する、１０．１ＭＨｚで動作する１ビットＤＤＳの出力の周波数スペクトルを示す図である。
【図２６】  図２６（ａ）及び図２６（ｂ）は、本発明によるフラクショナルＮ周波数シンセサイザの出力のそれぞれ６．９９１ｋＨｚ成分と１３９．８２Ｈｚ成分のＡＪＣによる抑圧の効果を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５（ａ）】
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【図２５（ｂ）】
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【図２５（ｃ）】
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【図２６（ａ）】
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【図２６（ｂ）】
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