(57)【特許請求の範囲】
【請求項１】
ロウアドレスの選択を指示するためのコマンドであるＡＣＴＶコマンドが入力されてから、カラムアドレスの選択を指示するためのコマンドであるＲＥＡＤコマンドを入力するまでのタイミングを任意に選択できるポステッドＣＡＳ仕様を採用している半導体記憶装置であって、
独立して活性化を行うことができる複数のサブアレイにより構成されたメモリセルアレイと、
入力されたカラムアドレスにより指定されるカラムの選択を行うカラムデコーダと、
ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力されてデータの読み出し動作を行う場合には、前記複数のサブアレイのうちのロウアドレスとカラムアドレスにより選択されるメモリセルを有するサブアレイのみを活性化し、ＡＣＴＶコマンドが入力された後の２クロックサイクル経過以降にＲＥＡＤコマンドが入力されてデータの読み出し動作を行う場合には、ロウアドレスにより指定される全てのサブアレイを活性化するロウデコーダと、
ＡＣＴＶコマンドが入力されてから１クロックサイクル経過後にＲＥＡＤコマンドが入力された場合に、ＡＣＴＶコマンドが入力されてから前記複数のサブアレイのうちのロウアドレスとカラムアドレスにより選択されるメモリセルを有するサブアレイの活性化に必要なｔＲＣＤのクロックサイクル経過後に前記カラムデコーダをアクティブとする動作を開始し、
ＡＣＴＶコマンドが入力されてから２クロックサイクル経過以降であってロウアドレスにより選択される全てのメモリセルを有するサブアレイの活性化に必要なｔＲＣＤのクロックサイクル経過前にＲＥＡＤコマンドが入力された場合に、ＡＣＴＶコマンドが入力されてからロウアドレスにより選択される全てのメモリセルを有するサブアレイの活性化に必要なｔＲＣＤのクロックサイクル経過後に前記カラムデコーダをアクティブとする動作を開始し、
ＡＣＴＶコマンドが入力されてからロウアドレスにより指定される全てのサブアレイの活性化に必要なｔＲＣＤのクロックサイクル経過後にＲＥＡＤコマンドが入力された場合に、ＲＥＡＤコマンドが入力されたタイミングで前記カラムデコーダをアクティブとする動作を開始するコントロール回路と、を備えた半導体記憶装置。
【請求項２】
前記サブアレイは、前記メモリセルアレイを独立して活性化することができるように複数の領域に分割したものである請求項１記載の半導体記憶装置。
【請求項３】
前記サブアレイは、前記ロウデコーダからのメインワード線に接続された複数のサブワード線によりそれぞれ独立して活性化することができる領域である請求項１記載の半導体記憶装置。
【請求項４】
あるサブアレイに属するメモリセルのデータ読み出しを行った後に、当該サブアレイとは異なるサブアレイに属するメモリセルのデータ読み出しを行う場合、データ読み出しが終了したサブアレイのビット線プリチャージの完了を待つことなく次のメモリセルの読み出し処理を開始することを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等の半導体記憶装置に関し、特にロウアドレスの選択を指示するためのコマンドであるＡＣＴＶコマンドが入力されてから、カラムアドレスの選択を指示するためのコマンドであるＲＥＡＤコマンドを入力するまでのタイミングを任意に選択できるポステッド（Posted）ＣＡＳ仕様のＳＤＲＡＭ等の半導体記憶装置およびそのデータ読み出し制御方法に関する。
【０００２】
【従来の技術】
近年のＣＰＵの高速化にともない、より高速でデータの読み取り／書き込みを行うことができるＤＲＡＭが要望されている。このような、データ転送速度の高速化を実現するために、外部からのクロック信号に同期して動作することにより高速な動作を行うＳＤＲＡＭが広く用いられるようになっている。また、データ転送速度をより高速化するために、クロック信号の立ち下がりと、立ち上がりでデータの転送を行うことによりデータ転送の高速化を図ったＤＤＲ（Double Data Rate）−ＳＤＲＡＭが用いられている。
【０００３】
また、さらなる高速化のために、ＤＤＲの高速化対応のための仕様であるＤＤＲ−IIの仕様の検討が行われている。このＤＤＲ−IIの仕様では、低電源電圧化及びクロック周波数を４００ＭＨｚ以上とすることができる。
【０００４】
このようなＳＤＲＡＭの構成を簡単に示したブロック図を図１２に示す。この図１２に示したＳＤＲＡＭは、クロックジェネレータ１０と、コントロール回路１１と、アドレスバッファ１２と、ロウデコーダ１３と、カラムデコーダ１４と、ワード線とビット線の交点にそれぞれ設けられた複数のメモリセルにより構成されているメモリセルアレイ１５と、データ入出力バッファ１６とを備えている。
【０００５】
クロックジェネレータ１０は、差動クロック入力ＣＫ、／ＣＫと、ＣＫＥ（Clock Enable）を入力し、クロック信号ＣＬＫを生成して各回路に出力している。
【０００６】
コントロール回路１１は、／ＣＡＳ（Column Address Strobe）、／ＲＡＳ（Row Address Strobe）、／ＷＥ（Write Enable）、／ＣＳ（Chip Select）を入力し、メモリセルアレイ１５の各メモリセルに対するデータの読み取り／書き込みの制御を行っている。ここで、コントロール回路１１は、図１３に示すように、／ＣＳがＬ、／ＲＡＳがＬ、／ＣＡＳがＨ、／ＷＥがＨの場合には、ロウアドレスの選択を指示するためのコマンドであるＡＣＴＶコマンドが入力されたものとして動作し、／ＣＳがＬ、／ＲＡＳがＨ、／ＣＡＳがＬ、／ＷＥがＨの場合には、カラムアドレスの選択を指示するコマンドであるＲＥＡＤコマンドが入力されたものとして動作し、／ＣＳがＬ、／ＲＡＳがＬ、／ＣＡＳがＨ、／ＷＥがＬの場合には、プリチャージを指示するためのコマンドであるＰＲＥコマンドが入力されたものとして動作する。
【０００７】
具体的には、コントロール回路１１は、ＡＣＴＶコマンドを入力すると、アドレスバッファ１２に対してアドレス制御信号２０1を出力した後に、ロウデコーダ１３を制御するための制御信号φ１をアクティブとする。そして、コントロール回路１１は、ＲＥＡＤコマンドを入力すると、アドレスバッファ１２に対してアドレス制御信号２０2を出力した後に、カラムデコーダ１４を制御するための制御信号φ２をアクティブとするとともにデータ入出力バッファ１６を制御するための制御信号φ３をアクティブとする。そして、コントロール回路１１は、ＰＲＥコマンドを入力すると、アドレス制御信号２０1をインアクティブとするとともにロウデコーダ１３への制御信号φ１をインアクティブとする。
【０００８】
アドレスバッファ１２は、バンク選択信号ＢＡ、アドレス信号Ａを入力し、アドレス制御信号２０1がアクティブとなると、アドレス信号ＡのうちのロウアドレスＡＸをロウデコーダ１３に出力し、アドレス制御信号２０2がアクティブとなるとアドレス信号ＡのうちのカラムアドレスＡＹをカラムデコーダ１４に出力する。
【０００９】
実際には、ＳＤＲＡＭは複数のバンクにより構成され、アドレスバッファ１２は、入力されたバンク選択信号ＢＡが当該メモリセルアレイ１５を選択している場合にのみ、ロウアドレスＡＸ、カラムアドレスＡＹを出力するものであるが、以下の記載においては説明を簡単にするためバンク選択信号ＢＡはメモリセルアレイ１５を選択しているものとして説明する。
【００１０】
ロウデコーダ１３は、アドレスバッファ１２からのロウアドレスＡＸを入力し、制御信号φ１がアクティブとなると、複数のワード線ＷＬのうちの入力したロウアドレスＡＸに対応したワード線をアクティブとするとともにセンスアンプ制御信号ＳＡＣをアクティブとする。カラムデコーダ１４は、アドレスバッファ１２からのカラムアドレスＡＹを入力し、制御信号φ２がアクティブとなると、複数のカラム選択信号ＹＳのうちの入力したカラムアドレスＡＹに対応したカラム選択信号をアクティブとする。データ入出力バッファ１６は、制御信号φ３がアクティブとなるとメモリセルアレイ１５からのデータを出力データＤＱとして出力する。
【００１１】
図１２中のメモリセルアレイ１５の構成を、図１４に示す。この図１４では、メモリセルアレイ１５は、ｍ×ｎ個のメモリセル（ＭＣ）により構成されているものとして説明する。メモリセルアレイ１５は、図１４に示すように、ｍ個のカラムにより構成されていて、各カラムにはｎ個のメモリセルが設けられている。そして、各カラムには、プリチャージ回路（ＰＲＥ）、センスアンプ、Ｙスイッチ回路がそれぞれ設けられている。各カラムに設けられたプリチャージ回路は、ロウデコーダ１３からのプリチャージ信号ＰＤＬにより制御されている。また、各カラムに設けられたセンスアンプも同様に、ロウデコーダ１３からのセンスアンプ制御信号ＳＡＣにより制御されている。また、各カラムに設けられているＹスイッチ回路は、カラムデコーダ１４からのカラム選択信号ＹＳ1〜ＹＳmによりそれぞれ独立して制御され、カラムアドレスＡＹにより示されるカラムのＹスイッチ回路のみがアクティブとされる。尚、図１２中では、ワード線ＷＬ1〜ＷＬnを単にＷＬとして示し、カラム選択信号ＹＳ1〜ＹＳmを単にＹＳとして示している。
【００１２】
次に、図１２に示したＳＤＲＡＭからデータを読み取る際の動作を図１５のタイミングチャートを参照して説明する。
【００１３】
先ず、ロウアドレスの選択を指示するためのコマンドであるＡＣＴＶコマンドがコントロール回路１１に入力されることにより、アドレス制御信号２０1がコントロール回路１１から出力され、アドレスバッファ１２よりロウアドレスＡＸがロウデコーダ１３に出力される。そして、コントロール回路１１が制御信号φ１をアクティブとすることにより、ロウデコーダ１３は、プリチャージ信号ＰＤＬをインアクティブとするとともに、ワード線ＷＬ1〜ＷＬnのうちの入力されたロウアドレスＡＸに対応したワード線の選択を行う。さらに、ロウデコーダ１３は、メモリセルアレイ１５のセンスアンプを活性化させるためのセンスアンプ制御信号ＳＡＣをアクティブとする。このことにより、読み出しを行おうとするメモリセルを含むワード線ＷＬが活性化され、ビット線ＢＬ、／ＢＬへのデータの読み出し及びビット線の増幅が行われる。メモリセルアレイ１５の領域のうち、ここまでの処理により活性化される領域を図１６に示す。図１６では、ロウデコーダ１３によりワード線ＷＬ3がアクティブとされた場合を示していて、活性化された領域を斜線にて示す。
【００１４】
そして、ＡＣＴＶコマンドが入力されてからｔＲＣＤである２クロック後に、外部システムから、カラムアドレスの選択を指示するためのＲＥＡＤコマンドが入力される。すると、コントロール回路１１はアドレス制御信号２０2をアクティブとするとともに制御信号φ２をアクティブとする。このことにより、アドレスバッファ１２からカラムアドレスＡＹがカラムデコーダ１４に入力され、カラム選択信号ＹＳ1〜ＹＳmのうちのカラムアドレスＡＹにより示されたカラム選択信号のみがアクティブとなり読み出しを行うメモリセルの選択が行われる。そして、制御信号φ３がアクティブとなることにより、データ入出力バッファ１５から選択されたメモリセルからのデータがデータＤＱとして出力される。
【００１５】
その後、プリチャージコマンドＰＲＥが入力されると、コントロール回路１１が制御信号φ１をインアクティブとすることによりロウデコーダ１３は、アクティブとしていたワード線ＷＬをインアクティブとし、センスアンプ制御信号ＳＡＣをインアクティブとし、プリチャージ信号ＰＤＬをアクティブとする。このことによりビット線ＢＬ及び／ＢＬがリセットされ、次のメモリセルのデータ読み出しに備える。
【００１６】
このようなＳＤＲＡＭでは、ロウデコーダ１３によりワード線ＷＬが選択され、センスアンプ制御信号ＳＡＣがアクティブとなりセンスアンプが動作を開始してからビット線の増幅が完了するまではある程度の時間が必要となる。そのため、ビット線の増幅が完了するまでの時間を待ってからカラム選択信号ＹＳ1〜ＹＳmによるビット線の選択を行なわなければならない。具体的には、従来のＳＤＲＡＭでは、データの読み取り／書き込みを制御する外部のシステムにおいて、ＡＣＴＶコマンドを入力してからＲＥＡＤコマンドを入力する際に規定されたｔＲＣＤが経過していることを保証しなければならない。つまり、ＡＣＴＶコマンドが入力されてからビット線ＢＬ、／ＢＬの増幅が完了するまでの時間を保証するためにｔＲＣＤは規定されている。図１５に示したタイミングチャートは、このｔＲＣＤとして２クロックが規定されている場合である。このような制限は、外部システムの制御においてよけいな手間を必要とすることとなる。
【００１７】
このような外部システムの制限を無くして制御の容易化を図るため、上述したＤＤＲ−II  ＳＤＲＡＭでは、ポステッドＣＡＳ仕様の採用が検討されている。このポステッドＣＡＳ仕様とは、ＡＣＴＶコマンドを入力してから、ＲＥＡＤコマンドを入力するまでに確保しなければならないクロック数であるｔＲＣＤの制限が設けられていない仕様であり、外部システム側ではＡＣＴＶコマンドとＲＥＡＤコマンドを連続して入力することができる仕様である。
【００１８】
このようなポステッドＣＡＳ仕様を採用したＳＤＲＡＭにおけるタイミングチャートを図１７に示す。図１７に示したタイミングチャートが、図１５に示したタイミングチャートと異なる点は、ＲＥＡＤコマンドがＡＣＴＶコマンドが入力された直後に入力にされている点と、ＲＥＡＤコマンドがコントロール回路１１に入力されたことによりカラムアドレスＡＹが従来よりも早くカラムデコーダ１４に出力されている点である。
【００１９】
このポステッドＣＡＳ仕様のＳＤＲＡＭでは、ＡＣＴＶコマンドが入力されてからｔＲＣＤが経過する前にコントロール回路１１にＲＥＡＤコマンドが入力された場合でも、コントロール回路１１は、カラムデコーダ１４がカラム選択信号ＹＳを出力するタイミングを制御するための制御信号φ２の出力タイミングを制御することにより、ビット線の増幅が完了する前にビット線のデータがデータ入出力バッファ１６に出力されることがないようにしている。
【００２０】
つまり、このポステッドＣＡＳ仕様のＳＤＲＡＭでは、コントロール回路１１がｔＲＣＤを予め記憶しておき、ｔＲＣＤの経過前にカラムアドレスの選択が行われた場合でも、従来の外部システムにより制御されていたＲＥＡＤコマンドを実際に実行するタイミングを外部システムの変わりに制御するものである。
【００２１】
従って、このポステッドＣＡＳ仕様のＳＤＲＡＭでは、外部システムは、ｔＲＣＤを考慮することなくＲＥＡＤコマンドを実行することができる。つまり、ＡＣＴＶコマンドを実行した直後、つまり１クロック後にＲＥＡＤコマンドを実行することが可能となる。このことにより、データの読み出しを制御する外部システムでは、データ読み出しのための制御がし易くなる。
【００２２】
ここで、ＲＥＡＤコマンド後からｔＲＣＤまでのサイクル数をＡＬ（Additive Latency）と呼ぶ。従って、図１７に示した例では、ＡＬ＝１となる。だたし、このポステッドＣＡＳ仕様のＳＤＲＡＭでは、ＡＬで定められる期間だけカラムアドレスＡＹをラッチしておく必要がある。
【００２３】
上記で説明したように、ＤＤＲ−II  ＳＤＲＡＭを用いればデータ転送速度が高速な半導体記憶装置を実現することができる。また、ポステッドＣＡＳ仕様を用いたＳＤＲＡＭによれば、外部システムによる制御の自由度を高めることができるので外部システムにより制御し易い半導体記憶装置を実現することができる。しかし、ポステッドＣＡＳ仕様を用いた場合でも、ＡＣＴＶコマンドを入力してからデータＤＱが出力されるまでに必要となるサイクル数はｔＲＣＤ＋ＣＬ（CAS Latency）となるため、ポステッドＣＡＳ仕様を用いない従来のＳＤＲＡＭと同じである。
【００２４】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、ポステッドＣＡＳ仕様のＳＤＲＡＭを用いた場合でも、ＡＣＴＶコマンドが入力されてから実際にデータが出力されるまでの時間はポステッドＣＡＳ仕様を用いない場合と変わらず、ｔＲＣＤが律速条件となりデータ転送速度の高速化を図ることができないという問題点があった。
【００２５】
本発明の目的は、ポステッドＣＡＳ仕様のＳＤＲＡＭにおいて、データ転送速度を高速化することができる半導体記憶装置およびそのデータ読み出し制御方法を提供することである。
【００２６】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、ロウアドレスの選択を指示するためのコマンドであるＡＣＴＶコマンドが入力されてから、カラムアドレスの選択を指示するためのコマンドであるＲＥＡＤコマンドを入力するまでのタイミングを任意に選択できるポステッドＣＡＳ仕様を採用している半導体記憶装置であって、
独立して活性化を行うことができる複数のサブアレイにより構成されたメモリセルアレイと、
入力されたカラムアドレスにより指定されるカラムの選択を行うカラムデコーダと、
ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力されてデータの読み出し動作を行う場合には、前記複数のサブアレイのうちのロウアドレスとカラムアドレスにより選択されるメモリセルを有するサブアレイのみを活性化し、ＡＣＴＶコマンドが入力された後の２クロックサイクル経過以降にＲＥＡＤコマンドが入力されてデータの読み出し動作を行う場合には、ロウアドレスにより指定される全てのサブアレイを活性化するロウデコーダと、
ＡＣＴＶコマンドが入力されてから１クロックサイクル経過後にＲＥＡＤコマンドが入力された場合に、ＡＣＴＶコマンドが入力されてから前記複数のサブアレイのうちのロウアドレスとカラムアドレスにより選択されるメモリセルを有するサブアレイの活性化に必要なｔＲＣＤのクロックサイクル経過後に前記カラムデコーダをアクティブとする動作を開始し、
ＡＣＴＶコマンドが入力されてから２クロックサイクル経過以降であってロウアドレスにより選択される全てのメモリセルを有するサブアレイの活性化に必要なｔＲＣＤのクロックサイクル経過前にＲＥＡＤコマンドが入力された場合に、ＡＣＴＶコマンドが入力されてからロウアドレスにより選択される全てのメモリセルを有するサブアレイの活性化に必要なｔＲＣＤのクロックサイクル経過後に前記カラムデコーダをアクティブとする動作を開始し、
ＡＣＴＶコマンドが入力されてからロウアドレスにより指定される全てのサブアレイの活性化に必要なｔＲＣＤのクロックサイクル経過後にＲＥＡＤコマンドが入力された場合に、ＲＥＡＤコマンドが入力されたタイミングで前記カラムデコーダをアクティブとする動作を開始するコントロール回路と、を備えている。
【００２７】
本発明によれば、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合、複数のサブアレイのうちのロウアドレスとカラムアドレスにより選択されるサブアレイのみを活性するようにしているため、従来の半導体記憶装置と比較して活性化する必要がある領域を狭くすることができる。従って、電源の負荷が減りビット線を増幅する際に、ビット線が規定の電圧に達するまでの時間が短くなり、ビット線の増幅が完了するまでの時間が短縮され、ＡＣＴＶコマンドを入力してからデータが出力されるまでの時間を従来の半導体記憶装置と比較して短くすることができる。さらに、本発明の半導体記憶装置によれば、活性化されているメモリセルアレイの領域が少ないことにより、ビット線をプリチャージするために必要となる時間も従来と比較して短縮することができる。そのため、あるメモリセルの読み出してから次のメモリセルのデータ読み出しを行うまでのサイクルを短縮することができる。さらに、本発明の半導体記憶装置によれば、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、複数のサブアレイのうちのいずれかのみを活性化するため、消費電力を削減することができる。
【００２８】
また、本発明の半導体記憶装置は、前記サブアレイを、前記メモリセルアレイを独立して活性化することができるように複数の領域に分割したものとしてもよいし、前記ロウデコーダからのメインワード線に接続された複数のサブワード線によりそれぞれ独立して活性化することができる領域としてもよい。
【００３０】
また、本発明の半導体記憶装置は、あるサブアレイに属するメモリセルのデータ読み出しを行った後に、当該サブアレイとは異なるサブアレイに属するメモリセルのデータ読み出しを行う場合、データ読み出しが終了したサブアレイのビット線プリチャージの完了を待つことなく次のメモリセルの読み出し処理を開始してもよい。
【００３１】
本発明によれば、異なるサブアレイに属するメモリセルのデータ読み出しを連続して行う場合には、一方のサブアレイではビット線のプリチャージを行っているタイミングにおいて、他方のサブアレイでは次のメモリセルの読み出しのためのロウアドレスの選択を行うといったパイプライン処理を実現することができるため、従来の半導体記憶装置と比較してデータ読み出しを高速に行うことができる。
【００３２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００３３】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体記憶装置の構成を示すブロック図である。図１において、図１２中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。尚、本実施形態では、ｔＲＣＤ＝２の場合を用いて説明する。
【００３４】
本実施形態の半導体記憶装置は、図１２に示した従来の半導体記憶装置に対して、メモリセルアレイ１５を独立して活性化することが可能な２つのサブアレイ１７ｉ、１７ｊに分割し、カラムデコーダ１４をサブアレイ１７ｉ、１７ｊに対応させてカラムデコーダ１９ｉ、１９ｊに分割するともに、コントロール回路１１をコントロール回路２１に置き換え、ロウデコーダ１３をロウデコーダ２２に置き換えたものである。
【００３５】
コントロール回路２１は、ＲＥＡＤコマンドが入力されても直ぐに制御信号φ２をアクティブとするのではなく、ＡＣＴＶコマンドが入力されてからｔＲＣＤクロックサイクル数が経過した後に制御信号φ２をアクティブとするようにしている点のみが、図１２に示した従来のコントロール回路１１と異なっており、他の動作は従来のコントロール回路１１と同様の動作を行う。
【００３６】
カラムデコーダ１９ｉ、１９ｊは、従来のメモリセルアレイ１５が２つのサブアレイ１７ｉ、１７ｊに分割されたことに対応して分割されたものであり、その動作は図１２に示した従来の半導体記憶装置におけるカラムデコーダ１４と同じである。
【００３７】
ロウデコーダ２２は、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ１７ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されたメモリセルを有するサブアレイのみを活性化して、データの読み出し動作を行う。ＡＣＴＶコマンドが入力された後の２クロックサイクル後にＲＥＡＤコマンドが入力された場合には、従来と同様に、ロウアドレスＡＸにより指定されるサブアレイ１７ｉ、１７ｊの両方を活性化してデータの読み出し動作を行う。ロウデコーダ２２は、サブアレイ１７ｉを活性化する場合には、ワード線ＷＬｉ、プリチャージ信号ＰＤＬｉ、センスアンプ制御信号ＳＡＣｉを用い、サブアレイ１７ｊを活性化する場合には、ワード線ＷＬｊ、プリチャージ信号ＰＤＬｊ、センスアンプ制御信号ＳＡＣｊを用いる。
【００３８】
次に、図１に示した本実施形態の半導体記憶装置であるＳＤＲＡＭからデータを読み取る際の動作を図面を参照して詳細に説明する。本実施形態の半導体記憶装置では、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合と、ＡＣＴＶコマンドが入力された後の２クロックサイクル後にＲＥＡＤコマンドが入力された場合とではその動作が異なるため以下の説明ではこの２つの場合を分けて説明を行う。
【００３９】
先ず、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合の動作を図２のタイミングチャートチャートに示す。
【００４０】
この場合には、ロウアドレスの選択を指示するためのコマンドであるＡＣＴＶコマンドがコントロール回路２１に入力されることにより、アドレス制御信号２０1がコントロール回路２１から出力され、アドレスバッファ１２よりロウアドレスＡＸがロウデコーダ２２に出力される。そして、ＡＣＴＶコマンドが入力された後の１クロックサイクル後に、外部システムから、カラムアドレスの選択を指示するためのＲＥＡＤコマンドが入力される。するとコントロール回路２１は、アドレス制御信号２０2をアクティブとする。このことにより、アドレスバッファ１２からカラムアドレスＡＹがカラムデコーダ１９ｉ、１９ｊおよびロウデコーダ２２に入力される。ただし、コントロール回路２１は、この際に制御信号φ２はアクティブとしない。
【００４１】
ここでアドレスバッファ１２から出力されるカラムアドレスＡＹにより示されるメモリセルは、サブアレイ１７ｉに存在しているため、ロウデコーダ２２は、コントロール回路１１からの制御信号φ１がアクティブとなった際に、メモリセルアレイ１７ｊへのワード線ＷＬｊ、プリチャージ信号ＰＤＬｊ、ＳＡＣｊはそのままの状態として、サブアレイ１７ｉへのプリチャージ信号ＰＤＬｉをインアクティブとするとともに、サブアレイ１７ｉへのワードＷＬｉのうちの入力されたロウアドレスＡＸに対応したワード線の選択を行う。さらに、ロウデコーダ２２は、サブアレイ１７ｉのセンスアンプを活性化させるためのセンスアンプ制御信号ＳＡＣｉをアクティブとする。このことにより、サブアレイ１７ｉの読み出しを行おうとするメモリセルを含むワード線ＷＬｉが活性化され、ビット線へのデータの読み出し及びビット線の増幅が行われる。サブアレイ１７ｉの領域のうち、ここまでの処理により活性化される領域を図３に示す。図３では、ロウデコーダ２２によりサブアレイ１７ｉのワード線ＷＬ3のみがアクティブとされていて、サブアレイ１７ｊのワード線ＷＬ3はアクティブとされていない。
【００４２】
そして、ＡＣＴＶコマンドが入力されてからｔＲＣＤである２クロックが経過した後に、コントロール回路２１は、制御信号φ２をアクティブとする。このことにより、カラムデコーダ１９ｉは、カラム選択信号ＹＳiのうちのカラムアドレスＡＹにより示されたカラム選択信号のみをアクティブとする。このことにより読み出しを行うメモリセルの選択が行われる。そして、制御信号φ３がアクティブとなることにより、データ入出力バッファ１６から選択されたメモリセルからのデータがデータＤＱとして出力される。
【００４３】
その後、プリチャージコマンドＰＲＥが入力されると、コントロール回路２１が制御信号φ１をインアクティブとすることによりロウデコーダ２２は、アクティブとしていたワード線ＷＬｉをインアクティブとし、センスアンプ制御信号ＳＡＣｉをインアクティブとし、プリチャージ信号ＰＤＬｉをアクティブとする。このことによりビット線ＢＬｉ及び／ＢＬｉがリセットされ、次のメモリセルのデータ読み出しに備える。
【００４４】
次に、ＡＣＴＶコマンドが入力された後の２クロックサイクル後にＲＥＡＤコマンドが入力された場合の動作を図４のタイミングチャートチャートに示す。
【００４５】
この場合、ロウデコーダ２２がワード線ＷＬをアクティブとする際に、ロウデコーダ２２にはカラムアドレスＡＹは入力されていない。従って、ロウデコーダ２２は、読み出しを行うとするメモリセルがサブアレイ１７ｉ、１７ｊのうちのいずれに存在するのかを知ることはできない。そのため、ロウデコーダ２２は、プリチャージ信号ＰＤＬｉ、ＰＤＬｊ、ワード線ＷＬｉ、ＷＬｊおよび、センスアンプ制御信号ＳＡＣｉ、ＳＡＣｊを同じタイミングで制御することによりサブアレイ１７ｉ、１７ｊの活性化を行う。この場合に活性化される領域を図５に示す。図５では、サブアレイ１７ｉ、１７ｊの両方のワード線ＷＬ3が活性化されている。
【００４６】
本実施形態の半導体記憶装置によれば、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合、サブアレイ１７ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されたサブアレイのみを活性すればよいため、従来の半導体記憶装置と比較して活性化する必要がある領域を狭くすることができる。そして、活性化する領域が狭くなることにより電源の負荷が減りビット線ＢＬ、／ＢＬを増幅する際に、ビット線ＢＬ、／ＢＬが規定の電圧に達するまでの時間が短くなる。従って、本実施形態の半導体記憶装置によれば、ＡＣＴＶコマンドを入力してからデータＤＱが出力されるまでの時間を、従来の半導体記憶装置と比較して短くすることができる。
【００４７】
つまり、本実施形態の半導体記憶装置によれば従来の半導体記憶装置と比較して、同じクロック周波数ならばｔＲＣＤを小さくすることができ、また、同じｔＲＣＤならばクロック周波数を高くすることができる。例えば、従来はｔＲＣＤ＝３だった場合には、本実施形態によればｔＲＣＤ＝２とすることが可能となる。
【００４８】
具体的にタイミングチャートを用いて説明すると、図６に示すようにビット線ＢＬ、／ＢＬの増幅が終了してからカラム選択信号ＹＳをアクティブとするためには、従来はｔＲＣＤとして３クロックサイクル必要だったものとする。このような場合に本実施形態を適用すると、図７に示すように、センスアンプ制御信号ＳＡＣがアクティブとなってからビット線ＢＬ、／ＢＬの増幅が終了するまでの時間が短縮されることにより、ｔＲＣＤを２クロックとしてもカラム選択信号ＹＳがアクティブとなる際にはビット線ＢＬ、／ＢＬの増幅は終了していることになる。
【００４９】
さらに、本実施形態の半導体記憶装置によれば、活性化されているメモリセルアレイの領域が少ないことにより、ビット線ＢＬ、／ＢＬを増幅する時間だけでなくビット線ＢＬ、／ＢＬをプリチャージするために必要となる時間も従来と比較して短縮することができる。そのため、あるメモリセルのデータ読み出しを行ってから、次のメモリセルのデータ読み出しを行うサイクルを短縮することができ、従来の半導体記憶装置と比較してデータの読み出しを高速化することができるようになる。
【００５０】
このような本実施形態による効果を図８および図９を参照して説明する。図８は、本発明の第１の実施形態の半導体記憶装置において、同一のメモリセルアレイのメモリセルの読み出しが連続して行われた場合の動作を説明するためのタイミングチャートであり、図９は、あるメモリセルの読み出しの次に異なるメモリセルアレイのメモリセルの読み出しが行われた場合の動作を説明するためのタイミングチャートである。
【００５１】
本実施形態の半導体記憶装置によれば、ビット線プリチャージに要する時間を短縮することができることにより、次のサイクルでのＡＣＴＶコマンドを投入することができるタイミングを早くすることができるため、図８に示すように、同一メモリセルアレイ内のメモリセルの読み出しを行う場合でも、従来と比較してＡＣＴＶコマンドを投入することができるタイミングを早くすることができる。図８のタイミングチャートでは、例として、従来と比較して１クロック分だけＡＣＴＶコマンドを早く投入することができる場合を示している。
【００５２】
また、本実施形態の半導体記憶装置によれば、ビット線プリチャージに要する時間を短縮することができることに加えて、あるサブアレイに属するメモリセルの読み出しを行った次のサイクルにおいて読み出しを行うメモリセルが、読み出しを行ったサブアレイとは異なるサブアレイに属する場合には、データの読み出しを行ったサブアレイのビット線プリチャージの完了を待つことなく次のメモリセルの読み出し処理を開始することが可能となる。そのため、図９に示すように、ＡＣＴＶコマンドを投入することができるタイミングをさらに早くして、ＰＲＥコマンドとＡＣＴＶコマンドの投入を同時に行うことも可能となる。つまり、一方のサブアレイではビット線のプリチャージを行っているタイミングにおいて、他方のセンスアンプを共有しないサブアレイでは次のメモリセルの読み出しのためのロウアドレスの選択を行うといったパイプライン処理を実現することができる。つまり、従来に比べ活性化されるアレイの分割数が多いため、パイプライン処理効率の向上が可能となる。図９のタイミングチャートでは、例として、従来と比較して２クロック分だけＡＣＴＶコマンドを早く投入することができる場合を示している。
【００５３】
さらに、本実施形態の半導体記憶装置によれば、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ１７ｉ、１７ｊのうちのいずれか一方のみを活性化するため、消費電力を削減することができるという効果をも得ることができる。
【００５４】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体記憶装置について説明する。上記で説明した第１の実施形態の半導体記憶装置では、１つのバンクを２つ以上の複数のメモリセルアレイにより構成するようにして、活性化するメモリセルアレイの領域を狭くするようにしているが、本実施形態の半導体記憶装置は、ワード線を複数のサブワード線に分割するような構成の半導体記憶装置に対して本発明を適用したものである。
【００５５】
本実施形態の半導体記憶装置におけるメモリセルアレイ３５の構成を図１０に示す。本実施形態の半導体記憶装置におけるメモリセルアレイ３５は、複数のメインワード線ＭＷＬを有し、そのメインワード線ＭＷＬにはサブワード線ドライバ３１1〜３１nが接続されている。そして、サブワード線ドライバ３１1〜３１nは、サブワード線選択信号ＡＳＥＬ1〜ＡＳＥＬmに基づいて、接続された複数のサブワード線ＳＷＬの中の１つを選択して活性化する。また、各サブワード線ＳＷＬにはメモリセルが接続されることによりサブアレイ３０1〜３０nが構成されている。
【００５６】
さらに、ロウデコーダから入力されたプリチャージ信号ＰＤＬは、インバータ３２により論理を反転された後に、ナンド回路３３1〜３３nに入力され、サブワード線選択信号ＡＳＥＬ1〜ＡＳＥＬmとの間で論理積演算が行われることによりサブアレイ３０1〜３０nのうちの１つのサブアレイのみのプリチャージを制御する。また、ロウデコーダから入力されたセンスアンプ制御信号ＳＡＣも同様にして、アンド回路３４1〜３４nに入力され、サブワード線選択信号ＡＳＥＬ1〜ＡＳＥＬmとの間で論理積演算が行われることによりサブアレイ３０1〜３０nのうちの１つのサブアレイのみのセンスアンプを制御する。
【００５７】
本実施形態の半導体記憶装置におけるロウデコーダは、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ３０1〜３０nのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されたメモリセルを有するサブアレイのみを活性化して、データの読み出し動作を行う。ＡＣＴＶコマンドが入力された後の２クロックサイクル後にＲＥＡＤコマンドが入力された場合には、従来と同様に、ロウアドレスＡＸにより指定される全てのサブアレイ３０1〜３０nを活性化してデータの読み出し動作を行う。
【００５８】
このような制御を行うことにより、メインワード線ＭＷＬに複数のサブワード線ＳＷＬが接続された構造の半導体記憶装置においても、第１の実施形態と同様にデータ読み出しの際に活性化する必要がある領域を狭くすることができる。
【００５９】
本実施形態の半導体記憶装置おいてあるメモリセルのデータを読み出す際に、メモリセルアレイ３５の領域のうちの活性化された領域を図１１に示す。図１１では、ＭＷＬ3に接続されたサブワード線のうちのサブワード線ドライバ３１4により制御されるサブワード線のみが活性化された場合を示している。
【００６０】
上記第１および第２の実施形態では、ｔＲＣＤ＝２クロックの場合を用いて説明したが、本発明はこれに限定されるものではなく、ｔＲＣＤが３クロック以上の場合でも同様に本発明を適用することができるものである。この場合には、ＡＣＴＶコマンドが入力された後の１クロック後にＲＥＡＤコマンドが入力された場合には、複数のサブアレイのうちのロウアドレスＡＸとカラムアドレスＡＹによる選択されるメモリセルを有するサブアレイのみを活性化し、ＡＣＴＶコマンドが入力された後の２クロック後以降にＲＥＡＤコマンドが入力された場合には、従来と同様に、ロウアドレスＡＸによる指定される全てのサブアレイを活性化してデータの読み出し動作を行うようにすればよい。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、ポステッドＣＡＳ仕様のＳＤＲＡＭにおいて、データ転送速度を高速化することができるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体記憶装置の構成を示すブロック図である。
【図２】図１の半導体記憶装置において、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合の動作を示すタイミングチャートである。
【図３】ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合に、本発明の第１の実施形態の半導体記憶装置おいてあるメモリセルのデータを読み出す際に、サブアレイ１７ｉ、１７ｊの領域のうちの活性化された領域を示す図である。
【図４】図１の半導体記憶装置において、ＡＣＴＶコマンドが入力された後の２クロックサイクル後にＲＥＡＤコマンドが入力された場合の動作を示すタイミングチャートである。
【図５】ＡＣＴＶコマンドが入力された後の２クロックサイクル後にＲＥＡＤコマンドが入力された場合に、本発明の第１の実施形態の半導体記憶装置おいてあるメモリセルのデータを読み出す際に、サブアレイ１７ｉ、１７ｊの領域のうちの活性化された領域を示す図である。
【図６】本発明の第１の実施形態の半導体記憶装置による効果を説明するための比較として示した、従来の半導体記憶装置におけるタイミングチャートである。
【図７】本発明の第１の実施形態の半導体記憶装置によりｔＲＣＤを短縮することができることを説明するためのタイミングチャートである。
【図８】本発明の第１の実施形態の半導体記憶装置において、同一のメモリセルアレイのメモリセルの読み出しが連続して行われた場合の動作を説明するためのタイミングチャートである。
【図９】本発明の第１の実施形態の半導体記憶装置において、あるメモリセルの読み出しの次に異なるメモリセルアレイのメモリセルの読み出しが行われた場合の動作を説明するためのタイミングチャートである。
【図１０】本発明の第２の実施形態の半導体記憶装置におけるメモリセルアレイの構成を示すブロック図である。
【図１１】本発明の第２の実施形態の半導体記憶装置おいてあるメモリセルのデータを読み出す際に、メモリセルアレイ３５の領域のうちの活性化された領域を示す図である。
【図１２】従来の半導体記憶装置の構成を示すブロック図である。
【図１３】各種コマンドとコントロール回路１１に入力される信号の対応関係を示した図である。
【図１４】従来の半導体記憶装置のメモリセルアレイにおいて活性化される領域を示す図である。
【図１５】図１２に示した従来の半導体記憶装置の動作を示したタイミングチャートである。
【図１６】従来の半導体記憶装置おいてあるメモリセルのデータを読み出す際に、メモリセルアレイ１５の領域のうちの活性化された領域を示す図である。
【図１７】ポステッドＣＡＳ仕様の従来の半導体記憶装置の動作を示したタイミングチャートである。
【符号の説明】
１０    クロックジェネレータ
１１    コントロール回路
１２    アドレスバッファ
１３    ロウデコーダ
１４    カラムデコーダ
１５    メモリセルアレイ
１６    データ入出力バッファ
１７ｉ、１７ｊ    サブアレイ
１９ｉ、１９ｊ    カラムデコーダ
２０1、２０2    アドレス制御信号
２１    コントロール回路
２２    ロウデコーダ
３０1〜３０n    サブアレイ
３１1〜３１n    サブワード線ドライバ
３２    インバータ
３３1〜３３n    ナンド回路
３４1〜３４n    アンド回路
３５    メモリセルアレイ
ＡＳＥＬ    サブサード線選択信号
ＰＤＬ    プリチャージ信号
ＳＡＣ    センスアンプ制御信号
ＳＷＬ    サブワード線
ＭＷＬ    メインワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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