(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第１の層間絶縁膜を堆積する工程と、
前記メモリセルトランジスタの第１のソース／ドレイン領域に対応して前記第１の層間絶縁膜にプラグコンタクトを開口し、該第１のソース／ドレイン領域に接触するように前記プラグコンタクト内にプラグ電極を形成する工程と、
前記プラグ電極に接触するように前記第１の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、  前記プラグ電極上に一対の上部電極が重なるように上部電極用のマスクパターンをパターンニングする工程と、
前記マスクパターンにより前記上部電極層、強誘電体膜及び下部電極層を同時に加工して、前記プラグ電極上にそれぞれ一対の上部電極、強誘電体膜及び下部電極を形成する工程と、
前記各工程後の半導体基板表面に第２の層間絶縁膜を形成する工程と、
前記第１のソースドレイン領域に対してゲートを挟んで対向する第２のソース／ドレイン領域と前記上部電極とをメタル配線で接続する工程とを実行することを特徴とする強誘電体メモリの製造方法。
【請求項２】
半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第１の層間絶縁膜を堆積する工程と、
前記メモリセルトランジスタの第１のソース／ドレイン領域に対応して前記第１の層間絶縁膜にプラグコンタクトを開口し、該第１のソース／ドレイン領域に接触するように前記プラグコンタクト内にプラグ電極を形成する工程と、
前記プラグ電極に接触するように前記第１の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、  上部電極用のマスクパターンをパターンニングする工程と、
前記マスクパターンにより一対の上部電極を形成する工程と、
前記一対の上部電極側面にその上部電極間がほぼ埋まる膜厚の側壁絶縁膜を形成する工程と、
前記マスクパターン及び前記側壁絶縁膜をマスクとして前記強誘電体膜と前記下部電極層とを同時に加工し、前記プラグ電極上に下部電極及び強誘電体膜を形成する工程と、
前記各工程後の半導体基板表面に第２の層間絶縁膜を形成する工程と、
前記第１のソースドレイン領域に対してゲートを挟んで対向する第２のソース／ドレイン領域と前記上部電極とをメタル配線で接続する工程とを実行することを特徴とする強誘電体メモリの製造方法。
【請求項３】
前記プラグ電極を形成する工程は、前記第１と第２のソース／ドレイン領域に対応して前記第１の層間絶縁膜にそれぞれプラグコンタクトを開口し、該第１及び第２のソース／ドレイン領域に接触するように前記各プラグコンタクト内にプラグ電極材料を埋め込んでそれぞれプラグ電極を形成することを特徴とする請求項２記載の強誘電体メモリの製造方法。
【請求項４】
前記プラグ電極を形成する工程は、前記プラグコンタクト内へのプラグ電極材料の埋め込み後に、該プラグ電極材料をプラグコンタクト表面より低い位置にエッチバックし、その後に、酸化性雰囲気中で導電性を失わない耐酸化性導電体材料を堆積して前記プラグコンタクト上部に埋め込む工程を含むことを特徴とする請求項２、３のいずれかに記載の強誘電体メモリの製造方法。
【請求項５】
前記下部電極層の堆積前に前記プラグ電極上面に接触するように、酸化性雰囲気中で導電性を失わない耐酸化性導電体材料を前記第１の層間絶縁膜の表面に堆積することを特徴とする請求項２、３のいずれかに記載の強誘電体メモリの製造方法。
【請求項６】
前記プラグ電極を形成する工程は、前記プラグコンタクトの開口後に、プラグ電極材料として、酸化性雰囲気中で導電性を失わない耐酸化性導電体材料を前記プラグコンタクトに埋め込む工程を含むことを特徴とする請求項２、３のいずれかに記載の強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに強誘電体膜キャパシタを使用した強誘電体メモリの製造方法及び強誘電体メモリに関する。
【０００２】
【従来の技術】
従来、この種の分野の強誘電体メモリとして、トータルチップサイズを縮小することが可能なチェイン型のＦＲＡＭ（Ｆｅｒｒｏ  Ｅｌｅｃｔｒｉｃ  ＲＡＭ）が提案されている（Ｄ．Ｔａｋａｓｈｉｍａ  ｅｔ．ａｌ．，ＪＳＳＣＣ，ｐｐ７８７−７９２，Ｍａｙ，ｌ９９８）。
【０００３】
図１６は、従来のチェイン型強誘電体メモリのメモリセル部を示す部分回路図である。
【０００４】
この強誘電体メモリは、２．５ｖのビットラインＢＬと０ｖのプレートラインＰＬとの間に、セレクト用ゲート５０を介して複数の強誘電体メモリセル６０−１，６０−２，…が直列に接続されている。各強誘電体メモリセル６０−１，６０−２，…は、ＭＯＳＦＥＴ６１−１，６１−２，…と強誘電体キャパシタ６２−１，６２−２，…とでそれぞれ構成されている。各ＭＯＳＦＥＴ６１−１，６１−２，…には、ワードラインＷＬ１，ＷＬ２，…がそれぞれ接続され、通常時はオン状態となっており、強誘電体膜キャパシタ６２−１，６２−２，…は０ｖに充電されている。
【０００５】
そして、所望のメモリセルにデータを書き込むときは、所望のメモリセルが存在するセレクト用ゲート５０をオンするとともに、所望のメモリセルのＭＯＳＦＥＴをオフすることにより、当該メモリセルの強誘電体キャパシタが２．５ｖに充電される。
【０００６】
この構造により、メモリセルを縮小するためには、下部電極と上部電極を接続するコンタクトを隣合うメモリセルと共有することが望ましい。これを、ＣＯＰ（Ｃａｐａｃｉｔｏｒ  ｏｎ  Ｐｌｕｇ）構造に適用すると、１つのプラグ電極上に１つの下部電極が存在し、この下部電極上に一対の上部電極が存在するという構造を用いざるを得ない。
【０００７】
具体的には、図１７に示すように、メモリセルトランジスタであるＭＯＳＦＥＴ６１のソース／ドレイン領域１０３の一方のプラグ電極１０４上に形成された下部電極１０５と強誘電体膜１０６と上部電極１０７の積層構造を有する強誘電体キャパシタを備えた構造において、下部電極１０５とソース／ドレイン領域１０３の一方をプラグ電極１０４で接続するとして、上部電極１０７ともう一方のソース／ドレイン領域１０３の接続は、メタル配線１０９とメタルコンタクト１０８ａ，１０８ｂを用いなければならない。
【０００８】
【発明が解決しようとする課題】
上述したように、上記従来の強誘電体メモリでは、１つのプラグ電極上に１つの下部電極が存在し、この下部電極上に一対の上部電極が存在するという構造を用いているため、上部電極１０７と下部電極１０５のパターンが全く異なる形状となる。従って、同時加工が困難になり、パターン同士に合わせ余裕を設定する必要が生じ、その結果、メモリセルサイズの増大を招く、という問題点があった。
【０００９】
本発明は、上述の如き従来の間題点を解決するためになされたもので、その目的は、上部電極と下部電極間の合わせ余裕を無くし、メモリセルサイズを縮小することができる強誘電体メモリの製造方法及び強誘電体メモリを提供することである。またその他の目的は、合わせ余裕を不要にすると共に、マスク数を減少させることができる強誘電体メモリの製造方法及び強誘電体メモリを提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第１の層間絶縁膜を堆積する工程と、前記メモリセルトランジスタの第１のソース／ドレイン領域に対応して前記第１の層間絶縁膜にプラグコンタクトを開口し、該第１のソース／ドレイン領域に接触するように前記プラグコンタクト内にプラグ電極を形成する工程と、前記プラグ電極に接触するように前記第１の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、前記プラグ電極上に一対の上部電極が重なるように上部電極用のマスクパターンをパターンニングする工程と、前記マスクパターンにより前記上部電極層、強誘電体膜及び下部電極層を同時に加工して、前記プラグ電極上にそれぞれ一対の上部電極、強誘電体膜及び下部電極を形成する工程と、前記各工程後の半導体基板表面に第２の層間絶縁膜を形成する工程と、前記第１のソースドレイン領域に対してゲートを挟んで対向する第２のソース／ドレイン領域と前記上部電極とをメタル配線で接続する工程とを実行することにある。
【００１１】
本発明の第２の特徴は、半導体基板上に複数のメモリセルトランジスタを形成し、その基板表面に第１の層間絶縁膜を堆積する工程と、前記メモリセルトランジスタの第１のソース／ドレイン領域に対応して前記第１の層間絶縁膜にプラグコンタクトを開口し、該第１のソース／ドレイン領域に接触するように前記プラグコンタクト内にプラグ電極を形成する工程と、前記プラグ電極に接触するように前記第１の層間絶縁膜の表面に下部電極層を堆積し、その下部電極層上に強誘電体膜及び上部電極層を順次堆積する工程と、  上部電極用のマスクパターンをパターンニングする工程と、前記マスクパターンにより一対の上部電極を形成する工程と、前記一対の上部電極側面にその上部電極間がほぼ埋まる膜厚の側壁絶縁膜を形成する工程と、前記マスクパターン及び前記側壁絶縁膜をマスクとして前記強誘電体膜と前記下部電極層とを同時に加工し、前記プラグ電極上に下部電極及び強誘電体膜を形成する工程と、前記各工程後の半導体基板表面に第２の層間絶縁膜を形成する工程と、前記第１のソースドレイン領域に対してゲートを挟んで対向する第２のソース／ドレイン領域と前記上部電極とをメタル配線で接続する工程とを実行することにある。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１９】
［第１実施形態］
図１（ａ），（ｂ），（ｃ）は、本発明の第１実施形態に係る強誘電体メモリの製造方法で実現したメモリセル部の構造を示す図であり、同図（ａ）はその平面図、同図（ｂ）はＡ−Ｂ断面図、同図（ｃ）はＣ−Ｄ断面図である。
【００２０】
本実施形態に係る強誘電体メモリのメモリセル部には、シリコン基板１上に複数のメモリセルトランジスタが形成されている。すなわち、シリコン基板１には素子領域１と素子分離領域１ａが形成されており、その素子領域１にゲート電極２を挟んで対向する第１と第２のソース／ドレイン領域３ａ，３ｂが形成されてメモリセルトランジスタを構成している。
【００２１】
さらに、各メモリセルトランジスタのソース／ドレイン領域３ａ上には、プラグ電極４が形成され、このプラグ電極４上には、該プラグ電極４に接するようにそれぞれ一対の下部電極５ａ，５ｂと強誘電体膜６ａ，６ｂと上部電極７ａ，７ｂから成る強誘電体キャパシタが形成されている。一対の下部電極５ａ，５ｂ同士は、プラグ電極４を介して導通し、一対の強誘電体膜６ａ，６ｂは、下部電極５ａ，５ｂ上面に該下部電極とそれぞれ相似形にパターンニングされている。さらに、強誘電体膜６ａ，６ｂ上面には、一対の上部電極７ａ，７ｂがそれぞれパターンニングされている。
【００２２】
そして、上部電極７ａ，７ｂは、コンタクト８ａ、メタル配線９及びコンタクト８ｂを介して、ソース／ドレイン領域３ａに対向するソース／ドレイン領域３ｂに接続されている。
【００２３】
次に、上記構造の強誘電体メモリにおけるメモリセル部の製造方法について、図２（ａ），（ｂ）、図３（ｃ），（ｄ）、図４（ｅ），（ｆ）及び図５（ｇ）を参照しつつ説明する。これら各図の左図はＡ−Ｂ断面図、右図はＣ−Ｄ断面図である。
【００２４】
初めの図２（ａ）に示す工程では、半導体基板１上に、メモリセルトランジスタを形成し、さらに断面長方形のプラグ電極４を形成する。まず、半導体基板１の主面側にＬＯＣＯＳ法等により素子分離領域１ａにより分離された素子領域を形成する。その後、その各素子領域上にゲート電極２を形成し、拡散法によってソース／ドレイン領域３ａ，３ｂを形成する。
【００２５】
かくして、メモリセルトランジスタが形成された半導体基板１の主面側に層間絶縁膜１０ａを堆積し平坦化した後、プラグコンタクトを開口し、プラグ電極４用の電極材（例えば、ドープされた多結晶シリコンやＷ）を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法あるいはＣＤＥ（Ｃｈｎｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法により平坦化する。この時、プラグ電極４は、ゲート電極２の延設方向と直交する方向に長辺の断面長方形に形成される。
【００２６】
続く図２（ｂ）に示す工程では、このプラグ電極４に接触するように下部電極５ａ，５ｂ用の電極材として白金（Ｐｔ）やＩｒ、ＩｒＯ２  などの下部電極層５を堆積した後、強誘電体膜６ａ，６ｂ用のＰＺＴやＳＢＴなどの強誘電体膜６を堆積し、さらに上部電極７ａ，７ｂ用の電極材としてＰｔやＩｒ，ＩｒＯ２  などの上部電極層７を堆積する。
【００２７】
図３（ｃ）に示す工程では、上部電極層７を堆積した後、上部電極加工用マスク５０を形成し、一対の上部電極７ａ，７ｂが得られるように、通常のリソグラフィ技術を用いて加工する。マスク５０と上部電極７ａ，７ｂの側壁に対して側壁絶縁膜５１を形成する。さらに、図３（ｄ）に示す工程では、マスク材５０及び側壁絶縁膜５１をマスクとして、強誘電体膜６ａ，６ｂと下部電極５ａ，５ｂを、通常のリソグラフィ技術を用いて上部電極７ａ，７ｂに対して自己整合に形成する。この時、下部電極５ａ，５ｂ間のスペースは、プラグ電極４の幅より小さく、合わせずれても必ず一対の下部電極５ａ，５ｂがプラグ電極４から外れないようにレイアウトしておく。
【００２８】
その後の図３（ｅ）に示す工程では、基板表面全体にキャパシタ上の層間絶縁膜１０ｂとしてＰ−ＴＥＯＳやＯ３−ＴＥＯＳを堆積して平坦化し、図３（ｆ）に示す工程では、各上部電極７ａ，７ｂ上にコンタクト８ａを形成する。そして、図３（ｇ）に示す工程では、上部電極７ａ，７ｂとソース／ドレイン領域３ｂを接続するためのコンタクト８ｂを形成した後、アルミニウムなどを埋め込み、ＣＭＰ法などによりメタル配線９を形成すれば、上部電極７ａ，７ｂとソース／ドレイン領域３ｂとが接続された、図１（ａ），（ｂ），（ｃ）に示した構造の強誘電体メモリのメモリセル部が完成する。
【００２９】
このように本実施形態においては、プラグ電極４に一対の上部電極７ａ，７ｂが重なるように、上部電極のマスクパターン５０をパターンニングして上部電極７ａ，７ｂを加工し、さらに上部電極７ａ，７ｂの側面に側壁絶縁膜５１を形成する。そして、前記マスクパターン５０と前記側壁絶縁膜５１をマスクとして強誘電体膜６ａ，６ｂ及び下部電極５ａ，５ｂを加工するようにした。
【００３０】
これにより、ＣＯＰ型のチェイン型強誘電体メモリにおいて、上部電極と下部電極の同時形成が可能となる結果、上部電極と下部電極の合わせ余裕が不要になり、メモリセルサイズを縮小することができる。また、上部電極と下部電極用に２枚のマスクが必要だった加工が上部電極用のマスクだけで済むようになり、製造工程数が減少する。
【００３１】
［第２実施形態］
図６（ａ），（ｂ）は、本発明の第２実施形態に係る強誘電体メモリの製造方法で実現したメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００３２】
本実施形態に係る強誘電体メモリのメモリセル部が上記第１実施形態と異なる点は、第２のソース／ドレイン領域３ｂと配線層９とを接続するコンタクト８ｂの下部にもプラグ電極４ａが形成されている点である。
【００３３】
かかる構造の本実施形態の製造方法は、前述した第１実施形態の製造方法において、メモリセルトランジスタが形成された半導体基板１の主面側に層間絶縁膜１０ａを堆積し平坦化した後、図２（ａ）に示す工程で、プラグ電極４と４ａ用のプラグコンタクトを開口し、プラグ電極用の電極材（Ｗなど）を堆積し、ＣＭＰ法あるいはＣＤＥ法により平坦化することになる。
【００３４】
本実施形態では、コンタクト８ｂの下部にもプラグ電極を形成したので、コンタクト８ｂの深さが浅くなり、開口が容易になる。
【００３５】
［第３実施形態］
図７（ａ），（ｂ）は、本発明の第３実施形態に係る強誘電体メモリの製造方法で実現したメモリセル部の構造を示す図であり、同図（ａ）は図１（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００３６】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第２実施形態の構造において、プラグ電極４，４ａの上部に、酸素の透過を抑制する耐酸化性導電体膜１１（例えば、Ｉｒ、ＩｒＯ２  、Ｒｕ、ＲｕＯ２  など）を埋め込み形成した構造である。
【００３７】
本実施形態に係る製造方法は、上記第１実施形態の製造方法において、図２  （ａ）に表すプラグ形成時でプラグ電極４，４ａの埋め込み後に、プラグ電極４，４ａをコンタクト表面より低い位置にエッチバックした後に、前述した耐酸化性導電体膜１１の材料を堆積して埋め込むことになる。
【００３８】
このように構造では、コンタクト８ｂの開口後に酸化性雰囲気の回復アニールを施すことが可能となり、良好な特性の強誘電体キャパシタを形成することが可能となる。
【００３９】
なお、上記第１、第２、第３実施形態の各製造方法は、上部電極７ａ，７ｂの側面に側壁絶縁膜５１を形成する構成としたが、側壁絶縁膜５１を設けることなく、プラグ電極４上に一対の上部電極が重なるように上部電極用のマスクパターンをパターンニングし、このマスクパターンにより上部電極層７、強誘電体膜６及び下部電極層５を同時に加工して、プラグ電極４上にそれぞれ一対の上部電極７ａ，７ｂ、強誘電体膜６ａ，６ｂ及び下部電極５ａ，５ｂを形成するようにしてもよい。
【００４０】
［第４実施形態］
図８（ａ），（ｂ），（ｃ）は、本発明の第４実施形態に係る強誘電体メモリの製造方法で実現したメモリセル部の構造を示す図であり、同図（ａ）はその平面図、同図（ｂ）はＡ−Ｂ断面図、同図（ｃ）はＣ−Ｄ断面図である。
【００４１】
本実施形態に係る強誘電体メモリのメモリセル部は、上部電極７ａ，７ｂの側面に形成した側壁絶縁膜５２により、下部電極５ｃ上の上部電極７ａ，７ｂ間のスペースがほぼ埋まるようにしておき、上部電極７ａ，７ｂと自己整合に下部電極５ｃを加工したときに、下部電極５ｃに切れ目が発生しないようにした例である。
【００４２】
次に、上記構造の強誘電体メモリにおけるメモリセル部の製造方法について、図９（ａ），（ｂ）、図１０（ｃ），（ｄ）、図１１（ｅ），（ｆ）及び図１２（ｇ）を参照しつつ説明する。これら各図の左図はＡ−Ｂ断面図、右図はＣ−Ｄ断面図である。
【００４３】
初めの図９（ａ）に示す工程では、図１（ａ）と同様の方法で、半導体基板１上にメモリセルトランジスタを形成し、さらに例えば断面正方形のプラグ電極４を形成する。続く図９（ｂ）に示す工程では、このプラグ電極４に接触するように下部電極５ｃ用の電極材として白金（Ｐｔ）やＩｒ、ＩｒＯ２  などの下部電極層５を堆積した後、強誘電体膜６ｃ用のＰＺＴやＳＢＴなどの強誘電体膜層６を堆積し、さらに上部電極７ａ，７ｂ用の電極材としてＰｔやＩｒ，ＩｒＯ２  などの上部電極層７を堆積する。
【００４４】
上部電極層７を堆積した後の図１０（ｃ）に示す工程では、上部電極加工用マスク５０を形成し、一対の上部電極７ａ，７ｂが得られるように、通常のリソグラフィ技術を用いて加工する。マスク５０と上部電極７ａ，７ｂの側壁に対して側壁絶縁膜５２を形成する。側壁絶縁膜５２は、一対の上部電極７ａ，７ｂ間のスペースが埋まる程度の膜厚である。
【００４５】
図１０（ｄ）に示す工程では、マスク材５０及び側壁絶縁膜５２をマスクとして、強誘電体膜６ｃと下部電極５ｃを、通常のリソグラフィ技術を用いて上部電極７ａ，７ｂに対して自己整合に形成する。この時、プラグ電極４ｂ上は、一対の上部電極７ａ，７ｂ同士の側壁絶縁膜５２が接しているため、エッチングされずに下部電極５ｃが残る。
【００４６】
その後の図１１（ｅ）に示す工程では、基板表面全体にキャパシタ上の層間絶縁膜１０ｂとしてＰ−ＴＥＯＳやＯ３−ＴＥＯＳを堆積して平坦化し、図１１  （ｆ）に示す工程では、各上部電極７ａ，７ｂ上にコンタクト８ａを形成する。
【００４７】
そして、図１２（ｇ）に示す工程では、上部電極７ａ，７ｂとソース／ドレイン領域３ｂを接続するためのコンタクト８ｂを形成した後、アルミニウムなどを埋め込み、ＣＭＰ法などによりメタル配線９を形成すれば、上部電極７ａ，７ｂとソース／ドレイン領域３ｂとが接続された、図８（ａ），（ｂ），（ｃ）に示した構造の強誘電体メモリのメモリセル部が完成する。なお、このメタル配線はダマシン（Ｄａｍｍａｓｃｅｎｅ）法で形成してもよい。
【００４８】
このように本実施形態においては、マスクパターン５０をパターンニングして上部電極７ａ，７ｂを加工し、さらに上部電極７ａ，７ｂの側面に一対の上部電極７ａ，７ｂ間がほぼ埋まる膜厚の側壁絶縁膜５２を形成する。そして、前記マスクパターン５０と前記側壁絶縁膜５２をマスクとして強誘電体膜６ｃ及び下部電極５ｃを加工するようにした。
【００４９】
これにより、上部電極７ａ，７ｂに自己整合に下部電極５ｃを加工したときに、下部電極５ｃに切れ目が発生しないので、上記第１実施形態の構造のようにプラグ電極と下部電極との合わせずれによって、キャパシタがプラグ電極と接触不良を起こすのを防止することができる。
【００５０】
［第５実施形態］
図１３（ａ），（ｂ）は、本発明の第５実施形態に係る強誘電体メモリの製造方法で実現したメモリセル部の構造を示す図であり、同図（ａ）は図８（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００５１】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第４実施形態の構造において、プラグ電極４ｂの上部に、酸素の透過を抑制する耐酸化性導電体膜５５を埋め込み形成した例である。
【００５２】
本実施形態に係る製造方法は、上記第４実施形態の製造方法において、図９  （ａ）に表すプラグ形成時でプラグ電極４の埋め込み後に、プラグ電極４をコンタクト表面より低い位置にエッチバックした後に、前述した耐酸化性導電体膜５５の材料を堆積して埋め込むことになる。
【００５３】
本実施形態では、プラグ電極４ｂの酸化防止効果が期待できる。
【００５４】
［第６実施形態］
図１４（ａ），（ｂ）は、本発明の第６実施形態に係る強誘電体メモリの製造方法で実現したメモリセル部の構造を示す図であり、同図（ａ）は図８（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００５５】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第４実施形態の構造において、下部電極５ｃ下面に耐酸化性導電体膜６１を敷いた構造である。
【００５６】
本実施形態の構造の製造方法は、上記第４実施形態の製造方法において、図９（ｂ）の工程で耐酸化性導電体膜６１を下部電極層５の堆積前に堆積する点のみが異なり、プラグ電極４上に下部電極５ｃと自己整合に耐酸化性導電体膜６１を形成したものである。
【００５７】
本実施形態では、上記第５実施形態よりも製造工程の簡単化が可能となる。
【００５８】
［第７実施形態］
図１５（ａ），（ｂ）は、本発明の第７実施形態に係る強誘電体メモリの製造方法で実現したメモリセル部の構造を示す図であり、同図（ａ）は図８（ａ）のＡ−Ｂ断面図、同図（ｂ）はＣ−Ｄ断面図である。
【００５９】
本実施形態に係る強誘電体メモリのメモリセル部は、上記第４実施形態の構造において、プラグ電極４ｄそのものが耐酸化性導電体材料を用いた構造となっている。
【００６０】
本実施形態の製造方法は、上記第１実施形態の製造方法において、図９（ａ）に表すプラグ形成工程で、プラグコンタクト開口後に、プラグ電極材料の代わりに耐酸化性導電体膜の材料を埋め込むことになる。
【００６１】
本実施形態では、第６実施形態よりも製造工程の簡単化が可能となる。
【００６２】
【発明の効果】
以上詳細に説明したように本発明によれば、ＣＯＰ型のチェイン型強誘電体メモリの製造方法において、上部電極、強誘電体膜及び下部電極の同時形成を可能とし、さらに上部電極と下部電極の合わせ余裕が不要になり、メモリセルサイズを縮小することができる。また、上部電極と下部電極用の２枚のマスクが必要だった加工が上部電極用のマスクのみで可能となり、製造工程数を減少させることができる。これにより、安価な強誘電体メモリを実現することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図２】第１実施形態に係る強誘電体メモリの製造方法を示す工程図である。
【図３】図２の続きの工程図である。
【図４】図３の続きの工程図である。
【図５】図４の続きの工程図である。
【図６】本発明の第２実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図７】本発明の第３実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図８】本発明の第４実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図９】第４実施形態に係る強誘電体メモリの製造方法を示す工程図である。
【図１０】図９の続きの工程図である。
【図１１】図１０の続きの工程図である。
【図１２】図１１の続きの工程図である。
【図１３】本発明の第５実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図１４】本発明の第６実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図１５】本発明の第７実施形態に係る強誘電体メモリのメモリセル部の構造を示す図である。
【図１６】従来のチェイン型強誘電体メモリのメモリセル部を示す部分回路図である。
【図１７】従来のチェイン型強誘電体メモリのメモリセル部を示す断面構造図である。
【符号の説明】
１  半導体基板
１ａ  素子分離領域
２  ゲート電極
３ａ，３ｂ  ソース／ドレイン領域
４，４ａ  プラグ電極
５ａ，５ｂ  下部電極
６，６ａ，６ｂ  強誘電体膜
７ａ，７ｂ  上部電極
８ａ，８ｂ  コンタクト
９  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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