(57)【特許請求の範囲】
【請求項１】
バーイン動作時にはＲＡＳサイクルを通常動作時よりも長くすることにより、内部電源電圧ＶＤＤのバーンイン領域を生成する、内部電源電位供給回路を備えた半導体集積回路に於いて、
基準電位が与えられた第１入力ノードと、第２入力ノードと、前記第１入力ノードに与えられた電位と前記第２入力ノードに与えられた電位との差に応じた電位を出力する出力ノードとを有する差動増幅回路と、
前記内部電源電位供給回路は、外部電源電位が与えられた外部電源ノードと、内部電源ノードとに接続され、前記差動増幅回路の出力ノードの電位に応答して、前記内部電源ノードに所定の内部電源電位を供給する動作を行う内部電源電位供給回路と、
前記第２入力ノードと、前記内部電源ノードとに接続され、前記内部電源電位に応答した電位を前記第２入力ノードにフィードバックするフィードバック回路と、
前記差動増幅回路に接続された定電流源回路であって、半導体集積回路の試験時に発生する試験信号に応答して導通状態が制御されるトランジスタを含む前記定電流源回路と、
を有することを特徴とする半導体集積回路。
【請求項２】
請求項1の半導体集積回路はさらに、前記トランジスタに所定のバイアス電位を供給するゲート信号発生回路を有し、該ゲート信号発生回路は前記試験信号に応答して、前記所定のバイアス電位とは異なるバイアス電位を供給することを特徴とする半導体集積回路。
【請求項３】
前記内部電源電位供給回路はＰ型ＭＯＳトランジスタで構成され、該Ｐ型ＭＯＳトランジスタの基板電位が前記試験信号に応答して制御されていることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
請求項1の半導体集積回路はさらに、ＲＡＳアクティブ時のＶＤＤ電圧降下を補償する為のＲＡＳエンター時にＶＤＤゲート信号を一時的に押し下げるＶＤＤドライバーゲート信号ＯＮＥ−ＳＨＯＴ回路と、前記試験信号に応答して該ＶＤＤドライバーゲート信号ＯＮＥ−ＳＨＯＴ回路の動作を禁止状態にする禁止回路とを有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、外部から与えられた電源電圧を降圧して内部回路に供給するための降圧回路を備えた半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来DRAMは、高集積化に伴う設計基準の微細化を行ってきた。そのため、DRAM内部の各信号線等も電源電圧に対して十分な大きさが得られず信頼性上重大な問題となってきている。そこで、DRAMの内部回路を外部電源電圧より低い電圧で駆動するための内部降圧型電源回路が使用されるようになってきた。その従来内部降圧型電源回路VDD-GEN1を図１に示す。VDD-GEN1には、図３に示すように、フラット領域及びバーイン領域の２つの動作領域がある。フラット領域では、内部電源電圧VDDが外部電源電圧VCCの変化に対してほとんど変化しない。つまりフラット領域では、内部電源電圧VDDが略安定した値に維持されるもで、DRAMにおける通常の動作領域として使用される。バーンイン領域では、内部電源電圧VDDが外部電源電圧VCCの変化に対して大きく変化する。つまりバーンイン領域は、DRAMにおける加速試験の１つであるバーイン試験を行う領域として使用される。バーンイン試験は、バーイン領域中の規格電圧値で行われている。
【０００３】
次にVDD-GEN1の回路構成について説明する。
図１のVDD-GEN1の回路構成は、内部電源(VDD)を外部電源(VCC)からドライブするVDDドライバー、そのVDDドライバーのゲート信号(GATEa)を発生させるVDDアンプ、RASアクティブ時にVDDアンプの能力を上げるための定電流源回路、定電流源回路のゲート信号を発生させる定電流源ゲート信号発生回路、VDDの電圧降下をモニターするVDDモニター回路、RASアクティブ時のVDD電圧降下を補償するためRASエンター時にVDDゲート信号を一時的に押し下げるVDDドライバーゲート信号ONE-SHOT回路及びVDDドライバーゲート信号の下がり過ぎを防止するためのVDDドライバーゲート信号クランプ回路で構成される。
【０００４】
次にVDD-GEN1の動作について説明する。
スタンバイ時には、DRAM内で消費する電流が微少であるため図１のP型トランジスタP1aに流れる電流ICCaを抑えた動作している。その動作原理は、図２に示すように図１の定電流源回路内N型トランジスタN5a,N7aのゲート信号であるIVCACTが"Low"レベルになっており定電流源回路がOFFしている。そのため図１のVDDアンプ内ノードBaレベルは、N型トランジスタN3aのみで決まっており、N型トランジスタN3aのゲート信号(IVCAN)はN型トランジスタしきい値(Vtn)レベル電位なのでN型トランジスタN3a に流れるISS2aは非常に小さい。そのためVDDアンプ内N型トランジスタN1aを流れる電流ISS1aが小さくなりVDDアンプ出力GATEaの電圧レベルはP型トランジスタしきい値(Vtp)近傍なのでP型トランジスタP1aに流れる電流ICCaが微少になり、VDD電圧レベルを多少低めにしている。
【０００５】
RASアクティブ時は、図２に示すようにRASB信号が"High"→"Low"に遷移するのを受けて内部RAS信号(PIRC)が"Low"→"High"に遷移しそれによりIVCACTが"Low"→"High"になり、ノードAaはすでに3Vtnレベルの電位になっているのでVDD定電流源回路のN型トランジスタN4a〜N7aはONしているので図１の電流ISS3aが流れる事によりノードBaの電圧レベルがスタンバイ時よりも低くなり、それに伴いVDDアンプ内N型トランジスタN1aを流れる電流ISS1aが増加してVDDアンプ出力GATEaが下がり図１のVDDドライバーP1aに流れるICCaが増加してRASアクティブのVDD電圧降下に備える。また、図２に示すようにPIRCとセンスラッチ信号(SLE)から作られるワンショットパルス信号(SHOT)により図１のVDDドライバーゲート信号ONE-SHOT回路を用いてGATEaを強制的に一時引き下げる事でVDDドライバーP1aに流れるICCaを増加させ、センスラッチ動作で生じるVDDレベルの落ち込みを補償している。図２のバーイン動作もRASサイクルが長く動作が比較的ルーズであるというだけで動作原理に関しては同様である。
【０００６】
【発明が解決しようとする課題】
図１に示す従来内部電源回路では、バーイン時のようにtRAS(RASエンター時間)が1usという長いサイクル時間になりDRAM内部の動作が比較的ルーズになると、VDD発生回路のRASエンター時VDD強化によりVDDの電荷消費量と供給量のバランスが崩れて図３に示すようにVDDが上がり過ぎ、加速試験であるバーイン試験時にVDD規格電圧値より高くなりバーイン試験ができないという問題がある。
【０００７】
【課題を解決するための手段】
本発明では、バーイン試験のようにVCCが高電圧となる際のVDDレベルの上がり過ぎを防止することを目的とする。
【０００８】
本発明の代表的なものは、バーイン動作時にはＲＡＳサイクルを通常動作時よりも長くすることにより、内部電源電圧ＶＤＤのバーンイン領域を生成する、内部電源電位供給回路を備えた半導体集積回路に於いて、基準電位が与えられた第１入力ノードと、第２入力ノードと、前記第１入力ノードに与えられた電位と前記第２入力ノードに与えられた電位との差に応じた電位を出力する出力ノードとを有する差動増幅回路と、前記内部電源電位供給回路は、外部電源電位が与えられた外部電源ノードと、内部電源ノードとに接続され、前記差動増幅回路の出力ノードの電位に応答して、前記内部電源ノードに所定の内部電源電位を供給する動作を行う内部電源電位供給回路と、前記第２入力ノードと、前記内部電源ノードとに接続され、前記内部電源電位に応答した電位を前記第２入力ノードにフィードバックするフィードバック回路と、前記差動増幅回路に接続された定電流源回路であって、半導体集積回路の試験時に発生する試験信号に応答して導通状態が制御されるトランジスタを含む前記定電流源回路と、を有することを特徴とする半導体集積回路である。
【０００９】
【実施の形態】
(実施の形態１)
<回路構成>
回路構成は、前記の従来回路構成に図４に示す通り定電流源ゲート信号発生回路のN型トランジスタN10bにN型トランジスタN13bを並列に接続し、そのN13bのゲート信号にBIを用いた構成になっている。
【００１０】
<回路動作>
回路動作は、従来回路の動作とほぼ同じであるが、N型トランジスタN13bのゲート信号であるBIを"Low"→"High"にする事で図４のノードBbが接地(gnd)レベルになり定電流源ゲート信号発生回路の出力ノードAbが3Vtn→2Vtnになるため、図４の定電流源回路のN型トランジスタN4b,N6bのGMが落ち図４のVDDアンプから定電流源に流れ込む電流ISS3bが減少し、それに伴いISS1bが減少するので図４のVDDドライバーゲート信号GATEbの下がり方が比較的緩やかになりICCbが減少する。
【００１１】
この回路を使用することにより、gmの小さいN型トランジスタ１個追加するという容易な方法でノーマル動作時のVDDレベルを保ちながらバーイン試験時にバーイン試験規格VDDレベルへと近づける事ができる。また、外部電源が高電圧になった時にVDDレベルを抑えることでDRAM内部で無駄な電流を消費せずに済むという効果がある。
【００１２】
(実施の形態２)
<回路構成>
回路構成は、前記の従来回路に図５で示すように１個のインバータ(INV1c)と１個の2NOR(NOR1c)からなる回路を新たに加え、その回路の出力IVCACT_B1をIVCACT信号の代わりに定電流源回路のN型トランジスタN7cのゲート信号に使用する構成になっている。
【００１３】
<回路動作>
回路動作は、従来回路と同じであるが、図５に示すNOR1cの１入力信号であるBIを"Low"→"High"にする事でその出力であるIVCACT_B1が"High"→"Low"になり、複数個ある定電流源回路のいくつかをOFFさせることができ、それに伴い図５のISS3c,ISS1cを共に減少させVDDアンプの出力であるGATEcレベルを高めにし、VDDドライバーであるP型トランジスタP1cのgmを落としP1cに流れる電流ICCcを減少させる。
【００１４】
この回路を使用することにより、ノーマル動作時のVDDレベルを保ちながらバーイン試験時にバーイン試験規格VDDレベルへと近づける事ができる。。さらに、実施の形態１と違いN型トランジスタのVtnによらないためプロセスばらつきによるVt変動による影響を受けず、N型トランジスタのゲート幅で電流を制御するのでVDD設定値の合わせ混みが容易である。
【００１５】
(実施の形態３)
<回路構成>
回路構成は、前記の従来回路に図６に示すように１個のインバータ(INVd1)を新たに加え、そのINVd1の入力をBI信号にし、その出力をBib信号としている。そのBib信号をVDDドライバー信号ONE-SHOT回路のN型トランジスタN11dのゲート信号に使用する構成になっている。
<回路動作>
回路動作は、従来回路の動作と同じであるが、図６に示すBI信号を"Low"→"High"にすることで、そのインバータINVd1出力Bibが"High"→"Low"に遷移し、VDDドライバーゲート信号ONE-SHOT回路のN型トランジスタN11dをOFFさせる。それにより、RASエンター時のONE-SHOTパルスによるVDD強化を行わない。
【００１６】
この回路を使用する事により、ノーマル動作時のVDDレベルを保ちながらバーイン試験時にバーイン試験規格VDDレベルへと近づける事ができる。特に、RASエンター時のONE- SHOTパルスによるVDD強化によるVDDの上がり過ぎに対して効果的である。
【００１７】
（実施の形態４）
＜回路構成＞
回路構成は、前記従来回路に図７に示すＶＤＤドライバーＰ型トランジスタＰ１ｅのウエル電位に図８のバイアス回路で発生させた電位を与える構成になっている。
【００１８】
＜回路動作＞
回路動作は、従来回路の動作と同じであるが、図９のＢＩ信号を”Ｌｏｗ”→”Ｈｉｇｈ”にすることで、図９のタイミングチャートに示すように図８のＶＤＤドライバーＰ１ｅウエル電位（ＢＡＣＫ）をＶＣＣ→ＶＣＣより高い電位にし、ＶＤＤドライバーＰ１ｅの基板バイアス効果によりｇｍを落とす事でそれに流れる電流ＩＣＣｅを絞る。
【００１９】
この回路を使用する事により、ノーマル動作時のVDDレベルを保ちながらバーイン試験時にバーイン試験規格VDDレベルへと近づける事ができる。さらに、VDDの上がり過ぎが少ない場合の微調整により効果的である。
【００２０】
(実施の形態５)
<回路構成>
回路構成は、前記実施の形態１〜４を２個もしくは複数個組み合わせた構成である。図示は省略する。
【００２１】
<回路動作>
回路動作は、前記実施の形態１〜４と同等である。
前記実施の形態１〜４の効果がさらに顕著になるといる効果がある。
【００２２】
【発明の効果】
以上詳細に説明したように、本発明によれば、DRAMのノーマル動作時のVDDレベルを保ちながらバーイン試験時にバーイン試験規格VDDレベルへと近づける事ができる。また、外部電源が高電圧になった時にVDDレベルを抑えることでDRAM内部で無駄な電流を消費せずに済むという効果がある。
【図面の簡単な説明】
【図１】従来の内部降圧型電源回路の回路図である。
【図２】内部降圧型電源回路のタイムチャートである。
【図３】  VDD／VCC特性を示す図である。
【図４】本発明の第1の実施例の回路図である。
【図５】本発明の第２の実施例の回路図である。
【図６】本発明の第３の実施例の回路図である。
【図７】本発明の第４の実施例の回路図である。
【図８】本発明の第４の実施例の回路図である。
【図９】本発明の第４の実施例のタイムチャートである。
【符号の説明】
VCC・・・外部電源
VDD・・・内部電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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