(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
各ワード線とビット線の交点に配置されたメモリセルと、
該ビット線の電位を低電位にして所望のメモリセルのデータを書き換える書き込み回路と、
少なくとも読み出し動作後にビット線の電位を高電位に戻す第１のプリチャージ回路と、
書き込み終了を検出して動作し、ビット線の電位が高電位にプリチャージされ
たことを検出して動作を終了する第２のプリチャージ回路と、を有し
前記第２のプリチャージ回路は、
ビット線信号を入力する第１のＮＡＮＤゲートと、
書き込み制御信号を入力する第１のインバータと、
前記第１のＮＡＮＤゲートの出力信号と前記第１のインバータの出力信号を入力する第２のＮＡＮＤゲートと、
高電位側の電源線とビット線の間に配置され、ゲートが前記第２のＮＡＮＤゲートの出力に接続された、第１及び第２のＰＭＯＳトランジスタと、
ビット線間に設けられ、ゲートが前記第２のＮＡＮＤゲートの出力に接続された第３のＰＭＯＳトランジスタと、を有することを特徴とする半導体メモリ。
【請求項２】
複数のワード線と、
複数のビット線と、
各ワード線とビット線の交点に配置されたメモリセルと、
該ビット線の電位を低電位にして所望のメモリセルのデータを書き換える書き込み回路と、
少なくとも読み出し動作後にビット線の電位を高電位に戻す第１のプリチャージ回路と、
書き込み終了を検出して動作し、ビット線の電位が高電位にプリチャージされたことを検出して動作を終了する第２のプリチャージ回路と、を有し
前記第２のプリチャージ回路は、
ビット線信号を入力する第１のＮＡＮＤゲートと、
前記第１のＮＡＮＤゲートの出力信号と書き込み制御信号の相補信号を入力する第２のＮＡＮＤゲートと、
高電位側の電源線とビット線の間に配置され、ゲートが前記第２のＮＡＮＤゲートの出力に接続された、第１及び第２のＰＭＯＳトランジスタと、
ビット線間に設けられ、ゲートが前記第２のＮＡＮＤゲートの出力に接続された第３のＰＭＯＳトランジスタと、を有することを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に、ＳＲＡＭの書込み後のリカバリ時間を短縮し、サイクル時間を小さくするのに有効な、書き込み専用プリチャージ回路を有する半導体メモリに関する。
【０００２】
【従来の技術】
ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）において、リカバリ時間（書き込み動作後にビット線の電位を高電位にし、電位差を０にする時間）は、サイクル時間を律則する要因の１つである。図２に、従来のＳＲＡＭの書き込み回路及びビット線プリチャージ回路の１例を示す。同図において、Ｗ１とＷ２はワード線を、ＢＬ１とＢＲ１、ＢＬ２とＢＲ２はビット線対を示しており、ワード線とビット線対の交点には、メモリセルＭＣ１〜ＭＣ４が配置されている。また、ＷＲ１、ＷＲ２は書き込み回路を示しており、ビット線ＢＬ１と電源ＶＳＳの間に設けられたＮＭＯＳトランジスタＭＮＬと、ビット線ＢＲ１と電源ＶＳＳの間に設けられたＮＭＯＳトランジスタＭＮＲと、書き込み制御信号ＷＰとデータ入力ＤＬ、ＤＲが入力されたＮＡＮＤゲートＮＷ１、ＮＷ２と、ＮＷ１、ＮＷ２の出力を受けるインバータＩＮ１、ＩＮ２から構成されている。そして、ＭＮＬ、ＭＮＲのゲートにはインバータＩＮ１、ＩＮ２の出力信号ＮＬ、ＮＲが接続されている。また、ＰＲ１、ＰＲ２はビット線プリチャージ回路を示しており、電源ＶＤＤとビット線ＢＬ１の間に設けられたＰＭＯＳトランジスタＭＰ０と、電源ＶＤＤとＢＲ１の間に設けられたＰＭＯＳトランジスタＭＰ１と、ビット線ＢＲ１、ＢＬ１の間に設けられたＭＰ２から構成されている。そして、ＭＰ０、ＭＰ１、ＭＰ２のゲートにはプリチャージ制御信号ＰＵが入力されている。以下、これらのＰＭＯＳをプリチャージＰＭＯＳと呼ぶ。
【０００３】
図３に、従来例の動作模式図を示す。以下、図２と図３を使い、従来回路の動作を説明する。待機時には、ワード線全て、プリチャージ制御信号ＰＵ、書き込み制御信号ＷＰが低電位になっている。これより、プリチャージＰＭＯＳが導通しており、ビット線ＢＬ１、ＢＲ１は共に高電位になっており、且つ電位差（信号振幅）は０になっている。読み出し動作時は、まずプリチャージ制御信号ＰＵを高電位にし、プリチャージＰＭＯＳを全て非導通にする。そして、ワード線の内、アドレス信号に応じた１本のみを高電位にして、メモリセルを選択する。これより、記憶されたデータに応じて、ビット線ＢＬ１、ＢＲ１のどちらか片方からメモリセルに向かって電流（セル電流）が流れ込み、ビット線間に電位差（信号振幅）が生じる。上記のセル電流は非常に小さいため、読み出し動作時のビット線の信号振幅は小さく、一般にセンスアンプ等により増幅して出力される。
【０００４】
書き込み動作時は、読み出し動作時と同じように、プリチャージ制御信号ＰＵを高電位にしてプリチャージＰＭＯＳを遮断し、ワード線の内、アドレス信号に応じた１本のみを高電位にする。データ入力ＤＬ、ＤＲは書き込むデータに応じてどちらか片方が高電位、もう片方が低電位になっている。ここで、書き込み信号ＷＰを高電位にすると、ＮＬ、ＮＲの片方が高電位になる。これより、ＮＭＯＳトランジスタＮＭＬ、ＮＭＲの片方が導通し、ビット線ＢＬ１、ＢＲ１の片方のみが低電位に引き下げられ、メモリセルのデータの書き換えが行われる。書き込み動作及び読み出し動作終了後は、全てのワード線、書き込み制御信号ＷＰ、プリチャージ制御信号ＰＵを低電位に戻し、メモリセルと書き込み回路を遮断する。さらに、プリチャージＰＭＯＳが導通し、ある時間のうちに、ビット線ＢＬ１、ＢＲ１が両方とも高電位にプリチャージされ、その信号振幅が０になる（以下、この時間をリカバリ時間と呼ぶ）。
【０００５】
【発明が解決しようとする課題】
ここで、書き込み動作の次に読み出し動作が行なわれる場合、上記リカバリ時間によって最小サイクル時間が律則される。この場合、サイクル時間を小さくして行くと、ある時点でビット線の電位差が０に戻る前に次サイクルの読み出し動作が始まる。読み出し時は、ビット線の信号振幅によりデータを読み出しているが、その信号振幅は非常に小さい。このため、読み出し開始時にビット線の電位差が０に戻っていない場合、この電位差により正常なデータを読み出せず、アクセス時間が遅くなったり、最悪の場合には誤データを読み出してしまうおそれがある。このように、書き込み動作終了後のリカバリ期間でビット線の電位差が０に戻ってすぐに、次サイクルの読み出し動作が始まるタイミングが、最小サイクル時間となる。このように、リカバリ時間はサイクル時間を律則する要因の１つとなっている。ここで、リカバリ時間を小さくして、サイクル時間を小さくするためには、プリチャージＰＭＯＳのサイズを大きくすれば良いが、この場合、プリチャージ制御信号が駆動する負荷容量が増加し、読み出し動作開始時にプリチャージＰＭＯＳを非導通にすると遅延時間が増大し、アクセス時間が増加する問題が生じる。
【０００６】
本発明の目的は、アクセス時間を増加させることなく、サイクル時間を短縮するビット線プリチャージ回路を有するＳＲＡＭを提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成する手段として、本発明が明示している代表的なものを以下に示す。
【０００８】
（１）複数のワード線と、複数のビット線と、上記ワード線とビット線の交点に配置されたメモリセルと、ビット線の電位を低電位にしてメモリセルのデータを書き換える書き込み回路と、少なくとも読み出し動作後にビット線の電位を高電位に戻す第１のプリチャージ回路からなる半導体メモリにおいて、書き込み終了を検出して動作し、ビット線の電位が高電位にプリチャージされたことを検出して動作を終了する第２のプリチャージ回路を設ける。
【０００９】
（２）上記手段（１）において、第２のプリチャージ回路が、ビット線信号を入力する第１のＮＡＮＤゲートと、書き込み制御信号を入力する第１のインバータと、第１のＮＡＮＤゲートの出力信号と第１のインバータの出力信号を入力する第２のＮＡＮＤゲートと、高電位側の電源線とビット線の間に配置されゲートが第２のＮＡＮＤゲートの出力に接続された、第１及び第２のＰＭＯＳトランジスタと、ビット線間に設けられゲートが第２のＮＡＮＤゲートの出力に接続された第３のＰＭＯＳトランジスタにより構成する。
【００１０】
【発明の実施の形態】
図１は、本発明の第１の実施例を示す回路図である。本実施例は、従来回路にビット線プリチャージ回路ＰＲ１、ＰＲ２の他に、もう１つ新たなビット線プリチャージ回路ＰＷ１、ＰＷ２を追加した構成になっている。以下では区別のために、ＰＷ１、ＰＷ２を書き込み専用プリチャージ回路、ＰＲ１、ＰＲ２をプリチャージ回路と呼ぶ。書き込み専用プリチャージ回路ＰＷ１、ＰＷ２は、ビット線ＢＬ１、ＢＲ１と書き込み制御信号を入力したプリチャージ制御回路ＷＲＣと、電源ＶＤＤとビット線ＢＲ１に設けられたＰＭＯＳトランジスタＭＰ３と、電源ＶＤＤとビット線ＢＬ１の間に設けられたＰＭＯＳトランジスタＭＰ４と、ビット線ＢＲ１、ＢＬ１の間に設けられたＰＭＯＳトランジスタＭＰ５から構成されている。また、ＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５のゲートにはプリチャージ制御回路ＷＲＣの出力信号ＰＷＲが入力されている。プリチャージ制御回路ＷＲＣは、書き込み制御信号が低電位であり、且つビット線信号のうち少なくとも片方が低電位の時のみ、低電位を出力するように構成されている。
【００１１】
図４に、本実施例の動作模式図を示す。ここで、ワード線信号Ｗ１、Ｗ２、書き込み制御信号ＷＰ、プリチャージ制御信号ＰＵの動作波形は従来例と同じであり、メモリセルＭＣ１〜ＭＣ２、プリチャージ回路ＰＲ１、ＰＲ２、書き込み回路ＷＲ１、ＷＲ２の動作は従来例と同じである。一方、書き込み専用プリチャージ回路は、以下に述べる動作をする。プリチャージ制御回路ＷＲＣの出力ＰＷＲは、書き込み制御信号が低電位であり、且つビット線信号のうち少なくとも片方が低電位の時のみ、低電位を出力する。つまり、出力ＰＷＲは、書き込み動作終了時からビット線が高電位にプリチャージされるまでの間だけ低電位になり、その期間だけ書き込み専用プリチャージ回路ＰＷ１のＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＰ５が導通する。これより、読み出し動作後のリカバリ期間はプリチャージＰＭＯＳ、ＭＰ０、ＭＰ１、ＭＰ２のみが導通してプリチャージを行なうが、書き込み動作後のリカバリ期間は、上記ＭＰ０、ＭＰ１、ＭＰ２に加えて、ＭＰ３、ＭＰ４、ＭＰ５も導通しビット線を高速にプリチャージする。これより、本実施例は従来例よりもリカバリ時間を短縮でき、サイクル時間を小さくできる。
【００１２】
また、ＭＰ３、ＭＰ４、ＭＰ５は書き込み後のリカバリ期間しか導通せず、読み出し動作時、及び待機時は導通していない。このため、読み出し動作開始時にプリチャージＰＭＯＳを非導通にする際に、駆動する必要がない。これより、従来例では、リカバリ時間を小さくするためにプリチャージＰＭＯＳを大きくした場合に、読み出し動作開始時にプリチャージＰＭＯＳを遮断する遅延時間が大きくなり、アクセス時間が遅くなる問題があったが、本実施例ではアクセス時間を増加させることなく、サイクル時間を小さくできる。
【００１３】
図５は、本発明の第２の実施例を示す回路図であり、第１の実施例における書き込み専用プリチャージ回路ＰＷ１、ＰＷ２内のプリチャージ制御回路ＷＲＣの具体的な回路構成を示した図である。プリチャージ制御回路は、ビット線ＢＲ１、ＢＬ１を入力したＮＡＮＤゲートＮＡ１と、書き込み制御信号ＷＰを入力したインバータＩＮＶ１と、ＮＡＮＤゲートＮＡ１の出力信号Ｐ２とインバータＩＮＶ１の出力信号Ｐ１を入力したＮＡＮＤゲートＮＡ２から構成されており、ＮＡＮＤゲートＮＡ２の出力ＰＷＲが、電源ＶＤＤとビット線の間に設けられたＰＭＯＳトランジスタＭＰ３、ＭＰ４と、ビット線間に設けられたＰＭＯＳトランジスタＭＰ５のゲートに接続されている。
【００１４】
図７に、本実施例の動作波形を示す。以下、この図を使い、本実施例の動作を説明する。なお、本実施例は、第１の実施例のプリチャージ制御回路ＷＲＣを具体的に示した回路であり、基本的な動作は第１の実施例と同じである。これより、プリチャージ制御回路の動作のみを説明する。ビット線信号を入力したＮＡＮＤゲートＮＡ１の出力Ｐ２は、左右のビット線の電位が両方とも高電位の時のみ低電位となる。ここで、ＮＡ１の論理しきい値は、読み出し時のビット線電位よりも低くしておく。これより、書き込み動作開始時からビット線のリカバリ終了の間だけ、ＮＡ１の出力Ｐ２は高電位となる。また、インバータＩＮＶ１の出力Ｐ１は、書き込み制御信号ＷＰの反転信号であり、書き込み動作以外の時に高電位となる。これより、Ｐ１とＰ２を入力したＮＡＮＤゲートＮＡ２の出力ＰＷＲは、書き込み動作終了時からビット線が高電位にプリチャージされるまでの間だけ低電位になる。
【００１５】
図８は、本発明の第３の実施例を示す回路図である。第２の実施例では、書き込み制御信号ＷＰの相補信号を、書き込み専用プリチャージ回路ＰＷ１、ＰＷ２ごとに設けていたインバータＩＮＶ１により発生させていたが、本実施例では、全プリチャージに共通に設けた１個のインバータＩＮＶにより書き込み制御信号ＷＰの相補信号／ＷＰを発生させて入力している。これにより、第２の実施例に比べて、書き込み専用プリチャージ回路ＰＷ１、ＰＷ２の素子数を少なくできる。
【００１６】
【発明の効果】
本発明によれば、読み出し動作時にプリチャージＰＭＯＳを非導通にする遅延時間、つまりアクセス時間を増加させることなく、書き込み動作後のリカバリ時間を短縮でき、サイクル時間を小さくできる。例えば、図５に示したように、本発明を適用した図１の回路では、従来の図２の回路に比較して書き込み後のリカバリ時間を約２５％低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】従来の実施例を示す図。
【図３】従来の実施例の動作模式図。
【図４】本発明の第１の実施例の動作模式図。
【図５】本発明の効果を示す図。
【図６】本発明の第２の実施例を示す図。
【図７】本発明の第２の実施例の動作模式図。
【図８】本発明の第３の実施例を示す図。
【符号の説明】
Ｗ１、Ｗ２…ワード線
ＢＬ１、ＢＲ１、ＢＬ２、ＢＲ２…ビット線
ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４…メモリセル
ＷＲ１、ＷＲ２…書き込み回路
ＰＲ１、ＰＲ２…ビット線プリチャージ回路
ＰＵ…プリチャージ制御信号、ＷＰ…書き込み制御信号
ＰＷ１、ＰＷ２…書き込み専用ビット線プリチャージ回路
ＷＲＣ…プリチャージ制御回路。
【図１】
0004142210.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004142210.tif 000006
【図６】
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【図７】
0004142210.tif 000008
【図８】
0004142210.tif 000009