(57)【特許請求の範囲】
【請求項１】
フィールド酸化膜が形成された第１導電型の半導体基板に、前記フィールド酸化膜と垂直方向に第１ポリシリコン膜、第１層間絶縁膜、及び第２ポリシリコン膜を積層しパターニングした１次ワードラインパターンを形成する第１工程と、
前記１次ワードラインパターンの両側面にスペーサ絶縁膜を形成する第２工程と、
前記スペーサ絶縁膜が形成された半導体基板の全面に平坦化用絶縁膜を積層し前記１次ワードラインパターン上部の前記第２ポリシリコン膜の表面が露出するように平坦化を進行する第３工程と、
前記フィールド酸化膜上にある前記１次ワードラインパターンの前記第１層間絶縁膜の一部が露出するように前記第２ポリシリコン膜の一部を蝕刻する第４工程と、
前記露出した第１層間絶縁膜の一部を蝕刻して前記第１ポリシリコン膜の一部を露出させる第５工程と、
前記露出した第１ポリシリコン膜の一部と、前記第２ポリシリコン膜全体を蝕刻する第６工程と、
前記第２ポリシリコン膜の蝕刻により露出した前記第１層間絶縁膜と前記スペーサ絶縁膜とを蝕刻し、独立した形態のフローティングゲートを形成する第７工程と、
前記フローティングゲートの上部及び四側面部に第２層間絶縁膜を形成する第８工程と、
前記第２層間絶縁膜が形成された結果物にコントロールゲート用導電膜を積層し、これをワードライン方向にパターニングして２次ワードラインパターンを形成する第９工程と、
を含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項２】
前記第１工程において１次ワードラインパターンを形成する前に、前記フィールド酸化膜のない活性領域に酸化膜または酸窒化膜を材質とする第１絶縁膜を形成する工程をさらに進行することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項３】
前記第１工程の第１層間絶縁膜は窒化膜または窒化膜と酸化膜との複合膜を使用することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項４】
前記スペーサ絶縁膜を形成する第２工程は、
第１スペーサ絶縁膜を前記１次ワードラインパターンの両側面に形成する工程と、
前記１次ワードラインパターン間の半導体基板上に酸化膜を形成する工程と、
前記酸化膜上に前記第１スペーサ絶縁膜の両側面に第２スペーサ絶縁膜を形成する工程と、
を含むことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項５】
前記第１スペーサ絶縁膜及び第２スペーサ絶縁膜は窒化膜または窒化膜と酸化膜との複合膜を使用することを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項６】
前記１次スペーサ絶縁膜の形成後、前記１次ワードラインパターンをイオン注入マスクとして第２導電型不純物をイオン注入し、浅い接合を有するソース／ドレインを形成する工程をさらに含むことを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項７】
前記２次スペーサ絶縁膜の形成後、前記１次ワードラインパターンをイオン注入マスクとして第２導電型不純物をイオン注入し、高濃度ソース／ドレインを形成する工程をさらに含むことを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項８】
前記第６工程後にフィールド酸化膜の素子分離能力を増加させるために露出した前記フィールド酸化膜下に第１導電型不純物をイオン注入する工程をさらに含むことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項９】
前記第８工程の第２層間絶縁膜は酸化膜と窒化膜との複合膜を用いて形成することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項１０】
前記第９工程の２次ワードラインパターンを形成する方法は、
第４ポリシリコン膜を積層して平坦化し、
前記第４ポリシリコン膜上にシリサイド層を形成し、
前記平坦化用絶縁膜を蝕刻阻止層として用いて前記シリサイド層が形成されたコントロールゲート用導電膜をワードライン方向にパターニングすることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項１１】
前記製造方法にて製造されたＮＡＮＤ型フラッシュメモリの隣接するセルにおけるフローティングゲート同士の間隔は、ワードライン方向の間隔がビットライン方向の間隔よりも短いことを特徴とする、請求項１に記載のＮＡＮＤ型フラッシュメモリの製造方法。
【請求項１２】
前記フローティングゲートと前記コントロールゲートとは相異なる蝕刻マスクを用いてなることを特徴とする請求項１１に記載のＮＡＮＤ型フラッシュメモリの製造方法。
【請求項１３】
前記第２層間絶縁膜は酸化膜と窒化膜との複合膜を材質とすることを特徴とする請求項１１に記載のＮＡＮＤ型フラッシュメモリの製造方法。
【請求項１４】
フィールド酸化膜が形成された第１導電型の半導体基板に前記フィールド酸化膜と垂直方向に第１ポリシリコン膜、第１層間絶縁膜、及び第２ポリシリコン膜を積層しパターニングした１次ワードラインパターンを形成する第１工程と、
前記１次ワードラインパターンの両側面にスペーサ絶縁膜を形成する第２工程と、
前記スペーサ絶縁膜が形成された半導体基板の全面に平坦化用絶縁膜を積層し、前記１次ワードラインパターン上部の前記第２ポリシリコン膜の表面が露出するように平坦化を進行する第３工程と、
前記フィールド酸化膜上にある１次ワードラインパターンの第１層間絶縁膜の一部が露出するように前記第２ポリシリコン膜の一部を蝕刻する第４工程と、
前記露出した第１層間絶縁膜の一部を蝕刻し前記第１ポリシリコン膜の一部を露出させる第５工程と、
前記露出した第１ポリシリコン膜の一部及び前記第２ポリシリコン膜全体を蝕刻する第６工程と、
前記第１ポリシリコン膜が蝕刻された位置に酸化膜を形成する第７工程と、
前記第２ポリシリコン膜の蝕刻により露出した第１層間絶縁膜と前記スペーサ絶縁膜とを蝕刻し、独立した形態のフローティングゲートを形成する第８工程と、
前記フローティングゲート上部とスペーサ絶縁膜が蝕刻された位置とに第２層間絶縁膜を形成する第９工程と、
前記第２層間絶縁膜が形成された結果物にコントロールゲート用導電膜を積層し、これをワードライン方向にパターニングして２次ワードラインパターンを形成する第１０工程と、
を含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項１５】
前記第１工程の１次ワードラインパターンを形成する前に、前記フィールド酸化膜のない活性領域に酸化膜または酸窒化膜を材質とする第１絶縁膜を形成する工程をさらに進行することを特徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項１６】
前記スペーサ絶縁膜を形成する工程は、
第１スペーサ絶縁膜を１次ワードラインの両側面に形成する工程と、
前記１次ワードラインパターン間の半導体基板上に酸化膜を形成する工程と、
前記酸化膜上に前記第１スペーサ絶縁膜の両側面に第２スペーサ絶縁膜を形成する工程と、
を含むことを特徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項１７】
前記第１スペーサ絶縁膜及び第２スペーサ絶縁膜は窒化膜または窒化膜と酸化膜との複合膜を使用することを特徴とする請求項１６に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項１８】
前記第６工程後に、前記フィールド酸化膜の素子分離能力を増加させるために露出した前記フィールド酸化膜下に第１導電型不純物をイオン注入する工程をさらに含むことを特徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項１９】
前記第９工程の第２層間絶縁膜は酸化膜と窒化膜の複合膜を用いて形成することを特徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項２０】
前記第１０工程の２次ワードラインパターンを形成する方法は、
第４ポリシリコン膜を積層して平坦化し、
前記第４ポリシリコン膜上にシリサイド層を形成し、
前記平坦化用絶縁膜を蝕刻阻止層として用いて、前記シリサイド層が形成されたコントロールゲート用導電膜をワードライン方向にパターニングすることを特徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項２１】
前記フローティングゲートと前記コントロールゲートとは相異なる蝕刻マスクを用いてなることを特徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より詳細には不揮発性メモリの中でＮＡＮＤ型フラッシュメモリとその製造方法に関する。
【０００２】
【従来の技術】
電気的にデータの貯蔵と消去ができる不揮発性メモリの中でＮＡＮＤ型電気的消去ができるＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)は、一般にフローティングゲートとコントロールゲートの積層構造で単位セルが構成される。そして複数のビットライン、ワードライン及び共通ソースライン(以下'ＣＳＬ')に、ビットラインを選択するためのストリング選択トランジスタ(以下'ＳＳＬ')と、フローティングゲート及びコントロールゲートの積層構造よりなる複数個の単位セルと、ＣＳＬを選択するためのグラウンド選択トランジスタ(以下‘ＧＳＬ’)のソース／ドレインとが直列連結される構造で一つの単位ストリングを構成する。そして、この単位ストリングは全体的にビットラインに複数個並列連結される。この従来の技術に係るＮＡＮＤ型ＥＥＰＲＯＭメモリに対しては１９９０年Symposium in VLSI Circuitsのpp１０５〜１０６に"A４-Mbit NAND EEPROM with tight programmed Vt distribution"という題目で論文が発表されたことがある。
【０００３】
図１は従来の技術に係るＮＡＮＤ型ＥＥＰＲＯＭセルのビットライン方向断面図である。第１導電型のＰ型の半導体基板５１に第２導電型のＮ型のウェル５３を構成し、再び第２導電型ウェル５３中に第１導電型のポケットウェル５５を構成する。前記第１導電型のポケットウェル５５が形成された半導体基板５１の上部にＳＳＬ５７及び単位セル５９が構成されている。そしてＳＳＬ５７及び単位セル５９の上部には絶縁膜６１及びビットラインパターン６３が各々形成されている。図面で参照符号６５は単位セル５９を構成するトランジスタのフローティングゲートを、６７はワードラインのコントロールゲートを各々示す。
【０００４】
図２は従来のＮＡＮＤ型ＥＥＰＲＯＭセルの等価回路とプログラム、消去及び読出動作時の動作特性を説明するための図表である。図面で参照符号Ａは図表でプログラム時の選択されたセルを示し、参照符号Ｃは単位ストリングを各々示す。
【０００５】
図３は図１の単位セル５９に対するキャパシタンス特性を説明するために示す等価回路図である。半導体基板に形成されたチャンネル領域７０とフローティングゲート７２との間にはトンネル酸化膜があり、フローティングゲート７２とワードラインのコントロールゲート７４との間には層間絶縁膜が形成されている。ここで前記トンネル酸化膜及び層間絶縁膜も一定の誘電率を有する誘電膜であるので、半導体基板のチャンネル領域７０とフローティングゲート７２との間にはＣtunnelのキャパシタンスが存在し、フローティングゲート７２とコントロールゲートとの間にはＣinterpolyだけのキャパシタンスが存在する。このキャパシタンスはコントロールゲート７４に印加された電圧に対するフローティングゲート７２の電圧変化量を決定するカップリング比の主要変数である。一般にプログラム時のカップリング比γはＣinterpoly/(Ｃinterpoly＋Ｃtunnel)で示される。従ってプログラム時ワードライン(図２図表のＷ／Ｌ３)のフローティングゲートにかかるプログラム電圧Ｖｐｇｍは、Ｖｐｇｍ＝Ｖｐｇｍ×カップリング比γになる。
【０００６】
【発明が解決しようとする課題】
しかし、前述した従来の技術では不揮発性メモリ素子の高集積化に起因した単位セル間の素子分離が不充分であれば、セルプログラム時に用いられる高いワードライン電圧Ｖｐｇｍにより漏れ電流が発生し、プログラムのために選択されたセル(図２のＡ)と共に隣接したセル(図２のＢ)が同時にプログラムされるディスターブ現象が発生する場合がある。従って高集積化を達成するためにはプログラム電圧Ｖｐｇｍをできるだけ低めてディスターブ現象を防止する技術が必要である。このためには図３で説明されたカップリング比で、フローティングゲートとコントロールゲートとの間の層間絶縁膜のＣinterpolyキャパシタンスをできるだけ増加させてカップリング比を向上させてこそプログラム電圧Ｖｐｇｍが低く調節できる。
【０００７】
その他の製造工程上の問題点は次の通りである。図１の単位セルを形成する方法は、前記フローティングゲートとコントロールゲートのミスアラインを防止するために一つの蝕刻マスクを用いてコントロールゲートとフローティングゲートを同時に蝕刻する自己整列方式蝕刻を進行する。しかし、この蝕刻工程でフローティングゲート用ポリシリコンが存在しないフィールド酸化膜が、ビットライン方向に隣り合うセル間のフローティングゲートを短絡(short)するストリンガを防止するために過度蝕刻される問題が発生することによってフィールド酸化膜が薄くなる。ここでフィールド酸化膜は図１には示されなかったが、コントロールゲート及びフローティングゲートと垂直方向、ビットラインと平行方向に形成される。従って後続するソース／ドレイン領域に対するイオン注入工程で薄くなったフィールド酸化膜下部にソース／ドレイン形成のためのイオン注入不純物がイオン注入されて、この領域における素子分離特性がさらに減少する問題がある。従ってフィールド酸化膜領域で素子分離特性が減少することによって、メモリ素子が動作中に隣接した単位セルと電気的な絶縁能力、即ち素子分離特性が落ちてセルの誤動作を発生する問題点がある。
【０００８】
本発明の目的は、単位セルの面積を縮めながらフローティングゲートとコントロールゲートとの間の層間絶縁膜のキャパシタンスを希望するだけ増加させてカップリング比を画期的に改善することによってプログラム時の動作電圧を低められ、フローティングゲートとコントロールゲートをミスアラインなしに蝕刻しながらフィールド酸化膜の過度蝕刻による蝕刻損失を改善することによってフィールド酸化膜を薄くできるプログラマブル不揮発性メモリの単位セルを提供することにある。
【０００９】
本発明の別の目的は不揮発性メモリ単位セルの面積を縮めながらフローティングゲートとコントロールゲートとの間の層間絶縁膜のキャパシタンスを希望するだけ増加させてカップリング比を画期的に改善することによってプログラム時の動作電圧を低められ、フローティングゲートとコントロールゲートをミスアラインなしに蝕刻しながらフィールド酸化膜の過度蝕刻による蝕刻損失を改善することによってフィールド酸化膜を薄くできるＮＡＮＤ型フラッシュメモリの単位セルを提供することにある。
【００１０】
本発明のまた別の目的は、このような単位セルを含むＮＡＮＤ型フラッシュメモリの単位セルの製造方法を提供することにある。
【００１１】
前記目的を達成するために本発明は、フィールド酸化膜が形成された第１導電型半導体基板上に第２導電型よりなるソース／ドレイン領域と、前記ソース／ドレイン領域間に形成されるチャンネル領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上部及びワードラインとビットライン方向の四側面を取囲む形態よりなる第２層間絶縁膜と、前記第２層間絶縁膜の上部及び四側面を取囲む形態よりなるコントロールゲートとを備えることを特徴とするビットラインとワードラインが交差する領域に形成されたプログラマブル不揮発性メモリの単位セルを提供するための製造方法であって、フィールド酸化膜が形成された第１導電型の半導体基板に、前記フィールド酸化膜と垂直方向に第１ポリシリコン膜、第１層間絶縁膜、及び第２ポリシリコン膜を積層しパターニングした１次ワードラインパターンを形成する第１工程と、前記１次ワードラインパターンの両側面にスペーサ絶縁膜を形成する第２工程と、前記スペーサ絶縁膜が形成された半導体基板の全面に平坦化用絶縁膜を積層し前記１次ワードラインパターン上部の前記第２ポリシリコン膜の表面が露出するように平坦化を進行する第３工程と、前記フィールド酸化膜上にある前記１次ワードラインパターンの前記第１層間絶縁膜の一部が露出するように前記第２ポリシリコン膜の一部を蝕刻する第４工程と、前記露出した第１層間絶縁膜の一部を蝕刻して前記第１ポリシリコン膜の一部を露出させる第５工程と、前記露出した第１ポリシリコン膜の一部と、前記第２ポリシリコン膜全体を蝕刻する第６工程と、前記第２ポリシリコン膜の蝕刻により露出した前記第１層間絶縁膜と前記スペーサ絶縁膜とを蝕刻し、独立した形態のフローティングゲートを形成する第７工程と、前記フローティングゲートの上部及び四側面部に第２層間絶縁膜を形成する第８工程と、前記第２層間絶縁膜が形成された結果物にコントロールゲート用導電膜を積層し、これをワードライン方向にパターニングして２次ワードラインパターンを形成する第９工程と、を含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子の製造方法を提供する。
【００１２】
前記第２層間絶縁膜は同じ一つの膜質が使用でき、フローティングゲートの上部とビットライン方向の二側面を取囲む第２絶縁膜と前記ワードライン方向の二側面を取囲む第３絶縁膜よりなる二つの膜質を用いて構成されることが望ましい。
【００１３】
前記別の目的を達成するために本発明は、フィールド酸化膜が形成された第１導電型半導体基板上に第２導電型よりなるソース／ドレイン領域と、前記ソース／ドレイン領域間に形成されるチャンネル領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上部及びワードラインとビットライン方向の四側面を取囲む形態よりなる第２層間絶縁膜と、前記第２層間絶縁膜の上部及び四側面を取囲む形態よりなるコントロールゲートとを備えることを特徴とするビットラインとワードラインが交差する領域に形成されたＮＡＮＤ型フラッシュメモリの単位セルを提供するための製造方法であって、フィールド酸化膜が形成された第１導電型の半導体基板に前記フィールド酸化膜と垂直方向に第１ポリシリコン膜、第１層間絶縁膜、及び第２ポリシリコン膜を積層しパターニングした１次ワードラインパターンを形成する第１工程と、前記１次ワードラインパターンの両側面にスペーサ絶縁膜を形成する第２工程と、前記スペーサ絶縁膜が形成された半導体基板の全面に平坦化用絶縁膜を積層し、前記１次ワードラインパターン上部の前記第２ポリシリコン膜の表面が露出するように平坦化を進行する第３工程と、前記フィールド酸化膜上にある１次ワードラインパターンの第１層間絶縁膜の一部が露出するように前記第２ポリシリコン膜の一部を蝕刻する第４工程と、前記露出した第１層間絶縁膜の一部を蝕刻し前記第１ポリシリコン膜の一部を露出させる第５工程と、前記露出した第１ポリシリコン膜の一部及び前記第２ポリシリコン膜全体を蝕刻する第６工程と、前記第１ポリシリコン膜が蝕刻された位置に酸化膜を形成する第７工程と、前記第２ポリシリコン膜の蝕刻により露出した第１層間絶縁膜と前記スペーサ絶縁膜とを蝕刻し、独立した形態のフローティングゲートを形成する第８工程と、前記フローティングゲート上部とスペーサ絶縁膜が蝕刻された位置とに第２層間絶縁膜を形成する第９工程と、前記第２層間絶縁膜が形成された結果物にコントロールゲート用導電膜を積層し、これをワードライン方向にパターニングして２次ワードラインパターンを形成する第１０工程と、を含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子の製造方法を提供する。
【００１４】
前記第２層間絶縁膜は同じ一つの膜質が使用でき、フローティングゲートの上部とビットライン方向の二側面を取囲む第２絶縁膜と前記ワードライン方向の二側面を取囲む第３絶縁膜よりなる二つの膜質を用いて構成されることが望ましい。
【００１５】
また、前記第２層間絶縁膜が同じ一つの膜質の場合には、酸化膜と窒化膜の複合膜ＯＮＯレイヤー(Oxide/Nitride/Oxide layer)を材質として構成することが望ましく、前記第２層間絶縁膜が二つの膜質よりなる場合には前記第２絶縁膜は酸化膜と窒化膜の複合膜ＯＮＯレイヤーを材質として構成し、第３絶縁膜は酸化膜を材質として構成することが望ましい。ここで前記第３絶縁膜の厚さは隣接するフローティングゲート間のフィールド酸化膜上でフローティングゲートの厚さと同じであることが適している。
【００１６】
前記フィールド酸化膜は隣接したチャンネル領域間の素子分離効果を高めるためにフィールド酸化膜下の半導体基板に形成された第１導電型高濃度不純物領域をさらに備えることが望ましく、前記フローティングゲートとコントロールゲートは相異なる蝕刻マスクを用いて形成されることが望ましく、前記第１絶縁膜は酸化膜または酸窒化膜を材質として形成されることが望ましい。
【００１７】
前記また別の目的を達成するために本発明に係るＮＡＮＤ型フラッシュメモリ素子の製造方法は、先ずフィールド酸化膜が形成された第１導電型半導体基板に、前記フィールド酸化膜と垂直方向に第１ポリシリコン膜、第１層間絶縁膜及び第２ポリシリコン膜を積層しパターニングして１次ワードラインパターンを形成する。それから前記１次ワードラインパターンの両側面にスペーサ絶縁膜を形成する。次いで前記結果物に平坦化用絶縁膜を積層し前記１次ワードラインの第２ポリシリコン膜表面が露出されるように平坦化を進行する。前記露出した１次ワードラインパターンでフィールド酸化膜上の前記第１ポリシリコン膜表面が露出するように第２ポリシリコン膜及び第１層間絶縁膜を部分蝕刻する。そして露出した第１ポリシリコン膜と第２ポリシリコン膜全体を蝕刻してフィールド酸化膜の一部を露出する。前記露出したフィールド酸化膜下の半導体基板に第１導電型不純物をイオン注入して高濃度第１不純物領域を形成する。次いで、フローティングゲート上部及び四側面部に第２層間絶縁膜を形成する。最後に前記第２層間絶縁膜が形成された結果物にコントロールゲート用導電膜を積層しワードライン方向にパターニングを進行して２次ワードラインパターンを形成する。
【００１８】
前記フィールド酸化膜の一部が露出され第１導電型不純物のイオン注入が終わった状態の前記第１ポリシリコン膜の蝕刻された領域に酸化膜を充填した後、第２層間絶縁膜を形成することによって素子分離能力を向上させうる。
【００１９】
前記１次ワードラインパターンを形成する前に、前記フィールド酸化膜のない活性領域に酸化膜または酸窒化膜を材質とする第１絶縁膜を形成する工程をさらに進行することが望ましく、前記平坦化後に第２ポリシリコン膜をデポジットして第１ワードラインパターンと垂直なパターンで蝕刻する。次いで前記蝕刻された第３ポリシリコン膜断面に第４ポリシリコン膜をデポジットし蝕刻してスペーサがさらに形成できる。
【００２０】
望ましくは、前記スペーサ絶縁膜を形成する工程は１次ワードラインパターンの両側面に第１スペーサ膜を形成し、前記１次ワードラインパターン間の半導体基板上に酸化膜を形成した後、前記１次ワードラインパターンの両側面に再び第２スペーサ膜を形成することが適している。
【００２１】
ここで、前記第１及び第２スペーサ絶縁膜は窒化膜または窒化膜の複合膜を使用することが望ましく、前記１次スペーサ絶縁膜の形成後、１次ワードラインパターンをイオン注入マスクとして第２導電型不純物をイオン注入して浅い接合を有するソース／ドレインを形成し、前記第２スペーサ絶縁膜の形成後、第２導電型不純物を再びイオン注入して高濃度ソース／ドレインを形成することが望ましい。また、前記第２層間絶縁膜は酸化膜と窒化膜の複合膜を用いて形成することが望ましい。
【００２２】
本発明によれば、フローティングゲート及びコントロールゲート間の第２層間絶縁膜に対するキャパシタンスを増加させてカップリング比を改善することによって不揮発性メモリ素子の動作電圧を低めうる。よって単位セル間の素子分離電圧が低くなり、フィールド酸化膜を薄くすることによって単位セルの面積を縮少して高集積化が達成できる。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。
本発明はその精神及び必須の特徴を離脱せず他の方式で実施できる。例えば、実施の形態においてプログラマブル不揮発性メモリはＮＡＮＤ型フラッシュメモリに限らずＮＯＲ型フラッシュメモリでも使用できるだけでなくＥＥＰＲＯＭの単位セルに置換できることもある。従って、下記実施例で記載したＮＡＮＤ型フラッシュメモリの単位セルは例示的なものであって本発明を限定するものではない。そして本発明に係るＮＡＮＤ型フラッシュメモリ単位セルの等価回路や動作特性は図２に示した従来の技術と同一であるので説明を省略する。
【００２４】
（第１実施例）
図４乃至図６は本発明の第１実施例に係る不揮発性メモリの単位セルの中でＮＡＮＤ型フラッシュメモリの単位セルを説明するために示す図面である。
【００２５】
図４は本発明に係る不揮発性フラッシュメモリの中でＮＡＮＤ型フラッシュメモリを示すレイアウト図である。詳細に説明すれば、ビットライン１４２とワードラインがお互い交差する地点でフローティングゲート上にコントロールゲートがお互い重畳するように積層された構造で形成されたＮＡＮＤ型フラッシュメモリの単位セルは、従来の構造のように自己整列式で形成されず各々相異なるマスクを用いて形成されるので、ビットライン方向Ｙ-Ｙ'から見た時コントロールゲートがフローティングゲートを取囲む形態よりなっている。従って、従来の技術ではビットライン方向のフローティングゲート側面を第２層間絶縁膜で取囲めなかったが、本発明では可能な構造よりなっている。ここで、単位セル間の隔離距離はワードライン方向をビットライン方向より近く構成することが望ましい。
【００２６】
図５は本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルのビットライン方向の断面図であって、図４のＹ-Ｙ'線断面図である。本発明に係るＮＡＮＤ型フラッシュメモリの単位セルは第１導電型半導体基板上に第２導電型で形成されたソース／ドレイン領域１３０、１３２と、前記ソース／ドレイン領域間に形成されるチャンネル領域上に形成された第１絶縁膜１０６と、前記第１絶縁膜上に形成されたフローティングゲート１０８と、前記フローティングゲート１０８の上部及びワードラインとビットライン１４２方向の四側面を取囲む形態で形成された第２層間絶縁膜１２４と、前記第２層間絶縁膜１２４の上部及び四側面を取囲む形態で形成されたコントロールゲート１５４よりなる。そして前記単位セル上には第２絶縁膜１４０及びビットライン１４２が構成されている。ここで図１に示す従来の構造と比較して最も大きな差は、フローティングゲート１０８とコントロールゲート１５４との間の第２層間絶縁膜１２４がフローティングゲート１０８を取囲むように形成されたことである。従ってトンネル酸化膜の第１絶縁膜１０６と第２層間絶縁膜１２４がカップリング比を決定する主要変数であるので、第２層間絶縁膜１２４の面積を従来の２つのフローティングゲート側面でない４つのフローティングゲート側面を用いて広げることによって、図３で説明されたＣinterpolyキャパシタンスを向上させてカップリング比を高めうる。従ってプログラム電圧Ｖｐｇｍを低く設定し、これによってフィールド酸化膜を薄めることができ高集積化を達成するに適した構造である。図面で参照符号１６０は単位セルを、１６２はＳＳＬを各々示す。
【００２７】
図６は本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルのワードライン方向の断面図であって、図４のＸ-Ｘ'線断面図である。ワードラインはビットラインと垂直の方向のフィールド酸化膜１０２と平行の方向である。従ってフローティングゲート１０８の四側面は全て第２層間絶縁膜１２４により取囲まれることが分かる。ここで第１絶縁膜１０６は酸化膜または酸窒化膜を用いて構成し、第２層間絶縁膜１２４は酸化膜と窒化膜の複合膜(ＯＮＯ)を用いて構成することが望ましい。またフィールド酸化膜１０２下の半導体基板１００のバルク領域にホウ素のような第１導電型のＰ型不純物を１Ｅ１３ｉｏｎｓ／ｃｍ2濃度でイオン注入し、チャンネルストップ用高濃度不純物領域を構成してフィールド酸化膜１０２の素子分離能力を増加させうる。
【００２８】
図７乃至図１７は本発明の第２実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するために示す図面である。
図７を参照すれば、第１導電型ｐ型の半導体基板１００にＬＯＣＯＳ(Local Oxidation Of Silicon)やＰＢＬ(Poly Buffered LOCOS)のようなフィールド酸化膜１０２を３０００Åの厚さで形成する。次いでフィールド酸化膜１０２のない活性領域１０４に第１絶縁膜(図示せず)、例えばトンネル酸化膜を酸化膜や酸窒化膜を用いて１００Å内外に成長させる。前記第１絶縁膜が形成された半導体基板１００上に第１ポリシリコン膜１０８を４０００Å、第１層間絶縁膜１１０を２００〜１０００Å、第２ポリシリコン膜１１２を３０００Åの厚さにデポジットする。前記第１層間絶縁膜１１０は窒化膜または窒化膜の複合膜を用いて形成することが望ましい。引続き前記第２ポリシリコン膜１１２がデポジットされた結果物に写真及び蝕刻工程を進行して下部第２ポリシリコン膜１１２を形成し、第１層間絶縁膜１１０及び第１ポリシリコン膜に対するパターニングを進行して１次ワードラインパターン１５０を形成する。図面の方向表でＸ方向はワードライン方向を、Ｙ方向はビットライン方向を示す。
【００２９】
図８を参照すれば、前記１次ワードラインパターンが形成された結果物の第１スペーサ絶縁膜の窒化膜を１００Åの厚さにデポジットし、異方性乾式蝕刻を進行して１次ワードラインパターンの両側面に第１スペーサ絶縁膜１１４を形成する。次いで第１スペーサ絶縁膜１１４が形成された１次ワードラインパターンを、イオン注入マスクで第２導電型のＮ型不純物を２Ｅ１３ｉｏｎｓ／ｃｍ2ドーズでイオン注入し熱処理して浅い接合のソースドレイン領域(ＬＤＤ)１３０を形成する。引続き、１次ワードラインパターン間の半導体基板上に酸化工程を進行し、３００Å厚さの酸化膜(図示せず)を半導体基板の活性領域１０４上と第１スペーサ絶縁膜１１４下でバーズビーク形態に成長させる。次いで、第２スペーサ絶縁膜をデポジットし異方性乾式蝕刻を進行して前記第１スペーサ絶縁膜１１４に重ねて第２スペーサ絶縁膜１１８を形成する。そして前記第２スペーサ絶縁膜１１８が形成された１次ワードラインパターンをイオン注入マスクで第２導電型不純物の砒素を５Ｅ１５ｉｏｎｓ／ｃｍ2ドーズでイオン注入を進行して高濃度ソース／ドレイン領域１３２を形成する。ここで前記第１及び第２スペーサ絶縁膜は窒化膜または窒化膜の複合膜を用いて形成することが望ましく、第２スペーサ絶縁膜１１８が形成された１次ワードラインパターンをイオン注入マスクで進行する高濃度ソース／ドレイン形成工程は単位セル領域に対して省略できる。
【００３０】
図９は前記図８をＸ方向から見た時の側面図である。
図７及び図８の斜視図で示されなかった第１絶縁膜１０６のトンネル酸化膜がフローティングゲート１０８下に形成され、３００Åの厚さの酸化膜１１６がバーズビークの形態に前記第１及び第２スペーサ絶縁膜１１４、１１８下部の半導体基板上に形成されたことを示す。
【００３１】
図１０を参照すれば、前記高濃度ソース／ドレイン領域１３２に対するイオン注入が終わった半導体基板の全面に平坦化用絶縁膜１２０を８０００〜１２０００Åの厚さで積層し、化学機械的研磨工程を進行して前記１次ワードラインパターン最上部にある第２ポリシリコン膜１１２の表面が露出されるまで平坦化する。前記平坦化用絶縁膜１２０はＵＳＧ(Undoped Silicate Glass)とＰ−ＴＥＯＳ(Tera Ethyl Otho Silicate)を５０００Å/４０００Åの厚さで積層して使用する。
【００３２】
図１１を参照すれば、前記平坦化が進行された半導体基板の全面に第３ポリシリコン膜(図示せず)を１０００Åの厚さでデポジットした後、フォトレジストを塗布し写真及び蝕刻工程を進行してワードライトパターンと垂直に第３ポリシリコン膜を部分蝕刻し、下部にある平坦化用絶縁膜１２０と第２ポリシリコン膜１１２の一部を露出させる。露出する部分はフィールド酸化膜１０２上にある平坦化用絶縁膜１２０及び第２ポリシリコン膜１１２である。次いで用いられたフォトレジストを除去し、第４ポリシリコン膜(図示せず)を１０００Åの厚さでデポジットし異方性蝕刻を通じて第３ポリシリコン膜の側壁に第４ポリシリコン膜よりなるスペーサを形成する。引続き露出した第２ポリシリコン膜１１２と第１層間絶縁膜を順に乾式蝕刻で除去する。この時、第２ポリシリコン膜１１２の上部にある第３及び第４ポリシリコン膜も露出した第２ポリシリコン膜が蝕刻される過程で共に蝕刻され、半導体基板の表面で平坦化用絶縁膜１２０及び第２ポリシリコン膜１１２が露出される。ここで第４ポリシリコン膜よりなるスペーサの役割は、第２ポリシリコン膜１１２を蝕刻して除去する時に蝕刻される第２ポリシリコン膜１１２間の間隔をもっと狭くして微細パターンが構成できるようにすることである。
【００３３】
図１２に前記図１１の１０ｂ−１０b'線断面図を示す。フィールド酸化膜１０２上には第１ポリシリコン膜１０８、第１層間絶縁膜１１０があり、第２ポリシリコン膜１１２の一部は蝕刻されたことが分かる。また、蝕刻された第２ポリシリコン膜１１２の側面には第４ポリシリコン膜よりなるスペーサにより添加された面積１２２だけもっと狭く形成されたことが分かる。
【００３４】
図１３を参照すれば、前記露出した第１層間絶縁膜１１０の一部を蝕刻した後、下部の露出した第１ポリシリコン膜１０８を蝕刻してフィールド酸化膜１０２を露出する。この時１次ワードラインパターンで残っていた第２ポリシリコン膜１１２、１２２は前記第１ポリシリコン膜より薄いので第１ポリシリコン膜が蝕刻される間に全て除去され、活性領域上にある第１層間絶縁膜１１０が露出する。即ち、第２ポリシリコン膜１１２、１２２が蝕刻される間、下部の第１層間絶縁膜１１０は蝕刻阻止層の役割を遂行し、活性領域で第１ポリシリコン膜１０８が蝕刻されることを防止する。前記露出したフィールド酸化膜１０２に対して素子分離能力を向上させるために、ホウ素のような第１導電型不純物をイオン注入してフィールド酸化膜１０２下の半導体基板１００のバルク領域に第１導電型の高濃度不純物領域、即ちチャンネルストップ領域を形成する。この時イオン注入ドーズは１Ｅ１３ｉｏｎｓ／ｃｍ2程度の濃度でイオン注入を進行することが望ましい。よって不揮発性メモリ素子が動作中に素子分離領域に漏れ電流が発生することを抑制する。この時、半導体基板の全面に残っている第１層間絶縁膜１１０及び第１ポリシリコン膜１０８は、活性領域に第１導電型不純物がイオン注入されることを止めるブロッキング層の役割をする。従って２００〜１０００Åの厚さで形成する窒化膜または窒化膜との複合膜よりなる第１層間絶縁膜１１０はブロックキング層の役割を強化するために１０００Å以上に厚くできる。引続き活性領域で露出した第１層間絶縁膜１１０上に第２導電型不純物の砒素や燐のような不純物を１Ｅ１４ｉｏｎｓ／ｃｍ2ドーズでイオン注入して第１ポリシリコン膜１０８のフローティングゲートに不純物をイオン注入する。次いで、前記露出された第１層間絶縁膜１１０及び１次ワードラインパターンの両側面にある第１及び第２スペーサ絶縁膜１１４、１１８を湿式蝕刻方式で除去することによって第１ポリシリコン膜１０８のフローティングゲートの上部及び四側面を露出させる。従って各々独立した形態のフローティングゲート１０８が形成される。
【００３５】
図１４は図１３の１１ｂ−１１b'線断面図である。
矢印はフィールド酸化膜下のチャンネルストップ用第１導電型高濃度不純物領域を形成するためにイオン注入することを示し、活性領域には第１絶縁膜１０６及びフローティングゲートの第１ポリシリコン膜１０８が構成されている。この時、第１ポリシリコン膜１０８上にある第１層間絶縁膜(図示せず)はチャンネルストップ用第１導電型高濃度不純物領域を形成するためのイオン注入工程では残っているが、以後に除去されるため示さなかった。
【００３６】
図１５は図１３の１１ｃ−１１ｃ'面を切開した時の線断面図である。湿式蝕刻により第１層間絶縁膜と、第１及び第２スペーサ絶縁膜が全て蝕刻されることによってフローティングゲートの第１ポリシリコン膜１０８の四側面が全て露出されたことが分かる。そしてフローティングゲートの両側に平坦化用絶縁膜１２０が形成された様子を示す。
【００３７】
図１６を参照すれば、前記四側面が全て露出された第１ポリシリコン膜１０８のフローティングゲートの表面にＯＮＯ膜のようなポリ層間絶縁膜の第２層間絶縁膜１２４を６０Å/１００Å/６０Åの厚さで形成する。次いでコントロールゲートとして使われる第４ポリシリコン膜１２６を３０００Åの厚さで積層しエッチバックのような平坦化工程を進行した後、抵抗を低めるためのシリサイド層１２８、例えばタングステンシリサイド層を２０００Åの厚さで形成する。
【００３８】
図１７を参照すれば、前記タングステンシリサイドが積層された半導体基板の全面にフォトレジストを塗布し写真及び蝕刻工程を進行して、ワードライン方向に前記シリサイド層１２８及び第４ポリシリコン膜１２６をパターニングすることによって２次ワードラインパターン１５２を形成する。この時コントロールゲート１５４は前記第４ポリシリコン膜１２６とシリサイド層１２８の積層された構造よりなる。
【００３９】
従って従来の技術では、ミスアラインの発生を抑制するために一つの蝕刻マスクでコントロールゲートとフローティングゲートを自己整列方式で同時に蝕刻することによって、フィールド酸化膜の一部が過度蝕刻されて薄くなる問題が発生した。しかし、本発明では各々相異なるマスクを使用してコントロールゲートとフローティングゲートを蝕刻することによって、蝕刻工程で第２層間絶縁膜１２４及びフィールド酸化膜１０２が過度蝕刻されて損失が発生する問題が抑制できる。またフローティングゲート及びコントロールゲート蝕刻時にミスアラインが発生しても、単位セルでフローティングゲートを取囲む第４ポリシリコン膜１２６が厚いので、ミスアラインの発生と関係なくフローティングゲートの上部及び四側面を第２層間絶縁膜１２４及びコントロールゲート１５４が取囲みながら自己整列された構造で形成される。
【００４０】
その後、絶縁膜(図５の１４０)を数千Åの厚さで積層し、前記絶縁膜にコンタクトホールを形成してビットライン(図５の１４２)を形成することによって本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ素子の製造工程を完了する。
【００４１】
（第２実施例）
本発明の第２実施例に係る不揮発性メモリ単位セルまたはＮＡＮＤ型フラッシュメモリの単位セルの構成は、ビットラインが形成される方向と平行かつワードラインが形成される方向と垂直にフィールド酸化膜が形成された第１導電型半導体基板上に第２導電型で形成されたソース／ドレイン領域と、前記ソース／ドレイン領域間に形成されるチャンネル領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成されたフローティングゲートと、前記フローティングゲートの上部とビットライン方向の両側面を取囲む第２絶縁膜及び前記ワードライン方向の両側面を取囲む第３絶縁膜よりなる第２層間絶縁膜と、前記ビットライン方向では前記第２層間絶縁膜の上部及び側面を取囲む形態で構成され、ワードライン方向では第２層間絶縁膜の上部を取囲む形態で形成されたコントロールゲートとを備えることを基本構成とする。
【００４２】
図１８は本発明の第２実施例に係るＮＡＮＤ型フラッシュメモリ単位セル及びその製造方法を説明するために示す図面であって、図４のＸ-Ｘ線断面図である。
【００４３】
図１８を参照すれば、前述した第１実施例との差異点は、フローティングゲートの四側面を取囲む第２層間絶縁膜が第１実施例と同じ１つの第２層間絶縁膜より構成されず、ビットライン方向の両側面は第１実施例の第２層間絶縁膜と同じ第２絶縁膜のＯＮＯ膜よりなるが、ワードライン方向の両側面は素子分離能力を向上させるために第３絶縁膜１３４の酸化膜より厚く構成される点である。
【００４４】
即ち、ワードライン方向に隣接する二つのフローティングゲート１０８間を第３絶縁膜１３４の酸化膜で全部充填しコントロールゲート１５４を形成することによって、結局フィールド酸化膜１０２を厚くして素子分離領域のスレショルド電圧(Ｖｔｈ)を増加させうる。従って前述した第１実施例と比較してカップリング比とプログラム電圧をさらに大幅に調節することができる。
【００４５】
本発明の第２実施例に係るＮＡＮＤ型フラッシュメモリ素子の製造方法は前記第１実施例とほとんど同じである。ただ一つの差異点は、フィールド酸化膜が露出されるよう前記図１３の第１ポリシリコン膜を蝕刻し、第１導電型の高濃度不純物領域を形成した後、前記第１ポリシリコン膜が蝕刻された領域に第３絶縁膜１３４の酸化膜を成長させたりデポジットした後、エッチバック工程を進行して第１ポリシリコン膜の厚さと同じ第３絶縁膜を形成することを除いては同一であるので重複を避けて説明を省略する。
【００４６】
【発明の効果】
従って、本発明によれば、フローティングゲート及びコントロールゲート間の第２層間絶縁膜に対するキャパシタンスを増加させてカップリング比を改善することによって不揮発性メモリ素子の動作電圧を低めることができる。従って低くなった動作電圧のため、単位セル間の素子分離電圧が低くなりフィールド酸化膜を薄めることによって単位セルの面積を縮少して高集積化が達成できる。
本発明は前述の実施例に限らず、本発明が属する技術的思想の範囲内で当分野の通常の知識を有する者によってより多くの変形ができるものである。
【図面の簡単な説明】
【図１】従来の技術に係るＮＡＮＤ型ＥＥＰＲＯＭセルのビットライン方向断面図である。
【図２】ＮＡＮＤ型ＥＥＰＲＯＭセルの等価回路と、プログラム、消去及び読出動作時の動作特性を説明するための図表である。
【図３】図１の単位セルに対するキャパシタンス特性を説明するための等価回路図である。
【図４】本発明に係る不揮発性フラッシュメモリの中でＮＡＮＤ型フラッシュメモリを示すレイアウト図である。
【図５】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルのビットライン方向の断面図である。
【図６】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルのワードライン方向の断面図である。
【図７】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための斜視図である。
【図８】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための斜視図である。
【図９】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための断面図である。
【図１０】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための斜視図である。
【図１１】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための斜視図である。
【図１２】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための断面図である。
【図１３】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための斜視図である。
【図１４】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための断面図である。
【図１５】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための断面図である。
【図１６】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための斜視図である。
【図１７】本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリ単位セルの製造方法を説明するための斜視図である。
【図１８】本発明の第２実施例に係るＮＡＮＤ型フラッシュメモリ単位セル及びその製造方法を説明するために示す断面図である。
【符号の説明】
１０６    第１絶縁膜
１０８    フローティングゲート
１２４    第２層間絶縁膜
１３０、１３２    ソース／ドレイン領域
１４１    ワードライン
１４２    ビットライン
１５４    コントロールゲート
【図１】
0004191852.tif 000002
【図２】
0004191852.tif 000003
【図３】
0004191852.tif 000004
【図４】
0004191852.tif 000005
【図５】
0004191852.tif 000006
【図６】
0004191852.tif 000007
【図７】
0004191852.tif 000008
【図８】
0004191852.tif 000009
【図９】
0004191852.tif 000010
【図１０】
0004191852.tif 000011
【図１１】
0004191852.tif 000012
【図１２】
0004191852.tif 000013
【図１３】
0004191852.tif 000014
【図１４】
0004191852.tif 000015
【図１５】
0004191852.tif 000016
【図１６】
0004191852.tif 000017
【図１７】
0004191852.tif 000018
【図１８】
0004191852.tif 000019