(57)【特許請求の範囲】
【請求項１】
ビットラインセンスアンプをイネーブルさせる信号を発する半導体メモリ装置のセンスアンプイネーブル信号発生回路において、
ダミーワードライン及びダミービットラインに連結され、前記ダミーワードラインの信号に応答して前記ダミービットラインを放電させるダミービットセルと、
前記ダミービットラインの放電速度を調節するために前記ダミービットラインの信号レベルに応答して前記ダミーワードラインの信号レベルを調節するプロセストラッキング回路と、
を備えることを特徴とするセンスアンプイネーブル信号発生回路。
【請求項２】
前記センスアンプイネーブル信号発生回路は、
内部クロックに応答して前記ダミービットラインの傾度を調節し、前記センスアンプイネーブル信号を発するプロセス補償回路をさらに備えることを特徴とする請求項１に記載のセンスアンプイネーブル信号発生回路。
【請求項３】
前記センスアンプイネーブル信号発生回路は、
前記プロセス補償回路の出力端に連結され、前記内部クロック及び前記プロセス補償回路の出力信号に応答して前記センスアンプイネーブル信号を発する制御回路をさらに備えることを特徴とする請求項２に記載のセンスアンプイネーブル信号発生回路。
【請求項４】
前記内部クロックは前記半導体メモリ装置の外部から印加される外部クロックにより生じることを特徴とする請求項２または３に記載のセンスアンプイネーブル信号発生回路。
【請求項５】
前記ダミービットセルは、
入力端が電源電圧に連結される第１インバータと、
入力端が前記第１インバータの出力端に連結される第２インバータと、
前記第１インバータの出力端と前記ダミービットライン間に連結され、ゲートに前記ダミーワードラインが連結される第１パストランジスタと、
前記第２インバータの出力端と前記ダミービットラインの相補ライン間に連結され、ゲートに前記ダミーワードラインが連結される第２パストランジスタと、を備えることを特徴とする請求項１に記載のセンスアンプイネーブル信号発生回路。
【請求項６】
前記プロセストラッキング回路は、
ソースに電源電圧が印加され、ゲートにオン信号が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレインが連結され、ドレインに前記ダミーワードラインが連結される第２ＰＭＯＳトランジスタと、
ドレインに前記ダミーワードラインが連結され、ゲートに前記オン信号が印加されてソースに接地電圧が印加される第１ＮＭＯＳトランジスタと、
ドレインに前記第２ＰＭＯＳトランジスタのゲートが連結され、ゲートに前記ダミービットラインが連結される第２ＮＭＯＳトランジスタと、
前記ダミーワードラインの信号を反転させるインバータと、
ソースに電源電圧が印加され、ゲートにリセット信号が印加され、ドレインに前記インバータの出力信号が印加される第３ＰＭＯＳトランジスタと、
ドレインに前記インバータの出力信号が印加され、ゲート及びソースに前記第２ＮＭＯＳトランジスタのソースが連結される第３ＮＭＯＳトランジスタと、
ドレインに前記第３ＮＭＯＳトランジスタのソースが連結され、ゲートに前記インバータの出力信号が印加され、ソースに接地電圧が印加される第４ＮＭＯＳトランジスタと、
ドレインに前記第３ＮＭＯＳトランジスタのソースが連結され、ゲートに前記ダミービットラインが連結され、ソースに接地電圧が印加される第５ＮＭＯＳトランジスタと、
ソースに電源電圧が印加され、ゲートに前記ダミービットラインが連結され、ドレインに前記第２ＰＭＯＳトランジスタのゲートが連結される第４ＰＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記第４ＰＭＯＳトランジスタのドレインが連結され、ソースに前記ダミーワードラインが連結される第６ＮＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記第４ＰＭＯＳトランジスタのドレインが連結され、ソースに接地電圧が印加される第７ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項１に記載のセンスアンプイネーブル信号発生回路。
【請求項７】
前記プロセストラッキング回路は、
前記半導体メモリ装置のアドレスデコーダの出力信号に応答して前記オン信号及び前記リセット信号を発するサブデコーダをさらに備えることを特徴とする請求項６に記載のセンスアンプイネーブル信号発生回路。
【請求項８】
前記プロセス補償回路は、
ソースに電源電圧が印加され、ゲートに前記内部クロックが印加され、ドレインに前記ダミービットラインが連結される第１ＰＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記内部クロックが印加され、ソースから前記プロセス補償回路の出力信号が出力される第１ＮＭＯＳトランジスタと、
ソースに電源電圧が印加され、ゲートに前記内部クロックが印加され、ドレインに前記ＮＭＯＳトランジスタのソースが連結される第２ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項２に記載のセンスアンプイネーブル信号発生回路。
【請求項９】
前記プロセス補償回路は、
ドレインに前記ダミービットラインが連結され、ゲートに書込み／読出し制御信号が印加され、ソースに接地電圧が印加される第２ＮＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記書込み／読出し制御信号が印加され、ソースに接地電圧が印加される第３ＮＭＯＳトランジスタと、
ドレイン及びソースに接地電圧が印加され、ゲートに前記書込み／読出し制御信号が印加される第４ＮＭＯＳトランジスタと、
ドレイン及びソースに接地電圧が印加され、ゲートに前記書込み／読出し制御信号が印加される第５ＮＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項８に記載のセンスアンプイネーブル信号発生回路。
【請求項１０】
ワードライン及びビットライン対に連結され、前記ワードラインの信号に応答して前記ビットライン対を通じてデータが入出力されるビットセルと、
イネーブル信号に応答して前記ビットライン対のデータを感知増幅するビットラインセンスアンプと、
ダミーワードライン及びダミービットラインに連結され、前記ダミーワードラインの信号に応答して前記ダミービットラインを放電させるダミービットセルと、
制御信号により制御され、前記ダミービットラインの放電速度を調節するために前記ダミービットラインの信号レベルに応答して前記ダミーワードラインの信号レベルを調節するプロセストラッキング回路と、
内部クロックに応答して前記ダミービットラインの傾度を調節して出力信号を発するプロセス補償回路と、
前記内部クロック及び前記プロセス補償回路の出力信号に応答して前記イネーブル信号を発する制御回路と、
外部から印加されるアドレスをデコーディングして前記ワードライン及び前記制御信号を活性化させるアドレスデコーダと、
を備えることを特徴とする半導体メモリ装置。
【請求項１１】
前記内部クロックは、前記半導体メモリ装置の外部から印加される外部クロックにより生じることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記ダミービットセルは、
入力端が電源電圧に連結される第１インバータと、
入力端が前記第１インバータの出力端に連結される第２インバータと、
前記第１インバータの出力端と前記ダミービットライン間に連結され、ゲートに前記ダミーワードラインが連結される第１パストランジスタと、
前記第２インバータの出力端と前記ダミービットラインの相補ライン間に連結され、ゲートに前記ダミーワードラインが連結される第２パストランジスタと、を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記プロセストラッキング回路は、
ソースに電源電圧が印加され、ゲートにオン信号が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレインが連結され、ドレインに前記ダミーワードラインが連結される第２ＰＭＯＳトランジスタと、
ドレインに前記ダミーワードラインが連結され、ゲートに前記オン信号が印加されてソースに接地電圧が印加される第１ＮＭＯＳトランジスタと、
ドレインに前記第２ＰＭＯＳトランジスタのゲートが連結され、ゲートに前記ダミービットラインが連結される第２ＮＭＯＳトランジスタと、
前記ダミーワードラインの信号を反転させるインバータと、
ソースに電源電圧が印加され、ゲートにリセット信号が印加され、ドレインに前記インバータの出力信号が印加される第３ＰＭＯＳトランジスタと、
ドレインに前記インバータの出力信号が印加され、ゲート及びソースに前記第２ＮＭＯＳトランジスタのソースが連結される第３ＮＭＯＳトランジスタと、
ドレインに前記第３ＮＭＯＳトランジスタのソースが連結され、ゲートに前記インバータの出力信号が印加され、ソースに接地電圧が印加される第４ＮＭＯＳトランジスタと、
ドレインに前記第３ＮＭＯＳトランジスタのソースが連結され、ゲートに前記ダミービットラインが連結され、ソースに接地電圧が印加される第５ＮＭＯＳトランジスタと、
ソースに電源電圧が印加され、ゲートに前記ダミービットラインが連結され、ドレインに前記第２ＰＭＯＳトランジスタのゲートが連結される第４ＰＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記第４ＰＭＯＳトランジスタのドレインが連結され、ソースに前記ダミーワードラインが連結される第６ＮＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記第４ＰＭＯＳトランジスタのドレインが連結され、ソースに接地電圧が印加される第７ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１４】
前記プロセストラッキング回路は、
前記制御信号に応答して前記オン信号及び前記リセット信号を発するサブデコーダをさらに備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記プロセス補償回路は、
ソースに電源電圧が印加され、ゲートに前記内部クロックが印加され、ドレインに前記ダミービットラインが連結される第１ＰＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記内部クロックが印加され、ソースから前記プロセス補償回路の出力信号が出力される第１ＮＭＯＳトランジスタと、
ソースに電源電圧が印加され、ゲートに前記内部クロックが印加され、ドレインに前記ＮＭＯＳトランジスタのソースが連結される第２ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１６】
前記プロセス補償回路は、
ドレインに前記ダミービットラインが連結され、ゲートに書込み／読出し制御信号が印加され、ソースに接地電圧が印加される第２ＮＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記書込み／読出し制御信号が印加され、ソースに接地電圧が印加される第３ＮＭＯＳトランジスタと、
ドレイン及びソースに接地電圧が印加され、ゲートに前記書込み／読出し制御信号が印加される第４ＮＭＯＳトランジスタと、
ドレイン及びソースに接地電圧が印加され、ゲートに前記書込み／読出し制御信号が印加される第５ＮＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
ビットラインセンスアンプをイネーブルさせる信号を発する半導体メモリ装置のセンスアンプイネーブル信号発生回路において、
直列連結された多数のインバータを含み、入力信号を遅延させる遅延回路と、
前記遅延回路の出力信号の放電速度を調節するために内部クロック及び前記遅延回路の出力信号の信号レベルに応答して前記入力信号のレベルを調節するプロセストラッキング回路と、
を備えることを特徴とするセンスアンプイネーブル信号発生回路。
【請求項１８】
前記センスアンプイネーブル信号発生回路は、
前記遅延回路の出力信号の傾度を調節して前記センスアンプイネーブル信号を発するプロセス補償回路をさらに備えることを特徴とする請求項１７に記載のセンスアンプイネーブル信号発生回路。
【請求項１９】
前記内部クロックは前記半導体メモリ装置の外部から印加される外部クロックにより生じることを特徴とする請求項１７に記載のセンスアンプイネーブル信号発生回路。
【請求項２０】
前記プロセストラッキング回路は、
ソースに電源電圧が印加され、ゲートにオン信号が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレインが連結され、ドレインに前記ダミーワードラインが連結される第２ＰＭＯＳトランジスタと、
ドレインに前記ダミーワードラインが連結され、ゲートに前記オン信号が印加されてソースに接地電圧が印加される第１ＮＭＯＳトランジスタと、
ドレインに前記第２ＰＭＯＳトランジスタのゲートが連結され、ゲートに前記ダミービットラインが連結される第２ＮＭＯＳトランジスタと、
前記遅延回路の入力信号を反転させるインバータと、
ソースに電源電圧が印加され、ゲートにリセット信号が印加され、ドレインに前記インバータの出力信号が印加される第３ＰＭＯＳトランジスタと、
ドレインに前記インバータの出力信号が印加され、ゲート及びソースに前記第２ＮＭＯＳトランジスタのソースが連結される第３ＮＭＯＳトランジスタと、
ドレインに前記第３ＮＭＯＳトランジスタのソースが連結され、ゲートに前記インバータの出力信号が印加され、ソースに接地電圧が印加される第４ＮＭＯＳトランジスタと、
ドレインに前記第３ＮＭＯＳトランジスタのソースが連結され、ゲートに前記ダミービットラインが連結され、ソースに接地電圧が印加される第５ＮＭＯＳトランジスタと、
ソースに電源電圧が印加され、ゲートに前記ダミービットラインが連結され、ドレインに前記第２ＰＭＯＳトランジスタのゲートが連結される第４ＰＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記第４ＰＭＯＳトランジスタのドレインが連結され、ソースに前記ダミーワードラインが連結される第６ＮＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記第４ＰＭＯＳトランジスタのドレインが連結され、ソースに接地電圧が印加される第７ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項１７に記載のセンスアンプイネーブル信号発生回路。
【請求項２１】
前記プロセストラッキング回路は、
前記制御信号に応答して前記オン信号及び前記リセット信号を発するサブデコーダをさらに備えることを特徴とする請求項２０に記載のセンスアンプイネーブル信号発生回路。
【請求項２２】
前記プロセス補償回路は、
ソースに電源電圧が印加され、ゲートに前記内部クロックが印加され、ドレインに前記ダミービットラインが連結される第１ＰＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記内部クロックが印加され、ソースから前記プロセス補償回路の出力信号が出力される第１ＮＭＯＳトランジスタと、
ソースに電源電圧が印加され、ゲートに前記内部クロックが印加され、ドレインに前記ＮＭＯＳトランジスタのソースが連結される第２ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項１８に記載のセンスアンプイネーブル信号発生回路。
【請求項２３】
前記プロセス補償回路は、
ドレインに前記ダミービットラインが連結され、ゲートに書込み／読出し制御信号が印加され、ソースに接地電圧が印加される第２ＮＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記書込み／読出し制御信号が印加され、ソースに接地電圧が印加される第３ＮＭＯＳトランジスタと、
ドレイン及びソースに接地電圧が印加され、ゲートに前記書込み／読出し制御信号が印加される第４ＮＭＯＳトランジスタと、
ドレイン及びソースに接地電圧が印加され、ゲートに前記書込み／読出し制御信号が印加される第５ＮＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項２２に記載のセンスアンプイネーブル信号発生回路。
【請求項２４】
ワードライン及びビットライン対に連結され、前記ワードラインの信号に応答して前記ビットライン対を通じてデータが入出力されるビットセルと、
イネーブル信号に応答して前記ビットライン対のデータを感知増幅するビットラインセンスアンプと、
直列連結された多数のインバータを含み、入力信号を遅延させる遅延回路と、
前記遅延回路の出力信号の放電速度を調節するために内部クロック及び前記遅延回路の出力信号の信号レベルに応答して前記入力信号のレベルを調節するプロセストラッキング回路と、
前記遅延回路の出力信号の傾度を調節して前記イネーブル信号を発するプロセス補償回路と、
を備えることを特徴とする半導体メモリ装置。
【請求項２５】
前記内部クロックは前記半導体メモリ装置の外部から印加される外部クロックにより生じることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
前記プロセストラッキング回路は、
ソースに電源電圧が印加され、ゲートにオン信号が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳトランジスタのドレインが連結され、ドレインに前記遅延回路の入力端が連結される第２ＰＭＯＳトランジスタと、
ドレインに前記遅延回路の入力端が連結され、ゲートに前記オン信号が印加されてソースに接地電圧が印加される第１ＮＭＯＳトランジスタと、
ドレインに前記第２ＰＭＯＳトランジスタのゲートが連結され、ゲートに前記遅延回路の出力端が連結される第２ＮＭＯＳトランジスタと、
前記遅延回路の入力信号を反転させるインバータと、
ソースに電源電圧が印加され、ゲートにリセット信号が印加され、ドレインに前記インバータの出力信号が印加される第３ＰＭＯＳトランジスタと、
ドレインに前記インバータの出力信号が印加され、ゲート及びソースに前記第２ＮＭＯＳトランジスタのソースが連結される第３ＮＭＯＳトランジスタと、
ドレインに前記第３ＮＭＯＳトランジスタのソースが連結され、ゲートに前記インバータの出力信号が印加され、ソースに接地電圧が印加される第４ＮＭＯＳトランジスタと、
ドレインに前記第３ＮＭＯＳトランジスタのソースが連結され、ゲートに前記ダミービットラインが連結され、ソースに接地電圧が印加される第５ＮＭＯＳトランジスタと、
ソースに電源電圧が印加され、ゲートに前記ダミービットラインが連結され、ドレインに前記第２ＰＭＯＳトランジスタのゲートが連結される第４ＰＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記第４ＰＭＯＳトランジスタのドレインが連結され、ソースに前記ダミーワードラインが連結される第６ＮＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記第４ＰＭＯＳトランジスタのドレインが連結され、ソースに接地電圧が印加される第７ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２７】
前記プロセストラッキング回路は、
前記内部クロックに応答して前記オン信号及び前記リセット信号を発するサブデコーダをさらに備えることを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記プロセス補償回路は、
ソースに電源電圧が印加され、ゲートに前記内部クロックが印加され、ドレインに前記ダミービットラインが連結される第１ＰＭＯＳトランジスタと、
ドレインに前記ダミービットラインが連結され、ゲートに前記内部クロックが印加され、ソースから前記プロセス補償回路の出力信号が出力される第１ＮＭＯＳトランジスタと、
ソースに電源電圧が印加され、ゲートに前記内部クロックが印加され、ドレインに前記ＮＭＯＳトランジスタのソースが連結される第２ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２９】
前記プロセス補償回路は、
ドレインに前記ダミービットラインが連結され、ゲートに書込み／読出し制御信号が印加され、ソースに接地電圧が印加される第２ＮＭＯＳトランジスタと、ドレインに前記ダミービットラインが連結され、ゲートに前記書込み／読出し制御信号が印加され、ソースに接地電圧が印加される第３ＮＭＯＳトランジスタと、
ドレイン及びソースに接地電圧が印加され、ゲートに前記書込み／読出し制御信号が印加される第４ＮＭＯＳトランジスタと、
ドレイン及びソースに接地電圧が印加され、ゲートに前記書込み／読出し制御信号が印加される第５ＮＭＯＳトランジスタと、
をさらに備えることを特徴とする請求項２８に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にビットラインセンスアンプをイネーブルさせる信号を発するセンスアンプイネーブル信号発生回路に関する。
【０００２】
【従来の技術】
ポータブル応用システムの増加につれてシステムに採用される半導体装置に供給される電源電圧が次第に低くなっているが、電源電圧の低下に伴って半導体装置の動作速度を向上させることが困難になる。また、半導体製造工程において最小線幅が狭くなるにつれて最小のトランジスタの特性が工程変化によって激しく変化する。これによって、半導体装置の内部回路の遅延時間が工程変化によって変化して半導体装置の特性、特に動作速度を落とす。
【０００３】
半導体メモリ装置では、ビットラインセンスアンプがセンスアンプイネーブル信号発生回路から生じるイネーブル信号により駆動される。一般に、センスアンプイネーブル信号発生回路は外部から印加される外部クロックを受信してセンスアンプイネーブル信号を発する。ところで、センスアンプによる確実なセンシング動作のためには外部からアドレスが印加された後、メモリセル（ビットセルと称する）に貯蔵されたデータがビットライン対に所定のレベルまで十分にディベロプされた後、センスアンプイネーブル信号が活性化されなければならない。このためにセンスアンプイネーブル信号発生回路は外部クロックを受信して所定の遅延時間だけ遅延させた後、センスアンプイネーブル信号を活性化させる。
【０００４】
ところが、工程変化によってデータがビットライン対に十分にディベロプされていない状態でセンスアンプイネーブル信号が活性化されるか、またはセンスアンプイネーブル信号が活性化される時点が遅すぎる場合には、センスアンプによる確実なセンシング動作が行われないか、あるいはセンシング速度が遅くなる。また、このような場合にはセンスアンプの動作区間の変動を考慮してメモリセルのパストランジスタを駆動するワードライン信号のパルス幅を広げなければならないが、その場合には電力消耗が増加する。したがって、かかる問題点を防止するために半導体メモリ装置では工程変化があってもセンスアンプイネーブル信号の活性化時点とデータがビットライン対に所定のレベルまで十分にディベロプされる時点とを一致させることが非常に重要となる。
【０００５】
センスアンプイネーブル信号発生回路は、一般にインバータ遅延チェーンを用いるか、あるいは複写方式を用いる。インバータ遅延チェーンを用いるセンスアンプイネーブル信号発生回路では工程変化によってインバータ遅延チェーンの遅延特性と、ビットセル及びビットラインの遅延特性とが相当変わることがある。したがって、最近はインバータ遅延チェーンを用いるセンスアンプイネーブル信号発生回路に比べて複写方式を用いるセンスアンプイネーブル信号発生回路が多用されている。
【０００６】
図１は、従来の複写方式を用いるセンスアンプイネーブル信号発生回路を備える半導体メモリ装置を示すブロック図である。
図１を参照すれば、従来の複写方式を用いるセンスアンプイネーブル信号発生回路１００は、ダミーディスチャージ回路１１、ダミービットセルブロック１２、及び制御回路１３を備える。図１において、データセンシングのためのパスはデコーダ１８、ワードラインＷＬ、正常ビットセルブロック１４の順になされ、センスアンプイネーブル信号ＳＡＥＮの発生のためのパスはデコーダ１８、ダミーディスチャージ回路１１、ダミービットセルブロック１２、制御回路１３の順になされる。
【０００７】
ダミービットセルブロック１２は、正常ビットセルブロック１４と共に同じメモリセルアレイブロック２００内に含まれ、正常ビットセルブロック１４をモデリングしてその遅延時間を正常ビットセルブロック１４の遅延時間と同一に設計する。ダミービットセルブロック１２は、ワードラインＷＬとダミービットライン対ＤＢＬ，ＤＢＬＢに連結されるダミービットセル１５を含み、正常ビットセルブロック１４はワードラインＷＬとビットライン対ＢＬ，ＢＬＢに連結される正常ビットセル１６を含む。ワードラインＷＬはデコーダ１８の出力端に連結される。
【０００８】
ダミービットライン対ＤＢＬ，ＤＢＬＢは、ダミービットライン対をディスチャージするダミーディスチャージ回路１１に連結される。また、ダミービットライン対ＤＢＬ，ＤＢＬＢは制御回路１３に連結され、制御回路１３は外部から印加される外部クロックにより生じる内部クロックＩＣＫとダミービットライン対ＤＢＬ，ＤＢＬＢのレベルに応答して最終的にセンスアンプイネーブル信号ＳＡＥＮを発する。ビットライン対ＢＬ，ＢＬＢは、センスアンプ１７に連結され、センスアンプ１７はセンスアンプイネーブル信号ＳＡＥＮに応答してビットライン対ＢＬ，ＢＬＢの電圧差を感知増幅する。
【０００９】
具体的に、外部からアドレスＡＤＤが印加されれば、デコーダ１８がこれをデコーディングしてワードラインＷＬを活性化させ、これによりビットセル１６に貯蔵されたデータがビットライン対ＢＬ，ＢＬＢにディベロプされる。また、センスアンプイネーブル信号発生回路１００はデコーダ１８の出力信号ＤＯと内部クロックＩＣＫに応答してダミーディスチャージ回路１１、ダミービットセルブロック１２、及び制御回路１３を通じて所定の遅延時間後に、センスアンプイネーブル信号ＳＡＥＮを活性化させる。次いで、センスアンプ１７はビットセル１６に貯蔵されたデータがビットライン対ＢＬ，ＢＬＢに所定のレベルまで十分にディベロプされた後、センスアンプイネーブル信号ＳＡＥＮの活性化に応答してビットライン対ＢＬ，ＢＬＢの電圧差を感知増幅する。
【００１０】
このように、センスアンプイネーブル信号ＳＡＥＮが活性化される時点をデータがビットライン対ＢＬ，ＢＬＢに所定のレベルまでディベロプされる時点に一致させるために、複写型センスアンプイネーブル信号発生回路１００では正常ビットセルブロック１４の遅延時間と同じ遅延時間を有するようにモデリングされたダミービットセルブロック１２が用いられる。これにより、ダミービットセルブロック１２内のダミービットセル１５及びダミービットライン対ＤＢＬ，ＤＢＬＢの遅延要素が正常ビットセルブロック１４内のビットセル１６及びビットライン対ＤＢＬ，ＤＢＬＢの遅延要素等と同一になる。したがって、この複写型センスアンプイネーブル信号発生回路１００はインバータ遅延チェーンを用いるセンスアンプイネーブル信号発生回路に比べて工程変化に対する確実性に優れる。
【００１１】
【発明が解決しようとする課題】
しかし、最近、半導体製造工程において最小線幅がさらに狭まるにつれて最も小さいトランジスタの特性が工程変化によってさらに激しく変化する。これにより、工程変化によって前記データセンシングのためのパスの遅延特性と前記センスアンプイネーブル信号ＳＡＥＮの発生のためのパスの遅延特性が変わる。言い換えれば、工程変化によってダミービットセルブロック１２及びダミーディスチャージ回路１１の遅延特性が正常ビットセルブロック１４の遅延特性と異なることになる。かかる場合には、データがビットライン対ＢＬ，ＢＬＢに十分にディベロプされていない状態でセンスアンプイネーブル信号ＳＡＥＮがあらかじめ活性化されるか、またはセンスアンプイネーブル信号ＳＡＥＮが活性化される時点が遅すぎる場合が生じ、その結果、センスアンプ１７による確実なセンシング動作が行われないか、あるいはセンシング速度、すなわち動作速度が遅くなる。
また、工程変化によって前記データセンシングのためのパスの遅延特性と前記センスアンプイネーブル信号ＳＡＥＮの発生のためのパスの遅延特性とに約２０％の違いがあれば、工程変化に対する確実性を確保するためにビットセル１６内のパストランジスタを駆動するワードラインＷＬ信号のパルス幅を広げなければならない。しかし、その場合には電力消耗が増加する問題がある。
【００１２】
本発明は上記の点に鑑みなされたもので、工程変化があってもデータセンシングのためのパスの遅延特性とセンスアンプイネーブル信号発生のためのパスの遅延特性との違いを最小化できるセンスアンプイネーブル信号発生回路を提供することを目的とする。
さらに、本発明は、工程変化があってもデータセンシングのためのパスの遅延特性とセンスアンプイネーブル信号発生のためのパスの遅延特性との違いを最小化できるセンスアンプイネーブル信号発生回路を備える半導体メモリ装置を提供することを他の目的とする。
【００１３】
【課題を解決するための手段】
本発明のセンスアンプイネーブル信号発生回路は、ダミーワードライン及びダミービットラインに連結され、前記ダミーワードラインの信号に応答して前記ダミービットラインを放電させるダミービットセル、及び前記ダミービットラインの放電速度を調節するために前記ダミービットラインの信号レベルに応答して前記ダミーワードラインの信号レベルを調節するプロセストラッキング回路を備えることを特徴とする。
【００１４】
前記センスアンプイネーブル信号発生回路は、内部クロックに応答して前記ダミービットラインの傾度を調節して前記センスアンプイネーブル信号を発するプロセス補償回路をさらに備えることができる。また、前記センスアンプイネーブル信号発生回路は、前記プロセス補償回路の出力端に連結され、前記内部クロック及び前記プロセス補償回路の出力信号に応答して前記センスアンプイネーブル信号を発する制御回路をさらに備えることができる。前記内部クロックは前記半導体メモリ装置の外部から印加される外部クロックにより生じる。
【００１５】
本発明の他のセンスアンプイネーブル信号発生回路は、直列連結された多数のインバータを含み、入力信号を遅延させる遅延回路、及びこの遅延回路の出力信号の放電速度を調節するために内部クロック及び前記遅延回路の出力信号の信号レベルに応答して前記入力信号のレベルを調節するプロセストラッキング回路を備えることを特徴とする。
【００１６】
前記他のセンスアンプイネーブル信号発生回路は、前記遅延回路の出力信号の傾度を調節して前記センスアンプイネーブル信号を発するプロセス補償回路をさらに備えることができる。前記内部クロックは前記半導体メモリ装置の外部から印加される外部クロックにより生じる。
【００１７】
本発明の半導体メモリ装置は、ワードライン及びビットライン対に連結され、前記ワードラインの信号に応答して前記ビットライン対を通じてデータが入出力されるビットセル、イネーブル信号に応答して前記ビットライン対のデータを感知増幅するビットラインセンスアンプ、ダミーワードライン及びダミービットラインに連結され、前記ダミーワードラインの信号に応答して前記ダミービットラインを放電させるダミービットセル、制御信号により制御され、前記ダミービットラインの放電速度を調節するために前記ダミービットラインの信号に応答して前記ダミーワードラインの信号レベルを調節するプロセストラッキング回路、内部クロックに応答して前記ダミービットラインの傾度を調節して出力信号を発するプロセス補償回路、前記内部クロック及び前記プロセス補償回路の出力信号に応答して前記イネーブル信号を発する制御回路、及び外部から印加されるアドレスをデコーディングして前記ワードライン及び前記制御信号を活性化させるアドレスデコーダを備えることを特徴とする。
前記内部クロックは、前記半導体メモリ装置の外部から印加される外部クロックにより生じる。
【００１８】
本発明の他の半導体メモリ装置は、ワードライン及びビットライン対に連結され、前記ワードラインの信号に応答して前記ビットライン対を通じてデータが入出力されるビットセル、イネーブル信号に応答して前記ビットライン対のデータを感知増幅するビットラインセンスアンプ、直列連結された多数のインバータを含み、入力信号を遅延させる遅延回路、この遅延回路の出力信号の放電速度を調節するために内部クロック及び前記遅延回路の出力信号の信号レベルに応答して前記入力信号のレベルを調節するプロセストラッキング回路、及び前記遅延回路の出力信号の傾度を調節して前記イネーブル信号を発するプロセス補償回路を備えることを特徴とする。
前記内部クロックは前記半導体メモリ装置の外部から印加される外部クロックにより生じる。
【００１９】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施形態を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図２は、本発明の一実施形態に係る複写型センスアンプイネーブル信号発生回路を備える半導体メモリ装置を示すブロック図である。
図２を参照すれば、本発明の一実施形態に係る複写型センスアンプイネーブル信号発生回路３００は、プロセストラッキング回路２１、ダミービットセルブロック２２、プロセス補償回路２３、及び制御回路２４を備える。図２において、データセンシングのためのパスは、デコーダ２９、ワードラインＷＬ、正常ビットセルブロック２５の順になされ、センスアンプイネーブル信号ＳＡＥＮの発生のためのパスはデコーダ２９、プロセストラッキング回路２１、ダミービットセルブロック２２、プロセス補償回路２３、及び制御回路２４の順になされる。
【００２０】
データセンシングのためのパスでは、正常ビットセルブロック２５で最も長い時間がかかる。すなわち、ビットセル２７に連結されるビットライン対ＢＬ，ＢＬＢの長さが大体長いためにビットライン対ＢＬ，ＢＬＢの寄生キャパシタンスが大きく、これによってビットライン対ＢＬ，ＢＬＢのディスチャージ時間が延びる。したがって、データセンシングのためのパスにおける遅延時間とセンスアンプイネーブル信号ＳＡＥＮの発生のためのパスにおける遅延時間との違いを短くするために、正常ビットセルブロック２５をモデリングして遅延時間が正常ビットセルブロック２５の遅延時間と同一に設計されたダミービットセルブロック２２が複写型センスアンプイネーブル信号発生回路３００に含まれる。
【００２１】
ダミービットセルブロック２２は正常ビットセルブロック２５と共に同じメモリセルアレイブロック４００内に含まれる。正常ビットセルブロック２５はワードラインＷＬとビットライン対ＢＬ，ＢＬＢとに連結される正常ビットセル２７を含む。ワードラインＷＬはデコーダ２９の出力端に連結される。ダミービットセルブロック２２はダミーワードラインＤＷＬとダミービットライン対ＤＢＬ，ＤＢＬＢとに連結され、図３に示された回路を有するダミービットセル２６を含む。ダミーワードラインＤＷＬとダミービットラインＤＢＬとはプロセストラッキング回路２１に連結され、またダミービットラインＤＢＬはプロセス補償回路２３に連結される。
【００２２】
工程変化によってダミービットセルブロック２２の遅延特性が正常ビットセルブロック２５の遅延特性と異なり得る。特に、工程変化によって、ダミービットラインＤＢＬの信号により動作されるプロセス補償回路２３内のＰＭＯＳトランジスタと正常ビットセル２７内のＮＭＯＳパストランジスタとの特性差が大きくなるほど、ダミービットセルブロック２２と正常ビットセルブロック２５間の遅延差が激しくなる。すなわち、センスアンプイネーブル信号ＳＡＥＮの発生のためのパスとデータセンシングのためのパス間の遅延差が激しくなる。従って、本発明に係るセンスアンプイネーブル信号発生回路３００は、ＭＯＳトランジスタ間の工程変化に係る特性差が激しくなる時、ダミービットラインＤＢＬのディスチャージ速度を調節するためのプロセストラッキング回路２１とプロセス補償回路２３とを備える。
【００２３】
プロセストラッキング回路２１は、制御信号ＤＯ、すなわちアドレスデコーダ２９の出力信号により制御され、ＭＯＳトランジスタ間の工程変化に係る特性差が大きくなる時、ダミービットラインＤＢＬのディスチャージ速度を調節するためにダミービットラインＤＢＬの信号レベルに応答してダミーワードラインＤＷＬの信号レベルを調節する。プロセス補償回路２３は、外部クロックにより生じる内部クロックＩＣＫに応答してダミービットラインＤＢＬの傾度を調節して出力信号ＰＯを発する。
【００２４】
制御回路２４は、内部クロックＩＣＫとプロセス補償回路２３の出力信号ＰＯに応答して最終的にセンスアンプイネーブル信号ＳＡＥＮを発する。ビットライン対ＢＬ，ＢＬＢはセンスアンプ２８に連結され、センスアンプ２８はセンスアンプイネーブル信号ＳＡＥＮに応答してビットライン対ＢＬ，ＢＬＢの電圧差を感知増幅する。デコーダ２９は、外部から印加されるアドレスＡＤＤをデコーディングしてワードラインＷＬ及び制御信号ＤＯを活性化させる。
【００２５】
図３は、図２に示されたダミービットセル２６の詳細回路図である。
図３を参照すれば、ダミービットセル２６は、インバータ３１，３２とＮＭＯＳパストランジスタ３３，３４とを備える。ダミービットセル２６はインバータ３１の入力端が電源電圧ＶＤＤに連結されることが正常ビットセル２７と異なり、残りの構成要素は同一である。ＮＭＯＳパストランジスタ３３の一端にはダミービットラインＤＢＬが連結され、ＮＭＯＳパストランジスタ３４の一端には相補ダミービットラインＤＢＬＢが連結される。
【００２６】
ＮＭＯＳパストランジスタ３３，３４のゲートにはダミーワードラインＤＷＬが連結されてダミーワードラインＤＷＬはプロセストラッキング回路２１により駆動される。ダミーワードラインＤＷＬ信号に応答し、すなわちダミーワードラインＤＷＬ信号が論理“ハイ”に活性化される時、ダミービットラインＤＢＬはＮＭＯＳパストランジスタ３３とインバータ３１のＮＭＯＳトランジスタとを通じてディスチャージされる。
【００２７】
図４は、図２に示されたプロセストラッキング回路２１の詳細回路図である。
図４を参照すれば、プロセストラッキング回路２１は、サブデコーダ４１、第１ないし第４ＰＭＯＳトランジスタ４２ないし４５、第１ないし第７ＮＭＯＳトランジスタ４６ないし５２、及びインバータ５３を備える。
【００２８】
第１ＰＭＯＳトランジスタ４２は、ソースに電源電圧が印加され、ゲートにオン信号ＯＮが印加される。第２ＰＭＯＳトランジスタ４５は、ソースに第１ＰＭＯＳトランジスタ４２のドレインが連結され、ドレインにダミーワードラインＤＷＬが連結される。第１ＮＭＯＳトランジスタ４６は、ドレインにダミーワードラインＤＷＬが連結され、ゲートにオン信号ＯＮが印加され、ソースに接地電圧ＶＳＳが印加される。第２ＮＭＯＳトランジスタ４７は、ドレインに第２ＰＭＯＳトランジスタ４５のゲートが連結され、ゲートにダミービットラインＤＢＬが連結される。インバータ５３は、ダミーワードラインＤＷＬの信号を反転させる。
【００２９】
第３ＰＭＯＳトランジスタ４４は、ソースに電源電圧ＶＤＤが印加され、ゲートにリセット信号ＲＥＳＥＴが印加され、ドレインにインバータ５３の出力信号が印加される。第３ＮＭＯＳトランジスタ４８は、ドレインにインバータ５３の出力信号が印加され、ゲートとソースに第２ＮＭＯＳトランジスタ４７のソースが連結される。第４ＮＭＯＳトランジスタ４９は、ドレインに第３ＮＭＯＳトランジスタ４８のソースが連結され、ゲートにインバータ５３の出力信号が印加され、ソースに接地電圧ＶＳＳが印加される。第５ＮＭＯＳトランジスタ５０は、ドレインに第３ＮＭＯＳトランジスタ４８のソースが連結され、ゲートにダミービットラインＤＢＬに連結され、ソースに接地電圧ＶＳＳが印加される。
【００３０】
第４ＰＭＯＳトランジスタ４３は、ソースに電源電圧ＶＤＤが印加され、ゲートにダミービットラインＤＢＬが連結され、ドレインに第２ＰＭＯＳトランジスタ４５のゲートが連結される。第６ＮＭＯＳトランジスタ５１は、ドレインにダミービットラインＤＢＬが連結され、ゲートに第４ＰＭＯＳトランジスタ４３のドレインが連結され、ソースにダミーワードラインＤＷＬが連結される。第７ＮＭＯＳトランジスタ５２は、ドレインにダミービットラインＤＢＬが連結され、ゲートに第４ＰＭＯＳトランジスタ４３のドレインが連結され、ソースに接地電圧ＶＳＳが印加される。サブデコーダ４１は、図２に示されたアドレスデコーダ２９の出力信号ＤＯに応答してオン信号ＯＮ及びリセット信号ＲＥＳＥＴを発する。
【００３１】
プロセストラッキング回路２１の動作を説明すれば、まずワードラインＷＬの信号と同じアドレスデコーダ２９の出力信号ＤＯが入力されれば、サブデコーダ４１によってオン信号ＯＮが論理“ロー”に活性化され、これにより第１ＰＭＯＳトランジスタ４２がターンオンされる。この時、第２ＰＭＯＳトランジスタ４５もターンオンされた状態であるために、ダミーワードラインＤＷＬが論理“ハイ”になり、これにより図３に示されたダミービットセル２６のパストランジスタ３３，３４がターンオンされる。したがって、ダミービットラインＤＢＬがパストランジスタ３３及びインバータ３１のＮＭＯＳトランジスタを通じてディスチャージされる。
【００３２】
ダミービットラインＤＢＬが一定のレベルＶＤＤ−Ｖｔｐまでディスチャージされれば、第４ＰＭＯＳトランジスタ４３が動作して第６ＮＭＯＳトランジスタ５１がターンオンされ、これによりダミーワードラインＤＷＬはダミービットラインＤＢＬのレベルと同じレベルまでディスチャージされる。したがって、ダミービットセル２６のパストランジスタ３３，３４がターンオフされ始め、これによりダミービットラインＤＢＬのディスチャージ速度が遅くなる。
【００３３】
工程変化によってＰＭＯＳトランジスタの特性が動作速度が速くなる方向に変わり、ＮＭＯＳトランジスタの特性が動作速度が遅くなる方向に変わる場合には、図２においてセンスアンプイネーブル信号ＳＡＥＮの発生のためのパスとデータセンシングのためのパスとの遅延差が大きくなる。もし、工程変化によってセンスアンプイネーブル信号ＳＡＥＮの発生のためのパス内のＰＭＯＳトランジスタの特性が動作速度が速くなる方向に変わった場合には、プロセストラッキング回路２１がダミービットラインＤＢＬのディスチャージ速度を遅延させることによってセンスアンプイネーブル信号ＳＡＥＮの発生のためのパスの動作速度が過度に速くなることを防止する。
【００３４】
リセット信号ＲＥＳＥＴが活性化される場合には第３ＰＭＯＳトランジスタ４４がターンオンされ、これにより第４ＮＭＯＳトランジスタ４９がターンオンされ、結局ダミーワードラインＤＷＬはリセットされる。この際、ダミービットラインＤＢＬは正常ビットラインＢＬと共に所定の経路を通じてプリチャージされる。第３ＮＭＯＳトランジスタ４８はダミーワードラインＤＷＬが論理“ハイ”に上昇する時、第６ＮＭＯＳトランジスタ５１がターンオンされることを防止する。第２ＮＭＯＳトランジスタ４７、第５ＮＭＯＳトランジスタ５０、及びインバータ５３はダミービットラインＤＢＬのディスチャージ区間で第２ＰＭＯＳトランジスタ４５のゲート電圧をスレッショルド電圧Ｖｔｎ以下に保ってダミービットラインＤＢＬが十分にディスチャージされる前にノイズ影響により第６ＮＭＯＳトランジスタ５１がターンオンされる現象を防止する。
【００３５】
図５は、図２に示されたプロセス補償回路２３の詳細回路図である。
図５を参照すれば、プロセス補償回路２３は第１及び第２ＰＭＯＳトランジスタ５１，５２、第１ないし第５ＮＭＯＳトランジスタ５３ないし５７を備える。
第１ＰＭＯＳトランジスタ５１は、ソースに電源電圧ＶＤＤが印加され、ゲートに内部クロックＩＣＫが印加され、ドレインにダミービットラインＤＢＬが連結される。第１ＮＭＯＳトランジスタ５３は、ドレインにダミービットラインＤＢＬが連結され、ゲートに内部クロックＩＣＫが印加され、ソースから出力信号ＰＯが出力される。第２ＰＭＯＳトランジスタ５２は、ソースに電源電圧ＶＤＤが印加され、ゲートに内部クロックＩＣＫが印加され、ドレインに第１ＮＭＯＳトランジスタ５３のソースが連結される。
【００３６】
第２ＮＭＯＳトランジスタ５４は、ドレインにダミービットラインＤＢＬが連結され、ゲートに書込み／読出し制御信号Ｒ／Ｗが印加され、ソースに接地電圧ＶＳＳが印加される。第３ＮＭＯＳトランジスタ５５はドレインにダミービットラインＤＢＬが連結され、ゲートに書込み／読出し制御信号Ｒ／Ｗが印加され、ソースに接地電圧ＶＳＳが印加される。第４ＮＭＯＳトランジスタ５６は、ドレイン及びソースに接地電圧ＶＳＳが印加され、ゲートに書込み／読出し制御信号Ｒ／Ｗが印加される。第５ＮＭＯＳトランジスタ５７は、ドレイン及びソースに接地電圧ＶＳＳが印加され、ゲートに書込み／読出し制御信号Ｒ／Ｗが印加される。
【００３７】
プロセス補償回路２３の動作を説明すれば、内部クロックＩＣＫが論理“ハイ”の時、ダミービットラインＤＢＬが一定のレベルＶＤＤ−Ｖｔｎになるまで、第１ＮＭＯＳトランジスタ５３は動作せず、ダミービットラインＤＢＬのみがディスチャージされる。ダミービットラインＤＢＬが十分に落ちれば、第１ＮＭＯＳトランジスタ５３が動作し、この際、電荷伝達により出力信号ＰＯはダミービットラインＤＢＬに比べてさらに急に落ちる。このように、ダミービットラインＤＢＬの傾度を第１ＮＭＯＳトランジスタ５３を通じて険しくすることによって、出力信号ＰＯに連結されているＰＭＯＳトランジスタの工程変化に係る遅延差を減少させる。
【００３８】
第２ないし第５ＮＭＯＳトランジスタ５４ないし５７は、書込み動作時にターンオンされてダミービットラインＤＢＬのディスチャージ速度を読出し動作時より速くする。これにより、書込み動作時には読出し動作時よりワードラインＷＬの信号のパルス幅をさらに狭くし、よって動作速度を向上させ、電力消耗を減らせる。
【００３９】
以上、本発明の一実施形態に係る複写型センスアンプイネーブル信号発生回路は、工程変化があってもデータセンシングのためのパスの遅延特性とセンスアンプイネーブル信号発生のためのパスの遅延特性との差を最小化できる長所がある。これにより、本発明の一実施形態に係る複写型センスアンプイネーブル信号発生回路を備える半導体メモリ装置では工程変化によって確実なセンシング動作が行われないか、またはセンシング速度が遅くなることが防止される。また、ワードラインＷＬ信号のパルス幅を広げなくてもよく、これによって電力消耗が減少される。
【００４０】
図６は、本発明の他の実施形態に係るインバータ遅延チェーン型センスアンプイネーブル信号発生回路を示すブロック図である。
図６を参照すれば、本発明の他の実施形態に係るインバータ遅延チェーン型センスアンプイネーブル信号発生回路は、直列連結された多数のインバータを含み、入力信号ＤＷＬを遅延させる遅延回路６３、この遅延回路６３の出力信号の放電速度を調節するために内部クロックＩＣＫ及び遅延回路６３の出力信号ＤＢＬの信号レベルに応答して入力信号ＤＷＬのレベルを調節するプロセストラッキング回路６１、及び遅延回路６３の出力信号ＤＢＬの傾度を調節して出力信号ＰＯをセンスアンプイネーブル信号として発するプロセス補償回路６５を備える。
【００４１】
プロセストラッキング回路６１及びプロセス補償回路６５は、各々図２の一実施形態に係る複写型センスアンプイネーブル信号発生回路のプロセストラッキング回路２１及びプロセス補償回路２３と同一である。但し、プロセストラッキング回路６１では制御信号ＤＯの代りに内部クロックＩＣＫが入力される。図６に示されたインバータ遅延チェーン型センスアンプイネーブル信号発生回路は、同じ目的を達成するために図２の半導体メモリ装置において複写型センスアンプイネーブル信号発生回路３００の代りに使用されうる。このインバータ遅延チェーン型センスアンプイネーブル信号発生回路の動作は前記複写型センスアンプイネーブル信号発生回路３００の動作と類似しているので、その詳細な説明は省略する。
【００４２】
以上、最適な実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するためのものであって、意味限定や特許請求の範囲上に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲上の技術的思想によって決まるべきである。
【００４３】
【発明の効果】
以上のように本発明に係るセンスアンプイネーブル信号発生回路は、工程変化があってもデータセンシングのためのパスの遅延特性とセンスアンプイネーブル信号発生のためのパスの遅延特性の違いを最小化できる。これにより、本発明に係るセンスアンプイネーブル信号発生回路を備える半導体メモリ装置では工程変化によって確実なセンシング動作がなされないことや、センシング速度の遅れが防止される。また、ワードライン信号のパルス幅を大きくしなくてもよく、これにより電力消耗が減少される。
【図面の簡単な説明】
【図１】従来の複写方式を用いるセンスアンプイネーブル信号発生回路を備える半導体メモリ装置を示すブロック図である。
【図２】本発明の一実施形態に係る複写型センスアンプイネーブル信号発生回路を備える半導体メモリ装置を示すブロック図である。
【図３】図２に示されたダミービットセルの詳細回路図である。
【図４】図２に示されたプロセストラッキング回路の詳細回路図である。
【図５】図２に示されたプロセス補償回路の詳細回路図である。
【図６】本発明の他の実施形態に係るインバータ遅延チェーン型センスアンプイネーブル信号発生回路を示すブロック図である。
【符号の説明】
３００    複写型センスアンプイネーブル信号発生回路
２１    プロセストラッキング回路
２２    ダミービットセルブロック
２３    プロセス補償回路
２４    制御回路
２５    正常ビットセルブロック
２９    デコーダ
ＷＬ    ワードライン
ＳＥＡＮ    センスアンプイネーブル信号
【図１】
0004111861.tif 000002
【図２】
0004111861.tif 000003
【図３】
0004111861.tif 000004
【図４】
0004111861.tif 000005
【図５】
0004111861.tif 000006
【図６】
0004111861.tif 000007