(57)【特許請求の範囲】
【請求項１】
入力されたｎ個（ｎは２以上の整数）ずつの画素データをアナログ信号に変換して、変換されたｎ個の画素信号をｋ個（ｋは整数、ｋ＜ｎ）ずつ時分割して出力するデジタル−アナログ変換集積回路と、
前記デジタル−アナログ変換集積回路の１つに共通に接続された少なくとも２個の出力バッファ集積回路であって、前記デジタル−アナログ変換集積回路からの前記ｋ個ずつの画素信号を選択的に受信し、順次的に入力してホールディングした後、同時にバッファリングしてｎ個ずつのデータラインに出力する少なくとも２個の出力バッファ集積回路と、
前記デジタル−アナログ変換集積回路及び出力バッファ集積回路のそれぞれを制御すると共に前記デジタル−アナログ変換集積回路のそれぞれに供給する画素データを前記ｎ個ずつの画素データで構成される少なくとも２個の区分に時分割して供給するタイミング制御部と
を具備することを特徴とする液晶表示装置のデータ駆動装置。
【請求項２】
前記デジタル−アナログ変換集積回路は前記タイミング制御部に接続される印刷回路基板上に実装されており、前記出力バッファ集積回路は前記印刷回路基板と前記データラインが配置された液晶パネルの間に電気的に接続されたテープ・キャリア・パッケージ上に実装されていることを特徴とする請求項１記載の液晶表示装置のデータ駆動装置。
【請求項３】
前記デジタル−アナログ変換集積回路のそれぞれは、
前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、
前記タイミング制御部の制御と前記サンプリング信号に応答して前記タイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、
入力ガンマ電圧を利用してｎ個の画素データを正極性及び負極性の画素信号に変換して前記タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択すると同時に、前記タイミング制御部の第１選択制御信号に応答してそのｎ個の画素信号を時分割してｋ個ずつ出力するデジタル−アナログ変換部と、
前記タイミング制御部の第２選択制御信号に応答して前記ｋ個ずつの順次的に出力される画素信号を前記少なくとも２個の出力バッファ集積回路に選択的に出力するデマルチプレクサと
を具備することを特徴とする請求項１記載の液晶表示装置のデータ駆動装置。
【請求項４】
前記デジタル−アナログ変換集積回路のそれぞれは、
前記デジタル−アナログ変換の集積回路の構成要素のそれぞれに前記タイミング制御部からの制御信号と画素データを中継して供給する信号制御部と、
入力ガンマ基準電圧を細分化して前記入力ガンマ電圧を発生するガンマ電圧部と
を更に具備することを特徴とする請求項３記載の液晶表示装置のデータ駆動装置。
【請求項５】
前記デジタル−アナログ変換部は、
前記ガンマ電圧を利用して前記ｎ個の画素データを正極性の画素信号に変換する正極性のデコーディング部と、
前記ガンマ電圧を利用して前記ｎ個の画素データを負極性の画素信号に変換する負極性のデコーディング部と、
前記正極性及び負極性のデコーディング部に共通接続されて前記極性の制御信号及び第１選択制御信号に応答する前記ｋ個ずつの画素信号を前記デマルチプレクサに順次的に出力するマルチプレクサと
を具備することを特徴とする請求項３記載の液晶表示装置のデータ駆動装置。
【請求項６】
前記選択制御信号は前記ｎ個の画素信号を前記ｋ個ずつの画素信号に時分割する回数に相当するビット数を有することを特徴とする請求項３記載の液晶表示装置のデータ駆動装置。
【請求項７】
前記デジタル−アナログ変換集積回路のそれぞれは、
前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、
前記タイミング制御部の制御と前記サンプリング信号に応答して前記タイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、
入力ガンマ電圧を利用して前記ｎ個の画素データを正極性及び負極性の画素信号に変換して前記タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択して出力するデジタル−アナログ変換部と、
前記ｎ個の画素信号を前記タイミング制御部の第１選択制御信号に応答して少なくとも２個の出力段に選択的に出力するデマルチプレクサと、
前記少なくとも２個の出力段のそれぞれに接続されて前記ｎ個の画素信号を前記タイミング制御部の第２選択制御信号に応答してｋ個ずつ時分割して出力する少なくとも２個のマルチプレクサと
を具備することを特徴とする請求項１記載の液晶表示装置のデータ駆動装置。
【請求項８】
前記デジタル−アナログ変換集積回路のそれぞれは、
前記デジタル−アナログ変換集積回路の構成要素のそれぞれに前記タイミング制御部からの制御信号と画素データを中継して供給する信号制御部と、
入力ガンマ基準電圧を細分化して前記ガンマ電圧を発生するガンマ電圧部と
を更に具備することを特徴とする請求項７記載の液晶表示装置のデータ駆動装置。
【請求項９】
前記第１選択制御信号は、前記ラッチ部の出力を制御する出力イネーブル信号の周期毎に前記選択制御信号の論理状態が反転されて、前記第２選択制御信号は前記ｎ個の画素信号を前記ｋ個ずつの画素信号に時分割する回数に相当するビット数を有することを特徴とする請求項３記載の液晶表示装置のデータ駆動装置。
【請求項１０】
前記デジタル−アナログ変換集積回路のそれぞれは、
前記ｎ個のデータラインの中のｋ個ずつのデータラインに接続されて前記画素信号のホールディング及びバッファリングの機能をする多数個の出力バッファ部と、
前記デジタル−アナログ集積回路からｋ個ずつ供給される画素信号を前記タイミング制御部の選択制御信号に応答して前記多数個の出力バッファ部に順次的に供給するデマルチプレクサと
を具備することを特徴とする請求項１記載の液晶表示装置のデータ駆動装置。
【請求項１１】
前記多数個の出力バッファ部のそれぞれは、前記ｋ個のデータラインにそれぞれ接続されるｋ個の出力バッファで構成されており、
前記出力バッファのそれぞれは、
前記画素信号を入力してホールディングするホールディング手段と、
前記タイミング制御部からの制御信号に応答して前記ホールディングされた画素信号を出力するスイッチング手段と、
前記スイッチング手段に接続されて前記バッファリングの機能をする電圧追従機と
を具備することを特徴とする請求項１０記載の液晶表示装置のデータ駆動装置。
【請求項１２】
前記選択制御信号は、前記ｎ個の画素信号を前記ｋ個ずつの画素信号に時分割する回数に相当するビット数を有することを特徴とする請求項１０記載の液晶表示装置のデータ駆動装置。
【請求項１３】
前記出力バッファ集積回路を実装したテープ・キャリア・パッケージは、前記ｋ個の入力ピンと前記ｎ個の出力ピンの数を有することを特徴とする請求項２記載の液晶表示装置のデータ駆動装置。
【請求項１４】
液晶パネルに配置されたデータラインを駆動するためのデータ駆動装置の駆動方法において、前記データ駆動装置は、ｎ個（ｎは正数）ずつのデータラインに接続された複数の出力バッファ集積回路と、少なくとも２個の出力バッファ集積回路の入力段に共通接続された１個のデジタル−アナログ変換集積回路で構成されており、
前記デジタル−アナログ変換集積回路に供給される画素データを、前記ｎ個ずつの画素データに構成される少なくとも２個の区分に時分割して供給する段階と、
前記デジタル−アナログ変換集積回路が各画素データをアナログ画素信号に変換して、変換された画素信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割して供給する段階と、
前記時分割された画素信号をデマルチプレクス処理する段階と、
前記デマルチプレクス処理された時分割画素信号を前記少なくとも２個の出力バッファ集積回路の選択された一方に出力する段階と、
前記選択された出力バッファ集積回路が前記ｋ個ずつのデマルチプレクス処理された時分割画素信号を順次的に入力してホールディングし、同時にバッファリングする段階と、
前記バッファリングされた画素信号を前記少なくとも２個の出力バッファ集積回路から前記データラインに供給する段階と
を含むことを特徴とする液晶表示装置のデータ駆動方法。
【請求項１５】
前記画素信号に変換する段階は、
前記ｎ個の画素データをガンマ電圧を利用して正極性及び負極性の画素信号に変換して、外部から入力される極性の制御信号と第１選択制御信号に応答するｋ個ずつの画素信号を順次的に供給する段階と、
前記ｋ個の画素信号を外部からの第２選択制御信号に応答して前記少なくとも２個の出力バッファ集積回路のそれぞれに選択的に供給する段階と
を含むことを特徴とする請求項１４記載の液晶表示装置のデータ駆動方法。
【請求項１６】
前記画素信号に変換する段階は、
前記ｎ個の画素データをガンマ電圧を利用して正極性及び負極性の画素信号に変換して、外部から入力される極性の制御信号に応答するｎ個の画素信号を供給する段階と、
前記ｎ個の画素信号を選択制御信号に応答して前記ｋ個ずつの画素データに時分割して供給する段階と
を含むことを特徴とする請求項１４記載の液晶表示装置のデータ駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に関するもので、特にデジタル−アナログ変換部と出力バッファ部を分離して集積化することにより、テープ・キャリア・パッケージの不良による損失を著しく減らすことができるようにする液晶表示装置のデータ駆動装置及び方法に関するものである。また、本発明のデジタル−アナログ変換部を時分割駆動することにより、デジタル−アナログ変換機能をする集積回路の数を減らすことができるようにした液晶表示装置のデータ駆動装置及び方法に関するものである。
【０００２】
【従来の技術】
通常の液晶表示装置は、電界を利用して液晶の光透過率を調節することで画像を表示する。このために液晶表示装置は、液晶セルがマトリックス形態で配列された液晶パネルとこの液晶パネルを駆動するための駆動回路とを具備する。液晶パネルには複数のゲートラインとデータラインが交差して配列されて、そのゲートラインとデータラインが交差して設けられる領域に液晶セルが位置する。この液晶パネルには、液晶セルのそれぞれに電界を印加するための複数の画素電極と共通電極が設けられる。画素電極のそれぞれは、スイッチング素子である薄膜トランジスタ（ＴＦＴ）のソース及びドレイン端子を経由してデータラインのうちのいずれか一つに接続される。薄膜トランジスタのゲート端子は画素電圧信号が１ライン分ずつの画素電極に印加されるようにするゲートラインのうちのいずれか一つに接続される。駆動回路はゲートラインを駆動するためのゲート・ドライバと、データラインを駆動するためのデータ・ドライバと、共通電極を駆動するための共通電圧発生部とを具備する。ゲート・ドライバは走査信号をゲートラインに順次的に供給して液晶パネル上の液晶セルを１ライン分ずつ順次的に駆動する。データ・ドライバはゲートラインのうちのいずれか一つにゲート信号が供給される毎にデータラインのそれぞれに画素電圧信号を供給する。共通電圧発生部は共通電極に共通電圧信号を供給する。これにより、液晶表示装置は液晶セル別に画素電圧信号により画素電極と共通電極の間に印加される電界により光透過率を調節することで画像を表示する。データ・ドライバとゲート・ドライバは集積回路（以下、「ＩＣ」という）チップに製作されてテープ・キャリア・パッケージ（以下、「ＴＣＰ」という）上に実装されてＴＡＢ（テープ・オートメーテッド・ボンディング）方式で液晶パネルに接続される。
【０００３】
図１は従来の液晶表示装置のデータ駆動ブロックを概略的に図示したもので、データ駆動ブロックは、ＴＣＰ（６）を通して液晶パネル（２）と接続された複数のデータ駆動ＩＣ（４）と、ＴＣＰ（６）を通してデータ駆動ＩＣ（４）と接続されたデータ印刷回路基板（以下印刷回路基板を「ＰＣＢ」という）（８）とを具備する。
【０００４】
データＰＣＢ（８）は、タイミング制御部（図示しない）から供給される各種の制御信号及びデータ信号とパワー部（図示しない）からの駆動電圧信号を入力してデータ駆動ＩＣ（４）に中継する役割をする。ＴＣＰ（６）は、液晶パネル（２）の上段部に設けられたデータパッドと電気的に接続されると共に、データＰＣＢ（８）に設けられた出力パッドと電気的に接続される。データ駆動ＩＣ（４）は、デジタル信号である画素データ信号をアナログ信号である画素電圧信号に変換して液晶パネル（２）上のデータラインに供給する。
【０００５】
このために、データ駆動ＩＣ（４）のそれぞれは、図２に示されたように順次的にサンプリング信号を供給するシフト・レジスタ部（１４）と、サンプリング信号に応答して画素データ（ＶＤ）を順次的にラッチして同時に出力するラッチ部（１６）と、ラッチ部（１６）からの画素データ（ＶＤ）を画素電圧信号に変換するデジタル−アナログ変換部（以下、ＤＡＣ部という）（１８）と、ＤＡＣ部（１８）からの画素電圧信号を緩衝して出力する出力バッファ部（２６）とを具備する。また、データ駆動ＩＣ（４）はタイミング制御部（図示しない）から供給される各種の制御信号と画素データ（ＶＤ）とを中継する信号制御部（１０）と、ＤＡＣ部（１８）で必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（１２）とを更に具備する。このような構成を有するデータ駆動ＩＣ（４）のそれぞれは、ｎ個ずつのデータライン（ＤＬ１乃至ＤＬｎ）を駆動する。
【０００６】
信号制御部（１０）は、タイミング制御部（図示しない）からの各種の制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）が該当する構成要素に出力されるように制御する。
【０００７】
ガンマ電圧部（１２）は、ガンマの基準電圧の発生部（図示しない）から入力される多数個のガンマの基準電圧をグレイ別に細分化して出力する。
【０００８】
シフト・レジスタ部（１４）に含まれたシフト・レジスタは、信号制御部（１０）からのソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）により順次的にシフトさせサンプリング信号として出力する。
【０００９】
ラッチ部（１６）に含まれたｎ個のラッチは、シフト・レジスタ部（１４）のサンプリング信号に応答して信号の制御部（１０）からの画素データ（ＶＤ）を順次的にサンプリングしてラッチする。続いて、ｎ個のラッチは、信号制御部（１０）からのソース出力イネーブル信号（ＳＯＥ）に応答してラッチされた画素データ（ＶＤ）を同時に出力する。この場合、ラッチ部（１６）はデータ反転の選択信号（ＲＥＶ）に応答してトランジションのビット数を減らすように変造された画素データ（ＶＤ）を復元させて出力する。これはタイミング制御部でデータ電送の際に電磁気的干渉（ＥＭＩ）を最小化するために、トランジションされるビット数が基準値を超える画素データ（ＶＤ）はトランジションのビット数が減るように変造して供給するためである。ラッチ部（１６）に含まれたｎ個のラッチは、シフト・レジスタ部（１４）のサンプリング信号に応答して信号の制御部（１０）からの画素データ（ＶＤ）を順次的にサンプリングしてラッチする。続いて、ｎ個のラッチは信号制御部（１０）からのソース出力イネーブル信号（ＳＯＥ）に応答してラッチされた画素データ（ＶＤ）を同時に出力する。この場合、ラッチ部（１６）はデータ反転の選択信号（ＲＥＶ）に応答してトランジションのビット数が減るように変造された画素データ（ＶＤ）を復元させ出力する。これは、タイミング制御部でデータ電送の際に電磁気的干渉（ＥＭＩ）を最小化するために、トランジションされるビット数が基準値を超える画素データ（ＶＤ）はトランジションのビット数が減るように変造して供給するためである。
【００１０】
ＤＡＣ部（１８）は、ラッチ部（１６）からの画素データ（ＶＤ）を同時に正極及び負極性の画素電圧信号に変換して出力する。このために、ＤＡＣ部（１８）はラッチ部（１６）に共通接続されたＰデコーディング部（２０）及びＮデコーディング部（２２）と、Ｐデコーディング部（２０）及びＮデコーディング部（２２）の出力信号を選択するためのマルチプレクサ（２４）とを具備する。
【００１１】
Ｐデコーディング部（２０）に含まれるｎ個のＰデコーダは、ラッチ部（１６）から同時に入力されるｎ個の画素データをガンマ電圧部（１２）からの正極性のガンマ電圧を利用して正極性の画素電圧信号に変換する。Ｎデコーディング部（２２）に含まれるｎ個のＮデコーダは、ラッチ部（１６）から同時に入力されるｎ個の画素データをガンマ電圧部（１２）からの負極性のガンマ電圧を利用して負極性の画素電圧信号に変換する。マルチプレクサ（２４）は、信号制御部（１０）からの極性制御信号（ＰＯＬ）に応答してＰデコーディング部（２０）からの正極性の画素電圧信号またはＮデコーディング部（２２）からの負極性の画素電圧信号を選択して出力する。
【００１２】
出力バッファ部（２６）に含まれるｎ個の出力バッファは、ｎ個のデータライン（Ｄ１乃至Ｄｎ）に直列にそれぞれ接続された電圧追従機で構成される。このような出力バッファはＤＡＣ部（１８）からの画素電圧信号を信号緩衝してデータライン（ＤＬ１乃至ＤＬｎ）に供給する。
【００１３】
このように、従来のデータ駆動ＩＣ（４）のそれぞれは、ｎ個のデータライン（ＤＬ１乃至ＤＬｎ）を駆動するためにｎ個ずつのラッチと２ｎ個のデコーダとを具備しなければならない。この結果、従来のデータ駆動ＩＣ（４）は、その構成が複雑で製造単価が相対的に高い短所を有する。
【００１４】
また、従来のデータ駆動ＩＣ（４）のそれぞれは、図１に図示されたように一つのチップの形態でＴＣＰ（６）に取り付けられており、液晶パネル（２）はデータＰＣＢ（８）と接着される。ここで、ＴＣＰ（６）は断線、短絡のような不良率が相対的に高い。これにより、ＴＣＰ（６）に不良が発生する場合に、そのＴＣＰ（６）上に実装された高価なデータ駆動ＩＣ（４）も同じく使用することができないので、経済的な損失が大きい問題点がある。
【００１５】
【発明が解決しようとする課題】
従って、本発明の目的は、ＤＡＣ部と出力バッファ部を分離して集積化することでＴＣＰ不良による損失を最小化することができる液晶表示装置のデータ駆動装置及び方法を提供することである。本発明のまた異なる目的は、ＤＡＣ部を時分割駆動することによりＤＡＣ・ＩＣ数を減らして製造単価を低くすることができる液晶表示装置のデータ駆動装置及び方法を提供することである。
【００１６】
本発明のまた異なる目的は出力バッファＩＣの入力ピンの数を減らして印刷回路基板の上で出力バッファのピッチを十分に確保することができるようにする液晶表示装置のデータ駆動装置及び方法を提供することである。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、本発明の一つ特徴による液晶表示装置のデータ駆動装置は、入力されたｎ個（ｎは正数）ずつの画素データをアナログ信号に変換して、変換されたｎ個の画素信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割して出力するデジタル−アナログ変換集積回路と、デジタル−アナログ変換集積回路からｋ個ずつ供給される画素信号を順次的に入力してホールディングした後、同時に信号緩衝させてｎ個ずつのデータラインに出力する、デジタル−アナログ変換集積回路のそれぞれに少なくとも２個が共通に接続された出力バッファの集積回路と、デジタル−アナログ変換集積回路及び出力バッファ集積回路のそれぞれを制御すると共に、デジタル−アナログ変換集積回路のそれぞれに供給する画素データを前記ｎ個ずつの画素データに構成される少なくとも２個の区間に時分割して供給するタイミング制御部とを具備する。
【００１８】
ここで、前記デジタル−アナログ変換集積回路は、タイミング制御部に接続される印刷回路基板上に実装されており、出力バッファ集積回路は、前記印刷回路基板と前記データラインが配置された液晶パネルの間に電気的に接続されたテープ・キャリア・パッケージ上に実装されていることを特徴とする。
【００１９】
特に、前記デジタル−アナログ変換集積回路のそれぞれは、前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、タイミング制御部の制御とサンプリング信号に応答して前記タイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用してｎ個の画素データを正極性及び負極性の画素信号に変換して、タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択すると同時に、タイミング制御部の第１選択制御信号に応答してそのｎ個の画素信号を時分割してｋ個ずつ出力するデジタル−アナログ変換部と、タイミング制御部の第２選択制御信号に応答してｋ個ずつの順次的に出力される画素信号を少なくとも２個の出力バッファ集積回路に選択的に出力するデマルチプレクサとを具備することを特徴とする。
【００２０】
ここで、前記デジタル−アナログ変換部は、ガンマ電圧を利用して前記ｎ個の画素データを正極性の画素信号に変換する正極性のデコーディング部と、ガンマ電圧を利用して前記ｎ個の画素データを負極性の画素信号に変換する負極性のデコーディング部と、正極性及び負極性のデコーディング部に共通接続されて、前記極性の制御信号及び第１選択制御信号に応答するｋ個ずつの画素信号をデマルチプレクサに順次的に出力するマルチプレクサとを具備することを特徴とする。
【００２１】
これとは異なり、異なる特徴による前記デジタル−アナログ変換集積回路のそれぞれは、タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、タイミング制御部の制御とサンプリング信号に応答してタイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用して前記ｎ個の画素データを正極性及び負極性の画素信号に変換して、タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択して出力するデジタル−アナログ変換部と、ｎ個の画素信号を前記タイミング制御部の第１選択制御信号に応答して少なくとも２個の出力段に選択的に出力するデマルチプレクサと、少なくとも２個の出力段のそれぞれに接続されてｎ個の画素信号をタイミング制御部の第２選択制御信号に応答してｋ個ずつ時分割して出力する少なくとも２個のマルチプレクサとを具備することを特徴とする。
【００２２】
そして、前記デジタル−アナログ変換集積回路のそれぞれは、デジタル−アナログ変換集積回路の構成要素のそれぞれにタイミング制御部からの制御信号と画素データを中継して供給する信号制御部と、入力ガンマ基準電圧を細分化して前記ガンマ電圧を発生するガンマ電圧部とを更に具備することを特徴とする。
【００２３】
前記出力バッファ変換集積回路のそれぞれは、前記ｎ個のデータラインのうちのｋ個ずつのデータラインに接続されて画素信号のホールディング及び信号緩衝の機能をする多数個の出力バッファ部と、デジタル−アナログ集積回路からｋ個ずつ供給される画素信号を、前記タイミング制御部の選択制御信号に応答して多数個の出力バッファ部に順次的に供給するデマルチプレクサとを具備することを特徴とする。
【００２４】
ここで、前記多数個の出力バッファ部のそれぞれは、前記ｋ個のデータラインにそれぞれ接続されるｋ個の出力バッファで構成されており、出力バッファのそれぞれは、前記画素信号を入力してホールディングするホールディング手段と、タイミング制御部からの制御信号に応答してホールディングされた画素信号を出力するスイッチング手段と、スイッチング手段に接続されて前記信号緩衝の機能をする電圧追従機とを具備することを特徴とする。
【００２５】
前記出力バッファ集積回路を実装したテープ・キャリア・パッケージは、前記ｋ個の入力ピント前記ｎ個の出力ピンの数を有することを特徴とする。
【００２６】
本発明の一つの特徴による液晶表示装置のデータ駆動方法は、液晶パネルに配置されたデータラインを駆動するためのデータ駆動装置の駆動方法において、データ駆動装置は、ｎ個（ｎは正数）ずつのデータラインに接続された出力バッファ集積回路と、少なくとも２個の出力バッファ集積回路の入力段に共通接続されたデジタル−アナログ変換集積回路とで構成されており、デジタル−アナログ変換集積回路のそれぞれに供給される画素データを、ｎ個ずつの画素データに構成される少なくとも２個の区間に時分割して供給する段階と、デジタル−アナログ変換集積回路がｎ個ずつの画素データをアナログの画素信号に変換して、変換された画素信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割して供給する段階と、少なくとも２個の出力バッファ集積回路が前記ｋ個ずつの画素信号を順次的に入力してホールディングした後に同時に信号緩衝させてデータラインに供給する段階とを含む。
【００２７】
ここで、前記画素信号に変換する段階は、前記ｎ個の画素データをガンマ電圧を利用して正極性及び負極性の画素信号に変換して、外部から入力される極性の制御信号と第１選択制御信号に応答するｋ個ずつの画素信号を順次的に供給する段階と、ｋ個の画素信号を外部からの第２選択制御信号に応答して前記少なくとも２個の出力バッファ集積回路のそれぞれに選択的に供給する段階とを含むことを特徴とする。
【００２８】
これとは異なり、前記画素信号に変換する段階は、前記ｎ個の画素データをガンマ電圧を利用して正極性及び負極性の画素信号に変換して、外部から入力される極性の制御信号に応答するｎ個の画素信号を供給する段階と、ｎ個の画素信号を選択制御信号に応答してｋ個ずつの画素データに時分割して供給する段階とを含むことを特徴とする。
【００２９】
【作用】
本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣの機能をするＤＡＣ手段と出力バッファリングの機能をする出力バッファリング手段を分離して別途のチップに集積化することで、不良率の高いＴＣＰ上には単純構成の出力バッファＩＣだけを実装することができるようになる。これにより従来のＴＣＰ不良により高価なデータ駆動ＩＣを使用できなくなる損失を大きく減らすことができる。
【００３０】
また、本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣ・ＩＣを、より高い周波数を有する駆動信号を利用して時分割駆動して一つのＤＡＣ・ＩＣに少なくとも２個の出力バッファＩＣが共通に接続されるようにすることで、ＤＡＣ・ＩＣの数を減らすことができるようになるので製造単価を低くすることができる。
【００３１】
更に、本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣ・ＩＣでアナログ信号に変換された画素信号も多数個に時分割して供給することにより、出力バッファＩＣのそれぞれの入力ピンの数を減らすことができる。これにより、出力バッファＩＣが実装されるＴＣＰの入力ピンの数を減らすことができるようになるので、ＴＣＰの入力ピンと接続されるデータＰＣＢの出力パッドのピッチの確保が容易になる。
【００３２】
【発明の実施態様】
以下、図３乃至図８を参照して本発明の好ましい実施例について説明する。
【００３３】
図３は本発明の実施例による液晶表示装置のデータ駆動装置の構成を図示したブロック図である。図３に図示されたデータ駆動装置は、大きくＤＡＣ機能をするＤＡＣ手段と出力バッファリング機能をするバッファリング手段とに分離されて別途のチップに集積化される。換言すると、データ駆動装置は、ＤＡＣ・ＩＣ（３０）と出力バッファＩＣ（５０）とに分離されて構成される。特に一つのＤＡＣ・ＩＣ（３０）には少なくとも２個の出力バッファＩＣ（５０）が共通に接続される。そしてＤＡＣ・ＩＣ（３０）は少なくとも２個の区間に時分割されてＤＡＣ機能を遂行する。ここでは一つのＤＡＣ・ＩＣ（３０）に２個の出力バッファＩＣ（５０）が共通に接続された場合を例として説明する。
【００３４】
ＤＡＣ・ＩＣ（３０）には、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データが時分割されて入力される。ＤＡＣ・ＩＣ（３０）は、入力されたｎ個の画素データをアナログ信号である画素信号に変換する。そしてＤＡＣ・ＩＣ（３０）は、アナログ信号に変換されたｎ個の画素信号をまたｋ個（＜ｎ）ずつ分割して第１及び第２出力バッファ（５０）に選択的に供給する。このように、ＤＡＣ・ＩＣ（３０）が２個の画素データをｎ個ずつ分割してＤＡＣ機能を遂行すべきなので、それに必要な駆動信号は従来に比べて２倍の周波数を有する。
【００３５】
このために、ＤＡＣ・ＩＣ（３０）は、順次的なサンプリング信号を供給するシフト・レジスタ部（３６）と、サンプリング信号に応答して画素データ（ＶＤ）を順次的にラッチして同時に出力するラッチ部（３８）と、ラッチ部（３８）からの画素データ（ＶＤ）を画素信号に変換するＤＡＣ部（４０）と、ＤＡＣ部（４０）からの画素データ（ＶＤ）を画素信号に変換するＤＡＣ部（４０）と、ＤＡＣ（４０）からの画素信号を２個の出力バッファＩＣ（５０）に選択的に供給する第１デマルチプレクサ（４８）とを具備する。また、ＤＡＣ・ＩＣ（３０）は、タイミング制御部（図示しない）から供給される各種の制御信号と画素データ（ＶＤ）とを中継する信号制御部（３２）と、ＤＡＣ部（４０）で必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（３４）とを更に具備する。
【００３６】
信号制御部（３２）は、タイミング制御部（２８）からの各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）を該当する構成要素に出力するように制御する。この場合、タイミング制御部は、信号制御部（３２）を通して供給される各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）画素データ（ＶＤ）とが従来に対して二倍の周波数を有するようにする。特に、タイミング制御部は、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に該当する２ｎ個の画素データ（ＶＤ）を２個の区間に時分割してｎ個ずつ順次的に供給する。
【００３７】
ガンマ電圧部（３４）は、ガンマ基準電圧の発生部（図示しない）から入力される多数個のガンマ基準電圧をグレイ別に細分化して出力する。
【００３８】
シフト・レジスタ部（３６）に含まれるシフト・レジスタは、信号制御部（３２）からのソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）により順次的にシフトさせてサンプリング信号として出力する。この場合、シフト・レジスタ部（３６）は、周波数が二倍に増加されたソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）に応答して従来の二倍速度でサンプリング信号を出力する。
【００３９】
ＤＡＣ部（４０）は、ラッチ部（３８）からのｎ個の画素データを同時に正極及び負極性の画素電圧信号に変換して極性制御信号（ＰＯＬ）及び第１選択制御信号（ＳＥＬ１）に応答してｋ個ずつ分離して出力する。このために、ＤＡＣ部（４０）はラッチ部（３８）に共通接続されたＰデコーディング部（４２）及びＮデコーディング部（４４）と、Ｐデコーディング部（４２）及びＮデコーディング部（４４）の出力信号を選択するためのマルチプレクサ（４６）とを具備する。
【００４０】
Ｐデコーディング部（４２）に含まれるｎ個のＰデコーダは、ラッチ部（３８）から同時に入力されるｎ個の画素データを、ガンマ電圧部（３４）からの正極性のガンマ電圧を利用して正極性の画素電圧信号に変換する。Ｎデコーディング部（４４）に含まれるｎ個のＮデコーダは、ラッチ部（３８）から同時に入力されるｎ個の画素データを、ガンマ電圧部（３４）からの負極性のガンマ電圧を利用して負極性の画素電圧信号に変換する。マルチプレクサ（４６）は、信号制御部（３２）からの極性制御信号（ＰＯＬ）に応答してＰデコーディング部（４２）からの正極性の画素電圧信号またはＮデコーディング部（４４）からの負極性の画素電圧信号を選択すると同時に、第１選択制御信号（ＳＥＬ１）に応答してｎ個の画素電圧信号をｋ個ずつ分けて出力する。この場合、第１選択制御信号（ＳＥＬ１）のビット数はｎ個の画素信号を分割する回数（ｊ）により定められる。例えば、ｎ個の画素信号を８（ｊ＝８）分割して出力する場合、第１選択制御信号（ＳＥＬ１）は３ビットに構成されると十分である。このように、ＤＡＣ部（４０）は、２ｎ個の画素データを処理するために従来のＤＡＣ部（１８）と対比して２倍の速度でｎ個ずつの画素データを画素信号に変換してｎ個の画素信号をそれより小さいｋ個ずつ分離して出力する。
【００４１】
第１デマルチプレクサ（４８）は、マルチプレクサ（４０）から入力されるｋ個ずつの画素信号を、信号制御部（３２）から入力される第２選択制御信号（ＳＥＬ２）に応答して第１出力バッファＩＣ（５０）または第２出力バッファＩＣ（５０）に出力する。この場合、第２選択制御信号（ＳＥＬ２）もｎ個の画素信号が分割された回数（ｊ）により定められるので、前記第１選択制御信号（ＳＥＬ１）と同一のビット数を有する。
【００４２】
第１及び第２出力バッファＩＣ（５０）のそれぞれは、ＤＡＣ・ＩＣ（３０）からｋ個ずつ入力される画素電圧信号をサンプリングした後、ホールディングしてｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｋ、…、ＤＬｊ１乃至ＤＬｊｋ）に同時に出力する。このために、第１及び第２出力バッファＩＣ（５０）のそれぞれは、第２デマルチプレクサ（５２）と第１乃至第ｊ出力バッファ部（５４）で構成される。
【００４３】
第２デマルチプレクサ（５２）は、第１デマルチプレクサ（４８）からｋ個ずつ入力される画素信号を、タイミング制御部（図示しない）から供給される第３選択制御信号（ＳＥＬ３）に応答して第１及び第２出力バッファ部（５４）に順次的に供給する。この場合、第３選択制御信号（ＳＥＬ３）もまた、前記第１及び第２選択制御信号（ＳＥＬ１、ＳＥＬ２）と同じにｎ個の画素信号が分割された回数（ｊ）に相当するビット数を有する。
【００４４】
第１及び第ｊ出力バッファ部（５４）は、第２デマルチプレクサ（５２）から供給されるｋ個ずつの画素信号を順次的に入力してホールディングさせる。続いて、第１及び第ｊ出力バッファ部（５４）は、タイミング制御部からのスイッチング制御信号（ＳＷＳ）に応答してホールディングされたｋ個ずつの画素信号を同時に該当のデータライン（ＤＬ１１乃至ＤＬ１ｋ、…、ＤＬｊ１乃至ＤＬｊｋ）に供給する。このような第１乃至第ｊ出力バッファ部（５４）のそれぞれは、該当のデータライン（ＤＬ１１乃至ＤＬ１ｋ、…、ＤＬｊ１乃至ＤＬｊｋ）に一対一に接続されるｋ個の出力バッファで構成される。ｋ個の出力バッファのそれぞれは、図５に示されたように入力の画素信号（ＩＮＰＵＴ）を充電してホールディングするためのキャパシティ（Ｃ）と、タイミング制御部からのスイッチ制御信号（ＳＷＳ）に応答してキャパシティ（Ｃ）にホールディングされた画素信号が出力されるようにするスイッチング素子（５６）と、スイッチング素子（５６）に接続されて画素信号を信号緩衝して出力画素信号（ＯＵＴＰＵＴ）として出力するための電圧追従機（５８）で構成される。
【００４５】
このような構成を有する本発明の実施例によるＤＡＣ・ＩＣ（３０）は図６に示されたようにデータＰＣＢ（６８）上に、出力バッファＩＣ（５０）はＴＣＰ（６６）上に分離されて実装されている。データＰＣＢ（６８）は、タイミング制御部（図示しない）から供給される各種の制御信号とデータ信号をＤＡＣ・ＩＣ（３０）に伝送すると共に、ＤＡＣ・ＩＣ（３０）からの画素信号をＴＣＰ（６６）を経由して出力バッファＩＣ（５０）に伝送する役割をする。ＴＣＰ（６６）は液晶パネル（６２）の上段部に設けられたデータ・パッドと電気的に接続されると共に、データＰＣＢ（６８）に設けられた出力パッドと電気的に接続される。
【００４６】
このように、ＴＣＰ（６６）上にはバッファリング機能だけをする単純構成の出力バッファＩＣ（５０）だけが実装されることで、ＴＣＰ（６６）不良が発生した場合、出力バッファＩＣ（５０）だけが損失を受ける。この結果、従来のＴＣＰ（６６）の不良で高価なデータ駆動ＩＣを使用できなくなることがもたらした経済的な損失を著しく減らすことができる。また、ＤＡＣ・ＩＣ（３０）は、時分割駆動されて少なくとも２個の出力バッファＩＣ（５０）に画素信号を供給する。これにより、ＤＡＣ・ＩＣ（３０）の数を従来より少なくとも１/２に減らすことができるようになるので、製造単価を低くすることができる。
【００４７】
特に、ＤＡＣ・ＩＣ（３０）のＤＡＣ部（４０）でｎ個の画素信号をｊ個に時分割してｋ個ずつ供給することにより、出力バッファＩＣ（５０）のそれぞれの入力ピンの数をｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｋ、…、ＤＬｊ１乃至ＤＬｊｎ）に接続される出力ピンの数（ｎ）より小さいｋ個に減らすことができる。これにより、出力バッファＩＣ（５０）が実装されるＴＣＰ（６６）の入力ピンの数も減らすことができるので、ＴＣＰ（６６）の入力ピンと接続されるデータＰＣＢ（６８）の出力パッドのピッチを確保することが容易になる。すなわち、本発明では、ＤＡＣ・ＩＣ（３０）で出力された画素信号をデータＰＣＢ（６８）及びＴＣＰ（６６）を経由して出力バッファＩＣ（５０）に伝送するため、データＰＣＢ（６８）にはデジタル形態の画素データを伝送することでデータＰＣＢより相対的に多い信号伝送ラインと出力パッドが必要となる。この結果、一般的にデータＰＣＢ（６８）上に出力パッドのピッチを確保することが難しかったが、本発明では画素信号を時分割駆動して出力パッドを減らすことで出力パッドのピッチの確保が容易になる。
【００４８】
図７は本発明の異なる実施例による液晶表示装置のデータ駆動装置の構成を示したブロック図である。図７に図示されたデータ駆動装置は、図３に示されたデータ駆動装置と対比して図３のマルチプレクサ（４６）が有するｎ個の画素信号の分割機能を遂行するための２個の第２マルチプレクサ（９０）が追加されたことを除いては同一の構成要素を具備する。一つのＤＡＣ・ＩＣ（７０）には少なくとも２個の出力バッファＩＣ（９２）が共通に接続される。
【００４９】
ＤＡＣ・ＩＣ（７０）には、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割されて入力される。ＤＡＣ・ＩＣ（７０）は、入力されたｎ個の画素データをアナログ信号である画素信号に変換する。そしてＤＡＣ・ＩＣ（７０）は、アナログ信号に変換されたｎ個の画素信号をまたｋ個（＜ｎ）ずつ分割して第１及び第２出力バッファＩＣ（９２）に選択的に供給する。このように、ＤＡＣ・ＩＣ（７０）が２個の画素データをｎ個ずつ分割してＤＡＣ機能を遂行すべきなので、それに必要な駆動信号は従来に対比して２倍の周波数を有する。
【００５０】
このために、ＤＡＣ・ＩＣ（７０）は、順次的なサンプリング信号を供給するシフト・レジスタ部（７６）と、サンプリング信号に応答して画素データ（ＶＤ）を順次的にラッチして同時に出力するラッチ部（７８）と、ラッチ部（７８）からの画素データ（ＶＤ）を画素信号に変換するＤＡＣ部（８０）と、ＤＡＣ部（８０）からの画素信号を２個のマルチプレクサ（９０）に選択的に供給する第１デマルチプレクサ（８８）と、第１デマルチプレクサ（８８）からの画素信号を時分割して第１及び第２出力バッファＩＣ（９２）のそれぞれに供給する２個の第２マルチプレクサ（９０）とを具備する。また、ＤＡＣ・ＩＣ（７０）は、タイミング制御部（図示しない）から供給される各種の制御信号と画素データ（ＶＤ）とを中継する信号制御部（７２）と、ＤＡＣ部（８０）で必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（７４）とを更に具備する。
【００５１】
信号制御部（７２）は、タイミング制御部からの各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）とを該当の構成要素に出力するように制御する。この場合、タイミング制御部は、信号制御部（７２）を通して供給される各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）とが従来との対比で二倍の周波数を有するようにする。特に、タイミング制御部は、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に相当する２ｎ個の画素データ（ＶＤ）を２個の区間に時分割してｎ個ずつ順次的に供給する。
【００５２】
ガンマ電圧部（７４）は、ガンマ基準電圧の発生部（図示しない）から入力される多数個のガンマ基準電圧をグレイ別に細分化して出力する。
【００５３】
シフト・レジスタ部（７６）に含まれるシフト・レジスタは、信号制御部（７２）からのソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）により順次的にシフトさせてサンプリング信号として出力する。この場合、シフト・レジスタ部（７６）は、周波数が二倍に増加されたソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）に応答して従来の二倍の速度でサンプリング信号を出力する。
【００５４】
ラッチ部（７８）に含まれるｎ個のラッチは、シフト・レジスタ部（７６）のサンプリング信号に応答して、信号の制御部（７２）からの画素データ（ＶＤ）を順次的にサンプリングしてラッチする。続いて、ラッチは、信号制御部（７２）から供給されるソース出力イネーブル信号（ＳＯＥ）に応答してラッチされた画素データ（ＶＤ）を同時に出力する。この場合、ラッチは、データ反転の選択信号（ＲＥＶ）に応答してトランジションのビット数を減らすように変造された画素データ（ＶＤ）を復元させて出力する。これはタイミング制御部でデータ電送の際に電磁気的干渉（ＥＭＩ）を最小化するために、トランジションされるビット数が基準値を超える画素データ（ＶＤ）はトランジションのビット数が減るように変造して供給するためである。
【００５５】
このようなシフト・レジスタ部（７６）及びラッチ部（７８）に供給されるソース・サンプリング・クロック信号（ＳＳＣ）とソース出力イネーブル信号（ＳＯＥ）は図４ａ及び図４ｂに″ＮＳＳＣ″と″ＮＳＯＥ″として図示したように、図２に示された従来のシフト・レジスタ部（７６）及びラッチ部（７８）に供給される″ＳＳＣ″及び″ＳＯＥ″と対比して二倍の周波数を有して供給される。
【００５６】
ＤＡＣ部（８０）は、ラッチ部（７８）からのｎ個の画素データを同時に正極及び負極性の画素電圧信号に変換して出力する。このために、ＤＡＣ部（８０）はラッチ部（７８）に共通接続されたＰデコーディング部（８２）及びＮデコーディング部（８４）と、Ｐデコーディング部（８２）及びＮデコーディング部（８４）の出力信号を選択するための第１マルチプレクサ（８６）とを具備する。
【００５７】
Ｐデコーディング部（８２）に含まれるｎ個のＰデコーダは、ラッチ部（７８）から同時に入力されるｎ個の画素データをガンマ電圧部（７４）からの正極性のガンマ電圧を利用して正極性の画素電圧信号に変換する。Ｎデコーディング部（８４）に含まれるｎ個のＮデコーダは、ラッチ部（７８）から同時に入力されるｎ個の画素データをガンマ電圧部（７４）からの負極性のガンマ電圧を利用して負極性の画素電圧信号に変換する。第１マルチプレクサ（８６）は、信号制御部（７２）からの極性制御信号（ＰＯＬ）に応答してＰデコーディング部（８２）からの正極性の画素電圧信号またはＮデコーディング（８４）からの負極性の画素電圧信号を選択してｎ個ずつ出力する。このように、ＤＡＣ部（８０）は２ｎ個の画素データを処理するために従来のＤＡＣ部（１８）と対比して二倍の速度でｎ個ずつの画素データを画素信号に変換して出力する。
【００５８】
第１デマルチプレクサ（８８）は、第１マルチプレクサ（８６）から入力されるｎ個の画素信号を図８に示されたように信号制御部（７２）から入力される第１選択制御信号（ＳＥＬ１）に応答して、第２及び第３マルチプレクサ（９０）に選択的に出力する。第１選択制御信号（ＳＥＬ１）は、ラッチ部（７８）に供給されるソース出力イネーブル信号（ＳＯＥ）の一周期毎に論理値が反転されることで、ｎ個ずつの画素信号が２個の第２マルチプレクサ（９０）に選択的に出力されるようにする。
【００５９】
第２及び第３マルチプレクサ（９０）のそれぞれは、デマルチプレクサ（８８）からｎ個ずつ供給される画素信号を、信号制御部（９２）からの第２選択制御信号（ＳＥＬ２）に応答してｋ個ずつ分けて出力する。この場合、第２選択制御信号（ＳＥＬ２）のビット数は、ｎ個の画素信号を分割する回数（ｊ）により定められる。例えば、ｎ個の画素信号を８（ｊ＝８）分割して出力する場合、第２選択制御信号（ＳＥＬ２）は３ビットに構成されると十分である。
【００６０】
第１及び第２出力バッファＩＣ（９２）のそれぞれは、ＤＡＣ・ＩＣ（７０）のそれぞれからからｋ個ずつ入力される画素信号をサンプリングした後、ホールディングしてｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｋ、…、ＤＬｊ１乃至ＤＬｊｋ）に同時に出力する。このために、第１及び第２出力バッファＩＣ（９２）のそれぞれは、第２デマルチプレクサ（９４）と第１乃至第ｊ出力バッファ部（９８）に構成される。
【００６１】
第２デマルチプレクサ（９４）は、第２及び第３マルチプレクサ（９０）のそれぞれからｋ個ずつ入力される画素信号を、タイミング制御部（図示しない）から供給される第３選択制御信号（ＳＥＬ３）に応答して、第１及び第２出力バッファ部（９６）に順次的に供給する。この場合、第３選択制御信号（ＳＥＬ３）もまた、前記第１選択制御信号（ＳＥＬ１）と同じにｎ個の画素信号が分割された回数（ｊ）に相当するビット数を有する。
【００６２】
第１及び第ｊ出力バッファ部（９６）は、第２デマルチプレクサ（９４）から供給されるｋ個ずつの画素信号を順次的に入力してホールディングさせる。続いて、第１及び第ｊ出力バッファ部（９６）は、タイミング制御部からのスイッチング制御信号（ＳＷＳ）に応答してホールディングされたｋ個ずつ画素信号を、同時に該当のデータライン（ＤＬ１１乃至ＤＬ１ｋ、…、ＤＬｊ１乃至ＤＬｊｎ）に供給する。このような第１乃至第ｊ出力バッファ部（９６）のそれぞれは、該当するデータライン（ＤＬ１１乃至ＤＬ１ｋ、…、ＤＬｊ１乃至ＤＬｊｎ）に一対一に接続されるｋ個の出力バッファで構成される。ｋ個の出力バッファのそれぞれは、図５に示されたように入力の画素信号（ＩＮＰＵＴ）を充電してホールディングするためのキャパシティ（Ｃ）と、タイミング制御部からのスイッチ制御信号（ＳＷＳ）に応答してキャパシティ（Ｃ）にホールディングされた画素信号が出力されるようにするスイッチング素子（５６）と、スイッチング素子（５６）に接続されて画素信号を信号緩衝して出力の画素信号（ＯＵＴＰＵＴ）に出力するための電圧追従機（５８）とで構成される。
【００６３】
このような構成を有する本発明の実施例によるＤＡＣ・ＩＣ（７０）は図６に示されたようにデータＰＣＢ（６８）上に、出力バッファＩＣ（９２）はＴＣＰ（６６）上に分離されて実装されている。データＰＣＢ（６８）は、タイミング制御部（図示しない）から供給される各種の制御信号とデータ信号をＤＡＣ・ＩＣ（７０）に伝送すると共に、ＤＡＣ・ＩＣ（７０）からの画素信号をＴＣＰ（６６）を経由して出力バッファＩＣ（９２）に伝送する役割をする。ＴＣＰ（６６）は、液晶パネル（６２）の上段部に設けられたデータ・パッドと電気的に接続されると共に、データＰＣＢ（６８）に設けられた出力パッドと電気的に接続される。
【００６４】
このようにＴＣＰ（６６）上にはバッファリング機能だけをする単純構成の出力バッファＩＣ（９２）だけが実装されることで、ＴＣＰ（６６）不良が発生した場合、出力バッファＩＣ（９２）だけが損失を受ける。この結果、従来のＴＣＰ（６６）の不良により高価なデータ駆動ＩＣを使用できなくなることがもたらした経済的な損失を著しく減らすことができる。また、ＤＡＣ・ＩＣ（７０）は、時分割駆動されて少なくとも２個の出力バッファＩＣ（９２）に画素信号を供給する。これによりＤＡＣ・ＩＣ（７０）の数を従来より少なくとも１/２に減らすことができるようになるので、製造単価を低くすることができる。
【００６５】
特に、ＤＡＣ・ＩＣ（７０）でｎ個の画素信号をｊ個に時分割してｋ個ずつ供給することにより、出力バッファＩＣ（９２）のそれぞれの入力ピンの数をｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｋ、…、ＤＬｊ１乃至ＤＬｊｎ）に接続される出力ピンの数（ｎ）より小さいｋ個に減らすことができる。これにより、出力バッファＩＣ（９２）が実装されるＴＣＰ（６６）の入力ピンの数も減らすことができるので、ＴＣＰ（６６）の入力ピンと接続されるデータＰＣＢ（６８）の出力パッドのピッチを確保することが容易になる。すなわち、本発明では、ＤＡＣ・ＩＣ（７０）で出力された画素信号をデータＰＣＢ（６８）及びＴＣＰ（６６）を経由して出力バッファＩＣ（９２）に伝送するため、データＰＣＢ（６８）にはデジタル形態の画素データを伝送する従来のデータＰＣＢより相対的に多い信号伝送ラインと出力パッドが必要となる。この結果、一般的にデータＰＣＢ（６８）上に出力パッド上のピッチを確保することが難しかったが、本発明では画素信号を時分割駆動して出力パッドを減らすことで出力パッドのピッチの確保が容易になる。
【００６６】
【発明の効果】
上述したように、本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣの機能をするＤＡＣ手段と出力バッファリングの機能をする出力バッファリング手段を分離して別途のチップに集積化することで、不良率の高いＴＣＰ上には単純構成の出力バッファＩＣだけを実装することができる。これにより、従来のＴＣＰ不良により高価なデータ駆動ＩＣも使用できなくなることがもたらした損失を大きく減らすことができる。
【００６７】
また、本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣ・ＩＣを、より高い周波数を有する駆動信号を利用して時分割駆動して一つのＤＡＣ・ＩＣに少なくとも２個の出力バッファＩＣが共通に接続されるようにすることでＤＡＣ・ＩＣの数を減らすことができるので、製造単価を低くすることができる。
【００６８】
更に、本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣ・ＩＣでアナログ信号に変換された画素信号も多数個に時分割して供給することにより、出力バッファＩＣのそれぞれの入力ピンの数を減らすことができる。これにより、出力バッファＩＣが実装されるＴＣＰの入力ピンの数を減らすことができるので、ＴＣＰの入力ピンと接続されるデータＰＣＢの出力パッドのピッチの確保が容易になる。
【００６９】
以上説明した内容を通して、当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正の可能であることが分かる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定めなければならない。
【図面の簡単な説明】
【図１】従来の液晶表示装置のデータ駆動ブロックを概略的に示した画面である。
【図２】図１に図示されたデータ駆動集積回路の詳細なの構成を示したブロック図である。
【図３】本発明の実施例による液晶表示装置のデータ・ドライバの駆動を示したブロック図である。
【図４ａ】図２に示されたラッチ部と図３に示されたラッチ部の駆動波形を比較して示した図面である。
【図４ｂ】図２に示されたラッチ部と図３に示されたラッチ部の駆動波形を比較して示した図面である。
【図５】図３に示された出力バッファ部に含まれる出力バッファの構成を示した図面である。
【図６】図３に図示されたデータ・ドライバを含む液晶表示装置のデータ駆動ブロックを概略的に示した画面である。
【図７】本発明の異なる実施例による液晶表示装置のデータ駆動装置を示したブロック図である。
【図８】図７に図示された第１デマルチプレクサの駆動波形を示した図面である。
【符号の説明】
２、６２：液晶パネル
４：データ駆動集積回路（ＩＣ）
６、６６：テープ・キャリア・パッケージ（ＴＣＰ）
８、６８：データ印刷回路基板（ＰＣＢ）
１０、３２、７２：信号制御部
１２、３４、７４：ガンマ電圧部
１４、３６、７６：シフト・レジスタ部
１６、３８、７８：ラッチ部
１８、４０、８０：デジタル−アナログ変換（ＤＡＣ）部
２０、４２、８２：Ｐデコーディング部
２２、４４、８４：Ｎデコーディング部
２４、４６、８６、９０：マルチプレクサ（ＭＵＸ）
２６、５４、９６：出力バッファ部
２８、５８、１５０：タイミング制御部
３０、７０：デジタル−アナログ変換集積回路
４８、５２、８８、９４：デマルチプレクサ（ＤＥＭＵＸ）
５０、９２：出力バッファ集積回路
５６：スイッチ
５８：電圧追従機
【図１】
0004146669.tif 000002
【図２】
0004146669.tif 000003
【図３】
0004146669.tif 000004
【図４ａ】
0004146669.tif 000005
【図４ｂ】
0004146669.tif 000006
【図５】
0004146669.tif 000007
【図６】
0004146669.tif 000008
【図７】
0004146669.tif 000009
【図８】
0004146669.tif 000010