(57)【特許請求の範囲】
【請求項１】
第２導電型半導体基板の表面側から拡散形成された第１導電型のドレイン拡散層と、前記半導体基板の表面側から拡散され前記ドレイン拡散層を取り囲むように形成された第２導電型のボディー拡散層と、該ボディー拡散層内に前記ドレイン拡散層との境界から所定距離離れた領域に表面側から形成された第１導電型のソース拡散層と、前記ドレイン拡散層の表面側から形成された第１導電型のドレインコンタクト拡散層と、前記ソース拡散層の端部から前記ドレイン拡散層の一部にわたって形成されたゲート酸化膜と、前記ドレイン拡散層表面のうち前記ドレインコンタクト拡散層及び前記ゲート酸化膜が形成されていない領域に形成されたフィールド酸化膜と、前記ゲート酸化膜上から前記フィールド酸化膜の一部にわたって形成されたゲート電極とを備えた横型高耐圧ＭＯＳＦＥＴにおいて、前記ゲート酸化膜厚は、ソース・ドレイン間の絶対最大定格電圧に対する電界値が４ＭＶ／ｃｍ以下となる厚さであり、前記ドレイン拡散層の不純物総量は２×１０12／ｃｍ2以上であり、前記ゲート電極の前記フィールド絶縁膜上の長さが、２μｍ以下であり、逆バイアスを印加した際、前記半導体基板の最表面側での空乏層幅は、前記ドレイン拡散層側に伸びる空乏層幅をＷ１、前記ボディー拡散層側に伸びる空乏層幅をＷ２とした場合Ｗ１＜Ｗ２であり、前記ソース拡散層と前記ドレイン拡散層との間隔が、前記ドレイン拡散層の前記ドレインコンタクト拡散層からの張り出し長さより長いことを特徴とする横型高耐圧ＭＯＳＦＥＴ。
【請求項２】
第１導電型半導体基板の表面側から拡散形成された第２導電型のボディー拡散層と、該ボディー拡散層内の表面側から形成された第１導電型のドレイン拡散層と、前記ボディー拡散層内であって前記ドレイン拡散層との境界から所定距離離れた領域の表面側から形成された第１導電型のソース拡散層と、前記ドレイン拡散層の表面側から形成された第１導電型のドレインコンタクト拡散層と、前記ソース拡散層の端部から前記ドレイン拡散層の一部にわたって形成されたゲート酸化膜と、前記ドレイン拡散層表面のうち前記ドレインコンタクト拡散層及び前記ゲート酸化膜が形成されていない領域に形成されたフィールド酸化膜と、前記ゲート酸化膜上から前記フィールド酸化膜の一部にわたって形成されたゲート電極とを備えた横型高耐圧ＭＯＳＦＥＴにおいて、前記ゲート酸化膜厚は、ソース・ドレイン間の絶対最大定格電圧に対する電界値が４ＭＶ／ｃｍ以下となる厚さであり、前記ドレイン拡散層の不純物総量は、２×１０12／ｃｍ2以上であり、前記ゲート電極の前記フィールド絶縁膜上の長さが、２μｍ以下であり、逆バイアスを印加した際、前記半導体基板の最表面側での空乏層幅は、前記ドレイン拡散層側に伸びる空乏層幅をＷ１、前記ボディー拡散層側に伸びる空乏層幅をＷ２とした場合Ｗ１＜Ｗ２であり、前記ソース拡散層と前記ドレイン拡散層との間隔が、前記ドレイン拡散層の前記ドレインコンタクト拡散層からの張り出し長さより長いことを特徴とする横型高耐圧ＭＯＳＦＥＴ。
【請求項３】
第１導電型半導体基板の所望領域に形成された第２導電型の埋め込み層と、前記埋め込み層上の表面側から形成された第１導電型のドレイン拡散層と、前記埋め込み層上の表面側から拡散され前記ドレイン拡散層を取り囲むように形成された第２導電型のボディー拡散層と、該ボディー拡散層内に前記ドレイン拡散層との境界から所定距離離れた領域の表面側から形成された第１導電型のソース拡散層と、前記ドレイン拡散層の表面側から形成された第１導電型のドレインコンタクト拡散層と、前記ボディー拡散層表面のうちソース拡散層の端部から前記ドレイン拡散層の一部にわたって形成されたゲート酸化膜と、前記ドレイン拡散層表面のうち前記ドレインコンタクト拡散層及び前記ゲート酸化膜が形成されていない領域に形成されたフィールド酸化膜と、前記ゲート酸化膜上から前記フィールド酸化膜の一部にわたって形成されたゲート電極とを備えた横型高耐圧ＭＯＳＦＥＴにおいて、前記ゲート酸化膜厚は、ソース・ドレイン間の絶対最大定格電圧に対する電界値が４ＭＶ／ｃｍ以下となる厚さであり、前記ドレイン拡散層の不純物総量は、２×１０12／ｃｍ2以上であり、前記ゲート電極の前記フィールド絶縁膜上の長さが、２μｍ以下であり、逆バイアスを印加した際、前記半導体基板の最表面側での空乏層幅は、前記ドレイン拡散層側に伸びる空乏層幅をＷ１、前記ボディー拡散層側に伸びる空乏層幅をＷ２とした場合Ｗ１＜Ｗ２であり、前記ソース拡散層と前記ドレイン拡散層との間隔が、前記ドレイン拡散層の前記ドレインコンタクト拡散層からの張り出し長さより長いことを特徴とする横型高耐圧ＭＯＳＦＥＴ。
【請求項４】
第１導電型半導体基板の所望領域に形成された第２導電型の埋め込み層と、前記第２導電型の埋め込み層上の表面側から形成された第１導電型のドレイン拡散層と、前記第２導電型の埋め込み層上の表面側から拡散され前記第１導電型のドレイン拡散層を取り囲むように形成された第２導電型のボディー拡散層と、該第２導電型のボディー拡散層内に前記第１ドレイン拡散層との境界から所定距離離れた領域の表面側から形成された第１導電型のソース拡散層と、前記第１導電型のドレイン拡散層の表面側から形成された第１導電型のドレインコンタクト拡散層と、前記第１導電型のソース拡散層の端部から前記第１導電型のドレイン拡散層の一部にわたって形成されたゲート酸化膜と、前記第１導電型のドレイン拡散層表面のうち前記第１導電型のドレインコンタクト拡散層及び前記ゲート酸化膜が形成されていない領域に形成されたフィールド酸化膜と、前記ゲート酸化膜上から前記フィールド酸化膜の一部にわたって形成されたゲート電極とからなる第１導電型の横型高耐圧ＭＯＳＦＥＴと、前記第１導電型半導体基板の所望領域に表面側から形成された第２導電型のドレイン拡散層と、該第２導電型のドレイン拡散層を取り囲むように表面側から形成された第１導電型のボディー拡散層と、該第１導電型のボディー拡散層内に前記第２導電型のドレイン拡散層との境界から所定距離離れた領域の表面側から形成された第２導電型のソース拡散層と、前記第２導電型のドレイン拡散層の表面側から形成された第２導電型のドレインコンタクト層と、前記第２導電型のソース拡散層の端部から前記第２導電型のドレイン拡散層の一部にわたって形成されたゲート酸化膜と、前記第２導電型のドレイン拡散層表面のうち前記第２導電型のドレインコンタクト拡散層及び前記ゲート酸化膜が形成されていない領域に形成されたフィールド酸化膜と、前記ゲート酸化膜上から前記フィールド酸化膜の一部にわたって形成されたゲート電極とからなる第２導電型の横型高耐圧ＭＯＳＦＥＴとを備えた半導体装置において、前記第１導電型の横型高耐圧ＭＯＳＦＥＴのゲート酸化膜厚は、該横型高耐圧ＭＯＳＦＥＴソース・ドレイン間の絶対最大定格電圧に対する電界値が４ＭＶ／ｃｍ以下となる厚さであり、前記第１導電型の横型高耐圧ＭＯＳＦＥＴのゲート電極の前記第１導電型の横型高耐圧ＭＯＳＦＥＴのフィールド絶縁膜上の長さが、２μｍ以下であり、逆バイアスを印加した際、前記半導体基板の最表面側での空乏層幅は、前記第１導電型のドレイン拡散層側に伸びる空乏層幅をＷ１、前記第２導電型のボディー拡散層側に伸びる空乏層幅をＷ２とした場合Ｗ１＜Ｗ２であり、前記第１導電型のソース拡散層と前記第１導電型のドレイン拡散層との間隔が、該ドレイン拡散層の前記第１導電型のドレインコンタクト拡散層からの張り出し長さより長いことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、横型ＭＯＳＦＥＴに関し、特に数１０Ｖ以上のソース・ドレイン間耐圧を有する横型高耐圧ＭＯＳＦＥＴ、または横型高耐圧ＭＯＳＦＥＴを含む半導体装置に関する。
【０００２】
【従来の技術】
図９は第１の従来例であるｐ型の横型高耐圧ＭＯＳＦＥＴ600の断面図である。横型高耐圧ＭＯＳＦＥＴ600は、ｎ型半導体基板601の所望領域に該半導体基板601の表面より拡散形成された深さ約１μｍのｐ型のドレイン拡散層614と、該ドレイン拡散層614の外周を取り囲むように同じく基板表面側より拡散形成されたｎウエル層605とを有している。ｎウエル層605内には、前記ドレイン拡散層614との境界から所定距離離れた領域に基板表面側からｐ型ソース層609が形成され、ドレイン拡散層614内には、前記ｎウエル層605との境界から略等距離となる中央領域に基板表面側からｐ型のドレインコンタクト層610が形成されている。
【０００３】
また、ｎウエル層605の表面のうち、ソース層609の端部からドレイン拡散層614の一部にわたってゲート酸化膜607が形成され、ドレイン拡散層614の表面のうち、ドレインコンタクト層610およびゲート酸化膜607が形成されていない領域にフィールド酸化膜606が形成されている。
ゲート酸化膜607上からフィールド酸化膜606の一部に張り出すようにゲート電極608が形成され、ソース層609上とドレインコンタクト層610上にはそれぞれソース電極612とドレイン電極613が形成されている。611は、ｎウエル層605へのｎ+コンタクト層である。
【０００４】
図１０は、横型高耐圧ＭＯＳＦＥＴ600がオフの状態において、ソース電極612およびゲート608に１００Ｖ、ドレイン電極613に０Ｖを印加した逆バイアス状態の等電位線（２０Ｖ間隔）を示す図である。空乏層はｐ型のドレイン拡散層614とｎ型半導体基板601およびｎウエル層605とのｐｎ接合から両側に広がり、図１０においては、０Ｖと１００Ｖの等電位線が空乏層の端部にほぼ等しい。
【０００５】
このような横型高耐圧ＭＯＳＦＥＴにおける最適化とは、素子の耐圧が最大となる構造を見出すことであり、ＲＥＳＵＲＦ（Reduced Surface Field）構造を用いて最適化することが、「High Voltage Thin Layer Device」（IEDM Proceedings 1979 第238頁乃至第241頁）により知られている。
図９に示す第１従来例では、ｎ型の半導体基板601にドレイン拡散層614を形成しており、このドレイン拡散層614がドリフト領域に相当する。したがって、ｎ型半導体基板601内のｎ型不純物電荷をキャンセルするよう、ドレイン拡散層614のｐ型の不純物総量を、前記文献で最適とされる約１×１０12／ｃｍ2に設定している。ここで前記不純物総量は、拡散層の濃度（ｃｍ-3）のプロファイルを拡散の深さで積分すれば求められる。このため、逆バイアス時の空乏層は主にドレイン拡散層614に伸びることになる。また、ゲート電極608がフィールド酸化膜に張り出すように形成されていることから、フィールドプレート効果が得られ、空乏層はドレイン拡散層614内に伸びやすくなり、表面付近の電界が緩和される構造となっている。
【０００６】
図９に示す第１従来例の横型高耐圧ＭＯＳＦＥＴ600の耐圧は約１１０Ｖであるが、耐圧を確保するためドレイン拡散層614のｎウエル層605方向への張り出し（図９のａで示す距離）は６μｍ程度、ソース層609の端部からドレイン拡散層614までの距離で規定されるチャネル長（図９のｂで示す距離）は３μｍ程度にそれぞれ設定されている。
【０００７】
図１１は、第２の従来例であるｐ型の横型高耐圧ＭＯＳＦＥＴ700の断面図である。横型高耐圧ＭＯＳＦＥＴ700は、ｐ型半導体基板701の所望領域に該半導体基板701の表面より１０μｍ程度に深く拡散形成されたｎウエル層705と、該ｎウエル層705内の表面側より拡散形成された深さ約１μｍのｐ型のドレイン拡散層714とを有している。ｎウエル層705内には、前記ドレイン拡散層714から所定距離離れた領域に基板表面側からｐ型ソース層709が形成され、ドレイン拡散層714内には、前記ｎウエル層705との境界から略等距離となる中央領域に基板表面側からｐ型のドレインコンタクト層710が形成されている。
【０００８】
また、ｎウエル層705の表面のうち、ソース層709の端部からドレイン拡散層714の一部にわたってゲート酸化膜707が形成され、ドレイン拡散層714の表面のうち、ドレインコンタクト層710およびゲート酸化膜707が形成されていない領域にフィールド酸化膜706が形成されている。
ゲート酸化膜707上からフィールド酸化膜706の一部に張り出すようにゲート電極708が形成され、ソース層709上とドレインコンタクト層710上にはそれぞれソース電極712とドレイン電極713が形成されている。711は、ｎウエル層705へのｎ+コンタクト層である。
【０００９】
図１２は、横型高耐圧ＭＯＳＦＥＴ700がオフの状態において、ソース電極712およびゲート708に１００Ｖ、ドレイン電極713に０Ｖを印加した逆バイアス状態の等電位線（２０Ｖ間隔）を示す図である。空乏層はｐ型ドレイン拡散層714とｎウエル層705とのｐｎ接合から両側に広がり、図１２においては、０Ｖと１００Ｖの等電位線が空乏層の端部にほぼ等しい。さらに、ｐ型半導体基板701を０Ｖにしている場合は、図１２に示すように、ｐ型半導体基板701とｎウエル705との間も逆バイアスになり、このｐｎ接合にも空乏層が伸びる。
【００１０】
図１１に示す第２従来例では、ｎウエル層705内にドレイン拡散層714を形成しており、このドレイン拡散層714がドリフト領域に相当する。したがって、ｎウエル705内のｎ型不純物電荷をキャンセルするよう、ドレイン拡散層714のｐ型の不純物総量を前記文献で最適とされる約１×１０12／ｃｍ2に設定している。このため、逆バイアス時の空乏層は主にドレイン拡散層714に伸びることになる。
【００１１】
また、ゲート電極708がフィールド酸化膜に張り出すように形成されていることから、フィールドプレート効果が得られ、空乏層はドレイン拡散層714内に伸びやすくなり、表面付近の電界が緩和される構造となっている。
図１１に示す第２従来例の横型高耐圧ＭＯＳＦＥＴ700の耐圧は約１１０Ｖであるが、耐圧を確保するためドレイン拡散層714のｎウエル層705方向への張り出し（図１１のａで示す距離）は６μｍ程度、ソース層709の端部からドレイン拡散層714までの距離で規定されるチャネル長（図１１のｂで示す距離）は３μｍ程度にそれぞれ設定されている。
【００１２】
次に、上記のような横型高耐圧ＭＯＳＦＥＴを半導体集積回路（ＩＣ）に適用した具体的な例について説明する。
具体的な例として、プラズマディスプレイパネル（以下、ＰＤＰという）を駆動するドライバＩＣがある。
ＰＤＰは、パネルが平坦であること、大画面化に向いていること、高品位な画像を表示できることなどから、ＣＲＴに替わる表示デバイスとして注目され、近年市場規模が拡大している。ＰＤＰはアドレス側の電極とスキャン側の電極を対向させ、両電極間に数１０Ｖ以上の高電圧を印加して充放電させ発光させるディスプレイである。アドレス側の電極とスキャン側の電極はそれぞれ数百本以上の電極で構成されていて、これら電極の駆動にはドライバＩＣが用いられる。ドライバＩＣが備える出力回路は、数十回路以上であるため、前記電極の駆動には多数のドライバＩＣが用いられる。
【００１３】
例えば、アドレス側の電極を駆動するドライバＩＣには、ソース・ドレイン間の耐圧が１００Ｖ以上、±３０ｍＡのプッシュプル出力、出力数１２８ビットなどが求められる。プッシュプル回路には、低電位側に高耐圧ｎＭＯＳＦＥＴ、高電位側にｐＭＯＳＦＥＴを用いる。
３０ｍＡ出力の高耐圧ｎＭＯＳＦＥＴと同出力の高耐圧ｐＭＯＳＦＥＴのデバイス面積を比較すると、高耐圧ｐＭＯＳＦＥＴの面積が高耐圧ｎＭＯＳＦＥＴの面積の２〜３倍となる。これは、電子をキャリアとする高耐圧ｎＭＯＳＦＥＴに対し、高耐圧ｐＭＯＳＦＥＴはホール（正孔）をキャリアとするため、キャリアの移動度の差がデバイスの面積に反映されるからである。
【００１４】
ドライバＩＣに適用可能な高耐圧ｐＭＯＳＦＥＴの例として、特許第3198959号がある。これは埋め込み層を有するエピタキシャルウエハを用いて素子分離を行うものであり、その構成を図１３に示す。
図１３は、第３の従来例であるｐ型の横型高耐圧ＭＯＳＦＥＴ800の断面図である。横型高耐圧ＭＯＳＦＥＴ800は、ｐ型半導体基板801の所望領域にｎ型の埋め込み層802を形成し、該ｎ型埋め込み層802上に形成したエピタキシャル層（図示せず）の表面側から拡散形成されたｎウエル層805と、ｎウエル層805の外周を取り囲み、ｎ埋め込み層802に到達する深さに拡散形成されたｎ+ウォール層803と、ｎウエル層805内の表面側より拡散形成された深さ約１μｍのｐ型のドレイン拡散層814とを有する。ｎウエル層805内には、前記ドレイン拡散層814との境界から所定距離離れた領域に基板表面側からｐ型ソース層809が形成され、ドレイン拡散層814内には、前記ｎウエル層805との境界から略等距離となる中央領域に基板表面側からｐ型のドレインコンタクト層810が形成されている。ｎ+ウォール層803の外側には横型高耐圧ＭＯＳＦＥＴ800を基板から電気的に分離するためのｐウエル層804が形成されている。
【００１５】
また、ｎウエル層805の表面のうち、ソース層809の端部からドレイン拡散層814の一部にわたってゲート酸化膜807が形成され、ドレイン拡散層814の表面のうち、ドレインコンタクト層810およびゲート酸化膜807が形成されていない領域にフィールド酸化膜806が形成されている。
ゲート酸化膜807上からフィールド酸化膜806の一部に張り出すようにゲート電極808が形成され、ソース層809上とドレインコンタクト層810上にはそれぞれソース電極812とドレイン電極813が形成されている。
【００１６】
上記のように、ｎ埋め込み層802とｎ+ウォール層803を備えることにより、素子領域から基板801に漏れる電流を低減することができる。811は、ｎウエル層805へのｎ+コンタクト層である。
図１４は、横型高耐圧ＭＯＳＦＥＴ800がオフの状態において、ソース電極812およびゲート808に１００Ｖ、ドレイン電極813に０Ｖを印加した逆バイアス状態の等電位線（２０Ｖ間隔）を示す図である。空乏層はｐ型ドレイン拡散層814とｎウエル層805とのｐｎ接合から両側に広がり、図１４においては、０Ｖと１００Ｖの等電位線が空乏層の端部にほぼ等しい。さらに、ｐ型半導体基板801を０Ｖにしている場合は、図１４に示すように、ｐ型半導体基板801とｎ埋め込み層802との間も逆バイアスになり、このｐｎ接合からも空乏層が伸びる。
【００１７】
図１３に示す第３従来例では、ｎウエル805にドレイン拡散層814を形成しており、このドレイン拡散層814がドリフト領域に相当する。したがって、ｎウエル805内のｎ型不純物電荷をキャンセルするよう、ドレイン拡散層814のｐ型の不純物総量を前記文献で最適とされる約１×１０12／ｃｍ2に設定している。このため、逆バイアス時の空乏層は主にドレイン拡散層814に伸びることになる。
【００１８】
また、ゲート電極808がフィールド酸化膜に張り出すように形成されていることから、フィールドプレート効果が得られ、空乏層はドレイン拡散層814内に伸びやすくなり、表面付近の電界が緩和される構造となっている。
図１３に示す第３従来例の横型高耐圧ＭＯＳＦＥＴ800の耐圧は約１１０Ｖであるが、耐圧を確保するためドレイン拡散層814のｎウエル層805方向への張り出し（図１３のａで示す距離）は６μｍ程度、ソース層809の端部からドレイン拡散層814までの距離で規定されるチャネル長（図１３のｂで示す距離）は３μｍ程度にそれぞれ設定されている。
【００１９】
これまで述べたように、上記の第１〜第３従来例において、空乏層が主にドリフト領域であるドレイン拡散層（614,714,814）に伸びるＲＥＳＵＲＦ構造である。これらＲＥＳＵＲＦ構造を用いた横型高耐圧ｐＭＯＳＦＥＴの他の特徴は、ゲート酸化膜中の電界強度を抑制できることである。
前述の如く、ソース電極（612,712,812）およびゲート（608,708,808）に１００Ｖ、ドレイン電極（613,713,813）に０Ｖを印加した逆バイアス状態（オフ状態）において、逆バイアスの電圧を主に負担するのはドレイン拡散層（614,714,814）と厚さ８００ｎｍ程度のフィールド酸化膜（606,706,806）である。これは、図１０，図１２，図１４に示した等電位線からも明らかである。
【００２０】
一方、ｎウエル層（605,705,805）とゲート酸化膜（607,707,807）とで負担する逆バイアス電圧は、逆バイアス電圧１００Ｖのうち１０Ｖ以下である。このため、例えばゲート酸化膜（607,707,807）の厚さを２５ｎｍとしたとき、該ゲート酸化膜（607,707,807）での電界強度は、前記１０Ｖに対して４ＭＶ／ｃｍ以下となり、ゲート酸化膜の信頼性が確保される。
【００２１】
つまり、上述のＲＥＳＵＲＦ構造は、ソース・ドレイン間耐圧を最大にしオフ状態での逆バイアス電圧をゲート酸化膜に負担させない構造である。ゲート酸化膜に負担がかからない構造であるため、比較的薄いゲート酸化膜を用いる。
前述した従来例の如く、ドレイン拡散層・フィールド酸化膜でソース・ドレイン間電圧の大半を負担する構成（ＲＥＳＵＲＦ構造）が抱える課題について次項で説明する。
【００２２】
【発明が解決しようとする課題】
これまで述べたように、第１〜第３従来例では、ＲＥＳＵＲＦ構造を採用して素子の耐圧が最大となる構造への最適化を行ってきた。このため、ドリフト領域となるドレイン拡散層（614,714,814）の不純物総量を約１×１０12／ｃｍ2程度に設定し、ドレイン拡散層（614,714,814）のｎウエル層（605,705,805）方向への張り出しを６μｍ程度に設定した。
【００２３】
このようなＲＥＳＵＲＦ構造は素子の耐圧を向上させるために有効な手法であるが、一方でオン抵抗が高いという課題がある。
第１の原因として、ドレイン拡散層の不純物総量が低いことである。即ち、ドレイン拡散層の不純物総量が１×１０12／ｃｍ2程度では、ドレイン拡散層の抵抗が増大する。ＲＥＳＵＲＦ構造の横型高耐圧ＭＯＳＦＥＴのオン抵抗成分のうち大きな割合を占めるのがドレイン抵抗であり、約９０％を占める。チャネル抵抗は１０％程度である。このドレイン抵抗は、ドレイン拡散層の抵抗であり、上記の従来例におけるドレイン拡散層のシート抵抗は約１２ｋΩ／□である。
【００２４】
第２の原因として、ドレイン拡散層の張り出し長が長いことである。即ち、ソース・ドレイン間の耐圧を確保するために、上記の例では６μｍ程度に設定されていた。この長さが長いほどオン抵抗は増大する。
オン抵抗を低減するためには、ドレイン拡散層の不純物濃度を高くすればよいが、不純物濃度が濃くなると、ドレイン拡散層が空乏化しにくくなるという問題がある。また、ドレイン拡散層は拡散深さが約１μｍと浅く形成されているため、不純物濃度が濃くなるとシリンドリカル部の電界が高くなり、ソース・ドレイン間の耐圧が低下するという問題もある。
【００２５】
したがって、ドレイン拡散層の不純物濃度を単純に濃くすることはできず、ドレイン拡散層の不純物濃度は低くせざるを得ず、オン抵抗が高くなるという課題がある。
この発明の目的は、横型高耐圧ＭＯＳＦＥＴの耐圧を確保しつつオン抵抗の低減を図り、特に、横型高耐圧ｐＭＯＳＦＥＴの面積を縮小することであり、素子面積の縮小により、ＰＤＰドライバＩＣなどの半導体装置を低コストで提供することにある。
【００２６】
【課題を解決するための手段】
上記の目的を達成するために、従来のＭＯＳＦＥＴの如く、ドレイン領域の張り出しを大きくし、ドレイン拡散層の不純物濃度を下げるのではなく、ドレイン拡散層のソース側への張り出しを短くし、オフ時のソース・ドレイン間の電圧をゲート酸化膜に分担させることに着目し、以下の構成を見出した。
【００２７】
即ち、第１導電型の横型高耐圧ＭＯＳＦＥＴにおいて、ボディー拡散層表面のうちソース拡散層の端部からドレイン拡散層の一部にわたって形成されたゲート酸化膜（シリコン酸化膜）と、前記ドレイン拡散層表面のうちドレインコンタクト拡散層及び前記ゲート酸化膜が形成されていない領域に形成されたフィールド酸化膜と、前記ゲート酸化膜上から前記フィールド酸化膜の一部にわたって形成されたゲート電極とを備え、前記ゲート酸化膜厚が、ソース・ドレイン間の絶対最大定格電圧（最大動作電圧）に対する電界値が４ＭＶ／ｃｍ以下となる厚さであり、前記ドレイン拡散層の不純物総量が２×１０12／ｃｍ2以上であるとよい。
【００２８】
ドレイン拡散層の不純物総量が多くなるとドレイン拡散層は空乏化しにくくなり、空乏層はボディー拡散層（ｎウエル層）側に伸びるようになる。
なお、ドレイン拡散層の表面不純物濃度が前記従来例と同程度（例えば、２×１０16／ｃｍ3程度）としても、ドレイン拡散層を深く拡散して不純物総量を増やし、ＲＥＳＵＲＦ構造の最適条件（１×１０12／cm2）を上回る不純物総量とすることができる。ここで、ドレイン拡散層の不純物総量は、２×１０12／ｃｍ2以上とすればよい。また、ドレイン拡散層の深さは、埋め込み層に到達する深さとすればよい。
【００２９】
不純物総量を多くするためには、ドレイン拡散層のイオン注入量を増やし、高温長時間拡散すればよい。ただし、基板表面における不純物濃度が必要以上に高いと、ドレイン拡散層のソース側の表面近傍における電界が高くなり耐圧の低下を招く。上述のように、ドレイン拡散層の表面不純物濃度を従来例と同程度としても、ドレイン拡散層を深く拡散すれば、ドレイン拡散層内の不純物総量を多くすることができるが、さらに、上述の耐圧低下を起こさない範囲で表面不純物濃度を前記従来例より高めれば、ドレイン拡散層内の不純物総量をさらに増加させることもできる。
【００３０】
ドレイン拡散層の不純物総量が増加することによりドレインのオン抵抗は低減される。
上記の本発明の構成を採用することにより、ドレイン拡散層は空乏化しにくく、空乏層は主にボディー拡散層側に伸びる。よってドレイン拡散層のソース側への張り出しを短くすることができる。
【００３１】
ここで、フィールド酸化膜上にゲート電極が長く張り出すことで、フィールドプレート効果により空乏層がドレインコンタクト方向に伸びやすくなる。つまり、ドレイン拡散層のソース側への張り出しを短くすると、上記フィールドプレート効果により空乏層端がドレインコンタクト層に近くなる。空乏層がドレインコンタクト層まで達すると、その部分での電界が上昇し耐圧低下を招く。
【００３２】
ドレイン拡散層の低抵抗化のためにはドレイン拡散層のソース側への張り出しを短くすればよいが、単に張り出し距離を短くすると上記の理由で耐圧が低下する。
そこで、ドレイン拡散層のソース側への張り出しを短くするとともに、フィールド酸化膜上へのゲート電極の張り出しを短くするのが好適である。ゲート電極の張り出しが短いとフィールドプレート効果が抑制されるためである。例えば、前記ゲート電極の前記フィールド絶縁膜上の長さが、２μｍ以下とすれば好適である。
【００３３】
かかる構成により、ドレイン拡散層のソース側への張り出しを短くすることができ、ドレイン拡散層内が低抵抗となる。また、デバイスピッチの縮小にも有効である。
また、空乏層の伸びかたを比較すると、ソース・ドレイン間に逆バイアスを印加した際、半導体層最表面側での空乏層幅は、第１導電型ドレイン拡散層側に伸びる空乏層の幅をＷ１、第２導電型ボディー拡散層側に伸びる空乏層の幅をＷ２としてＷ１＜Ｗ２である。
【００３４】
かかる構成においては、ソース・ドレイン間電圧のかなりの部分（例えば８割程度）をゲート酸化膜で負担することになるが、ゲート酸化膜は、ソース・ドレイン間の絶対最大定格電圧に対する電界値が４ＭＶ／ｃｍ以下となる厚さに形成されているため破壊されることはなく、信頼性が確保される。
上述の如く、ゲート酸化膜の膜厚を厚くすると、しきい値電圧が上昇し、相互コンダクタンス（Ｇｍ）が低下するが、例えば、ＰＤＰドライバＩＣに適用した場合などのように、ｐ型の横型高耐圧ＭＯＳＦＥＴのゲート駆動電圧がドレイン電圧と同等に高い場合には十分な駆動能力がある。
【００３５】
ここで、絶対最大定格電圧が高く、ゲート酸化膜の膜厚が厚い場合は、ゲート酸化膜の膜厚とフィールド酸化膜の膜厚とを同程度としてもよい。
なお、ゲート絶縁膜にシリコン酸化膜以外の絶縁膜（例えば窒化膜や他の酸化膜など）を適用した場合は、ソース・ドレイン間の絶対最大定格電圧が当該絶縁膜に印加された場合に、該絶縁膜が破壊されない電界値以下となるよう、その絶縁膜の材質に応じて膜厚を決定することにより、上記の構成が適用可能である。
【００３６】
また、ｐ型の横型高耐圧ＭＯＳＦＥＴのｐ型のドレイン拡散層と同時に形成される拡散層（ｐ型）をｎ型の横型高耐圧ＭＯＳＦＥＴのボディー拡散層に用い、同様に、ｐ型の横型高耐圧ＭＯＳＦＥＴのｎ型のボディー拡散層と同時に形成される拡散層（ｎ型）をｎ型の横型高耐圧ＭＯＳＦＥＴのドレイン拡散層に用いればよい。
【００３７】
さらに、上記のｐ型の拡散層，ｎ型の拡散層とそれぞれ同時に形成される拡散層を素子形成領域（ウエル）とし、当該素子形成領域内に低耐圧のＭＯＳＦＥＴを形成するとよい。
ここで、同時に形成する拡散層とは、同一の工程で形成されるものをいう。例えば、ｐ型の横型高耐圧ＭＯＳＦＥＴのドレイン拡散層を形成するためのイオン注入工程において、ｎ型の横型高耐圧ＭＯＳＦＥＴのボディー拡散層形成領域，低耐圧ＭＯＳＦＥＴ形成領域（ウエル）にも同時にイオン注入を行い、続いて拡散工程を行えば、複数種類の素子のための拡散層を同時に形成することができる。
【００３８】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
図１は、第１の実施の形態であるｐ型の横型高耐圧ＭＯＳＦＥＴ100の断面図である。
横型高耐圧ＭＯＳＦＥＴ100は、ｎ型半導体基板101の所望領域に該半導体基板101の表面より拡散形成されたｐ型のドレイン拡散層114と、該ドレイン拡散層114の外周（側面）を取り囲むように同じく基板表面側より拡散形成されたｎウエル層105とを有している。
【００３９】
ドレイン拡散層114は、底面がｎ型半導体基板101に接し、その側面は底面とのコーナー部を除いてｎウエル層105と接している。
ｎウエル層105とドレイン拡散層114は、ｎウエル層105の形成領域とドレイン拡散層114の形成領域に選択的にそれぞれ所望のドーズ量で不純物を注入した後、同時に拡散することにより形成される。
【００４０】
ｎウエル層105内には、前記ドレイン拡散層114との境界から所定距離離れた領域に基板表面側からｐ型ソース層109が形成され、ドレイン拡散層114内には、前記ｎウエル層105との境界から略等距離となる中央領域に基板表面側からｐ型のドレインコンタクト層110が形成されている。
また、ｎウエル層105の表面のうち、ソース層109の端部からドレイン拡散層114の一部にわたってゲート酸化膜107が形成されている。さらに、ドレイン拡散層114の表面のうち、ドレインコンタクト層110およびゲート酸化膜107が形成されていない領域にフィールド酸化膜106が形成されている。
【００４１】
ゲート酸化膜107上からフィールド酸化膜106の一部に張り出すようにゲート電極108が形成され、ソース層109上とドレインコンタクト層110上にはそれぞれソース電極112とドレイン電極113が形成されている。
ここで、ソース層109とドレイン拡散層114との距離は、ドレイン拡散層114のドレインコンタクト層110からソース層109方向への張り出し長さより長く形成されている。また、ゲート酸化膜107の膜厚は、ソース・ドレイン間の絶対最大定格電圧に対する電界値で４ＭＶ／ｃｍ以下となるような厚さに形成されている。111は、ｎウエル層105へのｎ+コンタクト層である。
【００４２】
第１の実施の形態における具体的な例として、ゲート酸化膜の膜厚は250ｎｍ、フィールド酸化膜106の膜厚は800ｎｍである。特に、ソース・ドレイン間に形成されるフィールド酸化膜106の幅は２μｍである。また、ｎウエル層105は約５μｍの深さに拡散され、ドレイン拡散層114は約６μｍの深さに拡散される。ドレイン拡散層114のシート抵抗は４ｋΩ／□であって、ｐ型の不純物総量は３．０×１０12／ｃｍ2である。ソース層109とドレイン拡散層114との距離（チャネル長）は約５μｍ、ゲート電極108のフィールド酸化膜106への張り出しは１μｍ程度である。この横型高耐圧ＭＯＳＦＥＴ100の耐圧は110Ｖ程度、絶対最大定格電圧は80Ｖである。
【００４３】
図２は、横型高耐圧ＭＯＳＦＥＴ100がオフの状態において、ソース電極112およびゲート108に100Ｖ、ドレイン電極113に０Ｖを印加した状態の等電位線（２０Ｖ間隔）を示す図である。空乏層はｐ型ドレイン拡散層114とｎ型半導体基板101およびｎウエル層105とのｐｎ接合から両側に広がり、図２においては、０Ｖと100Ｖの等電位線が空乏層の端部にほぼ等しい。
【００４４】
シリコン表面付近において、上記ｐｎ接合から伸びる空乏層の広がりは、ｎウエル層105内に伸びる空乏層幅（図２のａで示す距離）がドレイン拡散層114内に伸びる空乏層幅（同じくｂで示す距離）より広くなっていることがわかる。即ち、空乏層は主にｎウエル層105側に広がるため、オフ時のソース・ドレイン間の逆バイアス電圧の大半をｎウエル層105が負担する。
【００４５】
上述したように、第１の実施の形態において、ソース層109とドレイン拡散層114との距離（チャネル長）は、ドレイン拡散層114のソース層109方向への張り出し長さより長く形成されているため、ｎウエル層105内に空乏層が伸びてもソース層109に到達することはなく、パンチスルーすることはない。
また、図２に示した等電位線がゲート酸化膜107内を通っていることからも明らかなように、ゲート酸化膜107でもかなりの電圧を負担している。
【００４６】
第１の実施の形態において、ゲート酸化膜107はソース・ドレイン間の絶対最大定格電圧に対する電界値で４ＭＶ／ｃｍ以下となるような厚さ（例えば250ｎｍ）に形成されている。そのため、ソース・ドレイン間の絶対最大定格電圧を全てゲート酸化膜107で負担したとしても、ゲート酸化膜内の電界強度は３．２ＭＶ／ｃｍであり、ゲート酸化膜が破壊されることはなく、信頼性が確保されている。
【００４７】
上記の本発明の構成を採用することにより、ドレイン拡散層は空乏化しにくく、空乏層は主にボディー拡散層側に伸びる。よってドレイン拡散層のドレインコンタクト層からソース側への張り出しを短くすることができる。
ここで、フィールド酸化膜上にゲート電極が長く張り出すことで、フィールドプレート効果により空乏層がドレインコンタクト方向に伸びやすくなる。つまり、ドレイン拡散層のソース側への張り出しを短くすると、上記フィールドプレート効果により空乏層端がドレインコンタクト層に近くなる。空乏層がドレインコンタクト層まで達すると、その部分での電界が上昇し耐圧低下を招く。
【００４８】
ドレイン拡散層の低抵抗化のためにはドレイン拡散層のソース側への張り出しを短くすればよいが、単に張り出し距離を短くすると上記の理由で耐圧が低下する。
そこで、ドレイン拡散層のソース側への張り出しを短くするとともに、フィールド酸化膜上へのゲート電極の張り出しを短くするのが好適である。ゲート電極の張り出しが短いとフィールドプレート効果が抑制されるためである。
【００４９】
かかる構成により、ドレイン拡散層のドレインコンタクト層からソース側への張り出しを短くすることができ、ドレイン拡散層内が低抵抗となる。また、デバイスピッチの縮小にも有効である。
第１の実施の形態では、フィールド酸化膜106上へのゲート電極108の張り出しを１μｍ程度に設定し、ドレイン拡散層内への空乏層の伸びを抑制している。ドレイン拡散領域のドリフト長（ドレインコンタクト層からの張り出しの長さ）は、３μｍ程度と短いため、ドレイン拡散層の抵抗が低減できる。
【００５０】
上述のとおり、第１の実施の形態においては、空乏層は主にｎウエル層に伸びよって、第１の実施の形態は第１の従来例に比して、ドレイン拡散層の不純物総量を３倍にすることができ、シート抵抗は１／３になる。また、ドリフト長も１／２となる。横型高耐圧ＭＯＳＦＥＴにおけるオン抵抗成分の大半（９０％程度）は、ドレイン抵抗が占めるが、このドレイン抵抗を１／６にすることができる。
【００５１】
なお、ソース層109とドレイン拡散層114との距離（チャネル長）が、ドレイン拡散層114のソース層109方向への張り出し長さより長く（５μｍ程度）形成されているため、第１の従来例における約３μｍに比して５／３倍となる。しかしながら、オン抵抗に占めるチャネル抵抗の割合は１０％程度であるから、ドレイン抵抗（オン抵抗の９０％程度）とチャネル抵抗（同１０％程度）の和は、（１）式に示すように、
【００５２】
【数１】
９０％×（１／６）＋１０％×（５／３）≒３２％      ・・・（１）
従来の１／３程度に低減され、さらに、チャネル長＋ドリフト領域の長さについても、従来の９μｍに比して８μｍと若干短縮される。
【００５３】
つまり、従来と同じオン抵抗の横型高耐圧ｐＭＯＳＦＥＴであれば、チャネル幅（図１の紙面に対し垂直方向の長さ）が１／３で形成でき、さらに、前記チャネル長＋ドリフト領域の長さが短縮されることによるデバイスピッチの縮小もあいまって、素子面積を１／３以下に縮小することができる。
上記の如く構成すると、ゲート酸化膜が厚くなり、しきい値電圧が上昇して相互コンダクタンス（Ｇｍ）が低下する。しかしながら、ｐ型の横型高耐圧ＭＯＳＦＥＴのゲート駆動電圧がドレイン電圧と同等に高い場合には十分な駆動能力がある。
【００５４】
複数の横型高耐圧ｐＭＯＳＦＥＴを集積して集積回路装置（ＩＣ）を形成する場合については、個々の横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下になるため、集積回路装置としても大幅に小型化することができる。
さらに、横型高耐圧ｐＭＯＳＦＥＴを横型高耐圧ｎＭＯＳＦＥＴやこれら高耐圧素子の駆動回路，他の周辺回路などととも集積して集積回路装置を形成する場合においては、これまで大きな面積を占めていた横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下になることによって集積回路装置の小型化が図れるだけでなく、デバイスレイアウトの自由度が高くなる。
【００５５】
特に、横型高耐圧ｐＭＯＳＦＥＴと横型高耐圧ｎＭＯＳＦＥＴとを多数集積するような場合においては、デバイスレイアウトの自由度が高いことのメリットは大きい。
上記の例では、ソース・ドレイン間の絶対最大定格電圧が８０Ｖの例で説明したが、ソース・ドレイン間の絶対最大定格電圧が５０Ｖの場合は、ゲート酸化膜107の膜厚をソース・ドレイン間の絶対最大定格電圧に対する電界値が、絶対最大定格電圧に応じて４ＭＶ／ｃｍ以下となるような厚さ、例えば150ｎｍに設定すればよい。
【００５６】
次に、第２の実施の形態について説明する。
図３は、第２の実施の形態であるｐ型の横型高耐圧ＭＯＳＦＥＴ200の断面図である。
横型高耐圧ＭＯＳＦＥＴ200は、ｐ型半導体基板201の所望領域に該半導体基板201の表面より拡散形成されたｎウエル層205と、ｎウエル層205内の基板表面側から形成されたｐ型のドレイン拡散層214とを有している。ｎウエル層205内には、ドレイン拡散層214との境界から所定距離離れた領域に基板表面側からｐ型ソース層209が拡散形成され、ドレイン拡散層214内には、前記ｎウエル層205との境界から略等距離となる中央領域に基板表面側からｐ型のドレインコンタクト層210が形成されている。
【００５７】
また、ｎウエル層205の表面のうち、ソース層209の端部からドレイン拡散層214の一部にわたってゲート酸化膜207が形成されている。さらに、ドレイン拡散層214の表面のうち、ドレインコンタクト層210およびゲート酸化膜207が形成されていない領域にフィールド酸化膜206が形成されている。
ゲート酸化膜207上からフィールド酸化膜206の一部に張り出すようにゲート電極208が形成され、ソース層209上とドレインコンタクト層210上にはそれぞれソース電極212とドレイン電極213が形成されている。
【００５８】
ここで、ソース層209とドレイン拡散層214との距離は、ドレイン拡散層214のドレインコンタクト層210からソース層209方向への張り出し長さより長く形成されている。また、ゲート酸化膜207の膜厚は、ソース・ドレイン間の絶対最大定格電圧に対する電界値で４ＭＶ／ｃｍ以下となるような厚さに形成されている。211は、ｎウエル層205へのｎ+コンタクト層である。
【００５９】
第２の実施の形態における具体的な例として、ゲート酸化膜の膜厚は250ｎｍ、フィールド酸化膜206の膜厚は800ｎｍである。特に、ソース・ドレイン間に形成されるフィールド酸化膜206の幅は２μｍである。また、ｎウエル層205は約１０μｍの深さに拡散され、ドレイン拡散層214は約６μｍの深さに拡散される。ドレイン拡散層214のシート抵抗は４ｋΩ／□であって、ｐ型の不純物総量は３．０×１０12／ｃｍ2である。ソース層209とドレイン拡散層214との距離（チャネル長）は約５μｍ、ゲート電極208のフィールド酸化膜206への張り出しは１μｍ程度である。この横型高耐圧ＭＯＳＦＥＴ200の耐圧は110Ｖ程度、絶対最大定格電圧は８０Ｖである。
【００６０】
図４は、横型高耐圧ＭＯＳＦＥＴ200がオフの状態において、ソース電極212およびゲート208に100Ｖ、ドレイン電極213に０Ｖを印加した状態の等電位線（２０Ｖ間隔）を示す図である。空乏層はｐ型のドレイン拡散層214とｎウエル層205とのｐｎ接合から両側に広がり、図４においては、０Ｖと100Ｖの等電位線が空乏層の端部にほぼ等しい。基板201にも０Ｖを印加した場合は基板201とｎウエル層205とのｐｎ接合にも空乏層が広がる。
【００６１】
シリコン表面付近において上記ｐｎ接合からの空乏層の広がりは、ｎウエル層205内に伸びる空乏層幅（図４のａで示す距離）がドレイン拡散層214内に伸びる空乏層幅（図４のｂで示す距離）より広くなっていることがわかる。即ち、空乏層は主にｎウエル層205側に広がるため、オフ時のソース・ドレイン間の逆バイアス電圧の大半をｎウエル層205が負担する。
【００６２】
上述したように、第２の実施の形態において、ソース層209とドレイン拡散層214との距離（チャネル長）は、ドレイン拡散層214のドレインコンタクト層210からソース層209方向への張り出し長さより長く形成されているため、ｎウエル層205内に空乏層が伸びてもソース層209に到達することはなく、パンチスルーすることはない。
【００６３】
また、図４に示した等電位線がゲート酸化膜207内を通っていることからも明らかなように、ゲート酸化膜207でもかなりの電圧を負担している。
第２の実施の形態において、ゲート酸化膜207はソース・ドレイン間の絶対最大定格電圧に対する電界値で４ＭＶ／ｃｍ以下となるような厚さ（例えば250ｎｍ）に形成されている。そのため、ソース・ドレイン間の電圧を全てゲート酸化膜207で負担したとしても、ゲート酸化膜内の電界強度は３．２ＭＶ／ｃｍであり、ゲート酸化膜が破壊されることはなく、信頼性が確保されている。
【００６４】
上記の本発明の構成を採用することにより、ドレイン拡散層は空乏化しにくく、空乏層は主にボディー拡散層側に伸びる。よってドレイン拡散層のソース側への張り出しを短くすることができる。
ここで、フィールド酸化膜上にゲート電極が長く張り出すことで、フィールドプレート効果により空乏層がドレインコンタクト方向に伸びやすくなる。つまり、ドレイン拡散層のソース側への張り出しを短くすると、上記フィールドプレート効果により空乏層端がドレインコンタクト層に近くなる。空乏層がドレインコンタクト層まで達すると、その部分での電界が上昇し耐圧低下を招く。
【００６５】
ドレイン拡散層の低抵抗化のためにはドレイン拡散層のソース側への張り出しを短くすればよいが、単に張り出し距離を短くすると上記の理由で耐圧が低下する。
そこで、ドレイン拡散層のソース側への張り出しを短くするとともに、フィールド酸化膜上へのゲート電極の張り出しを短くするのが好適である。ゲート電極の張り出しが短いとフィールドプレート効果が抑制されるためである。
【００６６】
かかる構成により、ドレイン拡散層のソース側への張り出しを短くすることができ、ドレイン拡散層内が低抵抗となる。また、デバイスピッチの縮小にも有効である。
第２の実施の形態では、フィールド酸化膜206上へのゲート電極208の張り出しを１μｍ程度に設定し、ドレイン拡散層内への空乏層の伸びを抑制している。ドレイン拡散領域のドリフト長（ドレインコンタクト層からの張り出しの長さ）は、３μｍ程度と短いため、ドレイン拡散層の抵抗が低減できる。
【００６７】
よって、第２の実施の形態は第２の従来例に比して、ドレイン拡散層の不純物総量を３倍にすることができ、シート抵抗は１／３になる。また、ドリフト長も１／２となる。横型高耐圧ＭＯＳＦＥＴにおけるオン抵抗成分の大半（９０％程度）は、ドレイン抵抗が占めるが、このドレイン抵抗を１／６にすることができる。
【００６８】
なお、ソース層209とドレイン拡散層214との距離（チャネル長）が、ドレイン拡散層214のドレインコンタクト層210からソース層209方向への張り出し長さより長く（５μｍ程度）形成されているため、第２の従来例における約３μｍに比して５／３倍となる。しかしながら、オン抵抗に占めるチャネル抵抗の割合は１０％程度であるから、ドレイン抵抗（オン抵抗の９０％）とチャネル抵抗（同１０％程度）の和は、（２）式に示すように、
【００６９】
【数２】
９０％×（１／６）＋１０％×（５／３）≒３２％      ・・・（２）
従来の１／３程度に低減され、さらに、チャネル長＋ドリフト領域の長さについても、従来の９μｍに比して８μｍと若干短縮される。
【００７０】
つまり、従来と同じオン抵抗の横型高耐圧ｐＭＯＳＦＥＴであれば、チャネル幅（図３の紙面に対し垂直方向の長さ）が１／３で形成でき、さらに、前記チャネル長＋ドリフト領域の長さが短縮されることによるデバイスピッチの縮小もあいまって、素子面積を１／３以下に縮小することができる。
なお、ゲート酸化膜の膜厚を厚くすると、しきい値電圧が上昇し相互コンダクタンス（Ｇｍ）が低下するが、ｐ型の横型高耐圧ＭＯＳＦＥＴのゲート駆動電圧がドレイン電圧と同等に高い場合には十分な駆動能力がある。
【００７１】
複数の横型高耐圧ｐＭＯＳＦＥＴを集積して集積回路装置（ＩＣ）を形成する場合については、個々の横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下になるため、集積回路装置としても大幅に小型化することができる。
さらに、横型高耐圧ｐＭＯＳＦＥＴを横型高耐圧ｎＭＯＳＦＥＴやこれら高耐圧素子の駆動回路，他の周辺回路などととも集積して集積回路装置を形成する場合においては、これまで大きな面積を占めていた横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下になることによって集積回路装置の小型化が図れるだけでなく、デバイスレイアウトの自由度が高くなる。
【００７２】
特に、横型高耐圧ｐＭＯＳＦＥＴと横型高耐圧ｎＭＯＳＦＥＴとを多数集積するような場合においては、デバイスレイアウトの自由度が高いことのメリットは大きい。
上記の例では、ソース・ドレイン間の絶対最大定格電圧が８０Ｖの例で説明したが、ソース・ドレイン間の絶対最大定格電圧が５０Ｖの場合は、ゲート酸化膜207の膜厚をソース・ドレイン間耐圧に対する電界値が、絶対最大定格電圧に応じて４ＭＶ／ｃｍ以下となるような厚さ、例えば150ｎｍに設定すればよい。
【００７３】
図５は、第３の実施の形態であるｐ型の横型高耐圧ＭＯＳＦＥＴ300の断面図である。横型高耐圧ＭＯＳＦＥＴ300は、ｐ型半導体基板301の所望領域にｎ型の埋め込み層302を形成し、該ｎ型埋め込み層302上に形成したエピタキシャル層（図示せず）の表面側から拡散形成されたｐ型のドレイン拡散層314と、ドレイン拡散層314の外周（側面）を取り囲むように表面側から拡散形成されたｎウエル層305と、ｎウエル層305の外周を取り囲むように拡散形成されたｎ+ウォール層303とを有する。ドレイン拡散層314の側面はｎウエル層305と接している。
【００７４】
ｎウエル層305とドレイン拡散層314は、ｎウエル層305の形成領域とドレイン拡散層314の形成領域に選択的にそれぞれ所望のドーズ量で不純物を注入した後、同時に拡散することにより形成される。
ｎウエル層305内には、前記ドレイン拡散層314との境界から所定距離離れた領域に基板表面側からｐ型ソース層309が形成され、ドレイン拡散層314内には、前記ｎウエル層305との境界から略等距離となる中央領域にの基板表面側からｐ型のドレインコンタクト層310が形成されている。なお、ドレイン拡散層314、ｎウエル層305、ｎ+ウォール層303はいずれも埋め込み層302に到達する深さまで拡散されている。ｎ+ウォール層303についても同様に、ｎ+ウォール層303の形成領域に選択的に所望のドーズ量で不純物を注入し、前記ｎウエル層305とドレイン拡散層314の拡散工程で同時に拡散・形成してもよい。
【００７５】
ｎ+ウォール層303の外側には、横型高耐圧ＭＯＳＦＥＴ300を基板から電気的に分離するためのｐウエル層304が形成されている。ｐウエル層304は、ドレイン拡散層314の形成と同時に形成すればよい。
また、ｎウエル層305の表面のうち、ソース層309の端部からドレイン拡散層314の一部にわたってゲート酸化膜307が形成され、ドレイン拡散層314の表面のうち、ドレインコンタクト層310およびゲート酸化膜307が形成されていない領域にフィールド酸化膜306が形成されている。
【００７６】
ゲート酸化膜307上からフィールド酸化膜306の一部に張り出すようにゲート電極308が形成され、ソース層309上とドレインコンタクト層310上にはそれぞれソース電極312とドレイン電極313が形成されている。
上記のように、ｎ埋め込み層302とｎ+ウォール層303を備えることにより、素子領域から基板301に漏れる電流を低減することができる。
【００７７】
ここで、ソース層309とドレイン拡散層314との距離は、ドレイン拡散層314のドレインコンタクト層310からソース層309方向への張り出し長さより長く形成されている。また、ゲート酸化膜307の膜厚は、ソース・ドレイン間の絶対最大定格電圧に対する電界値で４ＭＶ／ｃｍ以下となるような厚さに形成されている。311は、ｎウエル層305へのｎ+コンタクト層である。
【００７８】
第３の実施の形態における具体的な例として、ゲート酸化膜307の膜厚は250ｎｍ、フィールド酸化膜306の膜厚は800ｎｍである。特に、ソース・ドレイン間に形成されるフィールド酸化膜306の幅は２μｍである。また、ドレイン拡散層314、ｎウエル層305、ｎ+ウォール303は、表面から約６μｍの深さに形成されているｎ埋め込み層302に到達する深さまで拡散される。ドレイン拡散層314のシート抵抗は４ｋΩ／□であって、ｐ型の不純物総量は３．０×１０12／ｃｍ2である。ソース層309とドレイン拡散層314との距離（チャネル長）は約５μｍ、ゲート電極308のフィールド酸化膜306への張り出しは１μｍ程度である。この横型高耐圧ＭＯＳＦＥＴ300の耐圧は105Ｖ程度で、絶対最大定格電圧は８０Ｖである。
【００７９】
図６は、横型高耐圧ＭＯＳＦＥＴ300がオフの状態において、ソース電極312およびゲート308に100Ｖ、ドレイン電極313に０Ｖを印加した状態の等電位線（２０Ｖ間隔）を示す図である。空乏層はｐ型のドレイン拡散層314とｎウエル層305及びｎ埋め込み層302とのｐｎ接合から両側に広がり、図６においては、０Ｖと１００Ｖの等電位線が空乏層の端部にほぼ等しい。さらに、ｐ型半導体基板301を０Ｖにしている場合は、図６に示すように、ｐ型半導体基板301とｎ埋め込み層302とのｐｎ接合にも空乏層が伸びる。
【００８０】
シリコン表面付近において上記ｐｎ接合からの空乏層の広がりは、ｎウエル層305内に伸びる空乏層幅（図６のａで示す距離）がドレイン拡散層304内に伸びる空乏層幅（同じくｂで示す距離）より広くなっていることがわかる。即ち、空乏層は主にｎウエル層305側に広がるため、オフ時のソース・ドレイン間の逆バイアス電圧の大半をｎウエル層305が負担する。
【００８１】
上述したように、第３の実施の形態において、ソース層309とドレイン拡散層314との距離（チャネル長）は、ドレイン拡散層314のドレインコンタクト層310からソース層309方向への張り出し長さより長く形成されているため、ｎウエル層305内に空乏層が伸びてもソース層309に到達することはなく、パンチスルーすることはない。
【００８２】
また、図６に示した等電位線がゲート酸化膜307内を通っていることからも明らかなように、ゲート酸化膜307でもかなりの電圧を負担している。
第３の実施の形態において、ゲート酸化膜307はソース・ドレイン間の絶対最大定格電圧に対する電界値で４ＭＶ／ｃｍ以下となるような厚さ（例えば250ｎｍ）に形成されている。そのため、ソース・ドレイン間の電圧（１００Ｖ）を全てゲート酸化膜307で負担したとしても、ゲート酸化膜内の電界強度は３．２ＭＶ／ｃｍであり、ゲート酸化膜が破壊されることはなく、信頼性が確保されている。
【００８３】
上記の本発明の構成を採用することにより、ドレイン拡散層は空乏化しにくく、空乏層は主にボディー拡散層側に伸びる。よってドレイン拡散層のソース側への張り出しを短くすることができる。
ここで、フィールド酸化膜上にゲート電極が長く張り出すことで、フィールドプレート効果により空乏層がドレインコンタクト方向に伸びやすくなる。つまり、ドレイン拡散層のソース側への張り出しを短くすると、上記フィールドプレート効果により空乏層端がドレインコンタクト層に近くなる。空乏層がドレインコンタクト層まで達すると、その部分での電界が上昇し耐圧低下を招く。
【００８４】
ドレイン拡散層の低抵抗化のためにはドレイン拡散層のソース側への張り出しを短くすればよいが、単に張り出し距離を短くすると上記の理由で耐圧が低下する。
そこで、ドレイン拡散層のソース側への張り出しを短くするとともに、フィールド酸化膜上へのゲート電極の張り出しを短くするのが好適である。ゲート電極の張り出しが短いとフィールドプレート効果が抑制されるためである。
【００８５】
かかる構成により、ドレイン拡散層のソース側への張り出しを短くすることができ、ドレイン拡散層内が低抵抗となる。また、デバイスピッチの縮小にも有効である。
第３の実施の形態では、フィールド酸化膜306上へのゲート電極308の張り出しを１μｍ程度に設定し、ドレイン拡散層内への空乏層の伸びを抑制している。ドレイン拡散領域のドリフト長（ドレインコンタクト層からの張り出しの長さ）は、３μｍ程度と短いため、ドレイン拡散層の抵抗が低減できる。
【００８６】
よって、第３の実施の形態は第３の従来例に比して、ドレイン拡散層の不純物総量を３倍にすることができ、シート抵抗は１／３になる。また、ドリフト長も１／２となる。横型高耐圧ＭＯＳＦＥＴにおけるオン抵抗成分の大半（９０％程度）は、ドレイン抵抗が占めるが、このドレイン抵抗を１／６にすることができる。
【００８７】
なお、ソース層309とドレイン拡散層314との距離（チャネル長）が、ドレイン拡散層314のドレインコンタクト層310からソース層309方向への張り出し長さより長く（５μｍ程度）形成されているため、第３の従来例における約３μｍに比して５／３倍となる。しかしながら、オン抵抗に占めるチャネル抵抗の割合は１０％程度であるから、ドレイン抵抗（オン抵抗の９０％）とチャネル抵抗（同１０％程度）の和は、（３）式に示すように、
【００８８】
【数３】
９０％×（１／６）＋１０％×（５／３）≒３２％      ・・・（３）
従来の１／３程度に低減され、さらに、チャネル長＋ドリフト領域の長さについても、従来の９μｍに比して８μｍと若干短縮される。
【００８９】
つまり、従来と同じオン抵抗の横型高耐圧ｐＭＯＳＦＥＴであれば、チャネル幅（図５の紙面に対し垂直方向の長さ）が１／３で形成でき、さらに、前記チャネル長＋ドリフト領域の長さが短縮されることによるデバイスピッチの縮小もあいまって、素子面積を１／３以下に縮小することができる。
第３の実施の形態において、ドレイン拡散層314はｎ埋め込み層302に達する深さまで拡散されている。このことにより、オフ状態でソース・ドレイン間に逆バイアス時のブレイクダウンポイントをドレイン拡散層314とｎ埋め込み層302との境界部とすることができる。即ち、ブレイクダウンポイントをデバイスの表面から深い部分（図５の点線で囲んだ領域Ａ：バルク内部）とすることができるため、ブレイクダウン時に表面酸化膜にホットキャリアが注入される心配がない。このため、ホットキャリアが表面酸化膜に侵入することに伴う素子耐圧の変動を防ぐことができ、デバイスの信頼性を向上させることができる。
【００９０】
なお、ゲート酸化膜の膜厚を厚くすると、しきい値電圧が上昇し相互コンダクタンス（Ｇｍ）が低下するが、例えば、ＰＤＰドライバＩＣに適用した場合などのように、ｐ型の横型高耐圧ＭＯＳＦＥＴのゲート駆動電圧がドレイン電圧と同等に高い場合には十分な駆動能力がある。
複数の横型高耐圧ｐＭＯＳＦＥＴを集積して集積回路装置（ＩＣ）を形成する場合については、個々の横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下になるため、集積回路装置としても大幅に小型化することができる。
【００９１】
さらに、横型高耐圧ｐＭＯＳＦＥＴを横型高耐圧ｎＭＯＳＦＥＴやこれら高耐圧素子の駆動回路，他の周辺回路などととも集積して集積回路装置を形成する場合においては、これまで大きな面積を占めていた横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下になることによって集積回路装置の小型化が図れるだけでなく、デバイスレイアウトの自由度が高くなる。
【００９２】
特に、横型高耐圧ｐＭＯＳＦＥＴと横型高耐圧ｎＭＯＳＦＥＴとを多数集積するような場合においては、デバイスレイアウトの自由度が高いことのメリットは大きい。
上記の例では、ソース・ドレイン間の絶対最大定格電圧が８０Ｖの例で説明したが、ソース・ドレイン間の絶対最大定格電圧が５０Ｖの場合は、ゲート酸化膜307の膜厚をソース・ドレイン間の絶対最大定格電圧に対する電界値が、絶対最大定格電圧に応じて４ＭＶ／ｃｍ以下となるような厚さ、例えば150ｎｍに設定すればよい。
【００９３】
図７は、第４の実施の形態であるｐ型の横型高耐圧ＭＯＳＦＥＴ400の断面図である。第４の実施の形態は、前記第３の実施の形態で説明した横型高耐圧ＭＯＳＦＥＴ300の構成をＰＤＰのドライバＩＣなどに適用した例である。図７では、図面の都合により３個の横型高耐圧ＭＯＳＦＥＴ300を並列に配置した例を示している。前述のとおり、ドライバＩＣは多数の出力をもつものであり、実際のドライバＩＣに用いる際には、数十個以上（例えば128個）の横型高耐圧ＭＯＳＦＥＴ300を並列に配置して各出力ビットの出力段に用いる。即ち、横型高耐圧ＭＯＳＦＥＴ300のドレイン電極を図示しない出力端子に接続する。
【００９４】
図７において、図５と同じ構成については同一の符号を付して説明を省略する。図７では、横型高耐圧ＭＯＳＦＥＴ300Ａ〜300Ｃの３個の横型高耐圧ＭＯＳＦＥＴを並列配置した状態を示している。このとき、ｎ+ウォール層303は、横型高耐圧ＭＯＳＦＥＴ300Ａ〜300Ｃを並列配置した構造の最外周に配置される。隣り合う横型高耐圧ＭＯＳＦＥＴ300の間には設けられない。
【００９５】
これは、ｎウエル層305はｎ埋め込み層302に達する深さ（約６μｍ）まで拡散されているため、並列配置される各横型高耐圧ＭＯＳＦＥＴ300間の素子分離は、ｎウエル層305によってなされるためである。
図１３に示した第３の従来例では、横型高耐圧ＭＯＳＦＥＴ800を並列配置するためには、各横型高耐圧ＭＯＳＦＥＴ800間にｎ+ウォール層803を設ける必要がある、これに対して、図７で説明した例では、並列配置される素子間の素子分離がｎウエル層305によってなされるため、並列配置される素子間のｎ+ウォール層が不要となる。
【００９６】
したがって、素子分離領域の面積が低減されるのである。数十以上の出力ビットを有するＰＤＰドライバＩＣなどに適用した場合、素子分離領域の面積を低減することはＩＣの素子面積を低減することになり、ドライバＩＣのコスト削減に有効である。
図８は、第５の実施の形態である半導体装置500の断面図である。第５の実施の形態は、前記第３の実施の形態で説明したｐ型の横型高耐圧ＭＯＳＦＥＴ300とｎ型の横型高耐圧ＭＯＳＦＥＴ350を並べて配置し、さらに低耐圧ＭＯＳＦＥＴ370，380を並べて配置した例である。
【００９７】
図８において、ｐ型の横型高耐圧ＭＯＳＦＥＴ300については、図５と同一の符号を付して説明を省略する。
ｎ型の横型高耐圧ＭＯＳＦＥＴ350は、ｐ型の半導体基板301の表面の所望の領域に拡散形成されたドレイン拡散層355と、ドレイン拡散層355の外周を取り囲むように拡散形成されたｐウエル層354とを有する。ｐウエル層354内には、前記ドレイン拡散層355との境界から所定距離離れた領域に基板表面側からｎ型のソース層359が形成され、ドレイン拡散層355内には、ｐウエル層354との境界から略等距離となる中央領域に基板表面側からｎ型のドレインコンタクト層360が形成されている。
【００９８】
また、ｐウエル層354の表面のうち、ソース層359の端部からドレイン拡散層355の一部にわたってゲート酸化膜357が形成され、ドレイン拡散層355の表面のうち、ドレインコンタクト層360およびゲート酸化膜357が形成されていない領域にフィールド酸化膜356が形成されている。
ゲート酸化膜357上からフィールド酸化膜356の一部に張り出すようにゲート電極358が形成され、ソース層359上とドレインコンタクト層360上にはそれぞれソース電極362とドレイン電極363が形成されている。361は、ｐウエル層354へのｐ+コンタクト層である。
【００９９】
ｎ型の横型高耐圧ＭＯＳＦＥＴ350の具体的な例として、ゲート酸化膜357の膜厚は２５ｎｍ、フィールド酸化膜356の膜厚は800ｎｍである。特に、ソース・ドレイン間に形成されるフィールド酸化膜356の幅は５μｍである。また、ドレイン拡散層355、ｐウエル層354は、表面から約7μｍの深さに拡散される。
なお、ｎ型の横型高耐圧ＭＯＳＦＥＴ350のゲート駆動電圧は５Ｖ程度なので、ゲート酸化膜厚は２５ｎｍあれば信頼性に問題はなく、相互コンダクタンス（Ｇｍ）も十分大きい。
【０１００】
このｎ型の横型高耐圧ＭＯＳＦＥＴ350は、ＲＥＳＵＲＦ構造を採用し、耐圧はｐ型の横型高耐圧ＭＯＳＦＥＴ300と同様に１０５Ｖ程度である。
ｎ型の横型高耐圧ＭＯＳＦＥＴ350のドレイン拡散層355は、ｐ型の横型高耐圧ＭＯＳＦＥＴ300のｎウエル層305と同時に形成される拡散層を用いればよい。
ｐ型の横型高耐圧ＭＯＳＦＥＴ300のｎウエル層305を形成するためのイオン注入工程において、ｎ型の横型高耐圧ＭＯＳＦＥＴ350のドレイン拡散層355の形成領域にも同時にイオン注入を行い、続いて拡散工程を行えば、それぞれの拡散層が同時に形成される。
【０１０１】
即ち、各１回のリソグラフィー工程，イオン注入工程，拡散工程で、ｐ型の横型高耐圧ＭＯＳＦＥＴ300のｎウエル層305とｎ型の横型高耐圧ＭＯＳＦＥＴ350のドレイン拡散層355とを同時に形成することができる。
同様に、ｐウエル層354は、ドレイン拡散層314と同時に形成される拡散層を用いればよい。
【０１０２】
ｐ型の横型高耐圧ＭＯＳＦＥＴ300のドレイン拡散層314を形成するためのイオン注入工程において、ｎ型の横型高耐圧ＭＯＳＦＥＴ350のｐウエル層354形成領域にも同時にイオン注入を行い、続いて拡散工程を行えば、それぞれの拡散層が同時に形成される。
即ち、各１回のリソグラフィー工程，イオン注入工程，拡散工程で、ｐ型の横型高耐圧ＭＯＳＦＥＴ300のドレイン拡散層314とｎ型の横型高耐圧ＭＯＳＦＥＴ350のｐウエル層354とを同時に形成することができる。
【０１０３】
よって、使用する拡散層の形成工程をｐ型の横型高耐圧ＭＯＳＦＥＴとｎ型の横型高耐圧ＭＯＳＦＥＴとで共通化することができ、工程数を増やすことなくｐ型の横型高耐圧ＭＯＳＦＥＴとｎ型の横型高耐圧ＭＯＳＦＥＴを同一の半導体基板上に形成することができる。
また、ＰＤＰのドライバＩＣに採用するには、半導体装置500におけるｐ型の横型高耐圧ＭＯＳＦＥＴ300とｎ型の横型高耐圧ＭＯＳＦＥＴ350とでプッシュプル回路を構成すればよい。複数のプッシュプル回路を構成するｐ型とｎ型の横型高耐圧ＭＯＳＦＥＴを工程数を増加させずに形成することができるので、低コストのドライバＩＣを提供するのに有効である。
【０１０４】
さらに、これまで説明した第１〜第５の実施の形態において、横型高耐圧ＭＯＳＦＥＴの拡散層（ｎウエル層，ドレイン拡散層，ｐウエル層など）と同時に拡散層を形成し、該拡散層内に低耐圧のＭＯＳＦＥＴを形成することができる。
例えば、図８に示すように、ｎ型の横型高耐圧ＭＯＳＦＥＴ350のドレイン拡散層355などと同時に拡散層371を形成する。
【０１０５】
ｐ型の横型高耐圧ＭＯＳＦＥＴ300のｎウエル層305，ｎ型の横型高耐圧ＭＯＳＦＥＴ350のドレイン拡散層355を形成するためのイオン注入工程において、拡散層371形成領域にも同時にイオン注入を行い、続いて拡散工程を行えば、それぞれの拡散層が同時に形成される。
即ち、各１回のリソグラフィー工程，イオン注入工程，拡散工程で、ｐ型の横型高耐圧ＭＯＳＦＥＴ300のｎウエル層305，ｎ型の横型高耐圧ＭＯＳＦＥＴ350のドレイン拡散層355，拡散層371を同時に形成することができる。
【０１０６】
そして、拡散層371をウエルとして、ソース拡散層375、ドレイン拡散層379、ゲート酸化膜377、ゲート電極378からなる低耐圧のｐ型ＭＯＳＦＥＴ370を形成する（ソース，ドレイン電極は図示せず）。
同様に、ｎ型の横型高耐圧ＭＯＳＦＥＴ350のｐウエル層354などと同時に拡散層381を形成する。
【０１０７】
ｐ型の横型高耐圧ＭＯＳＦＥＴ300のドレイン拡散層314，ｎ型の横型高耐圧ＭＯＳＦＥＴ350のｐウエル層354を形成するためのイオン注入工程において、拡散層381形成領域にも同時にイオン注入を行い、続いて拡散工程を行えば、それぞれの拡散層が同時に形成される。
即ち、各１回のリソグラフィー工程，イオン注入工程，拡散工程で、ｐ型の横型高耐圧ＭＯＳＦＥＴ300のドレイン拡散層314，ｎ型の横型高耐圧ＭＯＳＦＥＴ350のｐウエル層354，拡散層381を同時に形成することができる。
【０１０８】
そして、拡散層381をウエルとして、ソース拡散層385、ドレイン拡散層389、ゲート酸化膜387、ゲート電極388からなる低耐圧のｎ型ＭＯＳＦＥＴ380を形成する（ソース，ドレイン電極は図示せず）。
上記のｐ型ＭＯＳＦＥＴ370とｎ型ＭＯＳＦＥＴ380とでＣＭＯＳ回路などの低圧のロジック回路を形成し、ｐ型の横型高耐圧ＭＯＳＦＥＴ300とｎ型や横型高耐圧ＭＯＳＦＥＴ350の制御回路として用いることができる。
【０１０９】
このように、横型高耐圧ＭＯＳＦＥＴの拡散層と同時に形成される拡散層を用いて低耐圧のＭＯＳＦＥＴを形成することができ、高耐圧素子と低耐圧素子とを工程数を増加させることなく同一チップ上に形成することができる。
【０１１０】
【発明の効果】
以上説明したように、ゲート酸化膜厚を、ソース・ドレイン間の絶対最大定格電圧に対する電界値が４ＭＶ／ｃｍ以下となる厚さに形成し、前記ドレイン拡散層をその不純物総量が２×１０12／ｃｍ2以上（好ましくは３×１０12／ｃｍ2以上）となるよう形成する。かかる構成により、ドレイン拡散層は空乏化しにくくなり、空乏層はボディー拡散層（ｎウエル層）側に伸びるようになる。また、ソース・ドレイン間電圧のかなりの部分（約８割程度）をゲート酸化膜で負担するようになる。
【０１１１】
よって、ドレイン拡散層のシート抵抗は、不純物総量の増加分だけ小さくなり、不純物総量を３×１０12／ｃｍ2として構成した場合は、従来例に比して、ドレイン拡散層のシート抵抗を１／３に、ドリフト長を１／２とすることができる。
横型高耐圧ＭＯＳＦＥＴにおけるオン抵抗成分の大半（９０％程度）は、ドレイン抵抗が占めるため、このドレイン抵抗を１／６にすることができる。
【０１１２】
また、チャネル長＋ドリフト領域の長さについても、従来の９μｍに比して８μｍと若干短縮される。
この結果、チャネル長が従来例に比して長くなった分を考慮しても、従来と同じオン抵抗の横型高耐圧ｐＭＯＳＦＥＴを、１／３のチャネル幅で形成でき、さらに、前記チャネル長＋ドリフト領域の長さが短縮されることによるデバイスピッチの縮小もあいまって、素子面積を１／３以下に縮小することができる。
【０１１３】
さらに、複数の横型高耐圧ｐＭＯＳＦＥＴを集積して集積回路装置（ＩＣ）を形成する場合については、個々の横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下になるため、集積回路装置としても大幅に小型化することができ、チップのコストを大幅に低減することができる。
また、横型高耐圧ｐＭＯＳＦＥＴを横型高耐圧ｎＭＯＳＦＥＴやこれら高耐圧素子の駆動回路，他の周辺回路などととも集積して集積回路装置を形成する場合においては、これまで大きな面積を占めていた横型高耐圧ｐＭＯＳＦＥＴの面積が１／３以下になることによって集積回路装置の小型化が図れるだけでなく、デバイスレイアウトの自由度が高くなる。
【０１１４】
特に、横型高耐圧ｐＭＯＳＦＥＴと横型高耐圧ｎＭＯＳＦＥＴとを多数集積するＰＤＰドライバＩＣのような場合においては、デバイスレイアウトの自由度が高まることにより、チップ面積の有効活用が可能となり、横型高耐圧ｐＭＯＳＦＥＴの占有面積の縮小とあいまって、一層のＩＣの小型化と低コスト化を図ることができる。
【図面の簡単な説明】
【図１】  第１の実施の形態を示す断面図。
【図２】  第１の実施の形態における等電位線を示す図。
【図３】  第２の実施の形態を示す断面図。
【図４】  第２の実施の形態における等電位線を示す図。
【図５】  第３の実施の形態を示す断面図。
【図６】  第３の実施の形態における等電位線を示す図。
【図７】  第４の実施の形態を示す断面図。
【図８】  第５の実施の形態を示す断面図。
【図９】  第１の従来例を示す断面図。
【図１０】第１の従来例における等電位線を示す図。
【図１１】第２の従来例を示す断面図。
【図１２】第２の従来例における等電位線を示す図。
【図１３】第３の従来例を示す断面図。
【図１４】第３の従来例における等電位線を示す図。
【符号の説明】
100,200,300,350,400,600,700,800    横型高耐圧ＭＯＳＦＥＴ
101,601  ｎ型半導体基板
201,301,701,801  ｐ型半導体基板
302,802  ｎ型埋め込み層
303,803  ｎ+ウォール層
304,354,381,804  ｐウエル層
105,205,305,605,705,805  ｎウエル層
106,206,306,356,606,706,806  フィールド酸化膜
107,207,307,357,607,707,807  ゲート酸化膜
108,208,308,358,378,388,608,708,808  ゲート電極
109,209,309,359,375,385,609,709,809  ソース拡散層
110,210,310,360,610,710,810  ドレインコンタクト層
111,211,311,611,711,811  ｎ+コンタクト層
112,212,312,362,612,712,812  ソース電極
113,213,313,363,613,713,813  ドレイン電極
114,214,314,355,379,389,614,714,814  ドレイン拡散層
361  ｐ+コンタクト層
500  半導体装置
【図１】
0004166010.tif 000002
【図２】
0004166010.tif 000003
【図３】
0004166010.tif 000004
【図４】
0004166010.tif 000005
【図５】
0004166010.tif 000006
【図６】
0004166010.tif 000007
【図７】
0004166010.tif 000008
【図８】
0004166010.tif 000009
【図９】
0004166010.tif 000010
【図１０】
0004166010.tif 000011
【図１１】
0004166010.tif 000012
【図１２】
0004166010.tif 000013
【図１３】
0004166010.tif 000014
【図１４】
0004166010.tif 000015