(57)【特許請求の範囲】
【請求項１】
メモリ装置（１００）であって、
複数のメモリセル（２０６，２０８）であって、該複数のメモリセル（２０６，２０８）の各々のメモリセルはワードライン（ＷＬ）にかつビットライン対（ＢＬ，＊ＢＬ）に結合されているもの、
前記ビットライン対に結合され、前記ビットライン対を第１の制御信号に応じて所定の電圧に充電するためのビットライン負荷（２１０）、
前記メモリ装置の読出しサイクルの間に前記ビットライン対を出力回路（１２０）に選択的に結合するための読出しデータライン対（ＲＤＡＴＡ，＊ＲＤＡＴＡ）、そして
前記読出しデータライン対に結合され、かつ第２の制御信号に応答するプリチャージ回路（２５２）であって、前記ビットライン対に結合されたメモリセルへのアクセスに続き、前記読出しデータライン対が前記ビットライン対に結合され、かつ前記ビットライン負荷および前記プリチャージ回路がほぼ同時にアクティブにされて前記ビットライン対を前記所定の電圧に再充電するもの、
を具備することを特徴とするメモリ装置（１００）。
【請求項２】
メモリ装置（１００）であって、
ビットライン対（ＢＬ，＊ＢＬ）に結合された複数のメモリセルを有するメモリセルアレイ（１１２）、
前記ビットライン対の各々に１つのビットライン負荷が結合され、メモリセルへのアクセスの後に前記ビットライン対を所定の電圧に再充電するための複数のビットライン負荷（１１８）、そして
前記ビットライン対を入力／出力回路（１２０）に選択的に結合するためのデータライン対（ＲＤＡＴＡ，＊ＲＤＡＴＡ）、
を具備し、前記複数のメモリセルの内の１つへのアクセスに続き、前記ビットライン対が前記データライン対に結合されて前記ビットライン対の前記所定の電圧への再充電を助けることを特徴とするメモリ装置（１００）。
【請求項３】
ワードライン（ＷＬ，＊ＷＬ）およびビットライン対（ＢＬ，＊ＢＬ）に結合された複数のメモリセル（２０６，２０８）を有するメモリ装置（１００）における、前記所定の数のビットライン対の内のあるビットライン対の書込みリカバリのための方法であって、各々のビットライン対は対応するビットライン負荷（２１０）を有し、所定の数のビットライン対が選択的に読出しデータライン対（ＲＤＡＴＡ，＊ＲＤＡＴＡ）に結合され、前記読出しデータライン対はそこに結合されたプリチャージおよび等化回路（２５２）を有し、前記方法は、
前記読出しデータライン対を前記所定の数のビットライン対の内の前記ビットライン対に結合する段階、そして
前記ビットライン負荷（２１０）およびプリチャージおよび等化回路（２５２）が共にほぼ同時にアクティブになるように前記プリチャージおよび等化回路（２５２）を活性化して前記ビットライン対および読出しデータライン対の電圧を所定の電圧に回復する段階、
を具備することを特徴とする所定の数のビットライン対の内のあるビットライン対の書込みリカバリのための方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的にはメモリに関し、かつより特定的には集積回路読出し／書込みメモリに関する。
【０００２】
【従来の技術】
集積回路スタティックランダムアクセスメモリ（ＳＲＡＭ）は今日多様な用途において使用されている。特に、高速ＳＲＡＭはコンピュータシステム、ワークステーション、その他のためのキャッシュのような用途において使用されている。これらのキャッシュメモリは再使用される可能性のあるデータまたは命令の高速の記憶装置を提供する。集積回路技術が改善されるに応じて、マイクロプロセッサはそれに対応して速度が増大し、かつマイクロプロセッサの速度が増大すると、ＳＲＡＭのアクセスタイムは効率的なキャッシュ記憶を提供するために低減されなければならない。
【０００３】
一般に、高速ＳＲＡＭについては、データがメモリから読み出される場合、活性化された（ａｃｔｉｖａｔｅｄ）ワードライン上に位置するメモリセルが信号をビットラインの相補対に提供する。選択されたメモリセルによってビットラインに提供される信号は比較的弱くメモリによって出力される前にさらに増幅されなければならない。この信号は差動電圧信号あるいは差動電流信号の形式となっている。前者の場合、電圧センス技術として知られた、電圧センスアンプが比較的弱い電圧を出力のために十分強い差動電圧に変換するために必要とされる。電流センス技術においては、差動電流がメモリセルによってビットラインに与えられる。電流−電圧増幅器は比較的弱い差動電流信号を認識しかつその後の出力のために十分強力な電圧差動信号を出力しなければならない。
【０００４】
ＳＲＡＭはまた書込みサイクルを行うことができなければならない。書込みサイクルの間は、データは集積回路ピン上に受信されかつ対応するビットラインが比較的振幅が大きい差動信号によってドライブされる。この大きな差動信号は選択されたメモリセルに記憶されたデータ値をオーバライトまたは上書きするために十分に強いものである。しかしながら、書込みサイクルの終わりに、引き続く読出しサイクルの準備のために、この大きな差動電圧は低減されまたは除去されなければならない。
【０００５】
この書込み回復またはリカバリ（ｒｅｃｏｖｅｒｙ）を達成するために２つの一般的な技術がある。第１に、トランジスタがビットラインを相補ビットラインに結合し、これは等化（ｅｑｕａｌｉｚａｔｉｏｎ）として知られている。第２に、ビットラインを関与するセンスの形式に対して望ましいある所定の電圧にバイアスすることができる。例えば、典型的なプリチャージ電圧は正の電源電圧である。しかしながら、正の電源電圧の半分のような他のプリチャージ電位、あるいは正の電源電圧からトランジスタのしきい値を減算したものも使用できることに注意を要する。ＳＲＡＭが有用であるためには、書込みリカバリは予め規定された量の時間内に行わなければならず、これはメモリのアクセスサイクルがより小さくなるに応じてより小さくなってきている。
【０００６】
【発明が解決しようとする課題】
電流センス技術を使用するメモリは一般に非常に良好な速度−電力積を有する。しかしながら、電流センス技術を使用する他の問題もある。大きなビットライン負荷が使用されない限り書込みリカバリ速度が問題となる。しかしながら、電流センス技術を使用する場合ビットライン負荷を通る電流をできるだけ小さくすることが望ましい。さらに、集積回路面積を小さくすることは常に望ましい。従って、必要なことは、電流検知技術を使用するが、最小の寸法で高速の書込みリカバリを有するメモリである。そのようなメモリは本発明により提供され、その特徴および利点は以下の詳細な説明と図面からより良く理解されるであろう。
【０００７】
【課題を解決するための手段】
本発明の一態様では、複数のメモリセル（２０６，２０８）であって、該複数のメモリセル（２０６，２０８）の各々のメモリセルはワードライン（ＷＬ）にかつビットライン対（ＢＬ，＊ＢＬ）に結合されているもの、前記ビットライン対に結合され、前記ビットライン対を第１の制御信号に応じて所定の電圧に充電するためのビットライン負荷（２１０）、前記メモリ装置の読出しサイクルの間に前記ビットライン対を出力回路（１２０）に選択的に結合するための読出しデータライン対（ＲＤＡＴＡ，＊ＲＤＡＴＡ）、そして前記読出しデータライン対に結合され、かつ第２の制御信号に応答するプリチャージ回路（２５２）であって、前記ビットライン対に結合されたメモリセルへのアクセスに続き、前記読出しデータライン対が前記ビットライン対に結合され、かつ前記第１および第２の制御信号がほぼ同時に肯定されて前記ビットライン対を前記所定の電圧に再充電するもの、を具備することを特徴とするメモリ装置（１００）が提供される。
【０００８】
本発明の別の態様では、前記ビットライン対（ＢＬ，＊ＢＬ）に結合された複数のメモリセルを有するメモリセルアレイ（１１２）、前記ビットライン対の各々に１つのビットライン負荷が結合され、メモリセルへのアクセスの後に前記ビットライン対を所定の電圧に再充電するための複数のビットライン負荷（１１８）、そして前記ビットライン対を入力／出力回路（１２０）に選択的に結合するためのデータライン対（ＲＤＡＴＡ，＊ＲＤＡＴＡ）、を具備し、前記複数のメモリセルの内の１つへのアクセスに続き、前記ビットライン対が前記データライン対に結合されて前記ビットライン対の前記所定の電圧への再充電を助けることを特徴とするメモリ装置（１００）が提供される。
【０００９】
本発明のさらに別の態様では、ワードライン（ＷＬ，＊ＷＬ）におよびビットライン対（ＢＬ，＊ＢＬ）に結合された複数のメモリセル（２０６，２０８）を有するメモリ装置（１００）における、前記所定の数のビットライン対の内のあるビットライン対の書込みリカバリのための方法が提供され、各々のビットライン対は対応するビットライン負荷（２１０）を有し、所定の数のビットライン対が選択的に読出しデータライン対（ＲＤＡＴＡ，＊ＲＤＡＴＡ）に結合され、前記読出しデータライン対はそこに結合されたプリチャージおよび等化回路（２５２）を有し、前記方法は、前記読出しデータライン対を前記所定の数のビットライン対の内の前記ビットライン対に結合する段階、そして前記ビットライン負荷（２１０）およびプリチャージおよび等化回路（２５２）が共にほぼ同時にアクティブになるように前記プリチャージおよび等化回路（２５２）を活性化して前記ビットライン対および読出しデータライン対の電圧を所定の電圧に回復する段階、を具備することを特徴とする。
【００１０】
【発明の実施の形態】
図１は本発明に係わるメモリ１００をブロック形式で示す。メモリ１００は概略的にアドレスバッファ／デコーダ１２５、メモリアレイ部１１１、データＩ／Ｏ回路１２０、読出しグローバルデータ線バス１３０、および書込みグローバルデータ線バス１４０を含む。メモリアレイ部１１１はアレイハーフ（ａｒｒａｙｈａｌｖｅｓ）またはクアドラント（ｑｕａｄｒａｎｔｓ）に区分でき、かつまた１つまたはそれ以上のブロックを含むことができる。メモリアレイ部１１１はメモリアレイ１１２、ローデコーダ１１４、コラム論理／デコーダ１１６、およびビットライン等化ブロック１１８を含む。メモリアレイ１１２はワードラインおよびビットライン対の交差部に位置するメモリセルのアレイを含む。図１にはワードライン１５２およびビットライン対１５４の交差部に位置する代表的なメモリセル１５０が示されている。ビットライン対１５４は“ＢＬ”と名付けられた信号を伝達する第１のビットライン１５６、および“＊ＢＬ”と名付けられた信号を伝達する第２のビットライン１５８を含む。ここで記号＊は信号の論理的反転を示し、図面中で使用されている上線に対応する。読出しグローバルデータ線バス１３０はグローバルデータ線のｎの相補対を含み、“ＧＤＬ”と名付けられた第１のグローバルデータ線１３２および“＊ＧＤＬ”と名付けられた第２のグローバルデータ線１３４を含む。書込みグローバルデータ線バス１４０はまた第１の書込みグローバルデータ線バス１４２および第２の書込みグローバルデータ線バス１４４を含むｎの相補的な書込みグローバルデータ線を含む。
【００１１】
アドレスバッファ／デコーダ１２５は「アドレス（ＡＤＤＲＥＳＳ）」と名付けられた入力アドレスを受ける。アドレスバッファ／デコーダ１２５はまた「内部タイミング信号（ＩＮＴＥＲＮＡＬ  ＴＩＭＩＮＧ  ＳＩＧＮＡＬＳ）」と名付けられた一群の制御信号、および“Ｒ／＊ＷＩ”と名付けられた信号を受信する。アドレスバッファ／デコーダ１２５は前記「アドレス」を受信しかつ「ローアドレス（ＲＯＷ  ＡＤＤＲＥＳＳ）」と名付けられたロー成分および「コラムアドレス（ＣＯＬＵＭＮ  ＡＤＤＲＥＳＳ）」と名付けられたコラム成分に分ける。アドレスバッファ／デコーダ１２５は該「アドレス」に対し部分的なまたは全体のデコードを行って「ローアドレス」および「コラムアドレス」を得ることができることに注意を要する。
【００１２】
メモリブロック１１１においては、ローデコーダ１１４は「ローアドレス」を受信し、かつそれに応じてワードラインを活性化またはアクティベイトする。メモリアレイ１１２はローデコーダ１１４の出力に接続されたワードラインの各々に接続されている。メモリアレイ１１２のメモリセルは対応するワードラインと対応するビットライン対の交差部に位置している。各ビットライン対はメモリ１００の書込みサイクルの間にメモリセルヘの入力として、かつ読出しサイクルの間に出力として作用する。図１は代表的なメモリセル１５０を示している。メモリセル１５０はワードライン１５２およびビットライン対１５４に接続されている。ビットライン等化ブロック１１８はビットラインの各々の一端に接続されたビットライン等化トランジスタ（ショーティング装置）を表している。
【００１３】
コラム論理／デコーダ１１６は「コラムアドレス」、「内部クロック（ＩＮＴＥＲＮＡＬ  ＣＬＯＣＫＳ）」、およびＲ／＊ＷＩ信号を受信する。コラム論理／デコーダ１１６は、代表的なビットライン対１５４を含む、各々のビットライン対に接続されかつビットライン等化ブロック１１８と反対側のビットラインの端部に位置している。図示された実施形態では、コラム論理／デコーダ１１６はまたビットライン負荷を含む。これらのビットライン負荷は各々のビットラインに対して等化トランジスタおよびプリチャージトランジスタの双方を含む。ビットラインの両方の端部にビットライン等化トランジスタを含めることにより、等化およびプリチャージが比較的長いビットラインを使用するメモリに対してより高速で達成される。コラム論理／デコーダ１１６は読出しグローバルデータ線バス１３０および書込みグローバルデータ線バス１４０に接続されている。各々のグローバルデータ線バスはｎの信号ラインを含み、この場合ｎは、メモリ１００のサイズに応じて、１，２，４，８，１６，３２その他のような任意の数とすることができる。
【００１４】
データＩ／Ｏ回路１２０は読出しグローバルデータ線バス１３０および書込みグローバルデータ線バス１４０に接続され、かつ「データ（ＤＡＴＡ）」と名付けられたｎビットの信号を伝達するために双方向端子を有する。データＩ／Ｏ回路１２０はまた“＊ＣＳ”，“Ｒ／＊Ｗ”および「クロック（ＣＬＯＣＫ）」と名付けられた外部制御信号を受けるための入力端子、および「内部タイミング信号」および“Ｒ／＊ＷＩ”信号を提供するための出力端子を有する。図示された実施形態では、メモリ１００は同期メモリでありかつ「クロック」信号と同期して「内部タイミング信号」を発生する。しかしながら、本発明は非同期メモリにも同様に適用できることは明らかであろう。非同期メモリに対しては、データＩ／Ｏ回路１２０は＊ＣＳ信号の活性化からの遅延に基づき「内部クロック信号」を発生し、かつ「クロック」入力端子を持たない。
【００１５】
基本的な動作においては、アドレスバッファ／デコーダ１２５はメモリ１００の読出しサイクルまたは書込みサイクルの間に前記「アドレス」を受信する。読出しサイクルにおいては、信号＊ＣＳが活性化されかつＲ／＊Ｗは論理ハイであり、書込みサイクルの間は、信号＊ＣＳは活性化されかつ信号Ｒ／＊Ｗは論理ローである。信号Ｒ／＊Ｗは入力信号Ｒ／＊Ｗからバッファリングされかつ実質的に同じ信号である。ローデコーダ１１４は「ローアドレス」を受信したことに応じて１つのワードラインをイネーブルする。読出しサイクルの間は、イネーブルされたワードラインに接続された各メモリセルが選択されかつその出力を差動電流としてそれが結合されているビットライン対上に結合する。例えば、「ローアドレス」がワードライン１５２をイネーブルした時、メモリセル１５０が選択されかつ差動電流をビットライン対１５４に提供してそこに記憶されたビットの状態を表す。すべてのビットライン対がイネーブルされたワードラインに接続されたメモリセルによって読出しサイクルの間にドライブされる。すべてのビットライン対上の信号は差動電流である。
【００１６】
コラム論理／デコーダ１１６は前記「コラムアドレス」に基づきｎのビットライン対を選択する。「内部タイミング信号」は動作が始まっていることの情報をコラム論理／デコーダ１１６に提供し、かつＲ／＊Ｗは読出しサイクルまたは書込みサイクルが進行中であるか否かを決定する。コラムアドレスに基づきビットライン対（単数または複数）を選択した後、コラム論理／デコーダ１１６は選択されたビットライン対の各々を対応するグローバルデータ線対に接続しかつ差動電流検知技術を使用してその上の信号を増幅する。＊ＣＳおよびＲ／＊Ｗが読出しサイクルを示していることに応じて、データＩ／Ｏ回路１２０は各々の読出しグローバルデータ線対上の差動信号を受信し、それをシングルエンデッド信号、および出力「データ」へと変換する。
【００１７】
書込みサイクルの間は、データの流れは実質的に反転される。書込みサイクルは信号＊ＣＳがアクティブになりかつＲ／＊Ｗが論理ローであることによって表明される。データＩ／Ｏ回路１２０は「データ」を入力として受信し、かつ各「データ」信号を対応する書込みグローバルデータ線対上の差動信号としてドライブする。例えば、書込みグローバルデータ線バス１４０はメモリ１００における各々の選択された書込みグローバルデータ線対を表す。書込みグローバルデータ線対バス１４０は受信された「データ」に基づきデータＩ／Ｏ回路１２０によってドライブされる。「内部タイミング信号」、Ｒ／＊ＷＩ、および「コラムアドレス」に応じて、コラム論理／デコーダ１１６は各々の書込みグローバルデータ線対を選択されたビット線対に結合する。ローデコーダ１１４はワードラインをイネーブルしかつ入力データはイネーブルされたワードラインと選択されたビットライン対の交差部に位置するメモリセルへとドライブされる。読出しサイクルの場合と同様に、イネーブルされたワードライン上に位置するメモリセルはビットライン対に結合された出力を有する。しかしながら、コラム論理／デコーダ１１６によってビットライン対上にドライブされる電圧差がメモリセルのドライブ電圧より大きくかつメモリセルに記憶されたビットを上書きする。
【００１８】
書込みリカバリ期間として知られた、書込みサイクルの終わりに、ビットライン対の等化がビットライン上の等化によって部分的に、ビットライン等化ブロック１１８およびコラム論理／デコーダ１１６における対応するビットライン負荷の双方によって、かつ部分的にビットラインおよびグローバル読出しデータ線の間の読出しデータ線上の等化によって間接的に達成される。この等化を達成するために、読出しデータラインをビットラインに接続する回路は書込みサイクルの終わりにアクティブになる。この書込みリカバリシステムはメモリ１００が、図２を参照してさらに説明する、電流検知を使用する場合に特に都合がよい。
【００１９】
図２は、図１のメモリ１００の一部のブロック図と回路図との組合せである。図２には、ｎ列またはコラムの内の３つが対応するデータライン等化部およびセンスアンプと共に示されている。単一のセンスアンプに接続されるコラムの数は用途に応じて変わり得る。例えば、図示された実施形態では、単一の対のデータラインに４つのコラムが接続されている。しかしながら、他の値も同様に使用できる。
【００２０】
図２には、図１のメモリアレイ１１２およびコラム論理／デコーダ１１６の一部が示されている。メモリアレイ１１２の図２に示された部分は第１のコラム２００、第２のコラム２０２、および第３のコラム２０４を含む。コラム２００はＢＬおよび＊ＢＬと名付けられた一対の相補ビットライン、ならびにメモリセル２０６および２０８を含む。メモリセル２０６は“ＷＬ１”と名付けられた第１のワードラインに接続された入力端子、およびＢＬおよび＊ＢＬに接続された相補出力を有する。メモリセル２０８は“ＷＬＭ”と名付けられたｍ番目のワードラインに接続された入力、およびＢＬおよび＊ＢＬに接続された２つの出力を有する。メモリセルの数は本発明が任意の特定のアレイサイズに限定されないことを示すことを助けるため任意の数ｍであるものとして示されている。同様に、コラム２０２および２０４は共に対応するワードラインに接続されかつ対応するビットライン対に出力を提供するｍのメモリセルを含む。これらのコラムの構造はコラム２００と同じであり、それらについてはこれ以上説明しない。
【００２１】
図２の残りの部分はコラム論理／デコーダ１１６の部分を示している。例えば、第１のビットライン負荷２１０はコラム２００に接続されかつ、通常金属酸化物半導体（ＭＯＳ）トランジスタとも称される、Ｐチャネル絶縁ゲート電界効果トランジスタ２１２〜２１４を含んでいる。トランジスタ２１２は“ＶＤＤ”と名付けられた電源に接続されたソース、“ＷＣＰ１”と名付けられた信号を受けるためのゲート、およびＢＬに接続されたドレインを有する。ＶＤＤはほぼ３ボルトの公称値を有するより正の電源電圧であるが、実施形態にしたがって変わってもよい。トランジスタ２１３はＢＬに接続された第１の電流電極、“＊ＥＱ”と名付けられた制御信号を受けるためのゲート、および“＊ＢＬ”と名付けられた相補ビットラインに接続された第２の電流電極を有する。トランジスタ２１４はＶＤＤに接続されたソース、信号ＷＣＰ１を受けるためのゲート、および＊ＢＬに接続されたドレインを有する。
【００２２】
書込み経路を形成する上で、一対のドライブトランジスタ２１６は“ＷＤ”および“＊ＷＤ”と名付けられた２つの書込みデータラインをそれぞれ対応するビットラインＢＬおよび＊ＢＬに接続する。前記一対のドライブトランジスタ２１６は第１のＮチャネルトランジスタ２１８、および第２のＮチャネルトランジスタ２２０を含む。トランジスタ２１８はＢＬに接続された第１の電流電極、信号ＷＣＰ１を受けるためのゲート、およびＷＤに接続された第２の電流電極を有する。トランジスタ２２０は＊ＢＬに接続された第１の電流電極、信号ＷＣＰ１を受けるためのゲート、および＊ＷＤに接続された第２の電流電極を有する。トランジスタ２１８および２２０のソースおよびドレインの指定は印加される電圧にしたがって変わり、したがってそれらは包括的に示されていることに注意を要する。
【００２３】
読出し経路は一対のドライブトランジスタ２２２を含む。該一対のドライブトランジスタ２２２は第１のＰチャネルトランジスタ２２４、および第２のＰチャネルトランジスタ２２６を含む。トランジスタ２２４はＢＬに接続された第１の電流電極、“＊ＲＤ１・＊ＥＱ”と名付けられた信号を受けるためのゲート、および“ＲＤＡＴＡ”と名付けられた読出しデータ線に信号を提供するための第２の電流電極を有し、この場合記号“・”は論理的ＡＮＤ操作を表わす。トランジスタ２２６は＊ＢＬに接続された第１の電流電極、信号＊ＲＤ１・＊ＥＱを受けるためのゲート、および“ＲＤＡＴＡ”と名付けられた相補のデータ線に出力信号を提供するための第２の電流電極を有する。コラム２０２に対応して同様のビットライン負荷トランジスタ２２８〜２３０、書込みドライブトランジスタ２３２および２３４、および読出しドライブトランジスタ２３６および２３８がある。ビットライン負荷プルアップトランジスタは“ＷＣＰ２”と名付けられた信号により選択され、かつ等化トランジスタは信号＊ＥＱによって選択される。書込みドライブトランジスタ２３２および２３４は“ＲＤ２・＊ＥＱ”と名付けられた信号によって選択される。最後にｎ番目のコラム２０４は前に述べたものに対応して、ビットライン負荷トランジスタ２４０〜２４２、一対の書込みドライブトランジスタ２４４および２４６、そして一対の読出しドライブトランジスタ２４８および２５０を含む。トランジスタ２４０，２４２，２４４および２４６は“ＷＣＰＮ”と名付けられた信号を受け、トランジスタ２４１は信号＊ＥＱを受け、かつトランジスタ２４８および２５０は“＊ＲＤＮ・＊ＥＱ”と名付けられた信号を受ける。
【００２４】
読出しデータライン対にはデータライン負荷２５２が接続されている。データライン負荷２５２はＰチャネルトランジスタ２５３〜２５７を含む。トランジスタ２５３はＶＤＤに接続されたソース、“ＶＳＳ”と名付けられた電源電圧端子に接続されたゲート、および＊ＲＤＡＴＡに接続されたドレインを有する。ＶＳＳはほぼゼロボルトの公称値を有するより負のまたはグランド電源電圧端子である。トランジスタ２５４はＶＤＤに接続されたソース、“＊（ＳＥＮ＿ＥＱ）”と名付けられた信号を受けるためのゲート、および＊ＲＤＡＴＡに接続されたドレインを有する。トランジスタ２５５はＶＤＤに接続されたソース、ＶＳＳに接続されたゲート、およびＲＤＡＴＡに接続されたドレインを有する。トランジスタ２５６はＶＤＤに接続されたソース、信号＊（ＳＥＮ＿ＥＱ）を受けるためのゲート、およびＲＤＡＴＡに接続されたドレインを有する。トランジスタ２５８はＲＤＡＴＡに接続された第１の電流電極、信号＊（ＳＥＮ＿ＥＱ）を受けるためのゲート、およびＲＤＡＴＡに接続されたドレインを有する。
【００２５】
また、データラインには電流伝達回路（ｃｕｒｒｅｎｔ  ｃｏｎｖｅｙｏｒ  ｃｉｒｃｕｉｔ）２６０が接続されている。回路２６０はＰチャネルトランジスタ２６２、Ｐチャネルトランジスタ２６４、Ｐチャネルトランジスタ２６６、Ｎチャネルトランジスタ２６８、およびＮチャネルトランジスタ２７０を含む。トランジスタ２６２は＊ＲＤＡＴＡに接続された第１の電流電極、ゲート、および第２の電流電極を有する。トランジスタ２６４はＲＤＡＴＡに接続された第１の電流電極、トランジスタ２６２の第２の電流電極に接続されたゲート、およびトランジスタ２６２のゲートに接続された第２の電流電極を有する。トランジスタ２６６はトランジスタ２６２の第２の電流電極に接続された第１の電流電極、“＊（ＡＭＰ＿ＥＱ）”と名付けられた信号を受けるためのゲート、およびトランジスタ２６４の第２の電流電極に接続された第２の電流電極を有する。トランジスタ２６８はトランジスタ２６２の第２の電流電極に接続された第１の電流電極、“ＡＭＰ＿ＳＥＬ”と名付けられた信号を受けるためのゲート、および＊ＧＤＬに接続された第２の電流電極を有する。トランジスタ２７０はトランジスタ２６４の第２の電流電極に接続された第１の電流電極、信号ＡＭＰ＿ＳＥＬを受けるためのゲート、およびＧＤＬに接続された第２の電流電極を有する。
【００２６】
動作においては、メモリがアクセスされたとき、図１のローデコーダ１１４はＷＬ１またはＷＬＭのようなワードラインまたはアレイにおける任意の他のワードラインをアクティベイトまたは活性化する（ａｃｔｉｖａｔｅｓ）。１つのワードラインを活性化することは各コラムから１つのメモリセルを選択する。選択されたメモリセルは該メモリセルに記憶されたメモリ状態を表わす電流信号を対応するＢＬおよび＊ＢＬ信号ラインに提供する。図２に示されたトランジスタのｎのコラムの内１つのもののみが選択される。したがって、＊（ＲＤ１＿ＥＱ），＊（ＲＤ２＿ＥＱ）、または一般に＊（ＲＤＮ＿ＥＱ）の内の１つのみがアクティブになり対応するドライブトランジスタを選択する。これらの対応するドライブトランジスタが選択されたとき、選択されたコラムにおけるメモリセルの状態を表わす差動電流がＲＤＡＴＡおよび＊ＲＤＡＴＡ上にドライブされる。ＲＤＡＴＡおよび＊ＲＤＡＴＡの間の小さな差動電流はＧＤＬおよび＊ＧＤＬへと電流伝達回路２６０を通って輸送される。センス機能は図１のデータＩ／Ｏ回路１２０において完了し、これについては図４を参照して以下にさらに詳細に説明する。
【００２７】
書込みサイクルの間は、書込みデータが対応するＷＤ／＊ＷＤ対上に受信されかつ信号ＷＣＰ１のような対応する書込み選択信号が活性化されたときにビットライン上にドライブされる。比較的弱い読出し電流信号と異なり、書込み電圧信号は非常に強くかつ論理レベルは電源電圧に非常に近くすることができる。この差動電圧は選択されたメモリセルの内容を上書きするのに非常に適している。
【００２８】
しかしながら、書込みサイクルの終りに、この大きな電圧がビットライン上に残っておりかつその後のセンス目的のために低減されなければならない。この低減は２つのメカニズムによって達成される。第１のメカニズムはビットライン負荷である。コラム２００が選択されたコラムであると仮定すると、トランジスタ２１２および２１４はアクティブになってＢＬおよび＊ＢＬをＶＤＤに接続する。さらに、トランジスタ２１３は導通してＢＬを＊ＢＬに結合するようになる。この機能は一般に等化（ｅｑｕａｌｉｚａｔｉｏｎ）と称されるが、これらの作用は一緒になって書込みリカバリの第１のメカニズムを形成する。
【００２９】
第２のメカニズムはデータライン負荷２５２によって提供されこれはさらに選択されたコラムにおけるＢＬおよび＊ＢＬをトランジスタ２５３〜２５６を介してＶＤＤに結合する。トランジスタ２５３および２５５はたえず導通する比較的弱いデバイスであり、一方トランジスタ２５４および２５６は読出しサイクルの始めの間および書込みリカバリの間にスイッチされる。データライン負荷２５２におけるトランジスタは各々ｎのコラムに接続するデータラインに接続されるから、それらはコラムのピッチを増大することなく大きくすることができかつしたがってそれらが対応するビットライン負荷に配置されたかのように同様の方法でメモリ領域に影響を与えることはない。
【００３０】
さらに、データライン負荷２５２はあるポイントで読出しデータライン上に与えられその後それらは書込みデータラインから分離される。メモリ１００においては、書込み経路はＮチャネルトランジスタ２１８および２２０を通って進行しかつ選択された書込みデータラインがローの電圧に引かれ、一方他の１つはＶＤＤにプリチャージされた状態に留まっている。したがって、Ｎチャネルトランジスタがしきい値電圧の降下を避けるために使用されることは重要である。しかしながら、同時にメモリセルのピッチを増大することなくこれらの書込みドライブトランジスタを含めることが重要である。もしトランジスタ２１８および２２０が完全相補型（ｆｕｌｌ  ｃｏｍｐｌｅｍｅｎｔａｒｙ）金属酸化物半導体（ＣＭＯＳ）伝送ゲートへと変えられれば、セルのピッチは増大されなければならない。したがって、読出しデータラインに関してビットライン負荷と共に動作する負荷を配置することはメモリセルのピッチが増大しないという利点を有する。
【００３１】
書込みリカバリの間にビットラインの等化を助ける付加的な特徴的機能も図２に示されている。等化期間の間は、選択されたコラムが対応する読出しドライブトランジスタを通してデータライン負荷２５２に接続される。しかしながら、書込みリカバリの間は、他のコラムもまた読出しデータラインに接続され、したがってＲＤＡＴＡおよび＊ＲＤＡＴＡに選択的に接続される全てのコラム（および他の対応するデータラインに接続される他のコラム）は書込みリカバリの間にそこに接続される。これらの接続を行なうことは２つの利点を有する。第１に、それは制御信号のデコードを単純化する。第２に、非選択ビットラインの各々の上の蓄積された電荷は書込みサイクルの後に選択されたコラムに沿ってビットラインを迅速にプリチャージする上での助けとなる。他の実施形態では、もし付加的なチャージおよびリカバリの利点が必要でなければ、非選択コラムをＲＤＡＴＡおよび＊ＲＤＡＴＡに接続することは必要でないかも知れない。さらに、他の実施形態では、データライン負荷２５２は省略できかつＲＤＡＴＡおよび＊ＲＤＡＴＡに接続された全てのコラムは書込みリカバリの間に一緒に接続されてビットラインをＶＤＤに再充電する上で選択されたコラムにおけるビットライン負荷をを助けることができる。これはビットライン負荷のプルアップトランジスタがより小さくできるようにしあるいは与えられたトランジスタサイズに対して書込みリカバリを早めることができるようにする。
【００３２】
図３は、図２の動作を理解する上で有用な信号のタイミング図を示す。図３において、水平軸は時間を表わしかつ垂直軸は、＊ＥＱ、＊ＲＤ１、ＷＣＰ１および＊（ＳＥＮ＿ＥＱ）を含む、種々の信号の電圧を表わす。これらの信号は読出しサイクル、書込みサイクル、およびその後の読出しサイクルを含む３つの注目の期間に対して示されている。読出しサイクルの早期の部分の間は、信号＊ＲＤ１は論理ローでアクティブであり対応するコラムを選択する。また、この期間の間は、信号＊ＥＱはまたはローであり、これはビットラインの等化を行なわせる。信号ＷＣＰ１は読出しサイクルにわたりローまたはインアクティブに留まっている。信号＊ＲＤ１が活性化またはアクティベイトされた後のある期間、＊（ＳＥＮ＿ＥＱ）は該サイクルの始め近くで論理ローでアクティブであり読出しデータラインをプリチャージする。信号＊（ＳＥＮ＿ＥＱ）は差動信号が送ることができるようにインアクティブになり、かつ読出しサイクルの残りの間インアクティブに留まっている。
【００３３】
書込みサイクルは信号＊ＲＤ１がインアクティブでありかつ信号ＷＣＰ１がアクティブになることによって示される。書込みサイクルの間は、信号＊（ＳＥＮ＿ＥＱ）はアクティブに留まっており、したがってデータライン負荷２５２のプリチャージトランジスタは導通状態に留まっている。この期間の間、信号＊ＥＱはインアクティブであり書込みデータがそれによって選択されたビットラインを分離しかつ選択されたメモリセルを上書きできるようにする。書込みサイクルの終りに、信号ＷＣＰ１は再びインアクティブになりかつ信号＊ＥＱのアクティベイションおよび信号ＷＣＰ１のインアクティブ化により書込みサイクルの終りの前に書込みリカバリが始まる。ＷＣＰ１がインアクティブになってからある遅延時間の後に、信号＊ＲＤ１がアクティブになりこれはデータラインを選択されたコラムのビットラインに接続する。さらに、書込みリカバリの間に、全ての他の＊ＲＤ信号もアクティブになる。書込みサイクルは信号＊ＲＤ１がアクティブになったときに終了する。
【００３４】
読出しドライブトランジスタは信号＊ＥＱが論理ローでアクティブであるか、あるいは信号＊ＲＤが論理ローでアクティブである場合に、これらの信号は一緒にＡＮＤ操作されているため、導通することに注意を要する。したがって、書込みリカバリタイムの間は、全ての読出しドライブトランジスタは導通して全てのコラムのビットラインをＲＤＡＴＡおよび＊ＲＤＡＴＡに結合し、かつある量の時間の後に書込みリカバリ期間が終了しかつその後の読出しサイクルが開始する。図３は書込みサイクルに続く読出しサイクルを示していることに注目すべきである。もし書込みサイクルにアイドルサイクルが続けば、信号＊ＥＱは書込みサイクルの期間の間アクティブに留まり、したがって他のサイクルが始まるまで等化がたえず行なわれることになる。
【００３５】
図４は、電流検知機能を完成させるために読出しグローバルデータラインに接続することができる電流検知回路（ｃｕｒｒｅｎｔ  ｓｅｎｓｉｎｇ  ｃｉｒｃｕｉｔ）１０の回路図である。電流検知回路１０は図１のデータＩ／Ｏ回路１２０の一部である。電流検知回路１０は、それぞれ、入力端子１２および相補入力端子２２を通って電流検知回路１０へと流れ込む電流Ｉ１およびＩ２の間の差を検知する。電流Ｉ１およびＩ２の間の差は電流検知回路１０へ伝送されるデータの検知のために使用される。入力端子１２および相補入力端子２２は、それぞれ、ＧＤＬおよび＊ＧＤＬに接続されている。電流検知回路１０はまたセンスアンプ（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）とも称される。
【００３６】
センスアンプ１０は電流源として作用するＰチャネル絶縁ゲート電界効果トランジスタ（ＦＥＴ）１４および２４を含む。ＦＥＴ１４および２４のゲート電極は第１のイネーブル信号を受けるために端子３１に接続されている。ＦＥＴ１４および２４のソース電極は電源導体２０に接続されている。一例として、導体２０はＶＤＤの電圧レベルにある。言い換えれば、ＦＥＴ１４および２４のソース電極は電源レベルＶＤＤに接続されている。センスアンプ１０はまたＰチャネル絶縁ゲートＦＥＴ３３を含み、該ＦＥＴ３３は第２のイネーブル信号を受けるために端子３２に接続されたゲート電極および導体２０において電圧レベルＶＤＤに接続されたソース電極を有する。
【００３７】
センスアンプ１０はさらにインバータ１６、Ｎチャネル絶縁ゲートＦＥＴ１８、インバータ２６、およびＮチャネル絶縁ゲートＦＥＴ２８を含む。インバータ１６はＰチャネル絶縁ゲートＦＥＴ１５およびＮチャネル絶縁ゲートＦＥＴ１７から構成される。ＦＥＴ１５および１７のゲート電極は共通に接続されてインバータ１６の入力を形成している。ＦＥＴ１５のソース電極はインバータ１６の第１のバイアスノードとして作用しかつＦＥＴ３３のドレイン電極に接続されている。ＦＥＴ１７のソース電極はインバータ１６の第２のバイアスノードとして作用しかつＦＥＴ１８のドレイン電極および入力端子１２に接続されている。ＦＥＴ１５および１７のドレイン電極は共通に接続されてインバータ１６の出力を形成している。インバータ１６の出力はＦＥＴ１４のドレイン電極およびセンスアンプ１０のデータ出力端子１９に接続されている。
【００３８】
インバータ２６はＰチャネル絶縁ゲートＦＥＴ２５およびＮチャネル絶縁ゲートＦＥＴ２７から構成される。ＦＥＴ２５および２７のゲート電極は共通に接続されてインバータ２６の入力を形成している。ＦＥＴ２５のソース電極はインバータ２６の第１のバイアスノードとして作用しかつＦＥＴ３３のドレイン電極に接続されている。ＦＥＴ２７のソース電極はインバータ２６の第２のバイアスノードとして作用しかつＦＥＴ２８のドレイン電極および相補入力端子２２に接続されている。ＦＥＴ２５および２７のドレイン電極は共通に接続されてインバータ２６の出力を形成している。インバータ２６の出力はＦＥＴ２４のドレイン電極およびセンスアンプ１０の相補データ出力端子２９に接続されている。
【００３９】
さらに、インバータ１６の入力はインバータ２６の出力に接続され、かつインバータ２６の入力はインバータ１６の出力に接続されている。ＦＥＴ１８および２８のゲート電極は導体２０における電圧レベルＶＤＤに接続されている。ＦＥＴ１８および２８のソース電極は電源導体３０に接続されている。一例として、電源導体３０はグランド電圧レベル、すなわち、ＶＳＳである。
【００４０】
センスアンプ１０はさらにインバータおよび２つのスイッチを含み、一方はインバータ１６および２６の出力の間に結合され、他方はインバータ１６および２６の第２のバイアスノードの間に結合されている。好ましくは、インバータ１６および２６の出力の間に結合されたスイッチはＰチャネル絶縁ゲートＦＥＴ３５およびＮチャネル絶縁ゲートＦＥＴ３７から構成される２トランジスタパスゲート（ｐａｓｓ  ｇａｔｅ）である。インバータ３６の入力は等化信号（ｅｑｕａｌｉｚａｔｉｏｎ  ｓｉｇｎａｌ）を受けるために端子３４に接続されている。インバータ３６の出力はＦＥＴ３５のゲート電極に接続されている。ＦＥＴ３７のゲート電極は端子３４に接続されている。ＦＥＴ３５および３７のソース電極は共通にＦＥＴ１５および１７のドレイン電極に接続されている。ＦＥＴ３５および３７のドレイン電極は共通にＦＥＴ２５および２７のドレイン電極に接続されている。
【００４１】
好ましくは、インバータ１６および２６の第２のバイアスノードの間に結合されたスイッチはＮチャネル絶縁ゲートＦＥＴ３８からなる１トランジスタパスゲートである。ＦＥＴ３８のゲート電極は端子３４に接続され、ＦＥＴ３８のソース電極はＦＥＴ１７のソース電極に接続され、そしてＦＥＴ３８のドレイン電極はＦＥＴ２７のソース電極に接続されている。
【００４２】
図５を参照して後にさらに詳細に説明するように、センスアンプ１０は入力端子１２と相補入力端子２２へと伝送される差動電流信号を検知することによりデータを検知する。より詳細には、センスアンプ１０は、それぞれ、入力端子１２および相補入力端子２２を通って流れる電流Ｉ１およびＩ２を検知する。電流Ｉ１およびＩ２はまた前記差動電流信号の第１および第２の電流成分と称される。センスアンプ１０は、電流Ｉ１およびＩ２にしたがって、２つの電流を発生し、一方はＦＥＴ１７を流れかつ他方はＦＥＴ２７を流れる。センスアンプ１０は次にＦＥＴ１７を流れる電流をＦＥＴ２７を流れる電流と比較しデータを検知する。
【００４３】
ＦＥＴ１４，１５，１７，１８，２４，２５，２７，２８，３３，３５，３７および３８は図４に示されるような絶縁ゲートＦＥＴであることに限定されないことに注目すべきである。それらは、例えば、バイポーラトランジスタ、金属半導体ＦＥＴ、接合ＦＥＴ、絶縁ゲートバイポーラトランジスタ、その他のような他の種類のトランジスタと置き換えることができる。さらに、ＦＥＴ３３はスイッチとして機能しかつ任意の種類のスイッチによって置き換えることができる。当業者が認識するように、ＦＥＴにとっては、ゲート電極は制御電極として作用し、ソースおよびドレイン電極は電流導通電極として作用する。
【００４４】
センスアンプ１０においては、ＦＥＴ１４および２４は電流源（ｃｕｒｒｅｎｔ  ｓｏｕｒｃｅｓ）として作用し、かつＦＥＴ１８および２８は電流シンク（ｃｕｒｒｅｎｔ  ｓｉｎｋｓ）として機能する。これらは他の種類の電流源／シンク回路と置き換えることができる。好ましくは、ＦＥＴ１４および１８はそれぞれＦＥＴ２４および２８と同じ電流伝達能力を有する。
【００４５】
インバータ１６において、ＦＥＴ１５はプルアップトランジスタとして機能しかつＦＥＴ１７はプルダウントランジスタとして機能し、したがって、ＦＥＴ１５および１７は異なる導電型のものであることが好ましい。同様に、インバータ２６においては、ＦＥＴ２５はプルアップトランジスタとして機能しかつＦＥＴ２７はプルダウントランジスタとして機能し、したがって、ＦＥＴ２５および２７は異なる導電型であるのが好ましい。図４に示される実施形態においては、ＦＥＴ１５および２５はＰチャネルＦＥＴであり、かつＦＥＴ１７および２７はＮチャネルＦＥＴである。別の実施形態では、ＦＥＴ１５および２５はＰＮＰバイポーラトランジスタによって置き換えられかつＦＥＴ１７および２７はＮＰＮバイポーラトランジスタによって置き換えられる。
【００４６】
ＦＥＴ３８はパスゲートとして機能しかつ異なる形式のパスゲートによって、例えば、２トランジスタパスゲートによって置き換えることができる。ＦＥＴ３５および３７は２トランジスタパスゲートを形成しかつ異なる形式のパスゲートによって置き換えることができる。これら２つのパスゲートはセンスアンプ１０に高速のバック−バック（ｂａｃｋ−ｔｏ−ｂａｃｋ）検知動作を行なうことができる能力を提供する。両方のパスゲートはセンスアンプ１０においては任意選択的なものであることに注目すべきである。出力端子１９と相補出力端子２９の間の、例えば、グランド電圧レベルからＶＤＤへの、大きな電圧スイングのため、それらの間に結合されたパスゲートは図４に示されるように２トランジスタパスゲートであることが好ましい。しかしながら、これは本発明を限定するものと考えるべきではない。もしＦＥＴ３５および３７の代わりに１トランジスタパスゲートが使用されれば、その制御電極に印加される等化信号はセンスアンプ１０の動作の間にそれに対して双方向導通能力を提供するよう調整されるのが好ましい。
【００４７】
図５は、本発明に係わるデータ検知プロセスの間に電流検知回路に供給される信号のタイミング図５０である。タイミング図５０は第１のイネーブル信号５１、第２のイネーブル信号５２、および等化信号５４を含む。データを検知するために図４のセンスアンプ１０を使用する場合、第１のイネーブル信号５１、第２のイネーブル信号５２、および等化信号５４がそれぞれ端子３１，３２および３４に供給される。入力端子１２および相補入力端子２２はビットライン、読出しデータライン、およびグローバルデータラインを介してメモリセルに結合されている。他の例では、入力端子１２および相補入力端子２２はマルチプレクサ（図示せず）を介して２つのメモリセル（図示せず）へと結合されている。一方のメモリセルは主（ｐｒｉｍａｒｙ）メモリセルと称されかつ他方のメモリセルは冗長メモリセルと称される。マルチプレクサは通常動作において主メモリセルを選択しかつもし主メモリセルが欠陥であれば冗長メモリセルを選択する。
【００４８】
センスアンプ１０がアイドルである場合、第１のイネーブル信号５１および第２のイネーブル信号５２が好ましくは、例えば、電源電圧ＶＤＤのようなハイ電圧レベルでありかつ等化信号５４は好ましくは、例えば、グランド電圧レベルのようなロー電圧レベルにある。したがって、ＦＥＴ１４，２４，３３，３５，３７，３８は非導通であり、インバータ１６および２６はディスエーブルされ、かつセンスアンプ１０は大きな電力を消費しない。
【００４９】
検知処理が開始する前に、等化信号５４は時間ｔ０において、ＶＤＤのような、ハイ電圧または高電圧レベルへと切り換えられる。この高電圧レベルはＦＥＴ３７および３８のゲート電極に伝送されかつＦＥＴ３７および３８をオンに切り換える。前記高電圧レベルはまたインバータ３６の入力に伝送され、該インバータ３６はＦＥＴ３５のゲート電極にロー電圧レベルを発生しかつＦＥＴ３５をオンに切り換える。導通するＦＥＴ３５および３７は実質的に出力端子１９および相補出力端子２９における電位を等しくする。同様に、導通するＦＥＴ３８は入力端子１２および相補入力端子２２における電位を実質的に等しくする。
【００５０】
検知プロセスは時間ｔ１において等化信号５４がロー電圧レベルにスイッチバックされかつ第１のイネーブル信号５１が、グランド電圧レベルのような、ロー電圧レベルに切り換えられたときに開始する。ＦＥＴ３５，３７および３８はオフに切り換えられ、それによって出力端子１９を相補出力端子２９から切り離しかつ入力端子１２を相補入力端子２２から切り離す。ＦＥＴ１４および２４はオンに切り換えられる。２つの電流経路がＶＤＤとグランドとの間に確立され、一方はＦＥＴ１４，１７および１８を通りかつ他方はＦＥＴ２４，２７および２８を通る。図２は第１のイネーブル信号５１の立下りエッジが等化信号５４の立下りエッジと一致することを示しているが、これは本発明を限定するものと考えるべきでない。
【００５１】
メモリセルに記憶されたデータは電流Ｉ１およびＩ２で符号化されかつ入力端子１２および相補入力端子２２を介してセンスアンプ１０へと伝送される。電流Ｉ１はメモリセルから入力端子１２およびＦＥＴ１８を介して導体３０へと流れる。したがって、ＦＥＴ１８へと流れる電流は電流ＩおよびＦＥＴ１４および１７に流れる電流の合計に等しい。同様に、電流Ｉ２はメモリセルから相補入力端子２２およびＦＥＴ２８を介して導体３０へと流れる。したがって、ＦＥＴ２８に流れる電流は電流Ｉ２およびＦＥＴ２４および２７に流れる電流の合計に等しい。ＦＥＴ１８および２８は実質的に同じ電流伝達能力を有するよう設計されるから、ＦＥＴ１８に流れる電流は実質的にＦＥＴ２８に流れる電流に等しい。この電流は基準電流（ｒｅｆｅｒｅｎｃｅ  ｃｕｒｒｅｎｔ）と称される。したがって、ＦＥＴ１４および１７に流れる電流は実質的に基準電流から電流Ｉ１を減算したものに等しい。同様に、ＦＥＴ２４および２７に流れる電流は実質的に基準電流から電流Ｉ２を減算したものに等しい。センスアンプ１０はＦＥＴ１４および１７に流れる電流をＦＥＴ２４および２７に流れる電流と比較することによりデータを検知する。
【００５２】
もしメモリセルが第１の論理値、例えば、論理“１”を記憶していれば、電流Ｉ１は電流Ｉ２よりやや大きい。典型的には、電流Ｉ１およびＩ２の間の差はほぼ４０マイクロアンペア（μＡ）およびほぼ８０μＡの間におよぶ。この電流差の公称値はほぼ６０μＡである。ＦＥＴ１４および１７に流れる電流は電流Ｉ１が電流Ｉ２より大きいのと実質的に同じ量だけ少なくなる。ＦＥＴ２４に流れるよりも少ないＦＥＴ１４に流れる電流はＦＥＴ２４のドレインおよびソース電極の間よりもＦＥＴ１４のドレインおよびソース電極の間により小さな電圧降下を生じる。その結果、ＦＥＴ１５および１７のドレイン電極の電圧レベルはＦＥＴ２５および２７のドレイン電極の電圧レベルよりやや高い。
【００５３】
これに対し、もしメモリセルが第２の論理値、例えば、論理“０”、これは前記第１の論理値の相補である、を記憶していれば、電流Ｉ１は電流Ｉ２よりやや小さい。ＦＥＴ１４および１７に流れる電流は電流Ｉ１が電流Ｉ２より少ないのと実質的に同じ量だけＦＥＴ２４および２７に流れる電流より大きくなる。ＦＥＴ２４に流れるものよりも大きなＦＥＴ１４に流れる電流はＦＥＴ２４のドレインとソース電極との間よりもＦＥＴ１４のドレインとソース電極の間により大きな電圧降下を生じさせる。その結果、ＦＥＴ１５および１７のドレイン電極の電圧レベルはＦＥＴ２５および２７のドレイン電極の電圧レベルよりやや低い。
【００５４】
時間ｔ２において、第１のイネーブル信号５１がハイ電圧レベルにスイッチバックされかつ第２のイネーブル信号５２が、グランド電圧レベルのような、ロー電圧レベルに切り換えられる。ＦＥＴ１４および２４はオフにスイッチングされ、ＦＥＴ３３はオンにスイッチングされ、かつインバータ１６および２６はイネーブルされる。ＦＥＴ１７および２７のドレイン電極の間の電圧に応じて、インバータ１６および２６はラッチ回路を形成しこれは出力端子１９と相補出力端子２９の間に差動電圧信号を発生する。
【００５５】
メモリセルが論理“１”を記憶している場合は、ＦＥＴ１５および１７のドレイン電極の電圧レベルはＦＥＴ２５および２７のドレイン電極の電圧レベルよりやや高い。ＦＥＴ１５および１７のドレイン電極のより高い電圧レベルはＦＥＴ２５および２７のゲート電極に伝送され、ＦＥＴ２５をターンオフしかつＦＥＴ２７をターンオンする。同様に、ＦＥＴ２５および２７のドレイン電極のより低い電圧レベルはＦＥＴ１５および１７のゲート電極に伝送され、ＦＥＴ１５をターンオンしかつＦＥＴ１７をターンオフする。ＦＥＴ１５が導通しかつＦＥＴ１７が非導通であることにより、インバータ１６は出力端子１９の電圧レベルをＶＤＤまで引き上げる。ＦＥＴ２５が非導通でありかつＦＥＴ２７が導通することにより、インバータ２６は相補出力端子２９の電圧レベルをグランドへと引き下げる。したがって、論理“１”がメモリセルから読み出される。
【００５６】
メモリセルが論理“０”を記憶している場合は、ＦＥＴ１５および１７のドレイン電極の電圧レベルはＦＥＴ２５および２７のドレイン電極の電圧レベルよりやや低い。ＦＥＴ１５および１７のドレイン電極のより低い電圧レベルはＦＥＴ２５および２７のゲート電極に伝送され、ＦＥＴ２５をターンオンしかつＦＥＴ２７をターンオフする。同様に、ＦＥＴ２５および２７のドレイン電極のより高い電圧レベルはＦＥＴ１５および１７のゲート電極に伝送され、ＦＥＴ１５をターンオフしかつＦＥＴ１７をターンオンする。ＦＥＴ１５が非導通でありかつＦＥＴ１７が導通することにより、インバータ１６は出力端子１９における電圧レベルをグランドへと引き下げる。ＦＥＴ２５が導通しかつＦＥＴ２７が非導通となることにより、インバータ２６は相補出力端子２９の電圧レベルをＶＤＤへと引き上げる。したがって、論理“０”がメモリセルから読み出される。
【００５７】
検知プロセスは第２のイネーブル信号５２がハイ電圧レベルへとスイッチバックされる時間ｔ３において終了する。端子３２のハイ電圧レベルはＦＥＴ３３をオフにスイッチングし、それによってインバータ１６および２６をディスエーブルする。センスアンプ１０はアイドル状態に入りかつ次のデータ検知プロセスの用意ができている。
【００５８】
データ検知プロセスの間に、ＦＥＴ１８および２８は導通状態に留まっている。したがって、入力端子１２および相補入力端子２２の電圧レベルはグランド電圧レベルに近い状態に留まっている。言い換えれば、入力端子１２に結合されたグローバルデータラインおよび相補入力端子２２に結合された相補グローバルデータラインの間の電圧スイングは小さく、例えば、ほぼ２０ミリボルト（ｍＶ）より小さい。
【００５９】
本発明の一態様では前記プリチャージ回路２５２はさらに等化回路２５８を備える。
【００６０】
他の態様では、前記メモリ装置１００はスタティックランダムアクセスメモリであることを特徴とする。
【００６１】
さらに別の態様では、前記メモリ装置１００はさらにビットライン対に選択的に結合される書込みデータライン対ＷＤ，＊ＷＤを備え、該書込みデータライン対は前記第１の制御信号に応じてビットライン対から切り離される。
【００６２】
本発明のさらに別の態様では、前記所定の電圧は電源電圧に等しい。
【００６３】
本発明のさらに別の態様では、所定の数のビットライン対が前記読出しデータライン対に選択的に結合され、かつ該所定の数のビットライン対の各々はアクセスされたメモリセルに接合されるビットライン対の再充電を助けるためにアクセスに続いて前記読出しデータライン対に結合される。
【００６４】
本発明のさらに別の態様では、前記メモリ装置１００はさらに前記読出しデータライン対に結合され前記読出しデータライン対における電流を検知するために電流伝達センスアンプ２６０を具備する。
【００６５】
本発明のさらに別の態様では、前記メモリ装置１００はさらに前記読出しデータライン対に結合され、前記読出しデータライン対における電流のための供給源（ソース）を提供するためのデータライン負荷２５３，２５５を具備する。
【００６６】
本発明のさらに別の態様では、前記書込みリカバリ方法はさらに読出しデータライン対を前記ビットライン対に結合する段階を備え、該段階はさらに前記読出しデータライン対を前記所定の数のビットライン対に結合する段階を備えるものとすることができる。
【００６７】
本発明が特定の実施形態に関して説明されたが、当業者には本発明は数多くの方法で変更できかつ上で特に示しかつ説明したもの以外の数多くの実施形態を取り得ることは明らかであろう。例えば、ここに開示された書込みリカバリ技術は、ＳＲＡＭ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性メモリ、その他を含む、数多くの形式のメモリセルと共に使用できる。また、他の実施形態では、スイッチングされるビットライン負荷プルアップトランジスタは、接地されたゲートを備えたＰチャネルトランジスタのような、連続的に導通する装置によって置き換えることができる。この置き換えは速度および電力に関して性能のペナルティを受けるであろう。スイッチングされるプルアップトランジスタが好ましいものの、前記性能のペナルティはいくつかの用途では許容できるかもしれない。したがって、添付の特許請求の範囲により本発明の真の精神および範囲内にある本発明の全ての変更または修正をカバーすることを意図している。
【００６８】
【発明の効果】
小さな電圧スイングのため、センスアンプ１０は高速かつ長いビットラインの用途に適している。さらに、センスアンプ１０は大きな電流を消費する高い利得の差動電圧増幅器を含まない。したがって、センスアンプ１０は従来技術のセンスアンプと比較して電力効率がよい。センスアンプ１０がその出力を発生するとき、出力端子１９および相補出力端子２９における電圧レベルはＶＤＤへとプルアップされあるいはグランドへとプルダウンされる。したがって、センスアンプ１０およびその検知プロセスは標準的なＣＭＯＳ論理レベルと両立性がある（ｃｏｍｐａｔｉｂｌｅ）。
【図面の簡単な説明】
【図１】本発明に係わるメモリを示すブロック図である。
【図２】図１のメモリの一部を示すブロック回路図である。
【図３】図２のメモリの部分の動作を理解する上で有用なタイミングである。
【図４】図１のメモリにおいて使用できる電流検知回路の回路図である。
【図５】データ検知プロセスの間における図４の電流検知回路に供給される信号を示すタイミングである。
【符号の説明】
１００  メモリ
１１１  メモリアレイ部
１２０  データＩ／Ｏ回路
１２５  アドレスバッファ／デコーダ
１３０  読出しグローバルデータ線バス
１４０  書込みグローバルデータ線バス
１１２  メモリアレイ
１１４  ローデコーダ
１１６  コラム論理／デコーダ
１１８  ビットライン等化ブロック
１５０  メモリセル
１５２  ワードライン
１５４  ビットライン対
１５６  第１のビットライン
１５８  第２のビットライン
２００，２０２，２０４  コラム
２０６，２０８  メモリセル
２１０  第１のビットライン負荷
２５２  データライン負荷
２６０  電流伝達回路
【図１】
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【図２】
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【図３】
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【図５】
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【図４】
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