(57)【特許請求の範囲】
【請求項１】
外部入力されるリード制御信号に応答してデータ出力を制御する出力回路を含む非同期式半導体記憶装置であって、
外部入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶し、前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報が一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御回路を備えることを特徴とする非同期式半導体記憶装置。
【請求項２】
前記リード制御信号のパルス入力に応じて読み出しデータの開始アドレスから順次生成した生成アドレス又は該生成アドレスの発生回数情報を出力するアドレス発生回路を備えることを特徴とする請求項１記載の非同期式半導体記憶装置。
【請求項３】
前記出力制御回路は、前記読み出しデータの終了アドレス又は読み出し回数を記憶するレジスタを備えることを特徴とする請求項１又は２記載の非同期式半導体記憶装置。
【請求項４】
前記出力制御回路は、前記バースト動作情報と前記バースト終了情報とを比較し、該比較結果が一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御信号を最終読み出しデータの出力確定後に出力する比較器を備えることを特徴とする請求項１乃至３のいずれか一項記載の非同期式半導体記憶装置。
【請求項５】
前記比較器は、前記アドレス発生回路から出力される生成アドレスと予め記憶された前記終了アドレスとの比較結果に応じて前記出力制御信号を生成するアドレス比較器であることを特徴とする請求項４記載の非同期式半導体記憶装置。
【請求項６】
前記比較器は、前記アドレス発生回路から出力される発生回数情報と予め記憶された前記読み出し回数との比較結果に応じて前記出力制御信号を生成する発生回数比較器であることを特徴とする請求項４記載の非同期式半導体記憶装置。
【請求項７】
前記外部入力信号に基づく所定のコード情報によって前記バースト終了情報に応じた読み出しデータの個数を無限に設定可能としたことを特徴とする請求項１乃至６のいずれか一項記載の非同期式半導体記憶装置。
【請求項８】
前記バースト終了情報を前記外部入力信号に基づいて生成されるバースト長設定コードを用いて設定したことを特徴とする請求項１乃至７のいずれか一項記載の非同期式半導体記憶装置。
【請求項９】
外部入力されるリード制御信号に基づいてデータ出力を制御する非同期式半導体記憶装置の内部制御方法であって、
外部入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶する第１のステップと、
前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報とを比較し、該比較結果が一致する場合に出力回路のデータ出力端子を外部に対し非接続状態に制御する第２のステップと
を含むことを特徴とする非同期式半導体記憶装置の内部制御方法。
【請求項１０】
制御装置とその制御装置からのリード制御信号に応答してデータ出力を制御する出力回路を含む非同期式の半導体記憶装置を有したシステムであって、
前記半導体記憶装置は、
前記制御装置からの入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶し、前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報とが一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御手段を備えることを特徴とするシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非同期式半導体記憶装置、非同期式半導体記憶装置の内部制御方法及びシステムに関するものである。
【０００２】
近年、携帯電話等の普及の拡大により、インターネットを利用した音楽データの配信サービス等に代表される情報関連ビジネスはますます盛んになってきている。これに伴い、それらの情報を蓄えておくための記憶装置の普及も目覚しく、それに用いられる記憶装置としては、電気的にデータの書き込み及び消去が可能で不揮発性であるフラッシュメモリが特に最適である。ところで、近年のデータ送受信の高速化に伴い、フラッシュメモリのサイクルタイム（データ出力後に次のデータが出力されるまでの時間）は短縮化され、それによるデータの出力確定時間のマージンが減少してきている。このマージンの減少は、読み取り誤りの要因となることから、安定した読み取りが要求されている。
【０００３】
【従来の技術】
通常、フラッシュメモリ等のシステムクロックＣＬＫに非同期なメモリにおいて、リードデータの出力は外部より与えられるリード制御信号ＲＥＢ（リードイネーブルバー：負論理）により制御される。このとき、仮にリード制御信号ＲＥＢの（ＨレベルとＬレベルの）デューティー比が例えば５０％である場合には、リードデータの出力確定時間は該リードサイクル時間（サイクルタイム）の概ね半分である。
【０００４】
図１０は、その非同期式メモリのハイ・インピーダンス制御（以下、Ｈｉ−Ｚ制御）の例を示すタイミングチャートである。尚、Ｈｉ−Ｚ制御は、メモリデバイスの出力端子を外部に対し非接続状態（Ｈｉ−Ｚ状態）にすることである。
【０００５】
今、時刻ｔ１のリード制御信号ＲＥＢの立下がりエッジに於いてＩ／Ｏ端子のＨｉ−Ｚ状態が解除され、時刻ｔ２からリードデータＤＱ１が出力される。次に、時刻ｔ３のリード制御信号ＲＥＢの立上がりエッジに於いてＩ／Ｏ端子がＨｉ−Ｚ状態に制御され、時刻ｔ４で出力はディセーブルになる。
【０００６】
従って、このようにリード制御信号ＲＥＢのデューティー比がほぼ５０％である場合には、リードデータＤＱ１の出力確定時間（時刻ｔ２〜ｔ４間）はリードサイクル時間（図中、サイクルタイムで示す時刻ｔ１〜ｔ５間）の概ね半分である。尚、このリードデータＤＱ１の出力後は、同様にしてリード制御信号ＲＥＢのＬレベルに応答してＨｉ−Ｚ状態が解除され、リードデータＤＱ２，ＤＱ３が出力される。
【０００７】
このようなＨｉ−Ｚ制御は、複数のメモリデバイスが共通のＩ／Ｏバス（データ入出力バス）に接続され、そのＩ／Ｏバスを共用する際に、メモリデバイス間でバスの競合（バス・ファイトともいう）が発生することを防止するために行う必要がある。
【０００８】
ところで、近年のメモリシステム上のＩ／Ｏバスの高占有率によるシステム全体の高速化、或いはメモリシステムの更なる高速化に伴い、データ読み出し時のサイクルタイムが短縮されてきている。システム高速化（高周波数化）に伴うリードサイクル時間の短縮は、データの出力確定時間のマージンの減少につながる。即ち、図１０に示すサイクルタイム（時刻ｔ１〜ｔ５間）が短縮されると、リードデータＤＱ１〜ＤＱ３の出力確定時間が保証できなくなる（メモリコントローラがリードデータＤＱ１〜ＤＱ３を確実に内部に取り込めなくなる）。
【０００９】
この問題を解決する対策の１つとして、例えば次の内部データが出力されるまで直前の内部データを保持する方式（拡張データ出力方式（ＥＤＯ）：Extended Data Out 、ハイパーページモードともいう）がある。
【００１０】
図１１は、従来のExtended Data Out DRAM（以下、ＥＤＯ−ＤＲＡＭ）の概略的なシステム構成を示すブロック図である。このメモリシステム６０は、非同期式半導体記憶装置（以下、単にメモリデバイス）６１と、そのメモリデバイス６１を制御するメモリコントローラ６２（ＣＰＵ等）を含む。
【００１１】
メモリデバイス６１は、メモリコントローラ６２からのリード制御信号ＲＥＢの立下がりエッジに応答して、リードデータであるＩ／Ｏ信号ＤＱを出力する。このＩ／Ｏ信号ＤＱ（リードデータ）は、次のリード制御信号ＲＥＢ（の立下がりエッジ）が入力されるまで保持される。そして、メモリデバイス６１の出力端子は、メモリコントローラ６２からのＩ／Ｏ制御信号ＯＥＢ（アウトプットイネーブルバー：負論理）によってＨｉ−Ｚ状態に制御される。
【００１２】
図１２は、このＥＤＯ−ＤＲＡＭのＨｉ−Ｚ制御の例を示すタイミングチャートである。
今、ＬレベルのＩ／Ｏ制御信号ＯＥＢが出力され、時刻ｔ１のリード制御信号ＲＥＢの立下がりエッジに於いてＩ／Ｏ端子のＨｉ−Ｚ状態が解除される。これにより時刻ｔ２からリードデータＤＱ１１が出力され、該リードデータＤＱ１１は、次のリード制御信号ＲＥＢが入力されるまで保持される。
【００１３】
詳しくは、リードデータＤＱ１１は、時刻ｔ３のリード制御信号ＲＥＢの立下がりエッジによって（時刻ｔ４で）次のリードデータＤＱ１２が出力されるまで保持される。以下、同様にしてこのリードデータＤＱ１２は、時刻ｔ５のリード制御信号ＲＥＢの立下がりエッジによって（時刻ｔ６で）次のリードデータＤＱ１３が出力されるまで保持される。そして、このリードデータＤＱ１３が出力された後、時刻ｔ７のＩ／Ｏ制御信号ＯＥＢの立上がりエッジでＩ／Ｏ端子がＨｉ−Ｚ状態に制御され、時刻ｔ８で出力はディセーブルになる。
【００１４】
このようなＥＤＯ−ＤＲＡＭでは、リード制御信号ＲＥＢに応答してリードデータＤＱ１１〜ＤＱ１３が各リードサイクルのほぼサイクルタイム（時刻ｔ１〜ｔ３間）分出力される。従って、メモリシステムの高速化（動作周波数の高速化）に伴いサイクルタイムが短縮される際にもリードデータＤＱ１１〜ＤＱ１３の出力確定時間を確保することができる。
【００１５】
【発明が解決しようとする課題】
ところで、上述したＥＤＯ方式の非同期式メモリシステムでは、Ｈｉ−Ｚ制御を行うＩ／Ｏ制御信号ＯＥＢの専用端子の設定が別途に必要である。特に、近年では携帯電話等の携帯情報端末に於いてメモリの大容量化、低消費電力化が要求されており、それに搭載されるＮＡＮＤ型フラッシュメモリ等にてＥＤＯ方式を実現する場合には、Ｈｉ−Ｚ制御のためにＩ／Ｏ制御信号ＯＥＢを利用するための専用端子が別途新規に必要であった。
【００１６】
このようなＮＡＮＤ型フラッシュメモリ等の非同期式メモリシステムに対し、他にＥＤＯ方式を採用するメモリシステムとして例えばＳＤＲＡＭ等の同期式メモリシステムがある。同期式メモリシステムにおいては、Ｈｉ−Ｚ制御がシステムクロックに同期して行われる。
【００１７】
図１３は、そのＳＤＲＡＭを例にした同期式メモリシステムの概略的なシステム構成を示すブロック図である。このメモリシステム７０は、同期式半導体記憶装置（以下、単にメモリデバイス）７１と、そのメモリデバイス７１を制御するメモリコントローラ７２（ＣＰＵ等）を含む。
【００１８】
メモリデバイス７１には、メモリコントローラ７２からのシステムクロックＣＬＫ及びコマンド制御信号ＣＭＤが入力される。メモリデバイス７１は、メモリコントローラ７２からデータ読み出しのためのコマンド制御信号ＣＭＤ（リードコマンド）が出力されると、システムクロックＣＬＫに応答（同期）して予め設定されたバースト長でＩ／Ｏ信号ＤＱ（リードデータ）を出力する。
【００１９】
ここで、バースト長が例えばフルページに設定される場合、メモリデバイス７１は、通常メモリコントローラ７２からのバーストストップコマンド（図示略）に応答して、次のシステムクロックＣＬＫの立上がりエッジで出力端子をＨｉ−Ｚ状態に制御し、バースト動作を終了する。一方、バースト長がフルページ以外（１，２，４，８）に設定される場合、メモリデバイス７１は、図示しない内部カウンタにて該設定されたバースト回数をカウントし、バースト動作が終了した次のシステムクロックＣＬＫの立上がりエッジで出力端子をＨｉ−Ｚ状態に制御する。
【００２０】
図１４は、例えばバースト長＝「２」に設定されたＳＤＲＡＭのＨｉ−Ｚ制御の例を示すタイミングチャートである。
今、図示しないリードコマンドの入力後、時刻ｔ１のシステムクロックＣＬＫの立上がりエッジから時間ｔLZ後にＩ／Ｏ端子のＨｉ−Ｚ状態が解除され、次の時刻ｔ２のシステムクロックＣＬＫの立上がりエッジから時間ｔOH後でリードデータの保持保証が行われる（出力確定時間が決定される）。同様にして時刻ｔ３のシステムクロックＣＬＫの立上がりエッジから時間ｔOH後で次のリードデータの保持保証が行われ、該時刻ｔ３から時間ｔHZ後にＩ／Ｏ端子がＨｉ−Ｚ状態に制御される。
【００２１】
即ち、同期式メモリシステムでは、バースト動作開始時のシステムクロックＣＬＫの立上がりエッジによりＨｉ−Ｚ状態が解除され、バースト動作終了後の次のシステムクロックＣＬＫの立上がりエッジによりＨｉ−Ｚ制御が行われる。従って、同期式メモリシステムのＨｉ−Ｚ制御においては、ｎ回のバースト動作のために（ｎ＋１）回のシステムクロックＣＬＫが利用される。
【００２２】
これに対して、上述した（ＥＤＯ方式の）非同期式メモリシステムでは、メモリデバイス自身にシステムクロックＣＬＫを入力するための端子は存在せず、該メモリデバイスは一般的にはチップイネーブル信号（図示略）により制御される。具体的には、非同期式メモリシステムにおいてメモリコントローラは、メモリデバイスからデータが欲しい場合にのみ、チップイネーブル信号を制御（１回の立上がりエッジと１回の立下がりエッジ）してメモリデバイスにアクセスを行う。言い換えれば、非同期式では１回のバースト動作で２回の制御信号（チップイネーブル信号）を利用することはできない。
【００２３】
このため、ＥＤＯ方式を採用した非同期式メモリシステムにて、Ｈｉ−Ｚ制御を行うには、上述した様にメモリデバイスにＩ／Ｏ制御信号ＯＥＢ（図１１及び図１２参照）を入力するための専用端子を別途新規に追加する必要があった。
【００２４】
このようなＨｉ−Ｚ制御のための専用端子の増加は、それに伴うメモリデバイスの内部制御回路が増加することでチップサイズの拡大につながる。また、メモリコントローラやそれを含むメモリシステムにおける制御信号が増大することにより、チップ上に搭載される他のユーザ回路に与える影響が大きくなるという問題があった。
【００２５】
本発明は上記問題点を解決するためになされたものであって、その目的はシステムの高速化を実現し得る非同期式半導体記憶装置、非同期式半導体記憶装置の内部制御方法及びシステムを提供することにある。
【００２６】
【課題を解決するための手段】
請求項１，９，１０に記載の発明によれば、非同期式半導体記憶装置は、外部入力信号により設定される読み出し動作のバースト終了情報を記憶し、リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報とが一致する場合に出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御回路を備える。従って、ＥＤＯ方式の非同期式半導体記憶装置において、ハイ・インピーダンス制御のための専用端子を設定せずに高周波動作の下でも出力データを確実に内部に取り込むことが可能となり、バスの高占有率化に伴うシステム全体の高速化を達成することができる。また、専用端子が不要であるため、チップサイズの増大が防止される。
【００２７】
請求項２に記載の発明によれば、非同期式半導体記憶装置は、リード制御信号のパルス入力に応じて読み出しデータの開始アドレスから順次生成した生成アドレス又は該生成アドレスの発生回数情報を前記バースト動作情報として前記出力制御回路に出力するアドレス発生回路を備える。
【００２８】
請求項３に記載の発明によれば、前記出力制御回路は、前記読み出しデータの終了アドレス又は読み出し回数を記憶するレジスタを備える。これにより、出力制御回路は、前記生成アドレスが予め記憶された終了アドレスと一致する場合もしくは前記発生回数情報が予め記憶された読み出し回数と一致する場合にデータ出力端子をハイ・インピーダンス状態にする。
【００２９】
請求項４に記載の発明によれば、前記出力制御回路は、前記バースト動作情報と前記バースト終了情報とを比較し、該比較結果が一致する場合に前記データ出力端子をハイ・インピーダンス状態に制御する出力制御信号を最終読み出しデータの出力確定後に出力する比較器を備える。即ち、データ出力端子は、最終読み出しデータの出力が確定された後にハイ・インピーダンス状態に制御される。
【００３０】
請求項５に記載の発明によれば、アドレス比較器は、前記アドレス発生回路から出力される生成アドレスと予め記憶された前記終了アドレスとの比較結果に応じて前記出力制御信号を生成する。
【００３１】
請求項６に記載の発明によれば、発生回数比較器は、前記アドレス発生回路から出力される発生回数情報と予め記憶された前記読み出し回数との比較結果に応じて前記出力制御信号を生成する。
【００３２】
請求項７に記載の発明によれば、非同期式半導体記憶装置は、前記外部入力信号に基づく所定のコード情報によって前記バースト終了情報に応じた読み出しデータの個数を無限に設定可能である。即ち、データ読み出し回数を無限に設定することができる。
【００３３】
請求項８に記載の発明によれば、非同期式半導体記憶装置は、前記バースト終了情報を前記外部入力信号に基づいて生成されるバースト長設定コードを用いて設定可能である。これにより、バースト終了情報の入力を最初のバースト動作時の１回のみとして、それ以降ではその入力サイクルを省略することができる。
【００３４】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図６に従って説明する。
【００３５】
図１は、本実施形態の非同期式メモリシステムの動作原理を説明する概略ブロック図である。このメモリシステム１０は、非同期式半導体記憶装置としてのメモリデバイス１１と、そのメモリデバイス１１を制御するＣＰＵ（図示略）等のメモリコントローラ１２を含む。
【００３６】
メモリデバイス１１は、メモリコントローラ１２からの各種の制御信号ＣＳによって動作制御され、本実施形態のデータ読み出し（リード）動作時には該メモリコントローラ１２からメモリデバイス１１にバースト終了情報ＢＥが入力される。
【００３７】
詳述すると、リード動作に於いて、メモリデバイス１１は、メモリコントローラ１２からの種々の制御信号ＣＳ及びＩ／Ｏ信号ＤＱ（コマンド，アドレス等）を入力し、それらに応答してＩ／Ｏ信号ＤＱをリードデータとして出力する。
【００３８】
そのデータ読み出しのための制御信号ＣＳ（具体的にはリード制御信号）の入力に先立って、メモリデバイス１１にはメモリコントローラ１２からバースト終了情報ＢＥが入力される。バースト終了情報ＢＥは、メモリデバイス１１における読み出し動作の終了時を指示する信号であり、このバースト終了情報ＢＥによって、メモリデバイス１１の読み出しデータの出力はハイ・インピーダンス（以下、Ｈｉ−Ｚ）状態に制御される。
【００３９】
即ち、メモリデバイス１１は、バースト終了情報ＢＥが示す最終の読み出しデータ（Ｉ／Ｏ信号ＤＱ）を出力すると、そのデータ出力端子（Ｉ／Ｏ端子）の状態をＨｉ−Ｚに制御する（データ出力端子を外部に対し非接続状態にする）。
【００４０】
図２は、非同期式半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例にしたメモリデバイス１１の概略を説明するブロック図である。このメモリデバイス１１は上記メモリコントローラ１２（図１）により制御される。
【００４１】
メモリデバイス１１は、出力回路としてのＩ／Ｏ制御回路２１、メモリコア２２、高電圧発生回路２３、ステートマシン２４、コマンドレジスタ２５、ステータスレジスタ２６、アドレス発生回路２７、出力制御回路としてのＨｉ−Ｚ制御回路２８を有する。
【００４２】
Ｉ／Ｏ制御回路２１は、複数（本実施形態では８ピン）のＩ／Ｏ端子２１ａを備え、該Ｉ／Ｏ端子２１ａを介してメモリコントローラ１２からアドレス，データ（コマンド）等を取り込むためのＩ／Ｏ信号ＤＱ０〜ＤＱ７を入力する。また、Ｉ／Ｏ制御回路２１は、Ｉ／Ｏ端子２１ａを介して読み出しデータとしてのＩ／Ｏ信号ＤＱ０〜ＤＱ７をメモリコントローラ１２へ出力する。
【００４３】
メモリコア２２は、複数のメモリセルがアレイ配置されて構成されたメモリセルアレイ２２ａ、ロウデコーダ２２ｂ、データレジスタ２２ｃ及びコラムデコーダ２２ｄを含む。メモリセルからのデータ読み出し動作を説明すると、ロウデコーダ２２ｂは、取り込んだロウアドレスをデコードして１本のワード線を選択（活性化）し、該ワード線に接続された各々のメモリセルからはそれぞれのビット線にデータが出力される。データレジスタ２２ｃは、各ビット線に接続されたセンスアンプ（Ｓ／Ａ）により、メモリセルから出力されたデータを増幅し保持（データをラッチ）する。コラムデコーダ２２ｄは、取り込んだコラムアドレスをデコードしてビット線を選択し、１つのセンスアンプの保持されたデータをＩ／Ｏ制御回路２１に出力する。
【００４４】
高電圧発生回路２３は、メモリセルアレイ２２ａ内のメモリセルに対してデータの書き込み／消去を行うために必要な高電圧を電源電圧から発生させる回路である。即ち、この高電圧発生回路２３にて生成される高電圧により、メモリセルに記憶されたデータが電気的に書き換えられる。
【００４５】
ステートマシン２４は、メモリコントローラ１２からの種々の制御信号ＣＳ（図１）を入力する。尚、説明の簡略化の為、本実施形態では、制御信号ＣＳとして、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、チップイネーブル信号ＣＥＢ、リードイネーブル信号ＲＥＢ及びライトイネーブル信号ＷＥＢを示す。
【００４６】
アドレスラッチイネーブル信号ＡＬＥは、メモリコントローラ１２から入力されるＩ／Ｏ信号ＤＱ０〜ＤＱ７がアドレス，データ（コマンド等）のいずれであるかを識別するための信号である。具体的には、メモリデバイス１１は、Ｈレベルのアドレスラッチイネーブル信号ＡＬＥに応答してＩ／Ｏ信号ＤＱ０〜ＤＱ７をアドレスとしてラッチする。逆に、メモリデバイス１１は、Ｌレベルのアドレスラッチイネーブル信号ＡＬＥに応答してＩ／Ｏ信号ＤＱ０〜ＤＱ７を入力データとしてラッチする。
【００４７】
コマンドラッチイネーブル信号ＣＬＥは、メモリコントローラ１２から与えられるコマンド（ＤＱ０〜ＤＱ７）をコマンドレジスタ２５へ書き込むための信号である。具体的には、メモリデバイス１１は、Ｈレベルのコマンドラッチイネーブル信号ＣＬＥに応答してライトイネーブル信号ＷＥＢの立上がりエッジで、Ｉ／Ｏ信号ＤＱ０〜ＤＱ７を所定のコード情報に基づくコマンドとしてコマンドレジスタ２５にラッチする。
【００４８】
チップイネーブル信号ＣＥＢは、メモリデバイス１１自身を選択するための信号であり、Ｌレベルのチップイネーブル信号ＣＥＢの時にメモリデバイス１１が選択され、逆にＨレベルの時にはスタンバイ（非選択）状態になる。
【００４９】
リードイネーブル信号ＲＥＢは、Ｉ／Ｏ制御回路２１からのデータ出力を制御する信号であり、Ｉ／Ｏ信号ＤＱ０〜ＤＱ７は、このリードイネーブル信号ＲＥＢの立下がりエッジでＩ／Ｏ制御回路２１からシリアル出力される。ちなみに、リードイネーブル信号ＲＥＢは、後述するアドレス発生回路２７にて内部アドレスカウンタ（図示略）を進めるカウンタクロックとしても機能する。
【００５０】
ライトイネーブル信号ＷＥＢは、メモリコントローラ１２からのデータ入力（アドレス，コマンド，データ等）を制御する信号であり、Ｉ／Ｏ信号ＤＱ０〜ＤＱ７は、このライトイネーブル信号ＷＥＢの立上がりエッジでメモリデバイス１１内に取り込まれる。
【００５１】
ステートマシン２４は、上述した各制御信号の入力に応答してメモリデバイス１１の内部動作状態を把握し、該動作状態に応じたレディ／ビジー信号Ｒ／Ｂを外部に出力する。具体的には、ステートマシン２４は、メモリデバイス１１の内部動作中（例えばデータ消去中や、リード実行中（アドレスを指定した後、最初のデータを読み出すまでの時間）等）には、Ｌレベルのレディ／ビジー信号Ｒ／Ｂ（即ちビジー状態）を出力する。
【００５２】
コマンドレジスタ２５は、メモリコントローラ１２からのＩ／Ｏ信号ＤＱ０〜ＤＱ７を入力し、メモリデバイス１１の動作を制御するための各種コマンドを所定のコード情報に基づいて生成する。これらのコマンドには、例えばデータ書き込みやデータ読み出し、或いはデータ消去のためのコマンド等が含まれる。
【００５３】
ステータスレジスタ２６は、メモリデバイス１１の動作状態を判断し、該動作状態を表す信号をＩ／Ｏ制御回路２１へ出力する。例えばステータスレジスタ２６は、メモリデバイス１１のレディ／ビジー状態（内部動作が完了しているか否か）や、データ書き込み／消去が正常に行われたか否かを判断し、それらの判断結果を示す信号を出力する。
【００５４】
アドレス発生回路２７は、メモリコントローラ１２からのＩ／Ｏ信号ＤＱ０〜ＤＱ７に基づいてリード動作時における読み出しデータの開始アドレスを入力する。この開始アドレスのロウアドレス，コラムアドレスは、それぞれロウデコーダ２２ｂ、コラムデコーダ２２ｄへ入力される。
【００５５】
また、アドレス発生回路２７には、そのリード動作時に於いてコマンドレジスタ２５を介してリードイネーブル信号ＲＥＢが入力され、該リードイネーブル信号ＲＥＢのトグル（クロックパルス）に基づいてアドレス発生回路２７の内部アドレスカウンタ（図示略）がカウントアップされる。これにより、アドレス発生回路２７は、開始アドレスから順次アドレスを生成し（具体的にはコラムアドレスを１ずつ増分）、その生成アドレスをコラムデコーダ２２ｄ及びＨｉ−Ｚ制御回路２８に出力する。従って、リードデータは開始アドレスに対応するデータから順次読み出される（以下、バーストリード動作という）。
【００５６】
Ｈｉ−Ｚ制御回路２８には、メモリコントローラ１２からのバースト終了情報ＢＥ（図１）として、リード動作時における読み出しデータの終了アドレス（Ｉ／Ｏ信号ＤＱ０〜ＤＱ７）が入力される。
【００５７】
Ｈｉ−Ｚ制御回路２８は、その終了アドレスと前記アドレス発生回路２７から出力される生成アドレスとを比較し、それら互いのアドレスが一致すると、Ｉ／Ｏ制御回路２１に出力制御信号としてのＨｉ−Ｚ制御信号ＳＨＺを出力する。即ち、Ｈｉ−Ｚ制御回路２８は、バースト動作により順次生成される生成アドレス（バースト動作情報）が予め指定された終了アドレス（バースト終了情報）と一致するとき、Ｉ／Ｏ制御回路２１のＩ／Ｏ端子２１ａをＨｉ−Ｚ状態に制御するべくＨｉ−Ｚ制御信号ＳＨＺを出力する。
【００５８】
その際、Ｈｉ−Ｚ制御回路２８は、生成アドレスが終了アドレスと一致することを検出すると、（その時のリードイネーブル信号ＲＥＢの立下がりエッジからの）所定時間経過後にＨｉ−Ｚ制御信号ＳＨＺを出力する。このＨｉ−Ｚ制御信号ＳＨＺがＩ／Ｏ制御回路２１に出力されるまでの時間は、最終読み出しデータの出力確定時間を保証することができる時間に設定される。従って、最終読み出しデータにおける出力確定時間のマージンが十分に確保された後にＩ／Ｏ端子２１ａがＨｉ−Ｚ状態に制御される。
【００５９】
図３は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ２２ａの構成例を示す回路図である。
メモリセルアレイ２２ａは、８ビットまたは１６ビット（図は例として８ビットを示す）の記憶セル（記憶用トランジスタ）３１を直列に接続して１組とし、各組にそれぞれ２つの選択セル（選択用トランジスタ）３２を接続して構成されている。
【００６０】
このようなフラッシュメモリでは、記憶セルのソースに０Ｖ（ボルト）、ドレイン及び制御ゲートに高電圧を印加して浮遊ゲートに電子を注入することでデータの書き込みが行われる。逆に、記憶セルの制御ゲートに０Ｖ、ソース（又はドレイン）に高電圧を印加して浮遊ゲートから電子を引き抜くことでデータの消去が行われる。
【００６１】
図４は、本実施形態のＨｉ−Ｚ制御を説明するブロック回路図である。尚、図は、図２のアドレス発生回路２７及びＨｉ−Ｚ制御回路２８の具体的構成を示すものである。
【００６２】
アドレス発生回路２７は、アドレス発生器２７ａ及びアドレスレジスタ２７ｂを含む。このアドレス発生回路２７には制御信号としてのリードイネーブル信号ＲＥＢ及びライトイネーブル信号ＷＥＢがコマンドレジスタ２５（図２）を介して入力される。
【００６３】
アドレスレジスタ２７ｂにはＩ／Ｏ信号ＤＱ０〜ＤＱ７及びコマンドレジスタ２５からのセレクト信号ＳＣＴが入力される。セレクト信号ＳＣＴは、リード動作時に設定される各種リードモード（コマンドで設定）に応じた開始アドレスＡＤＳを指示するための信号である。アドレスレジスタ２７ｂは、このセレクト信号ＳＣＴに基づいてライトイネーブル信号ＷＥＢの立上がりエッジでメモリコントローラ１２からのＩ／Ｏ信号ＤＱ０〜ＤＱ７をリードデータの開始アドレスＡＤＳとして内部に取り込む。
【００６４】
アドレス発生器２７ａは、リードイネーブル信号ＲＥＢのトグル（クロックパルス）に基づいて図示しない内部アドレスカウンタの値をカウントアップし、開始アドレスＡＤＳから（コラムアドレスを１ずつ増分して）アドレスＡＤを順次生成する。生成アドレスＡＤは、メモリコア２２及びＨｉ−Ｚ制御回路２８に出力される。
【００６５】
Ｈｉ−Ｚ制御回路２８は、アドレス比較器２８ａ及びリファレンスレジスタ２８ｂを含む。
リファレンスレジスタ２８ｂは、コマンドレジスタ２５からのセレクト信号ＳＣＴに基づいてメモリコントローラ１２からのＩ／Ｏ信号ＤＱ０〜ＤＱ７をリードデータの終了アドレスＡＤＥとして内部に取り込む。
【００６６】
アドレス比較器２８ａは、この終了アドレスＡＤＥと前記アドレス発生器２７ａから随時出力される生成アドレスＡＤとを順次比較し、それら互いのアドレスが一致する場合にＨｉ−Ｚ制御信号ＳＨＺをＩ／Ｏ制御回路２１に出力する。
【００６７】
そして、Ｉ／Ｏ制御回路２１は、Ｈｉ−Ｚ制御回路２８（アドレス比較器２８ａ）からのＨｉ−Ｚ制御信号ＳＨＺに応答してＩ／Ｏ端子２１ａをＨｉ−Ｚ状態に制御する。
【００６８】
次に、本実施形態のリード動作時におけるＨｉ−Ｚ制御を図５のタイミングチャートに従って説明する。
図５（ａ）に示すように、今、データ読み出しのためのコマンドの入力（図示略）後、ライトイネーブル信号ＷＥＢの立上がりエッジに於いて、リードデータの開始アドレスＡＤＳが３サイクル（第１〜第３サイクル）でメモリデバイス１１に入力される。具体的には、開始アドレスＡＤＳは、例えば、第１サイクルでＩ／Ｏ信号ＤＱ０〜ＤＱ７がコラムアドレスＹとして取り込まれ、第２及び第３サイクルでＩ／Ｏ信号ＤＱ０〜ＤＱ７がページアドレス（ロウアドレス）Ｘとして取り込まれる。
【００６９】
次に、その開始アドレスＡＤＳ入力後のライトイネーブル信号ＷＥＢの立上がりエッジに於いて、リードデータの終了アドレスＡＤＥが更に３サイクル（第４〜第６サイクル）でメモリデバイス１１に入力される。この終了アドレスＡＤＥは、前記開始アドレスＡＤＳと同様にして、例えば、第４サイクルでＩ／Ｏ信号ＤＱ０〜ＤＱ７がコラムアドレスＹとして取り込まれ、第５及び第６サイクルでＩ／Ｏ信号ＤＱ０〜ＤＱ７がページアドレス（ロウアドレス）Ｘとして取り込まれる。
【００７０】
即ち、リード動作時に於いては、コマンド入力後における最初の３サイクル分で開始アドレスＡＤＳが入力され、最後の３サイクル分で終了アドレスＡＤＥが入力される。
【００７１】
この終了アドレスＡＤＥが入力された後、図５（ｂ）に示すように、リードイネーブル信号ＲＥＢの最初の立下がりエッジに於いて、開始アドレスＡＤＳに対応するリードデータＲＤＳが出力される。
【００７２】
アドレス発生回路２７（図４）は、リードイネーブル信号ＲＥＢのトグルにより開始アドレスＡＤＳのコラムアドレスをインクリメントして生成アドレスＡＤＳ１，ＡＤＳ２，…，ＡＤＳｎを発生させ、これによりそれらに対応するリードデータＲＤＳ１，ＲＤＳ２，…，ＲＤＳｎが順次出力される。
【００７３】
このようなバーストリード動作に於いて、Ｈｉ−Ｚ制御回路２８（図４）は、予め指定された上記終了アドレスＡＤＥとアドレス発生回路２７からの生成アドレスＡＤＳ１，ＡＤＳ２，…，ＡＤＳｎとを順次比較する。
【００７４】
そして、Ｈｉ−Ｚ制御回路２８は、アドレス発生回路２７からの生成アドレスが終了アドレスＡＤＥと一致する（即ちアドレス値ＡＤＥを持つ生成アドレスが出力される）と、その時のリードイネーブル信号ＲＥＢの立下がりエッジからの所定時間経過後にＨｉ−Ｚ制御信号ＳＨＺを出力する。即ち、Ｈｉ−Ｚ制御回路２８は、バーストリード動作における最終のリードデータＲＤＥが出力されると、その出力確定時間のマージンを確保し得る時間を経過した後にＨｉ−Ｚ制御信号ＳＨＺを出力し、それに応答してＩ／Ｏ制御回路２１はＩ／Ｏ端子２１ａをＨｉ−Ｚ状態に制御する。
【００７５】
図６は、本実施形態のリード動作の具体例を示すタイミングチャートである。今、メモリデバイス１１はＬレベルのチップイネーブル信号ＣＥＢによって活性化（選択）され、Ｉ／Ｏ制御回路２１のＩ／Ｏ端子２１ａはＨｉ−Ｚ状態に制御されている。
【００７６】
メモリデバイス１１は、Ｈレベルのコマンドラッチイネーブル信号ＣＬＥに応答してライトイネーブル信号ＷＥＢの立上がりエッジでＩ／Ｏ信号ＤＱ０〜ＤＱ７をデータ読み出しのためのコマンドとして入力する。
【００７７】
次に、メモリデバイス１１は、Ｈレベルのアドレスラッチイネーブル信号ＡＬＥに応答してライトイネーブル信号ＷＥＢの立上がりエッジでＩ／Ｏ信号ＤＱ０〜ＤＱ７を開始アドレスとして３サイクル（３バイト）で入力し、更に３サイクルでＩ／Ｏ信号ＤＱ０〜ＤＱ７を終了アドレスとして入力する。
【００７８】
終了アドレスが入力されると、メモリデバイス１１は、開始アドレスに対応するデータをメモリセルから読み出してデータレジスタ２２ｃに転送する。このとき、メモリデバイス１１は、Ｌレベルのレディ／ビジー信号Ｒ／Ｂ（即ちビジー状態）を外部へ出力する。
【００７９】
デバイス内部の動作が完了（データ転送が終了）すると、レディ／ビジー信号Ｒ／ＢはＨレベルに立上がり、メモリデバイス１１は、リードイネーブル信号ＲＥＢの立下がりエッジでＩ／Ｏ信号ＤＱ０〜ＤＱ７をリードデータとして出力する。このリードデータは、開始アドレスに対応するデータから順次出力され、その後は、予め指定された終了アドレスに対応するデータまでシーケンシャルに出力される（尚、図６は例としてリードデータが４サイクルで出力される場合を示す）。即ち、終了アドレスに対応するデータが出力されるまでバースト動作が行われる。
【００８０】
そして、Ｈｉ−Ｚ制御回路２８は、最終のバーストアクセスにより出力される最終リードデータのアドレス（生成アドレス）が終了アドレスである場合にＨｉ−Ｚ制御信号ＳＨＺを所定時間経過後に出力する。このＨｉ−Ｚ制御信号ＳＨＺに応答してＩ／Ｏ制御回路２１は、Ｉ／Ｏ端子２１ａをＨｉ−Ｚ状態に制御する。即ち、バーストリード終了後にＩ／Ｏ端子２１ａは自動的にＨｉ−Ｚ状態に制御される。
【００８１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）非同期式のメモリデバイス１１は、そのリード動作に於いて、コマンド入力後に開始アドレスＡＤＳと終了アドレスＡＤＥを入力する。アドレス発生回路２７は、リードイネーブル信号ＲＥＢに基づいて開始アドレスＡＤＳから随時生成した生成アドレスＡＤをＨｉ−Ｚ制御回路２８に出力し、該Ｈｉ−Ｚ制御回路２８のアドレス比較器２８ａは、その生成アドレスＡＤと終了アドレスＡＤＥとを順次比較する。Ｈｉ−Ｚ制御回路２８は、互いのアドレスＡＤ，ＡＤＥの値が一致するとＩ／Ｏ制御回路２１にＨｉ−Ｚ制御信号ＳＨＺを出力し、これによりＩ／Ｏ端子２１ａはＨｉ−Ｚ状態に制御される。従って、本実施形態のようなＥＤＯ方式の非同期式メモリシステム１０にて専用端子を設定せずにＨｉ−Ｚ制御を行うことが可能である。言い換えれば、専用端子を不要とするＥＤＯ方式のメモリシステム１０を実現できるため、高周波動作下に於いてもデータの出力確定時間を保証することができる。延いてはバスの高占有率化に伴うシステム全体の高速化を達成することができる。
【００８２】
（２）Ｈｉ−Ｚ制御のためのＩ／Ｏ制御信号ＯＥＢ（アウトプットイネーブルバー）の専用端子を必要としないため、チップサイズの増大を防止することができる。
【００８３】
（３）Ｈｉ−Ｚ制御のためのＩ／Ｏ制御信号ＯＥＢが不要であるため、制御信号の増大を抑止することができる。従って、制御信号の増大に伴うチップ上の他のユーザ回路やメモリシステム１０全体への影響を最小限にすることができる。
【００８４】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図７〜図９に従って説明する。
図７は、本実施形態のＨｉ−Ｚ制御を説明するブロック回路図であり、第一実施形態における図２のアドレス発生回路２７及びＨｉ−Ｚ制御回路２８の別の構成を示すものである。尚、第一実施形態と同様な構成部分及び同様な信号については同一符号を付し、それらの詳細な説明を一部省略する。
【００８５】
アドレス発生回路５１は、アドレス発生器５１ａ及びアドレス発生回数計測器としてのカウンタ５１ｂを含む。このアドレス発生回路５１には制御信号としてのリードイネーブル信号ＲＥＢ及びライトイネーブル信号ＷＥＢがコマンドレジスタ２５（図２）を介して入力される。
【００８６】
アドレス発生器５１ａは、ライトイネーブル信号ＷＥＢの立上がりエッジでＩ／Ｏ信号ＤＱ０〜ＤＱ７を開始アドレスＡＤＳとして取り込み（図示略）、第一実施形態と同様にリードイネーブル信号ＲＥＢのトグルにより開始アドレスＡＤＳからコラムアドレスを１ずつ増分して生成アドレスＡＤを順次生成する。この生成アドレスＡＤは、第一実施形態と同様にメモリコア２２（図７では省略）へ出力される。カウンタ５１ｂは、アドレス発生器５１ａにて生成される生成アドレスＡＤの発生回数を計測し、その発生回数情報ＡＮを出力する。
【００８７】
Ｈｉ−Ｚ制御回路５２は、発生回数比較器５２ａ及びカウントレジスタ５２ｂを含む。
カウントレジスタ５２ｂには、読み出し回数（バースト終了情報）としてのバースト長情報ＢＮが入力される。このバースト長情報ＢＮは、後述するようにメモリコントローラ１２（図１）からのＩ／Ｏ信号ＤＱ０〜ＤＱ７によって設定される。
【００８８】
発生回数比較器５２ａは、このバースト長情報ＢＮと前記アドレス発生回路５１（カウンタ５１ｂ）から随時出力される発生回数情報ＡＮとを順次比較し、それら互いの回数が一致する場合にＨｉ−Ｚ制御信号ＳＨＺをＩ／Ｏ制御回路２１に出力する。即ち、発生回数比較器５２ａは、アドレス発生回路５１にて生成される生成アドレスＡＤの発生回数（バースト動作情報）が予め指定されたバースト長情報ＢＮ（バースト終了情報）と一致するとＨｉ−Ｚ制御信号ＳＨＺを出力する。
【００８９】
尚、第一実施形態と同様にして、Ｈｉ−Ｚ制御回路５２（発生回数比較器５２）は、生成アドレスＡＤの発生回数がバースト長情報ＢＮで指定される回数と一致すると、最終読み出しデータの出力確定時間を保証し得る時間を経過した後にＨｉ−Ｚ制御信号ＳＨＺを出力する。そして、Ｉ／Ｏ制御回路２１は、Ｈｉ−Ｚ制御回路５２からのＨｉ−Ｚ制御信号ＳＨＺに応答してＩ／Ｏ端子２１ａをＨｉ−Ｚ状態に制御する。
【００９０】
図８は、本実施形態のリード動作時におけるＨｉ−Ｚ制御を示すタイミングチャートである。
今、データ読み出しのためのコマンドの入力（図示略）後、ライトイネーブル信号ＷＥＢの立上がりエッジに於いて、リードデータの開始アドレスＡＤＳが３サイクル（第１〜第３サイクル）でメモリデバイス１１に入力される。この開始アドレスＡＤＳは、第一実施形態と同様にして、例えば、第１サイクルでＩ／Ｏ信号ＤＱ０〜ＤＱ７がコラムアドレスＹとして取り込まれ、第２及び第３サイクルでＩ／Ｏ信号ＤＱ０〜ＤＱ７がページアドレス（ロウアドレス）Ｘとして取り込まれる。
【００９１】
次に、その開始アドレスＡＤＳ入力後のライトイネーブル信号ＷＥＢの立上がりエッジに於いて、バースト長情報ＢＮが更に３サイクル（第４〜第６サイクル）でメモリデバイス１１に入力される。
【００９２】
このバースト長情報ＢＮの入力後は、上記第一実施形態と同様にして（図５（ｂ）参照）リードイネーブル信号ＲＥＢの最初の立下がりエッジで開始アドレスＡＤＳに対応するリードデータＲＤＳが出力され、その後はリードイネーブル信号ＲＥＢのトグルによりシーケンシャルに順次データ出力される。
【００９３】
このようなバーストリード動作に於いて、Ｈｉ−Ｚ制御回路５２は、予め指定されたバースト長情報ＢＮとアドレス発生回路５１（カウンタ５１ｂ）からの発生回数情報ＡＮとを順次比較し、それらが一致するとＨｉ−Ｚ制御信号ＳＨＺを出力する。即ち、Ｈｉ−Ｚ制御回路５２は、バーストリード動作における最終のリードデータの出力後にＨｉ−Ｚ制御信号ＳＨＺを出力し、それに応答してＩ／Ｏ制御回路２１はＩ／Ｏ端子２１ａをＨｉ−Ｚ状態に制御する。従って、以上記述したように、本実施形態によれば、第一実施形態と同様な効果を奏する。
【００９４】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態では、ＮＡＮＤ型フラッシュメモリに具体化したが、これに限定されず、ＮＯＲ型フラッシュメモリやその他の不揮発性メモリ、その他の拡張データ出力方式のメモリデバイス（ＥＤＯ−ＤＲＡＭ等）に具体化してもよい。
【００９５】
・上記各実施形態では、開始アドレスＡＤＳの入力サイクルを３サイクルとしたが、これに限定されるものではなくその入力サイクルはメモリデバイス１１が有するＩ／Ｏ端子２１ａの数に応じて適宜変更される。従って、第一実施形態における終了アドレスＡＤＥや第二実施形態におけるバースト長情報ＢＮの入力サイクルも同様にして３サイクルとは限定されず、Ｉ／Ｏ端子２１ａの数に応じて適宜変更される。
【００９６】
・第一実施形態において、アドレス発生回路２７に取り込む開始アドレスＡＤＳが一定である場合（バーストアクセスにおけるポインタが一定である場合等）には、該開始アドレスＡＤＳと終了アドレスＡＤＥとを区別するためのセレクト信号ＳＣＴは必ずしも必要ではない。
【００９７】
・第一実施形態では、終了アドレスＡＤＥをＩ／Ｏ信号ＤＱ０〜ＤＱ７の特定のコード情報（例えばメモリ容量を超えるアドレス値等の特殊な数値）にて入力することでリード動作時における読み出しデータの個数を無限に設定することも可能である。また、第二実施形態では、バースト長情報ＢＮをＩ／Ｏ信号ＤＱ０〜ＤＱ７の特定のコード情報（例えば値「０」等の特殊な数値）にて入力することで同じく読み出しデータの個数を無限に設定することも可能である。尚、読み出しデータの個数が無限であるとは、バーストリード動作（即ちデータの読み出し回数）が無限であることを示す。具体的には、リードイネーブル信号ＲＥＢの入力により開始アドレスのコラムアドレスがそのページアドレス（ロウアドレス）における最終コラムアドレスまで１ずつ増分され、該最終コラムアドレスまでのデータ読み出しが行われるとページアドレスが自動的に１増分される。以下、同様にしてコラムアドレスが順次１ずつ増分され、各アドレスに対応するデータの読み出しが順次連続して行われる。このような動作がアドレス発生回路２７，５１にて繰り返し行われることにより、リード動作が無限に行われる。そして、これらの場合には、バーストリード動作を終了させる手段として例えばチップイネーブル信号ＣＥＢを用いることもできる。
【００９８】
・第二実施形態において、バースト長情報ＢＮの設定を変更しない場合は、Ｈｉ−Ｚ制御回路５２におけるカウントレジスタ５２ｂをＰＲＯＭなどの不揮発性記憶素子にて構成し、予めバースト長情報ＢＮを設定してもよい。この設定方法は、後述する図９の方法で行われる。このような構成では、リード動作が行われる前に１度のみバースト長情報ＢＮを設定することにより、以後のリード動作で同一の出力回路の制御を行うことができる。尚、カウントレジスタ５２ｂが不揮発性記憶素子の場合には、バースト長情報ＢＮを設定するサイクルと、複数回のリード動作のサイクル間に、非同期式半導体記憶装置の電源制御が行われても問題ない。例えば、バースト長情報ＢＮを設定するサイクル後に一旦電源を停止したとした場合、その後の電源再投入後のリード動作は、バースト長情報ＢＮを設定するサイクルを行うことなく、リード動作のサイクルを投入することができる。つまり、このような構成では、リード動作時に於いてバースト長情報ＢＮの設定が不要であるため、その入力サイクルによるメモリシステム１０への影響を軽減させることができる。さらに、この不揮発性記憶素子のカウントレジスタ５２ｂを非同期式半導体記憶装置の外部に置き換えることや、揮発性記憶素子のカウントレジスタ５２ｂにバースト長情報ＢＮを与える別の不揮発性記憶素子を、非同期式半導体記憶装置の内部若しくは外部に配置してもよい。
【００９９】
・第二実施形態では、バースト長情報ＢＮの設定をコマンドを用いて行うようにしてもよい。図９は、その制御例を示すタイミングチャートである。具体的には、リード動作時に於けるデータ読み出しのためのコマンド入力（図示略）に先立って、メモリコントローラ１２からのＩ／Ｏ信号ＤＱ０〜ＤＱ７をバースト長を設定するためのバースト長設定コマンドＢＬＳとして取り込む。そして、このバースト長設定コマンドＢＬＳの入力に続いて上記バースト長情報ＢＮを所定サイクル数（例えば３サイクル）にて取り込む。尚、バースト長設定コマンドＢＬＳは、コマンドレジスタ２５内にＩ／Ｏ信号ＤＱ０〜ＤＱ７に基づく所定のコード情報（バースト長設定コード）で設定される。このようなバースト長設定コマンドＢＬＳを用いてバースト長情報ＢＮを設定する制御方法では、少なくとも最初のバースト動作時における読み出しデータの出力の前にバースト長情報ＢＮを設定すればよく、該バースト長情報ＢＮの設定後は開始アドレスＡＤＳのみを指定するだけでよい。つまり、第二実施形態では、リード動作時に於ける開始アドレスＡＤＳの入力後にバースト長情報ＢＮを毎回設定する必要があるが、この方法ではそれを１回の設定のみで以後は省略することができる。このため、その入力サイクルによるメモリシステム１０への影響を軽減させることができる。又、この方法では、上述したＰＲＯＭを用いた場合と異なり、バースト長設定コマンドＢＬＳにてバースト長情報ＢＮの設定を適宜変更することも可能である。
【０１００】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１）  外部入力されるリード制御信号に応答してデータ出力を制御する出力回路を含む非同期式半導体記憶装置であって、
外部入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶し、前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報が一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御回路を備えることを特徴とする非同期式半導体記憶装置。
（付記２）  前記リード制御信号のパルス入力に応じて読み出しデータの開始アドレスから順次生成した生成アドレス又は該生成アドレスの発生回数情報を出力するアドレス発生回路を備えることを特徴とする付記１記載の非同期式半導体記憶装置。
（付記３）  前記出力制御回路は、前記読み出しデータの終了アドレス又は読み出し回数を記憶するレジスタを備えることを特徴とする付記１又は２記載の非同期式半導体記憶装置。
（付記４）  前記出力制御回路は、前記バースト動作情報と前記バースト終了情報とを比較し、該比較結果が一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御信号を最終読み出しデータの出力確定後に出力する比較器を備えることを特徴とする付記１乃至３のいずれか一記載の非同期式半導体記憶装置。
（付記５）  前記比較器は、前記アドレス発生回路から出力される生成アドレスと予め記憶された前記終了アドレスとの比較結果に応じて前記出力制御信号を生成するアドレス比較器であることを特徴とする付記４記載の非同期式半導体記憶装置。
（付記６）  前記比較器は、前記アドレス発生回路から出力される発生回数情報と予め記憶された前記読み出し回数との比較結果に応じて前記出力制御信号を生成する発生回数比較器であることを特徴とする付記４記載の非同期式半導体記憶装置。
（付記７）  前記外部入力信号に基づく所定のコード情報によって前記バースト終了情報に応じた読み出しデータの個数を無限に設定可能としたことを特徴とする付記１乃至６のいずれか一記載の非同期式半導体記憶装置。
（付記８）  前記バースト終了情報を前記外部入力信号に基づいて生成されるバースト長設定コードを用いて設定したことを特徴とする付記１乃至７のいずれか一記載の非同期式半導体記憶装置。
（付記９）  前記バースト終了情報を不揮発性記憶素子に記憶することを特徴とする付記１乃至８のいずれか一記載の非同期式半導体記憶装置。
（付記１０）  付記１乃至９のいずれか一記載の非同期式半導体記憶装置はＮＡＮＤ型フラッシュメモリであることを特徴とする非同期式半導体記憶装置。
（付記１１）  外部入力されるリード制御信号に基づいてデータ出力を制御する非同期式半導体記憶装置の内部制御方法であって、
外部入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶する第１のステップと、
前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報とを比較し、該比較結果が一致する場合に出力回路のデータ出力端子を外部に対し非接続状態に制御する第２のステップと
を含むことを特徴とする非同期式半導体記憶装置の内部制御方法。
（付記１２）  前記バースト終了情報は読み出しデータの終了アドレスであり、前記第２のステップでは、前記リード制御信号のパルス入力に応じて前記読み出しデータの開始アドレスから順次生成される生成アドレスと予め記憶された前記終了アドレスとの比較結果に基づいて前記データ出力端子を外部に対し非接続状態に制御する出力制御信号を生成することを特徴とする付記１１記載の非同期式半導体記憶装置の内部制御方法。
（付記１３）  前記バースト終了情報はデータの読み出し回数であり、
前記第２のステップでは、前記リード制御信号のパルス入力に応じて前記読み出しデータの開始アドレスから順次生成される生成アドレスの発生回数と予め記憶された前記読み出し回数との比較結果に基づいて前記データ出力端子を外部に対し非接続状態に制御する出力制御信号を生成することを特徴とする付記１１記載の非同期式半導体記憶装置の内部制御方法。
（付記１４）  前記バースト終了情報を前記開始アドレスの入力前又は入力後に取り込むようにしたことを特徴とする付記１２又は１３のいずれか一記載の非同期式半導体記憶装置の内部制御方法。
（付記１５）  前記外部入力信号に基づく所定のコード情報によって前記バースト終了情報に応じた読み出しデータの個数を無限に設定可能としたことを特徴とする付記１１乃至１４のいずれか一記載の非同期式半導体記憶装置の内部制御方法。
（付記１６）  バースト動作は、前記開始アドレスの設定を行う第１のサイクルと、前記開始アドレスに応答してデータを読み出す第２のサイクルとを有し、
前記バースト終了情報は少なくとも最初のバースト動作時における第２のサイクルの前に設定される、ことを特徴とする付記１２乃至１５のいずれか一記載の非同期式半導体記憶装置の内部制御方法。
（付記１７）  前記第１のステップは不揮発性記憶素子に前記バースト終了情報を記憶させ、
前記第２のステップが複数回行われる場合に、一回毎に前記バースト動作情報と前記バースト終了情報とを比較する
ことを特徴とする付記１１記載の非同期式半導体記憶装置の内部制御方法。
（付記１８）  制御装置とその制御装置からのリード制御信号に応答してデータ出力を制御する出力回路を含む非同期式の半導体記憶装置を有したシステムであって、
前記半導体記憶装置は、
前記制御装置からの入力信号に基づいて設定される読み出し動作のバースト終了情報を記憶し、前記リード制御信号のパルス入力に応じて生成されるバースト動作情報と前記バースト終了情報とが一致する場合に前記出力回路のデータ出力端子を外部に対し非接続状態に制御する出力制御手段を備えることを特徴とするシステム。
（付記１９）  前記バースト終了情報は、前記制御装置からの入力信号に基づいて設定される読み出しデータの終了アドレスであり、
前記出力制御手段は、前記リード制御信号のパルス入力に応じて前記読み出しデータの開始アドレスから順次生成される生成アドレスと予め記憶された前記終了アドレスとの比較結果に基づいて前記データ出力端子を外部に対し非接続状態に制御する出力制御信号を生成する手段を含むことを特徴とする付記１８記載のシステム。
（付記２０）  前記バースト終了情報は、前記制御装置からの入力信号に基づいて設定されるデータの読み出し回数であり、
前記出力制御手段は、前記リード制御信号のパルス入力に応じて前記読み出しデータの開始アドレスから順次生成される生成アドレスの発生回数と予め記憶された前記読み出し回数との比較結果に基づいて前記データ出力端子を外部に対し非接続状態に制御する出力制御信号を生成する手段を含むことを特徴とする付記１８記載のシステム。
（付記２１）  前記バースト終了情報を前記開始アドレスの入力前又は入力後に取り込むようにしたことを特徴とする付記１８乃至２０のいずれか一記載のシステム。
（付記２２）  前記制御装置からの入力信号に基づく所定のコード情報によって前記バースト終了情報に応じた読み出しデータの個数を無限に設定可能とする手段を有することを特徴とする付記１８乃至２１のいずれか一記載のシステム。
（付記２３）  バースト動作は、前記開始アドレスの設定を行う第１のサイクルと、前記開始アドレスに応答してデータを読み出す第２のサイクルとを有し、
前記バースト終了情報を少なくとも最初のバースト動作時における第２のサイクルの前に設定する手段を備えることを特徴とする付記１８乃至２１のいずれか一記載のシステム。
【０１０１】
【発明の効果】
以上詳述したように、本発明によれば、システムの高速化を実現し得る非同期式半導体記憶装置、非同期式半導体記憶装置の内部制御方法及びシステムを提供することができる。
【図面の簡単な説明】
【図１】  非同期式メモリシステムの原理を説明するブロック図である。
【図２】  ＮＡＮＤ型フラッシュメモリの概略構成を説明するブロック図である。
【図３】  メモリセルアレイ（ＮＡＮＤ型フラッシュメモリ）の構成を示す回路図である。
【図４】  第一実施形態のＨｉ−Ｚ制御を説明するブロック回路図である。
【図５】  第一実施形態のＨｉ−Ｚ制御を説明するタイミングチャートである。
【図６】  第一実施形態の具体例を示すタイミングチャートである。
【図７】  第二実施形態のＨｉ−Ｚ制御を説明するブロック回路図である。
【図８】  第二実施形態のＨｉ−Ｚ制御を説明するタイミングチャートである。
【図９】  コマンドによるバースト長設定を行う場合のタイミングチャートである。
【図１０】  従来の非同期式メモリシステムのＨｉ−Ｚ制御例を示すタイミングチャートである。
【図１１】  ＥＤＯ−ＤＲＡＭの概略的なシステム構成を示すブロック図である。
【図１２】  ＥＤＯ−ＤＲＡＭのＨｉ−Ｚ制御例を示すタイミングチャートである。
【図１３】  同期式メモリシステムの概略構成を示すブロック図である。
【図１４】  同期式メモリシステムのＨｉ−Ｚ制御例を示すタイミングチャートである。
【符号の説明】
ＤＱ０〜ＤＱ７  外部入力信号としてのＩ／Ｏ信号
ＲＥＢ  リード制御信号としてのリードイネーブル信号
ＢＥ  バースト終了情報
ＡＤ  バースト動作情報としての生成アドレス
ＡＮ  バースト動作情報としての発生回数情報
ＡＤＳ  開始アドレス
ＡＤＥ  終了アドレス（バースト終了情報）
ＢＮ  読み出し回数としてのバースト長情報（バースト終了情報）
ＢＬＳ  バースト長設定コードとしてのバースト長設定コマンド
ＳＨＺ  出力制御信号としてのＨｉ−Ｚ制御信号
１１  非同期式半導体記憶装置としてのメモリデバイス
１２  制御装置としてのメモリコントローラ
２１  出力回路としてのＩ／Ｏ制御回路
２１ａ  データ出力端子としてのＩ／Ｏ端子
２７，５１  アドレス発生回路
２８，５２  出力制御回路としてのＨｉ−Ｚ制御回路
２８ａ  アドレス比較器
５２ａ  発生回数比較器
【図１】
0004095317.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0004095317.tif 000013
【図１３】
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【図１４】
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