(57)【特許請求の範囲】
【請求項１】
所望の利得に応じて設定された電圧レベルを持つ利得制御信号を発生する利得制御信号発生回路と、
共通の入力信号を受けて、上記利得制御信号に応じて制御された利得で上記入力信号をそれぞれ独立に増幅し、第１から第３の抵抗を有する負荷抵抗から増幅信号を出力する少なくとも第１と第２の増幅器とを有し、
上記第１の増幅器はベースに入力信号が印加され、エミッタに第１のエミッタ抵抗が接続され、コレクタに第１と第２のトランジスタを有する第１の差動増幅回路が接続された第３のトランジスタで構成され、
上記第２の増幅器はベースに上記入力信号が印加され、エミッタに第２のエミッタ抵抗が接続され、コレクタに第４と第５のトランジスタを有する第２の差動増幅回路が接続された第６のトランジスタで構成され、
上記第１のトランジスタのコレクタが上記第１の抵抗を介して基準電位に接続され、上記第２のトランジスタのコレクタが上記第２の抵抗を介して上記基準電位に接続されると共に、上記第１と第２のトランジスタのコレクタ間が上記第３の抵抗を介して接続され、
上記第２のトランジスタのベースに第１のバイアス電圧が印加され、上記第５のトランジスタのベースに第２のバイアス電圧が印加され、該第５のトランジスタのコレクタは上記基準電位に接続され、上記第４のトランジスタのコレクタは上記第１のトランジスタのコレクタに接続され、エミッタは上記第５のトランジスタのエミッタに接続され、上記第１と第４のトランジスタのベースに上記利得制御信号が印加され、
上記利得制御信号が第１の信号レベル以下のとき上記第１の増幅器が動作し上記負荷抵抗の第１と第３の抵抗の分割点から出力信号が導出され、上記利得制御信号が上記第１の信号レベルと第２の信号レベルの範囲のとき上記第１の増幅器が動作して上記負荷抵抗から出力信号が導出され、上記利得制御信号が上記第２の信号レベル以上のとき上記第１と２の増幅器が動作して上記第１と第２の増幅器の出力が上記負荷抵抗で加算されて出力信号が導出される
増幅回路。
【請求項２】
第１と第２のトランジスタのエミッタが共通接続され、上記第１のトランジスタのベースに利得制御信号が印加され、上記第２のトランジスタのベースに第１のバイアス電圧が印加され、コレクタ同士が第１の抵抗で接続され、上記第１のトランジスタのコレクタが第２の抵抗を介して第１の基準電位に接続され、上記第２のトランジスタのコレクタが第３の抵抗を介して上記第１の基準電位に接続された第１の差動回路と、上記エミッタ共通接続点にコレクタが接続され、エミッタが第４の抵抗を介して第２の基準電位に接続され、ベースに入力信号が供給される第３のトランジスタとを有する第１の増幅器と、
第４と第５のトランジスタのエミッタが共通接続され、上記第４のトランジスタのベースに上記利得制御信号が印加され、上記第５のトランジスタのベースに第２のバイアス電圧が印加され、上記第４のトランジスタのコレクタが上記第１のトランジスタのコレクタに接続され、上記第５のトランジスタのコレクタが上記第１の基準電位に接続された第２の差動回路と、上記エミッタ共通接続点にコレクタが接続され、エミッタが第５の抵抗を介して上記第２の基準電位に接続され、ベースに入力信号が供給される第６のトランジスタとを有する第２の増幅器と
を有する増幅回路。
【請求項３】
上記第２のバイアス電圧を上記第１のバイアス電圧より低く設定する
請求項２記載の増幅回路。
【請求項４】
第１と第２のトランジスタのエミッタが共通接続され、上記第１のトランジスタのベースに利得制御信号が印加され、上記第２のトランジスタのベースに第１のバイアス電圧が印加され、コレクタ同士が第１の抵抗で接続され、上記第１のトランジスタのコレクタが第２の抵抗を介して第１の基準電位に接続され、上記第２のトランジスタのコレクタが第３の抵抗を介して上記第１の基準電位に接続された第１の差動回路と、上記エミッタ共通接続点にコレクタが接続され、上記第１と第２のトランジスタのエミッタが第４の抵抗を介して第２の基準電位に接続され、ベースに入力信号が供給される第３のトランジスタとを有する第１の増幅器と、
第４と第５のトランジスタのエミッタが共通接続され、上記第４のトランジスタのコレクタが第５の抵抗を介して上記第１の基準電位に接続されると共に第６の抵抗を介して上記第１のトランジスタのコレクタに接続され、ベースに上記利得制御信号が印加され、上記第５のトランジスタのコレクタが上記第１の基準電位に接続され、ベースに第２のバイアス電圧が印加された第２の差動回路と、上記第４と第５のトランジスタのエミッタ共通接続点にコレクタが接続され、エミッタが第５の抵抗を介して上記第２の基準電位に接続され、ベースに上記入力信号が供給される第６のトランジスタとを有する第２の増幅器と  を有する増幅回路。
【請求項５】
上記第２のバイアス電圧を上記第１のバイアス電圧より低く設定する
請求項４記載の増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ノイズ特性が改善でき、高利得および広いダイナミックレンジを実現できる増幅回路に関するものである。
【０００２】
【従来の技術】
従来では、高利得の自動利得制御増幅回路（ＡＧＣ回路）は、複数段の増幅器を直列に接続して構成される直列型増幅回路がほとんどである。図１２は、その一例として、２段の増幅器で構成された直列型増幅回路を示している。より高い利得が必要なとき、さらに直列に接続されている増幅器の段数を増やして、例えば、３段または４段の増幅回路を構成することができる。
【０００３】
図示のように、本例の増幅回路は直列に接続されている増幅器ＡＭＰ１，ＡＭＰ２により構成されている。なお、ここで、増幅器ＡＭＰ１およびＡＭＰ２は、ともに差動増幅回路であり、差動入力信号ＳINは、初段の増幅器ＡＭＰ１に入力され、その差動出力信号は、キャパシタＣ１，Ｃ２を介して２段目の増幅器ＡＭＰ２に入力される。増幅器ＡＭＰ２によりさらに増幅された差動信号ＳOUT が出力される。
【０００４】
図示のように、増幅器ＡＭＰ１，ＡＭＰ２の利得を制御する利得制御電圧Ｖgcが増幅器ＡＭＰ１，ＡＭＰ２にそれぞれ供給される。増幅器ＡＭＰ１にバイアス電圧Ｖb が入力され、増幅器ＡＭＰ２にバイアス電圧（Ｖb ＋ＶOS）が入力される。
差動入力信号ＳINの一方の信号ＳIN1 は入力端子ＴIN1 に入力され、キャパシタＣIN1 を介してトランジスタＱ４のベースに印加される。差動入力信号ＳINの他方の信号ＳIN2 は、入力端子ＴIN2 に入力され、キャパシタＣIN2 を介してトランジスタＱ１のベースに印加される。トランジスタＱ１のエミッタは抵抗素子Ｒin1 を介して接地され、コレクタはトランジスタＱ２とＱ３のエミッタに接続されている。トランジスタＱ４のエミッタは抵抗素子Ｒin2 を介して接地され、コレクタはトランジスタＱ５とＱ６のエミッタに接続されている。トランジスタＱ２とＱ６のベースに利得制御電圧Ｖgcが印加され、トランジスタＱ３とＱ５のベースにバイアス電圧Ｖb が印加される。
【０００５】
図１３は、図１２に示す増幅回路を構成する増幅器ＡＭＰ１またはＡＭＰ２の構成を示している。各増幅器の利得は、例えば、利得制御電圧Ｖgcおよびバイアス電圧により制御される。図１２に示す増幅回路において、増幅器ＡＭＰ１のバイアス電圧はＶb であり、増幅器ＡＭＰ２のバイアス電圧Ｖb1は（Ｖb ＋ＶOS）である。
【０００６】
バイアス電圧Ｖb に対して利得制御電圧Ｖgcを適切に設定することにより、トランジスタＱ２，Ｑ３，Ｑ５およびＱ６のオン／オフ状態を制御することができ、これに応じて増幅器の利得が制御される。
【０００７】
ここで、トランジスタＱ２，Ｑ３，Ｑ５およびＱ６の導通時の抵抗（オン抵抗）が小さく、無視できるものと仮定する。
まず、利得制御電圧Ｖgcがバイアス電圧Ｖb より低いとき、トランジスタＱ２とＱ６がオフ、トランジスタＱ３とＱ５がオンとなる。トランジスタＱ１のコレクタに接続されている負荷抵抗は、抵抗素子Ｒ３と直列接続した抵抗素子Ｒ１，Ｒ２との並列抵抗である。同様に、トランジスタＱ４に接続されている負荷抵抗は、抵抗素子Ｒ６と直列接続した抵抗素子Ｒ４，Ｒ５との並列抵抗である。上述した条件において、トランジスタＱ１とＱ４のコレクタに接続されている負荷抵抗ｒL1は、次式により表される。
【０００８】
【数１】
ｒL1＝ｒ３（ｒ１＋ｒ２）／（ｒ１＋ｒ２＋ｒ３）        …（１）
【０００９】
この場合に、増幅器の出力端子Ｔo1およびＴo2に出力された信号電圧は、それぞれ抵抗素子Ｒ１とＲ２およびＲ４とＲ５で分圧した分圧電圧である。トランジスタＱ１およびＱ４のエミッタに接続されている抵抗素子Ｒin1 およびＲin2 の抵抗値をともにｒinとすると、増幅器の利得Ｇ1 は、次式により表される。
【００１０】
【数２】
0004085475.tif 000002
【００１１】
次に、利得制御電圧Ｖgcがバイアス電圧Ｖb より高いとき、トランジスタＱ２とＱ６がオン、トランジスタＱ３とＱ５がオフとなる。この場合は、トランジスタＱ１のコレクタに接続されている負荷は、抵抗素子Ｒ１と直列接続した抵抗素子Ｒ２，Ｒ３との並列抵抗である。同様に、トランジスタＱ４のコレクタに接続されている負荷は、抵抗素子Ｒ４と直列接続した抵抗素子Ｒ５，Ｒ６との並列抵抗である。ここで、抵抗素子Ｒ１，Ｒ４の抵抗値がともにｒ１とし、抵抗素子Ｒ２，Ｒ５の抵抗値がともにｒ２とし、抵抗素子Ｒ３とＲ６の抵抗値がともにｒ３とすると、上記トランジスタＱ１とＱ４のコレクタに接続されている負荷抵抗ｒL2は、次式により表される。
【００１２】
【数３】
ｒL2＝ｒ１（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）        …（３）
【００１３】
さらに、トランジスタＱ１およびＱ４のエミッタに接続されている抵抗素子Ｒin1 およびＲin2 の抵抗値は、ともにｒinとすると、増幅器の利得Ｇ2 は、次式により表される。
【００１４】
【数４】
Ｇ2 ＝ｒ１（ｒ２＋ｒ３）／（ｒin（ｒ１＋ｒ２＋ｒ３））…（４）
【００１５】
式（１）に示す利得Ｇ1 は、増幅器の最小利得Ｇmin であり、式（４）に示す利得Ｇ2 は、増幅器の最大利得Ｇmax である。ここで、（ｒ１＝ｒ２）、且つ（ｒ３＜＜ｒ１＝ｒ２）とすると、図１３に示す一段の増幅器の最大および最小利得は、それぞれ次式により近似的に表示できる。
【００１６】
【数５】
Ｇmin ＝ｒ３／２ｒin
Ｇmax ＝ｒ１／２ｒin…（５）
【００１７】
図１３に示す利得制御電圧Ｖgcを線型に制御することにより、増幅器の利得をＧmin からＧmax へと可変に設定することができる。さらに、トランジスタＱ２，Ｑ３，Ｑ５およびＱ６のベース−エミッタ間のｐｎ接合の非線型領域を利用することで、対数（ＬＯＧ）特性を持つ増幅器を実現できる。
【００１８】
図１３に示す増幅器を２段直列に接続して、さらに各段の増幅器の最小利得Ｇmin と最大利得Ｇmax の間の直線性の良い領域を利用することによって、利得の変化範囲が大きい増幅回路を構成することができる。
図１４は２段の増幅器から構成されている増幅回路の一構成例を示す回路図である。なお、図１３に示す増幅器は、差動形式で回路を構成しているが、図１４ではシングルエンド形式の増幅器を示している。シングルエンド形式の増幅器における利得制御の原理は、差動形式の回路とほぼ同じである。
【００１９】
以下、図１４を参照しつつ、増幅回路の動作について説明する。入力信号ＳinはキャパシタＣinを介して初段の増幅器のトランジスタＱ２１のベースに印加される。初段の増幅器において、抵抗素子Ｒ２１と抵抗素子Ｒ２２の抵抗値をともにｒ２１とし、抵抗素子Ｒ２３の抵抗値をｒ２３とし、抵抗素子Ｒin2 の抵抗値をｒin2 とする。さらに、（ｒ２３＜＜ｒ２１＝ｒ２２）とすると、その最小利得Ｇmin2および最大利得Ｇmax2は、次式により表される。
【００２０】
【数６】
Ｇmin2＝ｒ２３／２ｒin2 
Ｇmax2＝ｒ２１／２ｒin2 …（６）
【００２１】
初段の増幅器の出力信号は、トランジスタＱ１００と電流源ＩＳ１からなるエミッタフォロワを介して出力され、さらに、キャパシタＣ１を介して後段の増幅器のトランジスタＱ１のベースに印加される。後段の増幅器において、抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗値をともにｒ１とし、抵抗素子Ｒ３の抵抗値をｒ３とし、抵抗素子Ｒin1 の抵抗値をｒin1 とする。さらに、（ｒ３＜＜ｒ１＝ｒ２）とすると、その最小利得Ｇmin1および最大利得Ｇmax1は、それぞれ次式により表される。
【００２２】
【数７】
Ｇmin1＝ｒ３／２ｒin1 
Ｇmax1＝ｒ１／２ｒin1 …（７）
【００２３】
ここで、抵抗素子Ｒ２１，Ｒ２２，Ｒ３およびＲin1 ，Ｒin2 の抵抗値を適切に設定することによって、（Ｇmax2＝Ｇmin1）に設定できる。このため、図１４の２段の直列型増幅回路の利得制御特性は、図１５に示すようになる。なお、図１５における利得は、デシベル（ｄＢ）表示である。即ち、図１５に示す増幅回路の最小利得ＧMIN 、最大利得ＧMAX および中間利得ＧCENTは、それぞれ次式により与えられる。
【００２４】
【数８】
0004085475.tif 000003
【００２５】
以上説明したように、２段の増幅器を直列に接続して構成された増幅回路において、各増幅器の利得を適切に設定することによって、一段の増幅器より利得の制御特性が広がった増幅回路を構成することができる。
【００２６】
【発明が解決しようとする課題】
ところで、上述した従来の増幅回路は、２段またはそれ以上の増幅器を直列に接続して構成されるので、最適なノイズ特性および歪み特性を有する増幅回路を設計する場合に、１段あたりの増幅器の入力ダイナミックレンジおよび出力ダイナミックレンジはもとより次段の増幅器の出力ダイナミックレンジを考える必要があるので、設計上の自由度が少なく、回路設計に工夫が必要であり、最適な設計を得るためには多大な時間と労力を要することがある。
図１４の増幅回路は低電圧集積回路（ＩＣ）により実現する場合に、前段の出力ダイナミックレンジと後段の入力ダイナミックレンジを考慮する必要がある。また、前段と後段の直流カットのために、キャパシタＣ１が用いられている。エミッタフォロワの出力でキャパシタＣ１を駆動するので、消費電力が増大する。さらに、多段接続によって増幅回路全体のノイズ特性が悪化し、低消費電力化には限界が生じてしまうという不利益がある。
【００２７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、２段またはそれ以上の複数段の増幅器を並列に接続して増幅回路を構成することによって、歪み特性およびノイズ特性を改善でき、低消費電力化を実現できる増幅回路を提供することにある。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、本発明の増幅回路は、所望の利得に応じて設定された電圧レベルを持つ利得制御信号を発生する利得制御信号発生回路と、共通の入力信号を受けて、上記利得制御信号に応じて制御された利得で上記入力信号をそれぞれ独立に増幅し、増幅信号を出力する少なくとも二つの増幅器と、上記各増幅器により増幅された信号を加えた信号を出力する加算回路と有する。
【００２９】
また、本発明の増幅回路は、所望の利得に応じて設定された電圧レベルを持つ利得制御信号を発生する利得制御信号発生回路と、共通の入力信号を受けて、上記利得制御信号に応じて制御された利得で上記入力信号をそれぞれ独立に増幅し、第１から第３の抵抗を有する負荷抵抗から増幅信号を出力する少なくとも第１と第２の増幅器とを有し、上記第１の増幅器はベースに入力信号が印加され、エミッタに第１のエミッタ抵抗が接続され、コレクタに第１と第２のトランジスタを有する第１の差動増幅回路が接続された第３のトランジスタで構成され、上記第２の増幅器はベースに上記入力信号が印加され、エミッタに第２のエミッタ抵抗が接続され、コレクタに第４と第５のトランジスタを有する第２の差動増幅回路が接続された第６のトランジスタで構成され、上記第１のトランジスタのコレクタが上記第１の抵抗を介して基準電位に接続され、上記第２のトランジスタのコレクタが上記第２の抵抗を介して上記基準電位に接続されると共に、上記第１と第２のトランジスタのコレクタ間が上記第３の抵抗を介して接続され、上記第２のトランジスタのベースに第１のバイアス電圧が印加され、上記第５のトランジスタのベースに第２のバイアス電圧が印加され、該第５のトランジスタのコレクタは上記基準電位に接続され、上記第４のトランジスタのコレクタは上記第１のトランジスタのコレクタに接続され、エミッタは上記第５のトランジスタのエミッタに接続され、上記第１と第４のトランジスタのベースに上記利得制御信号が印加され、上記利得制御信号が第１の信号レベル以下のとき上記第１の増幅器が動作し上記負荷抵抗の第１と第３の抵抗の分割点から出力信号が導出され、上記利得制御信号が上記第１の信号レベルと第２の信号レベルの範囲のとき上記第１の増幅器が動作して上記負荷抵抗から出力信号が導出され、上記利得制御信号が上記第２の信号レベル以上のとき上記第１と２の増幅器が動作して上記第１と第２の増幅器の出力が上記負荷抵抗で加算されて出力信号が導出される。
【００３０】
また、本発明の増幅回路は、第１と第２のトランジスタのエミッタが共通接続され、上記第１のトランジスタのベースに利得制御信号が印加され、上記第２のトランジスタのベースに第１のバイアス電圧が印加され、コレクタ同士が第１の抵抗で接続され、上記第１のトランジスタのコレクタが第２の抵抗を介して第１の基準電位に接続され、上記第２のトランジスタのコレクタが第３の抵抗を介して上記第１の基準電位に接続された第１の差動回路と、上記エミッタ共通接続点にコレクタが接続され、エミッタが第４の抵抗を介して第２の基準電位に接続され、ベースに入力信号が供給される第３のトランジスタとを有する第１の増幅器と、第４と第５のトランジスタのエミッタが共通接続され、上記第４のトランジスタのベースに上記利得制御信号が印加され、上記第５のトランジスタのベースに第２のバイアス電圧が印加され、上記第４のトランジスタのコレクタが上記第１のトランジスタのコレクタに接続され、上記第５のトランジスタのコレクタが上記第１の基準電位に接続された第２の差動回路と、上記エミッタ共通接続点にコレクタが接続され、エミッタが第５の抵抗を介して上記第２の基準電位に接続され、ベースに入力信号が供給される第６のトランジスタとを有する第２の増幅器とを有する。
【００３１】
また、本発明の増幅回路は、好適には上記第２のバイアス電圧を上記第１のバイアス電圧より低く設定する。
【００３２】
さらに、本発明では、第１と第２のトランジスタのエミッタが共通接続され、上記第１のトランジスタのベースに利得制御信号が印加され、上記第２のトランジスタのベースに第１のバイアス電圧が印加され、コレクタ同士が第１の抵抗で接続され、上記第１のトランジスタのコレクタが第２の抵抗を介して第１の基準電位に接続され、上記第２のトランジスタのコレクタが第３の抵抗を介して上記第１の基準電位に接続された第１の差動回路と、上記エミッタ共通接続点にコレクタが接続され、上記第１と第２のトランジスタのエミッタが第４の抵抗を介して第２の基準電位に接続され、ベースに入力信号が供給される第３のトランジスタとを有する第１の増幅器と、第４と第５のトランジスタのエミッタが共通接続され、上記第４のトランジスタのコレクタが第５の抵抗を介して上記第１の基準電位に接続されると共に第６の抵抗を介して上記第１のトランジスタのコレクタに接続され、ベースに上記利得制御信号が印加され、上記第５のトランジスタのコレクタが上記第１の基準電位に接続され、ベースに第２のバイアス電圧が印加された第２の差動回路と、上記第４と第５のトランジスタのエミッタ共通接続点にコレクタが接続され、エミッタが第５の抵抗を介して上記第２の基準電位に接続され、ベースに上記入力信号が供給される第６のトランジスタとを有する第２の増幅器とを有する。
【００３３】
本発明によれば、二つまたはそれ以上の増幅器を並列に接続して並列型増幅回路が構成される。当該増幅回路を構成する各増幅器には、共通の入力信号が入力され、各増幅器は利得制御信号により設定された利得で入力信号を増幅する。各増幅器の増幅信号が加算手段により加算され、加算信号は増幅回路の出力信号となる。利得制御信号によって各増幅器の利得が制御することによって、増幅回路全体の利得を制御できる。さらに、複数の増幅器を並列接続しているので、直列型増幅回路に比べて、ノイズ特性が改善され、各増幅器のダイナミックレンジを交互に影響しあうことなく、回路設計が容易に行える。
【００３４】
【発明の実施の形態】
第１実施形態
図１は本発明に係る増幅回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の増幅回路は、並列に接続されている二つの増幅器ＡＭＰ１およびＡＭＰ２によって構成されている。差動入力信号ＳINは、増幅器ＡＭＰ１とＡＭＰ２に並列に印加される。増幅器ＡＭＰ１およびＡＭＰ２の出力信号は、加算回路ＡＤＤ１およびＡＤＤ２によって加算され、出力信号ＳOUT が得られる。図１において、可変電圧Ｖgcは、増幅器ＡＭＰ１およびＡＭＰ２の利得を制御するための利得制御電圧である。増幅器ＡＭＰ１のバイアス電圧はＶb であり、増幅器ＡＭＰ２のバイアス電圧は（Ｖb1＝Ｖb ＋ＶOS）である。利得制御電圧Ｖgcを制御することで、増幅回路の利得を制御できる。例えば、入力信号若しくは出力信号のレベルに応じて利得制御電圧Ｖgcのレベルを制御することで、ＡＧＣ回路を構成することができる。
【００３５】
図２は、図１に示す増幅回路の一具体的な構成例を示している。なお、図１の増幅回路を構成する増幅器ＡＭＰ１およびＡＭＰ２は、差動型増幅器であるが、図２では、シングルエンド型の増幅器である。これは、説明の便宜を図るため回路構成を簡略化したものであり、この簡略化によって本発明における増幅回路の構成および動作の理解には妨げない。
図２に示す増幅回路は、２段の増幅器を並列に接続して構成されている。入力信号ＳINは、キャパシタＣinを介して、トランジスタＱ２１とＱ１のベースにそれぞれ入力されている。トランジスタＱ２１およびＱ１ののベースは、抵抗素子Ｒ７を介して、バイアス電圧Ｖbiasに接続されている。
トランジスタＱ２１のエミッタは抵抗素子Ｒin2 を介して接地され、コレクタはトランジスタＱ２２とＱ２３のエミッタに接続されている。トランジスタＱ２３のベースにバイアス電圧Ｖb が印加され、トランジスタＱ２２のベースに利得制御電圧Ｖgcが印加されている。さらにトランジスタＱ２２のコレクタは抵抗素子Ｒ１を介して電源電圧ＶCCに接続され、トランジスタＱ２３のコレクタは抵抗素子Ｒ３を介して電源電圧ＶCCに接続されている。トランジスタＱ２２とＱ２３のコレクタ間に抵抗素子Ｒ２が接続されている。
【００３６】
トランジスタＱ３のベースにバイアス電圧Ｖb1が印加され、トランジスタＱ２のベースに利得制御電圧Ｖgcが印加されている。トランジスタＱ１のエミッタは抵抗素子Ｒin1 を介して接地され、コレクタはトランジスタＱ２とＱ３のエミッタに接続されている。トランジスタＱ２のコレクタはトランジスタＱ２２のコレクタに接続され、トランジスタＱ３のコレクタは電源電圧ＶCCに接続されている。
なお、図２の回路図では、トランジスタＱ３のコレクタは直接電源電圧ＶCCに接続されているが、抵抗素子を介して電源電圧ＶCCに接続する構成にしてもよい。
【００３７】
トランジスタＱ２１，Ｑ２２，Ｑ２３および抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒin2 により構成された増幅器は、図１に示す増幅器ＡＭＰ１に相当する。トランジスタＱ１，Ｑ２，Ｑ３および抵抗素子Ｒin1 により構成された増幅器は、図１に示す増幅器ＡＭＰ２に相当する。ただし、図２に示す増幅回路において、増幅器ＡＭＰ１とＡＭＰ２は、同じ負荷抵抗Ｒ１，Ｒ２およびＲ３を共用する。このため、入力信号ＳINに応じて各増幅器ＡＭＰ１，ＡＭＰ２により発生された増幅電流が共有する負荷抵抗に電圧降下を生じるので、図１に示す二つの増幅器ＡＭＰ１，ＡＭＰ２の出力信号を加算する加算回路ＡＤＤ１およびＡＤＤ２が省略され、これら加算回路の加算機能が負荷抵抗により実現される。
【００３８】
上述した増幅回路において、バイアス電圧Ｖb 、オフセット電圧Ｖosおよび利得制御電圧Ｖgcを制御することによって、トランジスタＱ２，Ｑ３，Ｑ２２およびＱ２３のオン／オフを制御し、増幅回路全体の利得を制御することができる。なお、ここで、トランジスタＱ２，Ｑ３，Ｑ２２およびＱ２３のオン抵抗は小さく、無視できるものと仮定する。
まず、利得制御電圧Ｖgcが（Ｖgc＜Ｖb ）に制御されると、増幅器ＡＭＰ１において、トランジスタＱ２２がオフ、トランジスタＱ２３がオンする。なお、このとき、増幅器ＡＭＰ２においてトランジスタＱ２がオフ、トランジスタＱ３がオンする。この場合に、増幅器ＡＭＰ２は増幅回路全体の利得に貢献せず、増幅回路の利得は増幅器ＡＭＰ１の利得に等しい。
【００３９】
増幅器ＡＭＰ１において、トランジスタＱ２１の負荷抵抗は、直列に接続した抵抗素子Ｒ１，Ｒ２と抵抗素子Ｒ３の並列抵抗となる。さらに、出力信号ＳOUT は、抵抗素子Ｒ１とＲ２の分圧信号となる。ここで、抵抗素子Ｒ１の抵抗値をｒ１とし、Ｒ２の抵抗値をｒ２とし、抵抗素子Ｒ３の抵抗値をｒ３とし、抵抗素子Ｒin2 の抵抗値をｒin2 とすると、トランジスタＱ２１などからなる増幅器ＡＭＰ１の利得Ｇ11は、次式により表される。
【００４０】
【数９】
0004085475.tif 000004
【００４１】
次に、利得制御電圧Ｖgcが（Ｖb ＜Ｖgc＜（Ｖb ＋Ｖos））を満たしているとき、増幅器ＡＭＰ１において、トランジスタＱ２２がオン、トランジスタＱ２３がオフする。一方、増幅器ＡＭＰ２において、上述した場合と同様に、トランジスタＱ２がオフ、トランジスタＱ３がオンする。この場合に、増幅器ＡＭＰ２は増幅回路全体の利得に貢献せず、増幅回路の利得は増幅器ＡＭＰ１の利得に等しい。
【００４２】
この場合、トランジスタＱ２１の負荷抵抗は、抵抗素子Ｒ１と直列に接続した抵抗素子Ｒ２，Ｒ３の並列抵抗である。これに応じて、増幅器ＡＭＰ１の利得Ｇ12は、次式により求まる。
【００４３】
【数１０】
Ｇ12＝ｒ１（ｒ２＋ｒ３）／（ｒin2 （ｒ１＋ｒ２＋ｒ３））…（１０）
【００４４】
次に、利得制御電圧Ｖgcが（Ｖgc＞（Ｖb ＋Ｖos））のとき、増幅器ＡＭＰ１の利得は、式（１０）に示す利得Ｇ12となる。このとき、増幅器ＡＭＰ２においてトランジスタＱ２がオン、トランジスタＱ３がオフするので、増幅器ＡＭＰ２は、増幅回路の利得に貢献する。この場合に、トランジスタＱ１の負荷抵抗は、トランジスタＱ２１の負荷抵抗と同じく、抵抗素子Ｒ１と直列に接続した抵抗素子Ｒ２，Ｒ３の並列抵抗である。抵抗素子Ｒin1 の抵抗値をｒin1 とすると、増幅器ＡＭＰ２の利得Ｇ21は、次式により求まる。
【００４５】
【数１１】
Ｇ21＝ｒ１（ｒ２＋ｒ３）／（ｒin1 （ｒ１＋ｒ２＋ｒ３））…（１１）
【００４６】
並列に接続されている２段の増幅器ＡＭＰ１，ＡＭＰ２により構成された増幅回路の全体の利得は、各々の増幅器の利得の合計値（Ｇ12＋Ｇ21）となる。
【００４７】
上述したように、本実施形態の増幅回路では、バイアス電圧Ｖb 、オフセット電圧Ｖosおよび利得制御電圧Ｖgcを制御することによって、トランジスタＱ２２，Ｑ２３，Ｑ２，Ｑ３のオン／オフ状態を制御し、これに応じて増幅回路全体の利得を制御することができる。例えば、利得制御電圧Ｖgcが（Ｖgc＜Ｖb ）を満たしているとき、増幅器ＡＭＰ２は増幅回路の利得に貢献せず、増幅回路の利得は増幅器ＡＭＰ１の利得Ｇ11に等しい。
増幅器ＡＭＰ１において、トランジスタＱ２２がオフ、トランジスタＱ２３がオンするので、出力信号ＳOUT は抵抗素子Ｒ１とＲ２の分圧信号となり、増幅器ＡＭＰ１の利得は式（９）に示すＧ11となる。即ち、この状態における増幅回路の利得はもっとも小さい。この最小利得をＧMIN とすると、（ＧMIN ＝Ｇ11）である。
【００４８】
利得制御電圧Ｖgcが（Ｖgc＞（Ｖb ＋Ｖos））を満たしているとき、トランジスタＱ２２とＱ２がオンし、トランジスタＱ２３とＱ３がオフする。増幅回路の利得は二つの増幅器ＡＭＰ１とＡＭＰ２との利得の合計となる。この場合に、増幅回路の利得はもっとも大きい。この最大利得をＧMAX とすると、ＧMAX ＝（Ｇ12＋Ｇ21）となる。
【００４９】
なお、利得制御電圧Ｖgcが（Ｖb ＜Ｖgc＜（Ｖb ＋Ｖos））を満たしているとき、増幅回路の利得は、上述した最大利得ＧMAX と最小利得ＧMIN との中間にある。このときの利得をＧCENTとすると、（ＧCENT＝Ｇ12）となる。
【００５０】
図３は、本実施形態の増幅回路の利得制御特性を示している。なお、図３において、抵抗素子Ｒ１の抵抗値ｒ１と抵抗素子Ｒ２の抵抗値ｒ２が等しく、即ち、（ｒ１＝ｒ２）とし、さらに抵抗素子Ｒ３の抵抗値ｒ３は、（ｒ３＜＜ｒ１＝ｒ２）とする。また、図３における増幅回路の利得は、ｄＢ表示である。即ち、増幅回路の最小利得ＧMIN 、中間利得ＧCENTおよび最大利得ＧMAX は、それぞれ次式により表される。
【００５１】
【数１２】
0004085475.tif 000005
【００５２】
以上説明したように、本実施形態によれば、二つの増幅器ＡＭＰ１とＡＭＰ２を並列に接続して増幅回路を構成し、増幅回路のダイナミックレンジを各増幅器ＡＭＰ１，ＡＭＰ２のダイナミックレンジに応じて広く設定でき、信号の歪みが少なく、ノイズ特性の改善が実現できる。さらに、回路設計において各増幅器のダイナミックレンジを交互に考慮する必要がなく、回路設計が容易に行える。また、並列構成の増幅回路において、直流分離のためのキャパシタを必要としないため、消費電力の低減を実現できる。
【００５３】
第２実施形態
図４は本発明に係る増幅回路の第２の実施形態を示す回路図である。
図示のように、本実施形態の増幅回路は、４つの増幅器ＡＭＰ４，ＡＭＰ３，ＡＭＰ２およびＡＭＰ１が並列に接続して構成されている。
【００５４】
増幅器ＡＭＰ４は、トランジスタＱ４１，Ｑ４２，Ｑ４３と抵抗素子Ｒin4 ，Ｒ４１，Ｒ４２，Ｒ５により構成されている。入力信号ＳINは、キャパシタＣinを介して、トランジスタＱ４１のベースに印加される。トランジスタＱ４１のエミッタは抵抗素子Ｒin4 を介して接地され、コレクタはトランジスタＱ４２とＱ４３のエミッタに接続されている。
トランジスタＱ４２とＱ４３のエミッタ同士が接続され、トランジスタＱ４３のベースにバイアス電圧Ｖb が印加され、トランジスタＱ４２のベースに利得制御電圧Ｖgcが印加されている。トランジスタＱ４３のコレクタは、抵抗素子Ｒ５を介して電源電圧ＶCCに接続され、トランジスタＱ４２のコレクタは、抵抗素子Ｒ４２を介して電源電圧ＶCCに接続されている。トランジスタＱ４２とＱ４３のコレクタ間に抵抗素子Ｒ４１が接続されている。
【００５５】
上述した構成を有する増幅器ＡＭＰ４において、トランジスタＱ４１の負荷抵抗は、抵抗素子Ｒ４１，Ｒ４２およびＲ５により構成されている。バイアス電圧Ｖb に対して利得制御電圧Ｖgcを制御することにより、トランジスタＱ４２とＱ４３のオン／オフ状態が制御される。これに応じてトランジスタＱ４１の負荷抵抗が制御され、増幅器ＡＭＰ４の利得が制御される。例えば、（Ｖgc＜Ｖb ）のとき、トランジスタＱ４２がオフ、Ｑ４３がオンする。ここで、トランジスタＱ４３のオン抵抗を無視できるとすると、トランジスタＱ４１の負荷抵抗は、トランジスタＱ４３のコレクタに接続されている抵抗となる。一方、（Ｖgc＞Ｖb ）のとき、トランジスタＱ４２がオン、Ｑ４３がオフする。ここで、トランジスタＱ４２のオン抵抗を無視できるとすると、トランジスタＱ４１の負荷抵抗は、トランジスタＱ４２のコレクタに接続されている抵抗となる。
【００５６】
増幅器ＡＭＰ３は、トランジスタＱ３１，Ｑ３２，Ｑ３３および抵抗素子Ｒin3 ，Ｒ３１，Ｒ３２により構成されている。トランジスタＱ３１のベースは、トランジスタＱ４１のベースに接続されているので、入力信号ＳINが印加される。トランジスタＱ３１のエミッタは抵抗素子Ｒin3 を介して接地され、コレクタは、トランジスタＱ３２とＱ３３のエミッタに接続されている。
トランジスタＱ３２とＱ３３のエミッタ同士が接続され、トランジスタＱ３３のベースにバイアス電圧Ｖb1が印加され、トランジスタＱ32のベースに利得制御電圧Ｖgcが印加される。トランジスタＱ３３のコレクタは、電源電圧ＶCCに接続され、トランジスタＱ３２のコレクタは、抵抗素子Ｒ３２を介して電源電圧ＶCCに接続され、さらに抵抗素子Ｒ３１を介して増幅器ＡＭＰ４のトランジスタＱ４２のコレクタに接続されている。
【００５７】
このように構成されている増幅器ＡＭＰ３において、バイアス電圧Ｖb1に対して利得制御電圧Ｖgcを制御することにより、トランジスタＱ３２およびＱ３３のオン／オフ状態が制御され、これに応じてトランジスタＱ３１の負荷抵抗が制御され、増幅器ＡＭＰ３の利得が制御される。例えば、（Ｖgc＞Ｖb1）のとき、トランジスタＱ３３がオフ、トランジスタＱ３２がオンする。ここで、トランジスタＱ３２のオン抵抗が無視できるとすると、トランジスタＱ３１の負荷抵抗は、トランジスタＱ３２のコレクタに接続されている抵抗となる。このため、増幅器ＡＭＰ３の利得はトランジスタＱ３２のコレクタに接続されている抵抗と抵抗素子Ｒin3 により決まる。一方、（Ｖgc＜Ｖb1）のとき、トランジスタＱ３３がオン、トランジスタＱ３２がオフする。この場合に増幅器ＡＭＰ３は、増幅回路全体の利得に貢献せず、増幅回路の利得は増幅器ＡＭＰ４，ＡＭＰ２およびＡＭＰ１によって決まる。
【００５８】
増幅器ＡＭＰ２および増幅器ＡＭＰ１は、増幅器ＡＭＰ３とほぼ同様な構成おおび機能を有し、増幅器ＡＭＰ２において、（Ｖgc＜Ｖb2）のとき、トランジスタＱ２３がオン、Ｑ２２がオフする。この場合に、増幅器ＡＭＰ２は増幅回路全体の利得に貢献せず、増幅回路全体の利得は、他の増幅器ＡＭＰ４，ＡＭＰ３およびＡＭＰ１により決まる。同様に、増幅器ＡＭＰ１において、（Ｖgc＜Ｖb3）トランジスタＱ３がオン、トランジスタＱ２がオフする。この場合に、増幅器ＡＭＰ１は増幅回路全体の利得に貢献せず、増幅回路全体の利得は、他の増幅器ＡＭＰ４，ＡＭＰ３およびＡＭＰ２により決まる。
なお、図４に示す増幅回路において、トランジスタＱ４３，Ｑ３３，Ｑ２３およびＱ３のコレクタは直接電源電圧ＶCCに接続されているが、本実施形態はこれに限定されるものではなく、例えば、これらのトランジスタのコレクタは、それぞれ所定の抵抗素子を介して電源電圧ＶCCに接続する構成にしてもよい。
【００５９】
以下、図５〜図９の等価回路を用いて、それぞれの増幅器ＡＭＰ４，ＡＭＰ３，ＡＭＰ２およびＡＭＰ１が単独で動作するとき増幅回路の利得について説明する。なお、図４に示す増幅回路では、増幅器ＡＭＰ４を除いて、他の増幅器ＡＭＰ３，ＡＭＰ２およびＡＭＰ１は単独で増幅回路全体の利得に貢献することなく、常に２個以上の増幅器が増幅回路の利得に貢献するので、その場合増幅回路の利得は、利得に貢献する各増幅器の利得の合計で求められる。
なお、図５〜図９の等価回路において、各増幅器ＡＭＰ４，ＡＭＰ３，ＡＭＰ２およびＡＭＰ１を構成するトランジスタＱ４３，Ｑ４２，Ｑ３３，Ｑ３２，Ｑ２３，Ｑ２２，Ｑ３およびＱ２のオン抵抗が無視できる程度小さいものと仮定している。
【００６０】
図５は、増幅器ＡＭＰ４においてトランジスタＱ４３がオン、トランジスタＱ４２がオフ、増幅器ＡＭＰ３において、トランジスタＱ３３がオン、トランジスタＱ３２がオフ、増幅器ＡＭＰ２においてトランジスタＱ２３がオン、トランジスタＱ２２がオフ、増幅器ＡＭＰ１においてトランジスタＱ３がオン、トランジスタＱ２がオフ状態にあるとする。即ち、増幅器ＡＭＰ４以外の増幅器は増幅回路の利得に貢献しない。この場合増幅回路の利得は、増幅器ＡＭＰ４の利得ＧA4と等しい。
【００６１】
図５に示すように、抵抗素子Ｒ５，Ｒ４１，Ｒ３１，Ｒ２１およびＲ１の抵抗値はすべてｒとし、抵抗素子Ｒ４２，Ｒ３２，Ｒ２２およびＲ２の抵抗値はすべて２ｒとする。トランジスタＱ４１のコレクタに接続されている負荷抵抗は、上述した抵抗素子で構成されたはしご回路により構成されている。
【００６２】
図５に示す状態において、抵抗素子Ｒin4 の抵抗値をｒin4 とすると、増幅器ＡＭＰ４の利得ＧA40 は、次式により求めることができる。
【００６３】
【数１３】
ＧA40 ＝ｒ／（１６ｒin4 ）                          …（１３）
【００６４】
次に、増幅器ＡＭＰ４において、トランジスタＱ４３がオフ、トランジスタＱ４２がオンのときの等価回路は、図６に示している。図示のように、トランジスタＱ４１のコレクタは、抵抗素子Ｒ４１とＲ４２との接続点に接続されている。図６において、増幅器ＡＭＰ４の利得ＧA41 は次式により与えられる。
【００６５】
【数１４】
ＧA41 ＝ｒ／（８ｒin4 ）                          …（１４）
【００６６】
このように、図４に示す増幅器ＡＭＰ４において、バイアス電圧Ｖb に対して利得制御電圧Ｖgcを制御し、トランジスタＱ４３とＱ４２のオン／オフ状態を制御することにより、増幅器ＡＭＰ４の利得を制御できる。式（１３）および式（１４）から分かるように、増幅器ＡＭＰ４の負荷を切り換えることによって、その利得を２倍に切り換えることが可能である。
【００６７】
次いで、図７を参照しつつ、増幅器ＡＭＰ３の利得について考察する。なお、図７の等価回路は、増幅器ＡＭＰ３以外の他の増幅器を切り離して、増幅器ＡＭＰ３が単独で入力信号ＳINを増幅し、増幅信号ＳOUT を出力する場合の等価回路を示している。
図７において、抵抗素子Ｒin3 の抵抗値をｒin3 とすると、増幅器ＡＭＰ３が単独で増幅する場合の利得ＧA3を次式により求められる。
【００６８】
【数１５】
ＧA3＝ｒ／（４ｒin3 ）                              …（１５）
【００６９】
図８は、増幅器ＡＭＰ２が単独して入力信号ＳINを増幅し、増幅信号ＳOUT を出力する場合の等価回路を示している。
図８において、抵抗素子Ｒin2 の抵抗値をｒin2 とすると、増幅器ＡＭＰ２が単独で増幅する場合の利得ＧA2を次式により求められる。
【００７０】
【数１６】
ＧA2＝ｒ／（２ｒin2 ）                              …（１６）
【００７１】
図９は、増幅器ＡＭＰ１が単独して入力信号ＳINを増幅し、増幅信号ＳOUT を出力する場合の等価回路を示している。
図９において、抵抗素子Ｒin1 の抵抗値をｒin1 とすると、増幅器ＡＭＰ１が単独で増幅する場合の利得ＧA1を次式により求められる。
【００７２】
【数１７】
ＧA1＝ｒ／ｒin1                                     …（１７）
【００７３】
以上、図５〜図９に示す等価回路に基づき、図４の増幅回路を構成する増幅器ＡＭＰ４，ＡＭＰ３，ＡＭＰ２およびＡＭＰ１の利得を式（１３）〜（１７）を用いて示している。上述したように、図４の増幅回路において、それぞれの増幅器のバイアス電圧の設定条件に応じて、同時に二つ以上の増幅器が入力信号ＳINを増幅する。増幅回路の利得は当該利得に貢献する各増幅器の利得の和によって求めることができる。
【００７４】
図４の増幅回路において、各増幅器ＡＭＰ４，ＡＭＰ３，ＡＭＰ２およびＡＭＰ１のバイアス電圧Ｖb ，Ｖb1，Ｖb2およびＶb3は、次式を満足すると仮定する。
【００７５】
【数１８】
Ｖb ＜Ｖb1＜Ｖb2＜Ｖb3                              …（１８）
【００７６】
増幅器ＡＭＰ３，ＡＭＰ２およびＡＭＰ１において、トランジスタＱ３３，Ｑ２３，Ｑ３がオン、トランジスタＱ３２，Ｑ２２，Ｑ２がオフのとき、増幅器ＡＭＰ３，ＡＭＰ２およびＡＭＰ１は、増幅回路の利得に貢献せず、増幅回路の利得は、増幅器ＡＭＰ４の利得のみで決まる。
例えば、（Ｖgc＜Ｖb ）のとき、増幅器ＡＭＰ４においてトランジスタＱ４３がオン、トランジスタＱ４２がオフする。増幅回路の利得Ｇ０は、図５の等価回路に基づく増幅器ＡＭＰ４の利得ＧA40 に等しく、次式により表される。
【００７７】
【数１９】
Ｇ０＝ＧA40 ＝ｒ／（１６ｒin4 ）                    …（１９）
【００７８】
次に、（Ｖb ＜Ｖgc＜Ｖb1）のとき、増幅器ＡＭＰ４において、トランジスタＱ４３がオフ、Ｑ４２がオンする。増幅回路の利得Ｇ１は、図６の等価回路に基づく増幅器ＡＭＰ４の利得ＧA41 に等しく、次式により表される。
【００７９】
【数２０】
Ｇ１＝ＧA41 ＝ｒ／（８ｒin4 ）                      …（２０）
【００８０】
次いで、（Ｖb1＜Ｖgc＜Ｖb2）のとき、増幅器ＡＭＰ３のトランジスタＱ３３がオフ、Ｑ３２がオンする。この場合に、入力信号ＳINは増幅器ＡＭＰ４およびＡＭＰ３によって増幅される。即ち、増幅器ＡＭＰ３は増幅回路の利得に貢献する。このため、増幅回路の利得Ｇ２は、増幅器ＡＭＰ４の利得ＧA41 とＡＭＰ３の利得ＧA3との和に等しい。
【００８１】
【数２１】
Ｇ２＝ＧA41 ＋ＧA3＝ｒ／（８ｒin4 ）＋  ｒ／（４ｒin3 ）…（２１）
【００８２】
次いで、（Ｖb2＜Ｖgc＜Ｖb3）のとき、増幅器ＡＭＰ２のトランジスタＱ２３がオフ、Ｑ２２がオンする。この場合に、入力信号ＳINは増幅器ＡＭＰ４、ＡＭＰ３およびＡＭＰ２によって増幅される。即ち、増幅器ＡＭＰ４，ＡＭＰ３の他に、増幅器ＡＭＰ２も増幅回路の利得に貢献する。このため、増幅回路の利得Ｇ３は、増幅器ＡＭＰ４の利得ＧA41 、増幅器ＡＭＰ３の利得ＧA3と増幅器ＡＭＰ２の利得ＧA2との和に等しい。
【００８３】
【数２２】
0004085475.tif 000006
【００８４】
さらに、（Ｖgc＞Ｖb3）のとき、増幅器ＡＭＰ１のトランジスタＱ３がオン、Ｑ２がオンする。増幅器ＡＭＰ１は増幅回路の利得に貢献する。このとき、増幅回路の利得Ｇ４は、増幅器ＡＭＰ４の利得ＧA41 、増幅器ＡＭＰ３の利得ＧA3、増幅器ＡＭＰ２の利得ＧA2と増幅器ＡＭＰ１の利得ＧA1との和に等しい。
【００８５】
【数２３】
0004085475.tif 000007
【００８６】
図１０は、上述した増幅回路の利得制御特性、即ち、利得Ｇ０，Ｇ１，Ｇ２，Ｇ３，Ｇ４と利得制御電圧Ｖgcとの関係を示す図である。図示のように、本実施形態において並列に接続されている４段の増幅器ＡＭＰ４，ＡＭＰ３，ＡＭＰ２およびＡＭＰ１における抵抗素子Ｒin4 ，Ｒin3 ，Ｒin2 ，Ｒin1 および各増幅器の負荷を構成する抵抗素子Ｒ５，Ｒ４１，Ｒ４２，Ｒ３１，Ｒ３２，Ｒ２１，Ｒ２２，Ｒ１，Ｒ２の抵抗値を適切に設定し、またバイアス電圧バイアス電圧Ｖb ，Ｖb1，Ｖb2，Ｖb3および利得制御電圧Ｖgcを制御することによって、トランジスタＱ４２，Ｑ３２，Ｑ２２およびＱ２を順番にオンさせ、利得制御特性のリニアリティを実現できる。これによって、図１０示す利得制御特性を実現できる。
【００８７】
以上説明したように、本実施形態によれば、複数の増幅器を並列に接続して並列型増幅回路を構成し、増幅回路のダイナミックレンジを各増幅回路のダイナミックレンジに応じて設定することができ、信号の歪みを抑制でき、ノイズ特性の改善を実現できる。さらに、回路設計において各増幅器のダイナミックレンジを交互に考慮する必要がなく、回路設計が容易に行える。また、増幅回路において各増幅段間の直流分離用キャパシタ（カップリングキャパシタ）が不要となるので、増幅回路全体の低消費電力化を実現できる。
【００８８】
図１１は、縦列に接続されている２段の増幅器ＡＭＰ１およびＡＭＰ２により構成された増幅回路を示している。以下、図１１を参照しつつ、本実施形態の並列型増幅回路と従来の直列型増幅回路のノイズ特性について説明する。
【００８９】
ここで、増幅器ＡＭＰ１，ＡＭＰ２の利得はそれぞれＧ１とＧ２とし、雑音指数はそれぞれＮＦ１とＮＦ２とする。なお、ここでいう増幅器の雑音指数ＮＦ１，ＮＦ２は単位周波数帯域幅Δｆにおける増幅器の雑音の量を表す指標であり、次式により求められる。
【００９０】
【数２４】
0004085475.tif 000008
【００９１】
式（２４）において、Ｖn1およびＶn2は雑音により増幅器ＡＭＰ１およびＡＭＰ２の負荷抵抗ＲL1，ＲL2に生じた電圧降下、ＩO1およびＩO2は増幅器ＡＭＰ１およびＡＭＰ２を構成するトランジスタのコレクタ電流、ｋはボルツマン定数、Ｔは絶対温度を表す。
増幅器ＡＭＰ１，ＡＭＰ２が縦列に接続して構成されている増幅回路の雑音指数をＮＦとすると、ＮＦは次式により与えられる。
【００９２】
【数２５】
ＮＦ＝ＮＦ１＋（ＮＦ２−１）／Ｇ１                  …（２５）
【００９３】
式（２５）によれば、従来の直列接続型増幅回路の雑音指数は、ほぼ一段目の増幅器の雑音指数により決まる。これに対して、本発明の並列型増幅回路において、例えば、図２に示す２段の増幅器ＡＭＰ１，ＡＭＰ２により構成された増幅回路において、増幅器ＡＭＰ２の負荷抵抗ＲL2は、増幅器ＡＭＰ１の負荷抵抗ＲL1より小さいので、増幅器ＡＭＰ２のトランジスタのコレクタ電流Ｉ02は、増幅器ＡＭＰ１のトランジスタのコレクタ電流Ｉ01より大きいので、増幅器ＡＭＰ２の雑音指数ＮＦ２は、増幅器ＡＭＰ１の雑音指数ＮＦ１より小さい。並列接続型の増幅回路の雑音指数ＮＦは、ほぼ増幅器ＡＭＰ２の雑音指数ＮＦ２によって決まるので、本発明の並列型増幅回路の雑音指数は、従来の直列型増幅回路の雑音指数より小さく、本発明の増幅回路によって回路のノイズ特性が改善される。
【００９４】
なお、図４に示した４段の増幅器ＡＭＰ４，ＡＭＰ３，ＡＭＰ２およびＡＭＰ１により構成された増幅回路については、例えば、従来の直列型構成にした場合の雑音指数ＮＦ01は、次式により求められる。
【００９５】
【数２６】
ＮＦ＝ＮＦ４＋（ＮＦ３−１）／ＧA4＋（ＮＦ２−１）／ＧA4・ＧA3＋（ＮＦ１−１）／ＧA4・ＧA3・ＧA2            …（２６）
【００９６】
なお、式（２６）におけるＧA4は、増幅器ＡＭＰ４の利得であり、例えば、式（１４）に示す利得ＧA41 であり、ＧA3およびＧA2は、それぞれ式（１５）および式（１６）に示す増幅器ＡＭＰ３および増幅器ＡＭＰ２の利得である。
【００９７】
式（２６）によれば、４段の増幅器により従来の直列型増幅回路を構成する場合に、増幅回路の雑音指数はほぼ初段の増幅器ＡＭＰ４の雑音指数によって決まる。これに対して、本発明においては、同じく４段の増幅器により、図４に示す並列型増幅回路を構成すると、増幅回路の雑音指数は、ほぼ末段の増幅器ＡＭＰ１の雑音指数ＮＦ１により決まる。従来の直列型増幅回路に比べて、本発明の並列型増幅回路の雑音指数が低い。即ち、本発明の増幅回路により、回路のノイズ特性が改善される。
【００９８】
【発明の効果】
以上説明したように、本発明の増幅回路によれば、二つまたは複数の増幅器により並列型増幅回路が構成されるので、各増幅器の入力または出力ダイナミックレンジが互いに影響しあうことを回避でき、回路の設計が容易に行える。また、直列型増幅回路を構成する各増幅器の入力側に必要なカップリングキャパシタを省略することができるため、カップリングキャパシタを駆動するための消費電力を低減でき、増幅回路の低消費電力化を実現できる。
さらに、本発明の増幅回路によれば、ダイナミックレンジが広く取れ、歪み特性およびノイズ特性を改善できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る増幅回路の第１の実施形態を示す回路図である。
【図２】図１に示す増幅回路の一構成例を示す回路図である。
【図３】増幅回路の利得制御特性を示す図である。
【図４】本発明に係る増幅回路の第２の実施形態を示す回路図である。
【図５】図４に示す増幅回路を構成する増幅器ＡＭＰ４の等価回路を示す図である。
【図６】図４に示す増幅回路を構成する増幅器ＡＭＰ４の等価回路を示す図である。
【図７】図４に示す増幅回路を構成する増幅器ＡＭＰ３の等価回路を示す図である。
【図８】図４に示す増幅回路を構成する増幅器ＡＭＰ２の等価回路を示す図である。
【図９】図４に示す増幅回路を構成する増幅器ＡＭＰ１の等価回路を示す図である。
【図１０】図４に示す増幅回路の制御特性を示す図である。
【図１１】直列型増幅回路のノイズ特性を説明するための回路図である。
【図１２】従来の直列型２段増幅回路の回路図である。
【図１３】図１２に示す増幅回路を構成する増幅器の回路図である。
【図１４】直列型増幅回路の一構成例を示す回路図である。
【図１５】図１４に示す増幅回路の利得制御特性を示す図である。
【符号の説明】
ＡＭＰ１，ＡＭＰ２…増幅器、Ｒ１，Ｒ２，Ｒ３，Ｒ２１，Ｒ２２，Ｒ３１，Ｒ３２，Ｒ４１，Ｒ４２，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒin1 ，Ｒin2 ，Ｒin3 ，Ｒin4 …抵抗素子、Ｑ１，Ｑ２，Ｑ３，Ｑ２１，Ｑ２２，Ｑ２３，Ｑ３１，Ｑ３２，Ｑ３３，Ｑ４１，Ｑ４２，Ｑ４３…トランジスタ、Ｃ１，Ｃ２，ＣIN1 ，ＣIN2 ，Ｃin…キャパシタ、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
0004085475.tif 000009
【図２】
0004085475.tif 000010
【図３】
0004085475.tif 000011
【図４】
0004085475.tif 000012
【図５】
0004085475.tif 000013
【図６】
0004085475.tif 000014
【図７】
0004085475.tif 000015
【図８】
0004085475.tif 000016
【図９】
0004085475.tif 000017
【図１０】
0004085475.tif 000018
【図１１】
0004085475.tif 000019
【図１２】
0004085475.tif 000020
【図１３】
0004085475.tif 000021
【図１４】
0004085475.tif 000022
【図１５】
0004085475.tif 000023