(57)【特許請求の範囲】
【請求項１】
あるサステイニング電圧を有する複数のトランジスタと、
前記トランジスタに接続された電源電圧を制御するための電圧制御回路とを備えた半導体集積回路であって、
前記電圧制御回路の出力にソース端子が接続され、ドレイン端子に互いのゲート端子が襷がけに接続された第１、第２のＰ型ＭＯＳトランジスタと、前記２つのＰ型ＭＯＳトランジスタのドレイン端子に各々ドレイン端子が接続され、相補入力信号が各々ゲート端子に入力され、ソース端子が各々第１の電源線に接続された第１、第２のＮ型ＭＯＳトランジスタとから構成される第２のＰ型ＭＯＳトランジスタのドレイン端子を出力とするレベルシフタを有し、
前記電圧制御回路は、
前記相補入力信号が変化させられる際には前記電源電圧を前記サステイニング電圧より低い電圧に保持し、かつ前記第２のＰ型ＭＯＳトランジスタのドレイン端子の出力が変化させられた後に、前記電源電圧を前記サステイニング電圧より低い電圧から前記サステイニング電圧より高い電圧までランプアップさせる機能と、前記相補入力信号が変化させられる前に、前記電源電圧を前記サステイニング電圧より高い電圧から前記サステイニング電圧より低い電圧までランプダウンさせる機能とを有するように、
前記サステイニング電圧より高い電圧を供給するための第１の定電圧源と、
前記第１の定電圧源と前記電源電圧の供給線との間に介在した定電流ソース回路と、
前記サステイニング電圧より低い電圧を供給するための第２の定電圧源と、
前記電源電圧の供給線と前記第２の定電圧源との間に介在した定電流シンク回路と、
前記電源電圧を前記サステイニング電圧より低い電圧に保持するように、前記第１の定電圧源が前記電源電圧の供給線から切り離された状態で前記電源電圧の供給線を前記第２の定電圧源に直接接続したり、
前記電源電圧をランプアップさせるように、前記電源電圧の供給線が前記第２の定電圧源から切り離された状態で前記定電流ソース回路を介して前記第１の定電圧源を前記電源電圧の供給線に接続したり、
前記電源電圧を前記サステイニング電圧より高い電圧に保持するように、前記電源電圧の供給線が前記第２の定電圧源から切り離された状態で前記第１の定電圧源を前記電源電圧の供給線に直接接続したり、
前記電源電圧をランプダウンさせるように、前記第１の定電圧源が前記電源電圧の供給線から切り離された状態で前記定電流シンク回路を介して前記電源電圧の供給線を前記第２の定電圧源に接続したりするためのスイッチ手段とを備えたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記トランジスタは、ＭＯＳトランジスタであることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧と高電圧とを選択的に出力するように設計されたトランジスタを備えた半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、ＭＯＳ（metal-oxide semiconductor）トランジスタには、ドレイン・ソース間電圧Ｖｄｓがサステイニング電圧Ｖｄｓ(sus)を超えて大きくならないようにとの使用上の制約が課されていた。ドレイン・ソース電流Ｉｄｓが流れている場合には、ＶｄｓがＶｄｓ(sus)を超えて大きくなると、アバランシェ・ブレークダウンが生じてドレイン電流Ｉｄが急激に増加するからである。Ｖｄｓ(sus)は、ゲート・ソース間電圧Ｖｇｓが０Ｖに等しいとの条件下で定義されるドレイン・ソース間ブレークダウン電圧ＢＶｄｓより低い電圧である。Ｖｄｓ(sus)で定義される耐圧は、サステイニング耐圧と呼ばれる。また従来、バイポーラトランジスタにもサステイニング耐圧に係る同様の制約があった。
【０００３】
図１は、あるＮチャネルＭＯＳトランジスタの室温で測定された特性を示している。このトランジスタのゲート酸化膜厚は８ｎｍ、ゲート長は０．４μｍ、ＢＶｄｓは約７Ｖである。このトランジスタのＶｄｓ(sus)は、図１に示されるとおり４．０Ｖである。図１は、Ｖｇｓを例えば３．０Ｖに保持したとき、ＶｄｓがＶｄｓ(sus)を超えて大きくなると、アバランシェ・ブレークダウンが生じてＩｄが急激に増加することを示している。これは、Ｉｄｓを形成するキャリアである電子がドレイン端の高電界により加速され、加速された電子が衝突により電子−正孔対を発生させ、発生した電子がゲート酸化膜中へ飛び込む一方、発生した正孔がＩｄｓに重畳する基板電流Ｉｓｕｂとして観測されて、Ｉｄ（＝Ｉｄｓ＋Ｉｓｕｂ）の急激な増加となって現れたものと考えられる。このような現象はホットキャリア効果と呼ばれ、当該トランジスタの信頼性上の問題を引き起こすことが知られている。したがって、図１のトランジスタを使用する場合の電源電圧は、Ｖｄｓ(sus)より低い電圧、例えば３．３Ｖに制限される。ＰチャネルＭＯＳトランジスタにおいても程度の差こそあれ、ホットキャリア効果が存在し、同様のことがいえる。
【０００４】
さて、例えばフローティングゲート型の不揮発性メモリセルを備えたフラッシュメモリでは、ワード線を低電圧で駆動したり、高電圧で駆動したりすることが求められる。M.Hiraki et al.,"A 3.3V 90MHz Flash Memory Module Embedded in a 32b RISC Microcontroller", 1999 ISSCC Digest of Technical Papers, pp.116-117には、読み出し用の高速・低電圧仕様のワード線ドライバとは別に、プログラミング及び消去用の低速・高電圧仕様のワード線ドライバを設け、両ワード線ドライバのいずれかを選択的に使用するといったフラッシュメモリ技術が開示されている。読み出し用のワード線ドライバは薄いゲート酸化膜を有する低耐圧ＭＯＳトランジスタで、プログラミング及び消去用のワード線ドライバは厚いゲート酸化膜を有する高耐圧ＭＯＳトランジスタでそれぞれ構成される。
【０００５】
【発明が解決しようとする課題】
上記従来のフラッシュメモリは、ワード線ドライバのための２つの異なるゲート酸化膜厚を実現するために２つの異なるマスクを用意する必要があったので、製造コストが上昇するという問題があった。
【０００６】
本発明の目的は、低電圧と高電圧とを選択的に出力するように設計されたトランジスタを備えた半導体集積回路において、低耐圧トランジスタでも、低電圧だけでなく高電圧をも問題なく取り扱えるようにすることにある。
【０００７】
本発明の他の目的は、フラッシュメモリにおいて、低電圧仕様のワード線ドライバでも、低電圧だけでなく高電圧をも問題なく取り扱えるようにすることにある。
【０００８】
【課題を解決するための手段】
本願発明者の着眼点を説明するために、ここで、図１のＮチャネルＭＯＳトランジスタと不図示のＰチャネルＭＯＳトランジスタとの直列回路に、ある電源電圧が印加されているものとする。この電源電圧は、当該ＮチャネルＭＯＳトランジスタのＶｄｓ(sus)より高い電圧であるものとする。このとき、例えば、当該ＮチャネルＭＯＳトランジスタがオン状態からオフ状態へ、当該ＰチャネルＭＯＳトランジスタがオフ状態からオン状態へそれぞれ移行させられると、その移行過程において、当該ＮチャネルＭＯＳトランジスタにＩｄｓが流れ、かつ当該ＮチャネルＭＯＳトランジスタのＶｄｓがＶｄｓ(sus)を超過するという状況が出現し得る。この状況では、上記のとおりアバランシェ・ブレークダウンが生じて、信頼性低下の原因であるＩｓｕｂ成分がＩｄ中に含まれることとなる。ところが、本願発明者は、Ｖｇｓが当該ＮチャネルＭＯＳトランジスタのしきい値電圧より低いならば（例えばＶｇｓ＝０Ｖであって当該ＮチャネルＭＯＳトランジスタがオフ状態ならば）、電源電圧に等しいＶｄｓがＶｄｓ(sus)を超えて大きくなってもＩｄが増加せず、Ｉｄ＝０の状態が維持されるという事実に着目した。この条件下ではＩｄ＝０なので、加速されるべきキャリアが存在せず、したがってＶｄｓがＶｄｓ(sus)を超えて大きくなっても、ＢＶｄｓに達するまではブレークダウンが生じないのである。更に、本願発明者は、Ｖｇｓが当該ＮチャネルＭＯＳトランジスタのしきい値電圧より高いならば（例えばＶｇｓ＝３．０Ｖであって当該ＮチャネルＭＯＳトランジスタがオン状態ならば）、電源電圧がＶｄｓ(sus)を超えて大きくなっても、この電源電圧の大半が当該ＮチャネルＭＯＳトランジスタの負荷（例えば、オフ状態のＰチャネルＭＯＳトランジスタ）にかかり、当該ＮチャネルＭＯＳトランジスタのドレイン・ソース間に印加される電圧がＶｄｓ(sus)を越えて大きくなることはないので、当該ＮチャネルＭＯＳトランジスタにアバランシェ・ブレークダウンは生じ得ないという事実にも着目した。つまり、当該ＮチャネルＭＯＳトランジスタの論理状態が確定しておれば、電源電圧がＶｄｓ(sus)を超えて大きくなってもアバランシェ・ブレークダウンが生じないのである。具体的には、図１のＮチャネルＭＯＳトランジスタでは短時間なら８ＭＶ／ｃｍ程度の電界印加を許せるので、本発明によれば、当該トランジスタを使用する場合の電源電圧をＶｄｓ(sus)より高い電圧、例えば６．４Ｖ程度まで上げることができる。
【０００９】
上記着眼点から、本発明では、あるサステイニング電圧を有するトランジスタと、当該トランジスタに接続された電源電圧を制御するための電圧制御回路とを備えた半導体集積回路において、前記電圧制御回路は、当該トランジスタの論理状態が変化させられる際には電源電圧を前記サステイニング電圧より低い電圧に保持し、かつ当該トランジスタの論理状態が変化させられた後に、電源電圧を前記サステイニング電圧より低い電圧から前記サステイニング電圧より高い電圧までランプアップさせる機能を有することとした。また、前記電圧制御回路は、当該トランジスタの論理状態が変化させられる前に、電源電圧を前記サステイニング電圧より高い電圧から前記サステイニング電圧より低い電圧までランプダウンさせる機能を更に有することとした。
【００１０】
前記電源電圧のランプアップ速度は、例えば、ＭＯＳトランジスタがオン状態である場合に、電源電圧のランプアップに起因した当該ＭＯＳトランジスタのドレイン・ソース間電圧の変動によって当該ＭＯＳトランジスタの次段トランジスタの論理状態が変化させられることがないようにとの制限を受ける。また、前記電源電圧のランプダウン速度は、例えば、ＭＯＳトランジスタがオン状態である場合に、電源電圧のランプダウンに起因した当該ＭＯＳトランジスタのドレイン電位の変動によって当該ＭＯＳトランジスタの寄生バイポーラがターンオンさせられることがないようにとの制限を受ける。
【００１１】
本発明によれば、あるサステイニング電圧Ｖｄｓ(sus)を有するＭＯＳトランジスタを備えた半導体集積回路において、当該ＭＯＳトランジスタがＶｄｓ(sus)より低い電圧ＬＶと、Ｖｄｓ(sus)より高い電圧ＨＶとを選択的に出力するように設計できる。すなわち、電源電圧がＬＶに保持される場合には、当該ＭＯＳトランジスタをオフ状態からオン状態へ移行させたり、あるいは逆にオン状態からオフ状態へ移行させたりすることにより、当該ＭＯＳトランジスタのドレインからＬＶレベルの論理信号を出力することができる。この際、電源電圧がＶｄｓ(sus)より低い電圧ＬＶに保持されるので、当該ＭＯＳトランジスタにアバランシェ・ブレークダウンは生じ得ない。また、当該ＭＯＳトランジスタのドレインからＨＶレベルの論理信号を出力したい場合には、当該ＭＯＳトランジスタの論理状態が確定した後に電源電圧がＬＶからＨＶまでランプアップされる。ここで、当該ＭＯＳトランジスタがオフ状態を維持している間に電源電圧がＬＶからＨＶまでランプアップされても、上記理由からアバランシェ・ブレークダウンは生じない。また、当該ＭＯＳトランジスタがオン状態を維持している間に電源電圧がＬＶからＨＶまでランプアップされても、当該ＭＯＳトランジスタのドレイン・ソース間に印加される電圧がＶｄｓ(sus)を越えて大きくなることはないので、アバランシェ・ブレークダウンは生じない。以上のとおり、当該ＭＯＳトランジスタが低耐圧トランジスタであっても、当該ＭＯＳトランジスタで低電圧だけでなく高電圧をも問題なく取り扱える。
【００１２】
また、上記本発明の回路技術をフラッシュメモリのワード線ドライバに応用することによって、低電圧仕様のワード線ドライバでも、低電圧だけでなく高電圧をも問題なく取り扱える。
【００１３】
【発明の実施の形態】
図２は、本発明に係る半導体集積回路の構成例を示している。図２の半導体集積回路は、メモリセルアレイ１０と、ロウデコーダ２０と、ワード線ドライバ３０と、電圧制御回路４０とを備えたフラッシュメモリである。メモリセルアレイ１０は、各々コントロールゲートを有する多数のフローティングゲート型不揮発性メモリセル１５を備えている。図２中のＷＬ０，ＷＬ１，…，ＷＬｎはワード線を、ＳＬ０，ＳＬ１，…，ＳＬｎはソース線を、ＢＬはビット線をそれぞれ表している。ＷＬ０，ＷＬ１，…，ＷＬｎは、それぞれ対応する不揮発性メモリセル１５のコントロールゲートに接続されている。ワード線ドライバ３０は、アドレスデコード信号を電圧制御回路４０により制御されたドライバ電源電圧ＶＰＰのレベルの信号に変換するためのレベルシフタ３１と、このレベルシフタ３１の出力信号に応じてＷＬ０，ＷＬ１，…，ＷＬｎのうちの対応ワード線をＶＰＰレベルの論理信号で駆動するためのドライバ３２とを備えている。ロウデコーダ２０は、アドレス（ＡＤＲＳ）信号から、メモリセルアレイ１０のロウ選択のために各レベルシフタ３１へ供給すべきアドレスデコード信号を生成するためのデコーダである。電圧制御回路４０は、選択（ＳＥＬ）信号に応じて、高電圧（ＨＶ）電源と定電圧（ＬＶ）電源とのいずれかをＶＰＰ供給線に接続するための回路である。なお、ロウデコーダ２０の電源はＬＶに固定されている。
【００１４】
更に具体的には、不揮発性メモリセル１５は、例えばチャネルホットエレクトロン（channel hot electron：ＣＨＥ）型のセルであって、コントロールゲートに６Ｖの電圧を印加することで情報ビットの書き込みを行えるものである（S.Ogura et al.,"Low Voltage, Low Current, High Speed Program Step Split Gate Cell with Ballistic Direct Injection for EEPROM/Flash", IEDM98参照）。したがって、例えばＬＶ＝３．３Ｖ、ＨＶ＝６Ｖである。更に、図２のフラッシュメモリは、命令コードの格納に用いられ、マイクロコントローラと同一の半導体チップ上に搭載されるものとする。この種のメモリは「コードＲＯＭ」と呼ばれるものであり、出荷時に１回だけプログラミングがなされた後は、読み出しのみがなされる。プログラミング及び消去のサイクルタイムは数十μｓ〜数百ｍｓであり、読み出しのサイクルタイムは数十ｎｓ程度である。
【００１５】
図３は、図２中のワード線ドライバ３０の詳細構成例を示している。ロウデコーダ２０は、アドレスデコード（ＤＥＣ）信号を保持するためのラッチＬＴと、２個のインバータＩＮＶ１〜２とを備えている。両インバータＩＮＶ１〜２の各々の出力がレベルシフタ３１に与えられる。レベルシフタ３１は、ＶＰＰに接続されてラッチを構成する２個のＰチャネルＭＯＳトランジスタＰ１〜２と、グラウンド側の２個のＮチャネルＭＯＳトランジスタＮ１〜２とで構成されている。ＩＮＶ１及びＩＮＶ２の出力は、それぞれＮ２及びＮ１のゲートに与えられる。ドライバ３２は、ＶＰＰに接続された２個のＰチャネルＭＯＳトランジスタＰ３〜４と、グラウンド側の２個のＮチャネルＭＯＳトランジスタＮ３〜４とを備えた、ＣＭＯＳインバータの２段構成である。ＷＬ０，ＷＬ１，…，ＷＬｎの各々に係るレベルシフタ３１及びドライバ３２が、図３の構成を備えている。
【００１６】
図３中の８個のＭＯＳトランジスタＰ１〜４及びＮ１〜４は、各々あるサステイニング電圧Ｖｄｓ(sus)を有する。ここでは、Ｎ１〜４が各々図１の特性を、Ｐ１〜４が各々図１に見合うＰチャネル特性をそれぞれ有するものとする。図２に示した電圧制御回路４０は、不揮発性メモリセル１５から情報ビットを読み出すモードでは、Ｐ１〜４及びＮ１〜４によりＷＬ０がＶｄｓ(sus)より低い論理電圧で駆動されるように、ＶＰＰをＶｄｓ(sus)より低い電圧ＬＶに保持する機能を有する。また、電圧制御回路４０は、不揮発性メモリセル１５に情報ビットを書き込むモード（プログラミング及び消去モード）では、Ｐ１〜４及びＮ１〜４の論理状態が変化させられる際にＶＰＰをＶｄｓ(sus)より低い電圧ＬＶに保持し、かつＰ１〜４及びＮ１〜４の論理状態が変化させられた後に、Ｐ１〜４及びＮ１〜４によりＷＬ０がＶｄｓ(sus)より高い論理電圧で駆動され得るように、ＶＰＰをＶｄｓ(sus)より低い電圧ＬＶからＶｄｓ(sus)より高い電圧ＨＶまでランプアップさせ、かつＰ１〜４及びＮ１〜４の論理状態が次に変化させられる前に、ＶＰＰをＨＶからＬＶまでランプダウンさせる機能を更に有する。ラッチＬＴに与えられた状態変化禁止（ＩＮＨ）信号は、ＶＰＰがＶｄｓ(sus)より高い期間におけるＰ１〜４及びＮ１〜４の論理状態の変化を禁止するための手段を構成している。ただし、ラッチＬＴは図示の位置に限定されない。
【００１７】
図４は、図２中の電圧制御回路４０の詳細構成例を示している。この電圧制御回路４０は、高電圧ＨＶを供給するためのＨＶ電圧源と、このＨＶ電圧源とＶＰＰ供給線との間に介在した定電流ソース回路ＩＳ１と、低電圧ＬＶを供給するためのＬＶ電圧源と、ＶＰＰ供給線とＬＶ電圧源との間に介在した定電流シンク回路ＩＳ２と、４個のスイッチＨＳＷ０〜１及びＬＳＷ０〜１で構成されたスイッチ回路とを備えている。前記ＳＥＬ信号を構成するスイッチ制御信号ＨＶＣ０〜１及びＬＶＣ０〜１は、各々ＨＳＷ０〜１及びＬＳＷ０〜１に与えられる。スイッチ回路は、ＶＰＰをＬＶに保持するように、ＨＶ電圧源がＶＰＰ供給線から切り離された状態でＶＰＰ供給線をＬＶ電圧源に直接接続したり、ＶＰＰをランプアップさせるように、ＶＰＰ供給線がＬＶ電圧源から切り離された状態でＩＳ１を介してＨＶ電圧源をＶＰＰ供給線に接続したり、ＶＰＰをＨＶに保持するように、ＶＰＰ供給線がＬＶ電圧源から切り離された状態でＨＶ電圧源をＶＰＰ供給線に直接接続したり、ＶＰＰをランプダウンさせるように、ＨＶ電圧源がＶＰＰ供給線から切り離された状態でＩＳ２を介してＶＰＰ供給線をＬＶ電圧源に接続したりする。ＩＳ１とＨＳＷ０〜１とはＶＰＰのランプアップ回路４１を、ＩＳ２とＬＳＷ０〜１とはＶＰＰのランプダウン回路４２をそれぞれ構成している。
【００１８】
図５は、図２のフラッシュメモリにおける電圧波形の例を示している。この例では、ＡＤＲＳ信号がＸｎからＸ０へ、そしてＸ１へ変化するものとしている。ＸｎはＷＬｎを、Ｘ０はＷＬ０を、Ｘ１はＷＬ１をそれぞれ指定するものとする。以下、Ｘ０で指定されるロウへの情報ビットの書き込み動作を、時間を追って説明する。
【００１９】
(1) 状態変化期間１
この期間では、ＬＳＷ０、ＬＳＷ１及びＨＳＷ０がオン状態、ＨＳＷ１がオフ状態である。つまり、ＶＰＰ供給線はＨＶ電圧源から切り離され、かつＬＶ電圧源に直接接続されている。したがって、ＶＰＰ＝ＬＶである。このとき、ＡＤＲＳ信号がＸｎからＸ０へ変化すると、ＷＬｎの電圧がＬＶから０Ｖへ、ＷＬ０の電圧が０ＶからＬＶへとそれぞれ変化する。この際、図３に示したＷＬ０に係るＰ１〜４及びＮ１〜４の論理状態が全て反転する。ただし、ＶＰＰがＶｄｓ(sus)より低い電圧ＬＶであるため、信頼性上の問題は何ら生じない。ここで、Ｐ１，Ｐ３，Ｎ２及びＮ４の状態が「オフ状態」に、Ｐ２，Ｐ４，Ｎ１及びＮ３の状態が「オン状態」にそれぞれ確定する。
【００２０】
(2) 電圧ランプアップ期間
この期間では、ＬＳＷ０及びＨＳＷ１がオン状態、ＬＳＷ１及びＨＳＷ０がオフ状態である。つまり、ＶＰＰ供給線はＬＶ電圧源から切り離され、かつＩＳ１を介してＨＶ電圧源に接続されている。したがって、ＶＰＰはＬＶからＨＶまでゆっくりとランプアップする。ＷＬ０の電圧も同様である。Ｐ１〜４及びＮ１〜４の各々の論理状態が既に確定しているので、前記のとおり、ＶＰＰがＶｄｓ(sus)を超えて大きくなってもアバランシェ・ブレークダウンは生じない。ただし、ＶＰＰランプアップに起因して、オン状態のＰ２，Ｐ４，Ｎ１及びＮ３の各々に充電電流が流れる。例えば、Ｐ２に大きな充電電流が流れることによってＰ２のドレイン・ソース間電圧がＰ３のしきい値電圧より大きくなると、Ｐ３がオフ状態を維持できなくなってしまう。また、Ｎ３に大きな充電電流が流れることによってＮ３のドレイン・ソース間電圧がＮ４のしきい値電圧より大きくなると、Ｎ４がオフ状態を維持できなくなってしまう。そこで、ＶＰＰのランプアップ速度は、当該ランプアップに起因した各トランジスタのドレイン・ソース間電圧の変動によって次段トランジスタの論理状態が変化させられることがないように、ＩＳ１の電流値調整により制限される。
【００２１】
(3) 高電圧印加期間
この期間では、ＬＳＷ０、ＨＳＷ０及びＨＳＷ１がオン状態、ＬＳＷ１がオフ状態である。つまり、ＶＰＰ供給線はＬＶ電圧源から切り離され、かつＨＶ電圧源に直接接続されている。したがって、ＶＰＰ＝ＨＶであって、不揮発性メモリセル１５のプログラミングが可能である。この高電圧印加期間の長さは、前記のとおり数十μｓ〜数百ｍｓである。
【００２２】
(4) 電圧ランプダウン期間
この期間では、ＬＳＷ１及びＨＳＷ０がオン状態、ＬＳＷ０及びＨＳＷ１がオフ状態である。つまり、ＶＰＰ供給線はＨＶ電圧源から切り離され、かつＩＳ２を介してＬＶ電圧源に接続されている。したがって、ＶＰＰはＨＶからＬＶまでゆっくりとランプダウンする。ＷＬ０の電圧も同様である。このＶＰＰランプダウンの際にＰ１〜４及びＮ１〜４のうちのいずれかにアバランシェ・ブレークダウンが生じることはあり得ない。ただし、ＶＰＰランプダウンに起因して、オン状態のＰ２，Ｐ４，Ｎ１及びＮ３の各々に放電電流が流れる。例えば、Ｐ２に大きな放電電流が流れることによってＰ２のドレイン電位が変動し、その結果Ｐ２のドレイン電位とウェル電位との差がＰ２のビルトイン電圧より大きくなると、Ｐ２の寄生バイポーラがターンオンしてしまう。また、Ｎ３に大きな放電電流が流れることによってＮ３のドレイン電位が変動し、その結果Ｎ３のウェル電位とドレイン電位との差がＮ３のビルトイン電圧より大きくなると、Ｎ３の寄生バイポーラがターンオンしてしまう。そこで、ＶＰＰのランプダウン速度は、当該ランプダウンに起因した各トランジスタのドレイン電位の変動によって当該トランジスタの寄生バイポーラがターンオンさせられることがないように、ＩＳ２の電流値調整により制限される。これにより、ラッチアップのトリガを発生することなくＶＰＰをランプダウンさせることができる。
【００２３】
(5) 状態変化期間２
この期間では、上記状態変化期間１と同様に、ＬＳＷ０、ＬＳＷ１及びＨＳＷ０がオン状態、ＨＳＷ１がオフ状態である。つまり、ＶＰＰ供給線はＨＶ電圧源から切り離され、かつＬＶ電圧源に直接接続されている。したがって、ＶＰＰ＝ＬＶである。このとき、ＡＤＲＳ信号がＸ０からＸ１へ変化すると、ＷＬ０の電圧がＬＶから０Ｖへ、ＷＬ１の電圧が０ＶからＬＶへとそれぞれ変化する。この際、図３に示したＷＬ０に係るＰ１〜４及びＮ１〜４の論理状態が全て反転する。ただし、ＶＰＰがＶｄｓ(sus)より低い電圧ＬＶであるため、信頼性上の問題は何ら生じない。
【００２４】
以上のとおり、図２のフラッシュメモリによれば、読み出し時のワード線駆動に適した高速・低電圧仕様のＭＯＳトランジスタ（Ｐ１〜４及びＮ１〜４）を採用し、かつその性能を犠牲にすることなくプログラミング及び消去時の高電圧ワード線駆動にも対応できる。しかも、ラッチＬＴへのＩＮＨ信号により、アバランシェ・ブレークダウンの抑止が保証されている。ただし、高電圧ワード線駆動が低速にならざるを得ないので、本発明のフラッシュメモリはコードＲＯＭの用途に適している。
【００２５】
図６は、図２の変形例を示している。図６のフラッシュメモリでは、個々の電圧制御回路の負担が軽減されるように、ワード線ドライバが複数に分割され、その各々に対して電圧制御回路が設けられている。図６には、３つのワード線ドライバ３０ａ，３０ｂ，３０ｃと、その各々に個別電源電圧ＶＰＰ１，２，３を供給するための電圧制御回路４０ａ，４０ｂ，４０ｃとが示されている。図６中のＳＥＬ１〜３は、各電圧制御回路４０ａ〜ｃに与えられる選択信号である。ＥＱは、例えばＶＰＰ１のランプダウン中にＶＰＰ２がランプアップされるように両個別電源電圧の供給線を互いに連結するためのイコライズ電源線であって、ＨＶ及びＬＶのいずれにも接続されていない。なお、各電圧制御回路４０ａ〜ｃは、図４の構成にスイッチ等を付加することで実現できる。
【００２６】
図７は、図６中の個別電源電圧ＶＰＰ１〜３の波形例を示している。図７によれば、期間Ｔ１の前半部Ｔ１１では、ＶＰＰ１＞ＶＰＰ２である。したがって、ＶＰＰ１の供給線とＶＰＰ２の供給線とをイコライズ電源線ＥＱで連結するだけで、ＶＰＰ１のランプダウンとＶＰＰ２のランプアップとを実現できる。つまり、ＶＰＰ１の供給線に蓄えられた電荷のリサイクリングを達成でき、消費電力が削減される。ただし、同期間Ｔ１の後半部Ｔ１２ではＶＰＰ１の供給線がＬＶに、ＶＰＰ２の供給線がＨＶにそれぞれ接続される。同様に、期間Ｔ２の前半部Ｔ２１ではＶＰＰ２の供給線とＶＰＰ３の供給線とがイコライズ電源線ＥＱを介して連結され、同期間Ｔ２の後半部Ｔ２２ではＶＰＰ２の供給線がＬＶに、ＶＰＰ３の供給線がＨＶにそれぞれ接続される。
【００２７】
なお、本発明の回路技術は、フラッシュメモリに限らず、他の種類の半導体集積回路にも広く適用可能である。また、ＭＯＳトランジスタに限らず、例えばバイポーラトランジスタで構成された回路にも適用可能である。
【００２８】
【発明の効果】
以上説明してきたとおり、本発明によれば、あるサステイニング電圧を有するトランジスタと、当該トランジスタに接続された電源電圧を制御するための電圧制御回路とを備えた半導体集積回路において、前記電圧制御回路は、当該トランジスタの論理状態が変化させられる際には電源電圧を前記サステイニング電圧より低い電圧に保持し、かつ当該トランジスタの論理状態が変化させられた後に、電源電圧を前記サステイニング電圧より低い電圧から前記サステイニング電圧より高い電圧までランプアップさせる機能を有することとしたので、当該トランジスタが低耐圧トランジスタであっても、当該トランジスタで低電圧だけでなく高電圧をも問題なく取り扱えるという効果が得られる。
【００２９】
また、この回路技術をフラッシュメモリのワード線ドライバに応用することによって、低電圧仕様のワード線ドライバでも、低電圧だけでなく高電圧をも問題なく取り扱えるという格別の効果が得られる。
【図面の簡単な説明】
【図１】ＮチャネルＭＯＳトランジスタのサステイニング電圧を説明するためのトランジスタ特性図である。
【図２】本発明に係る半導体集積回路の構成例を示すブロック図である。
【図３】図２中のワード線ドライバの詳細構成例を示す回路図である。
【図４】図２中の電圧制御回路の詳細構成例を示す回路図である。
【図５】図２の半導体集積回路における電圧波形の例を示すタイムチャート図である。
【図６】図２の変形例を示すブロック図である。
【図７】図６中の電源電圧の波形例を示すタイムチャート図である。
【符号の説明】
１０  メモリセルアレイ
１５  不揮発性メモリセル
２０  ロウデコーダ
３０，３０ａ〜ｃ  ワード線ドライバ
３１  レベルシフタ
３２  ドライバ
４０，４０ａ〜ｃ  電圧制御回路
４１  ランプアップ回路
４２  ランプダウン回路
ＢＬ  ビット線
ＥＱ  イコライズ電源線
ＨＳＷ０〜１  スイッチ
ＨＶ  高電圧電源（第１の定電圧源）
Ｉｄ  ドレイン電流
ＩＮＶ１〜２  インバータ
ＩＳ１  定電流ソース回路
ＩＳ２  定電流シンク回路
ＬＳＷ０〜１  スイッチ
ＬＴ  ラッチ
ＬＶ  低電圧電源（第２の定電圧源）
Ｎ１〜４  ＮチャネルＭＯＳトランジスタ
Ｐ１〜４  ＰチャネルＭＯＳトランジスタ
ＳＬ０〜ｎ  ソース線
ＶＰＰ，ＶＰＰ１〜３  ドライバ電源電圧
ＷＬ０〜ｎ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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