(57)【特許請求の範囲】
【請求項１】
温度が上昇すると、参照キャパシタノードへ出力される信号のレベルを上昇させるように出力する温度補償制御回路と、
一方の電極は接地電圧端に共通に連結され、他方の電極は前記温度補償制御回路の出力信号を受ける前記参照キャパシタノードに共通接続されるように並列に連結され、そのノードに接続された全てのビットラインに共通の参照電圧を与えるための複数の強誘電体キャパシタと、
ドレイン端は前記参照キャパシタノードに共通に接続され、ソース端は各々のビットラインに連結され、ゲート端は参照ワードライン信号によって共通に制御される複数のスイッチング素子とから構成され、
前記スイッチング素子が前記複数の強誘電体キャパシタと共に単位参照セルアレイを成すことを特徴とし、
前記温度補償制御回路は、温度が上昇するとしきい電圧が下降してドレインノードの電圧を上昇させる第１スイッチング素子と、
温度の上昇時、前記第１スイッチング素子のドレインノードの信号を受けて、温度上昇前より多くの電流が流れるようにする第２スイッチング素子と、
温度が上昇すると抵抗増加によって電圧ドロップが大きくなるように、前記第２スイッチング素子のソースに接続された第４スイッチング素子と、
温度が上昇するとドレイン端の電圧が上昇するように、Ｎ個のダイオード接続されたトランジスタが直列連結された基準電圧出力部と、
前記基準電圧出力部の出力信号（Ｖｒｅｆ＿ｔｅｍｐ）と、前記第２スイッチング素子のソース端へ伝達された信号とを比較して、差動増幅して出力する差動増幅器と、
を含むことを特徴とする不揮発性強誘電体メモリ装置の参照電圧発生回路。
【請求項２】
前記温度補償制御回路は、さらに
チップ活性化の間のみオンとなるようにする制御信号（ＴＥＭＰ＿ＥＮ）を受けスイッチング動作するように、前記第２スイッチング素子のドレイン端に接続された第３スイッチング素子と、
参照制御信号（ＲＥＦ＿ＣＯＮ）により制御され、前記差動増幅器の出力信号を前記参照キャパシタノード（ＲＥＦ＿ＰＷＲ）へ伝達する第５スイッチング素子と、
を有することを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の参照電圧発生回路。
【請求項３】
前記第１スイッチング素子はダイオード接続されたＮＭＯＳトランジスタから構成されることを特徴とする請求項２記載の不揮発性強誘電体メモリ装置の参照電圧発生回路。
【請求項４】
前記第２，第３スイッチング素子はＮＭＯＳトランジスタから構成されることを特徴とする請求項２記載の不揮発性強誘電体メモリ装置の参照電圧発生回路。
【請求項５】
前記第４，第５スイッチング素子はＰＭＯＳトランジスタから構成されることを特徴とする請求項２記載の不揮発性強誘電体メモリ装置の参照電圧発生回路。
【請求項６】
前記温度補償制御回路と前記参照キャパシタノードとの間に、信号伝達の速度を早くするためのスイッチングトランジスタを備えることを特徴とする請求項２記載の不揮発性強誘電体メモリ装置の参照電圧発生回路。
【請求項７】
前記スイッチングトランジスタは前記温度補償制御回路の出力信号によって制御され、一方の電極は電源電圧端ＶＣＣへ連結され、他方の電極は参照キャパシタノードへ連結されるＮＭＯＳトランジスタから構成されることを特徴とする請求項６記載の不揮発性強誘電体メモリ装置の参照電圧発生回路。
【請求項８】
前記参照電圧発生回路は、前記単位参照セルアレイと同様の構成を有する参照セルアレイが更に複数個備えられており、
その際、各参照セルアレイを構成する複数の強誘電体キャパシタの一方の電極は共通接地されており、他方の電極は前記参照キャパシタノードに共通に連結されており、
前記各参照セルアレイは、各々の参照ワードライン信号を受けて動作するように構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の参照電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、不揮発性強誘電体メモリ装置における参照電圧発生回路に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリであるＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
以下、添付の図面を参照して、従来の不揮発性強誘電体メモリ装置の参照電圧発生回路について説明する。
【０００４】
図１は一般的なセルアレイ周辺関連回路図であり、図２は図１のメインセルの単位回路図であり、図３は従来の参照セルの単位回路図である。
図４は従来参照セルの電荷発生ヒステリシス曲線である。
図５は従来参照セルの動作タイミング図である。
【０００５】
セルアレイ部は、図１に示すように、複数のサブセルアレイから構成される。そのうち、上、下に隣接したサブセルアレイｓｕｂ＿Ｔ、ｓｕｂ＿Ｂの間にはセンスアンプＳ／Ａブロックが構成される。ここで、ｓｕｂ＿Ｔは上側アレイであり、ｓｕｂ＿Ｂは下側アレイである。本明細書において、上下左右など方向を示す用語は単なる図面上の方向にすぎず、説明の便宜のためで、絶対的な方向を意味するものではない。
【０００６】
それぞれのサブセルアレイは、ビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌと、それぞれのビットラインＴｏｐ＿Ｂ／Ｌ、Ｂｏｔ＿Ｂ／Ｌに連結された複数のメインセルＭＣ及び参照セルＲＣと、カラム選択部ＣＳとから構成される。
この際、センスアンプＳ／Ａを中心にその上側に配置されるサブセルアレイ部ｓｕｂ＿Ｔ内の参照セルＲＣは、下側に配置されるサブセルアレイ部ｓｕｂ＿Ｂ内のメインセルＭＣと同時にアクセスされる。
【０００７】
同様に、下側に配置されるサブセルアレイ部ｓｕｂ＿Ｂ内の参照セルＲＣは、上側に配置されるサブセルアレイ部ｓｕｂ＿Ｔ内のメインセルＭＣと同時にアクセスされる。
【０００８】
カラム選択部ＣＳはＹ−カラムアドレスを用いて対応するカラムビットラインを選択的に活性化させる。カラム選択部ＣＳがハイレベルであれば、対応するカラムのビットラインとデータバスとが連結され、データの伝達を行うことができる。
【０００９】
ここで、メインセルＭＣの構成は、図２の示すように、一方向にビットラインＢ／Ｌが形成され、そのビットラインＢ／Ｌと交差する方向にワードラインＷ／Ｌが形成され、そのワードラインＷ／Ｌに一定の間隔を置いてワードラインと同一の方向にプレートラインＰ／Ｌが形成され、ゲートがワードラインＷ／Ｌに連結され、ソースはビットラインＢ／Ｌに連結されるようトランジスタＴが形成され、２つの端子のうち第１端子がトランジスタＴのドレインに連結され、第２端子はプレートラインＰ／Ｌに連結されるように強誘電体キャパシタＦＣが形成される。
【００１０】
そして、各々の参照セルＲＣは、図３に示すように、一方向に形成されたビットラインＢ／Ｌと、そのビットラインＢ／Ｌを横切る方向に形成された参照ワードラインＲＥＦ＿Ｗ／Ｌと、その参照ワードラインＲＥＦ＿Ｗ／Ｌ信号によって制御され、強誘電体キャパシタに格納された参照電圧を選択的にビットラインへ伝達するスイッチング部と、強誘電体キャパシタと連結されスイッチング部の入力端のレベルを選択的に初期化させるレベル初期化部と、スイッチング部とレベル初期化部の接続ノードＳＮと接地電圧端ＶＳＳとの間に強誘電体キャパシタＦＣとを含んで構成されている。
【００１１】
ここで、スイッチング部は、ゲートが参照ワードラインＲＥＦ＿Ｗ／Ｌに連結され、ドレインがビットラインＢ／Ｌ＜ｎ＞に連結され、ソースがストレージノードＳＮに連結されるＮＭＯＳトランジスタ（以下、第１トランジスタＴ１）で構成されている。
【００１２】
一方、レベル初期化部は、参照セルのストレージノードＳＮを初期化させるための制御信号である参照セルプルアップ制御信号ＲＥＦ＿Ｐ／Ｕにより制御され、第１トランジスタＴ１のソースと電源電圧端ＶＣＣとの間に連結されたＰＭＯＳトランジスタ（以下、第２トランジスタＴ２）で構成されている。
【００１３】
強誘電体キャパシタの第１電極は第１トランジスタＴ１のソースと連結され、第２電極は参照プレートラインＲＥＦ＿Ｐ／Ｌに連結される。
第２トランジスタＴ２はロー信号を受けてＯＮされ、ストレージノードＳＮのレベルをハイレベルに初期化する。
【００１４】
図４は参照レベル発生のためのヒステリシス曲線上での動作領域を示すもので、ｂ−１からｂ−２への移動時に発生する強誘電体キャパシタのノンスイッチ電荷Ｑｎｓをビットラインへ伝達することにより、ビットラインに参照レベルを発生させる。なお、ｂ−２からｂ−３への移動時に発生するノンスイッチング電荷はＱｎｓ＊として表す。
【００１５】
次に、従来参照セルの動作は図５に示す通りであって、１サイクルはアクティブ区間とプリチャージ区間とから構成され、アクティブ区間はチップイネーブルパッドＣＥＢｐａｄがローに遷移するとき始まり、プリチャージ区間を経てサイクルが完成する。
Ａ区間は前のサイクルのプリチャージ区間である。
【００１６】
チップのアクティブ区間が始まると、Ｂ区間の間にアドレスがデコーディングされ、各種の制御信号が活性化され、参照プルアップ信号ＲＥＦ＿Ｐ／Ｕがローからハイへ遷移する。それに伴って、第２トランジスタＴ２はオフとなる。
【００１７】
そして、Ｃ区間のスタートと共に、参照ワードライン信号ＲＥＦ＿Ｗ／Ｌと参照プレートラインＲＥＷ＿Ｐ／Ｌがローからハイへ遷移して、第１トランジスタＴ１がオンとなって参照セルのハイデータが各々のビットラインへ伝達される。
【００１８】
参照プルアップ信号ＲＥＦ＿Ｐ／Ｕがプリチャージ区間Ｄで再びローレベルに遷移し、参照ワードライン信号ＲＥＦ＿Ｗ／Ｌと参照プレートラインＲＥＷ＿Ｐ／Ｌもわずかに遅れてローに遷移するので、残りのプリチャージ区間で強誘電体キャパシタのストレージノードＳＮをハイ状態にさせる。
【００１９】
【発明が解決しようとする課題】
上記のような従来不揮発性強誘電体メモリ装置の参照電圧発生回路は、参照レベルが動作温度によりＱｎｓとＱｎｓ＊との間で一定ではなく大きく変化し、温度上昇に伴って参照レベルが減少するという特性があるので、センシングマージンが減少するという問題があった。
【００２０】
本発明は上記問題点を解決するために成されたもので、特に、温度が上昇すると参照レベルも共に高くすることによって、センシングマージンを改善させるようにした不揮発性強誘電体メモリ装置の参照電圧発生回路を提供することが目的である。
【００２１】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ装置の参照電圧発生回路は、温度が上昇すると、参照キャパシタノードへ出力される信号のレベルを上昇させるように出力する温度補償制御回路と、一方の電極は接地電圧端に共通に連結され、他方の電極は前記温度補償制御回路の出力信号を受ける前記参照キャパシタノードに共通接続されるように並列に連結された複数の強誘電体キャパシタと、ドレイン端は前記参照キャパシタノードに共通に接続され、ソース端は各々のビットラインに連結され、ゲート端は参照ワードライン信号によって共通に制御される複数のスイッチング素子とから構成され、前記スイッチング素子が前記複数の強誘電体キャパシタと共に単位参照セルアレイを成すことを特徴とする。
【００２２】
本発明は不揮発性強誘電体メモリ装置に適用できるもので、温度による参照電圧を異なるように調整することにより、メインデータの温度依存性と参照レベルの温度依存性との関係を最適化することに関する。
即ち、疲労現象のないノンスイッチ電荷のＱｎｓを用いることによって、温度の依存性を活用して、より正確且つ安定的な参照レベルを発生させるようにしたものである。そのために、温度の上昇に伴って参照レベルも共に高くなるのでセンシングマージンを改善している。
【００２３】
【発明の実施の形態】
以下、添付の図面を参照して本発明の不揮発性強誘電体メモリ装置の参照電圧発生回路について説明する。
【００２４】
図８は本発明の温度補償制御回路の参照電圧と参照電荷との相関関係を示すヒステリシス特性図である。図８は本発明の温度補償参照電圧発生の基本原理を説明したもので、温度が上昇するとＶ１の参照動作電圧で動作させ、温度が下降すると下降の程度に応じてＶ２とＶ３の参照動作電圧で動作させる。
Ｖ１電圧ではＱ(Ｖ１）だけの参照電荷を発生させ、Ｖ２とＶ３電圧ではＱ(Ｖ２）とＱ(Ｖ３）だけの参照電荷を発生させる。
上記のように、参照電圧発生回路で参照動作電圧を異なるように調整することにより、それに伴う参照電荷もを異なるように調整する。
【００２５】
かかる動作を行う本発明による参照電圧発生回路の構成について以下に説明する。
【００２６】
本発明の不揮発性強誘電体メモリ装置の参照電圧発生回路は、図９に示すように、温度補償制御回路９０と、複数の参照強誘電体キャパシタと複数のトランジスタとから構成された参照セルアレイ９１とから構成されている。
ここで、参照セルアレイ９１は、温度補償制御回路９０の出力信号を受けた第１ノードＮ１と接地電圧端ＶＳＳとの間に並列構成された複数個の強誘電体キャパシタ（Ｆ９−１，Ｆ９−２，Ｆ９−３，Ｆ９−４，…）と、参照ワードラインＲＥＦ＿Ｗ／Ｌ信号を受けて動作し、ドレイン端子が第１ノードＮ１に共通に接続され、ソース端子は各々のビットライン（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…）に連結されている複数のトランジスタ（Ｔ９−１，Ｔ９−２，Ｔ９−３，Ｔ９−４，…）とから構成される。
【００２７】
図８に説明した動作原理により動作する温度補償制御回路９０の構成をさらに説明すると以下の通りである。
【００２８】
本発明の温度補償制御回路９０は、図１２に示すように、温度が上昇するとしきい電圧が下降して、ドレインノードの電圧が上昇する第１ＮＭＯＳトランジスタＮＭ１と、温度の上昇時、第１ＮＭＯＳトランジスタＮＭ１のドレインノードの上昇した信号を受けてゲート電圧が上昇することにより、電流の流れがより多くなる第２ＮＭＯＳトランジスタＮＭ２と、チップが活性化している間はＯＮに保ち、その他の区間はオフさせるＴＥＭＰ＿ＥＮ信号により制御されるスイッチ素子として動作する第３ＮＭＯＳトランジスタＮＭ３と、温度が上昇すると抵抗か大きくなり、電圧ドロップが大きくなる第１ＰＭＯＳトランジスタＰＭ１と、温度が上昇すると、ドレインノードの電圧が上昇するようにダイオード接続されたＮ個のＮＭＯＳトランジスタが直列連結されている基準電圧出力部１２０と、その基準電圧出力部１２０の出力信号Ｖｒｅｆ＿ｔｅｍｐと第５ノードＮ５の信号とを比較して、差動増幅して出力する差動増幅器１２１と、参照キャパシタノードへの電圧供給ＲＥＦ＿ＰＷＲを一旦停止させるように、参照制御信号ＲＥＦ＿ＣＯＮにより制御されるスイッチ素子の役割を果たす第４ＰＭＯＳトランジスタＰＭ４とから構成されている。
【００２９】
差動増幅器１２１は、Ｖｒｅｆ＿ｔｅｍｐ信号を受けて動作する第６ＮＭＯＳトランジスタＮＭ６と、第５ノードＮ５の信号を受けて動作する第７ＮＭＯＳトランジスタＮＭ７と、ＴＥＭＰ＿ＥＮ信号を受けて動作する第８ＮＭＯＳトランジスタＮＭ８と、電源電圧端ＶＣＣと第６ＮＭＯＳトランジスタＮＭ６の一端との間に構成された第２ＰＭＯＳトランジスタＰＭ２と、ＰＭ２とゲート端が連結されており、ＶＣＣと第７ＮＭＯＳトランジスタＮＭ７の一端との間に構成された第３ＰＭＯＳトランジスタＰＭ３とから構成されている。
【００３０】
第５ノードＮ５にかかる電圧は、第２，第３ＮＭＯＳトランジスタＮＭ２，ＮＭ３の抵抗成分と、第１ＰＭＯＳトランジスタＰＭ１の抵抗成分と比によって決定される。
【００３１】
上記回路においては、前記のように温度が上昇すると第２ＮＭＯＳトランジスタＮＭ２のゲート電圧は高くなって抵抗が減少し、第１ＰＭＯＳトランジスタＰＭ１の抵抗が大きくなるが、全体として第５ノードＮ５の電圧は下降するように選定されている。
前述のように、基準電圧出力部１２０は、温度が上昇するほどドレイン端の電圧Ｖｒｅｆ＿ｔｅｍｐが高くなる一方、第５ノードＮ５は温度上昇に伴って電圧が低くなる。
【００３２】
温度の上昇時に第５ノードＮ５の電圧がＶｒｅｆ＿ｔｅｍｐより小さいと、差動増幅器１２１を介して出力されるＲＥＦ＿ＰＷＲは高くなる。
【００３３】
以上のように、温度に従って参照電荷電圧を調整することができる。
【００３４】
次に、本発明の第１実施形態と第２実施形態による参照電圧発生回路の構成について説明する。
【００３５】
まず、本発明の第１実施形態による参照電圧発生回路は、図１０に示すように、温度補償電圧調整回路１００と、スイッチングトランジスタＮＭと、参照セルアレイ１０１とから構成されている。
図１０の参照セルアレイ１０１は、図９の参照セルアレイ９１と同一の構成を有し、図１０の温度補償電圧調整回路１００とスイッチングトランジスタＮＭは、図９の温度補償制御回路９０に対応する。
【００３６】
図１０のスイッチングトランジスタＮＭは、ゲートが温度補償電圧調整回路１００の出力信号を受けるように第２ノードＮ２に接続され、ドレインとソースがそれぞれ電源電圧端ＶＣＣと参照セルアレイ部１０１（ノードＮ３）とに接続されている。
上記した第２ノードＮ２の電圧は、低温の場合は高温の場合より低く調整されるので、参照セルアレイ１０１に入力される第３ノードＮ３の電圧が低く制御される。前述のように第３ノードＮ３が温度に従って制御されることに伴い、参照セルアレイ１０１の参照キャパシタに格納される電荷も温度に従って制御される。
【００３７】
次に、本発明の第２実施形態による参照電圧発生回路は、図１１に示すように、温度補償制御回路１１０とｎ個の参照セルアレイ部とから構成されている。
【００３８】
第２実施形態による本発明は、第１実施形態が一つの参照セルアレイを備えているのとは異なり、ｎ個の参照セルアレイから構成されている。その各々の参照セルアレイは、図９に示した参照セルアレイ９１の構成と同様であり、ｎ個の参照セルアレイの参照強誘電体キャパシタの一方の電極は共通に連結され、接地電圧に固定されており、他方の電極は温度補償制御回路１１０の出力信号を受ける第４ノードＮ４に共通に接続されている。この第１から第ｎの参照セルアレイのゲート端子は、各々第１，…，第ｎ参照ワードラインＲＥＦ＿Ｗ／Ｌ＜１＞，…，ＲＥＦ＿Ｗ／Ｌ＜ｎ＞信号を受けて動作する。
【００３９】
上記のように、参照強誘電体キャパシタのサイズを他の参照セルアレイの参照強誘電体キャパシタにも共通に用いられるので、各々の参照強誘電体キャパシタのサイズを縮小し且つ、電流消耗も減らすことができる。
【００４０】
このように、本発明の第２実施形態による参照電圧発生回路は、複数の参照セルアレイが第４ノードＮ４に共通連結され、セルアレイ選択参照ワードラインＲＥＦ＿Ｗ／Ｌのみ個別に調整するのである。
【００４１】
かかる構成を有する本発明の第２実施形態による参照電圧発生回路では、低温の場合は高温の場合より第４ノードＮ４の電圧が低く制御される。
従って、参照強誘電体キャパシタに格納される電荷も温度に従って制御することができる。
【００４２】
次に、本発明による不揮発性強誘電体メモリ装置の参照電圧発生回路の動作について説明する。
【００４３】
図１０と図１３、図１４に示すように、１サイクルはアクティブ区間とプリチャージ区間とで構成され、１サイクルはチップイネーブル信号ＣＥＢｐａｄがローに遷移して始まる。始まる前のＡ区間は前のサイクルのプリチャージ区間である。
チップのアクティブ区間が始まると、Ｂ区間の間アドレスがデコーディングされ、各種の制御信号が活性化される。その間、参照制御信号ＲＥＦ＿ＣＯＮがハイとなり、トランジスタＰＭ４をオフとする。その状態でＣ区間で参照ワードラインＲＥＦ＿Ｗ／Ｌがローからハイへ遷移する。
【００４４】
Ｃ区間で参照ワードラインＲＥＦ＿Ｗ／Ｌがローからハイへ遷移することにより、トランジスタＰＭ４のオフでキャパシタの電圧が確定された参照強誘電体キャパシタのデータが各々のビットラインへ伝達される。
第１ノードＮ１はＣ区間でのみフローテイング状態であり、他のＡ，Ｂ，Ｄ，Ｅ区間では、温度が上昇するほど参照調整電圧もＶ３，Ｖ２，Ｖ１となっている。ここで、Ｖ３＜Ｖ２＜Ｖ１である。
参照ワードラインはＣ区間でのみハイであり、他のＡ，Ｂ，Ｄ，Ｅ区間ではローレベルである。
【００４５】
ビットラインセンスアンプの活性化信号のセンスイネーブル信号ＳＥＮは、Ｄ区間でハイレベルにセンスアンプを活性化させる。従って、Ｃ区間でメインセルのデータと参照セルのデータがビットラインへ伝達され、Ｄ区間でセンスイネーブル信号ＳＥＮによってビットラインデータが増幅する。
【００４６】
強誘電体キャパシタは充電と放電時に温度及び電圧による依存性が大きく、その温度の依存性を充電時にはＡ，Ｂ区間の参照電圧により調整し、ビットラインへの放電時にはＣ区間で調整する。
【００４７】
温度補償電圧調整回路（温度補償制御回路）によって第２ノードＮ２へ出力される信号を、図１２と図１３を参照して以下に説明する。
【００４８】
アクティブ区間の間にチップイネーブル信号がローに活性化されており、第３ＮＭＯＳトランジスタＮＭ３を制御するＴＥＭＰ＿ＥＮ信号はハイレベルに活性化されており、参照制御信号ＲＥＦ＿ＣＯＮがハイレベルとなっている。すなわち、Ｂ区間に入る前にＲＥＦ＿ＣＯＮを一旦ハイにしてＰＭ４をオフにし、温度補償回路からの電圧またはその回路からの電圧で制御される電圧が参照キャパシタへ供給されるのを遮断して、その間にＲＥＦ＿ＷＬをハイに活性化させて温度変化に応じて変化した参照キャパシタの電圧をビットラインへ読み出す。
【００４９】
図１３でＶ１，Ｖ２，Ｖ３は図８に示すようにＶ１＞Ｖ２＞Ｖ３である。
【００５０】
上記のような構成を有する本発明において、温度による参照レベルの変化程度を従来技術と比較すると次の通りである。
【００５１】
図６は本発明と従来技術の温度による参照レベルの変化程度を示すもので、従来技術の場合、温度が上昇すると参照レベルが減少する特性を有するに対し、本発明の場合、温度が上昇すると参照レベルも共に高くなる特性を有している。
【００５２】
また、図７は動作電圧によるビットラインセンシングレベルを示すもので、メインセルのローデータは温度の上昇と共に上昇する特性を現し、本発明による参照レベルのデータも同様の特性を有していることが分かる。
【００５３】
【発明の効果】
以上のような本発明の半導体メモリ装置の参照電圧発生回路は、温度の上昇時にメインセルのローデータが上昇すると、参照レベルのデータも共に上昇するので、センシングマージンを改善させることができる。
【図面の簡単な説明】
【図１】  一般的なセルアレイ周辺関連回路図。
【図２】  図１のメインセルの単位回路図。
【図３】  従来参照セルの単位回路図。
【図４】  従来参照セルの電荷発生ヒステリシス特性図。
【図５】  従来参照セルの動作タイミング図。
【図６】  従来技術と本発明の温度による参照レベルの変化特性図。
【図７】  従来技術と本発明の動作電圧によるビットラインセンシングレベルの温度依存性を示す特性図。
【図８】  本発明による温度補償制御回路の参照電圧と参照電荷との相関関係を示すヒステリシス特性図。
【図９】  本発明による半導体メモリ装置の参照電圧発生回路の構成図。
【図１０】  本発明の第１実施形態による半導体メモリ装置の参照電圧発生回路図。
【図１１】  本発明の第２実施形態による半導体メモリ装置の参照電圧発生回路図。
【図１２】  図９及び図１１の温度補償制御回路の詳細回路図。
【図１３】  図１２の温度補償制御回路の動作タイミング図。
【図１４】  図９の参照セルの動作タイミング図。
【符号の説明】
９０，１００：温度補償制御回路
９１，１０１：参照セルアレイ
１００：温度補償電圧調整回路
１１１，１１２：第１セルブロック、第ｎセルブロック
１２０：基準電圧出力部
１２１：差動増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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