(57)【特許請求の範囲】
【請求項１】
ラスターブロック変換後の画像データを拡大縮小する画像変倍装置において、前記画像データから１ブロック分の画素データを取得する画素データ取得手段と、この取得した１ブロック分の画素データの各画素のビット幅を共通の１画素当たりのビット幅の画素データに変換する画素データ変換手段と、前記画素データ変換手段で変換された画素データに対して変倍処理を行う画像変倍手段と、前記画像変倍手段で変倍処理された画像データをもとの１画素当たりのビット幅の画素データへ再変換するビット変換手段とを備え、前記画素データ取得手段は、もとの１画素当りのビット幅で前記画像データから１ブロック分をメモリに取り出して、前記メモリの１ブロック分の画素データから、複数種類のビット幅に対しても１ライン単位で各画素を選択することが可能な画素データ選択手段を有することを特徴とする複数ビット幅画素対応の画像変倍装置。
【請求項２】
請求項１に記載の複数ビット幅画素対応の画像変倍装置において、前記１ブロックは、主走査方向８画素×副走査方向８ラインからなることを特徴とする複数ビット幅画素対応の画像変倍装置。
【請求項３】
請求項１または２に記載の複数ビット幅画素対応の画像変倍装置において、前記画素データ変換手段は、各１画素の値を直列に並べて前記共通のビット幅になるように変換することを特徴とする複数ビット幅画素対応の画像変倍装置。
【請求項４】
請求項１、２または３に記載の複数ビット幅画素対応の画像変倍装置において、前記画素データ変換手段における共通の１画素当たりのビット幅は、この画像変倍装置の処理できる１画素当りの最大のビット幅とすることを特徴とする複数ビット幅画素対応の画像変倍装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数ビット幅画素対応の画像変倍装置に関し、具体的には、ラスター変換された画像データを縮小または拡大を行う変倍処理に関し、デジタルコピー、プリンタ、デジタルカメラ等に応用して好適である。
【０００２】
【従来の技術】
従来のラスターブロック変換画像における画像拡大縮小装置は、１画素当たりのビット幅は１ビット、２ビット、８ビットといった固定値を扱うものであり、それらの各々に対して個別の処理装置が必要である。
即ち、１ビットに対しては１ビット専用、２ビットに対しては２ビット専用というように、１画素が扱うビット幅に対応したそれぞれの拡大縮小ハードウェアを必要としており、回路規模の増大の要因となっている。
【０００３】
また、ビット幅に対応した拡大縮小処理においてもそれぞれのビット幅に対するデータアクセスおよび拡大縮小演算においてデータ幅が違うために処理を複雑にしている。
【０００４】
【発明が解決しようとする課題】
本発明は、上述の実情を考慮してなされたものであって、ラスターブロック変換した画像において、これら各々違ったビット幅を持った画素データに対しても個別の専用ハードウェアを持つことなく共通のハードウェアで拡大縮小処理を行うことによりハードウェア規模の削減を行い、また各々のビット幅ごとに個別の演算を行っていたものを共通演算とすることで、処理を単純化できる複数ビット幅画素対応の画像変倍装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１の複数ビット幅画素対応の画像変倍装置は、ラスターブロック変換後の画像データを拡大縮小する画像変倍装置において、前記画像データから１ブロック分の画素データを取得する画素データ取得手段と、この取得した１ブロック分の画素データの各画素のビット幅を共通の１画素当たりのビット幅の画素データに変換する画素データ変換手段と、前記画素データ変換手段で変換された画素データに対して変倍処理を行う画像変倍手段と、前記画像変倍手段で変倍処理された画像データをもとの１画素当たりのビット幅の画素データへ再変換するビット変換手段とを備え、前記画素データ取得手段は、もとの１画素当りのビット幅で前記画像データから１ブロック分をメモリに取り出して、前記メモリの１ブロック分の画素データから、複数種類のビット幅に対しても１ライン単位で各画素を選択することが可能な画素データ選択手段を有することを特徴とする。
また、本発明の請求項２は、請求項１に記載の複数ビット幅画素対応の画像変倍装置において、前記１ブロックは、主走査方向８画素×副走査方向８ラインからなることを特徴とする。
また、本発明の請求項３は、請求項１または２に記載の複数ビット幅画素対応の画像変倍装置において、前記画素データ変換手段は、各１画素の値を直列に並べて前記共通のビット幅になるように変換することを特徴とする。
また、本発明の請求項４は、請求項１、２または３に記載の複数ビット幅画素対応の画像変倍装置において、前記画素データ変換手段における共通の１画素当たりのビット幅は、この画像変倍装置の処理できる１画素当りの最大のビット幅とすることを特徴とする。
【０００６】
以上の構成により、任意のビット幅に対応した専用ハードウェアを持つことなく共通の変倍器で拡大縮小処理を行わせられるので、ハードウェア規模の削減を行うことができる。
また、各々のビット幅ごとに個別の拡大縮小演算を行っていたものを共通演算とできるので、処理を単純化することができる。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
図１は、本発明の複数ビット幅画素対応の画像変倍装置を説明するためのブロック図である。図１において、複数ビット幅画素対応の画像変倍装置は、原画像メモリ１０、画素データ取得器２０、１画素データを８ビット画素データへ変換する画素データ変換器３０、８ビット画素データに対して変倍処理を行う画像変倍器４０、８ビットの１画素データをもとの対応画素ビット数の画素データへ再変換するビット変換器５０、変倍後の８×８画素単位ブロックデータを格納する変倍後画像メモリ６０、拡大率／縮小率の初期値を設定する拡大率／縮小率設定レジスタ７０および１画素当りビット数設定レジスタ８０からなっている。
さらに、画素データ取得器２０は、拡大率縮小率に応じた８×８画素カウンタ２１、８×８画素単位ブロックデータを格納する８×８画素画像メモリ２２、８×８画素単位ブロックデータを格納するメモリに対するアドレス制御を行うアドレス制御装置２３、任意のビット数の画素データに対応した８×８画素単位ブロックデータ格納メモリから１画素分のデータを選択する画素データセレクタ２４からなっている。
【０００８】
本発明の複数ビット幅画素対応の画像変倍装置の処理の流れを図２のフローチャートを用いて説明する。
１画素当りのビット数を設定レジスタ８０に設定する（ステップＳ１）。
拡大率または縮小率を設定レジスタ７０に設定する（ステップＳ２）。
ステップＳ１およびステップＳ２で設定したレジスタ（７０，８０）の値に従って原画像メモリ１０からラスターブロック変換を行いながら画素データを８×８画素画像メモリ２２へ取りこむ（ステップＳ３）。
この場合のブロックは主走査方向８画素、副走査方向８画素の８×８画素構成のメモリとし、またそのメモリは３２ビット×１６語構成のメモリとする（図３参照）。
【０００９】
例えば、１画素当り１ビット、２ビット、８ビットの場合に、８×８画素画像メモリ２２に取り込まれた結果は次のようになる（図４参照）。
［１画素当り１ビットの場合］
８×８画素構成のメモリに読みこむデータ量は、１ビット×６４画素＝６４ビットであるため３２ビット×１６語構成のメモリのうち３２ビット×２語が画素データ保存領域となり、その領域にデータを取り込む。
この場合、１語（３２ビット）における最初の８ビットのデータが８×８画素構成における１ライン分の８画素データとなる。１語には４ライン分の画素データが保存されていることになる。
【００１０】
［１画素当り２ビットの場合］
８×８画素構成のメモリに読みこむデータ量は、２ビット×６４画素＝１２８ビットであるため３２ビット×１６語構成メモリのうち３２ビット×４語が画素データ保存領域となり、その領域にデータを取り込む。
この場合、１語（３２ビット）における前半の１６ビットのデータが８×８画素構成における１ライン分の８画素データとなる。１語には２ライン分の画素データが保存されていることになる。
【００１１】
［１画素当り８ビットの場合］
８×８画素構成のメモリに読みこむデータ量は、８ビット×６４画素＝５１２ビットであるため３２ビット×１６語構成メモリのうち３２ビット×１６語が画素データ保存領域となり、その領域にデータを取り込む。
この場合、２語分のデータが８×８画素構成における１ライン分の８画素データとなる。
【００１２】
ステップＳ３で読み込まれた８×８画素画像メモリ２２から、８×８画素すべてのデータを選択する（ステップＳ４）。
この選択は、画素データセレクタ２４によって実行される。この画素データセレクタ２４は、図５に示したように以下に示す５つのセレクタから構成されている。
（１）３２ビットから前半１６ビット、後半１６ビットデータを選択するセレクタ
（２）３２ビットから８ビット単位でデータを選択するセレクタ
（３）１６ビットから２ビット単位でデータを選択するセレクタ
（４）８ビットから１ビット単位でデータを選択するセレクタ
（５）１６アドレスから１アドレスを選択するセレクタ
【００１３】
次に、これらのセレクタを使った画素データセレクタ２４により各々のビット幅の画素データを１ライン単位（８画素）で選択する方法を説明する。
［１画素当り１ビットの場合］
１語当り３２ビット構成のメモリとしているため、まず（２）のセレクタを使い３２ビットから８ビットを選択する。
次に、（４）のセレクタを使い（２）で選択された８ビットデータからさらに１ビットデータを選択する。
以上により、１ラインにおける８画素を選択できる。
【００１４】
［１画素当り２ビットの場合］
１語当り３２ビット構成のメモリとしているため、まず（１）のセレクタを使い３２ビットから１６ビットを選択する。
次に、（３）のセレクタを使い（１）で選択された１６ビットデータからさらに２ビットデータを選択する。
以上により、１ラインにおける８画素を選択できる。
【００１５】
［１画素当り８ビットの場合］
１語当り３２ビット構成のメモリとしているため、まず（５）のセレクタを使いアドレス１を出力し３２ビットを選択する。
次に、（２）のセレクタを使い（５）で選択された３２ビットデータからさらに８ビットデータを選択する。これにより、１ラインにおける前半４画素を選択したことになる。
同様に、（５）のセレクタを使いアドレス２を出力し、次の３２ビットを選択し、（２）のセレクタを使い（５）で選択された３２ビットデータからさらに８ビットデータを選択する。これにより、１ラインにおける後半４画素を選択したことになる。
以上により、１ラインあたり８画素を選択できる。
【００１６】
以上の選択を１ライン目から８ライン目まで行うことにより８×８画素すべてのデータを選択する。以上、ステップＳ３、Ｓ４で画素データ取得器（画素データ取得手段）２０を構成する。
【００１７】
ステップＳ４において選択された各々のビット数に対応したデータに対して、すべて８ビット画素データ（この８ビット幅は、本装置における最大ビット幅であり、共通化したビット幅である）となるように以下のように変換をかける（ステップＳ５）。ステップＳ４で画素データ変換器（画素データ変換手段）３０を構成する。
【００１８】
［１画素当り１ビットの場合］
画素データが“０”の場合：００ｈ
画素データが“１”の場合：ＦＦｈ
ここで、ｈは１６進数を表す。
【００１９】
［１画素当り２ビットの場合］
画素データが“００ｂ”の場合：００ｈ
画素データが“０１ｂ”の場合：５５ｈ
画素データが“１０ｂ”の場合：ＡＡｈ
画素データが“１１ｂ”の場合：ＦＦｈ
ここで、ｂは２進数を表す。
【００２０】
［１画素当り８ビットの場合］
変換なし。
【００２１】
ステップＳ５で８ビットに変換された画素データを１ライン目から順番に８ライン目までの合計６４画素分のデータを拡大率／縮小率設定レジスタ７０に設定された変倍率によって、変倍処理を行う（ステップＳ６）。ステップＳ６で画像変倍器（画像変倍手段）４０を構成する。
この変倍処理は、公知の変倍処理（間引きや補間処理等）によって処理する。この画像変倍器４０は、扱うデータはすべて８ビットであるため１画素当りのビット数に関係なく同一の処理を行うことができ、各々のビット数に対応した複数の変倍器をもつ必要がなくなる。
【００２２】
ステップＳ６により処理された８ビット画素データは、８ビットデータとして画像変倍器４０から出力されるため、元のビット幅の画素データとなるように以下のような再変換をかける（ステップＳ７）。ステップＳ７でビット変換器（ビット変換手段）５０を構成する。
【００２３】
［１画素当り１ビットの場合］
変倍処理後の８ビットデータにおける最上位ビットを選択し、最終的な１ビット画素データとする。
［１画素当り２ビットの場合］
変倍処理後の８ビットデータにおける最上位から２ビットを選択し、最終的な２ビット画素データとする。
［１画素当り８ビットの場合］
再変換なし。そのまま変倍処理後の８ビットデータを最終的な８ビット画素データとする。
【００２４】
再変換された画素データを変倍後の画像メモリ６０へ格納する（ステップＳ８）。
原画像メモリ１０にあるすべてのブロックに対してステップＳ３からＳ８までの処理を繰り返すことによって、原画像メモリ中の画像データに対して変倍処理された画像データが変倍後の画像メモリ６０へ蓄積される（ステップＳ９）。
【００２５】
【発明の効果】
以上説明したように本発明によれば、任意のビット幅に対応した専用ハードウェアを持つことなく共通の変倍器で拡大縮小処理を行わせられるので、ハードウェア規模の削減を行うことができる。
また、各々のビット幅ごとに個別の拡大縮小演算を行っていたものを共通演算とできるので、処理を単純化することができる。
【図面の簡単な説明】
【図１】  本発明の複数ビット幅画素対応の画像変倍装置を説明するためのブロック図である。
【図２】  本発明の複数ビット幅画素対応の画像変倍装置の処理の流れを説明するためのフローチャートである。
【図３】  ８×８画素画像メモリのメモリ構成を説明するための図である。
【図４】  ８×８画素画像メモリへ格納された１ブロック分の画素データを説明するための図である。
【図５】  １画素当りの画素データを８×８画素画像メモリから取得するときのセレクタ構成を説明するための図である。
【符号の説明】
１０…原画像メモリ、２０…画素データ取得器（画素データ取得手段）、２１…８×８画素カウンタ、２２…８×８画素画像メモリ、２３…アドレス制御装置、２４…画素データセレクタ、３０…画素データ変換器（画素データ変換手段）、４０…画像変倍器（画像変倍手段）、５０…ビット変換器（ビット変換手段）、６０…変倍後画像メモリ、７０…拡大率／縮小率設定レジスタ、８０…１画素当りビット数設定レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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