(57)【特許請求の範囲】
【請求項１】
制御データに基づいて制御電圧を生成する制御電圧発生回路と、前記制御電圧に基づいて定電流を生成する定電流源を用いた回路と、前記定電流源に前記制御電圧を与える信号線に制御端子が接続された電流測定用トランジスタと、前記電流測定用トランジスタの電流端子に接続され前記電流測定用トランジスタに流れる電流を外部から測定可能にする外部測定端子と、制御データを保持して前記制御電圧発生回路に与える記憶手段と、を半導体チップに有し、
前記制御データは前記電流測定用トランジスタに流れる電流を前記外部測定端子を介して測定した結果に基づいて設定されて成るものであり、
前記半導体チップ上に形成されるトランジスタのゲート−ソース間電圧とドレイン−ソース間電流との関係において、動作許容温度範囲の高温側における前記関係と前記動作許容温度範囲の低温側における前記関係とが一致するゲート−ソース間電圧を、前記動作許容温度範囲の中間的な温度環境において、前記電流測定用トランジスタに印加し、前記電流測定用トランジスタのドレイン−ソース間電流が前記関係が一致しているドレイン−ソース間電流の値となるように前記制御データを決定することを特徴とする半導体装置。
【請求項２】
前記定電流源を有する回路を複数個備え、前記複数個の回路の夫々の前記定電流源に前記制御電圧が共通に与えられるものであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記定電流源は前記制御電圧を制御端子に受けて相互コンダクタンスが制御される定電流源ＭＯＳトランジスタを含んで成るものであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記電流測定用トランジスタは、前記定電流源ＭＯＳトランジスタと同一プロセスで製造されたＭＯＳトランジスタであることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記電流測定用トランジスタは、前記定電流源ＭＯＳトランジスタと夫々同一サイズであって相互に並列形態で接続された複数個のＭＯＳトランジスタから成るものであることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記電流測定用トランジスタは、ｎチャネル型のＭＯＳトランジスタであることを特徴とする請求項４又は５記載の半導体装置。
【請求項７】
前記電流測定用トランジスタのチャネル長はチャネル長ばらつきに対する閾値電圧の変動が小さいチャネル長に設定されて成るものであることを特徴とする請求項４乃至６の何れか１項記載の半導体装置。
【請求項８】
前記電流測定用トランジスタのチャネル幅はチャネル幅ばらつきに対する閾値電圧の変動が小さいチャネル幅に設定されて成るものであることを特徴とする請求項４乃至６の何れか１項記載の半導体装置。
【請求項９】
前記定電流源は前記制御電圧を制御端子に受けて相互コンダクタンスが制御される定電流源ＭＯＳトランジスタとカレントミラー負荷とを有し、定電圧を出力可能な定電流源回路であることを特徴とする請求項１又は２記載の半導体装置。
【請求項１０】
前記定電流源を用いた回路は、遅延素子を有する遅延回路であって、前記遅延素子は前記定電流源回路から出力される定電圧によって遅延時間が制御されるものであることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記定電流源を用いた回路は、複数個の遅延素子を有するリングオシレータであって、前記遅延素子は前記定電流源回路から出力される定電圧によって遅延時間が制御されるものであることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記定電流源を用いた回路は、複数個の遅延素子を有するリングオシレータと、前記リングオシレータから出力される周期信号を計数してパルス信号を出力するカウンタとを有するタイマであって、前記遅延素子は前記定電流源回路から出力される定電圧によって遅延時間が制御されるものであることを特徴とする請求項９記載の半導体装置。
【請求項１３】
前記定電流源を用いた回路は、前記定電流源回路から出力される定電圧を制御端子に夫々受ける第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタと、を定電流を選択的に流す回路として有するものであることを特徴とする請求項９記載の半導体装置。
【請求項１４】
前記定電流源を用いた回路は、前記定電流源回路から出力される定電圧を制御端子に夫々受ける第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタと、を充電用定電流を選択的に流す回路として有し、
前記第３のＭＯＳトランジスタと相補的にスイッチ制御され前記第２のＭＯＳトランジスタに直列接続された第４のＭＯＳトランジスタを放電用定電流を流す回路として有するものであることを特徴とする請求項９記載の半導体装置。
【請求項１５】
前記定電流源を用いた回路は、前記定電流源回路から出力される第１の定電圧を制御端子に夫々受ける第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタと、を充電用定電流を選択的に流す第１回路として有し、
前記定電流源回路から出力される第２の定電圧を制御端子に夫々受ける第４のＭＯＳトランジスタ及び第５のＭＯＳトランジスタと、それら第４及び第５のＭＯＳトランジスタの間に配置されてスイッチ制御される第６のＭＯＳトランジスタと、を放電用定電流を選択的に流す第２回路として有するものであることを特徴とする請求項９記載の半導体装置。
【請求項１６】
前記定電流源を用いた回路は、前記定電流源ＭＯＳトランジスタを定電流源とする差動アンプと、前記差動アンプの差動出力電圧を制御端子に受ける出力回路とを有し、前記出力回路の出力電圧を前記差動アンプを介して定電圧に負帰還制御可能なクランプ回路であることを特徴とする請求項３記載の半導体装置。
【請求項１７】
閾値電圧がプログラム可能にされた不揮発性記憶素子と、前記不揮発性記憶素子の閾値電圧に応じてデータ線に現れる電圧の判定レベルを生成するリファレンス回路と、前記リファレンス回路の判定レベルと前記不揮発性記憶素子の閾値電圧とに応じてデータ線に現れる電圧とを比較するセンスアンプとを有し、
前記リファレンス回路は、ディスチャージ経路に前記定電流源ＭＯＳトランジスタを有する回路であって前記定電流源を用いた回路を構成することを特徴とする請求項３記載の半導体装置。
【請求項１８】
前記リファレンス回路は、前記制御電圧を制御端子に夫々受ける第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタと、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタと、を定電流を選択的に流す回路として有するものであることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
閾値電圧を電気的に変更可能にされた不揮発性記憶素子と、前記不揮発性記憶素子に対する閾値電圧の変更を制御するプログラム制御回路と、前記プログラム制御回路による閾値電圧の変更が完了したか否かを検出するベリファイセンスアンプとを有し、
前記ベリファイセンスアンプは、前記不揮発性記憶素子のデータ端子に接続され所定の論理閾値電圧を有する論理ゲートと、前記定電流源ＭＯＳトランジスタを有しこれに流れる定電流に基づいて前記論理閾値電圧近傍の定電圧を生成する定電流源回路と、前記定電流源回路が生成する定電圧を受けて相互コンダクタンス制御され前記不揮発性記憶素子のデータ端子に電流を供給し、前記不揮発性記憶素子の閾値電圧が所定の状態に到達したとき論理ゲートの入力を前記論理閾値電圧近傍の電圧に制御する負荷ＭＯＳトランジスタと、を有して成るものであることを特徴とする請求項３記載の半導体装置。
【請求項２０】
前記外部測定端子と前記電流測定用トランジスタとの間に第１の選択手段を設け、前記外部測定端子と前記第１の選択手段との間に第２の選択手段を介して別の回路が接続されて成るものであることを特徴とする請求項１乃至１９の何れか１項記載の半導体装置。
【請求項２１】
前記別の回路は、記憶手段に記憶された電圧制御データに応じた電圧を出力する電圧出力回路であって、前記電圧出力回路が出力する電圧を前記第２の選択手段を介して前記外部測定端子から観測可能にされて成るものであることを特徴とする請求項２０記載の半導体装置。
【請求項２２】
１個の半導体チップにＣＰＵと別の回路を含むマイクロコンピュータであって、
前記別の回路は、制御データに基づいて制御電圧を生成する制御電圧発生回路と、前記制御電圧に基づいて定電流を生成する定電流源トランジスタを用いた回路と、前記定電流源トランジスタに前記制御電圧を供給する経路に制御端子が接続された電流測定用トランジスタと、前記電流測定用トランジスタの電流端子に接続され前記電流測定用トランジスタに流れる電流を半導体チップの外部から測定可能にする外部測定端子と、制御データを保持して前記制御電圧発生回路に与える記憶手段とを含み、
前記電流測定用トランジスタは前記定電流源トランジスタに対応して形成され、
前記制御データは前記電流測定用トランジスタに流れる電流を前記外部測定端子を介して測定することにより設定されて成るものであり、
前記半導体チップ上に形成されるトランジスタのゲート−ソース間電圧とドレイン−ソース間電流との関係において、動作許容温度範囲の高温側における前記関係と前記動作許容温度範囲の低温側における前記関係とが一致するゲート−ソース間電圧を、前記動作許容温度範囲の中間的な温度環境において、前記電流測定用トランジスタに印加し、前記電流測定用トランジスタのドレイン−ソース間電流が前記関係が一致しているドレイン−ソース間電流の値となるように前記制御データを決定することを特徴とするマイクロコンピュータ。
【請求項２３】
前記記憶手段は、制御データを保有する書き換え不可能な不揮発性メモリを含むものであることを特徴とする請求項２２記載のマイクロコンピュータ。
【請求項２４】
前記記憶手段は、電気的に書き換え可能な不揮発性メモリを含むものであることを特徴とする請求項２２記載のマイクロコンピュータ。
【請求項２５】
前記記憶手段は、前記不揮発性記憶手段から制御データが転送可能にされると共に、外部から制御データが転送可能にされ、転送された制御データを制御電圧発生回路に出力するレジスタ手段を更に有して成るものであることを特徴とする請求項２３又は２４記載のマイクロコンピュータ。
【請求項２６】
前記別の回路はＣＰＵによってアクセス可能なフラッシュメモリを含み、
前記フラッシュメモリは、閾値電圧を電気的に変更可能にされた不揮発性記憶素子のアレイと、前記不揮発性記憶素子の閾値電圧を変更するプログラム回路と、不揮発性記憶素子の記憶情報を読み出すリード回路とを有し、
前記リード回路は、前記不揮発性記憶素子の閾値電圧に応じてデータ線に現れる電圧の判定レベルを生成するリファレンス回路と、前記リファレンス回路の判定レベルと前記不揮発性記憶素子の閾値電圧に応じてデータ線に現れる電圧とを比較するセンスアンプとを有し、
前記リファレンス回路は、ディスチャージ経路に前記定電流源トランジスタが介在されて成るところの前記定電流源トランジスタを用いた回路であることを特徴とする請求項２２記載のマイクロコンピュータ。
【請求項２７】
前記リファレンス回路は、前記制御電圧を制御端子に夫々受ける第１の定電流源ＭＯＳトランジスタ及び第２の定電流源ＭＯＳトランジスタと、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタとから成り、前記第３のＭＯＳトランジスタのオン状態で定電流を流す回路であることを特徴とする請求項２６記載のマイクロコンピュータ。
【請求項２８】
前記プログラム回路は、閾値電圧の変更が完了したか否かを検出するベリファイセンスアンプを有し、
前記ベリファイセンスアンプは、前記不揮発性記憶素子のデータ端子に接続され所定の論理閾値電圧を有する論理ゲートと、前記定電流源ＭＯＳトランジスタを有しこれに流れる定電流に基づいて前記論理閾値電圧近傍の定電圧を生成するところの前記定電流源トランジスタを用いた回路である定電流源回路と、前記定電流源回路が生成する定電圧を受けて相互コンダクタンス制御され前記不揮発性記憶素子のデータ端子に電流を供給し、前記不揮発性記憶素子の閾値電圧が所定の状態に到達したとき論理ゲートの入力を前記論理閾値電圧近傍の電圧に制御する負荷ＭＯＳトランジスタと、を有して成るものであることを特徴とする請求項２６記載のマイクロコンピュータ。
【請求項２９】
前記プログラム回路は１個の不揮発性記憶素子につき複数ビットの書き込みデータで指定される４種類以上の閾値電圧の中の一つの閾値電圧に設定し、前記リード回路は１個の不揮発性記憶素子につき閾値電圧の状態を対応する複数ビットの記憶情報として出力させて、１個の不揮発性記憶素子の記憶情報を複数ビット化した多値フラッシュメモリを実現するものであることを特徴とする請求項２６乃至２８の何れか１項記載のマイクロコンピュータ。
【請求項３０】
前記別の回路はＣＰＵによってアクセス可能なＲＡＭを含み、
前記ＲＡＭは、揮発性記憶素子のアレイと、前記揮発性記憶素子に書き込みを行なうライト回路と、揮発性記憶素子の記憶情報を読み出すリード回路とを有し、
前記リード回路は、前記揮発性記憶素子の記憶情報に応じてデータ線に現れる電圧の判定レベルを生成するリファレンス回路と、前記リファレンス回路の判定レベルと前記揮発性記憶素子の記憶情報に応じてデータ線に現れる電圧とを比較するセンスアンプとを有し、
前記リファレンス回路は、ディスチャージ経路に前記定電流源トランジスタが介在されて成るところの前記定電流源トランジスタを用いた回路であることを特徴とする請求項２２記載のマイクロコンピュータ。
【請求項３１】
閾値電圧を電気的に変更可能にされた不揮発性記憶素子のアレイと、前記不揮発性記憶素子の閾値電圧を変更するプログラム回路と、不揮発性記憶素子の記憶情報を読み出すリード回路と、を１個の半導体チップに含むフラッシュメモリであって、
前記プログラム回路及びリード回路の一方又は双方は制御電圧を受けて定電流を生成する定電流源ＭＯＳトランジスタを用いた回路を含み、
更に、前記定電流源ＭＯＳトランジスタに制御電圧を与える信号線と、前記信号線に制御端子が接続された電流測定用ＭＯＳトランジスタと、前記電流測定用ＭＯＳトランジスタの電流端子に接続され前記電流測定用ＭＯＳトランジスタに流れる電流を外部から測定可能にする外部測定端子と、制御データに基づいて前記制御電圧を生成する制御電圧発生回路と、前記制御データを保持して前記制御電圧発生回路に与える記憶手段とを有し、
前記制御データは前記電流測定用ＭＯＳトランジスタを流れる電流を前記外部測定端子を介して測定することにより設定されて成るものであり、
前記半導体チップ上に形成されるトランジスタのゲート−ソース間電圧とドレイン−ソース間電流との関係において、動作許容温度範囲の高温側における前記関係と前記動作許容温度範囲の低温側における前記関係とが一致するゲート−ソース間電圧を、前記動作許容温度範囲の中間的な温度環境において、前記電流測定用ＭＯＳトランジスタに印加し、前記電流測定用ＭＯＳトランジスタのドレイン−ソース間電流が前記関係が一致しているドレイン−ソース間電流の値となるように前記制御データを決定することを特徴とするフラッシュメモリ。
【請求項３２】
前記リード回路は、前記不揮発性記憶素子の閾値電圧に応じてデータ線に現れる電圧の判定レベルを生成するリファレンス回路と、前記リファレンス回路の判定レベルと前記不揮発性記憶素子の閾値電圧に応じてデータ線に現れる電圧とを比較するセンスアンプとを有し、
前記リファレンス回路は、ディスチャージ経路に前記定電流源ＭＯＳトランジスタが介在されて成るところの前記定電流源ＭＯＳトランジスタを用いた回路であることを特徴とする請求項３１記載のフラッシュメモリ。
【請求項３３】
前記リファレンス回路は、前記制御電圧を制御端子に夫々受ける第１の定電流源ＭＯＳトランジスタ及び第２の定電流源ＭＯＳトランジスタと、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタとから成り、前記第３のＭＯＳトランジスタのオン状態で定電流を流す回路であることを特徴とする請求項３２記載のフラッシュメモリ。
【請求項３４】
前記プログラム回路は、閾値電圧の変更が完了したか否かを検出するベリファイセンスアンプを有し、
前記ベリファイセンスアンプは、前記不揮発性記憶素子のデータ端子に接続され所定の論理閾値電圧を有する論理ゲートと、前記定電流源ＭＯＳトランジスタを有しこれに流れる定電流に基づいて前記論理閾値電圧近傍の定電圧を生成するところの前記定電流源ＭＯＳトランジスタを用いた回路である定電流源回路と、前記定電流源回路が生成する定電圧を受けて相互コンダクタンス制御され前記不揮発性記憶素子のデータ端子に電流を供給し、前記不揮発性記憶素子の閾値電圧が所定の状態に到達したとき論理ゲートの入力を前記論理閾値電圧近傍の電圧に制御する負荷ＭＯＳトランジスタと、を有して成るものであることを特徴とする請求項３１記載のフラッシュメモリ。
【請求項３５】
前記プログラム回路は１個の不揮発性記憶素子につき複数ビットの書き込みデータで指定される４種類以上の閾値電圧の中の一つの閾値電圧に設定し、前記リード回路は１個の不揮発性記憶素子につき閾値電圧の状態を対応する複数ビットの記憶情報として出力させて、１個の不揮発性記憶素子の記憶情報を複数ビット化した多値フラッシュメモリを実現するものであることを特徴とする請求項３１乃至３４の何れか１項記載のフラッシュメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロット／ウェーハ／チップ間におけるデバイス特性のばらつきや温度変動等に依らず所望の特性となることが望まれるような回路を有する半導体装置、例えばマイクロコンピュータやフラッシュメモリ、更にはその半導体装置における特性調整方法に係り、例えばフラッシュメモリ内蔵マイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の製造プロセスばらつき等により、回路特性が回路設計で想定した所望の特性からずれ、半導体装置の性能劣化を生ずることがある。この特性劣化を調整する技術として、例えば定電流源を内蔵する半導体装置において、定電流値を調整可能にする技術があり、特開平１１−７７８３号公報には、トリミングデータにより所望の定電流値を設定することにより書き込み時間を調整するＥＥＰＲＯＭについて記載される。また、特開平１１−１４５３９３号公報にはカレントミラー回路の電流比を測定し、マスクパターンによってトランジスタを選択する方法が開示されている。特開平１０−２１４４９６号公報にはマイクロコンピュータのような半導体装置のプロセスばらつきに対して電圧クランプ手段の出力電圧を微調整可能にするトリミング回路を設け、このトリミング回路をトリミング調整情報に従ってトリミング制御手段で制御するようにする。このとき、トリミング調整情報が設定されるレジスタ手段を設け、このレジスタ手段には、不揮発性メモリの特定領域から前記トリミング調整情報を転送し、これにより、ソフトウェアで自在にトリミングを行なえるようにする、という技術が記載されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、前記特開平１１−００７７８３号公報記載の技術は、書き込み時間を調整する為に閾値電圧が異なる複数個のトランジスタの中から所望のトランジスタをトリミングデータにより選択し、タイマ回路の出力を調整して、書き込み時間を常に一定にしようとするものであるが、前記トランジスタの選択方法については一切記載がない。前記特開平１１−１４５３９３号公報にはカレントミラー回路の電流比を測定し、マスクパターンによってトランジスタを選択する方法が開示されているが、カレントミラー回路における回路特性である電流比が所望の状態になるようにトリミングすることはしばしば容易ではないから、トリミングデータを取得する時間、すなわちテスト時間の増大を招き、トリミングによる調整精度も低くなり易い、ということが本発明者によって見出された。特開平１０−２１４４９６号公報にもトリミング情報をどのようにして決定するかについて記載が無い。
【０００４】
本発明者が検討したところ、例えば特開平１１−７７８３号公報において、特にその明細書には記載されていないが、仮にタイマ回路の出力時間をＩ／Ｏポートなどを介して外部で測定することにより閾値電圧の異なるトランジスタの中からを所望のトランジスタを選択するためのトリミングデータを取得することも可能であろうが、タイマ回路から内部バスを介してＩ／Ｏポートに至るその測定経路には少なからず寄生的な容量及び抵抗などが存在し、これによる信号波形の鈍り若しくは歪みにより正確な測定が困難であると考えられるから、タイマ回路の出力時間を正確にモニタすることは容易ではない。その上、テストシステムも複雑化する。トリミングはロットあるいはウェーハあるいはチップ毎に行うことが望ましく、テスト時間が増大するという課題も残る。
【０００５】
特に、チップ内にタイマ回路とは別のトリミング対象となる回路が複数存在することがしばしばある。この場合、各回路毎に特性を測定してトリミングデータを取得する方法では、テスト時間がますます増大し、テストコストの上昇を招くことになる。
【０００６】
本発明の目的は、回路特性の調整に用いる制御データ（トリミングデータ）を取得するための測定が容易なマイクロコンピュータやフラッシュメモリ等の半導体装置を提供することにある。
【０００７】
本発明の別の目的は、トリミングデータの取得時間を短縮できるマイクロコンピュータやフラッシュメモリ等の半導体装置を提供することにある。
【０００８】
本発明の別の目的は、デバイス特性のばらつき等に依らず所望の特性となることが望まれる回路に対してその特性が高い信頼性をもって調整可能にされた半導体装置、マイクロコンピュータ、フラッシュメモリを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕本発明に係る半導体装置は、制御データに基づいて制御電圧を生成する制御電圧発生回路（１０）と、前記制御電圧に基づいて定電流を生成する定電流源を用いた回路（４等）と、前記定電流源に前記制御電圧を与える信号線に制御端子が接続された電流測定用トランジスタ（２）と、前記電流測定用トランジスタの電流端子に接続され前記電流測定用トランジスタに流れる電流を外部から測定可能にする外部測定端子（３）と、制御データを保持して前記制御電圧発生回路に与える記憶手段（１３）と、を半導体チップに有する。前記制御データは定電流源を用いた回路の特性を決定するのに利用するデータであり、制御データにどのような値を用いるかによって回路特性が決まる。回路特性を決めるときは、制御電圧発生回路に実際に制御データを与えて制御電圧を生成し、これによって実際に電流測定用トランジスタに流れる電流を外部測定端子で観測する。測定には、外部測定端子に電流測定装置を接続して電流値を測定し、或いは、前記外部測定端子に既知の抵抗値を有する抵抗を介して電圧を印加し、前記抵抗に並列配置した電圧測定装置で電圧を測定する。半導体装置内の測定系には、内部バスやＩ／Ｏ回路が介在されず、観測信号波形に無視し得ない歪みを形成する不所望な寄生容量成分や配線抵抗成分等が少ない。観測値が目的値になったときの制御データの値、或いは、観測値とその時の制御データとの相関から所望の定電流を得る為に必要な制御データの値を得る。このようにして得られた値を制御データとして前記記憶手段に記憶させる。半導体装置は記憶手段に記憶された制御データに基づいて定電流源の定電流を決定する。したがって、定電流決定のための測定を正確に、しかも短時間で行なうことができ、プロセスばらつきによっても高い信頼性をもって定電流特性を揃えることができる。
【００１２】
半導体装置が前記定電流源を有する回路を複数個備えるときは、前記複数個の回路の夫々の前記定電流源に前記制御電圧を共通に与えるようにしておけば、制御電圧を決めるための回路規模を小さくでき、制御電圧を決める処理時間も更に短縮できる。
【００１３】
本発明の半導体装置の具体的な形態として、前記定電流源は前記制御電圧を制御端子に受けて相互コンダクタンスが制御される定電流源ＭＯＳトランジスタを含む。望ましくは、前記電流測定用トランジスタは、前記定電流源ＭＯＳトランジスタと同一プロセスで製造されたＭＯＳトランジスタとする。これにより、電流測定用トランジスタに流れる測定電流と実際に定電流源ＭＯＳトランジスタに流れる定電流との相関が特に明確になる。外部測定端子に接続して電流測定を行なうテスタなどの電流測定精度を考慮すると、１個の電流測定用ＭＯＳトランジスタに流れる電流が数μＡ程度であるなら、前記電流測定用トランジスタは、前記定電流源ＭＯＳトランジスタと夫々同一サイズの並列形態に接続された複数個のＭＯＳトランジスタによって構成するとよい。
【００１４】
電流源（電流源ＭＯＳトランジスタ）の安定化の観点より電流測定用ＭＯＳトランジスタについて考える。先ず、電源端子から離れた位置に接続されるｎチャネル型ＭＯＳトランジスタはｐチャネル型ＭＯＳトランジスタよりも電源変動の影響を受け難い。これを考慮したとき、定電流源ＭＯＳトランジスタと同一プロセスで形成される前記電流測定用ＭＯＳトランジスタは、望ましい形態としてｎチャネル型のＭＯＳトランジスタで構成される。電流変動の観点より定電流源ＭＯＳトランジスタと同一プロセスで形成される前記電流測定用ＭＯＳトランジスタも飽和電流領域で動作されることが望ましい。閾値電圧の観点より、定電流源ＭＯＳトランジスタと同一プロセスで形成される前記電流測定用ＭＯＳトランジスタのチャネル長はチャネル長ばらつきに対する閾値電圧の変動が小さいチャネル長に設定されることが望ましい。また、前記電流測定用ＭＯＳトランジスタのチャネル幅はチャネル幅ばらつきに対する閾値電圧の変動が小さいチャネル幅に設定することが望ましい。要するに、電流測定用ＭＯＳトランジスタに対しては、論理回路を構成するＭＯＳトランジスタに比べてチャネル長を長くし、チャネル幅を長くすればよい。
【００１５】
本発明の半導体装置の具体的な形態として、前記定電流源には、前記制御電圧を制御端子に受けて相互コンダクタンスが制御される定電流源ＭＯＳトランジスタとカレントミラー負荷とを有し、定電圧を出力可能な定電流源回路を採用してよい。
【００１６】
このとき、前記定電流源を用いた回路は、例えば、遅延素子を有する遅延回路（４）であって、前記遅延素子は前記定電流源回路から出力される定電圧によって遅延時間が制御されるものである。別の例として、前記定電流源を用いた回路は、複数個の遅延素子を有するリングオシレータ（５）であって、前記遅延素子は前記定電流源回路から出力される定電圧によって遅延時間が制御されるものである。更に別の例として、前記定電流源を用いた回路は、複数個の遅延素子を有するリングオシレータと、前記リングオシレータから出力される周期信号を計数してパルス信号を出力するカウンタとを有するタイマ（６）であって、前記遅延素子は前記定電流源回路から出力される定電圧によって遅延時間が制御されるものである。
【００１７】
更に別の例として、前記定電流源を用いた回路は、前記定電流源回路から出力される定電圧（Ｎ５の電圧）を制御端子に夫々受ける第１のＭＯＳトランジスタ（Ｍ１５Ａ）及び第２のＭＯＳトランジスタ（Ｍ１５Ｂ）と、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタ（Ｍ１６Ａ）と、を定電流を選択的に流す回路として有するものである。これにより、第３のＭＯＳトランジスタのカット・オフ状態において例えば高電位側に接続された第１のＭＯＳトランジスタのゲート容量を介する前記定電圧への容量結合状態と、低電位側に接続された第２のＭＯＳトランジスタのゲート容量を介する前記定電圧への容量結合状態は、第３のＭＯＳトランジスタをターン・オンさせて定電流を流し始めるとき、相補的に変化しようとするから、前記定電圧がＭＯＳトランジスタのゲート容量を介する容量カップリングで変動する事態を抑制することができ、第１乃至第３のＭＯＳトランジスタを流れる電流値を一定に安定化することができる。更に別の例として、前記定電流源を用いた回路は、前記定電流源回路から出力される定電圧（Ｎ５の電圧）を制御端子に夫々受ける第１のＭＯＳトランジスタ（Ｍ１５Ａ）及び第２のＭＯＳトランジスタ（Ｍ１５Ｂ）と、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタ（Ｍ１６Ａ）と、を充電用定電流を選択的に流す回路として有し、前記第３のＭＯＳトランジスタと相補的にスイッチ制御され前記第２のＭＯＳトランジスタに直列接続された第４のＭＯＳトランジスタ（Ｍ１６Ｂ）を放電用定電流を選択的に流す回路として有する。更に別の例として、前記定電流源を用いた回路は、前記定電流源回路から出力される第１の定電圧（Ｎ１の電圧）を制御端子に夫々受ける第１のＭＯＳトランジスタ（Ｍ４Ａ）及び第２のＭＯＳトランジスタ（Ｍ４Ｂ）と、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタ（Ｍ１０Ａ）と、を充電用定電流を選択的に流す第１回路として有し、前記定電流源回路から出力される第２の定電圧（Ｎ２の電圧）を制御端子に夫々受ける第４のＭＯＳトランジスタ（Ｍ７Ａ）及び第５のＭＯＳトランジスタ（Ｍ７Ｂ）と、それら第４及び第５のＭＯＳトランジスタの間に配置されてスイッチ制御される第６のＭＯＳトランジスタ（Ｍ１０Ｂ）と、を放電用定電流を選択的に流す第２回路として有する。
【００１８】
更に別の例として、前記定電流源を用いた回路は、前記定電流源ＭＯＳトランジスタを定電流源とする差動アンプと、前記差動アンプの差動出力電圧を制御端子に受ける出力回路とを有し、前記出力回路の出力電圧を前記差動アンプを介して定電圧に負帰還制御可能なクランプ回路（７）である。
【００１９】
本発明の更に別の形態として、半導体装置が電気的に記憶情報を書き換え可能なフラッシュメモリのような回路モジュールを内蔵する場合を想定する。このとき、前記半導体装置は、閾値電圧がプログラム可能にされた不揮発性記憶素子と、前記不揮発性記憶素子の閾値電圧に応じてデータ線に現れる電圧の判定レベルを生成するリファレンス回路（８）と、前記リファレンス回路の判定レベルと前記不揮発性記憶素子の閾値電圧とに応じてデータ線に現れる電圧とを比較するセンスアンプ（８６）とを有する。前記リファレンス回路を、ディスチャージ経路に前記定電流源ＭＯＳトランジスタを有する回路によって構成する。これは前記定電流源を用いた回路の具体例とされる。
【００２０】
前記リファレンス回路は、前記制御電圧（ｖｔｒｉ）を制御端子に夫々受ける第１のＭＯＳトランジスタ（Ｍ３３）及び第２のＭＯＳトランジスタ（Ｍ３４）と、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタ（Ｍ３５）と、を定電流を選択的に流す回路として有する。前述と同様、これにより、第１及び第２のＭＯＳトランジスタのゲートに印加される定電圧がＭＯＳトランジスタのゲート容量を介する容量カップリングで変動する事態を抑制することができ、リファレンス回路に流れる電流値を一定に安定化することができ、センスアンプによる比較動作の安定化を実現する。
【００２１】
上記と同様に、半導体装置が電気的に記憶情報を書き換え可能なフラッシュメモリのような回路モジュールを内蔵する場合を想定する。このとき、前記半導体装置は、閾値電圧を電気的に変更可能にされた不揮発性記憶素子と、前記不揮発性記憶素子に対する閾値電圧の変更を制御するプログラム制御回路と、前記プログラム制御回路による閾値電圧の変更が完了したか否かを検出するベリファイセンスアンプ（９）とを有する。前記ベリファイセンスアンプは、前記不揮発性記憶素子のデータ端子に接続され所定の論理閾値電圧を有する論理ゲート（８９）と、前記定電流源ＭＯＳトランジスタ（Ｍ３７）を有しこれに流れる定電流に基づいて前記論理閾値電圧近傍の定電圧を生成する定電流源回路と、前記定電流源回路が生成する定電圧を受けて相互コンダクタンス制御され前記不揮発性記憶素子のデータ端子に電流を供給し、前記不揮発性記憶素子の閾値電圧が所定の状態に到達したとき論理ゲートの入力を前記論理閾値電圧近傍の電圧に制御する負荷ＭＯＳトランジスタ（Ｍ３９）とを有する。
【００２２】
本発明の更に別の形態として、前記外部測定端子を兼用端子とする場合を想定する。この場合には、前記外部測定端子と前記電流測定用ＭＯＳトランジスタとの間に第１の選択手段（Ｍ４０）を設け、前記外部測定端子と前記第１の選択手段との間に第２の選択手段（Ｍ４１）を介して別の回路が接続される。前記外部測定端子は電流測定専用端子として機能させることも当然可能である。
【００２３】
前記別の回路は、例えば記憶手段に記憶された電圧制御データに応じた電圧を出力する電圧出力回路（９５）である。この電圧出力回路が出力する電圧は前記第２の選択手段を介して前記外部測定端子から観測可能にされる。この場合、前記電圧制御データを決定した後に前記電流制御用の制御データを決定することが望ましい。前記電圧出力回路が例えば前記制御電圧発生回路であるなら、この電圧出力特性を先に決めなければ定電流を決定する制御データを確定させる意味はない。
【００２４】
〔２〕本発明の第２の観点に係るマイクロコンピュータ（７０）は、１個の半導体チップにＣＰＵ（７１）と別の回路を含み、前記別の回路は、制御データに基づいて制御電圧を生成する制御電圧発生回路と、前記制御電圧に基づいて定電流を生成する定電流源ＭＯＳトランジスタを用いた回路と、前記定電流源ＭＯＳトランジスタに前記制御電圧を供給する経路に制御端子が接続された電流測定用ＭＯＳトランジスタと、前記電流測定用ＭＯＳトランジスタの電流端子に接続され前記電流測定用ＭＯＳトランジスタに流れる電流を半導体チップの外部から測定可能にする外部測定端子と、制御データを保持して前記制御電圧発生回路に与える記憶手段とを含む。このマイクロコンピュータにおいても、上記半導体装置と同様に、外部測定端子に至るマイクロコンピュータ内の測定系には、内部バスやＩ／Ｏ回路が介在されず、観測信号波形に歪みを与える不所望な寄生容量成分や配線抵抗成分等が少ないから、定電流決定のための測定を正確に、しかも短時間で行なうことができ、プロセスばらつきによっても高い信頼性をもって定電流特性を揃えることができる。
【００２５】
本発明に係るマイクロコンピュータの具体的な形態として、前記記憶手段は、書き換え不可能な不揮発性メモリ、例えば電気ヒューズ回路である。別の形態として、前記記憶手段は、電気的に書き換え可能な不揮発性メモリ、例えばフラッシュメモリである。更に別の形態として、前記記憶手段は、前記不揮発性メモリから制御データが転送可能にされると共に、外部から制御データが転送可能にされ、転送された制御データを制御電圧発生回路に出力するレジスタ手段（１３Ｂ，１３Ｖ）を更に有して成る。前記レジスタ手段を用いれば、外部測定端子を用いた測定時に制御データを設定する操作が容易になる。例えば、測定時は電気的に書き換え可能な不揮発性メモリで毎回制御データを書き換える手間が省ける。
【００２６】
本発明に係るマイクロコンピュータの更に別の形態として、前記別の回路はＣＰＵによってアクセス可能なフラッシュメモリを含み、前記フラッシュメモリは、閾値電圧を電気的に変更可能にされた不揮発性記憶素子のアレイと、前記不揮発性記憶素子の閾値電圧を変更するプログラム回路と、不揮発性記憶素子の記憶情報を読み出すリード回路とを有する。前記リード回路は、前記不揮発性記憶素子の閾値電圧に応じてデータ線に現れる電圧の判定レベルを生成するリファレンス回路と、前記リファレンス回路の判定レベルと前記不揮発性記憶素子の閾値電圧に応じてデータ線に現れる電圧とを比較するセンスアンプとを有する。前記リファレンス回路は、ディスチャージ経路に前記定電流源ＭＯＳトランジスタが介在されて成るところの前記定電流源ＭＯＳトランジスタを用いた回路である。
【００２７】
更に具体的な形態として、前記リファレンス回路は、前記制御電圧を制御端子に夫々受ける第１の定電流源ＭＯＳトランジスタ及び第２の定電流源ＭＯＳトランジスタと、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタとから成り、前記第３のＭＯＳトランジスタのオン状態で定電流を流す回路である。
【００２８】
更に具体的な形態として、前記プログラム回路は、閾値電圧の変更が完了したか否かを検出するベリファイセンスアンプを有し、前記ベリファイセンスアンプは、前記不揮発性記憶素子のデータ端子に接続され所定の論理閾値電圧を有する論理ゲートと、前記定電流源ＭＯＳトランジスタを有しこれに流れる定電流に基づいて前記論理閾値電圧近傍の定電圧を生成するところの前記定電流源ＭＯＳトランジスタを用いた回路である定電流源回路と、前記定電流源回路が生成する定電圧を受けて相互コンダクタンス制御され前記不揮発性記憶素子のデータ端子に電流を供給し、前記不揮発性記憶素子の閾値電圧が所定の状態に到達したとき論理ゲートの入力を前記論理閾値電圧近傍の電圧に制御する負荷ＭＯＳトランジスタと、を有して成る。
【００２９】
更に具体的な形態として、前記プログラム回路は１個の不揮発性記憶素子に１ビットの記憶情報を保有させるようにしてよい。或いは、１個の不揮発性記憶素子に２ビット以上の記憶情報を保持させるようにしてもよい。すなわち、前記プログラム回路は１個の不揮発性記憶素子につき複数ビットの書き込みデータで指定される４種類以上の閾値電圧の中の一つの閾値電圧に設定し、前記リード回路は１個の不揮発性記憶素子につき閾値電圧の状態を対応する複数ビットの記憶情報として出力させて、１個の不揮発性記憶素子の記憶情報を複数ビット化した多値フラッシュメモリを実現する。
【００３０】
本発明に係るマイクロコンピュータの更に別の形態として、前記別の回路はＣＰＵによってアクセス可能なＲＡＭを含み、前記ＲＡＭは、揮発性記憶素子のアレイと、前記揮発性記憶素子に書き込みを行なうライト回路と、揮発性記憶素子の記憶情報を読み出すリード回路とを有し、前記リード回路は、前記揮発性記憶素子の記憶情報に応じてデータ線に現れる電圧の判定レベルを生成するリファレンス回路と、前記リファレンス回路の判定レベルと前記揮発性記憶素子の記憶情報に応じてデータ線に現れる電圧とを比較するセンスアンプとを有する。前記リファレンス回路は、ディスチャージ経路に前記定電流源ＭＯＳトランジスタが介在されて成るところの前記定電流源ＭＯＳトランジスタを用いた回路である。
【００３１】
〔３〕本発明の第３の観点に係るフラッシュメモリは、閾値電圧を電気的に変更可能にされた不揮発性記憶素子のアレイと、前記不揮発性記憶素子の閾値電圧を変更するプログラム回路と、不揮発性記憶素子の記憶情報を読み出すリード回路と、を１個の半導体チップに含む。前記プログラム回路及びリード回路の一方又は双方は制御電圧を受けて定電流を生成する定電流源ＭＯＳトランジスタを用いた回路を含み、更に、前記定電流源ＭＯＳトランジスタに制御電圧を与える信号線と、前記信号線に制御端子が接続された電流測定用ＭＯＳトランジスタと、前記電流測定用ＭＯＳトランジスタの電流端子に接続され前記電流測定用ＭＯＳトランジスタに流れる電流を外部から測定可能にする外部測定端子と、制御データに基づいて前記制御電圧を生成する制御電圧発生回路と、前記制御データを保持して前記制御電圧発生回路に与える記憶手段とを有する。
【００３２】
フラッシュメモリの具体的な形態として、前記リード回路は、前記不揮発性記憶素子の閾値電圧に応じてデータ線に現れる電圧の判定レベルを生成するリファレンス回路と、前記リファレンス回路の判定レベルと前記不揮発性記憶素子の閾値電圧に応じてデータ線に現れる電圧とを比較するセンスアンプとを有し、前記リファレンス回路は、ディスチャージ経路に前記定電流源ＭＯＳトランジスタが介在されて成るところの前記定電流源ＭＯＳトランジスタを用いた回路である。
【００３３】
前記リファレンス回路は、例えば、前記制御電圧を制御端子に夫々受ける第１の定電流源ＭＯＳトランジスタ及び第２の定電流源ＭＯＳトランジスタと、それら第１及び第２のＭＯＳトランジスタの間に配置されてスイッチ制御される第３のＭＯＳトランジスタとから成り、前記第３のＭＯＳトランジスタのオン状態で定電流を流す回路である。
【００３４】
前記プログラム回路は、例えば、閾値電圧の変更が完了したか否かを検出するベリファイセンスアンプを有し、前記ベリファイセンスアンプは、前記不揮発性記憶素子のデータ端子に接続され所定の論理閾値電圧を有する論理ゲートと、前記定電流源ＭＯＳトランジスタを有しこれに流れる定電流に基づいて前記論理閾値電圧近傍の定電圧を生成するところの前記定電流源ＭＯＳトランジスタを用いた回路である定電流源回路と、前記定電流源回路が生成する定電圧を受けて相互コンダクタンス制御され前記不揮発性記憶素子のデータ端子に電流を供給し、前記不揮発性記憶素子の閾値電圧が所定の状態に到達したとき論理ゲートの入力を前記論理閾値電圧近傍の電圧に制御する負荷ＭＯＳトランジスタと、を有して成る。
【００３５】
更に具体的な形態として、前記プログラム回路は１個の不揮発性記憶素子に１ビットの記憶情報を保有させるようにしてよい。或いは、１個の不揮発性記憶素子に２ビット以上の記憶情報を保持させるようにしてもよい。すなわち、前記プログラム回路は１個の不揮発性記憶素子につき複数ビットの書き込みデータで指定される４種類以上の閾値電圧の中の一つの閾値電圧に設定し、前記リード回路は１個の不揮発性記憶素子につき閾値電圧の状態を対応する複数ビットの記憶情報として出力させて、１個の不揮発性記憶素子の記憶情報を複数ビット化した多値フラッシュメモリを実現するものである。
【００３６】
【発明の実施の形態】
図１は本発明に係る半導体装置の一例が示される。同図に示される半導体装置１は１個の半導体チップに形成され、定電流源を用いた回路として、特に制限されないが、遅延回路４、リングオシレータ５、タイマ６、クランプ回路７、リファレンス回路８、及びベリファイセンスアンプ９が代表的に図示されている。前記定電流源に流れる定電流は、配線１６の制御電圧ｖｔｒｉによって決定される。制御電圧ｖｔｒｉは制御データ（以下単にトリミングデータとも記す）ｄａｔａｉｎに基づいて制御電圧発生回路１０が生成する。制御電圧発生回路１０は、特に制限されないが、電源回路１１と、その電源回路１１で生成される電圧を抵抗分圧する抵抗分圧回路１７と、抵抗分圧回路１７で生成された分圧電圧から一つの分圧電圧をトリミングデータｄａｔａｉｎに従って選択し、選択した分圧電圧を制御電圧ｖｔｒｉとして出力する切替え回路１２とを有する。トリミングデータｄａｔａｉｎは、ヒューズのような電気的に書き換え不可能な不揮発性メモリ、電気的に書き換え可能な不揮発性メモリ、または、半導体装置のリセット等に応答して不揮発性メモリからトリミングデータが転送されるレジスタなどの記憶手段１３から制御電圧発生回路１０に供給される。したがって前記定電流源に流れる定電流はトリミングデータｄａｔａｉｎの値に応じて決まる。
【００３７】
前記トリミングデータを決定する為の測定系として、前記配線１６にゲート電極（制御端子）が結合された電流測定用ＭＯＳトランジスタ（単にレプリカＭＯＳトランジスタとも記す）２が設けられる。特に制限されないが、前記レプリカＭＯＳトランジスタ２は並列形態に複数個配置され、夫々ｎチャネル型で構成され、ソース電極は回路の接地電圧Ｖｓｓに、ドレイン電極は外部測定端子３に接続される。
【００３８】
前記レプリカＭＯＳトランジスタ２は、特に制限されないが、前記遅延回路４に代表される定電流源を用いた回路における定電流源が含む定電流源ＭＯＳトランジスタ（図１では図示を省略）と同一プロセスで形成され、更に具体的には前記定電流源ＭＯＳトランジスタと同一サイズで形成される。図示を省略する定電流源ＭＯＳトランジスタのゲート電極、及び前記レプリカＭＯＳトランジスタ２のゲート電極は、共に前記配線１６に結合されている。
【００３９】
尚、ここでの説明では前記配線１６を対応するＭＯＳトランジスタのゲート電極に接続し、制御電圧ｖｔｒｉにてコンダクタンス制御するが、これと同様の電流制御機能を閾値電圧制御によって得ようとするなら、配線１６を対応するＭＯＳトランジスタのウェル領域に接続して閾値電圧制御を行なうようにすることも可能である。本発明者の検討によれば、図２で説明するように定電流源ＭＯＳトランジスタの電流値の温度依存性をなくす観点より、配線１６をゲート電極に接続する方が望ましい。配線１６には、制御電圧ｖｔｒｉの変動を抑制するために、容量Ｃ１が接続されている。
【００４０】
図２及び図３にはＭＯＳトランジスタの電流特性が例示される。横軸がゲート・ソース間に印加される電圧、縦軸がドレイン・ソース間を流れる電流である。図２及び図３の中の４本の曲線は、ＭＯＳトランジスタのデバイス特性のばらつきと温度変動による電流値の変化を示しており、それぞれ、デバイス特性がばらつき範囲内で最も電流大となる特性Ａでかつ温度が半導体装置の実使用環境で保障すべき範囲内で最小（Ｔ＝Ｔｍｉｎ）、デバイス特性が最も電流小となる特性Ｂでかつ温度が最小（Ｔ＝Ｔｍｉｎ）、デバイス特性がＡでかつ温度が最大（Ｔ＝Ｔｍａｘ）、デバイス特性がＢでかつ温度が最大（Ｔ＝Ｔｍａｘ）である。さて、遅延回路４、リングオシレータ５、タイマ６、クランプ回路７、リファレンス回路８、ベリファイセンスアンプ９は、定電流源ＭＯＳトランジスタを流れる電流値にその特性が依存する回路で構成される。この定電流源ＭＯＳトランジスタのゲート・ソース電圧をデバイス特性がＡであれＢであれＴｍｉｎ、Ｔｍａｘの線が近接する１００の領域に設定すれば、電流値の温度依存性は小さくできる。
【００４１】
図３は、図２の中の１００の領域を拡大したものである。例えばデバイス特性Ａ、ＢそれぞれのＴｍｉｎ、Ｔｍａｘ交点の中点である電流Ｉｄｓ０になるようにゲート・ソース電圧を設定する。この設定は例えばＴｍｉｎ、Ｔｍａｘの中間温度で行う。もし、デバイス特性がＡならゲート・ソース電圧はＶａに設定される。もし、デバイス特性がＢならゲート・ソース電圧はＶｂに設定される。もし、デバイス特性がＡとＢの中間特性ならゲート・ソース電圧はＶａとＶｂとの間のある値に設定される。このゲート・ソース電圧設定法によれば、デバイス特性や温度が変化してもほぼ一定の電流が得られる。そこで前記レプリカＭＯＳトランジスタ２に流れる電流を外部測定端子３より測定し、レプリカＭＯＳトランジスタ２を前記一定電流値Ｉｄｓ０になるようにトリミングデータｄａｔａｉｎを決定し、定電流源ＭＯＳトランジスタの電流値がレプリカＭＯＳトランジスタ２の電流値と同じまたは比例倍となるように電流調整を行なうことにより、前記遅延回路４、リングオシレータ５、タイマ６、クランプ回路７、リファレンス回路８、ベリファイセンスアンプ９の回路特性はデバイス特性ばらつき、温度変動に依らず、全てがほぼ一定となる。これにより、トリミングデータの取得時間を短縮することができる。また、前記電流値測定は外部測定端子３を介する単なるＤＣ測定であるため、容易にしかも高精度に実施できる。換言すれば、外部測定端子３に電流測定装置を接続して電流値を測定し、或いは、前記外部測定端子３に既知の抵抗値を有する抵抗を介して電圧を印加し、前記抵抗に並列配置した電圧測定装置で電圧を測定すればよく、半導体装置内の測定系には、内部バスやＩ／Ｏ回路が介在されず、観測信号波形に無視し得ない歪みを形成する不所望な寄生容量成分や配線抵抗成分等が少ない。したがって、定電流決定のための測定を正確に、しかも短時間で行なうことができ、プロセスばらつきによっても高い信頼性をもって各半導体装置の定電流特性を揃えることができる。
【００４２】
図１において、レプリカＭＯＳトランジスタ２として、複数個のｎチャネル型ＭＯＳトランジスタを示している。これは、電流源ＭＯＳトランジスタと同一サイズで形成した１個のレプリカＭＯＳトランジスタ２に流れる電流が数μＡ程度であるから、外部測定端子３に接続して電流測定を行なうテスタなどの電流測定精度を考慮すると、レプリカＭＯＳトランジスタを複数個並列形態に接続した方が測定し易いからである。尚、レプリカＭＯＳトランジスタ２は単数であってもよい。
【００４３】
前記レプリカＭＯＳトランジスタ２はｐチャネル型であってもよいが、ｎチャネル型の方が望ましい。その理由は、ｐチャネル型ＭＯＳトランジスタの場合、ソースに電源が接続され、この電源はしばしばチップ内部で生成されるため、電源電圧の変動が起き易く、その結果、ｐチャネル型ＭＯＳトランジスタを流れる電流値にばらつきが生じ易くなるからである。レプリカＭＯＳトランジスタ２をｎチャネル型ＭＯＳトランジスタとする場合には、ソース電極を接地電圧に接続するので電圧変動がなく、上記トリミングを実施することにより、ｎチャネル型ＭＯＳトランジスタを流れる電流値の方が常に一定にすることが容易になる。
【００４４】
レプリカＭＯＳトランジスタ２でトリミングする一定電流値は、飽和電流領域とする。これは、定電流源ＭＯＳトランジスタを飽和電流領域で動作させることに対応される。要するに、ＭＯＳトランジスタのドレイン電圧変動による電流値のばらつきを抑制することができる。
【００４５】
図４は横軸がＭＯＳトランジスタのチャネル長Ｌで縦軸が閾値電圧であり、ＭＯＳトランジスタのＬと閾値電圧との関係を示したものである。図４のようにＭＯＳトランジスタのＬを短くしていくと、あるＬで閾値電圧は小さくなる。そのため、レプリカＭＯＳトランジスタ２及び定電流源ＭＯＳトランジスタのＬは図４のｃよりも長くした方がよい。この理由は、ＭＯＳトランジスタのＬのばらつきによる閾値電圧のばらつき、すなわち電流値のばらつきをなくすためである。同様に、図５は横軸がＭＯＳトランジスタのチャネル幅Ｗで縦軸が閾値電圧であり、ＭＯＳトランジスタのＷと閾値電圧との関係を示したものである。図５のようにＭＯＳトランジスタのＷを小さくしていくと、あるＷで閾値電圧は大きくなる。そのため、レプリカＭＯＳトランジスタ２及び定電流源ＭＯＳトランジスタのＷは図５のｄよりも大きくした方がよい。この理由は、ＭＯＳトランジスタのＷのばらつきによる閾値電圧のばらつき、すなわち電流値のばらつきをなくすためである。
【００４６】
図６はレプリカＭＯＳトランジスタ２及び定電流源ＭＯＳトランジスタの平面図であり、図７は本発明の半導体装置の論理回路において通常使用するＭＯＳトランジスタの平面図である。レプリカＭＯＳトランジスタ２及び定電流源ＭＯＳトランジスタは論理回路にて通常使用するＭＯＳトランジスタと比較してＬ１＞Ｌ２、Ｗ１＞Ｗ２の関係となるようにする。以上のように、レプリカＭＯＳトランジスタ２及び定電流源ＭＯＳトランジスタのＬ及びＷの設計範囲を規定することにより、精度の高い定電流源が得られ、これを利用する回路の特性ばらつきを低減できる効果がある。
【００４７】
図８には前記遅延回路４の詳細が例示され、図９には遅延回路４の動作原理が例示される。図８に例示される遅延回路４は、特に制限されないが、ゲート電極に前記制御電圧ｖｔｒｉを受けるｎチャネル型の定電流源ＭＯＳトランジスタＭ１３Ａと、前記定電流源ＭＯＳトランジスタＭ１３Ａと同じ電流を流そうとするｎチャネル型のＭＯＳトランジスタＭ１３Ｂ，Ｍ１３Ｃと、カレントミラー負荷を構成するｐチャネル型のＭＯＳトランジスタＭ１４Ａ，Ｍ１４Ｂとから成る電流源回路２０を有する。ＭＯＳトランジスタＭ１４Ａには定電流源ＭＯＳトランジスタＭ１３Ａと同じ電流が流れる。
【００４８】
インバータ回路２２は、ＭＯＳトランジスタＭ１６Ａ，Ｍ１６Ｂから成るＣＭＯＳインバータに電源負荷ＭＯＳトランジスタＭ１５が接続されて成る。Ｍ１６Ａ，Ｍ１６Ｂは入力信号ｉｎ１を受けるＣＭＯＳインバータを構成し、これに直列に配置されたｐチャネル型ＭＯＳトランジスタＭ１５は定電流源回路２０のノードＮ５に生成される定電圧をゲート電極に受ける。差動アンプによって構成される比較回路２１は前記ＣＭＯＳインバータの出力ノードＮ６の電圧を参照電圧ｖｒｅｆｄと比較し、比較結果が信号ｏｕｔ１に反映される。
【００４９】
図８において、前記ｎチャネル型の定電流源ＭＯＳトランジスタＭ１３Ａは、トリミングデータにより決定される電圧ｖｔｒｉがゲート電極に与えるられることにより、そのドレイン・ソース間電流値が半導体装置のロット／ウェーハ／チップ間のデバイスばらつき、温度変動に依らず常にほぼ一定に調整されることになる。ＭＯＳトランジスタＭ１４Ａを流れる電流値はＭＯＳトランジスタＭ１３Ａを流れる電流値と等しいので、ＭＯＳトランジスタＭ１４ＡとＭＯＳトランジスタＭ１５のサイズを同じにすると、ＭＯＳトランジスタＭ１５を流れる電流値はＭＯＳトランジスタＭ１５が飽和電流領域で動作している間、ＭＯＳトランジスタＭ１３Ａを流れる電流値と等しい。
【００５０】
図９に例示されるように、入力信号ｉｎ１の電圧を電源電圧Ｖｄｄから接地電圧Ｖｓｓに遷移させると、ＭＯＳトランジスタＭ１５を流れる電流が容量Ｃ３を充電し、ノードＮ６の電位を上昇させる。ノードＮ６の電位が参照電圧ｖｒｅｆｄを超えると比較回路２１により、信号ｏｕｔ１が電源電圧Ｖｄｄから接地電圧Ｖｓｓに遷移する。ノードＮ６の電位が０〜ｖｒｅｆの時、ＭＯＳトランジスタＭ１５がほぼ飽和電流領域で動作するように設計でき、この時、ＭＯＳトランジスタＭ１５を流れる電流値は常に一定であるためノードＮ６の電位の上昇速度は一定となる。入力信号ｉｎ１の電源電圧Ｖｄｄから接地電圧Ｖｓｓへの遷移時刻から、信号ｏｕｔ１の電源電圧Ｖｄｄから接地電圧Ｖｓｓへの遷移時刻までを遅延時間Ｔとすると、遅延時間Ｔも一定である。例えば、レプリカＭＯＳトランジスタ２とＭＯＳトランジスタＭ１３Ａとのサイズを同じとし、図２で説明したようにレプリカＭＯＳトランジスタ２に流れる電流がＩｄｓ０（レプリカ）となるようにトリミングしておけば、遅延時間Ｔをほぼ（Ｃ３の容量値）ｖｒｅｆｄ／Ｉｄｓ０に設定できる。したがって、ロット／ウェーハ／チップ間のデバイス特性ばらつき、温度変動に依らずほぼ一定の遅延時間Ｔの遅延回路を実現できる。尚、容量Ｃ２はノードＮ５の電位を安定化し、ＭＯＳトランジスタＭ１５を流れる電流値を安定化する働きがある。
【００５１】
図１０は遅延素子としてのインバータ回路２２の別の例を示す。同図に示される遅延素子としてのインバータ回路２２Ａは、電源負荷ＭＯＳトランジスタＭ１５を、Ｍ１５Ａ，Ｍ１５Ｂに２分割し、前記ＭＯＳトランジスタＭ１５ＢをＭＯＳトランジスタＭ１６ＡとＭ１６Ｂの間に配置して構成される。ＭＯＳトランジスタＭ１５Ａ，Ｍ１５Ｂは夫々前記ＭＯＳトランジスタＭ１５と同じＭＯＳトランジスタであり、ゲート電極には制御電圧ｖｔｒｉが印加される。このインバータ回路２２Ａによれば、入力信号ｉｎ１に接続されたインバータ動作時にノードＮ５の電位が容量カップリングで変動するのを抑制し、ＭＯＳトランジスタＭ１５Ａ、Ｍ１５Ｂを流れる電流値を一定に安定化することができる。即ち、ＭＯＳトランジスタＭ１６Ａのカット・オフ状態において例えば電源電圧Ｖｄｄ側に接続されたＭＯＳトランジスタＭ１５Ａのゲート容量を介する前記ノードＮ５への容量結合状態と、接地電圧Ｖｓｓ側に接続されたＭＯＳトランジスタＭ１５Ｂのゲート容量を介する前記ノードＮ５への容量結合状態は、ＭＯＳトランジスタＭ１６Ａをターン・オンさせて定電流を流し始めるとき、相補的に変化しようとするから、前記ノードＮ５の定電圧がＭＯＳトランジスタＭ１５Ａ，Ｍ１５Ｂのゲート容量を介する容量カップリングで変動する事態を抑制することができ、ＭＯＳトランジスタＭ１５Ａ，Ｍ１６Ａ，Ｍ１５Ｂを流れる電流値を一定に安定化することができる。
【００５２】
図１１には前記リングオシレータ５の具体例が示される。図１１においてＭ１は定電流源ＭＯＳトランジスタであり、Ｍ９Ａ，Ｍ９Ｂはカレントミラー回路３３を構成する。定電流源ＭＯＳトランジスタは、トリミングデータにより決定される電圧ｖｔｒｉが与えられることで電流が制御され、その電流は、トリミングデータの調整により、ロット／ウェーハ／チップ間のデバイス特性ばらつき、温度変動に依らず常にほぼ一定にされる。ＭＯＳトランジスタＭ２はＭＯＳトランジスタＭ９Ａに流れる電流を流そうとする。３０、３１、３２は帰還接続された３段の遅延素子である。遅延素子３０はナンドゲートＮＡＮＤ１を主体とし電源負荷ＭＯＳトランジスタＭ３，Ｍ６が設けられて構成される。ナンドゲートＮＡＮＤ１の一方に入力される発振制御信号ｓｔａｒｔはハイレベル（“１”）によって発振開始、ローレベル（“０”）によって発振停止を指示する。遅延素子３１はインバータＩＮＶ１を主体とし電源負荷ＭＯＳトランジスタＭ４，Ｍ７が設けられて構成され、遅延素子３２はインバータＩＮＶ２を主体とし電源負荷ＭＯＳトランジスタＭ５，Ｍ７が設けられて構成される。
【００５３】
図１１において、Ｍ１、Ｍ２、Ｍ６、Ｍ７、Ｍ８の各ｎチャネル型ＭＯＳトランジスタは同じサイズであり、Ｍ９Ａ、Ｍ９Ｂ、Ｍ３、Ｍ４、Ｍ５の各ｐチャネル型ＭＯＳトランジスタは同じサイズである。ＭＯＳトランジスタＭ２を流れる電流値はカレントミラー回路３３によりＭＯＳトランジスタＭ１を流れる電流値と等しい。そのため、ＭＯＳトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８を流れる電流値はＭＯＳトランジスタＭ１を流れる電流値と等しい。信号ｓｔａｒｔをハイレベルにすると、発振出力ｒｉｎｇｃｌｋに所定周期のクロックが出力される。この時、トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８を流れる電流値が常に一定であるため、ナンドゲートＮＡＮＤ１、インバータＩＮＶ１，ＩＮＶ２の応答速度が定電流による容量Ｃｒ０、Ｃｒ１、Ｃｒ２の充放電速度で決まる一定値となり、発振出力ｒｉｎｇｃｌｋは常に一定周期のクロックを出力する。
【００５４】
図１２には遅延回路の別の例が示される。図１２の遅延回路３１Ａは、図１１の遅延回路３１において、ＭＯＳトランジスタＭ４をＭ４Ａ，Ｍ４Ｂに、Ｍ７をＭ７Ａ，Ｍ７Ｂに分割することで、ノードＮ３の電圧をスイッチ制御信号として受けるＭＯＳトランジスタＭ１０Ａ，Ｍ１０Ｂによるインバータの動作時に、ノードＮ１及びノードＮ２の電位が上記と同様に容量カップリングで変動するのを抑制でき、その結果ＭＯＳトランジスタＭ４Ａ、Ｍ１０Ａ、Ｍ４Ｂ又はＭＯＳトランジスタＭ７Ａ，Ｍ１０Ｂ，Ｍ７Ｂを流れる電流値を一定に安定化することができる。
【００５５】
図１３にはタイマ６の一例が示される。タイマ６は、前記リングオシレータ５とカウンタ４０を有して成る。カウンタ４０はリングオシレータ５から出力される周期信号ｒｉｎｇｃｌｋを計数値し、計数値に応じた周期のパルスｐｕｌｓｅを出力する。周期を規定する計数値は動作モードで指定される。前述より明らかのように、信号ｒｉｎｇｃｌｋは常に一定の周期に調整されたクロック信号であるから、ロット／ウェーハ／チップ間のデバイス特性ばらつき、温度変動に依らず一定かつ所望の周期のパルスを生成するタイマ回路を実現することができる。
【００５６】
図１４にはクランプ回路７の一例が示される。クランプ回路７は差動アンプ４１と出力回路４２によって構成される。差動アンプ４１はｎチャネル型の差動入力ＭＯＳトランジスタＭ２０，Ｍ２１、ｐチャネル型のカレントミラー負荷ＭＯＳトランジスタＭ２２，Ｍ２３、及びｎチャネル型の定電流源ＭＯＳトランジスタＭ２４から成る。ＭＯＳトランジスタＭ２４のゲート電極には前記制御電圧ｖｔｒｉが印加され、ＭＯＳトランジスタＭ２１のゲート電極には出力回路４２のノードＮ８の電圧が帰還入力され、ＭＯＳトランジスタＭ２０のゲート電極には参照電位ｖｒｅｆが入力される。出力回路４２は差動アンプ４１の出力ノードＮ７の電圧を受けてコンダクタンス制御されるｐチャネル型のＭＯＳトランジスタＭ２５を有し、このＭＯＳトランジスタＭ２５のドレイン電圧を出力電圧ｖｏｕｔとし、出力電圧ｖｏｕｔを受ける抵抗回路４４の分圧ノードＮ８の電圧が差動入力ＭＯＳトランジスタＭ２１のゲート電極に帰還される。
【００５７】
出力電圧ｖｏｕｔが負荷回路４３の動作時の電流により降下した場合、抵抗回路４４の分圧ノードＮ８の電位が低下し、参照電圧ｖｒｅｆと比較され、それに応じてノードＮ７の電位が制御され、出力電圧ｖｏｕｔの値が回復するようにＭ２５を流れる電流値が制御される。差動アンプ４１の消費電流が大きいほどｖｏｕｔの電圧値の回復力が増し、すなわちクランプ回路７の特性が向上することが知られている。しかしながら、従来の差動アンプで一定の回復力を保障するためには、デバイス特性ばらつき、温度変動範囲内で最悪のケースを想定して差動アンプの消費電流を設計する必要があった。この場合、平均的なデバイス特性、温度では差動アンプの消費電流が必要以上になってしまう問題があった。ここでは、図１４のＭＯＳトランジスタＭ２４は定電流源ＭＯＳトランジスタであり、トリミングデータにより決定される電圧をｖｔｒｉに与えることでＭＯＳトランジスタＭ２４を流れる電流値は常にほぼ一定となる。そのため、差動アンプ４１の消費電流は常に一定となり、低消費電流で一定の回復力が保障できる高性能なクランプ回路７の構成を可能にする。
【００５８】
図１５には本発明に係るフラッシュメモリの一例が示される。同図に示されるフラッシュメモリ１Ａは、特に制限されないが、１個の半導体チップに形成されたメモリＬＳＩとされる。このフラッシュメモリ１Ａは図１の半導体装置１の具体例の一つであり、前記半導体装置１が備えている前記定電流源ＭＯＳトランジスタを夫々利用した遅延回路４、リングオシレータ５、タイマ６、クランプ回路７、リファレンス回路（リファレンスセンスアンプ）８及びベリファイセンスアンプ９を有する。それら定電流源ＭＯＳトランジスタを夫々利用した回路の定電流を設定するための回路として、前記記憶手段１３、制御電圧発生回路１０、配線１６、レプリカＭＯＳトランジスタ２、及び外部測定端子３が設けられている。その他に、電源回路５０、アドレスバッファ５１、入出力回路５２、タイミング回路５３、及びメモリ部５４を有する。前記メモリ部５４は、メモリセルアレイ５５、ロウデコーダ５６、カラムデコーダ５７、カラムスイッチ回路５８、書き込みラッチ回路５９、及びリードセンス回路６０を有する。
【００５９】
前記メモリセルアレイ５５は電気的に書換え可能なフラッシュメモリセルがマトリクス配置されている。フラッシュメモリセルはソース電極、ドレイン電極、フローティングゲート電極、及びコントロールゲート電極を有し、ドレイン電極がビット線、ソース電極がソース線、コントロールゲート電極がワード線に接続される。フラッシュメモリセルは閾値電圧がプログラム可能にされ、プログラムされた閾値電圧に応じて情報を保持する。例えば、１個のフラッシュメモリセルが１ビットの情報を保持する場合に、相対的に高い閾値電圧状態を書き込み状態、相対的に低い閾値電圧状態を消去状態を称する。アドレスバッファ５１はアドレスバスｉａｂからアドレス信号を入力し、入力されたアドレス信号はロウデコーダ５６及びカラムデコーダ５７でデコードされる。ロウデコーダ５６によるデコード結果にしたがってワード線が選択される。カラムデコーダ５７によるデコード結果にしたがってカラムスイッチ回路５８を介してビット線が選択される。ワード線選択及びビット線選択によってフラッシュメモリセルが選択される。読み出し動作では、前記選択されたフラッシュメモリセルの読み出しデータは、リードセンス回路６０にて検出され、入出力回路５２を経てデータバスｉｄｂに出力可能にされる。書き込み動作では、データバスｉｄｂから入出力回路５２に与えられる書き込みデータが書き込みラッチ回路５９にラッチされ、ワード線選択されたメモリセルに対して、ラッチデータに従って書き込み・非書き込み素子が制御される。書き込み処理の前には予めブロック単位或いはソース線単位でフラッシュメモリセルに対する消去が行なわれる。書き込み及び消去動作において、フラッシュメモリセルの閾値電圧が所望の閾値電圧状態に到達したか否かを検出するベリファイ動作は前記ベリファイセンスアンプ９を介して行なわれる。
【００６０】
前記電源回路５０はクランプ回路７の他に、チャージポンプ回路などを有し、フラッシュメモリの書き込み・消去・読み出しなどの動作で使用する様々な電圧を供給する。前記クランプ回路７により、本電源回路５０は必要最小限の消費電流で安定動作する高信頼の回路として実現される。前記リングオシレータ回路５の出力はチャージポンプ回路のポンピングを制御する回路に接続され、必要最小限のポンピングで効率よく安定動作するチャージポンプ回路を実現できる。
【００６１】
ここで、書き込み動作の一例を説明する。アドレスバスｉａｂからアドレス信号がアドレスバッファ５１に入力されると、ロウデコーダ５６およびカラムデコーダ５７がメモリセルアレイ５５の中からメモリセルを１個以上選択する。データバスｉｄｂから書き込みデータが入出力回路５２に入力されると、書き込みデータが書き込みラッチ回路５９に格納され、書き込むべきメモリセルに接続される。タイマ６より生成した書き込みパルスを電源回路５０で高電圧化し、選択したメモリセルに書き込みパルスを印加することで、メモリセルの閾値電圧を高くする。消去動作を説明する。アドレスバスｉａｂからアドレス信号がアドレスバッファ５１に入力されると、ロウデコーダ５６およびカラムデコーダ５７がメモリセルアレイ５５の中のメモリセルを複数個選択する。タイマ６より生成した消去パルスを電源回路５０で高電圧化し、選択したメモリセルに消去パルスを印加することで、メモリセルの閾値電圧を低くする。前記タイマ６により、前記書き込み及び消去パルス幅は精度よく制御され、ロット／ウェーハ／チップ間のデバイス特性ばらつき、温度変動があっても高信頼に書き込み、消去動作が行われる。読み出し動作を説明する。アドレスバスｉａｂからアドレス信号がアドレスバッファ５１に入力されると、ロウデコーダ５６及びカラムデコーダ５７がメモリセルアレイ５５の中のメモリセルを１個以上選択する。選択されたメモリセルの閾値電圧の高低をベリファイセンスアンプ９又はリードセンス回路６０で検出し、その結果を入出力回路５２を経てデータバスｉｄｂに出力する。タイミング回路５３は、図示を省略する外部からのストローブ信号又はコマンドに基づいてフラッシュメモリの内部タイミング信号を生成する。各種内部タイミング信号のタイミング生成に遅延回路４が利用されている。この遅延回路４により、該タイミングは精度よく生成され、ロット／ウェーハ／チップ間のデバイス特性ばらつき、温度変動があっても高信頼かつ高速にデータの読み出しタイミングなどを制御することができる。
【００６２】
図１５の例では記憶手段１３は、制御データがプログラムされるレーザヒューズ回路、及びレーザヒューズ回路の出力をラッチするラッチ回路によって構成され、ラッチ回路にラッチされた制御データがｄａｔａｉｎとして制御電圧発生回路１０に与えられる。レーザヒューズ回路は複数本のヒューズの切断態様に応じて制御データを保持する。これは、電源が投入されれば、ヒューズ切断態様に応じた制御データが出力される。出力をそのまま常時、制御電圧発生回路１０に与えてもよいが、レーザヒューズ回路に直流経路が常時形成されることによる電力消費を無視し得ないとき、或いは、外部測定端子３を用いた測定時に制御データを設定する操作を容易化することを考慮すれば、前記ラッチ回路を設けておくことが望ましい。前記ラッチ回路はフラッシュメモリの外部から図示を省略するテストパッドを介して、或いは入出力回路５２を介して、制御データが転送可能にされていればよい。
【００６３】
上記定電流源に対するトリミング技術はフラッシュメモリのような半導体装置への適用に限定されるものではなく、ＭＯＳトランジスタを流れる電流値に依存する回路を有する半導体装置に広く適用でき、メモリＬＳＩとしてはＳＲＡＭやＤＲＡＭ等にも適用可能である。
【００６４】
図１６には本発明に係るフラッシュメモリの別の例が示される。同図に示されるフラッシュメモリ１Ｂは、図１５のフラッシュメモリ１Ａに対して記憶手段の構成が相違される。即ち、図１６では、記憶手段は、メモリセルアレイ５５の一部の記憶領域１３Ａと、そこから読み出された制御データを保持して制御電圧発生回路１０に与えるレジスタ１３Ｂによって構成される。更にレジスタ１３Ｂにはアドレスが割当てられ、入出力回路５２を介して外部バスｉｄｂからライトアクセス可能にされる。外部測定端子３を用いた測定時に制御データをレジスタ１３Ｂに設定する場合には入出力回路５２を介して外部から所望の制御データを書き込めばよい。したがって、外部測定端子３を用いた測定時に前記記憶エリア１３Ａで毎回制御データを書き換える手間が省ける。トリミングが完了した後の実使用時に、記憶領域１３Ａから制御データを読み出すときは、リセット信号などの特定のストローブ信号若しくは特定の動作モードを信号６１によりタイミング回路５３に与えればよい。タイミング回路５３は、信号６１によって制御データのイニシャルロードが指示されると、メモリセルアレイ５５の記憶領域１３Ａに対するリード動作を指示し、記憶領域１３Ａから読み出された読み出しデータはリードセンス回路６０で増幅され、レジスタ１３Ｂに内部転送される。フラッシュメモリ１Ｂに動作電源が投入されている限り、前記レジスタ１３Ｂに転送された制御データがｄａｔａｉｎとして制御電圧発生回路１０に与えられ、これによって生成される制御電圧ｖｔｒｉにて遅延回路４などの定電流源が設定される。その他の構成は図１５と同じであるからその詳細な説明は省略する。
【００６５】
図１７にはフラッシュメモリセルの書き込み状態及び消去状態が例示される。図１７において、フラッシュメモリセルは基板（若しくはウェル領域）６４にソース電極６５、ドレイン電極６６を有し、チャネル領域の上に、夫々ゲート絶縁膜を介してフローティングゲート電極６７及びコントロールゲート電極６８が縦積みされて成る。
【００６６】
図１７の（Ａ）は書き込み動作を示しており、コントロールゲート電極６８に例えば１０Ｖ、ドレイン電極６６に例えば５Ｖ、ソース電極６５及び基板６４に例えば０Ｖを印加すると、ドレイン・ソース間に電流が流れ、ホットエレクトロン注入が起こり、フローティングゲート電極６７に電子が蓄積され、メモリセルの閾値電圧が高くなる。図１７の（Ｂ）は消去動作を示しており、コントロールゲート電極６８に例えば１０Ｖ、ソース電極６５及び基板６４に例えば−１０Ｖを印加し、さらにドレイン電極６６を例えば開放（フローティング）にすると、フローティングゲート電極６７に蓄積された電子が基板６４に放出され、メモリセルの閾値電圧が低くなる。図１７の（Ｃ）にはフラッシュメモリセルの閾値電圧に対するメモリセル数の分布を示しており、閾値電圧の高い状態が書き込み状態、閾値電圧の低い状態が消去状態である。
【００６７】
図１８には本発明に係るデータ処理装置としてのマイクロプロセッサないしマイクロコンピュータの一例が示される。このマイクロコンピュータは、単結晶シリコンのような１個の半導体基板に例えばＣＭＯＳ集積回路製造技術によって形成され、フラッシュメモリをオンチップで備えている。
【００６８】
マイクロコンピュータ７０は、ＣＰＵ（中央処理装置）７１を有し、ＲＯＭ（リードオンリメモリ）７２はＣＰＵ７１が実行すべきプログラムや固定データを記憶する。ＲＡＭ（ランダムアクセスメモリ）７３はＣＰＵ７１による演算結果を記憶したり、ＣＰＵ７１の作業領域を提供する。ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）７４は前記ＲＯＭ７２、ＲＡＭ７３と外部の主メモリ（図示せず）等との間でデータを所定のブロック単位で転送する制御を行なう。転送制御条件はＣＰＵ７１によって初期設定され、データ転送動作の起動はＣＰＵ７１によって又は外部からの要求によって指示される。
【００６９】
マイクロコンピュータ７０は、周辺回路として、外部装置との間でシリアル通信を行うシリアルコミュニケーションインターフェース回路（ＳＣＩ）７６、タイマ７７、発振回路を有しシステムクロックＣＫをクロックライン７８に生成するＣＰＧ（クロックパルスジェネレータ）７９を有する。チップの外部とは入出力ポート（ＩＯＰ１〜ＩＯＰ９）８０Ａ〜８０Ｉを介して接続される。このマイクロコンピュータ７０は、ＣＰＵ７１とフラッシュメモリ１Ｂ、ＲＯＭ７２、ＲＡＭ７３、ＤＭＡＣ７４、一部の入出力ポート（ＩＯＰ１〜ＩＯＰ５）８０Ａ〜８０Ｅとの間はメインバス（メインアドレスバスＩＡＢ、メインデータバスＩＤＢ）によって接続される。更に、前記ＳＣＩ７６、タイマ７７等の周辺回路と入出力ポート（ＩＯＰ１〜ＩＯＰ９）８０Ａ〜８０Ｉとの間を接続する周辺バス（周辺アドレスバスＰＡＢ、周辺データバスＰＤＢ）が設けられている。更に、上記メインバスＩＡＢ、ＩＤＢと周辺バスＰＡＢ、ＰＤＢとの間で信号の転送を制御すると共に、各バスの状態を制御するバスシーケンスコントローラ（ＢＳＣ）８１が設けられている。
【００７０】
図１８のマイクロコンピュータ７０にオンチップされたフラッシュメモリ１Ｂにおいて、前記制御データを記憶領域１３Ａからレジスタ１３Ｂにイニシャルロードする指示信号６１は、ＣＰＵ７１の制御論理７１Ａから出力される。制御論理７１Ａは、パワーオンリセット、外部リセット信号による外部からのリセット指示に応答して、信号６１を活性化し、フラッシュメモリ１Ｂに、前記制御データをレジスタ１３Ｂにイニシャルロードさせる。
【００７１】
図１８のマイクロコンピュータ７０において定電流源を用いた回路はフラッシュメモリに限定されず、ＲＯＭ７２やＲＡＭ７３などのオンチップモジュールにも、図１で説明したと同様の定電流を外部で観測してトリミング可能とする構成を採用してよいことは言うまでも無い。この場合に、回路設計をフラッシュメモリなどのモジュール単位で行なう場合にはトリミングの為の回路をモジュール毎に用意すればよい。但し、その場合であっても、例えばモジュール単位の切替えスイッチを介して外部測定端子３を各オンチップモジュールに共通使用できるようにしてよい。また、回路設計が複数のモジュールを単位に行なわれる場合には、トリミングの為の回路を複数のオンチップモジュールに共通化してもよい。カスタム設計に係る半導体装置の場合にはトリミングの為の回路を全く無駄のないように最適設計することが容易であろう。
【００７２】
図１９には前記リードセンス回路６０の一例が示される。図１９において５５はメモリセルアレイであり、代表的に１個のフラッシュメモリセル８４が図示されている。ｘ＜ｎ＞はワード線，ｓ＜ｎ＞はソース線、ｙｄｔ，ｙｄｂは相補ビット線である。リードセンス回路６０は、相補ビット線ｙｄｔ，ｙｄｂ毎に、リファレンス回路８、プリチャージ回路８５、及び差動アンプ８６が設けられている。
【００７３】
プリチャージ回路８５はイコライズＭＯＳトランジスタＭ３０と、一対のプリチャージＭＯＳトランジスタＭ３１，Ｍ３２から成り、読み出し動作に先立ってプリチャージ信号ｐｃｎがローレベルにされることにより、相補ビット線ｙｄｔ，ｙｄｂを電源電圧Ｖｄｄレベルに初期化する。差動アンプ８６は相補ビット線ｙｄｔ，ｙｄｂの電位差を増幅し、差動で読み出しデータｏｕｔｔ＜ｍ＞，ｏｕｔｂ＜ｍ＞を出力する。ｓａｃは差動アンプ８６の活性化制御信号である。
【００７４】
前記リファレンス回路８は差動アンプ８６による差動増幅の参照電位を生成する電流を流す。要するに、ワード線が選択レベルにされたとき、書き込み状態のフラッシュメモリセルはオフ状態にされ、これが接続されたビット線はプリチャージ電位を維持するが、消去状態のフラッシュメモリセルはオン状態にされ、これが接続されたビット線は接地電位に向けてディスチャージされる。この相違をビット線上の電位の差として差動アンプ８６で検出可能にする為にリファレンス回路８が設けられる。リファレンス回路８は、オン状態のフラッシュメモリセルの相互コンダクタンスよりも小さな相互コンダクタンスでビット線のディスチャージを行なう能力を有する。図２０に例示されるように、リファレンス回路８によるディスチャージ動作によってビット線に得られる電位変化（ＢＶｒｅｆ）は、閾値電圧の高い書き込み状態のフラッシュメモリセルによってビット線に得られる電位変化（ＢＶｗｒ）よりも早く、閾値電圧の低い消去状態のフラッシュッメモリセルによってビット線に得られる電位変化（ＢＶｅｒ）よりも遅くされる。この電位変化の相違によって得られる電圧差から記憶情報を判定することができる。
【００７５】
リファレンス回路８は、ｎチャネル型の２個の定電流源ＭＯＳトランジスタＭ３３，Ｍ３４と、それらの間に配置されたｎチャネル型スイッチＭＯＳトランジスタＭ３５の直列回路によって構成され、ＭＯＳトランジスタＭ３３，Ｍ３４は制御電圧ｖｔｒｉでコンダクタンス制御される。スイッチＭＯＳトランジスタＭ３５は相補制御信号ｒｅｆｔ，ｒｅｆｂによってスイッチ制御され、ワード線で選択されたフラッシュッメモリセルが接続されていない方のビット線側におけるスイッチＭＯＳトランジスタＭ３５がオン状態に制御される。図１９に例示されたメモリセル８４が選択されるとき、ビット線ｙｄｂ側のリファレンス回路８のスイッチＭＯＳトランジスタＭ３５がオン状態にされる。ここで、ＭＯＳトランジスタＭ３３，Ｍ３４は定電流源ＭＯＳトランジスタであり、トリミングデータにより決定される制御電圧ｖｔｒｉがゲート電極に与えられることにより、それらを流れる電流値は常に一定となる。そのため、リファレンス回路８を介して生成される読み出し参照電位はプロセスばらつきがあっても所定の電位に揃えられ、読み出し信号のマージンが増加する。このリファレンス回路８はフラッシュメモリに適用する場合に限定されず、電流値で記憶情報を検知する様々なメモリセルを用いた回路に適用することができる。
【００７６】
図２１には前記ベリファイセンスアンプ９の詳細が例示される。ベリファイ時のリード動作において、メモリセル８４のビット線ｙｄ＜ｍ＞に接続されるｐチャネル型の負荷ＭＯＳトランジスタＭ３９を流れる電流とメモリセル８４を流れる電流との大小関係によりビット配線ｙｄ＜ｍ＞の電位が決定され、その電位をインバータ８９が検出し、ｏｕｔｖ＜ｍ＞に出力することでメモリセル８４の閾値電圧が所望の値となっているかをベリファイする。ここで、図２１中のＭ３７はｎチャネル型の定電流源ＭＯＳトランジスタであり、トリミングデータにより決定される制御電圧ｖｔｒｉがゲート電極に与えられることで、当該ＭＯＳトランジスタＭ３７に流れる電流値は、ロット／ウェーハ／チップ間のデバイス特性ばらつき、温度変動に依らず常にほぼ一定にできる。オペアンプ８８はノードＮ９の電位を入力電圧ｖｉｎと等しくするように、ｐチャネル型ＭＯＳトランジスタＭ３８のゲート電位すなわちノードＮ１０の電位を制御する。例えば入力電圧ｖｉｎはインバータ８９の論理閾値（例えば０．７Ｖ）であって、ｏｕｔｖ＜ｍ＞が“Ｌ”レベルから“Ｈ”レベルに遷移する境界条件では、Ｍ３８及びＭ３７とＭ３９及びメモリセル８４との状態は正確に等しい。従って、メモリセル８４の所望の閾値電圧に対して電流の温度依存性がないようにワード線ｘ＜ｎ＞の電圧を設定し、この時のメモリセル８４の電流量に一致するようにＭ３７のサイズを設計すれば、メモリセル８４の閾値電圧が所望の値となっているかを正確に検出できる。前記オペアンプ８８、ＭＯＳトランジスタＭ３８、及び定電流源ＭＯＳトランジスタＭ３７から成る回路は前記インバータ８９の論理閾値電圧近傍の定電圧を生成する定電流源回路を構成する。尚、前記説明において、メモリセルにフラッシュメモリを適用したが、それに限定されるものではなく電流値で記憶情報を検知する様々なメモリセルに適用できる。
【００７７】
図２２には制御電圧発生回路１０の詳細が例示される。電源回路１１は、シリコンのバンドギャップ若しくはｐチャネル型ＭＯＳトランジスタの閾値電圧とｎチャネル型ＭＯＳトランジスタの閾値電圧との差電圧等に基づいて参照電圧を生成する参照電圧回路９０とアンプ回路９１とで構成され、ｖｒｅｆ１に所定の電圧を発生させる。ｖｒｅｆ１に抵抗Ｒ３を接続し、抵抗Ｒ３を分割した点と切替回路１２を接続することで、例えば２ビットのトリミングデータすなわちｄａｔａｉｎ＜０＞及びｄａｔａｉｎ＜１＞の信号により、ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４のいずれかの電圧値を１つ選択でき、選択した電圧を制御電圧ｖｔｒｉとして出力することができる。尚、トリミングデータは２ビットでなくてもよく、より多ビットの構成としてもよい。この場合、前記抵抗分割によるｖｔｒｉの電圧発生手法によれば、多ビット化が容易に実現でき、かつ前記ｖｔｒｉの電圧値を細かく調整できるので、トリミング時にレプリカＭＯＳトランジスタ２の電流を高精度に調整できる。すなわち、高精度の定電流源ＭＯＳトランジスタひいては回路特性ばらつきの小さな定電流源ＭＯＳトランジスタ利用の回路を実現できる効果がある。なお、ｖｒｅｆ１を他の回路の参照電位として用いることがしばしばある。この場合、本発明の電流トリミングとは別のｖｒｅｆ１の電圧値を所望の値に設定する電圧トリミングを行うことが一般的である。電圧トリミング回路は図２２には図示を省略してあるが、例えばアンプ回路９１から電圧ｖｒｅｆ１を引き出す抵抗分圧点を電圧制御データに従って選択可能にすればよい。電圧トリミングの具体例は後で説明する。図１などで説明した電流トリミングを行った後に前記電圧トリミングを行うと、ｖｔｒｉの電圧値が変化し、定電流源ＭＯＳトランジスタの電流が所望の値からずれてしまう。したがって、電流トリミングは前記電圧トリミングの後に行う必要がある。
【００７８】
図２３には前記外部測定端子３の兼用化の例が示される。前記レプリカＭＯＳトランジスタ２と前記外部測定端子３との間にスイッチＭＯＳトランジスタＭ４０を配置し、このスイッチＭＯＳトランジスタＭ４０と外部測定端子３との間に別のスイッチＭＯＳトランジスタＭ４１を介して別の信号線９３が接続される。スイッチＭＯＳトランジスタＭ４０，Ｍ４１は夫々１個ずつのＭＯＳトランジスタのように図示されているが、実際は必要な信号量を伝達するに必要な数若しくはサイズで構成されている。スイッチＭＯＳトランジスタＭ４０，Ｍ４１の制御信号は図示を省略するテストパッドから、或いはオンチップのテストロジックを介して入力してよい。
【００７９】
図２４には前記外部測定端子３を用いてトリミング可能な電圧トリミング回路の例が示される。前記信号線９３には電源回路９５とその電源回路９５の負荷回路９６が接続される。電源回路９５は、シリコンのバンドギャップ若しくはｐチャネル型ＭＯＳトランジスタの閾値電圧とｎチャネル型ＭＯＳトランジスタの閾値電圧との差電圧等に基づいて参照電圧を生成する参照電圧回路９９、アンプ回路９７、切替回路９８、ドライバＭＯＳトランジスタＭ４５、抵抗Ｒ１０から成る。電源回路９５はドライバＭＯＳトランジスタＭ４５と抵抗Ｒ１０との結合点に電圧Ｖｄｄｉを生成しこれを負荷回路９６に動作電源として与える。切替回路９８は抵抗Ｒ１０の相互に異なった分圧点に接続され、例えば２ビットのトリミングデータすなわちｄａｔａｉｎ＜ａ＞及びｄａｔａｉｎ＜ｂ＞により、ＶＲ１０、ＶＲ１１、ＶＲ１２、ＶＲ１３のいずれかの電圧値を１つ選択でき、選択した電圧をアンプ回路９７に帰還させて、電圧Ｖｄｄｉを調整可能に、且つ調整された値に定電圧化できるようになっている。出力電圧Ｖｄｄｉを所定の値に調整するために当該電圧Ｖｄｄｉを観測するのに、前記信号線９３をスイッチＭＯＳトランジスタＭ４１を介して外部測定端子３に接続可能にされている。尚、トリミングデータは２ビットでなくてもよく、より多ビットの構成としてもよい。電圧トリミングを要する回路は電源回路に限定されず、また、スイッチＭＯＳトランジスタＭ４１を介して外部測定端子３に接続される回路は複数個であってもよい。また、参照電圧回路９９は図２２の参照電圧回路９０と兼用にしてもよい。
【００８０】
図２５には図１の前記記憶手段１３の形態を類型的に例示する。図２５の（Ａ）において記憶手段１３は不揮発性記憶手段１３ＮＶと揮発性記憶手段１３Ｖとによって構成される。不揮発性記憶手段１３ＮＶは例えばフラッシュメモリのように電気的に書き換えが可能な不揮発性メモリ、又は一旦プログラムを行なってしまえばその記憶情報を変更する事ができないヒューズ回路とされる。揮発性記憶手段１３Ｖはスタティックラッチ等を利用したレジスタである。揮発性記憶手段１３Ｖはトリミングデータを一時的に格納することができる。そのため、書き込み動作の遅い不揮発メモリ又は１回のみ書き込みが可能なヒューズ回路等の不揮発性記憶手段１３ＮＶにトリミングデータを書き込み又はプログラムしなくても、外部よりレジスタのような揮発性記憶手段１３Ｖに供給するトリミングデータｄａｔａＶを変更することで、最適なトリミングデータ、すなわち、レプリカＭＯＳトランジスタ２の電流が所望の値となるデータを決定することができる。この結果、テスト時間の短縮を図ることができる。このようにして最終的に決定されたトリミングデータｄａｔａＲが不揮発メモリ又はヒューズ回路のような不揮発性記憶手段１３ＮＶに書き込み若しくはプログラムされ、電源投入若しくはリセット指示などに応答して揮発性記憶手段１３Ｖにイニシャルロードされる。図２５の（Ｂ）において不揮発性記憶手段１３は、フラッシュメモリのように電気的に書き換えが可能な不揮発性メモリ、又は一旦プログラムを行なってしまえばその記憶情報を変更する事ができないヒューズ回路のような不揮発性記憶手段だけで構成される。
【００８１】
図２６には図２５の（Ｂ）の記憶手段を用いてトリミングを実施する手順が例示される。まず、不揮発性記憶手段１３に不揮発性メモリが採用されている場合には不揮発性メモリのデータを所定の値に設定する。不揮発性記憶手段１３にヒューズ回路を採用している場合には初期状態のままにしておく（Ｓ１ａ）。次に、外部測定端子３よりレプリカＭＯＳトランジスタ２に流れる電流値を測定する（Ｓ２ａ）。次に、測定結果よりレプリカＭＯＳトランジスタ２の電流値が所望の値となるトリミングデータをテーブル若しくは所定の演算式に基づいて決定する（Ｓ３ａ）。最後に、決定されたトリミングデータを不揮発性メモリ又はヒューズ回路１３に書き込む（Ｓ４ａ）。この後、レプリカＭＯＳトランジスタ２の電流が所望の値となっているかを確認してもよい。
【００８２】
図２７には図２５の（Ａ）の記憶手段を用いてトリミングを実施する手順が例示される。まず、レジスタ１３Ｖのデータを所定の値に設定する（Ｓ１ｂ）。次に、外部測定端子３よりレプリカＭＯＳトランジスタ２を流れる電流値を測定する（Ｓ２ｂ）。次に、測定結果よりレプリカＭＯＳトランジスタ２の電流値が所望の値となるトリミングデータを決定する（Ｓ３ｂ）。次に、トリミングデータを不揮発性メモリまたはヒューズ回路１３ＮＶに書き込む（Ｓ４ｂ）。この後、レプリカＭＯＳトランジスタ２の電流が所望の値となっているかを確認してもよい。
【００８３】
図２８には図２５の（Ｂ）の記憶手段を用いてトリミングを実施する別の手順が例示される。記憶手段１３に不揮発性メモリを採用する場合に限られる。まず、不揮発性メモリ１３のデータを初期値に設定する（Ｓ１ｃ）。次に、外部測定端子３よりレプリカＭＯＳトランジスタ２を流れる電流値を測定する（Ｓ２ｃ）。次に、測定結果が所望の値かどうかを判定して（Ｓ３ｃ）、異なる場合は不揮発性メモリ１３のデータを変更し（Ｓ４ｃ）、再び外部測定端子３よりレプリカＭＯＳトランジスタ２を流れる電流値を測定する（Ｓ２ｃ）。この手順を順次繰り返し、測定値が所望値と同じ値になったら、トリミングを完了する。ここで言う所望値と同じとは、例えば図２２の抵抗Ｒ３の分割数で決定されるｖｔｒｉの電圧きざみから予想される誤差範囲内に収まるという意味である。あるいは、最も小さくなる値を不揮発性メモリ１３の初期値として、レプリカＭＯＳトランジスタ２の電流が順次大きくなる方向に前記データを変化させ、レプリカＭＯＳトランジスタ２の電流が所望の値を越えた時点でトリミングを完了してもよい。
【００８４】
図２９には図２５の（Ａ）の記憶手段を用いてトリミングを実施する別の手順が例示される。まず、レジスタ１３Ｖのデータを初期値に設定する（Ｓ１ｄ）。次に、外部測定端子３よりレプリカＭＯＳトランジスタ２を流れる電流値を測定する（Ｓ２ｄ）。次に、測定結果が所望の値かどうかを判定して（Ｓ３ｄ）、異なる場合はレジスタ１３Ｖのデータを変更し（Ｓ４ｄ）、再び外部測定端子３よりレプリカＭＯＳトランジスタ２を流れる電流値を測定する（Ｓ２ｄ）。この手順を順次繰り返し、測定値が所望の値と同じになったら、レジスタ１３Ｖのデータすなわちトリミングデータを不揮発性メモリまたはヒューズ回路１３ＮＶに書き込む（Ｓ５ｄ）。
【００８５】
図３０にはトリミング手順の中のレプリカＭＯＳトランジスタ２の電流値測定方法を例示する。図３０においてＬＳＩは本発明に係る半導体装置、マイクロコンピュータ、又はフラッシュメモリなどの半導体デバイスを意味する。図３０の（Ａ）では、外部測定端子３に電流測定装置１００と電源回路１０１が直列に接続され、電流測定装置１００でレプリカＭＯＳトランジスタ２を流れる電流値を測定する。図３０の（Ｂ）では、外部測定端子３に抵抗値が既知の外付け抵抗Ｒ４と電源回路１０１が直列に、電圧測定装置１０２が抵抗Ｒ４に並列に接続されている。抵抗Ｒ４の抵抗値が既知なので、レプリカＭＯＳトランジスタ２を流れる電流値をオームの法則より電圧値に変換することができ、その電圧値を電圧測定装置１０２で測定する。また、電流測定装置１００あるいは電圧測定装置１０２をＭＯＳトランジスタで構成し、本発明の半導体装置ＬＳＩに内蔵し、これらを使用してレプリカＭＯＳトランジスタ２を流れる電流値を測定してもよい。そうすることで、図２６乃至図２９のトリミング手順を本発明の半導体装置ＬＳＩの内部で自動的に実施することが可能となる。
【００８６】
図３１にはトリミング手順の中でトリミングデータを不揮発性メモリ１３ＮＶへの書き込む方法が例示される。図３１の（Ａ）は半導体装置ＬＳＩにＣＰＵ７１が内蔵されている場合であり、その場合、トリミングデータを書き込みプログラム１０４に組み込み、これをシリアルインタフェースなどでＣＰＵ７１に転送し、ＣＰＵ７１に書き込みプログラム１０４を実行させることで、ＣＰＵ７１は不揮発性メモリ１３ＮＶにトリミングデータを書き込むことができる。図３１の（Ｂ）は半導体装置ＬＳＩに書き込みシーケンサ１０３が内蔵されている場合であり、その場合、トリミングデータと書き込み信号を、外部のＥＰＲＯＭライタのような書き込み装置から書き込みシーケンサ１０３に入力することで、書き込みシーケンサ１０３は不揮発性メモリ１３ＮＶにトリミングデータを書き込むことができる。また、図３１の（Ａ），（Ｂ）中のＣＰＵ７１及び書き込みシーケンサ１０３は半導体装置ＬＳＩに内蔵されていなくてもよく、その場合、半導体装置ＬＳＩとその外部にあるＣＰＵあるいは書き込みシーケンサとを接続し、書き込みプログラム１０４あるいはトリミングデータと書き込み信号を半導体装置ＬＳＩの外部にあるＣＰＵあるいは書き込みシーケンサに転送あるいは入力すればよい。特に図示はしないがヒューズ回路の場合はレーザを使用して所要位置のヒューズを切断することによりトリミングデータを書き込む。
【００８７】
図３２にはフラッシュメモリの別の例として多値フラッシュメモリが例示される。多値フラッシュメモリは、１個の不揮発性記憶素子に２ビット以上の記憶情報を保持させることが可能なフラッシュメモリである。すなわち、１個の不揮発性記憶素子は、情報記憶に際して複数ビットの書き込みデータで指定される４種類以上の閾値電圧の中の一つの閾値電圧に設定され、情報読み出しに際して閾値電圧の状態を対応する複数ビットの記憶情報として出力する、１個の不揮発性記憶素子の記憶情報を複数ビット化したメモリである。図３２では、一つのメモリセルに２ビットの情報を書き込むことができ、かつその情報を読み出すことができるフラッシュメモリ１１１について説明する。
【００８８】
１１３で示されるものはメモリ部であり、複数個のメモリマット、データラッチ回路及びセンスラッチ回路を有する。メモリマットは電気的に消去及び書き込み可能な前記フラッシュメモリセルを多数有する。フラッシュメモリセルは、特に制限されないが、前述と同じように、ソース電極、ドレイン電極、フローティングゲート電極、及びコントロールゲート電極を有し、コントロールゲート電極はワード線１１６に、ドレイン電極はビット線１１５に、ソース電極は図示を省略するソース線に接続される。
【００８９】
外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＸアドレス信号はマルチプレクサ１１７を介してＸアドレスバッファ１１８に供給される。Ｘアドレスデコーダ１１９はＸアドレスバッファ１１８から出力される内部相補アドレス信号をデコードしてワード線を駆動する。
【００９０】
前記ビット線１１５の一端側には、図示を省略するセンスラッチ回路が設けられ、他端には同じく図示を省略するデータラッチ回路が設けられている。ビット線１１５はＹアドレスデコーダ１２１から出力される選択信号に基づいてＹゲートアレイ回路（カラムスイッチ回路）１２３で選択される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＹアドレス信号はＹアドレスカウンタ１２２にプリセットされ、プリセット値を起点に順次インクリメントされたアドレス信号が前記Ｙアドレスデコーダ１２１に与えられる。
【００９１】
Ｙゲートアレイ回路１２３で選択されたビット線は、データ出力動作時には出力バッファ１２５の入力端子に導通され、データ入力動作時にはデータ制御回路１２６を介して入力バッファ１２７の出力端子に導通される。出力バッファ１２５、入力バッファ１２７と前記入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マルチプレクサ１１７で制御される。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるコマンドはマルチプレクサ１１７及び入力バッファ１２７を介してモード制御回路１２８に与えられる。前記データ制御回路１２６は、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるデータの他に、モード制御回路１２８の制御に従った論理値のデータをメモリ部１１３に供給可能にする。
【００９２】
制御信号バッファ回路１２９には、アクセス制御信号としてチップイネーブル信号ＣＥｂ、出力イネーブル信号ＯＥｂ、書き込みイネーブル信号ＷＥｂ、シリアルクロック信号ＳＣ、リセット信号ＲＥＳｂ及びコマンドイネーブル信号ＣＤＥｂが供給される。モード制御回路１２８は、それら信号の状態に応じて外部との信号インタフェース機能などを制御し、また、コマンドコードに従って内部動作を制御する。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に対するコマンド又はデータ入力の場合、前記信号ＣＤＥｂがアサートされ、コマンドであれば更に信号ＷＥｂがアサート、データであればＷＥｂがネゲートされる。アドレス入力であれば、前記信号ＣＤＥｂがネゲートされ、信号ＷＥｂがアサートされる。これにより、モード制御回路１２８は、外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７からマルチプレクス入力されるコマンド、データ及びアドレスを区別できる。モード制御回路１２８は、消去や書込み動作中にレディー・ビジー信号Ｒ／Ｂｂをアサートしてその状態を外部に知らせることができる。
【００９３】
内部電源回路１３０は、書込み、消去、ベリファイ、読み出しなどのための各種動作電圧１３１を生成して、前記Ｘアドレスデコーダ１１９やメモリ部１１３に供給する。
【００９４】
前記モード制御回路１２８は、コマンドに従ってフラッシュメモリ１１１を全体的に制御する。フラッシュメモリ１１１の動作は、基本的にコマンドによって決定される。フラッシュメモリ１１１に割り当てられているコマンドは、読み出しコマンド、消去コマンド、及び書込みコマンド等とされる。
【００９５】
フラッシュメモリ１１１はその内部状態を示すためにステータスレジスタ１３５を有し、その内容は、信号ＯＥｂをアサートすることによって入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から読み出すことができる。
【００９６】
図３３は前記メモリ部１１３に含まれるデータラッチ回路とセンスラッチ回路との関係が示されている。中央にセンスラッチ回路ＳＬのアレイＳＬＡが配置され、センスラッチ回路ＳＬの一方の入出力ノード側にはスイッチ回路・演算回路アレイ１４０Ｌ、メモリマットＭＭＬ、スイッチ回路・演算回路アレイ１４１Ｌ、及び上位データラッチ回路ＤＬＬのアレイＤＬＬＡが配置され、他方の入出力ノード側にも同様に、スイッチ回路・演算回路アレイ１４０Ｒ、メモリマットＭＭＲ、スイッチ回路・演算回路アレイ１４１Ｒ、及び下位データラッチ回路ＤＬＲのアレイＤＬＲＡが配置されている。
【００９７】
図３３に示されるように、一対のビット線に着目してその構成を把握すれば、スタティックラッチ形態のセンスラッチ回路ＳＬの一対のデータ入出力ノードＳＬＬ，ＳＬＲにはビット線Ｇ−ＢＬＬ，Ｇ−ＢＬＲを介してデータラッチ回路ＤＬＬ，ＤＬＲが設けられている。データラッチ回路ＤＬＬ，ＤＬＲはＹゲートアレイ回路１２３を介して供給される書込みデータビットをラッチすることができる。この例に従えば、フラッシュメモリ１１１は、８ビットの入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を有するから、１回の書込みデータ入力によって４対のビット線のデータラッチ回路ＤＬＬ，ＤＬＲに書込みデータをセットすることができる。データセットの態様は、特に制限されないが、選択メモリマット側のデータラッチ回路に下位側４ビット分のデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３からの書込みデータをセットし、非選択メモリマット側のデータラッチ回路に上位側４ビット分のデータ入出力端子Ｉ／Ｏ４〜Ｉ／Ｏ７からの書込みデータをセットする。図３３は書込みデータセットの対応に関し、メモリマットＭＭＲが選択側メモリマットである場合を例示している。図３４はメモリマットＭＭＲが選択側メモリマットである場合に、選択メモリマットＭＭＲ側のデータラッチ回路ＤＬＲ、非選択メモリマット側のデータラッチ回路ＤＬＬと、データ入出力端子Ｉ／Ｏ０、Ｉ／Ｏ４とを対応させたデータ設定例が示されている。ここでの説明では、書込みの単位をワード線単位とするので、１本分のワード線に選択端子が結合する全てのメモリセルのビット線に関するデータラッチ回路ＤＬＬ，ＤＬＲに書込みデータをセットした後、書込み電圧印加による書込み動作が行なわれることになる。
【００９８】
尚、メモリマットの選択は、特に制限されないが、Ｘアドレス信号の最上位ビットの論理値によって決定される。
【００９９】
前記モード制御回路１２８及びＩ／Ｏとデータラッチ回路との接続制御などを行なうデータ制御回路１２６は、フラッシュメモリ１１１の制御手段を構成する。この前記制御手段は、書込み先メモリマットを指定する情報に基づいて複数ビットの書込みデータを前記第１のメモリマット側のデータラッチ回路と前記第２のメモリマット側のデータラッチ回路とに振分け保持させ、第１のメモリマット側及び第２のメモリマット側の双方のデータラッチ回路に保持された書込みデータに基づいて、書込み先メモリマットにおける不揮発性メモリセルをどの段階の閾値電圧状態にするかを決定する制御情報（書込み制御情報）を閾値電圧の設定動作毎に前記プリチャージ回路及びセンスラッチ回路を用いて演算させて前記センスラッチ回路にラッチさせる。
【０１００】
図３２に示されるフラッシュメモリ１１１が実現しようとする多値情報記憶技術において、一つのメモリセルの情報記憶状態は、消去状態（“１１”）、第１の書込み状態（“１０”）、第２の書込み状態（“００”）、第３の書込み状態（“０１”）の中から選ばれた一つの状態とされる。全部で４通りの情報記憶状態は、２ビットのデータによって決定される状態とされる。即ち、２ビットのデータを一つのメモリセルで記憶する。この４値のデータと閾値電圧との関係は、図３５の閾値電圧分布図に示される通りである。
【０１０１】
図３５に示されるような閾値電圧分布を得るには、書込み動作時にワード線に印加する書込みベリファイ電圧を相互に異なる３種類設定し、これらを順次切り替えて、３回に分けて書込み動作を行なう。図３５において、ＶＷＶ１，ＶＷＶ２，ＶＷＶ３は夫々第１書込み状態，第２書込み状態，第３書込み状態を得る時に用いる書込みベリファイ電圧である。
【０１０２】
それら３回に分けた個々の書込み動作において、ワード線とビット線の電圧印加状態の一例は図３６に示される。書込み選択のビット線には０Ｖ、非選択のビット線には６Ｖを印加する。特に制限されないが、ワード線は例えば１７Ｖとされる。前記書き込み高電圧印加時間を多くするにしたがってメモリセルの閾値電圧が上昇される。３種類の書き込み閾値電圧制御は、そのような高電圧状態の時間制御、更にはワード線に印加する高電圧のレベル制御によって行うことができる。
【０１０３】
ビット線に０Ｖを印加するか、６Ｖを印加するかは、センスラッチ回路ＳＬにラッチさせる書込み制御情報の論理値で決定される。書込み動作選択メモリマット側においてセンスラッチ回路のラッチデータが論理値“１”で書込み非選択、論理値“０”で書込み選択となるように制御される。
【０１０４】
上記センスラッチ回路に対する書込み制御情報のラッチ動作は、前記３回に分けた書込み動作の各動作毎に制御される。この書込み制御はモード制御回路１２８が行い、そのとき、前記センスラッチ回路ＳＬがラッチすべき書込み制御情報は、データラッチ回路ＤＬＬ，ＤＬＲが保持している書込みデータビットを用いた演算を書込み動作毎に行なって生成し、それをセンスラッチ回路ＳＬにラッチさせる。例えば、図３４に例示されるように、データラッチ回路ＤＬＬ，ＤＬＲにラッチされた書込みデータが“０１”であったとすると、図３５に例示されるように“０１”状態は第３の書込み状態である。消去状態の後の３回に分けた書込み動作が、図３７の第２の態様（Ｃａｓｅ２）の如く閾値電圧の低い順に書込み状態を生成していく書込み手順が採用されている場合、第１回目に第１の書込み状態を得るための書込み動作時にデータラッチ回路ＤＬＬ，ＤＬＲの書込みデータ（“０１”）を用いて演算された結果は論理値“１”、第２回目に第２の書込み状態を得るための書込み動作時にデータラッチ回路ＤＬＬ，ＤＬＲの書込みデータ（“０１”）を用いて演算された結果は論理値“１”、第３回目に第３の書込み状態を得るための書込み動作時にデータラッチ回路ＤＬＬ，ＤＬＲの書込みデータ（“０１”）を用いて演算された結果は論理値“０”とされる。そのような演算は、前記スイッチ回路・演算回路を動作させて行なう。したがって、第３回目の書込み時だけ、書込み電圧が印加され、当該メモリセルには４値の内の第３の書込み状態（“０１”）が実現される。
【０１０５】
このようにして、３回に分けて書込み動作が行なわれたとき、最初にデータラッチ回路ＤＬＬ，ＤＬＲにラッチされた書込みデータは破壊されず、そのまま維持されている。データラッチ回路ＤＬＬ，ＤＬＲにラッチされた２ビットの書込みデータを、書込み動作毎に演算に用いて毎回センスラッチ回路ＳＬにセットするという、制御シーケンスを採用するからである。
【０１０６】
尚、書込み動作において閾値電圧を変化させる順番などは図３７の第２の態様（Ｃａｓｅ２）に限定されず、第１の態様（Ｃａｓｅ１）のように閾値電圧の高いものから設定したり、或いは第３の態様（Ｃａｓｅ３）のようにどの書込み状態に対しても１回の書込み動作で得る閾値電圧の変化率を同じようにしたり、或いは第４の態様（Ｃａｓｅ４）又は第５の態様（Ｃａｓｅ５）の如く制御することも可能である。
【０１０７】
データ読み出し動作時は、ワード線に印加するワード線選択レベルとしての電圧を、３種類設定し、３種類のワード線選択レベルを順次変更しながら３回の読み出し動作を行い、個々の読み出し動作でメモリセルから読み出される２値（１ビット）のデータをセンスラッチ回路にラッチする。ラッチされる度に、センスラッチされた内容をデータラッチ回路の２ビットの情報に反映させる演算を行なう。３回のセンスラッチの結果によってデータラッチ回路ＤＬＬ，ＤＬＲに得られた２ビットが、当該メモリセルが保有する４値の情報に対応されるデータとされる。
【０１０８】
上記多値フラッシュメモリ１１１においても図１、図１５、図１６で説明した定電流源に対するトリミングの為の回路が適用され、前記レプリカＭＯＳトランジスタ２、前記外部測定端子３、前記制御電圧発生回路１０、及び前記記憶手段１３を有し、配線１６を介して制御電圧ｖｔｒｉが定電流源を有する回路に供給され、レプリカＭＯＳトランジスタ２のゲート電極にはその制御電圧ｖｔｒｉが印加される。定電流源を有する回路として、前記クランプ回路７が内部電源回路１３０に設けられ、前記リングオシレータ５及び遅延回路４が前記モード制御回路１２８に設けられ、前記リファレンス回路８及びベリファイセンスアンプ９が前記メモリ部１１３に設けられる。これにより、多値フラッシュメモリにおいても定電流決定のための測定を正確に、しかも短時間で行なうことができ、プロセスばらつきによっても高い信頼性をもって定電流特性を揃えることができる。
【０１０９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１０】
例えば、本発明に係る上記定電流源をトリミングするための手段は、フラッシュメモリ、フラッシュメモリ内蔵マイクロコンピュータに限定されず、ＤＲＡＭ、ＳＲＡＭなどの半導体メモリ、それらメモリを内蔵したマイクロコンピュータ、フラッシュメモリを内蔵したグラフィックスコントローラ等、その他の半導体装置に広く適用することができる。また、定電流源を用いた回路は上記説明に係る回路に限定されず、その他の適宜の回路であってもよい。また、フラッシュメモリセルはフローティングゲートとコントロールゲートの縦積み構造に限定されず、ＭＯＳトランジスタのゲート電極をフローティングゲート電極とし当該ゲート電極を延在させて形成したＭＯＳゲート容量を介してチャネル領域をコントロールゲート電極に用いるようなデバイス構造などを採用してもよい。また、以上の説明では各種回路の電源電圧を…Ｖｄｄで統一したが、これは必ずしも電圧レベルが夫々同じであることを意味するものではない。また、多値フラッシュメモリに対する書き込み動作は上記説明のように書き込み動作を大きく３回に分けて行なう処理に限定されず書込みデータに応じて１回若しくは１種類の書き込み動作で実現してよいことは言うまでもない。また、フラッシュメモリはマイクロコンピュータのオンチップに限定されず、単体フラッシュメモリＬＳＩとしてフラッシュメモリカードなどに適用可能である。
【０１１１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１１２】
すなわち、容易かつ短時間のテストでロット／ウェーハ／チップ間のデバイス特性ばらつき、温度変動に依らず特性ばらつきの小さい遅延回路、リングオシレータ、タイマ等、種々の定電流源適用回路が実現される。特に、同一チップ上にそれら定電流源適用回路が複数個設けられる場合でも、テスト時間の増大なくそれら全ての回路特性を良好にすることが容易化される。
【０１１３】
したがって、デバイス特性のばらつき等に依らず所望の特性となることが望まれる回路に対してその特性が高い信頼性をもって調整可能にされた半導体装置、マイクロコンピュータ、フラッシュメモリを提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例を示すブロック図である。
【図２】ＭＯＳトランジスタの電流特性を例示する説明図である。
【図３】図２の１００の領域を拡大した説明図である。
【図４】ＭＯＳトランジスタのチャネル長と閾値電圧との関係を示した説明図である。
【図５】ＭＯＳトランジスタのチャネル幅と閾値電圧との関係を示した説明図である。
【図６】レプリカＭＯＳトランジスタ及び定電流源ＭＯＳトランジスタの平面図である。
【図７】半導体装置の論理回路において通常使用するＭＯＳトランジスタの平面図である。
【図８】遅延回路の詳細を例示する回路である。
【図９】図８の遅延回路の動作原理を例示するタイミングチャートである。
【図１０】遅延素子としてのインバータ回路の別の例を示す回路図である。
【図１１】リングオシレータの詳細を例示する回路図である。
【図１２】リングオシレータに含まれる遅延回路の別の例を示す回路図である。
【図１３】タイマを例示するブロック図である。
【図１４】クランプ回路の詳細を例示する回路図である。
【図１５】本発明に係るフラッシュメモリを例示するブロック図である。
【図１６】本発明に係るフラッシュメモリの別の例を示すブロック図である。
【図１７】フラッシュメモリセルの書き込み動作及び消去動作における電圧印加状態、並びに書き込み及び消去状態のフラッシュメモリセルの閾値電圧分布を示す説明図である。
【図１８】本発明に係るマイクロコンピュータを例示するブロック図である。
【図１９】リードセンス回路の詳細を例示する回路図である。
【図２０】リファレンス回路の機能説明図である。
【図２１】ベリファイセンスアンプの詳細を例示する回路図である。
【図２２】制御電圧発生回路の詳細を例示する回路図である。
【図２３】外部測定端子の兼用化の例を示す説明図である。
【図２４】外部測定端子を用いてトリミング可能な電圧トリミング回路の詳細を例示する回路図である。
【図２５】制御データを保持する記憶手段の形態を類型的に例示する説明図である。
【図２６】図２５の（Ｂ）の記憶手段を用いてトリミングを実施する手順を例示するフローチャートである。
【図２７】図２５の（Ａ）の記憶手段を用いてトリミングを実施する手順を例示するフローチャートである。
【図２８】図２５の（Ｂ）の記憶手段を用いてトリミングを実施する別の手順を例示するフローチャートである。
【図２９】図２５の（Ａ）の記憶手段を用いてトリミングを実施する別の手順を例示するフローチャートである。
【図３０】トリミング手順の中のレプリカＭＯＳトランジスタの電流値測定方法を例示する説明図である。
【図３１】トリミング手順の中でトリミングデータを不揮発メモリへ書き込む方法を例示する説明図である。
【図３２】本発明を適用した多値フラッシュメモリを例示するブロック図である。
【図３３】多値フラッシュメモリのメモリ部に含まれるデータラッチ回路とセンスラッチ回路との関係を示すブロック図である。
【図３４】選択メモリマット側のデータラッチ、非選択メモリマット側のデータラッチと、データ入出力端子とを対応させたデータ設定例を示す説明図である。
【図３５】フラッシュメモリセルの２ビットの記憶データと閾値電圧との関係を示す閾値電圧分布図である。
【図３６】消去・書き込みの電圧印加条件の一例を示す説明図である。
【図３７】書込み動作において閾値電圧を変化させる順番の態様を類型的に示す説明図である。
【符号の説明】
１  半導体装置
１Ａ，１Ｂ  フラッシュメモリ
２  レプリカＭＯＳトランジスタ
３  外部測定端子
４  遅延回路
５  リングオシレータ
６  タイマ
７  クランプ回路
８  リファレンス回路
９  ベリファイセンスアンプ
１０  制御電圧発生回路
１１  電源回路
１２  切替回路
ｄａｔａｉｎ  制御データ
１３  記憶手段
１３Ａ  メモリセルアレイ上の記憶領域
１３Ｂ  レジスタ
１３ＮＶ  不揮発性記憶手段
１３Ｖ  揮発性記憶手段
ｖｔｒｉ  制御電圧
１６  制御電圧の配線
Ｍ１３Ａ  定電流源ＭＯＳトランジスタ
２０  定電流源回路
Ｍ１  定電流源ＭＯＳトランジスタ
３０，３１，３２  遅延素子
４０  カウンタ
４１  差動アンプ
４２  出力回路
５０  電源回路
５３  タイミング回路
５４  メモリ部
５９  書き込みラッチ回路
６０  リードセンス回路
７０  マイクロコンピュータ
７１  ＣＰＵ
８６  差動アンプ
１１１  多値フラッシュメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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