(57)【特許請求の範囲】
【請求項１】
スイッチング動作を行う１対のＭＯＳトランジスタを含み、同じゲート電圧を前記１対のＭＯＳトランジスタに印加した場合、一方のＭＯＳトランジスタのドレイン電流を、他方のＭＯＳトランジスタのドレイン電流より多く流れるように構成した２つの差動対回路に対し、２線相補信号を該２つの差動対回路のＭＯＳトランジスタのそれぞれにゲート電圧として入力し、該２つの差動対回路から２線相補信号の出力を得ることで、差動対回路を２重化したことを特徴とする２線式電流モード回路。
【請求項２】
請求項１に記載の２線式電流モード回路において、 
前記差動対回路のＭＯＳトランジスタの一方のトランジスタは、他方のトランジスタよりゲート幅を大きくしたことを特徴とする２線式電流モード回路。
【請求項３】
請求項１に記載の２線式電流モード回路において、 
前記差動対回路の１対のＭＯＳトランジスタの一方のトランジスタは、他方のトランジスタよりゲートのしきい値電圧を小さくしたことを特徴とする２線式電流モード回路。
【請求項４】
請求項３に記載の２線式電流モード回路において、
前記差動対回路の少なくとも１つのＭＯＳトランジスタをトリプルウエル構造で作成して、しきい値を他のＭＯＳトランジスタと変えることを特徴とする２線式電流モード回路。
【請求項５】
請求項１〜４のいずれかに記載の２線式電流モード回路において、
前記２つの差動対回路に入力する２線相補信号は、多値の２線相補信号であり、２つの比較回路を介して入力することを特徴とする２線式電流モード回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２線式電流モード回路に関するものであり、特に少ない素子で構成して、セルフチェッキング・システムを構成することに関するものである。
【０００２】
【従来の技術】
高性能ＶＬＳＩ回路を実現するためには、デバイスの超微細化技術の進展のみならず、新しい回路技術や新アーキテクチャを積極的に活用することが重要である。電流モード多値集積回路は、このような高性能ＶＬＳＩ回路実現を可能にする回路技術の１つである。電流モード多値集積回路では、線型加算を結線のみで行うことができることにより、能動素子数や演算回路の直列段数を減少できるため、コンパクト性と高速性に優れた演算回路が構成できる。
【０００３】
この回路は、電流のスイッチングに差動対回路を用い、これを２線相補信号によって駆動することで、スイッチングに必要な電圧振幅を減少させ、低電圧時における高速動作を可能にしている。
このように、従来は、２線式相補信号を回路の高性能化を達成する手段として活用してきたが、この２線相補信号が冗長信号であることに着目すれば、この２線相補信号を活用して回路の高性能化と高信頼化を同時に達成することが可能である。
【０００４】
図１は、従来の論理回路を用いて、Ｘ，Ｙ，Ｚに対して、それぞれ冗長である相補信号Ｘ’，Ｙ’，Ｚ’を付加する回路を実現した場合を示している。図１の構成で分かるように、回路規模が２倍となる。もともと相補信号を用いている電流モード多値回路であれば、図１に示している従来の論理回路のように、回路規模は２倍となることはない。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は、２線相補信号を活用して、回路の高性能化と高信頼化とを同時に達成できる２線式電流モード回路を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、スイッチング動作を行う１対のＭＯＳトランジスタを含み、同じゲート電圧を前記１対のＭＯＳトランジスタに印加した場合、一方のＭＯＳトランジスタのドレイン電流を、他方のＭＯＳトランジスタのドレイン電流より多く流れるように構成した２つの差動対回路に対し、２線相補信号を該２つの差動対回路のＭＯＳトランジスタのそれぞれにゲート電圧として入力し、該２つの差動対回路から２線式相補信号の電流出力を得ることで差動対回路を２重化したことを特徴とする２線式電流モード回路である。
【０００７】
この回路を用いることにより、何らの付加回路を用いることなく、セルフチェック機能を付加することができる。
この差動対回路では、前記１対のＭＯＳトランジスタの一方のトランジスタは、他方のトランジスタよりゲート幅を大きくしたり、ゲートのしきい値電圧を小さくしたりして、ＭＯＳトランジスタのドレイン電流に差を付けることができる。
しきい値に差をつけるとき、少なくとも１つのＭＯＳトランジスタをトリプルウエル構造で作成して、しきい値を他のＭＯＳトランジスタと変えることもできる。
【０００８】
前記２つの差動対回路に入力する２線相補信号は、多値の２線相補信号であり、２つの比較回路を介して入力することもできる。
上述のように、２線式電流モード回路で使用している差動対回路を２重化することにより、２線式電流モード回路を、基本ゲートをすべて２重化することなく、機能を付与することが可能である。
【０００９】
【発明の実施の形態】
本発明の実施形態を、図面を参照して詳細に説明する。
（基本ゲート）
図２にセルフチェッキング可能なシステムに使用するための２線式電流モード多値回路の３つの基本ゲートを示す。これらの基本ゲートの組み合わせで、色々なシステムを構成することができる。以下、それぞれの回路について説明する。
【００１０】
比較回路は、多値入力信号Ｘとしきい値Ｔとの比較を行い、Ｘ≧Ｔの場合には論理値”１”を、Ｘ＜Ｔの場合は論理値”０”を出力する機能を有する。差動対回路は、２個の２値入力（Ｇ1，Ｇ0）を制御信号として、図２の真理値表の出力を生成する機能を有する。図２の差動対回路の真理値表で、（１，１）のときの出力に留意されたい。これは、後で説明するように、セルフチェッキング可能なシステムを構成する際に必要な性質である。線型加算回路は、多値である入力Ａ，Ｂの線型加算を行う回路であり、通常結線のみで実現される。
【００１１】
さて、図２に示されている基本ゲートを用いている非冗長である１線式の電流モード多値回路について、図３を用いて説明する。図３には、差動対回路３４の入力Ｇ1に比較回路３２の出力を接続し、入力Ｇ0を論理値”０”に固定する。差動対回路３４の出力Ｙのみを用いることにより、１線式のスレショルド・ディテクタが実現されている。１線式の電流モード多値回路は、図３のスレショルド・ディテクタと、図２の線型加算回路の組み合わせによって構成される。
【００１２】
さて、フォールトとして、回路を構成する任意の基本ゲートの入出力に発生する単一縮退故障を仮定する。故障の発生を外部に知らせるために、セルフチェッキング回路では、冗長性を有する符号を用いる。
【００１３】
このような回路に使用している２値２線式符号語は、１ビットの情報表現に式（１）を満たす（Ｘ1，Ｘ0）のみを符号語として定義する。
【数１】
0004140875.tif 000002
Ｒ値をとることができる多値の場合も同様に、下記の関係（２）を満足する相補対の符号語を使用する。
【数２】
0004140875.tif 000003
５値の論理の場合、符号語と非符号語は、図４に示されている。
【００１４】
（セルフチェッキング回路）
トータリー・セルフチェッキング回路は、以下の２つの条件を満たす必要がある。
（１）回路を構成する任意の基本ゲートの入出力に単一縮退故障が発生しても、出力は正しい符号語（即ち、誤りが訂正される）か、非符号語とならなければならない。（Fault Secure:ＦＳ性）
（２）回路を構成する任意の基本ゲートの入出力に単一縮退故障が発生した場合、少なくとも１つの符号語入力に対して非符号語を出力しなければならない。（Self Testing:ＳＴ性）
ＦＳ性は、回路に単一縮退故障が発生しても検出不能な誤りを出力しないことを保証し、ＳＴ性は、発生した単一縮退故障が単位時間内に必ず検出されることを保証する。単一縮退故障の種類は、２値回路では２種類（０縮退故障，１縮退故障）であるが、Ｒ値回路ではＲ種類（０縮退故障，・・・，Ｒ−１縮退故障）存在する。
【００１５】
セルフチェッキング機能を有する多値基本ゲートの構成を次に説明する。
セルフチェッキング機能を実現するために、図３に示した１線式スレショルド・ディテクタ等を完全に２重化したものを図５に示す。図５では、比較回路５１および差動対回路５２と比較回路５３および差動対回路５４とで、図３に示した１線式スレショルド・ディテクタを２個構成して２重化することにより、１線式シュレショルド・ディテクタに、２線相補信号（Ｘ1，Ｘ0）を入力できるようにしている。また、線型加算回路も２重化することにより、２線相補信号（Ａ1，Ａ0）および（Ｂ1，Ｂ0）を入力できるようにしている。
相補対回路の高電流駆動能力を活用するためには、図５のように、相補対回路の片側の入力を固定せず、両方に２線相補信号を入力する必要がある。
【００１６】
それを実現する回路として、図６のシュレショルド・ディテクタがある。図５と比較すると、図６では、差動対回路６３および６６の入力Ｇ01，Ｇ02にそれぞれＧ11およびＧ12の相補信号が入力されるように、比較回路６２および６５を付加して回路を構成している。これにより、高い電流駆動能力を有するセルフチェッキング回路を実現している。
【００１７】
図６では、同じ演算を行っている比較回路６１と６５と、比較回路６２および６４とが存在している。これは回路規模を増大させる原因である。図７では、これを共通の２個の比較回路７１，７２で行うことにより、差動対回路７３および７４の電流駆動能力を損なうことなく、比較回路の個数を２個に押さえている。
【００１８】
さて、図８で、図７に示した回路のセルフチェッキングの能力を説明する。差動対回路７３および７４は、図２における差動対回路の真理値表において示したように、一方の入力（Ｇ1）にのみ依存している。そのため、差動対回路７３および７４は冗長性を有している。図８は、比較回路７１の出力が１となる故障が起きたことを示している。比較回路７１の出力は差動対回路７３の入力Ｇ11および差動対回路７４の入力Ｇ00に接続されている。しかしながら、差動対回路７４の出力Ｙ0は、Ｇ01のみの依存している。このため、１となる故障が比較回路７１に起こったとしても、差動対回路７４は正確に作動する。このように、図８（図７）に示した回路中の１個の比較回路７１が故障しても、後段の差動対回路が２重化されていることからセルフチェッキング機能を付与することができる。
したがって、２線式電流モード回路において、使用している差動対回路を２重化することによりセルフチェッキング機能を付与することができる。
【００１９】
（差動対回路）
上述の説明でも分かるように、２線式電流モード回路のセルフチェッキングでは、図２の真理値表の動きを行うことができる差動対回路を簡単な構成で実現することが必要である。図９に示すように、２つのＭＯＳトランジスタをＹ字型に組み合わせて、２つのＭＯＳトランジスタＭ１およびＭ２をスイッチングとして用いて、定電流源Ｋに共通に接続し、差動対回路を構成した場合を考える。２個のスイッチングとした一方のＭＯＳトランジスタＭ１を、他方のＭＯＳトランジスタＭ２より電流を流れやすくする構成とする。ＭＯＳトランジスタＭ１およびＭ２を同時に導通させると、定電流源Ｋの電流はすべて電流が流れやすく構成したＭＯＳトランジスタＭ１に流れ、流れにくく構成したＭＯＳトランジスタＭ２には流れない。
【００２０】
したがって、図９のように構成したＭＯＳトランジスタにおいて、一方のＭＯＳトランジスタのドレイン電流ＩDを流れやすく構成すればよい。ＭＯＳトランジスタのドレイン電流ＩDは、ＭＯＳトランジスタのチャネルの幅Ｗおよび長さをＬとすると、Ｗ／Ｌ比に比例する。また、ＭＯＳトランジスタのドレイン電流ＩDは、ＭＯＳトランジスタのゲート・ソース間電圧をＶGS、しきい値電圧をＶTとすると、（ＶGS−ＶT）に比例する。このため、２つのＭＯＳトランジスタのチャネル幅やしきい値電圧を変えることにより、簡単な構成で図２に示した動作を行う差動対回路を構成することができる。
【００２１】
図１０には、ゲート幅（チャネル幅）Ｗを変えた差動対回路の例を示す。また、図１１には、しきい値電圧ＶTを変えた差動対回路の例を示す。図１２は、図１１の差動対回路の動作を示すタイム・チャートである。
【００２２】
図１０には、差動対回路を構成する一方のＭＯＳトランジスタＭ６１のゲート幅Ｗを７．２μｍとし、他のＭＯＳトランジスタＭ６２のゲート幅Ｗを３．６μｍとした例を示している。このとき、ＭＯＳトランジスタＭ６１，Ｍ６２の各チャネル長Ｌは同じ０．４５μｍとしている。このように差動対回路のＭＯＳトランジスタを構成すると、ＭＯＳトランジスタＭ６１のＷ／Ｌは１６であり、ＭＯＳトランジスタＭ６２は８となり、Ｗ／Ｌは２倍の差が生じる。このため、ＭＯＳトランジスタＭ６１のドレイン電流ＩDは、ＭＯＳトランジスタＭ６２のドレイン電流ＩDの２倍流れる。この例のように、差動対回路のゲート幅を変えることにより、図２の真理値表を実現する差動対回路を構成することができる。
【００２３】
図１１に、差動対回路を構成する一方のＭＯＳトランジスタＭ７１のゲートに対するしきい値電圧ＶTを０．７Ｖとし、他方のＭＯＳトランジスタＭ７２のゲートに対するしきい値電圧ＶTを１．０Ｖとした例を示している。双方のＭＯＳトランジスタＭ７１，Ｍ７２のゲート・ソース間電圧ＶGSを１．５Ｖとすると、ＭＯＳトランジスタＭ７１の方のドレイン電流ＩDの方が多く流れることになる。
【００２４】
図１１の差動対回路の動作を、図１２に示すタイム・チャートで説明する。図１２（ａ）にＭＯＳトランジスタＭ７１のゲートに印加する電圧を示し、図１２（ｂ）にＭＯＳトランジスタＭ７２のゲートに印加する電圧を示す。ＭＯＳトランジスタＭ７１のドレイン電流であるＹ1が図１２（ｃ）に示され、ＭＯＳトランジスタＭ７２のドレイン電流であるＹ0が図１２（ｄ）に示されている。図１２（ａ），（ｂ）に示されている入力と、図１２（ｃ），（ｄ）に示されている出力から分かるように、図１１に示されているしきい値を異なる構成の差動対回路は、図２の真理値表の動作を行うことができる。
【００２５】
図１０に示されているチャネル幅Ｗを変える構成は、ゲート幅を大きくする構成が必要であり、これによりＭＯＳトランジスタのゲート容量が増加する。このゲート容量の増加は、差動対回路の動作速度を遅くする。しがたって、しきい値電圧ＶTを変える構成である図１１の構成のほうが好ましい。
【００２６】
（ＭＯＳトランジスタのしきい値電圧）
ＭＯＳトランジスタのしきい値電圧ＶTを変えるための構成を、図１３および図１４を用いて説明する。ＭＯＳトランジスタのしきい値電圧ＶTは、図１３に示すように、基板バイアス効果により決定される。この基板バイアス効果は、基板電圧ＶB＜ソース電圧ＶSという基板電圧を印加すると、しきい値ＶTが増大することをいう。しかし、基板電圧の変化では、個別のＭＯＳトランジスタのしきい値を変化させることができない。図１４に示す、トリプルウエル（ＴＷＥＬ）構造を利用すると、基板電圧をＭＯＳトランジスタごとに独立に設定することができる。図１４は、ＭＯＳトランジスタを構成した基板を上から見た図である。図１４（ａ）には、通常のＭＯＳトランジスタの構成を示している。このＭＯＳトランジスタ全体を、図１４（ｂ）に示すように、例えば、Ｐ型基板上にＮ型の埋め込み層を作成し、次にＰ型のウエルを作成して、このウエル中にＭＯＳトランジスタを作成する。これでトリプルウエル（ＴＷＥＬ）構造となる。ＭＯＳトランジスタを作成している各ウエルに対して基板電圧を印加することにより、個別のＭＯＳトランジスタごとにしきい値電圧ＶTを設定することが可能となる。
【００２７】
（ＭＯＳトランジスタを用いた基本ゲート回路）
図１５に、これらのＭＯＳトランジスタの構成を用いて、図２の基本ゲート等を構成した場合を示している。図１５の差動対回路は、一方のＭＯＳトランジスタのドレイン電流（Ｙ1）が流れやすく構成されている。
【００２８】
図１６は、図１５に示したＭＯＳトランジスタを用いた基本ゲート等の回路で、図７に示したスレショルド・ディテクタであるセルフチェッキング機能を有する２線式電流モード多値回路が、どのように具体的に構成されるかを示している。図１６（ａ）はそのシンボルによるブロック図、図１６（ｂ）は、それをＭＯＳトランジスタで構成した場合の回路図である。図１６（ａ）から理解できるように、２線式電流モード多値回路において使用している差動対回路を２重化することにより、セルフチェッキング機能を付与することができる。このとき、図１６（ｂ）から分かるように、少ないＭＯＳトランジスタを用いて、セルフチェッキング機能を実現することができる。
【００２９】
【発明の効果】
上記の説明のように、本発明は、簡単な構成でセルフチェッキング機能を有する２線式電流モード回路を構成することができる。
【図面の簡単な説明】
【図１】従来の論理回路において、相補の入力を可能とする構成を示す図である。
【図２】電流モード多値回路を構成する基本ゲートを示す図である。
【図３】基本ゲートで構成した１線式スレショルド・ディテクタを示す図である。
【図４】相補の多値符号の例を示す図である。
【図５】セルフチェッキング機能を有する１線式スレショルド・ディテクタ等を示す図である。
【図６】２線式スレショルド・ディテクタを示す図である。
【図７】同じ動作を行う回路を共通化した２線式スレショルド・ディテクタを示す図である。
【図８】図７の回路を用いて、セルフチェッキング機能を説明する図である。
【図９】差動対回路をＭＯＳトランジスタで構成したことを示す図である。
【図１０】差動対回路を、ゲート幅を変えたＭＯＳトランジスタで構成したことを示す図である。
【図１１】差動対回路を、しきい値を変えたＭＯＳトランジスタで構成したことを示す図である。
【図１２】図１１の差動対回路の動作を示すタイムチャートである。
【図１３】ＭＯＳトランジスタのしきい値を基板バイアス効果を利用して変化することを説明する図である。
【図１４】トリプルウエルを用いて、個々のＭＯＳトランジスタのしきい値を変化させることを説明する図である。
【図１５】電流モード多値回路の基本ゲートをＭＯＳトランジスタで構成したことを示す図である。
【図１６】ＭＯＳトランジスタで構成したセルフチェック機能を有する電流モード多値回路を示す図である。
【符号の説明】
３２          比較回路
３４          差動対回路
５１，５３    比較回路
５２，５４    差動対回路
６１，６２    比較回路
６３          差動対回路
７１，７２    比較回路
７３，７４    差動対回路
【図１】
0004140875.tif 000004
【図２】
0004140875.tif 000005
【図３】
0004140875.tif 000006
【図４】
0004140875.tif 000007
【図５】
0004140875.tif 000008
【図６】
0004140875.tif 000009
【図７】
0004140875.tif 000010
【図８】
0004140875.tif 000011
【図９】
0004140875.tif 000012
【図１０】
0004140875.tif 000013
【図１１】
0004140875.tif 000014
【図１２】
0004140875.tif 000015
【図１３】
0004140875.tif 000016
【図１４】
0004140875.tif 000017
【図１５】
0004140875.tif 000018
【図１６】
0004140875.tif 000019