(57)【特許請求の範囲】
【請求項１】
シリコンを含む半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の側壁にシリコン酸化膜を含むサイドウォールを形成する工程と、
次いで、前記半導体基板の表面に酸化膜を形成する工程と、
前記酸化膜を介して前記半導体基板にイオン注入する工程と、
前記酸化膜に対して酸素プラズマ処理する工程と、
前記酸化膜を、酸素ガス及びＣ2Ｆ6ガスの混合ガスを用いたプラズマ処理により除去する工程と、
次いで、前記半導体基板の全面に金属膜を形成する工程と、
前記半導体基板を加熱処理することにより、前記金属膜と前記シリコンとを反応させる工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記混合ガスは、更に水蒸気を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタ等の半導体装置の製造方法に関し、特にシリサイド（サリサイド）技術を用いる半導体装置に適用して好適である。
【０００２】
【従来の技術】
近年、半導体素子の高集積化が進み、それに伴い電極・配線等の更なる微細化が要求されている。電極・配線等を微細化すると抵抗値の増加を招くため、これに対する対策として、シリコンとタングステン（Ｗ）やチタン（Ｔｉ）等の高融点金属との化合物であるシリサイドを電極・配線材料として用いる技術が提案されている。
【０００３】
更に、ＭＯＳトランジスタにおいて、多結晶シリコンのゲート電極とソース／ドレインの表面に選択的、自己整合的にシリサイド化を行なう固相反応シリサイド、いわゆるサリサイド技術がある。これにより、ゲート電極の配線抵抗とソース／ドレインの寄生抵抗を同時に減少させ、配線遅延及びコンダクタンス劣化の少ないＶＬＳＩ用トランジスタが実現する。
【０００４】
【発明が解決しようとする課題】
シリサイド技術、特にＭＯＳトランジスタのサリサイド技術を用いる場合、これに先立ってパターニングのためのレジストマスクを形成したり、イオン注入による不純物の導入を行なうが、これらの工程を行なう前に大気・レジスト等による有機汚染の防止又はイオン注入によるダメージの防止を目的として、対象となるシリコン層やシリコン基板の表面に薄い熱酸化膜を形成する。
【０００５】
この熱酸化膜は、シリサイド（サリサイド）工程の直前に希フッ酸液を用いたウェットエッチング等により除去されるが、この際に熱酸化膜自身にも有機汚染やイオン注入による変質（ＳｉＯ2→ＳｉＯX（X＜２））が生じ、十分に除去されないことがある。また、当該熱酸化膜を形成しても、有機汚染の防止又はイオン注入によるダメージの防止を十分に達成できず、熱酸化膜を付き抜けて有機汚染やダメージがシリコン表面に波及することも多い。
【０００６】
このように、有機汚染やダメージを取り除いてシリコン表面を清浄化する目的で熱酸化膜を形成するも、十分な清浄化を図ることは困難である。シリコン表面が汚染された状態では十全なシリサイド化が阻害されてしまい、ひいてはＭＯＳトランジスタの信頼性の著しい低下を招くという問題がある。
【０００７】
そこで本発明は、前記課題に鑑みてなされたものであって、レジスト・大気汚染に代表される有機汚染やイオン注入によるダメージによる半導体層（シリコン層）の汚染を除去し、十分な表面清浄化を実現し、当該シリコン層表面を確実にシリサイド（サリサイド）化することを可能とする半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明の半導体装置の製造方法は、半導体素子、例えばＭＯＳトランジスタを形成するに際して、半導体層、例えばシリコン層の表面を高融点金属を用いてシリサイド化する場合の前工程を主要構成とするものである。この前工程では、酸素ガスのラジカル及びエッチングガスのラジカルを前記シリコン層の表面に作用させ、酸化処理及びエッチング処理を施す。
【００１０】
本発明において、半導体層（シリコン層）の表面は、一方で酸化処理により当該表面に存する有機汚染やダメージを含む酸化層が形成され、或いは形成されつつ、他方でエッチング処理により当該酸化層が除去される。これにより、半導体層表面の有機汚染やダメージが当該酸化層と共に除去され、表面が清浄化されることになる。
【００１１】
この場合、具体的には、プラズマを用いて酸素ガス及びエッチングガスをラジカル化する。
【００１２】
前記工程の具体的処理としては、前記酸化処理を行なった後に、前記酸化処理及び前記エッチング処理を同時に行うことが好適である。
【００１３】
この場合、先ず前者の酸化処理により、半導体層（シリコン層）の有機汚染やイオン注入等によるダメージを緩和するために形成された酸化膜の膜質改善（ＳｉＯX（X＜２）→ＳｉＯ2）がなされるとともに、酸化膜中の有機物の分解及び昇華が促進される。続く酸化処理及びエッチング処理により、上述したように、一方で酸化処理により当該表面に存する有機汚染やダメージを含む酸化層が形成され、或いは形成されつつ、他方でエッチング処理により当該酸化層が除去され、半導体層表面が清浄化される。
【００１４】
【発明の実施の形態】
以下、本発明を適用した好適な実施形態について図面を参照しながら詳細に説明する。ここでは、半導体装置として、いわゆるサリサイド構造のＭＯＳトランジスタを例示し、その構成について製造方法と共に開示する。
図１は、本実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図であり、図２及び図３は本実施形態の主要工程を示す模式図である。
【００１５】
先ず、図１（ａ）に示すように、例えばｐ型のシリコン半導体基板１に素子形成領域を画定する。ここでは、いわゆるＬＯＣＯＳ法により素子分離領域に厚いフィールド酸化膜２を形成し、素子分離を行なう。
【００１６】
続いて、画定された素子形成領域に熱酸化を施し、半導体基板１の表面に膜厚１０ｎｍ程度の薄いゲート絶縁膜３を形成する。
【００１７】
続いて、例えばＣＶＤ法により、全面に多結晶シリコン膜（不図示）を膜厚１８０ｎｍ程度に堆積した後、この多結晶シリコン膜上にフォトレジスト（不図示）を塗布し、フォトリソグラフィーにより電極形状に加工する。そして、フォトレジストをマスクとして多結晶シリコン膜及びゲート絶縁膜３を異方性エッチングしてパターニングし、多結晶シリコン膜からなるゲート電極４を形成する。
【００１８】
続いて、フォトレジストを灰化処理等により除去した後、例えばＣＶＤ法により、フォトレジスト１１を覆うように全面にシリコン酸化膜を堆積し、ゲート電極４をマスクとして全面を異方性エッチング（エッチバック）することにより、ゲート電極４の側面のみにシリコン酸化膜を残してサイドウォール５を形成する。
【００１９】
次に、図１（ｂ）に示すように、後のイオン注入工程における半導体基板１の表面及びゲート電極４の表面のダメージ保護を目的として、素子形成領域においてゲート電極４の側方で露出する半導体基板１の表面及びゲート電極４の表面を熱酸化してそれぞれ膜厚５ｎｍ程度の薄い保護酸化膜６を形成する。
【００２０】
続いて、ゲート電極４及びサイドウォール５をマスクとして、保護酸化膜６を介した半導体基板１の表層にｎ型不純物、ここではリン（Ｐ）を加速エネルギー６００ｋｅＶ、ドーズ量３×１０15／ｃｍ2の条件でイオン注入し、アニール処理を行なうことにより、ゲート電極４及びサイドウォール５の両側における半導体基板１の表層にソース／ドレイン７を形成する。
【００２１】
ここで、図２（ａ）に示すように、保護酸化膜６を形成しても、イオン注入による半導体基板１の表面及びゲート電極４の表面におけるダメージ２１やこれらの大気等に起因する有機汚染２２が存在している。そこで本実施形態では、サリサイド化を行なう前工程として、酸素（Ｏ2）ガス及びＣ2Ｆ6ガスを反応ガスとするプラズマ処理を行なう。
【００２２】
具体的には、先ずＯ2ガスを反応ガスとした６０秒間程度の酸化処理により、プラズマによりＯ2ガスをラジカル化し、半導体基板１上及びゲート電極４上の保護酸化膜６に対して作用させる。
【００２３】
このとき、図２（ｂ）に示すように、酸素ラジカルにより保護酸化膜６の膜質改善（イオン注入等によりＳｉＯX（X＜２）に変質した状態から正常なＳｉＯ2への改質）がなされるとともに、保護酸化膜６中の有機物の分解及び昇華が促進される。
【００２４】
続いて、Ｏ2ガスにエッチングガスとして用いられるＣ2Ｆ6ガスを加えてゆき、Ｏ2ガスとＣ2Ｆ6ガスの混合ガスを反応ガスとして、プラズマによりＯ2ガスをラジカル化し、半導体基板１の表面及びゲート電極４の表面と、これら表面上の保護酸化膜６に対して作用させる。
【００２５】
このとき、図２（ｃ）に示すように、Ｃ2Ｆ6のフッ素ラジカルにより保護酸化膜６がエッチング除去される。これに引き続き、図３（ａ）に示すように、酸素ラジカルにより当該各表面が再び酸化され、酸化膜２４（少量の有機汚染とダメージ層を含む）が形成される。これにより、保護酸化膜６が除去された後の当該各表面に存するダメージ層の酸化及び有機物の分解及び昇華が促進される。更に、図３（ｂ）に示すように、上記の過程で当該各表面に形成された酸化膜２４がフッ素ラジカルによりエッチング除去される。
【００２６】
即ちこの一連の工程（図２（ｃ），図３（ａ），（ｂ））は、反応ガスを上記の混合ガスとしてプラズマ励起することにより、酸化処理による有機汚染及びダメージを包含する酸化膜の形成と、エッチング処理による当該酸化膜の除去とをほぼ同時に進行させ、この工程がプラズマ励起の稼動時間等の諸条件に応じて数回繰り返されて、有機汚染及びダメージが可及的に除去される。本例では、酸化及びエッチングの同時処理により、酸化膜が６ｎｍ程度、シリコン層が５ｎｍ程度エッチングされる。
【００２７】
そして、半導体基板１をチャンバー外に搬出する際に、図３（ｃ）に示すように、露出した半導体基板１の表面及びゲート電極４の表面に若干の自然酸化や有機汚染２３が発生するため、このとき形成された自然酸化膜２５を希フッ酸溶液を用いたウェットエッチングによりこれを除去する。
【００２８】
以上の工程により、半導体基板１の表面及びゲート電極４の表面がシリサイド（サリサイド）化に十分な程度に清浄化されることになる。
【００２９】
ところで、上記のプラズマ励起を行なう際には、ラジカル種による作用対象であるシリコン層の表面を保護する観点から、当該表面に直接プラズマが接触することは出来るだけ避けた方が好ましい。そのため例えば、プラズマを当該表面から十分離間した場所で発生させ、その発生個所と当該表面とを開口された金属膜で隔て、プラズマにより生成されたラジカル種を前記開口から当該表面に作用させるようにすることが好適である。なおこのとき、ラジカル種に十分な運動エネルギー等を付与することが困難な場合もあるが、例えば反応ガスに数％程度の水蒸気を混合することにより、反応に十分なエネルギーを得ることができる。
【００３０】
続いて、図１（ｃ）に示すように、全面に高融点金属、例えばＣｏ，Ｔｉ，Ｗ等（ここではＣｏ）を膜厚１０ｎｍ程度にスパッタ形成し、半導体基板１とＣｏ間及びゲート電極４とＣｏ間でＳｉ−Ｃｏ間で固相反応させてシリサイド層１３を形成し、サリサイド構造とする。その後、未反応部分のＣｏを除去する。
【００３１】
そして、図１（ｄ）に示すように、全面を覆う層間絶縁膜１４の形成、ゲート電極４、ソース／ドレイン７の表面の一部を露出させるコンタクト孔１５の形成、コンタクト孔１５を埋め込みゲート電極４、ソース／ドレイン７と導通するＡｌ等からなる配線１６の形成等を経て、サリサイド構造のＭＯＳトランジスタを完成させる。
【００３２】
以上説明したように、本実施形態のＭＯＳトランジスタの製造方法によれば、レジスト・大気汚染に代表される有機汚染やイオン注入によるダメージによる半導体層（シリコン層）の汚染を除去し、十分な表面清浄化を実現し、当該シリコン層表面を確実にシリサイド（サリサイド）化することが可能となる。
【００３３】
本実施形態の上述の効果を確かめるため、本実施形態によるシリサイド化の前工程を行なう場合と、これを行なわずに保護酸化膜の形成・除去のみを行なった比較例とを試料として、ゲート電極をパターニングした際に用いたレジストマスクをそのままイオン注入用のマスクとして流用し、不純物のイオン注入を行なった後にゲート電極の表面をシリサイド化した。その結果、図４のＳＥＭ写真に示すように、図４（ａ）に示す比較例ではレジストマスクの被覆部位（図中（Ａ）で示す。）で特に黒点が確認される。この黒点は、有機汚染・ダメージ等の除去が不十分であることを示しており、従ってこの比較例ではシリサイド化の未反応部分が多いことがわかる。これに対して、図４（ｂ）に示す本実施形態では、黒点が確認されず、十分なシリサイド化が実現したことがわかる。
【００３４】
以上の実施形態の説明では、酸素ガスのラジカル及びエッチングガスのラジカルを用いて行う例としたが、ラジカルに代えて、酸素ガスプラズマから発生するイオン活性種を利用することでも構わない。イオン活性種の場合には、ラジカルを利用する場合に比べて、高温等をかけない状態でも容易に深く酸化処理が行えることになって、好都合である。
【００３５】
なお、本実施形態では、ＭＯＳトランジスタのサリサイド技術について例示したが、本発明はこれに限定されず、例えばコンタクト孔・ビア孔の形成により露出したシリコン層表面等を清浄化する際にも適用可能である。
【００３６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３７】
（付記１）  半導体素子を形成するに際して、シリコン層の表面に高融点金属を用いたシリサイド化を行なう半導体装置の製造方法であって、
シリサイド化を行なう前工程として、酸素ガスのラジカル及びエッチングガスのラジカルを前記シリコン層の表面に作用させ、酸化処理及びエッチング処理を施すことを特徴とする半導体装置の製造方法。
【００３８】
（付記２）  前記工程を、プラズマにより酸素ガス及びエッチングガスをラジカル化して行なうことを特徴とする付記１に記載の半導体装置の製造方法。
【００３９】
（付記３）  前記半導体素子はＭＯＳトランジスタであり、前記工程をサリサイド化の前工程として行なうことを特徴とする付記１に記載の半導体装置の製造方法。
【００４０】
（付記４）  前記酸化処理及び前記エッチング処理を同時に行うことを特徴とする付記１に記載の半導体装置の製造方法。
【００４１】
（付記５）  前記酸化処理を行なった後に、前記酸化処理及び前記エッチング処理を同時に行うことを特徴とする付記１に記載の半導体装置の製造方法。
【００４２】
（付記６）  半導体素子を形成するに際して、半導体層の表面に酸素ガスのラジカル及びエッチングガスのラジカルを前記シリコン層の表面に作用させ、酸化処理及びエッチング処理を施すことを特徴とする半導体装置の製造方法。
【００４３】
（付記７）  前記酸化処理及び前記エッチング処理は、プラズマにより酸素ガス及びエッチングガスをラジカル化して行なうことを特徴とする付記６に記載の半導体装置の製造方法。
【００４４】
（付記８）  前記酸化処理及び前記エッチング処理を、前記半導体層のシリサイド化の前工程として行なうことを特徴とする付記６に記載の半導体装置の製造方法。
【００４５】
（付記９）  前記酸化処理及び前記エッチング処理を同時に行うことを特徴とする付記６に記載の半導体装置の製造方法。
【００４６】
（付記１０）  前記酸化処理を行なった後に、前記酸化処理及び前記エッチング処理を同時に行うことを特徴とする付記６に記載の半導体装置の製造方法。
【００４７】
（付記１１）  半導体素子を形成するに際して、シリコン層の表面に高融点金属を用いたシリサイド化を行なう半導体装置の製造方法であって、
前記シリサイド化を行なう前に、
熱処理により、前記シリコン層の表面に薄い酸化膜を形成する工程と、
前記酸化膜を介して前記シリコン層に所定の処理を施した後に、酸素ガスのラジカルを生成して前記酸化膜に作用させる工程と、
酸素ガスのラジカル及びエッチングガスのラジカルを前記シリコン層の表面に作用させ、酸化処理及びエッチング処理を同時に施す工程とを有することを特徴とする半導体装置の製造方法。
【００４８】
（付記１２）  プラズマにより、酸素ガス及びエッチングガスのラジカル化を行なうことを特徴とする付記１１に記載の半導体装置の製造方法。
【００４９】
（付記１３）  前記半導体素子はＭＯＳトランジスタであり、前記各工程をサリサイド化の前工程として行なうことを特徴とする付記１１に記載の半導体装置の製造方法。
【００５０】
【発明の効果】
本発明によれば、レジスト・大気汚染に代表される有機汚染やイオン注入によるダメージによる半導体層（シリコン層）の汚染を除去し、十分な表面清浄化を実現し、当該シリコン層表面を確実にシリサイド（サリサイド）化することが可能となる。
【図面の簡単な説明】
【図１】本実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２】本実施形態の主要工程におけるシリコン層表面の様子を示す模式図である。
【図３】図２に引き続き、本実施形態の主要工程におけるシリコン層表面の様子を示す模式図である。
【図４】ＳＥＭ（走査型電子顕微鏡）により、本実施形態によるシリコン層表面（及び比較例によるシリコン層表面）の様子を示す顕微鏡写真である。
【符号の説明】
１  半導体基板
２  フィールド酸化膜
３  ゲート絶縁膜
４  ゲート電極
５  サイドウォール
６  保護酸化膜
７  ソース／ドレイン
１１  フォトレジスト
１２  自然酸化・有機汚染
１３  シリサイド層
１４  層間絶縁膜
１５  コンタクト孔
１６  配線
２１  ダメージ
２２  有機汚染
２３  若干の自然酸化・有機汚染
２４  酸化膜
２５  自然酸化膜
【図１】
0004095760.tif 000002
【図２】
0004095760.tif 000003
【図３】
0004095760.tif 000004
【図４】
0004095760.tif 000005