(57)【特許請求の範囲】
【請求項１】
透明絶縁基板上に形成された論理回路と、薄膜トランジスタとを有し、
前記薄膜トランジスタは前記論理回路と電源との接続を制御しており、
前記薄膜トランジスタは、第１のゲート電極と、前記第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された半導体膜と、前記半導体膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有し、
前記第１のゲート電極と前記第２のゲート電極は、前記半導体膜を間に挟んで重なり合い、且つ前記第１のゲート電極は前記半導体膜全体を覆って遮光することを特徴とする半導体装置。
【請求項２】
透明絶縁基板上に形成された論理回路と、第１の薄膜トランジスタとを有し、
前記論理回路は第２の薄膜トランジスタを有し、
前記第１の薄膜トランジスタは前記論理回路と電源との接続を制御しており、
前記第１及び第２の薄膜トランジスタは、第１のゲート電極と、前記第１のゲート電極上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された半導体膜と、前記半導体膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とをそれぞれ有し、
前記第１のゲート電極と前記第２のゲート電極は、前記半導体膜を間に挟んで重なり合い、且つ前記第１のゲート電極は前記半導体膜全体を覆って遮光することを特徴とする半導体装置。
【請求項３】
請求項２において、前記第１の薄膜トランジスタの第１のゲート電極と、前記第２の薄膜トランジスタの第１のゲート電極とをそれぞれ独立に制御する構造を特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記半導体膜は結晶性を有し、結晶粒の延在する方向がキャリアの移動方向と揃い、チャネル形成領域、ソース領域、ドレイン領域およびＬＤＤ領域を有し、
前記ＬＤＤ領域と前記第２のゲート電極の一部は重なっていることを特徴とする半導体装置。
【請求項５】
請求項４において、前記半導体膜はシリコンから形成され、ラマンシフトは５１７．３ｃｍ-1のピークを有し、半値幅は４．９６ｃｍ-1以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、絶縁基板上に作製される薄膜トランジスタ（ＴＦＴ）を有する半導体装置に関する。また、薄膜トランジスタを有する半導体表示装置に関する。
【０００３】
【従来の技術】
【０００４】
薄膜トランジスタ（ＴＦＴ）をスイッチング素子として用いたアクティブマトリクス型表示装置の作製技術の開発は進んでいる。最近では、表示機能以外の付加価値のある半導体表示装置が求められている。
【０００５】
同時に、このような半導体表示装置を用いた電子機器では、小型携帯機器をはじめ、低消費電力化が求められている。
【０００６】
図１(A)に従来の半導体装置における回路のブロック図を示す。
【０００７】
図１(A)において、インバータやＮＡＮＤなどの論理回路は、直接電源線（高電位電源線Ｖｄｄおよび低電位電源線ＧＮＤ）に接続されている。
【０００８】
従来の半導体装置の回路の例として、インバータ回路の回路図を図１(B)に示す。
【０００９】
図１(B)では、論理回路の例として、ＣＭＯＳ回路によるインバータ回路１１０が接続されている。
【００１０】
例えば入力端子の電位が低電位（ＮチャネルＴＦＴ１０２のしきい値電圧より低い電位）のとき、ＰチャネルＴＦＴ１０１のソース・ドレイン間の抵抗値は小さくなり、実質的に０とみなせる(ON)。一方ＮチャネルＴＦＴ１０２のソース・ドレイン間の抵抗値は十分に大きく、実質的にソース・ドレイン間は電気的に切断された状態になる(OFF)。従って出力端子の電位は高電位になる。
【００１１】
しかし、実際にはＴＦＴ１０２のソース・ドレイン間の抵抗値は十分に大きくならず、ＴＦＴ１０２のソース・ドレイン間には電流（リーク電流）が流れ続ける場合がある。このとき、ＶｄｄとＧＮＤの間に直流パスを生じ、回路全体で問題になるほどＶｄｄとＧＮＤの間に電流が流れ続けることがあり、電源線が電圧降下を起こして動作が異常になる、あるいは低消費電力化の妨げになる。
【００１２】
【発明が解決しようとする課題】
【００１３】
本発明は、上記従来技術の問題点に鑑みてなされたもので、その目的とするところは、絶縁基板上で、論理回路の動作周波数を向上させ、または消費電力を低減させつつ、待機（スリープ）時の論理回路の消費電力を低減することにある。また、論理回路を構成するＴＦＴにおいて、大電流を取り出すことでＴＦＴのサイズ縮小化をはかり、更なる高機能化・高付加価値を目指すことにある。
【００１４】
【課題を解決するための手段】
【００１５】
本発明における第１の構成によると、バックゲート電極に印加する電位を変化させ、ＴＦＴのしきい値を制御することによってリーク電流を低減することのできるＴＦＴによって、待機時に論理回路を電源線から電気的に切り離し、あるいは動作時に論理回路と電源線を電気的に接続する制御をする構造をもつ半導体装置が提供される。論理回路と電源線の電気的接続・切断を制御する前記ＴＦＴを待機制御ＴＦＴとよぶ。
【００１６】
本発明における第２の構成によると、上記待機制御ＴＦＴと同じ構造をもつ別のＴＦＴによって構成された論理回路をもつ半導体装置が提供される。論理回路を構成する前記ＴＦＴは、待機制御ＴＦＴのバックゲート電極を作製する工程で同時に作製されたバックゲート電極を有する。
【００１７】
【発明の実施の形態】
【００１８】
図３に、本発明における半導体装置の回路図を示す。
【００１９】
図３(A)は論理回路と低電位電源線ＧＮＤとの電気的接続をNチャネル型の待機制御ＴＦＴ３１０を用いて制御する構成の回路である。
【００２０】
論理回路はＣＭＯＳ回路、またはＮチャネルＴＦＴで構成される回路、またはＰチャネルＴＦＴで構成される回路である。
【００２１】
ＳＬｂ端子は、待機時にＳＬｂ端子の電位を低電位にして、非待機時（動作時）にＳＬｂ端子の電位を高電位にすることによって、論理回路と低電位電源線ＧＮＤの電気的接続・切断を制御する制御端子である。
【００２２】
図３(A)において、待機制御ＴＦＴ３１０のバックゲート電極にはしきい値制御端子３０２が電気的に接続されており、待機制御ＴＦＴ３１０がOFFの時、待機制御ＴＦＴ３１０のリーク電流が十分に低減されるような電位が与えられる。バックゲート電極については図２を用いて後述する。
【００２３】
待機制御ＴＦＴにおいて、リーク電流が十分に低減されるような電位とは、ＮチャネルＴＦＴの場合、ＴＦＴのしきい値電圧をプラス方向へシフトさせる電位であって、ＴＦＴのソース電位より低い電位である。より、具体的には図５を用いて後述する。
【００２４】
しきい値制御端子３０１は論理回路を構成するＴＦＴのバックゲート電極に電気的に接続しており、論理回路が高速で動作できるような電位が与えられる。
【００２５】
論理回路を構成するＴＦＴにおいて、高速で動作できるような電位とは、ＮチャネルＴＦＴの場合、ＴＦＴのしきい値電圧をノーマリーオンにならない程度にマイナス方向へシフトさせ、０に近付ける電位であって、ＴＦＴのソース電位より高い電位である。しきい値電圧を０に近付けることによって、論理回路の立ち上がり・立ち下がり始めが早くなる。また、しきい値電圧をマイナス方向へシフトさせることによって、ＴＦＴのオン状態の電流を大きくすることが出来る。さらに高速で動作できるような電位とは、バックゲート電極の電位がソース電位と同じときにすでにしきい値電圧がマイナス方向へシフトしてノーマリーオンになっている場合には、しきい値電圧をプラス方向へシフトさせる電位のこともいう。より、具体的には図５を用いて後述する。
【００２６】
バックゲート電極の電位はゲート電極の電位に合わせて変化させても良い。すなわち、例えばＮチャネル型待機制御ＴＦＴの場合、ゲート電極の電位が低電位のとき、論理回路と低電位電源ＧＮＤを電気的に切断し、さらにバックゲート電極の電位をソース電位より低くして、前記Ｎチャネル型待機制御ＴＦＴのリーク電流を低減する。またＮチャネル型待機制御ＴＦＴのゲート電極の電位が高電位のとき、論理回路と低電位電源ＧＮＤを電気的に接続し、さらにバックゲート電極の電位をソース電位より高くしてＮチャネル型待機制御ＴＦＴのソース・ドレイン間抵抗値を低減することによって、動作時における擬似低電位電源線の電位変動を低減することが出来る。論理回路を構成するＴＦＴにおいてはそれぞれのＴＦＴのゲート電極とバックゲート電極を電気的に接続、あるいはそれぞれのＴＦＴのゲート電極とバックゲート電極を同じ論理にすることによって、立ち上がり・立ち下がり時間を短くし、論理回路を構成するＴＦＴのオン状態の電流を大きくする、あるいは論理回路を構成するＴＦＴのサイズを縮小することができる。
【００２７】
図３(B)は、論理回路と高電位電源線の電気的接続・切断をＰチャネルＴＦＴ型の待機制御ＴＦＴ３１１を用いて制御する回路である。
【００２８】
ＳＬ端子は、待機時にＳＬ端子の電位を高電位にして、動作時にＳＬ端子の電位を低電位にすることによって、論理回路と高電位電源線Ｖｄｄの電気的接続・切断を制御する制御端子である。
【００２９】
図３(C)は、電源線（高電位電源線Ｖｄｄおよび低電位電源線ＧＮＤ）と論理回路の電気的接続を制御する回路である。
【００３０】
図５(A)は図２の構造におけるＮチャネルＴＦＴの、図５(B)はＰチャネルＴＦＴのゲート電圧‐ドレイン電流特性( Ｖｇｓ−Ｉｄｓ曲線) の一例を示したものである。
【００３１】
図５(A)において、５０１は、バックゲート電極に電圧を印加しないときのＮチャネルＴＦＴ特性であり、この例ではＮチャネルＴＦＴはノーマリーオンとなっている。５０２・５０３はバックゲート電極にそれぞれ＋２Ｖ、＋５Ｖの正電圧を印加したときの、５０４・５０５はバックゲート電極にそれぞれ−２Ｖ、−５Ｖの負電圧を印加したときのＮチャネルＴＦＴ特性を示している。つまり、バックゲート電極に正電圧を印加したとき、ＮチャネルＴＦＴのしきい値は左( マイナス) 方向へとシフトし、負電圧を印加したとき右( プラス) 方向へとシフトしている。これらの曲線によると、バックゲート電極に正あるいは負の電圧を印加することによって、ＮチャネルＴＦＴのしきい値電圧を変化させることができることが理解される。
【００３２】
図５(B)において、５１１はバックゲート電極に電圧を印加しないときのＰチャネルＴＦＴ特性である。５１４・５１５はバックゲート電極にそれぞれ＋２Ｖ、＋５Ｖの正電圧を印加したときの、５１２・５１３はバックゲート電極にそれぞれ−２Ｖ、−５Ｖの負電圧を印加したときのＰチャネルＴＦＴ特性を示している。つまり、バックゲート電極に正電圧を印加したとき、ＰチャネルＴＦＴのしきい値は左( マイナス) 方向へとシフトし、負電圧を印加したとき右( プラス) 方向へとシフトしている。これらの曲線によると、前述のＮチャネルＴＦＴの場合と同様に、バックゲート電極に正あるいは負の電圧を印加することによって、ＮチャネルＴＦＴのしきい値電圧を変化させることができることが理解される。
【００３３】
図５( Ａ) および( Ｂ) では、バックゲート電圧を正電圧＋２Ｖ、＋５Ｖおよび負電圧−２Ｖ、−５Ｖのときのみについて特性を示したが、より詳細にバックゲート電圧を変化させて、同様のＴＦＴ特性( Ｖｇｓ−Ｉｄｓ曲線) を測定したところでは、ＮチャネルＴＦＴとＰチャネルＴＦＴそれぞれにおいて、バックゲート電圧を変化させたときのしきい値Ｖth変化は、図６でプロットしたような知見が得られている。図６( Ａ) はＮチャネルＴＦＴ、図６( Ｂ) はＰチャネルＴＦＴの特性を示したものである。ＮチャネルＴＦＴおよびＰチャネルＴＦＴどちらの場合もバックゲート電圧に正電圧を印加するとしきい値はマイナス方向へとシフトし、負電圧を印加するとプラス方向へとシフトしている。
【００３４】
よって、バックゲート電極に電圧を印加することで、ＮチャネルＴＦＴ、ＰチャネルＴＦＴそれぞれについて、しきい値電圧を変化させることができるとわかった。本発明は、この現象を利用してＴＦＴのしきい値電圧Ｖthを制御しようとするものである。
【００３５】
図２に、バックゲート電極を説明する本発明の半導体装置の断面構造を示す。図２には、本発明の半導体装置の代表例として、ＰチャネルＴＦＴ（PchTFT）とＮチャネルＴＦＴ(NchTFT)とが示されている。
【００３６】
図２において、２０１は基板であり、ガラス基板や石英基盤、あるいはプラスチック基板のような絶縁基板が用いられる。２０２は下地膜である。２０３および２０４はバックゲート電極である。２０５は第１ゲート絶縁膜である。２０６および２０７は半導体活性層（ポリシリコン島状領域）であり、ソース領域、ドレイン領域、低濃度不純物領域、およびチャネル形成領域から成る。バックゲート電極２０３は半導体活性層２０６と第１ゲート絶縁膜２０５を間に介して重なっている。バックゲート電極２０４は半導体活性層２０７と第１ゲート絶縁膜２０５を間に介して重なっている。２０８および２０９は第２ゲート絶縁膜である。２１０〜２１２はソース電極およびドレイン電極である。２１３および２１４はゲート電極である。ゲート電極２１３は半導体活性層２０６と第２ゲート絶縁膜２０８を間に介して重なっている。ゲート電極２１４は半導体活性層２０７と第２ゲート絶縁膜２０９を間に介して重なっている。２１５は層間絶縁膜である。バックゲート電極２０３および２０４には、任意の電位が印加できるように設計されている。
【００３７】
バックゲート電極とは、ＴＦＴの構造がトップゲート型のときはボトム側すなわち基板側に、ＴＦＴの構造ボトムゲート型のときは、トップ側に対となる電極として形成され、互いのゲート電極はチャネル形成領域をはさみ込むように配置される電極である。本実施の形態ではトップゲート型ＴＦＴ構造を示したが、ボトムゲート型でも良い。
【００３８】
バックゲート電極は、半導体表示装置において、基板側からＴＦＴへ照射される光に対する遮光膜としても用いることが出来る。
【００３９】
図４は、本発明におけるバックゲート電極を有した薄膜トランジスタ（ＴＦＴ）を平面図として示したものである。
【００４０】
図４において、バックゲート電極４０１は活性層（ポリシリコン島状領域）４０２上でゲート電極４０３よりわずかに大きく描いてあるが、ゲート電極４０３より小さくても、またゲート電極４０３と同じ大きさでも良い。また、バックゲート電極４０１はポリシリコン島状領域４０２全体を覆う大きさでも構わない。
【００４１】
図示しないが、バックゲート電極４０１と活性層４０２、およびゲート電極４０３と活性層４０２は、それぞれ絶縁膜をはさむ。
【００４２】
図４において、ゲート電極４０３とは反対側に形成されたバックゲート電極４０１に電圧を印加することで、このＴＦＴのしきい値を制御しようとするものである。
【００４３】
【実施例】
【００４４】
（実施例１）
【００４５】
本実施例では、本発明における半導体装置の例として、インバータを複数接続した回路と電源線との電気的接続を制御するＴＦＴ（待機制御ＴＦＴ）とで構成した回路について説明する。
【００４６】
図７(A)は、インバータ回路の電源線として、交互に、擬似低電位電源線７０４と高電位電源線７０６、低電位電源線７０３と擬似高電位電源線７０５、を電気的に接続した例である。
【００４７】
図７(A)において、例えば待機時に常に図７(A)における入力端子の電位が低電位で、図７(A)における出力端子の電位が高電位になる場合、図７(A)に示した待機制御ＴＦＴ７２０をＯＦＦにすると、インバータ回路を構成するＴＦＴのソース・ドレイン間抵抗値が十分に大きくなくても、図７(A)における第一のノード７０９と図７(A)における第二のノード７１０と図７(A)における出力端子は待機状態に入った時の各ノードの電位を保持できるので、待機時から動作時への復帰に使用する電力が低減される。
【００４８】
第二のしきい値制御端子７０２の電位と第三のしきい値制御端子７０７の電位は、待機時にそれぞれＮチャネル型の待機制御ＴＦＴ７２０とＰチャネル型の待機制御ＴＦＴ７２１のリーク電流が小さくなるように電位を調整する。
【００４９】
第一のしきい値制御端子７０１の電位と第四のしきい値制御端子７０８の電位は、論理回路（図７の場合、インバータ回路）が高速で動作できるように、電位を調整する。
【００５０】
インバータ回路を構成するＴＦＴのバックゲート電極は、NチャネルＴＦＴ同士またはPチャネルＴＦＴ同士を図７のように共通にせず、それぞれのゲート電極と接続しても良い。
【００５１】
上記しきい値制御端子の電位は、外部電源回路、または抵抗分割回路、または公知のしきい値の自己補正回路、などによって与えることが出来る。
【００５２】
図８(A)は主に図７におけるしきい値制御端子７０２の電位変化を表した図である。
【００５３】
図７におけるしきい値制御端子７０２の電位変化は波形８０２乃至８０５のいずれでもよい。波形８０１は図７におけるＳＬｂ端子の電位変化を表す。
【００５４】
波形８０２はしきい値制御端子７０２に一定の電位を与える場合であり、待機時に待機制御ＴＦＴ７２０のリーク電流が十分小さくなるような電位に調整されている。
【００５５】
波形８０３乃至８０５は非待機時（動作時）に、しきい値制御端子７０２の電位を上げることによって、待機制御ＴＦＴ７２０に流れる電流を大きくして、擬似低電位電源線７０４をより安定させる。
【００５６】
図８(B)は図７におけるしきい値制御端子７０１の電位変化を表した図である。
【００５７】
波形８１０はしきい値制御端子７０１に一定の電位を与える場合であり、論理回路が高速で動作できるような電位に調整されている。
【００５８】
波形８１１は論理回路を構成するそれぞれのＴＦＴのゲート電極とバックゲート電極を電気的に接続した場合の一例である。ＴＦＴのゲート電極とバックゲート電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数（Ｓ値）を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを論理回路に使用することにより、オン電流を大きくすることができるので、ＴＦＴのサイズを小さくすることができる。そのため集積密度を向上させることができる。
【００５９】
図７(B)は、擬似低電位電源線７０４をインバータ回路の低電位電源とした例である。
【００６０】
（実施例２）
【００６１】
本実施例では本発明の半導体装置を用いた表示システムの例を説明する。
【００６２】
図９は同一絶縁基板上に、アクティブマトリックス回路９０１と、信号線駆動回路９０２と、走査線駆動回路９０３と、信号制御回路９０６と、信号生成回路９１１と、待機制御回路９２０・９２１とを作成した例である。
【００６３】
アクティブマトリックス回路９０１は、マトリクス状に配置された画素から構成される。本実施例においては、画素は複数のＴＦＴから構成され、それぞれの画素ごとにメモリを持つ。画素ごとのメモリとしては、ＴＦＴでＳＲＡＭを構成しても良い。
【００６４】
信号線駆動回路９０２は上記画素に映像信号を送る回路である。
【００６５】
走査線駆動回路９０３は映像信号を書き込む画素を選択する回路である。
【００６６】
信号制御回路９０６はタイミング信号制御回路９０４と映像信号制御回路９０５からなる。
【００６７】
タイミング信号制御回路９０４は信号線駆動回路９０２と走査線駆動回路９０３を制御するためのクロックや同期信号を生成する。タイミング信号制御回路９０４は外部から入力される信号を加工したり、タイミング信号制御回路９０４内部で信号を発生したりする。
【００６８】
映像信号制御回路９０５は外部から入力される映像信号に対して、Ｄ／Ａ変換、γ補正回路、信号分割回路、圧縮された入力信号の伸長、などの処理を行う回路である。
【００６９】
信号生成回路９１１はＣＰＵ９０７と、メモリ９０８と、入出力インターフェース回路９０９と、クロック生成回路９１０からなる。信号生成回路９１１は信号制御回路９０６へ映像信号や制御信号を送る。信号生成回路９１１はアクティブマトリックス回路９０１などと同一基板上に無くても良い。
【００７０】
本実施例において、待機制御回路９２０、９２１は、待機信号（図７におけるＳＬ、ＳＬｂ信号に相当する信号）を生成する。また、待機制御回路９２０・９２１は、しきい値制御端子の電位（図７における第一乃至第四のしきい値制御端子７０１・７０２・７０７・７０８の電位）を供給する。待機制御ＴＦＴ以外の論理回路を構成するＴＦＴのしきい値制御端子の電位を与える回路は図示を省略する。本実施例において、待機制御回路９２０・９２１は、信号生成回路９１１の制御を受ける構成とする。
【００７１】
本実施例において、待機制御回路９２０、９２１は、信号制御回路９０６を制御する第一の待機制御回路９２０と、信号線駆動回路９０２および走査線駆動回路９０３を制御する第二の待機制御回路９２１に分けてあるが、一つの待機制御回路で信号制御回路９０６と信号線駆動回路９０２と走査線駆動回路９０３を制御する構成としても良い。また、さらに細かく分けて、例えば信号制御回路９０６を複数の待機制御回路で制御する構成としても構わない。
【００７２】
本実施例において、待機制御回路９２０、９２１は信号生成回路９１１からの制御信号によって、待機時と実行時のしきい値制御端子電位を変化させることができる。
【００７３】
本実施例の構成により、待機時に、信号制御回路９０６と、信号線駆動回路９０２と、走査線駆動回路９０３の動作を止めても、アクティブマトリックス回路９０１は、映像信号をそれぞれの画素に設けたメモリで保持することによって、表示を続けることが出来る。また待機時に、信号制御回路９０６と、信号線駆動回路９０２と、走査線駆動回路９０３の消費電力を低減することが出来る。
【００７４】
（実施例３）
【００７５】
本発明の半導体表示装置を構成するＴＦＴの作製工程について説明する。ここでは、同一基板上にＮチャネルＴＦＴとＰチャネルＴＦＴを作製する方法について説明する。
【００７６】
図１０は、ＴＦＴの作製工程を説明する断面図である。
【００７７】
図１０（Ａ）において、基板１００１は絶縁表面を有し、後の工程の処理温度に耐えうるものであれば、どのような材料の基板でも用いることが可能である。代表的には、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００７８】
この基板１００１の絶縁表面上に配線１００２と第１の電極１００３・１００４を形成する。前記配線及び第１の電極はＡｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれた一種又は複数種からなる導電性の材料で形成する。本実施例ではＷを用いたが、ＴａＮの上にＷを積層したものを前記配線及び第１の電極として用いても良い。第１の電極１００３・１００４は、後述する半導体膜１００８・１００９を基板側から覆うことによって、基板側から本実施例で作成するＴＦＴへ照射される光に対する遮光膜としても用いることが出来る。
【００７９】
配線１００２と第１の電極１００３・１００４を形成した後、第１の絶縁膜１００５を形成する。本実施例では、第１の絶縁膜１００５は、２つの絶縁膜（第１の絶縁膜Ａ  １００５ａ、第１の絶縁膜Ｂ  １００５ｂ）を積層することで形成されている。第１の絶縁膜Ａ  １００５ａは酸窒化シリコン膜を用い、１０〜５０nmの厚さで形成する。第１の絶縁膜Ｂ  １００５ｂは酸化シリコン膜又は酸窒化シリコン膜を用い、０．５〜１μmの厚さで形成する。
【００８０】
第１の絶縁膜１００５の表面は、先に形成した配線及び第１の電極に起因する凹凸を有している。好ましくは、この凹凸を平坦化することが望ましい。平坦化の手法としてはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）を用いる。第１の絶縁膜１００５に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより第１の絶縁膜１００５を０．１〜０．５μm程度除去して、表面を平坦化する。
【００８１】
こうして、図１０（Ｂ）に示すように平坦化された第１の絶縁膜１００６が形成され、その上に半導体層を形成する。半導体層１００７は結晶構造を有する半導体で形成する。これは、第１の絶縁膜１００６上に形成した非晶質半導体層を結晶化して得る。非晶質半導体層は堆積した後、加熱処理やレーザー光の照射により結晶化させる。非晶質半導体層の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム（ＳｉxＧｅ1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金などで形成する。
【００８２】
その後、半導体層１００７をエッチングにより島状に分割し、図１０（Ｃ）に示すように半導体膜１００８・１００９を形成する。
【００８３】
第１の電極１００３は半導体膜１００８と第１の絶縁膜１００６を間に介して重なっている。また、第１の電極１００４は半導体膜１００９と第１の絶縁膜１００６を間に介して重なっている。
【００８４】
次いで、図１０（Ｄ）に示すように、半導体膜１００８・１００９を覆う第２の絶縁膜１０１０を形成する。第２の絶縁膜１０１０は、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁物で形成する。その厚さは４０〜１５０nmとする。
【００８５】
第２の絶縁膜１０１０上には第２の電極や第２の配線を形成するために導電膜を形成する。本発明において第２の電極は２層又はそれ以上の導電膜を積層して形成する。第２の絶縁膜１０１０上に形成する第１の導電膜１０１１はモリブデン、タングステンなどの高融点金属の窒化物で形成し、その上に形成する第２の導電膜１０１２は高融点金属又はアルミニウムや銅などの低抵抗金属、或いはポリシリコンなどで形成する。具体的には、第１の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれた一種又は複数種の窒化物を選択し、第２の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれた一種又は複数種の合金、或いはｎ型多結晶シリコンを用いる。例えば、第１の導電膜１０１１をＴａＮで形成し、第２の導電膜１０１２をＷで形成しても良い。また第２の電極や第２の配線を３層の導電膜で形成する場合、１層目をＭｏ、２層目をＡｌ、３層目をＴｉＮとしても良い。また１層目をＷ、２層目をＡｌ、３層目をＴｉＮとしても良い。
【００８６】
この第１の導電膜１０１１及び第２の導電膜１０１２を、マスク１０１３を用いてエッチングし、第２の配線及び第２の電極を形成する。
【００８７】
図１０（Ｅ）に示すように、第１のエッチング処理により、端部にテーパーを有する第１形状の電極１０１４・１０１５を形成する（第１の導電膜１０１４ａ・１０１５ａと第２の導電膜１０１４ｂ・１０１５ｂで成る）。第２の絶縁膜１０１６は、第１の形状の電極１０１４・１０１５で覆われない部分において、表面が２０〜５０nm程度エッチングされ薄くなった状態になっている。
【００８８】
第１のドーピング処理は、イオン注入法または質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１形状の電極１０１４・１０１５をマスクとして用い、半導体膜１００８・１００９に第１濃度の一導電型不純物領域１０１７・１０１８を形成する。第１濃度は１×１０20〜１．５×１０21/cm3とする。
【００８９】
次に、レジストからなるマスクを除去せずに図１０（Ｆ）に示すように第２のエッチング処理を行う。このエッチング処理では、第２の導電膜を異方性エッチングして第２の形状の電極１０１９・１０２０を形成する（第１の導電膜１０１９ａ・１０２０ａと第２の導電膜１０１９ｂ・１０２０ｂで成る）。第２の形状の電極１０１９・１０２０はこのエッチング処理により幅を縮小させ、その端部が第１濃度の一導電型不純物領域１０１７・１０１８（第２の不純物領域）の内側に位置するように形成する。次の工程で示すように、この後退幅によりＬＤＤの長さを決める。第２の形状の電極１０１９・１０２０は第２の電極として機能する。
【００９０】
この状態で一導電型の不純物を第２のドーピング処理を行い一導電型の不純物を半導体膜１００８・１００９に添加する。このドーピング処理で形成される第２濃度の一導電型不純物領域（第１の不純物領域１０２１・１０２２は、第２形状の電極１０１９・１０２０を構成する第１の導電膜１０１９ａ・１０２０ａと一部が重なるように自己整合的に形成される。イオンドープ法で添加される不純物は、第１の導電膜１０１９ａ・１０２０ａを通過させて添加するため、半導体膜に達するイオンの数は減少し、必然的に低濃度となる。その濃度は１×１０17〜１×１０19/cm3となる。
【００９１】
次いで、図１０（Ｇ）で示すように、レジストからなるマスク１０２３を形成し第３のドーピング処理を行う。この第３のドーピング処理により、半導体膜１００９に第３濃度の一導電型とは反対の導電型の不純物領域１０２４を形成する。第３濃度の一導電型とは反対の導電型の不純物領域は第２形状の電極１０２０と重なる領域に形成されるものであり、１．５×１０20〜５×１０21/cm3の濃度範囲で当該不純物元素が添加される。
【００９２】
以上までの工程でそれぞれの半導体膜に価電子制御を目的とした不純物を添加した領域が形成される。第１の電極１００３・１００４と、第２の形状の電極１０１９・１０２０は半導体膜と交差する位置においてバックゲート電極とゲート電極として機能する。
【００９３】
その後、それぞれの半導体膜に添加された不純物元素を活性化処理する工程を行う。この活性化はガス加熱型の瞬間熱アニール法を用いて行う。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧレーザーの第２高調波（５３２nm）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２nm）を用いこの光を半導体膜に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ法でも同様であり、基板の両面又は片面からランプ光源の輻射により半導体膜を加熱する。
【００９４】
その後、図１０（Ｈ）に示すように、プラズマＣＶＤ法で窒化シリコンから成るパッシベーション膜１０２５を５０〜１００nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
【００９５】
次いで、パッシベーション膜１０２５上に有機絶縁物材料から成る第３の絶縁膜１０２６を形成する。有機絶縁物材料を用いる理由は第３の絶縁膜１０２６の表面を平坦化するためのものである。より完全な平坦面を得るためには、この表面をＣＭＰ法により平坦化処理することが望ましい。ＣＭＰ法を併用する場合には、第３の絶縁膜をプラズマＣＶＤ法で形成される酸化シリコン膜、塗布法で形成されるＳＯＧ(Spin on Glass)やＰＳＧなどを用いることもできる。なお、パッシベーション膜１０２５は第３の絶縁膜１０２６の一部とみなしても良い。
【００９６】
表示装置を同一基板上に作成する場合、図示しないが、第３の絶縁膜１０２６の表面に酸化インジウム・スズを主成分とする透明導電膜を６０〜１２０nmの厚さで形成し、エッチング処理して画素電極を形成する。
【００９７】
その後、図１０（Ｉ）に示すように、第２の絶縁膜１０１０、パッシベーション膜１０２５、第３の絶縁膜１０２６にコンタクトホールを形成し、配線１０２７〜１０２９を形成する。この配線はチタン膜とアルミニウム膜を積層して形成する。
【００９８】
以上までの工程において、一導電型不純物領域をｎ型、一導電型とは反対の不純物領域をｐ型とすると、同一基板上に、ＮチャネルＴＦＴ１０３０とＰチャネルＴＦＴ１０３１が形成される。
【００９９】
ＮチャネルＴＦＴ１０３０の一対のゲート電極１０１９、１００３はチャネル形成領域１０３２を間に介して重なっている。第２濃度の一導電型の不純物領域１０２１はＬＤＤとして、第１濃度の一導電型の不純物領域１０１７はソース又はドレイン領域として機能する。ＰチャネルＴＦＴ１０３１の一対のゲート電極１０２０、１００４はチャネル形成領域１０３３を間に介して重なっている。第３濃度の一導電型とは反対の不純物領域１０２４はソース又はドレイン領域として機能する。
【０１００】
ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤの構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらＮチャネルＴＦＴ及びＰチャネルＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ＬＤＤを有するＴＦＴの構造が適している。
【０１０１】
上記の工程によって作製された半導体装置をもとに、公知の液晶のセル組み工程によって、アクティブマトリクス型液晶表示装置を作製することが出来る。
【０１０２】
また上記の工程によって作製された半導体装置をもとに、公知の発光素子（ＥＬ：エレクトロ・ルミネッセンス）のセル組み工程によって、アクティブマトリクス型ＥＬ表示装置を作製することが出来る。さらにその他の表示装置にも適用できる。
【０１０３】
（実施例４）
【０１０４】
本実施例では、本発明の半導体装置が有するＴＦＴの半導体活性層を作製する上で、半導体膜を結晶化する手法の例を示す。
【０１０５】
半導体活性層になる半導体膜は、絶縁膜上にプラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成する。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた後、レーザアニール法により半導体膜の結晶化を行う。
【０１０６】
レーザアニ-ル法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いる。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用いることができる。レーザ光を光学系により所定の形状のビームとして、基板表面上に形成した半導体膜の照射する。
【０１０７】
なお、基板上に照射されるビームの形状は、レーザの種類や、光学系によって変化させることができる。こうして、基板上に照射されるビームのアスペクト比やエネルギー密度の分布を変えることができる。例えば、基板上に照射されるビームの形状は、線状、矩形状、楕円状など、様々な形状とすることができる。
【０１０８】
本実施例では、ＹＶＯ4レーザの第２高調波を、光学系によって２００μｍ×５０μｍの楕円状にし、半導体膜に照射する。
【０１０９】
ここで、レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図を図１１に示す。
【０１１０】
レーザ１１０１から射出されたレーザ光（ＹＶＯ4レーザの第２高調波）は、ミラー１１０２を経由して、凸レンズ１１０３に入射する。レーザ光は凸レンズ１１０３に対して斜めに入射させる。このようにすることで、非点収差などの収差により焦点位置がずれ、照射面またはその近傍において楕円状ビーム１１０６を形成することができる。
【０１１１】
そして、このようにして形成される楕円状ビーム１１０６を照射しながら、例えば１１０７で示す方向または１１０８で示す方向にガラス基板１１０５を移動させる。こうして、ガラス基板１１０５上に形成された半導体膜１１０４において、楕円状ビーム１１０６を相対的に移動させながら照射する。
【０１１２】
なお、楕円状ビーム１１０６の相対的な走査方向は、楕円状ビーム１１０６の長軸に垂直な方向とした。
【０１１３】
本実施例では、凸レンズ１１０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成し、ガラス基板１１０５を５０ｃｍ／ｓｅｃの速度で移動させながら照射して、半導体膜の結晶化を行う。
【０１１４】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した結果を図１２に示す。なお、セコエッチングにおけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて作製されるものである。図１２は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものである。レーザ光の走査方向に平行に大粒径の結晶粒が形成されている様子がわかる。つまり、レーザ光の走査方向に対して延在するように結晶成長がなされる。
【０１１５】
このように、本実施例の手法を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されている。そのため、前記半導体膜を半導体活性層として用いてＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒の内部は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。このような優れた特性のＴＦＴを用いることで、実施例２のような付加価値のある表示システムを作製することができる。
【０１１６】
さらに、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値（ＴＦＴがオン(ON)状態にある時にソース・ドレイン間に流れるドレイン電流値）、オフ電流値（ＴＦＴがオフ(OFF)状態にある時に流れるドレイン電流値(リーク電流)）、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１１７】
なお、半導体膜の広い範囲に楕円状ビーム１１０６を照射するため、楕円状ビーム１１０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（以下、スキャンと表記する）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム１１０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０１１８】
楕円状ビーム１１０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１２に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１１０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１２に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１１０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０１１９】
このとき、オーバーラップ率ＲO.L［％］を式１で定義する。
【０１２０】
【式１】
ＲO.L＝（１−ｄ／Ｄ）×１００
【０１２１】
本実施例では、オーバーラップ率ＲO.Lを０［％］とした。
【０１２２】
（実施例５）
【０１２３】
本実施例では、本発明の半導体装置が有するＴＦＴの半導体活性層を作製する上で、半導体膜を結晶化する手法において、実施例４とは異なる例を示す。
【０１２４】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例４と同様である。その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行う。続いて、レーザアニール法により、半導体膜の結晶性の向上を行う。
【０１２５】
レーザアニ-ル法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いる。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用い、図１１で示した光学系における凸レンズ１１０３に対するレーザ光の入射角φを約２０°として、２００μｍ×５０μｍの楕円状ビームを形成する。ガラス基板１１０５を５０ｃｍ／ｓｅｃの速度で移動させながら、前記楕円状ビームを照射して、半導体膜の結晶性の向上を行う。
【０１２６】
なお、楕円状ビーム１１０６の相対的な走査方向は、楕円状ビーム１１０６の長軸に垂直な方向とした。
【０１２７】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した。その結果を図１３に示す。図１３は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものであり、走査方向に対して延在して大粒径の結晶粒が形成されている様子がわかる。
【０１２８】
このように、本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。このような優れた特性のＴＦＴを用いることで、実施例２のような付加価値のある表示システムを作製することができる。
【０１２９】
さらに、形成された結晶粒が一方向に揃っている。そのため、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値、オフ電流値、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０１３０】
なお、本実施例では、式１で定義されるオーバーラップ率ＲO.Lを０［％］とした。
【０１３１】
また、上記結晶化の手法によって得られた半導体膜（図中、Improved CG−Siliconと表記）のラマン散乱分光の結果を図１４に太線で示す。ここで、比較のため、単結晶シリコン（図中、ref.(100)Si Waferと表記）のラマン散乱分光の結果を細線で示した。また、非晶質珪素膜を形成後、熱処理を行って半導体膜が含有する水素を放出させた後、パルス発振のエキシマレーザを用い結晶化を行った半導体膜（図中、excimer laser annealingと表記）のラマン散乱分光の結果を図１４に点線で示した。
【０１３２】
本実施例の手法によって得られた半導体膜のラマンシフトは、５１７．３ｃｍ-1のピークを有する。また、半値幅は、４．９６ｃｍ-1である。一方、単結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピークを有する。また、半値幅は、４．４４ｃｍ-1である。パルス発振のエキシマレーザを用い結晶化を行った半導体膜のラマンシフトは、５１６．３ｃｍ-1である。また、半値幅は、６．１６ｃｍ-1である。
【０１３３】
図１４の結果により、本実施例に示した結晶化の手法によって得られた半導体膜の結晶性が、パルス発振のエキシマレーザを用い結晶化を行った半導体膜の結晶性と比べて、単結晶シリコンに近いことがわかる。
【０１３４】
（実施例６）
【０１３５】
本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１５に示す。
【０１３６】
図１５（Ａ）は表示装置であり、筐体１５０１、支持台１５０２、表示部１５０３を含む。本発明は表示部１５０３を有する表示装置に適用が可能である。
【０１３７】
図１５（Ｂ）はビデオカメラであり、本体１５１１、表示部１５１２、音声入力１５１３、操作スイッチ１５１４、バッテリー１５１５、受像部１５１６などによって構成されている。本発明は表示部１５１２を有する表示装置に適用が可能である。
【０１３８】
図１５（Ｃ）はノート型のパーソナルコンピュータであり、本体１５２１、筐体１５２２、表示部１５２３、キーボード１５２４などによって構成されている。本発明は表示部１５２３を有する表示装置に適用が可能である。
【０１３９】
図１５（Ｄ）は携帯情報端末であり、本体１５３１、スタイラス１５３２、表示部１５３３、操作ボタン１５３４、外部インターフェイス１５３５などによって構成されている。本発明は表示部１５３３を有する表示装置に適用が可能である。
【０１４０】
図１５（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１５４１、表示部１５４２、操作スイッチ１５４３、１５４４などによって構成されている。本発明は表示部１５４２を有する表示装置に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。
【０１４１】
図１５（Ｆ）はデジタルカメラであり、本体１５５１、表示部（Ａ）１５５２、接眼部１５５３、操作スイッチ１５５４、表示部（Ｂ）１５５５、バッテリー１５５６などによって構成されている。本発明は表示部（Ａ）１５５２および表示部（Ｂ）１５５５を有する表示装置に適用が可能である。
【０１４２】
図１５（Ｇ）は携帯電話であり、本体１５６１、音声出力部１５６２、音声入力部１５６３、表示部１５６４、操作スイッチ１５６５、アンテナ１５６６などによって構成されている。本発明は表示部１５６４を有する表示装置に適用が可能である。
【０１４３】
これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。
【０１４４】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【０１４５】
本実施例は、実施の形態及び実施例１乃至実施例５と自由に組み合わせて実施することが可能である。
【０１４６】
【発明の効果】
【０１４７】
本発明のバックゲート電極を有するＴＦＴによって構成される半導体装置によると、論理回路と電源線の接続・切断を制御するＴＦＴのリーク電流を、バックゲート電極の電位によって低減することが出来、待機時の消費電力を低減することが出来る。
【０１４８】
本発明のバックゲート電極を有するＴＦＴによって構成される半導体装置によると、論理回路と電源線の接続・切断を制御する待機制御ＴＦＴのON状態のソース・ドレイン間電流を向上させるようにしきい値制御電極の電位を制御出来るので、動作時の擬似電源線の電位変動をていげんすることが出来る。または前記待機制御ＴＦＴのサイズを縮小できる。
【０１４９】
上記待機制御ＴＦＴと同じ作製工程によって作製された別のＴＦＴが構成する論理回路の動作周波数は、バックゲート電極の電位によって向上させることが出来る。また論理回路を構成するＴＦＴのリーク電流を低減することが出来る。
【０１５０】
上記待機時の消費電力を低減する回路と上記動作周波数を向上させた論理回路によって、同一絶縁基板上に、より高い付加価値のあるアクティブマトリックス型半導体装置を作ることが出来る。
【０１５１】
透明絶縁基板上のアクティブマトリックス型半導体表示装置において、バックゲート電極は遮光膜としても利用することが出来るので、製造プロセスを増やさずに本発明を実施することが出来る。
【図面の簡単な説明】
【図１】  従来の半導体装置のブロック・回路図である。
【図２】  本発明の半導体装置の断面構造である。
【図３】  本発明の半導体装置のブロック・回路図である。
【図４】  本発明に使用するＴＦＴの平面図である。
【図５】  本発明を説明したＴＦＴのＶｇｓ−Ｉｄｓ特性図である。
【図６】  本発明においてバックゲート電圧を変化させたときのしきい値電圧の変化を示した図である。
【図７】  本発明の半導体装置の例として、複数段インバータ回路の回路図である。
【図８】  図７におけるのしきい値制御端子の電位変化の例を表した図である。
【図９】  本発明の半導体装置の例として、信号制御回路を備えたアクティブマトリックス型半導体表示装置のブロック図である。
【図１０】  ＴＦＴの作製工程を説明する断面図である。
【図１１】  半導体膜に照射するレーザ光の光学系の模式図である。
【図１２】  実施例４による結晶性半導体膜のＳＥＭ写真である。
【図１３】  実施例５による結晶性半導体膜のＳＥＭ写真である。
【図１４】  実施例５における結晶性半導体膜のラマン散乱分光のグラフである。
【図１５】  本発明の半導体装置および半導体表示装置をもちいた半導体機器の一例を示す図である。
【図１】
0004201239.tif 000002
【図２】
0004201239.tif 000003
【図３】
0004201239.tif 000004
【図４】
0004201239.tif 000005
【図５】
0004201239.tif 000006
【図６】
0004201239.tif 000007
【図７】
0004201239.tif 000008
【図８】
0004201239.tif 000009
【図９】
0004201239.tif 000010
【図１０】
0004201239.tif 000011
【図１１】
0004201239.tif 000012
【図１２】
0004201239.tif 000013
【図１３】
0004201239.tif 000014
【図１４】
0004201239.tif 000015
【図１５】
0004201239.tif 000016