(57)【特許請求の範囲】
【請求項１】
コマンドデータを示す信号及び該コマンドデータのメモリへの書込みを有効とする指令信号を出力する主制御部と、
前記主制御部が出力した前記コマンドデータを示す信号及び前記指令信号が入力され、入力された前記指令信号に基づいて前記コマンドデータの前記メモリへの書込みを有効とする書込み信号を出力し、入力された前記コマンドデータを示す信号によって示されるコマンドデータを前記メモリに書込むサブ制御部と、
を備える遊技機であって、
前記主制御部が出力した前記指令信号及び前記サブ制御部が出力した前記書込み信号が入力され、入力された前記指令信号及び前記書込み信号がともに前記コマンドデータの前記メモリへの書込みが有効な状態を示している場合に、前記メモリにおける前記サブ制御部による前記コマンドデータの書込みを許可する書込み制御手段を備えることを特徴とする遊技機。
【請求項２】
前記書込み制御手段が、前記コマンドデータの前記メモリへの書込みが有効な状態を示す前記指令信号と前記コマンドデータの前記メモリへの書込みが有効な状態を示す前記書込み信号との論理積を出力するアンドゲートによって構成されていることを特徴とする請求項１記載の遊技機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は遊技機に関し、特に主制御基板からのコマンドデータを書込むためのメモリを有するサブ制御基板を含む遊技機に関する。
【０００２】
【従来の技術】
一般に遊技機は、静電気や外来ノイズ等の影響を受けて誤動作を起こすことがある。この誤動作が起きた場合には、それを早期に検出し、正常な動作に復帰させて遊技を続行させるための対策を施す必要がある。この対策には、例えば、周知のウオッチドッグ回路を用いたものがある。
従来の遊技機における復帰対策について図３を参照して説明する。従来の遊技機は、同図に示されているように、主制御ＣＰＵ１０が設けられた主制御基板１００と、サブ制御ＣＰＵ２０、ＲＯＭ２１、ＲＡＭ２２及びウオッチドッグ回路２３が設けられたサブ制御基板２００と、を含んで構成されている。
【０００３】
なお、ＲＯＭ２１には、サブ制御ＣＰＵ２０の動作に必要なデータ等が予め書込まれている。ＲＡＭ２２には、サブ制御ＣＰＵ２０の動作中に、各種のデータが書込まれる。サブ制御ＣＰＵ２０と、ＲＯＭ２１及びＲＡＭ２２との間のデータの受渡しは、データバスＢを介して行われる。
サブ制御ＣＰＵ２０は、主制御ＣＰＵ１０から出力されるコマンドデータＣＭＤ及びそのコマンドデータＣＭＤが有効であることを示すコマンドストローブ信号ＳＴＢを受信し、コマンドデータＣＭＤの内容を、ＲＡＭ２２に書込むように制御する。サブ制御ＣＰＵ２０が正常に動作している時は、書込み信号ＷＲ１がＲＡＭ２２に与えられ、ＲＡＭ２２に正しいコマンドデータが書込まれる。コマンドデータＣＭＤは、例えば８ビットのデータである。
【０００４】
ウオッチドッグ回路２３は、内部にタイマ回路（図示せず）が設けられており、このタイマ回路の計時値がサブ制御ＣＰＵ２０から送られてくるウオッチドッグタイマパルス信号Ｐによってリセットされる。リセットされず、タイマ回路の計時値が所定値に達すると、ウオッチドッグ回路２３からリセット信号ＲＳＴが出力される。このリセット信号ＲＳＴがサブ制御ＣＰＵ２０に入力されることにより、サブ制御ＣＰＵ２０はリセット状態になる。
【０００５】
かかる構成において、サブ制御ＣＰＵ２０からウオッチドッグ回路２３に対してウオッチドッグタイマパルス信号Ｐが正常に送られている場合、ウオッチドッグ回路２３が所定時間間隔でリセットされる。このため、ウオッチドッグ回路２３からは、サブ制御ＣＰＵ２０をリセットするためのリセット信号ＲＳＴが出力されない。したがって、サブ制御ＣＰＵ２０はそのまま正常に動作を続行することができる。
【０００６】
これに対し、サブ制御ＣＰＵ２０が暴走する等、正常に動作していない場合、サブ制御ＣＰＵ２０からウオッチドッグ回路２３に対してウオッチドッグタイマパルス信号Ｐが正常に送られない。この場合、ウオッチドッグ回路２３は、ウオッチドッグタイマパルス信号Ｐによってリセットされない。このため、ウオッチドッグ回路２３からは、リセット信号ＲＳＴが出力される。このリセット信号ＲＳＴがサブ制御ＣＰＵ２０に入力されると、サブ制御ＣＰＵ２０はリセット状態になる。リセットされたサブ制御ＣＰＵ２０は、図示せぬ読出し信号を出力してＲＡＭ２２に記憶されているコマンドデータを読出し、その記憶内容に従って動作を復帰させる。
【０００７】
なお、特開平１１−９９２５２号公報にも、同様に、ウオッチドッグ回路によって遊技機を正常動作に復帰させるための構成が示されている。
【０００８】
【発明が解決しようとする課題】
上述した従来の遊技機においては、ウオッチドッグ回路による暴走検出後、リセット信号によって初期起動し、前回受信したコマンドによる状態への復帰を行う場合、ＣＰＵの暴走による誤書込みによってＲＡＭの記憶内容が破壊され、正常に復帰できないことがあるという欠点がある。この欠点は、上記の特許公報に記載されている技術によっても解決することはできない。
【０００９】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は誤動作した場合でも、その動作を正常かつ容易に復帰させることのできる遊技機を提供することである。
【００１０】
【課題を解決するための手段】
本発明による遊技機は、コマンドデータを示す信号及び該コマンドデータのメモリへの書込みを有効とする指令信号を出力する主制御部と、前記主制御部が出力した前記コマンドデータを示す信号及び前記指令信号が入力され、入力された前記指令信号に基づいて前記コマンドデータの前記メモリへの書込みを有効とする書込み信号を出力し、入力された前記コマンドデータを示す信号によって示されるコマンドデータを前記メモリに書込むサブ制御部と、を備える遊技機であって、前記主制御部が出力した前記指令信号及び前記サブ制御部が出力した前記書込み信号が入力され、入力された前記指令信号及び前記書込み信号がともに前記コマンドデータの前記メモリへの書込みが有効な状態を示している場合に、前記メモリにおける前記サブ制御部による前記コマンドデータの書込みを許可する書込み制御手段を備えることを特徴とする。そして、前記書込み制御手段が、前記コマンドデータの前記メモリへの書込みが有効な状態を示す前記指令信号と前記コマンドデータの前記メモリへの書込みが有効な状態を示す前記書込み信号との論理積を出力するアンドゲートによって構成されていることを特徴とする。
【００１１】
こうすることにより、ＣＰＵの暴走による誤書込みによってＲＡＭ内のコマンドデータが破壊されることを防止でき、遊技機の正常動作への復帰を容易に行うことができる。
【００１２】
【発明の実施の形態】
次に、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において参照する各図においては、他の図と同等部分に同一符号が付されている。
図１は本発明の実施の一形態による遊技機の主要部分の構成を示すブロック図である。同図に示されているように、本実施形態による遊技機は、従来の遊技機とは異なり、サブ制御ＣＰＵ２０が受信したコマンドデータＣＭＤを保存するための専用のコマンド保存用メモリ２４と、このコマンド保存用メモリ２４への書込みを、コマンドデータＣＭＤを受信している時にのみ可能とするためのＡＮＤゲート２５とを含んで構成されている。
【００１３】
ＡＮＤゲート２５は、主制御ＣＰＵから出力されるコマンドストローブ信号ＳＴＢと、サブ制御ＣＰＵ２０から出力される書込み信号ＷＲ１とを入力とする。そして、このＡＮＤゲート２５は、コマンドストローブ信号ＳＴＢと書込み信号ＷＲ１とが共に有効状態であるときに限り、コマンド保存用メモリ２４への書込み信号ＷＲ２を有効状態にする。このＡＮＤゲート２５による論理積動作により、たとえサブ制御ＣＰＵ２０が誤動作して書込み信号ＷＲ１を出力した場合であっても、コマンドデータの有効性を示すコマンドストローブ信号ＳＴＢが有効でない限り、コマンド保存用メモリ２４への書込みが行われることはない。
【００１４】
つまり、本遊技機は、主制御基板からのコマンドデータを書込むためのメモリを有するサブ制御基板を含む遊技機であり、上記コマンドデータの書込み動作を、上記主制御基板からの指令の入力に応じて許可する書込み制御手段としてのＡＮＤゲートを含んで構成されている。そして、主制御基板からの指令は、コマンドストローブ信号であり、ＡＮＤゲートは、上記指令が入力され、かつ、上記サブ制御基板内の制御回路から書込み信号が出力されている時に限り、書込み動作を許可するための信号を出力しているのである。
【００１５】
したがって、図１に示されている構成を採用すればコマンドデータが破壊されることはなく、コマンド保存用メモリ２４には、常に有効なコマンドデータが保存されている。よって、この有効なコマンドデータを用いることによって、遊技機の動作を正常かつ容易に復帰させることができる。
なお、本例では、コマンドデータを、専用のメモリ２４に保存している。ＲＡＭ２２のあるエリアをコマンド保存用にすることもできるが、本例のように専用のメモリ２４を用いれば回路構成が複雑にならないという利点がある。
【００１６】
さらに、図２をも参照して説明する。同図は、図１に示されている遊技機の動作を示すタイミングチャートである。同図には、コマンドストローブ信号ＳＴＢ、コマンドデータＣＭＤ、コマンド保存用メモリ２４へのコマンドデータと、書込み信号ＷＲ１及びＷＲ２とが示されている。
同図において、サブ制御ＣＰＵ２０は、主制御ＣＰＵ１０からのコマンドストローブ信号ＳＴＢの立上りエッジ（ｔ１）において、受信割込みを開始する。ハイレベル（ＨＩＧＨレベル）になっているコマンドストローブ信号ＳＴＢがＡＮＤゲート２５に入力されている間、サブ制御ＣＰＵ２０からメモリ２４への書込みが可能な状態になる。
【００１７】
この状態において、サブ制御ＣＰＵ２０は、主制御ＣＰＵ１０からコマンドデータＣＭＤを受信し、この受信したコマンドデータＣＭＤをコマンド保存用メモリ２４に書込む。この場合、書込み信号ＷＲ１がハイレベルになっている期間ｔ２内に限り、書込み信号ＷＲ２がハイレベルになり、この期間ｔ２内においてのみコマンドデータＣＭＤがコマンド保存用メモリ２４に書込まれる。
その後、主制御ＣＰＵ１０からのコマンドストローブ信号ＳＴＢがローレベル（ＬＯＷレベル）になると（ｔ３）、ＡＮＤゲート２５における論理積により、書込み信号ＷＲ２はローレベルのままになる。このため、サブ制御ＣＰＵ２０からメモリ２４への書込みが不可能な状態になる。したがって、たとえサブ制御ＣＰＵ２０が誤動作して書込み信号ＷＲ１を出力した場合であっても、書込み信号ＷＲ２はローレベルのままであるので、コマンド保存用メモリ２４への書込みが行われることはない。よって、コマンドデータが破壊されることはなく、コマンド保存用メモリ２４には、常に有効なコマンドデータが保存されていることになる。
【００１８】
以上のように、遊技機の動作を復帰するために用いるコマンドデータを専用のメモリに記憶する場合、主制御基板側からストローブ信号が出力されている時に限り、そのメモリへの書込みを許可することにより、メモリに書込まれているコマンドデータの破壊を防止し、遊技機の動作を正常かつ容易に復帰させることができる。
【００１９】
【発明の効果】
以上説明したように本発明は、コマンドデータを示す信号及び該コマンドデータのメモリへの書込みを有効とする指令信号を出力する主制御部と、前記主制御部が出力した前記コマンドデータを示す信号及び前記指令信号が入力され、入力された前記指令信号に基づいて前記コマンドデータの前記メモリへの書込みを有効とする書込み信号を出力し、入力された前記コマンドデータを示す信号によって示されるコマンドデータを前記メモリに書込むサブ制御部と、を備える遊技機であって、前記主制御部が出力した前記指令信号及び前記サブ制御部が出力した前記書込み信号が入力され、入力された前記指令信号及び前記書込み信号がともに前記コマンドデータの前記メモリへの書込みが有効な状態を示している場合に、前記メモリにおける前記サブ制御部による前記コマンドデータの書込みを許可する書込み制御手段を備えることにより、遊技機が誤動作した場合でも、その動作を正常かつ容易に復帰させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明による遊技機における誤動作対策のための構成を示すブロック図である。
【図２】図１の各部の動作を示すタイミングチャートである。
【図３】従来の遊技機における誤動作対策のための構成を示すブロック図である。
【符号の説明】
１０  主制御ＣＰＵ
２０  サブ制御ＣＰＵ
２１  ＲＯＭ
２２  ＲＡＭ
２３  ウオッチドッグ回路
２４  コマンド保存用メモリ
２５  ＡＮＤゲート
１００  主制御基板
２００  サブ制御基板
Ｂ  データバス
ＣＭＤ  コマンドデータ
Ｐ  ウオッチドッグタイマパルス信号
ＲＳＴ  リセット信号
ＳＴＢ  コマンドストローブ信号
ＷＲ１、ＷＲ２  書込み信号
【図１】
0004121732.tif 000002
【図２】
0004121732.tif 000003
【図３】
0004121732.tif 000004