(57)【特許請求の範囲】
【請求項１】
電気的消去及び書込み可能な不揮発性メモリセルが配列された複数のメモリブロックと、
アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして受け付ける消去対象メモリブロック受付回路とを備え、
前記消去対象メモリブロック受付回路が消去対象メモリブロックとして有効に受け付けた複数のメモリブロックを一括消去する機能を備える不揮発性半導体記憶装置であって、
前記消去対象メモリブロック受付回路が前記アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいて前記アドレス信号及びコマンド信号発行元に告知する消去対象メモリブロック受付成否告知回路を備え、
前記消去対象メモリブロック受付回路は、
メモリブロックアドレス信号が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力し、
前記消去対象メモリブロック受付成否告知回路は、
前記アドレス信号及びコマンド信号発行元から消去の指示に基づいて起動するタイマを備え、
前記タイマの出力と前記メモリブロックラッチ信号とを論理処理して消去コマンド受付成否判定信号を出力するように構成されていること
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記消去対象メモリブロック受付成否告知回路は、
前記消去対象メモリブロック受付回路が前記アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを判定する消去対象メモリブロック受付成否判定回路と、
前記消去対象メモリブロック受付成否判定回路の判定結果に基づいて消去対象メモリブロック受付成否告知信号を外部に出力する消去対象メモリブロック受付成否告知信号出力回路とを備えていること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記消去対象メモリブロック受付回路は、
前記アドレス信号及びコマンド信号発行元から与えられるメモリブロックアドレス信号が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力するように構成されること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
制御回路を備え、
前記タイマは、
起動又はリセットされると、一定期間だけタイマ動作を行い、タイマ動作期間中は第１の論理レベルを出力し、非タイマ動作期間中は第２の論理レベルを出力し、
前記制御回路は、
消去モード時、前記アドレス信号及びコマンド信号発行元から与えられる最初の消去コマンド信号をラッチしたときは前記タイマを起動し、前記アドレス信号及びコマンド信号発行元から与えられる追加の消去コマンド信号をラッチした時は前記タイマをリセットし、
前記消去対象メモリブロック受付回路は、前記アドレス信号及びコマンド信号発行元から与えられるメモリブロックアドレス信号が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力するように構成されていること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記消去対象メモリブロック受付回路は、
前記アドレス信号及びコマンド信号発行元から与えられるメモリブロックアドレス信号をラッチするアドレスラッチ回路と、
前記アドレスラッチ回路にラッチされたメモリブロックアドレス信号をデコードして消去対象メモリブロックの選択を行うブロックデコーダと、
前記複数のメモリブロックのそれぞれに対応して設けられ、対応するメモリブロックが前記ブロックデコーダにより選択されたか否かの情報をラッチし、前記ブロックデコーダが前記対応するメモリブロックの選択をしている期間だけ、前記対応するメモリブロックが前記ブロックデコーダにより選択されたか否かの情報を前記メモリブロックラッチ信号として出力する複数のブロックラッチ回路とを備えていること
を特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、
前記アドレス信号及びコマンド信号発行元から与えられるライトイネーブル信号の立ち下がりタイミング又は前記アドレス信号及びコマンド信号発行元から与えられるチップイネーブル信号の立ち下がりタイミングのいずれか遅い方の立ち下がりタイミングでメモリブロックアドレス信号をラッチするように前記アドレスラッチ回路を制御し、前記ライトイネーブル信号の立ち上がりタイミング又は前記チップイネーブル信号の立ち上がりタイミングのいずれか早い方の立ち上がりタイミングで消去コマンド信号のラッチ及び前記タイマの起動又はリセットを行うように構成されていること
を特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記消去対象メモリブロック受付成否告知信号出力回路は、前記アドレス信号及びコマンド信号発行元から与えられる出力イネーブル信号に同期して、前記消去対象メモリブロック受付成否判定回路が出力する消去対象メモリブロック受付成否判定信号を前記消去対象メモリブロック受付成否告知信号として出力するように構成されていること
を特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項８】
電気的消去及び書込み可能な不揮発性メモリセルが配列された複数のメモリブロックと、
アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして受け付ける消去対象メモリブロック受付回路とを備え、
前記消去対象メモリブロック受付回路が消去対象メモリブロックとして有効に受け付けた複数のメモリブロックを一括消去する機能を備える不揮発性半導体記憶装置における消去方法であって、
前記アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいて前記アドレス信号及びコマンド信号発行元に告知する工程を含み、
前記消去対象メモリブロック受付回路は、
メモリブロックのアドレス情報が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力し、
前記アドレス信号及びコマンド信号発行元に告知する工程は、
前記アドレス信号及びコマンド信号発行元から消去の指示に基づいて起動するタイマの出力と前記メモリブロックラッチ信号とを論理処理して消去対象メモリブロックとして有効に受け付けたか否かを告知すること
を特徴とする不揮発性半導体記憶装置における消去方法。
【請求項９】
前記アドレス情報をデコードするデコーダを備え、
前記デコーダからの出力信号に基づいて前記消去対象メモリブロックとして指定されたメモリブロックが選択されたか否かの情報として生成されるメモリブロックラッチ信号に基づいて、前記消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを判定すること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的消去及び書込み可能な不揮発性メモリセルが配列された複数のメモリブロックを備え、アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして有効に受け付けた複数のメモリブロックを一括消去する機能を備える不揮発性半導体記憶装置、及び、このような不揮発性半導体記憶装置における消去方法に関する。
【０００２】
この種の不揮発性半導体記憶装置においては、消去モード時、アドレス信号及びコマンド信号発行元から最初のメモリブロックアドレス信号及び消去コマンド信号が与えられることによって消去に向けた動作を開始し、タイムアウト期間の終了後、消去対象メモリブロックとして有効に受け付けた複数のメモリブロックの一括消去が開始される。
【０００３】
【従来の技術】
図６はこの種の従来の不揮発性半導体記憶装置の一例の要部を示すブロック回路図であり、図６中、１は装置本体、２−０、２−１、２−ｎは電気的消去及び書込み可能な不揮発性メモリセル（たとえば、フラッシュメモリセル）が配列されたメモリブロックであり、メモリブロック２−１、２−ｎ間に存在するメモリブロック２−２〜２−（ｎ−１）は、図示を省略している。
【０００４】
また、３はアドレス信号及びコマンド信号発行元、たとえば、ＣＰＵから与えられるアドレス信号をラッチするアドレスラッチ回路、４はアドレスラッチ回路３にラッチされたメモリブロックアドレス信号をデコードして、アドレスラッチ回路３にラッチされたメモリブロックアドレス信号が消去対象メモリブロックとして指定するメモリブロックの選択を行うブロックデコーダである。
【０００５】
また、５−０、５−１、５−ｎはそれぞれメモリブロック２−０、２−１、２−ｎに対応して設けられ、メモリブロック２−０、２−１、２−ｎがブロックデコーダ４により消去対象メモリブロックとして選択されたか否かの情報をラッチするブロックラッチ回路であり、メモリブロック２−２〜２−（ｎ−１）に対応して設けられているブロックラッチ回路５−２〜５−（ｎ−１）は、図示を省略している。
【０００６】
また、６はタイマであり、このタイマ６は、起動前は“１”を出力し、起動又はリセットされると、一定期間であるタイムアウト期間だけ“０”を出力し、タイムアウト期間が終了すると、再び“１”を出力するものである。
【０００７】
また、７はＣＰＵから与えられる消去コマンド信号、ライトイネーブル信号／ＷＥ及びチップイネーブル信号／ＣＥを入力して、消去コマンド信号のラッチや、アドレスラッチ回路３及びタイマ６の制御などを行う制御回路である。
【０００８】
この制御回路７は、ライトイネーブル信号／ＷＥの立ち下がりタイミング又はチップイネーブル信号／ＣＥの立ち下がりタイミングのいずれか遅い方の立ち下がりタイミングで、アドレス信号をラッチするようにアドレスラッチ回路３を制御し、ライトイネーブル信号／ＷＥの立ち上がりタイミング又はチップイネーブル信号／ＣＥの立ち上がりタイミングのいずれか早い方の立ち上がりタイミングで、消去コマンド信号をラッチすると共にタイマ６を起動又はリセットするように構成されている。
【０００９】
このように構成された従来の不揮発性半導体記憶装置においては、消去モード時、ブロックデコーダ４により選択された情報がブロックラッチ回路にラッチされているメモリブロックが消去対象メモリブロックとして有効に受け付けられたメモリブロックとして、これらについて一括消去が行われる。
【００１０】
図７は図６に示す従来の不揮発性半導体記憶装置の消去モード時の動作例を示すタイミングチャートであり、この例では、ＣＰＵから最初のメモリブロックアドレス信号として、メモリブロック２−０を指定するメモリブロックアドレス信号が与えられており、最初にチップイネーブル信号／ＣＥが立ち下がった後、ライトイネーブル信号／ＷＥが立ち下がっている。
【００１１】
そこで、この例の場合には、アドレスラッチ回路３は、ライトイネーブル信号／ＷＥが立ち下がるタイミングＴ１で、メモリブロック２−０を指定するメモリブロックアドレス信号をラッチする。
【００１２】
そして、ブロックデコーダ４は、アドレスラッチ回路３がラッチしたメモリブロック２−０を指定するメモリブロックアドレス信号をデコードして消去対象メモリブロックとしてメモリブロック２−０の選択を行い、ブロックラッチ回路５−０は、メモリブロック２−０が選択された情報として“０”をラッチする。
【００１３】
続いて、制御回路７は、ライトイネーブル信号／ＷＥが立ち上がるタイミングＴ２で、消去コマンド信号（３０Ｈ）をラッチすると共にタイマ６を起動する。この結果、タイマ６の出力Ｓ６は“１”から“０”となり、追加のメモリブロックアドレス信号及び消去コマンド信号が入力可能であるタイムアウト期間となったことがＣＰＵに対して表示される。
【００１４】
そして、この例では、メモリブロック２−０を指定するメモリブロックアドレス信号に続いて、消去対象メモリブロックとしてメモリブロック２−１を指定するメモリブロックアドレス信号が消去コマンド信号と共に与えられている。
【００１５】
そこで、アドレスラッチ回路３は、ライトイネーブル信号／ＷＥが立ち下がるタイミングＴ３で、メモリブロック２−１を指定するメモリブロックアドレス信号をラッチする。
【００１６】
そして、ブロックデコーダ４は、アドレスラッチ回路３がラッチしたメモリブロック２−１を指定するメモリブロックアドレス信号をデコードして消去対象メモリブロックとしてメモリブロック２−１の選択を行い、ブロックラッチ回路５−１はメモリブロック２−１が選択された情報として“０”をラッチする。
【００１７】
続いて、制御回路７は、ライトイネーブル信号／ＷＥが立ち上がるタイミングＴ４で、消去コマンド信号をラッチすると共に、タイマ６をリセットし、タイムアウト期間を更新する。
【００１８】
以下、タイムアウト期間中にＣＰＵから追加のメモリブロックアドレス信号及び消去コマンド信号が与えられるごとに、追加のメモリブロックアドレス信号及び消去コマンド信号のラッチ動作とタイマ６のリセット動作とが行われる。
【００１９】
そして、タイムアウト期間が終了すると、消去対象メモリブロックとして選択された情報がブロックラッチ回路にラッチされているメモリブロックが消去対象メモリブロックとして有効に受け付けられたメモリブロックとして、これらについて一括消去が行われる。
【００２０】
そこで、図６に示す従来の不揮発性半導体記憶装置のアドレス信号及びコマンド信号発行元であるＣＰＵは、消去モード時には、図８に示すように動作することになる。但し、ステップＳ８−５は、図６に示す不揮発性半導体記憶装置の動作である。
【００２１】
すなわち、ＣＰＵは、消去モード時には、まず、最初のメモリブロックアドレス信号及び消去コマンド信号を図６に示す従来の不揮発性半導体記憶装置に与えて、図６に示す従来の不揮発性半導体記憶装置に対する最初のメモリブロックアドレス及び消去コマンドのライト動作を行う（ステップＳ８−１）。
【００２２】
そして、図６に示す従来の不揮発性半導体記憶装置において、制御回路７により消去コマンド信号のラッチが行われると、タイマ６が起動され、追加のメモリブロックアドレス及び消去コマンドのライト動作が可能なタイムアウト期間であることが表示される。
【００２３】
そこで、ＣＰＵは、追加のメモリブロックアドレスがある場合には、タイムアウト期間中であるか否かを判断し（ステップＳ８−２）、タイムアウト期間中であれば、追加のメモリブロックアドレス信号及び消去コマンド信号を図６に示す従来の不揮発性半導体記憶装置に与えて、図６に示す従来の不揮発性半導体記憶装置に対する追加のメモリブロックアドレス及び消去コマンドのライト動作を行う（ステップＳ８−３）。
【００２４】
ここに、ＣＰＵは、追加のメモリブロックがあるか否かを判断し（ステップＳ８−４）、追加のメモリブロックがある限り、タイムアウト期間中であるか否かの判断と（ステップＳ８−２）、追加のメモリブロックアドレス及び消去コマンドのライト動作（ステップＳ８−３）を繰り返す。
【００２５】
そして、タイムアウト期間が終了すると（ステップＳ８−２でＮＯの場合）、図６に示す従来の不揮発性半導体記憶装置では、消去対象メモリブロックとして有効に受け付けたメモリブロックの一括消去が行われ（ステップＳ８−５）、消去モードは終了する。
【００２６】
【発明が解決しようとする課題】
図６に示す従来の不揮発性半導体記憶装置は、ＣＰＵから消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否か、すなわち、ブロックデコーダ４が消去対象メモリブロックとして選択したメモリブロックの情報をブロックラッチ回路がラッチしたか否かをＣＰＵに告知する手段を備えていない。
【００２７】
このため、ＣＰＵは、消去対象メモリブロックとして指定したメモリブロックが図６に示す従来の不揮発性半導体記憶装置に有効に受け付けられたことを確認するためには、図９に示すように、図６に示す従来の不揮発性半導体記憶装置における消去終了後、消去対象メモリブロックとして指定した全メモリブロック内の全アドレスのリードを行い（ステップＳ８−６）、全データが“１”であるか否かを判断する必要がある（ステップＳ８−７）。
【００２８】
そして、ＣＰＵは、消去対象メモリブロックとして指定したメモリブロックの中にノイズ等の影響により消去対象メモリブロックとして有効に受け付けられなかったメモリブロックが存在する場合には、そのメモリブロックについて、図６に示す従来の不揮発性半導体記憶装置に対するメモリブロックアドレス及び消去コマンドのライト動作を行い、図６に示す従来の不揮発性半導体記憶装置に新たに消去動作を行わせることが必要となる。
【００２９】
このように、図６に示す従来の不揮発性半導体記憶装置においては、ＣＰＵが消去対象メモリブロックとして指定したメモリブロックが図６に示す従来の不揮発性半導体記憶装置に有効に受け付けられたことを確認するためには、消去対象メモリブロックとして指定した全メモリブロック内の全アドレスのリードを行う必要があり、かつ、消去対象メモリブロックとして指定したメモリブロックの中に消去対象メモリブロックとして受け付けられなかったメモリブロックが存在することを確認したときは、再度、そのメモリブロックについて、図６に示す従来の不揮発性半導体記憶装置に対するメモリブロックアドレス及び消去コマンドのライト動作を行い、図６に示す従来の不揮発性半導体記憶装置に新たに消去動作を行わせることが必要となり、消去モード時間として多くの時間が必要になってしまうという問題点があった。
【００３０】
本発明は、かかる点に鑑み、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを確認するために必要な時間を短縮することができると共に、消去後に、有効に受け付けられなかったメモリブロックについて新たに消去を行う必要がないようにし、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かの確認動作が必要な場合における消去モード時間の短縮化を図ることができるようにした不揮発性半導体記憶装置及び不揮発性半導体記憶装置における消去方法を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、電気的消去及び書込み可能な不揮発性メモリセルが配列された複数のメモリブロックと、アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして受け付ける消去対象メモリブロック受付回路とを備え、前記消去対象メモリブロック受付回路が消去対象メモリブロックとして有効に受け付けた複数のメモリブロックを一括消去する機能を備える不揮発性半導体記憶装置であって、前記消去対象メモリブロック受付回路が前記アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいて前記アドレス信号及びコマンド信号発行元に告知する消去対象メモリブロック受付成否告知回路を備え、前記消去対象メモリブロック受付回路は、メモリブロックアドレス信号が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力し、前記消去対象メモリブロック受付成否告知回路は、前記アドレス信号及びコマンド信号発行元から消去の指示に基づいて起動するタイマを備え、前記タイマの出力と前記メモリブロックラッチ信号とを論理処理して消去コマンド受付成否判定信号を出力するように構成されているというものである。
【００３２】
本発明の不揮発性半導体記憶装置によれば、消去対象メモリブロック受付回路がアドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいてアドレス信号及びコマンド信号発行元に告知する消去対象メモリブロック受付成否告知回路を備えているので、アドレス信号及びコマンド信号発行元は消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして受け付けられたか否かを、消去が実行される前に確認することができる。
【００３３】
そこで、アドレス信号及び消去コマンド信号発行元は、消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして受け付けられなかったことを確認した場合には、タイムアウト期間中であれば、再度、消去対象メモリブロックとするメモリブロックを指定することが可能となる。
【００３４】
したがって、アドレス信号及び消去コマンド信号発行元は、消去対象メモリブロックとして指定したメモリブロックが有効に受け付けられたことを確認するために、消去終了後に、消去対象メモリブロックとして指定した全メモリブロック内の全アドレスのリードを行い、全データの内容を確認する必要がない。
【００３５】
本発明の不揮発性半導体記憶装置における消去方法は、電気的消去及び書込み可能な不揮発性メモリセルが配列された複数のメモリブロックと、アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして受け付ける消去対象メモリブロック受付回路とを備え、前記消去対象メモリブロック受付回路が消去対象メモリブロックとして有効に受け付けた複数のメモリブロックを一括消去する機能を備える不揮発性半導体記憶装置における消去方法であって、前記アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいて前記アドレス信号及びコマンド信号発行元に告知する工程を含み、前記消去対象メモリブロック受付回路は、メモリブロックのアドレス情報が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力し、前記アドレス信号及びコマンド信号発行元に告知する工程は、前記アドレス信号及びコマンド信号発行元から消去の指示に基づいて起動するタイマの出力と前記メモリブロックラッチ信号とを論理処理して消去対象メモリブロックとして有効に受け付けたか否かを告知するというものである。
【００３６】
本発明の不揮発性半導体記憶装置における消去方法によれば、アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいてアドレス信号及びコマンド信号発行元に告知する工程を含めるとしたので、アドレス信号及びコマンド信号発行元は、消去対象メモリブロックとして指定したメモリブロックを消去対象メモリブロックとして有効に受け付けられたか否かを、消去が実行される前に確認することができる。
【００３７】
そこで、アドレス信号及び消去コマンド信号発行元は、消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして受け付けられなかったことを確認した場合には、タイムアウト期間中であれば、再度、消去対象メモリブロックとするメモリブロックを指定することが可能となる。
【００３８】
したがって、アドレス信号及び消去コマンド信号発行元は、消去対象メモリブロックとして指定したメモリブロックが有効に受け付けられたことを確認するために、消去終了後に、消去対象メモリブロックとして指定した全メモリブロック内の全アドレスのリードを行い、全データの内容を確認する必要がない。
【００３９】
【発明の実施の形態】
以下、図１〜図５を参照して、本発明の不揮発性半導体記憶装置の一実施形態について、本発明の不揮発性半導体記憶装置における消去方法の実施形態を含めて説明する。
【００４０】
図１は本発明の不揮発性半導体記憶装置の一実施形態の要部を示すブロック回路図であり、図１中、９は装置本体、１０−０、１０−１、１０−ｎは電気的消去及び書込み可能な不揮発性メモリセル（たとえば、フラッシュメモリセル）が配列されたメモリブロックであり、メモリブロック１０−１、１０−ｎ間に存在するメモリブロック１０−２〜１０−（ｎ−１）は、図示を省略している。
【００４１】
また、１１はアドレス信号及びコマンド信号発行元、たとえば、ＣＰＵから与えられるアドレス信号をラッチするアドレスラッチ回路、１２はアドレスラッチ回路１１にラッチされたメモリブロックアドレス信号をデコードして、アドレスラッチ回路１１にラッチされたメモリブロックアドレス信号が消去対象メモリブロックとして指定するメモリブロックの選択を行うブロックデコーダである。
【００４２】
また、１３−０、１３−１、１３−ｎは、それぞれ、メモリブロック１０−０、１０−１、１０−ｎに対応して設けられ、メモリブロック１０−０、１０−１、１０−ｎがブロックデコーダ１２により消去対象メモリブロックとして選択されたか否かの情報をラッチするブロックラッチ回路であり、メモリブロック１０−２〜１０−（ｎ−１）に対応して設けられているブロックラッチ回路１３−２〜１３−（ｎ−１）は、図示を省略している。
【００４３】
ここに、ブロックラッチ回路１３−ｉ（但し、ｉ＝０、１・・・ｎ）は、メモリブロック１０−ｉがブロックデコーダ１２により消去対象メモリブロックとして選択される前は“１”（Ｈレベル）をラッチしており、メモリブロック１０−ｉがブロックデコーダ１２により消去対象メモリブロックとして選択されると、“０”（Ｌレベル）をラッチするように構成されている。
【００４４】
そして、また、このブロックラッチ回路１３−ｉは、ブロックデコーダ１２がメモリブロック１０−ｉを選択している期間だけ、ブロックラッチ回路１３−ｉのラッチ信号Ｓ１３−ｉである“１”又は“０”をメモリブロックラッチ信号Ｓ１３として後述する論理回路に出力するようにも構成されている。
【００４５】
また、１４はタイマであり、このタイマ１４は、起動前は“１”を出力し、起動又はリセットされると、タイムアウト期間だけ“０”を出力し、タイムアウト期間が終了すると、再び“１”を出力するものである。
【００４６】
また、１５はＣＰＵから与えられる消去コマンド信号、ライトイネーブル信号／ＷＥ及びチップイネーブル信号／ＣＥを入力し、消去コマンド信号のラッチや、アドレスラッチ回路１１及びタイマ１４の制御などを行う制御回路である。
【００４７】
この制御回路１５は、ライトイネーブル信号／ＷＥの立ち下がりタイミング又はチップイネーブル信号／ＣＥの立ち下がりタイミングのいずれか遅い方の立ち下がりタイミングで、アドレス信号をラッチするようにアドレスラッチ回路１１を制御し、ライトイネーブル信号／ＷＥの立ち上がりタイミング又はチップイネーブル信号／ＣＥの立ち上がりタイミングのいずれか早い方の立ち上がりタイミングで、消去コマンド信号をラッチすると共にタイマ１４を起動又はリセットするように構成されている。
【００４８】
また、１６はタイマ１４の出力Ｓ１４とメモリブロックラッチ信号Ｓ１３とを論理処理して消去対象メモリブロック受付成否判定信号Ｓ１６を生成する消去対象メモリブロック受付成否判定回路を構成する論理回路である。
【００４９】
ここに、論理回路１６は、タイマ１４の出力Ｓ１４又はメモリブロックラッチ信号Ｓ１３のいずれもが“０”の場合には、消去対象メモリブロック受付成否判定信号Ｓ１６として“０”を出力し、それ以外の場合には、消去対象メモリブロック受付成否判定信号Ｓ１６として“１”を出力するものであり、例えば、ＯＲ回路１７により構成される。
【００５０】
また、１８はＣＰＵから与えられる出力イネーブル信号／ＯＥが“０”になると、これに同期して、消去対象メモリブロック受付成否判定信号Ｓ１６を消去対象メモリブロック受付成否告知信号Ｓ１８として出力する出力バッファ回路であり、論理回路１６と出力バッファ回路１８とで消去対象メモリブロック受付成否告知回路が構成されている。
【００５１】
なお、消去対象メモリブロック受付成否告知信号Ｓ１８を外部に出力するための出力ピンとしては既存の出力ピンを兼用することができ、新たな出力ピンを設ける必要はない。
【００５２】
図２は本発明の不揮発性半導体記憶装置の一実施形態における消去モード時の第１動作例を示すタイミングチャートであり、この例では、ＣＰＵから最初のメモリブロックアドレス信号として、メモリブロック１０−０を指定するメモリブロックアドレス信号が与えられており、最初にチップイネーブル信号／ＣＥが立ち下がった後、ライトイネーブル信号／ＷＥが立ち下がっている。
【００５３】
そこで、この例の場合には、アドレスラッチ回路１１は、ライトイネーブル信号／ＷＥが立ち下がるタイミングＴ１１で、メモリブロック１０−０を指定するメモリブロックアドレス信号をラッチする。
【００５４】
そして、ブロックデコーダ１２は、アドレスラッチ回路１１がラッチしたメモリブロック１０−０を指定するメモリブロックアドレス信号をデコードして消去対象メモリブロックとしてメモリブロック１０−０の選択を行う。
【００５５】
そして、この場合、ブロックラッチ回路１３−０がブロックデコーダ１２により選択された情報である“０”をラッチすると、ブロックラッチ回路１３−０のラッチ信号Ｓ１３−０である“０”がメモリブロックラッチ信号Ｓ１３として論理回路１６に与えられる。
【００５６】
続いて、制御回路１５は、ライトイネーブル信号／ＷＥが立ち上がるタイミングＴ１２で、消去コマンド信号（３０Ｈ）をラッチすると共にタイマ１４を起動する。この結果、タイマ１４の出力Ｓ１４は“０”となり、追加のメモリブロックアドレス信号及び消去コマンド信号が入力可能であるタイムアウト期間であることが表示される。
【００５７】
ここに、論理回路１６には、メモリブロックラッチ信号Ｓ１３として“０”が与えられると共に、タイマ１４の出力Ｓ１４として“０”が与えられるので、消去対象メモリブロック受付成否判定信号Ｓ１６は“０”となる。
【００５８】
この結果、ＣＰＵから与えられる出力イネーブル信号／ＯＥが“０”になると、これに同期して、消去対象メモリブロック受付成否告知信号Ｓ１８は“０”となり、ＣＰＵは消去対象メモリブロックとしてメモリブロック１０−０が有効に受け付けられたことを確認することができる。
【００５９】
そして、この例では、メモリブロック１０−０を指定するメモリブロックアドレス信号に続いて、消去対象メモリブロックとしてメモリブロック１０−１を指定するメモリブロックアドレス信号が消去コマンド信号と共に与えられている。
【００６０】
そこで、アドレスラッチ回路１１は、ライトイネーブル信号／ＷＥが立ち下がるタイミングＴ１３で、メモリブロック１０−１を指定するメモリブロックアドレス信号をラッチする。
【００６１】
そして、ブロックデコーダ１２は、アドレスラッチ回路１１がラッチしたメモリブロック１０−１を指定するメモリブロックアドレス信号をデコードして消去対象メモリブロックとしてメモリブロック１０−１の選択を行う。
【００６２】
そして、この場合、ブロックラッチ回路１３−１がブロックデコーダ１２により選択された情報である“０”をラッチすると、ブロックラッチ回路１３−１のラッチ信号Ｓ１３−１である“０”がメモリブロックラッチ信号Ｓ１３として論理回路１６に与えられる。
【００６３】
続いて、制御回路１５は、ライトイネーブル信号／ＷＥが立ち上がるタイミングＴ１４で消去コマンド信号（３０Ｈ）をラッチすると共にタイマ１４をリセットする。この結果、タイマ１４の出力Ｓ１４は“０”を維持し、追加のメモリブロックアドレス信号及び消去コマンド信号が入力可能であるタイムアウト期間が更新される。
【００６４】
ここに、論理回路１６には、メモリブロックラッチ信号Ｓ１３として“０”が与えられると共に、タイマ１４の出力Ｓ１４として“０”が与えられるので、消去対象メモリブロック受付成否判定信号Ｓ１６は“０”となる。
【００６５】
この結果、ＣＰＵから与えられる出力イネーブル信号／ＯＥが“０”になると、消去対象メモリブロック受付成否告知信号Ｓ１８は“０”となり、ＣＰＵは消去対象メモリブロックとしてメモリブロック１０−１が有効に受け付けられたことを確認することができる。
【００６６】
以下、タイムアウト期間内にＣＰＵから追加のメモリブロックアドレス信号及び消去コマンド信号が与えられるごとに、追加のメモリブロックアドレス信号及び消去コマンド信号のラッチ動作とタイマ１４のリセット動作とが行われる。
【００６７】
そして、タイムアウト期間が終了すると、消去対象メモリブロックとして選択された情報がブロックラッチ回路にラッチされているメモリブロックが消去対象メモリブロックとして有効に受け付けられたメモリブロックとして、これらについて一括消去が行われる。
【００６８】
図３は本発明の不揮発性半導体記憶装置の一実施形態における消去モード時の第２動作例を示すタイミングチャートであり、この例は、図２に示す追加のメモリブロック１０−１が１回目のライト動作では有効に受け付けられず、２回目のライト動作で有効に受け付けられた場合を示している。
【００６９】
すなわち、ブロックデコーダ１２が、アドレスラッチ回路１１がラッチしたメモリブロック１０−１を指定するメモリブロックアドレス信号をデコードして、消去対象メモリブロックとしてメモリブロック１０−１の選択を行った場合において、ブロックラッチ回路１３−１がブロックデコーダ１２により選択された情報である“０”をノイズ等の影響によりラッチしなかった場合には、ブロックラッチ回路１３−１のラッチ信号Ｓ１３−１として既にラッチされている“１”がメモリブロックラッチ信号Ｓ１３として論理回路１６に与えられることになる。
【００７０】
続いて、制御回路１５は、ライトイネーブル信号／ＷＥが立ち上がるタイミングＴ１４で、消去コマンド信号（３０Ｈ）をラッチすると、タイマ１４をリセットする。この結果、タイマ１４の出力Ｓ１４は“０”を維持し、追加のメモリブロックアドレス信号及び消去コマンド信号が入力可能であるタイムアウト期間が更新される。
【００７１】
ここに、論理回路１６には、メモリブロックラッチ信号Ｓ１３として“１”が与えられると共に、タイマ１４の出力Ｓ１４として“０”が与えられるので、消去対象メモリブロック受付成否判定信号Ｓ１６は“１”となる。
【００７２】
この結果、ＣＰＵから与えられる出力イネーブル信号／ＯＥが“０”になると、消去対象メモリブロック受付成否告知信号Ｓ１８は“１”となり、ＣＰＵは消去対象メモリブロックとしてメモリブロック１０−１が有効に受け付けられなかったことを確認することができる。
【００７３】
そこで、この場合には、ＣＰＵは、タイムアウト期間中であれば、再度、メモリブロック１０−１を指定するメモリブロックアドレス信号及び消去コマンド信号を本発明の不揮発性半導体記憶装置の一実施形態に入力することができ、アドレスラッチ回路１１は、ライトイネーブル信号／ＷＥが立ち下がるタイミングＴ１５で、メモリブロック１０−１を指定するメモリブロックアドレス信号をラッチする。
【００７４】
そして、ブロックデコーダ１２は、アドレスラッチ回路１１がラッチしたメモリブロック１０−１を指定するメモリブロックアドレス信号をデコードして消去対象メモリブロックとしてメモリブロック１０−１の選択を行う。
【００７５】
そして、この場合、ブロックラッチ回路１３−１がブロックデコーダ１２により選択された情報である“０”をラッチすると、ブロックラッチ回路１３−１のラッチ信号Ｓ１３−１である“０”がメモリブロックラッチ信号Ｓ１３として論理回路１６に与えられる。
【００７６】
続いて、制御回路１５は、ライトイネーブル信号／ＷＥが立ち上がるタイミングＴ１６で、消去コマンド信号（３０Ｈ）をラッチすると共にタイマ１４をリセットする。この結果、タイマ１４の出力Ｓ１４は“０”を維持し、追加のメモリブロックアドレス信号及び消去コマンド信号が入力可能であるタイムアウト期間が更新される。
【００７７】
ここに、論理回路１６には、メモリブロックラッチ信号Ｓ１３として“０”が与えられると共に、タイマ１４の出力Ｓ１４として“０”が与えられるので、消去対象メモリブロック受付成否判定信号Ｓ１６は“０”となる。
【００７８】
この結果、ＣＰＵから与えられる出力イネーブル信号／ＯＥが“０”になると、消去対象メモリブロック受付成否告知信号Ｓ１８は“０”となり、ＣＰＵは消去対象メモリブロックとしてメモリブロック１０−１が有効に受け付けられたことを確認することができる。
【００７９】
以下、タイムアウト期間内にＣＰＵから追加のメモリブロックアドレス信号及び消去コマンド信号が与えられるごとに、追加のメモリブロックアドレス信号及び消去コマンド信号のラッチ動作とタイマ１４のリセット動作とが行われる。
【００８０】
そして、タイムアウト期間が終了すると、消去対象メモリブロックとして選択された情報がブロックラッチ回路にラッチされているメモリブロックが消去対象メモリブロックとして有効に受け付けられたメモリブロックとして、これらについて一括消去が行われる。
【００８１】
したがって、ＣＰＵは、消去モード時には、図４に示すように動作することになる。但し、ステップＳ４−８は、本発明の不揮発性半導体記憶装置の一実施形態の動作である。
【００８２】
すなわち、ＣＰＵは、消去モード時には、まず、最初のメモリブロックアドレス信号及び消去コマンド信号を本発明の不揮発性半導体記憶装置の一実施形態に与えて、本発明の不揮発性半導体記憶装置の一実施形態に対する最初のメモリブロックアドレス及び消去コマンドのライト動作を行う（ステップＳ４−１）。
【００８３】
そして、本発明の不揮発性半導体記憶装置の一実施形態において、制御回路１５により消去コマンド信号のラッチが行われると、タイマ１４が起動され、追加のメモリブロックアドレス及び消去コマンドのライト動作が可能なタイムアウト期間であることが表示される。
【００８４】
そこで、ＣＰＵは、追加のメモリブロックアドレスがある場合には、タイムアウト期間中であるか否かを判断し（ステップＳ４−２）、タイムアウト期間中であれば、追加のメモリブロックアドレス信号及び消去コマンド信号を本発明の不揮発性半導体記憶装置の一実施形態に与えて、本発明の不揮発性半導体記憶装置の一実施形態に対する追加のメモリブロックアドレス及び消去コマンドのライト動作を行う（ステップＳ４−３）。
【００８５】
そして、本発明の不揮発性半導体記憶装置の一実施形態から出力される消去対象メモリブロック受付成否告知信号Ｓ１８を確認して（ステップＳ４−４）、消去対象メモリブロックが有効に受け付けられたか否かを判断し（ステップＳ４−５）、有効に受け付けられた場合、更に、追加のメモリブロックがあるか否かを判断し（ステップＳ４−６）、追加のメモリブロックがある場合には、ステップＳ４−２に戻る。
【００８６】
これに対して、消去対象メモリブロック受付成否告知信号Ｓ１８を確認した結果、有効に受け付けられていない場合には、タイムアウト期間中であるか否かを判断し（ステップＳ４−７）、タイムアウト期間中であれば、ステップＳ４−２に戻り、有効に受け付けられなかったメモリブロックについて、再度、追加のメモリブロックアドレス及び消去コマンドのライト動作を行う。
【００８７】
そして、タイムアウト期間が終了すると（ステップＳ４−２でＮＯの場合）、タイムアウト期間中に消去コマンド信号と共にラッチされたメモリブロックアドレス信号が指定するメモリブロックの一括消去が行われ（ステップＳ４−７）、消去モードは終了する。
【００８８】
なお、図５は、ＣＰＵが、消去モード時、消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを確認する必要がない場合の動作を示すフローチャートである。但し、ステップＳ５−５は、本発明の不揮発性半導体記憶装置の一実施形態の動作である。
【００８９】
この場合には、ＣＰＵは、消去モード時には、まず、最初のメモリブロックアドレス信号及び消去コマンド信号を本発明の不揮発性半導体記憶装置の一実施形態に与え、本発明の不揮発性半導体記憶装置の一実施形態に対する最初のメモリブロックアドレス及び消去コマンドのライト動作を行う（ステップＳ５−１）。
【００９０】
そして、本発明の不揮発性半導体記憶装置の一実施形態において、制御回路１５により消去コマンド信号のラッチが行われると、タイマ１４が起動され、追加のメモリブロックアドレス及び消去コマンドのライト動作が可能なタイムアウト期間であることが表示される。
【００９１】
そこで、ＣＰＵは、追加のメモリブロックアドレスがある場合には、タイムアウト期間中であるか否かを判断し（ステップＳ５−２）、タイムアウト期間中であれば、追加のメモリブロックアドレス信号及び消去コマンド信号を本発明の不揮発性半導体記憶装置の一実施形態に与えて、本発明の不揮発性半導体記憶装置の一実施形態に対する追加のメモリブロックアドレス及び消去コマンドのライト動作を行う（ステップＳ５−３）。
【００９２】
ここに、ＣＰＵは、消去対象メモリブロック受付成否告知信号Ｓ１８を確認する必要がないので、追加のメモリブロックがあるか否かを判断し（ステップＳ５−４）、追加のメモリブロックアドレスがある限り、タイムアウト期間中であるか否かの判断（ステップＳ５−２）及び追加のメモリブロックアドレス及びコマンド信号のライト動作（ステップＳ５−３）を繰り返す。
【００９３】
そして、タイムアウト期間が終了すると（ステップＳ５−２でＮＯの場合）、本発明の不揮発性半導体記憶装置の一実施形態では、消去対象メモリブロックとして受け付けたメモリブロックの一括消去が行われ（ステップＳ５−５）、消去モードは終了する。
【００９４】
このように、本発明の不揮発性半導体記憶装置の一実施形態によれば、ＣＰＵは、消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを消去前に確認し、有効に受け付けられなかったメモリブロックについては、消去前に再度、指定することができるようにされている。
【００９５】
そこで、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを確認するために必要な時間を短縮することができると共に、消去後に、有効に受け付けられなかったメモリブロックについて新たに消去を行う必要がなく、一回の一括消去を実行すれば足りる。
【００９６】
したがって、ＣＰＵが消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かの確認動作が必要な場合における消去モード時間の短縮化を図ることができる。
【００９７】
【発明の効果】
以上のように、本発明の不揮発性半導体記憶装置によれば、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを消去前に確認し、有効に受け付けられなかったメモリブロックについては、タイムアウト期間中であれば、消去前に再度、指定することができるようにしたことにより、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを確認するために必要な時間を短縮することができると共に、消去後に、有効に受け付けられなかったメモリブロックについて新たに消去を行う必要がなく、一回の一括消去を実行すれば足りるので、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かの確認動作が必要な場合における消去モード時間の短縮化を図ることができる。
【００９８】
また、本発明の不揮発性半導体記憶装置における消去方法によれば、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを消去前に確認し、有効に受け付けられなかったメモリブロックについては、タイムアウト期間中であれば、消去前に再度、指定することができるようにしたことにより、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを確認するために必要な時間を短縮することができると共に、消去後に、有効に受け付けられなかったメモリブロックについて新たに消去を行う必要がなく、一回の一括消去を実行すれば足りるので、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かの確認動作が必要な場合における消去モード時間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の一実施形態の要部を示すブロック回路図である。
【図２】本発明の不揮発性半導体記憶装置の一実施形態における消去モード時の第１動作例を示すタイミングチャートである。
【図３】本発明の不揮発性半導体記憶装置の一実施形態における消去モード時の第２動作例を示すタイミングチャートである。
【図４】本発明の不揮発性半導体記憶装置の一実施形態のアドレス信号及びコマンド信号発行元であるＣＰＵの消去モード時の第１動作例を示すフローチャートである。
【図５】本発明の不揮発性半導体記憶装置の一実施形態のアドレス信号及びコマンド信号発行元であるＣＰＵの消去モード時の第２動作例を示すフローチャートである。
【図６】従来の不揮発性半導体記憶装置の一例の要部を示すブロック回路図である。
【図７】図６に示す従来の不揮発性半導体記憶装置の消去モード時の動作例を示すタイミングチャートである。
【図８】図６に示す従来の不揮発性半導体記憶装置のアドレス信号及びコマンド信号発行元であるＣＰＵの消去モード時の動作を示すフローチャートである。
【図９】図６に示す従来の不揮発性半導体記憶装置が有する問題点を説明するためのフローチャートである。
【符号の説明】
（図１）
９  装置本体
１０−０、１０−１、１０−ｎ  メモリブロック
１１  アドレスラッチ回路
１２  ブロックデコーダ
１３−０、１３−１、１３−ｎ  ブロックラッチ回路
１４  タイマ
１５  制御回路
１６  論理回路
１７  ＯＲ回路
１８  出力バッファ回路
（図６）
１  装置本体
２−０、２−１、２−ｎ  メモリブロック
３  アドレスラッチ回路
４  ブロックデコーダ
５−０、５−１、５−ｎ  ブロックラッチ回路
６  タイマ
７  制御回路
【図１】
0004172078.tif 000002
【図２】
0004172078.tif 000003
【図３】
0004172078.tif 000004
【図４】
0004172078.tif 000005
【図５】
0004172078.tif 000006
【図６】
0004172078.tif 000007
【図７】
0004172078.tif 000008
【図８】
0004172078.tif 000009
【図９】
0004172078.tif 000010