(57)【特許請求の範囲】
【請求項１】
セルプレートに連結された第１電極、強誘電体膜及び第２電極からなる第１強誘電体キャパシタを備え、第１ワードラインにより駆動される第１メモリセル及び第２ワードラインにより駆動され、前記第１メモリセルとセルプレートを共有し、同じビットラインに連結される第２メモリセルを含む強誘電体メモリ素子において、
半導体基板と、
前記第１メモリセルは、前記第１メモリセル及び前記第２メモリセルで共有されるセルプレートに連結された第１電極、強誘電体膜、強誘電体膜を間に置いて前記第１電極と対向して電荷貯蔵電極としての役割をする第２電極を含む第１強誘電体キャパシタを有し、
前記第２メモリセルは、前記第１メモリセル及び前記第２メモリセルで共有された前記セルプレートに連結される前記第１電極、前記強誘電体膜、強誘電体膜を間に置いて前記第１電極と対向して電荷貯蔵電極としての役割をする第３電極を含む第２強誘電体キャパシタを有し、
そのゲート電極が前記半導体基板上に形成された第１ワードラインに連結され、そのソース及びドレインが各々前記ビットラインと前記強誘電体キャパシタの第２電極に連結される前記第１メモリセルの第１トランジスタと、
そのゲート電極が前記第２ワードラインから分岐された第２ダミーワードラインに連結され、そのソース及びドレインが各々前記強誘電体キャパシタの第１電極及び前記第２電極に連結される前記第１メモリセルの第２トランジスタと、
そのゲート電極が前記半導体基板上に形成された第２ワードラインに連結され、そのソース及びドレインが各々前記ビットラインと前記強誘電体キャパシタの第３電極に連結される前記第２メモリセルの第３トランジスタと、
そのゲート電極が前記第１ワードラインから分岐された第１ダミーワードラインに連結され、そのソース及びドレインが各々前記強誘電体キャパシタの第１電極及び前記第３電極に連結される前記第２メモリセルの第４トランジスタとを含み、
さらに、前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ及び前記第３トランジスタが前記ビットラインの延伸方向に直列に接続されており、これらの第１乃至第４トランジスタの各々のゲートに接続される前記第１ワードライン、前記第２ダミーワードライン、前記第１ダミーワードライン及び前記第２ワードラインの順で各々が前記ビットラインと直交するように配置されることを特徴とする隣接メモリセル間でセルプレートを共有する強誘電体メモリ素子。
【請求項２】
前記第２強誘電体キャパシタは、前記第３トランジスタ及び前記第４トランジスタの上部に形成され、前記第１電極の一端は、前記第３トランジスタの一部と重なり、前記第１電極の他端は、前記第４トランジスタの一部と重なることを特徴とする請求項１に記載の隣接メモリセル間でセルプレートを共有する強誘電体メモリ素子。
【請求項３】
セルプレートを共有する第１メモリセル及び第２メモリセルを有し、前記第１メモリセル及び第２メモリセルの各々が第１強誘電体キャパシタ及び第２強誘電体キャパシタを有し、前記第１強誘電体キャパシタ及び第２強誘電体キャパシタの各々がセルプレートに連結される第１電極、強誘電体膜及び第２電極をそれぞれ有し、
前記第１メモリセルは、前記第１メモリセル及び前記第２メモリセルで共有される前記セルプレートに連結された第１電極、強誘電体膜、強誘電体膜を間に置いて第１電極と対向して電荷貯蔵電極としての役割をする第２電極を含む第１強誘電体キャパシタを有し、
前記第２メモリセルは、前記第１メモリセル及び前記第２メモリセルで共有された前記セルプレートに連結された第１電極、前記強誘電体膜、強誘電体膜を間に置いて前記第１電極と対向して電荷貯蔵電極としての役割をする第３電極を含む第２強誘電体キャパシタを有し、
そのゲート電極が前記半導体基板上に形成された第１ワードラインに連結され、そのソース及びドレインが各々前記ビットラインと前記強誘電体キャパシタの第２電極に連結される前記第１メモリセルの第１トランジスタと、
そのゲート電極が前記第２ワードラインから分岐された第２ダミーワードラインに連結され、そのソース及びドレインが各々前記強誘電体キャパシタの第１電極及び前記第２電極に連結される前記第１メモリセルの第２トランジスタと、
そのゲート電極が前記半導体基板上に形成された第２ワードラインに連結され、そのソース及びドレインが各々前記ビットラインと前記強誘電体キャパシタの第３電極に連結される前記第２メモリセルの第３トランジスタと、
そのゲート電極が前記第１ワードラインから分岐された第１ダミーワードラインに連結され、そのソース及びドレインが各々前記強誘電体キャパシタの第１電極及び前記第３電極に連結される前記第２メモリセルの第４トランジスタとを含み、
さらに、前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ及び前記第３トランジスタが前記ビットラインの延伸方向に直列に接続されており、これらの第１乃至第４トランジスタの各々のゲートに接続される前記第１ワードライン、前記第２ダミーワードライン、前記第１ダミーワードライン及び前記第２ワードラインの順で各々が前記ビットラインと直交するように配置された強誘電体メモリ素子の駆動方法において、
同じビットラインに前記第１メモリセル及び第２メモリセルを連結するステップと、前記第１ワードラインで前記第１メモリセルを駆動し、前記第２ワードラインで前記第２メモリセルを駆動しながら、前記第２強誘電体キャパシタの前記第１電極と前記第２電極の電圧を同一に保持するステップとを有することを特徴とする強誘電体メモリ素子の駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、強誘電体メモリ素子製造分野に関し、特に、隣接メモリセル間にセルプレートラインを共有する強誘電体メモリ素子の駆動方法と、強誘電体メモリ素子に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）は、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の情報格納機能、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の速い情報処理速度、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）の情報保存機能を結合した不揮発性半導体メモリ素子であって、従来のフラッシュメモリやＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）より動作電圧が低く、情報処理速度が１０００倍以上速い未来型半導体メモリ素子である。
ＳｉＯ２またはＳｉＯＮなどのような誘電膜を備えるＤＲＡＭのキャパシタは、電圧を印加した後、電圧供給を中断すれば、再び原点に戻ることになる。強誘電体は、常温下で誘電定数が数百から数千に達し、二つの安定した残留分極（ｒｅｍｎａｎｔ  ｐｏｌａｒｉｚａｔｉｏｎ）状態を持っているのでＤＲＡＭのキャパシタとは異なって、ＦｅＲＡＭをなす強誘電体キャパシタは正の電圧を印加した後、電圧供給を中断した場合にも強誘電体固有の残留分極特性によってデータを喪失せず保有することになる。
強誘電体のヒステリシス特性を示す図１を参照しながらＦｅＲＡＭ素子の動作を説明する。以下の説明において正の電圧はセルプレートの電位がビットラインの電位より高い場合とし、残留分極“ａ”点、“ｃ”点の状態を各々データ“１”、“０”と定義する。
【０００３】
データ“１”を書き込む時トランジスタをオンにしビットラインの電位に対してセルプレートに負の電圧を印加すれば、強誘電体キャパシタに印加される電圧は負となり、ヒステリシス特性曲線において“ｄ”点を通過することになる。その後、印加された電圧を０Ｖに転換させれば、分極値が残留分極“ａ”点となり、データ“１”が格納される。一方、データ“０”を書き込む際には、強誘電体キャパシタに印加する電圧を正にして“ｂ”点を通過させた後印加電圧を０Ｖに転換させれば、分極量は残留分極“ｃ”点として記憶されてデータ“０”が記録される。
データ読み出しは、強誘電体キャパシタに電圧を印加した瞬間にビットライン上に流れる電荷量を検出することにより行われる。すなわち、正の電圧をキャパシタに印加すれば、データが“０”である時、電荷量△Ｑ１が流れる。
【０００４】
強誘電体キャパシタからビットラインに流れる電荷は、ビットラインの電位を変動させる。ビットラインには、それ自体が持っているキャパシタである寄生ビットラインキャパシタンス“ＣＢＬ”が存在する。トランジスタがオンにされて読み出すメモリが選択されれば、“△Ｑ１”と“△Ｑ０”だけの電荷が出力される。この電荷をビットラインキャパシタンス（ＣＢＬ）と強誘電体キャパシタ（Ｃ）のキャパシタンス値“Ｃｓ”との和で分けた値が次の数式１のようにビット線の電位ＶＢＬ“１”、ＶＢＬ“０”となる。
【０００５】
【数式１】
ＶＢＬ“１”  ＝    △Ｑ“１”／（ＣＢＬ＋Ｃｓ）
ＶＢＬ“０”  ＝    △Ｑ“１”／（ＣＢＬ＋Ｃｓ）
したがってデータ“１”と“０”との差によってビットラインに現れる電位が異なる。ワードラインに電圧を印加してトランジスタがオンにされれば、ビットラインの電位がＶＢＬ“１”またはＶＢＬ“０”に変わる。ビットラインの電位がＶＢＬ“１”であるか、またはＶＢＬ“０”であるかを判定するためには、ＶＢＬ“１”とＶＢＬ“０”との間値の基準電位（Ｖｒｅｆ）とＶＢＬ“１”またはＶＢＬ“０”電位の各々の大きさ関係を比較すれば良い。
ＦｅＲＡＭの蓄電物質としては、ＳｒＢｉ２Ｔａ２Ｏ９（以下、ＳＢＴという）と、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３（以下、ＰＺＴという）薄膜が主に用いられる。強誘電体は、結晶であるのでその薄膜成長には下部の材料が重要である。すなわち、強誘電体キャパシタでは電極材料の選択が強誘電体の特性に大きく影響を及ぼすので、電気抵抗が十分に低く、強誘電体材料と格子定数との不整合も小さくすべきであり、耐熱性に優れ、反応性が低く、拡散緩衝性が高くて、下部層及び強誘電体膜の各々との接着性が良好でなければならない。
【０００６】
図２は、各々分離されたセルプレートを備える従来のＦｅＲＡＭ素子のメモリセル構成を示す回路図であって、ワードライン（ＷＬ０、ＷＬ１）と連結されるゲート電極、その各々がビットライン（ＢＬ０、ＢＬ１）及び強誘電体キャパシタ（Ｃ１、Ｃ２）の中何れか一つと連結されるソース及びドレインからなるトランジスタ（Ｔｒ）、その第１電極がセルプレート（ＣＰ０、ＣＰ１）と連結され強誘電体膜を間に置いて第１電極と重なる第２電極がトランジスタ（Ｔｒ）と連結されて電荷貯蔵電極としての役割をするキャパシタ（Ｃ１、Ｃ２）を示す。図３は、図２と同じ回路構成を有するＦｅＲＡＭ素子における隣接メモリセルのワードライン、セルプレートなどの配置を示すレイアウト図である。
ＦｅＲＡＭの駆動方式におけるＤＲＡＭとの最も大きい差異点は以下の通りである。
ＤＲＡＭの場合は、メモリセルに連結されたプレートの電圧が駆動電圧の半分（Ｖｃｃ／２）に固定された状態でワードラインに信号を印加する。そしてＤＲＡＭでは、格納されたデータ“１”または“０”に応じてビットラインの電圧がＶｃｃ／２より大きいか小さくなる。しかし、ＦｅＲＡＭの場合は、各メモリセルを駆動させる時、ワードラインに信号を印加した後、セルプレートの電圧も０Ｖから駆動電圧（Ｖｃｃ）まで駆動するという点である。
また、ＤＲＡＭでは格納されたデータ“１”と“０”に応じてビットラインの電圧がＶｃｃ／２で上昇または降下し、感知増幅器が電圧の上昇または降下をＶｃｃ／２に固定されたビットラインバー（／ＢＬ）の電圧と比較、増幅することによって、格納されたデータ“１”と“０”とを区分する。しかし、ＦｅＲＡＭではセルプレートが駆動されれば、格納されたデータ“１”と“０”との区分なしにビットラインの電圧は上昇することになる。ただし、“１”が格納されている時のビットライン電圧上昇（△ＶＢＬ“１”〜Ｑ“１”／ＣＢＬ）が“０”が格納されている時のビットラインの電圧上昇（△ＶＢＬ“０”〜Ｑ“０”／ＣＢＬ）より大きい。したがって、“１”と“０”とを区分するためには、“１”が格納されている時のビットライン電圧と“０”が格納されている時のビットライン電圧との中間値の電圧を発生させる装置を必要とする。
【０００７】
セルプレートを駆動することにかかる時間は、セルプレートが持つキャパシタンスが大きくなるほど大きくなるが、セルプレートのキャパシタンスを減らすために、セルプレートをライン（ｌｉｎｅ）形態に形成し、メモリセルが駆動される時ごとに連結されたセルプレートも選択して駆動させる方法を取っている。
図４は、図２及び図３のような構成を従来の技術に従って基板上に実際具現した、各々分離されたセルプレートを備える従来のＦｅＲＡＭ素子の断面図であって、素子分離膜１１、そしてゲート絶縁膜（図示せず）、ワードライン（ＷＬ０、ＷＬ１）及びソース・ドレイン１２からなるトランジスタ形成が完了した半導体基板１０を覆う第１層間絶縁膜１３上にセルプレート（ＣＰ０、ＣＰ１）と連結される下部電極１４、強誘電体膜１５及びストレージノードと連結される上部電極１６からなるキャパシタを形成した後、全体構造上に第２層間絶縁膜１７を形成し、キャパシタの上部電極１６を露出させるコンタクト孔と半導体基板１０に形成されたソース・ドレイン１２を露出させるコンタクト孔を形成した後、キャパシタ上部電極１６と接する金属拡散防止膜１８を形成し、キャパシタとトランジスタとの連結配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  ｌｉｎｅ）１９Ａとビットラインプラグ１９Ｂを形成し、全体構造上に第３層間絶縁膜２０を形成した後、ビットラインプラグ１９Ｂを露出させるコンタクト孔を形成し、ビットライン（ＢＬ０）を形成した状態を示している。
ＤＲＡＭメモリセルの場合には、キャパシタがビットライン上に存在するＣＯＢ（ｃａｐａｃｉｔｏｒ  ｏｖｅｒ  ｂｉｔ  ｌｉｎｅ）構造を取るのに対し、ＦｅＲＡＭメモリセルの場合には、工程の単純化のためにキャパシタがビットライン下に存在するＣＵＢ（ｃａｐａｃｉｔｏｒ  ｕｎｄｅｒ  ｂｉｔ  ｌｉｎｅ）構造を有する。
【０００８】
一般に、ＤＲＡＭのメモリセルの大きさは、８Ｆ２という設計規則により決定される。前記‘Ｆ’は、最小形状の大きさ（ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）であって、一般にゲート電極の線幅をいう。しかし、特にＣＵＢ構造を有するＦｅＲＡＭの場合には、同じＣＵＢ構造を有するＤＲＡＭのような設計規則に従えず、メモリセルの大きさは主にキャパシタの大きさにより決定される。したがって、メモリセルの大きさを減らそうとすれば、メモリセルにおけるキャパシタが占める面積を減少させなければならない。
ストレージノードの面積を縮小させず、キャパシタの面積を減らすことのできる従来の技術として、二つの隣接メモリセルが一つのプレート（ＣＰ０＿１）を共有するＦｅＲＡＭ構造が提示された。
【０００９】
図５は、隣接メモリセル間にセルプレートを共有する従来のＦｅＲＡＭ素子のメモリセル構成を示す回路図であって、隣接する二つのメモリセル（ＣＥＬＬ０、ＣＥＬＬ２）の各々がワードライン（ＷＬ０、ＷＬ１）と連結されるゲート電極、その各々がビットライン（ＢＬ０、ＢＬ１）及び強誘電体キャパシタ（Ｃ１、Ｃ２）の中何れか一つと連結されるソース及びドレインからなるトランジスタ（Ｔｒ１、Ｔｒ２）、セルプレート（ＣＰ０＿１）と連結される第１電極、強誘電体膜を間に置いて第１電極と重なりトランジスタ（Ｔｒ１、Ｔｒ２）と連結されて電荷貯蔵電極としての役割をする第２電極、第１電極が隣接メモリセルとセルプレート（ＣＰ０＿１）に共通に連結されるキャパシタ（Ｃ１、Ｃ２）を示している。図６は、図５のような回路構成を有するＦｅＲＡＭ素子における隣接メモリセルのワードライン、セルプレートなどの配置を示すレイアウト図である。図７は、図５及び図６のような構成を従来の技術に従って基板上に実際具現した、隣接メモリセル間にセルプレートを共有する従来のＦｅＲＡＭ素子の断面図であって、素子分離膜１１、そしてゲート絶縁膜（図示せず）、ワードライン（ＷＬ０、ＷＬ１）及びソース・ドレイン１２からなるトランジスタ形成が完了した半導体基板１０を覆う第１層間絶縁膜１３上にセルプレート（ＣＰ０＿１）と連結される下部電極１４、強誘電体膜１５、及びストレージノードと連結される上部電極１６からなるキャパシタを形成した後、全体構造上に第２層間絶縁膜１７を形成し、キャパシタの上部電極１６を露出させるコンタクト孔と半導体基板１０に形成されたソース・ドレイン１２を露出させるコンタクト孔を形成した後、キャパシタ上部電極１６と接する金属拡散防止膜１８を形成し、キャパシタとトランジスタとの連結配線１９Ａとビットラインプラグ１９Ｂを形成し、全体構造上に第３層間絶縁膜２０を形成した後、ビットラインプラグ１９Ｂを露出させるコンタクト孔を形成し、ビットライン（ＢＬ０）を形成した状態を示している。
図５、図６及び図７に示す従来のＦｅＲＡＭ素子は、二つのメモリセルのセルプレートを共有させる場合、セルプレート間の間隔を確保しなくても良いので、キャパシタの面積が減少して結果的にメモリセルの大きさが小さくなる。この場合、キャパシタのキャパシタンスが大きくなる可能性があるが、キャパシタの幅も大きくなるので抵抗が小さくなってＦｅＲＡＭの動作速度には影響を及ぼさない。
【００１０】
【発明が解決しようとする課題】
しかし、このようにメモリセルの大きさを減らすために、隣接した二つのメモリセルのセルプレートを共有させる場合、データ攪乱（ｄｉｓｔｕｒｂａｎｃｅ）の問題が発生することになる。すなわち、図５のような回路の構成において、ワードライン（ＷＬ０）を駆動させてそれに連結されたメモリセルを駆動しセルプレート（ＣＰ０＿１）を駆動する場合、同一セルプレート（ＣＰ０＿１）を共有し、他のワードライン（ＷＬ１）に連結された複数のメモリセルの強誘電体キャパシタにも電圧が印加されるという問題点が発生する。
一方、ワードライン（ＷＬ０）に連結された複数のメモリセル（ＣＥＬＬ０、ＣＥＬＬ１）内のストレージノードとワードライン（ＷＬ１）に連結された複数のメモリセルの強誘電体キャパシタが直列連結をなすことになる。この場合、ストレージノード接合キャパシタンスが強誘電体キャパシタのキャパシタンスに比べて非常に小さい値であるので、セルプレート（ＣＰ０＿１）に供給される電圧（Ｖｃｃ）の大部分がストレージノード接合キャパシタに印加されるので、ワードライン（ＷＬ１）に連結された複数のメモリセル内の強誘電体キャパシタに印加される電圧は、非常に小さい値になる。しかし、ワードライン（ＷＬ０）に連結された複数のメモリセルのみ繰り返し駆動する場合、図８に示すように、ワードライン（ＷＬ１）に連結された複数のメモリセルの強誘電体キャパシタで電荷量“△Ｑ１”が減少し、ビットラインの電圧変化（△ＶＢＬ“１”）が小さくなって、データ“０”からデータ“１”を区分するためのマージン（ｍａｒｇｉｎ）、すなわちＶＢＬ“１”と基準電位（Ｖｒｅｆ）との差が減少するという問題点があった。
【００１１】
したがって本発明は、上記従来技術での問題点を解決するためになされたもので、本発明の目的は、隣接メモリセル間にセルプレートを共有するＦｅＲＡＭ素子における隣接メモリセル間のデータ攪乱を効果的に防止できる隣接メモリセル間でセルプレートを共有する強誘電体メモリ素子とその駆動方法を提供することである。
【００１２】
【課題を達成するための手段】
上記目的を達成するためになされた、本発明による隣接メモリセル間でセルプレートを共有する強誘電体メモリ素子は、セルプレートに連結された第１電極、強誘電体膜及び第２電極からなる第１強誘電体キャパシタを備え、第１ワードラインにより駆動される第１メモリセル及び第２ワードラインにより駆動され、前記第１メモリセルとセルプレートを共有し、同じビットラインに連結される第２メモリセルを含む強誘電体メモリ素子において、
半導体基板と、前記第１メモリセルは、前記第１メモリセル及び前記第２メモリセルで共有されるセルプレートに連結された第１電極、強誘電体膜、強誘電体膜を間に置いて前記第１電極と対向して電荷貯蔵電極としての役割をする第２電極を含む第１強誘電体キャパシタを有し、前記第２メモリセルは、前記第１メモリセル及び前記第２メモリセルで共有された前記セルプレートに連結される前記第１電極、前記強誘電体膜、強誘電体膜を間に置いて前記第１電極と対向して電荷貯蔵電極としての役割をする第３電極を含む第２強誘電体キャパシタを有し、そのゲート電極が前記半導体基板上に形成された第１ワードラインに連結され、そのソース及びドレインが各々前記ビットラインと前記強誘電体キャパシタの第２電極に連結される前記第１メモリセルの第１トランジスタと、そのゲート電極が前記第２ワードラインから分岐された第２ダミーワードラインに連結され、そのソース及びドレインが各々前記強誘電体キャパシタの第１電極及び前記第２電極に連結される前記第１メモリセルの第２トランジスタと、そのゲート電極が前記半導体基板上に形成された第２ワードラインに連結され、そのソース及びドレインが各々前記ビットラインと前記強誘電体キャパシタの第３電極に連結される前記第２メモリセルの第３トランジスタと、そのゲート電極が前記第１ワードラインから分岐された第１ダミーワードラインに連結され、そのソース及びドレインが各々前記強誘電体キャパシタの第１電極及び前記第３電極に連結される前記第２メモリセルの第４トランジスタとを含み、さらに、前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ及び前記第３トランジスタが前記ビットラインの延伸方向に直列に接続されており、これらの第１乃至第４トランジスタの各々のゲートに接続される前記第１ワードライン、前記第２ダミーワードライン、前記第１ダミーワードライン及び前記第２ワードラインの順で各々が前記ビットラインと直交するように配置されることを特徴とする。
また、前記第２強誘電体キャパシタは、前記第３トランジスタ及び前記第４トランジスタの上部に形成され、前記第１電極の一端は、前記第３トランジスタの一部と重なり、前記第１電極の他端は、前記第４トランジスタの一部と重なることを特徴とする。
また、セルプレートを共有する第１メモリセル及び第２メモリセルを有し、前記第１メモリセル及び第２メモリセルの各々が第１強誘電体キャパシタ及び第２強誘電体キャパシタを有し、前記第１強誘電体キャパシタ及び第２強誘電体キャパシタの各々がセルプレートに連結される第１電極、強誘電体膜及び第２電極をそれぞれ有し、前記第１メモリセルは、前記第１メモリセル及び前記第２メモリセルで共有される前記セルプレートに連結された第１電極、強誘電体膜、強誘電体膜を間に置いて第１電極と対向して電荷貯蔵電極としての役割をする第２電極を含む第１強誘電体キャパシタを有し、前記第２メモリセルは、前記第１メモリセル及び前記第２メモリセルで共有された前記セルプレートに連結された第１電極、前記強誘電体膜、強誘電体膜を間に置いて前記第１電極と対向して電荷貯蔵電極としての役割をする第３電極を含む第２強誘電体キャパシタを有し、そのゲート電極が前記半導体基板上に形成された第１ワードラインに連結され、そのソース及びドレインが各々前記ビットラインと前記強誘電体キャパシタの第２電極に連結される前記第１メモリセルの第１トランジスタと、そのゲート電極が前記第２ワードラインから分岐された第２ダミーワードラインに連結され、そのソース及びドレインが各々前記強誘電体キャパシタの第１電極及び前記第２電極に連結される前記第１メモリセルの第２トランジスタと、そのゲート電極が前記半導体基板上に形成された第２ワードラインに連結され、そのソース及びドレインが各々前記ビットラインと前記強誘電体キャパシタの第３電極に連結される前記第２メモリセルの第３トランジスタと、そのゲート電極が前記第１ワードラインから分岐された第１ダミーワードラインに連結され、そのソース及びドレインが各々前記強誘電体キャパシタの第１電極及び前記第３電極に連結される前記第２メモリセルの第４トランジスタとを含み、さらに、前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ及び前記第３トランジスタが前記ビットラインの延伸方向に直列に接続されており、これらの第１乃至第４トランジスタの各々のゲートに接続される前記第１ワードライン、前記第２ダミーワードライン、前記第１ダミーワードライン及び前記第２ワードラインの順で各々が前記ビットラインと直交するように配置された強誘電体メモリ素子の駆動方法において、同じビットラインに前記第１メモリセル及び第２メモリセルを連結するステップと、前記第１ワードラインで前記第１メモリセルを駆動し、前記第２ワードラインで前記第２メモリセルを駆動しながら、前記第２強誘電体キャパシタの前記第１電極と前記第２電極の電圧を同一に保持するステップとを有することを特徴とする。
【００１３】
【発明の実施の形態】
次に、本発明にかかる隣接メモリセル間でセルプレートを共有する強誘電体メモリ素子及びその駆動方法の実施の形態の具体例を図面を参照しながら説明する。
本発明は、隣接メモリセル間にセルプレートを共有するＦｅＲＡＭ素子における隣接メモリセル間のデータ攪乱を防止するために、特定メモリセルが駆動される時、駆動されるメモリセルとセルプレートを共有する隣接メモリセルのストレージノードの電圧をセルプレートの電圧と同じにして結果的にキャパシタの両端に電圧差が発生しないようにすることにその特徴がある。
図９は、本発明の実施例による隣接メモリセル間にセルプレートを共有するＦｅＲＡＭ素子のメモリセル構成を示す回路図であって、第１ワードライン（ＷＬ０）により駆動される第１メモリセル（ＣＥＬＬ０）及び第２ワードライン（ＷＬ１）により駆動される第２メモリセル（ＣＥＬＬ１）間にセルプレート（ＣＰ０＿１）を共有し、第１メモリセル（ＣＥＬＬ０）及び第２メモリセル（ＣＥＬＬ１）は、同じビットライン（ＢＬ０）に連結される強誘電体メモリ素子において、第１ワードライン（ＷＬ０）から分岐された第１ダミーワードライン（ＤＷＬ０）及び第２ワードラインから分岐された第２ダミーワードライン（ＤＷＬ１）をさらに有するメモリセルの構成を示している。
第１メモリセル（ＣＥＬＬ０）は、第１メモリセル（ＣＥＬＬ０）及び第２メモリセル（ＣＥＬＬ１）に共有されるプレートに連結される第１電極、強誘電体膜、強誘電体膜を間に置いて第１電極と対向し電荷貯蔵電極としての役割をする第２電極を含む強誘電体キャパシタ（Ｃ１）、第１ワードライン（ＷＬ０）に連結されたゲート電極、そのソース及びドレインが各々ビットライン（ＢＬ０）と強誘電体キャパシタの電荷貯蔵電極に連結される第１トランジスタ（Ｍ１）、第２ダミーワードライン（ＤＷＬ１）に連結されたゲート電極、そのソース及びドレインが各々強誘電体キャパシタの電荷貯蔵電極及びセルプレートに連結される第２トランジスタ（Ｍ２）を有する。
【００１４】
第２メモリセル（ＣＥＬＬ１）は、第１メモリセル及び第２メモリセルに共有されるセルプレートに連結される第１電極、強誘電体膜、強誘電体膜を間に置いて第１電極と対向して電荷貯蔵電極としての役割をする第３電極を含む強誘電体キャパシタ（Ｃ２）、そのゲート電極が第２ワードライン（ＷＬ１）により駆動され、そのソース及びドレインが各々ビットライン（ＢＬ０）と強誘電体キャパシタの電荷貯蔵電極に連結される第３トランジスタ（Ｍ３）、そのゲート電極が第１ダミーワードライン（ＤＷＬ０）により駆動されそのソース及びドレインが各々強誘電体キャパシタの電荷貯蔵電極及びセルプレート（ＣＰ０＿１）に連結される第４トランジスタ（Ｍ４）を有する。
図１０は、図９のような回路構成を有するＦｅＲＡＭ素子における隣接メモリセルのワードライン、セルプレートなどの配置を示すレイアウト図である。
図９及び図１０に示すようにメモリセルを構成すれば、第１ワードライン（ＷＬ０）に連結されたメモリセルが駆動される場合、第２ワードライン（ＷＬ１）に連結されたメモリセル内に配置された第１ダミーワードライン（ＤＷＬ０）が同時に駆動されて第２ワードライン（ＷＬ１）に連結されたメモリセルの強誘電体キャパシタは、セルプレート（第１電極）と電荷貯蔵電極（第２電極）とが互いに連結される。したがって、隣接したメモリセル間にセルプレートを共有させてもデータの攪乱が発生しない。
一方、各メモリセルごとにトランジスタを一個ずつ追加することによる素子の面積増加を防止するために、本発明ではセルプレートが追加されたトランジスタと重なるようにする。
【００１５】
図１１は、図９及び図１０のような構成を本発明の実施例に従い、基板上に実際具現した、隣接メモリセル間にセルプレートを共有するＦｅＲＡＭ素子断面図であって、素子分離膜（図示せず）形成が完了した半導体基板８０に第１、第２、第３及び第４トランジスタを各々なすゲート絶縁膜（図示せず）、第１及び第２ワードライン（ＷＬ０、ＷＬ１）、第１及び第２ダミーワードライン（ＤＷＬ０、ＤＷＬ１）、ソース・ドレイン８１を形成し、第１層間絶縁膜８２を形成し、セルプレート（ＣＰ０＿１）と連結される下部電極８３、強誘電体膜８４及びストレージノードと連結される上部電極８５からなるキャパシタを形成した後、全体構造上に第２層間絶縁膜８６を形成し、キャパシタの上部電極８５を露出させるコンタクト孔と半導体基板８０に形成されたソース・ドレイン８１を露出させるコンタクト孔を形成した後、キャパシタ上部電極８５と接する金属拡散防止膜８７を形成し、キャパシタとトランジスタとの連結配線８８Ａとビットラインプラグ８８Ｂを形成し、全体構造上に第３層間絶縁膜９０を形成した後、ビットラインプラグ８８Ｂを露出させるコンタクト孔を形成し、ビットライン（ＢＬ０）を形成した状態を示している。
図１１に示すように、セルプレートと連結される強誘電体キャパシタの下部電極８３は、一端部が第２トランジスタゲート電極の少なくとも一部と重なり、その他端部が第２メモリセルの第４トランジスタゲート電極の少なくとも一部と重なる。したがって、トランジスタの追加に伴う素子の面積増加は問題とならない。
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００１６】
【発明の効果】
以上説明したように、本発明によれば、隣接メモリセル間にセルプレートを共有する強誘電体メモリ素子において、素子の面積の増加なしに隣接セル間のデータ攪乱を効果的に防止できるという効果がある。
【図面の簡単な説明】
【図１】強誘電体のヒステリシス特性を示すグラフである。
【図２】各々分離されたセルプレートを備える従来のＦｅＲＡＭ素子のメモリセルの構成を示す回路図である。
【図３】図２の回路構成を有するＦｅＲＡＭ素子における隣接メモリセルのワードライン、セルプレートなどの配置を示すレイアウト図である。
【図４】各々分離されたセルプレートを備える従来のＦｅＲＡＭの素子断面図である。
【図５】隣接メモリセル間にセルプレートを共有する従来のＦｅＲＡＭ素子のメモリセルの構成を示す回路図である。
【図６】図５の回路構成を有する従来のＦｅＲＡＭ素子における隣接メモリセルのワードライン、セルプレートなどの配置を示すレイアウト図である。
【図７】隣接メモリセル間にセルプレートを共有する従来のＦｅＲＡＭ素子の断面図である。
【図８】隣接メモリセル間にセルプレートを共有する従来のＦｅＲＡＭ素子における強誘電体ヒステリシス特性の低下を示すグラフである。
【図９】本発明の実施例による隣接メモリセル間にセルプレートを共有するＦｅＲＡＭ素子のメモリセルの構成を示す回路図である。
【図１０】図９の回路構成を有するＦｅＲＡＭ素子における隣接メモリセルのワードライン、セルプレートなどの配置を示すレイアウト図である。
【図１１】本発明の実施例による隣接メモリセル間にセルプレートを共有するＦｅＲＡＭ素子の断面図である。
【符号の説明】
ＣＥＬＬ０、ＣＥＬＬ１  メモリセル
ＷＬ０、ＷＬ１      ワードライン
ＤＷＬ０、ＤＷＬ１  ダミーワードライン
ＢＬ０、ＢＬ１      ビットライン
Ｃ１、Ｃ２          キャパシタ
Ｍ１、Ｍ２、Ｍ３、Ｍ４  トランジスタ
ＣＰ＿０、ＣＰ＿１  セルプレートライン
８０        半導体基板
８１        ソース・ドレイン
８２        第１層間絶縁膜
８３        下部電極（第１電極）
８４        強誘電体膜
８５        上部電極（第２電極、第３電極）
８６        第２層間絶縁膜
８７        金属拡散防止膜
８８Ａ      連結配線
８８Ｂ      ビットラインプラグ
９０        第３層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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