(57)【特許請求の範囲】
【請求項１】
集積回路装置であって、
テスト制御信号を提供するテスト制御回路、
１組の１つまたはそれ以上の走査可能なエレメント（５２０，５３２）、
メモリアレイ（５４２）であって、
該メモリアレイ（５４２）は前記１組の１つまたはそれ以上の走査可能なエレメント（５２０，５３２）と同じタイミングパスにあるもの、そして
メモリアレイバイパス回路（５４８）であって、
前記メモリアレイバイパス回路（５４８）は前記テスト制御信号（５５４）に応答しかつ前記テスト制御信号（５５４）によって活性化され、
前記メモリアレイバイパス回路（５４８）は前記メモリアレイ（５４２）からのタイミングを使用して前記テスト制御信号（５５４）によって活性化されたときにメモリをバイパスする場合に正確な遅延を提供し、そして
前記メモリアレイ（５４２）バイパス回路（５４８）は前記メモリアレイ（５４２）のタイミングを維持する一方で前記メモリアレイ（５４２）のバイパスを提供するもの、
を具備することを特徴とする集積回路装置。
【請求項２】
前記メモリアレイ（５４２）はセルフタイム化され、かつ
前記メモリアレイバイパス回路（５４８）は前記メモリアレイ（５４２）からのメモリタイミング信号に応答する、
ことを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記メモリタイミング信号は前記メモリアレイ（５４２）におけるダミー行およびダミー列をアクセスすることにより発生される、
ことを特徴とする請求項２に記載の集積回路装置。
【請求項４】
集積回路装置であって、
テスト制御信号を提供するテスト制御回路、
第１の組の１つまたはそれ以上の走査可能なエレメント（５２０）、
第２の組の１つまたはそれ以上の走査可能なエレメント（５３２）、
メモリアレイ（５４２）であって、
前記メモリアレイ（５４２）は前記第１の組の１つまたはそれ以上の走査可能なエレメント（５２０）および前記第２の組の１つまたはそれ以上の走査可能なエレメント（５３２）と同じタイミングパスにあり、
前記メモリアレイ（５４２）は前記第１の組の１つまたはそれ以上の走査可能なエレメント（５２０）に応答可能に結合され、そして
前記第２の組の１つまたはそれ以上の走査可能なエレメント（５３２）は前記メモリアレイ（５４２）に応答可能に結合されているもの、そして
メモリアレイバイパス回路（５４８）であって、
前記メモリアレイバイパス回路（５４８）は前記テスト制御信号（５５４）に応答しかつ前記テスト制御信号（５５４）により活性化され、
前記メモリアレイバイパス回路（５４８）は前記メモリアレイ（５４２）からのタイミングを利用して前記テスト制御信号（５５４）により活性化されたときメモリ（５４２）をバイパスする場合に正確な遅延を提供し、そして
前記メモリアレイバイパス回路（５４８）は前記メモリアレイ（５４２）のタイミングを維持する一方で前記メモリアレイ（５４２）のバイパスを提供するもの、
を具備することを特徴とする集積回路装置。
【請求項５】
第１の組の１つまたはそれ以上の走査可能なエレメント（５２０）および第２の組の１つまたはそれ以上の走査可能なエレメント（５３２）を含む選択された集積回路装置としての集積回路装置を試験する方法であって、
前記第１の組の１つまたはそれ以上の走査可能なエレメントおよび前記第２の組の１つまたはそれ以上の走査可能なエレメントのそれぞれはメモリアレイ（５４２）と同じタイミングパスにあり、
前記方法は、
Ａ）前記選択された集積回路装置上の第１の組の１つまたはそれ以上の走査可能なエレメント（５２０）へとパス遅延ベクトルをロードする段階、
Ｂ）テスト制御回路により発生されたテスト制御信号（５５４）の受信によって前記選択された集積回路装置におけるメモリアレイバイパス回路（５４８）を活性化する段階、
Ｃ）前記選択された集積回路装置上で前記パス遅延ベクトルを動作させる段階、そして
Ｄ）前記選択された集積回路装置上で第２の組の１つまたはそれ以上の走査可能なエレメント（５３２）における前記パス遅延ベクトルの動作の結果を補捉する段階、
を具備することを特徴とする集積回路装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的には集積回路の試験またはテストに関し、かつより特定的には組合せ論理またはロジック内に埋め込まれたメモリアレイを含む集積回路を試験することに関する。
【０００２】
【従来の技術】
図１は、集積回路（ＩＣ）の製造を示すブロック図である。設計データベース５０４が設計プロセス５０２から生成される。現在、大部分の設計はＣＡＤツールを使用して行われる。設計データベース５０４はリソグラフマスク５０６を発生するために使用される。リソグラフマスクは数多くの集積回路装置またはデバイスをパターニングし、かつ最終的にウエハー上に製造するために使用される。プローブテストの後に、ウエハーは個々の集積回路装置へと切断される。これらは次に、ステップ５０８において、パッケージングされる。ＩＣ装置は次に、ステップ５１４において、設計データベース５０４からＡＴＰＧツール５１０によって発生されたテストベクトル（Ｔｅｓｔ  Ｖｅｃｔｏｒｓ）５１２を使用して試験される。ステップ５１６において、もしＩＣ装置がテストに合格すれば、それらはステップ５１８において受け入れられる。そうでない場合は、それらはステップ５１９において排除される。製造フローのこのポイントで、速度テスト（ｓｐｅｅｄ  ｔｅｓｔｓ）を含む、数多くの異なるテストが行われる。また、いくつかの場合には、集積回路装置の１００パーセントが試験され、一方いくつかの他の場合には、ランダムに選択されたサンプルのみが試験される。
【０００３】
集積回路（ＩＣ）を正しい動作および正しい動作速度について迅速に、低価格でかつツール発生（ｔｏｏｌｇｅｎｅｒａｔｅｄ）テストによって試験５１４を行うことができることが望ましい。自動テストパターン発生（ＡＴＰＧ）ツール５１０が存在し、これは経路遅延またはパスディレイ（ｐａｔｈ  ｄｅｌａｙ）試験と称される、障害カバレージおよび速度カバレージの双方に対するスキャンベースまたは走査ベースの（ｓｃａｎ  ｂａｓｅｄ）試験を可能にする。
【０００４】
障害カバレージおよび動作速度カバレージの双方に対する走査ベースの試験はＩＣにおいて広く使用されている。それは設計に対しテスト回路を加えるための方法を提供し、これはこの加えられた回路を使用してＩＣの状態の少なくとも一部が制御されかつ観察できるようにする。走査テストは次に走査回路をイネーブルし、それを使用してＩＣを少なくとも部分的に知られた状態に初期設定し、ＩＣにいくつかの数の通常の機能モード（ｎｏｒｍａｌ  ｆｕｎｃｔｉｏｎａｌ  ｍｏｄｅ）のクロックを与えかつ最後に前記走査回路を使用して結果として得られる状態の少なくとも一部を観察することによって行われる。この結果が次にいくつかの「ゴールデン（ｇｏｌｄｅｎ）」モデルに基づきそうなるべきものに対して比較される。前記初期設定された状態を制御しかつ結果として得られる状態を観察することにより、種々の欠陥から生じるあり得る障害が検出できる。
【０００５】
さらに、走査テストの間に与えられる通常の機能のクロックがＩＣに対する所望の周波数にすることができかつ走査テストがＩＣにおけるタイミングアーク（ｔｉｍｉｎｇ  ａｒｃ）をカバーする方法で行うことができれば、そのタイミングアークの動作の周波数が試験できる。これは走査ベースのパスディレイ試験と称される。ＩＣのより大きな部分が制御可能でありかつ走査から観察可能になるに応じて、走査ベースの試験の障害カバレージおよび速度カバレージは改善する。
【０００６】
【発明が解決しようとする課題】
しかしながら、組込みまたは埋込みメモリ要素を備えたＩＣはＡＴＰＧツール５１０に対して問題を提示する。ＡＴＰＧツールはメモリエレメントをモデル化する困難性を有しかつ受入れ可能な数のパターンでメモリエレメントの出力を初期設定しかつ制御することができるテストを生成することができない。このため、ＡＴＰＧツール５１０は組込みメモリエレメントに関連する組合せ論理をカバーするためにテストを発生できない。
【０００７】
組込みメモリエレメントによって論理をテストする場合に２つの主な試験の問題が生じる。第１に、機能的な正確さの疑いである。より重要なことは、集積回路装置が動作できる速度が装置を通るもっとも低速の経路によって制限されることである。これはしばしば「スピードパスまたは速度経路（ｓｐｅｅｄ  ｐａｔｈ）」と称される。このスピードパスはしばしばそれらが集積回路に存在する場合には組込まれたメモリエレメントを含む。
【０００８】
図２は、この問題を示すブロック図である。それは走査またはスキャン（ｓｃａｎ）による論理設計からの一組のタイミングアーク（ｔｉｍｉｎｇ  ａｒｃｓ）を示す。走査テストはテストベクトル５１２からのデータによって走査可能なレジスタ５２０，５２２をロードしまたは初期設定することにより動作する。テストされる論理は１つまたは２つのサイクルにつき動作する。組合せ論理５２４，５２６，５３０は１つまたは２つのサイクルの間実行され、かつ結果は他の走査可能なレジスタ５３２に捕捉される。２つのクロックのテストに対し、情報は他の走査制御される論理からレジスタ５２０，５２２へと流れることができる。前記捕捉された結果は次に走査可能なレジスタ５３２から走査されかつテストベクトル５１２からの予期される結果と比較される。この場合走査可能なレジスタ５２０，５２２，５３２は例示的なものであることを理解すべきである。この発明は、ラッチおよびフリップフロップのような、任意の走査−ロード可能なまたは走査−読出し可能なメモリ装置と共に同様に良好に動作する。以後、用語「走査可能なレジスタ（ｓｃａｎａｂｌｅ  ｒｅｇｉｓｔｅｒｓ）」、「走査可能なエレメント（ｓｃａｎａｂｌｅ  ｅｌｅｍｅｎｔｓ）」および「走査可能なメモリエレント（ｓｃａｎａｂｌｅ  ｍｅｍｏｒｙ  ｅｌｅｍｅｎｔｓ）」は走査またはスキャンによってロードまたはアンロードすることができるすべてのバイステーブルまたは２安定装置を含むものと考えるべきである。
【０００９】
しかしながら、組込みメモリ５２８が集積回路に導入された場合に重大な試験の問題が生じる。例えば、図２において、組合せ論理５３０に入力されるメモリエレメントの除去およびパスＤのみの試験、これは走査可能なレジスタ５２２および走査可能なレジスタ５３２の間の組合せ論理５２６，５３０を含む、は比較的良好に規定または確立される。しかしながら、ＳＲＡＭまたはＤＲＡＭのような、メモリエレメント５２８が組込まれた場合に問題が生じる。図２の例では、パスＢのメモリエレメント５２８はパスＡの組合せ論理５２４とパスＣの組合せ論理５２８の間に組込まれている。
【００１０】
前記メモリエレメントはスキャンによって初期設定されないメモリ状態を含む。メモリエレメントはできるだけ高密度となるよう構成されかつたいていの場合、各メモリセル上のスキャン論理は寸法に関して極端に厳しいものである。従って、スキャンはメモリエレメントの開始状態を直接制御することができずあるいはその状態に対する変更を観察することができない。メモリ状態を規定するよう試みるためにシーケンサを制御するのにスキャンを使用することもまた問題を有する。これは回路寸法および試験時間に関してコストを加える。それはメモリの重大なタイミング経路に悪影響を与える可能性がある。ＡＴＰＧツールは余分の開発作業なしに理解しあるいは初期状態を使用することができない。最後に、それはすべての関連する論理を完全に試験するために十分なパターンをロードすることができない可能性がある。
【００１１】
これらの考慮事項はメモリエレメントへの入力を観察しかつメモリエレメントからの出力を制御するスキャンの能力を制限する。図２において、メモリエレメント５２８はパスＡ＋パスＢ＋パスＣに沿った走査可能なレジスタ５２０および５３２の間のスキャンテストを阻止する。このメモリエレメントはまたパスＤに沿った走査可能なレジスタ５２２および５３２の間のスキャンテストカバレージを悪化させるが、それは組合せ論理５３０へのメモリエレメント５２８の入力は制御できないからである。
【００１２】
今日、組込まれたメモリエレメントの入力のスキャン観察可能性および組み込まれたメモリエレメントの出力の制御を可能にする方法が存在する。入力はすべての入力に対する走査可能なモニタレジスタを加えることによって観察でき、アレイをドライブする論理の障害カバレージを可能にする。
【００１３】
出力はアレイ出力または制御可能な信号の間で選択するために簡単な走査制御ＭＵＸを使用して制御できる。これはメモリエレメントからの組合せ論理のダウンストリームの障害カバレージを提供する。この方法は速度カバレージを提供せず、それはこの新しいＭＵＸ動作論理の出力は機能および走査モードに対して異なるからである。これらの領域において速度カバレージを提供するために他の試験方法が使用されなければならない。これらの他の試験方法は設計時間を加え、回路を加え、テストプログラミングを加え、かつ多分より高価な試験装置を必要とするであろう。組込みメモリを備えた今日のＩＣは組込みメモリおよびそれらの他の回路へのインタフェースを速度試験するために数多くの異なる方法を使用する。
【００１４】
機能テストはＩＣの通常のまたはノーマル動作モードに対して書かれたテストを使用して組込みメモリおよび他の回路へのそのインタフェースをテストする。これらは設計するために時間がかかるテストでありかつ通常ＩＣ全体の詳しい知識を必要とする。また、高速のカバレージを達成することが困難である。いずれの設計または回路変更もテストを無効にする。また、もしさらにスピードパスがある後の時間に発見されあるいは新しいスピードパスがプロセス変化により生成された場合、新しいテスト設計サイクル全体が必要になるであろう。
【００１５】
使用される他のテスト方法はＡＤＨＯＣテストと称される。これはメモリエレメントが書込まれかつその部分のピンから読出すことができるようにＩＣ上の全ての組込みメモリエレメントに対し制御およびデータパスを加えることを含む。もしＡＤＨＯＣテストが機能速度（ｆｕｎｃｔｉｏｎａｌ  ｓｐｅｅｄ）で実行できれば、このメモリテスト方法は組込みメモリエレメントおよび機能およびＡＤＨＯＣモードに共通の制御およびデータパスを速度テストする。共通でないまたは機能およびＡＤＨＯＣモードの間で同様に使用されないメモリエレメントに関連する論理またはロジックはこの方法では完全にテストされない。
【００１６】
ＡＤＨＯＣ型論理をメモリエレメントの機能速度で動作させることはしばしば可能ではなく、それは組込みメモリエレメントは前記部分のピンがサポートできるよりも高い内部クロック周波数で動作しているからである。
【００１７】
第３のテスト方法はメモリエレメントの組込みセルフテスト（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ：ＢＩＳＴ）である。ＡＤＨＯＣテストと同様に、もしＢＩＳＴが機能速度で動作できれば、それは機能およびＢＩＳＴモードに共通のいずれの制御およびデータパスをも速度試験することになる。他の機能モード論理はカバーされないであろう。図２に戻ると、ＢＩＳＴテストは独立型の（ｓｔａｎｄａｌｏｎｅ）メモリエレメント５２８をテストすることができるが、組合せ論理５２４，５３０との組合せにおいてではない。
【００１８】
組込みメモリのＢＩＳＴおよびＡＤＨＯＣテストの１つの主な問題はこれら２つの方法が組込みメモリに関連する組合せ論理を高速で試験する能力を提供しないことである。
【００１９】
【課題を解決するための手段】
本発明の一態様では、集積回路装置が提供され、該集積回路は、テスト制御信号を提供するテスト制御回路、１組の１つまたはそれ以上の走査可能なエレメント（５２０，５３２）、メモリアレイ（５４２）であって、該メモリアレイ（５４２）は前記１組の１つまたはそれ以上の走査可能なエレメント（５２０，５３２）と同じタイミングパスにあるもの、そしてメモリアレイバイパス回路（５４８）であって、前記メモリアレイバイパス回路（５４８）は前記テスト制御信号（５５４）に応答しかつ前記テスト制御信号（５５４）によって活性化され、前記メモリアレイバイパス回路（５４８）は前記メモリアレイ（５４２）からのタイミングを使用して前記テスト制御信号（５５４）によって活性化されたときにメモリをバイパスする場合に正確な遅延を提供し、そして前記メモリアレイ（５４２）バイパス回路（５４８）は前記メモリアレイ（５４２）のタイミングを維持する一方で前記メモリアレイ（５４２）のバイパスを提供するもの、を具備することを特徴とする。
【００２０】
この場合、前記メモリアレイ（５４２）はセルフタイム化され、かつ前記メモリアレイバイパス回路（５４８）は前記メモリアレイ（５４２）からのメモリタイミング信号に応答すると好都合である。
【００２１】
また、前記メモリタイミング信号は前記メモリアレイ（５８２）におけるダミー行およびダミー列をアクセスすることにより発生されるよう構成することができる。
【００２２】
本発明の別の態様では、集積回路装置が提供され、該集積回路は、テスト制御信号を提供するテスト制御回路、第１の組の１つまたはそれ以上の走査可能なエレメント（５２０）、第２の組の１つまたはそれ以上の走査可能なエレメント（５３２）、メモリアレイ（５４２）であって、前記メモリアレイ（５４２）は前記第１の組の１つまたはそれ以上の走査可能なエレメント（５２０）および前記第２の組の１つまたはそれ以上の走査可能なエレメント（５３２）と同じタイミングパスにあり、前記メモリアレイ（５４２）は前記第１の組の１つまたはそれ以上の走査可能なエレメント（５２０）に応答可能に結合され、そして前記第２の組の１つまたはそれ以上の走査可能なエレメント（５３２）は前記メモリアレイ（５４２）に応答可能に結合されているもの、そしてメモリアレイバイパス回路（５４８）であって、前記メモリアレイバイパス回路（５４８）は前記テスト制御信号（５５４）に応答しかつ前記テスト制御信号（５５４）により活性化され、前記メモリアレイバイパス回路（５４８）は前記メモリアレイ（５４２）からのタイミングを利用して前記テスト制御信号（５５４）により活性化されたときメモリ（５４２）をバイパスする場合に正確な遅延を提供し、そして前記メモリアレイバイパス回路（５４８）は前記メモリアレイ（５４２）のタイミングを維持する一方で前記メモリアレイ（５４２）のバイパスを提供するもの、を具備することを特徴とする。
【００２３】
本発明のさらに別の態様では、第１の組の１つまたはそれ以上の走査可能なエレメント（５２０）および第２の組の１つまたはそれ以上の走査可能なエレメント（５３２）を含む選択された集積回路装置としての集積回路装置を試験する方法が提供され、前記第１の組の１つまたはそれ以上の走査可能なエレメントおよび前記第２の組の１つまたはそれ以上の走査可能なエレメントのそれぞれはメモリアレイ（５４２）と同じタイミングパスにあり、該方法は、Ａ）前記選択された集積回路装置上の第１の組の１つまたはそれ以上の走査可能なエレメント（５２０）へとパス遅延ベクトルをロードする段階、Ｂ）テスト制御回路により発生されたテスト制御信号（５５４）の受信によって前記選択された集積回路装置におけるメモリアレイバイパス回路（５４８）を活性化する段階、Ｃ）前記選択された集積回路装置上で前記パス遅延ベクトルを動作させる段階、そしてＤ）前記選択された集積回路装置上で第２の組の１つまたはそれ以上の走査可能なエレメント（５３２）における前記パス遅延ベクトルの動作の結果を補捉する段階、を具備することを特徴とする。
【００２４】
【発明の実施の形態】
本発明の特徴および利点は添付の図面と共に以下の詳細な説明を参照することによりさらに明瞭に理解され、添付の図面においては各図にわたり同じおよび対応する部分が同じ参照数字で示されている。
【００２５】
以下の説明においては、用語「バス（ｂｕｓ）」は、データ、アドレス、制御またはステータスのような、１つまたはそれ以上の種々の形式の情報を転送するために使用できる複数の信号または導体に言及するために使用される。用語「肯定する（ａｓｓｅｒｔ）」および「否定する（ｎｅｇａｔｅ）」は信号、ステータスビット、または同様の装置を、それぞれその論理的に真のまたは論理的に偽の状態にすることに言及する場合に使用される。もし論理的に真の状態が論理レベル”１”であれば、論理的に偽の状態は論理レベル”０”であろう。また、もし論理的に真の状態が論理レベル”０”であれば、論理的に偽の状態は論理レベル”１”であろう。大抵の場合、タイミングの考慮事項その他に関する詳細は本発明の完全な理解を得るために必要でないかぎりにおいて省略されており、かつ関連する技術分野における当業者の習熟の範囲内にある。
【００２６】
本発明は、組込みメモリエレメントを備えた集積回路（ＩＣ）上のより高い割合の非アレイ（ｎｏｎ−ａｒｒａｙ）論理、特にメモリエレメントからの組合せ論理のアップストリームおよび／またはダウンストリーム、に標準のスキャンベースのパス遅延テスト（ｓｃａｎ−ｂａｓｅｄ  ｐａｔｈ  ｄｅｌａｙ  ｔｅｓｔｉｎｇ）が適用できるようにする。これはアレイ出力が制御可能であり、観察可能でありかつ機能モードと同じ動作速度を有するようにメモリアレイのスキャン制御を提供することによって行なわれる。この発明の利点のいくつかは次の通りである。
（１）組込みメモリエレメントを備えたＩＣのための速度テストを作成しかつ維持するために必要な時間、努力および回路コストの低減。
（２）組込みメモリエレメントを備えたＩＣのための改善された速度テストカバレージ。
（３）組込みメモリエレメントを備えたＩＣを速度テストするために必要な試験器の時間およびコストの低減。
【００２７】
メモリアレイは複数の論理状態を保持しかつアドレス入力に応じてこれらの状態の一部を提供する。技術的に知られたメモリアレイの例は制限的なものではないがＳＲＡＭ（スタティックランダムアクセスメモリ）、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、ＲＯＭ（リードオンリメモリ）、フラッシュ（ＦＬＡＳＨ）メモリ、その他を含む。図３は、集積回路（ＩＣ）装置の試験を行なう本発明の方法を図解するブロック図である。それはメモリアレイに加えて本発明で見られる追加物を示す概略的ブロック図を示す。メモリセルアレイ５４２はメモリアレイ状態を保持する回路の集積である。メモリアドレス論理５４０はメモリセルアレイの一部に対するアドレスを受けかつ所望の部分を選択するための論理またはロジックを含む。選択されたメモリセルアレイのエレメントの内容は次にメモリアレイから、通常読出しデータドライバ５５０によって、ドライブ出力される。メモリ読出しタイミング論理部はメモリアレイの読出しシーケンスを制御する。これは外部クロックまたはストローブ入力からでもよく、内部のセルフタイム化論理からでもよく、あるいはメモリセルアレイとアドレス論理とデータドライバのアクセスタイムによって制御されてもよい。書込み可能なメモリアレイについて必要とされる、書込み論理部は示されていない。
【００２８】
本発明は機能モードにおけるメモリアレイの読出しタイミングと等価な出力タイミングを維持する一方で、ＡＴＰＧツールによって理解できるレベルまでメモリアレイの機能モデルを低減するメモリアレイ（単数または複数）へのスキャン制御入力から構成される。図３は、集積回路（ＩＣ）装置を試験する本発明の方法を示すブロック図である。メモリアドレス５５８はメモリアドレス論理部５４０に提供される。機能モードにおいては、メモリアドレス論理５４０はメモリアレイ５４２へのおよびメモリアレイ５４２からの書込みおよび読出しをドライブする。メモリアレイ５４２はまたメモリ読出しタイミング論理部５４４によってドライブされる。メモリ読出しタイミング論理部５４４は、スキャンモード信号５５４によってイネーブルされる、スキャンバイパスイネーブル論理５４８をドライブするために使用される。スキャンバイパスイネーブル論理５４８はＭＵＸ５４６を制御し、該ＭＵＸ５４６はスキャンバイパスデータ５５２、またはメモリアレイ５４２から、スキャンモード信号５５４が肯定されているか否かに応じて、出力を選択する。ＭＵＸ５４６からの出力は読出しデータドライバ５５０へと提供され、該読出しデータドライバ５５０は次にメモリ読出し信号５５６を発生する。メモリ読出し信号５５６はメモリエレメント５２８からの出力信号である。本発明における１つの重要な要素はスキャンバイパスデータ信号５５２のタイミングが、ちょうど機能モードメモリ読出しである場合と同様に、メモリ読出しタイミング論理部５４４によって制御されることである。したがって、スキャンモード５５４においてメモリアレイをバイパスするタイミングは機能モードにおけるメモリ読出しのタイミングと同じである。
【００２９】
図４および図５は、同期、セルフタイム化（ｓｅｌｆ−ｔｉｍｅｄ）メモリエレメントを使用した本発明の別の実施形態を示すブロック図である。そのようなセルフタイム化メモリはこの発明の初期構成において使用されるメモリアレイの形式である。
【００３０】
図４において、アドレス選択および書込みイネーブル信号５６０はメモリアドレス／制御レジスタ５６２に登録される。アドレス／制御レジスタ５６２は制御およびアドレスをローアドレスデコード回路５７２にかつ書込み制御回路５７６に提供する。ローアドレスデコード回路５７２はロードライバ５７８をドライブし、該ロードライバ５７８は次にメモリセル５８２へのローまたは行動作を制御する。書込みデータドライバ５８０は書込み制御論理５７６に応答可能に結合されかつ書込み制御論理５７６によって制御される。書込みデータドライバ５８０は書込みデータレジスタ５６６に登録された書込みデータ信号５６４をメモリセル５８２の特定されたロケーションに書込む。書込みデータレジスタ５６６はまた応答可能に走査可能（ｓｃａｎａｂｌｅ）レジスタ５６８に結合されている。
【００３１】
図４および図５のメモリセル５８２はセルフタイム化されている。これはダミー行またはローおよびコラムを介してタイミングを提供することにより行なうことができる。ダミー行および列は最悪の場合の状況であり、かつしたがって、メモリにアクセスするための一定の上部タイミング限界を与える。ダミー行へのアクセスはローアドレスデコード回路５７２におけるダミーデコード論理５７４によって制御される。この信号はセンスアンプイネーブル論理５８８を制御し、該センスアンプイネーブル論理５８８は次にメモリセル５８２を読出すためにセンスアンプ５８４をトリガする。センスアンプ５８４からの出力は出力ラッチ／ドライバ５８６においてラッチされ、該出力ラッチ／ドライバ５８６は次に読出しデータ出力信号５８９を提供する。図４および図５においてはセルフタイム化メモリが示されているが、これは例示的な目的で行なわれている。本発明はまた他の形式のメモリタイミングによっても機能する。
【００３２】
スキャンモード信号５７０が肯定されたとき、ロー／アドレスデコード回路５７２はスキャンモード信号５７０を受けかつダミーデコード５７４信号をロードライバ５７８、メモリセル５８２、および最終的にダミー行および列を介して、センスアンプイネーブル論理５８８へと発生する。センスアンプイネーブル論理５８８は書込みデータバイパス回路５８７をイネーブルするために信号を提供し、該書込みデータバイパス回路５８７は出力を書込みデータレジスタ５６６からメモリセル５８２を回り直接出力ラッチ／ドライバ５８９へとバイパスできるようにする。これは書込みデータバイパス回路５８７がメモリセル５８２から実際のデータを読取る場合に機能モードにおいて使用されるのと同じ最悪の場合のタイミングを使用することができるようにする。したがって、スキャンモードにおいてメモリセル５８２をバイパスしかつバイパスされたデータが走査可能なかつしたがって制御可能なデータソースである書込みデータレジスタ５６６からくる場合にタイミングが維持されるから、本発明は組合せ論理５２４，５３０内に組込まれたメモリエレメント５２８（図２を参照）を含む速度試験パスの方法を提供する。
【００３３】
図５は、本発明の第２の実施形態を示すブロック図である。図５は図４と同じであるが、例外として専用の書込みデータバイパス回路５８７が除去されている。その代りに、スキャンモード信号５７０は書込み制御回路５７６によって受信される。書込みデータドライバはメモリセルアレイ５８２を通ってドライブするために使用されセンスアンプ５８４へのパスを提供する。
【００３４】
したがって、走査制御可能なパスがメモリエレメントに生成されこの場合書込みデータ入力（またはＲＯＭ形式のメモリエレメントに対する走査制御レジスタ入力）はメモリセルアレイを通って出力ドライバに入るようにされる。これはメモリアレイ出力の制御可能性を与える。
【００３５】
このパスはさらにメモリアレイタイミング論理によって制御される。これは機能モードにおける読出しのためにメモリ出力を制御するのと同じタイミング論理である。それはクロックソース（もし使用されていれば）とすることができあるいは最悪のメモリアクセス経路またはパスを模擬するセルフタイミング論理とすることができる（図４および図５を参照）。前記タイミング論理はメモリセルアレイの行論理がインアクティブにされる間にスキャンモードによってアクティブに強制される。このようにして、スキャンテストの間のアレイ出力は機能モードにおけるのと同じテストを有することになる。
【００３６】
このパスはさらにメモリアレイタイミング論理によって制御される。このタイミング論理はクロックソース（もし使用されていれば）からとすることができあるいは（最悪のアレイアクセスパスを模擬する図４および図５の双方に示されるような）セルフタイミング論理とすることができる。該タイミング論理はアレイセルの行論理がインアクティブにされる間にスキャンモードによってアクティブに強制される。このようにして、スキャンテストの間のアレイ出力は機能モードと同じタイミングを有することになる。
【００３７】
これらの追加により、スキャンモードにおける図４または図５のメモリアレイの機能は簡単な遅延機能に論理的に低減され、この場合アレイ書込みデータ入力からアレイ読出しデータ出力への遅延は通常の機能アレイの読出し動作と同じである（図６を参照）。
【００３８】
図４に対しては、これはスキャンモードにある場合に書込みドライバをディスエーブルすることによって行なわれる。書込みデータレジスタの出力はトライステート化されあるいは同じアンプの出力と多重化される（ｍｕｌｔｉｐｌｅｘｅｄ）。このトライステート化または多重化接続はセンスアンプイネーブル論理によって制御される。この論理は同じセンスアンプ出力の間でまたはセルフタイミング論理が起動または点火している場合（ｆｉｒｅｓ）書込みデータレジスタ出力を選択するためにスキャンモード入力を使用する。必要な最終的な変更はメモリアレイアドレスデコード論理にスキャンモード制御を加えることであり、それによってダミー行ドライバが行ドライバがインアクティブにされている間にそれぞれのサイクル毎にイネーブルされるようにすることである。センスアンプイネーブル論理はさらにセルフタイミング論理の出力を使用する。
【００３９】
図５に対しては、これはスキャンモードにある場合に書込みドライバをイネーブルすることにより行なわれる。書き込みデータドライバは、スキャンモードにあるとき、インアクティブである、メモリセルアレイを通して書込みデータレジスタの出力をメモリアレイ出力にドライブする。前述のように、メモリアドレスアドレスデコード論理はスキャンモードによって制御され、それによってダミー行ドライバが行ドライバがインアクティブにされている間にそれぞれのサイクル毎にイネーブルされる。センスアンプイネーブル論理は機能モードの場合と同様に動作する。しかしながら、メモリセルの出力を検知する代りに、センスアンプは書込みデータを検知しかつセンスアンプイネーブル論理が点火している場合にそれを出力ラッチ／ドライバに受渡す。
【００４０】
図６は、本発明のスキャンモードにおけるメモリアレイのＡＴＰＧモデルを示すブロック図である。該メモリアレイの機能は出力タイミングへのその機能が機能モードにおけるメモリアレイのデータを読出すためのクロックと整合する走査可能なレジスタのものへと低減されている。これはパスＡ、パスＢにおける時間的にクリティカルなアーク、および図ＡのパスＣのパス遅延テストを可能にする。また、メモリアレイの内容はこのテストで乱されないことに注意を要する。これはメモリリテンションまたは保持を試験するのと並列的にスキャンパス遅延テストができるようにする。
【００４１】
当業者は本発明の精神から離れることなく修正および変更を行なうことが可能なことを認識するであろう。したがって、この発明は添付の特許請求の範囲に含まれる全てのそのような変更および修正を含むことを意図している。
【００４２】
特許請求の範囲の要素および段階は読取りおよび理解を助ける上でのみ番号付けられおよび／または文字が付されている。したがって、番号付けおよび／または文字入れはそれ自身では特許請求の範囲の要素および／または段階の順序付けを意図したものではなくかつ順序付けを示すものと考えられるべきではない。
【００４３】
【発明の効果】
以上のように、本発明によれば、従来技術の問題点を克服し、組込みメモリと関連する組合せ論理を高速かつ的確に試験することが可能になる。
【図面の簡単な説明】
【図１】集積回路（ＩＣ）の製造手順を示すブロック図である。
【図２】本発明によって解決される問題を説明し、スキャンによる論理設計からの１組のタイミングアークを示す、ブロック図である。
【図３】集積回路（ＩＣ）装置を試験する本発明の方法を示すブロック図である。
【図４】同期、セルフタイム化メモリエレメントを使用した本発明の１実施形態を示すブロック図である。
【図５】同期、セルフタイム化メモリエレメントを使用した本発明の別の実施形態を示すブロック図である。
【図６】本発明のためのスキャンモードにおけるメモリアレイのＡＴＰＧモデルを示すブロック図である。
【符号の説明】
５２０，５２２，５３２  走査可能なレジスタ
５２４，５２６，５３０  組合せ論理
５２８  メモリエレメント
５４０  メモリアドレス論理
５４２  メモリアレイ
５４４  メモリ読出しタイミング論理
５４６  マルチプレクサ（ＭＵＸ）
５４８  走査バイパスイネーブル論理
５５０  読出しデータドライバ
５６２  アドレス／制御レジスタ
５６６  書込みデータレジスタ
５７２  ローアドレスデコード回路
５７４  ダミーデコード論理
５７６  書込み制御部
５７８  ロードライバ
５８０  書込みデータドライバ
５８２  メモリセル
５８４  センスアンプ
５８６  出力ラッチ／ドライバ
５８８  センスアンプイネーブル論理
５８７  書込みデータバイパス回路
５９８  遅延部
【図１】
0004203146.tif 000002
【図２】
0004203146.tif 000003
【図３】
0004203146.tif 000004
【図４】
0004203146.tif 000005
【図５】
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【図６】
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