(57)【特許請求の範囲】
【請求項１】
入力されたｂビットのデータを、（ｂ＋１）ビットの外符号に変換する第１の変換手段と、
前記第１の変換手段により変換された前記外符号をインタリーブするインタリーブ手段と、
前記インタリーブ手段によりインタリーブされた、前記第１の変換手段により変換された（ｂ＋１）ビットの前記外符号を、（ｂ＋１）ビット以下のビット数の内符号に変換する第２の変換手段と、
前記第２の変換手段により変換された前記内符号を、所定の変調方式の１個の伝送シンボルにマッピングするマッピング手段と
を備えることを特徴とする符号化装置。
【請求項２】
前記第１の変換手段に入力されたｂビットのデータのうち、所定のビットのデータを０に固定し、
前記第２の変換手段に入力される、前記インタリーブ手段によりインタリーブされた（ｂ＋１）ビットの前記外符号のうち、所定のビットを０の値に固定する
ことを特徴とする請求項１に記載の符号化装置。
【請求項３】
前記第１の変換手段により変換された、（ｂ＋１）ビットの前記外符号のうち、所定のビットを０に固定し、
前記第２の変換手段により変換された、（ｂ＋１）ビットまたはそれ以下のビットの前記内符号のうち、所定のビットのデータを０に固定する
ことを特徴とする請求項１に記載の符号化装置。
【請求項４】
入力されるｂビットのデータを、（ｂ＋１）ビットの外符号に変換する第１の変換ステップと、
前記第１の変換ステップで変換された、前記外符号をインタリーブするインタリーブステップと、
前記インタリーブステップでインタリーブされた、前記第１の変換ステップで変換された（ｂ＋１）ビットの前記外符号を、（ｂ＋１）ビット以下のビット数の内符号に変換する第２の変換ステップと、
前記第２の変換ステップで変換された、前記内符号を、所定の変調方式の１個の伝送シンボルにマッピングするマッピングステップと
を含むことを特徴とする符号化方法。
【請求項５】
先頭に配置された畳み込み符号化部および最後に配置された畳み込み符号化部とを含む少なくとも２個の畳み込み符号化部、並びに各畳み込み符号化部の間に配置された少なくとも１個のインタリーブ部とを有し、入力されたデータが、前記先頭に配置された畳み込み符号化部から各インタリーブ部と各畳み込み符号化部に順次入力されるようになされた縦列連接符号化手段と、
前記縦列連接符号化手段の出力を多値変調する多値変調手段と
を備え、
少なくとも１つの前記畳み込み符号化部の符号化率を１以上とする
ことを特徴する符号化装置。
【請求項６】
前記先頭に配置された畳み込み符号化部は、１未満の符号化率で畳み込み符号化処理を実行する
ことを特徴とする請求項５に記載の符号化装置。
【請求項７】
入力された信号を第１の符号化率で畳み込み符号化して第１の畳み込み符号化信号を出力する第１の畳み込み符号化ステップと、
入力された信号に対して自然数Ｍ回の信号処理を行う信号処理ステップとを有し、
前記自然数Ｍ回の各回の前記信号処理ステップは、
入力された信号に対してインタリーブ処理をするインタリーブ処理ステップと、
前記インタリーブ処理ステップでの処理結果に対して第２の符号化率で畳み込み符号化を行い、第２の畳み込み符号化信号を出力する第２の畳み込み符号化ステップとからなり、
前記信号処理ステップへの前記自然数Ｍ回のうちの第１回目の入力された信号は、前記第１の畳み込み符号化信号であり、前記自然数Ｍ回のうちの第２回目以降の入力された信号は、前記第２の畳み込み符号化信号であるとともに、
前記第１の符号化率および前記第２の符号化率の少なくとも１つの値は、１以上である
ことを特徴とする符号化方法。
【請求項８】
前記第２の符号化率は、前記自然数Ｍ毎に異なる値である
ことを特徴とする請求項７に記載の符号化方法。
【請求項９】
前記第１の符号化率は、１以上の値である
ことを特徴とする請求項７に記載の符号化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、符号化装置および方法に関し、特に、構成を複雑にすることなく、縦列連接符号化と多値変調を利用した符号化ができるようにし、そしてそれにより符号化されたデータを復号することができるようにした符号化装置および方法に関する。
【０００２】
【従来の技術】
図１は、デジタルデータ伝送システムの構成を示している。送信装置１は、入力されるデジタルデータに対して、符号化率が１／３の縦列連接畳み込み演算を行い、演算結果を伝送媒体２を介して受信装置３に出力する。受信装置３は、伝送媒体２を介して伝送されてきた、畳み込み符号化されたデータを受信するとともに、それを復号する。
【０００３】
図２は、送信装置１に設けられ、符号化率が１／３の縦列連接畳み込み演算を行う符号化装置１０の構成例を示している。外符号を行う畳み込み符号化器１１は、入力されるデータに対し、符号化率が１／２の畳み込み演算を行い、演算結果をインタリーバ１２に出力する。すなわち、入力された１ビットの分のデータが、２ビットの符号に変換される。
【０００４】
インタリーバ１２は、畳み込み符号化器１１から入力されるデータをインタリーブし、畳み込み符号化器１３に出力する。
【０００５】
内符号を行う畳み込み符号化器１３は、インタリーバ１２から入力されるデータに対して、符号化率が２／３の畳み込み演算を行う。すなわち、入力される２ビットのデータが、３ビットの符号に変換される。畳み込み符号化器１３における畳み込み符号化演算の演算結果は、伝送媒体２を介して受信装置３に出力される。
【０００６】
すなわち、符号化装置１０の全体としては、入力されるデータに対して、符号化率が１／３（＝（１／２）×（２／３））の縦列連接畳み込み演算が行われる。
【０００７】
図３は、畳み込み符号化器１１の構成例を示している。入力端子Ｉ11から入力されるデータは、そのまま出力端子Ｏ11を介してインタリーバ１２に出力されるとともに、排他的論理和回路２１に入力される。排他的論理和回路２１は、入力端子Ｉ11からのデータと、排他的論理和回路２２から入力されるデータを用いて排他的論理和演算を実行し、演算結果をシフトレジスタ２３および排他的論理和回路２５に出力する。
【０００８】
シフトレジスタ２３は、排他的論理和回路２１から入力されたデータを記憶し、記憶したデータをクロックに同期して、排他的論理和回路２２およびシフトレジスタ２４に出力する。
【０００９】
シフトレジスタ２４は、シフトレジスタ２３からのデータを記憶し、記憶したデータをクロックに同期して排他的論理和回路２２および排他的論理和回路２５に出力する。
【００１０】
排他的論理和回路２５は、排他的論理和回路２１からのデータおよびシフトレジスタ２４からのデータを用いて、排他的論理和演算を実行し、演算結果を出力端子Ｏ12を介して、インタリーバ１２に出力する。
【００１１】
次に、畳み込み符号化器１１の動作を説明する。排他的論理和回路２１には、入力端子Ｉ11から入力されるデータの１ビットが、クロックに同期して順次入力される。排他的論理和回路２１は、入力された１ビットのデータと、排他的論理和回路２２からの１ビットのデータに対して排他的論理和演算を実行し、演算結果としての１ビットのデータを、シフトレジスタ２３および排他的論理和回路２５に出力する。
【００１２】
シフトレジスタ２３は、排他的論理和回路２１から、１ビットのデータが入力されると、このとき記憶していた１ビットのデータを排他的論理和回路２２およびシフトレジスタ２４に出力（シフト）し、代わりに、入力されてきた１ビットのデータを記憶する。シフトレジスタ２４は、シフトレジスタ２３から、１ビットのデータが入力されると、このとき記憶していた１ビットのデータを排他的論理和回路２２および排他的論理和回路２５に出力し、代わりに、入力されてきた１ビットのデータを記憶する。
【００１３】
排他的論理和回路２５は、排他的論理和回路２１からの１ビットのデータおよびシフトレジスタ２４からの１ビットのデータを用いて、排他的論理和演算を実行し、演算結果としての１ビットのデータを出力端子Ｏ12を介して、インタリーバ１２に出力する。
【００１４】
このようにして、符号化率が１／２の畳み込み符号化処理が行われ、入力された１ビットのデータは、２ビットの符号に変換される。
【００１５】
図４は、インタリーバ１２の構成例を示している。入力データ保持メモリ３１には、畳み込み符号化器１１からのデータが入力される。入力データ保持メモリ３１は、入力されたデータを記憶し、記憶したデータを所定のタイミングでデータ置換回路３２に出力する。データ置換回路３２は、入力データ保持メモリ３１から入力されたデータを、置換データROM３３に記憶されている乱数情報に基づいてインタリーブし、出力データ保持メモリ３４に出力する。出力データ保持メモリ３４は、データ置換回路３２からのデータを記憶し、記憶したデータを所定のタイミングで畳み込み符号化器１３に出力する。
【００１６】
次に、インタリーバ１２の動作を説明する。入力データ保持メモリ３１には、畳み込み符号化器１１から出力された２ビットのデータが、それぞれ順次入力される。入力データ保持メモリ３１は、入力された２ビットのデータをそれぞれ記憶し、所定のタイミングで（例えば、それぞれＮ（＝１，２，・・・）ビットのデータが保持され、Ｎビットからなる２個のビット系列が生成されたとき）、その保持したデータをデータ置換回路３２に出力する。データ置換回路３２は、入力データ保持メモリ３１から入力された２個のビット系列の各ビット（合計（Ｎ×２）ビット）の順番を、置換データROM３３に記憶されている乱数情報に基づいて、置き換え（インタリーブし）、出力データ保持メモリ３４に出力する。出力データ保持メモリ３４は、データ置換回路３２からそれぞれ入力されてきた１ビットのデータを記憶し、記憶したデータを所定のタイミングで畳み込み符号化器１３に出力する。
【００１７】
このようにして、畳み込み符号化器１１からのデータは、インタリーブされる。
【００１８】
図５は、畳み込み符号化器１３の構成例を示している。入力端子Ｉ41から入力される、インタリーバ１２から入力されるデータは、そのまま出力端子Ｏ41から出力されるとともに、排他的論理和回路４１，４５に入力される。
【００１９】
入力端子Ｉ42から入力される、インタリーバ１２からの他のデータは、そのまま出力端子Ｏ42から出力されるとともに、排他的論理和回路４３，４５に入力される。
【００２０】
排他的論理和回路４１は、入力端子Ｉ41から入力されるデータと、排他的論理和回路４５から入力されるデータを用いて、排他的論理和演算を実行し、演算結果をシフトレジスタ４２に出力する。
【００２１】
シフトレジスタ４２は、排他的論理和回路４１からのデータを記憶し、記憶したデータをクロックに同期して排他的論理和回路４３に出力する。排他的論理和回路４３は、シフトレジスタ４２、入力端子Ｉ42、および排他的論理和回路４５からのデータを用いて、排他的論理和演算を実行し、演算結果をシフトレジスタ４４に出力する。
【００２２】
シフトレジスタ４４は、排他的論理和回路４３からのデータを記憶し、記憶したデータをクロックに同期して排他的論理和回路４５に出力する。
【００２３】
排他的論理和回路４５は、シフトレジスタ４４、入力端子Ｉ41、および入力端子Ｉ42からのデータを用いて、排他的論理和演算を実行し、演算結果を出力端子Ｏ43から出力する。
【００２４】
出力端子Ｏ41乃至Ｏ43から出力されるデータは、伝送媒体２を介して、受信装置３に伝送される。
【００２５】
畳み込み符号化器１３の排他的論理和回路４１，４３，４５は、畳み込み符号化器１１の排他的論理和回路２１，２２，２５と、そして畳み込み符号化器１３のシフトレジスタ４２，４４は、畳み込み符号化器１１のシフトレジスタ２３，２４と、基本的に同様に動作するので、ここでは、畳み込み符号化器１３の動作の詳細な説明は省略するが、畳み込み符号化器１３において、符号化率が２／３の畳み込み符号化処理が実行され、入力された２ビットのデータは、３ビットの符号に変換される。
【００２６】
図６は、受信装置３に設けられ、図２の符号化装置１０により符号化されたデータを復号する復号装置５０の構成例を示している。内符号を復号する軟出力復号回路５１には、受信装置３により受信された、符号化装置１０から伝送されてきたデータが入力されるが、このデータは、伝送媒体２上で発生したノイズを含んでおり、アナログ化された軟入力となっている。軟出力復号回路５１にはまた、インタリーバ５４からのデータ（軟入力）が入力される。
【００２７】
軟出力復号回路５１は、入力された、符号化装置１０から伝送されてきた軟入力、またはインタリーバ５４からの軟入力が、１である確立または０である確率を算出し、算出結果（軟出力）をデインタリーバ５２に出力する。
【００２８】
デインタリーバ５２に入力される、軟出力復号回路５１からの軟出力は、符号化装置１０のインタリーバ１２によりインタリーブされたデータに対応している。そこで、デインタリーバ５２は、符号化装置１０のインタリーバ１２によりインタリーブされたデータを、元の状態（データの各ビットが、インタリーブされる前の順番で配列されている状態）になるように、軟出力復号回路５１からのデータをデインタリーブする。
【００２９】
外符号を復号する軟出力復号回路５３は、デインタリーバ５２からのデータ（軟入力）から、それが１である確率または０である確率を算出し、算出結果（軟出力）をインタリーバ５４に出力する。軟出力復号回路５３はまた、算出結果に基づいて、デインタリーバ５２からのデータが１であるかまたは０であるかを判定し、判定結果（１または０）を出力する。
【００３０】
インタリーバ５４は、デインタリーバ５２によりデインタリーブされる前の状態に戻すように、軟出力復号回路５３からの軟出力をインタリーブし、軟出力復号回路５１に出力する。
【００３１】
次に、復号装置５０の動作について説明する。軟出力復号回路５１には、符号化装置１０の畳み込み符号化器１３から出力されるデータが入力される。すなわち、３ビットのデータに対応する３個の軟入力が順次入力される。軟出力復号回路５１は、３個の軟入力が入力されると、それらが１または０である確率を、それぞれ算出し、算出結果（軟出力）をデインタリーバ５２に出力する。
【００３２】
デインタリーバ５２は、符号化装置１０のインタリーバ１２によりインタリーブされる前の順番、すなわち、畳み込み符号化器１１により符号化されたときのビット配列に戻すように、軟出力復号回路５１からの軟出力をデインタリーブする。
【００３３】
軟出力復号回路５３は、デインタリーバ５２からの軟出力が、１である確率または０である確率を算出するとともに、その確率の算出回数をカウントする。軟出力復号回路５３は、カウントした算出回数が所定の回数になったか否かを判定し、所定の回数になっていないと判定した場合、算出結果をインタリーバ５４に出力する（戻す）。
【００３４】
インタリーバ５４は、軟出力復号回路５３からのデータに対して、インタリーブ処理を施し、軟出力復号回路５１に出力する（戻す）。
【００３５】
軟出力復号回路５１は、このように、インタリーバ５４から軟入力が入力された場合、入力された軟入力が１である確率または０である確率を再び算出し、デインタリーバ５２に出力する。デインタリーバ５２は、入力されたデータに対して、デインタリーブ処理を施し、軟出力復号回路５３に出力する。すなわち、軟出力復号回路５３が、カウントした算出回数が所定の回数になったと判定するまで、上述した軟出力復号回路５１乃至インタリーバ５４における処理が繰り返し実行される。
【００３６】
軟出力復号回路５３が、カウントした算出回数が所定の回数になったと判定した場合、その算出結果（１である確率または０である確率）に基づいて、軟判定を行い、その判定結果を出力する。すなわち、１である確率が高い場合（０である確率が低い場合）、軟出力復号回路５３は、１を出力し、また、０である確率が高い場合（１である確率が低い場合）、０を出力する。
【００３７】
以上のようにして、復号装置５０に入力されたデータが復号される。なお、縦列連接符号化の詳細については、文献「S.Benedetto, G.Montorsi, D.Divsalar, F.Pollara,  "Serial Concatenation of Interleaved Codes: Performance Analysis, Design, and Iterative Decoding", TDA Progress Report 42-126, Jet Propulsion Laboratory, Pasadena, California, Aug. 15,1996」に記載されている。
【００３８】
図７は、符号化装置１０の他の構成例を示している。この符号化装置１０は、上述した縦列連接畳み込み符号化と多値変調とを組み合わせた符号化（SCTCM( Serial Concatenated Trellis Coded Modulation )）を実行する。なお、SCTCM方式の詳細は、D.Divsalar, F.Pollars, "Serial and Hybrid Concatenation Codes with applications," in Proc., Int. Symp. on Turbo Codes and Related Topics, Brest, France, pp 80-87, Sept. 1997に記載されている。
【００３９】
外符号を行う畳み込み符号化器１０１は、入力されるデータに対して、符号化率が４／５での畳み込み演算処理を行い、演算結果をインタリーバ１０２に出力する。すなわち、入力された４ビットのデータは、５ビットの符号に変換される。
【００４０】
インタリーバ１０２は、畳み込み符号化器１０１から入力されるデータをインタリーブし、畳み込み符号化器１０３に出力する。
【００４１】
内符号を行う畳み込み符号化器１０３は、インタリーバ１０２からのデータに対して、符号化率が５／６の畳み込み演算を行い、演算結果を多値変調マッピング回路１０４に出力する。すなわち、入力された５ビットのデータは、６ビットのデータに変換される。
【００４２】
多値変調マッピング回路１０４は、畳み込み符号化器１０３から入力されるデータを、クロックに同期して８PSK変調方式の伝送シンボルにマッピングする。８PSK変調方式の１個の伝送シンボルの信号点は３ビットのデータであるので、この例の場合、畳み込み符号化器１０３から入力された６ビットのデータは、３ビットのデータずつ、１個の伝送シンボルにマッピングされる。すなわち、この場合、２個の伝送シンボルが生成される。
【００４３】
デマルチプレクサ１０５は、多値変調マッピング回路１０４からの２個の伝送シンボルをデマルチプレクサし、伝送シンボルが生成されたときのクロックの１／２の周期のクロックに同期し、伝送シンボルを１個ずつ、伝送媒体２上に出力する。
【００４４】
すなわち、この例の場合、符号化装置１０の全体としては、符号化率が２／３（＝（４／６）＝（４／５）×（５／６））の縦列連接畳み込み符号化処理が実行され、入力された４ビットのデータは、６ビットの符号に変換される。
【００４５】
【発明が解決しようとする課題】
通常は、縦列連接符号化と多値変調を組み合わせて符号化を行う場合、最終的に、ｂ（＝１，２・・・）／（ｂ＋１）の符号化率が必要とされる。そこで、図７の符号化装置１０のような、縦列連接畳み込み符号化と多値変調を組み合わせて符号化を行う符号化装置（以下、SCTCM符号化装置と称する）においては、図８に示すように、外符号の符号化率が２ｂ／（２ｂ＋１）とされ、内符号の符号化率が（２ｂ＋１）／（２ｂ＋２）とされて、装置としての符号化率がｂ／（ｂ＋１）となるようになされ、符号が、２個の伝送シンボルにマッピングされるようになされている。
【００４６】
内符号を行う畳み込み符号化器Ａは、入力される２ｂビットのデータを、（２ｂ＋１）ビットの符号に変換する。また外符号を行う畳み込み符号化器Ｃは、インタリーバＢによりインタリーブされた、畳み込み符号化器Ａからの（２ｂ＋１）ビットのデータを、（２ｂ＋２）ビットの符号に変換する。
【００４７】
多値変調マッピング回路Ｄは、畳み込み符号化器Ｃから入力された（２ｂ＋２）ビットのデータを、（ｂ＋１）ビットのデータ毎に、伝送シンボルにマッピングする。すなわち、これにより、２個の伝送シンボルが生成される。
【００４８】
例えば、図７の符号化装置１０の場合、ｂ＝２であり、畳み込み符号化器１０１は、入力される４ビット（＝２×２）分のデータを、５（＝２×２＋１）ビットの符号に変換する。
【００４９】
畳み込み符号化器１０３は、入力される、インタリーバ１０２によりインタリーブされた、畳み込み符号化器１０１からの５（２×２＋１）ビットのデータを６（＝２×２＋２）ビットのデータに変換する。
【００５０】
多値変調マッピング回路１０４は、畳み込み符号化器１０３から入力された６（＝２×２＋２）ビットのデータを、３（＝２＋１）ビットのデータ毎に、８PSK変調方式の伝送シンボルにマッピングする。これにより、２個の８PSK変調方式の伝送シンボルが生成される。
【００５１】
このように、SCTCM符号化装置では、ｂ／（ｂ＋１）の符号化を確保するために、外符号の符号化率が２ｂ／（２ｂ＋１）とされ、外符号の符号化率が（２ｂ＋１）／（２ｂ＋１）とされ、そして２個の伝送シンボルが生成されるようになされている。その結果、図９乃至図１１に示されるように、SCTCM符号化装置（この例の場合、符号化装置１０）の各部（この例の場合、畳み込み符号化器１０１乃至デマルチプレクサ１０５）において処理されるビット数が多くなり、そのため各部の構成が複雑になる課題があった。また復号装置も、図１２に示すように、その構成が複雑になる課題があった。
【００５２】
図９は、畳み込み符号化器１０１の構成例を示している。入力端子Ｉ111から入力されるデータは、シフトレジスタ１１１および排他的論理和回路１１８に入力される。入力端子Ｉ112から入力されるデータは、シフトレジスタ１１２、および排他的論理和回路１１７，１１８に入力される。
【００５３】
入力端子Ｉ113から入力されるデータは、シフトレジスタ１１３、および排他的論理和回路１１６，１１７に入力される。入力端子Ｉ114から入力されるデータは、排他的論理和回路１１４，１１５，１１６，１１８に入力される。
【００５４】
シフトレジスタ１１１は、入力されるデータを記憶し、記憶したデータをクロックに同期して、排他的論理和回路１１４，１１５，１１６，１１７に出力する。
【００５５】
シフトレジスタ１１２は、入力されるデータを記憶し、記憶したデータをクロックに同期して、排他的論理和回路１１４，１１６に出力する。シフトレジスタ１１３は、入力されるデータを記憶し、記憶したデータをクロックに同期して、排他的論理和回路１１４，１１５に出力する。
【００５６】
排他的論理和回路１１４は、シフトレジスタ１１１，１１２，１１３、および入力端子Ｉ114から入力されるデータを用いて、排他的論理和演算を実行し、演算結果を、出力端子Ｏ111を介して、インタリーバ１０２に出力する。排他的論理和回路１１５は、シフトレジスタ１１１，１１３、および入力端子Ｉ114から入力されるデータを用いて、排他的論理和演算を実行し、演算結果を、出力端子Ｏ11２を介して、インタリーバ１０２に出力する。
【００５７】
排他的論理和回路１１６は、シフトレジスタ１１１，１１２、および入力端子Ｉ113，Ｉ114から入力されるデータを用いて、排他的論理和演算を実行し、演算結果を、出力端子Ｏ113を介して、インタリーバ１０２に出力する。排他的論理和回路１１７は、シフトレジスタ１１１、および入力端子Ｉ112，Ｉ113から入力されるデータを用いて、排他的論理和演算を実行し、演算結果を、出力端子Ｏ114を介して、インタリーバ１０２に出力する。排他的論理和回路１１８は、入力端子Ｉ111，Ｉ112，Ｉ114から入力されるデータを用いて、排他的論理和演算を実行し、演算結果を、出力端子Ｏ115を介して、インタリーバ１０２に出力する。
【００５８】
畳み込み符号化器１０１の排他的論理和回路１１４乃至１１８は、畳み込み符号化器１１の排他的論理和回路２１，２２，２５と、畳み込み符号化器１０１のシフトレジスタ１１１乃至１１３は、畳み込み符号化器１１のシフトレジスタ２３，２４と、基本的に同様に動作するので、ここでは、畳み込み符号化器１０１の動作の詳細な説明は省略するが、畳み込み符号化器１０１において、符号化率が４／５の畳み込み符号化処理が実行され、入力された４ビットのデータが、５ビットの符号に変換される。
【００５９】
図１０は、インタリーバ１０２の構成例を示している。入力データ保持メモリ１２１には、畳み込み符号化器１０１から出力されたデータが入力される。入力データ保持メモリ１２１は、入力されるデータを記憶し、記憶したデータを所定のタイミングでデータ置換回路１２２に出力する。データ置換回路１２２は、入力データ保持メモリ１２１から入力されたデータを、置換データROM１２３に記憶されている乱数情報に基づいてインタリーブし、出力データ保持メモリ１２４に出力する。出力データ保持メモリ１２４は、データ置換回路１２２からのデータを記憶し、記憶したデータを所定のタイミングで畳み込み符号化器１０３に出力する。
【００６０】
インタリーバ１０２の入力データ保持メモリ１２１乃至出力データ保持メモリ１２４は、それぞれ対応する、インタリーバ１２の入力データ保持メモリ３１乃至出力データ保持メモリ３４と基本的に同様に動作するので、ここでは、インタリーバ１０２の動作の詳細な説明は省略するが、インタリーバ１０２においては、インタリーブ処理が実行され、畳み込み符号化器１０１から入力されたデータが、インタリーブされる。
【００６１】
図１１は、畳み込み符号化器１０３の構成例を示している。入力端子Ｉ131から入力されたデータは、そのまま出力端子Ｏ131から出力されるとともに、排他的論理和回路１３１に入力される。入力端子Ｉ132から入力されたデータは、そのまま出力端子Ｏ132から出力されるとともに、排他的論理和回路１３１に入力される。
【００６２】
入力端子Ｉ133から入力されるデータは、排他的論理和回路１３２に入力される。入力端子Ｉ134から入力されるデータは、そのまま出力端子Ｏ１３４から出力されるとともに、排他的論理和回路１３３に入力される。入力端子Ｉ135から入力されるデータは、そのまま出力端子Ｏ135から出力されるとともに、排他的論理和回路１３４に入力される。
【００６３】
排他的論理和回路１３１は、入力端子Ｉ131，Ｉ132から入力されるデータを用いて、排他的論理和演算を実行し、演算結果を排他的論理和回路１３２に出力する。
【００６４】
排他的論理和回路１３２は、入力端子Ｉ133および排他的論理和回路１３１から入力されるデータを用いて、排他的論理和演算を実行し、演算結果を排他的論理和回路１３３に出力する。
【００６５】
排他的論理和回路１３３は、入力端子Ｉ134および排他的論理和回路１３２から入力されるデータを用いて、排他的論理和演算を実行し、演算結果を排他的論理和回路１３４に出力する。排他的論理和回路１３４は、入力端子Ｉ135および排他的論理和回路１３３から入力されるデータを用いて、排他的論理和演算を実行し、演算結果を排他的論理和回路１３５および出力端子Ｏ136に出力する
排他的論理和回路１３５は、排他的論理和回路１３４およびシフトレジスタ１３６からのデータを用いて、排他的論理和演算を実行し、演算結果をシフトレジスタ１３６および出力端子Ｏ133に出力する。
【００６６】
シフトレジスタ１３６は、排他的論理和回路１３５からのデータを記憶し、記憶したデータをクロックに同期して排他的論理和回路１３５に出力する。
【００６７】
畳み込み符号化器１０３の排他的論理和回路１３１乃至１３５は、畳み込み符号化器１１の２１，２２，２５と、そして畳み込み符号化器１０３のシフトレジスタ１３６は、畳み込み符号化器１１のシフトレジスタ２３，２４と、基本的に同様に動作するので、ここでは、畳み込み符号化器１０３の動作の詳細な説明は省略するが、畳み込み符号化器１０３において、符号化率が５／６の畳み込み符号化処理が行われ、入力された５ビットのデータが、６ビットの符号に変換される。
【００６８】
図１２は、復号装置５０の他の構成例を表している。この復号装置５０は、図７の符号化装置１０により符号化されたデータを復号する。マルチプレクサ１５１には、受信装置３により受信された、図７の符号化装置１０から伝送されてきた伝送シンボルが入力される。マルチプレクサ１５１は、入力された伝送シンボルのうち、対応する２個の伝送シンボルをまとめて軟出力復号装置１５２に出力する。軟出力復号回路１５２乃至インタリーバ１５５は、図６の復号装置５０の軟出力復号回路５１乃至インタリーバ５４と基本的に同様の機能を有するので、その説明は省略する。
【００６９】
以上のように、復号装置５０の構成が複雑になる。
【００７０】
本発明はこのような状況に鑑みてなされたものであり、十分な符号化率を確保しつつ、符号化装置および復号装置の構成を簡単にすることができるようにするものである。
【００７１】
【課題を解決するための手段】
請求項１に記載の符号化装置は、入力されたｂビットのデータを、（ｂ＋１）ビットの外符号に変換する第１の変換手段と、第１の変換手段により変換された外符号をインタリーブするインタリーブ手段と、インタリーブ手段によりインタリーブされた、第１の変換手段により変換された（ｂ＋１）ビットの外符号を、（ｂ＋１）ビット以下のビット数の内符号に変換する第２の変換手段と、第２の変換手段により変換された内符号を、所定の変調方式の１個の伝送シンボルにマッピングするマッピング手段とを備えることを特徴とする。
【００７２】
請求項２に記載の符号化装置は、第１の変換手段に入力されたｂビットのデータのうち、所定のビットのデータを０に固定し、第２の変換手段に入力される、インタリーブ手段によりインタリーブされた、（ｂ＋１）ビットの外符号のうち、所定のビットを０の値に固定することを特徴とする。
【００７３】
請求項３に記載の符号化装置は、第１の変換手段により変換された、（ｂ＋１）ビットの外符号のうち、所定のビットを０に固定し、第２の変換手段により変換された、（ｂ＋１）ビットまたはそれ以下のビットの内符号のうち、所定のビットのデータを０に固定することを特徴とする。
【００７４】
請求項４に記載の符号化方法は、入力されるｂビットのデータを、（ｂ＋１）ビットの外符号に変換する第１の変換ステップと、第１の変換ステップで変換された、外符号をインタリーブするインタリーブステップと、インタリーブステップでインタリーブされた、第１の変換ステップで変換された（ｂ＋１）ビットの外符号を、（ｂ＋１）ビット以下のビット数の内符号に変換する第２の変換ステップと、第２の変換ステップで変換された、内符号を、所定の変調方式の１個の伝送シンボルにマッピングするマッピングステップとを含むことを特徴とする。
【００７６】
請求項１に記載の符号化装置、および請求項４に記載の符号化方法においては、入力されるｂビットのデータが、（ｂ＋１）ビットの外符号に変換され、変換された外符号がインタリーブされ、インタリーブされた、変換された（ｂ＋１）ビットの外符号が、（ｂ＋１）ビット以下のビット数の内符号に変換され、変換された、内符号が、所定の変調方式の１個の伝送シンボルにマッピングされる。
【００７７】
請求項５に記載の符号化装置は、先頭に配置された畳み込み符号化部および最後に配置された畳み込み符号化部とを含む少なくとも２個の畳み込み符号化部、並びに各畳み込み符号化部の間に配置された少なくとも１個のインタリーブ部とを有し、入力されたデータが、先頭に配置された畳み込み符号化部から各インタリーブ部と各畳み込み符号化部に順次入力されるようになされた縦列連接符号化手段と、縦列連接符号化手段の出力を多値変調する多値変調手段とを備え、少なくとも１つの畳み込み符号化部の符号化率を１以上とすることを特徴する。
【００７８】
請求項６に記載の符号化装置は、先頭に配置された畳み込み符号化部は、１未満の符号化率で畳み込み符号化処理を実行することができる。
【００７９】
請求項５に記載の符号化装置においては、先頭に配置された畳み込み符号化部および最後に配置された畳み込み符号化部とを含む少なくとも２個の畳み込み符号化部、並びに各畳み込み符号化部の間に配置された少なくとも１個のインタリーブ部とを有し、入力されたデータが、先頭に配置された畳み込み符号化部から各インタリーブ部と各畳み込み符号化部に順次入力され、縦列連接符号化手段の出力が多値変調され、少なくとも１つの畳み込み符号化部の符号化率が１以上である。
【００８０】
請求項７に記載の符号化方法は、入力された信号を第１の符号化率で畳み込み符号化して第１の畳み込み符号化信号を出力する第１の畳み込み符号化ステップと、入力された信号に対して自然数Ｍ回の信号処理を行う信号処理ステップとを有し、自然数Ｍ回の各回の信号処理ステップは、入力された信号に対してインタリーブ処理をするインタリーブ処理ステップと、インタリーブ処理ステップでの処理結果に対して第２の符号化率で畳み込み符号化を行い、第２の畳み込み符号化信号を出力する第２の畳み込み符号化ステップとからなり、信号処理ステップへの自然数Ｍ回のうちの第１回目の入力された信号は、第１の畳み込み符号化信号であり、自然数Ｍ回のうちの第２回目以降の入力された信号は、第２の畳み込み符号化信号であるとともに、第１の符号化率および第２の符号化率の少なくとも１つの値は、１以上であることを特徴とする。
【００８１】
請求項８に記載の符号化方法は、第２の符号化率は、自然数Ｍ毎に異なる値であるようにすることができる。
【００８２】
請求項９に記載の符号化方法は、第１の符号化率は、１以上の値であるようにすることができる。
【００８４】
請求項７に記載の符号化方法においては、入力された信号が第１の符号化率で畳み込み符号化され第１の畳み込み符号化信号として出力され、入力された信号に対して自然数Ｍ回の信号処理が行われ、自然数Ｍ回の各回の信号処理において、入力された信号に対してインタリーブ処理が行われ、インタリーブ処理結果に対して第２の符号化率で畳み込み符号化が行われ、第２の畳み込み符号化信号が出力され、自然数Ｍ回のうちの第１回目の入力された信号が、第１の畳み込み符号化信号であり、自然数Ｍ回のうちの第２回目以降の入力された信号が、第２の畳み込み符号化信号であるとともに、第１の符号化率および第２の符号化率の少なくとも１つの値が、１以上である。
【００８５】
【発明の実施の形態】
図１３は、本発明の符号化装置２００の第１の実施の構成例を示している。外符号を行う畳み込み符号化器２０１は、入力されるデータに対して、符号化率が２／３の畳み込み演算を行い、演算結果をインタリーバ２０２に出力する。すなわち、入力された２ビットのデータは、３ビットの符号に変換される。
【００８６】
インタリーバ２０２は、畳み込み符号化器２０１から入力されるデータをインタリーブし、畳み込み符号化器２０３に出力する。
【００８７】
内符号を行う畳み込み符号化器２０３は、インタリーバ２０２からのデータに対して、符号化率が１（＝３／３）の畳み込み演算を行い、演算結果を多値変調マッピング回路２０４に出力する。すなわち、入力された３ビットのデータは、３ビットの符号に変換される。
【００８８】
多値変調マッピング回路２０４は、畳み込み符号化器２０３から入力されるデータを、クロックに同期して８PSK変調方式の伝送シンボルにマッピングする。この例の場合、畳み込み符号化器２０３からは、３ビットのデータが入力されるので、多値変調マッピング回路２０４は、その３ビットのデータを信号点として１個の伝送シンボルにマッピングする。すなわち、１個の伝送シンボルが生成される。
【００８９】
図１４は、畳み込み符号化器２０１の構成例を表している。入力端子Ｉ211から入力されるデータは、そのまま出力端子Ｏ211からインタリーバ２０２に出力されるとともに、排他的論理和回路２１１，２１３，２１５に入力される。入力端子Ｉ212から入力されるデータは、そのまま出力端子Ｏ212からインタリーバ２０２に出力されるとともに、排他的論理和回路２１１，２１５に入力される。
【００９０】
排他的論理和回路２１１は、入力端子Ｉ211および入力端子Ｉ212から入力されるデータを用いて、排他的論理和演算を実行し、演算結果をシフトレジスタ２１２に出力する。
【００９１】
シフトレジスタ２１２は、排他的論理和回路２１１からのデータを記憶し、記憶したデータをクロックに同期して排他的論理和回路２１３に出力する。排他的論理和回路２１３は、シフトレジスタ２１２および入力端子Ｉ211から入力されるデータを用いて、排他的論理和演算を実行し、演算結果をシフトレジスタ２１４に出力する。
【００９２】
シフトレジスタ２１４は、排他的論理和回路２１３から入力されるデータを記憶し、記憶したデータをクロックに同期して排他的論理和回路２１５に出力する。
【００９３】
排他的論理和回路２１５は、シフトレジスタ２１４、および入力端子Ｉ211，Ｉ212から入力されるデータを用いて、排他的論理和演算を実行し、演算結果を出力端子Ｏ213を介してインタリーバ２０２に出力する。
【００９４】
畳み込み符号化器２０１の排他的論理和回路２１１，２１３，２１５は、畳み込み符号化器１１の排他的論理和回路２１，２２，２５と、そして畳み込み符号化器２０１のシフトレジスタ２１２，２１４は、畳み込み符号化器１１のシフトレジスタ２３，２４と、基本的に同様に動作するので、ここでは、畳み込み符号化器２０１の動作の詳細な説明は省略するが、畳み込み符号化器２０１において、符号化率が２／３の畳み込み符号化処理が実行され、入力された２ビットのデータが、３ビットの符号に変換される。
【００９５】
図１５は、インタリーバ２０２の構成例を示している。入力データ保持メモリ２２１には、畳み込み符号化器２０１からのデータが入力される。入力データ保持メモリ２２１は、入力されたデータを記憶し、記憶したデータを所定のタイミングでデータ置換回路２２２に出力する。データ置換回路２２２は、入力データ保持メモリ２２１から入力されたデータを、置換データROM２２３に記憶されている乱数情報に基づいてインタリーブし、出力データ保持メモリ２２４に出力する。出力データ保持メモリ２２４は、データ置換回路２２２からのデータを記憶し、記憶したデータを所定のタイミングで畳み込み符号化器２０３に出力する。
【００９６】
インタリーバ２０２の入力データ保持メモリ２２１乃至出力データ保持メモリ２２４は、それぞれ対応するインタリーバ１２の入力データ保持メモリ３１乃至出力データ保持メモリ３４と基本的に同様に動作するので、ここでは、インタリーバ２０２の動作の詳細な説明は省略するが、インタリーバ２０２においては、インタリーブ処理が実行され、畳み込み符号化器２０１から入力されたデータが、インタリーブされる。
【００９７】
図１６は、畳み込み符号化器２０３の構成例を示している。入力端子Ｉ231から入力されたデータは、排他的論理和回路２３１に入力される。入力端子Ｉ232から入力されるデータは、そのまま出力端子Ｏ231から出力されるとともに、排他的論理和回路２３１に入力される。入力端子Ｉ233から入力されたデータは、そのまま出力端子Ｏ232から出力されるとともに、排他的論理和回路２３１に入力される。
【００９８】
排他的論理和回路２３１は、入力端子Ｉ231，Ｉ232，Ｉ233から入力されるデータを用いて排他的論理和演算を実行し、演算結果を出力端子Ｏ233を介して出力するとともに、シフトレジスタ２３２に出力する。シフトレジスタ２３２は、排他的論理和回路２３１からのデータを記憶し、記憶したデータをクロックに同期して排他的論理和回路２３１に出力する。
【００９９】
出力端子Ｏ231乃至Ｏ233から出力されるデータは、伝送媒体２を介して、受信装置３に伝送される。
【０１００】
畳み込み符号化器２０３の排他的論理和回路２３１は、畳み込み符号化器１１の排他的論理和回路２１，２２，２５と、そして畳み込み符号化器２０３のシフトレジスタ２３２は、畳み込み符号化器１１のシフトレジスタ２３，２４と、基本的に同様に動作するので、ここでは、畳み込み符号化器２０３の動作の詳細な説明は省略するが、畳み込み符号化器２０３において、符号化率が１（＝３／３）の畳み込み符号化処理が行われ、入力された３ビットのデータは、３ビットの符号に変換される。
【０１０１】
以上のように、内符号を行う畳み込み符号化器２０３が符号化率が１（＝３／３）の畳み込み符号化処理を実行し、符号化装置２００に入力されたデータに対して、符号化率が２／３（＝（２／３）×（３／３））、すなわち、符号化率がｂ／（ｂ＋１）の畳み込み符号化演算が行われるようにしたので、畳み込み符号化器２０３からの符号が１個の伝送シンボルにマッピングされる。
【０１０２】
図１７は、符号化装置２００により符号化されたデータを復号する復号装置２５０の構成例を表している。軟出力復号回路２５１乃至インタリーバ２５４は、図６の復号装置５０の軟出力復号装置５１乃至インタリーバ５４と基本的に同様の構成を有するので、その詳細な説明は省略するが、復号装置２５０には、１個の伝送シンボルが入力され、それに対して復号処理が実行される。
【０１０３】
以上のように、１個の伝送シンボルのみが入力され、それに対して復号処理が実行されるので、復号装置２５０の構成は、図１２の復号装置５０に比べ、簡単なる。
【０１０４】
図１７は、符号化装置２００により符号化されたデータを復号する復号装置２５０の構成例を表している。内符号を復号する軟出力復号回路２５１には、符号化装置２００から伝送されてきたデータ（符号化装置２００の多値変調マッピング回路２０４から出力された、３ビットのデータが信号点としてマッピングされてる伝送シンボル）が入力されるが、このデータは、伝送時に発生したノイズを含んでおり、アナログ化された軟入力となっている。軟出力復号回路２５１にはまた、インタリーバ２５４からのデータ（軟入力）が入力される。
【０１０５】
軟出力復号回路２５１は、入力された、符号化装置２００から伝送されてきた軟入力、またはインタリーバ２５４からの軟入力が、１である確立または０である確率を算出し、算出結果（軟出力）をデインタリーバ２５２に出力する。
【０１０６】
デインタリーバ２５２に入力される、軟出力復号回路２５１からの軟出力は、符号化装置２００のインタリーバ２０２によりインタリーブされたデータに対応している。そこで、デインタリーバ２５２は、符号化装置２００のインタリーバ２０２によりインタリーブされたデータを、元の状態（データの各ビットが、インタリーブされる前の順番で配列されている状態）になるように、軟出力復号回路２５１からのデータをデインタリーブする。
【０１０７】
外符号を復号する軟出力復号回路２５３は、デインタリーバ２５２からのデータ（軟入力）から、それが１である確率または０である確率を算出し、算出結果（軟出力）をインタリーバ２５４に出力する。軟出力復号回路２５３はまた、算出結果に基づいて、デインタリーバ２５２からのデータが１であるかまたは０であるかを判定し、判定結果（１または０）を出力する。
【０１０８】
インタリーバ２５４は、デインタリーバ２５２によりデインタリーブされる前の状態に戻すように、軟出力復号回路２５３からの軟出力をインタリーブし、軟出力復号回路２５１に出力する。
【０１０９】
次に、復号装置２５０の動作について説明する。軟出力復号回路２５１には、符号化装置２００の多値変調マッピング回路２０４から出力されるデータ（３ビットのデータが信号点としてマッピングされてる伝送シンボル）が入力される。すなわち、３ビットのデータに対応する３個の軟入力が順次入力される。軟出力復号回路２５１は、３個の軟入力が入力されると、それらが１または０である確率を、それぞれ算出し、算出結果（軟出力）をデインタリーバ２５２に出力する。
【０１１０】
デインタリーバ２５２は、符号化装置２００のインタリーバ２０２によりインタリーブされる前の順番、すなわち、畳み込み符号化器２０１により符号化されたときのビット配列に戻すように、軟出力復号回路２５１からの軟出力をデインタリーブする。
【０１１１】
軟出力復号回路２５３は、デインタリーバ２５２からの軟出力が、１である確率または０である確率を算出するとともに、その確率の算出回数をカウントする。軟出力復号回路２５３は、カウントした算出回数が所定の回数になったか否かを判定し、所定の回数になっていないと判定した場合、算出結果をインタリーバ２５４に出力する（戻す）。
【０１１２】
インタリーバ２５４は、軟出力復号回路２５３からのデータに対して、インタリーブ処理を施し、軟出力復号回路２５１に出力する（戻す）。
【０１１３】
軟出力復号回路２５１は、このように、インタリーバ２５４から軟入力が入力された場合、入力された軟入力が１である確率または０である確率を再び算出し、デインタリーバ２５２に出力する。デインタリーバ２５２は、入力されたデータに対して、デインタリーブ処理を施し、軟出力復号回路２５３に出力する。すなわち、軟出力復号回路２５３が、カウントした算出回数が所定の回数になったと判定するまで、上述した軟出力復号回路２５１乃至インタリーバ２５４における処理が繰り返し実行される。
【０１１４】
軟出力復号回路２５３が、カウントした算出回数が所定の回数になったと判定した場合、その算出結果（１である確率または０である確率）に基づいて、軟判定を行い、その判定結果を出力する。すなわち、１である確率が高い場合（０である確率が低い場合）、軟出力復号回路２５３は、１を出力し、また、０である確率が高い場合（１である確率が低い場合）、０を出力する。
【０１１５】
以上のようにして、復号装置２５０に入力されたデータが復号されるが、このように、１個の伝送シンボルのみが入力され、それに対して復号処理が実行されるので、復号装置２５０の構成は、例えば、図１２の復号装置５０に比べ、簡単になる。
【０１１６】
図１８は、符号化装置２００の第２の実施の形態の構成例を表している。この符号化装置には、図１３の符号化装置２００の畳み込み符号化器２０１に代えて、畳み込み符号化器３０１が設けられ、インタリーバ２０２に代えて、２個のインタリーバ３０２−１，３０２−２が設けられている。
【０１１７】
図１９は、畳み込み符号化器３０１の構成例を表している。入力端子Ｉ311から入力されるデータは、そのまま出力端子Ｏ311を介してインタリーバ３０２−１に出力されるとともに、排他的論理和回路３１２に入力される。入力端子Ｉ312から入力されるデータは、シフトレジスタ３１１、および排他的論理和回路３１５，３１６に入力される。
【０１１８】
シフトレジスタ３１１は、入力端子Ｉ312から入力されるデータを記憶し、記憶したデータをクロックに同期して排他的論理和回路３１２に出力する。排他的論理和回路３１２は、入力端子Ｉ311およびシフトレジスタ３１１からのデータを用いて、排他的論理和演算を実行し、演算結果をシフトレジスタ３１３および排他的論理和回路３１５に出力する。
【０１１９】
シフトレジスタ３１３は、排他的論理和回路３１２からのデータを記憶し、記憶したデータをクロックに同期して排他的論理和回路３１４，３１６に出力する。排他的論理和回路３１４は、シフトレジスタ３１３および排他的論理和回路３１５からのデータを用いて、排他的論理和演算を実行し、演算結果を出力端子Ｏ312を介して、インタリーバ３０２−２に出力する。
【０１２０】
排他的論理和回路３１５は、入力端子Ｉ312および排他的論理和回路３１２からのデータ用いて、排他的論理和演算を実行し、演算結果を排他的論理和回路３１４に出力する。排他的論理和回路３１６は、入力端子Ｉ312およびシフトレジスタ３１３からのデータを用いて、排他的論理和演算を実行し、演算結果を出力端子Ｏ313を介して、シフトレジスタ３０２−２に出力する。
【０１２１】
インタリーバ３０１−１は、畳み込み符号化装置３０１の出力端子Ｏ311からのデータをインタリーブし、畳み込み符号化器２０３に出力する。インタリーバ３０２−２は、畳み込み符号化器３０１の出力端子Ｏ312，Ｏ313からのデータをインタリーブし、畳み込み符号化器２０３に出力する。
【０１２２】
符号化装置２００の第２の実施の形態においても、第１の実施の形態における場合と同様に、入力されるデータに対して、符号化率が２／３の縦列連接畳み込み演算が行われ、演算結果が１個の８PSK変調方式の伝送シンボルにマッピングされる。
【０１２３】
ところで、符号化装置２００の第２の実施の形態において、畳み込み符号化器３０１の入力端子Ｉ311，Ｉ312のいずれか一方、例えば、入力端子Ｉ311からのデータを０に固定し、畳み込み符号化器３０１の構成を、あたかも図２０のようにして、その符号化率を１／２になるようにし、かつ、畳み込み符号化器２０３（図１６）の入力端子Ｉ231からのデータを０に固定し、畳み込み符号化器２０３の構成を、あたかも図２１に示すようにして、その符号化率を２／３になるようにすることにより、図２の符号化装置１０と同じ符号化率（＝１／３）で符号化を行うことができる。また、このとき、図２０の畳み込み符号化器３０１のトリレスは、図２２に示すようになるが、これは、図１９の畳み込み符号化器３０１の、図２３に示すトリレスの一部（図２３中、実線部が、図２２のトリレス部分）となる。同様に、図２１の畳み込み符号化器２０３のトリレスも、図１６の畳み込み符号化器２０３のトリレスの一部となる。すなわち、このことより、図１８の符号化装置２００において、その符号化率が、２／３から１／３へ、または１／３から２／３へ変更されて符号化されても、１式の復号装置で、それを復号することができる。
【０１２４】
また、図２１の畳み込み符号化器２０３の出力端子Ｏ232からの出力を０に固定し（パンクチャし）、畳み込み符号化器２０３の構成を、あたかも図２４に示すようにして、その符号化率を１（＝２／２）にすることもできる。この場合のトレリスは、図２１の畳み込み符号化器２０３のトレリスの一部となるので、図２０の畳み込み符号化器３０１と図２４の畳み込み符号化器２０３を利用した図１８の符号化装置２００により符号化されたデータも、図２の符号化装置１０において符号化されたデータを復号する復号装置により復号される。
【０１２５】
以上のように、図１８の符号化装置２００において、その畳み込み符号化器３０１または畳み込み符号化２０３の符号化率が変更されて符号化されても、その符号は、１式の復号装置に復号される。
【０１２６】
以上においては、外符号の符号化率が２／３であり、内符号の符号化率が１（＝３／３）である場合を例として説明したが、例えば、外符号の符号化率を２／４とし、内符号の符号化率を４／３とするようにして（符号化率を１以上にして）、符号化装置全体としての符号化率をｂ／（ｂ＋１）（＝２／３）とする場合にも応用することができる。
【０１２７】
また、図１３の符号化装置２００において、インタリーバ２０２および畳み込み符号化器２０３がそれぞれ複数段設けられている場合においても、畳み込み符号化器２０１および複数段設けられた畳み込み符号化器２０３のうち、少なくとも１個の畳み込み符号化器の符号化率を１以上にすることにより、本発明を利用することができる。さらに、複数段設けられた畳み込み符号化器２０３の符号化率がそれぞれ異なる場合においても本発明を利用することができる。
【０１２８】
また、以上においては、８PSK変調方式の伝送シンボルに符号化されたデータをマッピングする場合を例として説明したが、符号化装置全体の符号化率を３／４とし、１６QAM変調方式の伝送シンボルにマッピングする場合など、他の多値変調を利用した場合にも応用することができる。
【０１２９】
上述した一連の処理は、ハードウエアにより実行させることもできるが、ソフトウエアにより実行させることもできる。一連の処理をソフトウエアにより実行する符号化装置について、図２５を参照して説明する。
【０１３０】
図２５の符号化装置５０１は、例えばコンピュータで構成される。CPU（Central Processing Unit）５１１にはバス５１５を介して入出力インタフェース５１６が接続されており、CPU５１１は、入出力インタフェース５１６を介して、ユーザから、キーボード、マウスなどよりなる入力部５１８から指令が入力されると、提供媒体、すなわち、例えば、ROM（Read Only Memory）５１２、ハードディスク５１４、若しくはドライブ５２０に装着される磁気ディスク５３１、光ディスク５３２、光磁気ディスク５３３などの記録媒体、または衛星若しくはネットワークなどから転送され、通信部１９を介して受信されてハードディスク５１４に格納されているプログラムを、RAM（Random Access Memory）５１３にロードして実行する。さらに、CPU５１１は、その処理結果を、例えば、入出力インタフェース５１６を介して、LCD（Liquid Crystal Display）などよりなる表示部５１７に必要に応じて出力する。
【０１３１】
以下に、ハードディスク５１４に格納されているプログラムをRAM５１３にロードすることで実行されるCPU５１１の動作を、図２６のフローチャートを参照して説明する。ステップＳ１において、CPU５１１は、例えば、通信部５１９を介して受信され、ハードディスク５１４に記録されているデータを読み出し、符号化率が２／３の畳み込み符号化処理（外符号）を実行し、例えば、２ビットのデータを３ビットの符号に変換する。ステップＳ２において、CPU５１１は、ステップＳ１で畳み込み符号化処理を施したデータをインタリーブする。
【０１３２】
ステップＳ３において、CPU５１１は、ステップＳ２でインタリーブしたデータに対して、符号化率が３／３の畳み込み符号化処理（内符号）を実行し、例えば、３ビットのデータを３ビットの符号に変換する。ステップＳ４において、CPU５１１は、ステップＳ３で畳み込み符号化処理を施したデータ（例えば、３ビットの符号）を、１個の伝送シンボルにマッピングする。
【０１３３】
すなわち、この例の場合、符号化率が１（＝３／３）の畳み込み符号化処理を実行し（ステップＳ３）、入力されたデータに対して、全体としての符号化率が２／３（＝（２／３）×（３／３））、すなわち、符号化率がｂ／（ｂ＋１）の畳み込み符号化処理を行うようにしたので、符号が１個の伝送シンボルにマッピングされる。
【０１３４】
ステップＳ４でマッピングされたデータは、そのまま又は一旦ハードディスク５１４等に記録された後、所望のタイミングで読み出され、通信部５１９を介して送信される。
【０１３５】
なお、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０１３６】
【発明の効果】
請求項１に記載の符号化装置、および請求項４に記載の符号化方法によれば、（ｂ＋１）ビットの外符号を、（ｂ＋１）ビット以下のビット数の内符号に変換するようにしたので、復号装置の構成を簡単にすることができる。
【０１３７】
請求項５に記載の符号化装置、および請求項７に記載の符号化方法によれば、少なくとも１回は、１以上の符号化率で畳み込み符号化処理を施すようにしたので、復号装置の構成を簡単にすることができる。
【図面の簡単な説明】
【図１】デジタルデータ伝送システムを説明する図である。
【図２】符号化装置１０の構成例を示すブロック図である。
【図３】図２の畳み込み符号化器１１の構成例を示すブロック図である。
【図４】図２のインタリーバ１２の構成例を示すブロック図である。
【図５】図２の畳み込み符号化器１３の構成例を示すブロック図である。
【図６】復号装置５０の構成例を示すブロック図である。
【図７】符号化装置１０の他の構成例を示すブロック図である。
【図８】縦列連接符号化と多値変調を利用した符号化装置の符号化率を説明する図である。
【図９】図７の畳み込み符号化器１０１の構成例を示すブロック図である。
【図１０】図７のインタリーバ１０２の構成例を示すブロック図である。
【図１１】図７の畳み込み符号化器１０３の構成例を示すブロック図である。
【図１２】復号装置５０の他の構成例を示すブロック図である。
【図１３】本発明の符号化装置２００の第１の実施の形態の構成例を示すブロック図である。
【図１４】図１３の畳み込み符号化器２０１の構成例を示すブロック図である。
【図１５】図１３のインタリーバ２０２の構成例を示すブロック図である。
【図１６】図１３の畳み込み符号化器２０３の構成例を示すブロック図である。
【図１７】本発明を適用した復号装置２５０の構成例を示すブロック図である。
【図１８】符号化装置２００の第２の実施の形態の構成例を示すブロック図である。
【図１９】図１８の畳み込み符号化器３０１の構成例を示すブロック図である。
【図２０】図１８の畳み込み符号化器３０１の他の構成例を示すブロック図である。
【図２１】図１８の畳み込み符号化器２０３の他の構成例を示すブロック図である。
【図２２】図２０の畳み込み符号化器３０１のトレリスを示す図である。
【図２３】図１９の畳み込み符号化器３０１のトレリスを示す図である。
【図２４】図１８の畳み込み符号化器２０３の他の構成例を示すブロック図である。
【図２５】パーソナルコンピュータ５０１の構成例を示すブロック図である。
【図２６】パーソナルコンピュータ５０１のCPU５１１の動作を説明するフローチャートである。
【符号の説明】
２００  符号化装置，  ２０１  畳み込み符号化器，  ２０２  インタリーバ，  ２０３  畳み込み符号化器，  ２０４  多値変調マッピング回路，  ２５０復号装置，  ２５１  軟出力復号回路，  ２５２  デインタリーバ，  ２５３軟出力復号回路，  ２５４  インタリーバ，  ３０１  畳み込み符号化器，  ３０２  インタリーバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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