(57)【特許請求の範囲】
【請求項１】
ワードラインとプレートラインとが対として平行に配置され、そのワードラインとプレートラインの対の間に単位セルがカラム方向とロー方向に多数配置されている複数のサブアレイブロックと、
前記複数のサブセルアレイブロックからなるメインセルアレイブロックと、
前記複数のサブセルアレイブロックを通過してそれぞれのカラムに対応して一方向に構成される複数のメインビットラインと、
前記サブセルアレイブロック内の前記単位セルから電圧が誘起されるように前記単位セルの一端子に連結され、前記メインビットラインと同じ方向に構成されるそれぞれのサブブロック内に設けられたサブビットラインと、
第１サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを前記メインビットラインに連結するための第１スイッチングトランジスタと、第２サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを動作電圧より高い第２ハイレベルにプルアップする第２スイッチングトランジスタと、前記サブビットラインをプルダウンする第３スイッチングトランジスタと、を含み、各サブセルアレイブロックごとに設けられるスイッチング制御ブロックと、
単位セルから前記サブビットラインを介して送られたメインビットラインの電圧を増幅させ、複数のセルアレイブロックに共通に使用されるように共有する複数のセンスアンプからなるセンスアンプブロックと、
前記単位セルから誘起された前記電圧を伝達された前記サブビットラインからのその電圧をゲートに受け、ドレーンは前記メインビットラインに接続され、ソースは接地電圧端に接続され、前記メインビットラインに伝達される電圧を変化させて前記単位セルのデータ値を電流センシングする第４スイッチングトランジスタと、
を備え、前記サブビットラインに前記第２スイッチングトランジスタから前記第２ハイレベルを与えて前記単位セルにデータ「１」を書き込むとき、前記サブビットラインと前記メインビットラインの連結を否定して前記第２サブビットラインスイッチ信号印加ラインとワードラインを前記第２ハイレベルより高い第３ハイレベルにセルフブーストさせることを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
ワードラインとプレートラインとが対として平行に配置され、そのワードラインとプレートラインの対の間に単位セルがカラム方向とロー方向に多数配置されている複数のサブアレイブロックと、
前記複数のサブセルアレイブロックからなるメインセルアレイブロックと、
前記複数のサブセルアレイブロックを通して、それぞれのカラムに対応して一方向に構成される複数のメインビットラインと、
前記サブセルアレイブロック内の前記単位セルから電圧が誘起されるように前記単位セルの一端子に連結され、前記メインビットラインと同じ方向に構成されるそれぞれのサブブロック内に設けられたサブビットラインと、
第１サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを前記メインビットラインに連結するための第１スイッチングトランジスタと、第２サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを動作電圧より高い第２ハイレベルにプルアップする第２スイッチングトランジスタと、前記サブビットラインをプルダウンする第３スイッチングトランジスタと、を含み、各サブセルアレイブロックごとに設けられるスイッチング制御ブロックと、
単位セルから前記サブビットラインを介して送られたメインビットラインの電圧を増幅させ、複数のセルアレイブロックに共通に使用されるように共有する複数のセンスアンプからなるセンスアンプブロックと、
前記サブセルアレイブロック内の前記単位セルから誘起された前記電圧を伝達された前記サブビットラインの制御を受け、前記単位セルのデータ値に基づいて電流値を変えることによって前記メインビットラインの電圧をセンシングさせる第４スイッチングトランジスタと、
前記セルアレイブロックに対応して設けられるカラムセレクタからなるカラムセレクタブロックと、
前記センスアンプブロックに対応して複数の参照信号発生部からなる一つの参照発生ブロックと、
前記メインビットラインをプルアップさせるためのメインビットラインプルアップブロックと
を備え、前記サブビットラインに前記第２スイッチングトランジスタから前記第２ハイレベルを与えて前記単位セルにデータ「１」を書き込むとき、前記サブビットラインと前記メインビットラインの連結を否定して前記第２サブビットラインスイッチ信号印加ラインとワードラインを前記第２ハイレベルより高い第３ハイレベルにセルフブーストさせることを特徴とする不揮発性強誘電体メモリ装置。
【請求項３】
前記第４スイッチングトランジスタは、ソースが接地電圧端に連結されており、ドレーン端が前記メインビットラインに連結されており、ゲートが前記サブビットラインに連結されていることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項４】
データの書込時の電流漏出を防止するために接地電圧端と前記各第４スイッチングトランジスタとの間に第５スイッチングトランジスタＳＴ５を更に備え、
前記サブセルアレイブロックにメインビットラインスイッチング信号ＭＢＳＷ印加ラインを更に備えることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記第５スイッチングトランジスタは、ゲートが前記メインビットラインスイッチング信号ＭＢＳＷに連結され、ドレーン端が前記第４スイッチングトランジスタＳＴ４のソース端に連結され、ソース端が接地電圧端に連結されて構成されることを特徴とする請求項４に記載の不揮発性強誘電体メモリ装置。
【請求項６】
前記センスアンプブロックは、
信号バス（Ｓ．Ｂ）に対応して一つずつ構成されるセンスアンプと、
前記信号バスを介して伝達されたデータを受けて駆動する書き込み制御部と、
前記信号バスと電源電圧端ＶＣＣとの間に構成される第６スイッチングトランジスタＳＴ６と、
参照バスＲ．Ｂと接地電圧端ＶＳＳとの間に構成される第７スイッチングトランジスタＳＴ７と、
参照バスと電源電圧端との間に構成される第８スイッチングトランジスタＳＴ８と
から構成されることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項７】
前記センスアンプは、
前記信号バスと前記参照バスを介して伝達された前記第１センシング信号ＳＥＮ＿１を受けて駆動するカレントミラー型の第１センスアンプ部と、
前記第１センスアンプ部の出力信号を制御して出力するセンスアンプ制御部と、
前記センスアンプ制御部の制御を受けて駆動するラッチ型の第２センスアンプ部と、
から構成されることを特徴とする請求項６に記載の不揮発性強誘電体メモリ装置。
【請求項８】
前記参照信号発生部は、
第１電極が参照プレートラインＲＥＦ＿ＰＬに共通に連結され、第２電極がストリッジノードの参照ラインに共通に連結されて並列的に構成される複数の参照キャパシタＦＣ１、ＦＣ２、ＦＣ３、．．．、ＦＣＮと、
ゲートに参照セルイコライザー制御信号ＲＥＦ＿ＥＱが印加され、一方の電極は接地端子ＧＮＤに連結され、他方の電極はストリッジノードの参照ラインに連結されるレベル初期化部と
から構成されることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項９】
前記サブセルアレイブロックが階層的な折り返しビットライン構造である時、前記セルアレイは、前記メインビットラインを中心として折る場合、前記単位セルが互いに重ならないように配列、すなわち各ロウのセルは２つのカラム毎にそれぞれ配置され、各カラムのセルも２つのロー毎にそれぞれ配置されることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項１０】
前記サブセルアレイブロックが階層的なオープンビットライン構造である時、セルアレイを前記メインビットラインを中心として折ると、前記単位セルが互いに重なるように配列、すなわち各ローのセルと各カラムのセルは各カラムと各ロー毎に配置されることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項１１】
前記セルアレイブロックと前記カラムセレクタと前記メインビットラインプルアップ部は前記センスアンプブロックを基準として上部、下部に対称して配列されることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項１２】
ワードラインとプレートラインとが対として平行に配置され、そのワードラインとプレートラインの対の間に単位セルがカラム方向とロー方向に多数配置されている複数のサブアレイブロックと、
前記複数のサブセルアレイブロックからなるメインセルアレイブロックと、
前記複数のサブセルアレイブロックを通過してそれぞれのカラムに対応して一方向に構成される複数のメインビットラインと、
前記サブセルアレイブロックに前記単位セルから電圧が誘起されるように前記単位セルの一端子に連結され、前記メインビットラインと同じ方向に構成されるそれぞれのサブブロック内に設けられるサブビットラインと、
第１サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを前記メインビットラインに連結するための第１スイッチングトランジスタと、第２サブビットラインスイッチ信号印加ラインにゲートが接続され、前記サブビットラインを動作電圧より高い第２ハイレベルにプルアップする第２スイッチングトランジスタと、前記サブビットラインをプルダウンする第３スイッチングトランジスタと、を含み、各サブセルアレイブロックごとに設けられるスイッチング制御ブロックと、
単位セルから前記サブビットラインを介して送られたメインビットラインの電圧を増幅させ、複数のセルアレイブロックに共通に使用されるように共有する複数のセンスアンプからなるセンスアンプブロックと、
前記サブセルアレイブロック内の前記単位セルから誘起された前記電圧を伝達された前記サブビットラインの制御を受け、前記単位セルのデータ値に基づいて電流値を変えることによって前記メインビットラインの電圧をセンシングさせる第４スイッチングトランジスタと、
前記サブセルアレイブロック内のゲートがメインビットラインスイッチング信号に連結され、ドレーン端が前記第４スイッチングトランジスタの各ソース端に共通に連結され、ソース端が接地電圧端に連結されている第５スイッチングトランジスタと、
前記セルアレイブロックに対応して複数のカラムセレクタからなるカラムセレクタブロックと、
前記センスアンプブロックに対応して複数の参照信号発生部からなる一つの参照発生ブロックと、
前記メインビットラインをプルアップさせるためのメインビットラインプルアップブロックと
を備え、前記サブビットラインに前記第２スイッチングトランジスタから前記第２ハイレベルを与えて前記単位セルにデータ「１」を書き込むとき、前記サブビットラインと前記メインビットラインの連結を否定して前記第２サブビットラインスイッチ信号印加ラインとワードラインを前記第２ハイレベルより高い第３ハイレベルにセルフブーストさせることを特徴とする不揮発性強誘電体メモリ装置。
【請求項１３】
複数の単位セルを含むサブセルアレイブロックに列単位で対応して、一方向に構成された複数のメインビットラインと、
前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、
前記単位セルを構成する強誘電体キャパシタと前記サブビットラインとの間の連結可否を制御するトランジスタのゲートに接続され、前記サブビットラインと交差する方向に形成されるワードラインＷＬと、
前記メインビットラインの信号を増幅させるセンスアンプから構成されたセンスアンプブロックと、
前記サブセルアレイブロックに対応して前記サブビットラインと前記メインビットラインの連結可否を制御し、前記サブビットラインがプルアップされるのを制御し、前記サブビットラインを選択的にプルダウンさせるようにそれぞれ前記サブビットラインと垂直方向に直交して配列された第１サブビットラインスイッチ信号（ＳＢＳＷ１）印加ラインと、第２サブビットラインスイッチ信号（ＳＢＳＷ２）印加ラインと、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインと、サブビットラインプルダウン信号（ＳＢＰＤ）印加ラインとを有する不揮発性強誘電体メモリ装置を駆動する方法であって、
複数のセルアレイブロックがセンスアンプブロックを共有して使用し、単位セルから誘起された電圧値を伝達されたサブビットラインの制御を受け、前記単位セルのデータ値に基づいて第１スイッチングトランジスタに流れる電流値を変化させて、前記第１スイッチングトランジスタのドレーン端子に連結されたメインビットラインの電圧を検出してセルに格納されたデータ値をセンシングすることのできる不揮発性強誘電体メモリ装置を用いて、
ワードラインとプレートラインにハイレベルの電圧を印加して単位セルに格納されたデータ値を前記サブビットラインに誘起させる段階、
前記サブビットラインに誘起された値に基づいて前記第１スイッチングトランジスタに流れる電流値が変わり、前記第１スイッチングトランジスタのドレーン端に接続された前記メインビットラインの電圧値を基準値と比較して前記単位セルに格納されたデータ値をセンシングする段階、
アクティブ区間に、前記サブビットラインに前記サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインから動作電圧より高い第２ハイレベルを与え、前記サブビットラインと前記メインビットラインの連結を否定し、前記第２サブビットライン信号印加ライン（ＳＢＳＷ２）とワードラインを前記第２ハイレベルより高い第３ハイレベルにセルフブーストさせて前記単位セルにロジック“１”のデータを書込み、この後プリチャージ区間に前記単位セルにロジック“０”のデータを書き込む段階、
を備えることを特徴とする不揮発性強誘電体メモリ装置の駆動方法。
【請求項１４】
前記単位セルにロジック“１”のデータが格納されている場合、
前記サブビットラインには“ハイ”レベルの電圧が伝達され、前記第１スイッチングトランジスタに流れる電流量が多くて前記メインビットラインに接地レベルの電圧が伝達される段階、
前記メインビットラインに伝達された電圧値を基準値と比較して、小さければ前記単位セルにロジック“１”のデータが格納されていることをセンシングする段階、
を含むことを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項１５】
前記単位セルにロジック“１”とロジック“０”のデータを書き込む動作は、
連続されるアクティブ区間をｔ１、ｔ２、ｔ３、ｔ４、ｔ５区間に分け、プリチャージ区間をｔ０、ｔ６区間に分ける時、
前記ｔ０区間に前記サブビットラインプルダウン（ＳＢＰＤ）信号印加ラインに第１ハイレベル（ＶＣＣ）の電圧を印加して前記サブビットラインを“ロー”レベルにプルダウンさせる段階、
前記ｔ１区間にチップ選択信号（ＣＳＢ）を“ロー”レベルに遷移させ、前記ＳＢＰＤを“ロー”レベルの電圧に遷移させる段階、
前記ワードラインＷＬはｔ２、ｔ３、ｔ４区間の間、前記プレートライン（ＰＬ）はｔ２、ｔ３区間に第１ハイレベルの電圧（ＶＣＣ）よりも大きな第２ハイレベルの電圧（ＶＰＰ）を印加して前記単位セルのデータを前記サブビットラインに伝達し、前記第１スイッチングトランジスタを介してメインビットラインが一定のレベル減少するように遷移させる段階、
前記ｔ４区間に前記第２サブビットラインスイッチ（ＳＢＳＷ２）印加ラインに第２ハイレベルの電圧（ＶＰＰ）を印加し、前記プレートライン（ＰＬ）をローレベルに遷移させ、ｔ５区間に前記アブビットプルアップ（ＳＢＰＵ）印加ラインに第２ハイレベルの電圧ＶＰＰを印加して前記ワードラインと前記ＳＢＳＷ２を前記第２ハイレベル（ＶＰＰ）よりも大きな第３ハイレベルの電圧にセルフブーストさせて強誘電体キャパシタにロジック“１”のデータを書き込む段階、
前記ｔ６区間に前記ワードラインと前記プレートラインを第２ハイレベルに遷移させ、前記第１サブビットラインスイッチ（ＳＢＳＷ１）印加ラインにはｔ６区間にのみ第１ハイレベルの電圧を印加して強誘電体キャパシタにロジック“０”のデータを書き込む段階、
を備えることを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項１６】
前記第２ハイレベルの電圧は第１ハイレベルの電圧よりも２倍大きい電圧であることを特徴とする請求項１５に記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項１７】
セルフブーストされた前記第３ハイレベルの電圧は第２ハイレベルの電圧よりも２倍大きい電圧であることを特徴とする請求項１５に記載の不揮発性強誘電体メモリ装置の駆動方法。
【請求項１８】
前記第１スイッチングトランジスタのソース端と接地電圧端との間に第２スイッチングトランジスタを更に備えて、前記単位セルにロジック“１”とロジック“０”のデータを書き込む時にのみ“ロー”レベルを出力するようにすることを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関するもので、特に、レイアウトを減少させることができ、電流センシングを利用してメインビットラインのキャパシタンスロードが大きくてもセンシングマージンが優れた不揮発性強誘電体メモリ装置並びにその駆動方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置、すなわちＦＲＡＭ(Ferroelectric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータを保存する特性のために次世代の記憶素子として注目を浴びている。ＦＲＡＭはＤＲＡＭと類似の構造を有する記憶素子で、キャパシタの材料として強誘電体を使用して強誘電体の特徴である高い残留分極を利用するものである。この残留分極特性により、電界が除去されてもデータが消されない。
【０００３】
図１は一般な強誘電体の特性のヒステリシスループ特性図である。図１に示すように、電界により誘起された分極が、電界を除去しても残留分極（或いは自発分極）に起因して消滅されずに一定量（ｄ、ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルはこのｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。
【０００４】
以下、添付の図面を参照して従来の不揮発性強誘電体メモリを説明する。
図２は一般な強誘電体メモリの単位セル構成図である。図２に示すように、一方向にビットラインＢ／Ｌが形成され、ビットラインと交差する方向にワードラインＷ／Ｌが形成され、ワードラインと同じ方向にワードラインと一定の間隙をあけてプレートラインＰ／Ｌが形成され、ゲートがワードラインに連結され、ソースがビットラインに連結されるようにトランジスタＴ１が形成され、２つの端子のうち第１端子がトランジスタＴ１のドレーンに連結され、第２端子がプレートラインＰ／Ｌに連結されるように強誘電体キャパシタＦＣ１が形成される。
【０００５】
次に、このような不揮発性強誘電体メモリ素子のデータ入／出力動作について説明する。
図３ａは強誘電体メモリの書込モードの動作タイミング図であり、図３ｂは強誘電体メモリの読取モードの動作タイミング図である。
まず、書込モードの場合、外部から印加されるチップイネーブル信号ＣＳＢｐａｄが“ハイ”から“ロー”に活性化されるとともに、書込イネーブル信号ＷＥＢｐａｄがハイからローになると、書込モードが始まる。次いで、書込モードでアドレスがデコードされ、選択されたワードラインの電圧が“ロー”から“ハイ”へ遷移されてセルが選択される。このように、ワードラインがハイ状態を維持している区間で、対応したプレートラインには順次に一定の区間のハイ信号と一定の区間のロー信号が印加される。そして、選択されたセルにロジック値“１”又は“０”を書き込むために該当ビットラインに書込イネーブル信号ＷＥＢｐａｄに同期される“ハイ”又は“ロー”信号を印加する。
【０００６】
すなわち、ビットラインにハイ信号が印加され、ワードラインに印加される信号のハイ状態の区間でプレートラインに印加される信号がローであれば、強誘電体キャパシタにはロジック値“１”が記録される。そして、ビットラインにロー信号が印加され、プレートラインに印加される信号がハイ信号であれば、強誘電体キャパシタにはロジック値“０”が記録される。
【０００７】
次いで、セルに格納されたデータを読み取るための動作を説明する。
外部からのチップイネーブル信号ＣＳＢｐａｄをハイからローに活性化させると、ワードラインが選択されるのに先立ってすべてのビットラインがイコライザー信号によりロー電圧になる。そして、各ビットラインを活性化させた後、アドレスをデコードし、デコードされたアドレスにより選択されたワードラインは“ロー”から“ハイ”に遷移して該当セルを選択する。選択されたセルのプレートラインにハイ信号を印加して強誘電体メモリに格納されたロジック値“１”に対応するデータＱｓを破壊する。もし強誘電体メモリにロジック値“０”が格納されている場合には、それに対応するデータＱｎｓは破壊されない。このようにして破壊されたデータと破壊されないデータは前述したヒステリシスループの原理により互いに異なる値を出力し、センスアンプはロジック値“１”又は“０”をセンシングする。
【０００８】
すなわち、データの破壊された場合は、図１のヒステリシスループに示すようにｄからｆへ変更される場合であり、データの破壊されない場合はａからｆへ変更される場合である。従って、一定の時間を経た後、センスアンプがイネーブルされると、データの破壊された場合は増幅されてロジック値“１”を出力し、データの破壊されない場合は増幅されてロジック値“０”を出力する。このように、センスアンプでデータを増幅した後には元のデータに戻さなければならない。
そのため、そのワードラインにハイ信号を印加した状態で対応するプレートラインを“ハイ”から“ロー”に非活性化させる。
【０００９】
次に、従来の第１方法による階層的な折り返しビットライン構成を有する不揮発性強誘電体メモリについて説明する。
図４ａに示すように、センスアンプ１２の位置を中心としてセルアレイが上下に分けて配置されている。すなわち、上部セルアレイブロック１０と下部セルアレイブロック１１とに分けて配置してある。センスアンプ１２は上、下部セルアレイブロック１０、１１の間に配置され、２本のビットライン当たり１つずつ設けられている。図示のビットラインはメインビットラインを意味し、図４ａには図示してないが、１本のメインビットラインに対応してサブビットラインを更に備えている。又、図４ａには図示してないが、メインビットラインとサブビットラインとの連結を制御し、各セルの強誘電体キャパシタに伝達される電圧を制御するスイッチング制御ブロックを更に備えている。そして、各ビットラインの端部にはカラムスイッチブロック１３、１４が連結され、カラムスイッチブロック１３、１４にそれぞれデータバスｉｏ＜ｍ＞、．．．、ｉｏ＜ｎ＞が連結されている。そして、図面には図示してないが、上部セルアレイブロック１０と下部セルアレイブロック１１の各々のデータバスｉｏ＜ｍ＞、．．．、ｉｏ＜ｎ＞は、全体のセルアレイブロックの一端部に位置するメイン増幅器に連結されている。
更に、上、下部セルアレイブロック１０、１１はそれぞれ複数のサブセルアレイブロック１５＿０〜１５＿ｎ、１６＿０〜１６＿ｎを含む。更に、各々の上、下部セルアレイブロック１０、１１に対応した参照セルアレイブロック１７、１８が構成されている。参照セルアレイブロック１７は上部セルアレイブロック１０とこれに対応するカラムスイッチブロック１３との間に構成され、参照セルアレイブロック１８は下部セルアレイブロック１１とこれに対応するカラムスイッチブロック１４との間に構成される。
【００１０】
従来の第２方法による階層的なオープンビットライン構造を有する不揮発性強誘電体メモリ装置は、図４ｂに示すように、センスアンプ２２がメインビットライン当たり１つ連結され、各サブセルアレイブロックのセルが各ワードライン／プレートライン対とサブビットラインに１つずつ形成（図示せず）される点を除いては図４ａの構成と同様である。
【００１１】
【発明が解決しようとする課題】
従来の不揮発性強誘電体メモリ装置は次のような問題点を有する。
センスアンプを各セルアレイブロック毎に配置するため、レイアウトを減少させるのは困難である。
セルデータを電圧センシングによってセンスするため、メインビットラインのキャパシタンスロードが大きいとセンシングマージンが下がり、メインビットライン自体のキャパシタンスミスマッチがあってもセンシングマージンが下がるという問題がある。
【００１２】
本発明は、上記従来技術の問題点を解決するためのもので、特にレイアウトを効率よく減少させ、センシングマージンを向上させるに適した不揮発性強誘電体メモリ装置並びにその駆動方法を提供することが目的である。
【００１３】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、複数の単位セルを含む複数のサブセルアレイブロックを有する複数のセルアレイブロック；サブセルアレイブロック内のカラム単位で対応して一方向に構成される複数のメインビットライン；単位セルから電圧が誘起されるように単位セルの一端子に連結され、メインビットラインと同じ方向に配置される複数のサブビットライン；メインビットラインの信号を増幅させ、複数のセルアレイブロックに共通に使用されるように共有する複数のセンスアンプからなるセンスアンプブロック；ゲートが単位セルから誘起された電圧値を伝達されたサブビットラインの制御を受け、ドレーンがメインビットラインに接続され、ソースが接地電圧端に接続され、メインビットラインに伝達される電圧を変化させて単位セルのデータ値を電流センシングするスイッチングトランジスタ；を備えることを特徴とする。
【００１４】
上記構成を有する本発明の不揮発性強誘電体メモリ装置の駆動方法は、複数のセルアレイブロックがセンスアンプブロックを共有して使用し、単位セルから誘起された電圧値を伝達されたサブビットラインの制御を受け、単位セルのデータ値に基づいて第１スイッチングトランジスタに流れる電流値を変化させて第１スイッチングトランジスタのドレーン端子に連結されたメインビットラインの電圧をセンシングしてセルに格納されたデータ値をセンシングすることのできる不揮発性強誘電体メモリ装置を用いて；ワードラインとプレートラインにハイレベルの電圧を印加して単位セルに格納されたデータ値をサブビットラインに誘起させ；サブビットラインに誘起された値に基づいて第１スイッチングトランジスタに流れる電流値が変わり、第１スイッチングトランジスタのドレーン端に接続されたメインビットラインの電圧値を基準値と比較して単位セルに格納されたデータ値をセンシングし；アクティブ区間に単位セルにロジック“１”のデータをセルフブースト動作により書込み、この後プリチャージ区間に単位セルにロジック“０”のデータを書き込むことを特徴とする。
【００１５】
本発明は、ＦｅＲＡＭでデータセンシングを電流を用いて行うもので、一群のセルアレイが複数ある時、一群のセルアレイのデータを一つのセンシング部を通して読み出せるようにレイアウトを構成したものである。このようなレイアウトにおいて、単位セルアレイにロジック“０”のデータを書き込む時にのみサブビットラインの第１スイッチング信号ＳＢＳＷ１がＶＣＣレベルになるようにし、サブビットラインＳＢＬの制御を受けてスイッチング動作を行うＮＭＯＳトランジスタを備えることを特徴とする。
【００１６】
【発明の実施の形態】
以下、添付の図面を参照して本発明の不揮発性強誘電体メモリ装置並びにその駆動方法を説明する。
本発明１実施形態の不揮発性強誘電体メモリのアレイを概略的に図５ａに示す。図示のように、本アレイは、複数のセルアレイ部５０＿１〜５０＿ｎと、各セルアレイ部に対応する複数のカラムセレクタ５１＿１〜５１＿ｎと、複数のセルアレイ部に共通に使用される一つのセンスアンプ部５２と、センスアンプ部５２内の複数のセンスアンプに共通に連結される一つの参照信号発生部５３と、各セルアレイごとに設けられそれぞれのメインビットラインをプルアップさせるためのメインビットラインプルアップ部５４とから構成される。
【００１７】
一つのセルアレイ部は複数のサブセルアレイブロックから構成されている。サブセルアレイブロックにはそれらを貫くように複数のメインビットラインが配置されている。さらに個々のサブセルアレイブロックにはメインビットラインごとに１本のサブビットライン（図６、図７を参照）が対応して設けられている。そして、各セルアレイ部の各メインビットラインはカラムセレクタ部内の各カラムセレクタＣ／Ｓに対応して連結され、カラムセレクタを通った複数の出力信号が共通の信号バスラインを介して共通のセンスアンプ部５２内の各センスアンプに連結される。センスアンプ部５２内のセンスアンプの個数は信号バスの個数と同じである。また、それぞれのセルアレイ部内のビットラインの数もセンスアンプの個数、したがって信号バスの本数と一致している。
【００１８】
上記のような不揮発性強誘電体メモリのアレイは、図５ｂに示すように、共通のセンスアンプ部５２と参照信号発生部５３を基準として上下（図面上）にそれぞれ複数のセルアレイ部を配置することができる。更にセルアレイ部に対応するようにそれぞれメインビットラインプルアップ部５４，５７とカラムセレクタ５１，５５を配置することができる。信号バスラインは上部セルアレイ部、下部セルアレイ部にそれぞれセンスアンプの個数と対応して配置する。
【００１９】
以下、上記構成を有する不揮発性強誘電体メモリにおけるサブセルアレイブロックを第１、第２実施形態に基づいて説明する。
図６ａ、図６ｂはサブセルアレイブロックの詳細回路図で、電流量によりセルのデータをセンシングする構成を有する。
前述したように、複数のメインビットラインＭＢＬ＜０＞、ＭＢＬ＜１＞、．．．、ＭＢＬ＜ｎ＞がサブセルアレイブロックを貫いて配置されている。サブセルアレイブロック内には、メインビットラインＭＢＬ＜０＞、．．．、ＭＢＬ＜ｎ＞と同じ方向にそれぞれメインビットライに対応させてサブビットラインＳＢＬ＜０＞、ＳＢＬ＜１＞、．．．、ＳＢＬ＜ｎ＞を配置している。それぞれのサブビットラインには単位セルと連結されている。さらに、メインビットラインＭＢＬ＜０＞、．．．、ＭＢＬ＜ｎ＞と直交するように配列されるワードライン／プレートライン対（Ｗ／Ｌ＜０＞、Ｐ／Ｌ＜０＞）、．．．、（Ｗ／Ｌ＜ｎ＞、Ｐ／Ｌ＜ｎ＞）がある。各サブセルアレイブロックにはロウ方向とカラム方向に多数のセルが配置されている。
【００２０】
図６ａは各サブセルアレイを６４ロウと６４カラムとで構成した例である。各サブセルアレイブロックはロウ方向とカラム方向に多くのセルが配置されている。各ロウ方向のセルは２つのカラム毎に各々配置され、各カラム方向のセルも２つのロウ毎に各々配置されている。従って、１本のワードラインと１本のプレートラインが活性化されると、奇数番目のビットライン又は偶数番目のビットラインのいずれかに連結されたセルだけが選択される。そして、ワードライン／プレートライン対（Ｗ／Ｌ＜０＞、Ｐ／Ｌ＜０＞）、．．．、（Ｗ／Ｌ＜ｎ＞、Ｐ／Ｌ＜ｎ＞）と同じ方向に、サブビットラインプルダウン信号ＳＢＰＤ印加ラインと、第１、第２サブビットラインスイッチ信号ＳＢＳＷ１、ＳＢＳＷ２印加ラインと、サブビットラインプルアップ信号ＳＢＰＵ印加ラインとの４本のラインが設けられている。更に、ＳＢＰＤ、ＳＢＳＷ１、ＳＢＳＷ２、ＳＢＰＵ印加ラインへ加えられる信号による制御を受け、１本のメインビットラインと１本のサブビットラインごとに設けられ、選択されたセルをメインビットラインに連結するか否かを制御し、選択されたセルの強誘電体キャパシタに伝達される電圧を制御するスイッチング制御ブロック６１、６２、．．．を含んでいる。
【００２１】
それぞれのスイッチング制御ブロック６１は、第１、第２、第３スイッチングトランジスタＳＴ１、ＳＴ２、ＳＴ３で構成されている。第１スイッチングトランジスタＳＴ１は、そのゲートがＳＢＳＷ１印加ラインに連結され、その一方の電極と他方の電極がそれぞれメインビットラインとサブビットラインに連結されている。第２スイッチングトランジスタＳＴ２は、そのゲートがＳＢＳＷ２印加ラインに連結され、一方の電極がサブビットラインに連結され、他方の電極がＳＢＰＵ印加ラインに連結されている。そして、第３スイッチングトランジスタＳＴ３は、そのゲートがＳＢＰＤ印加ラインに連結され、その一方の電極がサブビットラインに連結され、他方の電極が接地電圧ＶＳＳ端に連結されている。更に、サブセルアレイブロックには、ゲート端がサブビットラインに連結され、ドレーン端、ソース端はそれぞれメインビットラインＭＢＬと接地ＶＳＳラインとの間に連結されるＮＭＯＳトランジスタからなる第４スイッチングトランジスタＳＴ４が配置されている。この第４スイッチングトランジスタＳＴ４は各サブビットライン当たり一つずつ配置されている。
【００２２】
上記構成において、各サブセルアレイブロックのサブビットラインにはセルに格納されたデータに対応する電圧が伝達される。この電圧はサブビットラインを介してＮＭＯＳトランジスタＳＴ４のゲート電極に印加される。上述したように、セルに格納されたデータに対応する電圧の大きさに応じてＮＭＯＳトランジスタに流れる電流値が変わり、この電流値の変化によるＮＭＯＳトランジスタのドレーン端に連結されたメインビットラインの電圧を参照値と比較してセルのデータをセンシングすることができる。
【００２３】
そして、いずれか一つのセルアレイブロック内でロウ方向に並んでいる複数のサブビットラインＳＢＬのうち、選択的に一回の動作に１本のサブビットラインＳＢＬをメインビットラインに連結することができるようにする。すなわち、１本のビットラインに連結される複数のサブビットラインの何れか１本を選択するためにいずれかのＳＢＳＷ１信号を活性化させて何れか１本のサブビットラインを選択する。これにより、ビットラインにかかるロードを１つのサブビットラインのロードのレベルに減らすことができる。又、サブビットラインＳＢＬは、ＳＢＰＤ印加ラインの信号によりＳＢＰＤ信号が活性化されると、接地電圧レベルになる。ＳＢＰＵ信号とＳＢＳＷ２信号はサブビットラインＳＢＬに供給する電圧を調整する信号である。そして、低電圧で動作するときには“ハイ”電圧の発生時にＶＣＣ電圧よりも高い電圧を生成して供給する。
【００２４】
次に、本発明の不揮発性強誘電体メモリ装置の第２実施形態によるサブセルアレイブロックの構成について説明する。図６ｂに示すように、一方向にサブセルアレイブロックを貫くように複数のメインビットラインＭＢＬ＜０＞、ＭＢＬ＜１＞、．．．、ＭＢＬ＜ｎ＞が配置されている。サブセルアレイブロック内には、メインビットラインＭＢＬ＜０＞、．．．、ＭＢＬ＜ｎ＞と同じ方向にそれぞれメインビットライに対応させてサブビットラインＳＢＬ＜０＞、ＳＢＬ＜１＞、．．．、ＳＢＬ＜ｎ＞を配置している。それぞれのサブビットラインには単位セルと連結されている。さらに、メインビットラインＭＢＬ＜０＞、．．．、ＭＢＬ＜ｎ＞とサブビットラインＳＢＬと直交するように配列されるワードライン／プレートライン対（Ｗ／Ｌ＜０＞、Ｐ／Ｌ＜０＞）、．．．、（Ｗ／Ｌ＜ｎ＞、Ｐ／Ｌ＜ｎ＞）がある。
【００２５】
図６ｂは各サブセルアレイを６４ロウと６４カラムとで構成させた例である。
各サブセルアレイブロックはロウ方向とカラム方向に複数のセルが構成されている。この例においては、各ロウ方向のセルは１つのカラム毎に各々配置され、各カラム方向のセルも１つのロー毎に各々配置されている。そして、ワードライン／プレートライン対（Ｗ／Ｌ＜０＞、Ｐ／Ｌ＜０＞）、．．．、（Ｗ／Ｌ＜ｎ＞、Ｐ／Ｌ＜ｎ＞）と同じ方向に、サブビットラインプルダウン信号ＳＢＰＤ印加ラインと、第１、第２サブビットラインスイッチ信号ＳＢＳＷ１、ＳＢＳＷ２印加ラインと、サブビットラインプルアップ信号ＳＢＰＵ印加ラインとの４本のラインが設けられている。更に、ＳＢＰＤ、ＳＢＳＷ１、ＳＢＳＷ２、ＳＢＰＵ印加ラインへ加えられる信号による制御を受け、１本のメインビットラインと１本のサブビットラインごとに設けられ、選択されたセルをメインビットラインに連結するか否かを制御し、選択されたセルの強誘電体キャパシタに伝達される電圧を制御するスイッチング制御ブロック６３、６４、．．．を含んでいる。
【００２６】
それぞれのスイッチング制御ブロックは、第１、第２、第３スイッチングトランジスタＳＴ１、ＳＴ２、ＳＴ３で構成されている。第１スイッチングトランジスタＳＴ１は、そのゲートがＳＢＳＷ１印加ラインに連結され、その一方の電極と他方の電極がそれぞれメインビットラインとサブビットラインに連結されている。第２スイッチングトランジスタＳＴ２は、そのゲートがＳＢＳＷ２印加ラインに連結され、その一方の電極がサブビットラインに連結され、その他方の電極がＳＢＰＵ印加ラインに連結されている。そして、第３スイッチングトランジスタＳＴ３は、そのゲートがＳＢＰＤ印加ラインに連結され、その一方の電極がサブビットラインに連結され、その他方の電極が接地電圧ＶＳＳ端に連結されている。更に、更に、サブセルアレイブロックには、ゲート端がサブビットラインに連結され、ドレーン端、ソース端はそれぞれメインビットラインＭＢＬと接地ＶＳＳラインとの間に連結されるＮＭＯＳトランジスタからなる第４スイッチングトランジスタＳＴ４が配置されている。この第４スイッチングトランジスタＳＴ４は各サブビットライン当たり一つずつ配置されている。
【００２７】
上記構成において、各サブセルアレイブロックのサブビットラインにはセルに格納されたデータに対応する電圧が伝達される。この電圧はサブビットラインを介してＮＭＯＳトランジスタのゲート電極に印加される。上記したように、セルに格納されたデータに対応する電圧の大きさに応じてＮＭＯＳトランジスタＳＴ４に流れる電流値が変わり、これによりＮＭＯＳトランジスタのドレーン端に連結されたメインビットラインの電圧をセンシングしてセルのデータをセンシングすることができる。この実施形態でも１本のメインビットラインに連結される複数のサブビットラインＳＢＬのいずれかを選択的に一回の動作に１本のサブビットラインＳＢＬだけメインビットラインに連結することができるようにしている。すなわち、複数のサブビットラインの何れか１本を選択するため、いずれかのサブセルアレイブロックのＳＢＳＷ１信号だけを活性化させて何れか１本のサブビットラインを選択する。これにより、ビットラインにかかるロードを１本のサブビットラインのロードのレベルに減らすことができる。
【００２８】
上述したように、オープンビットラインからなる本発明の第２実施形態によるサブセルアレイブロックは、各セルがワードライン／プレートライン対とサブビットラインに一つずつ形成される点を除いては先に説明した第１実施形態の構成と同様である。
【００２９】
以下、１本のメインビットラインＭＢＬに連結されるセンスアンプ部８２及びその周辺回路の相互連結関係を説明する。
図８に示すように、１本のメインビットラインＭＢＬにはサブビットラインＳＢＬと、メインビットラインプルアップ部８５と、カラムセレクタ８１と、センスアンプ部８２とが連結されている。１本のメインビットラインＭＢＬには１本以上のサブビットラインＳＢＬが連結されている。図８では１本のメインビットラインに１本のサブビットラインが連結され、サブビットラインに複数のセルが連結されている状態だけを示し、他のサブセルアレイのサブビットラインは省略している。上記構成において、メインビットラインＭＢＬはカラムセレクタＣ／Ｓにより選択され、かつ、駆動されていない間はメインビットラインプルアップ部８５によりプルアップされている。
【００３０】
カラムセレクタ８１は、図９に示すように、メインビットラインＭＢＬと信号バスＳ．Ｂとの間に電圧降を無くすためのものであり、ＮＭＯＳとＰＭＯＳとからなるトランスファゲートである。図１３に示すように、書込動作／読取動作時に常にメインビットラインＭＢＬと信号バスＳ．Ｂがターンオンであるように、Ｃ／Ｓ＿Ｎを“ハイ”レベルにする。そして、メインビットラインプルアップ部８５は、図１１に示すようにメインビットラインプルアップ信号ＭＢＬＰＵを受けて動作するＰＭＯＳトランジスタから構成され、図１４に示すように、セルが動作している間はＰＭＯＳトランジスタがターンオフであるようにＭＢＬＰＵを“ハイ”レベルにし、セルが動作しない間にはＰＭＯＳトランジスタのターンオン“ロー”レベルとされる。
【００３１】
図８においてセンスアンプ部８２は、センスアンプ８４と、書き込み制御部８３と、信号バスＳ．Ｂと電源電圧端ＶＣＣとの間に構成される第６スイッチングトランジスタＳＴ６と、参照バスＲ．Ｂと接地電圧端ＶＳＳとの間に構成される第７スイッチングトランジスタＳＴ７と、参照バスＲ．Ｂと電源電圧端ＶＣＣとの間に構成される第８スイッチングトランジスタＳＴ８とから構成される。この書き込み制御部８３は信号バスＳ．Ｂを介して伝達されたデータを受けて駆動する。そして、第６、第８スイッチングトランジスタＳＴ６、ＳＴ８は信号バスと参照バスそれぞれを“ハイ”にプルアップできるロードＰＭＯＳで構成され、第７スイッチングトランジスタはＮＭＯＳで構成される。
【００３２】
第６、第８スイッチングトランジスタはそれぞれプルアップイネーブルＰＵＥ信号を受けて動作し、ＰＵＥが“ハイ”信号の時はオフ状態となり、“ロー”信号の時はオン状態となる。言い換えれば、図８、図１３に示すように、ＰＵＥは書込み区間にのみ“ハイ”レベルを出力して第６、第８スイッチングトランジスタをオフさせ、その他の区間では“ロー”レベルを維持して第６、第８スイッチングトランジスタをオンさせる。第６、第８スイッチングトランジスタは、少ないメインセル電流と少ない参照セル電流によっても信号バスＳ．Ｂと参照バスＲ．Ｂに大きな電圧差が発生するようにするためのものである。
【００３３】
又、信号バスＳ．Ｂと参照バスＲ．Ｂを介して伝達された信号を受けて動作するセンスアンプ８４は、図１０に示すように、カレントミラー型の第１センスアンプ１００と、センスアンプ制御部１０１と、ラッチ型の第２センスアンプ１０２とを備えている。更に、センスアンプ部８４の出力端と信号バスＳ．Ｂとの間にセンスアンプ出力フィードバック制御部１０３が設けられている。
【００３４】
カレントミラー型の第１センスアンプ１００は、イコライザー制御部ＥＱＣを間において第１、第２カレントミラーが対応している。更に、第１、第２カレントミラーは、図１０に示すように、それぞれ２つのＮＭＯＳトランジスタを備えており、それらの入力端に信号バスＳ．Ｂと参照バスＲ．Ｂを介してそれぞれメインセルのデータと参照セルのデータが入力されるように構成されている。双方のＮＭＯＳトランジスタのドレーン端にイコライザー制御部が配置されている。
なお、本実施形態においては第１カレントミラーが図面上左側であり、第２カレントミラーが右側である。イコライザー制御部はＮＭＯＳとＰＭＯＳとからなるトランスファゲートから構成されている。第１カレントミラーの出力端は、参照バスＲ．Ｂを介して参照セルのデータを入力されるＮＭＯＳトランジスタのドレーン端であり、第２カレントミラーの出力端は、逆に信号バスＳ．Ｂを介してメインセルのデータを入力されるＮＭＯＳトランジスタのドレーン端である。
【００３５】
センスアンプ制御部１０１は、カレントミラー型の第１センスアンプ１００とラッチ型の第２センスアンプ１０２との間に挿入された２つのトランスファゲートから構成される。センスアンプ制御部１０１は第１、第２センスアンプ制御信号ＳＡＣＮ、ＳＡＣＰに基づいて第１カレントミラーと第２カレントミラーの出力信号を第２センスアンプ１０２に伝達するか否かを制御する。そして、ラッチ型の第２センスアンプ１０２にもイコライザー制御部ＥＱＣが形成されている。
そして、センスアンプ出力フィードバック制御部１０３はメモリセルに“０”のデータを書込み又は再書き込みを行うためのものである。
【００３６】
次に、本発明による参照信号発生部について説明する。
本発明の参照信号発生部は、図１２に示すように、複数の参照キャパシタＦＣ１、ＦＣ２、ＦＣ３、．．．、ＦＣＮと、ＮＭＯＳトランジスタからなるレベル初期化部とから構成される。複数の参照キャパシタＦＣ１、ＦＣ２、ＦＣ３、．．．、ＦＣＮは、これらの第１電極が参照プレートラインＲＥＦ＿ＰＬに共通に連結され、これらの第２電極がストリッジノードＳＮの参照ラインＲＥＦ（ＳＮ）に共通に連結されて並列的に構成されている。そして、レベル初期化部を構成するＮＭＯＳトランジスタのゲートに参照セルイコライザー制御信号ＲＥＦ＿ＥＱが印加され、その一方の電極は接地端子Ｖｓｓに連結され、他方の電極はストリッジノードの参照ラインＲＥＦ（ＳＮ）に連結される。
【００３７】
図１５に示すように、このような参照信号発生部における参照プレートラインＲＥＦ＿ＰＬは、アクティブ区間の始まるｔ１区間にのみ“ロー”レベルとなり、他では“ハイ”である。以下、参照信号発生部の動作をｔ０〜ｔ７の区間に分けてより詳しく説明する。ｔ０、ｔ６、ｔ７はプリチャージ区間であり、ｔ１〜ｔ５区間は連続されるアクティブ区間である。まず、ｔ０区間はアクティブ区間以前のプリチャージ区間であり、参照プレートラインＲＥＦ＿ＰＬは“ハイ”レベルであり、参照セルイコライザー制御信号ＲＥＦ＿ＥＱも“ハイ”レベルである。したがって、レベル初期化部を構成するＮＭＯＳトランジスタがターンオンするので、参照ラインの出力信号ＲＥＦは“ロー”レベルである。この後、ｔ１区間はアクティブ区間の始まる区間であり、参照プレートラインＲＥＦ＿ＰＬは“ロー”レベルとなり、参照セルイコライザー制御信号ＲＥＦ＿ＥＱは“ハイ”レベルのままであるので、参照ＲＥＦ信号も“ロー”のままである。この後、ｔ２〜ｔ５区間に参照プレートラインが“ハイ”レベルとなり、参照セルイコライザー制御信号は“ロー”レベルとなるので、参照ＲＥＦ信号は“ハイ”レベルに変わる。この後、プリチャージ区間のｔ６、ｔ７区間には、参照プレートラインＲＥＦ＿ＰＬは“ハイ”レベルを続け、参照セルイコライザー制御信号ＲＥＦ＿ＥＱは“ロー”レベルから“ハイ”レベルに遷移することで、参照信号は“ロー”レベルを出力するようになる。
【００３８】
結局、上記実施形態のセンスアンプは図１５のｔ３〜ｔ６区間のみ“ハイ”レベルを出力する。
以下、本発明実施形態のセンスアンプの動作について説明する。本発明のセンスアンプ部の動作は、図１０、図１６に示すように、カレントミラー型の第１センスアンプ１００はｔ３区間に活性化され、ラッチ型の第２センスアンプ１０２はｔ４〜ｔ６区間に活性化される。
【００３９】
センスアンプ部の動作をｔ０〜ｔ７区間と各信号別に分けてより詳しく説明すると、次の通りである。前記と同様、ｔ０、ｔ６、ｔ７はプリチャージ区間であり、ｔ１〜ｔ５区間は連続されるアクティブ区間である。まず、チップ選択信号ＣＳＢｐａｄはアクティブ区間のｔ１〜ｔ５の間にのみ“ロー”レベルであり、第１センスアンプ１００の第１センスアンプ入力信号ＳＥＮ＿１はｔ３区間にのみ“ハイ”レベルとなり、第２センスアンプ１０２の第２センスアンプ入力信号ＳＥＮ＿２はｔ４〜ｔ６区間にのみ“ハイ”レベルとなる。そして、第１センスアンプ制御信号ＳＡＣＮはｔ４〜ｔ６区間にのみ“ロー”レベルとなり、第２センスアンプ制御信号ＳＡＣＰはｔ４〜ｔ６区間にのみ“ハイ”レベルとなる。上記したように、第１、第２センスアンプ制御信号ＳＡＣＮ、ＳＡＣＰは互いに反対位相を有し、ｔ４〜ｔ６区間の間は第１センスアンプ１００と第２センスアンプ１０２が連結されないようにする。又、イコライザー制御部ＥＱＣのＥＱＮとＥＱＰも反対位相を有し、ＥＱＮはｔ２〜ｔ６区間に“ロー”レベルで、ＥＱＰはｔ２〜ｔ６区間に“ハイ”レベルとなり、イコライザー制御部ＥＱＣを非活性化させる。このとき、ワードラインＷＬはｔ２〜ｔ４区間、ｔ６区間の間はＶＰＰで、ｔ５区間の間はＶＰＰ程昇圧された２ＶＰＰとなる。なお、ＶＰＰはＶＣＣより高い。
【００４０】
次に、本発明の不揮発性強誘電体メモリ装置の実施形態の全体的な動作を説明する。
本発明は、ＦｅＲＡＭメモリセルアレイに関し、セルアレイを複数のサブセルアレイに分けてサブビットラインとメインビットラインを利用するものである。
特に、セルから誘起された電圧をサブビットラインを介して第４スイッチングトランジスタＳＴ４のゲート端に印加することにより、セルのデータ値に基づいて第４スイッチングトランジスタＳＴ４に流れる電流値を変化させて、第４スイッチングトランジスタＳＴ４のドレーン端に連結されたメインビットラインの電圧を参照値と比較してセンシングするものである。
【００４１】
このような動作を行う強誘電体メモリ装置の駆動は、ワードラインとプレートラインにハイレベルの電圧を印加して単位セルに格納されたデータ値をサブビットラインに誘起させる段階と、サブビットラインに誘起された値に基づいて第４スイッチングトランジスタに流れる電流値が変わり、第４スイッチングトランジスタのドレーン端に接続されたメインビットラインの電圧値を基準値と比較して単位セルに格納されたデータ値をセンシングする段階と、アクティブ区間に単位セルにロジック“１”のデータをセルフブースト動作により書込み、この後プリチャージ区間に単位セルにロジック“０”のデータを書き込む段階とに分けて説明することができる。
【００４２】
上記動作を行う本実施形態は、図１７に示すように、サブビットラインの第１スイッチ信号ＳＢＳＷ１がロジック“０”のデータを書込むとき（ｔ６）だけ活性化されることが特徴である。更に、一般的にロジック“０”とロジック“１”のデータはプリチャージ区間に書き込むが、本発明ではロジック“０”とロジック“１”のデータのうち一つをアクティブ区間に書き込むことでプリチャージ時間を減らすこともその特徴がある。
【００４３】
以下、上記特徴を有する本発明の動作をタイミング図を参照して説明する。
セル動作の１サイクルはアクティブ区間とプリチャージ区間とに分けて説明できる。アクティブ区間はチップ選択信号が“ロー”レベルの時であり、プリチャージ区間はチップ選択信号が“ハイ”レベルの時である。
【００４４】
全体の動作タイミングをｔ０〜ｔ７区間に分けて説明する。ｔ０、ｔ６、ｔ７区間はプリチャージ区間であり、ｔ１〜ｔ５区間は連続されるアクティブ区間である。まず、図６、図１７に示すように、ｔ０区間はアクティブ区間以前のプリチャージ区間であり、サブビットラインＳＢＬを０ＶとするためにサブビットラインプルダウンＳＢＰＤ印加ラインに“ＶＣＣ”を印加する。このとき、ワードラインＷＬと、プレートラインＰＬと、サブビットラインの第１、第２スイッチ信号ＳＢＳＷ１、ＳＢＳＷ２印加ラインと、サブビットラインプルアップ信号ＳＢＰＵ印加ラインと、センスアンプイネーブル信号ＳＥＮ印加ラインには“０Ｖ”電圧を印加する。その後のｔ１区間はアクティブ区間の始まる区間であり、ＣＳＢ印加ラインとＳＢＰＤ印加ラインを“０Ｖ”に変え、その他の印加ラインはｔ０区間の電圧を維持する。ｔ２区間ではワードラインＷＬとプレートラインＰＬにＶＰＰ電圧を印加し、その他の印加ラインはｔ１区間の電圧を維持する。これにより、サブビットラインＳＢＬは“ハイ”レベルとなり、これにより第４スイッチングトランジスタＳＴ４がターンオンされてメインビットラインＭＢＬが“ロー”レベルに落ちる。次いで、ｔ３区間ではＷＬとＰＬは“ＶＰＰ”を維持し、センスアンプはＳＥＮにＶＣＣを印加してイネーブルさせ、その他の印加ラインはｔ２区間の信号を維持する。
【００４５】
そして、ｔ４区間ではワードラインＷＬは“ＶＰＰ”を維持し、プレートラインＰＬは“ＶＰＰ”から“０Ｖ”に遷移し、サブビットラインの第２スイッチ信号ＳＢＳＷ２印加ラインは“０Ｖ”から“ＶＰＰ”に遷移し、サブビットラインプルアップＳＢＰＵ印加ラインは“０Ｖ”を維持し、サブビットラインＳＢＬを“ロー”レベル（０Ｖ）とする。このＳＢＳＷ２をｔ４区間で前もって“ＶＰＰ”に遷移させる理由は、アクティブ区間中のｔ５区間でワードラインとＳＢＳＷ２を２ＶＰＰとしてセルフブースト(self boost)させて強誘電体キャパシタにロジック“１”のデータを書き込むためである。次いで、ｔ５区間はアクティブ区間に全てのセルにロジック“１”のデータを書き込むための区間である。ｔ４区間でＳＢＳＷ２が“ＶＰＰ”で、ＳＢＰＵが“０Ｖ”で、ＳＢＬがフロート(float)されている時、ＳＢＰＵを“ＶＰＰ”に遷移させると、ＳＢＬは“ＶＰＰ”に遷移され、ＳＢＳＷ２は“２ＶＰＰ”にセルフブーストされる。これにより、ＳＢＬの“ＶＰＰ”信号を受けた選択されたセルの強誘電体キャパシタに“ＶＰＰ”が伝達される。
【００４６】
この後、ｔ６区間はプリチャージ動作の始まる区間であり、ロジック“０”のデータを書き込む。このとき、ＷＬ、ＰＬは“ＶＰＰ”、ＳＢＳＷ１は“ＶＣＣ”、ＳＢＳＷ２は“０Ｖ”に遷移し、ＳＢＰＵは“ＶＰＰ”レベルを維持し、ＳＥＮは“ＶＣＣ”レベルを維持する。上記したように、ＳＢＳＷ１はこれまでの全区間で“０Ｖ”を維持して、このｔ６区間でのみ“ＶＣＣ”レベルに遷移されて第１スイッチングトランジスタＳＴ１をターンオンさせる。セルトランジスタはターンオンされた状態であるので、ＰＬの“ＶＰＰ”レベルがＳＢＬを介して第４スイッチングトランジスタのゲートに伝達されて第４スイッチングトランジスタがターンオンする。これにより、メインビットラインＭＢＬが“０Ｖ”となり、第１スイッチングトランジスタＳＴ１がターンオンしているので、サブビットラインＳＢＬを介してセルにメインビットラインＭＢＬの“０Ｖ”を書き込む。このように、サブビットラインＳＢＬは、セルから電圧が誘起され、この電圧を第４スイッチングトランジスタに印加することにより、そのトランジスタを介してメインビットラインを０Ｖとし、ＳＴ１を介してセルにロジック“０”を書き込むことができる。次いで、ｔ７区間はｔ０区間と同様のアクティブ動作以前と同じ状態を示す。
【００４７】
上記したように、従来ではビットラインの“ハイ”データを利用してセンスアンプの動作の終わった後にセルの“ハイ”データを書き込んだが、本発明ではＳＢＰＵ信号によりセルの“ハイ”データを書き込む。従って、ビットラインでのセンスアンプの動作に係わらず、独立的にセンスアンプが増幅動作している間にセルに“ハイ”データを再び書き込むことができる。特に、ＳＢＰＵの“ハイ”電圧をＶＣＣ以上昇圧された電圧を使用することにより、低電圧動作モードでセルを使用するとき格納電圧を高くすることができるので、１．０Ｖ以下の低電圧動作が可能である。又、センスアンプの増幅後に続く“ハイ”データの補強に必要な時間を除去することができるので、セル動作時間とサイクルタイムを減らすことができる。更に、メインビットラインＭＢＬに電流センシングを用いることにより、メインビットラインのキャパシタンスロードが大きくてもセンシングマージンがよく、メインビットライン自体のキャパシタンスミスマッチがあってもセンシングマージンが優れる。
【００４８】
上記でセル動作を説明するときの、セルの強誘電体キャパシタにＶＰＰを伝達するために動作するセルフブースト動作を図１８、図１９の回路構成に示している。
図１８は第１、第２制御信号ＣＯＮ１、ＣＯＮ２に基づいてＶＰＰを発生させる回路並びにその動作に対する図である。図１８に示すように、ＣＯＮ１信号が他端に入力されるＮＭＯＳキャパシタと、このＮＭＯＳキャパシタの他端（ＮＭＯＳのゲート入力端）と接地電圧端ＶＳＳとの間に構成され、ＣＯＮ２信号を受けて動作する、ＰＭＯＳとＮＭＯＳとからなるＣＭＯＳトランジスタと、電源電圧端ＶＣＣと出力端ＶＰＰとの間に構成され、ＣＭＯＳトランジスタの出力端の信号を受けて出力信号を決定するＰＭＯＳトランジスタとから構成される。図１８の回路の動作は、ＣＯＮ１に０Ｖが印加され、ＣＯＮ２にＶＣＣが印加されると、出力端ＶＰＰにはＶＣＣが出力され、ＣＯＮ１にＶＣＣが印加され、ＣＯＮ２に０Ｖが印加されると、出力端ＶＰＰには２ＶＣＣが出力される。
【００４９】
このような原理をセルの強誘電体キャパシタにＶＰＰを格納する動作に応用すると、次の通りである。
図１９に示すように、ＳＢＰＵ印加ラインとＳＢＬが０Ｖで、ＳＢＳＷ２印加ラインがＶＰＰであるとき、ＳＢＰＵをＶＰＰとすると、ＳＴ２を上記キャパシタと考えるとＳＢＳＷ２はセルフブーストされて２ＶＰＰとなる。上記のように、ＳＢＳＷ２が２ＶＰＰにセルフブーストされると、第２スイッチトランジスタＳＴ２を介してＳＢＬにＶＰＰが伝達される。そして、プレートラインＰＬがＶＰＰで、ＳＢＬが０Ｖで、ワードラインＷＬがＶＰＰであるとき、プレートラインが０Ｖに遷移され、ＳＢＬがＶＰＰに遷移されると、ワードラインはセルフブーストされて２ＶＰＰ（ＶＰＰ＋α）となる。このとき、ＳＢＳＷ２印加ラインとワードラインＷＬに伝達される信号を制御するために、ドライバー端部１９０にそれぞれＮＭＯＳトランジスタからなる二つのスイッチ素子を備えているが、これらのスイッチ素子はセルフブースト動作前はターンオンされており、セルフブースト動作の行われた時点にはターンオフされる。このようにして、セルフブースト動作によりセルトランジスタを介して強誘電体キャパシタにＶＰＰが格納される。
【００５０】
次に、図２０ａ、図２０ｂを参照して本発明のセルデータに“１”又は“０”が格納されているときの読取り動作を説明する。
まず、図２０ａに示すように、単位セルにロジック“１”のデータが格納されている場合、読取り時、サブビットラインＳＢＬの電圧も“ハイ”レベルとなるので、第４スイッチングトランジスタに電流量が多くなってメインビットラインＭＢＬに接地レベルの電圧が伝達されてメインビットラインの電圧レベルが参照レベルよりも低くなる。逆に、図２０ｂに示すように、単位セルにロジック“０”のデータが格納されている場合、読取り時、ＳＢＬの電圧も低いレベルとなるので、第４スイッチングトランジスタに流れる電流量が少なくなってＭＢＬの電圧が参照レベルよりも高くなる。
【００５１】
次に、本発明の第３、第４実施形態による不揮発性強誘電体メモリ装置並びにその動作について説明する。
本発明の第３、第４実施形態による不揮発性強誘電体メモリは、図７ａ、図７ｂに示すように、本発明の第１、第２実施形態による回路構成に、データの書込み時の電流漏出を防止する効果のあるＮＭＯＳトランジスタからなる第５スイッチングトランジスタＳＴ５を更に備えるものである。この第５スイッチングトランジスタＳＴ５は、サブビットラインの制御を受ける各第４スイッチングトランジスタに対応して構成されており、ゲート端はメインビットラインスイッチング信号ＭＢＳＷ１に連結され、ドレーン端は第４スイッチングトランジスタＳＴ４のソース端に連結され、ソース端は接地電圧端に連結されている。上記において、第３実施形態は折り返しビットライン構成を有し、第４実施形態はオープンビットライン構成（図７ｂ）を有する。
【００５２】
以下、第５スイッチングトランジスタを備える第３、第４実施形態による不揮発性強誘電体メモリの駆動方法を説明する。
本発明の第３、第４実施形態による不揮発性強誘電体メモリの駆動方法は、図２１に示すように、本発明の第１、第２実施形態による駆動方法に、ＭＢＳＷ１のタイミングを加えたものである。すなわち、ＭＢＳＷ１はロジック“１”のデータとロジック“０”のデータを書き込むときにのみ“ロー”レベルとなり、その書込み動作時に第５スイッチングトランジスタＳＴ５をオフさせる。ロジック“１”のデータの書込みはすべてのセルに行う。
【００５３】
以下、本発明の第５、第６実施形態による不揮発性強誘電体メモリ装置を説明する。
本発明の第５、第６実施形態による不揮発性強誘電体メモリにおけるサブセルアレイブロックは、図７ｃ、図７ｄに示すように、本発明の第１、第２実施形態による回路構成に、データの書込み時の電流漏出を防止する効果のあるＮＭＯＳトランジスタからなる第５スイッチングトランジスタＳＴ５を更に備えるものである。ただし、第５スイッチングトランジスタＳＴ５は、ゲート端がメインビットラインスイッチング信号ＭＢＳＷ１に連結され、ドレーン端は、第３、第４実施形態とは異なり、第４スイッチングトランジスタＳＴ４の各ソース端に共通に連結されている。ソース端は同様に接地電圧端ＶＳＳに連結されている。したがって、サブセルアレイブロックに１つだけ備わる。前記第５実施形態は折り返しビットライン構成を有し（図７ｃ）、第６実施形態はオープンビットライン構成を有する（図７ｄ）。
【００５４】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリ並びにその駆動方法によると、次のような効果がある。
複数のセンスアンプから構成された一つのセンスアンプ部を複数のセルアレイで共有して使用するので、素子のレイアウトの効率を高めることができる。
セルデータ値に基づいて第４スイッチングトランジスタの電流値が変わることを用いてメインビットラインＭＢＬの電圧を比較／センシングして単位セルのデータをセンシングすることができるので、メインビットラインのキャパシタンスロードが大きくてもセンシングマージンがよく、メインビットライン自体のキャパシタンスミスマッチがあってもセンシングマージンが優れる。
第５スイッチングトランジスタを備えることにより、データの書込み時に電流漏出によるセンシング誤差を防止することができる。
第５スイッチングトランジスタをサブセルアレイブロック毎に１つずつ備えるようにすると、電流漏出による問題を防止することができるとともにレイアウトの効率を高めるにも効果的である。
【図面の簡単な説明】
【図１】一般な強誘電体のヒステリシスループ特性図。
【図２】一般な強誘電体メモリの単位セル構成図。
【図３】ａは強誘電体メモリの書込モードの動作タイミング図、ｂは強誘電体メモリの読取モードの動作タイミング図。
【図４ａ】従来の第１方法による不揮発性強誘電体メモリのアレイ図、
【図４ｂ】従来の第２方法による不揮発性強誘電体メモリのアレイ図。
【図５ａ】本発明の実施形態による不揮発性強誘電体メモリのアレイ図。
【図５ｂ】本発明の実施形態による不揮発性強誘電体メモリのアレイ図。
【図６ａ】本発明の第１、第２実施形態によるサブセルアレイブロックの詳細回路図。
【図６ｂ】本発明の第１、第２実施形態によるサブセルアレイブロックの詳細回路図。
【図７ａ】本発明の第３実施形態によるサブセルアレイブロックの詳細回路図。
【図７ｂ】本発明の第４実施形態によるサブセルアレイブロックの詳細回路図。
【図７ｃ】本発明の第５実施形態によるサブセルアレイブロックの詳細回路図。
【図７ｄ】本発明の第６実施形態によるサブセルアレイブロックの詳細回路図。
【図８】メインビットラインＭＢＬとＭＢＬプルアップ部とカラムセレクタＣ／Ｓとセンスアンプの相互連結関係を概略的に示す構成図。
【図９】カラムセレクタの詳細回路図。
【図１０】単位センスアンプの詳細回路図。
【図１１】図８のＭＢＬプルアップ部の詳細回路図。
【図１２】参照信号発生部の詳細回路図。
【図１３】図８、図９のＣ／Ｓ＿Ｎ及びＰＵＥの動作タイミング図。
【図１４】ＭＢＬプルアップ部の動作タイミング図。
【図１５】図１２の参照信号発生部の動作タイミング図。
【図１６】センスアンプの動作タイミング図。
【図１７】本発明の第１、第２実施形態を示す図６ａ、図６ｂの回路の動作タイミング図。
【図１８】階層的なビットライン構造におけるＶＰＰ発生原理を示す回路及びタイミング図。
【図１９】階層的なビットライン構造におけるセルフブースト動作を示す回路図。
【図２０】ａ、ｂは階層的なビットライン構造における読取動作を示す説明図。
【図２１】本発明の第３、第４実施形態を示す図７ａ、図７ｂの回路の動作タイミング図。
【符号の説明】
５０、５６    セルアレイ部、
５１、５５、８１    カラムセレクタ、
５２、８４    センスアンプ、
５３    参照信号発生部、
５４、５７    メインビットラインプルアップ部、
６１〜６４、７１〜７４    スイッチング制御ブロック、
８２    センスアンプ部、
８３    書き込み制御部、
８５    メインビットラインプルアップ部、
１００    カレントミラー型の第１センスアンプ、
１０１    センスアンプ制御部、
１０２    ラッチ型の第２センスアンプ、
１０３    センスアンプ出力フィードバック制御部。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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