(57)【特許請求の範囲】
【請求項１】
被試験メモリを良否判定する際に、当該被試験メモリから比較対象として出力された比較データを出力する比較データ出力手段と、
この比較データ出力手段により出力される比較データの位相に合うように、前記被試験メモリの良否判定基準となる判定データを設定されたシフト段数分遅延させて出力する判定データ出力手段と、
前記比較データと前記判定データを論理比較して、判定結果データを出力する比較判定手段と、
を備えるＩＣ試験装置において、
前記比較判定手段から出力される判定結果データを設定されたシフト段数分遅延させて前記被試験メモリ内のアドレスを特定するアドレスパターンの位相に合うように出力する補正手段を備え、
前記判定データ出力手段及び前記補正手段は、各々シフト段数を調整可能であることを特徴とするＩＣ試験装置。
【請求項２】
前記判定データ出力手段と前記補正手段のシフト動作の合計段数は定数となる様に自動補正され、該定数は前記判定結果データの位相と前記アドレスパターンの位相とが一致するような定数であることを特徴とする請求項１記載のＩＣ試験装置。
【請求項３】
被試験メモリを試験して判定結果を出力するＩＣ試験装置の制御方法において、
前記被試験メモリを良否判定する際に、当該被試験メモリから比較対象として出力された比較データを出力する比較データ出力工程と、
この比較データ出力工程にて出力される比較データの位相に合うように、前記被試験メモリの良否判定基準となる判定データを設定されたシフト段数分遅延させて出力する判定データ出力工程と、
前記比較データと前記判定データを論理比較して、判定結果データを出力する比較判定工程と、
前記比較判定工程にて出力される判定結果データを設定されたシフト段数分遅延させて前記被試験メモリ内のアドレスを特定するアドレスパターンの位相に合うように出力する補正工程を含み、
前記判定データ出力工程及び前記補正工程は、各々シフト段数を調整可能であることを特徴とするＩＣ試験装置の制御方法。
【請求項４】
前記補正工程は、前記判定データ出力工程と前記補正工程のシフト動作の合計段数は定数となる様に自動補正され、前記定数は前記判定結果データの位相と前記アドレスパターンの位相とが一致するような定数であることを特徴とする請求項３記載のＩＣ試験装置の制御方法。
【請求項５】
ＩＣ試験装置における試験処理手順を制御するためのコンピュータが実行可能なプログラムを格納した記憶媒体であって、
前記被試験メモリを良否判定する際に、当該被試験メモリから比較対象として出力される比較データを出力するためのプログラムコードと、
出力された比較データの位相に合うように、前記被試験メモリの良否判定基準となる判定データを設定されたシフト段数分遅延させて出力するためのプログラムコードと、
前記比較データと前記判定データを論理比較して、判定結果データを出力するためのプログラムコードと、
出力された判定結果データを設定されたシフト段数分遅延させて、前記被試験メモリ内のアドレスを特定するアドレスパターンの位相に合うように出力するためのプログラムコードと、
前記判定データを遅延させる前記シフト段数及び前記判定結果データを遅延させる前記シフト段数をそれぞれ調整可能とするためのプログラムコードと、
を含むプログラムを格納したことを特徴とする記憶媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被試験メモリを試験して判定結果を出力するＩＣ試験装置、その制御方法、記憶媒体に関する。
【０００２】
【従来の技術】
近年、様々な電子機器に用いられるＩＣ（Integrated Circuit：集積回路）、ＬＳＩ（Large Scale Integrated circuit）の高密度化、高速化が急速に進んでいる。これらを構成する多数の回路は、コンデンサ、トランジスタ等の各素子を印刷、蒸着等により形成して実現されるが、大量生産される製品間にはその特性や品質にばらつきが生じる。この様なＩＣから構成される被試験メモリが、所定の機能通りに動作するか否かを試験し、製品としての良否を判定する装置がＩＣ試験装置である。
【０００３】
以下、図４を参照して、従来のＩＣ試験装置１０内部の比較判定部１６について説明する。
比較判定部１６は、被試験メモリ（図示略）から出力されるデバイスパターンと、所定のタイミングで出力される期待パターンとを比較する。すなわち、比較判定部１６は、デバイスパターンＥと、パターン発生部（図示略）から受信した期待パターンＧとの論理比較判定を行い、デバイスパターンＥと期待パターンＧが一致した場合には“パス”、不一致の場合には“フェイル”とする判定結果データを出力する。
【０００４】
比較判定部１６は、図４に示す様に、サンプリング回路１６ａ、レイテンシ回路１６ｂ、論理比較回路１６ｃを備えて構成される。
サンプリング回路１６ａは、デバイスパターンＥを入力データとし、ストロボエッジＦを入力クロックとするフリップフロップ（ＦＦ）回路である。サンプリング回路１６ａは、ストロボエッジＦによりサンプリングされたデバイスパターンＥを、次段の論理比較回路１６ｃへ比較データＪとして出力する。
【０００５】
レイテンシ回路１６ｂは、複数のフリップフロップ回路を直列に接続したシフト回路により構成され、予め設定された任意のシフト段数（サイクル数）からデータの取り出しが可能である。すなわち、レイテンシ回路１６ｂは、受信した期待パターンＧを、予め設定された段数分シフト動作させ、判定データＫとして論理比較回路１６ｃへ出力する。これにより、例えば、レイテンシ回路１６ｂが７個のフリップフロップ回路から構成される場合には、７段先までサイクルシフトが可能である。
【０００６】
また、論理比較回路１６ｃは、排他的論理和ゲートにより構成され、上記比較データＪと判定データＫとの排他的論理和をとることにより、各データの一致または不一致を判定し、一致の場合には“パス”の、不一致の場合には“フェイル”の判定結果データＨを出力する。
【０００７】
上述の様に、比較判定部１６にレイテンシ回路１６ｂを備えることにより、位相を合わせて、論理比較判定ができる。このため、テストレイトを超えたデバイスパターンＥを出力する様な高速動作の被試験メモリＷに対しても、容易な試験プログラムでＩＣ試験が可能である。
【０００８】
【発明が解決しようとする課題】
従来のＩＣ試験装置１０は、デバイスパターンＥと期待パターンＧの位相のずれを考慮した複雑な試験プログラムの作成を要しない点において有用であったが、近年の半導体メモリの高機能化や高速化に伴い、特定の被試験メモリの試験において、各ピン毎にレイテンシ設定を変えて試験する場合がある。
【０００９】
この様な被試験メモリＷのＩＣ試験を行う場合には、比較判定部１６の次段に位置する不良解析部において、判定結果データＨとアドレスパターンＩとの位相のずれが生じる。この位相のずれが、被試験メモリＷの正確な比較判定結果に影響を与えて、ＩＣ試験における被試験メモリの不良解析を行いにくくなる場合があった。
【００１０】
本発明の課題は、被試験メモリの各ピン毎のレイテンシ設定に合わせて出力段数を補正することにより、不良解析の容易なＩＣ試験装置、その制御方法、及び記憶媒体を提供することである。
【００１１】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の発明は、
被試験メモリ（例えば、図１の被試験メモリＷ）を良否判定する際に、当該被試験メモリから比較対象として出力された比較データ（例えば、図２の比較データＪ）を出力する比較データ出力手段（例えば、図２のサンプリング回路６ａ）と、
この比較データ出力手段により出力される比較データの位相に合うように、前記被試験メモリの良否判定基準となる判定データ（例えば、図２の判定データＫ）を設定されたシフト段数分遅延させて出力する判定データ出力手段（例えば、図２のレイテンシ回路６ｂ）と、
前記比較データと前記判定データを論理比較して、判定結果データ（例えば、図２の判定結果データＨ）を出力する比較判定手段（例えば、図２の論理比較回路６ｃ）と、
を備えるＩＣ試験装置（例えば、図１のＩＣ試験装置１）において、
前記比較判定手段から出力される判定結果データを設定されたシフト段数分遅延させて前記被試験メモリ内のアドレスを特定するアドレスパターン（例えば、図１のアドレスパターンＩ）の位相に合うように出力する補正手段（例えば、図２のレイテンシ補正回路６ｄ）を備え、
前記判定データ出力手段及び前記補正手段は、各々シフト段数を調整可能であることを特徴としている。
【００１２】
従って、判定結果データの位相をアドレスパターンの位相に合わせて出力することにより、被試験メモリの有する各ピンのレイテンシ設定に対応させてシフト段数を調整できる。その結果、各ピン毎にレイテンシ設定の異なる被試験メモリに対しても、複雑な試験プログラムを要せずに信頼性の高いＩＣ試験を実現できる。
【００１３】
また、請求項２の発明は、請求項１記載の発明において、
例えば、前記判定データ出力手段と前記補正手段のシフト動作の合計段数は定数となる様に自動補正され、前記定数は前記判定結果データの位相と前記アドレスパターンの位相とが一致するような定数であることを特徴としている。
【００１４】
従って、補正手段から出力される判定結果データの出力段数は、被試験メモリのレイテンシ設定に関わらず一定に保たれる。このため、被試験メモリの各ピン毎にレイテンシ設定の異なる場合であっても、容易に判定結果データの不良解析を行うことができる。
【００１５】
【発明の実施の形態】
図１〜図３を参照して、本発明に係るＩＣ試験装置１について説明する。
まず、構成を説明する。図１は、本発明を適用した一実施の形態におけるＩＣ試験装置１の機能的構成を示すブロック図である。図１において、ＩＣ試験装置１は、制御部２、パターン発生部３、タイミング発生部４、波形生成部５、比較判定部６、記憶部７ａを有する不良解析部７より構成される。
【００１６】
制御部２は、制御信号Ａによりパターン発生部３が発生するパターンの特性及び発生タイミング等を制御する。パターン発生部３は、制御部２から出力される制御信号Ａに従って、テストパターンＢを生成し波形生成部５へ順次出力する。タイミング発生部４は、制御部２から出力される制御信号Ａに従って、タイミングエッジＣを波形生成部５へ順次出力する。
【００１７】
波形生成部５は、タイミング発生部４から出力されるタイミングエッジＣに基づいて、パターン発生部３から出力されるテストパターンＢの波形を生成し、モジュレーションパターンＤに変換する。また、波形生成部５は、該モジュレーションパターンＤを、印加パターンとして被試験メモリＷへ出力する。
【００１８】
比較判定部６は、図２に示す様に、デバイスパターンＥを入力データとし、ストロボエッジＦを入力クロックとするフリップフロップ回路であるサンプリング回路６ａと、７個のフリップフロップ回路を直列に接続したシフト回路により構成されるレイテンシ回路６ｂと、排他的論理和ゲートにより構成される論理比較回路６ｃと、レイテンシ回路６ｂと同一の回路構成を有するレイテンシ補正回路６ｄと、を備えて構成される。
【００１９】
不良解析部７は、比較判定部６から出力される判定結果データＨを、パターン発生部３から出力され、良否判定の対象となるピンのアドレスを特定するアドレスパターンＩの入力アドレスと対応付けて、内部の記憶部７ａに記憶する。
【００２０】
次に、動作を説明する。
まず、制御部２は、パターン発生部３へ制御信号Ａを出力する。パターン発生部３は、制御部２から制御信号Ａを受信し、テストパターンＢを波形生成部５へ順次出力する。同様に、タイミング発生部４は、制御部２から制御信号Ａを受信し、タイミングエッジＣを波形生成部５へ順次出力する。
【００２１】
次に、波形生成部５は、パターン発生部３から出力されたテストパターンＢの波形を、所定の条件に従ってタイミング発生部４から出力されたタイミングエッジＣにより生成し、モジュレーションパターンＤに変換する。波形生成部５は、該モジュレーションパターンＤを、印加パターンとして被試験メモリＷへ出力する。
【００２２】
被試験メモリＷは、波形生成部５から印加されたモジュレーションパターンＤに従って、被試験メモリＷのメモリセル内の書き込み及び読み出し動作を行う。そして、被試験メモリＷから読み出されたデバイスパターンＥは、比較判定部６へ出力される。
【００２３】
比較判定部６は、被試験メモリＷから出力されたデバイスパターンＥを、タイミング発生部４から出力されるストロボエッジＦによりサンプリングする。比較判定部６は、デバイスパターンＥと、パターン発生部３から出力される期待パターンＧとの論理比較判定を行い、デバイスパターンＥと期待パターンＧが一致した場合には“パス”、不一致の場合には“フェイル”とする判定結果データＨを不良解析部７へ出力する。
【００２４】
ここで、図３を参照して、比較判定部６の動作について詳細に説明する。まず、サンプリング回路６ａは、ストロボエッジＦによりサンプリングされたデバイスパターンＥを、次段の論理比較回路６ｃへ比較データＪとして出力する。次に、レイテンシ回路６ｂは、パターン発生部３から出力された期待パターンＧを、予め設定された段数分シフト動作させ、判定データＫとして論理比較回路６ｃへ出力する。
【００２５】
例えば、デバイスパターンＥが、被試験メモリＷからテストレイトを３サイクル越えて出力される場合、パターン発生部３から出力される期待パターンＧも、各パターンの位相を合わせるために、３サイクル分シフト動作させる。すなわち、レイテンシ回路６ｂは、３段シフト動作される様にレイテンシ設定される。
【００２６】
また、論理比較回路６ｃは、上記比較データＪと判定データＫとの排他的論理和をとることにより、各データの一致または不一致を判定し、一致の場合には“パス”の、不一致の場合には“フェイル”の判定出力データＬを出力する。レイテンシ補正回路６ｄは、論理比較回路６ｃから出力された判定出力データＬを、予め設定された段数分シフト動作させ、判定結果データＨとして不良解析部７へ出力する。
【００２７】
すなわち、レイテンシ補正回路６ｄは、常時判定結果データＨを７段の出力段数に固定してレイテンシ設定する様に構成されているため、上述の様に、例えば、前段のレイテンシ回路６ｂで３段シフト動作設定されている場合、７段の出力段数に対して不足している４段分をシフト動作させる様に自動設定される。なお、本実施の形態では、出力段数が７段の場合を例示して説明したが、レイテンシ補正回路６ｄによれば、これに限らず、常に所定の出力段数に固定して出力できる。
【００２８】
この時、１個の被試験メモリＷの試験において、レイテンシ回路６ｂとレイテンシ補正回路６ｄのシフト動作の合計段数は、定数になる様に一定の関数に基づいて決定される。このため、判定結果データＨの出力段数は、レイテンシ設定に関わらず常時一定に保たれる。
【００２９】
レイテンシ補正回路６ｄは、被試験メモリＷの他のピンに対しても同様に、レイテンシ回路６ｂで設定されたレイテンシ設定に対応した自動補正を行う。これにより、不良解析部７へ出力される判定結果データＨは、被試験メモリＷのピン毎に異なるレイテンシ設定に関わらず、出力段数を一定とすることができる。従って、判定結果データＨとアドレスパターンＩとの位相のずれが無くなり、被試験メモリＷのレイテンシ設定に因らず、安定した判定結果が得られる。その結果、ＩＣ試験装置の判定結果の信頼性を向上できる。
【００３０】
また、不良解析部７は、比較判定部６から出力された判定結果データＨを、パターン発生部３から受信したアドレスパターンＩの入力アドレスと対応付けて、記憶部１６ａ内部の所定領域に記憶する。そして、ＩＣ試験装置１は、上記制御信号Ａの発信から判定結果データＨの記憶までの一連の処理を繰り返し実行することにより、被試験メモリＷのＩＣ試験を行う。不良解析部７の記憶部７ａには、“フェイル”が発生したアドレスが履歴的に記憶されているため、ＩＣ試験の実行後に一括して被試験メモリＷの不良解析を行うことができる。
【００３１】
【発明の効果】
請求項１または３または５に記載の発明によれば、判定結果データの位相をアドレスパターンの位相に合わせて出力することにより、被試験メモリの有する各ピンのレイテンシ設定に対応させてシフト段数を調整できる。その結果、各ピン毎にレイテンシ設定の異なる被試験メモリに対しても、複雑な試験プログラムを要せずに信頼性の高いＩＣ試験を実現できる。
【００３２】
請求項２または４記載に記載の発明によれば、請求項１に記載の発明の効果に加えて、補正手段から出力される判定結果データの出力段数は、被試験メモリのレイテンシ設定に関わらず一定に保たれる。このため、被試験メモリの各ピン毎にレイテンシ設定の異なる場合であっても、容易に判定結果データの不良解析を行うことができる。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態におけるＩＣ試験装置１の機能的構成を示すブロック図である。
【図２】図１の比較判定部６の構成を示すブロック図である。
【図３】図２のレイテンシ補正回路６ｄの構成を示すブロック図である。
【図４】従来の比較判定部１６の構成を示すブロック図である。
【符号の説明】
１    ＩＣ試験装置
２    制御部
３    パターン発生部
４    タイミング発生部
５    波形生成部
６    比較判定部
６ａ    サンプリング回路
６ｂ    レイテンシ回路
６ｃ    論理比較回路
６ｄ    レイテンシ補正回路
７    不良解析部
７ａ    記憶部
Ｓ    セレクタ
Ｗ    被試験メモリ
【図１】
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【図２】
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【図３】
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【図４】
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