(57)【特許請求の範囲】
【請求項１】
主情報と固定情報が畳み込み符号化された伝送データの符号の遷移状態に対応するブランチメトリックを生成する生成手段と、
前記ブランチメトリックに基づいてステートメトリックを算出するとともに、前記符号のパスを選択する選択手段と、
前記伝送データにおける前記固定情報の位置を検出する検出手段と、
前記検出手段による検出結果に対応して、前記固定情報の前記符号の遷移状態が終結した後、前記固定情報の前記ステートメトリックの値を変更する制御を行う制御手段と、
前記選択手段により選択されたパスのステートメトリック値を最小値とし、選択されなかったパスのステートメトリック値を最大値として前記符号の前記パスの選択状態を記憶する記憶手段と
を備える復号装置。
【請求項２】
前記制御手段は、前記固定情報の前記符号の遷移状態が終結した後のすべての前記固定情報の前記ステートメトリックの値を変更する
請求項１に記載の復号装置。
【請求項３】
前記制御手段は、前記固定情報の前記符号の遷移状態が終結した後の任意の１箇所の前記固定情報の前記ステートメトリックの値を変更する
請求項１に記載の復号装置。
【請求項４】
前記制御手段は、前記固定情報の前記符号の遷移状態が終結した後の任意の複数箇所の前記固定情報の前記ステートメトリックの値を変更する
請求項１に記載の復号装置。
【請求項５】
前記制御手段は、複数の前記固定情報の前記符号の遷移状態が終結した後の前記複数の前記固定情報の前記符号の状態が同一となるとき、前記複数の前記固定情報のそれぞれの対応する１箇所の前記ステートメトリックの値を変更する
請求項１に記載の復号装置。
【請求項６】
主情報と固定情報が畳み込み符号化された伝送データの符号の遷移状態に対応するブランチメトリックを生成する生成ステップと、
前記ブランチメトリックに基づいてステートメトリックを算出するとともに、前記符号のパスを選択する選択ステップと、
前記伝送データにおける前記固定情報の位置を検出する検出ステップと、
前記検出ステップでの検出結果に対応して、前記固定情報の前記符号の遷移状態が終結した後、前記固定情報の前記ステートメトリックの値を変更する制御を行う制御ステップと、
前記選択ステップの処理により選択されたパスのステートメトリック値を最小値とし、選択されなかったパスのステートメトリック値を最大値として前記符号の前記パスの選択状態を記憶する記憶ステップと
を含む復号方法。
【請求項７】
主情報と固定情報が畳み込み符号化された伝送データの符号の遷移状態に対応するブランチメトリックを生成する生成ステップと、
前記ブランチメトリックに基づいてステートメトリックを算出するとともに、前記符号のパスを選択する選択ステップと、
前記伝送データにおける前記固定情報の位置を検出する検出ステップと、
前記検出ステップでの検出結果に対応して、前記固定情報の前記符号の遷移状態が終結した後、前記固定情報の前記ステートメトリックの値を変更する制御を行う制御ステップと、
前記選択ステップの処理により選択されたパスのステートメトリック値を最小値とし、選択されなかったパスのステートメトリック値を最大値として前記符号の前記パスの選択状態を記憶する記憶ステップと
含む処理を実行させるコンピュータが読みとり可能なプログラムが記録された記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、復号装置および方法、並びに記録媒体に関し、特に、畳み込み符号化された伝送データにおける固定情報の位置を検出し、符号の遷移状態の終結を判断し、ステートメトリックの値を制御することにより、伝送データの変調方式が変更されたとき、伝送データの復号の誤り特性の劣化を抑制するようにした復号装置および方法、並びに記録媒体に関する。
【０００２】
【従来の技術】
わが国において、放送衛星（以下、BSと称する）によるデジタル放送サービスは、今後打ち上げが予定されているBS4後発機で行うことが、電波管理審議会で答申されている。伝送されるデータの種類は、ビデオ信号やオーディオ信号よりなる主情報、データの符号化率や変調方式を示す伝送方式、およびデータ内のトランスポートストリーム（以下、TSと称する）情報などを符号化したTMCC（Transmission  Multiplexing  Configuration  Control）信号、および伝送データの誤りの伝搬を断ち切るための特定パターンのデータよりなる固定情報である。
【０００３】
主情報は、符号化率R=1/2, 2/3, 3/4, 5/6, 7/8のいずれかで符号化されたQPSK（Quadrature  Phase  Shift  Keying）変調方式、または、符号化率R=2/3で符号化されたTC8PSK（Trellis-Coded  8  Phase  Shift  Keying）方式で伝送される。TMCC信号および固定情報は、符号化率１／２（R=1/2）で符号化されたBPSK（Binary  Phase  Shift  Keying）信号で伝送される。上記の放送方式において、基本となる変調方式（TC8PSK、BPSK、QPSK）が時分割で変化するときの、符号化方法および復号方法について、図５を参照して説明する。
【０００４】
情報生成器１は、バイナリデータである主情報、TMCC信号および固定情報をシリアルデータに変換する。シリアルパラレル変換器２は、シリアルデータが、 BPSKまたはQPSKの変調方式で変調されている場合、シリアルデータをそのまま出力し、TC8PSK変調方式で変調されている場合、シリアルデータを２ビットのパラレルデータに変換して出力する。
【０００５】
符号化器３は、入力されたデータを畳み込み符号化して出力する。マッピング回路４は、入力されたデータを、それぞれの変調方式に従って、BPSK、QPSK、またはTC8PSKの信号点に割り当て、Ｉ信号およびＱ信号を伝送路５に出力する。
【０００６】
復号器６は、Ｉ信号およびＱ信号を受信し、畳み込み符号化された信号が、BPSK、またはQPSKの変調方式で変調されている場合、１ビットのデータを復号し、TC8PSK変調方式で変調されている場合、２ビットのデータを復号して出力する。パラレルシリアル変換器７は、入力信号にBPSK、QPSKの変調方式が用いられている場合、入力信号をそのまま出力し、入力信号にTC8PSK変調方式が用いられている場合、２ビットのパラレルデータをシリアルデータに変換して出力する。TMCC制御器８は、TMCC信号を用いて情報生成器１乃至マッピング回路４を制御する。
【０００７】
情報生成器１について、図６を参照して、さらに説明する。情報出力回路２１は、固定情報（図６のTAB１およびTAB２）を、それぞれ、切り替え回路２２の入力端子１１−１、および入力端子１１−３に供給し、TMCC信号（図６のTMCC）を、入力端子１１−２に供給し、主情報（図６の主情報０乃至主情報４７）を、それぞれ、入力端子１２−０乃至入力端子１２−４７に供給する。切り替え回路２２は、信号切換器１３で、入力端子１１−１乃至１１−３、および入力端子１２−０乃至１２−４７を、時分割でスイッチングし、それぞれのシリアルデータ（TAB１、TMCC、TAB２、および主情報０乃至主情報４７）を生成し、シリアルパラレル変換器２に出力する。
【０００８】
切り替え回路２２の信号切換器１３によりスイッチングされたデータのフレーム構成を図７に示す。１つのスーパーフレームはフレーム０乃至フレーム７の８個のフレームで構成され、フレーム０は、固定情報TAB１、TMCC、固定情報TAB２、および主情報０乃至主情報４７で構成される。フレーム１乃至フレーム７は、フレーム０の固定情報TAB２が固定情報TAB３に代わることを除いて、フレーム０と同様に構成される。固定情報TAB１乃至固定情報TAB３の特定パターンの値は、TAB１＝0x1B95、TAB２＝0xA340、TAB３＝0x5CBFとされる。
【０００９】
符号化器３において、畳み込み符号化を行うトレリス符号化器について、図８を参照して説明する。シリアルパラレル変換器２から入力される信号が、TC8PSK以外の変調方式の場合、入力ビット（１ビット）が入力され、TC8PSK変調方式の場合、入力ビットとパラレルビットの２ビットが入力される。いずれの変調方式においても、トレリス符号化器は、入力ビットが入力されると、符号化率R＝1/2で符号化し、出力ビット２および出力ビット３を出力する。パラレルビットは符号化されず、そのまま出力ビット１として、出力される。つまり、トレリス符号化器は、全体として、２ビットの入力信号（入力ビットとパラレルビット）を符号化率R＝2/3で３ビットに符号化するようになされている。
【００１０】
入力ビットは、レジスタよりなる遅延回路３１、排他的論理和回路３３、および排他的論理和回路３４に入力される。遅延回路３１は、入力された入力ビットを、１単位時間だけ遅延させて、遅延回路３２および排他的論理和回路３３に出力する。レジスタよりなる遅延回路３２は、入力された入力ビットを、１単位時間だけ遅延させて、排他的論理和回路３３および排他的論理和回路３４に出力する。排他的論理和回路３３は、１単位時間ごとに、入力ビット、遅延回路３１から入力された信号、および遅延回路３２から入力された信号の排他的論理和を算出し、出力ビット２を出力する。排他的論理和回路３４は、１単位時間ごとに、入力ビットと遅延回路３２から入力された信号の排他的論理和を算出し、出力ビット３を出力する。
【００１１】
マッピング回路４は、符号化器３から入力された信号を、信号の変調方式に対応して、図９に示す信号点にマッピングする。図９（Ａ）は、BPSK変調方式で変調された信号（固定情報TAB１，固定情報TAB２，およびTMCC信号）の信号点配置を表しており、図９（Ｂ）は、TC8PSK変調方式で変調された信号（主情報０乃至主情報４７）の信号点配置を表している。この信号点は、マッピング回路４が出力する符号化された伝送データである。図９（Ｂ）の円の中心を対称に位置する２つの信号点（例えば、信号点(100)と信号点(000)）は、符号化された伝送データのブランチを構成し、信号点のMSB（Most  Significant  Bit）の一方は値１（例えば、信号点(100)のMSB）、他方は値０（例えば、信号点(000)のMSB）とされ、MSBを除くビットは同一（例えば、信号点(100)と信号点(000)の下位２ビット00）とされている。
【００１２】
復号器６の詳細な構成を、図１０を参照して説明する。ブランチメトリック（以下、ＢＭと称する）生成器４１は、受信信号（Ｉ，Ｑ）（図９の信号点配置のＩ座標とＱ座標の値に対応する）と、各ブランチの信号点（例えば、図９（Ｂ）の信号点(000)乃至信号点(111)）との２乗ユークリッド距離を、それぞれ計算し、４つのＢＭ信号（BM00、BM01、BM10、BM11）として出力する。また、ＢＭ生成器４１は、それぞれのブランチに対応して、選択したパラレルビット（以下、ＰＢと称する）情報（PB00、PB01、PB10、PB11）を出力する。
【００１３】
例えば、図１１に示すように、TC8PSK変調方式で変調された受信信号として、受信点Ｒ（−0.173，0.984）が受信されたとき、受信点Ｒと、信号点(000)および信号点(100)との、それぞれの２乗ユークリッド距離（簡単に言うと、図１１の実線部分の長さ）が計算され、より小さい方の距離（図１１の場合、受信点Ｒと信号点(100)の２乗ユークリッド距離の方が、信号点(000)との２乗ユークリッド距離より小さいため、受信点Ｒと信号点(100)の距離）がＢＭ信号BM00とされる。ＢＭ信号BM00に対応するＰＢ情報PB00は、ＢＭ信号BM00の算出に使用された信号点(100)のMSBの値(=1)が割り当てられる。同様に、受信点Ｒと信号点(001)と信号点(101)の２乗ユークリッド距離（図１１の点線部分）が算出され、この例の場合、信号点(001)との距離がＢＭ信号BM01とされ、ＰＢ情報PB01は値０（信号点(001)のMSB）が割り当てられる。ＢＭ信号BM10、BM11およびＰＢ情報PB10、PB11も同様に算出される。つまり、ＢＭ生成器４１は、受信信号としての受信点Ｒから、ブランチメトリックを算出し、マッピング回路４が出力する信号点（伝送データ）を復号するＢＭ信号とＰＢ情報を出力する。
【００１４】
BPSK変調方式で変調された信号の受信点Ｒ１(-0.173,0.984)が時刻t=t1で受信され、受信点Ｒ２(-0.173,-0.984)が時刻t=t1+1で受信されたとき、ＢＭ信号BM00は、図１２に示すように、次式で算出される。
BM00＝bm0(t1)＋bm0(t1+1)
ここで、bm0(t1)は、受信点Ｒ１のＩ成分(=-0.173)と信号点(0)のＩ成分(=+1)との２乗ユークリッド距離（＝（+1-(-0.173)）2）であり、bm0(t1+1)は、受信点Ｒ２のＩ成分(=-0.173)と信号点(0)のＩ成分(=+1)との２乗ユークリッド距離（＝（+1-(-0.173)）2）である。同様に、ＢＭ信号BM01は次式で算出される。
BM01＝bm0(t1)＋bm1(t1+1)
ここで、bm0(t1)は前述と同様の値であり、ここでは説明を省略する。bm1(t1+1)は、受信点Ｒ２のＩ成分(=-0.173)と信号点(1)のＩ成分(=-1)との２乗ユークリッド距離（＝（-1-(-0.173)）2）である。その他のＢＭ信号も同様に、次式で算出される。
BM10＝bm1(t1)＋bm0(t1+1)
BM11＝bm1(t1)＋bm1(t1+1)
【００１５】
BPSK変調方式において、パラレルビットは意味をなさない（符号化器３において、BPSK変調方式で変調された信号の場合、パラレルビットは入力されず、任意の値が出力されるため、データとして意味を持たない）ので、ＰＢ情報PB00乃至PB11は、任意の値が設定される。
【００１６】
図１３は、受信信号の基本符号（受信点からブランチメトリックを算出するために使用された信号点のMSBを除くビットに対応し、00、01、10、および11である）の状態遷移を表す図である。すなわち、図１３の遷移前状態および遷移後状態の基本符号は、符号化器３（トレリス符号化器）の内部状態を表しており、図８の遅延回路３１と遅延回路３２に保持されている値がそれぞれ、値０と値０のとき状態00を、値０と値１のとき状態01を、値１と値０のとき状態10を、値１と値１のとき状態11を表している。遷移前のそれぞれの状態から、遷移後のそれぞれの状態への矢印は、状態の遷移に対応している。例えば、状態00（遅延回路３１と遅延回路３２の値）のとき、値０が入力されると値00（出力ビット２と出力ビット３）を出力して、状態00（遅延回路３１と遅延回路３２の値）に遷移するので、I/Oの0/00は、このときの入力０と出力00を表している。その他の矢印、I/Oについても同様である。
【００１７】
すなわち、図８の符号化器３に対応させて説明すると、符号化器３は、遅延回路３１のレジスト値が０、遅延回路３２のレジスト値が０（状態00）のとき、入力ビットとして値０が入力されたとき、演算の結果として、出力ビット２として値０、出力ビット３として値０を（出力00を）出力し、演算後の遅延回路３１のレジスト値が０、遅延回路３２のレジスト値が０（状態00）となる（遷移する）。同様に、状態00のとき、値１が入力されると、値１１が出力され、状態10へ遷移し、状態10のとき、値０が入力されると、値１０が出力され、状態01へ遷移する。状態10のとき、値１が入力されると、値０１が出力され、状態11へ遷移する。他の状態の遷移も同様に算出することができる。
【００１８】
各々の状態から、状態の遷移に対応するステートメトリック（以下、ＳＭと称する）の値（図１４のリセット付きレジスタ５４Ａ乃至５４Ｄの有する値（SM00、SM01、SM10、およびSM11）に相当する）が演算される。また、状態が遷移するとき出力する信号は、ＢＭ信号とＰＢ情報が対応している。つまり、出力00にはＢＭ信号BM00とＰＢ情報PB00、出力01にはＢＭ信号BM01とＰＢ情報PB01、出力10にはＢＭ信号BM10とＰＢ情報PB10、および出力11にはＢＭ信号BM11とＰＢ情報PB11が、それぞれ対応している。
【００１９】
ACS（Add  Compare  Select）回路４２は、４つのＰＢ情報（PB00,PB01,PB10,PB11）、および４つのＢＭ信号（BM00,BM01,BM10,BM11）が入力され、ＰＢ情報とパスメモリ選択情報（pb00,sel00）、（pb01,sel01）、（pb10,sel10）、（pb11,sel11）を出力する。ACS回路４２の詳細を図１４のブロック図を参照して説明する。
【００２０】
加算器５１Ａは、ＢＭ生成器４１からのＢＭ信号BM00（状態00から状態00に遷移したときのＢＭ値）とリセット付きレジスタ５４Ａの値SM00（遷移前の状態00におけるステートメトリック値（以下、ＳＭ値と称する））を加算し、状態00から状態00に遷移したときの尤度（ＳＭ値）を算出する。加算器５２Ａは、ＢＭ生成器４１からのＢＭ信号BM11（状態01から状態00に遷移したときのＢＭ値）とリセット付きレジスタ５４Ｂの値SM01（遷移前の状態01におけるＳＭ値）を加算し、状態01から状態00に遷移したときの尤度（ＳＭ値）を算出する。なお、復号の初期状態において、リセット付きレジスタ５４Ａ乃至５４Ｄのレジスト値は、リセット回路（図示せず）から出力されるリセット信号により、値０にリセットされている。
【００２１】
遷移後状態の比較器５３Ａは、状態00から状態00に遷移したときのＳＭ値と、状態01から状態00に遷移したときのＳＭ値を比較し、より尤度の大きいパス（ＳＭ値）を選択する。比較器５３Ａは、状態00から状態00に遷移したときのＳＭ値（加算器５１Ａの出力）が、状態01から状態00に遷移したときのＳＭ値（加算器５２Ａの出力）以下の場合、小さい方のＳＭ値（加算器５１Ａの出力）をリセット付きレジスタ５４Ａに出力するとともに、パスメモリ（以下、ＰＭと称する）選択情報sel00として値０を、またＰＢ情報pb00として、選択したＳＭ値に対応するPB00を、それぞれパスメモリ４３に出力する。逆に、状態00から状態00に遷移したときのＳＭ値（加算器５１Ａの出力）が、状態01から状態00に遷移したときのＳＭ値（加算器５２Ａの出力）より大きい場合、小さい方のＳＭ値（加算器５２Ａの出力）をリセット付きレジスタ５４Ａに出力するとともに、ＰＭ選択情報sel00として値１が、またＰＢ情報pb00として、選択したＳＭ値に対応するPB11が、それぞれパスメモリ４３に出力される。リセット付きレジスタ５４Ａは、比較器５３Ａで選択されたＳＭ値を、状態00におけるステートメトリックとして格納する。
【００２２】
加算器５１Ｂ乃至リセット付きレジスタ５４Ｂは、加算器５１Ａ乃至リセット付きレジスタ５４Ａと同様の演算を行い、状態10または状態11から状態01に遷移したときのＳＭ値（パスの尤度）を算出し、ＰＭ選択情報sel01およびＰＢ情報pb01をパスメモリ４３に出力する。他の状態10および状態11への遷移についても同様の演算が行われる。ＢＭ生成器４１およびACS回路４２は、受信信号（例えば、図１１の受信点Ｒ）を受信するごとに前述の処理を行う。
【００２３】
パスメモリ４３は、ACS回路４２から入力されたＰＭ選択情報sel00,sel01,sel1,sel11、およびＰＢ情報pb00,pb01,pb10,pb11に、値0,0,1,1を連結した値(pb00,0),(pb01,0),(pb10,1),(pb11,1)を用いて最尤パスの選択を行う。パスメモリ４３について、図１５のブロック図を参照して、詳細に説明する。なお、パスメモリ４３の、各列のレジスタとセレクタ（例えば、レジスタ６３Ａ乃至６３Ｄとレジスタ出力先のセレクタ６４Ａ乃至６４Ｄ）の関係は、図１３の状態の遷移に対応している。状態00に対応する１行目のレジスタのうち、１列目のレジスタ６１Ａは、ACS回路４２からの状態00におけるＰＢ情報pb00に対応する値(pb00,0)を格納する。状態00におけるパスの選択を行うセレクタ６２Ａは、状態00の１列目のレジスタ６１Ａからの値(pb00,0)と、状態01に対応する２行目のレジスタのうち、１列目のレジスタ６１Ｂからの値（pb01,0)のいずれかを、ＰＭ選択情報sel00に基づいて選択し、２列目の状態00のレジスタ６３Ａに出力し、保持させる。
【００２４】
例えば、１列目のレジスタ６１Ａには、ACS回路４２から入力された状態00に遷移したときのＰＢ情報pb00（例えば、PB00）と値０の連結が格納されており、２行目の１列目のレジスタ６１Ｂには、ACS回路４２から入力された状態01に遷移したときのＰＢ情報pb01（例えば、PB10）と値０の連結が格納されており、レジスタ６１Ａとレジスタ６１Ｂのレジスト値がセレクタ６２Ａに出力される。状態00のセレクタ６２Ａは、ACS回路４２から入力されたＰＭ選択情報sel00（例えば、状態00からの選択を指示する値０）に対応して、レジスタ６１Ａから入力された値(pb00（例えば、PB00の値０）,0)を２列目のレジスタ６３Ａに出力する。
【００２５】
パスメモリ４３においては、このように、すべての列（受信点数）およびすべての状態（状態00乃至状態11)について、ＰＭ選択情報に基づいて、連結値の選択と遷移が行われ、最後に、セレクタ７７において、ステートメトリックの最小値を示す情報smminに基づいて、状態00の連結値（レジスタ７６Ａに記憶されている値）乃至状態11の連結値（レジスタ７６Ｄに記憶されている値）のいずれかが、最も尤度の大きい状態の連結値として選択され、その選択された連結値が出力される。
【００２６】
【発明が解決しようとする課題】
ある時点に入力されたデータは、パスメモリ４３の列の数（受信信号数）だけパスの選択処理が行われる。これは、ある時点に入力されたデータは、その後に入力されるデータによって影響を受け、パスメモリ４３の列の数（受信信号数）だけ遅延されて出力されることを意味する。
【００２７】
例えば、時刻tで、変調方式がBPSKからTC8PSKに変化したとき、時刻(t-1)においては、BPSK変調方式に対応するデータが入力され、ブランチメトリックが計算される。その後、ACS回路４２において、その計算結果に基づいたパスの選択情報が計算され、さらにパスメモリ４３において、パスメモリの選択処理が行われる。
【００２８】
しかしながら、BPSK変調方式のデータは、時刻(t-1)で入力されたデータに対応する出力が得られるまで、時刻t以降に入力されるTC8PSK変調方式で変調されたデータの影響を受ける。TC8PSK変調方式で変調されたデータに対するブランチメトリックは、BPSK変調方式で変調されたデータに対するブランチメトリックより、相対的に尤度の信頼性が低いため、そのパスの選択情報の信頼性も低くなってしまう。結果として、信頼性を高めるために、BPSK変調方式で伝送したにも関わらず、伝送方式が、TC8PSK変調方式に変化したため、伝送方式の変化点で誤り特性が劣化する課題がある。
【００２９】
本発明はこのような状況に鑑みてなされたものであり、畳み込み符号化された伝送データにおける固定情報の位置を検出し、符号の遷移状態の終結を判断し、ステートメトリックの値を制御するようにし、もって、伝送データの変調方式が変更されたときの、伝送データの復号の誤り特性の劣化を抑制するものである。
【００３０】
【課題を解決するための手段】
請求項１に記載の復号装置は、主情報と固定情報が畳み込み符号化された伝送データの符号の遷移状態に対応するブランチメトリックを生成する生成手段と、ブランチメトリックに基づいてステートメトリックを算出するとともに、符号のパスを選択する選択手段と、伝送データにおける固定情報の位置を検出する検出手段と、検出手段による検出結果に対応して、固定情報の符号の遷移状態が終結した後、固定情報のステートメトリックの値を変更する制御を行う制御手段と、選択手段により選択されたパスのステートメトリック値を最小値とし、選択されなかったパスのステートメトリック値を最大値として符号のパスの選択状態を記憶する記憶手段とを備える。
【００３１】
請求項６に記載の復号方法は、主情報と固定情報が畳み込み符号化された伝送データの符号の遷移状態に対応するブランチメトリックを生成する生成ステップと、ブランチメトリックに基づいてステートメトリックを算出するとともに、符号のパスを選択する選択ステップと、伝送データにおける固定情報の位置を検出する検出ステップと、検出ステップでの検出結果に対応して、固定情報の符号の遷移状態が終結した後、固定情報のステートメトリックの値を変更する制御を行う制御ステップと、選択ステップの処理により選択されたパスのステートメトリック値を最小値とし、選択されなかったパスのステートメトリック値を最大値として符号のパスの選択状態を記憶する記憶ステップとを含む。
【００３２】
請求項７に記載の記録媒体は、主情報と固定情報が畳み込み符号化された伝送データの符号の遷移状態に対応するブランチメトリックを生成する生成ステップと、ブランチメトリックに基づいてステートメトリックを算出するとともに、符号のパスを選択する選択ステップと、伝送データにおける固定情報の位置を検出する検出ステップと、検出ステップでの検出結果に対応して、固定情報の符号の遷移状態が終結した後、固定情報のステートメトリックの値を変更する制御を行う制御ステップと、選択ステップの処理により選択されたパスのステートメトリック値を最小値とし、選択されなかったパスのステートメトリック値を最大値として符号のパスの選択状態を記憶する記憶ステップと含む処理を実行させるコンピュータが読みとり可能なプログラムを記録する。
【００３３】
請求項１に記載の復号装置、請求項６に記載の復号方法、および請求項７に記載の記録媒体においては、主情報と固定情報が畳み込み符号化された伝送データの符号の遷移状態に対応するブランチメトリックが生成され、ブランチメトリックに基づいてステートメトリックが算出されるとともに、符号のパスが選択され、伝送データにおける固定情報の位置が検出され、検出結果に対応して、固定情報の符号の遷移状態が終結した後、固定情報のステートメトリックの値を変更する制御が行われ、選択されたパスのステートメトリック値を最小値とし、選択されなかったパスのステートメトリック値を最大値として符号のパスの選択状態が記憶される。
【００３４】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、特許請求の範囲に記載の発明の各手段と以下の実施の形態との対応関係を明らかにするために、各手段の括弧内に、対応する実施の形態（但し一例）を付加して本発明の特徴を記述すると、次のようになる。但し勿論この記載は、各手段を記載したものに限定することを意味するものではない。
【００３５】
すなわち、請求項１に記載の復号装置は、主情報と固定情報が畳み込み符号化された伝送データの符号の遷移状態に対応するブランチメトリックを生成する生成手段（例えば、図２のＢＭ生成器４１）と、ブランチメトリックに基づいてステートメトリックを算出するとともに、符号のパスを選択する選択手段（例えば、図２の比較器８３Ａ）と、伝送データにおける固定情報の位置を検出する検出手段（例えば、図２のACS制御器８５）と、検出手段による検出結果に対応して、固定情報の符号の遷移状態が終結した後、固定情報のステートメトリックの値を変更する制御を行う制御手段（例えば、図２のACS制御器８５）と、選択手段により選択されたパスのステートメトリック値を最小値とし、選択されなかったパスのステートメトリック値を最大値として符号のパスの選択状態を記憶する記憶手段（例えば、図２のパスメモリ４３）とを備えることを特徴とする。
【００３６】
以下、本発明について説明するが、本発明の符号化装置と復号装置よりなるシステムの基本的な構成は、図５に示した場合と同様であるので、対応する符号を用いて以下の説明を行う。
【００３７】
図７のスーパーフレーム１において、固定情報TAB1、および固定情報TAB2は、１６ビットの予め定められた特定パターンの信号のため、この固定情報の最初の２ビットが図８の符号化器３に入力されたとき、符号化器３の内部状態が一意に定まる。つまり、符号化器３の出力は、例えば、固定情報TAB1の最初の２ビットが入力されるまでは、遅延回路３２に格納されている、スーパーフレーム０のフレーム７の特定パターンの信号でない主情報４７のデータにより状態が定められるため、一意に定まらない。引き続き、３ビット目以降の残りの１４ビットが入力されたとき、符号化器３の出力は、一意に定まる。本発明では、このような状態を、畳み込み符号（トレリス符号）の終結ととらえ、復号器側で、それに対応する処理（以下、終結処理と称する）を行うことで、伝送方式の変化点における誤り特性の劣化が抑制される。
【００３８】
図１は、復号器６に固定情報TAB1のデータが入力されたときの、基本符号の状態の遷移を表すトレリス線図である。時刻t=0が、符号化器３に固定情報TAB1の第１ビットが入力されたタイミングに対応するものとすると、そのときの符号化器３の状態は、固定情報TAB1のデータの直前の情報ビット（スーパーフレーム０のフレーム７の主情報４７のデータの最終ビット）と、固定情報TAB1の第１ビットにより定まるが、固定情報TAB1の直前の情報ビットの値は任意であるので、状態00であるのか、または状態01であるのかが定まらない。固定情報TAB1のデータ（0x1B95=”0001 1011 1001 0101”）の第２ビットが入力された、時刻t=1のタイミングにおいて、初めて固定情報TAB1の状態は、状態00に一意に定まる。以下、図１のように固定情報TAB1のデータのビットが入力されるごとに、状態は一意に遷移する。
【００３９】
復号器６は、入力された固定情報の状態が一意に定まった時点を、固定情報の畳み込み符号の終結と判定し、それに対応する終結処理を行う。
【００４０】
この終結処理を行うため、本発明のACS回路４２は、図２に示すように構成される。なお、復号器６において、ＢＭ生成器４１とパスメモリ４３は、従来の場合と同一構成のものをそのまま使用することができる。図２のACS回路４２において、加算器８１Ａ乃至比較器８３Ａは、図１４のACS回路４２の加算器５１Ａ乃至比較器５３Ａの構成と同様であるので、ここではその説明を省略する。
【００４１】
セットリセット付きレジスタ８４Ａは、比較器８３Ａで選択された状態00のＳＭ値を格納する。セットリセット付きレジスタ８４Ｂは、比較器８３Ｂで選択された状態01のＳＭ値を格納する。セットリセット付きレジスタ８４Ｃは、比較器８３Ｃで選択された状態10のＳＭ値を格納する。セットリセット付きレジスタ８４Ｄは、比較器８３Ｄで選択された状態11のＳＭ値を格納する。ACS制御器８５は、セットリセット付きレジスタ８４Ａ乃至８４Ｄのレジスタの値を制御する信号を出力する。
【００４２】
次に、ACS回路４２の動作について説明する。復号の初期状態において、ACS制御器８５は、セットリセット付きレジスタ８４Ａ乃至８４Ｄに対し、リセット信号を出力し、それぞれのレジスト値を０に設定させる。ACS制御器８５は、スーパーフレームの先頭の位置を示す信号SFSTが入力されたとき、スーパーフレームの位置を知ることができるとともに、それを基準として、固定情報TAB1のデータ、および固定情報TAB2のデータの位置を知ることができる。
【００４３】
例えば、図１の時刻t=1で、固定情報TAB1のデータ（第２ビット）が符号化器３に入力されたとき、符号化器３の内部状態は、状態00に定まるので、これに対応するデータ（時刻t=1におけるＢＭ信号およびＰＢ情報）がACS回路４２に入力されたとき、ACS制御器８５は終結処理を行う。
【００４４】
時刻t=1のとき、ACS回路４２の状態00に対応する回路ACS00において、加算器８１Ａは、ＢＭ生成器４１からのＢＭ信号BM00（状態00から状態00に遷移したときのＢＭ値）と、リセット付きレジスタ８４Ａの値（前述のACS制御器８５により値０に設定されている）を加算し（時刻t=1において、状態00から状態00に遷移したときのＳＭ値を算出し）、比較器８３Ａに出力する。加算器８２Ａは、ＢＭ生成器４１からのＢＭ信号BM11（状態01から状態00に遷移したときのＢＭ値）と、リセット付きレジスタ８４Ｂの値（前述のACS制御器８５により値０に設定されている）を加算し（時刻t=1において、状態01から状態00に遷移したときのＳＭ値を算出し）、比較器８３Ａに出力する。
【００４５】
比較器８３Ａは、状態00から状態00に遷移したときのＳＭ値と、状態01から状態00に遷移したときのＳＭ値を比較し、より尤度の大きいパス（ＳＭ値）を選択する。すなわち、比較器８３Ａは、状態00から状態00に遷移したときのＳＭ値（加算器８１Ａの出力）が、状態01から状態00に遷移したときのＳＭ値（加算器８２Ａの出力）以下の場合、小さい方のＳＭ値（加算器８１Ａの出力）をセットリセット付きレジスタ８４Ａに出力するとともに、ＰＭ選択情報sel00として値０を、またＰＢ情報pb00として、選択したＳＭ値に対応するPB00を、パスメモリ４３に出力する。
【００４６】
逆に、状態00から状態00に遷移したときのＳＭ値（加算器８１Ａの出力）が、状態01から状態00に遷移したときのＳＭ値（加算器８２Ａの出力）より大きい場合、小さい方のＳＭ値（加算器８２Ａの出力）がセットリセット付きレジスタ８４Ａに出力されるとともに、ＰＭ選択情報sel00として値１が、またＰＢ情報pb00として、選択したＳＭ値に対応するPB11が、パスメモリ４３に出力される。ACS回路４２の状態01に遷移したときの演算を行う回路ACS01、状態10に遷移したときの演算（ＳＭ値の算出、ＰＭ選択情報の生成、およびＰＢ情報の選択）を行う回路ACS10、および状態11に遷移したときの演算（ＳＭ値の算出、ＰＭ選択情報の生成、およびＰＢ情報の選択）を行う回路ACS11は、回路ACS00と同様の演算を行う。
【００４７】
ACS回路４２の回路ACS00は、時刻t=1における固定情報TAB1の一意に定まった状態00の演算を行ったことになる。このとき、ACS制御器８５は、セットリセット付きレジスタ８４Ａにリセット信号を出力し、そのレジスト値を値０に設定する。つまり、状態00における、時刻t=1で算出されたＳＭ値は、値０に変更される。このＳＭ値は、時刻t=2において、状態00のセットリセット付きレジスタ８４Ａのレジスト値として使用される。
【００４８】
ACS回路４２の状態01に遷移したときの演算（ＳＭ値の算出、ＰＭ選択情報の生成、およびＰＢ情報の選択）を行う回路ACS01は、時刻t=1における固定情報TAB1の一意に定まった状態00の演算を行っておらず（時刻t=1では、状態01への状態遷移はなかった）、ACS制御器８５は、状態01のＳＭ値を格納するセットリセット付きレジスタ８４Ｂにセット信号を出力し、そのレジスト値をMAX値に設定する。つまり、状態01の回路ACS01においては、時刻t=1で算出されたＳＭ値（セットリセット付きレジスタ８４Ｂのレジスト値）は、MAX値に変更される。このＳＭ値は、時刻t=2において、状態01のセットリセット付きレジスタ８４Ｂのレジスト値として使用される。ACS制御器８５は、時刻t=1における、状態10に遷移したときの演算（ＳＭ値の算出、ＰＭ選択情報の生成、およびＰＢ情報の選択）を行う回路ACS10、および状態11に遷移したときの演算（ＳＭ値の算出、ＰＭ選択情報の生成、およびＰＢ情報の選択）を行う回路ACS11に、回路ACS01と同様の処理（セットリセット付きレジスタ８４Ｃと８４Ｄのレジスト値をMAX値に設定する処理）を行う。
【００４９】
以上のように、終結処理は、一意に定まった状態のＳＭ値を算出したセットリセット付きレジスタのレジスト値を、値０に変更し、その他の状態のＳＭ値を算出したセットリセット付きレジスタのレジスト値をMAX値に変更する。このセットリセット付きレジスタの変更されたレジスト値は、次のデータが入力されたとき使用され、選択されたパスのＳＭ値を最小にし、選択されなかったパスのＳＭ値を最大にする。従ってＳＭ値の比較により行うパスの選択状態が明確となる効果がある。
【００５０】
ここで、MAX値は、ステートメトリックが取り得る最大値とされ、ブランチメトリックの取りうる最大値(拘束長Ｋ(=3)-1=2)の倍より大きな値とすることが望ましいが、MAX値は、誤り訂正能力の劣化量とハードウエア構成とのトレードオフを考慮し、必ずしもブランチメトリックの取りうる最大値の倍より大きな値でなくともよい。
【００５１】
同様に、時刻t=2では、符号化器３の内部状態は状態00となるので、ACS制御器８５は、状態00のＳＭ値SM00（セットリセット付きレジスタ８４Ａのレジスト値）に値０を設定し、状態01のＳＭ値SM01（セットリセット付きレジスタ８４Ｂのレジスト値）、状態10のＳＭ値SM10（セットリセット付きレジスタ８４Ｃのレジスト値）、および状態11のＳＭ値SM11（セットリセット付きレジスタ８４Ｄのレジスト値）にMAX値を設定する。時刻t=3では、符号化器３の内部状態は状態10となるので、状態10のＳＭ値SM10に値０を設定し、状態00のＳＭ値SM00、状態01のＳＭ値SM01、および状態11のＳＭ値SM11にMAX値を設定する。
【００５２】
以上の終結処理は、時刻t=15に対応する、固定情報TAB1の最終ビットの値１（図１に示す固定情報TAB1の特定パターンの値1B95の最終ビットの値）が入力されるまで行われる。時刻t=16に対応する受信信号は、TMCC信号となるため、終結処理が行われず、従来のACS回路４２（図１３のACS回路４２）と同様のACS処理が行われる。
【００５３】
固定情報TAB2のデータは、固定情報（0xA340=”1010 0011 0100 0000”）であるため、固定情報TAB1のデータと同様に、固定情報TAB2のデータの第２ビット目に対応する受信信号の処理から、固定情報TAB2のデータの第１６ビット目に対応する受信信号の処理まで、一意に定まる状態遷移に基づいて、前述の終結処理が行われる。固定情報TAB2のデータより後のデータは、主情報０のデータであるため、従来のACS回路４２と同様の処理が行われる。
【００５４】
前述したACS回路４２は、固定情報TAB1および固定情報TAB2のデータに対し、すべて終結処理を行ったが、固定情報のデータの一部で、終結処理を行うことによっても、同様の効果を得ることができる。
【００５５】
例えば、固定情報TAB1の場合で説明すると、図１において、時刻t=0で固定情報TAB1のデータの第１ビットが入力され、続いて時刻t=1で固定情報TAB1のデータの第２ビットが入力され、初めて、固定情報TAB1の状態は、状態00に一意に定まる。ACS回路４２は、この時刻t=1では終結処理を行わず、時刻t=15（固定情報TAB1のデータの第１６ビットが入力されたとき）のときのみ終結処理を行う。時刻t=15において、状態は、状態10となる（図８に示すように、LSB側の新たなビットが左側に示される）ため、ACS制御器８５は、状態10のＳＭ値SM10に値０を設定し、状態00のＳＭ値SM00、状態01のＳＭ値SM01、および状態11のＳＭ値SM11にはMAX値（前述したMAX値と同じ）を設定する。時刻t=16では、TMCC信号が入力されるため、ACS回路４２は、従来のACS回路４２と同様の処理を行う（終結処理を行わない）。つまり、信号の種別が変更となる直前のタイミングで、終結処理を行うことにより、すべてのデータに終結処理を行った場合と同様の効果を得ることができる。
【００５６】
固定情報TAB2の場合は、信号の種別が変更となった直後のタイミング、すなわち、固定情報TAB2の第２ビットが入力されたときのみ、終結処理を行えば、前述の効果を得ることができる。なお、固定情報TAB2の第１ビットが入力されたときは、状態が一意に定まらないため、終結処理を行うタイミングとすることはできない。
【００５７】
終結処理を信号の種別が変化したタイミングで行うACS回路は、ACS回路４２をそのまま使用して実現することができる。ACS制御器８５は、SFST信号により、終結処理を行うタイミングを検出したときだけ、リセット信号を該当するセットリセット付きレジスタ（例えば、固定情報TAB1のデータの終結処理では、時刻t=15のとき、状態10に対応するセットリセット付きレジスタ８４Ｃ）に出力し、セット信号を該当するセットリセット付きレジスタ（例えば、固定情報TAB1のデータの終結処理では、時刻t=15のとき、セットリセット付きレジスタ８４Ａ、８４Ｂおよび８４Ｄ）に出力する。
【００５８】
図３は、前述の終結処理において、ACS制御器８５が、セットリセット付きレジスタに、セット信号またはリセット信号を出力するタイミングを表している。時刻t=15で、固定情報TAB1の第１６ビット目が入力されたとき、ACS制御器８５は、そのときの状態10のＳＭ値SM10を有するセットリセット付きレジスタ８４Ｃにリセット信号を出力し、その他の状態のステートメトリックの値を有するセットリセット付きレジスタ８４Ａ（ＳＭ値SM00を有する）、８４Ｂ(ＳＭ値SM01を有する)および８４Ｄ(ＳＭ値SM11を有する)にセット信号を出力する。固定情報TAB２の第２ビット目が入力されたとき、ACS制御器８５は、そのときの状態01のＳＭ値SM01を有するセットリセット付きレジスタ８４Ｂにリセット信号を出力し、その他の状態のステートメトリックの値を有するセットリセット付きレジスタ８４Ａ(ＳＭ値SM00を有する)、８４Ｃ(ＳＭ値SM10を有する)および８４Ｄ(ＳＭ値SM11を有する)にセット信号を出力する。
【００５９】
ＢＳ放送方式において、信号の種別が変化する（例えば、固定情報TAB1からTMCC信号に、またはTMCC信号から固定情報TAB2に変化する）とき終結処理を行うと、伝送方式の通知に用いられるTMCC信号は、信号種別が変化する前後の信号（固定情報TAB1およびTAB2）の影響を受けず、誤り特性を改善することができる。
【００６０】
終結処理を行うタイミングと回数は、固定情報の入力に対して、一意に定まる状態遷移の期間（図１の時刻t=1乃至時刻t=15）において、復号器６の誤り訂正能力と処理資源のトレードオフを考慮すれば、前述したタイミング以外でも行うことができる。例えば、固定情報TAB1と固定情報TAB2において、ともに第７ビットが入力されたときのみ終結処理を行うことができる。このタイミングは、固定情報TAB1とTAB2の状態がともに状態10となるため、ACS制御器８５は、固定情報TAB1と固定情報TAB2に出力する、セット信号およびリセット信号の出力タイミング、およびそのMAX値を同一とすることができ、回路構成を簡略化することができる。なお、固定情報TAB1またはTAB2の第７ビットが入力されるタイミングに限らず、双方の状態が同一となるタイミングとしてもよい。
【００６１】
また、終結処理は、固定情報TAB1と固定情報TAB2の双方で、必ず実施しなければならないものではなく、いずれか一方のとき（例えば、信号が変化するタイミングの固定情報TAB1の最終ビットが入力されたとき、または固定情報TAB2の第２ビットが入力されたとき）だけに行うようにしてもよい。
【００６２】
図８の符号化器（トレリス符号化器）３は、説明を簡単にするために、簡略化したものであり、実際に日本ＢＳデジタル放送方式で採用されている符号化器（トレリス符号化器）３の構成を図４に示す。このトレリス符号化器は、図８の符号化器３と同様に、入力ビットとパラレルビットを入力し、入力ビットは符号化率R=1/2で符号化し、パラレルビットは符号化されず、そのまま出力され、符号化器全体として、符号化率R=2/3で符号化する。
【００６３】
このトレリス符号化器は、入力ビットの符号化に際し、拘束長K=7であるため、レジスタよりなる遅延回路が６個（遅延回路９１乃至遅延回路９６）設置される。遅延回路９１乃至遅延回路９６は、入力された入力ビットを１単位時間だけ遅延させて出力する。排他的論理和回路９７は、入力ビット、遅延回路９１の出力信号、遅延回路９２の出力信号、遅延回路９３の出力信号、および遅延回路９６の出力信号の排他的論理和を算出し、出力ビット２を出力する。排他的論理和回路９８は、入力ビット、遅延回路９２の出力信号、遅延回路９３の出力信号、遅延回路９５の出力信号、および遅延回路９６の出力信号の排他的論理和を算出し、出力ビット３を出力する。
【００６４】
このトレリス符号化器は拘束長K=7であるため、内部状態が６４（＝２7）通り存在し、固定情報の状態遷移状態が一意に定まるのは、入力データの第６ビット目が保存されたとき（第７ビットが入力されたとき）である。このトレリス符号化器に対応する復号器は、復号器６を内部状態６４に拡張することで構成することができる。復号器の動作も同様であるので、ここでは説明を省略する。
【００６５】
なお、本明細書中において、上記処理を実行するコンピュータプログラムをユーザに提供する提供媒体には、磁気ディスク、CD-ROMなどの情報記録媒体の他、インターネット、デジタル衛星などの伝送媒体も含まれる。
【００６６】
【発明の効果】
以上のように、請求項１に記載の復号装置、請求項６に記載の復号方法、および請求項７に記載の記録媒体によれば、主情報と固定情報が畳み込み符号化された伝送データにおける固定情報の位置を検出し、固定情報の符号の遷移状態が終結した後、固定情報のステートメトリックの値を変更する制御を行い、選択されたパスのステートメトリック値を最小値とし、選択されなかったパスのステートメトリック値を最大値として符号のパスの選択状態を記憶するようにしたので、非常に簡易な回路構成で、伝送データの変調方式の変化点における復号の誤り特性の劣化を抑制することができ、かつ、回路の小規模化、少電力化を実現することができる。
【図面の簡単な説明】
【図１】 固定情報TAB1の状態の遷移を表すトレリス線図である。
【図２】本発明を適用したACS回路４２の構成例を示すブロック図である。
【図３】図２のACS回路４２が終結処理を行うタイミングの例を説明する図である。
【図４】符号化器３の他の構成例を示すブロック図である。
【図５】信号を符号化して伝送し、復号する伝送系を表すブロック図である。
【図６】図５の情報生成器１の構成の詳細を示すブロック図である。
【図７】図６の切り替え回路２２から出力される信号のフレーム状態を表す図である。
【図８】図５の符号化器３の詳細な構成を示すブロック図である。
【図９】図５のマッピング回路４で、信号がマッピングされる信号点を説明する図である。
【図１０】図５の復号器６の詳細な構成を表すブロック図である。
【図１１】図１０のＢＭ生成器４１がＢＭ信号を生成するときのブランチメトリックを説明する図である。
【図１２】図１０のＢＭ生成器４１がＢＭ信号を生成するときのブランチメトリックを説明する図である。
【図１３】図５の符号化器３における信号の遷移状態を表す図である。
【図１４】図１０のACS回路４２の詳細な構成を表すブロック図である。
【図１５】図１０のパスメモリ４３の詳細な構成を表すブロック図である。
【符号の説明】
１  情報生成器，  ２  シリアルパラレル変換器，  ３  符号化器，  ４  マッピング回路，  ６  復号器，  ７  パラレルシリアル変換器，  ３１，３２  遅延回路，  ３３，３４  排他的論理和回路，  ４１  ＢＭ生成器，  ４２  ACS回路，  ４３  パスメモリ，  ６１Ａ  レジスタ，  ６２Ａ、７７  セレクタ，  ８１Ａ，８２Ａ  加算器，  ８３Ａ  比較器，  ８４Ａ  セットリセット付きレジスタ，  ８５  ACS制御器， ９１，９２，９３，９４，９５，９６  遅延回路，  ９７，９８  排他的論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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