(57)【特許請求の範囲】
【請求項１】
記憶内容の格納場所を示す複数ビットからなるタグ、及び単位ブロック選択用のインデックスを出力し、命令及びデータに基づいて動作するマスタ制御装置と、
前記タグ及び前記インデックスの組み合わせに対応した単位ブロック毎に対応付けることができる前記命令及び前記データを記憶内容として記憶する主記憶装置と、
前記記憶内容のうちの一部分の写しを一時記憶内容として記憶する複数の前記単位ブロックを有する一時記憶装置と、
を備えた記憶システムであって、
前記一時記憶装置は、
前記単位ブロック毎に、前記単位ブロックがヒットした回数から前記単位ブロックがミスヒットしリプレース候補となったのにも関わらずリプレースしなかった回数を差し引いた値を履歴情報として有し、前記履歴情報に対応する前記単位ブロックがミスヒットし前記リプレース候補となった際に、前記履歴情報の値が一定値以上である場合には、前記履歴情報に対応する前記単位ブロックのリプレースを行わず、前記履歴情報の値が一定値より下回る場合には、前記履歴情報に対応する前記単位ブロックのリプレースを行う構成になっていることを特徴とする記憶システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャッシュメモリやＴＬＢ(Translation Look-aside Buffer) 等の一時記憶装置におけるヒット率の向上を図った記憶システムに関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；ジョン・Ｌ・ヘネシー、デイビッド・Ａ・パターソン共著、成田光彰訳、「コンピュータの構成と設計［下］」初版(1996-4-19) 日経ＢＰ社、P.421
記憶システムにおける一時記憶装置は、マスタ制御装置（以下、「ＭＣＵ」という）によるアクセスに局所性がある場合、記憶内容が完全に揃っている主記憶装置に比べて容量が小さく、高速にアクセスが可能なものであり、この主記憶装置の記憶内容の一部分の写しを一時的に記憶することにより、平均的なアクセス時間を短縮するものである。一時記億装置には、リプレース単位ブロック毎に記憶内容の有効／無効状態を示すバリッドビット（以下、「Ｖビット」という）を記憶する領域があり、初期状態では全ブロックが無効状態になり、記憶内容が入力されたときに有効状態になる。一時記億装置中の或る記憶内容に対してアクセスしたとき、該当する記憶内容が該一時記憶装置に存在することを「ヒット」、存在しないことを「ミス」といい、それぞれの確率を「ヒット率」及び「ミス率」という。
【０００３】
図２は、前記文献に記載された従来の記憶システムの一例を示す概略の構成図である。
この記憶システムは、インデックス（例えば、下位アドレス）ａｄ１及びタグ（例えば、上位アドレス）ａｄ２を出力するＭＣＵ１と、この記憶システムが動作するために必要なプログラムを記憶内容Ｓ２として記憶する主記憶装置２と、記憶内容Ｓ２のうちの一部分の写しを一時記憶内容として記憶する一時記憶装置１０とを備えている。一時記憶装置１０は、インデックスａｄ１をデコードしてデコード値Ｓ１１を出力するデコーダ１１と、デコード値Ｓ１１に対応して選択される単位ブロック１２0 ，…，１２n と、タグａｄ２を格納するタグ格納領域１２0 −１，…，１２n −１と、Ｖビットを格納するＶビット格納領域１２0 −２，…，１２n −２と、一時記憶内容Ｓ１２0 −３，…，Ｓ１２n −３を記憶する一時記憶内容格納領域１２0 −３，…，１２n −３とを備えている。更に、この記憶システムは、タグａｄ２と、デコード値Ｓ１１に対応して選択されたタグＳ１２−１及びＶビットＳ１２−２とを入力してヒット／ミスを判定し、ヒットしたときにアクティブモードのヒット情報Ｓ１３を出力するヒット判定回路１３を備えている。
【０００４】
図３は、図２の動作説明図である。
この図３を参照しつつ、図２の動作を説明する。
インデックスａｄ１がデコーダ１１でデコードされ、そのデコード値Ｓ１１に基づいて単位ブロック１２0，…，１２nのうちの１つ（例えば、単位ブロック１２0）が選択される。タグａｄ２、単位ブロック１２0中のタグ１２0−１及びＶビット１２0−２はヒット判定回路１３に入力され、Ｖビット１２0−２が有効状態で且つタグａｄ２とタグ１２0−１とが等しい場合にヒットとして判定され、アクティブモードのヒット情報Ｓ１３が出力される。この時、主記憶装置２に代わって一時記憶内容格納領域１２0−３から記憶内容Ｓ１２0−３がＭＣＵ１へ送出される。一方、ミスした場合、ＭＣＵ１から主記憶装置２にアクセスされ、この主記憶装置２から該当する記憶内容Ｓ２が読出されてＭＣＵ１へ送出されると共に、一時記憶内容格納領域１２0−３の記憶内容Ｓ１２0−３が記憶内容Ｓ２にリプレースされると共にタグ１２0−１の内容も記憶内容Ｓ２に対応したタグにリプレースされる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の図２の記憶システムでは、次のような課題があった。
（ａ）  一時記憶内容格納領域１２0 −３，…，１２n −３の一時記憶内容Ｓ１２0 −３，…，Ｓ１２n −３をリプレースする場合、各単位ブロック１２0 ，…，１２n がそれぞれ複数のウェイで構成されていると、リプレース箇所の候補が複数存在する。この場合、その候補を選択する方法は、例えば、最も長い間使用されなかったブロックをリプレースの対象とするＬＲＵ(Least Recently Used) 等のように種々の方法があるが、リプレース動作を実行するか否かを選択的に制御することはできない。即ち、従来のリプレースの制御方法として、一時記憶内容格納領域１２0 −３，…，１２n −３の一部分或いは全部を予め「リプレース禁止」又は「リプレース可能」と設定しておくという非選択的な制御方法（これを、フリーズという）が用いられてる。そのため、リプレースせずにそのまま記憶しておく方が後でヒット率が高くなる一時記憶内容Ｓ１２0 −３，…，Ｓ１２n −３をリプレースしてしまうことや、リプレースしたほうがヒット率が高くなる一時記憶内容Ｓ１２0 −３，…，Ｓ１２n −３をリプレースしない。
（ｂ）  ミスによって無条件にリプレースする場合では、繰返しアクセスすることによって何度もヒットしている単位ブロック１２0 ，…，１２n を、唯１回の単発的なミスによってリプレースしてしまう。一時記億装置１０の効果及び性能を高めるためには、ヒット率を向上させることが重要であるが、従来の固定リプレース方法では困難である。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明は、記憶内容の格納場所を示す複数ビットからなるタグ、及び単位ブロック選択用のインデックスを出力し、命令及びデータに基づいて動作するＭＣＵと、前記タグ及び前記インデックスの組み合わせに対応した単位ブロック毎に対応付けることができる前記命令及び前記データを記憶内容として記憶する主記憶装置と、前記記憶内容のうちの一部分の写しを一時記憶内容として記憶する複数の前記単位ブロックを有する一時記憶装置とを備えた記憶システムであって、前記一時記憶装置は次のように構成されている。
【０００７】
前記一時記憶装置は、前記単位ブロック毎に、前記単位ブロックがヒットした回数から前記単位ブロックがミスヒットしリプレース候補となったのにも関わらずリプレースしなかった回数を差し引いた値を履歴情報として有し、前記履歴情報に対応する前記単位ブロックがミスヒットし前記リプレース候補となった際に、前記履歴情報の値が一定値以上である場合には、前記履歴情報に対応する前記単位ブロックのリプレースを行わず、前記履歴情報の値が一定値より下回る場合には、前記履歴情報に対応する前記単位ブロックのリプレースを行う。
【００１４】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す記憶システムの概略の構成図である。
この記憶システムは、インデックス（例えば、下位アドレス）ａｄ１及びタグ（例えば、上位アドレス）ａｄ２を出力するＭＣＵ２１と、この記憶システムが動作するために必要なプログラムを記憶内容Ｓ２２として記憶する主記憶装置２２と、記憶内容Ｓ２２のうちの一部分の写しを一時記憶内容として記憶する一時記憶装置３０とを備えている。一時記憶装置３０は、インデックスａｄ１をデコードしてデコード値Ｓ３１を出力するデコーダ３１と、デコード値Ｓ３１に対応して選択される単位ブロック３２0 ，…，３２n と、タグａｄ２を格納するタグ格納領域３２0 −１，…，３２n −１と、Ｖビットを格納するＶビット格納領域３２0 −２，…，３２n −２と、一時記憶内容Ｓ３２0 −３，…，Ｓ３２n −３を記憶する一時記憶内容格納領域３２0 −３，…，３２n −３とを備えている。
又、この記憶システムは、タグａｄ２と、デコード値Ｓ３１に対応して選択されたタグＳ３２−１及びＶビットＳ３２−２とを入力してヒット／ミスを判定し、ヒットしたときにアクティブモードのヒット情報Ｓ３３を出力するヒット判定手段（例えば、ヒット判定回路）３３を備えている。更に、この一時記憶装置３０には、「ヒットの回数−ミスの回数」を履歴情報Ｓ３２0 −４，…，Ｓ３２n −４として格納する履歴情報格納領域３２0 −４，…，３２n −４と、ヒット情報Ｓ３３、ＶビットＳ３２−２及びデコード値Ｓ３１に対応して選択された履歴情報Ｓ３２−４を入力してリプレース情報Ｓ３４を出力するリプレース判定手段
（例えば、リプレース判定回路）３４とが設けられている。
【００１５】
図４は、図１の動作説明図である。
この図４を参照しつつ、図１の動作を説明する。
本実施形態では、一時記憶装置３０に記憶されている過去にヒットした単位ブロックに対してミスが発生した場合には、リプレースを行わないように判定している。この判定には、履歴情報Ｓ３２0 −４，…，Ｓ３２n −４を記憶及び更新して用いる。履歴情報Ｓ３２0 −４，…，Ｓ３２n −４の更新では、リプレースした時に履歴情報Ｓ３２0 −４，…，Ｓ３２n −４を例えば“０”とし、ヒットした時に“＋１”とし、ミスした時に“−１”とする。これにより、「ヒットの回数−ミスの回数」の履歴情報Ｓ３２0 −４，…，Ｓ３２n −４が実現される。但し、本実施形態では、履歴情報Ｓ３２0 −４，…，Ｓ３２n −４の下限を“０”、及び上限を“１”として飽和させることにより、１ビットで表現する。
【００１６】
図１において、インデックスａｄ１がデコーダ３１でデコードされ、そのデコード値Ｓ３１に基づいて単位ブロック３２0，…，３２nのうちの１つ（例えば、単位ブロック３２0）が選択される。タグａｄ２、単位ブロック３２0中のタグ３２0−１及びＶビット３２0−２はそれぞれタグＳ３２−１及びＶビットＳ３２−２としてヒット判定回路３３に入力され、Ｖビット３２−２が有効状態で且つタグａｄ２とタグ３２−１とが等しい場合にヒットとして判定され、アクティブモードのヒット情報Ｓ３３が出力される。この時、主記憶装置２２に代わって一時記憶内容格納領域３２0−３から記憶内容３２0−３がＭＣＵ２１へ送出され、履歴情報Ｓ３２0−４が“１”になる。一方、ミスした場合、履歴情報Ｓ３２0−４が“０”になっていれば、過去にヒットしていないので、タグ３２0−１、Ｖビット３２0−２及び一時記憶内容Ｓ３２0−３が主記憶装置２２の記憶内容のうちの他の部分の写しにリプレースされ且つ履歴情報Ｓ３２0−４が“０”になる。又、履歴情報Ｓ３２0−４が“１”になっていれば、過去にヒットしているので、リプレースが行われず且つ履歴情報Ｓ３２0−４が“０”になる。
【００１７】
このように、繰返しアクセスされるものをリプレースされ難くすることにより、単発的なアクセスによって一時記憶内容が乱されることが防止され、ヒット率が高められる。
例えば、1000h 番地（但し、h は16進数）の命令フェッチと2000h 番地の命令フェッチとが単位ブロック３２0 ，…，３２n のうちの或る単位ブロックにマッピングされるとする。そして、或るプログラムの当該ブロックに対するアクセス・パターンが1000番地の命令をｍ回フェッチする度に2000h 番地の命令を１回フェッチすることを繰返すと仮定する。
従来の図２中の一時記憶装置１０では、該当する単位ブロックに対して（ｍ−１）回のヒット、及び1000h 番地の命令から2000h 番地の命令へのリプレースと2000h 番地の命令から1000h 番地の命令へのリプレースが発生し、合計２回のミスが発生する。
【００１８】
本実施形態の一時記憶装置３０では、１回の繰返しに対してリプレースが発生せず、1000h 番地に対するｍ回の命令フェッチが全てヒットし、2000h 番地に対する命令フェッチが１回だけミスする。従って、該当する単位ブロックに対してｍ回のヒットと１回のミスが定常状態として発生する。
このように、「ヒットの回数−ミスの回数」の履歴情報Ｓ３２−４に応じてリプレースの振舞いを意図的に差別化する（つまり、履歴情報Ｓ３２−４に応じた選択肢を設ける）ことにより、一時記憶装置３０に記憶されるものが選択的に制御される。しかも、差別化したとしても、単発的なアクセスしか発生しない単位ブロックでも自然に一時記憶できることになり、従来の図２中の一時記憶装置１０の柔軟性を損なうことはない。
【００１９】
以上のように、この第１の実施形態では、履歴情報Ｓ３２0−４，…，Ｓ３２n−４として記憶されている過去にヒットした単位ブロックに対してミスが発生した場合には、リプレースを行わないようにしたので、繰返しアクセスされるものがリプレースされ難くなる。そのため、単発的なアクセスによって一時記憶内容が乱されることが防止され、簡単なハードの追加のみで従来よりもヒット率を高めることができる。
【００２０】
第２の実施形態
図５は、本発明の第２の実施形態を示す記憶システムの概略の構成図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
この記憶システムでは、図１中の一時記憶装置３０に代えて、異なる構成の一時記憶装置３０Ａが設けられている。一時記憶装置３０Ａでは、一時記憶装置３０中のリプレース判定回路３４に代えて、異なる構成のリプレース判定回路３４Ａが設けられている。リプレース判定回路３４Ａは、タグａｄ２の所定のビット（例えば、最上位ビット、以下、これを「ＭＳＢ」という）、タグ３２−１のＭＳＢ、ヒット情報Ｓ３３、ＶビットＳ３２−２及び履歴情報Ｓ３２−４を入力してリプレース情報Ｓ３４Ａを出力する回路である。他は、図１と同様の構成である。
【００２１】
図６は、図５の動作説明図である。
この図６を参照しつつ、図５の動作を説明する。
本実施形態では、一時記憶装置３０Ａにおいて、タグａｄ２の前半の領域に対応した内容が一時記憶されている単位ブロック３２0，…，３２nに対してタグａｄ２の後半の領域のアクセスがあった場合、１度目ではリプレースせず、２度目にリプレースするように判定している。この判定には、履歴情報Ｓ３２0−４，…，Ｓ３２n−４を記憶及び更新して用いると共に、タグａｄ２のＭＳＢとタグ３２−１のＭＳＢの情報も用いる。履歴情報Ｓ３２0−４，…，Ｓ３２n−４の更新では、タグａｄ２の前半の領域に対応した内容が一時記憶されている単位ブロック３２0，…，３２nに対してタグａｄ２の後半の領域のアクセスが初めてあった場合のみカウント・アップし、それ以外では“０”にクリアする。これにより、プログラムを高速実行部分と低速実行部分とに分けることができる場合、これらの高速実行部分と低速実行部分とをそれぞれ一時記憶内容格納領域３２0−３，…，３２n−３の異なった領域に格納し、タグａｄ２を元にヒット率が差別化される。
【００２２】
図６において、タグａｄ２のＭＳＢが“０”の単位ブロックの記憶内容を、別のタグａｄ２のＭＳＢが“０”の単位ブロックの記憶内容にリプレースすることを［０→０］のように表現すると、［０→０］、［１→１］［１→０］については従来のリプレースと同じ動作であるが、［０→１］についてだけは２回続けて要求が発生しないとリプレースが生じない。
例えば、0000h 番地（即ち、ＭＳＢ＝０）の命令フェッチと8000h 番地（即ち、ＭＳＢ＝１）の命令フェッチとが一時記憶装置３０Ａの同じ単位ブロック３２0 ，…，３２n にマッピングされるとする。そして、或るプログラムの当該単位ブロック３２0 ，…，３２n に対するアクセス・パターンが0000h 番地の命令をｎ回フェッチする度に8000h 番地の命令を１回フェッチすることを繰返すと仮定する。
【００２３】
従来の図２中の一時記憶装置１０では、該当する単位ブロックに対して0000h 番地で（ｍ−１）回のヒットと１回のミス、及び8000h 番地で１回のミスが定常状態として発生する。即ち、１回の繰返しに対して、［０→１］と［１→０］のリプレースがそれぞれ１回ずつ発生し、合計２回ミスが発生する。
本実施形態の一時記憶装置３０Ａでは、該当する単位ブロックに対して0000h 番地でｍ回のヒット、及び8000h 番地で１回のミスが定常状態として発生する。即ち、１回の繰返しに対して、リプレースが発生せず、0000h 番地の命令フェッチが全てヒットし、8000h 番地の命令フェッチだけがミスすることになる。
このように、タグａｄ２によるアクセス領域に応じてリプレースの振舞いを意図的に差別化する（つまり、タグａｄ２によるアクセス領域に応じた選択肢を設ける）ことにより、一時記憶装置３０Ａが記憶する領域の優先度を意図的に変更することができる。しかも、差別化したとしても、優先度の低い領域のアクセスしか発生しない単位ブロックでも自然に一時記億できることになり、単位ブロックの有効利用を損なうことはない。
【００２４】
以上のように、この第２の実施形態では、或る用途のプログラムを高速実行部分と低速実行部分に分けることができる場合、これらの高速実行部分と低速実行部分とをそれぞれ一時記憶内容格納領域３２0 −３，…，３２n −３の異なった領域に格納し、タグａｄ２を元にヒット率を差別化するようにしている。そのため、この意図的な差別化を適切に用いれば、用途に応じたヒット率を制御することができ、簡単なハードの追加のみで従来よりもヒット率を高めることができる。
【００２５】
第３の実施形態
図７は、本発明の第３の実施形態を示す記憶システムの概略の構成図であり、第１及び第２の実施形態をそれぞれ示す図１及び図５中の要素と共通の要素には共通の符号が付されている。
この記憶システムでは、図１中のＭＣＵ２１及び一時記憶装置３０に代えて、異なる構成のＭＣＵ２１Ａ及び一時記憶装置３０Ｂがそれぞれ設けられている。ＭＣＵ２１Ａは、インデックスａｄ１、タグａｄ２、及びアクセスの種別を表す属性情報ａｄ３を出力する構成になっている。一時記憶装置３０Ｂでは、属性情報Ｓ３２0 −５，…，Ｓ３２n −５を格納する属性情報格納領域３２0 −５，…，３２n −５が設けられ、一時記憶装置３０中のリプレース判定回路３４に代えて、異なる構成のリプレース判定回路３４Ｂが設けられている。リプレース判定回路３４Ｂは、属性情報ａｄ３、ヒット情報Ｓ３３、ＶビットＳ３２−２、履歴情報Ｓ３２−４及び属性情報Ｓ３２−５を入力してリプレース情報Ｓ３４Ｂを出力する回路である。他は、図５と同様の構成である。
【００２６】
図８は、図７の動作説明図である。
この図８を参照しつつ、図７の動作を説明する。
本実施形態では、一時記憶装置３０Ｂにおいて、単位ブロック３２0 ，…，３２n のうちの命令が一時記憶されている単位ブロックに対してデータのアクセスがあった場合、１度目ではリプレースせず、２度目にリプレースするように判定している。この判定には、履歴情報Ｓ３２0 −４，…，Ｓ３２n −４や属性情報Ｓ３２0 −５，…，Ｓ３２n −５を記憶及び更新して判定に用いると共に、アクセスの種別を表す属性情報ａｄ３も用いる。
図８において、属性情報Ｓ３２0 −５，…，Ｓ３２n −５を更新する場合、リプレースした時にアクセスした種別を新しい属性情報Ｓ３２0 −５，…，Ｓ３２n −５とする。リプレースしない時には、以前の属性情報Ｓ３２0 −５，…，Ｓ３２n −５を保持する。
【００２７】
履歴情報Ｓ３２0 −４，…，Ｓ３２n −４を更新する場合、命令が一時記憶されている単位ブロックに対してデータのアクセスが初めてあった場合のみカウント・アップし、それ以外では“０”にクリアする。これは、一般のＭＣＵのメモリに対するアクセスでは、データのアクセスが命令フェッチの１／３から１／４であることを利用し、データよりも命令の方を優先的に記憶するようにしてヒット率を高めるようにしたものである。
図８において、命令が記憶されている単位ブロックの記憶内容を、別の命令にリプレースすることを［命令→命令］と表現すると、［命令→命令］、［データ→データ］、及び［データ→命令］については従来のリプレースと同じ動作であるが、［命令→データ］についてだけは２回続けて要求が発生しないとリプレースが生じない。
例えば、1000h 番地の命令フェッチと2000h 番地のデータ・リードが一時記憶装置３０Ｂの同じ単位ブロック３２0 ，…，３２n にマッピングされるとする。そして、或るプログラムの当該単位ブロックに対するアクセス・パターンが1000h 番地の命令をｍ回フェッチする度に2000h 番地のデータを１回リードすることを繰返すと仮定する。
【００２８】
従来の図２中の一時記憶装置１０では、該当する単位ブロックに対して（ｍ−１）回のヒットと２回のミスが定常状態として発生する。１回の繰返しに対して、［命令→データ］と［データ→命令］のリプレースがそれぞれ１回ずつ発生し、合計２回ミスすることになる。
本実施形態の一時記憶装置３０Ｂでは、該当する単位ブロックに対してｍ回のヒットと１回のミスが定常状態として発生する。１回の繰返しに対してリプレースが発生せず、ｍ回の命令フェッチが全てヒットし、１回のデータ・リードだけがミスすることになる。
【００２９】
このように、命令とデータとからなる属性情報ａｄ３，Ｓ３２−５に応じてリプレースの振舞いを意図的に差別化する（つまり、属性ａｄ３，Ｓ３２−５に応じた選択肢を設ける）ことによって、一時記憶装置３０Ｂが記憶する命令とデータの比率を意図的に変更することができる。しかも、差別化したとしてもデータアクセスしか発生しない単位ブロックは自然にデータを一時記憶できることになり、従来の図２中の一時記憶装置１０の柔軟性を損なうことはない。
以上のように、この第３の実施形態では、一般のＭＣＵのメモリに対するアクセスは、データのアクセスが命令フェッチの１／３から１／４であることを利用し、データよりも命令の方を優先的に記憶するようにしている。そのため、この意図的な変更を用途に応じて適切に用いれば、簡単なハードの追加のみで従来よりもヒット率を高めることができる。
【００３０】
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ）  本発明は、例えば、ＴＬＢや仮想記憶装置等、一時記憶装置の動作原理に基づくもの全てに適用可能である。
（ｂ）  各実施形態では、ヒットとミスの回数の差分が１回以上の履歴や、ミスが２回続けて発生した履歴を格納したが、これらの回数は他の値でもよい。
（ｃ）  第２の実施形態におけるタグａｄ２の所定のビットは、例えば、上位２ビット等の多ビットでもよい。
【００３１】
【発明の効果】
以上詳細に説明したように、本発明によれば、履歴情報として記憶されている過去にヒットした単位ブロックに対してミスが発生した場合には、リプレースを行わないようにしたので、繰返しアクセスされるものがリプレースされ難くなる。そのため、単発的なアクセスによって一時記憶内容が乱されることが防止され、簡単なハードの追加のみで従来よりもヒット率を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の記憶システムの構成図である。
【図２】従来の記憶システムの構成図である。
【図３】図２の動作説明図である。
【図４】図１の動作説明図である。
【図５】本発明の第２の実施形態の記憶システムの構成図である。
【図６】図５の動作説明図である。
【図７】本発明の第３の実施形態の記憶システムの構成図である。
【図８】図７の動作説明図である。
【符号の説明】
２１，２１Ａ                          ＭＣＵ
２２                                  主記憶装置
３０，３０Ａ，３０Ｂ                  一時記憶装置
３１                                  デコーダ
３２0 ，…，３２n                     単位ブロック
３２0 −１，…，３２n −１            タグ格納領域
３２0 −２，…，３２n −２            Ｖビット格納領域
３２0 −３，…，３２n −３            一時記憶内容格納領域
３３                                  ヒット判定回路
３４，３４Ａ，３４Ｂ                  リプレース判定回路
【図１】
0004057699.tif 000002
【図２】
0004057699.tif 000003
【図３】
0004057699.tif 000004
【図４】
0004057699.tif 000005
【図５】
0004057699.tif 000006
【図６】
0004057699.tif 000007
【図７】
0004057699.tif 000008
【図８】
0004057699.tif 000009