(57)【特許請求の範囲】
【請求項１】
プログラムに記述されたシーケンスに従ってアドレスパターン発生命令とデータパターン発生命令とを出力するシーケンス制御手段と、
前記シーケンス制御手段から出力されるアドレスパターン発生命令に基づきアドレスパターンを発生して該アドレスパターンをなすアドレスを順次出力するアドレスパターン発生手段と、
前記シーケンス制御部から出力されるデータパターン発生命令に基づき前記アドレスパターンに対応するデータパターンを発生して該データパターンをなすデータを順次出力するデータパターン発生手段と、
前記シーケンス制御手段から出力されるパターン記憶命令に従って前記アドレスパターン発生手段から順次出力されるアドレスを記憶する複数の記憶レジスタと、前記記憶レジスタの中から前記シーケンス制御手段から出力されるパターン選択命令に従った記憶レジスタを選択する選択回路とを有し、当該選択回路で選択された記憶レジスタに記憶されたアドレスを順次出力するアドレス記憶手段と、
前記アドレス記憶手段から出力されるアドレスに基づき、前記データパターン発生手段から出力されるデータを被測定対象に適合する物理データに変換するデータスクランブル手段と、
前記データスクランブル手段から出力されるデータに対して前記アドレスパターン発生手段から出力されるアドレスの位相を調整する位相調整手段と、
を具備することを特徴とするパターン発生回路。
【請求項２】
前記シーケンス制御手段は、
前記アドレス記憶手段から出力されるアドレスの位相が、対応するデータの位相と合うように前記パターン選択命令を出力することを特徴とする請求項１に記載されたパターン発生回路。
【請求項３】
前記データスクランブル手段は、
前記アドレス記憶手段から出力されるアドレスに応じて前記データパターン発生手段から出力されるデータを反転させることを特徴とする請求項１に記載されたパターン発生回路。
【請求項４】
前記位相調整手段は、
前記パターン記憶命令及び前記パターン選択命令に従って、前記アドレスパターン発生手段から出力されるアドレスの位相を遅延させることを特徴とする請求項１に記載されたパターン発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリなどの試験装置に搭載されてアドレスやデータの試験パターンを発生するパターン発生回路に関し、特にプログラミングに従って発生された試験パターンを物理データに変換するためのスクランブル機能を有するパターン発生回路に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭなどの半導体メモリは、データの最小単位である１ビットを記憶するためのメモリセルを、行および列のマトリックス状に配列して備え、各メモリセルには、記憶データの論理値に対応させてハイレベルまたはローレベルの電位が保持される。半導体メモリにデータを記憶する場合、外部のデータとメモリセルに保持される電位とが対応していればよく、必ずしも論理値「１」のデータをハイレベル「Ｈ」の電位として記憶し、論理値「０」のデータをローレベル「Ｌ」の電位として記憶する必然性はない。
【０００３】
つまり、例えば論理値「１」のデータを記憶させる場合、半導体メモリの内部で、そのデータをハイレベル「Ｈ」の電位として保持するかローレベル「Ｌ」の電位として保持するかは任意であり、一般には半導体メモリの設計上の都合でデータと電位との関係が決定される。このため、同一論理値のデータであっても、データ記憶アドレスによってはメモリセルの電位状態が異なる場合がある。
【０００４】
ここで、この種の半導体メモリの不良を解析する場合、内部のメモリセルがどのような電位状態を保持する場合に不良となるかを知ることは、不良原因を解析する上で大きな手がかりとなる。そこで、半導体メモリを評価する場合、プログラミングによって記述された試験パターンのデータとメモリセルに保持される電位とが見かけ上整合するように、パターン発生回路において発生されるデータを物理データに変換するためのデータスクランブル処理が行われている。
【０００５】
このデータスクランブル処理を行うことにより、外部のデータと内部の電位との関係が全アドレス空間にわたって整合し、解析を容易に行うことが可能となる。通常、半導体メモリなどを試験するためのＩＣテスタに搭載されるパターン発生回路は、プログラミングによって記述された試験パターンを半導体メモリ内部のメモリセルの物理的配置関係に合わせた物理データに変換する機能、すなわちデータスクランブル機能を有している。
【０００６】
図３に、従来のパターン発生回路の一例を示す。
図３において、１１はシーケンス制御部であり、図示しない試験プログラムに記述されたパターン発生命令の順序の制御を行うものである。このシーケンス制御部１１は、後述するアドレスパターン発生部１２及びデータパターン発生部１３と制御線Ｃ１２、Ｃ１３で接続されており、制御線Ｃ１２には、アドレスパターン発生部１２に演算を行わせるための演算命令が出力され、制御線Ｃ１３には、データパターン発生部１３で演算を行わせるための演算命令が出力される。
【０００７】
アドレスパターン発生部１２及びデータパターン発生部１３は、シーケンス制御部１１から制御線Ｃ１２，Ｃ１３を介して出力される演算命令がそれぞれ入力される。アドレスパターン発生部１２及びデータパターン発生部１３は、試験パターンを発生するための専用の四則演算を行う回路を有し、シーケンス制御部１１から入力される演算命令で指定された演算を行って試験パターンを出力する。
【０００８】
データスクランブル部１５は、アドレスパターン発生部１２と信号線Ａ１２で接続され、またデータパターン発生部１３と信号線Ｄ１３で接続されている。データスクランブル部１５には、アドレスパターン発生部１２で演算されたアドレス信号が信号線Ａ１２を介して入力されると共に、データパターン発生部１３で演算されたデータ信号が信号線Ｄ１３を介して入力される。データスクランブル部１５は、アドレスパターン発生部１２から入力されるアドレス信号に対応させて、データパターン発生部１３から入力されるデータ信号を、図示しない被測定対象である半導体メモリに適合する物理データに変換し出力する。
【０００９】
位相調整部１６は、アドレスパターン発生部１２と信号線Ａ１２で接続され、この信号線Ａ１２を介して、アドレスパターン発生部１２で演算されたアドレス信号を入力する。位相調整部１６は、アドレスパターン発生部１２で演算されたアドレス信号を、データスクランブル回路１５の出力データ信号の位相に合わせて出力する。
【００１０】
以下、この従来技術にかかるパターン発生回路の動作を説明する。
図４は、このパターン発生回路のタイムチャートである。同図において、ａ１，ａ２，…は、アドレス信号で、ｄ１，ｄ２，…は、データ信号、ｄｓ１，ｄｓ２，…は、データスクランブル部１５で変換された物理データである。例えばアドレスａ１に対するデータがｄ１で、変換後のデータがｄｓ１である。
【００１１】
上記構成において、パターン発生回路が動作を開始すると、シーケンス制御部１１は、予め設定された試験プログラムに従って、試験パターンを発生させるための演算命令を、アドレスパターン発生部１２とデータパターン発生部１３とにそれぞれ出力する。
アドレスパターン発生部１２は、シーケンス制御部１１から演算命令を受け取ると、この命令に応じた演算を行って、図４（最上段の波形）に示すようなアドレス信号を生成し、このアドレス信号をデータスクランブル部１５と位相調整部１６とに出力する。
【００１２】
一方、データパターン発生部１３は、シーケンス制御部１１から演算命令を受け取ると、この演算命令に応じた演算を行って、図４（上から２段目の波形）に示すようなデータ信号を生成し、このデータ信号をデータスクランブル部１５に出力する。
データスクランブル部１５は、アドレスパターン発生部１２からアドレス信号を受け取り、データパターン発生部１３からデータ信号を受け取ると、データ信号をアドレス信号に対応させて、図４（上から３段目の波形）に示すような物理データに変換する。この変換された物理データが被測定対象に供給されるデータとなる。
【００１３】
位相調整部１６は、アドレスパターン発生部１２からアドレス信号を受け取ると、図４（上から４段目の波形）に示すように、このアドレス信号の位相を、データスクランブル部１５から出力されるデータ信号の位相と合うよう調整して、このアドレス信号を出力する。この位相が調整されたアドレス信号が被測定対象に供給されるアドレスとなる。
シーケンス制御部１１が試験プログラムに従って予め設定された時間間隔で次々に演算命令を出力することにより、上記パターン発生回路が一連の動作を繰り返して次々と試験パターンを出力する。
【００１４】
この従来のパターン発生回路によれば、データスクランブル部１５は、その都度アドレスパターン発生回路１２とデータパターン発生回路１３からそれぞれアドレス信号とデータ信号とを入力して、これらを対応づけて物理データを生成するものであるため、アドレスパターン発生回路１２とデータパターン発生回路１３から出力される位相を合わせる必要がある。このため、同じ位相で演算されたアドレスに対してのみ、データの物理変換が可能となっている。
【００１５】
【発明が解決しようとする課題】
ところで、半導体メモリなどの被測定対象の中には、入力するアドレスに対して位相の遅れたデータを要求するものがある。このような場合、プログラミングによって対応しようとすると、アドレスパターン発生回路１２が発生するアドレスに対してデータパターン発生回路１３が発生するデータの位相が遅れるように、シーケンス制御回路１１に各種の演算命令を生成させることとなる。しかしながら、この場合、データパターン発生回路１３からデータスクランブル部１５に入力されるアドレス信号とデータ信号との位相が一致しないため、各アドレスに対応した物理データを正しく生成することができないという問題がある。
【００１６】
本発明は、かかる事情に鑑みてなされたもので、アドレスとデータの位相が一致しない場合であっても、データを物理データに正しく変換することができるパターン発生回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、この発明にかかるパターン発生回路は、プログラムに記述されたシーケンスに従ってアドレスパターン発生命令とデータパターン発生命令とを出力するシーケンス制御手段（例えば後述するシーケンス制御部１に相当する構成要素）と、前記シーケンス制御手段から出力されるアドレスパターン発生命令に基づきアドレスパターンを発生して該アドレスパターンをなすアドレスを順次出力するアドレスパターン発生手段（例えば後述するアドレスパターン発生部２に相当する構成要素）と、前記シーケンス制御部から出力されるデータパターン発生命令に基づき前記アドレスパターンに対応するデータパターンを発生して該データパターンをなすデータを順次出力するデータパターン発生手段（例えば後述するデータパターン発生部３に相当する構成要素）と、前記シーケンス制御手段から出力されるパターン記憶命令に従って前記アドレスパターン発生手段から順次出力されるアドレスを記憶する複数の記憶レジスタと、前記記憶レジスタの中から前記シーケンス制御手段から出力されるパターン選択命令に従った記憶レジスタを選択する選択回路とを有し、当該選択回路で選択された記憶レジスタに記憶されたアドレスを順次出力するアドレス記憶手段（例えば後述するアドレス記憶部４に相当する構成要素）と、前記アドレス記憶手段から出力されるアドレスに基づき、前記データパターン発生手段から出力されるデータを被測定対象に適合する物理データに変換するデータスクランブル手段（例えば後述するデータスクランブル部５に相当する構成要素）と、前記データスクランブル手段から出力されるデータに対して前記アドレスパターン発生手段から出力されるアドレスの位相を調整する位相調整手段（例えば後述する位相調整部６に相当する構成要素）と、を具備することを特徴とするパターン発生回路。
【００１８】
この発明によれば、アドレスパターン発生手段により発生されたアドレスパターンは、シーケンス制御手段から出力されるパターン記憶命令に従って一旦アドレス記憶手段が備える記憶レジスタに記憶され、シーケンス制御手段から出力されるパターン選択命令に従って選択回路により選択された記憶レジスタに記憶されたアドレスが出力される。したがって、パターン選択命令によってアドレス記憶手段からのアドレスの出力タイミングを適宜調整することができるため、アドレスパターン発生手段が出力するアドレスに対してデータパターン発生手段から出力されるデータのタイミングが遅れる場合であっても、このアドレスに対応する適切な物理データを生成することが可能となる。
【００１９】
さらに、この発明にかかるパターン発生回路は、例えば前記シーケンス制御手段が、前記アドレス記憶手段から出力されるアドレスの位相が、対応するデータの位相と合うように前記パターン選択命令を出力することを特徴とする。これにより、データスクランブル手段には、互いに位相が合ったアドレスとデータとが入力され、このアドレスに対応する物理アドレスが生成される。
【００２２】
さらにまた、この発明にかかるパターン発生回路は、例えば前記データスクランブル手段が、前記アドレス記憶手段から出力されるアドレスに応じて前記データパターン発生手段から出力されるデータを反転させることを特徴とする。
これによれば、物理データがアドレスの依存性を有するものである場合、データパターン発生手段で発生されたデータをアドレスに応じて反転させることにより物理データが得られる。
【００２３】
さらにまた、この発明にかかるパターン発生回路は、例えば前記位相調整手段が、前記パターン記憶命令及び前記パターン選択命令に従って、前記アドレスパターン発生手段から出力されるアドレスの位相を遅延させることを特徴とする。
これによれば、データスクランブル手段において遅延が生じる場合、パターン記憶命令及びパターン選択命令に従って、アドレスパターン発生手段から出力されるアドレスの位相を遅延させることにより、データスクランブル手段での遅延分をキャンセルし、プログラミングに従ったタイミングでアドレスとその物理データとを生成することが可能となる。
【００２４】
【発明の実施の形態】
以下、図面を参照して、この発明にかかる実施の形態を説明する。
図１に、本発明の実施の形態にかかるパターン発生回路の構成例を示す。同図において、１はシーケンス制御部であり、プログラムに記述された各種のパターン発生命令の順序の制御を行うものである。このシーケンス制御部１は、後述するアドレスパターン発生部２、データパターン発生部３およびアドレス記憶部４と、制御線Ｃ２，Ｃ３，Ｃ４を介してそれぞれ接続されている。
【００２５】
ここで、制御線Ｃ２には、アドレスパターンを発生させるための演算をアドレスパターン発生部２に行わせるための演算命令（アドレスパターン発生命令）が出力され、制御線Ｃ３には、データパターンを発生させるための演算をデータパターン発生部３に行わせるための演算命令（データパターン発生命令）が出力される。また、制御線Ｃ４には、アドレスパターン発生部２で演算されたアドレス信号をアドレス記憶部４に記憶させるための命令（パターン記憶命令）と、アドレス記憶部４に記憶されたアドレス信号を選択するための命令（パターン選択命令）とが出力される。
【００２６】
アドレスパターン発生部２及びデータパターン発生部３には、シーケンス制御部１から制御線Ｃ２，Ｃ３を介して出力されるアドレスパターン発生命令およびデータパターン発生命令の各演算命令が入力される。これらアドレスパターン発生部２及びデータパターン発生部３は、試験パターンを発生するための専用の四則演算を行う回路を有し、入力される演算命令で指定された演算を実行して被測定対象に適合するアドレスとデータからなる試験パターンを出力するように構成される。
【００２７】
アドレス記憶部４は、アドレスパターン発生部２と信号線Ａ２で接続され、アドレスパターン発生部２で演算されたアドレスが順次入力される。このアドレス記憶部４は、複数の記憶レジスタを有し、制御線Ｃ４を介して入力するパターン記憶命令に従って各記憶レジスタにアドレス信号を順次記憶する。また、アドレス記憶部４は、複数の記憶レジスタの中から一つを選択する選択回路を有し、制御線Ｃ４を介して入力するパターン選択信号に従って記憶レジスタを選択し、この記憶レジスタに格納されたアドレスを出力するように構成される。
【００２８】
データスクランブル部５は、アドレス記憶部４と信号線Ａ４で接続され、データパターン発生部３と信号線Ｄ３で接続されている。このデータスクランブル部５には、アドレス記憶部４で選択された記憶レジスタに格納されたアドレスが、信号線Ａ４を介して入力されると共に、データパターン発生部３で演算されたデータパターンのデータが信号線Ｄ３を介して入力される。データスクランブル部５は、アドレス記憶部４から入力されるアドレスに対応させて、データパターン発生部３から出力されたデータを被測定対象に適合する物理データに変換して出力するように構成される。
【００２９】
位相調整部６は、アドレスパターン発生部２と信号線Ａ２で接続され、アドレスパターン発生部２で演算されたアドレス信号が入力される。この位相調整部６は、アドレス信号の位相を早めたり遅らせたりすることにより、このアドレス信号の位相をデータスクランブル回路５の出力データ信号の位相に合わせる役割をもつ。
【００３０】
次に、この実施の形態にかかるパターン発生回路の動作について説明する。
図２は、アドレスに対してデータの位相を３段分（３アドレス分）遅らせる様にプログラミングした場合のタイムチャートである。同図において、ａ１，ａ２，…はアドレス信号、ｄ１，ｄ２，…はデータ信号、ｄｓ１，ｄｓ２，…はデータ信号ｄ１，ｄ２，…をデータスクランブル部で変換して得られるデータである。例えばアドレスａ１に対するデータがｄ１で、このデータｄ１の変換後のデータがｄｓ１である。
【００３１】
シーケンス制御部１は、予め設定された試験プログラムに従って、アドレスパターン発生命令およびデータパターン発生命令を、アドレスパターン発生部２およびデータパターン発生部３にそれぞれ出力する。また、アドレス記憶部４に対しては、パターン記憶命令とパターン選択命令を出力する。
【００３２】
アドレスパターン発生部２は、シーケンス制御部１からアドレスパターン発生命令を受け取ると、この命令に応じた演算を行い、図２（最上段の波形）に示すアドレス信号をアドレス記憶部４と位相調整部６に出力する。
データパターン発生部３は、シーケンス制御部１からデータパターン発生命令を受け取ると、この命令に応じた演算を行い、図２（上から２段目の波形）に示すように、対応するアドレスに対して３アドレス分遅れて、データ信号をデータスクランブル部５に出力する。
【００３３】
アドレス記憶部４は、アドレスパターン発生部２よりアドレス信号を受け取ると、シーケンス制御部１から入力するパターン記憶命令に従ってこのアドレス信号を順次記憶する。そして、アドレス記憶部４は、図２（上から３段目の波形）に示すように、アドレスパターン発生部２が発生したアドレス信号を３アドレス分だけ遅らせて出力する。ここで、アドレス記憶部４では、シーケンス制御部１から受け取ったパターン選択命令に従い、３アドレス分だけ前にアドレス信号を取り込んだ記憶レジスタが選択回路により選択され、この記憶レジスタに記憶されたアドレス信号が出力される。これにより、互いに対応するアドレスとデータとが略同一の位相でデータスクランブル部５に入力される。
【００３４】
データスクランブル部５は、アドレス記憶部４よりアドレス信号ａ１，ａ２，…を受け取り、データパターン発生部３よりデータ信号ｄ１，ｄ２，…を受け取ると、このデータ信号をアドレス信号に対応した物理データｄｓ１，ｄｓ２，…に変換する。このとき、入力されるアドレスとデータの位相は合っているので、各アドレスに対応するデータが正しく物理変換されることとなる。そして、図２（上から４段目の波形）に示すように、アドレス記憶部４から出力されるアドレス信号に対して１アドレス分だけ遅れて物理データｄｓ１，ｄｓ２，…がデータスクランブル部５から出力される。この物理データが、被測定対象に供給されるデータとなる。
【００３５】
位相調整部６は、アドレスパターン発生部２からアドレス信号を受け取ると、データスクランブル部５の出力データと位相が合うようにアドレス信号の位相を調整し、位相が調整されたアドレス信号を出力する。このアドレス信号が被測定物に供給されるアドレスとなる。この例では、位相調整部６は、アドレスパターン発生部２から出力されたアドレスを１アドレス分だけ送らせており、これにより、位相調整部６から被測定対象に供給されるアドレスに対して、データスクランブル部５から被測定対象に供給される物理データが３アドレス分だけ遅れ、試験プログラムに従ったアドレスとデータとの遅延関係が設定される。
【００３６】
シーケンス制御部１は、試験プログラムに従って予め設定された時間間隔で次々にアドレスパターン発生命令やデータパターン発生命令等の演算命令を出力する。これにより、上述した一連の動作が繰り返し実行され、次々と試験パターン（アドレスパターンおよびデータパターン）が出力される。
【００３７】
以上、この発明の一実施の形態を説明したが、この発明は、この実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の実施の形態では、アドレス記憶部４を複数の記憶レジスタと選択回路とから構成したが、例えば入力したアドレスを所定時間だけ遅らせて出力する遅延回路から構成してもよい。
【００３８】
【発明の効果】
請求項１にかかる発明によれば、プログラムに記述されたシーケンスに従ってアドレスパターン発生命令とデータパターン発生命令とを出力し、前記アドレスパターン発生命令に基づきアドレスパターンを順次出力し、前記データパターン発生命令に基づき前記アドレスパターンに対応するデータパターンを順次出力し、前記シーケンス制御手段から出力されるパターン記憶命令に従って順次出力される前記アドレスを記憶レジスタに記憶すると共に、前記シーケンス制御手段から出力されるパターン選択命令に従って選択回路により選択された記憶レジスタに記憶されたアドレスを順次出力し、このアドレスに基づき、前記データを被測定対象に適合する物理データに変換し、この物理データに対して前記アドレスの位相を調整するようにしたので、アドレスとデータの位相が一致しない場合であっても、データを物理データに正しく変換することができる。換言すれば、位相が違うアドレスに対するデータの物理変換が可能となる。また、データスクランブル手段に対して互いに対応するアドレスとデータとを入力することが可能となる。
【００３９】
請求項２にかかる発明によれば、アドレス記憶手段から出力されるアドレスの位相が、対応するデータの位相と合うようにパターン選択命令を出力するようにしたので、データスクランブル手段によりアドレスに対応する物理データを正しく生成することが可能となる。
【００４０】
請求項３にかかる発明によれば、アドレスに応じてデータを反転させて物理データを生成するようにしたので、アドレスに依存性を有するデータの物理データを生成することが可能となる。
請求項４にかかる発明によれば、パターン記憶命令及びパターン選択命令に従って、アドレスの位相を遅延させるようにしたので、データスクランブルに時間を要しても、互いに対応するアドレスとデータを位相を合わせて出力することが可能となる。
【図面の簡単な説明】
【図１】  本発明によるパターン発生回路の構成を示すブロック図である。
【図２】  本発明によるパターン発生回路の動作を説明するためのタイムチャートである。
【図３】  従来のパターン発生回路の構成を示すブロック図である。
【図４】  従来のパターン発生回路の動作を説明するためのタイムチャートである。
【符号の説明】
１：シーケンス制御部
２：アドレスパターン発生部
３：データパターン発生部
４：アドレス記憶部
５：データスクランブル部
６：位相調整部
【図１】
0004192336.tif 000002
【図２】
0004192336.tif 000003
【図３】
0004192336.tif 000004
【図４】
0004192336.tif 000005