(57)【特許請求の範囲】
【請求項１】
入力信号ストリームを符号化する方法であって、
該入力信号ストリームの入力値と前回の２進値の積分機構の出力値とを比較器により比較し、該比較に基づく新たな２進値を生成するステップと、
前記比較器からの複数の連続した２進値をシフト・レジスタに記録するステップと、
前記複数の連続した２進値についての複数の可能なビット・シーケンスに対する積分機構の出力値を、ルックアップ・テーブルに予め格納されたステップ・サイズを用いてシミュレートするステップと
を含み、
前記ルックアップ・テーブルは、前記レジスタの出力値をアドレス情報として前記ステップ・サイズを読み出し、前記ステップ・サイズは、前記入力信号ストリームと前記積分機構の出力値との間のエラーを結果として最小にする値に設定されていることを特徴とする方法。
【請求項２】
入力信号ストリームを符号化するためのエンコーダであって、
前記入力信号ストリームの入力値と前回の２進値の積分機構の出力値とを比較して、該比較に基づく新たな２進値を生成するよう構成された比較器と、
該比較器からの複数の連続した２進値を記憶するシフト・レジスタと、
前記レジスタの出力値をアドレス情報としてステップ・サイズを読み出すルックアップ・テーブルであって、該ステップ・サイズは、前記入力信号ストリームと前記積分機構の出力値との間のエラーを結果として最小にする値に設定されている、ルックアップ・テーブルと、
前記複数の連続した２進値についての複数の可能なビット・シーケンスに関して積分機構の出力値を、前記ルックアップ・テーブルから得られるステップ・サイズを用いてシミュレートするための手段と
を含んでなるエンコーダ。
【請求項３】
前記請求項２に記載のエンコーダによって実行されるプログラムコードを含むコンピュータに読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、一般に、変調器に関するものであり、特に、予測ルック・アヘッド機能（predictive look-ahead feature）を利用して入力の大きい変化を見越した出力を修正するのに、入力データ・ストリームを符号化するためのシステム及び方法に関するものである。
【０００２】
【従来の技術】
デルタ・エンコーダ（delta encoder）及びシグマ・デルタ・エンコーダ(sigma-delta encoder)は、多値シーケンスをなすデータ・ポイントを２進ビット・ストリームへと変換するために利用される周知の装置である。図１Ａ及び図１Ｂは、一次デルタ・エンコーダ及び一次シグマ・デルタ・エンコーダをそれぞれ例示したブロック図である。２つの異なるタイプのエンコーダは別様に実施されるが、その機能全体は同様であり、当業者には周知である。
【０００３】
図１Ａに例示するように、デルタ・エンコーダは、図示のように構成された比較器１０と積分器１５とを含んでいる。比較器１０の入力の一方には、入力信号１７が加えられるが、比較器１０のもう一方の入力１９は、積分器１５の出力から得られる。一般に、積分器１５は、その出力２０が比較器１０の出力に追従しようとするように構成されている。さらに既知のように、デルタ・エンコーダは、ハードウェア、ソフトウェア、または、この両方の組み合わせによって実施することができる。ソフトウェアで実施される場合には、デルタ・エンコーダの動作に関する擬似コード表現は、下記の通りとすることができる。
【０００４】
【表１】
0004138317.tif 000002
【０００５】
上掲のように、変数「ＳＴＥＰ」は、積分器１５のステップ・サイズを定義する。積分器１５は、ステップ・サイズが大きくなるほど、その入力の変化により迅速に応答することができる。
【０００６】
図１Ａには、チャネル２２による伝送後に、圧縮ビット・ストリーム２１を受信するために復号器内に配置することが可能な積分器１６も例示されている。この構成において、積分器１６の出力は、積分器１５の出力２０とほぼ一致するはずである。これに関して、既知のように、ビット・ストリーム出力の積分値は、（可能なＤＣオフセットを無視すると）入力ストリームに適度に近い推定値である。
【０００７】
完全を期するために、シグマ・デルタ・エンコーダを例示したブロック図である図１Ｂを簡単に参照することにする。デルタ・エンコーダと同様に、シグマ・デルタ・エンコーダは、多値シーケンスからなるデータ・ポイントを２進ビット・ストリームへと処理する働きをする。シグマ・デルタ・エンコーダは、図１Ｂに示すように構成されたアナログ加算器（または加算回路）３２と、積分器２５と、比較器３０とによって実施される。出力４０は、４２で反転され、加算器３２によって入力２７に加算される。こうして、加算器３２の出力は、入力２７と出力４０との間のエラー信号（例えば、差分信号）を表す。この差動信号またはエラー信号は、エラー信号の変化に追従する働きをする積分器２５に供給される。そして、積分器２５の出力は、比較器３０によってゼロと比較される。既知のように、ビット・ストリームの平均値は、入力ストリームに適度に近い推定値である。
【０００８】
理解できるように、出力４０は圧縮ビット・ストリームである。低域フィルタ３４は、チャネル３６によるビット・ストリーム４０の伝送後に、圧縮ビット・ストリーム４０を受信するため復号器内に配置することができる。低域フィルタ３４は、受信信号を復号化して、つまるところ、入力ストリーム２７とほぼ一致する信号を回復する働きをする。
【０００９】
以下では、デルタ・エンコーダに集中して説明を行うことにする。しかし言うまでもないことではあるが、本発明の概念及び特徴は、シグマ・デルタ・エンコーダにも同様に当てはまる。
【００１０】
次に、積分器１５がステップ・サイズ１で動作し、上記の擬似コード・リストに従って動作するデルタ・エンコーダの出力を例示したグラフである図２Ａ〜図２Ｃを参照する。まず、図２Ａを参照すると、レベルによって定義される不規則なステップ波形を備えるが、値の変化する入力信号４６が示されている。図示した例の場合には、入力ストリームは、１００に近い振幅から始まり、ゼロをわずかに下回る振幅まで降下し、そして、ほぼ−５０の振幅まで降下し、ほぼ＋５０の振幅まで上昇する。図示のように、出力信号４８は入力信号に対して大幅に遅れ、入力信号が急速に変化する。当業者には明らかなように、ステップ・サイズが１の場合、出力信号の「勾配（slope）」は、単位時間当たり「１」単位電圧の変化になる（例えば、グラフが、時間ステップを表すのに利用しているのと同じ軸上の直線距離を利用して、ステップ電圧を表す場合には、+４５度または−４５度）。出力信号が入力信号とほぼ等しく、参照番号５０によって表示された領域と同様の領域において、出力信号は、入力信号のレベルより上下へと揺動する。揺動はノイズのように見えるが、揺動の振幅はステップ・サイズに等しい。
【００１１】
図２Ｂにおいて、入力信号５６は、周波数が増す正弦波形の形状をなしている。図示のように、出力信号５８は、入力信号に追従し、やはり、出力信号と入力信号の間にかなりの遅れ時間が生じる。
【００１２】
次に、ステップ・サイズが８のデルタ・エンコーダの動作を例示したグラフである、図３Ａ及び図３Ｂを参照する。留意すべきは、図面において示されたグラフ及び波形が、所定の概念を例示することだけを意図したものであって、一定の尺度に応じて正確に描かれていない可能性がある。図３Ａ及び図３Ｂの入力波形４６及び５６は、図２Ａ及び図２Ｂに例示されたものと同じである。しかし、例示のように、出力信号５８及び６８は、ステップ・サイズがより大きいので、入力信号の変化に対する応答がはるかに迅速である。しかし、出力が入力とほぼ同じ領域（領域５２のような）の場合には、はるかに大きいノイズ振幅が観測される。大ステップ及び小ステップの利点を得るため、デルタ・エンコーダ（及びシグマ・デルタ・エンコーダ）が、適応ステップ・サイズに構成されることは既知のところである。適応ステップ・サイズのエンコーダは、入力信号と出力信号との差に基づいて積分器１５の動作を動的に調整する。こうしたシステムのソフトウェアによる実施のためのアルゴリズム（擬似コード）が、すぐ下に提示される（「＃」に後続するテキストはコメントであり、擬似コードの一部ではない）。
【００１３】
【表２】
0004138317.tif 000003
【００１４】
上述のアルゴリズムの場合には、出力が逐次の積分に関する入力に追随し続けるにつれて、ステップ・サイズが大きくなる。図４Ａ及び図４Ｂには、適応ステップ・サイズを備えたエンコーダの動作を例示したグラフが例示されている。すなわち、例示のように図２及び図３の入力信号と同じである入力信号４６及び５６を有する図４Ａ及び図４Ｂのグラフは、入力信号に積極的に追従し、適応ステップ・サイズを備えたエンコーダの動作を例示している。しかし、入力信号が大きく急速に変化するので、出力信号が入力に遅れる原因となる。出力は、適応ステップ・サイズのためにすぐに追いつくが、必ず応答が遅くなる。ビデオ用途のようないくつかの用途では、こうしたエンコーダを利用して、ビデオ信号を符号化すると、ビデオ・フレーム内におけるコントラストの強いオブジェクトの左側エッジにシアリング（shearing）を生じることになる。
【００１５】
【発明が解決しようとする課題】
従って、本発明の目的は、入力データ・ストリームの大きい変化に対する応答がより迅速なエンコーダを提供することにある。
【００１６】
【課題を解決するための手段】
本発明の所定の目的、利点、及び、新規の特徴については、一部が後続の説明において示され、一部は、当業者であれば、下記を検討することによって明らかになり、あるいは、本発明を実施することによって知ることができる。本発明の目的及び利点については、特に、請求項に指摘された手段及び組み合わせによって実現し、達成することができる。
【００１７】
所定の利点及び新規の特徴を実現するため、本発明は、一般に、入力信号ストリームを符号化するためのシステム及び方法を目標としている。本発明の態様の１つによれば、この方法は、入力信号ストリームの入力値と前回の２進値の積分関数の出力値とを比較して、その比較に基づく新規の２進値を生成する働きをする。そして、この方法では、比較ステップからの複数の連続した２進値を記憶する。その後、この方法では、複数の連続した２進値からなる複数の可能なビット・シーケンスに関する積分関数のシミュレーションを行う。そして、この方法では、結果として、入力信号ストリームと積分関数の出力値との間のエラーが最も小さくなるのがどのシーケンスであるかを判定する。最後に、この方法では、判定されたシーケンスの最上位ビットを利用して、積分関数を調整する。
【００１８】
本発明の一実施態様によれば、可能な複数のビット・シーケンスに関してシミュレートされる積分関数は、可能な全てのビット・シーケンスに関する積分関数のシミュレーションを含んでいる。別の実施態様の場合には、この方法は、積分関数の出力値と入力値の二乗平均平方根（root mean square：以下、「ＲＭＳ」とよぶ）エラー値を計算することによってエラーが結果として最小になるのはどのシーケンスであるかを判定する。望ましい実施態様の場合には、この方法は、判定されたシーケンスの最上位ビットの連続した値（successive value）に基づいて、積分関数のステップ・サイズを適応するように調整する。
【００１９】
本発明のもう１つの態様によれば、入力信号ストリームを符号化するためのエンコーダが得られる。エンコーダは、入力信号ストリームの入力値と前回の２進値の積分関数の出力値を比較して、その比較に基づく新たな２進値を生成するように構成された比較器を含んでいる。エンコーダは、比較器からの複数の連続した２進値を記憶するように構成されたメモリと、複数の連続した２進値からなる複数の可能なビット・シーケンスに関して積分関数をシミュレートするための手段とをさらに含んでいる。比較器は、入力信号ストリームと積分関数の出力値との間のエラーが結果として最小になるのがどのシーケンスであるかを判定するための手段と、判定されたシーケンスの最上位ビットに基づいて積分関数に調整を加えるための手段とをさらに含んでいる。
【００２０】
ハードウェア、ソフトウェア、または、この両方の組み合わせによって、それぞれの手段の構成要素を実施することができるのは明らかである。望ましい実施態様の場合には、それぞれの手段の構成要素は、主としてソフトウェアによって実施される。
【００２１】
【発明の実施の形態】
ここまで、本発明のさまざまな態様について要約してきたが、次に、図面に例示されるところに従って、本発明の説明について詳細に言及する。本発明の説明はこれらの図面に関連して行われるが、本明細書において開示される実施態様を制限するのを意図したものではない。逆に、請求項によって定義される本発明の精神及び範囲内に含まれる全ての代替物と修正物と同等物とを包含することを意図したものである。
【００２２】
上記要約のように、本発明は、信号の符号化方法及び符号化装置を目標とし、符号化に関連してルック・アヘッド機能（look-ahead function）を利用するものである。本発明の目的のために、エンコーダは、デルタ・エンコーダか、シグマ・デルタ・エンコーダか、または、他の同様のエンコーダとして実施することができる。一般に、ルック・アヘッド機能は、現在の積分器入力よりＮサンプル先を予見して、これらの今後の入力に基づいて積分器の動作に調整を加える働きをする。望ましい実施態様の場合には、本発明では、何らかの測定基準（metric）によるコーダ歪み(coder distortion)を最小限に抑えるＮビットの最適セットに基づいて、積分器の動作を修正する。基本的に、復号化される出力の可能な今後の状態をチェックして、Ｎ個の今後の入力値について可能な全ての選択及びＮビット・コーダの可能な全ての選択が確認される。単一の最良のＮビット・パターンの最初のビットは、コーダ・アルゴリズムに対する入力として利用される。このプロセスは、入力値を使い果たすまで繰り返される。このように、ビット選択は、調整アルゴリズムに従ってステップ・サイズを調整するという副作用を有する。
【００２３】
望ましい実施態様の場合には、歪みの測定基準はＲＭＳエラーである。図７Ａ及び図７Ｂには、本発明によって得られる利点を例示したグラフが描かれており、以下において、さらに詳細に述べることにする。
【００２４】
まず、本発明の実施態様に従って構成され、固定ステップ・サイズを有するデルタ・エンコーダを例示したブロック図である図５Ａを参照する。この実施態様の場合には、入力ストリーム１１７は、比較器１１０の入力部に入力される。この比較器１１０の出力は、圧縮ビット・ストリームである。加算器１２０も設けられている。加算器１２０は、比較器１１０の第２の入力にフィードバックされるそれ自体の出力１２１に、固定ステップ・サイズを加算するように構成されうる。例示の実施態様の場合には、比較器１１０の出力は、ステップ・サイズの符号を制御するように構成することができる。すなわち、比較器１１０の出力によって、ステップ・サイズを加算器１２０の出力に加算するか、あるいは、ステップ・サイズを加算器１２０の出力から減算するかを制御する。図５Ａの機能構成によれば、ステップ・サイズが固定されたデルタ変調エンコーダの比較的に単純な実施例が得られるのは明らかである。しかし、本発明の範囲及び精神に従って、他の実施態様を実施することもできる。
【００２５】
次に、本発明の別の実施態様に従って構成され、適応ステップ・サイズを有するデルタ・エンコーダを例示したブロック図である図５Ｂを参照する。この実施態様の場合には、メモリ１０２は、従来のデルタ・エンコーダの比較器１１０と積分器１１５（加算器で実施される）との間に挿入される。積分器１１５がそのステップ・サイズを適応するように調整するために、まず、複数の連続した入力がエンコーダに記憶される。これに関して、比較器１１０に渡されるアナログ信号を含む入力信号ストリームが信号ライン１１７に供給される。比較器１１０の出力は、論理１または論理０の２進値である（もちろん、実際の信号振幅は、特定の実施例に従って変動しうる）。一実施態様では、メモリ１０２はシフト・レジスタの形態をなすように構成されており、比較器１１０から出力される連続した２進値の各々が、単一ビット・レジスタ位置１０４へとシフトされるようにすることができる。あるいはまた、ＲＡＭまたは他のメモリ装置１０２を設けて、積分器１１５によってアドレス指定可能な連続したビットを後に記憶するように構成することもできる。例示のように、比較器１１０の出力は、シフト・レジスタ１００（個別ブロックとして例示された）に入力することができ、シフト・レジスタ１００の出力が、ルックアップ・テーブル（メモリ１０２）の入力（たとえば、アドレス）を駆動する。さらに、ルックアップ・テーブル１０２の出力によって、積分ステップ・サイズを制御することができる。
【００２６】
本発明のエンコーダが、ハードウェアか、ソフトウェアか、あるいは、この両方の組み合わせによって実施することができるのは明らかである。これに関して、図６には、主としてソフトウェアによる実施例に関連したブロック１００がさらに提示されている。もちろん、メモリ素子１０２及びＣＰＵ１３０は、ブロック１００の機能態様を実施する働きをするハードウェア・コンポーネントである。しかし、他のコンポーネント（積分器１１５を含む）は、ソフトウェアによって実施することができ、とりわけ、コード・セグメントの形をとることができる。個別コード・セグメントとして実施できる様々な機能ブロックが存在する。図６には、こうした機能ブロックのいくつかが例示されている。しかし、本発明の構成は、図５Ａと、図５Ｂと、図６とに例示される実施態様に制限されるべきではなく、これらの実施態様が、本発明のルック・アヘッド機能を実施する実施態様の１つを例示したものにすぎないことは明らかである。
【００２７】
図６のダイヤグラムについてさらに論述する前に、下記において、本発明の実施態様の１つに従って、適応ステップ・サイズ及びルック・アヘッド機能を備えた単純な１次シグマ・デルタ・コーダを実施するための擬似コード・アルゴリズムを提示する。
【００２８】
【表３】
0004138317.tif 000004
【表４】
0004138317.tif 000005
【表５】
0004138317.tif 000006
【００２９】
要するに、本発明のルック・アヘッド機能によれば、エンコーダは積分器に対する今後の入力を考慮することができる。積分器の入力の大きい変化を識別し、考慮することによって、積分器の動作にあらかじめ調整を加え、入力データ・ストリームの大きい変化によって、積分器の出力が入力に対して大幅に遅れないようにすることができる。実際に、積分器は、実際に、大きい入力変化を予測してその出力の調整を開始するように構成することができる。
【００３０】
上述のように、実施態様の１つでは、システムは、特に各種機能を実施するように構成されたコード・セグメントの形態でコンピュータに読み取り可能な記録媒体に設けることができるソフトウェアを含んでいる。図６は、本発明の教示に従って構成されたシステムによって実施することができる多少のこのような機能を含んでいる。例えば、コード・セグメント１１５は、積分器１１５に入力する全ての可能な２進ルック・アヘッド・シーケンスに対するＲＭＳエラー値を計算するためのセグメント１４０を含む、複数のより小さいコード・セグメントを含みうる。Ｎビットを予見するために,別のセグメント１４２を設けることもできる。このセグメントは、比較器１１０から出力されるさまざまなルック・アヘッド値の検索及び記憶を制御することができる。さらに別のセグメント１４４は、ＲＭＳエラーが最も小さくなる積分値を結果として出力するように構成することができる。別のセグメント１５０は、積分器１１５のステップ・サイズに動的に調整を加えるように構成することができる。本明細書に記載の開示に鑑みて、当業者には明らかになるように、本発明のシステムと関連したさらなる追加セグメント（図示せず）を設けることもできる。
【００３１】
本発明のルック・アヘッド機能について解説してきたが、次に、本発明のルック・アヘッド機能を実施するデルタ・エンコーダの動作を例示したグラフである図７を参照する。すなわち、このグラフは、入力波形３４６と出力波形３４８とを含んでいる。入力波形は、図２Ａと、図３Ａと、図４Ａとの入力波形４６と同様である。しかし、出力波形３４８の軌跡は、図４Ａの出力波形７８よりも入力波形のほうに近い。これに関して、図４Ａは、入力信号４６に対する出力信号７８の遅れを強調する（斜線により陰影をつけた）領域７０を例示している。対照的に、陰影をつけた領域３５２及び３５４には、出力信号３４８が入力信号３４６の変化に先んじて実際に変化することが例示されている。望ましい実施態様の場合には、斜線により陰影をつけた領域３５２及び３５４によって表示された区域を最小限に抑えるように、ルック・アヘッド機能を利用して積分器の動作に制御を加える。換言すれば、これらの区域は、ＲＭＳエラーを表している。従って、入力信号３４６の変化が大きい場合には、従来技術のシステムにおいて生じるような過剰な遅れを阻止するために、出力信号３４８が入力信号が変化する前に変化し始める。
【００３２】
ビデオ符号化及びビデオ伝送のような用途の場合には、実際に知覚される結果は、従来技術のシステムから得られるよりもはるかにくっきりとして鮮明な質を有するイメージである。
【００３３】
本発明のルック・アヘッド機能の実施態様及び実施例について解説してきたが、当然に明らかなように、この機能は、先行技術において既知の他の機能と組み合わせることによって、本明細書に記載されているよりもさらに強化することができる。例えば、本明細書に開示のデルタ・エンコーダは、１次デルタ・コーダである。しかし、本発明の創意のあるルック・アヘッドの概念は、より高次のコーダにも等しく適用することができる。別の適応例の場合には、ビデオ用途に関連して、所定のビデオ・データ・ストリームのいくつかのデータ・サンプルを予見するのではなく、同様の概念をビデオ信号のフレーム毎に適用することができる。これに関して、ルック・アヘッド・メモリにビデオ・データの全フレームを記憶して、連続したフレームのビデオ情報にデルタ（またはシグマ・デルタ）符号化技法を適用することもできる。大部分のビデオ用途では、フレームの内容は連続したフレーム間で変化しない場合が多いという点を想起すると、デルタ符号化を利用して、多少の連続したビデオ・フレーム内においてはるかに鮮明なイメージを得ることができる。すなわち、本発明のルック・アヘッド機能をフレーム毎に適用して、従来技術のシステムではこれまで未知の性能強化を実現することができる。
【００３４】
以上の説明は、例証及び解説を目的として提示されたものである。本発明を余すところなく説明しようとか、あるいは、本発明を開示の形態にそっくりそのまま制限しようとするものではない。以上の教示に鑑みて、明白な修正または変更を加えることができる。既述の実施態様は、本発明の原理及びその実際の適用例を最も分かりやすく例証することによって、通常の当業者が、企図する特定の用途に適した様々な実施態様及び様々な修正において本発明を利用できるようにするために選択されて説明された。このような修正及び変更の全てが、公正かつ合法的に権利が付与される広さに従って解釈すると、請求項によって決まる本発明の範囲内に含まれる。
【図面の簡単な説明】
【図１】Ａは、従来技術において既知のデルタ・エンコーダを例示したブロック図である。Ｂは、従来技術において既知のシグマ・デルタ・エンコーダを例示したブロック図である。
【図２】Ａ及びＢは、小さい一定のステップ・サイズを備えたデルタ・エンコーダの動作を例示した概略図である。
【図３】Ａ及びＢは、より大きい一定のステップ・サイズを備えたデルタ・エンコーダの動作を例示した概略図である。
【図４】Ａ及びＢは、適応ステップ・サイズを備えたデルタ・エンコーダの動作を例示したグラフである。
【図５】Ａは、本発明に従って構成されたデルタ・エンコーダのトップ・レベルの機能を例示したブロック図である。Ｂは、Ａと同様であるが、適応ステップ・サイズを備えた実施例を示すブロック図である。
【図６】本発明に従って構成されたデルタ・エンコーダのさまざまな機能を例示したブロック図である。
【図７】本発明に従って構成されたデルタ・エンコーダの動作を例示したブロック図である。
【図８】ルック・アヘッド機能を備えた、「展開」デルタ・シグマ変調器のブロック図である。
【符号の説明】
１００  エンコーダ
１１０  比較器
１１７  入力信号ストリーム
１４２  予見ステップ
【図１】
0004138317.tif 000007
【図２】
0004138317.tif 000008
【図３】
0004138317.tif 000009
【図４】
0004138317.tif 000010
【図５】
0004138317.tif 000011
【図６】
0004138317.tif 000012
【図７】
0004138317.tif 000013
【図８】
0004138317.tif 000014