(57)【特許請求の範囲】
【請求項１】
各セルの状態を初期化させるリセット期間、維持期間中にターンオンされるべきセル及びそうでないセルを選択してアドレッシングする記録期間及びアドレッシングされたセルを放電させる維持期間を含むプラズマディスプレイパネルを駆動する方法において、
前記リセット期間中に、前記記録期間中に記録放電が起きうる条件を備えたセルではリセット放電が起きず、そうでないセルではリセット放電が起きるようにリセット信号を印加し、
前記リセット期間において走査電極に蓄積されている負電荷及びアドレス電極に蓄積されている正電荷によって形成された壁電圧が、記録期間中にアドレス電圧を印加して記録放電が起きる壁電圧よりも低く、記録放電が起きないセルではリセット放電を起こすことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
リセット期間を始める時点のセルの壁電荷構造において、記録期間中にアドレス電圧を印加しても記録放電が起きない壁電荷構造を有するセルまたは、記録期間中に記録放電が起きなくても維持期間中に維持放電を起こす壁電荷構造を有するセルでは前記リセット期間中にリセット放電を起こすことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記リセット期間において走査電極に蓄積されている負電荷及びアドレス電極に蓄積されている正電荷によって形成された壁電圧が、記録期間中にアドレス電圧を印加して記録放電が起きる壁電圧よりも高く、記録期間中にアドレス電圧が印加されれば記録放電が起きうるセルではリセット放電が起きないようにすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記リセット期間において走査電極に正電荷が蓄積され、アドレス電極に負電荷が蓄積されて記録期間中にアドレス電圧を印加しても記録放電が起きないセルではリセット放電を起こすことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記リセット期間において走査電極及びアドレス電極に壁電荷が実質的に形成されていないか、あるいは同じ極性の壁電荷が形成されたセルではリセット放電を起こすことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
記録期間中にアドレス放電が起きなくても維持期間中に維持放電が生じるセルではリセット放電を起こすことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
一つのフレームが複数のサブフィールドに分割されてパネルを駆動する場合、各フレームの一つまたは一部のサブフィールド、複数の一部のフレームのうち一つまたは複数のサブフィールドのリセット期間中に印加されるリセットパルスの電圧は、他のサブフィールドのリセット期間中に印加されるリセットパルスの電圧より相対的に高く設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記リセット期間中において、走査電極にリセット波形を印加するが、リセット期間の前半部では所定電圧レベルのリセットパルスを印加し、そのリセット期間の後半部では電圧レベルが順次減少するランプパルスを印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記維持期間の終了後に維持電極または走査電極に所定幅を有するパルス電圧を印加したり、維持電極または走査電極に所定電圧から維持パルスのハイレベル電圧またはそれより所定電圧だけ高い電圧に向かって立ち上がる傾斜を有する電圧を印加して維持放電を消去することを特徴とする請求項８に記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記リセット期間中に前記維持電極の電圧が一定に維持されることを特徴とする請求項８に記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
一つのフレームが複数のサブフィールドに分割された場合、少なくとも一つのサブフィールドに対して前記リセット期間中に印加される電圧レベルが他のサブフィールドに印加される電圧レベルと異なることを特徴とする請求項８に記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
各セルの状態を初期化させるリセット期間、維持期間中にターンオンされるべきセル及びそうでないセルを選択してアドレッシングする記録期間及びアドレッシングされたセルを放電させる維持期間を含むプラズマディスプレイパネルを駆動する方法において、
前記リセット期間中に、前記記録期間中に記録放電が起きうる条件を備えたセルではリセット放電が起きず、そうでないセルではリセット放電が起きるようにリセット信号を印加し、
前記リセット期間中において、走査電極にリセット波形を印加するが、リセット期間の前半部では所定電圧レベルのリセットパルスを印加し、そのリセット期間の後半部では電圧レベルが順次減少するランプパルスを印加し、
前記リセット期間中に前記維持電極の電圧が一定に維持されることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記維持期間の終了後に維持電極または走査電極に所定幅を有するパルス電圧を印加したり、維持電極または走査電極に所定電圧から維持パルスのハイレベル電圧またはそれより所定電圧だけ高い電圧に向かって立ち上がる傾斜を有する電圧を印加して維持放電を消去することを特徴とする請求項１２に記載のプラズマディスプレイパネルの駆動方法。
【請求項１４】
一つのフレームが複数のサブフィールドに分割された場合、少なくとも一つのサブフィールドに対して前記リセット期間中に印加される電圧レベルが他のサブフィールドに印加される電圧レベルと異なることを特徴とする請求項１２に記載のプラズマディスプレイパネルの駆動方法。
【請求項１５】
前記ランプパルスは、所定レベルの電圧からスキャンパルスのローレベル電圧に、またはスキャンパルスのローレベル電圧より所定レベルだけ高い電圧に向かって減少する傾斜を有するパルスであることを特徴とする請求項１２に記載のプラズマディスプレイパネルの駆動方法。
【請求項１６】
一つのフレームが複数のサブフィールドに分割されてパネルを駆動する場合、少なくとも一つのサブフィールドのリセット期間中のリセットパルスの電圧レベルを、他のサブフィールドのリセット期間中のリセットパルスの電圧レベルより相対的により大きく設定することを特徴とする請求項１２に記載のプラズマディスプレイパネルの駆動方法。
【請求項１７】
前記リセット期間を始める時点のセルの壁電荷構造に基づいて、記録期間中にアドレス電圧によって記録放電が起きうるセルではリセット放電が起きないように前記リセットパルスの電圧レベルが設定されることを特徴とする請求項１２に記載のプラズマディスプレイパネルの駆動方法。
【請求項１８】
各セルの状態を初期化させるリセット期間、維持期間中にターンオンされるべきセル及びそうでないセルを選択してアドレッシングする記録期間及びアドレッシングされたセルを放電させる維持期間を含むプラズマディスプレイパネルを駆動する方法において、
前記リセット期間中に、前記記録期間中に記録放電が起きうる条件を備えたセルではリセット放電が起きず、そうでないセルではリセット放電が起きるようにリセット信号を印加し、
前記リセット期間中に維持電極及びアドレス電極に一定電圧を維持した状態で走査電極にリセット電圧を印加して、リセット放電が前記走査電極と前記アドレス電極との間で実質的に起き、前記走査電極と前記維持電極との間の放電は実質的に抑制されることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項１９】
前記走査電極に印加されるリセット電圧は矩形波パルスであることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２０】
一つのフレームが複数のサブフィールドに分割された場合、少なくとも一つのサブフィールドに対して前記リセットパルスの電圧レベルが他のサブフィールドに印加される電圧レベルと異なることを特徴とする請求項１８に記載のプラズマディスプレイパネルの駆動方法。
【請求項２１】
前記走査電極には、前記矩形波パルスが印加された後、所定レベルの電圧からスキャンパルスのローレベル電圧に、またはスキャンパルスのローレベル電圧より所定レベルだけ高い電圧に向かって減少する傾斜を有する電圧が印加されることを特徴とする請求項１９に記載のプラズマディスプレイパネルの駆動方法。
【請求項２２】
各セルの状態を初期化させるリセット信号を生じるためのリセット信号発生器と、
維持期間中にターンオンされるセル及びそうでないセルを選択してアドレッシングするアドレス信号を生じるためのアドレス信号発生器と、
前記アドレス信号発生器によってアドレッシングされたセルを放電させる維持信号を生じるための維持信号発生器とを具備し、
前記リセット信号発生器は、前記アドレス信号によるアドレス放電が正常的に行われる条件を備えたセルではリセット放電が起きないようにし、そうでないセルではリセット放電が起きるように前記リセット信号を生じ、
リセット期間中に維持電極およびアドレス電極に一定電圧を維持した状態で走査電極にリセット電圧を印加してリセット放電が前記走査電極と前記アドレス電極との間で実質的に起き、前記走査電極と前記維持電極との間の放電は実質的に抑制されるようにすることを特徴とするプラズマディスプレイパネルの駆動装置。
【請求項２３】
前記リセット信号発生器は、
リセット期間の前半部では前記走査電極に所定電圧レベルのリセットパルスを印加し、そのリセット期間の後半部では電圧レベルが順次減少するランプパルスを前記走査電極に印加することを特徴とする請求項２２に記載のプラズマディスプレイパネルの駆動装置。
【請求項２４】
前記リセット信号発生器は、
リセット期間を始める時点のセルの状態が、記録期間中に記録放電が起きなくても維持放電が起きうる条件を備えたセルに対してリセット放電を起こすことを特徴とする請求項２２に記載のプラズマディスプレイパネルの駆動装置。
【請求項２５】
一つのフレームが複数のサブフィールドに分割されてパネルを駆動する場合、前記リセット信号発生器は、少なくとも一つのサブフィールドのリセット期間中のリセットパルスの電圧レベルを、他のサブフィールドのリセット期間中のリセットパルスの電圧レベルより相対的により大きく設定することを特徴とする請求項２２に記載のプラズマディスプレイパネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テレビ受像機やコンピュータモニターなどの画像表示に使われるプラズマディスプレイパネルの駆動方法及びその装置に係り、特に放電セルの壁電荷分布を考慮してリセット放電を選択的に行うプラズマディスプレイパネルの駆動方法及びその装置に関する。
【０００２】
【従来の技術】
パネル駆動タイミングはリセット(初期化)期間、記録期間、維持期間、消去期間に分けられる。リセット期間はセルにアドレッシング動作が円滑に行われるようにするために各セルの状態を初期化させ、記録期間はパネルでターンオンされるセル及びそうでないセルを選択してターンオンされるセルに壁電荷を蓄積する動作を行い、維持期間はアドレッシングされたセルに実際に画像を表示するための放電を行い、消去期間はセルの壁電荷を減らして維持放電を終了させる。
【０００３】
プラズマディスプレイパネルの色々な品位関連項目のうちコントラストを向上させることは非常に重要である。コントラストはパネルで表示される画像で明るい部分及び暗い部分の輝度の割合として表示されるが、明るい部分は主に維持放電により、暗い部分はリセット放電により生じた光より構成される。コントラストを向上させるためには明るい部分をさらに明るくしたり暗い部分をさらに暗くする必要がある。
【０００４】
図７は、AC型プラズマディスプレイパネルの一部斜視図である。第１ガラス基板１上には誘電体層２及び保護膜３より覆われた走査電極４及び維持電極５が対をなして平行に設けられる。第２ガラス基板６上には絶縁体層７より覆われた複数のアドレス電極８が設けられる。アドレス電極８の間にある絶縁体層７上にはアドレス電極８と平行に隔壁９が形成されている。また、絶縁体層７の表面及び隔壁９の両側面には蛍光体１０が形成されている。第１ガラス基板１及び第２ガラス基板６は走査電極４とアドレス電極８及び維持電極５とアドレス電極８が直交するように放電空間１１を介在して対向して配置されている。アドレス電極８と、対をなす走査電極４と維持電極５との交差部にある放電空間１１とが放電セル１２を形成する。
【０００５】
図８は、パネルの電極配列図を示したものである。電極はm列×n行のマトリックス構成をとる。列方向にはアドレス電極A1〜Amが配列されており、行方向にはn行の走査電極SCN1〜SCNn及び維持電極SUS1〜SUSnが配列されている。図８に示された放電セルは図７に示された放電セル１２に対応する。
【０００６】
図９は、従来の技術によるパネル駆動方法の駆動波形タイミング図を示したものである。この駆動方法は２５６階調表示のために１フレーム期間を８つのサブフィールドより構成し、各サブフィールドは初期化期間、記録期間、維持期間及び消去期間より構成される。以下、第１サブフィールドでの動作について説明する。
【０００７】
リセット期間において、その前半にはすべてのアドレス電極A1〜Am及びすべての維持電極SUS1〜SUSnを０Vに維持する。すべての走査電極SCN1〜SCNnには、維持電極SUS1〜SUSnに対して放電開始電圧以下の電圧VpVから放電開始電圧以上の電圧VrVに向かって緩慢に立ち上がるランプ電圧を印加する。このランプ電圧が立ち上がる間にすべての放電セルで走査電極からアドレス電極及び維持電極に各々最初の弱いリセット放電が起きる。これにより走査電極上の保護膜の表面に負の壁電荷が蓄積される。同時にアドレス電極上の絶縁体表面及び維持電極上の保護膜表面には正の壁電荷が蓄積される。
【０００８】
次いで、リセット期間の後半にはすべての維持電極を定電圧VhVに維持する。すべての走査電極には、維持電極に対して放電開始電圧以下の電圧VqVから放電開始電圧以上の電圧０Vに向かって緩慢に立ち下がるランプ電圧を印加する。このランプ電圧が立ち下がる間に再びすべての放電セルで、維持電極から走査電極に第２回目の弱いリセット放電が起きる。これによって、走査電極上の保護膜表面の負の壁電圧及び維持電極上の保護膜表面の正の壁電圧が弱くなる。また、アドレス電極と走査電極との間にも弱い放電が起き、アドレス電極上の絶縁体層表面の正の壁電圧は記録動作に適した値に調整される。このようにして、リセット期間のリセット動作が完了する。
【０００９】
次の記録期間ではまずすべての走査電極を電圧Vsに維持する。アドレス電極のうち１行目に表示する放電セルに対応するアドレス電極Aj(j＝１〜mの整数)に正の記録パルス電圧である＋VwVを、１行目の走査電極SCN1に走査パルス電圧０Vを各々同時に印加する。この時、アドレス電極Ajと走査電極SCN1との交差部で絶縁体層表面と走査電極SCN1上の保護膜表面との電圧は、記録パルス電圧＋VwVにアドレス電極上の絶縁体層表面の正の壁電圧が加算されたものである。それによって、その交差部で所定のアドレス電極Ajと走査電極SCN1との間、及び維持電極SUS1と走査電極SCN1との間に記録放電が起きる。したがって、この交差部の走査電極SCN1上の保護膜表面に正の壁電圧が蓄積され、維持電極SUS1上の保護膜表面に負の壁電圧が蓄積され、アドレス電極Aj上の絶縁体層の表面に負の壁電圧が蓄積される。このような記録過程がすべての行に対して行われる。
【００１０】
記録期間が終了すれば、維持期間がつながる。維持期間中にはすべての走査電極及び維持電極を０Vにした後、すべての走査電極に正の維持パルス＋VmVを印加する。この時、記録放電を起こした放電セルでの走査電極SCNi(I＝１〜nの整数)上の保護膜の表面と維持電極上の保護膜の表面との間の電圧は、維持パルス電圧と、記録期間に蓄積された走査電極SCN1上の保護膜表面に蓄積された正の壁電圧及び維持電極SUS1上の保護膜表面に蓄積された負の壁電圧とが加算されて、放電開始電圧以上を超過する。このために、記録放電を起こした放電セルでは走査電極と維持電極との間に維持放電が起きる。この維持放電を起こした放電セルでの走査電極上の保護膜表面には負の壁電圧が蓄積され、維持電極上の保護膜表面には正の壁電圧が蓄積される。その後、走査電極に印加された維持パルス電圧は０Vに戻る。次いで、すべての維持電極に正の維持パルス電圧＋VmVを印加し、前述したような過程を経て記録放電を起こした放電セルでは走査電極と維持電極との間に維持放電が起きる。この後、同じ方法ですべての走査電極及びすべての維持電極に正の維持パルス電圧を交互に入力することによって維持放電が行われる。この維持放電によって励起された蛍光体からの可視光線が表示に用いられる。
【００１１】
維持期間が終了すれば、消去期間中にすべての維持電極に０Vから＋VeVに向かって緩慢に立ち上がるランプ電圧を印加する。この時、維持放電を起こした放電セルにおいて、走査電極上の保護膜表面と維持電極上の保護膜表面との間の電圧は、維持期間の最終時点で現れる走査電極上の保護膜表面の負の壁電圧及び維持電極上の保護膜表面の正の壁電圧にこのランプ電圧を加算したものになる。このために、維持放電を起こした放電セルで維持電極と走査電極との間に弱い消去放電が起き、走査電極上の保護膜表面の負の壁電圧及び維持電極上の保護膜表面の正の壁電圧が弱くなって維持放電は止まる。このようにして消去動作が完了する。
【００１２】
上記従来の技術によれば、プラズマディスプレイパネルで暗い部分はリセット放電によって生じた光より構成されるが、このようなリセット放電は一サブフィールドを始めとしてすべてのセルで起きる。したがって、ターンオフされるべき放電セルでもリセット放電が起きるためにそのリセット放電による光が生じ、したがってコントラストを低下させる要因となった。
【００１３】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、パネル表示駆動過程で選択的なリセット放電を行って暗く表示される部分はさらに暗く表示してコントラストを向上させうるプラズマディスプレイパネル駆動方法及びその装置を提供することである。
【００１４】
【課題を解決するための手段】
前記の課題を解決するために、本発明に係るプラズマディスプレイパネルの駆動方法は、各セルの状態を初期化させるリセット期間、維持期間中にターンオンされるべきセル及びそうでないセルを選択してアドレッシングする記録期間及びアドレッシングされたセルを放電させる維持期間を含むプラズマディスプレイパネルを駆動する方法において、前記リセット期間中に、前記記録期間中に記録放電が起きうる条件を備えたセルではリセット放電が起きなく、そうでないセルではリセット放電が起きるようにリセット信号を印加することを特徴とし、リセット期間を始める時点のセルの壁電荷構造において、記録期間中にアドレス電圧を印加しても記録放電が起きない壁電荷構造を有するセルまたは、記録期間中に記録放電が起きなくても維持期間中に維持放電を起こす壁電荷構造を有するセルでは前記リセット期間中にリセット放電を起こすことが望ましい。
【００１５】
前記の課題を解決するために、本発明に係る他のプラズマディスプレイパネルの駆動方法は、各セルの状態を初期化させるリセット期間、維持期間中にターンオンされるべきセル及びそうでないセルを選択してアドレッシングする記録期間及びアドレッシングされたセルを放電させる維持期間を含むプラズマディスプレイパネルを駆動する方法において、前記リセット期間中にリセット波形を印加するが、リセット期間の前半部では所定電圧レベルのリセットパルスを印加し、そのリセット期間の後半部では電圧レベルが順次減少するランプパルスを印加することを特徴とし、前記リセット期間を始める時点のセルの壁電荷構造に基づいて、記録期間中にアドレス電圧によって記録放電が起きうるセルではリセット放電が起きないように前記リセットパルスの電圧レベルが設定されることが望ましい。
【００１６】
前記の課題を解決するために、本発明に係る他のプラズマディスプレイパネルの駆動方法は、各セルの状態を初期化させるリセット期間、維持期間中にターンオンされるべきセル及びそうでないセルを選択してアドレッシングする記録期間及びアドレッシングされたセルを放電させる維持期間を含むプラズマディスプレイパネルを駆動する方法において、前記リセット期間中に維持電極及びアドレス電極に一定電圧を維持した状態で走査電極にリセット電圧を印加して、リセット放電が前記走査電極と前記アドレス電極との間で実質的に起き、前記走査電極と前記維持電極との間の放電は実質的に抑制されることを特徴とする。
【００１７】
前記の課題を解決するために、本発明に係るプラズマディスプレイパネルの駆動装置は、各セルの状態を初期化させるリセット信号を生じるためのリセット信号発生器と、維持期間中にターンオンされるべきセル及びそうでないセルを選択してアドレッシングするアドレス信号を生じるためのアドレス信号発生器と、前記アドレス信号発生器によってアドレッシングされたセルを放電させる維持信号を生じるための維持信号発生器とを具備し、前記リセット信号発生器は、前記アドレス信号によるアドレス放電が正常的に行われる条件を備えたセルではリセット放電が起きないようにし、そうでないセルではリセット放電が起きるように前記リセット信号を生じることを特徴とし、前記リセット信号発生器は、リセット期間の前半部では所定電圧レベルのリセットパルスを印加し、そのリセット期間の後半部では電圧レベルが順次減少するランプパルスを印加することが望ましい。
【００１８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例について詳細に説明する。
【００１９】
本発明は、プラズマディスプレイパネルで不要なリセット放電を抑制してコントラストを向上させる方法として、リセット期間中にアドレッシング条件を満足するセルではリセット放電が起きないようにし、アドレッシング条件を満足しないセルのみでリセット放電が起きるように構成してパネルの暗い部分で生じる光を最小化してコントラストを向上させることとしたものである。リセット期間は、アドレス電極、維持電極及び走査電極の各々に適当な極性及び量で壁電荷を形成させて記録期間中の記録動作を円滑に行うように壁電荷の分布を調整する期間である。ここで、"アドレッシング条件"とは、記録期間中の維持放電期間中にターンオンされるべきセルとそうでないセルを区分できるようにする記録動作が正確に行われうる条件をいう。したがって、リセット期間中に敢えてリセット放電を起こさなくても記録期間及び維持期間中に正常的な動作を行える壁電荷状態を備えたセルをアドレッシング条件を満足するセルと称し、そうでないセルをアドレッシング条件を満足しないセルと称する。
【００２０】
放電セルがアドレッシング条件を満足するためには走査電極に多量の負電荷が蓄積され、アドレス電極に多量の正電荷が蓄積されており、記録期間中に維持電極に印加されるバイアス電圧によって維持電極には適当量の負電荷や、あるいは少量の正電荷が蓄積されていなければならない。それにより、記録期間中に維持電極と走査電極との間に適量の壁電荷が形成され、記録期間後に行われる維持期間中に印加される維持電圧により走査電極と維持電極との間で維持放電が円滑に行われるようにする。また、維持電極及び走査電極には、記録期間中にその放電セルに記録放電が起きない場合に維持期間中に放電を起こさない程度の壁電荷が残っていなければならない。したがって、前記のようにアドレッシング条件を満足する放電セルではリセット放電を起こせず、アドレッシング条件を満足しない放電セルではリセット放電を起こしてその放電セルをアドレッシング条件を満足する放電セルに変える。
【００２１】
図１は、アドレッシング条件を備えた放電セルの壁電荷構造を示す図である。走査電極Yには多量の負電荷を蓄積し、アドレス電極Aには多量の正電荷を蓄積しており、これら電極に蓄積された電荷は記録期間中にアドレス電圧がアドレス電極に印加され、走査電極に走査電圧が印加される時にアドレス(記録)放電が起きうる程度、あるいはそれ以上の壁電圧を形成できる程度にならなければならない。この時、維持電極Xには、記録期間中に維持電極に印加されるバイアス電圧によって適当量の負電荷が蓄積されていたり、あるいは少量の正電荷が蓄積されていてもよい。
【００２２】
言い換えれば、図１は、リセット期間中にリセット放電がなくても記録期間中に記録放電を行える壁電荷条件を有する場合を示す。すなわち、記録期間中にアドレス電極Aにアドレスパルスが印加され、同時に走査電極Yに走査パルスが印加された時、アドレス電極と走査電極との間に形成された壁電圧及びこれら電極に印加されたパルス電圧によって二つの電極の間に放電が起きなければならない。
【００２３】
一方、記録期間中のあるセルでアドレス電極にアドレスパルスは印加されず、走査電極に走査パルスが印加される場合(すなわち、記録されるセルではない場合)、アドレス電極と走査電極との間に放電が起きないようにこれら二つの電極の間に壁電荷が形成されていなければならなず、また走査電極と維持電極との間にも放電が起きないようにこれら二つの電極の間に壁電荷が形成されていなければならない。この場合(すなわち、記録されるセルではない場合)、アドレス電極と走査電極との間に形成された壁電荷による電位差と記録期間中の外部印加電位差との和が放電開始電圧よりは小さく、(放電開始電圧−マージン電圧)よりは大きくなるようにリセット期間中にアドレス電極と走査電極との間に壁電荷を形成することが望ましい。また、記録期間中に走査電極に走査パルスが印加され、維持電極に所定の電圧が印加されている状態で走査電極と維持電極との間に放電が起きないようにするためには、走査電極及び維持電極に形成された壁電荷による電位差と記録期間中の外部印加電圧による電位差との和が放電開始電圧よりは小さく、(放電開始電圧−マージン電圧)よりは大きくなるように、リセット期間中に走査電極と維持電極との間に壁電荷を形成することが望ましい。
【００２４】
ここで、前述した下限値に関するマージン電圧は、例えば４０Vと設定できるが、その意味を調べれば次の通りである。電極の間に強い放電を起こすためには放電開始電圧よりある程度高い電圧を印加する必要がある。アドレス放電のためにアドレス電極に印加されるパルスの電圧は約６０〜８０Vであるが、リセット期間後の壁電荷による壁電圧が２５〜４０V程度で放電開始電圧より低く設定できる。したがって、二つの電極の間には(６０〜８０V)−(２４-４０V)程度の電圧が外部から印加されれば二つの電極の間の電圧が放電開始電圧を超過してアドレス電極と走査電極との間に強い放電を得られる。このように、前述したような条件を有するパネルの場合にはマージン電圧を約４０Vと設定できるが、もし他の条件を有するパネルの場合には適当な他の値を選択的に適用できる。
【００２５】
一方、放電セルがアドレッシング条件を満足しない場合がいくつかある。すなわち、走査電極に正電荷が蓄積され、アドレス電極に負電荷が蓄積されている場合(図２Ａ参照)、または走査電極に蓄積されている負電荷及びアドレス電極に蓄積されている正電荷によって形成された壁電圧が所定の基準値より低くてアドレス電圧を電極に印加してもアドレス(記録)放電が起きない場合(図２Ｂ参照)である。前記の二つの場合は、リセット期間中にリセット放電が起きなければ記録期間中に記録放電が起きない壁電荷状態を有することをいう。すなわち、記録期間中にアドレス電極にアドレスパルスを印加し、走査電極に走査パルスを印加した時、外部印加電圧(アドレッシング電圧)による電位差とアドレス電極及び走査電極に形成された壁電荷による電位差との和が放電開始電圧を超過しない程度でこれら電極の間に壁電荷が形成されていることを意味する。
【００２６】
また、維持電極に多量の負電荷が蓄積されて記録期間中にアドレス放電が起きなくても維持期間中に維持放電が起きる場合があるが、誤動作の可能性が大きい場合(図２Ｃ参照)も広い意味では含まれる。言い換えれば、記録放電が起きなくても維持期間中にアドレス電極及び維持電極に形成された壁電荷による電位差と外部印加電位差との和が放電開始電圧を超過する程度でアドレス電極と維持電極との間に壁電荷が形成されている場合をいう。
【００２７】
本発明では、図１のようにアドレッシング条件を満足する放電セルではリセット放電が起きないようにし、図２Ａないし図２Ｃのようにアドレッシング条件を満足しない放電セルではリセット放電を起こす。このような選択的リセット放電は、アドレッシング条件を満足する放電セル及びそうでない放電セルの壁電荷分布を用いて同じリセットパルス信号を印加してもこれらが相異なる放電特性を有するようにして達成できる。
【００２８】
図４は、本発明の一実施例に係るプラズマディスプレイパネルの駆動方法に関する駆動波形タイミング図である。一つのフレームは多数のサブフィールドより構成され、各サブフィールドはリセット期間、記録期間、維持期間、消去期間に分けられる。もちろん本実施例では、このようにフレームがサブフィールド構造を有する場合にも適用されるが、そうでない場合にも同じく適用される。
【００２９】
リセット期間中に、リセット期間の前半部には矩形波"リセットパルス"が印加され、そのリセット期間の後半部では線形的に減少する"ランプパルス"が印加される。一方、維持電極には、リセット期間の前半部で印加されるリセットパルスにより走査電極と維持電極との間に放電が起きないように所定の電圧を印加する。例えば、維持電極には一定の電位の電圧Vbが印加されるが、リセット期間中には維持放電電圧Vmと同じか、またはある程度高く設定してもよく、記録期間中には維持放電電圧Vmより高く設定したり、または同じく設定する。そして、アドレス電極には０Vが印加される。
【００３０】
アドレッシング条件を満足する放電セルでは、アドレス電極と走査電極との間の壁電荷による電位差と、リセットパルスによってアドレス電極と走査電極との間に印加された電位差との和が放電開始電圧を超過しないようにリセットパルス電圧(またはリセットパルスによってアドレス電極と走査電極との間に印加された電位差)を設定する。例えば、リセットパルス電圧を２倍の放電開始電圧にマージン電圧(例:４０V)を足した値より低く設定することが望ましい(これについては後述される)。
【００３１】
リセットパルス電圧の上限値について調べれば、パネルで十分の放電を起こすためにはアドレス電極と走査電極との間に放電開始電圧を超過する電圧が形成されなければならないが、その超過電圧がここのマージン電圧に該当する。したがって、マージン電圧を、アドレス放電時にアドレス電極と走査電極との間に印加される全体電位差から放電開始電圧を引いた値(後述する数式３で左辺から右辺を引いた値、すなわち、数式４のα)と定義すればパネルの条件が異なる状況でも適用できる。
【００３２】
一方、アドレッシング条件を満足しない放電セルでは、アドレス電極と走査電極との間の壁電荷による電位差と、リセットパルスによってアドレス電極と走査電極との間に印加された電位差との和が放電開始電圧を超過するようにリセットパルス電圧(またはリセットパルスによってアドレス電極と走査電極との間に印加された電位差)を設定する。例えば、リセットパルス電圧を、２倍の放電開始電圧からアドレスパルス電圧を引いた値よりさらに大きく、または２倍の放電開始電圧から２倍のアドレスパルス電圧を引いた値よりさらに大きく設定することが望ましい(これについては後述される)。
【００３３】
矩形波リセットパルスが走査電極に印加されれば、アドレッシング条件を満足する放電セルではリセット放電が起きないが、アドレッシング条件を満足しないセルではリセット放電が起きて、走査電極には多量の負電荷を、アドレス電極には多量の正電荷を蓄積でき、電荷の量はアドレス電圧が印加される時にアドレス放電が起きうる程度あるいはそれ以上の壁電圧を形成できる程度である(図３Ａ参照)。このような電極の電荷分布で線形的に減少するランプパルスを走査電極に印加すれば、維持電極と走査電極との間の電圧差が適切に維持されてその放電セルは図３Ｂのようにアドレッシング条件を満足する壁電荷構造を有する。リセット期間の後半部に印加されるランプパルスは、走査電極とアドレス電極との間に放電が起きず、走査電極と維持電極との間にも放電が起きない所定レベルの電圧から走査パルスの低レベルの電圧と同じか、あるいはそれより所定レベル高い電圧に向かって減少する傾斜を有するパルスで具現できる。
【００３４】
図４に示された波形図を参照してリセット期間中の放電メカニズムを調べれば、維持電極及びアドレス電極には一定の電圧を維持した状態で走査電極にリセット電圧を印加して、リセット放電は走査電極とアドレス電極との間で実質的に起こす反面、走査電極と維持電極との間の放電は実質的に抑制する。走査電極とアドレス電極との間でリセット放電を起こすために、走査電極に印加される矩形波リセットパルスは、走査電極とアドレス電極との間の外部印加電位差が２倍の放電開始電圧に所定マージン(例:４０V)を足した値(２Vfay＋４０V)よりは小さく、２倍の放電開始電圧にアドレスパルス電圧を引いた値(２Vfay−Va)または２倍の放電開始電圧に２倍のアドレスパルス電圧を引いた値(２Vfay−２Va)よりは大きい範囲に属するリセット電圧を有するようにすることが望ましい(これに関する詳細な内容は後述される)。
【００３５】
このようなパルス構造を有するリセット期間が毎サブフィールドを始める時ごとに行われることができ、場合によっては特定のフレームや特定のサブフィールドで選択的に行われる。
【００３６】
一つのフレームが複数のサブフィールドに分割されてパネルを駆動する場合、各フレームの第１サブフィールドまたは一部のサブフィールドのリセット期間中に印加されるリセットパルスの電圧、または複数のフレームのうち一部で一つまたは複数のサブフィールドのリセット期間中に印加されるリセットパルスの電圧は、他のサブフィールドのリセット期間中に印加されるリセットパルスの電圧より相対的に高く設定することが可能である。言い換えれば、各サブフィールドのリセット期間中のリセットパルスの電圧はすべてのサブフィールドで同一にすることができるが、サブフィールドの位置によって異にすることができる。例えば、各フレームの第１サブフィールドのリセットパルスの電圧を他のサブフィールドのリセットパルスの電圧より相対的に大きくすることができる。
【００３７】
各サブフィールドのリセット期間に印加されるリセットパルスのうち相対的に低い電圧と設定されたリセットパルスが印加されるサブフィールドの場合、そのリセットパルス及びアドレスパルスによる走査電極とアドレス電極との間の外部印加電位差と、走査電極とアドレス電極との間に蓄積された壁電荷による電位差の和が、アドレッシング条件を満足するセルでは放電開始電圧を超過せず、アドレッシング条件を満足しないセルでは放電開始電圧を超過するように走査電極及びアドレス電極に印加されるパルス電圧が設定される。一方、相対的に高い電圧と設定されたリセットパルスが印加されるサブフィールドの場合、走査電極とアドレス電極との間の外部印加電位差と、走査電極とアドレス電極との間に蓄積された壁電荷による電位差との和が、すべてのセルで放電開始電圧を超過するようにパルス電圧を設定する。相対的に高い電圧と設定されたリセットパルスによる走査電極とアドレス電極との間の外部印加電位差は、相対的に低い電圧と設定されたリセットパルスによるものに比べて大きくて２倍の放電開始電圧の電位差またはそれ以上の電位差になるようにする。
【００３８】
次に、リセット期間中に放電セルでの動作を各場合を区分して説明する。
【００３９】
図１のようにアドレッシング条件を満足する放電セルの走査電極に矩形波リセットパルスが印加されれば、リセットパルス電圧が多量の負電荷が蓄積された走査電極と多量の正電荷が蓄積されたアドレス電極との間に形成されていた壁電圧と相殺されて、その放電セル内部の走査電極とアドレス電極との間に実際にかかる電圧は矩形波リセットパルスの電圧より低くなって、その放電セルでは放電が起きない。
【００４０】
図２Ａの場合のように、走査電極に正電荷が蓄積され、アドレス電極に負電荷が蓄積されていてアドレッシング条件を満足しない放電セルの場合、走査電極に矩形波リセットパルスが印加されれば、放電セル内部の走査電極とアドレス電極との間には矩形波リセットパルスと同じ極性よりなる電界が形成されているため、放電セル内部の走査電極とアドレス電極との間に実際にかかる電圧は矩形波リセットパルス電圧と壁電荷によって形成された電圧との和と同一になる。したがって、走査電極とアドレス電極との間にリセット放電が起きることができ、結果的にアドレス電極に正電荷を、走査電極に負電荷を蓄積するようになる。次にランプパルスが走査電極に印加されればその放電セルはアドレッシング条件を満足する壁電荷構造を有する。
【００４１】
図２Ｂの場合のように、走査電極とアドレス電極との間に形成された壁電圧が基準値より低くてアドレス電圧を印加してもアドレス(記録)放電が起きない放電セルの場合、走査電極とアドレス電極との間に矩形波壁電圧による内部電界が形成されているが、その値が小さな状態にある。リセットパルスによって走査電極に電圧を印加すれば走査電極とアドレス電極との間にかかる電圧はこれら電極の間に形成された壁電圧だけ相殺されるが、走査電極に印加される矩形波リセットパルスの電圧レベルをその壁電圧の大きさを考慮して一定以上大きくすれば、壁電圧により相殺されても走査電極とアドレス電極との間にリセット放電を起こすことができる。それにより、アドレス電極に十分の量の正電荷を、走査電極に十分の量の負電荷を蓄積する。次にランプパルスが走査電極に印加されればその放電セルはアドレッシング条件を満足する壁電荷構造を有する。前記のような場合は走査電極及びアドレス電極に形成された壁電荷がリセットパルスの電界を相殺する方向に形成されているために、アドレッシング条件を満足しないセルでリセット放電を起こさねばならない本発明のリセットパルスがリセット放電を起こすことが相対的に難い条件であると言える。このような方法で、アドレッシング条件を満足しない他の場合、すなわち、走査電極及びアドレス電極に壁電荷がないか、または同じ極性の壁電荷が形成された場合のセルでもリセット放電を起こしうる。
【００４２】
次に、図２Ｃのように、維持電極に多量の負電荷が蓄積されていて誤動作の可能性がある場合、走査電極に矩形波リセットパルスが印加されればそのリセットパルスによって走査電極と維持電極との間にリセット放電が起きて維持電極に過度に蓄積されていた負電荷が減少する。そして、リセット期間の後半部で走査電極に印加されるランプパルスによって各電極での壁電荷が適当に調整されて、その放電セルはアドレッシング条件を満足する壁電荷構造を有する。
【００４３】
リセット期間が終了すれば記録期間及び維持期間が行われるが、図９で説明したように実質的に同じ方式で駆動され、その詳細な説明は省略する。一つのサブフィールドで維持期間中の維持放電により形成された壁電圧を消去するために消去動作を行うが、図４に示したように、消去期間に維持電極または走査電極に所定電圧から維持パルスの高いレベルの電圧またはそれより所定電圧高い電圧に向けて立ち上がる、線形的に増加するランプパルスを用いることができ、また消去パルスとして幅が狭いパルス、維持放電電圧よりは低くて維持放電パルスの幅よりは広いパルス、またはログ関数波形のパルスが使用できる。あるいは維持放電によって形成された壁電荷を消去する動作をしなくてもよい。
【００４４】
図５は、本発明の他の実施例に係るプラズマディスプレイパネルの駆動方法に関する駆動波形タイミング図である。リセット期間中の信号波形は図４と基本的に同一であるが、消去期間中の消去パルスが図４では維持電極に印加された例であるが、図５では走査電極に印加された例である。このような差異点を除いては図４及び図５の駆動波形は実質的に同一であり、またパネルの駆動動作も実質的に同一である。
【００４５】
図６は、本発明の一実施例に係るプラズマディスプレイパネルの駆動装置のブロック図である。パネル９７に表示されるアナログ画像信号はデジタルデータに変換されてフレームメモリ９１に記録される。フレーム発生器９２はフレームメモリ９１に貯蔵されたデジタルデータを必要に応じて分割してスキャニング回路９４に出力する。例えば、パネルで階調表示するために階調レベルによってフレームメモリ９１に貯蔵された画素データの１フレームを複数のサブフィールドに分割し、各サブフィールドのデータを出力する。
【００４６】
スキャニング回路９４は、パネル９７の走査電極Yドライブ９６及び維持電極Xドライブ９５をスキャンし、リセット期間、記録期間、維持期間及び消去期間中に各電極に印加する信号波形を生じるリセット信号発生器９４２、記録パルス発生器９４３、維持パルス発生器９４４及び消去パルス発生器９４１を具備する。すなわち、リセット信号発生器９４２は各セルの状態を初期化させるリセット信号を生じ、記録パルス発生器９４３はターンオンされるべきセル及びそうでないセルを選択してアドレッシングするアドレス信号を生じ、維持パルス発生器９４４は記録パルス発生器９４３によってアドレッシングされたセルを放電させる維持信号を生じ、消去パルス発生器９４１は維持放電によって電極に蓄積された壁電荷を消去するための消去パルスを生じる。またこれら信号を合成して各電極別に供給するための合成回路９４５を具備する。タイミング制御器９３はフレーム発生器９２及びスキャニング回路９４の動作に必要な各種タイミング信号を生じる。
【００４７】
次は、本発明の実施例に係るパネル駆動に必要な動作、特にリセット期間中の動作を詳細に説明(図４または図５を通じて説明されたリセット期間中の波形、動作、または設定電圧等に関する説明がここにそのまま適用できることはもちろんである)し、残りの期間中には通常的な方法で動作することが可能であるのでその具体的な説明は省略する。
【００４８】
リセット信号発生器９４２は、図４または図５に示されたようにリセット期間に走査電極にリセット信号を印加する。リセット信号発生器９４２はアドレッシング条件を満足するセル、すなわち、維持期間中にターンオンされるべきセル及びそうでないセルを区分できるようにする記録期間中の記録動作が正確に行われる条件を備えたセルではリセット放電が起きないようにし、そうでないセルではリセット放電が起きるようにリセット信号を生じる。
【００４９】
そのような機能を行うために、リセット期間の前半部では所定電圧レベルのリセットパルスを印加し、そのリセット期間の後半部では電圧レベルが順次減少するランプパルスを印加することが望ましい。そうすることによって、リセット期間を始める時点でのセルの壁電荷構造において、記録期間中にアドレス電圧を印加しても記録放電が起きない壁電荷構造を有するセル、または記録期間中に記録放電が起きなくても維持期間中に維持放電を起こす壁電荷構造を有するセルではリセット期間中にリセット放電を起こすことができる。
【００５０】
図４または図５に示された実施例で、Vs＝１７０V(リセット期間の初期電圧)、Vset1＝２１０V(第１サブフィールドでのリセットパルスの電圧)、Vset2＝２００V(第１サブフィールド以外の他のサブフィールドでのリセットパルスの電圧)、Vb＝１８０V(リセット期間及び記録期間中の維持電極の電圧)、Va＝７５V(アドレス電圧)、Vsc＝７０V(スキャン電圧)の電圧で駆動する場合の動作を説明する。ここでVset1とVset2はリセット期間の初期電圧Vsとリセットパルスの最高電圧との電位差に対応する電圧を意味する。
【００５１】
(a)まずアドレッシング条件を満足する放電セルの場合、リセットパルスによって放電が起きない条件は次の通りである。
【００５２】
放電セルには記録放電が起きるように壁電荷が形成されているが、この時、アドレス電極に蓄積された壁電荷による壁電圧をVaw1、走査電極に蓄積された壁電荷による壁電圧をVyw1、アドレス電極と走査電極との間に放電が起きうる放電開始電圧をVfayと定義する。記録期間中に、走査電極は接地電圧を維持し、アドレス電極に印加される電圧をVaという。
【００５３】
リセットパルスが走査電極に印加される時、アドレス電極と走査電極との間の内部電圧は数式１の左辺と同一である。この放電セルはアドレッシング条件を満足する壁電荷構造を有するので、二つの電極の間の電圧は放電開始電圧を超過してはならないために次の数式のように表現できる。すなわち、リセットパルス電圧から走査電極とアドレス電極との間の壁電圧を引いた値が放電開始電圧より小さい。
【００５４】
【数１】
0004121293.tif 000002
【００５５】
【数２】
0004121293.tif 000003
【００５６】
一方、放電セルの壁電荷構造がアドレッシング条件を満足するためにその放電セルにアドレス電圧が印加されれば放電が起きる。したがって、この時の電圧関係は次の数式として表示される。
【００５７】
【数３】
0004121293.tif 000004
【００５８】
ここで、前記の数式のVaを右辺に移項させ、左辺から右辺を引いた値をαと定義すれば次のように使うことができる。
【００５９】
【数４】
0004121293.tif 000005
【００６０】
上記数式４を上記数式２に代入すれば、リセットパルス電圧に対する関係式を次のように表現できる。
【００６１】
【数５】
0004121293.tif 000006
【００６２】
上記数式５において、αは、アドレス電圧Vaとアドレス電極及び走査電極に形成された壁電荷による電位差(Vaw1-Vyw1)との和から放電開始電圧Vfayを引いた値である。もしアドレス電極と走査電極との間に形成された壁電圧が放電開始電圧と同一であれば、αはアドレス電圧Vaと同じになり、数式５でリセット電圧(Vs＋Vset)は２*Vfay、すなわち、放電開始電圧の２倍となる。言い換えれば、リセット期間中に放電開始電圧の２倍となるリセット電圧が印加されれば、リセット期間中にアドレス電極と走査電極との間に形成された壁電圧が放電開始電圧と同一になるということを意味する。実際のリセット動作では、パルスの幅、放電デレー及び放電の強度を考慮して約４０V程度のマージンをおく場合、リセット電圧の上限値は２*Vfay＋４０(V)となる。
【００６３】
(b)図２Ａまたは図２Ｂのように記録期間中にアドレス放電が起きない壁電荷構造を有する場合、リセット期間のリセットパルスが印加される直前の走査電極の壁電荷による壁電圧をVyw2、アドレス電極の壁電荷による壁電圧をVaw2といい、その他の重要な役割は(a)の場合と同一である。リセットパルスが印加された場合、アドレス電極と走査電極との間の内部電界は次の数式の左辺と同じになり、リセット期間中にリセットパルスによってアドレス電極と走査電極との間にリセット放電を起こすためには次の条件を満足しなければならない。すなわち、リセットパルス電圧に走査電極とアドレス電極との間の壁電圧を足した値が放電開始電圧と同じか、あるいはより大きい。
【００６４】
【数６】
0004121293.tif 000007
【００６５】
【数７】
0004121293.tif 000008
【００６６】
一方、現在の壁電荷構造では記録期間中に記録放電が起きない状態であるために記録期間中には次の条件を満足する。すなわち、記録期間中にアドレス電圧がアドレス電極に印加されても走査電極とアドレス電極との間の電圧は放電開始電圧より小さい。
【００６７】
【数８】
0004121293.tif 000009
【００６８】
【数９】
0004121293.tif 000010
【００６９】
上記数式９を上記数式７に代入すれば、リセットパルス電圧に対する関係式を次のように表現できる。
【００７０】
【数１０】
0004121293.tif 000011
【００７１】
上記数式１０において、βは、アドレス電圧Vaとアドレス電極と走査電極との間に形成された壁電圧(Vaw2−Vyw2)との和と放電開始電圧Vfayとの差をいう。あるセルがアドレッシングできない条件を有するということは、アドレス電極と走査電極との間に形成された壁電圧がほとんどないか、あるいは二つの電極の間にある程度壁電荷が蓄積されていてもアドレス電圧の印加によって放電開始電圧を超過できないということを意味する。
【００７２】
前者の場合、壁電圧(Vaw2−Vyw2)が近似的にゼロになり、数式１０でβは放電開始電圧とアドレス電圧との差となり、結局、この場合のリセット電圧は放電開始電圧より大きくなければならない。後者の場合、アドレス電圧と壁電圧との和(Va＋Vaw2−Vyw2)が放電開始電圧よりやや小さな場合にβは近似的にゼロとなり、結局、リセット電圧は２Vfay−Va、すなわち、２倍の放電開始電圧からアドレス電圧を引いた値より大きくなければならない。一方、リセット放電の発生を妨害する最大の壁電圧はアドレス電極及び走査電極に蓄積された壁電荷により放電開始電圧が逆にかかっている場合であって、その壁電圧を相殺させた後、放電を起こすためには放電開始電圧の２倍の電圧が必要である。前記２つの場合を考慮する時、理論的なリセット電圧の下限線は２Vfay−Vaになるが、誤差や動作マージンなどを考慮してその下限線を２(Vfay−Va)とすることが望ましい。
【００７３】
言い換えれば、リセット電圧が最も高くなければならない場合は、アドレス電極に正電荷、走査電極に負電荷が形成されているが、アドレス放電のためには壁電圧をアドレス電圧Vaに追加に加わるべき場合であるといえる。この時にはリセットパルスの極性と反対方向に形成された壁電圧を相殺させて再び放電開始電圧を形成しなければならない。したがって、２倍の放電開始電圧からアドレスパルス電圧を引いた値(２Vfay−Va)がすべての条件を満足するリセットパルスの下限電圧値であるといえる。このような理論的な下限値にパネルの動作特性などを考慮して一定のマージンを考慮できる。
【００７４】
(c)図２Ｃのような壁電荷構造を有する場合、すなわち、記録期間の終了部分で維持電極の電位が接地される時に維持電極に過多の負電荷が形成されていてアドレス電極と維持電極との間に誤放電が起きる場合がある。これらの壁電荷構造を有する場合、本発明ではリセットパルスによって維持電極と走査電極との間に放電を起こして維持電極に蓄積された過多の負電荷を除去する。そうすると、維持電極には正電荷が蓄積されるが、維持電極に蓄積された陽電荷はリセット期間のランプパルスによって消去できるために記録動作に影響を及ぼさず、むしろ維持電極と走査電極との間に適当な電界を形成して記録動作に有利な作用を行う場合もある。
【００７５】
リセット期間のリセットパルスが印加される直前の走査電極の壁電荷による壁電圧をVyw3、アドレス電極の壁電荷による壁電圧をVaw3とし、記録期間の終了部分で維持電極の電位がVbから接地に落ちる時にアドレス電極と維持電極との間で放電を可能にする維持電極の壁電荷による壁電圧をVxx、アドレス電極と維持電極との間の放電開始電圧をVfax、走査電極と維持電極との間の放電開始電圧をVfxyとすれば、アドレス電極と維持電極との間で誤放電が起きる場合の条件は次の通りである。
【００７６】
【数１１】
0004121293.tif 000012
【００７７】
【数１２】
0004121293.tif 000013
【００７８】
リセットパルスによって維持電極と走査電極との間で放電を起こすためには次の条件を満足しなければならない。
【００７９】
【数１３】
0004121293.tif 000014
【００８０】
上記数式１２を上記数式１３に代入すれば、次の通りである。
【００８１】
【数１４】
0004121293.tif 000015
【００８２】
例えば、Vfay＝２３０V、Vfxy＝２６０V、Va＝７０Vとすれば、数式５からリセットパルスの電圧条件は次のように表示される。すなわち、アドレッシング条件を満足する放電セルでリセット放電が起きない条件は数式１５の通りである。
【００８３】
【数１５】
0004121293.tif 000016
【００８４】
次に、図２Ａまたは図２Ｂのようにアドレッシング条件を満足しない放電セルでリセット放電を起こすための条件は数式１０から次の通りである。
【００８５】
【数１６】
0004121293.tif 000017
【００８６】
また、図２Ｃのように放電誤動作が生じうる放電セルの場合、Vaw1＝７０V、Vyw2＝−８０Vであると仮定する時、その放電セルでリセットパルスによって放電が起きるためには次のような条件を満足しなければならない。
【００８７】
【数１７】
0004121293.tif 000018
【００８８】
前記数式１５−１７の条件によってリセットパルスの電圧を設定すれば、アドレッシング条件を満足するセルではリセット放電が起きない反面、アドレッシング条件を満足しないセルではリセット放電が起きる。すなわち、リセットパルスの電圧は数式１５の右辺の値よりは小さいという前提下で、図２Ａ、図２Ｂの場合には数式１６、そして図２Ｃの場合には数式１７の条件を満足しなければならない。したがって、リセットパルスの電圧範囲は電極の構造や壁電荷の分布などを考慮して設定し、放電セルの壁電荷構造が図１または図２Ａないし図２Ｃのように異なっても選択的リセット放電が起きるように前記数式の条件範囲でリセットパルスの電圧を適当に選択して適用できる。
【００８９】
ただし、アドレッシング条件を満足するセルの壁電圧が経時的な自然的壁電荷損失によりアドレッシング条件を外れる場合、あるいはセルの物理的特性の偏差により放電開始電圧がセルごとに少しずつ差がある場合を考慮して数式１５、数式１６、数式１７でα、β、γの一定範囲を確保することが波形の動作範囲の確保に有利である。このために各フレームの最初のサブフィールドや、いろいろなフレーム単位でいずれか一つのサブフィールドではリセットパルスの電圧を他のサブフィールドでのリセットパルスの電圧より少し高く設定して、そのサブフィールドではアドレッシング条件を満足するセルの一部でリセット放電が起きてもアドレッシング条件を満足する条件と満足しない条件との境界程度の条件を備えた曖昧な条件のセルでリセット放電を起こすことがパネル動作側面で有利である。
【００９０】
図９に示された従来の方法によってリセット期間を行った場合にコントラストが５００:１程度であったが、本発明の実施例によってリセット期間を行った場合には１５０００:１以上にコントラストが向上したことが確認できた。またリセット期間において、従来には約２９０*１２＝３４８０usであったが、本発明の実施例では約１２０*１２＝１４４０usであって、本願発明によれば、選択的のみにリセット放電が起きるためにリセット期間にかかる時間を約４１%に縮められる。
【００９１】
【発明の効果】
以上説明したように、本発明に係るプラズマディスプレイパネルの駆動方法及び装置によれば、リセット期間中にアドレッシング条件を備えたセルではリセット放電を起こさない反面、そうでないセルのみでリセット放電を起こすことによって、不要なリセット放電を抑制して暗い部分をさらに暗くすることができる。したがって、コントラストを大きく向上させることができ、またリセット期間にかかる時間も縮められる。
【図面の簡単な説明】
【図１】アドレッシング条件を備えた放電セルの壁電荷構造を示す図。
【図２】図２Ａないし図２Ｃは、放電セルがアドレッシング条件を満足しない場合の例を示す図である。
【図３】図３Ａ及び図３Ｂは、放電セルがアドレッシング条件を満足する場合を説明する図である。
【図４】本発明の一実施例に係るプラズマディスプレイパネルの駆動方法に関する駆動波形タイミング図。
【図５】本発明の他の実施例に係るプラズマディスプレイパネルの駆動方法に関する駆動波形タイミング図。
【図６】本発明の一実施例に係るプラズマディスプレイパネルの駆動装置のブロック図。
【図７】  AC型プラズマディスプレイパネルの一部斜視図。
【図８】パネルの電極配列図。
【図９】従来の技術によるパネル駆動方法の駆動波形タイミング図。
【符号の説明】
１  第１ガラス基板
２  誘電体層
３  保護膜
４  走査電極
５  維持電極
６  第２ガラス基板
７  絶縁体層
８  アドレス電極
９  隔壁
１０  蛍光体
１１  放電空間
１２  放電セル
【図１】
0004121293.tif 000019
【図２】
0004121293.tif 000020
【図３】
0004121293.tif 000021
【図４】
0004121293.tif 000022
【図５】
0004121293.tif 000023
【図６】
0004121293.tif 000024
【図７】
0004121293.tif 000025
【図８】
0004121293.tif 000026
【図９】
0004121293.tif 000027