(57)【特許請求の範囲】
【請求項１】
雑音キャンセル回路であって、
アナログデジタルコンバータ（ＡＤＣ）からの信号を受信する誤りキャンセルフィルタと、前記誤りキャンセルフィルタに接続され、前記誤りキャンセルフィルタからの出力をフィルタリングするフィルタとをそれぞれ有する少なくとも２つのバンドパスデシメータと、
前記少なくとも２つのバンドパスデシメータのそれぞれに接続され、前記バンドパスデシメータの出力を加算する加算器と、
を具備し、
前記誤りキャンセルフィルタの伝達関数が前記フィルタの伝達関数で畳み込みされて前記それぞれのバンドパスデシメータの畳み込みされた伝達関数が生成されることを特徴とする雑音キャンセル回路。
【請求項２】
前記ＡＤＣはシグマ−デルタＡＤＣであることを特徴とする請求項１に記載の雑音キャンセル回路。
【請求項３】
前記ＡＤＣは２つのループを有するＭＡＳＨシグマ−デルタＡＤＣであることを特徴とする請求項２に記載の雑音キャンセル回路。
【請求項４】
前記ＡＤＣはＭＡＳＨ４−４シグマ−デルタＡＤＣであることを特徴とする請求項３に記載の雑音キャンセル回路。
【請求項５】
前記フィルタはバンドパスフィルタであることを特徴とする請求項１に記載の雑音キャンセル回路。
【請求項６】
前記少なくとも１つのバンドパスデシメータのそれぞれは、前記フィルタに接続され、前記フィルタの出力を受信してデシメートするデシメータをさらに具備することを特徴とする請求項１に記載の雑音キャンセル回路。
【請求項７】
前記デシメータは、Ｎを正の奇数として、Ｎでデシメートすることを特徴とする請求項６に記載の雑音キャンセル回路。
【請求項８】
前記デシメータは、３でデシメートすることを特徴とする請求項６に記載の雑音キャンセル回路。
【請求項９】
前記デシメータは、５でデシメートすることを特徴とする請求項６に記載の雑音キャンセル回路。
【請求項１０】
前記フィルタは、前記デシメータからのデシメートされたサンプルのサンプルレートの４分の１にゼロが配置されたバンドパスフィルタであることを特徴とする請求項６に記載の雑音キャンセル回路。
【請求項１１】
Ｎが前記デシメータをデシメーション因子とし、ｍを２Ｎより小さくＮに等しくない正の奇数とし、ｆADCを前記ＡＤＣのサンプリング周波数として、前記バンドパスフィルタはｍｆADC／４Ｎに付加的なゼロが配置されて設計されていることを特徴とする請求項１０に記載の雑音キャンセル回路。
【請求項１２】
前記の雑音キャンセル回路は、多相構造で実現されることを特徴とする請求項１に記載の雑音キャンセル回路。
【請求項１３】
直交ダウンコンバータであって、
アナログデジタルコンバータ（ＡＤＣ）からの少なくとも１つの出力を受信し、ＩＦサンプルを提供する雑音キャンセル回路と、
前記雑音キャンセル回路に接続され、前記ＩＦサンプルを受信し、該ＩＦサンプルをベースバンドサンプルにダウンコンバートする少なくとも１つの乗算器と、
を具備し、
前記雑音キャンセル回路は、それぞれが誤りキャンセルフィルタ及びフィルタを具備する少なくとも１つのバンドパスデシメータからなり、
前記それぞれのバンドパスデシメータの伝達関数は、対応する前記誤りキャンセルフィルタの伝達関数を前記フィルタの伝達関数で畳み込みされて生成される、
ことを特徴とする直交ダウンコンバータ。
【請求項１４】
前記ＡＤＣはシグマ−デルタＡＤＣであることを特徴とする請求項１３に記載の直交ダウンコンバータ。
【請求項１５】
前記フィルタはバンドパスフィルタであることを特徴とする請求項１３に記載の直交ダウンコンバータ。
【請求項１６】
前記それぞれのバンドパスデシメータは、前記フィルタに接続されたデシメータをさらに具備することを特徴とする請求項１３に記載の直交ダウンコンバータ。
【請求項１７】
前記デシメータは、Ｎを正の奇数として、Ｎでデシメートすることを特徴とする請求項１６に記載の直交ダウンコンバータ。
【請求項１８】
前記直交ダウンコンバータは、多相構造で実現されることを特徴とする請求項１３に記載の直交ダウンコンバータ。
【請求項１９】
直交ダウンコンバータであって、
１つがＭＡＳＨΣΔＡＤＣの各ループのためのものであり、それぞれが対応するループからの出力を受信する、少なくとも２つのバンドパスデシメータと、
前記バンドパスデシメータに接続され、前記バンドパスデシメータの出力を加算してＩＦサンプルを提供する加算器と、
前記加算器に接続され、前記ＩＦサンプルを受信し、該ＩＦサンプルをベースバンドサンプルにダウンコンバートする２つの乗算器と、
を具備し、
前記バンドパスデシメータは、それぞれが誤りキャンセルフィルタ及びフィルタを具備し、
各バンドパスデシメータの伝達関数は、対応する前記誤りキャンセルフィルタを前記フィルタの伝達関数で畳み込みすることにより生成される、
ことを特徴とする直交ダウンコンバータ。
【請求項２０】
前記フィルタはバンドパスフィルタであることを特徴とする請求項１９に記載の直交ダウンコンバータ。
【請求項２１】
前記バンドパスデシメータは、前記フィルタに接続されたデシメータをさらに具備することを特徴とする請求項１９に記載の直交ダウンコンバータ。
【請求項２２】
前記デシメータは、Ｎを正の奇数として、Ｎでデシメートすることを特徴とする請求項２１に記載の直交ダウンコンバータ。
【請求項２３】
前記乗算器のそれぞれに接続され、前記ベースバンドサンプルをフィルタリングし、ベースバンド出力を提供する１つのローパスフィルタをさらに具備することを特徴とする請求項１９に記載の直交ダウンコンバータ。
【請求項２４】
前記ローパスフィルタの振幅応答は実質的に同じであることを特徴とする請求項２３に記載のデジタル直交ダウンコンバータ。
【請求項２５】
１つのローパスフィルタの遅延応答は、残りのフィルタの遅延に対して遅延されることを特徴とする請求項２３に記載のデジタル直交ダウンコンバータ。
【請求項２６】
前記直交ダウンコンバータは、多相構造で実現されることを特徴とする請求項１９に記載の直交ダウンコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信に関する。より具体的には、本発明は新規かつ改良された雑音キャンセル回路及び直交ダウンコンバータに関する。
【０００２】
【従来の技術】
多くの現代の通信システムでは、改良された能率及び送信誤りの検出及び訂正の能力のため、デジタル送信が利用されている。代表的なデジタル送信方式は、２相ＰＳＫ（ＢＰＳＫ）、１／４ＰＳＫ（ＱＰＳＫ）、オフセット１／４ＰＳＫ（ＯＱＰＳＫ）、ｍ相（m-ary phase）ＰＳＫ（ｍ−ＰＳＫ）、直交振幅復調（ＱＡＭ）を含む。デジタル送信を利用した代表的な通信システムは、符号分割多重接続（ＣＤＭＡ）通信システム及び高精細テレビ（ＨＤＴＶ）システムを含む。多重接続通信システムにおけるＣＤＭＡ技術の利用は、“衛星又は地上中継器を用いるスペクトル拡散多元接続通信システム”と題する米国特許第４，９０１，３０７号及び“ＣＤＭＡセルラ電話システムにおいて信号波形を発生させるためのシステム及びその発生方法”と題する米国特許第５，１０３，４５９号に開示されており、本発明の譲受人に譲渡されており、参考のためにここに組み込まれている。代表的なＨＤＴＶシステムは、米国特許番号第５，５４２，１０４号、第５，１０７，３４５号及び第５，０２１，８９１号に開示され、すべて“適応ブロックサイズ画像圧縮方法及びシステム”と題され、また“相互フレームビデオエンコード及びデコードシステム”と題された米国特許番号第５，５７６，７６７号に開示され、これら４つすべての特許は本発明の譲受人に譲渡されており、参考のためにここに組み込まれている。
【０００３】
ＣＤＭＡシステムでは、基地局は１あるいはそれ以上の遠隔局と通信する。この基地局は一般に固定位置に配置される。従って、基地局の設計においては電力消費はあまり重要ではない。遠隔局は一般に、多くの量生産される消費者ユニットである。従って、多くのユニットが生産されるため、コスト及び安定性が重要な設計事項である。さらに、ＣＤＭＡ移動通信システムのようないくつかの応用においては、遠隔局の携帯性のため、電力消費は極めて重要である。動作、コスト及び電力消費の間のトレードオフは、通常遠隔局の設計において生じる。
【０００４】
デジタル通信では、デジタル化されたデータが、上記列挙した方式の一つを利用した搬送正弦波を変調するのに用いられる。この変調された波形は、さらに処理され（例えばフィルタされ、増幅され、アップコンバートされる）、遠隔局に送信される。遠隔局では、送信されたＲＦ信号が受信され、受信機で復調される。
【０００５】
ＱＰＳＫ、ＯＱＰＳＫ及びＱＡＭ信号の直交復調に用いられる従来の代表的なスーパーヘテロダイン受信機のブロック図を図１に示す。受信機１００は基地局あるいは遠隔局で用いられ得る。受信機１００内では、送信ＲＦ信号はアンテナ１１２で受信され、送受切換器１１４を介してルーティングされ、フロントエンド１０２に提供される。フロントエンド１０２内では、増幅器（ＡＭＰ）１１６は信号を増幅し、この信号をバンドパスフィルタ１１８に提供する。バンドパスフィルタ１１８は信号をフィルタし、望ましくない影像及びスプリアス信号を除去する。このフィルタされたＲＦ信号はミキサ１２０に提供される。ミキサ１２０はこの信号を局所オシレータ（ＬＯ１）１２２からの正弦波で中間周波数（ＩＦ）としてダウンコンバートする。ミキサ１２０からのこのＩＦ信号はバンドパスフィルタ１２４でフィルタされ、自動利得制御（ＡＧＣ）増幅器１２６により増幅される。ＡＧＣ１２６はアナログデジタルコンバータ（ＡＤＣ）１４０の入力において望ましい信号振幅を生成する。このゲイン制御信号は復調器１０４に提供される。復調器１０４内では、２つのミキサ１２８ａ及び１２８ｂは信号をベースバンドＩ及びＱ信号に局所オシレータ（ＬＯ２）１３４及び位相シフタ１３６からそれぞれ提供された正弦波でダウンコンバートする。ベースバンドＩ及びＱ信号はローパスフィルタ１３０ａ及び１３０ｂにそれぞれ提供され、ベースバンド信号の整合フィルタリング及び／又はアンチエイリアースフィルタリングを提供する。このフィルタされた信号はＡＤＣ１４０ａ及び１４０ｂに提供され、信号がサンプルされ、デジタル化されたベースバンドサンプルが生成される。このサンプルは、さらなる処理（例えば誤り検出、誤り訂正及び逆圧縮）のため、ベースバンドプロセッサ１５０に提供され、送信データの再構築された推定（estimates）が生成される。
【０００６】
ミキサ１２０での最初の周波数ダウンコンバートにより、受信機１００は様々なＲＦ周波数における信号を、より多くの信号処理が実行可能な固定ＩＦ周波数にダウンコンバートすることができる。この固定ＩＦ周波数により、バンドパスフィルタ１２４は表面弾性波（ＳＡＷ）フィルタのような固定バンドパスフィルタとして実装され得、ＩＦ信号から望ましくない影像及びスプリアス信号を除去する。影像及びスプリアス信号の除去は、これらの信号は第２の周波数のダウンコンバート段における信号帯（例えば入力信号の存在する帯域）に折り畳まれ得るため、重要である。さらに、影像及びスプリアス信号は、信号の振幅を、その非線形性の結果としてのより高いレベルの中間生成物を生成可能な増幅器及びミキサのような様々な能動素子への信号の振幅を大きく増大させる。スプリアス信号及び中間生成物は、通信システムの動作においてデグラデーションを生じさせ得る。
【０００７】
従来技術の直交復調は、いくつかの主要な欠点がある。第１に、バンドパスフィルタ１２４及び／又はローパスフィルタ１３０による必要なフィルタリングが複雑となり得ることである。これらフィルタは平坦な通過帯域、素子帯域における高度の減衰、転移帯域における鋭いロールオフを必要とする。これらフィルタはしばしばアナログ回路で実装される。アナログ回路の素子耐性は維持するのに困難で、これらフィルタの周波数応答で歪みが生じ得る。この受信機１００の動作は、歪みの結果を低下させ得る。第２に、直交均衡は、位相スプリッタ１３６、ミキサ１２８、ローパスフィルタ１３０及びＡＤＣ１４０の素子耐性のため、多くの生成ユニットで維持するのが困難である。これら２つの信号通路雑音れの不整合によっても、直交不均衡と受信機１００の動作の低下を生じさせる。通路不整合により、Ｉ信号がＱ信号に混信したり、逆も又同様である。この混信信号は望ましい信号における付加的な雑音として振る舞い、望ましい信号の検出が困難となる。そして第３に、ＡＤＣ１４０は受信機１００の動作の低下を以下に示す様々な理由により生じ得る。
【０００８】
ほとんどの復調では、アナログ波形を連続的な時間で不連続なサンプルに均一に間のあいた時間期間で変換するのに１あるいはそれ以上のＡＤＣが必要となる。ＡＤＣのいくつかの重要な動作パラメータはダイナミックレンジ、線形性及びＤＣオフセットを有する。これらパラメータのそれぞれは通信システムの動作に影響を与え得る。ダイナミックレンジは受信機のビット誤りレート（ＢＥＲ）に影響を与え得る。というのも、ＡＤＣからの雑音はＡＤＣが適切に入力信号を検出する能力を低下させるからである。線形性は実際の転送曲線（例えばデジタル出力対アナログ入力）と理想的な転送曲線との間の差に関連する。良好な線形性は、ＡＤＣが増加するとビット数として得るのがより困難になる。線形性が悪いと、誤り検出／訂正処理を低下させ得る。最後に、ＤＣオフセットは、受信機及びビタビデコーダのような誤り訂正デコーダにおける位相ロックループの動作を低下させ得る。
【０００９】
従来技術では、瞬間（flash）ＡＤＣあるいは逐次近似ＡＤＣがベースバンド信号をサンプルするのに用いられる。瞬間ＡＤＣ内では、入力信号はＬ−１個の比較器に提供される。ここで、Ｌ＝２mで、ｍはＡＤＣにおけるビット数である。また、各比較器には比較電圧が提供される。Ｌ−１個の比較電圧はＬ個のレジスタからなる抵抗ラダー（ladder）により生成される。瞬間ＡＤＣは、Ｌ−１個の比較器とＬ個のレジスタが必要となるため、巨大で、高い電力を消費する。抵抗ラダーにおける抵抗が不整合の場合、瞬間ＡＤＣは線形性が悪く、ＤＣオフセット特性が悪い。しかしながら、ＡＤＣはその高い動作速度のため良く利用される。
【００１０】
逐次近似ＡＤＣはまた通信システムとしてよく利用される。これらＡＤＣは２あるいはそれ以上の段で入力信号を近似するため、複雑さが最小となる。しかしながら、これらＡＤＣはまた瞬間ＡＤＣのそれと同様に、悪い線形性とＤＣオフセットを示す。従って、瞬間ＡＤＣ及び逐次近似ＡＤＣは多くの通信応用における使用の候補として理想的ではない。
【００１１】
シグマ−デルタナログデジタルコンバータ（ΣΔＡＤＣ）は、ΣΔＡＤＣの本質的な構造のため、瞬間及び逐次近似ＡＤＣよりも良い動作を有する。ΣΔＡＤＣは、予備サンプルが推定される前に、入力信号よりも多くの場合高いサンプリング周波数で、入力信号の変化において１ビット近似を連続的に行うことにより入力信号をアナログデジタル変換する。出力サンプルは入力信号及び量子化雑音からなる。しかしながら、ΣΔＡＤＣは、信号帯の量子化雑音が、フィルタが実行可能な帯域外周波数（あるいは雑音整形）に押し出されるように設計される。
【００１２】
ΣΔＡＤＣは、その本質的な構造により、高いダイナミックレンジ、良い線形性、低いＤＣオフセットを提供する。例えば、高いダイナミックレンジは充分なサンプリング比率（ＯＳＲ）及び適切な雑音整形フィルタ特性を選択することにより取得できる。サンプリング比率は入力の２サイドバンド幅により分割されるサンプリング周波数として定義される。また、よい線形性及び低いＤＣオフセットは、ΣΔＡＤＣ内の簡単な１ビット量子化器により取得され得る。
【００１３】
高いサンプリング比率が高い動作のために必要であるため、ΣΔＡＤＣは伝統的には、オーディオのような入力信号が低いバンド幅信号である応用に限定されていた。しかしながら、高速アナログ回路の出現により、ΣΔＡＤＣは高速で動作するように実装され得る。高速バンドパス及びベースバンドΣΔＡＤＣの設計及び実装は、“シグマ−デルタナログデジタルコンバータ”と題された１９９７年９月１２日付の係属中米国特許出願第０８／９２８，８４７号に詳細に開示され、本発明の譲受人に譲渡され、参考のためにここに組み込まれる。
【００１４】
バンドパスΣΔＡＤＣは雑音整形されたＩＦサンプルを提供する。バンドパスサンプリングΣΔＡＤＣの場合、ＩＦサンプルはフィルタされ、直交ダウンコンバートされてＩ及びＱベースバンド出力を提供する。
【００１５】
【課題を解決するための手段】
本発明は新規かつ改良された雑音キャンセル回路及び直交ダウンコンバータである。雑音キャンセル回路は少なくとも１つのバンドパスデシメータ及び加算器から構成される。この代表的な実施形態では、バンドパス多段雑音整形シグマ−デルタナログデジタルコンバータ（ＭＡＳＨΣΔＡＤＣ）が、アナログ入力信号をサンプルするのに用いられ、ＭＡＳＨΣΔＡＤＣ内の各ループは出力信号Ｙを提供する。各ループからの出力は対応するバンドパスデシメータに提供される。この代表的な実施形態では、各バンドパスデシメータは誤りキャンセルフィルタ、バンドパスフィルタ及びデシメータから構成される。バンドパスフィルタは誤りキャンセルフィルタからの信号をフィルタするのに用いられる。この代表的な実施形態では、フィルタされた信号はデシメータによりＮでデシメートされる。すべてのバンドパスデシメータからの信号は互いに加算され、その結果としての出力はＩＦサンプルから構成される。
【００１６】
直交ダウンコンバートの場合、ＩＦサンプルは２つの乗算器に提供される。これら乗算器はＩＦサンプルを同相及び直交正弦波でそれぞれＩ及びＱベースバンドサンプルにダウンコンバートする。ベースバンドサンプルはローパスフィルタされ、さらに量子化雑音及び望ましくない信号が除去される。
【００１７】
本発明の目的は、回路の複雑さと電力消費を最小にする雑音キャンセル回路及びバンドパスフィルタを提供することにある。この代表的な実施形態では、誤りキャンセル回路の転送関数は転送関数の組に分解され、その一つはΣΔＡＤＣからの各出力信号に対する。各転送関数は誤りキャンセルフィルタに対応する。誤りキャンセルフィルタ及びバンドパスフィルタのそれぞれに対する転送関数は、バンドパスデシメータの転送関数を提供するために畳み込みされる。各バンドパスデシメータに対する畳み込みされた転送関数は、対応する誤りキャンセルフィルタ及びバンドパスフィルタの直接実装よりも少ないハードウェアで実装され得る。さらに、各バンドパスデシメータは、ＭＡＳＨ  ＡＤＣの対応するループからの１ビット信号Ｙで動作する。誤りキャンセルフィルタ及びバンドパスフィルタの直接実装では、バンドパスフィルタが誤りキャンセル回路からの多重ビット出力で動作する必要がある。加えて、バンドパスデシメータ内では、バンドパスデシメータがＡＤＣサンプリングクロックのたった１／Ｎの周波数で動作し、その結果電力消費が低減するように、Ｎによるデシメートが組み込まれ得る。
【００１８】
本発明の他の目的は、回路の複雑さが減少した直交ダウンコンバータを提供することにある。この代表的な実施形態では、アナログ入力信号の中心周波数はｆIF＝０．２５・（２ｎ＋１）・ｆADCである。ここで、ｎはゼロあるいはそれよりも大きな整数で、ｆADCはＡＤＣサンプリング周波数である。この中心周波数はアナログデジタルコンバートの後ｆC＝０．２５ｆADCにおける入力信号の影像を生成する。０．２５ｆADCにおける影像の中心周波数を維持することにより、周波数ダウンコンバートを簡単化する。これは、ダウンコンバート正弦波ｃｏｓ（ｗCｔ）及びｓｉｎ（ｗCｔ）は１，０及び−１の簡単な値をとるからである。この代表的な実施形態では、影像の周波数が０．２５ｆSに維持されるようにＮによるデシメートが選択される。ここで、ｆSはデシメートサンプルのサンプルレート（すなわちｆS＝ｆADC／Ｎ）である。これは、Ｎに対する奇数値（例えば３，５，７，９等）を選択することにより達成され得る。
【００１９】
本発明の上述した、またさらなる特徴点、対象、及び利点は、図面を考慮すると、以下に示す本発明の実施形態の詳細な説明からさらに明らかになるであろう。図面では、同様の参照符号が同様であると識別される。
【００２０】
【発明の実施の形態】
本発明は、アナログデジタルコンバータ（ＡＤＣ）に関連して用いられ、新規かつ改良された雑音キャンセル回路及び直交ダウンコンバータである。特に、本発明は、前述の米国出願番号第ＰＡ４４７号に開示されたシグマ−デルタナログデジタルコンバータ（ΣΔＡＤＣ）と組み合わせて用いられるように充分適合されている。雑音キャンセル回路及び直交ダウンコンバータを利用可能な代表的な応用は、ＣＤＭＡ通信システム及びＨＤＴＶシステムを含む。
【００２１】
バンドパスサンプリングＡＤＣでは、ＡＤＣへの入力信号は、ベースバンドの代わりに中間周波数（ＩＦ）に中心周波数が配置される。ＩＦでサンプリングすることにより、受信機内の周波数ダウンコンバート段を省くことができ、これにより、ハードウェア設計を簡単化され、安定性が改善される。ΣΔＡＤＣは上記従来の（例えばフラッシュ及び連続近似）ＡＤＣに対して多くの利点を提供する。ΣΔＡＤＣ内の雑音波形器は、信号帯の周囲の量子化雑音が、フィルタリングがなされている帯域外（あるいは雑音波形の）に押し出されるように設計され得る。
【００２２】
Ｉ．バンドパスサンプリング受信機
代表的なバンドパスサンプリング受信機のブロック図が図２に示される。受信機２００は、ＢＰＳＫ、ＱＰＳＫ、ＯＱＰＳＫ、ＱＡＭ及び他のデジタル及びアナログの変調フォーマットを復調するのに用いられ得る。受信機２００内では、送信されたＲＦ信号はアンテナ２１２により受信され、送受切換器２１４でルーティングされ、フロントエンド２０２に提供される。フロントエンド２０２内では、増幅器（ＡＭＰ）２１６はこの信号を増幅し、この増幅された信号をバンドパスフィルタ２１８に提供し、このバンドパスフィルタ２１８で好ましくない影像及びスプリアス信号を除去するために信号がフィルタリングされる。フィルタリングされた信号はミキサ２２０に提供される。ミキサ２２０はこの信号を局所オシレータ（ＬＯ１）２２２からの正弦曲線でＩＦ周波数にダウンコンバートする。このミキサ２２０からのＩＦ信号は、この信号をさらにフィルタリングするバンドパスフィルタ２２４に提供される。代表的な実施形態では、バンドパスフィルタ２２４は、表面弾性波フィルタ（ＳＡＷ）であり、当該技術で知られたものにより実装される。このフィルタリングされた信号はバッファ（ＢＵＦ）２２６に提供され、このＢＵＦ２２６によりその信号のゲイン及び／又はバッファリングが提供される。このバッファされた信号は復調器２０４に提供される。復調器２０４内では、ＡＤＣ２４０は、ＣＬＫ信号により決定される高いサンプリング周波数でバッファされた信号をサンプリングし、デジタル信号プロセッサ（ＤＳＰ）２５０にそのサンプルを提供する。デジタル信号プロセッサ２５０は以下に詳細に説明される。
【００２３】
ＱＰＳＫ、ＯＱＰＳＫ及びＱＡＭのような直交復調が必要な応用では、バンドパスＡＤＣが利用される。バンドパスＡＤＣは係属中米国出願第ＰＡ４４７号に記載されている手法によりバンドパスΣΔＡＤＣとして設計され実装され得る。
【００２４】
代表的な２ループのバンドパスＭＡＳＨΣΔＡＤＣのブロック図が図３に示される。ΣΔＡＤＣは、１ループあるいは２ループよりも多くからなるように設計され、利用され得、これは本発明の視野の範囲内である。ＭＡＳＨ  ＡＤＣ２４０ａは２ループ３１０ａ及び３１０ｂ、フィードフォワード因子３２０及び誤りキャンセル回路３５０からなる。代表的な実施形態では、ＭＡＳＨＡＤＣ２４０ａはアナログＡＤＣ入力を受信し、デジタルＡＤＣ出力を生成する。このデジタルＡＤＣ出力は、少なくともサンプル当たり２ビットを有し、各ループ３１０に対してサンプル当たり少なくとも１ビットを有する。
【００２５】
ＡＤＣ入力は、それに対する応答として、１ビットＹ１信号を生成するループ３１０ａに提供される。ループ３１０ａからの一部分のＡＤＣ入力及び量子化雑音（Ｘ２）は、付加的な雑音整形がなされるループ３１０ｂに提供される。ループ３１０ａ及び３１０ｂからのＹ１及びＹ２信号はそれぞれ、誤りキャンセル回路３５０に提供される。誤りキャンセル回路３５０はＹ１及びＹ２信号を遅延させ、フィルタリングし、結合してＡＤＣ出力を生成する。
【００２６】
ループ３１０ａ内では、加算器３１２ａはＡＤＣ入力及び量子化器３１６ａからのＹ１信号を受信し、ＡＤＣ入力からＹ１を減算し、誤り信号を共振器３１４ａに提供する。共振器３１４ａはこの誤り信号をフィルタリングし、フィルタリングされた信号を加算器３１２ｂに提供する。この代表的な実施形態では、ＭＡＳＨ  ＡＤＣ２４０ａ内の各共振器３１４は、バンドパス転送関数（ｋn・ｚ-2）／（１＋ｚ-2）で実装される。ここで、ｋnはループ３１０内のｎ番目の共振器３１４のゲインである。加算器３１２ｂはまた、量子化器３１６ａからのＹ１を受信し、共振器３１４ａからの誤り信号からＹ１を減算し、この誤り信号を、誤り信号をさらにフィルタリングする共振器３１４ｂに提供する。この減衰器３１４ｂからのフィルタリングされた信号は、それに応答して、１ビットＹ１信号を生成する量子化器３１６ａに提供される。ループ３１０ｂはループ３１０ａと同様の手法により接続される。
【００２７】
共振器３１４ｂからのフィルタリングされた信号はまた、スケール因子ａ1でこの信号をスケールするゲイン素子３２２ａに提供される。量子化器３１６ａからのＹ１信号は、スケール因子ａ2によりＹ１をスケールするゲイン素子３２２ｂに提供される。ゲイン素子３２２ａ及び３２２ｂからの出力は、加算器３２４に提供される。加算器３２４は、ゲイン素子３２２ｂからの出力をゲイン素子３２２ａからの出力から減算する。加算器３２４からのこの誤り信号は、ゲイン素子３２２ｃに提供される。ゲイン素子３２２ｃは、この誤り信号をスケール因子ａ3によりスケールする。ゲイン素子３２２ｃからの出力は、ループ３１０ｂから提供されたＸ２により構成される。
【００２８】
誤りキャンセル回路３５０の代表的なブロック図は図４に示される。誤りキャンセル回路３５０内には、ループ３１０ａからのＹ１信号は遅延素子４１２に提供される。遅延素子４１２は、ループ３１０ｂの処理遅延に等しい時間インターバルでＹ１を遅延させる。遅延素子４１２からの遅延されたＹ１信号は、Ｙ２信号の時間に調整される。ループ３１０ｂからのＹ２信号は、ゲイン素子４１６に提供される。ゲイン素子４１６はスケール因子ＧでＹ２をスケールする。遅延されたＹ１信号はゲイン素子４１４に提供される。ゲイン素子４１４は、スケール因子（ｈ−１）で遅延されたＹ１をスケールする。スケール因子Ｇ及び（ｈ−１）はΣΔＡＤＣ２４０ａの雑音整形特性の一部分を決定する。この代表的な実施形態では、スケール因子はＧ＝４、（ｈ−１）＝１に選択される。ゲイン素子４１４及び４１６からの出力は加算器４１８に提供される。加算器４１８はこの２つのスケールされた出力を加算する。この加算器４１８からの結合された信号はフィルタ４２０に提供される。フィルタ４２０は、この結合された信号を転送関数Ｎ（ｚ）でフィルタする。フィルタ４２０の転送関数Ｎ（ｚ）及び遅延素子４１２の遅延は、ΣΔＡＤＣの特性に基づいて選択される。この代表的な実施形態では、図３に示すようなＭＡＳＨ４−４バンドパスΣΔＡＤＣ２４０ａの場合、フィルタ４２０は転送関数Ｎ（ｚ）＝（１＋ｚ-2）2を有し、遅延素子４１２は転送関数Ｄ（ｚ）＝ｚ-4を有する。フィルタ４２０及び遅延素子４１２に対する他の転送関数も利用可能であり、これは本発明の視野の範囲内である。ｆADC／４の周りに中心を有するバンドパスΣΔＡＤＣに対して、Ｎ（ｚ）のすべての２次係数はゼロで、この特性は本発明の誤りキャンセル回路及びバンドパスフィルタの設計を簡単化するのに用いられる。フィルタ４２０からの出力及び遅延されたＹ１信号は、加算器４２２に提供される。加算器４２２はこれら２つの信号を加算し、ＡＤＣ出力を生成する。
【００２９】
上述した、遅延素子４１２に対する代表的な転送関数Ｄ（ｚ）、フィルタ４２０に対する代表的な転送関数Ｎ（ｚ）及び代表的なスケール因子Ｇ＝４、（ｈ−１）＝１から、誤りキャンセル回路３５０に対する代表的な転送関数Ｙ（ｚ）は以下のように表される。
【００３０】
Ｙ（ｚ）＝ＥＣY1（ｚ）・Ｙ１（ｚ）＋ＥＣY2（ｚ）・Ｙ２（ｚ）
＝ｚ-4（２＋２ｚ-2＋ｚ-4）・Ｙ１（ｚ）＋４（１＋２ｚ-2＋ｚ-4）・Ｙ２（ｚ）
＝［ｚ-4Ｙ１（ｚ）］＋［（１＋２ｚ-2＋ｚ-4）（ｚ-4Ｙ１（ｚ）＋４Ｙ２（ｚ）］            （１）
等式（１）において、第１の括弧式は信号要素からなり、第２の括弧式は誤りキャンセル後の全量子化雑音からなる。注意すべきは、誤りキャンセル回路３５０の転送関数Ｙ（ｚ）は、Ｙ１信号が、係数ＥＣY1（ｚ）を有する第１の有限インパルス応答（ＦＩＲ）フィルタを通過し、Ｙ２信号が、係数ＥＣY2（ｚ）を有する第２のＦＩＲフィルタを通過し、これら２つのＦＩＲフィルタの出力を加算したものとしてみなすことができる。ＦＩＲフィルタに対するこれら係数は以下のように示され得る。
【００３１】
ＥＣY1（ｚ）＝［０  ０  ０  ０  ２  ０  ２  ０  １］
ＥＣY2（ｚ）＝［１  ０  ２  ０  １］・４            （２）
等式（２）から、誤りキャンセル回路３５０への入力が、それぞれ分解された１ビットを有するＹ１及びＹ２の２つの信号から構成されていても、誤りキャンセル回路３５０の出力は分解された５ビットからなり、０から２１までの範囲を有することに注意すべきである。等式（１）から、この信号の振幅は増幅されないことに注意すべきである。しかしながら、量子化雑音は処理及び整形され、整形された帯域外量子化雑音にとって付加的な範囲が必要である。
【００３２】
直交復調に用いられるデジタル信号プロセッサ２５０の代表的なブロック図は図５に示される。ＡＤＣ２４０のＡＤＣ出力は、バンドパスフィルタ５１２に提供される。バンドパスフィルタ５１２はこの信号をフィルタし、量子化雑音及び他のスプリアス信号を除去する。代表的な実施形態では、バンドパスフィルタ５１２は以下の転送関数を有する。
【００３３】
ＨBPF（ｚ）＝（１−ｚ-2＋ｚ-4）P            （３）
ここで、Pはバンドパスフィルタ５１２の次数である。この等式（３）の転送関数は、ｆADC／１２及び５ｆADC／１２でゼロを提供し、ｆADC／４で最大ゲインを得る。この代表的な実施形態では、バンドパスフィルタ５１２の特性は上述のデシメータ５１４に関連して選択される。他のバンドパスフィルタ転送関数も利用可能であり、これは本発明の視野の範囲内である。
【００３４】
誤りキャンセル回路３５０の後のバンドパスフィルタ５１２をこのように利用することにより多くの利点が得られる。この代表的な実施形態では、この受信した信号はＡＤＣ２４０ａによる変換後にｆADC／４が中心周波数である。従って、バンドパスフィルタ５１２のこの振幅応答は、ｆADC／４周辺にパス帯域を提供するように設計され、バンドパスフィルタ５１２の転送関数はすべての他の係数に対してゼロからなる。このフィルタ係数特性は、等式（２）で示したような、誤りキャンセル回路３５０の同一特性で結合され得、誤りキャンセル回路３５０及びバンドパスフィルタ５１２のすべての設計を簡単化する。さらに、前述の通り、誤りキャンセル回路３５０からの出力は、分解された５ビットからなる。バンドパスフィルタ５１２を、必要な５ビット正確アリスメティック（5-bit precision arithmetic）で計算することにより、バンドパスフィルタ５１２が非常に複雑になる。この代表的な実施形態では、誤りキャンセル回路３５０及びバンドパスフィルタ５１２は、合成回路が１ビットのＹ１及びＹ２信号で直接動作するように結合される。最後に、バンドパスフィルタ５１２は、バンドパスフィルタ５１２が結果的に減少する後に、必要なダイナミックレンジＡＤＣ２４０ａからの量子化雑音の大部分を取り除く。
【００３５】
バンドパスフィルタ５１２からのこのフィルタされた信号はデシメータ５１４に提供される。デシメータ５１４はＮから１までの因子によりこの信号をデシメートする。ここで、Ｎはこの代表的な実施形態で奇数である。すべてのＮ入力サンプルに対して、デシメータ５１４は１つのサンプルを保持し、残りのＮ−１のサンプルを捨てる。デシメータ５１４からのこの出力は、ＩＦサンプルからなり、乗算器５１８ａ及び５１８ｂに提供される。乗算器５１８ａ及び５１８ｂはＩＦサンプルを同相のｃｏｓ（ｗcｔ）及び直交ｓｉｎ（ｗcｔ）でＩ及びＱベースバンドサンプルでそれぞれダウンコンバートする。このＩ及びＱベースバンドサンプルはローパスフィルタ５２０ａ及び５２０ｂにそれぞれ提供される。これらフィルタ５２０ａ及び５２０ｂはこれらサンプルをフィルタし、Ｉ及びＱ出力を提供する。このＩ及びＱ出力はベースバンドプロセッサ５３０に提供される。ベースバンドプロセッサ５３０はフィルタリング、デシメート、誤り検出／訂正及び逆圧縮（decompression）のような付加的な信号処理を行う。この代表的な実施形態では、バンドパスフィルタ５１２及び／又はローパスフィルタ５２０はまた信号のスケーリングを提供し、デジタル信号プロセッサ５３０が様々な振幅でベースバンドデータを提供できるようにする。デジタル信号プロセッサ２５０の他の実装は、直交復調を実行するように設計可能であり、これは本発明の視野の範囲内である。
【００３６】
誤りキャンセル回路３５０及びバンドパスフィルタ５１２は、図５及び図６に示すように、直接実装で実装され得る。しかしながら、直接実装は誤りキャンセル回路３５０及びバンドパスフィルタ５１２のために２つの回路が必要となるため、設計が複雑になってしまい、バンドパスフィルタ５１２は分解された５ビットを有する信号で動作する。本発明では、誤りキャンセル回路３５０及びバンドパスフィルタ５１２は結合され得る。
【００３７】
雑音キャンセル回路６００を用いたＹ１及びＹ２デジタル信号処理の代表的なブロック図を図６に示す。このＹ１及びＹ２信号はバンドパスデシメータ６０２及び６０４にそれぞれ提供される。この代表的な実施形態では、１つのバンドパスデシメータはＭＡＳＨ  ＡＤＣ２４０ａの各ループに対して提供される。バンドパスデシメータ６０２内では、Ｙ１信号は誤りキャンセルフィルタ６０８に提供される。誤りキャンセルフィルタ６０８はＹ１信号を等式（２）に示した転送関数ＥＣY1（ｚ）でフィルタする。このフィルタされたＹ１信号はバンドパスフィルタ６１２ａに提供される。この代表的な実施形態では、バンドパスフィルタ６１２はそれぞれバンドパスフィルタ５１２と同様の等式（３）に示した同一の転送関数を有する。バンドパスフィルタ６１２ａからのこのフィルタされた信号はデシメータ６１４に提供される。デシメータ６１４はデシメータ５１４と同様の手法で動作する。バンドパスデシメータ６０４は、誤りキャンセル回路６１０が等式（２）に示した転送関数ＥＣY2（ｚ）を実装する以外はバンドパスデシメータ６０２と同一である。
【００３８】
この代表的な実施形態では、誤りキャンセル回路６０８及びバンドパスフィルタ６１２ａの転送関数は畳み込みされ、バンドパスデシメータ６０２の転送関数を生成する。同様に、誤りキャンセルフィルタ６１０及びバンドパスフィルタ６１２ｂの転送関数は畳み込みされ、バンドパスデシメータ６０４の転送関数を生成する。バンドパスデシメータ６０２及び６０４を畳み込みされた転送関数で実装することにより達成された改良は、代表的な３次バンドパスフィルタ６１２として説明され得る。３次バンドパスフィルタ６１２の転送関数ＨBPF3（ｚ）は、ｐ＝３で、以下の係数を有するＦＩＲフィルタとして示された等式（３）から算出され得る。
【００３９】
ＨBPF3（ｚ）＝［１  ０  −３  ０  ６  ０  −７  ０  ６  ０  −３  ０  １］            …（４）
バンドパスデシメータ６０２では、誤りキャンセルフィルタ６０８の係数をバンドパスフィルタ６１２ａの係数で畳み込むことは、等式（５）に示される合成転送関数ＨY1（ｚ）を生じさせてしまう。同様に、バンドパスデシメータ６０４では、誤りキャンセルフィルタ６１０の係数をバンドパスフィルタ６１２ｂの係数で畳み込むことは、合成転送関数ＨY2（ｚ）を生じさせてしまう。ＨY1（ｚ）及びＨY2（ｚ）は、等式（５）に示される係数を有するＦＩＲフィルタとして説明され得る。
【００４０】
ＨY1（ｚ）＝［０  ０  ０  ０  ２  ０  −４  ０  ７  ０  −５  ０  ４  ０  −１  ０  ２  ０  −１  ０  １］
ＨY2（ｚ）＝［１  ０  −１  ０  １  ０  ２  ０  −２  ０  ２  ０  １  ０  −１  ０  １］・４            …（５）
畳み込みされたフィルタ係数ＨY1（ｚ）及びＨY2（ｚ）をそれぞれ得るために、誤りキャンセルフィルタ６０８及び６１０の係数をバンドパスフィルタ６１２の係数で畳み込むことにより、多くの改良が提供される。第１に、加算器の必要数はこれら２つの転送関数の畳み込みにより減少する。等式（４）から、バンドパスフィルタ転送関数ＨBPF3（ｚ）の実装は１２の加算器（例えば、１つの加算器を各係数の１に、２つの加算器を各係数−３，６あるいは７に）を必要とすることに注意すべきである。対照的に、等式（５）から、畳み込みされたフィルタＨY1（ｚ）の実装は、１１の加算器（例えば１の加算器を各係数１，−１，２，４あるいは−４に、２つの加算器を各係数−５あるいは７に）を必要とすることに注意すべきである。同様に、畳み込みされたフィルタＨY2（ｚ）の実装は、９つの加算器（例えば１の加算器を各係数１，−１，２あるいは−２に）を必要とすることに注意すべきである。畳み込みされたフィルタ（誤りキャンセルフィルタ及びバンドパスフィルタ）に対して必要な加算器の数は、バンドパスフィルタのみに必要とされるよりも少ない。第２に、畳み込みされたフィルタＨY1（ｚ）及びＨY2（ｚ）は、分解された１ビットのみをそれぞれ有するＹ１及びＹ２信号で動作する。対照的に、誤りキャンセルフィルタ６０８，６１０及びバンドパスフィルタ６１２の直接実装（例えば畳み込みなし）であれば、誤りキャンセルフィルタ６０８及び６１０からの５ビット出力で動作しなければならなくなる。第３に、デシメータ６１４は、出力のサンプルが一度にすべてのＮ入力サンプルについて計算されるように、畳み込みフィルタＨY1（ｚ）及びＨY2（ｚ）内に組み込まれ得る。ＡＤＣサンプリングクロックの周波数の１／Ｎで畳み込みフィルタを動作することにより、電力の消費が最小となる。
【００４１】
代表的な実施形態では、二次抽出バンドパス受信機に対して、ＡＤＣ２４０はバンドパスΣΔＡＤＣ２４０ａである。バンドパスΣΔＡＤＣ２４０ａは、係属中米国出願第ＰＡ４４７号で開示された手法で量子化雑音を整形する。バンドパスΣΔＡＤＣに対して、０．２５・ｆADC周辺の量子化雑音はＤＣ及び量子化雑音のフィルタリングが行われ得る０．５０・ｆADCに向けて押し出される。この代表的な実施形態では、影像がアナログデジタルコンバートの後に、量子化雑音が最小化する周波数である０．２５・ｆADCに現れるようにＩＦ信号の中心周波数が選択される。
【００４２】
図５に示される直交ダウンコンバータは図７（ａ）に再び図示される。デシメータ５１４からのＩＦサンプルは、乗算器５１８ａ及び５１８ｂにより同相ｃｏｓ（ｗcｔ）及び直交ｓｉｎ（ｗcｔ）でそれぞれベースバンドサンプルにダウンコンバートされる。ＩＦ信号の中心周波数に関連してＡＤＣサンプリング周波数の適切な選択を行うことにより、その周波数ダウンコンバート段はわずかになり得る。特に、ＡＤＣサンプリング周波数が実質的にダウンコンバート影像の中心周波数（例えばｆc＝０．２５・ｆADC）の４倍に選択されると、乗算器５１８ａ及び５１８ｂによる直交ダウンコンバートは、図７（ｂ）に示すように、ＩＦサンプルを同相シーケンス［１，０，−１，０，１，０，…］及び直交シーケンス［０，１，０，−１，０，１，…］で乗算することにより実行され得る。これは、ｆc＝０．２５・ｆADCの場合、サイン及びコサイン関数は（ｉπ／２）で計算され、ｉの整数に対する１，０，あるいは−１の値をとるからである。この代表的な実施形態では、外部周波数制御ループは影像の中心周波数を実質的にＡＤＣサンプリング周波数の１／４に維持するのに利用可能である。
【００４３】
図７（ｂ）を参照すると、同相シーケンス［１，０，−１，０，１，０，…］のすべての他の値はゼロである。同様に、直交シーケンス［０，１，０，−１，０，１，…］のすべての他の値はゼロである。さらに、同相及び直交シーケンスは代替的な値でも妥当である（例えばゼロでない）。これらの特性は、直交ダウンコンバータの設計を簡単化するのに用いられ得る。
【００４４】
上記特性の利点を有する代表的な直交ダウンコンバータのブロック図を図８（ｃ）に示す。この代表的な実施形態では、直交ダウンコンバータは、すべての他のＩＦサンプルがデマルチプレクサ（ＤＥＭＵＸ）７１６により乗算器７１８ａに提供され、すべての他の代替的なＩＦサンプルが乗算器７１８ｂに提供されるように設計されている。この構造を用いることにより、乗算器７１８ａ及び７１８ｂは乗算器５１８ａ及び５１８ｂの半分の速度で動作し得、これにより電力消費が減少する。ローパスフィルタ７２０及び７２２はローパスフィルタ５２０ａ及び５２０ｂにそれぞれ同一である。しかしながら、ＤＥＭＵＸ７１６によるデマルチプレクスのため、乗算器７１８ａ及び７１８ｂに提供されるこのサンプルは、１つのサンプルにより、位相が９０°ずれあるいは時間が歪んでいる。この代表的な実施形態では、ローパスフィルタ７２０及び７２２からのＩ出力及びＱ出力の時間をそれぞれ調整するため、ローパスフィルタ７２０は、ローパスフィルタ７２２の遅延に関連したサンプルサイクルの１／２の付加的な遅延を持って設計される。この代表的な実施形態では、ローパスフィルタ７２０及び７２２の振幅応答は実質的に同一となるように設計されているためＩＱの不均衡及びＩＱの混信を最小にする。この付加的な遅延は、フィルタ７２０及び７２２に対して異なるフィルタ転送関数を用いることにより提供され得る。代替的には、この付加的な遅延は少なくともサンプルレートの２倍でクロックし、サンプルの１／２でフィルタ７２０の出力を遅延させる、同一の転送関数をフィルタ７２０及び７２２に対して用いることにより提供され得る。実質的に同一の振幅応答ではあるがローパスフィルタ７２０及び７２２に対して異なる遅延を提供する他の方法も考慮され、これは本発明の視野の範囲内である。
【００４５】
サンプルされた信号スペクトルのスペクトル反転は、信号が２次抽出される時に生じ得る。このスペクトル反転の発生は、サンプルされた信号の中心周波数に関連したＡＤＣのサンプリング周波数に依存する。この代表的な実施形態では、ＣＤＭＡ信号はｆIF＝０．２５・（２ｎ＋１）・ｆADCの中心周波数である。ｎはゼロと等しいあるいはそれより大きい整数で、ｆADCはＡＤＣサンプリング周波数である。奇数ｎに対して、スペクトル反転が生じ、偶数ｎに対して、スペクトル反転は生じない。また、デシメータ６１４による３でのデシメートがスペクトル反転を生じさせる。このスペクトル反転は、位相が１８０°異なる直交正弦波、あるいは反転した直交正弦波を選択することにより補正される。直交正弦波あるいは反転直交正弦波は図８（ｃ）に示すスペクトル反転信号によりマルチプレクサ（ＭＵＸ）７２４を介して選択され得る。
【００４６】
ＩＩ．代表的なバンドパス受信機設計
ＣＤＭＡ応用に対する代表的な雑音キャンセル回路及び直交ダウンコンバータの設計は図９に示される。図９に示す信号処理は、図６に示す雑音キャンセル回路及び図８（ｃ）に示す直交ダウンコンバータの組み合わせである。この代表的な実施形態では、ＣＤＭＡ信号は１．２２８ＭＨｚのバンド幅を有し、中心周波数はｆIF＝０．２５・（２ｎ＋１）・ｆADCである。この中心周波数とＡＤＣサンプリング周波数の関係により、ＡＤＣによる変換後の０．２５・ｆADCでのＣＤＭＡ信号の影像が生成される。この代表的な実施形態では、ＡＤＣは、前述の米国特許出願第ＰＡ４４７号に説明されたＭＡＳＨ４−４ΣΔＡＤＣとして実装される。この代表的な実施形態では、ΣΔＡＤＣはいくつかのモードの一つで動作し得る。高いダイナミックレンジモードでは、ΣΔＡＤＣは図３に示すようなＹ１及びＹ２信号を提供する。中間あるいは低いダイナミックレンジモードでは、ΣΔＡＤＣはＹ１あるいはＹ２信号雑音のいずれも提供できる。このＹ１信号の代表的なスペクトルは図１２（ａ）に示される。
【００４７】
この代表的な実施形態では、バンドパスデシメータ８０２は誤りキャンセルフィルタ８０８，バンドパスフィルタ８１２ａ及びデシメータ８１４ａから構成され、バンドパスデシメータ８０４は誤りキャンセルフィルタ８１０，バンドパスフィルタ８１２ｂ及びデシメータ８１４ｂから構成される。この代表的な実施形態では、誤りキャンセルフィルタ８０８及び８１０は等式（１）に示すような転送関数ＥＣY1（ｚ）及びＥＣY2（ｚ）でそれぞれ設計される。誤りキャンセルフィルタ８０８の後のＹ１信号の代表的なスペクトルは図１２（ｂ）に示される。この代表的な実施形態では、バンドパスフィルタ８１２ａ及び８１２ｂはそれぞれ誤りキャンセルフィルタ８０８及び８１０に接続され、それぞれ図９に示す転送関数を有する５次バンドパスフィルタとして設計される。５次バンドパスフィルタ８１２は上記等式（４）及び（５）に示す代表的な３次バンドパスフィルタとは異なる。ΣΔＡＤＣの動作をより充分に得るため、より高次のフィルタが利用される。誤りキャンセル回路は望ましい信号帯周辺に深いノッチを生成し（これにより望ましい信号帯の雑音フロアを低下させる）、帯域外量子化雑音を押し出す。ΣΔＡＤＣのダイナミックレンジをより充分に得るため、５次バンドパスフィルタが帯域外量子化雑音をフィルタするのに用いられ、これにより、次のデシメート段により望ましい信号帯に折り畳まれた雑音は、ΣΔＡＤＣの雑音フロアに大きさにおいて匹敵し得る。バンドパスフィルタ８１２の代表的な周波数応答は図１２（ｃ）に示され、バンドパスフィルタ８１２ａの後のＹ１信号の代表的なスペクトルは図１２（ｄ）に示される。異なるバンドパスフィルタ転送関数と、異なるフィルタ次数を用いることもでき、これらは本発明の視野の範囲内である。
【００４８】
この代表的な実施形態では、デシメータ８１４はそれぞれ３：１デシメータとして実装される。奇数（例えば３，５，７，９等）によるデシメートは、ＣＤＭＡ信号をデシメート後１／４のサンプルレートに維持し、これにより次の直交ダウンコンバートステップが容易に実行できる。最初、このＣＤＭＡ信号はＡＤＣ変換後に図１２（ａ）及び（ｂ）に示されるｆADC／４周辺の中心周波数である。３でデシメートした後、このＣＤＭＡ信号はｆADC／４に中心周波数を有する信号がｆADC／１２あるいはｆS／４に移動するように折り畳まれる。ここで、ｆSはデシメートされたサンプルのサンプルレートである。図１２（ｃ）に示すように、改善された動作のため、ｆADC／１２における雑音はバンドパスフィルタ８１２のその周波数位置にノッチを配置することによりフィルタされる。さらに、５ｆADC／１２における信号はまた３でデシメートした後にｆADC／１２に折り畳まれる。従って、バンドパスフィルタ８１２は５ｆADC／１２における第２のノッチを有して設計され、ｆADC／１２に折り畳まれるこの周波数位置で望ましくない信号をフィルタする。３でデシメートした後のＹ１信号の代表的なスペクトルは図１２（ｅ）に示される。
【００４９】
上述したように、バンドパスフィルタ８１２の転送関数はデシメータ８１４の選択に基づいて選択される。この代表的な実施形態では、バンドパスフィルタ８１２の転送関数はｆS／４と、Ｎでデシメートした後のｆS／４に折り畳まれる各周波数位置におけるゼロで設計される。異なるように説明すると、Ｎでデシメートする場合、バンドパスフィルタ８１２はゼロがｍｆADC／４Ｎに位置するように設計される。ここで、ｍは２Ｎよりも小さくＮではない正の奇数である。上述の３でデシメートする設計の場合、ゼロはｆADC／１２及び５ｆADC／１２に位置する。同様に、５でデシメートする設計の場合、ゼロは、ｆADC／２０，３ｆADC／２０，７ｆADC／２０及び９ｆADC／２０に位置する。
【００５０】
この代表的な実施形態では、望ましい周波数位置におけるゼロからなるバンドパスフィルタの係数は以下のように合成される。第１に、例えば３でデシメートする場合の［１ １ １］のように、Ｎによるデシメートとして同一数で開始する。第２に、すべての他のフィルタ係数を例えば［１ −１ １］に変換する。そして第３に、各係数の対の間に例えば［１ ０ −１ ０ １］のようにゼロを挿入する。第３のステップ後のこのフィルタ係数は、望まし周波数位置にゼロを提供するフィルタ転送関数からなる。５でデシメートする場合、このフィルタ係数は［１ ０ −１ ０ １ ０ −１ ０ １］である。同様に、７でデシメートする場合、このフィルタ係数は［１ ０ −１ ０ １ ０ −１ ０ １ ０ −１ ０ １］である。この合成手法は奇数Ｎのみに適用できることに注意すべきである。しかしながら、直交ダウンコンバータの設計を簡単化するためデシメート信号の影像はｆS／４に維持されるので、奇数Ｎによるデシメートは好ましい。
【００５１】
図９を参照すると、デシメータ８１４ａ及び８１４ｂからの出力は加算器８１５に提供され、結合される。加算器８１５からのこのＩＦサンプルはデマルチプレクサ（ＤＥＭＵＸ）８１６に提供される。ＤＥＭＵＸ８１６は、代替的なサンプルを乗算器８１６ａ及び８１６ｂに割り当てる。ＤＥＭＵＸ８１６，乗算器８１８及びマルチプレクサ（ＭＵＸ）８２４は、図８（ｃ）に示したＤＥＭＵＸ７１６，乗算器７１８及びＭＵＸ７２４に示した機能を実行する。この乗算器８１８ａ及び８１８ｂからの出力はローパスフィルタ８２０及び８２２にそれぞれ提供される。この代表的な実施形態では、ローパスフィルタ８２０及び８２２は図９に示す転送関数を有する。ローパスフィルタ８２０の転送関数は、ローパスフィルタ８２２の転送関数に対するのと実質的に同じ振幅応答を有する。しかしながら、ローパスフィルタ８２０の転送関数は、Ｉ出力がＱ出力に時間調整されるように、ローパスフィルタ８２２の遅延に関連して１つのサンプルに付加的な遅延を提供する。
【００５２】
ＩＩＩ．代表的な多相実装
図９に示される雑音キャンセル回路及び直交ダウンコンバータは多くの手法で実装され得る。多相構造を用いた雑音キャンセル回路及び直交ダウンコンバータの代表的な実装は、図１０（ａ）及び図１１（ｂ）にそれぞれ示される。この多相構造は、直接実装と同等の関数及びビット正確性で、誤りキャンセルフィルタ８０８、８１０及びフィルタ８１２の転送関数におけるすべての他の係数はゼロであるという特徴において利点を有する。この多相構造は、入力信号の多重の相で簡単な信号処理を実行し、中間の出力を結合して望ましい出力を生成する。デシメータ８１４はいずれかの処理が開始される前に６でＹ１及びＹ２信号がデシメートされるクロッキング方式を用いた多相構造内で統合され得る。この予備デシメートにより、多相構造のレジスタが電力消費を低減するより低いクロック速度で動作できる。
【００５３】
図１０（ａ）に示すように、Ｙ１信号は多相フィルタ９０２ａ及び９０４ａに提供され、Ｙ２信号は多相フィルタ９０２ｂ及び９０４ｂに提供される。この代表的な実施形態では、図１０（ａ）における“Ａ”で識別されるすべてのレジスタはＡＤＣサンプリングクロック周波数の半分であるクロック（ｆADC／２）の立ち上がりエッジでクロックされ、“Ｂ”で識別されるすべてのレジスタはｆADC／２クロックの立ち下がりエッジでクロックされ、“Ｃ”で識別されるすべてのレジスタは、ＡＤＣサンプリングクロックの周波数の１／６のクロック（ｆADC／６）の立ち下がりエッジでクロックされる。
【００５４】
多相フィルタ９０２ａ内には、Ｙ１信号はレジスタ９１４ａに提供される。レジスタ９１４ａからの出力はレジスタ９１４ｂに提供され、レジスタ９１４ｂからの出力はレジスタ９１４ｃに提供される。レジスタ９１４はＹ１信号の３相を提供する。レジスタ９１４ａ，９１４ｂ及び９１４ｃからのＹ１のこの３相は、フィルタ９１２ａ，９１２ｂ及び９１２ｃにそれぞれ提供される。フィルタ９１２ａ内では、レジスタ９１４ａからの出力はレジスタ９１６ａに提供され、レジスタ９１６ａからの出力はレジスタ９１６ｂ及びゲイン素子９１８ｂに提供され、レジスタ９１６ｂからの出力はレジスタ９１６ｃ及びゲイン素子９１８ａに提供され、レジスタ９１６ｃからの出力はレジスタ９１６ｄ及びゲイン素子９１８ｃに提供され、レジスタ９１６ｄからの出力はレジスタ９１６ｅ及びゲイン素子９１８ｄに提供され、レジスタ９１６ｅからの出力はレジスタ９１６ｆ及びゲイン素子９１８ｅに提供され、レジスタ９１６ｆからの出力はゲイン素子９１６ｆに提供される。この代表的な実施形態では、フィルタ９１２ａ内のゲイン素子９１８ａ，９１８ｂ，９１８ｃ，９１８ｄ，９１８ｅ及び９１８ｆのゲインはそれぞれ［０，−８，４５，−２１，７，０］である。同様に、この代表的な実施形態では、フィルタ９１２ｂのゲインは［０，２１，−４２，１５，−３，０］であり、フィルタ９１２ｃのゲインは［２，−３５，３３，−１０，１，０］である。この代表的な実施形態では、多相フィルタ９０２ｂの３つの対応するフィルタのゲインは［１，−５，−１２，−５，１，０］、［−３，０，９，６，０，０］及び［６，９，０，−３，０，０］である。フィルタ９１２ｄの代表的なゲインは［０，２，−３５，３３，−１０，１］であり、フィルタ９１２ｅの代表的なゲインは［０，−８，４５，−２１，７，０］であり、フィルタ９１２ｆの代表的なゲインは［０，２１，−４２，１５，−３，０］である。多相フィルタ９０４ｂ内の３つのフィルタの代表的なゲインは［０，６，９，０，−３，０］、［１，−５，−１２，−５，１，０］及び［−３，０，９，６，０，０］である。多相フィルタは、ハードウェア設計を簡単化するため、係数が再配置及び／あるいは結合されるように実装されてもよい。例えば、［−３，０，９，６，０，０］のフィルタゲインは、３・［−１，０，３，２，０，０］として実装されてもよい。この場合、−１及び２の係数に対応するデータサンプルは、スケールされ結合され、結果としての合計は３の係数に対応するスケールされたデータサンプルで結合されても良く、すべての結果は３でスケールされてもよい。
【００５５】
加算器９２０ｂはゲイン素子９１８ａ及び９１８ｂからの出力を受信し、これら２つの信号の総和をとり、この出力を加算器９２０ｃに提供する。加算器９２０ｃはまたゲイン素子９１８ｃからの出力を受信し、これら２つの信号の総和をとり、この出力を加算器９２０ｄに出力する。加算器９２０ｄはまたゲイン素子９１８ｄからの出力を受信し、これら２つの信号の総和をとり、この出力をフィルタ９１２ａに提供する。フィルタ９１２ａ，９１２ｂ及び９１２ｃの出力は加算器９２２ａに提供される。加算器９２２ａはこれら３つの信号の総和をとり多相フィルタ９０２ａの出力を提供する。多相フィルタ９０２ｂは多相フィルタ９０２ａと同じである。多相フィルタ９０４は多相フィルタ９０２と、多相フィルタ９０２の“Ａ”のレジスタ９１４が多相フィルタ９０４の“Ｂ”のレジスタ９０６に置換される点を除いて、同じである。
【００５６】
多相フィルタ９０２及び９０４は、図９にそれぞれ示した誤りキャンセル回路８０８，８１０及びバンドパスフィルタ８１２のほとんどの機能を実行する。多相フィルタ９０２ｂ及び９０４ｂからの出力はゲイン素子９３２ａ及び９３２ｂにそれぞれ提供される。各ゲイン素子９３２はそれぞれの出力を、誤りキャンセルフィルタ８１０のゲインを計算するため、４の代表的なゲインでスケールする。多相フィルタ９０２ａからの出力及びゲイン素子９３２ａからの出力は加算器９３０ａに提供され、これら２つの信号の総和がとられる。同様に、多相フィルタ９０４ａからの出力及びゲイン素子９３２ｂからの出力は加算器９３０ｂに提供され、これら２つの信号の総和がとられる。加算器９３０ａ及び９３０ｂからの出力は、雑音キャンセル回路からの２つの出力からなり、図９に示すＤＥＭＵＸ８１６からの出力に対応する。
【００５７】
図１１（ｂ）を参照すると、加算器９３０ａからの出力はマルチプレクサ（ＭＵＸ）９３６ａ及びゲイン素子９３４ａに提供され、−１のゲインで信号がスケールされる。ゲイン素子９３４ａからの出力はＭＵＸ９３６ａに提供される。ＭＵＸ９３６ａはゲイン素子９３４ａからの出力と加算器９３０ａからの出力を二者択一的に選択し、図９に示す乗算器８１８ａの機能を効果的に実行する。レジスタ９１６ｇ及びインバータ９５２ａは、ＭＵＸ９３６ａを制御するのに用いられる、１とゼロの交替シーケンス［１ ０ １ ０…］を提供する。ＭＵＸ９３６ａからの出力は、図９に示すローパスフィルタ８２０の転送関数を実装したローパスフィルタ９０８に提供される。ローパスフィルタ９０８内では、ＭＵＸ９３６ａからの出力はレジスタ９１６ｅ及び加算器９２０ｅに提供される。レジスタ９１６ｅからの出力はレジスタ９１６ｆ及びゲイン素子９１８ｅに提供され、６のゲインで信号がスケールされる。ゲイン素子９１８ｅからの出力は加算器９２０ｅに提供され、これら２つの入力の総和がとられ、その出力が加算器９２０ｆに提供される。レジスタ９１６ｆからの出力は加算器９２０ｆに提供され、これら２つの入力の総和がとられ、Ｉ出力が提供される。
【００５８】
加算器９３０ｂからの出力はマルチプレクサ（ＭＵＸ）９３６ｂ及びゲイン素子９３４ｂに提供され、−１のゲインで信号がスケールされる。ゲイン素子９３４ｂからの出力はＭＵＸ９３６ｂに提供される。ＭＵＸ９３６ｂはゲイン素子９３４ｂからの出力及び加算器９３０ｂからの出力を二者択一的に選択し、図９に示す乗算器８１８ｂの機能を効果的に実行する。インバータ９５２ａからの１とゼロの交替シーケンス［１ ０ １ ０…］はＭＵＸ９５４及びインバータ９５２ｂに提供される。インバータ９５２ｂの出力はＭＵＸ９５４に提供される。ＭＵＸ９５４は図９に示すＭＵＸ８２４の機能を実装し、スペクトル変換制御信号に依存する２つのシーケンスのうちの一つをＭＵＸ９３６ｂを制御するために提供する。ＭＵＸ９３６ｂからの出力は、図９に示すローパスフィルタ８２２の転送関数を実装したローパスフィルタ９１０に提供される。ローパスフィルタ９１０内では、ＭＵＸ９３６ｂからの出力はレジスタ９１６ｈ及び加算器９２０ｈに提供される。レジスタ９１６ｈからの出力はまた加算器９２０ｈに提供され、これら２つの入力の総和がとられ、その出力をゲイン素子９３８に提供する。ゲイン素子９３８は４のゲインでこの信号をスケールし、Ｑ出力を提供する。
【００５９】
本発明は、ΣΔＡＤＣを利用したバンドパスサンプリング受信機として説明した。バンドパス受信機の場合、誤りキャンセルフィルタの転送関数は適宜（accordingly）選択され、バンドパスフィルタは直交ダウンコンバートする前に量子化雑音をフィルタするのに用いられる。本発明は、ΣΔＡＤＣを利用したベースバンド受信機にも適用可能である。ベースバンド受信機の場合、誤りキャンセルフィルタはベースバンドΣΔＡＤＣに改良され、ローパスフィルタは量子化雑音をフィルタするのに用いられる。ベースバンド誤りキャンセルフィルタ及びローパスフィルタの転送関数は、バンドパス受信機の設計として上記説明したのと同様の方法により、雑音キャンセル回路を生成するため、畳み込みされてもよい。従って、ベースバンド受信機への利用について上記説明した本発明の概念の適用は、本発明の視野の範囲内である。
【００６０】
好ましい実施形態の上記説明は、いかなる当業者でも製造し、あるいは用いることができるように提供される。これら実施形態の種々の変形は、当業者にとって容易に明確であり、ここで定義された一般的な原理は、発明能力を用いることなく他の実施形態に適用できる。従って、本発明はここに示された実施形態に限定されることを意図するものではなく、ここで開示された原理及び新規な特徴に矛盾しない最も広い視野に調和することを意図するものである。
【図面の簡単な説明】
【図１】  従来の代表的なスーパーヘテロダイン受信機のブロック図。
【図２】  本発明の代表的なバンドパスサンプリング受信機のブロック図。
【図３】  代表的な２ループバンドパスＭＡＳＨΣΔＡＤＣのブロック図。
【図４】  本発明の代表的な誤りキャンセル回路のブロック図。
【図５】  直交復調に用いられる代表的なデジタル信号プロセッサのブロック図。
【図６】  代表的な雑音キャンセル回路のブロック図。
【図７】  いずれかの周波数を中心周波数とするＩＦサンプルの代表的な直交ダウンコンバータのブロック図。
【図８】  ０．２５ｆSに中心周波数を有するＩＦサンプルの代表的な直交ダウンコンバータのブロック図。
【図９】  代表的な雑音キャンセル回路及び直交ダウンコンバータのブロック図。
【図１０】  多相構造を用いた図９の雑音キャンセル回路及び直交ダウンコンバータの代表的な実装のブロック図。
【図１１】  多相構造を用いた図９の雑音キャンセル回路及び直交ダウンコンバータの代表的な実装のブロック図。
【図１２】  ＭＡＳＨΣΔＡＤＣからのＹ１信号の代表的なスペクトル、誤りキャンセルフィルタ後のＹ１信号のスペクトル、誤りキャンセルフィルタ後のバンドパスフィルタの周波数応答、バンドパスフィルタ後のＹ１信号のスペクトル、３：１デシメート後のＹ１信号のスペクトルを示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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