(57)【特許請求の範囲】
【請求項１】
少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子において、
少なくとも前記配線パターンが設けられていない領域の下地上に、水素基含有シリカ層が設けてあり、前記配線パターン上に、水素基非含有シリカ層が設けてあること
を特徴とする半導体素子。
【請求項２】
請求項１に記載の半導体素子において、前記水素基含有シリカ層を、前記下地上に、全面的に設けてあることを特徴とする半導体素子。
【請求項３】
請求項１または２に記載の半導体素子において、前記水素基含有シリカ層の厚さが、１００〜１００、０００Åの範囲内の値であることを特徴とする半導体素子。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体素子において、前記水素基含有シリカ層における水素基の含有量が、０．１〜１０．０ｍｏｌ％の範囲内の値であることを特徴とする半導体素子。
【請求項５】
少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子において、前記配線パターン上に、アミン系化合物含有層が設けてあることを特徴とする半導体素子。
【請求項６】
請求項５に記載の半導体素子において、少なくとも前記配線パターンが設けられていない領域の下地上に、水素基含有シリカ層が設けてあることを特徴とする半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体素子に関し、特に、自己平坦性膜を用いて表面を均一に平坦化することができる半導体素子に関する。
【０００２】
【従来の技術】
従来、下地と、その上側に設けられた配線パターンとを含む半導体素子を多層構造として使用する場合には、電気絶縁性を確保するための層間絶縁膜を介して、複数の配線パターンを上下方向に積層していた。かかる多層構造の半導体素子を製造する工程において、上下方向の配線パターンを精度良く積層するとともに、上下方向の配線パターンを電気的に導通させるビアプラグを垂直方向に精度良く作成するために、一般に層間絶縁膜材料としての自己平坦性膜材料を用いて、半導体素子の表面を平坦化することが行われていた。また、配線パターンが単層である半導体素子においても、かかる半導体素子の実装を均一に行うため、表面を平坦化することが広く行われていた。そして、これらの平坦化方法として、具体的に以下に示すものがあった。
【０００３】
（１）ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）中塗り法
流動性に富む自己平坦性膜材料（ＳＯＧ材料）を、スピンコーター等を用いて下地およびその上側に設けられた配線パターン上に塗布し、自己平坦性膜として、ＳＯＧ膜を形成していた。
【０００４】
なお、ＳＯＧ膜だけでは、表面平坦性に乏しい場合や、あるいは、電気絶縁性や機械的強度をさらに向上させたい場合には、この自己平坦性膜（ＳＯＧ膜）上にプラズマ励起ＣＶＤ法を用いて、第２の自己平坦性膜として、プラズマ酸化膜を積層していた。
【０００５】
（２）エッチングバック法
ＣＶＤ法を用いて下地およびその上側に設けられた配線パターン上に第１の自己平坦性膜材料を積層し、例えば、第１の自己平坦性膜としての常圧オゾンＴＥＯＳ−ＮＳＧ膜を形成する。次に、流動性に富む第２の自己平坦性膜材料（ＳＯＧ材料）を、スピンコーター等を用いて、さらに第１の自己平坦性膜上に塗布して、第２の自己平坦性膜としてのＳＯＧ膜を形成する。それから、ドライエッチング法により、これらの第１および第２の自己平坦性膜の表面をエッチングして平滑にし、半導体素子の自己平坦性膜として形成していた。
【０００６】
（３）ＣＭＰ（Ｃｈｅｍｉｃａｌ／Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法
スピンコーター等を用いて下地およびその上側に設けられた配線パターン上に自己平坦性膜材料を塗布して、自己平坦性膜を形成する。それから、この自己平坦性膜の表面に対して、研磨用薬液を吹き付けながら、マイクロ研磨材を用いてこの自己平坦性膜を微細研磨する。そして、この自己平坦性膜の表面を平滑にして、半導体素子の自己平坦性膜としていた。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の半導体素子およびその製造方法に関し、以下のような問題があった。
【０００８】
（１）ＳＯＧ中塗り法を用いた場合には、配線上における自己平坦性膜（ＳＯＧ膜）の表面の位置（高さ）と、配線間の下地上における自己平坦性膜の表面の位置（高さ）とが異なりやすく、自己平坦性膜全体としての表面平滑性に乏しいという問題があった。図１２（Ａ）に、ＳＯＧ中塗り法を用いた場合の、典型的な半導体素子上における不均一な厚さの自己平坦性膜をモデル的に示す。
【０００９】
（２）エッチングバック法を用いた場合には、自己平坦性膜の作製工程以外に、第２の自己平坦性膜、あるいは第１の自己平坦性膜の一部の表面を含めてエッチングする工程を別途設ける必要があり、最終的に自己平坦性膜を形成する上で、工程数や工程管理が困難となりやすいという問題があった。また、ＳＯＧ中塗り法を用いた場合よりも自己平坦性膜の表面平滑性は良好になるものの、ＳＯＧ材料をスピンコータを用いて塗布している以上、自己平坦性膜の表面平滑性としては未だ不十分であるという問題があった。図１２（Ｂ）に、エッチングバック法を用いた場合の、典型的な半導体素子上における不均一な厚さの自己平坦性膜をモデル的に示す。
【００１０】
（３）ＣＭＰ法を用いた場合には、自己平坦性膜の作製工程以外に、研磨工程を別途設ける必要があり、工程数が増えたり、工程管理が困難となりやすいという問題があった。さらには、研磨すべき自己平坦性膜に対する研磨材の押しつけ力が不均一となり（ディッシング効果）、自己平坦性膜の表面平滑性が乏しいという問題があった。なお、図１２（Ｃ）には、典型的なディッシング効果による、半導体素子上における不均一な厚さの自己平坦性膜をモデル的に示す。
【００１１】
（４）また、ＳＯＧ中塗り法、エッチングバック法、ＣＭＰ法のいずれを用いても、隣接する配線間のピッチが広い箇所や、配線の幅が狭い箇所では、配線上に積層されるＳＯＧ膜の厚さが、隣接する配線間のピッチが狭い箇所や、配線の幅が広い箇所のＳＯＧ膜の厚さと比較すると薄くなりがちであった。すなわち、いわゆる体積効果や表面張力の関係で、配線間のピッチや幅によって、自己平坦性膜の表面平滑性が乏しくなるという問題があった。なお、図１２（Ａ）〜（Ｃ）に示す不均一な厚さの自己平坦性膜のモデルは、上述した配線の幅が広狭の場合も加味して示してある。
【００１２】
（５）また、基板上に配線パターンを形成する場合、一般にフォトリソグラフィ法を用いるが、このフォトリソグラフィ法に用いるアミン系レジスト剥離剤が配線パターン間の下地上に、残留しやすいという問題があった。
【００１３】
そのため、かかるアミン系レジスト剥離剤が残留した半導体素子において、ＣＶＤ法を用いて自己平坦性膜を積層した場合に、残留したアミン系レジスト剥離剤のために、極端に自己平坦性膜の成膜速度が遅くなるという問題があった。
【００１４】
（６）また、層間絶縁膜としての自己平坦性膜を用いて多層の半導体素子を構成しようとする場合に、上下方向に位置する配線を電気的に導通させるため、一般にビアプラグやスルーホールが用いられるが、これらのビアプラグやスルーホールを作製する上で、ドライエッチングが行われている。そして、上側に位置する配線を形成する前に、下方向に位置する配線周囲の自己平坦性膜をドライエッチングして、予めビアプラグ用の穴を形成する必要があった。そのため、かかるドライエッチングにおいて、さらに下方の配線との間の自己平坦性膜まで過エッチングしやすいという問題があった。
【００１５】
（７）また、同一基板上に、接地された配線（グランド配線）と、接地されていない配線（フローティング配線）とが混在して設けてある場合がある。すると、ＣＶＤ法を用いたエッチングバック法の場合、これらの配線上に自己平坦性膜をＣＶＤ法で形成した時点で、自己平坦性膜の厚さが異なるという問題があった。すなわち、ＣＶＤ法で形成する自己平坦性膜の分子は、一般にマイナス側に帯電しており、一方で、接地されていない配線（フローティング配線）はプラス側に帯電しやすく、自己平坦性膜の分子を引きつけやすいという現象があった。
【００１６】
よって、接地された配線（グランド配線）上の自己平坦性膜の厚さと、接地されていない配線（フローティング配線）上の自己平坦性膜の厚さとを比較すると、接地されていない配線（グランド配線）上の自己平坦性膜の厚さが厚くなりがちであった。したがって、ＣＶＤ法を用いたエッチングバック法の場合、配線間の接地の有り無しによっても、自己平坦性膜の表面平滑性が乏しくなるという問題があった。
【００１７】
そこで、下地上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅の相違が生じていたとしても、ＣＶＤ法により自己平坦性膜を用いて表面を平坦化する場合に、更にエッチング工程を施す必要がない、あるいは、可及的に少ないエッチング工程で済む半導体素子およびその製造方法の出現が望まれていた。
【００１８】
また、半導体素子の配線における接地（グランド）の有り無しという差が配線間に生じていたとしても、ＣＶＤ法により自己平坦性膜を用いて表面を平坦化する場合に、更にエッチング工程を施す必要がない、あるいは、可及的に少ないエッチング工程で済む半導体素子およびその製造方法の出現が望まれていた。
【００１９】
また、フォトリソグラフィ法に用いるアミン系レジスト剥離剤が配線パターン間の下地上に残留していたとしても、自己平坦性膜の成膜速度が遅くならずに、ＣＶＤ法により自己平坦性膜を用いて表面を平坦化する場合に、均一な表面平滑性が得られる半導体素子およびその製造方法の出現が望まれていた。
【００２０】
また、自己平坦性膜を用いて多層の半導体素子を構成し、上下方向に位置する配線を電気的に導通させるためビアプラグやスルーホール等を作製する上で、過エッチングすることのない半導体素子およびその製造方法の出現が望まれていた。
【００２１】
さらに、同一基板上に、接地された配線（グランド配線）と、接地されていない配線（フローティング配線）とが混在して設けてある場合に、ＣＶＤ法を用いても、かかる接地された配線（グランド配線）上の自己平坦性膜の厚さと、接地されていない配線（フローティング配線）上の自己平坦性膜の厚さとが実質的に等しく、ＣＶＤ法により自己平坦性膜を用いて表面を平坦化する場合に、均一な表面平滑性が得られる半導体素子およびその製造方法の出現が望まれていた。
【００２２】
【課題を解決するための手段】
この発明の第１の実施形態の半導体素子は、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子において、配線パターンが設けられていない領域の下地上に、水素基含有シリカ層が設けてあることを特徴する。
【００２３】
このような構成の半導体素子を用いると、ＣＶＤ法により自己平坦性膜を用いて半導体素子の表面を平坦化する場合に、水素基含有シリカ層に対して、ＣＶＤ膜を極めて速い速度で選択的に形成することができる。したがって、半導体素子において、下地上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅が相違しているという差が生じていたとしても、ＣＶＤ法（プラズマ励起ＣＶＤ法を含む。以下、同様である。）を用いて、下地上の配線パターンが無い箇所の自己平坦性膜を容易に厚くすることができ、自己平坦性膜全体において、優れた表面平滑性を得ることができる。
【００２４】
また、このような構成の半導体素子を用いると、配線パターンが設けられていない領域の下地上にアミン系レジスト剥離剤が一定量残留していたとしても、ＣＶＤ法を用いて自己平坦性膜を積層した場合に、残留したアミン系レジスト剥離剤のために自己平坦性膜の成膜速度が遅くなることがない。
【００２５】
その上、このように半導体素子を構成すると、同一基板上に、接地された配線（グランド配線）と、接地されていない配線（フローティング配線）とが混在して設けてある場合であっても、ＣＶＤ法を用いて、かかる接地された配線（グランド配線）上の自己平坦性膜の厚さと、接地されていない配線（フローティング配線）上の自己平坦性膜の厚さとを実質的に等しくすることができる。
【００２６】
なお、この発明で配線パターンというときは、複数の配線から構成されるパターンのみならず、一つの配線そのものを含む広い意味である。また、この発明で水素基含有シリカ層とは、シリカ層を構成するシロキサン結合の一部の酸素が水素に置き換わったもの、より具体的には、Ｓｉ−Ｈの結合を少なくともシリカ（ＳｉＯ4 ）層の一部に有している層をいう。以下、同様である。
【００２７】
また、この発明の第１の実施形態の半導体素子は、下地上に、水素基含有シリカ層を全面的に設けてあることが好ましい。
【００２８】
このような構成の半導体素子を用いると、ＣＶＤ法を用いて、自己平坦性膜を水素基含有シリカ層に対して速い速度で形成することができ、自己平坦性膜全体に、優れた表面平滑性を得ることができる。そして、水素基含有シリカ層を全面的に設けるため、かかる水素基含有シリカ層を設けるためにレジスト等を用いる必要がない点でも製造上都合が良い。
【００２９】
また、このように半導体素子を構成すると、配線下の基板上に、緻密で耐久性に優れたＣＶＤ膜としての水素基含有シリカ層が存在するため、上下方向の配線間の電気絶縁性が著しく向上するという効果も得られる。
【００３０】
さらに、このような構成の半導体素子を用いると、半導体素子を多層構造として形成した場合、上下方向に位置した配線同士を電気的に導通させるためにビアプラグ等を設ける際に、水素基含有シリカ層が、層間絶縁膜としての自己平坦性膜をエッチングする際の、エッチング防止層としての役目を果たすことができる。
【００３１】
すなわち、この発明の半導体素子における水素基含有シリカ層は、水素基を含んでいるため、この水素基がエッチングされて排出されたガスを利用して、エッチング位置の指標（モニタ用指標）とすることができる。よって、例えば、排出されたガス中に水素基に起因した赤外波長ピ−クを観察することができれば、層間絶縁膜としての自己平坦性膜のエッチングが終了し、水素基含有シリカ層までエッチングが進んだことが確認できる。
【００３２】
また、この発明の第１の実施形態の半導体素子において、水素基含有シリカ層の厚さを、１００〜１００、０００Åの範囲内の値とすることが好ましい。
【００３３】
水素基含有シリカ層の厚さをこのような範囲に制御すると、この発明の半導体素子に対して自己平坦性膜を形成する際に、かかる自己平坦性膜を一定の速い速度で形成することができる。また、水素基含有シリカ層の厚さがこのような範囲であれば、半導体素子全体としても、過度に厚くならないためである。したがって、自己平坦性膜の成膜速度と、半導体素子の厚さとのバランスがより好ましい観点から、水素基含有シリカ層の厚さとしては、２００〜１０、０００Åの範囲内の値、最適には、５００〜５、０００Åの範囲内の値である。
【００３４】
また、この発明の第１の実施形態の半導体素子において、水素基含有シリカ層における水素基の含有量を、０．１〜１０．０ｍｏｌ％の範囲内の値とすることが好ましい。
【００３５】
水素基含有シリカ層における水素基の含有量が、このような範囲内の値であれば、自己平坦性膜を一定の速い速度で形成することができ、また、水素基含有シリカ層の耐熱性や機械的強度が著しく低下するおそれが少ないためである。したがって、自己平坦性膜の成膜速度と、水素基含有シリカ層の耐熱性や機械的強度とのバランスがより好ましい観点から、水素基含有シリカ層における水素基の含有量としては、０．５〜５．０ｍｏｌ％の範囲内の値がより好ましく、最適には、１．０〜３．０ｍｏｌ％の範囲内の値である。
【００３６】
なお、かかる水素基の含有量は、Ｓｉ元素に付いている酸素（Ｏ）のモル数と、水素（Ｈ）のモル数との合計モル数を、１００ｍｏｌ％とした場合の、そのうちの水素（Ｈ）のモル数の割合（％）を表している。
【００３７】
また、この発明の第１の実施形態の半導体素子において、配線パターン（配線）上には、水素基非含有シリカ層が設けてある。水素基非含有シリカ層は、水素基含有シリカ層と異なり、自己平坦性膜の成膜速度を遅くすることができる。したがって、所定厚さの水素基非含有シリカ層を、配線パターン（配線）上に設けることにより、例えばＣＶＤ法を用いて、配線パターン上の自己平坦性膜の厚さを極め細かく制御することができる。
【００３８】
すなわち、この水素基非含有シリカ層のために、配線上の自己平坦性膜の成膜速度が遅くなり、この配線上の自己平坦性膜の厚さを容易に薄くすることができる。そして、一方で、配線間における基板上には水素基含有シリカ層が設けてあることにより、配線間における自己平坦性膜の厚さを容易に厚くすることができる。したがって、自己平坦性膜全体において優れた表面平滑性を得ることができる。
【００３９】
なお、この発明において、水素基非含有シリカ層とは、前述した水素基含有シリカ層とは逆に、シリカ層を構成するシロキサン結合の一部の酸素が水素に置き換わったＳｉ−Ｈ結合を原則として、シリカ（ＳｉＯ4 ）層に有していない層をいう。具体的には、水素基非含有シリカ層に、水素基が含まれていたとしても、かかる水素基の含有量としては、０．１ｍｏｌ％未満の値が好ましく、より好ましくは、０．０５ｍｏｌ％未満、最適には、０．０１ｍｏｌ％未満の値である。
【００４０】
また、この発明の第２の実施形態は、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子において、前記配線パターン上に、アミン系化合物含有層が設けてあることを特徴とする。
【００４１】
アミン系化合物含有層は、自己平坦性膜の成膜速度を遅くすることができる。したがって、このようにアミン系化合物含有層を配線パターン上に設けることにより、この発明の半導体素子に対して自己平坦性膜を形成する際に、配線パターン上に形成される自己平坦性膜の厚さを薄くして、かかる自己平坦性膜全体の厚さを制御することができる。
【００４２】
すなわち、配線パターン上の自己平坦性膜は、このアミン系化合物含有層により、容易に薄くすることができるため、自己平坦性膜全体において優れた表面平滑性を得ることができる。
【００４３】
なお、アミン系化合物としては、第１アミン化合物、第２アミン化合物、第３アミン化合物等を適宜選択して使用することができるが、より具体的には、カテコールアミン、アニリン、ヒドロキシアミン、アクリルアミド等の使用が好ましい。また、アミン系化合物含有層は、これらのアミン系化合物を所定量含んでいれば良いが、例えば、シリカ等の無機化合物や、エポキシ樹脂やフェノール樹脂等のポリマ中に所定量のアミン系化合物を混合することも好ましい。
【００４４】
また、この発明の第２の実施形態の半導体素子において、少なくとも前記配線パターンが設けられていない領域の下地上に、水素基含有シリカ層が設けてあることが好ましい。
【００４５】
このように第２の実施形態の半導体素子を構成すると、かかる半導体素子に対して自己平坦性膜を形成する際に、既に述べたように、水素基含有シリカ層が設けてある箇所に対して、自己平坦性膜を極めて速い速度で選択的に形成することができる。
【００４６】
したがって、半導体素子において、下地上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅が相違しているという差が生じていたとしても、例えば、ＣＶＤ法（プラズマ励起ＣＶＤ法を含む。以下、同様である。）を用いて、配線パターン上に形成される自己平坦性膜の厚さを薄くすることができる。そして、下地上の配線パターンが無い箇所の自己平坦性膜を容易に厚くすることができ、自己平坦性膜全体において、より優れた表面平滑性を得ることができる。
【００４７】
また、このように第２の実施形態の半導体素子を構成すると、配線パターンが設けられていない領域に露出した水素基含有シリカ層上にアミン系レジスト剥離剤が一定量残留していたとしても、例えば、ＣＶＤ法を用いて自己平坦性膜を形成する場合に、残留したアミン系レジスト剥離剤のため、かかる自己平坦性膜の成膜速度が遅くなることがない。
【００４８】
その上、このように第２の実施形態の半導体素子を構成すると、同一基板上に、接地された配線（グランド配線）と、接地されていない配線（フローティング配線）とが混在して設けてある場合であっても、ＣＶＤ法を用いて自己平坦性膜を形成する場合に、かかる接地された配線（グランド配線）上の自己平坦性膜の厚さと、接地されていない配線（フローティング配線）上の自己平坦性膜の厚さとを実質的に等しくすることができる。
【００４９】
なお、第２の実施形態の半導体素子において、第１の実施形態の半導体素子と同様に、水素基含有シリカ層を下地上に全面的に設けても良く、この水素基含有シリカ層の厚さを具体的に、１００〜１００、０００Åの範囲内の値に制御しても良く、水素基含有シリカ層における水素基の含有量を、０．１〜１０．０ｍｏｌ％の範囲内の値に制御しても良いことは言うまでもない。
【００７２】
【発明の実施の形態】
以下、図１〜図１１を参照して、この発明の半導体素子およびその製造方法につき説明する。但し、図１〜図１１は、この発明が理解できる程度に半導体素子の構造および半導体素子の製造方法を概略的に示してあるにすぎない。よって、言うまでもなく、この発明の半導体素子およびその製造方法は、これらの実施の形態に理由なく限定されるものではない。
【００７３】
（第１の実施形態）
図１は、第１の実施形態の半導体素子１００についての断面図を示している。すなわち、図１（Ａ）は、第１の実施形態の半導体素子１００を自己平坦性材料を用いて平坦化処理する前の、かかる半導体素子１００の断面図を示しており、図１（Ｂ）は、第１の実施形態の半導体素子１００を自己平坦性材料を用いて平坦化処理した後の半導体素子１１４の断面図を示している。
【００７４】
そして、図示するように、少なくとも下地１０２と、その上側、この例では下地上に直接設けられた配線パターン（配線幅が異なる第１の配線１０４と、第２の配線１０６）とを含む半導体素子１００において、配線パターンが設けられていない領域の下地１０２上に、水素基含有シリカ層１０８が設けてあり、さらにこの半導体素子１００の例では、第１および第２の配線１０４および１０６上に、自己平坦性膜１１２の成膜速度を遅くするための水素基非含有シリカ層１１０が設けてある。
【００７５】
そして、より具体的にいうと、この半導体素子１００の例では、下地１０２を、リフロー法を用いて、融点約８００℃のボロン／リンシリケートガラスから形成してあり、第１および第２の配線１０４および１０６を、フォトリソグラフィ法およびスパッタリング法を用いて、それぞれ、Ａｌ、ＣｕあるいはＷ等の不純物をドーピングしたポリシコン（例えば、Ａｌ−Ｓｉ−Ｃｕ）から形成してある。
【００７６】
また、これらの第１および第２の配線１０４および１０６間の下地１０２が露出した領域には、厚さ１０００Åの水素基含有シリカ層１０８がプラズマ励起ＣＶＤ法を用いて設けてあり、さらに、これらの第１および第２の配線１０４および１０６上には、同様に、プラズマ励起ＣＶＤ法を用いて、厚さ１０００Åの水素基非含有シリカ層１１０が設けてある。
【００７７】
そして、水素基含有シリカ層１０８は、水素基非含有シリカ層１１０を構成するシロキサン結合の一部の酸素を水素に置き換えており、より具体的にはＳｉ−Ｈ結合を、少なくともシリカ（ＳｉＯ4 ）層の一部に有している。この水素基含有シリカ層１０８の例では、水素基の含有量を、一例として、１．８ｍｏｌ％としてある。なお、水素基含有シリカ層１０８における、かかる水素基の含有量は、ＦＴ−ＩＲの相当する波長ピークの大きさから測定できるが、さらに簡便には、光の反射率からも測定することができる。
【００７８】
したがって、半導体素子１００において、下地１０２上の配線パターンの有り無しの差や、あるいは、第１および第２の配線１０４および１０６間で配線幅が相違しているという差が生じていたとしても、ＣＶＤ法（プラズマ励起ＣＶＤ法を含む。以下、同様である。）を用いて、下地１０２上の配線パターンがない領域の自己平坦性膜１１２を容易に厚くすることができ、自己平坦性膜１１２全体において、優れた表面平滑性を得ることができる。
【００７９】
すなわち、第１および第２の配線１０４および１０６間の下地１０２が露出した領域に、水素基含有シリカ層１０８が設けてあるため、自己平坦性膜１１２の成膜速度を速めることができる。かかる効果が得られる理由は必ずしも明確ではないが、水素基含有シリカ層１０８を構成する材料中に、極性の高いＳｉ−Ｈ結合を有していることにより、自己平坦性膜材料をより吸着しやすくなり、また、自己平坦性膜を積層する際の、潜伏期間や成膜速度が速くなるためと考えられる。
【００８０】
この点、図２を用いて、より詳細に説明する。図２は、横軸に時間（相対値）を取ってあり、縦軸に層間絶縁膜の膜厚（Å）を取ってある。そして、Ｈ１で示す直線が、水素基含有シリカ層（水素基含有量：１．８ｍｏｌ％）に対して、ＣＶＤ法により自己平坦性膜材料を積層する際の成膜速度（膜厚変化）を示しており、一方、Ｈ２で示す直線が、同様に水素基非含有シリカ層（シリカ層）に対して、ＣＶＤ法により自己平坦性膜材料を積層する際の成膜速度（膜厚変化）を示している。
【００８１】
図から明らかなように、Ｈ１の直線における、成膜開始時間から、膜厚が実際に増加するまでの時間である潜伏期間Ｓ１を、Ｈ２の直線における潜伏期間Ｓ２と比較すると、潜伏期間Ｓ１のほうが著しく短くなっている。また、Ｈ１の直線における潜伏期間Ｓ１経過後の直線の傾き、すなわち成膜速度Ｎ１は、Ｈ２の直線における直線の傾き、すなわち成膜速度Ｎ２と比較すると、成膜速度Ｎ１のほうが著しく大きな値となっている。
【００８２】
よって、水素基含有シリカ層１０８を構成する材料中にＳｉ−Ｈ結合を有していることにより、潜伏期間や成膜速度が速くなり、結果として、自己平坦性膜１１２を一定厚さにするまでの時間を速めることができるものと考えられる。
【００８３】
一方、図１に示す半導体素子１００の例では、第１および第２の配線１０４および１０６上に、自己平坦性膜１１２の成膜速度を遅くするための水素基非含有シリカ層（シリカ層）１１０が設けてある。
【００８４】
したがって、かかる理由も明確ではないが、不純物をドーピングしたポリシコンから構成された第１および第２の配線１０４および１０６がむき出しの場合よりも、水素基非含有シリカ層（シリカ層）１１０のために、自己平坦性膜１１２の成膜速度はかなり遅くなる。
【００８５】
よって、この半導体素子１００の例では、第１および第２の配線１０４および１０６上と、かかる第１および第２の配線１０４および１０６が設けられていない領域とにおける、自己平坦性膜１１２の表面位置（高さ）が実質的に等しくなり、自己平坦性膜全体において、優れた表面平滑性を得ることができる。
【００８６】
この点、図１中に記載された記号を用いてより具体的に説明する。すなわち、絶縁膜としての水素基非含有シリカ層１１０の厚さ（１０００Å）を含んだ第１の配線１０４および第２の配線１０６の高さをそれぞれｔ０とし、さらに第１の配線１０４上に積層された自己平坦性膜１１２の厚さをｔ１とし、水素基含有シリカ層１０８の厚さ（１０００Å）を含んだ第２の配線１０６上に積層された自己平坦性膜１１２の厚さをｔ２とし、第１および第２の配線１０４および１０６間に露出した下地１０２（配線パターンが無い領域）の自己平坦性膜１１２の厚さをｔ３としたときに、ｔ０＋ｔ１の値、ｔ２の値、ｔ０＋ｔ３の値がそれぞれ実質的に等しくなっている。
【００８７】
また、第２の配線１０６は、第１の配線と１０４と比較して、約３倍の配線幅を有しているが、その配線幅の差による、すなわち、第１の配線１０４上と、第２の配線１０６上とで、自己平坦性膜１１２の表面位置の相違は見られなかった。この理由も必ずしも明確ではないが、水素基含有シリカ層１０８に対する自己平坦性膜１１２の成膜速度がかなり速くなり、一方で、水素基非含有シリカ層（シリカ層）１１０に対する自己平坦性膜１１２の成膜速度がかなり遅くなるため、自己平坦性膜１１２全体としてレベリングしやすくなり、結果として、配線幅の差による自己平坦性膜１１２の厚さの相違が小さくなるためと考えられる。
【００８８】
したがって、図１（Ｂ）に示す構成の、自己平坦性膜１１２を積層した半導体素子１１４は、表面が均一に平坦化されており、エッチングバック法を用いて自己平坦性膜１１２の表面をさらに平坦化する必要がなく、仮に、エッチングバック法を用いた場合にも、可及的に少ない自己平坦性膜１１２のエッチング量とすることができる。
【００８９】
また、このように半導体素子１００を構成すると、第１および第２の配線１０４および１０６が設けられていない領域の下地１０２上にフォトリソグラフィ法に用いたアミン系レジスト剥離剤が一定量残留していたとしても、ＣＶＤ法を用いて自己平坦性膜１１２を積層した場合に、残留したアミン系レジスト剥離剤のために自己平坦性膜の成膜速度が遅くなることがない。この理由としては、残留したアミン系レジスト剥離剤の成分を、水素基含有シリカ層１０８が、封じ込めてしまい、しかも水素基含有シリカ層１０８は緻密な膜であるため、かかるアミン系レジスト剥離剤の成分が、水素基含有シリカ層内を拡散することもないためと考えられる。
【００９０】
この点、図１１を用いて詳細に説明する。図１１は、横軸に、サンプルの種類をとってあり、縦軸に、成膜速度（％）をとってある。サンプル１は、水素基含有シリカ層を有していない半導体素子において、接地されていない配線（フローティング配線）に何ら表面処理を施さない場合であり、サンプル２は、水素基含有シリカ層を有していない半導体素子において、接地されていない配線（フローティング配線）に、アミン系剥離剤を塗布した場合であり、サンプル３は、水素基含有シリカ層を有していない半導体素子において、接地された配線（グランド配線）に、アミン系剥離剤を塗布した場合であり、サンプル４は、第１の実施形態の半導体素子における接地されていない配線（フローティング配線）に、何ら表面処理を施さない場合であり、サンプル５は、第１の実施形態の半導体素子における接地されていない配線（フローティング配線）に、アミン系剥離剤を塗布した場合であり、サンプル６は、第１の実施形態の半導体素子における接地された配線（グランド配線）に、アミン系剥離剤を塗布した場合であり、それぞれ、プラズマ励起ＣＶＤ法により、自己平坦性膜として、ＴＥＯＳ（トリエトキシシランを原料ガスとしたシリカ）膜を積層し、その時の成膜速度（％）を測定したものである（実験を５回行い測定値を平均した）。なお、酸化されていないシリコン基板に対するＴＥＯＳ膜の成膜速度（％）を基準（１００％）として、各成膜速度（％）を測定した。また、水素基含有シリカ層における、水素基の含有量は、１．８ｍｏｌ％とした。さらに、この発明の半導体素子の半導体素子におけるバーには、ハッチングが施してある。
【００９１】
その結果、水素基含有シリカ層を有していない半導体素子においては（サンプル１と２の比較）、アミン系剥離剤を塗布すると（サンプル２）、アミン系剥離剤を塗布しない場合（サンプル１）と比較して、ＴＥＯＳ膜の成膜速度（％）が遅くなる傾向が見られた。
【００９２】
それに対して、この発明の第１の実施形態の半導体素子においては（サンプル４と５の比較）、いずれも約９４％という速い成膜速度（％）が得られ、アミン系剥離剤により、成膜速度（％）が影響されないことが確認された。
【００９３】
よって、この発明の半導体素子１００においては、第１および第２の配線１０４および１０６が設けられていない領域の下地１０２上にフォトリソグラフィ法に用いたアミン系レジスト剥離剤が一定量残留していたとしても、ＣＶＤ法を用いて自己平坦性膜１１２を積層した場合に、残留したアミン系レジスト剥離剤のために自己平坦性膜の成膜速度が遅くなることがないことが立証された。
【００９４】
なお、同時期に、接地された配線（グランド配線）および接地されていない配線（フローティング配線）上における自己平坦性膜の成膜速度に対する水素基含有シリカ層の効果についても検討した。
【００９５】
その結果、水素基含有シリカ層を有していない半導体素子においては（サンプル２と３の比較）、接地された配線（グランド配線）（サンプル３）と、接地されていない配線（フローティング配線）（サンプル２）とで、著しい成膜速度（％）の差が見られた。
【００９６】
それに対して、この発明の第１の実施形態の半導体素子においては（サンプル５と６の比較）、接地された配線（グランド配線）（サンプル６）と、接地されていない配線（フローティング配線）（サンプル５）とで、いずれも約９４％という速い成膜速度（％）が得られた。したがって、理由は必ずしも明確ではないが、第１の実施形態の半導体素子においては、水素基含有シリカ層を設けることにより、配線に対する接地の有り無しの差が生じていたとしても自己平坦性膜の成膜速度（％）が影響されないことが確認された。
【００９７】
（第１の実施形態の変形例）
図３は、第１の実施形態の変形例の半導体素子１１６についての断面図を示している。すなわち、図３（Ａ）は、第１の実施形態の変形例の半導体素子１１６を自己平坦性材料を用いて平坦化処理する前の、この半導体素子１１６の断面図を示しており、図３（Ｂ）は、第１の実施形態の変形例の半導体素子１１６を自己平坦性材料を用いて平坦化処理した後の半導体素子１１８の断面図を示している。したがって、第１の実施形態の変形例の半導体素子１１６の説明において、第１の実施形態の半導体素子１００と異なる点を中心に説明し、同一の点は適宜省略する。また、第１の実施形態の半導体素子１００と同一の構成については、同一の番号を付している。
【００９８】
そして、第１の実施形態の変形例の半導体素子１１６は、図示するように、少なくとも下地１０２と、その上側、すなわちこの例では下地の上方に設けられた、それぞれ配線幅が異なる第１の配線１０４と、第２の配線１０６とを含む半導体素子１１６において、下地１０２上に全面的に水素基含有シリカ層１２２が設けてあり、さらにこの半導体素子１１６の例では、第１および第２の配線１０４および１０６上に、自己平坦性膜１１２の成膜速度を遅くするための水素基非含有シリカ層１１０が設けてある。
【００９９】
したがって、基本的に、第１の実施形態の変形例の半導体素子１１６と、第１の実施形態の半導体素子１００との構成上の相違は、水素基含有シリカ層１２２が下地１０２上に全面的に設けてあるか、あるいは、第１および第２の配線１０４および１０６の間に露出した下地１０２上に部分的に設けてあるかの点である。
【０１００】
よって、水素基含有シリカ層１２２以外の、第１の実施形態の変形例の半導体素子１１６についての下地１０２、第１および第２の配線１０４および１０６、水素基非含有シリカ層１１０の構成や態様は、第１の実施形態の半導体素子１００と同一である。
【０１０１】
そして、構成上異なる水素基含有シリカ層１２２についても、この水素基含有シリカ層１２２を構成する材料については、第１の実施形態の半導体素子１００と同様のものを用いている。すなわち、水素基含有シリカ層１２２の構成材料は、シリカ（ＳｉＯ4 ）のシロキサン結合の一部の酸素を水素に置き換えた部分を有しており、その水素基の含有量は、第１の実施形態の半導体素子１００と同様、一例として、１．８ｍｏｌ％としてある。
【０１０２】
よって、第１の実施形態の変形例の半導体素子１１６についても、第１の実施形態の半導体素子１００と同様に、水素基含有シリカ層１２２を設けたことにより、下地１０２上における第１および第２の配線１０４および１０６の有り無しの差や、あるいは、第１および第２の配線１０４および１０６間で配線幅が相違しているという差が生じていたとしても、例えば、ＣＶＤ法を用いて、下地１０２上の配線パターンが無い領域の自己平坦性膜１１２を容易に厚くすることができる。
【０１０３】
また、一方で、水素基非含有シリカ層１１０により、第１および第２の配線１０４および１０６上の成膜速度を遅くして、自己平坦性膜１１２全体において、優れた表面平滑性を得ることができる。
【０１０４】
すなわち、この半導体素子１１６の例では、図３（Ｂ）に示すように、第１および第２の配線１０４および１０６上と、かかる第１および第２の配線１０４および１０６が設けられていない領域（箇所）とにおける、さらには、第１および第２の配線１０４および１０６の配線幅が異なっていたとしても、これらの第１の配線１０４と、第２の配線１０６上とにおける、自己平坦性膜１１２の表面位置（高さ）が実質的に等しくなり、自己平坦性膜１１２全体において、優れた表面平滑性を得ることができる。
【０１０５】
この点、図３中に記載された記号を用いてより詳細に説明すると、水素基非含有シリカ層１１０の厚さ（１０００Å）を含んだ第１の配線１０４および第２の配線１０６の高さをそれぞれｔ０とし、さらに第１の配線１０４上に積層された自己平坦性膜１１２の厚さをｔ１、第２の配線１０６上に積層された自己平坦性膜１１２の厚さをｔ３、第１および第２の配線１０４および１０６間の、水素基含有シリカ層１２２の表面を基準とした自己平坦性膜１１２の厚さをｔ２としたときに、ｔ０＋ｔ１の値、ｔ２の値、ｔ０＋ｔ３の値がそれぞれ実質的に等しくなっている。
【０１０６】
したがって、図３（Ｂ）に示す構成の、自己平坦性膜１１２を積層した半導体素子１１８は、この自己平坦性膜１１２を積層した時点で表面が均一に平坦化されており、エッチングバック法を用いて自己平坦性膜１１２の表面をさらに平坦化する必要がなく、仮に、エッチングバック法を用いた場合にも、可及的に少ない自己平坦性膜１１２のエッチング量とすることができる。
【０１０７】
また、図３（Ｂ）に示す構成の、自己平坦性膜１１２を積層した半導体素子１１８上に、図３（Ａ）に示す構成の半導体素子１１６をさらに積層して、半導体素子を多層構造とする場合でも、かかる半導体素子１１６を精度良く積層することができ、図４に示すような多層構造の半導体素子１２０とすることができる。
【０１０８】
なお、第１の実施形態の変形例の半導体素子１１６についても、第１の実施形態の半導体素子１００と同様に、第１および第２の配線１０４および１０６が設けられていない領域の下地１０２上にフォトリソグラフィ法に用いたアミン系レジスト剥離剤が一定量残留していたとしても、例えば、ＣＶＤ法を用いて自己平坦性膜１２２を積層した場合に、残留したアミン系レジスト剥離剤のために自己平坦性膜１２２の成膜速度が遅くなることがない。
【０１０９】
ここで、図４を用いて、第１の実施形態の変形例の半導体素子１１６を応用した多層構造の半導体素子１２０につき簡単に説明する。下地１０２上に水素基含有シリカ層１２２が設けてあり、その上に、第１の配線１０４と、第２の配線１０６とが形成してある。また、第３の配線１０５および第４の配線１０７が、自己平坦性膜１１２と、別の水素基含有シリカ層１２２とを介して設けてある。そして、第３の配線１０５と、第１の配線１０４とは、ビアプラグ１２１を用いて電気的に導通してある。
【０１１０】
したがって、第１および第２の配線１０４および１０６は、下方の水素基含有シリカ層１２２の上に、第３および第４の配線１０５、１０７は、上方の別の水素基含有シリカ層１２２の上に形成してあり、上下方向の配線間で優れた電気絶縁性が得られる。特に、水素基含有シリカ層１２２は、例えばＣＶＤ法で成膜されるため、緻密な膜として得られ、そのためより優れた電気絶縁性が得られる。
【０１１１】
また、図４または図５に示す下方または最下層の水素基含有シリカ層１２２は、図４および図５に示すような多層構造の半導体素子１２０、１３４を作製する過程において、エッチング防止層としての役目を果たすことができる。
【０１１２】
この点、図５を用いてより詳細に説明する。すなわち、水素基含有シリカ層１２２は水素基を含んでいるため、この水素基部分をエッチングガス１２８でエッチングした際に、水素基を有するシラン成分を含んだ排出ガス１３０を排出する。したがって、かかる排出ガス１３０を連続的あるいは断続的にモニタすることにより、エッチング位置を確認することができる。例えば、排出ガス１３０中に水素基に起因した赤外波長ピ−クを観察することができれば、上層の自己平坦性膜１１２のエッチングが終了し、中間の水素基含有シリカ層１２２までエッチングが進んだことが確認できる。一方、排出ガス中に水素基に起因した赤外波長ピ−クを観察することができなければ、未だ、水素基含有シリカ層１２２までは到達しておらず、エッチングが不十分であることが確認できる。よって、中間の水素基含有シリカ層１２２までエッチングが進んだことが確認できた時点で、エッチングを終了すれば、さらに下層の自己平坦性膜１１２を誤ってエッチングすることがない。
【０１１３】
なお、図示はしないが、同一面上に、配線幅等が異なる複数の配線からなる配線パターンが形成してあり、そして、それぞれの配線にエッチングを用いてビアプラグを形成する場合、各配線上の自己平坦性膜１１２の厚さが実質的に等しいため、エッチング時間も実質的に等しくなる。したがって、この発明の多層構造の半導体素子１２０、１３４を作製する過程において、自己平坦性膜１１２の厚さが薄い箇所だけ過エッチングすることもない。
【０１１４】
（第２の実施形態）
次に、この発明の第２の実施形態の半導体素子について図６を参照して説明する。すなわち、図６（Ａ）は、第２の実施形態の半導体素子１４０を自己平坦性材料を用いて平坦化処理する前の、この半導体素子１４０の断面図を示しており、図４（Ｂ）は、第２の実施形態の半導体素子１４０を自己平坦性材料を用いて平坦化処理した後の断面図を示している。
【０１１５】
ここで、第２の実施形態の半導体素子１４０につき、第１の実施形態の半導体素子１００および第１の実施形態の変形例の半導体素子１１６と異なる点を中心に説明し、同一の点は適宜省略する。また、第２の実施形態の半導体素子１４０と、第１の実施形態の半導体素子１００および第１の実施形態の変形例の半導体素子１１６と同一の構成については、同一の番号を付している。
【０１１６】
そして、第２の実施形態半導体素子１４０は、図示するように、少なくとも下地１０２と、その上側に設けられた配線幅が異なる第１の配線１０４と、第２の配線１０６とを含む半導体素子１４０であって、下地１０２上に全面的に水素基含有シリカ層１２２が設けてあり、さらにこの半導体素子１４０の例では、第１および第２の配線１０４および１０６上に、自己平坦性膜１１２の成膜速度を遅くするためのアミン系化合物含有層１４２が設けてある。
【０１１７】
したがって、基本的に、第２の実施形態の半導体素子１４０と、第１の実施形態の変形例の半導体素子１１６との構成上の相違は、第１および第２の配線１０４および１０６上に、アミン系化合物含有層１４２が設けてあるか、あるいは、水素基非含有シリカ層１１０が設けてあるかの差である。
【０１１８】
よって、アミン系化合物含有層１４２以外の、第２の実施形態の半導体素子１４０についての下地１０２、第１および第２の配線１０４および１０６、水素基含有シリカ層１２２の構成や態様は、第１の実施形態の変形例の半導体素子１１６と同一である。
【０１１９】
そして、構成上異なるアミン系化合物含有層１４２については、アミン系レジスト剥離剤として、例えば、東京応化社製、型番ＳＳＴ３を用い、第１および第２の配線１０４および１０６上にスプレー塗布してある。
【０１２０】
したがって、第２の実施形態の半導体素子１４０についても、第１および第２の配線１０４および１０６上の成膜速度を遅くすることができる。また、一方で、水素基含有シリカ層１２２により、下地１０２上の配線パターンが無い領域の自己平坦性膜１１２を容易に厚くすることができる。よって、第１の実施形態の変形例の半導体素子１１６と同様に、下地１０２上における第１および第２の配線１０４および１０６の有り無しの差や、あるいは、第１および第２の配線１０４および１０６間で配線幅が相違しているという差が生じていたとしても、自己平坦性膜１１２全体において、優れた表面平滑性を得ることができる。
【０１２１】
なお、第２の実施形態の半導体素子１４０において、図６（Ｂ）に示すように、アミン系化合物含有層１４２として、アミン系レジスト剥離剤層を用いた場合には、自己平坦性膜１１２を、例えばＣＶＤ法を用いて積層する際に、かかるアミン系レジスト剥離剤層は、雰囲気温度のために消失してしまうという特徴がある。
【０１２２】
よって、第２の実施形態の半導体素子１４０は、自己平坦性膜１１２を、例えばＣＶＤ法を用いて積層した場合でも、過度に厚くならないという利点が得られる。
【０１２３】
（第３の実施形態）
次に、この発明の第３の実施形態の半導体素子の製造方法について図７および図８を参照して説明する。すなわち、図７および図８は、この発明の第３の実施形態の半導体素子の製造方法に基づいた製造工程例を示している。但し、第３の実施形態の半導体素子の製造方法は、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子の製造方法において、配線パターンが設けられていない下地上に、水素基含有シリカ層をプラズマ励起ＣＶＤ法を用いて設けることを特徴とする。したがって、図７および図８に示す製造工程を、かかる発明の特徴
（目的）の範囲内で変更することができることは言うまでもない。
【０１２４】
まず、図７（Ａ）は、下地１０２を用意する工程を示している。この例では、下地１０２を、一例として、リフロー法（温度約９００℃）を用いて、融点約８００℃のボロン／リンシリケートガラスを原料として、下地１０２を形成してある。
【０１２５】
また、図７（Ｂ）は、プラズマ励起ＣＶＤ法を用いて、下地１０２上に、水素基含有シリカ層１２２を全面的に設ける工程を示している。
【０１２６】
このプラズマ励起ＣＶＤ法の例では、原料ガス１４６として、ＴＭＳ（トリメチルヒドロシラン）と、Ｏ2 （酸素）とを用い、チャンバ内を温度３５０〜４５０℃、圧力０．１〜１０Ｔｏｒｒの条件に保持して、これらの原料ガス１４６を反応させている。したがって、安価で、一般的な原材料を用いて、例えば、厚さ１０００Åの水素基含有シリカ層１２２を容易に形成することができる。また、これらの原料ガス１４６は、それぞれ正確なモル比率で反応しやすいため、チャンバ内の原料ガス１４６の仕込み量を調節するだけで、水素基含有シリカ層１２２における水素基の含有量を、所定量の範囲に正確に制御することができる。そして、これらの原料ガス１４６から製膜された水素基含有シリカ層１２２は、特に、自己平坦性膜１１２の成膜速度を速めることができる点でも良い。
【０１２７】
なお、原料ガス１４６として、ＳｉＨ4 （テトラヒドロシラン）と、Ｏ2 （酸素）との組み合わせも、ＴＭＳ（トリメチルヒドロシラン）とＯ2 （酸素）とを組み合わせた場合よりも、若干、自己平坦性膜１１２の成膜速度は遅くなるが、より安価で、一般的な原材料を用いて水素基含有シリカ層１２２を形成することができる点で良い。
【０１２８】
また、図７（Ｃ）は、例えば、スパッタリング法を用いて、水素基含有シリカ層１２２上に、配線層１５０を形成する工程を示している。この例では、ＡｌおよびＣｕの不純物をドーピングしたポリシコン（例えば、Ａｌ−Ｓｉ−Ｃｕ）の原料ガス１４８から、一例として、厚さ約５０００Åの配線層１５０を構成してある。なお、Ｃｕは、不純物の拡散防止効果を高めるために添加してある。
【０１２９】
また、図７（Ｄ）は、例えば、プラズマ励起ＣＶＤ法により、水素基非含有シリカ層１１０を、配線層１５０上に形成する工程を示している。この例では、水素基非含有シリカ層１１０の厚さを、一例として１０００Åとしてあり、また、この水素基非含有シリカ層１１０を、原料ガス１５２としてＴＥＯＳを使用して形成した１００％シリカ（ＳｉＯ4 ）層から構成してある。なお、水素基非含有シリカ層１１０の構成材料として、その他、窒化シリカ（ＳｉＮ）も使用可能である。窒化シリカ（ＳｉＮ）を水素基非含有シリカ層１１０に用いると、耐エッチング特性に優れていることより、エッチングガスによる配線の過エッチングを防止することができる。
【０１３０】
また、図８（Ａ）は、例えば、レジスト膜１５６を利用したフォトリソグラフィ法により、水素基非含有シリカ層１１０および、配線層１５０を、エッチングする工程を示している。この例では、エッチングガスとして、ＨＦ（フッ化水素）ガスを用いた。
【０１３１】
そして、かかるエッチングの排出ガスの赤外分光スペクトルを、赤外分光光度計を用いて連続的にモニタすれば、過エッチングを防止することができる。すなわち、水素基含有シリカ層１２２にはＳｉについた水素基（Ｓｉ−Ｈ）を含んでいるため、この水素基に基づいた赤外分光波長ピークをエッチング位置の確認の指標とすることができる。例えば、排出ガス中に水素基に基づいた赤外分光波長ピ−クを観察することができれば、自己平坦性膜１１２のエッチングをする場合に、この自己平坦性膜１２２のエッチングが終了し、水素基含有シリカ層１２２までエッチングが進んだことが確認できる。
【０１３２】
また、図８（Ｂ）は、レジスト膜１５６をリフトオフ法により除去する工程を示している。かかるレジスト膜１５６の剥離剤としては、剥離力が強いことから、例えば、アミン系レジスト剥離剤が好ましく、具体的に、東京応化社製、型番ＳＳＴ３、ＥＫＬ、ＡＣＴ等が使用可能である。なお、図８（Ｂ）に示す半導体素子は、レジスト膜１５６を除去した時点を示しており、この時点で、図３（Ａ）に示す半導体素子１１６の構成と同様である。
【０１３３】
また、図８（Ｃ）は、半導体素子１６０に対して、自己平坦性膜（層間絶縁膜）１１２を積層する工程を示している。かかる自己平坦性膜１１２は、例えば、プラズマ励起ＣＶＤ法により、ＴＥＯＳを原料ガス１６４として常圧条件で積層可能である。
【０１３４】
以上のように半導体素子１６０を製造すると、水素基含有シリカ層１２２を有する半導体素子１６０を容易かつ確実に製造することができる。したがって、半導体素子１６０において、水素基含有シリカ層１２２に対して自己平坦性膜１１２を速い速度で選択的に形成することができ、一方で、第１および第２の配線１０４および１０６に対しては、水素基非含有シリカ層１１０により、自己平坦性膜１１２を遅い速度で選択的に形成することができる。
【０１３５】
よって、図８（Ｃ）に示すように、下地１０２上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅の相違、さらには図示しないが配線間で接地の有り無しの差が生じていたとしても、自己平坦性膜１１２全体において、優れた表面平滑性を得ることができる。
【０１３６】
また、第３の実施形態の製造方法により製造された半導体素子１６０は、第１および第２の配線１０４および１０６が設けられていない領域に露出した水素基含有シリカ層１２２上に、アミン系レジスト剥離剤が一定量残留していたとしても、例えばＣＶＤ法を用いて自己平坦性膜１１２を積層した場合に、かかる残留したアミン系レジスト剥離剤のために自己平坦性膜１１２の成膜速度が遅くなることがない。
【０１３７】
（第４の実施形態）
次に、この発明の第４の実施形態の半導体素子の製造方法について図９を参照して説明する。すなわち、図９（Ａ）〜（Ｅ）は、この発明の第４の実施形態の半導体素子の製造方法に基づいた製造工程例を示している。但し、第４の実施形態の半導体素子の製造方法において、少なくとも配線パターンが設けられていない領域の下地上に、水素基含有シリカ層を水素イオン打ち込み（イオンインプランテーション）法を用いて形成してあることを特徴としている。したがって、図９に示す製造工程を、かかる発明の特徴
（目的）の範囲内で変更することができることは言うまでもない。
【０１３８】
また、図９に示す第４の実施形態の製造工程例において、図９（Ｃ）と、図９（Ｄ）との間には、図７（Ｃ）〜図８（Ｂ）に示す製造工程と実質的に同一の工程を含んでいるが、既に説明してあるため、かかる製造工程例からは省略してある。
【０１３９】
まず、図９（Ａ）は、第３の実施形態の製造工程例と同様に、第４の実施形態の製造工程例における下地１０２を用意する工程を示している。
【０１４０】
また、図９（Ｂ）は、プラズマ励起ＣＶＤ法を用いて、下地１０２上に、水素基非含有シリカ層１７２を設ける工程を示している。
【０１４１】
このプラズマ励起ＣＶＤ法の例では、原料ガス１７４として、ＴＭＳ（トリメチルヒドロシラン）およびＯ2 を用い、チャンバ内を温度３５０〜４５０℃、圧力０．１〜１０Ｔｏｒｒの条件に保持して、これらの原料ガス１７４を反応させて、厚さ約１０００Åの水素基非含有シリカ層１７２を成膜している。
【０１４２】
すなわち、後に、第１および第２の配線１０４および１０６上に設ける水素基非含有シリカ層１１０と全く同様の成膜条件（原料ガス、温度、圧力等）を用いて、水素基非含有シリカ層１７２を製膜することができる。
【０１４３】
また、図９（Ｃ）は、水素イオン打ち込み法（イオンインプランテーション法）によりプラス電荷の水素イオン（水素化イオンとも称する）１７８を水素基非含有シリカ層１７２に打ち込んで、水素基含有シリカ層１７６に変える工程を示している。なお、水素基含有シリカ層１７６となったことを示すため、かかる水素基含有シリカ層１７６を、電荷を含めてモデル的に示してある。
【０１４４】
なお、水素イオン１７８は、水素イオン打ち込み機（図示せず）を用いて、一例として、加速電圧が４０ＫＶ、ビ−ム電流値が６３０μＡ、環境温度が室温（２３〜２７℃）の条件で、水素イオンのドーズ量が１×１０15ｉｏｎ／ｃｍ2 となるように水素イオンを打ち込んだ。
【０１４５】
また、図９（Ｄ）は、レジスト膜を除去した後に得られた半導体素子１８０の断面図を示している。かかる半導体素子１８０の構成は、基本的に、図３（Ａ）に示す半導体素子１１６と同様である。
【０１４６】
また、図９（Ｅ）は、半導体素子１８０に、自己平坦性膜（層間絶縁膜）１１２を積層して、平坦化した半導体素子１９０を製造する工程を示している。かかる自己平坦性膜１１２は、例えば、ＣＶＤ法（プラズマＣＶＤ法を含む）により、ＴＥＯＳを原料ガス１６４として常圧条件（大気圧）で積層可能である。
【０１４７】
このように、第４の実施形態の製造方法に基づいて半導体素子１８０を作製すると、水素基非含有シリカ層１７２から、水素イオン打ち込み法により変えられた水素基含有シリカ層１７６に対して、自己平坦性膜１１２を速い速度で選択的に形成することができる。したがって、半導体素子１８０において、下地１０２上の第１および第２の配線１０４および１０６の有り無しの差や、あるいは、これらの第１および第２の配線１０４および１０６間で配線のピッチや幅の相違、さらには図示しないが配線間で接地の有り無しの差が生じていたとしても、例えばＣＶＤ法（プラズマ励起ＣＶＤ法を含む）を用いて自己平坦性膜１１２を形成し、優れた表面平滑性を得ることができる。
【０１４８】
また、このような製造方法で半導体素子１８０を構成すると、第１および第２の配線１０４および１０６間の領域に、これらの配線１０４および１０６をエッチングする際に使用したアミン系レジスト剥離剤が一定量残留していたとしても、ＣＶＤ法を用いて自己平坦性膜１１２を積層した場合に、残留したアミン系レジスト剥離剤のために自己平坦性膜の成膜速度が遅くなることがない。
【０１４９】
また、第４の実施形態の製造方法によれば、任意の位置に、しかも水素基含有量を任意に変えて水素基含有シリカ層１７６を容易に形成することができる。したがって、配線パターンの配置や幅等を考慮して、自己平坦性膜１１２の厚さをよりきめ細かく制御することができる。
【０１５０】
さらに、水素基含有シリカ層１７６の少なくとも表面にＳｉ−Ｈ結合を有すれば、自己平坦性膜１１２の成膜速度を速めることができるため、このように半導体素子１８０を作製すると、水素基含有シリカ層１７６における水素基の含有量をより少なくすることができる。よって、水素基含有シリカ層１７６を、より緻密な、電気絶縁性の高い絶縁膜とすることができる。
【０１５１】
（第５の実施形態）
次に、この発明の第５の実施形態である半導体素子の製造方法について図１０を参照して説明する。すなわち、図１０（Ａ）〜（Ｄ）は、この発明の第５の実施形態である半導体素子の製造方法に基づいた製造工程例を示している。但し、第５の実施形態の半導体素子の製造方法は、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子の製造方法であって、配線パターンの形成後に、電子線またはマイナスイオンの双方あるいはいずれか一方を照射する工程を含むことを特徴としている。したがって、図１０に示す製造工程例を、かかる発明の特徴
（目的）の範囲内で変更することができることは言うまでもない。
【０１５２】
また、図１０に示す第５の実施形態の製造工程例において、図１０（Ｂ）と、図１０（Ｃ）との間には、図７（Ｃ）〜図８（Ｂ）に示す製造工程と実質的に同一の工程を含んでいるが、既に説明してあるため、製造工程例からは省略してある。
【０１５３】
まず、図１０（Ａ）は、第４の実施形態の製造工程例と同様に、第５の実施形態の製造工程例において下地１０２を用意する工程を示している。
【０１５４】
また、図１０（Ｂ）は、プラズマ励起ＣＶＤ法を用いて、下地１０２上に、水素基含有シリカ層１２２を設ける工程を示している。ここで、プラズマ状態の水素基含有シリカ層１２２の構成材料はマイナス側に帯電しているが、下地１０２上に水素基含有シリカ層１２２が積層された時には、逆にプラス側に帯電していることが判明している。したがって、図１０（Ｂ）には、水素基含有シリカ層１２２がプラス側に帯電していることをモデル的に示してある。なお、同様のことが、水素基非含有シリカ層１１０についても言える。
【０１５５】
そして、図１０（Ｃ）は、水素基含有シリカ層１２２を介して、下地１０２上に、接地された配線１８６およびビアプラグ１９２により接地された配線１８４が設けてある半導体素子２００において、接地されていない配線１８６に対してのみ、電子線１８２を照射する工程を示している。
【０１５６】
ここで、第５の実施形態の半導体素子の製造方法における、電子線等の照射条件について説明する。かかる電子線は、一例として、電子線照射装置を用いて、加速電圧２５ＫＶ、室温（２３〜２７℃）、真空度１×１０-8Ｔｏｒｒ、時間３０秒の条件で、電子線１８２を接地されていない配線１８６に対して照射することができる。また、マイナスイオンについては、イオンブロアー等を用いて電子線と同様に、接地されていない配線１８６に対して照射することができる。
【０１５７】
なお、この半導体素子２００の例では、図１０（Ｄ）に示すように、接地されていない配線（フローティング配線）１８６はもちろん、接地された配線（グランド配線）１８４の上層には、水素基非含有シリカ層１１０が設けてある。したがって、水素基非含有シリカ層１１０は、原則的には、上述したように、プラス側に帯電している。一方、接地された配線１８４については、プラズマ励起ＣＶＤ法により帯電したプラス電荷は、グランド１９４に逃げており、実質的に電位は０Ｖになっていると考えられる。
【０１５８】
そして、このような半導体素子２００における、接地されていない配線（フローティング配線）１８６に対してのみ電子線１８２を照射すると、かかる配線１８６上で、プラス側に帯電している水素基非含有シリカ層１１０を、中和して実質的に０Ｖにすることができる。なお、水素基非含有シリカ層１１０が実質的に０Ｖになっているか否かは、荷電量をモニタすることにより判別することができる。そして、図１０（Ｃ）では、モデル的に、接地されていない配線１８６上の水素基非含有シリカ層１１０において、中和前のプラス側の電荷と、マイナス側の電荷が一時的に共存している状態を示している。
【０１５９】
したがって、プラズマ励起ＣＶＤ法を用いて、自己平坦性膜１１２を積層しようとしたときに、プラズマ状態における自己平坦性膜１１２の構成材料はマイナス側に帯電していたとしても、実質的に電荷に差がない、接地されていない配線１８６および接地された配線１８４に対して、それぞれ等しく積層する。
【０１６０】
また、この例の半導体素子２００の例では、下地１０２上に、水素基含有シリカ層１２２が設けてあるため、接地されていない配線１８６と接地された配線１８４との間の領域では、自己平坦性膜１１２の成膜速度は速くなり、電子線等の照射効果と相俟って、自己平坦性膜１１２全体として、優れた表面平滑性を得ることができる。
【０１６１】
【発明の効果】
この発明の第１の実施形態の半導体素子によれば、少なくとも前記配線パターンが設けられていない領域の下地上に、水素基含有シリカ層が設けてあることにより、半導体素子における下地上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅の相違や、さらには配線間で接地の有り無しの差が生じていたとしても、かかる半導体素子に対して、ＣＶＤ法を用いて自己平坦性膜を形成する際に、自己平坦性膜の成膜速度を速めることができ、したがって、下地上の配線パターンが無い領域の自己平坦性膜を容易に厚くすることができ、半導体素子に形成された自己平坦性膜全体において、優れた表面平滑性を得ることができるようになった。
【０１６２】
また、この発明の第２の実施形態の半導体素子によれば、その上側に設けられた配線パターンとを含む半導体素子において、前記配線パターン上に、アミン系化合物含有層が設けてあることにより、半導体素子における下地上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅が相違しているという差が生じていたとしても、かかる半導体素子に対して、ＣＶＤ法を用いて自己平坦性膜を形成する際に、自己平坦性膜の成膜速度を遅くすることができ、下地上の配線パターン上の自己平坦性膜を容易に薄くすることができ、したがって、半導体素子に形成された自己平坦性膜全体において、優れた表面平滑性を得ることができるようになった。
【０１６３】
また、この発明の第３の実施形態の半導体素子の製造方法によれば、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子の製造方法であって、少なくとも配線パターンが設けられていない下地上に、水素基含有シリカ層を、プラズマ励起ＣＶＤ法を用いて形成してあることにより、この水素基含有シリカ層を容易に形成することができ、結果として、上述した水素基含有シリカ層を設けた効果が得られ、半導体素子に形成された自己平坦性膜全体において、優れた表面平滑性を得ることができるようになった。
【０１６４】
また、この発明の第４の実施形態の半導体素子の製造方法によれば、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子の製造方法であって、少なくとも配線パターンが設けられていない下地上に水素基非含有シリカ層を設け、その後、水素イオン打ち込み（イオンインプランテーション）法を用いてこの水素基非含有シリカ層から水素基含有シリカ層に変えて形成してあることにより、この水素基含有シリカ層を、任意の場所に容易に形成することができ、半導体素子に形成された自己平坦性膜全体において、優れた表面平滑性を得ることができるようになった。
【０１６５】
また、この発明の第５の実施形態の半導体素子の製造方法によれば、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子の製造方法であって、配線パターンの形成後に、この配線パターンに対して電子線またはマイナスイオンの双方あるいはいずれか一方を照射する工程を含むことにより、接地された配線（グランド配線）と、接地されていない配線（フローティング配線）とが混在して設けてある場合であっても、これらの配線上に自己平坦性膜をＣＶＤ法を用いて容易に形成し、半導体素子に形成された自己平坦性膜全体において、優れた表面平滑性を得ることができるようになった。
【図面の簡単な説明】
【図１】この発明の第１の実施形態の半導体素子の断面図（その１）である。
【図２】自己平坦性膜の成膜速度を示す図（その１）である。
【図３】この発明の第１の実施形態の半導体素子の断面図（その２）である。
【図４】多層構造の半導体素子の断面図である。
【図５】エッチング状況を示す図である。
【図６】この発明の第２の実施形態の半導体素子の断面図である。
【図７】この発明の第３の実施形態の製造工程を示す図（その１）である。
【図８】この発明の第３の実施形態の製造工程を示す図（その２）である。
【図９】この発明の第４の実施形態の製造工程を示す図である。
【図１０】この発明の第５の実施形態の製造工程を示す図である。
【図１１】自己平坦性膜の成膜速度を示す図である（その２）。
【図１２】（Ａ）は、従来のＳＯＧ中塗り法を用いて平坦化した半導体素子の断面図、（Ｂ）は、従来のエッチングバック法を用いて平坦化した半導体素子の断面図、（Ｃ）は、従来のＣＭＰ法を用いて平坦化した半導体素子の断面図である。
【符号の説明】
１０、３０、５０、１１４、１１８、１４４、１７０、１９０：平坦化された半導体素子
１４、１６、３６、３８、５４、５６、１０４、１０５、１０６、１０７、１２４、１２６、１８４、１８６：配線
１８、４０、５８、１０２：下地
２０、４２、６０：プラズマ酸化膜
１００、１１６、１２０、１３４、１４０、１６０、１８０、２００：半導体素子
１０８、１２２、１７６：水素基含有シリカ層
１１０、１７２：水素基非含有シリカ層（絶縁層）
１１２：自己平坦性膜（層間絶縁膜）
１２１、１９２：ビアプラグ
１２８、１５８：エッチングガス
１３０：排出ガス
１４２：アミン系化合物含有層
１４６：原料ガス（水素基含有シリカ層用）
１４８：原料ガス（配線用）
１５０：配線層
１５２、１７４：原料ガス（水素基非含有シリカ層用）
１６４：原料ガス（自己平坦性膜用）
１７８：水素化イオン
１８２：電子線
１９４：グランド
【図１】
0004085446.tif 000002
【図２】
0004085446.tif 000003
【図３】
0004085446.tif 000004
【図４】
0004085446.tif 000005
【図５】
0004085446.tif 000006
【図６】
0004085446.tif 000007
【図７】
0004085446.tif 000008
【図８】
0004085446.tif 000009
【図９】
0004085446.tif 000010
【図１０】
0004085446.tif 000011
【図１１】
0004085446.tif 000012
【図１２】
0004085446.tif 000013