(57)【特許請求の範囲】
【請求項１】
キャパシタを構成する凸状構造の下層電極と下部接続電極との間に設けられた密着性改善層の側壁部を、前記下層電極の側壁部よりも後退させて、前記下層電極の下部の一部に間隙を設け、前記間隙の少なくとも一部を空洞のままとすることによって、キャパシタを構成する上層電極と前記密着性改善層との間が空洞を介して絶縁分離されたキャパシタを有することを特徴とする半導体装置。
【請求項２】
上記密着性改善層の側壁部とキャパシタ誘電体膜とが接触し、上記空洞が前記キャパシタ誘電体膜と上記上層電極とによって囲まれていることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記間隙の一部をキャパシタ誘電体膜によって埋め込み、上記密着性改善層の側壁部と前記キャパシタ誘電体膜との間に空洞が形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
上記間隙全体を空洞とし、前記空洞が上記密着性改善層の側壁部とキャパシタ誘電体膜との間に挟まれていることを特徴とする請求項１記載の半導体装置。
【請求項５】
キャパシタを構成する凸状構造の下層電極と下部接続電極との間に設けられた密着性改善層の側壁部を、前記下層電極の側壁部よりも後退させて、前記下層電極の下部の一部に間隙を設け、前記間隙が前記下層電極を覆うキャパシタ誘電体膜によって完全に埋め込まれたキャパシタを有することを特徴とする半導体装置。
【請求項６】
キャパシタを構成する凸状構造の下層電極と下部接続電極との間に設けられた密着性改善層の側壁部を、前記下層電極の側壁部よりも後退させて、前記下層電極の下部の一部に間隙を設け、前記間隙が前記下層電極を覆うキャパシタ誘電体膜とは異なる堆積絶縁膜によって完全に埋め込まれたキャパシタを有することを特徴とする半導体装置。
【請求項７】
キャパシタを構成する凸状構造の下層電極と下部接続電極との間に設けられた密着性改善層の側壁部を、前記下層電極の側壁部よりも後退させて、前記下層電極の下部の一部に間隙を設け、前記間隙が前記下層電極の自己酸化膜或いは自己窒化膜のいずれかによって完全に埋め込まれたキャパシタを有することを特徴とする半導体装置。
【請求項８】
キャパシタを構成する凸状構造の下層電極と下部接続電極との間に設けられた密着性改善層の側壁部に前記密着性改善層の自己酸化膜を設け、前記密着性改善層の自己酸化膜によって、前記密着性改善層とキャパシタ誘電体膜とが絶縁分離されたキャパシタを有することを特徴とする半導体装置。
【請求項９】
キャパシタを構成する凸状構造の下層電極と下部接続電極とに接する密着性改善層を、前記下部接続電極の側面及び前記下層電極の下面のうち前記下部接続電極と接していない部分を覆うように設け、前記下層電極と前記下部接続電極との位置ずれがない部位においては、前記密着性改善層の側壁部を、前記下層電極の側壁部よりも後退させて、前記下層電極の下部の一部に間隙を設けると共に、前記下層電極と前記下部接続電極との位置ずれがある部位の一部においては、前記密着性改善層の上面を、前記下部接続電極が形成されている層間絶縁膜の上面よりも下げて、前記下部接続電極の側壁部と前記層間絶縁膜との間に間隙を設け、前記各間隙の少なくとも一部を空洞のままとすることによって、キャパシタを構成する上層電極と前記密着性改善層との間を空洞を介して絶縁分離したキャパシタを有することを特徴とする半導体装置。
【請求項１０】
上記密着性改善層とキャパシタ誘電体膜とが接触し、上記空洞が前記キャパシタ誘電体膜と上記上層電極とによって囲まれていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
上記間隙の一部をキャパシタ誘電体膜によって埋め込み、上記密着性改善層と前記キャパシタ誘電体膜との間に上記空洞が形成されていることを特徴とする請求項９記載の半導体装置。
【請求項１２】
上記間隙全体を空洞とし、前記空洞が上記密着性改善層とキャパシタ誘電体膜との間に挟まれていることを特徴とする請求項９記載の半導体装置。
【請求項１３】
キャパシタを構成する凸状構造の下層電極と下部接続電極とに接する密着性改善層を、前記下部接続電極の側面及び前記下層電極の下面のうち前記下部接続電極と接していない部分を覆うように設け、前記下層電極と前記下部接続電極との位置ずれがない部位においては、前記密着性改善層の側壁部を、前記下層電極の側壁部よりも後退させて、前記下層電極の下部の一部に間隙を設けると共に、前記下層電極と前記下部接続電極との位置ずれがある部位の一部においては、前記密着性改善層の上面を、前記下部接続電極が形成されている層間絶縁膜の上面よりも下げて、前記下部接続電極の側壁部と前記層間絶縁膜との間に間隙を設け、前記各間隙が前記下層電極を覆うキャパシタ誘電体膜によって完全に埋め込まれたキャパシタを有することを特徴とする半導体装置。
【請求項１４】
キャパシタを構成する凸状構造の下層電極と下部接続電極とに接する密着性改善層を、前記下部接続電極の側面及び前記下層電極の下面のうち前記下部接続電極と接していない部分を覆うように設け、前記下層電極と前記下部接続電極との位置ずれがない部位においては、前記密着性改善層の側壁部を、前記下層電極の側壁部よりも後退させて、前記下層電極の下部の一部に間隙を設けると共に、前記下層電極と前記下部接続電極との位置ずれがある部位の一部においては、前記密着性改善層の上面を、前記下部接続電極が形成されている層間絶縁膜の上面よりも下げて、前記下部接続電極の側壁部と前記層間絶縁膜との間に間隙を設け、前記各間隙が前記下層電極を覆うキャパシタ誘電体膜とは異なる堆積絶縁膜によって完全に埋め込まれたキャパシタを有することを特徴とする半導体装置。
【請求項１５】
キャパシタを構成する凸状構造の下層電極と下部接続電極とに接する密着性改善層を、前記下部接続電極の側面及び前記下層電極の下面のうち前記下部接続電極と接していない部分を覆うように設け、前記下層電極と前記下部接続電極との位置ずれがない部位においては、前記密着性改善層の側壁部を、前記下層電極の側壁部よりも後退させて、前記下層電極の下部の一部に間隙を設けると共に、前記下層電極と前記下部接続電極との位置ずれがある部位の一部においては、前記密着性改善層の上面を、前記下部接続電極が形成されている層間絶縁膜の上面よりも下げて、前記下部接続電極の側壁部と前記層間絶縁膜との間に間隙を設け、前記下層電極の下部に設けられた前記間隙が前記下層電極の自己酸化膜或いは自己窒化膜のいずれかによって完全に埋め込まれ、前記下部接続電極の側壁部と前記層間絶縁膜との間に設けられた前記隙間が前記下部接続電極の自己酸化膜或いは自己窒化膜のいずれかによって完全に埋め込まれたキャパシタを有することを特徴とする半導体装置。
【請求項１６】
キャパシタを構成する凸状構造の下層電極と下部接続電極とに接する密着性改善層を、前記下部接続電極の側面及び前記下層電極の下面のうち前記下部接続電極と接していない部分を覆うように設け、前記下層電極と前記下部接続電極との位置ずれがない部位においては、前記密着性改善層の側壁部に前記密着性改善層の自己酸化膜を設けるとともに、前記下層電極と前記下部接続電極との位置ずれがある部位の一部においては、前記密着性改善層の露出部に前記密着性改善層の自己酸化膜を設け、前記密着性改善層の自己酸化膜によって、前記密着性改善層とキャパシタ誘電体膜とが絶縁分離されたキャパシタを有することを特徴とする半導体装置。
【請求項１７】
上記下部接続電極と上記下層電極とが、一体形成された電極からなることを特徴とする請求項９乃至１６のいずれか１項に記載の半導体装置。
【請求項１８】
キャパシタを構成する凸状構造の下層電極と下部接続電極とに接すると共に、前記下層電極の下面のうち前記下部接続電極と接していない部分を覆うように設けられた密着性改善層のエッチング工程において、前記密着性改善層の側壁部を過剰エッチングすることによって、前記下層電極の側壁よりも後退させて、前記下層電極の下部の一部に間隙を設けたのち、前記下層電極を覆うキャパシタ誘電体膜を設けたことを特徴とする半導体装置の製造方法。
【請求項１９】
上記密着性改善層を、前記下部接続電極の側面を覆うように設け、前記下層電極と前記下部接続電極との位置ずれがない部位においては、前記密着性改善層の側壁部を、前記下層電極の側壁部よりも後退させて、前記下層電極の下部の一部に間隙を設けると共に、前記下層電極と前記下部接続電極との位置ずれがある部位の一部においては、前記密着性改善層の上面を、前記下部接続電極が形成されている層間絶縁膜の上面よりも下げて、前記下部接続電極の側壁部と前記層間絶縁膜との間に間隙を設けることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
絶縁膜に開口部を形成したのち、少なくとも前記開口部の側壁を覆うように密着性改善層を設けたのち、導電性材料を前記開口部を埋め込むように堆積させ、研磨或いはエッチバックすることによって前記導電性材料を前記開口部内に埋め込んで一体形成された下部接続電極と下層電極を形成し、次いで、前記絶縁膜を厚さ方向の途中まで除去したのち、前記下層電極の側面に露出した前記密着性改善層を前記絶縁膜の上面より下まで過剰エッチングすることによって、前記下部接続電極の側壁部と前記絶縁膜との間に間隙を設け、次いで、前記下層電極を覆うキャパシタ誘電体膜を設けたことを特徴とする半導体装置の製造方法。
【請求項２１】
キャパシタを構成する凸状構造の下層電極と下部接続電極とに接する密着性改善層を、前記下部接続電極の側面及び前記下層電極の下面のうち前記下部接続電極と接していない部位を覆うように設け、次いで、前記下層電極の側面に露出した前記密着性改善層を酸化して前記密着性改善層の自己酸化膜を形成し、次いで、前記下層電極を覆うキャパシタ誘電体膜を設けたことを特徴とする半導体装置の製造方法。
【請求項２２】
絶縁膜に開口部を形成したのち、少なくとも前記開口部の側壁を覆うように密着性改善層を設けたのち、導電性材料を前記開口部を埋め込むように堆積させ、研磨或いはエッチバックすることによって前記導電性材料を前記開口部内に埋め込んで一体形成された下部接続電極と下層電極を形成し、次いで、前記絶縁膜を厚さ方向の途中まで除去したのち、前記下層電極の側面に露出した前記密着性改善層をエッチングし、次いで、前記下部接続電極と前記絶縁膜との間に露出する前記密着性改善層の上面を酸化したのち、前記下層電極を覆うキャパシタ誘電体膜を形成することを特徴とする半導体装置の製造方法。
【請求項２３】
上記凸状構造の下層電極の頂部に密着性改善層を介して保護膜を設け、前記保護膜をマスクとして異方性エッチングを施すことによってキャパシタを構成する上層電極を前記下層電極の側壁部に設けることを特徴とする請求項１８、１９、２１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）或いはＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）に設ける蓄積キャパシタに用いる密着性改善層とキャパシタ誘電体膜との接合構造に特徴のある半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化、大容量化に伴い設計ルール（ライン／スペース）が厳しくなって来ており、それに伴って半導体装置、例えば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の配線層の幅が細くなり、且つ、蓄積キャパシタの下部接続電極となるストレージノードとソース領域とを接続するためのコンタクトプラグの径が小さくなってきている。
【０００３】
この様なＤＲＡＭは、１つのトランジスタと１つの蓄積キャパシタによって構成された１ビットの情報を記憶するセル領域から形成されており、この蓄積キャパシタは、ストレージノードと呼ばれる下層電極及びセルプレートと呼ばれる上層電極、及び、この上下の電極の間に挟まれたキャパシタ誘電体膜によって構成されている。
【０００４】
従来のＤＲＡＭにおいては、ストレージノード及びセルプレートの電極材料としては、ドープトポリシリコンが使用されており、また、キャパシタ誘電体膜としては、薄いＣＶＤ窒化膜の表面を熱酸化したＯＮ膜（ＳｉＯ2 とＳｉ3 Ｎ4 との複合膜）が使用されている。
【０００５】
また、ストレージノードを凸状の電極構造に形成し、電極の上面ばかりではなく、側面もキャパシタとして利用することによって、限られたスペース（床面積）でも十分なキャパシタ容量が得られるように考慮されているが、この背景には、アルファ線や電源電圧の低電圧化に対応するために、キャパシタ容量を所定の値、例えば、約３０ｆＦ以下に下げることができないという問題がある。
【０００６】
そして、ＤＲＡＭは３年毎に約４倍に集積度、即ち、微細化の向上が図られつつ発展しているので、より小さなキャパシタ床面積に対しても対応できるように表面積の確保を図るため、世代毎に蓄積キャパシタの凸構造、つまり、ストレージノードの凸構造は益々高くなる傾向にある。
【０００７】
しかし、蓄積キャパシタ構造が高くなると、蓄積キャパシタが形成されない周辺回路領域との間の高低差が大きくなり、その結果、段差部で配線層が細くなり配線の信頼性が損なわれるといった問題や、露光工程において、高い領域と低い領域との間で同時にピントが合わないといった焦点深度の問題が発生していた。
【０００８】
一方、表面を高い側に合わせるように絶縁膜で平坦化すれば上述の問題は回避することができるものの、新たに周辺回路領域でのコンタクトホールが深くなるのでエッチングが困難になるといった問題や、この高アスペクトのコンタクトホールを低抵抗のメタル電極材料で埋めることができないといった問題が発生していた。
【０００９】
そこで、キャパシタ誘電体膜として従来のＯＮ膜（ＳｉＯ2 とＳｉ3 Ｎ4 との複合膜）に代わって、より誘電率の高い材料、即ち、高誘電率膜を使用することが必要になってきており、この様な高誘電率膜を使用することによって単位面積当たりのキャパシタ容量を増加させることができるので、蓄積キャパシタの凸構造の高さを高くすることなく、必要なキャパシタ容量を得ることが試みられており、それによって、製造工程を単純化することができるという利点がある。
【００１０】
この様な高誘電率膜としては、Ｔａ2 Ｏ5 膜、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）膜、或いは、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 〕膜等の使用が検討されているが、これらの高誘電率膜は基本的に酸化物であり、膜中から酸素が奪われると導電性を帯び、膜中をリーク電流が流れやすくなるという問題がある。
ＤＲＡＭは、蓄積キャパシタに蓄えられた電荷で情報を記憶しているので、リーク電流の増加はＤＲＡＭの情報が消えることを意味し、重大な問題となる。
【００１１】
そして、従来の蓄積キャパシタのストレージノード及びセルプレートとしては、多結晶シリコンが用いられているが、多結晶シリコンは酸素を抜き取りやすいので、キャパシタ誘電体膜として高誘電率膜を用いる場合には、多結晶シリコンに代わる電極材料を用いることが必要不可欠となる。
【００１２】
この様な高誘電体膜にふさわしい電極材料としては下記の▲１▼〜▲６▼に示す条件を満たすことが必要である。
即ち、
▲１▼高誘電率膜から酸素を奪いリーク電流の原因となる酸素欠損を膜中に形成しないこと。
▲２▼電極材料自身が高誘電率膜中に拡散して、高誘電率膜の劣化を招かないこと。▲３▼高誘電率膜を結晶化させるための高温アニールに耐えること。
▲４▼電極のエッチング加工が容易であること。
▲５▼できる限り低抵抗であること。
▲６▼下地絶縁膜との密着性が良好で、熱処理後に剥離が生じないこと。
【００１３】
しかし、以上の▲１▼〜▲６▼の６つの条件を全て満たすことは非常に難しく、以上の要求を全て満たす電極材料はいまだ知られておらず、例えば、Ｒｕ（ルテニウム）やＲｕＯ（酸化ルテニウム）といった電極材料はある程度▲１▼〜▲５▼の条件を満たすものの、▲６▼の条件を満足しないものである。
即ち、ＲｕやＲｕＯは絶縁膜上では非常に剥がれやすいという難点を有している。
【００１４】
そこで、これらの電極材料の唯一の難点である剥離の問題を解消するために、これらの電極材料の下部に、下地絶縁膜との密着性に優れる密着性改善層を設けて電極材料の剥離を防止することが考えられ、この様な密着性改善層としては、ＴｉＮ、ＷＮ、或いはＴａ等の使用が有力である。
【００１５】
ここで、図３２を参照して、ストレージノードとしてＲｕを用い、且つ、密着性改善層を設けた従来のＤＲＡＭの蓄積キャパシタを説明する。
なお、図３２（ｂ）は、ＤＲＡＭの下部プラグ７５を形成した時点の平面図であり、図３２（ａ）は、第１層間絶縁膜６９までの積層構造は図３２（ａ）のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図であり、また、第２層間絶縁膜７２乃至第３層間絶縁膜７４までの積層構造は図３２（ｂ）のＡ−Ａ′を結ぶ一点鎖線部分に沿った断面図であり、さらに、それ以上の積層構造は、再び図３２（ｂ）のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図であり、図３２（ａ）においては、表記を簡単にするために第３層間絶縁膜７４以下の積層構造を便宜的にＡ−Ａ′と表示する。
また、図３２（ａ）においては、便宜上ビット線７３と下部プラグ７５とが短絡した状態で図示されているが、実際には、図３２（ｂ）に示すように、互いに、位置的に分離されているものである。
【００１６】
図３２（ａ）及び（ｂ）参照
まず、ｐ型シリコン基板６１の所定領域に選択酸化によって素子分離酸化膜６２を形成したのち、素子分離酸化膜６２で囲まれたｐ型シリコン基板６１の露出表面を熱酸化してゲート酸化膜６３を形成し、次いで、ノン・ドープ多結晶Ｓｉ層を堆積させたのち、Ｐ（リン）等の不純物をイオン注入し、次いで、所定パターンにエッチングしてゲート電極６４及びゲート電極６４の延在部であるワード線６５を形成する。
なお、実際には、ゲート電極６４上には、ＣＶＤ法により、保護膜となるＳｉＯ2 膜或いはＳｉ3 Ｎ4 膜を設けている。
【００１７】
次いで、ゲート電極６４をマスクとしてＡｓ或いはＰ等の不純物をイオン注入してｎ+ 型ドレイン領域６７及びｎ+ 型ソース領域６８を設けたのち、全面に、ＣＶＤ法によりＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール６６を形成する。
この場合、前述のイオン注入工程においてＡｓをイオン注入して浅いｎ- 型領域からなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を形成し、サイドウォール６６を形成したのちＰをイオン注入してｎ+ 型ドレイン領域６７及びｎ+ 型ソース領域６８を形成しても良い。
【００１８】
次いで、ＣＶＤ法によって、全面にＳｉＯ2 膜を堆積させて第１層間絶縁膜６９とし、ｎ+ 型ドレイン領域６７及びｎ+ 型ソース領域６８に対するビアホールを形成し、バリアメタルとなるＴｉＮ膜に続いてＷ膜等をＣＶＤ法やスパッタリング法によって堆積させたのち、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって研磨することによってＷ膜等を埋め込んでコンタクトプラグ７０，７１を形成する。
【００１９】
次いで、全面に、ＣＶＤ法によって、ＳｉＯ2 膜を堆積させて第２層間絶縁膜７２としたのち、コンタクトプラグ７０に対するビアホールを形成し、次いで、全面にＬＰＣＶＤ（減圧化学気相成長法）によってドープト多結晶Ｓｉ膜やＷＳｉ2 膜等を堆積させたのち、パターニングすることによってビット線７３を形成する。
【００２０】
次いで、再び、ＣＶＤ法によって、全面にＳｉＯ2 膜を堆積させて第３層間絶縁膜７４としたのち、コンタクトプラグ７１に対するビアホールを形成し、次いで、再び、ＬＰＣＶＤ法によって、全面にＷ膜を堆積させたのち、ＣＭＰ法によって研磨することによってビアホールに埋め込まれた下部プラグ７５を形成する。
【００２１】
次いで、スパッタリング法によって全面にＴｉＮ膜及びＲｕ膜を順次堆積させたのち、所定の形状にエッチングすることにより、密着性改善層７６及び凸状のストレージノード７７を形成し、次いで、再び、スパッタリング法を用いてＴａ2 Ｏ5 膜及びＲｕ膜を順次堆積させたのち、所定の形状にエッチング加工することによってキャパシタ誘電体膜７８及びセルプレート７９を形成することによってＤＲＡＭの基本構成が完成する。
【００２２】
この場合、蓄積キャパシタは、ストレージノード７７、セルプレート７９、及び、両者の間に挟まれたキャパシタ誘電体膜７８によって構成され、密着性改善層７６、下部プラグ７５、及び、コンタクトプラグ７１を介してｎ+ 型ソース領域６８と電気的に接続している。
【００２３】
しかし、この様な密着性改善層７６を用いた蓄積キャパシタにおいて、図３２（ａ）において破線の円で示した密着性改善層７６の両端部において、密着性改善層７６とＴａ2 Ｏ5 膜からなるキャパシタ誘電体膜７８とが直接接触することになり、この接触部において、Ｔａ2 Ｏ5 膜中の酸素が密着性改善層７６を構成するＴｉＮ膜側に拡散してＴａ2 Ｏ5 膜が酸素欠損を起こし、キャパシタ誘電体膜７８の劣化を引き起こすという問題が発生する。
【００２４】
即ち、ＴｉＮ膜等の密着性改善層７６は、上記の▲１▼〜▲６▼の６つの条件の内、▲４▼〜▲６▼の条件は満たすものの、特に、▲１▼〜▲３▼の条件を満たさないものであり、このために、密着性改善層７６の側壁の部分で高誘電率膜が劣化し、リーク電流が流れてしまうという問題がある。
【００２５】
この様な密着性改善層７６の側壁における高誘電率膜の劣化の問題を解決するために、密着性改善層７６を埋込構造にすることが検討されているので、この改良型蓄積キャパシタを図３３を参照して説明する。
なお、図３３（ａ）は、上述の図３２（ａ）と同じ部位の断面を示すものであるが、説明を簡単にするために、ｐ型シリコン基板６１側の構成及びｎ+ 型ドレイン領域６７を共有する他方のトランジスタについては図示を省略している。
また、図３２（ａ）の右側の図は、ストレージノード７７と密着性改善層７６との位置関係を示す図である。
【００２６】
図３３（ａ）参照
まず、図３２の場合と全く同様に、第３層間絶縁膜７４までを形成したのち、コンタクトプラグ７１に達するビアホールを形成し、Ｗからなる下部プラグ７５をＣＭＰ法によって埋め込んだのち、下部プラグ７５をオーバーエッチングしてビアホールに凹部を形成し、次いで、ＴｉＮ膜を堆積させたのちＣＭＰ法によって研磨することによってＴｉＮ膜をビアホール内に埋め込んで密着性改善層７６としたものである。
【００２７】
以降は、図３２の場合と同様にＲｕを堆積させたのち、所定の形状にエッチングすることにより凸状のストレージノード７７を形成し、次いで、再び、スパッタリング法を用いてＴａ2 Ｏ5 膜及びＲｕ膜を順次堆積させたのち、所定の形状にエッチング加工することによってキャパシタ誘電体膜７８及びセルプレート７９を形成することによってＤＲＡＭの基本構成が完成する。
【００２８】
この様に、密着性改善層７６を埋込構造にした場合には、キャパシタ誘電体膜７８を構成するＴａ2 Ｏ5 膜が密着性改善層７６と直接接触することがないので、キャパシタ誘電体膜７８の劣化が発生することがない。
【００２９】
【発明が解決しようとする課題】
しかし、ＤＲＡＭの集積度の向上に伴って、ストレージノード７７と密着性改善層７６の位置合わせ余裕は極めて少なく、現在の露光装置の位置合わせ精度からすると、密着性改善層７６、したがって、下部プラグ７５がストレージノード７７の外に確実に顔を出さないようにすることは現実的には不可能であり、それに伴って新たな問題が発生するので、この事情を図３３（ｂ）を参照して説明する。
なお、図３３（ｂ）は、図３３（ａ）と同じ部位の断面図である。
【００３０】
図３３（ｂ）参照
図３３（ｂ）の右側の図に示すように、下部プラグ７５、したがって、密着性改善層７６がストレージノード７７の外に顔を出した場合には、左側の図において破線で示す円の部分において、密着性改善層７６とキャパシタ誘電体膜７８とが直接接触することにことになり、この部分においてキャパシタ誘電体膜７８の劣化が生じてリーク電流の原因となる。
【００３１】
また、埋込構造によって密着性改善層７６の面積が元々小さくなっている上に、この様な位置ずれが発生した場合には、密着性改善層７６とストレージノード７７との接触面積がさらに小さくなり、ストレージノード７７の剥離の問題が新たに発生することになる。
【００３２】
したがって、本発明は、下部プラグとストレージノードとの間の位置ずれが生じても、ストレージノードの剥離とリーク電流の発生を防止することを目的とする。
【００３３】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図１（ａ）は、層間絶縁膜２に埋め込まれた下部接続電極１と下層電極４との間の位置ずれ、例えば、下部プラグとストレージノードとの間の位置ずれが生じていない場合のキャパシタの要部拡大断面図であり、また、図１（ｂ）は位置ずれが生じた場合の要部拡大断面図である。
図１（ａ）及び（ｂ）参照
（１）本発明は、半導体装置において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１との間に設けられた密着性改善層３の側壁部を、下層電極４の側壁部よりも後退させて、下層電極４の下部の一部に間隙を設け、この間隙の少なくとも一部を空洞７のままとすることによって、キャパシタを構成する上層電極６と密着性改善層３との間が空洞７を介して絶縁分離されたキャパシタを有することを特徴とする。
【００３４】
この様に、空洞７を介して上層電極６、典型的にはセルプレートと密着性改善層３との間とを絶縁分離することによって、仮に、キャパシタ誘電体膜５と密着性改善層３とが接触してもリーク電流の発生を防止することができ、微細化したＤＲＡＭにおける情報の保持時間を大幅に向上することができる。
【００３５】
（２）また、本発明は、上記（１）において、密着性改善層３の側壁部とキャパシタ誘電体膜５とが接触し、空洞７がキャパシタ誘電体膜５と上層電極６とによって囲まれていることを特徴とする。
【００３６】
上記（１）の様に、空洞７によって上層電極６と密着性改善層３との間とを絶縁分離しているので、密着性改善層３の側壁部とキャパシタ誘電体膜５とが接触して接触部のキャパシタ誘電体膜５が劣化しても、接触部には電圧が実効的に印加されないのでリーク電流の増大を抑制することができる。
【００３７】
（３）また、本発明は、上記（１）において、間隙の一部をキャパシタ誘電体膜５によって埋め込み、密着性改善層３の側壁部とキャパシタ誘電体膜５との間に空洞７が形成されることを特徴とする。
【００３８】
上記（１）の様に、空洞７によって上層電極６と密着性改善層３との間とを絶縁分離しているので、間隙の高さを狭めて間隙の一部をキャパシタ誘電体膜５によって埋め込むようにしても良い。
【００３９】
（４）また、本発明は、上記（１）において、間隙全体を空洞７とし、空洞７が密着性改善層３の側壁部とキャパシタ誘電体膜５との間に挟まれていることを特徴とする。
【００４０】
上記（１）の様に、空洞７によって上層電極６と密着性改善層３との間とを絶縁分離しているので、間隙の高さをさらに狭めて間隙全体を空洞７としても良い。
【００４１】
（５）また、本発明は、半導体装置において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１との間に設けられた密着性改善層３の側壁部を、下層電極４の側壁部よりも後退させて、下層電極４の下部の一部に間隙を設け、この間隙が下層電極４を覆うキャパシタ誘電体膜５によって完全に埋め込まれたキャパシタを有することを特徴とする。
【００４２】
この様に、間隙をキャパシタ誘電体膜５によって完全に埋め込んだ場合には、電圧Ｖは埋め込まれた厚さＤの厚いキャパシタ誘電体膜５を介して印加されるので電界Ｅ（＝Ｖ／Ｄ）が大幅に緩和され、密着性改善層３とキャパシタ誘電体膜５との接触部において劣化が生じてもリーク電流が増加することがない。
【００４３】
（６）また、本発明は、半導体装置において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１との間に設けられた密着性改善層３の側壁部を、下層電極４の側壁部よりも後退させて、下層電極４の下部の一部に間隙を設け、この間隙が下層電極４を覆うキャパシタ誘電体膜５とは異なる堆積絶縁膜によって完全に埋め込まれたキャパシタを有することを特徴とする。
【００４４】
この様に、間隙をＣＶＤ−ＳｉＯ2 膜等の堆積絶縁膜によって完全に埋め込んだ場合にも、電圧Ｖは埋め込まれた厚さＤの厚い堆積絶縁膜を介して印加されるので電界Ｅ（＝Ｖ／Ｄ）が大幅に緩和され、且つ、密着性改善層３とキャパシタ誘電体膜５とが直接接触しないので、キャパシタ誘電体膜５が劣化することがない。
【００４５】
（７）また、本発明は、半導体装置において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１との間に設けられた密着性改善層３の側壁部を、下層電極４の側壁部よりも後退させて、下層電極４の下部の一部に間隙を設け、この間隙が下層電極４の自己酸化膜或いは自己窒化膜のいずれかによって完全に埋め込まれたキャパシタを有することを特徴とする。
なお、この場合には、下層電極４の自己酸化膜或いは自己窒化膜は、導電性を有する必要がある。
【００４６】
この様に、間隙を下層電極４の自己酸化膜或いは自己窒化膜によって完全に埋め込んだ場合にも、電圧Ｖは埋め込まれた厚さＤの厚い自己酸化膜或いは自己窒化膜を介して印加されるので電界Ｅ（＝Ｖ／Ｄ）が大幅に緩和され、且つ、密着性改善層３とキャパシタ誘電体膜５とが直接接触しないので、キャパシタ誘電体膜５が劣化することがない。
【００４７】
（８）また、本発明は、半導体装置において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１との間に設けられた密着性改善層３の側壁部に密着性改善層３の自己酸化膜を設け、密着性改善層３の自己酸化膜によって、密着性改善層３とキャパシタ誘電体膜５とが絶縁分離されたキャパシタを有することを特徴とする。
【００４８】
この様に、密着性改善層３の側壁部に密着性改善層３の自己酸化膜を設けることによって、密着性改善層３とキャパシタ誘電体膜５とが直接接触しないので、キャパシタ誘電体膜５が劣化することがなく、且つ、密着性改善層３の自己酸化膜の厚さの分だけ電界が緩和され、この場合には、密着性改善層３の側壁部に間隙を設ける必要はなくなる。
【００４９】
（９）また、本発明は、半導体装置において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１とに接する密着性改善層３を、下部接続電極１の側面及び下層電極４の下面のうち下部接続電極１と接していない部分を覆うように設け、下層電極４と下部接続電極１との位置ずれがない部位においては、密着性改善層３の側壁部を、下層電極４の側壁部よりも後退させて、下層電極４の下部の一部に間隙を設けると共に、下層電極４と下部接続電極１との位置ずれがある部位の一部においては、密着性改善層３の上面を、下部接続電極１が形成されている層間絶縁膜の上面よりも下げて、下部接続電極１の側壁部と層間絶縁膜との間に間隙を設け、これらの間隙の少なくとも一部を空洞７のままとすることによって、キャパシタを構成する上層電極６と密着性改善層３との間を空洞７を介して絶縁分離したキャパシタを有することを特徴とする。
【００５０】
この様に、下部接続電極１の少なくとも側面を密着性改善層３によって覆うことによって、下部接続電極１の剥離をより効果的に防止することができ、延いては、下層電極４の剥離を防止することができるが、この場合にも、上層電極６と密着性改善層３との間を空洞７によって絶縁分離することによって、リーク電流の発生を防止することができる。
【００５１】
（１０）また、本発明は、上記（９）において、密着性改善層３とキャパシタ誘電体膜５とが接触し、空洞７がキャパシタ誘電体膜５とキャパシタを構成する上層電極６とによって囲まれていることを特徴とする。
【００５２】
（１１）また、本発明は、上記（９）において、間隙の一部をキャパシタ誘電体膜５によって埋め込み、密着性改善層３とキャパシタ誘電体膜５との間に空洞７が形成されることを特徴とする。
【００５３】
（１２）また、本発明は、上記（１０）において、間隙全体を空洞７とし、この空洞７が密着性改善層３とキャパシタ誘電体膜５との間に挟まれていることを特徴とする。
【００５４】
（１３）また、本発明は、半導体装置において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１とに接する密着性改善層３を、下部接続電極１の側面及び下層電極４の下面のうち下部接続電極１と接していない部分を覆うように設け、下層電極４と下部接続電極１との位置ずれがない部位においては、密着性改善層３の側壁部を、下層電極４の側壁部よりも後退させて、下層電極４の下部の一部に間隙を設けると共に、下層電極４と下部接続電極１との位置ずれがある部位の一部においては、密着性改善層３の上面を、下部接続電極１が形成されている層間絶縁膜の上面よりも下げて、下部接続電極１の側壁部と層間絶縁膜との間に間隙を設け、これらの間隙が下層電極４を覆うキャパシタ誘電体膜５によって完全に埋め込まれたキャパシタを有することを特徴とする。
【００５５】
（１４）また、本発明は、半導体装置において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１とに接する密着性改善層３を、下部接続電極１の側面及び下層電極４の下面のうち下部接続電極１と接していない部分を覆うように設け、下層電極４と下部接続電極１との位置ずれがない部位においては、密着性改善層３の側壁部を、下層電極４の側壁部よりも後退させて、下層電極４の下部の一部に間隙を設けると共に、下層電極４と下部接続電極１との位置ずれがある部位の一部においては、密着性改善層３の上面を、下部接続電極１が形成されている層間絶縁膜の上面よりも下げて、下部接続電極１の側壁部と層間絶縁膜との間に間隙を設け、これらの間隙が下層電極４を覆うキャパシタ誘電体膜５とは異なる堆積絶縁膜によって完全に埋め込まれたキャパシタを有することを特徴とする。
【００５６】
（１５）本発明は、半導体装置において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１とに接する密着性改善層３を、下部接続電極１の側面及び下層電極４の下面のうち下部接続電極１と接していない部分を覆うように設け、下層電極４と下部接続電極１との位置ずれがない部位においては、密着性改善層３の側壁部を、下層電極４の側壁部よりも後退させて、下層電極４の下部の一部に間隙を設けると共に、下層電極４と下部接続電極１との位置ずれがある部位の一部においては、密着性改善層３の上面を、下部接続電極１が形成されている層間絶縁膜の上面よりも下げて、下部接続電極１の側壁部と層間絶縁膜との間に間隙を設け、下層電極４の下部に設けられた間隙が下層電極４の自己酸化膜或いは自己窒化膜のいずれかによって完全に埋め込まれ、下部接続電極１の側壁部と層間絶縁膜との間に設けられた隙間が下部接続電極１の自己酸化膜或いは自己窒化膜のいずれかによって完全に埋め込まれたキャパシタを有することを特徴とする。
【００５７】
上記（１０）乃至（１５）において、下層電極４と下部接続電極１との位置ずれがある部位の一部においては、下部接続電極１の側壁部に間隙が設けられることになり、間隙が縦方向に設けられることになるが、この場合にも、上記（２）乃至（７）と同様の構成を採用することによってリーク電流の発生を防止することができる。
【００５８】
（１６）また、本発明は、半導体装置において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１とに接する密着性改善層３を、下部接続電極１の側面及び下層電極４の下面のうち下部接続電極１と接していない部分を覆うように設け、下層電極４と下部接続電極１との位置ずれがない部位においては、密着性改善層３の側壁部に密着性改善層３の自己酸化膜を設けるとともに、下層電極４と下部接続電極１との位置ずれがある部位の一部においては、密着性改善層３の露出部に密着性改善層３の自己酸化膜を設け、密着性改善層３の自己酸化膜によって、密着性改善層３とキャパシタ誘電体膜５とが絶縁分離されたキャパシタを有することを特徴とする。
【００５９】
この様に、下部接続電極１の少なくとも側面を密着性改善層３によって覆った場合にも、密着性改善層３の自己酸化膜を設ける場合には、間隙を設けることなく、リーク電流の発生を防止することができる。
【００６０】
（１７）また、本発明は、上記（９）乃至（１６）のいずれかにおいて、下部接続電極１と下層電極４とが一体形成された電極からなることを特徴とする。
【００６１】
この様に、下部接続電極１の少なくとも側面を密着性改善層３によって覆う場合は、下部接続電極１と下層電極４とを一体形成しても良く、下部接続電極１を埋め込むための電極材の形成とＣＭＰ工程が不要になる。
【００６２】
（１８）また、本発明は、半導体装置の製造方法において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１とに接すると共に、下層電極４の下面のうち下部接続電極１と接していない部分を覆うように設けられた密着性改善層３のエッチング工程において、密着性改善層３の側壁部を過剰エッチングすることによって、下層電極４の側壁よりも後退させて、下層電極４の下部の一部に間隙を設けたのち、下層電極４を覆うキャパシタ誘電体膜５を設けたことを特徴とする。
【００６３】
この様に、上層電極６と密着性改善層３とを絶縁分離するための間隙は、密着性改善層３を過剰エッチングすることによって簡単に、且つ、自己整合的に形成することができる。
【００６４】
（１９）また、本発明は、上記（１８）において、密着性改善層３を、下部接続電極１の側面を覆うように設け、下層電極４と下部接続電極１との位置ずれがない部位においては、密着性改善層３の側壁部を、下層電極４の側壁部よりも後退させて、下層電極４の下部の一部に間隙を設けると共に、下層電極４と下部接続電極１との位置ずれがある部位の一部においては、密着性改善層３の上面を、下部接続電極１が形成されている層間絶縁膜の上面よりも下げて、下部接続電極１の側壁部と層間絶縁膜との間に間隙を設けることを特徴とする。
【００６５】
この様に、下部接続電極１の剥離を防止するために、密着性改善層３を下部接続電極１の少なくとも側面を覆うように設けた場合には、下層電極４と下部接続電極１との位置ずれがある部位の一部においては、下部接続電極１の側壁部に間隙が設けられることになるが、全く問題はない。
【００６６】
（２０）また、本発明は、半導体装置の製造方法において、絶縁膜に開口部を形成したのち、少なくとも開口部の側壁を覆うように密着性改善層３を設けたのち、導電性材料を開口部を埋め込むように堆積させ、研磨またはエッチバックすることによって導電性材料を開口部内に埋め込んで一体形成された下部接続電極１と下層電極４を形成し、次いで、絶縁膜を厚さ方向の途中まで除去したのち、下層電極４の側面に露出した密着性改善層３を絶縁膜の上面より下まで過剰エッチングすることによって、下部接続電極１の側壁部と絶縁膜との間に間隙を設け、次いで、下層電極４を覆うキャパシタ誘電体膜５を設けたことを特徴とする。
【００６７】
この様に、下部接続電極１と下層電極４とをＣＭＰ法によって分離不可能なものとして一体形成しても良いものであり、この場合にも、密着性改善層３の過剰エッチングによって、下部接続電極１の側壁部に間隙を自己整合的に形成することができる。
【００６８】
（２１）また、本発明は、半導体装置の製造方法において、キャパシタを構成する凸状構造の下層電極４と下部接続電極１とに接する密着性改善層３を、下部接続電極１の側面及び下層電極４の下面のうち下部接続電極１と接していない部位を覆うように設け、次いで、下層電極４の側面に露出した密着性改善層３を酸化して密着性改善層３の自己酸化膜を形成し、次いで、下層電極４を覆うキャパシタ誘電体膜５を設けたことを特徴とする。
【００７１】
この様に、密着性改善層３を下部接続電極１の少なくとも側面を覆うように設けることによって、下部接続電極１の剥離を防止することができ、延いては、下層電極４の剥離を防止することができる。
【００７２】
（２２）また、本発明は、半導体装置の製造方法において、絶縁膜に開口部を形成したのち、少なくとも開口部の側壁を覆うように密着性改善層３を設けたのち、導電性材料を開口部を埋め込むように堆積させ、研磨またはエッチバックすることによって導電性材料を開口部内に埋め込んで一体形成された下部接続電極１と下層電極４を形成し、次いで、絶縁膜を厚さ方向の途中まで除去したのち、下層電極４の側面に露出した密着性改善層３をエッチングし、次いで、下部接続電極１と絶縁膜との間に露出する密着性改善層３の上面を酸化したのち、下層電極４を覆うキャパシタ誘電体膜５を形成することを特徴とする。
【００７３】
この様に、下部接続電極１と下層電極４とをＣＭＰ法によって分離不可能なものとして一体形成した場合にも、密着性改善層３の自己酸化膜を利用することによって、間隙を設けるための過剰エッチング工程が不要になるので、工程が簡素化される。
【００７４】
（２３）また、本発明は、上記（１８）、（１９）、（２１）のいずれかにおいて、凸状構造の下層電極４の頂部に密着性改善層３を介して保護膜を設け、保護膜をマスクとして異方性エッチングを施すことによってキャパシタを構成する上層電極６を下層電極４の側壁部に設けることを特徴とする。
【００７５】
この様に、凸状構造の下層電極４の頂部に密着性改善層３を介して保護膜を設け、保護膜をマスクとして異方性エッチングを施すことによってキャパシタを構成する上層電極６を下層電極４の側壁部に、例えば、サイドウォール状電極として形成しても良く、特に、集積度が向上して、上層電極６のエッチング加工が困難になった場合に効果的である。
【００７６】
【発明の実施の形態】
ここで、図２乃至図５を参照して、本発明の第１の実施の形態を説明する。
なお、図２（ｂ）は、ＤＲＡＭの下部プラグ２５を形成した時点の平面図であり、図２（ａ）は、第１層間絶縁膜１９までの積層構造は図２（ｂ）のＢ−Ｂ′を結ぶ一点鎖線部分に沿った断面図であり、また、第２層間絶縁膜２２乃至第３層間絶縁膜２４までの積層構造は図２（ｂ）のＡ−Ａ′を結ぶ一点鎖線部分に沿った断面図であり、さらに、図３以降の第３層間絶縁膜２４から上の積層構造は、再び図２（ｂ）のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図であり、図２（ａ）等においては、表記を簡単にするために第３層間絶縁膜２４までの積層構造をＡ−Ａ′として示す。
また、図２（ａ）等においては、ビット線２３と下部プラグ２５とは便宜的に短絡した状態で図示されているが、実際には、図２（ｂ）に示すように、互いに、位置的に分離されているものである。
【００７７】
図２（ａ）及び（ｂ）参照
まず、ｐ型シリコン基板１１の所定領域に選択酸化によって素子分離酸化膜１２を形成したのち、素子分離酸化膜１２で囲まれたｐ型シリコン基板１１の露出表面を熱酸化してゲート酸化膜１３を形成し、次いで、ノン・ドープ多結晶Ｓｉ層を堆積させたのち、Ｐ（リン）をイオン注入し、次いで、所定パターンにエッチングしてゲート電極１４及びゲート電極１４の延在部であるワード線１５を形成する。
なお、実際には、ゲート電極１４上には、ＣＶＤ法により、保護膜となるＳｉＯ2 膜或いはＳｉ3 Ｎ4 膜を設けている。
【００７８】
次いで、ゲート電極１４をマスクとしてＡｓをイオン注入してｎ+ 型ドレイン領域１７及びｎ+ 型ソース領域１８を設けたのち、全面に、ＣＶＤ法によりＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール１６を形成する。
なお、この場合、前述のイオン注入工程において浅いｎ- 型領域からなるＬＤＤ領域を形成し、サイドウォール１６を形成したのちＡｓをイオン注入してｎ+ 型ドレイン領域１７及びｎ+ 型ソース領域１８を形成しても良いものである。
【００７９】
次いで、再び、ＣＶＤ法によって、全面にＳｉＯ2 膜を堆積させて第１層間絶縁膜１９とし、ｎ+ 型ドレイン領域１７及びｎ+ 型ソース領域１８に対するビアホールを形成し、バリアメタルとなるＴｉＮ膜及びＷ膜をスパッタリング法によって順次堆積させたのち、ＣＭＰ法によって研磨することによってＴｉＮ膜及びＷ膜をＴｉ膜等を埋め込んでコンタクトプラグ２０，２１を形成する。
なお、この場合、第１層間絶縁膜１９上に、ＣＭＰ工程におけるエッチングストッパーとなるＳｉＮ膜を設けておいても良い。
【００８０】
次いで、再び、全面に、ＣＶＤ法によって、ＳｉＯ2 膜を堆積させて第２層間絶縁膜２２としたのち、コンタクトプラグ２０に対するビアホールを形成し、次いで、全面にＬＰＣＶＤ法によってドープト多結晶Ｓｉ膜を堆積させたのち、パターニングすることによってビット線２３を形成する。
【００８１】
次いで、再び、ＣＶＤ法によって、全面にＳｉＯ2 膜を堆積させて第３層間絶縁膜２４としたのち、コンタクトプラグ２１に達するビアホールを形成し、次いで、ステップカバレッジ性の良好なＣＶＤ法を用いて、全面にＲｕ膜を堆積させたのち、ＣＭＰ法によって研磨することによってビアホールに埋め込まれた下部プラグ２５を形成する。
なお、この場合も、第３層間絶縁膜２４上に、ＣＭＰ工程におけるエッチングストッパーとなるＳｉＮ膜を設けておいても良い。
【００８２】
図３（ｃ）参照
次いで、スパッタリング法によって全面に厚さ１〜１００ｎｍ、例えば、１０ｎｍのＴｉＮ膜２６を堆積させたのち、再び、ＣＶＤ法を用いた厚さが、例えば、１．０μｍのＲｕ膜２７を順次堆積させる。
【００８３】
図３（ｄ）参照
次いで、所定のエッチングマスクをマスクとして、Ｏ2 ＋Ｃｌ2 の混合ガスを用いた異方性エッチングを施すことによって、Ｒｕ膜を所定の形状に、例えば、ビット線２３に沿った方向において０．２５μｍで、ワード線１５に沿った方向が０．５μｍの形状にエッチングすることにより、凸状のストレージノード２９を形成する。
なお、ＴｉＮ膜２６は、Ｏ2 ＋Ｃｌ2 の混合ガスによっては、殆どエッチングされず、エッチングストッパーとしての役割をはたす。
【００８４】
次いで、加熱された塩酸或いは硫酸、過酸化水素水＋塩酸、或いは、過酸化水素水＋硫酸を用いた等方性エッチングを施すことによってＴｉＮ膜２６の露出部をエッチングし、さらに、ＴｉＮ膜２６を過剰エッチングすることによって、側壁部にスリット状の間隙が設けられた密着性改善層２８とする。
因に、この場合の間隙の高さは、密着性改善層２８の膜厚ｄとなる。
なお、この場合のエッチングは、ウェット・エッチングに限られるものではなく、等方性エッチングであれば、ドライエッチングでも良い。
【００８５】
図４（ｅ）参照
次いで、ＣＶＤ法を用いて厚さｄεが、例えば、１０ｎｍのＴａ2 Ｏ5 膜３０、及び、厚さが、例えば、１５０ｎｍのＲｕ膜３１を順次堆積させる。
【００８６】
図４（ｆ）参照
次いで、Ｒｕ膜３１及びＴａ2 Ｏ5 膜３０を所定形状にエッチングすることによって、セルプレート３３及びキャパシタ誘電体膜３２を形成する。
【００８７】
図５（ａ）参照
図５（ａ）は、図４（ｆ）において破線で示す円内を拡大した要部拡大図であり、上記の場合には、間隙の高さ、即ち、密着性改善層２８の厚さｄが、キャパシタ誘電体膜３２の厚さｄε、及び、セルプレート３３を構成するＣＶＤ−Ｒｕ膜がステップカバレッジ的に進入できる幅ｄｖに対して、
２×ｄε＜ｄ≦ｄｖ
の関係を満たしているので、Ｔａ2 Ｏ5 からなるキャパシタ誘電体膜３２が間隙の奥まで進入して密着性改善層２８の側壁部の接触し、また、ＣＶＤ−Ｒｕ膜はステップカバレッジ性が良いがＴａ2 Ｏ5 ほどではないので、セルプレート３３は間隙内の入口付近にまで進入して形成され、間隙の一部がキャパシタ誘電体膜３２及びセルプレート３３で囲まれた空洞３４となる。
【００８８】
この場合、密着性改善層２８とキャパシタ誘電体膜３２との接触部においてキャパシタ誘電体膜３２の膜質が劣化するものの、この接触部に対しては、空洞３４を介して電圧が印加されるので、密着性改善層２８とセルプレート３３とは空洞３４によって実効的に絶縁分離されるので、リーク電流が流れることがなく、したがって、キャパシタに蓄積された電荷は十分保持されることになる。
【００８９】
図５（ｂ）参照
図５（ｂ）は、図３３（ｂ）に示した様に、ストレージノード２９と下部プラグ２５との位置ずれが生じた場合の要部拡大図であり、この場合にも図５（ａ）と同様に、Ｔａ2 Ｏ5 からなるキャパシタ誘電体膜３２が間隙の奥まで進入して密着性改善層２８の側壁部に接触し、また、ＣＶＤ−Ｒｕ膜はステップカバレッジ性が良いがＴａ2 Ｏ5 ほどではないので、セルプレート３３は間隙内の入口付近にまで進入して形成され、間隙の一部がキャパシタ誘電体膜３２及びセルプレート３３で囲まれた空洞３４となる。
なお、セルプレート３３をスパッタリング法を用いて堆積させた場合には、ステップカバレッジ性が劣るので、ｄｖが大きくなる。
【００９０】
この場合には、位置ずれが生じても、ストレージノード２９は位置ずれが生じない場合と同じ接触面積で密着性改善層２８と接触しているので、ストレージノード２９が剥離することがない。
なお、この場合には、下部プラグ２５とセルプレート３３との間にも容量が形成されることになる。
【００９１】
この様に、本発明の第１の実施の形態においては、密着性改善層２８を過剰エッチングしてスリット状の間隙を形成し、この間隙の一部を空洞３４としているので、密着性改善層２８とキャパシタ誘電体膜とが接触しても、空洞３４によって密着性改善層２８とセルプレート３３とは実効的に絶縁分離されるので、リーク電流が流れることがない。
【００９２】
また、図５（ｂ）に示すように、ストレージノード２９と下部プラグ２５との位置ずれが生じた場合にも、ストレージノード２９は位置ずれが生じない場合と同じ接触面積で密着性改善層２８と接触して安定に保持されるので、ストレージノード２９が剥離することがない。
なお、この場合には、下部プラグ２５とセルプレート３３との間にも容量が形成される。
【００９３】
次いで、図６を参照して、本発明の第１の実施の形態の変形例を説明する。
図６参照
図６は、図４（ｆ）と同じ状態の断面図であり、ストレージノード２９を構成するＲｕ膜の堆積工程までは、上記の第１の実施の形態と全く同様であるので、Ｒｕ膜の堆積工程までの説明は省略する。
上記の第１の実施の形態と同様にＲｕ膜を堆積させたのち、スパッタリング法によって、厚さが、例えば、１０ｎｍの密着性改善層となるＴｉＮ膜を堆積させ、次いで、ＣＶＤ法によって保護膜となる厚さ３００ｎｍのＳｉＮ膜を形成し、次いで、上記の第１の実施の形態と同様な形状にエッチングすることによって、絶縁膜３６、密着性改善層３５、及び、ストレージノード２９を形成したのち、密着性改善層２８，３５を過剰エッチングすることによってスリット状の間隙を形成する。
この場合、密着性改善層３５もサイドエッチされるものの、問題はない。
【００９４】
次いで、Ｔａ2 Ｏ5 膜及びＲｕ膜を堆積させたのち、絶縁膜３６をマスクとして反応性イオンエッチングによる異方性エッチングを施すことによってサイドウォール状のセルプレート３３及びキャパシタ誘電体膜３２を形成する。
【００９５】
この様に、第１の実施の形態の変形例においては、セルプレート３３を異方性エッチングによって、サイドウォール状に自己整合的に形成しているので、フォトリソグラフィー工程を省略できると同時に、集積度が向上し、ストレージノード２９の高さが高くなり、且つ、ストレージノード２９同士の間隔が狭くなって、通常のフォトリソグラフィー工程が困難な場合に有効になる。
【００９６】
次に、図７を参照して本発明の第２の実施の形態を説明する。
図７（ａ）及び（ｂ）参照
図７（ａ）及び（ｂ）は、図５（ａ）及び（ｂ）に対応するものであり、製造工程の順序及び各構成要素を構成する材料は、上記の第１の実施の形態と全く同様であるので、製造工程の説明は省略する。
この第２の実施の形態においては、ＴｉＮ膜からなる密着性改善層２８の厚さｄを２０ｎｍ以下、例えば、１０ｎｍとし、間隙の奥行き、即ち、密着性改善層２８の過剰エッチング量を１０〜２０ｎｍとしたものであり、キャパシタ誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに堆積させることによって間隙をキャパシタ誘電体膜３２を構成するＴａ2 Ｏ5 膜によって完全に埋め込んだものである。
即ち、この第２の実施の形態においては、
ｄ≦２×ｄε
の関係を満たすことになる。
【００９７】
この第２の実施の形態においても、キャパシタ誘電体膜３２と密着性改善層２８の側壁部とが接触しているが、密着性改善層２８とセルプレート３３との間は、（間隙の奥行き＋キャパシタ誘電体膜３２の膜厚ｄε）≒２×ｄε〜３×ｄεの厚いキャパシタ誘電体膜３２によって分離されているので、印加される電界が緩和され、リーク電流が流れることがない。
【００９８】
また、この場合にも、図７（ｂ）に示すように、ストレージノード２９と下部プラグ２５との位置ずれが生じた場合にも、ストレージノード２９は位置ずれが生じない場合と同じ接触面積で密着性改善層２８と接触して安定に保持されるので、ストレージノード２９が剥離することがない。
【００９９】
次に、図８を参照して本発明の第３の実施の形態を説明する。
図８（ａ）及び（ｂ）参照
図８（ａ）及び（ｂ）は、図５（ａ）及び（ｂ）に対応するものであり、製造工程の順序及び各構成要素を構成する材料は、上記の第１の実施の形態と全く同様であるので、製造工程の説明は省略する。
この第３の実施の形態においては、ＴｉＮ膜からなる密着性改善層２８の厚さｄを１〜１０ｎｍと薄くしたもので、キャパシタ誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに堆積させた場合、ステップカバレッジ性に優れたＣＶＤ−Ｔａ2 Ｏ5 膜も間隙の奥まで入り込めず、密着性改善層２８とキャパシタ誘電体膜３２との間に空洞３４が形成される。
【０１００】
この第３の実施の形態においては、キャパシタ誘電体膜３２と密着性改善層２８の側壁部とが接触しないので、キャパシタ誘電体膜３２の劣化が生ずることがない。
【０１０１】
また、この場合にも、密着性改善層２８とセルプレート３３との間は、空洞３４及び比較的厚いキャパシタ誘電体膜３２によって分離されているので、印加される電界が緩和され、リーク電流が流れることがない。
【０１０２】
また、この場合にも、図８（ｂ）に示すように、ストレージノード２９と下部プラグ２５との位置ずれが生じた場合にも、ストレージノード２９は位置ずれが生じない場合と同じ接触面積で密着性改善層２８と接触して安定に保持されるので、ストレージノード２９が剥離することがない。
【０１０３】
次に、図９を参照して本発明の第４の実施の形態を説明する。
図９（ａ）及び（ｂ）参照
図９（ａ）及び（ｂ）は、図５（ａ）及び（ｂ）に対応するものであり、製造工程の順序及び各構成要素を構成する材料は、上記の第１の実施の形態と全く同様であるので、製造工程の説明は省略する。
この第４の実施の形態においては、ＴｉＮ膜からなる密着性改善層２８の厚さｄを５ｎｍ以下とさらに薄くしたもので、キャパシタ誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに堆積させた場合、ステップカバレッジ性に優れたＣＶＤ−Ｔａ2 Ｏ5 膜でも間隙に実質的に入り込めず、間隙全体が空洞３４となる。
【０１０４】
この第４の実施の形態においても、キャパシタ誘電体膜３２と密着性改善層２８の側壁部とが接触しないので、キャパシタ誘電体膜３２の劣化が生ずることがなく、また、密着性改善層２８とセルプレート３３との間は、長い空洞３４によって分離されているので、印加される電界が緩和され、リーク電流が流れることがない。
【０１０５】
また、この場合にも、図９（ｂ）に示すように、ストレージノード２９と下部プラグ２５との位置ずれが生じた場合にも、ストレージノード２９は位置ずれが生じない場合と同じ接触面積で密着性改善層２８と接触して安定に保持されるので、ストレージノード２９が剥離することがない。
【０１０６】
なお、キャパシタ誘電体膜３２の成膜法としてスパッタリング法を用いたり、或いは、ＣＶＤ法を用いる場合に、成膜圧力や温度を高めることによってステップカバレッジ性を非常に悪くすることができるので、間隙の高さ、即ち、密着性改善層２８の厚さｄを５ｎｍ以上に厚くしても、図９と同じ成膜状態にすることができる。
【０１０７】
次に、図１０及び図１１を参照して本発明の第５の実施の形態の製造工程を説明する。
なお、図１０（ａ）乃至図１１（ｃ）は、下部プラグ２５とストレージノード２９の接続部の要部拡大図で、図５（ａ）に対応するものであり、また、図１１（ｃ′）は、図５（ｂ）に対応するものである。
なお、密着性改善層２８の過剰エッチング工程までは、上記の第１の実施の形態と全く同様であるので、密着性改善層２８の過剰エッチング工程までの説明は省略する。
図１０（ａ）参照
上記の第１の実施の形態と全く同様に過剰エッチングを行って密着性改善層２８を形成する。
【０１０８】
図１０（ｂ）参照
次いで、４５０〜６００℃の酸化性雰囲気中で熱処理を施すことによって、Ｒｕ膜によって構成されるストレージノード２９の表面を酸化して酸化ルテニウム（ＲｕＯ）膜３８を形成して、密着性改善層２８の側壁部の間隙をＲｕ（ルテニウム）が酸化ルテニウムに変換する時の体積膨張を用いて酸化ルテニウム膜３８によって埋め込む。
即ち、密着性改善層２８の側壁部の間隙が酸化ルテニウム膜３８によって完全に埋め込まれる時間だけ熱処理を行う。
なお、この場合、密着性改善層２８の側壁部の露出部も酸化されて酸化膜３７が形成される。
【０１０９】
図１１（ｃ）参照
以降は、上記の第１の実施の形態と同様に、Ｔａ2 Ｏ5 膜及びＲｕ膜を堆積させ、所定形状にエッチングすることによってキャパシタ誘電体膜３２及びセルプレート３３を形成することによってＤＲＡＭの基本構成が完成する。
【０１１０】
図１１（ｃ′）参照
ストレージノード２９と下部プラグ２５との位置ずれが生じた場合には、ストレージノード２９の酸化工程において、下部プラグ２５を構成するＲｕ膜の露出表面も酸化されてＲｕＯ膜が形成される。
【０１１１】
なお、酸化ルテニウム膜３８は、優れた導電性を有しているので、キャパシタ容量を減少させることがなく、且つ、上記の▲１▼乃至▲５▼の条件を一応満たしているのでキャパシタ誘電体膜３２の膜質を劣化させることがない。
【０１１２】
この第５の実施の形態においては、キャパシタ誘電体膜３２と密着性改善層２８の側壁部とが接触しないので、キャパシタ誘電体膜３２の劣化が生ずることがない。
【０１１３】
なお、上記の第５の実施の形態の説明においては、自己酸化膜を用いているが、ストレージノードを窒化して、自己窒化膜で間隙を埋め込んでも良いものであり、この場合には、自己窒化膜が導電性を有する必要があるので、ストレージノード２９を自己窒化膜が導電性を有する導電性部材を用いて形成する必要があり、例えば、Ｒｕの代わりにＷを用い、表面を窒化して形成した導電性を有する自己窒化膜を用いても良い。
【０１１４】
また、この場合にも、図１１（ｃ′）に示すように、ストレージノード２９と下部プラグ２５との位置ずれが生じた場合にも、ストレージノード２９は位置ずれが生じない場合と同じ接触面積で密着性改善層２８と接触して安定に保持されるので、ストレージノード２９が剥離することがない。
【０１１５】
次に、図１２及び図１３を参照して本発明の第６の実施の形態の製造工程を説明する。
なお、図１２（ａ）乃至図１３（ｄ）は、下部プラグ２５とストレージノード２９の接続部の要部拡大図で、図５（ａ）に対応するものであり、また、図１３（ｄ′）は、図５（ｂ）に対応するものである。
なお、密着性改善層２８の過剰エッチング工程までは、上記の第１の実施の形態と全く同様であるので、密着性改善層２８の過剰エッチング工程までの説明は省略する。
図１２（ａ）参照
上記の第１の実施の形態と全く同様に過剰エッチングを行って密着性改善層２８を形成する。
なお、この場合の密着性改善層２８の厚さは１０〜５０ｎｍ、例えば、２０ｎｍとする。
【０１１６】
図１２（ｂ）参照
次いで、ＣＶＤ法を用いてＳｉＯ2 膜からなる絶縁膜３９を堆積して、間隙を絶縁膜３９で埋め込む。
【０１１７】
図１２（ｃ）参照
次いで、等方性エッチングを施すことによって、ストレージノード２９及び第３層間絶縁膜２４の表面に堆積した絶縁膜３９を除去して、絶縁膜３９を間隙内のみに残存させる。
【０１１８】
図１３（ｄ）参照
以降は、上記の第１の実施の形態と同様に、Ｔａ2 Ｏ5 膜及びＲｕ膜を堆積させ、所定形状にエッチングすることによってキャパシタ誘電体膜３２及びセルプレート３３を形成することによってＤＲＡＭの基本構成が完成する。
【０１１９】
図１３（ｄ′）参照
ストレージノード２９と下部プラグ２５との位置ずれが生じた部分においては、間隙は絶縁膜３９によってほぼ完全に埋め込まれることになる。
なお、埋め込まれた絶縁膜３９の内部に鬆（す）が残る場合もあるが、支障にはならない。
【０１２０】
この第６の実施の形態においては、キャパシタ誘電体膜３２と密着性改善層２８の側壁部とが接触しないので、キャパシタ誘電体膜３２の劣化が生ずることがなく、また、密着性改善層２８とセルプレート３３との間は、ＳｉＯ2 膜からなる絶縁膜３９によってほぼ完全に埋め込まれているので、この絶縁膜３９によって印加される電界が緩和され、リーク電流が流れることがない。
【０１２１】
また、この場合にも、図１３（ｄ′）に示すように、ストレージノード２９と下部プラグ２５との位置ずれが生じた場合にも、ストレージノード２９は位置ずれが生じない場合と同じ接触面積で密着性改善層２８と接触して安定に保持されるので、ストレージノード２９が剥離することがない。
【０１２２】
なお、上記の説明においては、間隙を埋め込む絶縁膜３９としてＳｉＯ2 膜を用いているが、ＳｉＯ2 膜の代わりにＳｉＮ膜をＣＶＤ法によって堆積させても良いものであり、この場合には、第３層間絶縁膜２４に対する選択エッチング性があるので、等方性エッチング工程における第３層間絶縁膜２４のエッチングを考慮する必要がなくなる。
【０１２３】
次に、図１４及び図１５を参照して本発明の第７の実施の形態の製造工程を説明する。
なお、図１４（ａ）乃至図１５（ｃ）は、下部プラグ２５とストレージノード２９の接続部の要部拡大図で、図５（ａ）に対応するものであり、また、図１５（ｃ′）は、図５（ｂ）に対応するものである。
なお、密着性改善層２８のエッチング工程までは、上記の第１の実施の形態と全く同様であるので、密着性改善層２８のエッチング工程までの説明は省略する。
図１４（ａ）参照
上記の第１の実施の形態と全く同様にエッチングを行って密着性改善層２８を形成する。
なお、この場合には、過剰エッチングを行わず、したがって、密着性改善層２８の側壁部に間隙を形成しない。
【０１２４】
図１４（ｂ）参照
次いで、４５０〜６００℃の酸化性雰囲気中で熱処理を施すことによって、Ｒｕ膜によって構成されるストレージノード２９の表面を酸化して酸化ルテニウム膜３８を形成すると共に、密着性改善層２８の露出側面を酸化してＴｉＮ膜をＴｉＯからなる酸化膜３７に変換する。
【０１２５】
図１５（ｃ）参照
以降は、上記の第１の実施の形態と同様に、Ｔａ2 Ｏ5 膜及びＲｕ膜を堆積させ、所定形状にエッチングすることによってキャパシタ誘電体膜３２及びセルプレート３３を形成することによってＤＲＡＭの基本構成が完成する。
【０１２６】
図１５（ｃ′）参照
ストレージノード２９と下部プラグ２５との位置ずれが生じた場合には、ストレージノード２９の酸化工程において、下部プラグ２５を構成するＲｕ膜の露出表面も酸化されて酸化ルテニウム膜４０が形成される。
【０１２７】
この場合、ＴｉＯは絶縁性を有しているので、密着性改善層２８とセルプレート３３とが電気的に短絡することがなく、また、ＴｉＯからなる酸化膜３７はキャパシタ誘電体膜３２の膜質を劣化させることがない。
【０１２８】
この第７の実施の形態においては、キャパシタ誘電体膜３２と密着性改善層２８の側壁部とが接触しないので、キャパシタ誘電体膜３２の劣化が生ずることがなく、また、密着性改善層２８とセルプレート３３との間は、ＴｉＯからなる酸化膜３７によって絶縁分離されているので、リーク電流が流れることがない。
【０１２９】
なお、上記の第７の実施の形態の説明においては、密着性改善層２８の自己酸化膜を用いているが、密着性改善層２８を窒化して、自己窒化膜によって絶縁分離しても良いものであり、この場合には、密着性改善層２８の自己窒化膜が絶縁性を有し、且つ、ストレージノード２９の自己窒化膜が導電性を有する必要があるので、密着性改善層２８をその自己窒化膜が絶縁性を有する導電性部材で構成するとともに、ストレージノード２９をその自己窒化膜が導電性を有する導電性部材を用いて形成する必要がある。
【０１３０】
また、この場合にも、図１５（ｃ′）に示すように、ストレージノード２９と下部プラグ２５との位置ずれが生じた場合にも、ストレージノード２９は位置ずれが生じない場合と同じ接触面積で密着性改善層２８と接触して安定に保持されるので、ストレージノード２９が剥離することがない。
【０１３１】
以上の第１乃至第７の実施の形態においては、下部プラグ２５と密着性改善層２８とは下部プラグ２５の頂面において平面的に接触しているだけであり、下部プラグ２５の密着性が必ずしも十分でない場合があり、延いては、ストレージノード２９の密着性が十分でない場合も考えられるので、次に、図１６乃至１８を参照して、密着性改善層４３を下部プラグ４２の少なくとも側面を覆うように設けて下部プラグ４２の密着性をさらに改善した本発明の第８の実施の形態を説明する。
なお、コンタクトプラグ２１に対するビアホールの形成工程までは上記の第１の実施の形態と全く同様であるので説明を省略するとともに、ゲート酸化膜１３以下の基板構造の図示は省略する。
【０１３２】
図１６（ａ）参照
上記第１の実施の形態と全く同様にコンタクトプラグ２１に対するビアホールの形成工程したのち、ＣＶＤ法によってＴｉＮ膜４１をビアホールの内面を覆うように全面に堆積させ、次いで、同じくＣＶＤ法によってＲｕ膜を堆積させたのち、ＣＭＰ法によって研磨することによってＲｕ膜をビアホール内に埋め込んで下部プラグ４２を形成し、次いで、再び、ＣＶＤ法によって厚さが、例えば、１．０μｍのＲｕ膜２７を堆積させる。
【０１３３】
図１６（ｂ）参照
次いで、上記の第１の実施の形態と同様に、所定のエッチングマスクをマスクとして、Ｏ2 ＋Ｃｌ2 の混合ガスを用いた異方性エッチングを施すことによって、Ｒｕ膜２７を所定の形状に、例えば、ビット線２３に沿った方向において０．２５μｍで、ワード線１５に沿った方向が０．５μｍの形状にエッチングすることにより、凸状のストレージノード２９を形成する。
【０１３４】
次いで、加熱された塩酸或いは硫酸、過酸化水素水＋塩酸、或いは、過酸化水素水＋硫酸を用いた等方性エッチングを施すことによってＴｉＮ膜４１の露出部をエッチングし、さらに、ＴｉＮ膜４１を過剰エッチングすることによって、側壁部にスリット状の間隙が設けられた密着性改善層４３とする。
なお、この場合のエッチングも、ウェット・エッチングに限られるものではなく、等方性エッチングであれば、ドライエッチングでも良い。
【０１３５】
図１７（ｃ）参照
次いで、上記の第１の実施の形態と同様に、ＣＶＤ法を用いて厚さｄεが、例えば、１０ｎｍのＴａ2 Ｏ5 膜３０、及び、厚さが、例えば、１５０ｎｍのＲｕ膜３１を順次堆積させる。
【０１３６】
図１７（ｄ）参照
次いで、上記の第１の実施の形態と同様に、Ｒｕ膜３１及びＴａ2 Ｏ5 膜３０を所定形状にエッチングすることによって、セルプレート３３及びキャパシタ誘電体膜３２を形成する。
【０１３７】
図１８（ａ）参照
図１８（ａ）は、図１７（ｄ）において破線で示す円内を拡大した要部拡大図で、第１の実施の形態における図５（ａ）に対応するものであり、間隙の高さ、即ち、密着性改善層４３の厚さｄを、キャパシタ誘電体膜３２の厚さｄε、及び、セルプレート３３を構成するＣＶＤ−Ｒｕ膜がステップカバレッジ的に進入できる幅ｄｖに対して、
２×ｄε＜ｄ≦ｄｖ
の関係を満たすようにしているので、図５（ａ）の場合と同様に、キャパシタ誘電体膜３２が間隙の奥まで進入して密着性改善層４３の側壁部の接触し、また、セルプレート３３も間隙内に進入して、間隙の一部がキャパシタ誘電体膜３２及びセルプレート３３で囲まれた空洞３４となる。
【０１３８】
この場合、密着性改善層４３とキャパシタ誘電体膜３２との接触部においてキャパシタ誘電体膜３２の膜質が劣化するものの、この接触部に対しては、空洞３４を介して電圧が印加されるので、密着性改善層２８とセルプレート３３とは空洞３４によって実効的に絶縁分離されるので、リーク電流が流れることがなく、したがって、キャパシタに蓄積された電荷は十分保持されることになる。
【０１３９】
図１８（ｂ）参照
図１８（ｂ）は、図５（ｂ）に対応するストレージノード２９と下部プラグ２５との位置ずれが生じた場合の要部拡大図であり、この場合には位置ずれが生じた側において、密着性改善層４３が過剰エッチングされ、下部プラグ４２の側壁に沿って間隙が形成される。
【０１４０】
しかし、この場合にも、キャパシタ誘電体膜３２が間隙の奥まで進入して密着性改善層４３の露出頂面に接触し、また、セルプレート３３も間隙内に進入して、間隙の一部がキャパシタ誘電体膜３２及びセルプレート３３で囲まれた空洞３４となる。
【０１４１】
この様に、本発明の第８の実施の形態においては、下部プラグ４２の側面及び底面が密着性改善層４３によって覆われているので、下部プラグ４２の密着性が向上し、下部プラグ４２が剥離することがなく、延いては、ストレージノード２９の密着性も向上するので、ストレージノード２９も剥離することがない。
【０１４２】
また、ストレージノード２９と下部プラグ２５との位置ずれが生じた場合にも、位置ずれが生じた側と反対側においては、ストレージノード２９と密着性改善層４３とはより広い接触面積で接触することになり、また、オーバーエッチによる空洞３４は下部プラグ４２の側壁に沿って形成されるだけで、ストレージノード２９の直下に周り込んで形成されることがないので、ストレージノード２９が倒れて剥離することがなく、且つ、オーバーエッチのマージンを多くとることができるので、エッチング工程に高精度の制御性を必要としないというメリットもある。
【０１４３】
また、この第８の実施の形態においても、密着性改善層４３、キャパシタ誘電体膜３２、及び、セルプレート３３との関係は上記の第１の実施の形態の場合と実質的に同等になるので、リーク電流が流れることがない。
【０１４４】
次に、図１９を参照して、本発明の第９の実施の形態を説明する。
図１９（ａ）及び（ｂ）参照
図１９（ａ）及び（ｂ）は、図７（ａ）及び（ｂ）に対応するものであり、製造工程の順序及び各構成要素を構成する材料は、上記の第８の実施の形態と全く同様であるので、製造工程の説明は省略する。
この第９の実施の形態においては、ＴｉＮ膜からなる密着性改善層４３の厚さｄを２０ｎｍ以下、例えば、１０ｎｍとし、間隙の高さ或いは深さ、即ち、密着性改善層２８の過剰エッチング量を１０〜２０ｎｍとしたものであり、キャパシタ誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに堆積させることによって間隙をキャパシタ誘電体膜３２を構成するＴａ2 Ｏ5 膜によって完全に埋め込んだものである。
即ち、この第９の実施の形態においては、
ｄ≦２×ｄε
の関係を満たすことになる。
【０１４５】
この第９の実施の形態においても、キャパシタ誘電体膜３２と密着性改善層４３の露出端部とが接触しているが、密着性改善層４３とセルプレート３３との間は、〔間隙の奥行き（或いは、深さ）＋キャパシタ誘電体膜３２の膜厚ｄε〕≒２×ｄε〜３×ｄεの厚いキャパシタ誘電体膜３２によって分離されているので、印加される電界が緩和され、リーク電流が流れることがない。
【０１４６】
次に、図２０を参照して本発明の第１０の実施の形態を説明する。
図２０（ａ）及び（ｂ）参照
図２０（ａ）及び（ｂ）は、図８（ａ）及び（ｂ）に対応するものであり、製造工程の順序及び各構成要素を構成する材料は、上記の第８の実施の形態と全く同様であるので、製造工程の説明は省略する。
この第１０の実施の形態においては、ＴｉＮ膜からなる密着性改善層４３の厚さｄを１〜１０ｎｍと薄くしたもので、キャパシタ誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに堆積させた場合、ステップカバレッジ性に優れたＣＶＤ−Ｔａ2 Ｏ5 膜でも間隙の奥まで入り込めず、密着性改善層４３とキャパシタ誘電体膜３２との間に空洞３４が形成される。
【０１４７】
この第１０の実施の形態においても、キャパシタ誘電体膜３２と密着性改善層４３の露出端部とが接触しないので、キャパシタ誘電体膜３２の劣化が生ずることがなく、また、密着性改善層４３とセルプレート３３との間は、空洞３４及び比較的厚いキャパシタ誘電体膜３２によって分離されているので、印加される電界が緩和され、リーク電流が流れることがない。
【０１４８】
次に、図２１を参照して本発明の第１１の実施の形態を説明する。
図２１（ａ）及び（ｂ）参照
図２１（ａ）及び（ｂ）は、図９（ａ）及び（ｂ）に対応するものであり、製造工程の順序及び各構成要素を構成する材料は、上記の第８の実施の形態と全く同様であるので、製造工程の説明は省略する。
この第１１の実施の形態においては、ＴｉＮ膜からなる密着性改善層４３の厚さｄを５ｎｍ以下とさらに薄くしたもので、キャパシタ誘電体膜３２を構成するＴａ2 Ｏ5 膜を厚さ１０ｎｍに堆積させた場合、ステップカバレッジ性に優れたＣＶＤ−Ｔａ2 Ｏ5 膜でも間隙に実質的に入り込めず、間隙全体が空洞３４となる。
【０１４９】
この第１１の実施の形態においても、キャパシタ誘電体膜３２と密着性改善層４３の露出端部とが接触しないので、キャパシタ誘電体膜３２の劣化が生ずることがなく、また、密着性改善層４３とセルプレート３３との間は、長い空洞３４によって分離されているので、印加される電界が緩和され、リーク電流が流れることがない。
【０１５０】
また、この場合にも、キャパシタ誘電体膜３２の成膜法としてスパッタリング法を用いたり、或いは、ＣＶＤ法を用いる場合に、成膜圧力や温度を高めることによってステップカバレッジ性を非常に悪くすることができるので、間隙の高さ、即ち、密着性改善層２８の厚さｄを５ｎｍ以上に厚くしても、図２１と同じ成膜状態にすることができる。
【０１５１】
次に、図２２を参照して本発明の第１２の実施の形態を説明する。
なお、図２２（ａ）及び（ｂ）は、図１１（ｃ）及び（ｃ′）に対応するものであり、ストレージノード２９の形成工程までは上記の第８の実施の形態と全く同様であり、それ以降の製造工程は上記の第５の実施の形態と同様であるので、製造工程の説明は省略する。
図２２（ａ）参照
この場合も、図１１（ｃ）の場合と実効的に同等の構成が得られるものであり、ストレージノード２９を酸化することによって形成された酸化ルテニウム膜３８によって間隙が完全に埋め込まれる。
【０１５２】
図２２（ｂ）参照
一方、ストレージノード２９と下部プラグ４２との位置ずれが生じた場合には、ストレージノード２９の酸化工程において、下部プラグ４２を構成するＲｕ膜の露出表面も酸化されて酸化ルテニウム膜３８が形成され、この下部プラグ４２の酸化によって形成された酸化ルテニウム膜３８によって間隙が完全に埋め込まれる。
なお、酸化工程において、密着性改善層４３の露出側壁部或いは露出頂面にもＴｉＯからなる酸化膜が形成される。
【０１５３】
この第１２の実施の形態においても、キャパシタ誘電体膜３２と密着性改善層４３の露出端部とが接触しないので、キャパシタ誘電体膜３２の劣化が生ずることがない。
【０１５４】
なお、上記の第１２の実施の形態の説明においては、自己酸化膜を用いているが、ストレージノード或いは下部プラグを窒化して、自己窒化膜で間隙を埋め込んでも良いものであり、この場合には、自己窒化膜が導電性を有する必要があるので、ストレージノード２９及び下部プラグ４２を自己窒化膜が導電性を有する導電性部材を用いて形成する必要がある。
【０１５５】
次に、図２３を参照して本発明の第１３の実施の形態を説明する。
なお、図２３（ａ）及び（ｂ）は、図１３（ｄ）及び（ｄ′）に対応するものであり、ストレージノード２９の形成工程までは上記の第８の実施の形態と全く同様であり、それ以降の製造工程は上記の第６の実施の形態と同様であるので、製造工程の説明は省略する。
図２３（ａ）参照
この場合も、図１３（ｄ）の場合と実効的に同等の構成が得られるものであり、密着性改善層４３の側壁部の間隙はＳｉＯ2 膜からなる絶縁膜３９によって完全に埋め込まれる。
なお、この場合の密着性改善層４３の厚さは１０〜５０ｎｍ、例えば、２０ｎ
なお、
【０１５６】
図２３（ｂ）参照
一方、ストレージノード２９と下部プラグ４２との位置ずれが生じた場合にも、ストレージノード２９の側壁部に形成された間隙がＳｉＯ2 膜からなる絶縁膜３９によって完全に埋め込まれる。
【０１５７】
この第１３の実施の形態においても、上記の第６の実施の形態と同様に、キャパシタ誘電体膜３２と密着性改善層４３の露出端部とが接触しないので、キャパシタ誘電体膜３２の劣化が生ずることがなく、また、密着性改善層４３とセルプレート３３との間は、絶縁膜３９によって絶縁分離されているので、印加される電界が緩和され、リーク電流が流れることがない。
【０１５８】
なお、上記の説明においては、間隙を埋め込む絶縁膜３９としてＳｉＯ2 膜を用いているが、ＳｉＯ2 膜の代わりにＳｉＮ膜をＣＶＤ法によって堆積させても良いものであり、この場合には、第３層間絶縁膜２４に対する選択エッチング性があるので、等方性エッチング工程における第３層間絶縁膜２４のエッチングを考慮する必要がなくなる。
【０１５９】
次に、図２４を参照して本発明の第１４の実施の形態を説明する。
なお、図２４（ａ）及び（ｂ）は、図１５（ｃ）及び（ｃ′）に対応するものであり、ストレージノード２９の形成工程までは上記の第８の実施の形態と全く同様であり、それ以降の製造工程は上記の第７の実施の形態と同様であるので、製造工程の説明は省略する。
図２４（ａ）参照
この場合も、図１５（ｃ）の場合と実効的に同等の構成が得られるものであり、密着性改善層４３の側壁部においては、密着性改善層４３が酸化されてＴｉＯからなる酸化膜４４が形成され、この酸化膜４４によって密着性改善層４３とキャパシタ誘電体膜３２とは分離される。
【０１６０】
図２４（ｂ）参照
一方、ストレージノード２９と下部プラグ４２との位置ずれが生じた場合にも、密着性改善層４３の露出頂面が酸化されてＴｉＯからなる酸化膜４４が形成され、この酸化膜４４によって密着性改善層４３とキャパシタ誘電体膜３２とは分離される。
このＴｉＯは絶縁性を有しているので、密着性改善層４３とセルプレート３３とが電気的に短絡することがなく、また、ＴｉＯからなる酸化膜４４はキャパシタ誘電体膜３２の膜質を劣化させることがない。
【０１６１】
この第１４の実施の形態においては、上記の第７の実施の形態と同様に、キャパシタ誘電体膜３２と密着性改善層４３の側壁部とが接触しないので、キャパシタ誘電体膜３２の劣化が生ずることがなく、また、密着性改善層４３とセルプレート３３との間は、ＴｉＯからなる酸化膜４４によって絶縁分離されているので、リーク電流が流れることがない。
【０１６２】
なお、上記の第１４の実施の形態の説明においては、密着性改善層４３の自己酸化膜を用いているが、密着性改善層４３を窒化して、自己窒化膜によって絶縁分離しても良いものであり、この場合には、密着性改善層４３の自己窒化膜が絶縁性を有し、且つ、ストレージノード２９の自己窒化膜が導電性を有する必要があるので、密着性改善層４３をその自己窒化膜が絶縁性を有する導電性部材で構成するとともに、ストレージノード２９をその自己窒化膜が導電性を有する導電性部材を用いて形成する必要がある。
【０１６３】
次に、図２５を参照して、本発明の第８の実施の形態の変形例である第１５の実施の形態を説明する。
なお、コンタクトプラグ２１に対するビアホール、即ち、下部プラグ用孔４５を埋め込むようにＴｉＮ膜４１を堆積する工程までは、上記の本発明の第８の実施の形態と全く同様であるので、説明を省略する。
図２５（ａ）参照
上記の第８の実施の形態と全く同様に、ＴｉＮ膜４１を全面に堆積させたのち、ＣＶＤ法を用いてＲｕ膜を平坦部における厚さが、例えば、１．０μｍになるように堆積させる。
なお、この工程において、下部プラグ用孔４５の内部は、Ｒｕ膜２７によって完全に埋め込まれ、ストレージノード２９と一体になった下部プラグ４６となる。
【０１６４】
図２５（ｂ）参照
以降は、再び、上記の第８の実施の形態と全く同様に、ＣＶＤ法を用いて厚さｄεが、例えば、１０ｎｍのＴａ2 Ｏ5 膜、及び、厚さが、例えば、１５０ｎｍのＲｕ膜を順次堆積させ、このＲｕ膜及びＴａ2 Ｏ5 膜を所定形状にエッチングすることによって、セルプレート３３及びキャパシタ誘電体膜３２を形成する。この場合、図において破線の円内の構造は、図１８の場合と実質的に同様になる。
【０１６５】
この第１５の実施の形態においては、下部プラグ４６をストレージノード２９と一体的に形成しているので、成膜工程数が低減し、また、下部プラグ４６を下部プラグ用孔４５内に埋め込むためのＣＭＰ工程が不要になるので、製造工程が簡素される。
その他の特徴点は、上記の第８の実施の形態と同様である。
【０１６６】
また、この第１５の実施の形態におけるストレージノード２９のエッチング工程以降の工程を、上記の第９乃至第１４の実施の形態に対応するように変更しても良く、その場合には第９乃至第１４の実施の形態と同様の作用効果が得られる。
【０１６７】
次に、図２６乃至図３１を参照して本発明の第１６の実施の形態を説明する。なお、図２７乃至図３１の左側の図は内部が充填された角柱状のストレージノード５３を形成する場合の説明図であり、図２７乃至図３１の右側の図は中空角柱状のストレージノード５４、即ち、シリンダー型ストレージノードを形成する場合の説明図である。
また、ビット線２３の形成工程までは、上記の第１の実施の形態と全く同様であるので説明を省略するとともに、ゲート酸化膜１３以下の基板構造の図示を省略し、且つ、図２７乃至図３１においては、ｎ+ 型ドレイン領域を共有する左側のトランジスタの図示も省略する。
【０１６８】
図２６（ａ）参照
上記の第１の実施の形態と全く同様に、ビット線２３を形成したのち、ＳｉＯ2 膜からなる第３層間絶縁膜２４を堆積させ、次いで、全面にエッチングストッパー４７となるＳｉＮ膜を堆積させたのち、さらに、厚さが、例えば、１．０μｍのＳｉＯ2 膜からなる厚い絶縁膜４８を堆積させる。
【０１６９】
この場合、ビット線２３を直接覆うように全面にＳｉＮ膜（図示せず）を設けておいても良く、このＳｉＮ膜は、コンタクトプラグ２１の近傍においては、実際には、第２層間絶縁膜２２の上に直接接するように設けられるので、次工程の開口部の形成工程におけるエッチングストッパーとなる。
なお、さらに、絶縁膜４８の上に、ＣＭＰ工程におけるストッパーとなるＳｉＮ膜を設けておいても良い。
【０１７０】
図２６（ｂ）参照
次いで、反応性イオンエッチングによる異方性エッチングを施すことによって、コンタクトプラグ２１に達する開口部４９を形成する。
この工程において、先ず、エッチングストッパー４７に達する開口部を形成したのち、エッチングストッパー４７を選択的に除去し、次いで、第３層間絶縁膜２４及び第２層間絶縁膜２２を除去することによってコンタクトプラグ２１を露出させる。
なお、この開口部４９の横断面形状は、例えば、ビット線２３に沿った長さが０．２５μｍで、ワード線１５に沿った長さが０．５μｍの方形状に形成するものであり、また、開口部４９は、上記の第１の実施の形態と同様に、ビット線２３とずれた位置に設けるものである。
【０１７１】
図２７（ｃ）及び（ｃ′）参照
次いで、ＣＶＤ法を用いてＴｉＮ膜５０を全面に堆積させて、開口部４９の側面及び底面を覆ったのち、再び、ＣＶＤ法を用いてＲｕ膜５１を堆積させる。
なお、角柱状のストレージノードを形成する場合には、図２７（ｃ）に示すように、開口部４９をＲｕ膜５１によって完全に埋め込む様にし、一方、シリンダー型ストレージノードを形成する場合には、図２７（ｃ′）に示すように、開口部４９がＲｕ膜５１によって完全に埋め込まれず、開口部４９の形状に沿った凹部が残存するように成膜する。
【０１７２】
図２８（ｄ）及び（ｄ′）参照
次いで、ＣＭＰ法によって研磨することによって、絶縁膜４８の上平坦面上に形成されたＲｕ膜５１及びＴｉＮ膜５０を除去して、開口部４９内に埋め込まれた密着性改善層５２及びストレージノード５３，５４を形成する。
この場合、ストレージノード５３，５４の下部が実効的に下部プラグとなる。
【０１７３】
図２９（ｅ）及び（ｅ′）参照
次いで、希釈したＨＦを用いてエッチングストッパー４７をストッパーとして用いて絶縁膜４８を選択的に除去する。
【０１７４】
図３０（ｆ）及び（ｆ′）参照
次いで、加熱した塩酸或いは硫酸、過酸化水素水＋塩酸、過酸化水素水＋硫酸、或いは、希釈したＨＦを用いたウェット・エッチングを施すことによって密着性改善層５２の露出部をエッチングするとともに、密着性改善層５２をさらに過剰エッチングして、ストレージノード５３，５４の側壁に沿って間隙を形成する。
【０１７５】
図３１（ｇ）及び（ｇ′）参照
次いで、上記の第１の実施の形態と全く同様に、ＣＶＤ法を用いて厚さｄεが、例えば、１０ｎｍのＴａ2 Ｏ5 膜、及び、厚さが、例えば、１５０ｎｍのＲｕ膜を順次堆積させ、このＲｕ膜及びＴａ2 Ｏ5 膜を所定形状にエッチングすることによって、セルプレート５６及びキャパシタ誘電体膜５５を形成する。
この場合、図において破線の円内の構造は、図１８（ｂ）の場合と実質的に同様の構造になる。
【０１７６】
この第１６の実施の形態においては、実効的に下部プラグとなる部分をストレージノード５３，５４と一体的に形成しているので、成膜工程数が低減し、また、下部プラグを下部プラグ用孔内に埋め込むためのＣＭＰ工程が不要になり、さらに、ＣＭＰ法を用いてストレージノード５３，５４を形成しているので、ストレジノードをエッチングによって形成する場合に比べてＲｕ膜を平坦部において厚く形成する必要がないので、Ｒｕの使用量を大幅に減少することができる。
【０１７７】
また、この第１６の実施の形態においては、実効的に下部プラグとなる部分をストレージノード５３，５４と一体的に形成しているので、ストレージノード５３，５４と密着性改善層５２との接触面積が多くなるので、密着性が改善され、ストレージノード５３，５４の剥離が発生することがない。
【０１７８】
その他の特徴点は、上記の第８の実施の形態における、ストレージノードと下部プラグとの位置ずれが生じた場合と実質的に同様である。
【０１７９】
また、この第１６の実施の形態における密着性改善層５２のエッチング工程以降の工程を、上記の第９乃至第１４の実施の形態に対応するように変更しても良く、それによって、第９乃至第１４の実施の形態と同様の作用効果が得られる。なお、第１４の実施の形態に対応するように変更する場合には、当然、密着性改善層５２の過剰エッチングは行わないものである。
【０１８０】
以上、本発明の各実施の形態を説明してきたが、本発明は各種の変更が可能であり、例えば、図６に示した第１の実施の形態の変形例の構成は、そのまま、上記の第２乃至第１６の実施の形態及びその変形例にも適用されるものである。
なお、第１６の実施の形態において、シリンダー型ストレージノード５４を設ける場合には、この第１の実施の形態の変形例の構成は適用できないものである。
【０１８１】
また、上記の第８乃至第１６の実施の形態においては、密着性改善層が下部プラグの側面及び底面を覆うように設けられているが、必ずしも下部プラグの側面及び底面の全面を覆う必要はなく、少なくとも、オーバーエッチングにより空洞部が形成される位置より若干下の位置までの上部側面に形成されていれば良いものである。
【０１８２】
さらに、この場合の密着性改善層は、第３層間絶縁膜２４の上表面にのみ設けておいても良いものであり、それによって剥離防止膜として機能させることができる。
なお、この場合には、下部ブラグ２５，４２用のビアホールを形成する前に、全面に薄く密着性改善層を形成し、次いで、レジストパターンを用いて、密着性改善層とその下の絶縁膜をエッチングしてビアホールを形成すれば良い。
【０１８３】
また、下部プラグを形成する電極材料は、ストレージノードと呼ばれる下部電極と同じ材料を使用することが理想的であるが、少なくとも、上記の▲１▼乃至▲３▼の条件を満たすならば、下部電極とは異なる材料を使用することも可能である。
【０１８４】
また、上記の各実施の形態においては、キャパシタ誘電体膜として、Ｔａ2 Ｏ5 膜からなる高誘電率膜を用いているが、Ｔａ2 Ｏ5 膜に限られるものではなく、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）膜、ＢＳ〔（Ｂａ，Ｓｒ）ＴｉＯ3 〕膜、ＰＺＬＴ膜等の高誘電率膜を用いても良いものである。
【０１８５】
また、上記の各実施の形態の説明においては、コンタクトプラグ等を形成する際に、スパッタリング法を用いているが、スパッタリング法に代えてＣＶＤ法を用いても良いものである。
【０１８６】
また、上記の各実施の形態の説明においては、ビット線２３をドープト多結晶Ｓｉ膜によって形成しているが、ドープト多結晶Ｓｉ膜の代わりに、Ｗ等のメタルやＷＳｉ2 等のシリサイドを用いても良いものである。
【０１８７】
また、上記各実施の形態においては、ＤＲＡＭの蓄積キャパシタとして説明しているが、ＤＲＡＭに限られるものではなく、多数のキャパシタを必要とする半導体集積回路装置に適用されるものであり、特に、ＤＲＡＭと同様な構成を有する強誘電体メモリ（ＦｅＲＡＭ）に適用することによって、高集積度のＦｅＲＡＭを製造することができる。
【０１８８】
なお、ＦｅＲＡＭに適用する場合には、蓄積キャパシタにおけるキャパシタ誘電体膜の残留分極を利用して情報を記憶するものであるので、この場合のキャパシタ誘電体膜としては、ＳＢＴ膜或いはＰＺＴ膜等の強誘電体膜からなる高誘電率膜を用いる必要がある。
【０１８９】
また、上記の各実施の形態においては、ストレージノード、下部プラグ、及び、セルプレートをＲｕ膜によって構成しているが、Ｒｕ膜に限られるものではなく、少なくともその内の一つを酸化ルテニウム（ＲＯ）膜、Ｗ膜、或いは、Ｐｔ膜等に置き換えても良いものである。
【０１９０】
【発明の効果】
本発明によれば、ストレージノード用電極材料として高誘電率膜の劣化をもたらさない材料で構成するとともに、ストレージノードの密着性改善するための密着性改善層を過剰エッチング或いは酸化しているので、ストレージノードと下部プラグとの間に位置ずれが生じても、高誘電率膜の劣化によるリーク電流の発生を効果的に抑制することができ、それによって、キャパシタ誘電体膜として高誘電率膜の使用が可能になり、その結果、次世代に対応する高集積度、高密度のＤＲＡＭ等の半導体集積回路装置の実現に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工程の説明図である。
【図５】本発明の第１の実施の形態の要部拡大図である。
【図６】本発明の第１の実施の形態の変形例の説明図である。
【図７】本発明の第２の実施の形態の要部拡大図である。
【図８】本発明の第３の実施の形態の要部拡大図である。
【図９】本発明の第４の実施の形態の要部拡大図である。
【図１０】本発明の第５の実施の形態の途中までの製造工程の説明図である。
【図１１】本発明の第５の実施の形態の図１０以降の製造工程の説明図である。
【図１２】本発明の第６の実施の形態の途中までの製造工程の説明図である。
【図１３】本発明の第６の実施の形態の図１２以降の製造工程の説明図である。
【図１４】本発明の第７の実施の形態の途中までの製造工程の説明図である。
【図１５】本発明の第７の実施の形態の図１４以降の製造工程の説明図である。
【図１６】本発明の第８の実施の形態の途中までの製造工程の説明図である。
【図１７】本発明の第８の実施の形態の図１６以降の製造工程の説明図である。
【図１８】本発明の第８の実施の形態の要部拡大図である。
【図１９】本発明の第９の実施の形態の要部拡大図である。
【図２０】本発明の第１０の実施の形態の要部拡大図である。
【図２１】本発明の第１１の実施の形態の要部拡大図である。
【図２２】本発明の第１２の実施の形態の要部拡大図である。
【図２３】本発明の第１３の実施の形態の要部拡大図である。
【図２４】本発明の第１４の実施の形態の要部拡大図である。
【図２５】本発明の第１５の実施の形態の製造工程の説明図である。
【図２６】本発明の第１６の実施の形態の途中までの製造工程の説明図である。
【図２７】本発明の第１６の実施の形態の図２６以降の途中までの製造工程の説明図である。
【図２８】本発明の第１６の実施の形態の図２７以降の途中までの製造工程の説明図である。
【図２９】本発明の第１６の実施の形態の図２８以降の途中までの製造工程の説明図である。
【図３０】本発明の第１６の実施の形態の図２９以降の途中までの製造工程の説明図である。
【図３１】本発明の第１６の実施の形態の図３０以降の製造工程の説明図である。
【図３２】従来のＤＲＡＭの蓄積キャパシタの説明図である。
【図３３】従来のＤＲＡＭの改良型蓄積キャパシタの構造と問題点の説明図である。
【符号の説明】
１  下部接続電極
２  層間絶縁膜
３  密着性改善層
４  下層電極
５  キャパシタ誘電体膜
６  上層電極
７  空洞
１１  ｐ型シリコン基板
１２  素子分離酸化膜
１３  ゲート酸化膜
１４  ゲート電極
１５  ワード線
１６  サイドウォール
１７  ｎ+ 型ドレイン領域
１８  ｎ+ 型ソース領域
１９  第１層間絶縁膜
２０  コンタクトプラグ
２１  コンタクトプラグ
２２  第２層間絶縁膜
２３  ビット線
２４  第３層間絶縁膜
２５  下部プラグ
２６  ＴｉＮ膜
２７  Ｒｕ膜
２８  密着性改善層
２９  ストレージノード
３０  Ｔａ2 Ｏ5 膜
３１  Ｒｕ膜
３２  キャパシタ誘電体膜
３３  セルプレート
３４  空洞
３５  密着性改善層
３６  絶縁膜
３７  酸化膜
３８  酸化ルテニウム膜
３９  絶縁膜
４０  酸化ルテニウム膜
４１  ＴｉＮ膜
４２  下部プラグ
４３  密着性改善層
４４  酸化膜
４５  下部プラグ用孔
４６  下部プラグ
４７  エッチングストッパー
４８  絶縁膜
４９  開口部
５０  ＴｉＮ膜
５１  Ｒｕ膜
５２  密着性改善層
５３  ストレージノード
５４  ストレージノード
５５  キャパシタ誘電体膜
５６  セルプレート
６１  ｐ型シリコン基板
６２  素子分離酸化膜
６３  ゲート酸化膜
６４  ゲート電極
６５  ワード線
６６  サイドウォール
６７  ｎ+ 型ドレイン領域
６８  ｎ+ 型ソース領域
６９  第１層間絶縁膜
７０  コンタクトプラグ
７１  コンタクトプラグ
７２  第２層間絶縁膜
７３  ビット線
７４  第３層間絶縁膜
７５  下部プラグ
７６  密着性改善層
７７  ストレージノード
７８  キャパシタ誘電体膜
７９  セルプレート
【図１】
0004048514.tif 000002
【図２】
0004048514.tif 000003
【図３】
0004048514.tif 000004
【図４】
0004048514.tif 000005
【図５】
0004048514.tif 000006
【図６】
0004048514.tif 000007
【図７】
0004048514.tif 000008
【図８】
0004048514.tif 000009
【図９】
0004048514.tif 000010
【図１０】
0004048514.tif 000011
【図１１】
0004048514.tif 000012
【図１２】
0004048514.tif 000013
【図１３】
0004048514.tif 000014
【図１４】
0004048514.tif 000015
【図１５】
0004048514.tif 000016
【図１６】
0004048514.tif 000017
【図１７】
0004048514.tif 000018
【図１８】
0004048514.tif 000019
【図１９】
0004048514.tif 000020
【図２０】
0004048514.tif 000021
【図２１】
0004048514.tif 000022
【図２２】
0004048514.tif 000023
【図２３】
0004048514.tif 000024
【図２４】
0004048514.tif 000025
【図２５】
0004048514.tif 000026
【図２６】
0004048514.tif 000027
【図２７】
0004048514.tif 000028
【図２８】
0004048514.tif 000029
【図２９】
0004048514.tif 000030
【図３０】
0004048514.tif 000031
【図３１】
0004048514.tif 000032
【図３２】
0004048514.tif 000033
【図３３】
0004048514.tif 000034