(57)【特許請求の範囲】
【請求項１】
半導体基板上に電極パターンを形成する工程と、
前記半導体基板上及び電極パターン上に感光性材料膜を形成する工程と、
前記感光性材料膜の表面が前記電極パターンの表面と同じ高さになるように前記感光性材料膜を薄膜化する工程と、
前記感光性材料膜をパターニングする工程と、
前記電極パターン及び感光性材料膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に電極パターンを形成する工程と、
前記半導体基板上及び電極パターン上に絶縁体あるいは導電体からなる薄膜を形成する工程と、
前記薄膜の表面が前記電極パターンの表面と同じ高さになるように前記薄膜を薄膜化する工程と、
前記薄膜をパターニングする工程と、
前記電極パターン及び薄膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、
前記薄膜を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記感光性材料膜を形成する工程で形成される前記感光性材料膜の膜厚は、前記電極パターンの膜厚の２倍以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記感光性材料膜は、フォトレジストであることを特徴とする請求項１または３に記載の半導体装置の製造方法。
【請求項５】
前記電極パターンは、トランジスタのゲート電極であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
半導体基板上にゲート電極を形成する工程と、
前記半導体基板上及びゲート電極上にフォトレジストを塗布する工程と、
前記フォトレジストをベークする工程と、
前記フォトレジストの表面高さが前記ゲート電極の表面高さと同一になるように前記フォトレジストを薄膜化する工程と、
前記フォトレジストをパターニングする工程と、
前記ゲート電極及びフォトレジストが形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上にゲート電極を形成する工程と、
前記半導体基板上及びゲート電極上に絶縁体あるいは導電体からなる薄膜を形成する工程と、
前記薄膜の表面高さが前記ゲート電極の表面高さと同一になるように前記薄膜を薄膜化する工程と、
前記ゲート電極及び薄膜が形成された前記半導体基板上にフォトレジストを塗布する工程と、
前記フォトレジストをパターニングする工程と、
前記フォトレジストを保護膜に用いて、前記薄膜をパターニングする工程と、
前記フォトレジストを除去する工程と、
前記ゲート電極及び薄膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、
前記薄膜を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記フォトレジストを塗布する工程で塗布される前記フォトレジストの膜厚は、前記ゲート電極の膜厚の２倍以上であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記薄膜を形成する工程で形成される前記薄膜の膜厚は、前記ゲート電極の膜厚の２倍以上であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記フォトレジストを薄膜化する工程は、前記フォトレジストの表面をＣＭＰ法を用いて研磨する工程であることを特徴とする請求項４、６、８のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記薄膜を薄膜化する工程は、前記薄膜の表面をＣＭＰ法を用いて研磨する工程であることを特徴とする請求項２、７、９のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
前記不純物イオンを注入する工程は、前記ゲート電極下の半導体基板内の浅い領域に、ソース領域あるいはドレイン領域を形成する工程であることを特徴とする請求項５乃至１１のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造工程に用いられるイオン注入時において不純物イオンの注入を遮断するブロック層に関するものであり、特に斜めイオン注入工程で使用されるものである。
【０００２】
【従来の技術】
従来より、半導体装置の製造方法においては、ＭＯＳトランジスタのソース及びドレインを形成するためにイオン注入工程が用いられている。このイオン注入工程には、不純物イオンの注入を意図しない領域を覆い、不純物イオンの進入を遮断するブロック層が必要である。このブロック層としては、通常、フォトレジストが用いられている。
【０００３】
近年、ＭＯＳトランジスタの微細化がますます進行しつつある。ＭＯＳトランジスタの微細化により、チャネル長が短くなるとパンチスルーなどのショートチャネル効果が発生しやすくなってしまう。そこで、ゲート電極下の浅い領域に不純物イオンを導入して、パンチスルーなどショートチャネル効果の発生を抑制している。図６は、ゲート電極下の浅い領域に不純物イオンを導入するために用いられる斜めイオン注入工程を示す断面図である。半導体基板１０１には、ゲート電極パターン１０２とフォトレジスト１０３が形成されている。矢印１０４は、不純物イオンが注入される方向を示している。フォトレジスト１０３は、不純物イオンの注入を遮断するブロック層として用いられている。
【０００４】
以下に、図７（ａ）、図７（ｂ）、図８（ａ）〜図８（ｃ）を参照して、従来の半導体装置の製造方法における、ゲート電極パターンの形成から斜めイオン注入までの工程を説明する。
【０００５】
図７（ａ）に示すように、半導体基板１０１上に、トランジスタのゲート電極パターン１０２を形成する。図７（ａ）に示した構造上に、図７（ｂ）に示すように、膜厚が８００ｎｍ〜１．５μｍ程度のフォトレジスト１０３を塗布し、ベークを行う。続いて、フォトレジスト１０３に対して、図８（ａ）に示すように、マスク１０４を用いて露光を行う。その後、現像を行い、図８（ｂ）に示すように、フォトレジスト１０３をパターニングする。そして、図８（ｃ）に示すように、図８（ｂ）に示した構造に対して、斜めイオン注入を行う。
【０００６】
すなわち、前述した工程では、通常、イオン注入を遮断する前記フォトレジスト１０３は、ゲート電極パターン１０２が形成された半導体基板（ウェハ）１０１上に塗布される。しかし、半導体基板１０１上にはゲート電極１０２による段差が存在するため、半導体基板１０１上にむらなく均一に塗布するためには、フォトレジスト１０３の膜厚はゲート電極１０２の膜厚の２倍程度以上の膜厚が必要である。さらに、ゲート長が短くなるために生じるショートチャネル効果を抑制してトランジスタの性能を向上させるために、チャネル領域と同導電型のイオン種がトランジスタのゲート電極１０２のエッジ部に浅く打ち込まれる。このイオン注入では、イオン種をできるだけゲート電極１０２下の内側に打ち込むことが望ましいので、イオン注入角度が大きい斜めイオン注入工程が用いられる。
【０００７】
なお、例えば、現在用いられているゲート電極１０２の膜厚は、２００ｎｍ〜４００ｎｍ程度であり、フォトレジスト１０３の膜厚は８００ｎｍ〜１．５μｍ程度である。
【０００８】
【発明が解決しようとする課題】
しかしながら、前述した斜めイオン注入工程では、図６に示すように、フォトレジスト１０３によって不純物イオンが遮られ、不純物イオンが注入されない影領域ができてしまう。すなわち、フォトレジスト１０３で覆われていないにもかかわらず、不純物イオンがフォトレジスト１０３で遮断されて不純物イオンが注入されない半導体基板の表面領域（影領域）が存在する。
【０００９】
このとき、フォトレジスト１０３によって生じる影領域の長さＸ１は次式（１）で表される。
【００１０】
Ｘ１＝ｈ・ｔａｎθ    …（１）
ここで、ｈはフォトレジスト１０３の膜厚、θは不純物イオンの注入角度である。式（１）より、イオン注入角度θを大きくすると、フォトレジスト１０３による影領域の長さＸ１も長くなり、隣接するゲート電極パターン１０２間の距離も長くしなければならなくなる。この結果、ゲート電極を有する半導体素子から構成される集積回路の集積度を高めることができないという問題が発生している。このように、不純物イオンの注入角度と集積回路の集積度とは、注入角度を大きくすると集積度が低下するというトレードオフの関係にある。
【００１１】
したがって、集積回路の集積度を下げずにイオン注入角度θを大きくするためには薄いブロック層を形成し、このブロック層によって生じる影領域の長さＸ１を短くすることが必要である。
【００１２】
そこでこの発明は、前記課題に鑑みてなされたものであり、膜厚の薄いブロック層を形成することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上できる半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る第１の半導体装置の製造方法は、半導体基板上に電極パターンを形成する工程と、前記半導体基板上及び電極パターン上に感光性材料膜を形成する工程と、前記感光性材料膜の表面が前記電極パターンの表面と同じ高さになるように前記感光性材料膜を薄膜化する工程と、前記感光性材料膜をパターニングする工程と、前記電極パターン及び感光性材料膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程とを具備することを特徴とする。
【００１４】
前記構成を有する半導体装置の製造方法では、イオン注入時に不純物イオンの進入を遮断するブロック層として働く前記感光性材料膜の高さが電極パターンの高さと同じになるように、感光性材料膜を薄膜化することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上することができる。
【００１５】
また、前記目的を達成するために、この発明に係る第２の半導体装置の製造方法は、半導体基板上に電極パターンを形成する工程と、前記半導体基板上及び電極パターン上に絶縁体あるいは導電体からなる薄膜を形成する工程と、前記薄膜の表面が前記電極パターンの表面と同じ高さになるように前記薄膜を薄膜化する工程と、前記薄膜をパターニングする工程と、前記電極パターン及び薄膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、前記薄膜を除去する工程とを具備することを特徴とする。
【００１６】
前記構成を有する半導体装置の製造方法では、イオン注入時に不純物イオンの進入を遮断するブロック層として働く前記薄膜の高さが電極パターンの高さと同じになるように、前記薄膜を薄膜化することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上することができる。
【００１７】
また、前記目的を達成するために、この発明に係る第３の半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、前記半導体基板上及びゲート電極上にフォトレジストを塗布する工程と、前記フォトレジストをベークする工程と、前記フォトレジストの表面高さがゲート電極の表面高さと同一になるように前記フォトレジストを薄膜化する工程と、前記フォトレジストをパターニングする工程と、前記ゲート電極及びフォトレジストが形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程とを具備することを特徴とする。
【００１８】
前記構成を有する半導体装置の製造方法では、イオン注入時に不純物イオンの進入を遮断するブロック層として働く前記フォトレジストの高さが電極パターンの高さと同じになるように、フォトレジストを薄膜化することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上することができる。
【００１９】
また、前記目的を達成するために、この発明に係る第４の半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、前記半導体基板上及びゲート電極上に絶縁体あるいは導電体からなる薄膜を形成する工程と、前記薄膜の表面高さが前記ゲート電極の表面高さと同一になるように前記薄膜を薄膜化する工程と、前記ゲート電極及び薄膜が形成された前記半導体基板上にフォトレジストを塗布する工程と、前記フォトレジストをパターニングする工程と、前記フォトレジストを保護膜に用いて、前記薄膜をパターニングする工程と、前記フォトレジストを除去する工程と、前記ゲート電極及び薄膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、前記薄膜を除去する工程とを具備することを特徴とする。
【００２０】
前記構成を有する半導体装置の製造方法では、イオン注入時に不純物イオンの進入を遮断するブロック層として働く前記薄膜の高さが電極パターンの高さと同じになるように、前記薄膜を薄膜化することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２２】
［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体装置の製造方法について説明する。
【００２３】
図１（ａ）〜図１（ｃ）、図２（ａ）、図２（ｂ）は、第１の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【００２４】
図１（ａ）に示すように、半導体基板１１上に、トランジスタのゲート電極パターン１２を形成する。なお、半導体基板１１上には、ゲート電極パターン１２のパターン同士の間隔が一定値、例えば５μｍを超えないように、ダミーパターンが配置されているものとする。
【００２５】
次に、図１（ａ）に示した構造上に、図１（ｂ）に示すように、膜厚が８００ｎｍ〜１．５μｍ程度のフォトレジスト１３を塗布し、ベークを行う。続いて、ＣＭＰ法などを用いてフォトレジスト１３を研磨し、図１（ｃ）に示すように、フォトレジスト１３の表面高さがゲート電極パターン１２の表面と同一の高さになるようにする。
【００２６】
その後、図１（ｃ）に示した構造上のフォトレジスト１３に対して、図２（ａ）に示すように、マスク１４を用いて露光を行う。さらに、フォトレジスト１３に対して現像を行い、図２（ｂ）に示すように、フォトレジスト１３をパターニングする。以上により、ゲート電極パターン１２の高さと同じ高さを持つフォトレジスト１３を形成する。
【００２７】
図１（ａ）〜図１（ｃ）、図２（ａ）、図２（ｂ）に示した工程により形成したフォトレジスト１３を、斜めイオン注入工程においてブロック層として用いる。図３に、斜めイオン注入工程における不純物イオン注入の様子を示す。ゲート電極パターン１２の高さは、通常、２００ｎｍ〜４００ｎｍ程度であり、フォトレジスト１３の高さも電極パターン１２と同様に２００ｎｍ〜４００ｎｍ程度である。矢印１５は、不純物イオンの注入方向を示している。このとき、斜めイオン注入時の影領域の長さＸ２は、式（１）で表され、イオン注入角度θが一定のとき、高さｈに比例する。よって、高さｈが４分の１になれば、長さＸ２も４分の１になる。
【００２８】
したがって、この第１の実施の形態における斜めイオン注入時の影領域の長さＸ２は、図６に示した従来例における影の長さＸ１のほぼ４分の１程度に短くでき、イオン注入されない影領域の面積も従来例と比べて４分の１程度に低減できる。これにより、ゲート電極パターン間の距離を短くすることができ、ゲート電極パターンを有する半導体素子の集積度を向上させることができる。
【００２９】
イオン注入に用いる加速エネルギーは、ブロック層であるフォトレジストを突き抜ける不純物イオンによって制限されるが、斜めイオン注入は半導体基板（デバイス）の表面近傍に打ち込むことを目的としたものであって、一般的に加速エネルギーは低い。例えば、比較的飛程の長いボロン（Ｂ）イオンの場合でも、フォトレジスト中の飛程はシリコン基板中での飛程の３倍程度である。よって、シリコン基板表面から垂直方向に５０ｎｍの深さに不純物イオンを注入する場合、膜厚２００ｎｍ程度のフォトレジストがあればイオンをブロックできる。
【００３０】
なお、この第１の実施の形態では、ブロック層にフォトレジストを用いたが、このフォトレジストに換えて他の感光性材料、例えば感光性のポリイミドを用いてもよい。
【００３１】
以上説明したようにこの第１の実施の形態では、不純物イオンを遮断するブロック層を電極パターンと同一の高さに形成することにより、斜めイオン注入工程における電極パターン同士の間隔を小さくすることができ、半導体装置の集積度を向上させることができる。
【００３２】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体装置の製造方法について説明する。
【００３３】
図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｄ）は、第２の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【００３４】
図４（ａ）に示すように、半導体基板１１上に、トランジスタのゲート電極パターン１２を形成する。なお、半導体基板１１上には、ゲート電極パターン１２のパターン同士の間隔が一定値、例えば５μｍを超えないように、ダミーパターンが配置されているものとする。
【００３５】
図４（ａ）に示した構造上に、すなわち半導体基板１１上及びゲート電極パターン１２上に、図４（ｂ）に示すように、エッチング剤で容易にエッチングできる薄膜１６を膜厚７００ｎｍ〜１．０μｍ程度形成する。続いて、ＣＭＰ法などを用いて前記薄膜１６を研磨し、図４（ｃ）に示すように、薄膜１６の膜表面の高さをゲート電極パターン１２の表面の高さと同一にする。前記薄膜１６は、絶縁体あるいは導電体のいずれであってもよい。ここでは、前記薄膜１６には、フッ酸（ＨＦ）などで容易にエッチングできる膜、例えばリン（Ｐ）やボロン（Ｂ）を添加した酸化膜、または低温ＣＶＤ法によって形成した酸化膜を用いる。
【００３６】
その後、図４（ｃ）に示した構造上に、図５（ａ）に示すように、膜厚が７００ｎｍ〜１．０μｍ程度のフォトレジスト１７を塗布し、ベークを行う。その後、フォトレジスト１７に対して、マスク１８を用いて露光を行う。さらに、フォトレジスト１７に対して現像を行い、図５（ｂ）に示すように、フォトレジスト１７をパターニングする。
【００３７】
続いて、フォトレジスト１７をエッチング時の保護膜として用いて、図５（ｃ）に示すように、薄膜１６をエッチングする。エッチング後、図５（ｄ）に示すように、フォトレジスト１７を剥離する。以上の工程により、図５（ｄ）に示すように、ゲート電極パターン１２の高さと同じ高さを持つ薄膜１６を形成する。
【００３８】
図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｄ）に示した工程により形成した薄膜１６を、斜めイオン注入工程においてブロック層として用いる。ゲート電極パターン１２の高さは、通常、２００ｎｍ〜４００ｎｍ程度であり、薄膜１６の高さも同様に２００ｎｍ〜４００ｎｍ程度である。この工程では、前記第１の実施の形態と同様に、図３に示したように、斜めイオン注入時の影の長さＸ２は、図６に示した従来例における影の長さＸ１のほぼ４分の１程度に短くできる。したがって、斜めイオン注入時に、イオン注入されない影になる面積は従来例と比べて４分の１程度に低減できる。これにより、ゲート電極パターン間の距離を短くすることができ、ゲート電極パターンを有する半導体素子の集積度を向上させることができる。
【００３９】
前述したようにこの第２の実施の形態では、フォトレジスト１７を塗布する前に、半導体基板１１上にエッチング剤にて容易にエッチング可能な薄膜１６を塗布する。そして、この薄膜１６の膜表面の高さがゲート電極パターン１２の表面の高さと同一になるように、薄膜１６を研磨する。その後、フォトレジスト１７を塗布し、露光及び現像を行ってフォトレジスト１７をパターニングする。そして、フォトレジスト１７をエッチング時の保護膜として用いて薄膜１６をエッチングする。以上により、斜めイオン注入時に、不純物イオンの進入を遮断するブロック層として働く薄膜１６を形成する。
【００４０】
以上説明したようにこの第２の実施の形態では、不純物イオンを遮断するブロック層を電極パターンと同一の高さに形成することにより、斜めイオン注入工程における電極パターン同士の間隔を小さくすることができ、半導体装置の集積度を向上させることができる。
【００４１】
なお、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００４２】
【発明の効果】
以上述べたようにこの発明によれば、膜厚の薄いブロック層を形成することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上できる半導体装置の製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【図２】この発明の第１の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【図３】前記半導体装置の製造方法の斜めイオン注入工程における不純物イオン注入の様子を示す断面図である。
【図４】この発明の第２の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【図５】この発明の第２の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【図６】従来の半導体装置の製造方法の斜めイオン注入工程における不純物イオン注入の様子を示す断面図である。
【図７】従来の半導体装置の製造方法を示す各工程の断面図である。
【図８】従来の半導体装置の製造方法を示す各工程の断面図である。
【符号の説明】
１１…半導体基板
１２…ゲート電極パターン
１３…フォトレジスト
１４…マスク
１５…矢印（不純物イオンの注入方向を示す）
１６…薄膜
１７…フォトレジスト
１８…マスク
１０１…半導体基板
１０２…ゲート電極パターン
１０３…フォトレジスト
１０４…矢印（不純物イオンの注入方向を示す）
【図１】
0004180809.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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