(57)【特許請求の範囲】
【請求項１】
外部からのリードアドレスはそのまま出力し、１サイクル後のライト動作遂行時にはライトアドレスを１サイクル遅延して出力し、２サイクル後のライト動作遂行時にはライトアドレスを２サイクル遅延して出力するアドレス入力制御手段と、
前記１サイクル後のライト動作遂行時には、外部からライトアドレスの１サイクル後に入力されるライトデータを０サイクル又は１サイクル遅延して出力し、前記２サイクル後のライト動作遂行時には、外部から２サイクル後に入力されるライトデータを０サイクル又は１サイクル又は２サイクル遅延して出力するデータ入力制御手段と、
前記１サイクル後のライト動作遂行時に、ライト命令、ライト命令が連続的に入力すると前記０サイクル遅延されたデータを伝送し、リード命令又は非選択とライト命令が連続的に入力すると前記１サイクル遅延されたデータを伝送し、前記２サイクル後のライト動作遂行時に、ライト命令、ライト命令、ライト命令が連続的に入力すると前記０サイクル遅延されたデータを伝送し、ライト命令、リード命令又は非選択、ライト命令が連続的に入力するか、リード命令又は非選択、ライト命令、ライト命令が連続的に入力すると、前記１サイクル遅延されたデータを伝送し、リード命令又は非選択、リード命令又は非選択、ライト命令が連続的に入力すると、前記２サイクル遅延されたデータを伝送するデータ伝送手段とを具備し、
前記アドレス入力制御手段からのリードアドレスに該当するセルからのデータをリードして、前記１サイクル後のライト動作遂行時はフロースルー方式によりデータを出力し、前記２サイクル後のライト動作遂行時はパイプライン方式によりデータを出力し、前記アドレス入力制御手段からのライトアドレスに該当するセルに前記データ伝送手段から伝送されるデータをライトすることを特徴とする半導体メモリ装置。
【請求項２】
前記アドレス入力制御手段は、
第１制御信号COに応じて前記アドレスを１サイクル遅延して出力する第１アドレス入力レジスタと、
前記第１制御信号COに応じて前記第１アドレス入力レジスタの出力信号を１サイクル遅延して出力する第２アドレス入力レジスタと、
リード命令に応じてリードアドレスを選択して出力し、前記１サイクル後のライト動作遂行時は、ライト命令に応じて前記第１アドレス入力レジスタの出力信号を選択して出力し、前記２サイクル後のライト動作遂行時は、ライト命令に応じて前記第２アドレス入力レジスタの出力信号を選択して出力する選択手段とを具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１制御信号COは、クロック信号とライト命令信号とを論理積した信号であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記データ入力制御手段は、
第１状態の第２制御信号DINCLKに応じて前記ライトデータを第１データ信号I1として伝送する第１データ入力レジスタと、
第２状態の第２制御信号DINCLKに応じて前記第１データ入力レジスタの出力信号をラッチし、前記第１状態の第２制御信号に応じて前記ラッチされたデータを第２データ信号I2として伝送する第２データ入力レジスタと、
前記第２状態の第２制御信号DINCLKに応じて前記第２データ入力レジスタの出力信号をラッチし、前記第１状態の第２制御信号に応じて前記ラッチされたデータを第３データ信号I3として伝送する第３データ入力レジスタとを具備し、
前記第１サイクル後のライト動作遂行時は前記第１及び第２データ信号I1,I2を出力し、前記第２サイクル後のライト動作遂行時は前記第１、第２、及び第３データ信号I1,I2,I3を出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第２制御信号DINCLKは、前記１サイクル後のライト動作遂行時は前記ライト命令の１サイクル後の前記クロック信号と同期して前記第２状態の信号が発生され、前記２サイクル後のライト動作遂行ときは前記ライト命令の２サイクル後の前記クロック信号と同期して前記第２状態の信号が発生されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第１データ入力レジスタは、
前記第１状態の第２制御信号DINCLKに応じて前記ライトデータを伝送する第１伝送ゲートと、
前記第１伝送ゲートの出力データをラッチして前記第１データ信号として出力する第１ラッチとを具備することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
記第２データ入力レジスタは、
前記第２状態の第２制御信号DINCLKに応じて前記第１データ信号を伝送する第２伝送ゲートと、
前記第２伝送ゲートの出力データをラッチする第２ラッチと、
前記第１状態の第２制御信号DINCLKに応じて前記第２ラッチの出力データを伝送する第３伝送ゲートと、
前記第３伝送ゲートの出力データをラッチして前記第２データ信号として伝送する第３ラッチとを具備することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項８】
前記第３データ入力レジスタは、
前記第２状態の第２制御信号DINCLKに応じて前記第２データ信号を伝送する第４伝送ゲートと、
前記第４伝送ゲートの出力データをラッチする第４ラッチと、
前記第１状態の第２制御信号DINCLKに応じて前記第４ラッチの出力データを伝送する第５伝送ゲートと、
前記第５伝送ゲートの出力データをラッチして前記第３データ信号として伝送する第５ラッチとを具備することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項９】
前記データ伝送手段は、
前記１サイクル後のライト動作遂行時に、ライト命令、ライト命令が連続的に入力されると第１伝送制御信号C1を、リード命令又は非選択、ライト命令が連続的に入力されると第２伝送制御信号C2を発生し、前記第２サイクル後のライト動作遂行時に、ライト命令、ライト命令、ライト命令が連続的入力されると前記第１伝送制御信号C1を、ライト命令、リード命令又は非選択、ライト命令が連続的に入力されるか、リード命令又は選択、ライト命令、ライト命令が連続的に入力されると前記第２伝送制御信号C2を発生し、リード命令又は非選択、リード命令又は非選択、ライト命令が連続的に入力されると第３伝送制御信号C3を発生する制御信号発生手段と、
第２状態の第１伝送制御信号C1に応じて前記第１データ信号I1を伝送し、前記第２状態の第２伝送制御信号C2に応じて前記第２データ信号I2を伝送し、前記第２状態の第３伝送制御信号C3に応じて前記第３データ信号I3を伝送し、前記伝送されたデータをラッチし出力するデータ伝送制御手段とを具備することを特徴とする請求項１又は４に記載の半導体メモリ装置。
【請求項１０】
前記制御信号発生手段は、
第１状態のクロック信号に応じて前記ライト又はリード命令をラッチし、第２状態のクロック信号に応じて前記ラッチされたデータを第１命令信号W1として出力する第１ライト/リード命令入力レジスタと、
前記第１状態のクロック信号に応じて前記第１命令信号W1をラッチし、前記第２状態のクロック信号に応じて前記ラッチされたデータを第２命令信号W2として出力する第２ライト/リード命令入力レジスタと、
前記第２状態のクロック信号に応じて前記第２命令信号W2をラッチし、前記第２状態のクロック信号に応じて前記ラッチされたデータを第３命令信号W3として出力する第３ライト/リード命令入力レジスタと、
前記１サイクル後のライト動作遂行時に前記第１命令信号W1と第２命令信号W2を論理積して前記第１伝送制御信号C1を発生し、前記２サイクル後のライト動作遂行時は前記第１、第２、第３命令信号W1,W2,W3を論理積して前記第１伝送制御信号C1を発生する第１伝送制御信号発生手段と、
前記１サイクル後のライト動作遂行時に前記第１命令信号W1と第２命令信号W2の反転された信号とを論理積して前記第２伝送制御信号C2を発生し、前記２サイクル後のライト動作遂行時は前記第１命令信号W1と前記第２命令信号W2並びに第３命令信号W3の排他的論理和した信号とを論理積して前記第２伝送制御信号C2を発生する第２伝送制御信号発生手段と、
前記２サイクル後のライト動作遂行時に前記第１命令信号W1と前記第２命令信号W2の反転された信号と前記第３命令信号W3の反転された信号とを論理積して前記第３伝送制御信号C3を発生する第３伝送制御信号発生手段とを具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
記第１ライト/リード命令入力レジスタは、
前記第１状態のクロック信号に応じて前記ライト又はリード命令を伝送する第６伝送ゲートと、
前記第６伝送ゲートの出力データをラッチする第６ラッチと、
前記第２状態のクロック信号に応じて前記ライト又はリード命令を伝送する第７伝送ゲートと、
前記第７伝送ゲートの出力データをラッチして前記第１命令信号W1として出力する第７ラッチとを具備することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
記第２ライト/リード命令入力レジスタは、
前記第１状態のクロック信号に応じて前記第１命令信号W1を伝送する第８伝送ゲートと、
前記第８伝送ゲートの出力データをラッチする第８ラッチと、
前記第２状態のクロック信号に応じて前記ライト又はリード命令を伝送する第９伝送ゲートと、
前記第９伝送ゲートの出力データをラッチして前記第２命令信号W2として伝送する第９ラッチとを具備することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記第３ライト/リード命令入力レジスタは、
前記第１状態のクロック信号に応じて前記第２命令信号W2を伝送する第１０伝送ゲートと、
前記第１０伝送ゲートの出力データをラッチする第１０ラッチと、
前記第２状態のクロック信号に応じて前記ライト又はリード命令を伝送する第１１伝送ゲートと、
前記第１１伝送ゲートの出力データをラッチして前記第３命令信号W3として伝送する第１１ラッチとを具備することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１４】
外部からのアドレスをバッファして出力するアドレス入力バッファと、
第１制御信号COに応じて、前記アドレス入力バッファの出力アドレスを１サイクル又は２サイクル遅延して出力するアドレス入力手段と、
リード命令時には前記アドレス入力バッファからのリードアドレスを出力し、１サイクル後のライト動作遂行時には前記１サイクル遅延されたアドレスを出力し、２サイクル後のライト動作遂行時には前記２サイクル遅延されたアドレスを出力する選択手段と、
前記１サイクル後のライト動作遂行時には前記１サイクル遅延されて入力されるデータをバッファし、前記２サイクル後のライト動作遂行時には前記２サイクル遅延されて入力されるデータをバッファするデータ入力バッファと、
前記１サイクル後のライト動作遂行時に第２制御信号DINCLKに応じて、前記データ入力バッファの出力データを０サイクル又は１サイクル遅延してそれぞれ第１及び第２データ信号I1,I2として出力し、前記２サイクル後のライト動作遂行時に前記第２制御信号に応じて、前記データ入力バッファの出力データを０サイクル又は１サイクル又は２サイクル遅延してそれぞれ第１、第２、第３データ信号I1,I2,I3として出力するデータ入力制御手段と、
前記１サイクル後のライト動作遂行時に、ライト命令、ライト命令が連続的に入力されると第１伝送制御信号C1を発生し、リード命令又は非選択、ライトの命令が連続的に入力されると第２伝送制御信号C2を発生し、前記２サイクル後のライト動作遂行時に、ライト命令、ライト命令、ライト命令が連続的に入力されると前記第１伝送制御信号C1を発生し、リード命令又は非選択、ライト命令、ライト命令が連続的に入力されるか、ライト命令、リード命令又は非選択、ライト命令が連続的に入力すると、前記第２伝送制御信号C2を発生し、リード命令又は非選択、リード命令又は非選択、ライト命令が連続的に入力すると第３伝送制御信号C3を発生する制御信号発生手段と、
前記第１伝送制御信号C1に応じて前記第１データ信号I1を伝送し、前記第２伝送制御信号C2に応じて前記第２データ信号I2を伝送し、前記第３伝送制御信号C3に応じて第３データ信号I3を伝送するデータ伝送制御手段とを具備し、
前記１サイクル後のライト動作遂行時は、前記ライト命令に応じて前記データ伝送制御手段からのデータをセルアレイにライトし、前記リード命令に応じて前記セルアレイからのリードデータをフロースルー方式によりリードし、前記２サイクル後のライト動作遂行時は、前記ライト命令に応じて前記データ伝送制御手段からのデータを前記セルアレイにライトし、前記リード命令に応じて前記セルアレイからのリードデータをパイプライン方式によりリードすることを特徴とする半導体メモリ装置。
【請求項１５】
前記第１制御信号COは、クロック信号とライトイネーブル信号とを論理積した信号であることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第２制御信号DINCLKは、前記１サイクル後のライト動作遂行時には前記ライト命令の１サイクル後に前記クロック信号と同期して発生され、前記２サイクル後のライト動作遂行時は前記ライト命令の２サイクル後に前記クロック信号と同期して発生されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記アドレス入力手段は、
前記第１制御信号COに応じて、前記アドレス入力バッファの出力信号を１サイクル遅延して出力する第１アドレス入力レジスタと、
前記第１制御信号COに応じて、前記アドレス入力バッファの出力信号を２サイクル遅延して出力する第２アドレス入力レジスタと、
前記１サイクル後のライト動作遂行時にオンされて前記第１アドレス入力レジスタの出力信号を前記選択手段に出力し、前記２サイクル後のライト動作遂行時にオフされる第１スイッチと、
前記１サイクル後のライト動作遂行時にオフされ前記２サイクル後のライト動作遂行時にオンされて、前記第１アドレス入力レジスタの出力信号を前記第２アドレス入力レジスタに出力する第２スイッチと、
前記１サイクル後のライト動作遂行時にオフされ前記２サイクル後のライト動作遂行時にオンされて、前記第２アドレス入力レジスタの出力信号を前記選択手段に出力する第３スイッチとを具備することを特徴とする請求項１４記載の半導体メモリ装置。
【請求項１８】
前記データ入力制御手段は、
前記第１状態の第２制御信号DINCLKに応じて、前記データ入力バッファを通って出力されるデータを前記第１データ信号I1として伝送する第１データ入力レジスタと、
前記第２状態の第２制御信号DINCLKに応じて前記第１データ入力レジスタの出力信号をラッチし、前記第１状態の第２制御信号DINCLKに応じて前記ラッチされたデータを前記第２データ信号I2として出力する第２データ入力レジスタと、
前記第２状態の第２制御信号DINCLKに応じて前記第２データ入力レジスタの出力信号をラッチし、前記第１状態の第２制御信号DINCLKに応じて前記ラッチされたデータを前記第３データ信号I3として出力する第３データ入力レジスタと、
前記１サイクル後のライト動作遂行時にオフされ前記第２サイクル後のライト動作遂行時にオンされて、前記第２データ信号I2を前記第３データ入力レジスタに伝送する第４スイッチと、
前記１サイクル後のライト動作遂行時にオフされ前記２サイクル後のライト動作遂行時にオンされて、前記第３データ信号I3を前記データ伝送制御部に出力する第５スイッチとを具備することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１９】
前記第１データ入力レジスタは、
前記第１状態の第２制御信号DINCLKに応じてオンされて、前記データ入力バッファの出力データを伝送する第１伝送ゲートと、
前記第１伝送ゲートの出力データをラッチして前記第１データ信号I1として出力する第１ラッチとを具備することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第２データ入力レジスタは、
前記第２状態の第２制御信号DINCLKに応じて前記第１データ信号I1を伝送する第２伝送ゲートと、
前記第２伝送ゲートの出力データをラッチする第２ラッチと、
前記第１状態の第２制御信号DINCLKに応じて前記第２ラッチの出力データを伝送する第３伝送ゲートと、
前記第３伝送ゲートの出力データをラッチして前記第２データ信号I2として伝送する第３ラッチとを具備することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２１】
前記第３データ入力レジスタは、
前記第２状態の第２制御信号DINCLKに応じて前記第２データ信号I2を伝送する第４伝送ゲートと、
前記第４伝送ゲートの出力データをラッチする第４ラッチと、
前記第１状態の第２制御信号DINCLKに応じて前記第４ラッチの出力データを伝送する第５伝送ゲートと、
前記第５伝送ゲートの出力データをラッチして前記第３データ信号I3として伝送する第５ラッチとを具備することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２２】
前記データ伝送制御手段は、
第２状態の第１伝送制御信号C1に応じて前記第１データ信号I1を伝送する第６伝送ゲートと、
第２状態の第２伝送制御信号C2に応じて前記第２データ信号I2を伝送する第７伝送ゲートと、
第２状態の第５伝送制御信号C3に応じて前記第３データ信号I3を伝送する第８伝送ゲートと、
前記第６、第７、第８伝送ゲートの出力データをラッチして出力する第６ラッチとを具備することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項２３】
前記制御信号発生手段は、
第１状態のクロック信号に応じて前記ライト又はリード命令をラッチし、第２状態のクロック信号に応じて前記ラッチされたデータを第１命令信号W1として出力する第１ライト/リード命令入力レジスタと、
前記第１状態のクロック信号に応じて前記第１命令信号W1をラッチし、前記第２状態のクロック信号に応じて前記ラッチされたデータを第２命令信号W2として出力する第２ライト/リード命令入力レジスタと、
前記第２状態のクロック信号に応じて前記第２命令信号W2をラッチし、前記第２状態のクロック信号に応じて前記ラッチされたデータを第３命令信号W3として出力する第３ライト/リード命令入力レジスタと、
前記１サイクル後のライト動作遂行時に前記第１命令信号W1と第２命令信号W2を論理積して前記第１伝送制御信号C1を発生し、前記２サイクル後のライト動作遂行時に前記第１、第１、及び第３命令信号W1,W2,W3を論理積して前記第１伝送制御信号C1を発生する第１伝送制御信号発生手段と、
前記第１サイクル後のライト動作遂行時に前記第１命令信号W1と第２命令信号W2の反転信号とを論理積して前記第２伝送制御信号C2を発生し、前記２サイクル後のライト動作遂行時に前記第１命令信号W1と前記第２命令信号W2並びに第３命令信号W3の排他的論理和した信号とを論理積して前記第２伝送制御信号C2を発生する第２伝送制御信号発生手段と、
前記２サイクル後のライト動作遂行時に前記第１命令信号W1と前記第２命令信号W2の反転信号と第３命令信号W3の反転信号とを論理積して前記第３伝送制御信号C3を発生する第３伝送制御信号発生手段とを具備することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項２４】
前記第１ライト/リード命令入力レジスタは、
前記第１状態のクロック信号に応じて前記ライト又はリード命令を伝送する第６伝送ゲートと、
前記第６伝送ゲートの出力データをラッチする第６ラッチと、
前記第２状態のクロック信号に応じて前記ライト又はリード命令を伝送する第７伝送ゲートと、
前記第７伝送ゲートの出力データをラッチして前記第１命令信号W1として出力する第７ラッチとを具備することを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２５】
前記第２ライト/リード命令入力レジスタは、
前記第１状態のクロック信号に応じて前記第１命令信号W1を伝送する第８伝送ゲートと、
前記第８伝送ゲートの出力データをラッチする第８ラッチと、
前記第２状態のクロック信号に応じて前記ライト又はリード命令を伝送する第９伝送ゲートと、
前記第９伝送ゲートの出力データをラッチして前記第２命令信号W2として伝送する第９ラッチとを具備することを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２６】
前記第３ライト/リード命令入力レジスタは、
前記第１状態のクロック信号に応じて前記第２命令信号W2を伝送する第１０伝送ゲートと、
前記第１０伝送ゲートの出力データをラッチする第１０ラッチと、
前記第２状態のクロック信号に応じて前記ライト又はリード命令を伝送する第１１伝送ゲートと、
前記第１１伝送ゲートの出力データをラッチして前記第３命令信号W3として伝送する第１１ラッチと、を具備することを特徴とする請求項２３に記載の半導体メモリ装置。
【請求項２７】
外部からのリードアドレスはそのまま出力し、１サイクル後のライト動作遂行時にはライトアドレスを１サイクル遅延して出力し、２サイクル後のライト動作遂行時にはライトアドレスを２サイクル遅延して出力するアドレス入力制御手段と、
前記１サイクル後のライト動作遂行時に外部からの１サイクル後に入力されるライトデータを０サイクル又は１サイクル遅延して出力し、前記２サイクル後のライト動作遂行時に外部から２サイクル後に入力されるライトデータを０サイクル又は１サイクル又は２サイクル遅延して出力するデータ入力制御手段とを具備し、
前記アドレス入力制御手段からのリードアドレスに該当する所定数のセルからのデータをリードして、前記１サイクル後のライト動作遂行時はフロースルー方式によりデータを出力し、前記２サイクル後のライト動作遂行時はパイプライン方式によりデータを出力し、前記アドレス入力制御手段からのライトアドレスに該当する所定数のセルに前記データ入力制御手段からのデータをライトすることを特徴とする半導体メモリ装置のデータ処理方法であって、
前記１サイクル後のライト動作遂行時に、ライト命令、ライト命令が連続的に入力されると前記０サイクル遅延されたデータを、リード命令又は非選択、ライト命令が連続的に入力されると前記１サイクル遅延されたデータを前記所定数のセルに伝送し、前記２サイクル後のライト動作遂行時に、ライト命令、ライト命令、ライト命令が連続的に入力されると前記０サイクル遅延されたデータを、ライト命令、リード命令又は非選択、ライトの命令が連続的に入力されるか、リード命令又は非選択、ライト命令、ライトの命令が連続的に入力されると、前記１サイクル遅延されたデータを、リード命令又は非選択、リード命令又は非選択、ライトの命令が連続的に入力されると前記２サイクル遅延されたデータを前記所定数のセルに伝送することを特徴とする半導体メモリ装置のデータ処理方法。
【請求項２８】
１サイクル及び２サイクル後のライト動作を行い得る半導体メモリ装置であって、
外部からのリードアドレスはそのまま出力し、１サイクル後のライト動作遂行時にはライトアドレスを１サイクル遅延して出力し、２サイクル後のライト動作遂行時にはライトアドレスを２サイクル遅延して出力するアドレス入力制御手段と、
前記１サイクル後のライト動作遂行時に、ライト命令、ライト命令が連続的に入力すると０サイクル遅延されたデータを伝送し、リード命令又は非選択とライト命令が連続的に入力すると１サイクル遅延されたデータを伝送し、前記２サイクル後のライト動作遂行時に、ライト命令、ライト命令、ライト命令が連続的に入力すると前記０サイクル遅延されたデータを伝送し、ライト命令、リード命令又は非選択、ライト命令が連続的に入力するか、リード命令又は非選択、ライト命令、ライトの命令が連続的に入力すると、前記１サイクル遅延されたデータを伝送し、リード命令又は非選択、リード命令又は非選択、ライト命令が連続的に入力すると、前記２サイクル遅延されたデータを伝送し、前記アドレス入力制御手段からのライトアドレスに該当するセルに前記伝送されるデータをライトするライト手段と、
前記アドレス入力制御手段からのリードアドレスに該当するセルからのデータをリードして、前記１サイクル後のライト動作遂行時はフロースルー方式によりデータを出力し、前記２サイクル後のライト動作遂行ときはパイプライン方式によりデータを出力するリード手段とを具備することを特徴とする半導体メモリ装置。
【請求項２９】
１サイクル及び２サイクル後のライト動作を行い得る半導体メモリ装置のデータ処理方法であって、
前記１サイクル後のライト動作遂行時には、ライト命令が連続的に入力する間はライト命令から１サイクル遅延されたデータを順にライトするが、リード命令があると最後のライト命令でライトするデータをライトせずに保持してリード命令を実行しフロースルー方式によりデータを出力し、リード命令後のライト命令で該リード命令の実行後に前記保持された最後のライト命令のデータをライトするよう動作し、
前記２サイクル後のライト動作遂行時には、ライト命令が連続的に入力する間はライト命令から２サイクル遅延されたデータを順にライトするが、リード命令があると最後の２つのライト命令でライトするデータをライトせずに保持してリード命令を実行しパイプライン方式によりデータを出力し、前記リード命令後のライト命令で前記保持された最後から２番目のライト命令のデータをライトし、その後のライト命令で前記保持された最後のライト命令のデータをライトすることにより、
リード動作とライト動作の遷移をデッドサイクルなしに行うことを特徴とする半導体メモリ装置のデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係るもので、特にデッドサイクル(dead  cycle)なしに１サイクル及び２サイクル後のライト動作を行い得る半導体メモリ装置及びそのデータ処理方法に関する。
【０００２】
【従来の技術】
従来の１サイクル又は２サイクル後のライト機能を具備した半導体メモリ装置は、ライト動作の遂行時にライトアドレスを入力し、前記ライトアドレスの入力から１サイクル又は２サイクルの遅延後に外部からのライトデータを入力してライト動作を行う。
【０００３】
【発明が解決しようとする課題】
ところが、従来の１サイクル後又は２サイクロ後のライト機能を具備した半導体メモリ装置は、リード動作からライト動作へ、あるいはライト動作からリード動作へ遷移するときにデッドサイクルが要求されるという問題点があった。デッドサイクルが存在することは動作しないサイクル(NOP;no  operation)が存在することを意味し、このようなデッドサイクルの存在はバスの使用効率低下の問題を惹起している。
【０００４】
そこで最近、デッドサイクルのない１サイクル又は２サイクル後のライト動作を行い得る半導体メモリ装置に対する重要性が増加しているが、この機能を実現する詳細な回路構成及びデータ処理方法は提供されていない。
【０００５】
本発明の目的は、デッドサイクルなしに１サイクル及び２サイクル後のライト機能を行い得る半導体メモリ装置及びそのデータ処理方法を提供する。
【０００６】
【課題を解決するための手段】
このような目的を達成するため、本発明による半導体メモリ装置は、外部からのリードアドレスはそのまま出力し、１サイクル後のライト動作遂行時にはライトアドレスを１サイクル遅延して出力し、２サイクル後のライト動作遂行時にはライトアドレスを２サイクル遅延して出力するアドレス入力制御手段と、前記１サイクル後のライト動作遂行時には、外部からライトアドレスの１サイクル後に入力されるライトデータを０サイクル又は１サイクル遅延して出力し、前記２サイクル後のライト動作遂行時には、外部から２サイクル後に入力されるライトデータを０サイクル又は１サイクル又は２サイクル遅延して出力するデータ入力制御手段と、前記１サイクル後のライト動作遂行時に、ライト命令、ライト命令が連続的に入力すると前記０サイクル遅延されたデータを伝送し、リード命令又は非選択とライト命令が連続的に入力すると前記１サイクル遅延されたデータを伝送し、前記２サイクル後のライト動作遂行時に、ライト命令、ライト命令、ライト命令が連続的に入力すると前記０サイクル遅延されたデータを伝送し、ライト命令、リード命令又は非選択、ライト命令が連続的に入力するか、リード命令又は非選択、ライト命令、ライト命令が連続的に入力すると、前記１サイクル遅延されたデータを伝送し、リード命令又は非選択、リード命令又は非選択、ライト命令が連続的に入力すると、前記２サイクル遅延されたデータを伝送するデータ伝送手段とを具備し、前記アドレス入力制御手段からのリードアドレスに該当するセルからのデータをリードして、前記１サイクル後のライト動作遂行時はフロースルー方式によりデータを出力し、前記２サイクル後のライト動作遂行時はパイプライン方式によりデータを出力し、前記アドレス入力制御手段からのライトアドレスに該当するセルに前記データ伝送手段から伝送されるデータをライトすることを特徴とする。
【０００７】
又、本発明による半導体メモリ装置のデータ処理方法は、外部からのリードアドレスはそのまま出力し、１サイクル後のライト動作遂行時にはライトアドレスを１サイクル遅延して出力し、２サイクル後のライト動作遂行時にはライトアドレスを２サイクル遅延して出力するアドレス入力制御手段と、前記１サイクル後のライト動作遂行時に外部からの１サイクル後に入力されるライトデータを０サイクル又は１サイクル遅延して出力し、前記２サイクル後のライト動作遂行時に外部から２サイクル後に入力されるライトデータを０サイクル又は１サイクル又は２サイクル遅延して出力するデータ入力制御手段とを具備し、前記アドレス入力制御手段からのリードアドレスに該当する所定数のセルからのデータをリードして、前記１サイクル後のライト動作遂行時はフロースルー方式によりデータを出力し、前記２サイクル後のライト動作遂行時はパイプライン方式によりデータを出力し、前記アドレス入力制御手段からのライトアドレスに該当する所定数のセルに前記データ入力制御手段からのデータをライトすることを特徴とする半導体メモリ装置のデータ処理方法であって、前記１サイクル後のライト動作遂行時に、ライト命令、ライト命令が連続的に入力されると前記０サイクル遅延されたデータを、リード命令又は非選択、ライト命令が連続的に入力されると前記１サイクル遅延されたデータを前記所定数のセルに伝送し、前記２サイクル後のライト動作遂行時に、ライト命令、ライト命令、ライト命令が連続的に入力されると前記０サイクル遅延されたデータを、ライト命令、リード命令又は非選択、ライトの命令が連続的に入力されるか、リード命令又は非選択、ライト命令、ライトの命令が連続的に入力されると、前記１サイクル遅延されたデータを、リード命令又は非選択、リード命令又は非選択、ライトの命令が連続的に入力されると前記２サイクル遅延されたデータを前記所定数のセルに伝送することを特徴とする
【発明の実施の形態】
以下、添付の図面を参照して、本発明のデッドサイクルのない１及び２サイクル後のライト動作を行い得る半導体メモリ装置の一実施の形態を説明する。
【０００８】
＜本実施の形態の半導体メモリ装置の構成例＞
図１は、本実施の形態の半導体メモリ装置のブロック図であって、n×m個のメモリセル(10-1,10-2,…,10-m,…)、プリーチャージ及び等化回路(12-1,12-2,…,12-m)、列選択スイッチ(14-1,14-2,…,14-m)、行アドレスデコーダ16、列アドレスデコーダ18、ライトドライバ20、センス増幅器22、アドレス入力バッファ24、アドレス入力レジスタ26,28、マルチプレクサ30、データ入力バッファ32、データ入力レジスタ34,36,38、データ伝送制御部40、データ出力バッファ42、スイッチS1,S2,S3,S4,S5,S6,S7、WE入力バッファ44、WE入力レジスタ46,48,50、及び制御信号発生部52から構成されている。
【０００９】
以下、このように構成された半導体メモリ装置の各部機能を説明する。
【００１０】
n×m個のメモリセル(10-1,10-2,…,10-m,…)は、それぞれのメモリセルに貯蔵されたデータを該当ビットライン対(BL1,BL1B),(BL2,BL2B),…,(BLm,BLmB)に伝送するか、該当ビットライン対に伝送されたデータをそれぞれのメモリセルに貯蔵する。プリーチャージ及び等化回路(12-1,12-2,…,12-m)は、該当ビットライン対(BL1,BL1B),(BL2,BL2B),…,(BLm,BLmB)をプリーチャージし等化する。列選択スイッチ(14-1,14-2,…,14-m)は、該当ビットライン対と該当データライン対(DLK,DLBk)間のデータの伝送を制御する。行アドレスデコーダ16は、行アドレス信号Xをデコーディングしてn個のワードライン選択信号(WL1,WL2,…,WLn)を発生する。列アドレスデコーダ18は、列アドレス信号Yをデコーディングしてm個の列選択スイッチを制御するための制御信号Y1,Y2,…,Ymを発生する。
【００１１】
アドレス入力バッファ24は、外部から入力されるアドレスXAiをバッファして出力する。アドレス入力レジスタ26,28は、制御信号COに応じてアドレスXAiをそれぞれ１サイクル、２サイクル遅延して信号WA1,WA2としてそれぞれ出力する。制御信号COは、クロック信号CLKとライトイネーブル信号WEを論理積した信号である。マルチプレクサ30は、リードイネーブル信号REに応じてアドレス入力バッファ24によりバッファされたリードアドレスRAを選択して出力するか、ライトイネーブル信号WEに応じて１サイクル後のライト動作遂行時はライトアドレスWA1を出力し、２サイクル後のライト動作遂行時はライトアドレスWA2を選択して出力する。
【００１２】
データ入力バッファ32は、外部からのデータ入力信号XDjをバッファして出力する。データ入力レジスタ34,36,38は、データ入力制御クロックDINCLKに応じてデータ入力バッファ32によりバッファされたデータ入力信号をそれぞれ０サイクル、１サイクル、２サイクル遅延して、信号I1,I2,I3としてそれぞれ出力する。データ入力制御クロックDINCLKは、１サイクル後のライト動作遂行時はライト命令の１サイクル後にクロック信号CLKに同期して発生される信号で、２サイクル後のライト命令遂行時はライト命令の２サイクル後にクロック信号CLKと同期して発生される信号である。データ伝送制御部40は、１サイクル後のライト動作遂行時は、制御信号C1に応じてデータ入力レジスタ34の出力信号を発生し、制御信号C2に応じてデータ入力レジスタ36の出力信号を発生する。そして、２サイクル後のライト動作遂行時は、制御信号C1に応じてデータ伝送ゲート34の出力信号を発生し、制御信号C2に応じてデータ入力レジスタ36の出力信号を発生し、制御信号C3に応じてデータ入力レジスタ38の出力信号を発生する。
【００１３】
データ出力バッファ42は、センス増幅器22により増幅されたデータを１サイクル後のライト動作遂行時は信号KDATA,OEに応じて出力信号XDOyとして発生し、２サイクル後のライト動作遂行時は信号KDATA,OEに応じて１サイクル遅延させて出力信号XDOyとして発生する。
【００１４】
WE入力バッファ44は、ライトイネーブル信号WEを入力してバッファする。WE入力レジスタ46,48,50は、バッファされたライトイネーブル信号をそれぞれ１サイクル、２サイクル、３サイクル遅延して信号W1,W2,W3としてそれぞれ出力する。制御信号発生部52は、１サイクル後のライト動作遂行時に信号W1,W2の入力を受けて制御信号C1,C2を発生し、２サイクル後のライト遂行時は信号W1,W2,W3の入力を受けて制御信号C1,C2,C3を発生する。即ち、WE入力バッファ44、WE入力レジスタ46,48,50、及び制御信号発生部52は、１サイクル後のライト動作遂行時に２つのライトの命令が連続的に入力すると制御信号C1を発生し、リード、ライトの命令が連続的に入力すると制御信号C2を発生する。そして、２サイクル後のライト動作遂行時にライト命令、ライト命令、ライト命令が連続的に入力すると制御信号C1を発生し、リード、ライト、ライトの命令又はライト、リード、ライトの命令が連続的に入力すると制御信号C2を発生し、リード、リード、ライトの命令が連続的に入力すると制御信号C3を発生する。そして、１サイクル後のライト動作遂行時はスイッチS1がオンされてスイッチS2,S3,S4,S5,S6,S7がオフされ、２サイクル後のライト動作遂行時はスイッチS1がオフされてスイッチS2,S3,S4,S5,S6,S7がオンされる。
【００１５】
＜データ入力部の構成例＞
（データ入力制御部及びデータ伝送制御部）
図２は、図１に示したデータ入力レジスタを含むデータ入力制御部並びにデータ伝送制御部の回路例を示す図であって、各部の構成及び動作を説明する。
【００１６】
データ入力レジスタ34は、インバータ60、CMOS伝送ゲート62、及びインバータ64,66により構成されたラッチからなっている。CMOS伝送ゲート62は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータ入力バッファ32の出力信号INを伝送する。インバータ64,66により構成されたラッチは、CMOS伝送ゲート62の出力信号をラッチし反転して信号I1として出力する。
【００１７】
データ入力レジスタ36は、インバータ68,76、CMOS伝送ゲート70,78、及びインバータ(72,74),(80,82)によりそれぞれ構成されたラッチからなっている。CMOS伝送ゲート70は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じて信号I1を伝送する。インバータ72,74により構成されたラッチは、CMOS伝送ゲート70の出力信号をラッチし反転して出力する。CMOS伝送ゲート78は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてインバータ72の出力信号を伝送する。インバータ80,82により構成されたラッチは、CMOS伝送ゲート78の出力信号をラッチし反転して出力する。
【００１８】
データ入力レジスタ38は、インバータ84,92、CMOS伝送ゲート86,94、及びインバータ(88,90)(96,98)によりそれぞれ構成されたラッチからなっている。データ入力レジスタ38の構成及び動作は、データ入力レジスタ36の構成及び動作と同様である。即ち、CMOS伝送ゲート86は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じて信号12を伝送する。インバータ88,90により構成されたラッチは、CMOS伝送ゲート86の出力信号をラッチし反転して出力する。CMOS伝送ゲート94は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてインバータ88の出力信号を伝送する。インバータ96,98により構成されたラッチは、CMOS伝送ゲート94の出力信号をラッチし反転して信号I3として出力する。
【００１９】
データ伝送制御部40は、インバータ100,104,108、CMOS伝送ゲート102,106,110、及びインバータ112,114により構成されたラッチからなっている。CMOS伝送ゲート102,106,110のそれぞれは、"ハイ"レベルの制御信号C1,C2,C3に応じて信号I1,I2,I3をそれぞれ伝送する。インバータ112,114により構成されたラッチは、CMOS伝送ゲート102,106,110の出力信号をラッチし反転して信号WDとして出力する。
【００２０】
そして、スイッチS4,S5の構成及び動作は上述のようである。
（制御信号生成部）
図３は、図１に示した制御信号発生部を含む制御信号生成部の回路例を示す図であって、各部の構成及び動作を以下に説明する。
【００２１】
ライトイネーブル（ＷＥ）信号入力バッファ44は、２個の直列連結されたインバータ120,122から構成されている。ライトイネーブル信号入力バッファ44はライトイネーブル信号WEを入力してバッファする。
【００２２】
WE入力レジスタ46は、インバータ124,132、CMOS伝送ゲート126,134、及びインバー(128,130)(136,138)によりそれぞれ構成されたラッチからなっている。CMOS伝送ゲート126は、"ロー"レベルのクロック信号CLKに応じてバッファされたライトイネーブル信号WEを伝送する。インバータ128,130により構成されたラッチは、バッファされたライトイネーブル信号WEをラッチし反転して出力する。CMOS伝送ゲート134は、"ハイ"レベルのクロック信号CLKに応じてインバータ128の出力信号を伝送する。インバータ136,138により構成されたラッチは、CMOS伝送ゲート134の出力信号をラッチし反転して信号W1として出力する。
【００２３】
WE入力レジスタ48は、インバータ140,148、CMOS伝送ゲート142,150、及びインバータ(144,146)(152,154)により構成されたラッチからなっている。WE入力レジスタ48の構成及び動作は、上述のWE入力レジスタ46の構成及び動作と同様である。この回路は、インバータ152の出力信号を信号W2として出力する。
【００２４】
WE入力レジスタ50は、インバータ156,164、CMOS伝送ゲート158,166、及びインバータ(160,162)(168,170)から構成されたラッチによりなっている。WE入力レジスタ50の構成及び動作も、上述のWE入力レジスタ46,48の構成及び動作と同様である。この回路はインバータ168の出力信号を信号W3として出力する。
【００２５】
制御信号発生部52は、NANDゲート176,182,190,194,198、NORゲート174,178,184,192,196,199、インバータ180,188、XNORゲート180、及びスイッチS8,S9,S10,S11,S12から構成されている。
【００２６】
１サイクル後のライト動作遂行時は、スイッチS9,S11がオンされ、スイッチS6,S7,S8,S10,S12はオフされる。この場合、NANDゲート194は"ハイ"レベルの信号W1,W2が入力されると、"ロー"レベルの信号を発生する。そして、NORゲート196はインバータ172により反転されたクロック信号に応じてNANDゲート194の出力信号を反転して、制御信号C1を発生する。即ち、クロック信号CLKの"ハイ"レベルでNANDゲート194の出力信号を反転して出力する。そして、インバータ180並びにNANDゲート182は"ロー"レベルの信号W2と"ハイ"レベルの信号W1が入力されると、"ロー"レベルの信号を発生する。そして、NORゲート184は反転されたクロック信号に応じてNANDゲート182の出力信号を反転して、制御信号C2を発生する。
【００２７】
２サイクル後のライト動作遂行時は、スイッチS6,S7,S8,S10,S12がオンされ、スイッチS9,S11がオフされる。この場合、NANDゲート198は"ハイ"レベルの信号W1,W2,W3が入力されると"ロー"レベルの信号を発生する。NORゲート199は反転されたクロック信号に応じてNANDゲート198の出力信号を反転して、制御信号C1を発生する。そして、XNORゲート186及びインバータ188は、"ハイ"レベルの信号W1と"ロー"レベルの信号W2が入力されるか、"ロー"レベルの信号W1と"ハイ"レベルの信号W2が入力されると"ハイ"レベルの信号を発生する。NANDゲート190は"ハイ"レベルの信号W1と"ハイ"レベルのインバータ188の出力信号が入力されると、"ロー"レベルの信号を発生する。NORゲート192は反転されたクロック信号に応じてNANDゲート182の出力信号を反転して、制御信号C2を発生する。そして、NORゲート174は、"ロー"レベルの信号W2,W3が入力されると"ハイ"レベルの信号を発生する。NANDゲート176は、"ハイ"レベルの信号W1と"ハイ"レベルのNORゲート174の出力信号が入力されると"ロー"レベルの信号を発生する。NORゲート178は反転されたクロック信号に応じてNANDゲート178の出力信号を反転して、制御信号C3を発生する。
【００２８】
＜データ出力バッファの構成例＞
図４は図１に示したデータ出力バッファの回路例を示す図であって、PMOSトランジスタ200,202,204,218,220,224,226、NMOSトランジスタ206,208,210,212,222,228、インバータ214,216,234,236,244,246、NORゲート238,240、NANDゲート242,246、及びインバータ230,232により構成されたラッチからなっている。
【００２９】
PMOSトランジスタ200,202,204及びNMOSトランジスタ206,208,210,212により構成されたイネーブル回路は、ライト動作遂行時は、イネーブル信号KDPRECBが"ハイ"レベルであるため、PMOSトランジスタ200がオフされ、NMOSトランジスタ210,212がオンされて、データライン対DTA,DTABを"ロー"レベルにする。そして、リード動作遂行時は、イネーブル信号KDPRECBが"ロー"レベルであるため、PMOSトランジスタ200がオンされ、NMOSトランジスタ210,212がオフされて、センス増幅器出力信号SAS,SASBを増幅してそれぞれデータライン対DTA,DTABに伝送する。
【００３０】
インバータ214,216、PMOSトランジスタ218,220,224,226、NMOSトランジスタ222,228、及びインターター230,232から構成されたラッチは、ライト動作遂行時は、データライン対DTA,DTABのデータの全てが"ロー"レベルであるため、PMOSトランジスタ220,226並びにNMOSトランジスタ222,228の全てがオフされ、PMOSトランジスタ218,224がオンされて、データライン対DTBB,DTBにはラッチ230,232にラッチされたデータが維持される。リード動作遂行時は、データライン対DTA,DTABに伝送されたデータをそれぞれ反転してデータライン対DTB,DTBBに伝送する。
【００３１】
インバータ234,236及びNORゲート238,240から構成された回路は、クロック信号CLKと同期された信号KDATAにより、データライン対DTBB,DTBに伝送されたデータをそれぞれ反転してデータライン対DTC,DTCBに出力する。即ち、前記回路は、信号KDATAが"ロー"レベルから"ハイ"レベルに遷移するとき、データライン対DTBB,DTBに伝送されたデータをそれぞれ反転して、データライン対DTC,DTCBに伝送する。
【００３２】
信号KDATAは、１サイクル後のライト動作遂行時は、センス増幅器22の出力信号をバッファして出力するようにイネーブルされ、２サイクル後のライト動作遂行時は、センス増幅器22の出力信号をバッファしてラッチし、該ラッチされたデータを１サイクル遅延して出力するようにイネーブルされる。即ち、信号KDATAは、１サイクル後のライト動作を行う場合は、現在のサイクルでリードデータを出力するようにイネーブルされ、２サイクル後のライト動作を遂行する場合は、次のサイクルでリードデータを出力するようにイネーブルされる。すなわち、図４に示したデータ出力バッファのラッチ230,232にラッチされるタイミングは、１サイクル又は２サイクル後のライト動作遂行時のどちらでも同じであり、信号KDATAによる出力信号対DOU,DODの出力タイミングにのみ差がある。
【００３３】
そして、NANDゲート242,246及びインバータ244,246から構成された回路は、出力イネーブル信号OEに応じてデータライン対DTC,DTCBに伝送された信号をデータ出力信号対DOU,DODにそれぞれ出力する。
【００３４】
即ち、１サイクル後のライト動作遂行時のリード方法は、データ出力バッファにラッチされたデータを信号KDATAに応じて現在のサイクルで出力されるフロースルー(flow_through)方法を用い、２サイクル後のライト動作遂行時のリード方法は、データ出力バッファにラッチされたデータを信号KDATAに応じて次のサイクルで出力するパイプライン(pipelined)方法を用いる。
【００３５】
尚、スイッチ（Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０，Ｓ１１，Ｓ１２）の構成を例を挙げて図示していないが、ＣＭＯＳ伝送ゲートで構成することができるし、ヒューズを用いて構成することもできる。
もし、ＣＭＯＳ伝送ゲートを用いて構成する場合は、外部からの１サイクル後ライト動作及び２サイクル後ライト動作の制御信号に応じてＣＭＯＳ伝送ゲートが制御されるように構成すればよい。例えば、制御信号が”ハイ”レベルである場合に、２サイクル後ライト動作の遂行時にオンされるＣＭＯＳ伝送ゲートに制御信号が印可され、１サイクル後ライト動作の遂行時にオンされるＣＭＯＳ伝送ゲートに反転された制御信号が印可されるように構成するとすれば、２サイクル後ライト動作を遂行しようとする場合は”ハイ”レベルの制御信号を印可し、１サイクル後ライト動作を遂行しようとする場合は”ロー”レベルの制御信号を印可すればよい。そして、ヒューズを用いてスイッチを構成して、１サイクル後ライト動作と２サイクル後ライト動作中のいずれかの動作を遂行するように素子を固定する場合は、素子出荷前に該当ヒューズを切断すればよい。
【００３６】
＜本実施の形態の半導体メモリ装置の動作例＞
上述のような本実施の形態に係る半導体メモリ装置の各部動作の説明を参考して、図１に示した本実施の形態の半導体メモリ装置の１サイクル及び２サイクル後のライト動作遂行時のアドレス及びデータ処理方法を、図５及び図６のタイミング図を用いて説明する。
【００３７】
（１サイクル後のライト動作の例）
まず、１サイクル後のライト動作は、次の２つの場合に分類される。
【００３８】
第１の場合は、２つのライトの命令が連続して入力される場合で、２番目のライト命令時に入力されるライトデータをセルにライトする。第２の場合は、リード、ライトの命令が連続して入力される場合で、２番目のライトの命令時にその連続された命令前の最後に入力されたライト命令に該当するライトデータをセルにライトする。
【００３９】
図５は、図１に示した装置の１サイクル後のライト動作を説明するタイミング図であって、ライトデータがライトアドレス入力から１サイクル後に入力される。そして、このときは上述のように図１に示したスイッチS1がオンされ、スイッチS2,S3,S4,S5,S6,S7がオフされ、図３に示したスイッチS8,S10,S12がオフされ、スイッチS9,S11がオンされる。
【００４０】
１番目のサイクルでライト命令が入力されると、アドレス入力バッファ24は、外部からのアドレスA0をバッファしてアドレス入力レジスタ26に出力する。アドレス入力レジスタ26は、"ハイ"レベルの制御信号COに応じてアドレスA0をラッチし、"ロー"レベルの制御信号C0に応じてアドレスA0を出力する。一方、データ入力バッファ32は、データD0をバッファして出力する。データ入力レジスタ34は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD0を出力する。WE入力バッファ44は、ライトイネーブル信号WEを入力してバッファする。WE入力レジスタ46は、"ハイ"レベルのクロック信号に応じて"ハイ"レベルの信号ＷＥをラッチし信号W1として出力する。
【００４１】
２番目のサイクルでライトの命令が入力されると、アドレス入力バッファ24は、外部からのライトアドレスA1をバッファしてアドレス入力レジスタ26に出力する。アドレス入力レジスタ26は、"ハイ"レベルの制御信号C0に応じてアドレスA0を、"ロー"レベルの制御信号COに応じてアドレスA1を、信号WA1として出力する。データ入力レジスタ34は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じてデータD0を、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD1を、信号I1として出力する。データ入力バッファ32は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD1をバッファして出力する。データ入力レジスタ36は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD0を出力する。WE入力バッファ44は、WE信号をバッファして出力する。WE入力レジスタ46,48は、"ハイ"レベルの信号を信号W1,W2として出力する。
【００４２】
制御信号発生部52は、"ハイ"レベルのクロック信号CLKに応じて信号W1,W2を論理積した制御信号C1を発生する。データ伝送制御部40は、制御信号C1に応じてデータ入力レジスタ34から出力されるデータD0をラッチし、信号WDとして出力する。従って、アドレスA0に該当するライトデータD0のライト動作が行われる。
【００４３】
図５で１番目（Ｉ）、２番目（II）のサイクルは、第１の場合に当たる。
【００４４】
３番目のサイクルでリード命令が入力されると、アドレス入力バッファ24は、外部からのリードアドレスA2をバッファしてマルチプレクサ30に出力する。アドレス入力レジスタ26は、"ロー"レベルの制御信号C0に応じてアドレスA1を信号WA1として出力する。データ入力レジスタ34は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じてデータD1を信号I1として伝送する。データ入力レジスタ36は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じてデータD1を、"ロー"レベルの制御クロックDINCLKに応じてデータD1を、信号I2として伝送する。WE入力レジスタ46,48は、"ロー"レベルと"ハイ"レベルの信号をそれぞれ信号W1,W2として発生する。
【００４５】
制御信号発生部52は制御信号C1,C2を発生しない。それで、ライト動作を行わず、フロースルー方式によるデータリード動作が行われて、出力データQ2が出力信号XDOyとして発生される。
【００４６】
４番目のサイクルでライト命令が入力されると、アドレス入力バッファ24は、アドレスA3をバッファして出力する。アドレス入力レジスタ26は、"ハイ"レベルの制御信号COに応じてアドレスA1を、"ロー"レベルの制御信号COに応じてアドレスA3を、アドレスWA1として出力する。データ入力バッファ32は、データD3をバッファして出力する。データ入力レジスタ34は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD3を出力する。データ入力レジスタ36は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD1を出力する。WE入力バッファ44は、WE入力をバッファして出力する。WE入力レジスタ46,48は、"ハイ"レベルと"ロー"レベルの信号をそれぞれ信号W1,W2として出力する。
【００４７】
制御信号発生部52は、"ハイ"レベルのクロック信号に応じて制御信号C2を発生する。データ伝送制御部40は、制御信号C2に応じてデータD1を信号WDとして伝送する。従って、アドレスA1に該当するライトデータD1のライト動作が行われる。
【００４８】
図５で３番目（III）、４番目（IV）のサイクルは、上述の第２の場合に当たる。
【００４９】
図５のタイミング図からわかるように、２番目のライトサイクルでライトデータD0がデータライン対に伝送され、３番目のリードサイクルでリードデータQ2がセルからデータ対に伝送され、４番目のライトサイクルでライトデータD1がデータライン対に伝送される。従って、データライン対におけるデータ衝突問題は発生しない。
【００５０】
（２サイクル後のライト動作の例）
次いで、２サイクル後のライト動作は、次の３つの場合に分類される。
【００５１】
第１の場合は、３つのライトの命令が連続して入力される場合であって、３番目のライト命令時に入力されるライトデータをセルにライトする。
【００５２】
第２の場合は、ライト、リード、ライトの命令が連続して入力されるか、リード、ライト、ライトの命令が連続して入力される場合であって、３番目のライト命令に応じて連続される命令前の最後に入力されたライト命令に該当するライトデータをセルにライトする。
【００５３】
第３の場合は、リード、リード、ライトの命令が入力される場合であって、その連結される命令前に入力した２つのライトデータの中で先に入力されたライト命令に該当するライトデータをセルにライトする。
【００５４】
図６は、図１に示した装置の２サイクル後のライト動作を説明するための動作タイミング図であって、ライトデータがライトアドレス入力から２サイクル後に入力される。この場合は上述のように図１に示したスイッチS1がオフされ、スイッチS2,S3,S4,S5,S6,S7がオンされ、図３に示したスイッチS8,S10,S12がオンされ、スイッチS9,S11がオフされる。
【００５５】
１番目のサイクルでライト命令が入力されると、アドレス入力バッファ24は、アドレスA0をバッファして出力する。アドレス入力レジスタ26は、"ロー"レベルの制御信号C0に応じてアドレスA0を出力する。WE入力バッファ44は、WE信号をバッファして出力する。WE入力レジスタ46,48,50は、"ハイ"レベル、"ロー"レベル、"ロー"レベルの信号を信号W1,W2,W3としてそれぞれ出力する。
【００５６】
２番目のサイクルでライト命令が入力されると、アドレス入力バッファ24は、アドレスA1をバッファして出力する。アドレス入力レジスタ26は、"ハイ"レベルの制御信号C0に応じてアドレスA0を、"ロー"レベルの制御信号COに応じてアドレスA1を出力する。アドレス入力レジスタ28は、"ロー"レベルの制御信号COに応じてアドレスA0を出力する。データ入力バッファ32は、データD0をバッファして出力する。データ入力レジスタ34は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD0を出力する。WE入力バッファ44は、WE信号をバッファして出力する。WE入力レジスタ46,48,50は、"ハイ"レベル、ハイ"レベル、"ロー"レベルの信号を信号W1,W2,W3としてそれぞれ発生する。
【００５７】
３番目のサイクルでライト命令が入力されると、アドレス入力バッファ24は、アドレスA2をバッファして出力する。アドレス入力レジスタ26,28は、"ハイ"レベルの制御信号COに応じてアドレスA1、アドレスA0をそれぞれ出力し、"ロー"レベルの制御信号COに応じてアドレスA2、アドレスA1をそれぞれ出力する。データ入力レジスタ34は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じてデータD0を出力し、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD1を信号I1として出力する。データ入力レジスタ36は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD0を信号I2として出力する。WE入力バッファ44は、"ハイ"レベルの信号を信号W1,W2,S3としてそれぞれ出力する。
【００５８】
制御信号発生部52は、信号W1,W2,W3の入力を受けて"ハイ"レベルのクロック信号CLKに応じて制御信号C1を発生する。データ伝送制御部40は、制御信号C1に応じてデータD0を信号WDとして出力する。従って、アドレスA0に該当するライトデータD0に対するライト動作が行われる。
【００５９】
図６で１番目（Ｉ）、２番目（II）、３番目（III）のサイクルは、上述の第１の場合に当たる。
【００６０】
４番目のサイクルでリード命令が入力されると、アドレス入力バッファ24は、リードアドレスA3をバッファしてマルチプレクサ30に出力する。アドレス入力レジスタ34、36は、"ロー"レベルの制御信号COに応じてアドレスA2,A1を信号WA1,WA2として出力する。データ入力バッファ32は、データD1をバッファして出力する。データ入力レジスタ34,36は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じてデータD1,D0をそれぞれ出力し、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD2,D1をそれぞれ出力する。データ入力レジスタ38は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータDOを出力する。WE入力バッファ44は、WE信号をバッファして出力する。WE入力レジスタ46,48,50は、"ロー"レベル、"ハイ"レベル、"ハイ"レベルの信号を信号W1,W2,W3としてそれぞれ出力する。
【００６１】
制御信号発生部52は制御信号C1,C2,C3を発生しない。データ伝送制御部40はラッチされたデータD0を出力する。そして、アドレスA3に該当するリードデータのリード動作が行われる。
【００６２】
５番目のサイクルでライト命令が入力されると、アドレス入力バッファ32は、アドレスA4の入力を受けてバッファする。アドレス入力レジスタ26,28は、"ハイ"レベルの制御信号C0に応じてアドレスA4,A2をそれぞれ出力し、"ロー"レベルの制御信号COに応じてアドレスA4,A2をそれぞれ出力する。データ入力バッファ32は、データD2をバッファして出力する。データ入力レジスタ34は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じてデータD2を出力する。データ入力レジスタ36,38は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じてデータD1,D0をそれぞれ出力し、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD2,D1をそれぞれ出力する。WE入力バッファ44は、WE信号を入力してバッファする。WE入力レジスタ46は、"ハイ"レベル、"ロー"レベル、"ハイ"レベルの信号を信号W1,W2,W3としてそれぞれ出力する。
【００６３】
制御信号発生部52は、信号W1,W2,W3の入力を受けて"ハイ"レベルのクロック信号CLKに応じて制御信号C2を発生する。データ伝送制御部40は、制御信号C2に応じてデータD1を信号WDとして出力する。従って、アドレスA1に該当するライトデータD1のライト動作が行われる。
【００６４】
図６において３番目（III）、４番目（IV）、５番目（Ｖ）のサイクルは、上述の第２の場合に当たる。
【００６５】
６番目のサイクルでライト命令が入力されると、アドレス入力バッファ24は、アドレスA5をバッファして出力する。アドレス入力レジスタ26,28は、"ハイ"レベルの制御信号COに応じてアドレスA4,A2をそれぞれ出力し、"ロー"レベルの制御信号C0に応じてアドレスA5,A4をそれぞれ出力する。データ入力レジスタ34は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD4を出力する。データ入力レジスタ36,38は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD2,D1をそれぞれ出力する。WE入力バッファ44は、WE信号をバッファして出力する。WE入力レジスタ46,48,50は、"ハイ"レベル、"ハイ"レベル、"ロー"レベルの信号をそれぞれ信号W1,W2,W3として出力する。
【００６６】
制御信号発生部52は、信号W1,W2,W3の入力を受けて"ハイ"レベルのクロック信号CLKに応じてデータD2を信号WDとして出力する。従って、アドレスA2に該当するライトデータD2のライト動作が行われる。
【００６７】
図６において４番目（IV）、５番目（Ｖ）、６番目（VI）のサイクルは、上述の第２の他の場合に当たる。
【００６８】
７番面のサイクルでリード命令が入力されると、アドレス入力バッファ24は、リードアドレスA6をバッファしてマルチプレクサ30に出力する。アドレス入力レジスタ26,28は、"ロー"レベルの制御信号COに応じてアドレスA5,A4を出力する。データ入力バッファ32は、データD4をバッファして出力する。データ入力レジスタ34,36,38は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じてデータD4,D2,D1をそれぞれ出力し、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD5,D4,D2をそれぞれ出力する。WE入力バッファ44は、RE信号をバッファして出力する。WE入力レジスタ46,48,50は、"ロー"レベル、"ハイ"レベル、"ハイ"レベルの信号をそれぞれ信号W1,W2,W3として出力する。
【００６９】
制御信号発生部52は制御信号C1,C2,C3を発生しない。データ伝送制御部40は、ラッチされたデータD2を信号WDとして出力する。そして、リードアドレスA6に対するリードデータのリード動作が行われる。
【００７０】
８番目のサイクルでリード命令が入力されると、アドレス入力バッファ24は、リードアドレスA7をバッファしてマルチプレクサ30に出力する。アドレス入力レジスタ26,28は、"ロー"レベルの制御信号C0に応じてアドレスA5,A4を出力する。データ入力バッファ32は、データD4をバッファして出力する。データ入力レジスタ34,36,38は、"ハイ"レベルのデータ入力制御クロックDINCLKに応じてデータD5,D4,D2をそれぞれ出力し、データ入力レジスタ36,38は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD5,D4をそれぞれ出力する。WE入力バッファ44は、RE信号をバッファして出力する。WE入力レジスタ46,48,50は、"ロー"レベル、"ロー"レベル、"ハイ"レベルの信号をそれぞれ信号W1,W2,W3として出力する。
【００７１】
制御信号発生部52は制御信号C1,C2,C3を発生しない。データ伝送制御部40は、ラッチされたデータD2を信号WDとして出力する。そして、リードアドレスA7に対するリードデータのリード動作が行われる。
【００７２】
９番目のサイクルでライト命令が入力されると、アドレス入力バッファ24は、アドレスA8をバッファして出力する。アドレス入力レジスタ26,28は、"ハイ"レベルの制御信号C0に応じてアドレスA5,A4をそれぞれ出力し、"ロー"レベルの制御信号C0に応じてアドレスA8,A5をそれぞれ出力する。データ入力レジスタ36,38は、"ロー"レベルのデータ入力制御クロックDINCLKに応じてデータD5,D4をそれぞれ出力する。WE入力バッファ44は、WE信号をバッファして出力する。WE入力レジスタ46,48,50は、"ハイ"レベル、"ロー"レベル、"ロー"レベルの信号を信号W1,W2,W3としてそれぞれ出力する。
【００７３】
制御信号発生部52は、信号W1,W2,W3を入力して"ハイ"レベルのクロック信号CLKに応じて制御信号C3を発生する。データ伝送制御部40は、制御信号C3に応じてデータD4を信号WDとして出力する。従って、アドレスA4に対するライトデータD4のライト動作が行われる。
【００７４】
図６で７番目（VII）、８番目（VIII）、９番面（IX）のサイクルは、上述の第３の場合に当たる。
【００７５】
図６のタイミング図からわかるように、３番目のライトサイクルでライトデータD0がデータライン対に伝送され、４番目のリードサイクルでリードデータQ3がデータライン対に伝送され、５番目のライトサイクルでライトデータD1がデータライン対に伝送され、６番目のライトサイクルでライトデータD2がデータライン対に伝送され、７番目のリードサイクルでリードデータQ6がデータライン対に伝送され、８番目のリードサイクルでリードデータQ7がデータライン対に伝送され、９番目のライトサイクルでライトデータD4がデータライン対に伝送される。従って、上述のようにアドレスとデータを制御することにより、データライン対におけるデータの衝突問題は発生しない。
【００７６】
上述の説明では、デッドサイクルなしに１サイクル及び２サイクル後のライト動作を行うことを説明した。しかし、もし使用者がデッドサイクルを設定することを望むなら、動作サイクルの中間に非選択(deselect)サイクルを設定する。非選択サイクルでは、リードサイクルと同様に取り扱われた動作を行う。
【００７７】
上記実施の形態では、本発明の半導体メモリ装置及び動作を図面を用いて説明したが、これは一つの例に過ぎず、本発明の技術的思想及び範囲を外れない範囲内で多様な修正及び変更が可能である。
【００７８】
【発明の効果】
以上説明したように、本発明は、半導体メモリ装置及びそのデータ処理方法において、デッドサイクルなしに１サイクル及び２サイクル後のライト動作とリード動作の遷移を行い得るという効果がある。
【００７９】
【図面の簡単な説明】
【図１】本実施の形態の半導体メモリ装置のブロック図である。
【図２】図１に示したデータ入力部及びデータ伝送制御部の回路例を示す図である。
【図３】図１に示した制御信号生成部の回路例を示す図である。
【図４】図１に示したデータ出力バッファの回路例を示す図である。
【図５】図１に示した半導体メモリ装置の１サイクル後のライト動作を説明する動作タイミング図である。
【図６】図１に示した半導体メモリ装置の２サイクル後のライト動作を説明する動作タイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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