(57)【特許請求の範囲】
【請求項１】
複数のＩ／Ｏセルを含み、前記Ｉ／Ｏセルを介して所与の外部装置と電気的に接続される半導体装置であって、
前記Ｉ／Ｏセルは、前記半導体装置の第１の辺に沿って配列され、
前記Ｉ／Ｏセルの長辺は前記第１の辺と平行であり、前記Ｉ／Ｏセルの短辺は前記第１の辺と直交する前記半導体装置の第２の辺と平行であり、
前記Ｉ／Ｏセルは、前記半導体装置の前記第１の辺と対向する辺の方向に、少なくとも２段以上配列され、
前記少なくとも２段以上配列されるＩ／Ｏセルのうちの前記第１の辺側の１つのＩ／Ｏセルの長辺に対して、複数のパッドが配置されることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びこれに用いられるＩ／Ｏセルの配置方法に関し、例えばアレイ状に配列した基本セル同士を配線により接続することで所望の機能を実現するゲートアレイに好適な半導体装置及びＩ／Ｏセル配置方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
集積回路が形成されたシリコン等の半導体チップを含む半導体装置において、外部回路とのインタフェース機能を備える入出力セル（以下、Ｉ／Ｏセルという。）がチップの外縁部に配置される場合がある。この場合、これらＩ／Ｏセルよりさらに外周となる部分に、外部回路と電気的に接続するための電極としてのパッドが配置されることがある。各パッドは、対応するＩ／Ｏセルと電気的に接続される。Ｉ／Ｏセルは、半導体チップ内に形成された集積回路と外部回路とを接続するための回路を含む。
【０００３】
例えば、半導体装置をゲートアレイにより設計する場合、予めアレイ状に配列した基本セル同士を、ユーザが設計した回路に対応した配線により接続することで、所望の機能を有する集積回路を実現する。その際、半導体チップ外縁部には、同様に予め配列されたＩ／Ｏセルと、上述した基本セルとを配線により接続し、当該接続したＩ／Ｏセルは、対応するパッドを介して外部回路とのインタフェース動作を行う。
【０００４】
図１１に、このような従来の半導体装置のチップのレイアウトの一例を示す。
【０００５】
この半導体装置はシリコン等の半導体チップ１０を含み、半導体チップ１０は、コアトランジスタ領域１２、Ｉ／Ｏセル配置領域１４、パッド配置領域１６を含む。
【０００６】
コアトランジスタ領域１２は、例えばゲートアレイの場合、基本セルがアレイ状に配列される領域である。各基本セルは、個々の機能を有しており、配線により互いに接続することで所与の機能を有する動作回路が構成される。
【０００７】
Ｉ／Ｏセル配置領域１４は、コアトランジスタ領域１２の外周に沿って設けられおり、半導体チップ１０の外部の回路とコアトランジスタ領域１２の動作回路とのインタフェース機能を備える入出力回路を含む複数のＩ／Ｏセル２０が配列される。
【０００８】
パッド配置領域１６は、Ｉ／Ｏセル配置領域１４の外周に沿って設けられており、半導体チップ１０の外部の回路とＩ／Ｏセル配置領域１４の入出力回路とを電気的に接続するための電極としての複数のパッド２２が配列される。
【０００９】
図１２に、図１１に示した半導体チップ１０における破線部分３０の拡大図を示す。
【００１０】
Ｉ／Ｏセル配置領域１４に配列されたＩ／Ｏセル２０は、それぞれパッド接続端子を備え、引き出し配線３３により、対応するパッド２２と電気的に接続される。
【００１１】
また、Ｉ／Ｏセル２０は、ドライバ回路部３４と、インタフェース回路部３６とを含む。
【００１２】
ドライバ回路部３４は、入力ドライバ、或いは出力ドライバなどを有し、Ｎ型トランジスタ領域３８と、Ｐ型トランジスタ領域４０とを含む。
【００１３】
インタフェース回路部３６は、ドライバ回路部３４とコアトランジスタ領域１２に形成された基本セルとの間のインタフェース回路として、互いに異なる信号レベルの変換を行うレベルシフタ回路を含む。すなわち、外部回路が５ボルト系の信号レベルで、コアトランジスタ領域１２が３ボルト系の信号レベルの場合、インタフェース回路部３６は外部回路からの５ボルト系の信号を３ボルト系の信号レベルに変換したり、コアトランジスタ領域１２からの３ボルト系の信号を５ボルト系の信号レベルに変換する。
【００１４】
ドライバ回路部３４及びインタフェース回路部３６には、電源レベル供給線と接地レベル供給線とが電気的に接続されており、電源レベル供給線により供給される電位と接地レベル供給線により供給される電位との差に応じて、Ｎ型トランジスタ領域３８とＰ型トランジスタ領域４０における各トランジスタが動作するようになっている。
【００１５】
ドライバ回路３４に接地レベルの電位を供給する接地レベル供給線４２、ドライバ回路３４に電源レベルの電位を供給する電源レベル供給線４４、インタフェース回路３６に電源レベル及び接地レベルの電位を供給する電源・接地レベル供給線４６は、それぞれＩ／Ｏセル配置領域１４に配線されている。これら供給線４２、４４、４６を、１層及び２層の配線層により配線して、半導体チップ１０上に環状に配線する。
【００１６】
ところで、このような従来の半導体装置では、半導体チップ１０の最外周部に配置されるパッド２２をできるだけ多く配列するために、Ｉ／Ｏセル２０は長方形の形状で構成され、その長手方向（高さ方向）がパッドの配列方向と垂直となるように配置される。したがって、Ｉ／Ｏセルの高さ方向の長さに対応する分だけ半導体チップ１０の面積が大きくなってしまうという問題があった。
【００１７】
特に、図１２に示すように半導体チップ１０の角部においては、ボンディングを行う場合、隣接パッドに接続されたボンディングワイヤ同士の接触を避けるため、パッド２２がチップ角に配置されるほど隣接パッドとの距離をおいて配置する必要が生ずる。このため、パッドとＩ／Ｏセルとを電気的に接続するための引き出し配線３３を折り曲げて配置しなければならくなり、引き出した配線３３の幅ｄだけさらに半導体チップ面積が大きくなってしまう。
【００１８】
また、Ｉ／Ｏセルの幅（短い方向の長さ）が最小パッドピッチとして規定されてしまうため、それ以上パッドピッチを狭くすることができなかった。このため、将来の機能の多様化に伴う多ピン化には対応できないという問題があった。
【００１９】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、内部のコアトランジスタ領域を変更することなく、チップ面積の縮小化を図るＩ／Ｏセル配置方法及び半導体装置を提供することにある。
【００２０】
また本発明の他の目的は、内部のコアトランジスタ領域を変更することなく、将来の多機能化に対応した多ピン化を実現するＩ／Ｏセル配置方法及び半導体装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記課題を解決するために本発明は、所与の外部装置と電気的に接続される半導体装置に含まれ、前記外部装置との間の電気的なインタフェース機能を有するＩ／Ｏセルを配置するＩ／Ｏセル配置方法であって、少なくとも２段以上のＩ／Ｏセルを、チップの外縁部からチップコア部に向けて、その長手方向がそれぞれ前記外縁部と平行になるように配列することを特徴とする。
【００２２】
ここで、所与の外部装置とは、例えば本発明に係る半導体装置の外部の動作回路をいう。
【００２３】
また、長手方向とあるのは、Ｉ／Ｏセルの長手方向であって、通常長方形の形状で構成されるＩ／Ｏセルの長辺の向きであって、いわゆるＩ／Ｏセルの高さ方向をいう。
【００２４】
チップ外縁部は、本発明に係る半導体装置に含まれる半導体チップの外縁を構成する部分をいい、チップコア部はその中心部分の領域に形成される動作回路領域をいう。
【００２５】
したがって、チップの外縁部からチップコア部にむけて、このＩ／Ｏセルの高さ方向がチップの外縁部と平行になるように複数段のＩ／Ｏセルを配列させることによって、通常パッドの形状のみならずＩ／Ｏセルの幅によっても制限されるパッドの配置位置の自由度を向上させることができ、チップコア部の設計変更を行うことなく種々のパッケージに対応することができるようになる。
【００２６】
また本発明は、前記チップの外縁部に沿って複数のパッドを配列し、前記パッドと、それぞれに対応する前記Ｉ／Ｏセルとを電気的に接続することを特徴とする。
【００２７】
これまで、チップの面積が、配置されるＩ／Ｏセルの高さ方向の長さに対応した分だけ大きくならざるを得なかったが、Ｉ／Ｏセルの高さ方向の長さより短くなるように、複数段のＩ／Ｏセルをその長手方向がそれぞれパッドの配列方向と平行になるように配列することによって、チップコア部の設計変更を行うことなく同じ機能を有するチップの面積の削減することができるようになる。
【００２８】
また本発明は、前記Ｉ／Ｏセルよりチップコア部側に複数のパッドを配置し、前記パッドと、それぞれに対応する前記Ｉ／Ｏセルとを電気的に接続することを特徴とする。
【００２９】
ここで、チップコア部側にパッドを配列するとは、例えば能動面バンプのように、いわゆるコアトランジスタ領域にパッドを配列することをいう。この場合であっても、特に複数段のＩ／Ｏセルを、パッドの配列方向に対してその長手方向がそれぞれ平行になるように配列することによって、同様にチップコア部の設計変更を行うことなく同じ機能を有するチップの面積の削減することができるようになる。
【００３０】
また本発明は、前記Ｉ／Ｏセルの領域の長手方向の長さをＡ、他方の長さをＢとしたとき、その長手方向がそれぞれ平行になるように［Ａ／Ｂ］段以下のＩ／Ｏセルを配列することを特徴とする。
【００３１】
ここで、Ｉ／Ｏセルの領域の長手方向（例えば高さ方向）の長さをＡ、他方（例えば短辺である幅方向）の長さをＢとしたときに、［Ａ／Ｂ］を、“Ａ／Ｂ”を越えない最大の整数として表すものとする。
【００３２】
本発明によれば、［Ａ／Ｂ］段以下であれば、従来よりもパッドピッチを広げることができると共に、Ｉ／Ｏセルの高さ方向の長さに伴うチップ面積の増大を回避して、むしろチップ面積の削減を行うことができ、チップコア部の設計変更が不要な点を考慮すると、低コスト化を効果的に図ることができるようになる。
【００３３】
また本発明は、前記Ｉ／Ｏセルの領域の長手方向の長さをＡ、他方の長さをＢとしたとき、その長手方向がそれぞれ平行になるように［Ａ／Ｂ］より大きい段数のＩ／Ｏセルを配列することを特徴とする。
【００３４】
本発明によれば、［Ａ／Ｂ］より大きい段数だけＩ／Ｏセルを、上述したようにその長手方向がそれぞれ平行になるように配列させることによって、従来のようにＩ／Ｏセルが多数になると制限される配置可能なパッド数の制限がなくなり、将来の多機能化に対応した多ピン化を実現することができるという新たな効果を奏するようになる。
【００３５】
また本発明は、前記Ｉ／Ｏセルが第１及び第２の電源が供給される第１及び第２の領域を含む複数の領域を有し、前記Ｉ／Ｏセルが前記長手方向に互いに隣接して配置される場合、前記第２の電源が供給されている第２の領域を互いに対向して配列することを特徴とする。
【００３６】
このように同一電源が配線される領域を互いに対向して配列させることで上述した効果に加えて、電源配線若しくは接地配線を共用化することができるようになり、配線の自由度を向上させ、配線幅を広げることにより効果的にＥＭＩ対策をとることができるようになる。
【００３７】
また本発明は、前記第２の電源レベルは前記チップコア部に供給される電源レベルであって、前記第２の電源レベルが供給される第２の領域は、前記第１及び第２の電源レベル間の信号レベル変換を行うレベルシフタ回路が配置されていることを特徴とする。
【００３８】
本発明によれば、多電源系のシステムに適用される半導体装置にも適用することができ、低電圧系で動作させることによって低消費電力化を図ることができる。
【００３９】
また本発明は、前記Ｉ／Ｏセルは、少なくとも配線層以外の層が共通化され、第１の状態で配置される場合と、これを回転させた第２の状態で配置される場合とで共用されることを特徴とする。
【００４０】
本発明によれば、パッド数、パッケージやチップコア部のサイズに応じて、自由にＩ／Ｏセルを配置することができるようになり、その都度最適なチップサイズの半導体装置を設計することができるようになる。特に、このように共用可能なＩ／Ｏセルを設けることにより、チップコア部の設計変更を行う必要がなくなり、多種多様な最適なチップサイズを有する半導体装置の開発を低コストで行うことができるようになる。
【００４１】
また本発明は、前記Ｉ／Ｏセルは、前記第１の状態では第１の配線層により電源レベルを供給し、前記第２の状態では前記第１の配線層に接続された第２の配線層により前記電源レベルを供給することを特徴とする。
【００４２】
本発明によれば、共通化できるＩ／Ｏセルを、多電源系の半導体装置であっても適用することができ、例えばＩ／Ｏセルに電源レベル及び接地レベルを供給できる環状の電源配線を容易に行うことができるようになる。
【００４３】
また本発明は、所与の外部装置と電気的に接続される半導体装置であって、チップの外縁部からチップコア部に向けてその長手方向がそれぞれ前記外縁部と平行になるように少なくとも２段以上配列され、前記外部装置との間の電気的なインタフェース機能を有するＩ／Ｏセルを含むことを特徴とする。
【００４４】
また本発明は、前記チップの外縁部に沿って配列され、それぞれが対応する前記Ｉ／Ｏセルと電気的に接続される複数のパッドを含むことを特徴とする。
【００４５】
また本発明は、前記Ｉ／Ｏセルよりチップコア部側に配列され、それぞれが対応する前記Ｉ／Ｏセルと電気的に接続されるパッドを含むことを特徴とする。
【００４６】
また本発明は、前記Ｉ／Ｏセルの領域の長手方向の長さをＡ、他方の長さをＢとしたとき、その長手方向がそれぞれ平行になるように［Ａ／Ｂ］段以下のＩ／Ｏセルが配列されていることを特徴とする。
【００４７】
また本発明は、前記Ｉ／Ｏセルの領域の長手方向の長さをＡ、他方の長さをＢとしたとき、その長手方向がそれぞれ平行になるように［Ａ／Ｂ］より大きい段数のＩ／Ｏセルが配列されていることを特徴とする。
【００４８】
また本発明は、前記Ｉ／Ｏセルが第１及び第２の電源が供給される第１及び第２の領域を含む複数の領域を有し、２つの前記Ｉ／Ｏセルが前記長手方向に互いに隣接して配置される場合、前記第２の電源が供給されている第２の領域が互いに対向して配列されていることを特徴とする。
【００４９】
また本発明は、前記第２の電源レベルは前記チップコア部に供給される電源レベルであって、前記第２の電源レベルが供給される第２の領域は前記第１及び第２電源レベルの間の信号レベル変換を行うレベルシフタ回路が配置される領域であることを特徴とする。
【００５０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００５１】
１．  本実施形態における半導体装置
図１に、本実施形態における半導体装置のチップのレイアウトの一例を示す。
【００５２】
ここでは、Ｉ／Ｏセルに対し電源レベル及び接地レベルの電位をそれぞれ供給する電源レベル供給線及び接地レベル供給線の図示を省略している。
【００５３】
本実施形態における半導体装置１００は、シリコン等の半導体チップ１１０を含み、図示しない接続端子と半導体チップ１１０のパッドとが電気的に接続されるようになっている。
【００５４】
半導体チップ１１０は、コアトランジスタ領域１１２と、Ｉ／Ｏセル配置領域１１４と、パッド配置領域１１６とを有している。
【００５５】
コアトランジスタ領域１１２は、例えばゲートアレイの場合、基本セルがアレイ状に配列されており、これら基本セル同士を配線層により接続することによって、ユーザによって設計された所与の機能を有する動作回路が構成される。
【００５６】
Ｉ／Ｏセル配置領域１１４は、コアトランジスタ領域１１２の外周に沿って設けられおり、半導体チップ１１０の外部の回路とコアトランジスタ領域１１２の動作回路とのインタフェース機能を備える入力回路、出力回路、或いは入出力回路を含む複数のＩ／Ｏセル１２０が配列される。このＩ／Ｏセル配置領域１１４には、配列されたＩ／Ｏセル１２０に対して電源レベル及び接地レベルの電位をそれぞれ供給する電源レベル供給線及び接地レベル供給線が環状に配線される。
【００５７】
パッド配置領域１１６は、Ｉ／Ｏセル配置領域１１４の外周に沿って設けられており、半導体チップ１１０の外部の回路とＩ／Ｏセル配置領域１１４の入出力回路とを電気的に接続するための電極としての複数のパッド１２２が配列される。
【００５８】
本実施形態における半導体装置１００では、半導体チップ１１０のＩ／Ｏセル配置領域１１４に配置されるＩ／Ｏセル１２０は、長方形の形状で構成され、対応するパッドの配列方向（チップの外縁部と平行な方向）に対してＩ／Ｏセルの長手方向（高さ方向）がそれぞれ平行になるように、かつパッドの配列方向と垂直な方向に少なくとも２段以上配列されていることを第１の特徴とする。
【００５９】
図２に、本実施形態における半導体装置の半導体チップに配置されたＩ／Ｏセルの第１の例を模式的に示す。
【００６０】
ここでは、半導体チップ１１０の一辺の一部分を拡大して示している。
【００６１】
半導体チップ１１０の端部に沿って配置されたパッド１２２1〜１２２3の配列方向に対して垂直な方向に、チップの中心部の方向に向けてその長手方向がそれぞれ平行になるようにＩ／Ｏセル１２０1〜１２０3が３段配列されている。同様に、半導体チップ１１０の端部に沿って配置されたパッド１２２4〜１２２6の配列方向に対して垂直な方向に、チップの中心部の方向に向けてその長手方向がそれぞれ平行になるようにＩ／Ｏセル１２０6〜１２０4が３段配列されている。ここで配列されるＩ／Ｏセルは、入力セル、出力セル、或いは入出力セルを含み、それぞれ同一形状で形成されている。
【００６２】
Ｉ／Ｏセル１２０1〜１２０6は、それぞれパッド接続端子１２４1〜１２４6を備え、その上層に配置される引き出し配線１２６1〜１２６6により、対応するパッド１２２1〜１２２6と電気的に接続される。これまで、Ｉ／Ｏセルの上層に引き出し配線を配置することによって、寄生素子が発生し、Ｉ／Ｏセル内の入力回路、出力回路、或いは入出力回路の電気的特性が問題となっていたが、近年の信号レベルの低振幅化等により電気的特性の劣化を避けられるようになっている。
【００６３】
また、Ｉ／Ｏセル１２０1〜１２０6は、それぞれドライバ回路部１３０1〜１３０6と、インタフェース回路部１３２1〜１３２6とを含む。
【００６４】
ドライバ回路部１３０1〜１３０6は、対応するＩ／Ｏセル１２０1〜１２０6が入力セルの場合は入力ドライバ、出力セルの場合は出力ドライバ、入出力セルの場合は入力ドライバ及び出力ドライバを含む。このようなドライバ回路１３０1〜１３０6を含むＩ／Ｏセル１２０1〜１２０6は、入力セル、出力セル、或いは入出力セルに関わらず、ほぼ同等の形状をなしており、それぞれＮ型トランジスタ領域１３４1〜１３４6と、Ｐ型トランジスタ領域１３６1〜１３６6とを含む。
【００６５】
インタフェース回路部１３２1〜１３２6は、それぞれドライバ回路部１３０1〜１３０6とコアトランジスタ領域１１２に形成された基本セルとの間のインタフェース回路として、信号レベルの変換を行うレベルシフタ回路を含む。
【００６６】
レベルシフタ回路は、外部回路が５ボルト系の信号レベルで、コアトランジスタ領域１１２が３ボルト系の信号レベルの場合、外部回路からの５ボルト系の信号を３ボルト系の信号レベルに変換し、コアトランジスタ領域１１２からの３ボルト系の信号を５ボルト系の信号レベルに変換する。
【００６７】
実際には、これらＩ／Ｏセル１２０1〜１２０6の上層には、これら各セルに電源レベル及び接地レベルの電位を供給するための配線が配置されるが、図２ではその図示を省略している。
【００６８】
さらに、本実施形態の半導体装置に形成されるＩ／Ｏセル１２０1〜１２０6は、１層若しくは２層の配線層のみで内部のトランジスタ回路部１３０1〜１３０6及びインタフェース回路部１３２1〜１３２6を構成する各トランジスタの信号配線、電源線及び接地線を配線するようになっており、従来のようにその長手方向がパッドの配列方向に対して垂直に配置することもできるようになっていることを第２の特徴とする。この場合、いずれかの配置を行う際に、新たに１層若しくは２層の配線層を追加する。
【００６９】
図３に、本実施形態における半導体装置の半導体チップに配置されたＩ／Ｏセルの第２の例を模式的に示す。
【００７０】
ここでは、半導体チップ１１０の一辺の一部分を拡大して示している。
【００７１】
ただし、図２に示したレイアウト図と対応する部分には同一符号を付し、適宜説明を省略する。
【００７２】
この場合、図２に示したレイアウトと異なるのは、各Ｉ／Ｏセル１２０1〜１２０5に備えられたパッド接続端子１２４1〜１２４5が、対応するパッド１２２1〜１２２5の近傍に位置することになるため、引き出し配線１２６1〜１２６5をＩ／Ｏセルの上層に配置する必要がない点である。
【００７３】
また実際には、これらＩ／Ｏセル１２０1〜１２０5の上層には、これら各セルに電源レベル及び接地レベルの電位を供給するための配線が配置されるが、図３ではその図示を省略している。
【００７４】
このようにパッドの配列方向に対して柔軟に配置できるようにしたＩ／Ｏセルは、半導体装置のパッド数とＩ／Ｏセルの形状に応じて、図２又は図３のいずれかのように配置するようにすることができるようになる。
【００７５】
ここで、Ｉ／Ｏセル１２０が長方形の形状をなし、その長辺（高さ方向）の長さをＡ、短辺（幅方向）の長さをＢとし、［Ａ／Ｂ］を、“Ａ／Ｂ”を越えない最大の整数としてあらわすものとする。
【００７６】
一般的にパッドの一辺の大きさが、短辺の長さＢよりも小さいため、図２に示すようにパッドの配列方向に対して垂直の方向にＩ／Ｏセル１２０を［Ａ／Ｂ］段以下だけ配列させると共に、長手方向のＡの間に［Ａ／Ｂ］個のパッドを配置した場合、Ｉ／Ｏセル１２０の高さに相当する長さＡよりも、幅方向を［Ａ／Ｂ］段だけ配置させたときの高さ方向をより小さくすることができる。したがって、パッドの高さに伴う半導体チップの面積を縮小化することができる。これは、コアトランジスタ領域を変更することなく行うことができる点で、コストメリットは設計工数の削減の点でも効果的である。
【００７７】
これに対して、図２に示すようにパッドの配列方向に対して垂直の方向にＩ／Ｏセル１２０を［Ａ／Ｂ］段より大きい段数だけ配列させる場合には、コストメリットを優先させる場合、むしろ図３に示すようにパッドの配列方向に対してＩ／Ｏセル１２０を配列することが望ましい。
【００７８】
ところが、多ピン化を考慮した場合、図２に示すようにパッドの配列方向に対して垂直の方向にＩ／Ｏセル１２０を［Ａ／Ｂ］段より大きい段数だけ配列させることによって、今度はパッドピッチを狭くすることができるようになる。
【００７９】
このように本実施形態における半導体装置に適用されるＩ／Ｏセルは、パッドの配置の柔軟性を高めることができ、その結果として図２に示すようにパッドの配列方向に対して垂直の方向にＩ／Ｏセル１２０を［Ａ／Ｂ］段以下だけ配列させるとコスト的な効果を得ることができる一方、その逆に［Ａ／Ｂ］段より大きい段数を配列させることによりパッドピッチをより狭くでき、多ピン化に対応することができるという効果を得ることができる。
【００８０】
また、図２に示したようにその長手方向がパッドの配列方向と平行に配列すると共に、パッド配列方向に隣接して配置される各Ｉ／Ｏセル（例えば、Ｉ／Ｏセル１２０1、１２０6）のインタフェース回路部を対向して配置することで、例えばインタフェース回路部に供給される電源ライン、接地ラインのうち少なくとも一方を共用化して配線することができる。
【００８１】
以下、このような本実施形態の半導体装置に適用されるＩ／Ｏセルの具体例について説明する。
【００８２】
２．  本実施形態の半導体装置に適用されるＩ／Ｏセルの具体例
２．１  Ｉ／Ｏセルの回路構成
図４は、本実施形態の半導体装置に適用されるＩ／Ｏセルとして、出力セルの回路構成の一例を示す。
【００８３】
このＩ／Ｏセルは、プリバッファ回路２００、レベルシフタ回路２１０、出力バッファ回路２２０を含む。レベルシフタ回路２１０は、出力バッファ回路２２０のＰ型トランジスタ制御用の第１のレベルシフタ回路２１２と、出力バッファ回路２２０のＮ型トランジスタ制御用の第２のレベルシフタ回路２１４とを含む。
【００８４】
ここで、コアトランジスタ領域１１２が内部の電源レベルと接地レベルとの電位差がＶDDで動作し、外部回路の電源レベルと接地レベルとの電位差がＶDD2で動作し、ＶDD2がＶDDよりも大きいものとする。
【００８５】
プリバッファ回路２００には、電源レベル供給線と接地レベル供給線とにより電位差ＶDDが供給される。第１及び第２のレベルシフタ回路２１２、２１４には、それぞれ複数対の電源レベル供給線と接地レベル供給線とにより電位差ＶDD、ＶDD2が供給される。出力バッファ回路２２０には、電源レベル供給線と接地レベル供給線とにより電位差ＶDD2が供給される。
【００８６】
プリバッファ回路２００には、コアトランジスタ領域１１２から信号レベルがＶDDの信号Ａとイネーブル信号Ｅとが入力される。第１及び第２のレベルシフタ回路２１２、２１４は、プリバッファ回路２００によって生成された信号レベルがＶDDの信号Ａに対応するＰ型トランジスタ制御用の信号ＰとＮ型トランジスタ制御用信号Ｎとを、信号レベルがＶDD2のＯＰ、ＯＮにレベル変換する。出力バッファ回路２２０は、この第１及び第２のレベルシフタ回路２１２、２１４でレベル変換されたＯＰ、ＯＮにより、信号レベルがＶDD2の出力信号をパッド接続端子Ｘに出力する。パッド接続端子Ｘは、対応するパッドと電気的に接続されている。
【００８７】
なお、この出力セルは、イネーブル信号Ｅにより、出力バッファ回路２２０の出力信号をハイインピーダンス状態とすることができるようになっている。
【００８８】
図５に、図４に示したプリバッファ回路２００の構成の一例を模式的に示す。
【００８９】
このプリバッファ回路２００では、端子Ａが、ソース領域が電源レベルＶDDに電気的に接続されドレイン領域が端子Ｐに電気的に接続されたＰ型トランジスタ２３０のゲート電極と、ソース領域が接地レベルＶSSに電気的に接続されたＮ型トランジスタ２３２のゲート電極とに電気的に接続される。端子Ｅは、インバータ回路２３４の入力端子と、ソース領域が接地レベルＶSSに電気的に接続されドレイン領域が端子Ｎに電気的に接続されたＮ型トランジスタ２３６のゲート電極と、ドレイン領域が端子Ｎ、ソース領域が端子Ｐに電気的に接続されたＰ型トランジスタ２３８のゲート電極とに電気的に接続される。インバータ回路２３４の出力端子は、ソース領域及びドレイン領域が端子Ｎ及び端子Ｐに電気的に接続されたＮ型トランジスタ２４０のゲート電極と、ソース領域が電源レベルＶDDに電気的に接続されドレイン領域が端子Ｐに電気的に接続されたＰ型トランジスタ２４２のゲート電極とに電気的に接続される。
【００９０】
端子Ｅから論理レベル「Ｈ」の信号が入力されると、Ｎ型トランジスタ２３６が導通して端子Ｎが接地レベルＶSSに接続されると共に、Ｎ型トランジスタ２３８が遮断し、インバータ回路２３４の出力端子が論理レベル「Ｌ」となって、Ｐ型トランジスタ２４２が導通して端子Ｐが電源レベルＶDDに接続される。すなわち、端子Ｅから論理レベル「Ｈ」の信号が入力されると、端子Ａの信号に関わらず、端子Ｐは論理レベル「Ｈ」、端子Ｎは論理レベル「Ｌ」を出力する。
【００９１】
一方、端子Ｅから論理レベル「Ｌ」の信号が入力されると、Ｎ型トランジスタ２３６は遮断し、Ｐ型トランジスタ２３８及びＮ型トランジスタ２４０は導通する。したがって、端子Ａからの論理レベルを反転したレベルが、端子Ｐと端子Ｎとから出力される。
【００９２】
図６に、図４に示した第１のレベルシフタ回路２１２の構成の一例を模式的に示す。
【００９３】
端子Ｐは、インバータ回路２５０の入力端子と、Ｐ型トランジスタ２５２のゲート電極と、ソース領域が接地レベルＶSSに電気的に接続されるＮ型トランジスタ２５４のゲート電極とに電気的に接続される。インバータ回路２５０は、電源レベルＶDDと接地レベルＶSSとが供給され、その論理レベル「Ｈ」に対応する出力はこれらの電位差が出力される。Ｐ型トランジスタ２５２のドレイン領域とＮ型トランジスタ２５４のドレイン領域とは互いに電気的に接続され、インバータ回路２５６の入力端子と、ソース領域が電源レベルＶDD2に電気的に接続されたＰ型トランジスタ２５８のゲート電極に電気的に接続される。インバータ回路２５６は、電源レベルＶDD2と接地レベルＶSSとの電位差が供給され、その論理レベル「Ｈ」に対応する出力はこれらの電位差が出力される。
【００９４】
インバータ回路２５０の出力端子は、ソース領域が接地レベルＶSSに電気的に接続されたＮ型トランジスタ２６０のゲート電極と、ソース領域がＮ型トランジスタ２６０のドレイン領域に電気的に接続されドレイン領域がＰ型トランジスタ２５８のドレイン領域に電気的に接続されたＮ型トランジスタ２６２のゲート電極とに電気的に接続される。Ｎ型トランジスタ２６０のドレイン領域は、ソース領域が電源レベルＶDD2に電気的に接続されドレイン領域がＰ型トランジスタ２５２のソース領域に電気的に接続されたＰ型トランジスタ２６４のゲート電極に電気的に接続される。
【００９５】
インバータ回路２５６の出力端子は、端子ＯＰに電気的に接続される。
【００９６】
端子Ｐから信号レベルが電源レベルＶDDである論理レベル「Ｈ」が入力されると、Ｎ型トランジスタ２５４が導通し、インバータ回路２５６の入力端子は接地レベルＶSSと接続される。インバータ回路２５６は、論理レベル「Ｈ」として端子ＯＰから電源レベルＶDD2と接地レベルＶSSとの電位差を出力する。
【００９７】
端子Ｐから論理レベル「Ｌ」が入力されると、インバータ回路２５０の出力端子が信号レベルが電源レベルＶDDの論理レベル「Ｈ」となって、Ｎ型トランジスタ２６０を導通させる。Ｐ型トランジスタ２６４が導通となり、端子Ｐからの論理レベル「Ｌ」で導通しているＰ型トランジスタ２５２により、インバータ回路２５６の入力端子は電源レベルＶDD2と接続される。したがって、インバータ回路２５６は、論理レベル「Ｌ」を端子ＯＰから出力する。
【００９８】
図７に、図４に示した第２のレベルシフタ回路２１４の構成の一例を模式的に示す。
【００９９】
端子Ｎは、インバータ回路２７０の入力端子と、ソース領域が接地レベルに電気的に接続されドレイン領域がインバータ回路２７２の入力端子に電気的に接続されたＮ型トランジスタ２７４のゲート電極とに電気的に接続される。インバータ回路２７０は、電源レベルＶDDと接地レベルＶSSとが供給され、その論理レベル「Ｈ」に対応する出力はこれらの電位差が出力される。Ｎ型トランジスタ２７４のドレイン領域は、ソース領域が電源レベルＶDD2に電気的に接続されたＰ型トランジスタ２７６、２７８のドレイン領域に電気的に接続される。Ｐ型トランジスタ２７６のゲート電極と、Ｐ型トランジスタ２７８のドレイン領域と、Ｎ型トランジスタ２８０のドレイン領域は互いに電気的に接続される。インバータ回路２７０の出力端子は、ソース領域が接地レベルＶSSに電気的に接続されたＮ型トランジスタ２８０のゲート電極に電気的に接続される。インバータ回路２７２の出力端子は、端子ＯＮに電気的に接続される。
【０１００】
端子Ｎから信号レベルが電源レベルＶDDである論理レベル「Ｈ」が入力されると、Ｎ型トランジスタ２７４が導通し、インバータ回路２７２の入力端子は接地レベルＶSSと接続される。インバータ回路２７２は、論理レベル「Ｈ」として端子ＯＮから電源レベルＶDD2と接地レベルＶSSとの電位差を出力する。
【０１０１】
端子Ｐから論理レベル「Ｌ」が入力されると、インバータ回路２７０の出力端子が信号レベルが電源レベルＶＤＤの論理レベル「Ｈ」となって、Ｎ型トランジスタ２８０を導通させる。Ｐ型トランジスタ２７６が導通となり、インバータ回路２７０の入力端子は電源レベルＶDD2と接続される。したがって、インバータ回路２７２は、論理レベル「Ｌ」を端子ＯＮから出力する。
【０１０２】
図８に、図４に示した出力バッファ回路２２０の構成の一例を模式的に示す。
【０１０３】
端子ＯＰは、ソース領域が電源レベルＶDD2に接続されたＰ型トランジスタ２９０のゲート電極に電気的に接続される。端子ＯＮは、ソース領域が接地レベルＶSSに電気的に接続されたＮ型トランジスタ２９２のゲート電極と電気的に接続される。Ｐ型トランジスタ２９０のドレイン領域とＮ型トランジスタ２９２のドレイン領域とは互いに電気的に接続され、さらに端子Ｘと、ゲート電極及びソース領域が電源レベルＶDD2に電気的に接続されるＰ型トランジスタ２９４のドレイン領域と、ゲート電極及びソース領域が接地レベルＶSSに電気的に接続されるＮ型トランジスタ２９６のドレイン領域と電気的に接続される。
【０１０４】
すなわち、端子ＯＰと端子ＯＮからの信号に応じて端子Ｘから電源レベルＶDD2と接地レベルＶSSとの間の電位差で動作する出力信号が出力される。したがって、図４に示す端子Ｅから論理レベル「Ｌ」が入力されたとき、上述したように端子ＯＰ、端子ＯＮからはそれぞれ論理レベル「Ｈ」が入力されるため、Ｐ型トランジスタ２９０及びＮ型トランジスタ２９２は非導通状態となって、端子Ｘはハイインピーダンス状態となる。
【０１０５】
２．２  Ｉ／Ｏセルの横配置
以下では、従来のように、パッドの配列方向に対してその長手方向が垂直となるように配置されるＩ／Ｏセルの配置を横配置とする。
【０１０６】
図９に、本実施形態の半導体装置におけるＩ／Ｏセルが横配置されたときのレイアウトの一例を示す。
【０１０７】
ここでは、本実施形態の半導体装置の半導体チップ３００の外縁部に沿って配列されたパッド３１０1〜３１０4に対応して、図４乃至８に示した出力セルであるＩ／Ｏセル３２０1〜３２０4がパッドの配列方向に対してその長手方向が垂直になるように配列されている。
【０１０８】
図９では、Ｉ／Ｏセル３２０1〜３２０4は、同様の構造をなしているが、Ｉ／Ｏセル３２０1については第１及び第２層配線による内部の信号配線を示し、Ｉ／Ｏセル３２０2については図４乃至８で説明したように回路構成されるトランジスタ領域を示す。
【０１０９】
すなわち、各Ｉ／Ｏセルは、Ｉ／Ｏセル３２０2に示すようにそれぞれドライバ回路部３２２と、インタフェース回路部３２４とを有している。ドライバ回路部３２２には、図８で示した出力バッファ回路が構成される。インタフェース回路部３２４には、図６で示したプリバッファ回路部と図７で示した第１及び第２のレベルシフタ回路が構成され、コアトランジスタ領域３３０との間の信号のインタフェース機能を果たす。
【０１１０】
各Ｉ／Ｏセルのドライバ回路部３２２は、Ｎ型トランジスタ領域３２６と、Ｐ型トランジスタ領域３２８とを有し、それぞれＮ型トランジスタと、Ｐ型トランジスタとにより回路構成される。
【０１１１】
ドライバ回路部３２２及びインタフェース回路部３２４では、それぞれ第１層配線３４０、３４２により、内部の電源レベル及び接地レベルの配線と、各トランジスタの信号配線とが行われる。
【０１１２】
ドライバ回路部３２２のＮ型トランジスタ領域３２６の上層には、このＮ型トランジスタ領域３２６のＮ型トランジスタ等に接地レベルＶSSを供給するための接地レベル供給線３５０、３５２が第２層配線により配線される。すなわち、Ｉ／Ｏセルのドライバ回路部の内部配線を第１層配線により行うことで、半導体チップの外縁部に沿って横配置されるＩ／Ｏセルの上層を第２層配線で環状に配線させることが可能となる。
【０１１３】
同様に、ドライバ回路部３２２のＰ型トランジスタ領域３２８の上層には、このＰ型トランジスタ領域３２８のＰ型トランジスタ等に電源レベルＶDD2、ＶDDをそれぞれ供給するための電源レベル供給線３６０、３６２、或いは接地レベルＶSSを供給するための接地レベル供給線３６４が第２層配線により配線される。これら電源レベル供給線３６０、３６２、接地レベル供給線３６４も半導体チップの外縁部に沿って横配置されるＩ／Ｏセルの上層を第２層配線で環状に配線させる。
【０１１４】
インタフェース回路部３２４の上層には、図５乃至図７に示したプリバッファ回路及び第１及び第２のレベルシフタ回路を構成するＰ型トランジスタ及びＮ型トランジスタに、それぞれ電源レベルＶDD2、ＶDDを供給する電源レベル供給線３７０、３７２と、接地レベルＶSSを供給する接地レベル供給線３８０、３８２が、第２層配線により配線される。これら電源レベル供給線３７０、３７２、接地レベル供給線３８０、３８２も半導体チップの外縁部に沿って横配置されるＩ／Ｏセルの上層を第２層配線で環状に配線させる。
【０１１５】
この場合、各Ｉ／Ｏセルの長辺の長さをＡ、短辺の長さをＢとすると、パッド３１０1〜３１０4のパッドピッチ３９０は、ほぼＢとして配置することが可能となる。
【０１１６】
２．３  Ｉ／Ｏセルの縦積み配置
ところで、上述したように［Ａ／Ｂ］段以下を、図２に示したように、パッドの配列方向に対してその長手方向が平行になるようにし、かつ半導体チップの外縁部からチップ中心部の方向に上述したＩ／Ｏセルを複数段配置することによって、パッドピッチの自由度を向上させることができる。ここで、このようなＩ／Ｏセルの配置を、縦積み配置とする。
【０１１７】
図１０に、本実施形態の半導体装置におけるＩ／Ｏセルが縦積み配置されたときのレイアウトの一例を示す。
【０１１８】
なお、［Ａ／Ｂ］が“３”であるものとし、３段縦積み配置の一例を示す。したがって、“Ａ”が“３Ｂ”よりも大きいとき、パッドピッチの間隔を広げることができ、なおかつ内部のコアトランジスタ領域を変更することなくチップ面積を縮小化することができる。
【０１１９】
ここでは、本実施形態の半導体装置の半導体チップ４００の外縁部に沿って配列されたパッド４１０1〜４１０6に対応して、図４乃至８に示した出力セルであるＩ／Ｏセル３２０1〜３２０6が３段縦積み配置されている。すなわち、図９で示したように横配置されたＩ／Ｏセルは、内部の第１及び第２層配線をそのままに、縦積み配置され、各Ｉ／Ｏセルに配線される第１或いは第２層配線と接続するため、第３及び第４層配線が追加配線されている。３段縦積み配置されたＩ／Ｏセルのインタフェース回路部は、それぞれ隣接する縦積み配置されたＩ／Ｏセル群の各Ｉ／Ｏセルのインタフェース回路部と対向するように配置される。
【０１２０】
パッド４１０1、４１０2、４１０3、４１０4、４１０5、４１０6は、それぞれＩ／Ｏセル３２０3、３２０1、３２０2、３２０6、３２０4、３２０5に対応させて、第３層配線４２０により電気的に接続される。
【０１２１】
なお、Ｉ／Ｏセル３２０1〜３２０3については、内部の第１及び第２層配線と、各パッドとの接続関係を図示し、第４層配線については破線で示している。一方、Ｉ／Ｏセル３２０4〜３２０6については、第３及び第４層配線の接続関係を示し、第１及び第２層配線の図示を省略している。
【０１２２】
これらＩ／Ｏセルの上層には、第４層配線により、接地レベル及び電源レベルが供給される接地レベル供給線４３０、電源レベル供給線４３２が配線されている。このように、各Ｉ／Ｏセル内を第１及び第２層配線で行い、パッドとの間を第３層配線で配線することで、半導体チップの外縁部に沿って３段縦積み配置されるＩ／Ｏセルの上層を第４層配線で環状に配線させることが可能となる。
【０１２３】
さらにこの場合のパッドピッチ４５０は、Ｉ／Ｏセルの幅Ｂに限定されることなく、さらに自由に配置できると共に、Ｉ／Ｏセル配置領域の高さ方向の長さ４６０が“３Ｂ”となるため、Ｉ／Ｏセルの高さ“Ａ”の場合よりチップ面積を縮小化することができる。
【０１２４】
また、隣接するＩ／Ｏセル群の各Ｉ／Ｏセルにおいて、インタフェース回路部を対向配置することで、例えばレベルシフタ回路に必要とされる多電源の電源レベル供給線を共用することもかのうとなり、Ｉ／Ｏセル配置領域における配線自由度を大幅に向上させたり、ＥＭＩ対策に供給線の幅を広げることも可能となる。
【０１２５】
本発明は本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１２６】
本実施形態では、パッドが半導体チップの外縁部に沿って配置されるものとして説明したが、これに限定されるものではない。例えば半導体チップの外縁部に千鳥配置するようにしても良いし、能動面バンプのようにトランジスタの能動領域にパッドを配置するようにしても良い。
【０１２７】
また本実施形態では、Ｉ／Ｏセルを第１及び第２の電源レベルが供給される２電源系であって、ドライバ回路部とインタフェース回路部とからなるものとして説明したがこれに限定されるものではない。３種類以上の電源レベルが供給され、これら各電源レベルに対応した複数の回路部からなるものであっても同様である。
【図面の簡単な説明】
【図１】  本実施形態における半導体装置のチップのレイアウトの一例を示す説明図である。
【図２】  本実施形態における半導体装置の半導体チップに配置されたＩ／Ｏセルの第１の例を示す模式図である。
【図３】  本実施形態における半導体装置の半導体チップに配置されたＩ／Ｏセルの第２の例を示す模式図である。
【図４】  本実施形態の半導体装置に適用されるＩ／Ｏセルとして、出力セルの回路構成の一例を示す構成図である。
【図５】  プリバッファ回路の構成の一例を模式的に示す回路構成図である。
【図６】  第１のレベルシフタ回路の構成の一例を模式的に示す回路構成図である。
【図７】  第２のレベルシフタ回路の構成の一例を模式的に示す回路構成図である。
【図８】  出力バッファ回路の構成の一例を模式的に示す回路構成図である。
【図９】  本実施形態の半導体装置におけるＩ／Ｏセルが横配置されたときのレイアウトの一例を示す説明図である。
【図１０】  本実施形態の半導体装置におけるＩ／Ｏセルが縦積み配置されたときのレイアウトの一例を示す説明図である。
【図１１】  従来の半導体チップのレイアウトの一例を示す説明図である。
【図１２】  従来の半導体チップのレイアウトの一例の部分拡大図である。
【符号の説明】
１０、１１０、３００  半導体チップ  １２、１１２、３３０  コアトランジスタ領域、  １４、１１４  Ｉ／Ｏセル配置領域、  １６、１１６  パッド配置領域、  ２０、１２０、１２０1〜１２０6、３２０1〜３２０6  Ｉ／Ｏセル、  ２２、１２２、１２２1〜１２２6、３１０1〜３１０4、４１０1〜４１０6  パッド、  ３２、１２４1〜１２４6  パッド接続端子、  ３３、１２６1〜１２６6  引き出し配線、  ３４、１３０1〜１３０6、３２２  ドライバ回路部、  ３６、１３２1〜１３２6、３２４  インタフェース回路部、  ３８、１３４1〜１３４6、３２６  Ｎ型トランジスタ領域、  ４０、１３６1〜１３６6、３２８  Ｐ型トランジスタ領域  ４２  接地レベル供給線、  ４４  電源レベル供給線、  ４６  電源・接地レベル供給線、  １００  半導体装置、  ２００  プリバッファ回路、  ２１０  レベルシフタ回路、  ２１２  第１のレベルシフタ回路、  ２１４第２のレベルシフタ回路、  ２２０  出力バッファ回路、  ２３０、２３８、２４２、２５２、２５８、２６４、２７６、２７８、２９０、２９４  Ｐ型トランジスタ、  ２３２、２３６、２４０、２５４、２６０、２６２、２７４、２８０、２９２、２９６  Ｎ型トランジスタ、  ２３４、２５０、２５６、２７０、２７２  インバータ回路、  ３４０、３４２  第１層配線、  ３５０、３５２、３６４、３８０、３８２、４３０  接地レベル供給線、  ３６０、３６２、３７０、３７２、４３２  電源レベル供給線、  ３９０、４５０  パッドピッチ、  ４６０  Ｉ／Ｏセル配置領域の高さ方向の長さ
【図１】
0004175155.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0004175155.tif 000011
【図１１】
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【図１２】
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