(57)【特許請求の範囲】
【請求項１】
半導体基板上にＴａＯＮ接着層を形成するステップと、
前記ＴａＯＮ接着層の上部に下部電極を形成するステップと、
前記下部電極の上部にＳＢＴ、または、ＳＢＴＮ膜からなる強誘電体膜を形成するステップと、
前記強誘電体膜上に上部電極を形成するステップ
とを含んでなることを特徴とする不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項２】
前記接着層用ＴａＯＮ薄膜を、ＣＶＤ、PE-CVD, PVD, または、ALD方式により形成することを特徴とする請求項１記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項３】
前記接着層用ＴａＯＮ薄膜を、タンタルエチレート(Ta(OC2H5)5)を原料物質として用いて、１００mTorrないし１０Torr（１３．３ないし１３３０Ｐａ）の圧力範囲でＮＨ3ガスが供給されるチャンバ内で、５０〜４００Åの厚さとなるように形成することを特徴とする請求項１記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項４】
前記ＣＶＤ方式を、４００〜７００℃の蒸着温度で行うことを特徴とする請求項２記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項５】
前記ＰＥ−ＣＶＤ方式を、２００〜５００℃の蒸着温度で２００〜１０００ワットのプラズマパワーを印加して行うことを特徴とする請求項２記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項６】
前記下部電極を、ＣＶＤ、ＰＥ−ＣＶＤ、ＰＶＤ、または、ＡＬＤ方式を用いて形成することを特徴とする請求項１記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項７】
前記下部電極が、Ｐｔ、Ｉｒ、ＩｒＯｘ、Ｒｕ、または、ＲｕＯｘ膜からなることを特徴とする請求項１記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項８】
前記下部電極を、５００〜３０００Åの厚さとなるように形成することを特徴とする請求項１記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項９】
前記強誘電体薄膜用ＳＢＴ、または、ＳＢＴＮ膜を、昇温速度が８０〜３００℃/secで、Ｏ2、Ｎ2Ｏ、または、Ｏ2＋Ｎ2ガスを反応ガスとして用いるＲＴＰ処理により核を生成し、次いで７００〜８５０℃の温度及びＯ2、Ｎ2Ｏ、または、Ｏ2＋Ｎ2ガスを反応ガスとして用いるファーネス熱処理により結晶粒成長を促進して形成することを特徴とする請求項１記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項１０】
前記強誘電体薄膜用ＳＢＴ、または、ＳＢＴＮ膜を、スピン−オン、ＰＶＤスパッタリング、または、ＰＥ−ＭＯＣＶＤから選ばれる成膜方法を用いて形成することを特徴とする請求項１記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項１１】
前記スピン−オン方式において、ストロンチウム及びビスマスを、それぞれオクタンと混合することにより、液体原料として使用し、かつ、Ｓｒ、または、Ｂｉの安定剤としてＮ−ブチルアセテートを用いて、ＳＢＴ、または、ＳＢＴＮ膜を形成することを特徴とする請求項１０記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項１２】
前記液体原料の中で、ストロンチウムとオクタンの混合液としては０．７〜１．０（mole%）のものを用いて、前記ビスマスとオクタンの混合液としては２．０５〜２．５（mole%）のものを用いることを特徴とする請求項１１記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項１３】
前記ＰＶＤスパッタリング方式において、常温で薄膜を蒸着形成し、膜の組成を均質化するためにＲＴＡ処理を行った後、後続の熱処理により結晶粒成長を促進することを特徴とする請求項１０記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【請求項１４】
前記ＰＥ−ＭＯＣＶＤ方式では、蒸着圧力が５mTorr 〜５０Torr（０．６６５〜６６５０Ｐａ）で４００〜７００℃の温度で行って強誘電体薄膜を形成することを特徴とする請求項１０記載の不揮発性半導体メモリ素子のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、不揮発性半導体メモリ素子のキャパシタ製造方法に関し、特に、強誘電体膜の下部電極の安定化のためのキャパシタ製造方法に関する。
【０００２】
【従来の技術】
一般に、強誘電体メモリデバイスは、不揮発性であるので、電源を落とした後にも記憶内容が消去されない。強誘電体膜の厚さが十分薄い場合には、自発分極の反転が速まって、ＤＲＡＭのように高速で読み込み及び書き込みが可能である。
【０００３】
また、１つのトランジスタと１つの強誘電体キャパシタとして１ビットのメモリセルを形成することができて、大容量に適用される。かかる強誘電性膜には、SrxBi2+yTa2O9(SBT)膜、SrxBi2+y(TaiNb1-i)2O9(SBTN)膜等がある。
【０００４】
図１は、強誘電体膜、例えば、ＳＢＴ膜、または、ＳＢＴＮ膜を誘電体とするキャパシタの製造方法を説明するための図面である。
【０００５】
従来技術は、図１に示すように、ノード(図示しない)が形成された半導体基板１１の上部に第１層間絶縁膜１２を蒸着して形成する。
【０００６】
次に、接着層１３及び電荷蓄積電極用導電層１４は層間絶縁膜１２の上部に順次に蒸着する。その際、前記接着層１３は、Ｔｉ、ＴｉＮ、ＴｉＯｘ層が用いられ、電荷蓄積電極用導電層１４は、例えば、Ｐｔ層が用いられる。
【０００７】
次に、ＳＢＴ膜１５が電荷蓄積電極用導電層１４の上部に蒸着され、プレート電極用導電層１６をＳＢＴ膜１５の上部に蒸着する。
【０００８】
次に、図示していないが、後続工程を連続進行してキャパシタ製造工程を完了する。
【０００９】
【発明が解決しようとする課題】
しかし、前記接着層のＴｉ系の物質は、後続の下部電極上に形成されたＳＢＴ膜、ＳＢＴＮ膜中に、キャパシタ結晶化アニーリング過程で急激に拡散して、キャパシタの内部へ浸透して電気的特性を大いに劣化させる。
【００１０】
また、結晶化アニーリング過程で下部電極を介して流入される酸素により接着層が酸化されて体積の増加により隙間が生じて、下部電極との界面で下部電極の再結晶化と、これに伴う流動性によりボイドと界面剥離(lifting)が生じて構造的にキャパシタの形成が難くなる。
【００１１】
ここで、本発明は、前述の諸点に鑑みてなされたもので、その目的は、キャパシタの劣化を防止することができる不揮発性半導体メモリ素子のキャパシタ製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明者は、不揮発性半導体メモリ素子のキャパシタ製造方法において、下部電極に使用される接着層としてＴａＯＮ薄膜を使用することにより、強誘電体膜用ＳＢＴ、または、ＳＢＴＮ膜キャパシタのぺロブスカイト構造を含むキャパシタの劣化が生じず、構造的にも安定しているので、後続の工程でに流入される酸素により酸化されてもＴａ2Ｏ5が安定している化合物を形成して、構造的にも安定し、表面が柔らかくて界面特性も良好であることを見いだし、本発明を完成した。
【００１３】
即ち、前記の目的の達成のための本発明は、フィールド酸化膜と接合領域が形成された半導体基板を提供するステップと、前記半導体基板上に第１の層間絶縁膜を形成するステップと、前記第１の層間絶縁膜の上部に接着層用ＴａＯＮ薄膜を形成するステップと、前記ＴａＯＮ薄膜の上部に下部電極を形成するステップと、前記下部電極の上部に強誘電体薄膜用ＳＢＴ、または、ＳＢＴＮ膜を形成するステップと、前記強誘電体薄膜の上部に上部電極を形成するステップと、接合領域と上部電極とのコンタクトのためのコンタクトホールを備える第３の層間絶縁膜を形成するステップと、前記コンタクトホールが埋め込まれるように金属膜を形成するステップとを含んでなることを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら本発明にかかる不揮発性メモリ素子のキャパシタ製造方法を詳細に説明する。
【００１５】
本発明にかかる不揮発性メモリ素子のキャパシタ製造方法は、図２Ａに示すように、フィールド酸化膜２２を周知の方法により半導体基板２１の所定部分に形成する。
【００１６】
次に、ゲート絶縁膜を含むゲート電極(図示しない)を半導体基板２１及びフィールド酸化膜２２の所定部分に形成する。
【００１７】
次に、側壁スペーサ(図示しない)は、ゲート電極の両側壁に周知の方式により形成され、ゲート電極両側の半導体基板２１に接合領域２３を形成してトランジスタを形成する。
【００１８】
次に、前記のようにして得られた構造物の上部に第１層間絶縁膜２４を蒸着した後、ＣＭＰ工程を行って平坦化する。
【００１９】
次に、図２Ｂに示すように、前記第１層間絶縁膜２４の上部に接着層用ＴａＯＮ薄膜２５を蒸着する。
【００２０】
その際、接着層用ＴａＯＮ薄膜２５は、ＣＶＤ、または、ＰＥ−ＣＶＤ（prasma enhanced CVD）、ＰＶＤ、ＡＬＤ(Atomic Layer Deposition)方式などにより形成される。ここで、接着層用ＴａＯＮ薄膜２５は、タンタルエチレート(Ta(OC2H5)5)を原料物質として用いて、１００mTorrないし１０Torr（１３．３ないし１３３０Ｐａ）の圧力範囲内でＮＨ3ガスが供給されるチャンバ内で、５０〜４００Åの厚さとなるように形成される。前記ＣＶＤ方式は、４００〜７００℃の蒸着温度で進行してＴａＯＮ薄膜２５を形成し、ＰＥ−ＣＶＤ方式は、２００〜５００℃の蒸着温度で２００〜１０００ワットのプラズマパワーを印加してＴａＯＮ薄膜２５を形成する。
【００２１】
また、前記接着層用ＴａＯＮ薄膜２５は、強誘電体膜用ＳＢＴ、または、ＳＢＴＮ膜キャパシタのぺロブスカイト構造を含むキャパシタの劣化を生じさせず、構造的にも安定しているので、後続の工程で流入される酸素により酸化されてもＴａ2Ｏ5が安定している化合物を形成し、構造的にも安定し、表面が柔らかくて界面特性も良好である。
【００２２】
次に、図２Ｃに示すように、前記ＴａＯＮ薄膜２５の上部に下部電極用金属膜２６を蒸着する。前記下部電極用金属膜２６は、例えば、Ｐｔ、Ｉｒ、ＩｒＯｘ、Ｒｕ、または、ＲｕＯｘ膜からなり、蒸着方式としては、ＣＶＤ、ＰＥ−ＣＶＤ、ＰＶＤ、または、ＡＬＤ（Atomic Layer Deposition）方式を用いて形成する。また、前記下部電極用金属膜２６は、５００〜３０００Åの厚さに形成するのが望ましい。
【００２３】
次に、前記下部電極用金属膜２６の上部に強誘電体膜用ＳＢＴ、または、ＳＢＴＮ膜２７を蒸着する。前記強誘電体薄膜用ＳＢＴ、または、ＳＢＴＮ膜は、昇温速度が８０〜３００℃/secであり、Ｏ2、Ｎ2Ｏ、または、Ｏ2＋Ｎ2ガスを反応ガスとして用いるＲＴＰ処理により核を生成し、続いて、７００〜８５０℃の温度及びＯ2、Ｎ2Ｏ、または、Ｏ2＋Ｎ2ガスを反応ガスとして用いるファーネスガス熱処理（furnace thermal treatment）を行って、結晶粒成長を促進することにより形成することができる。
【００２４】
また、別の実施の形態の形成方法としては、スピン−オン、スパッタリングなどのＰＶＤスパッタリング、ＰＥ−ＭＯＣＶＤ等、多様な成膜方式を用いてキャパシタを形成する。
【００２５】
前記スピン−オン方式は、ストロンチウム、ビスマス等を、オクタンとそれぞれ別々に混合することにより、液体原料として使用し、かつ、Ｓｒ、Ｂｉなどの安定剤としてＮ−ブチルアセテート(n-butyl acetate)を用いて、ＳＢＴ、または、ＳＢＴＮ膜を形成する。ビスマス、ストロンチウム等は、粉末状のものをオクタンに分散させて用いる。
【００２６】
その際、前記液体原料中、ストロンチウムとオクタンとの混合液としては０．７〜１．０(mole%)程度のものを用いて、前記ビスマスとオクタンとの混合液は、２．０５〜２．５(mole%)程度のものを用いる。
【００２７】
さらに、前記ＰＶＤスパッタリング方式は、常温で薄膜を蒸着形成し、膜の組成を均質化するためにＲＴＡ処理を行った後、後続の熱処理により結晶粒の成長を促進する。
【００２８】
また、前記ＰＥ−ＭＯＣＶＤ方式は、蒸着圧力が５mTorr 〜５０Torr（０．６６５〜６６５０Ｐａ）で４００〜７００℃の温度で行い、強誘電体薄膜用ＳＢＴ、または、ＳＢＴＮ膜を形成する。
【００２９】
強誘電体薄膜用ＳＢＴ、または、ＳＢＴＮ膜は、上記に例示した種々の方法によって、通常、膜厚が100〜3000Å程度となるように形成される。
【００３０】
次に、前記強誘電体薄膜用ＳＢＴ、または、ＳＢＴＮ膜２７の上部に上部電極用金属膜２８を300〜3000Å程度の膜厚となるように蒸着する。
【００３１】
次に、図２Ｄに示すように、前記上部電極用金属膜の上部にハードマスク膜を蒸着し、キャパシタ形成領域に感光膜パターン(図示しない)を形成する。
【００３２】
次に、前記感光膜パターンをエッチング障壁にして、ハードマスク膜２９をエッチングする。
【００３３】
次に、図２Ｅに示すように、前記ハードマスク膜２９をエッチング障壁にして前記上部電極用金属膜２８、強誘電体薄膜２７、下部電極用金属膜２６と接着層用ＴａＯＮ薄膜２５を順次エッチングし、キャパシタを形成する。
【００３４】
次に、前記ハードマスク膜２９を除去し、前記結果物の上部に第２層間絶縁膜３０を蒸着する。
【００３５】
次に、図２Ｆに示すように、前記接合領域２３と上部電極用金属膜２８の所定部分が露出されるように、第２層間絶縁膜をエッチングし、コンタクトホール(図示しない)を形成し、前記コンタクトホールが埋め込まれるように金属膜３１を蒸着して不揮発性半導体素子のキャパシタを完成する。
【００３６】
【発明の効果】
前述のように、本発明にかかる不揮発性半導体メモリ素子のキャパシタ製造方法は、下部電極に使用される接着層としてＴａＯＮ薄膜を使用したので、強誘電体膜用ＳＢＴ、または、ＳＢＴＮ膜キャパシタのぺロブスカイト構造を含むキャパシタの劣化が生じず、構造的にも安定しているので、後続の工程でに流入される酸素により酸化されてもＴａ2Ｏ5が安定している化合物を形成して、構造的にも安定し、表面が柔らかくて界面特性も良好である。
【００３７】
これによって、キャパシタの下部電極に使用される接着層としてＴａＯＮ薄膜を使用することにより、接触特性を向上させ、下部電極との界面剥離を抑えて電気的特性を向上させる効果がある。
【００３８】
また、本発明は、その要旨を外れない範囲内で各種変形が可能である。
【図面の簡単な説明】
【図１】従来の不揮発性半導体メモリ素子のキャパシタ製造方法を説明するための断面図である。
【図２Ａ】図２Ａは、本発明の不揮発性半導体メモリ素子のキャパシタ製造方法を説明するための断面図の一つであり図２Ｂに続く。
【図２Ｂ】図２Ｂは、本発明の不揮発性半導体メモリ素子のキャパシタ製造方法を説明するための断面図の一つであり図２Ｃに続く。
【図２Ｃ】図２Ｃは、本発明の不揮発性半導体メモリ素子のキャパシタ製造方法を説明するための断面図の一つであり図２Ｄに続く。
【図２Ｄ】図２Ｄは、本発明の不揮発性半導体メモリ素子のキャパシタ製造方法を説明するための断面図の一つであり図２Ｅに続く。
【図２Ｅ】図２Ｅは、本発明の不揮発性半導体メモリ素子のキャパシタ製造方法を説明するための断面図の一つであり図２Ｆに続く。
【図２Ｆ】図２Ｆは、本発明の不揮発性半導体メモリ素子のキャパシタ製造方法を説明するための断面図の一つである。
【符号の説明】
１１、２１    半導体基板
１２、２４    第１層間絶縁膜
１３    接着層
１４    電極用導電層
１５    ＳＢＴ膜
１６    プレート電極用導電層
２２    フィールド酸化膜
２３    接合領域
２５    ＴａＯＮ薄膜
２６    下部電極用金属膜
２７    強誘電体薄膜（ＳＢＴＮ膜又はＳＢＴ膜）
２８    上部電極用金属膜
２９    ハードマスク膜
３０    第２層間絶縁膜
３１    金属膜
【図１】
0004140214.tif 000002
【図２Ａ】
0004140214.tif 000003
【図２Ｂ】
0004140214.tif 000004
【図２Ｃ】
0004140214.tif 000005
【図２Ｄ】
0004140214.tif 000006
【図２Ｅ】
0004140214.tif 000007
【図２Ｆ】
0004140214.tif 000008