(57)【特許請求の範囲】
【請求項１】
導電性領域を有する半導体基板と、上記半導体基板内の集積回路を保護する、熱硬化性であり複数の副層を有するポリマー層と、リリース層とを有する、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成する工程と、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層にアパーチャを形成する工程と、
上記アパーチャ内にはんだ組成物の導電性スラリーを堆積する工程と、
はんだバンプを形成するため、上記導電性スラリーが上記アパーチャ内に残っている間に上記導電性スラリーをリフロー処理する工程と、
上記ポリマー層から上記リリース層を分離する工程とを有し、
形成される前記はんだバンプの高さは上記ポリマー層の厚さより大きい、半導体基板の処理方法。
【請求項２】
複数のチップ及び複数の導電性領域を有する半導体基板と、上記複数のチップを保護する、熱硬化性であり複数の副層を有するポリマー層と、リリース層とを含み、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成する工程と、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層に複数のアパーチャを形成する工程と、
上記アパーチャ内にはんだ組成物の導電性スラリーを堆積する工程と、
複数のはんだバンプを上記半導体基板上に形成するため、上記導電性スラリーが上記アパーチャ内に残っている間に上記導電性スラリーをリフロー処理する工程と、
上記ポリマー層から上記リリース層を分離する工程と、
上記複数のチップを互いに分離するため、少なくとも１個のチップに、はんだバンプと、上記少なくとも１個のチップの表面で上記はんだバンプの周辺に設けられたポリマー層の一部分とが含まれるように、上記半導体基板及び上記ポリマー層を切断する工程と、
上記少なくとも１個のチップ上の上記はんだバンプが回路基板上の導電性領域に連結されるように、上記少なくとも１個のチップを回路基板に実装する工程とを有し、上記半導体基板上に形成されるはんだバンプの高さは上記ポリマー層の厚さより大きい、電気的組立体の製作方法。
【請求項３】
導電性領域を有する半導体基板と、
上記半導体基板の上にあり、上記半導体基板内の集積回路を保護する、熱硬化性であり複数の副層を有するポリマー層と、
上記ポリマー層の上にあるリリース層と、
はんだバンプとを含み、
上記ポリマー層及び上記リリース層は上記導電性領域上に配置された共通のアパーチャを有し、
上記はんだバンプは上記共通のアパーチャ内に設けられ、上記半導体基板上の上記導電性領域に電気的接続され、上記はんだバンプの高さは上記ポリマー層の厚さより大きい、はんだバンプ付き半導体基板。
【請求項４】
上記はんだバンプは支柱部及びヘッド部を有し、上記支柱部は上記ヘッド部と上記導電性領域との間に設けられている、請求項３記載のはんだバンプ付き半導体基板。
【請求項５】
上記はんだバンプは約３のアスペクト比を有する請求項３又は４記載のバンプ付き半導体基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板をポリマー層を含む半導体装置に処理する方法及び構造体に関する。
【０００２】
【従来の技術】
フリップチップボンディング処理は、チップを回路基板のような配線基板に連結するための非常に一般的な方法である。フリップチップボンディング処理の一例として、複数のはんだバンプが半導体チップ上に作製され、バンプはチップの表面側にある。バンプが作製されたチップは、表裏が逆にされて回路基板に取り付けられ、バンプは導電性パッドを回路基板に接触させる。次に、はんだバンプは加熱され、パッドに結合されたはんだジョイントを形成し、チップを回路基板に連結する。
【０００３】
フリップチップボンディング処理されたチップは、ワイヤボンディングのような他のチップ接続処理よりも多数の利点がある。たとえば、ワイヤボンディングされた組立体における回路基板は、典型的に環状パターンのパッドを有し、チップは表向きに環状パターン内に固定される。精細な配線は、回路基板上のパッドをチップの上向き面の周辺にあるパッドに接触させる。このような組立体の場合に、チップと基板の間の入出力（Ｉ／Ｏ）コネクションの数は制限され、配線によって占領される空間はかなり大きい。
【０００４】
これに対し、フリップチップボンディング処理されたチップは、ボンディングワイヤのような中間導電性構造体を用いること無く、下側にある回路基板と連結する。その結果として、フリップチップ組立体内のチップと回路基板の間には、ワイヤボンディング処理された組立体のような組立体よりも短い信号パスが存在する。また、フィリップチップボンディング処理されたチップは、チップと回路基板を連結するボンディングワイヤのような中間導電性構造体を必要としないので、電気的組立体で使用される材料及び処理工程が削減される。材料及び処理工程を削減することによって、電気的組立体のコストが著しく削減される。その上、フリップチップ組立体の場合に、Ｉ／Ｏコネクションは、典型的なワイヤボンディング処理された組立体の場合とは異なり、チップ面の周辺領域には限定されない。フリップチップ組立体の場合に、Ｉ／Ｏコネクション（たとえば、はんだジョイント）は、チップの表面全域に存在する。フリップチップ組立体におけるチップと回路基板の間のＩ／Ｏコネクションの本数が増加すると、チップと回路基板の間の信号経路が増加する。
【０００５】
フリップチップボンディングは多数の利点があるが、フリップチップボンディングには多数の問題点もある。たとえば、ステンシルは、フリップチップボンディングされるべきチップ上にはんだバンプを形成するため使用され得る。典型的なステンシル処理の場合に、剛性ステンシルが多数のチップを有する半導体ウェーハ上に設けられる。ステンシルはウェーハ上に設けられるので、ステンシルのアパーチャは個々のチップのパッドと整列される。堆積したはんだは、次に、ウェーハ上にはんだバンプを形成するようリフロー処理される。リフロー処理後、ステンシルはウェーハから分離される。マスクがウェーハから分離されたとき、ステンシルは、１個以上のはんだバンプと不注意に接触し、はんだバンプをウェーハから取り除く可能性がある。このような状況が発生したとき、バンプが作製されたチップの歩留まりを最大にするためウェーハを加工する必要がある。ウェーハの加工はコスト高であり、かつ、時間を要する。従来の写真像形成可能、かつ、除去可能なはんだマスクは、上記の剛性ステンシルの代わりに使用できるが、はんだマスクを使用すると、形成された電気的組立体のコストを増加させる余分な処理工程が必要になる。
【０００６】
フリップチップはチップの面上に多数のはんだジョイントを有する点が有利ではあるが、はんだジョイントの数が増加すると共に他の問題が生ずる。たとえば、鉛含有はんだは、アルファ粒子を放出し、このアルファ粒子ははんだが接合されるチップを入る。吸収されたアルファ粒子は、チップ内のセルをフリップ状態に変え、チップのメモリエラーが生ずる。このようなエラーは「ソフトエラー」として公知であり、チップ形状が小さくなり、はんだジョイントの数が増加すると共に増大する傾向がある。
【０００７】
また、はんだジョイントは、一般的に柔軟性がある。動作中に、チップ組立体内のチップは、ターンオンされ、ターンオフされるのに応じて加熱、冷却される。チップ及び回路基板は、典型的に、異なる熱膨張特性を有する非類似の材料により作られるので、チップ及び回路基板は相対的に移動し得る。この相対運動ははんだジョイントを変形させ、機械的応力を加える。この応力は、チップの繰り返し動作と共にり返しジョイントに加えられ、時間的にはんだジョイントを破損させる。したがって、はんだジョイントの破損の可能性は、たとえば、ワイヤボンディングチップ組立体よりもフリップチップ組立体の方が高い。その理由は、チップ上のはんだジョイントの数が、ワイヤボンディングチップ組立体よりもフリップチップ組立体の場合に著しく多いからである。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、フリップチップを有する電気的組立体の信頼性を改良することができると共に、フリップチップを有する電気的組立体を形成するため使用される工程及び材料が削減された方法及び構造体を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一実施例は、半導体基板を処理する方法に関係する。この方法は、導電性領域と、ポリマー層と、リリース層とを含む積層を形成する工程を有し、ポリマー層は、半導体基板と回路層の間に設けられる。アパーチャは、導電性領域を露出するため、ポリマー層とリリース層の間に形成される。アパーチャ内において、はんだ組成物は、はんだバンプを形成するためリフロー処理される。
【００１０】
本発明の他の実施例は、バンプが形成された半導体基板に関係する。バンプが形成された半導体基板は、導電性領域と、半導体基板上のポリマー層と、ポリマー層上のリリース層とを有する。ポリマー層及びリリース層は、導電性領域上に設けられた共通アパーチャを有し、共通アパーチャは導電性領域に電気的接続されたはんだバンプを有する。
【００１１】
本発明の他の実施例は、マルチチップモジュール及びチップスケールパッケージのような電気的組立体を形成する方法に関する。
【００１２】
請求項１に係る発明は、導電性領域、ポリマー層、及び、リリース層を有する半導体基板を含み、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成し、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層にアパーチャを形成し、
上記アパーチャ内にはんだ組成物を堆積し、
はんだバンプを形成するため、上記はんだ組成物が上記アパーチャ内に残っている間に上記はんだ組成物をリフロー処理し、
上記ポリマー層から上記リリース層を分離する、半導体基板の処理方法である。
【００１３】
請求項２に係る発明は、複数のチップ及び複数の導電性領域を有する半導体基板と、ポリマー層と、リリース層とを含み、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成し、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層に複数のアパーチャを形成し、
上記アパーチャ内にはんだ組成物を堆積し、
複数のはんだバンプを上記半導体基板上に形成するため、上記はんだ組成物が上記アパーチャ内に残っている間に上記はんだ組成物をリフロー処理し、
上記ポリマー層から上記リリース層を分離し、
上記複数のチップを互いに分離するため、少なくとも１個のチップに、はんだバンプと、上記少なくとも１個のチップの表面で上記はんだバンプの周辺に設けられたポリマー層の一部分とが含まれるように、上記半導体基板及び上記ポリマー層を切断し、
上記少なくとも１個のチップ上の上記はんだバンプが回路基板上の導電性領域に連結されるように、上記少なくとも１個のチップを回路基板に実装する電気的組立体の製作方法である。
【００１４】
請求項３に係る発明は、導電性領域を有する半導体基板と、
上記半導体基板の上にあるポリマー層と、
上記ポリマー層の上にあるリリース層と、
はんだバンプとを含み、
上記ポリマー層及び上記リリース層は上記導電性領域上に配置された共通のアパーチャを有し、
上記はんだバンプは上記共通のアパーチャ内に設けられ、上記半導体基板上の上記導電性領域に電気的接続されている、はんだバンプ付き半導体基板である。
【００１５】
請求項４によれば、本発明のはんだバンプ付き半導体基板は、上記はんだバンプが支柱部及びヘッド部を有し、上記支柱部が上記ヘッド部と上記導電性領域との間に設けられている。
【００１６】
請求項５によれば、本発明のバンプ付き半導体基板は、上記はんだバンプが約３のアスペクト比を有する。
【００１７】
本発明の上記実施例並びに他の実施例は、以下の詳細な説明、添付図面、及び、特許請求の範囲に記載された事項から当業者に容易に理解される。
【００１８】
【発明の実施の形態】
図１乃至６を参照して本発明の実施例について説明する。図１乃至６には、半導体基板上にはんだバンプを形成する例示的な方法が示されている。
【００１９】
本発明の実施例では、図２に示されるような積層体２０が形成される。積層体２０は半導体基板１０を含み、半導体基板１０は、複数の導電性領域１１、リリース層１６、及び、基板１０とリリース層１６の間のポリマー層１４を有する。
【００２０】
図１には、処理されるべき半導体基板１０の断面図が示される。好ましい実施例において、半導体基板１０は、複数の集積回路チップを含む半導体ウェーハ（たとえば、Si、GaAs）である。本発明の実施例において、導電性領域は、個別の集積回路チップ上の導電性パッドでもよい。ウェーハは、後で（たとえば、ウェーハ上にはんだバンプを形成した後に）、集積回路チップを分離するためダイシングされるので、望ましい形態で実装若しくはパッケージングすることができる。他の実施例において、半導体基板１０は、ダイシングされない単体の半導体装置でもよい。
【００２１】
導電性領域１１は適当な導電性材料により作製され、単層若しくは多層のいずれの形式でも構わない。たとえば、導電性領域１１は、Cu、Al、Ag、Au、Pd、Pt及びこれらの合金のような金属の単層を含む。必要に応じて、導電性領域１１は多層により構成してもよい。たとえば、導電性領域１１は、真鍮、青銅、Zn、Ni、Sn、Cd、Bi、Au、In、Pd、Ag、はんだ、合金及びこれらの化合物のような適当な金属材料を含む１層以上の適当な導電性材料の層で被覆された導電性材料（たとえば、Al若しくはCuのような金属）の層を含む。導電性領域は、Ti/Ni/Au及びAl-W/Cuのようなアンダーバンプ冶金（UBM）組成物を含み得る。導電性領域１１内の層数とは無関係に、導電性領域の露出面（すなわち、蒸着はんだにより接触されるべき表面）は、好ましくは、Cu、Ni、Ag、Au、Sn、Pd、及び、これらの化合物のようなはんだ付けできる材料を含む。より詳細には、はんだ付けできる材料は、Ni若しくはPdのような拡散バリアメタルである。
【００２２】
積層体２０において、ポリマー層１４は粘着特性を有し、熱硬化性又は熱可塑性である。ポリマー層１４は、エラストマー特性があってもよい。適当なポリマー材料には、エポキシ機能性ポリマー、ポリイミド、液晶ポリマー、シクロオレフィン、ポリウレタン、ポリアミド、ベンゾシクロブタン、ポリアミド−イミド、ポリアリレン  エーテル、ベンゾイミダゾール、ポリエーテルケトン、ポリシロキサン、ポリエーテルエーテルケトン、ポリフェニルキノザリン、ポリイミドイソ−インドロキナゾリンジオン、フルオロポリマー、シアナート  エステル、ビスマレイミド  トリアジン（ＢＴ）、シナート  エステル、及び、これらの化合物が含まれる。
【００２３】
好ましくは、ポリマー層１４は熱硬化性である。ポリマー層が熱硬化性である場合に、ポリマー層は硬化していないときには粘着性があるが、硬化したときには粘着性がない。さらに、ポリマー層１４は適時硬化される。好ましくは、ポリマー層１４は、リリース層１６及びポリマー層１４にアパーチャ（図３）が形成される前に硬化される。
【００２４】
ポリマー層１４は、単層であるか、又は、同一組成物若しくは異なる組成物の適当な数の副層を有する。たとえば、ポリマー層は、１又は２層のポリマー副層で覆われた剛性コア若しくは熱的に安定な柔軟性コアを含む。ポリマー層１４、又は、ポリマー層１４の中の１層以上の副層は、適当な厚さを有する。たとえば、ポリマー層１４、又は、ポリマー層１４の中の１層以上の副層の厚さは、約１０μｍ以上でもよい。好ましくは、ポリマー層１４の厚さは、少なくとも約７５μｍである。このような厚さは、はんだバンプ若しくは引き続いて形成されたはんだジョイントより放出されたアルファ粒子からウェーハ内の集積回路を保護するため適当である。ポリマー層は、より好ましくは、約１００μｍ乃至約２００μｍ以上の厚さを有する。この厚さは、チップスケールパッケージのような電気的組立体を製作するため特に適当である。
【００２５】
積層体２０において、リリース層１６は、剥離可能な形でポリマー層１４に接着される。すなわち、ポリマー層１４とリリース層１６の間の接着力は、人若しくは機械が、ポリマー層１４の物理的配置を著しく阻害することなく、リリース層１６をポリマー層１４から剥ぎ取ることができるような力である。
【００２６】
リリース層１６は、約７．５μｍ以上の厚さを含む適当な厚さを有する。一部の実施例において、リリース層は、約７．５μｍ乃至約２００μｍの厚さを有し、好ましくは、約５０μｍ乃至約１００μｍの厚さを有する。他の実施例において、リリース層は、約５００μｍ以上の厚さを有する。引き続いて形成されるバンプ付きの半導体基板からチップスケールパッケージを形成する必要があるとき、約５００μｍよりも厚いリリース層を使用しても構わない。リリース層は、たとえば、電気的組立体のチップと回路基板の間の間隔を増大させることができる高アスペクト比のはんだバンプを製作するため利用される。間隔を増大させる利点は以下に詳細に説明される。
【００２７】
リリース層は、任意の適当な材料から作られる。たとえば、リリース層は、はんだバンプを形成するため使用されるはんだ粒子のリフロー温度で溶融しない金属材料若しくはポリマー材料を含有する。この点に関して、リリース層１６は、約２５０℃を超える融点、好ましくは、約３５０℃、或いは、約４５０℃を超える融点を有する。好ましくは、リリース層は、ポリテトラフルオロエチレン（TeflonTM）、ポリイミド、又は、金属のような熱的に安定な材料である。
【００２８】
図２に示された積層体２０は適当な方法で形成することができる。たとえば、ポリマー層１４は、半導体基板１０に接着する前に予め形成してもよい。適当な予備形成されたポリマー層には、いわゆる「ボンディングシート」が含まれる。適当な市販されているボンディングシートには、日本製鋼製のポリイミドボンディングシートSPB-Aと、DuPont製のKaptonTMKJ及びKaptonTMEKJと、ニットーデンコー製のPFMと、三菱GMPLと、味の素ABFとがが含まれる。
【００２９】
ある実施例において、予備形成されたポリマー層は半導体基板１０に積層される。一例として、２層のリリース層の間に挟み込まれた粘着性ポリマー層を含む合成物が得られる。一方のリリース層は、粘着性ポリマー層から分離してもよく、粘着性ポリマー層の粘着面が露出される。次に、粘着性ポリマー層／リリース層の合成物は、半導体基板１０にタック積層してもよい。タック積層中に、熱及び圧力によって粘着性ポリマー層中の樹脂が軟化され、ポリマー層１４が半導体基板１０に接着できるようになる。好ましくは、タック積層は、真空下の低圧（たとえば、約１５ｐｓｉ乃至約１００ｐｓｉ）で行なわれる。リリース層１６／ポリマー層１４の合成物が半導体基板１０上に積層されるとき、リリース層１６は、ポリマー層１４が積層プレスのダイに接着することを防止する利点が得られる。これは、リリース層１６の外面が実質的に非粘着性のためである。タック積層後、予め露出したポリマー層１４の粘着面は、半導体基板の表面に接触し、分離されていないリリース層１６はポリマー層１４の上部にあり、これにより、積層体２０が形成される。
【００３０】
必要に応じて、ポリマー層１４の上部のリリース層１６は異なるリリース層で置き換えてもよい。たとえば、リリース層１６／ポリマー層１４の合成物は、半導体基板１０に積層され得る。ポリマー層が半導体基板に接触、接着した後、リリース層１６は、露出した粘着面を有するポリマー層から（剥離によって）分離される。より望ましいリリース層は、積層体２０を形成するため、ポリマー層の露出した粘着面上に積層され得る。リリース層の置き換えは、異なる特性を有するリリース層が必要とされる場合には望ましい。たとえば、低い融点を有するリリース層は、より高い融点を有するリリース層と置換する方が望ましい。
【００３１】
他の実施例において、予備形成されたポリマー層及びリリース層は、半導体基板上に同時に積層してもよい。たとえば、望ましいポリマー層及び望ましいリリース層は、半導体基板に配置される。この合成物は、熱プラテンを用いてこの合成物に加圧することによって、又は、この合成物を１対の積層ローラーに通すことによって、一体的に積層され、積層体２０が形成される。
【００３２】
ポリマー層１４は、予備形成しないで半導体基板１０に形成してもよい。これは、液体接着剤の層を第１の回路層１０の表面上にスクリーン印刷、スプレイコーティング、又は、カーテンコーティングするような適当な方法で半導体基板１０に形成され得る。液体接着層が半導体基板１０に堆積された後、液体接着層は溶媒を除去するためソフトベーキング処理される。溶媒が液体接着剤中に存在する場合、ソフトベーキングは、溶媒を蒸発させることにより液体接着剤からの溶媒の除去速度を増加させて液体接着剤から溶媒を分離させる。液体接着層は、材料の接着特性を著しく失わせることなく、約１分間以上に亘って室温（２５℃）を上回る温度まで加熱される。粘着性ポリマー層を形成した後、リリース層がポリマー層に積層される。
【００３３】
リリース層が予備形成されていないとき、リリース層は任意の適当な方法でポリマー層１４に形成される。これは、ポリマー層１４が半導体基板１０の上に置かれる前、又は、置かれた後に行なわれる。たとえば、リリース層１６は、金属又はポリマー材料の連続的若しくは不連続的な層をボンディングシート１４に蒸着することによってポリマー層１４上に作製される。
【００３４】
図３を参照するに、積層体２０が作製された後、１個以上のアパーチャが、半導体基板１０上の１個以上の導電性領域１１を露出させるため、ポリマー層１４とリリース層１６に作製される。各アパーチャ１８は、約２５μｍ以上の径を有する。作製されたアパーチャは、好ましくは、約２５μｍから約５００μｍの範囲、より好ましくは、約５０μｍから約２５０μｍの範囲に収まる径を有する。本発明の実施例において、最小アパーチャ径は、引き続いてアパーチャに堆積される導電性粒子の最大粒子サイズの約３倍である。たとえば、図３に示されたアパーチャの最小径は、約１５μｍの最大径を有する導電性粒子に対し約５０μｍ以上に達し得る。
【００３５】
アパーチャ１８は適当な方法で作製される。好ましくは、アパーチャ１８は、ポリマー層１４／リリース層１６の合成物が半導体基板１−上に配置されている間にこの合成物をレーザドリル加工することによって形成される。レーザドリル加工を行うことにより、ポリマー層１４及びリリース層１６に作製されたアパーチャは、相互に整列し、かつ、半導体基板１０上の導電性領域１１に対し整列する。この目的のため適当なレーザが使用される。たとえば、ＹＡＧ−ＵＶレーザ、エキシマレーザ、又は、炭酸ガスレーザがアパーチャ１８を作製するため使用される。ＹＡＧ−ＵＶレーザは、より歩留まりの高い無欠陥ドリル加工アパーチャが得られ、かつ、ＹＡＧ−ＵＶレーザを用いて作製されたアパーチャは典型的に洗浄する必要が無いので、ＹＡＧ−ＵＶレーザが好ましい。選択的に、レージングシートは、レーザドリル加工処理（レーザ穿孔）を簡単に行うためリリース層の上部に載置され得る。レージングシートは、レーザドリル加工のため有益な熱分散を促し、より精密な孔ドリル加工を実現させる。適当なレージングシートは、Mitsubishi Chemical, Inc.から入手できる。
【００３６】
アパーチャ１８はレーザを用いて同時に形成してもよく、多数のアパーチャ１８はレーザを用いて実質的に同時に形成され得る。たとえば、広域レーザ除去プロセスにおいて、レーザドリルマスク（たとえば、約１ミクロン以上の厚さを有するCr又はTiの不連続層）がリリース層１６の上に形成若しくは載置される。次に、レーザは、複数のアパーチャ１８を実質的に同時に形成するため、レーザマスクのアパーチャを通して露出したリリース層１６とポリマー層１４の一部分を照射し、次に除去する。本例の場合に、好ましくは、CO2レーザは、複数のアパーチャを実質的に同時に形成すべく、リリース層１６とポリマー層１４の一部分を除去するため使用される。レーザドリル加工の後、レーザマスクは取り除かれる。
【００３７】
リリース層１６がポリマー層１４上に存在することによって、下にあるポリマー層の上側表面がレーザドリル加工プロセスからの副生物によって汚染されることは防止される。ポリマー層１４がチップと回路基板の間のアンダーフィルとして使用されるべき場合、ポリマー層の露出した粘着面上の汚染は、ポリマー層が回路基板に接着することを阻害する。たとえば、残骸副生物は、アパーチャを作製するためポリマー層がレーザ加工されるときに生成される可能性がある。残骸副生物がポリマー層の粘着性表面に堆積した場合、残骸副生物は、この表面と回路基板の表面との間に堆積し、チップと回路基板の間のボンディングを阻止する。
【００３８】
他の一実施例において、アパーチャ１８は、ドライエッチング法若しくはウェットエッチング法を用いてポリマー層１４とリリース層１６に作製される。たとえば、一部の実施例では、ホトレジスト層はリリース層１６の上に堆積される。ホトレジスト層は、次に、パターニングされ、半導体基板１０上で導電性領域１１の上方にリリース層１６の一部分を露出させるため現像される。リリース層１６の露出した部分は、導電性領域１１を露出させるアパーチャ１８を作製するため、隣接したポリマー層１４の対応した部分と共にエッチングされる。他の実施例では、リリース層１６及びポリマー層１４は感光性であり、両方の層は放射線でパターン露光され、複数のアパーチャ１８を形成するように現像される。
【００３９】
アパーチャ１８の作製後、アパーチャは望ましくない残留物を取り除くため洗浄してもよい。プラズマ洗浄処理又は湿式洗浄プロセスを含む適当な洗浄方法が使用される。
【００４０】
図４に示されるように、アパーチャ１８が半導体基板１０の導電性領域１１の上方のポリマー層１４及びリリース層１６に作製された後、はんだ組成物３０がアパーチャ１８と導電性領域１１に堆積される。好ましくは、はんだ組成物は、導電性スラリーの形をしている。はんだ組成物が堆積させられる方法とは無関係に、はんだ組成物は、リリース層１６が未だ元の場所にある間に、アパーチャ１８内と導電性領域１１上とに堆積される。
【００４１】
はんだバンプを作製するため適したはんだ組成物がアパーチャ内の堆積される。好ましくは、はんだ組成物は、鉛又は錫合金を含有するはんだ粒子を含む。このような適当な合金の例には、Sn-Ag（たとえば、Sn96.5:Ag3.5）及びSn−Pb（たとえば、６３Sn:37Pb）合金が含まれる。はんだ組成物は、キャリア（たとえば、柔軟化用キャリア）を含み、選択的にその他の適当な添加物を含有する。キャリアは、樹脂、溶媒、硬化剤、及び、柔軟化剤の中の少なくとも一つを含む。
【００４２】
はんだ組成物がスラリーの形であるとき、スラリーは、ステンシル処理を含む適当な方法によってアパーチャ１８内に堆積させられる。ステンシル処理は、立ち上がりエッジに沿ってスラリーが堆積したリリース層１６の表面の上でドクターブレードのようなブレードを通過させる。スラリーはリリース層１６の表面全体を通過するので、一部のスラリー２０がアパーチャ１８内に堆積する。一部のスラリー残留物２１は、ステンシル処理後にリリース層１６の外面上に留まる。開口されたリリース層１６はステンシルとして機能し、ポリマー層１４のアパーチャ内に堆積するスラリーの量を制御する。
【００４３】
スラリーをアパーチャに堆積させるためリリース層をステンシルとして使用することにより幾つかの利点が得られる。第１に、リリース層１６は、スラリーの堆積中にポリマー層１４のボンディング表面を保護し、スラリーがポリマー層のボンディング表面を汚染することは防止される。上述の通り、ポリマー層がアンダーフィル材料として使用される場合、ポリマー層のボンディング表面に存在する汚染物はポリマー層が隣接した回路基板に適切に接着することを妨げる。
【００４４】
第２に、従来のステンシルプロセスの場合に、処理中にステンシルのミスアライメントが生じる可能性がある。このため、ステンシルアパーチャの径は、通常、はんだ組成物が堆積するアパーチャの径よりも小さい。しかし、本発明の実施例の場合に、リリース層１６のアパーチャは、下にあるポリマー層１４内のアパーチャと実質的に完全に整列され、実質的に同じ径を有する。したがって、ポリマー層のアパーチャの最小径は、除去可能なステンシルの場合のようにリリース層のアパーチャの径によって制限されない。このため、リリース層を使用することにより、より小さい径を有し、かつ、より稠密に詰め込まれたはんだバンプを作製することができる。
【００４５】
第３に、リリース層１６は、従来入手可能な最も薄いステンシル（２５μｍ）よりも薄い１２．５μｍにすることができる。より薄いステンシルは、スラリーをより小さいアパーチャに堆積させるため使用することができ、結果的にさらに小さいはんだバンプが作製される。
【００４６】
第４に、リリース層１６は、従来のステンシルと対比するに、下にある半導体基板の不均一性によって生じたポリマー層の表面上の任意の非平坦部に巧く倣う。このため、複数のアパーチャ１８の中にステンシルされるはんだ組成物の量の変動が減少する。その結果として、リリース層１６を用いることによって、高稠密の小さいバイア構造体を高い信頼性で作製するために重要な要因であるより均一な充填と、より優れた制御可能性とが実現する。
【００４７】
第５に、従来のステンシルは、しばしば、数回使用され、後でポリマー層１４に移される可能性のある汚染物をその表面に収集する傾向がある。上記の通り、ポリマー層１４のボンディング表面上の汚染は、ポリマー層１４の粘着性表面が隣接した表面に接着することを妨げる。
【００４８】
はんだバンプを作製するため、はんだ組成物を誘電体層（たとえば、ポリマー層）のアパーチャ内にステンシル処理することは、電気めっき、及び、スパッタリングのような方法よりも多数の有利な効果をもたらす。たとえば、ステンシル処理は、スパッタリングや電気めっきのような従来の方法よりも非常に高速であり、低価格であり、実施しやすい。その上、スパッタリングや電気めっきのような方法は、典型的に、余分な材料を取り除くため、余分なエッチバック若しくはプレーナー化工程を必要とする。このような工程は本発明の実施例の場合には必要とされない。さらに、ステンシル処理され得る多数の望ましいはんだ組成物は、めっき処理、若しくは、蒸着のような方法でパターニングできない。さらに、ステンシル処理中、導電性スラリーは、異なるサイズを有するポリマー層のアパーチャに堆積され得る。その結果として、異なるサイズを有するはんだバンプがポリマー層に作製される。これに対し、電気めっきを用いて異なるサイズを有するバイア構造体を高い信頼性で作製することは困難である。たとえば、ポリマー層内の異なるサイズのアパーチャは、はんだを用いて均一な高さまでアパーチャを完全にめっきするため、それぞれに異なる電流密度を必要とする。これは、全体を通じて比較的に均一な電気密度を有する電気めっき浴を用いる場合には容易に実現し得ない。
【００４９】
図５を参照するに、はんだ組成物３０をアパーチャ１８に堆積させた後、はんだ組成物３０はリフローされる。リフロー処理時に、はんだ組成物３０中の導電性粒子は溶融し、一つに混じり合い、はんだ粒子の間に存在していた隙間を実質的に除去する。はんだ組成物３０内の融合金属粒子の表面張力によって、融合粒子ははんだバンプ３１を形成する。
【００５０】
はんだ組成物の堆積物は、適当な回数だけリフローすることができる。たとえば、はんだ組成物３０は、はんだバンプ３１を形成するため、アパーチャ１８内で第１の時間に亘って第１のリフロー工程でリフローされ得る。組成物中のはんだ粒子は溶融し、流動するので、ポリマー層１４及びリリース層１６内のアパーチャ１８の側壁は、はなだ組成物のリフローを拘束する。しかし、形成されたはんだバンプのはんだ組成物３０の露出した端部は拘束されずに還流する。形成中のバンプの露出した端における還流するはんだの表面張力は、バンプの露出した端を湾曲させる（たとえば、円錐体又は円錐体形状にする）。したがって、形成されたはんだバンプは、露出した略直線状の辺部及び湾曲した端部を有する。露出した端部は、バンプが配置されている導電性領域１１に対向して設けられる。
【００５１】
はんだ組成物のリフロー中に、ポリマー層の上に開口されたリリース層が存在することにより多数の効果が生じる。第１に、リリース層は隣接した還流はんだ組成物の堆積物を分離するので、隣接した堆積物がリフロー中に一体的に集まる可能性を減少させ、短絡を生じさせる。
【００５２】
第２に、はんだ組成物をアパーチャに堆積させる間、並びに、リフロー処理の間に、開口されたリリース層がポリマー層上に存在することにより、形成されたはんだバンプにより多くのはんだを組み込むことが可能になる。例えば、図４を参照するに、リリース層１６のアパーチャは、下にあるポリマー層１４の対応したアパーチャ上方のスラリーの量を制限する。このスラリーの量は、リリース層１６内の個々のアパーチャの平均断面積と、リリース層１６の厚さとの積によって決まる容積に実質的に一致する。リフロー処理中に、融合しているはんだ粒子は、はんだバンプを形成するため、溶融し、一体的に混じり合う。スラリー中の非金属構成物は蒸発し、形成されたはんだバンプから分離する。
【００５３】
はんだバンプ３１を形成した後、リリース層１６は、たとえば、剥離によってポリマー層１４から分離される。リリース層１６の上面に残る過剰なスラリー、又は、ステンシルプロセスから還流されたスラリーは、リリース層１６をポリマー層１４から分離することによって、得られた構造体からリリース層１６と共に除去される。このため、ポリマー層１４の上側表面が露出される。リリース層１６をポリマー層１４から分離した後、図６に示されるように、ポリマー層を有するバンプ付き半導体基板５０が形成される。図６に示されるように、はんだバンプ３１の高さ又は長さは、ポリマー層１４の厚さよりも大きくなる。
【００５４】
必要であるならば、はんだバンプ３１は、はんだバンプ３２を再形成するため、第２のリフロー工程で２回リフロー処理される。第２のリフローは、リリース層１６をポリマー層１４から分離した後に行なわれる。第２のリフロー中に、予め形成されたはんだバンプの上部が還流し、リリース層のアパーチャ壁に拘束されることなく再形成する。バンプの上部にはんだの表面張力が拘束されることなく生じ、略球状のヘッド部を形成する。図７に示される如く、第２のリフロー後、再形成されたはんだバンプ３２は、ヘッド部３２（ａ）と、支柱部３２（ｂ）とを有する。支柱部３２（ｂ）はポリマー層１４のアパーチャ内に配置される。
【００５５】
再形成されたはんだバンプを形成するため、形成されたはんだバンプを再度リフロー処理することによって、再形成されたはんだバンプの高さの正確な測定が行なえる。再形成されたはんだバンプの最終的な高さは、ポリマー層を上回り、リリース層の厚さと、リリース層内のアパーチャの径とにより影響される。プロセスの変形に応じて、ポリマー層及びリリース層内のアパーチャの径は変化する。（リリース層を分離し、かつ、第２のリフロー工程の後に）再形成されたバンプ上で行なわれた高さ測定は、プロセスの変形をより正確に表わす。はんだバンプの正確な表現は、形成されたはんだバンプがプロセス制御の限界内に収まることを保証するため役立つ。
【００５６】
はんだバンプを形成若しくは再形成した後、はんだバンプは選択的に融解若しくは洗浄される。バンプは、水又はイソプロピルアルコールのような洗浄液で洗浄され、及び／又は、適当な融剤材料を用いて溶かされる。或いは、スパッタリング、蒸着、又は、ＰＡＤＳ（プラズマアシスト乾燥はんだ付け）のようなプロセスによってバンプの上に保護層を堆積又は形成してもよい。洗浄処理は、はんだバンプがポリマー層／リリース層の合成物のアパーチャ内に存在する間に行なわれ、又は、リリース層がポリマー層から分離されたの地位行なわれる。
【００５７】
本発明の実施例に従って形成されたはんだバンプは、非常に長く、及び／又は、高アスペクト比を有し、チップと基板の間のスタンドオフ距離を増加させる。はんだバンプのアスペクト比は、はんだバンプの長さを、はんだバンプの最小断面幅で除算したものである。本発明の実施例に従って形成されたはんだバンプは、約２を上回るアスペクト比を有し、好ましくは、アスペクト比が約３よりも大きい。この高いアスペクト比に対し、従来技術の方法によって形成されたはんだバンプのアスペクト比は約１である。
【００５８】
高アスペクト比を有するはんだバンプはチップと回路基板の間のスタンドオフ距離を増加させる。スタンドオフ距離を増大させることは非常に望ましい。たとえば、スタンドオフ距離の増加によって、はんだジョイントの疲労寿命が延びる。はんだジョイントの疲労は、一方で、チップの温度サイクルと、非常に間隔が狭いチップと回路基板の熱膨張特性の大きな差とに起因する。チップと下にある回路基板との間の空間が増大することによって、チップが回路基板に接近して配置されている場合に、熱サイクルに応じてチップがより自由に動けるようになる。したがって、スタンドオフ距離が増大すると、はんだジョイント疲労は軽減され、はんだジョイントを破損する可能性は低減する。
【００５９】
従来、チップと回路基板の間のスタンドオフ距離は、はんだジョイントを形成するため大きい径を有するはんだボールを使用することによって拡大された。しかし、径の大きいはんだボールを単に使用するだけでは、形成されたはんだジョイントのピッチが増加し、チップと回路基板の間のＩ／Ｏコネクションの密度が減少する。これに対し、本発明の実施例によれば、スタンドオフの高さはピッチを増加させることなく大きくできる。たとえば、本発明の実施例によれば、はんだバンプの平均ピッチは約１５０μｍ未満であり、少なくとも約１５０μｍのスタンドオフ距離が得られる。
【００６０】
このスタンドオフ距離は、本発明の他の実施例では一層増加される。たとえば、図８を参照するに、はんだボールは、より大きいはんだバンプ３３を形成するため、本発明の他の実施例に従って形成されたはんだバンプ（たとえば、図６に示されたはんだバンプ３２）に接合され、或いは、はんだバンプ上に形成される。形成されたはんだバンプ３３は、ヘッド部３３（ａ）及び支柱部３３（ｂ）を有し、ヘッド部３３（ａ）は半導体基板１０上の対応したパッド１１に対向して配置される。支柱部３３（ｂ）は、湾曲した側面、若しくは、直線状の側面を有し、ヘッド部３３（ａ）は実質的に球状である。このようなはんだバンプ３３を設けることによって、スタンドオフ距離がより増大される。
【００６１】
はんだバンプの端部に接合されたはんだボールは、任意の適当な径を有し、たとえば、径が２５μｍより大きくてもよい。はんだバンプ３３の次に形成されたヘッド部３３（ａ）は、はんだボールと同じ寸法を有する。特に、チップスケールパッケージアプリケーションの場合に、はんだボールは、好ましくは、約２００μｍ乃至約４００μｍの径を有する。フリップチップアプリケーションの場合に、はんだボールは、好ましくは、およそピッチの半分以下の径を有する。たとえば、はんだボールは、ピッチが約１５０μｍであるとき、約７５μｍの径を有する。
【００６２】
はんだボールは、より大きいはんだバンプを形成するため、既に形成されたはんだバンプに適当な方法で接合される。たとえば、本発明の実施例によれば、予備形成されたはんだボールが載置され、形成されたはんだバンプの露出した端部に融合される。他の実施例の場合に、はんだボールは、より大きいはんだバンプを形成するため、はんだバンプの露出した端部に形成され得る。たとえば、はんだ組成物を含むスラリーは、形成されたはんだバンプの端部にステンシル処理される。次に、ステンシル処理されたはんだ組成物は、はんだバンプの露出した端部にはんだボールを形成するためリフロー処理される。
【００６３】
上述の通り、リリース層１６をポリマー層１４から分離した後、図６乃至８に示されるように、ポリマー層５０を有するバンプ付きの半導体基板はが形成される。半導体基板１０が単独の装置である場合、バンプ付きの半導体基板は、裏返しにされ、適当な回路基板（図示しない）に実装される。
【００６４】
好ましくは、半導体基板１０は、刻み線で分割された多数の集積回路チップを含む。半導体基板１０と、半導体基板１０に配置されたポリマー層は、チップを分割するため、適当な装置（たとえば、鋸、レーザ）を用いて、刻み線に沿って切断（ダイシング）される。個々のチップは、はんだバンプを有し、バンプの周囲に不連続ポリマー層がも設けられる。ポリマー層は半導体基板と共に切断されるので、切断によって形成されたポリマー層の部分は、分割されたチップと実質的に同じ平面的な寸法を有する。バンプ付きのチップを相互に分離した後、バンプ付きのチップは裏返しにされ、チップを基板に連結するため、回路基板の導電性領域（たとえば、パッド）に実装される。複数のはんだジョイントが、チップを回路基板に接合するためはんだバンプから形成され、これにより、マルチチップモジュール又はチップスケールパッケージのような電気的組立体を形成する。適当な回路基板には、フレキシブル回路基板、剛性回路基板などが含まれる。ポリマー層が形成されたはんだバンプと実質的に同じ厚さを有する場合、ポリマー層は、アンダーフィル材料並びにアルファ粒子バリアとして働く。他の実施例では、形成された電気的組立体において、空間がポリマー層と回路基板との間に存在する。
【００６５】
ポリマー層１４は形成された電気的組立体に幾つかの利点を生じさせる。たとえば、電気的組立体において、ポリマー層１４は、半導体基板１０、又は、半導体基板から得られたチップの表面をパッシベーションする。より詳細には、ポリマー層１４は、半導体基板１０、又は、半導体基板から得られたチップを、湿度、物理的損傷及び残骸物などのチップに有害な環境条件から保護する。図９に示されるように、半導体基板１０内の集積回路に損傷を加えるおそれのあった取り扱いに起因した残骸物４１及び損傷４３は、ポリマー層１４によって阻止される。ポリマー層１４は、形成されたはんだジョイントによって放出されたアルファ粒子へのバリアとしても働く。たとえば、ポリマー層１４は、半導体チップ内の集積回路又は半導体基板に向かって進むアルファ粒子を遮断し、ソフトエラーを生じさせる可能性を低減し、半導体基板又はチップの信頼性を高める。
【００６６】
その上、一部の実施例では、ポリマー層１４は、回路基板とフリップチップボンディングされたチップとの間にあるアンダーフィル材料として使用される。これらの実施例の場合に、形成されたはんだバンプの高さ若しくは長さは、形成されたポリマー層の厚さと実質的に一致する。形成された電気的組立体内にアンダーフィル材料が存在するため、ジョイントを固定することによって、形成されたはんだジョイントの疲労寿命が延びる。さらに、電気的組立体の安定性は、チップが回路基板に粘着的に取り付けられ得るので向上する。
【００６７】
従来のアンダーフィル材料は、チップと回路基板との間にはんだジョイントが形成された後、チップと回路基板との間に堆積される。アンダーフィル材料を追加するために要する付加的な工程は、時間を要し、コストを上昇させる。しかし、本発明の実施例において、このような付加的な工程は不要である。上記の事項から明らかなように、ポリマー層は複数のチップを有する半導体基板上に設けられ、スラリーを半導体基板の導電性領域に堆積させるために役立つステンシルとして使用される。このステンシルは別個のチップ上に残されてもよく、別個のアンダーフィル材料堆積工程を行なうこと無く、アンダーフィル材料として使用される。したがって、本発明の実施例によれば、処理工程が削減され、形成された組立体の総コストが低下する。
【００６８】
図１０には、半導体チップ６０と、ポリマー層１４と、回路基板７０とを含む電気的組立体の断面図が示される。半導体チップ６０は、複数のチップを含む切断又はダイシングされた半導体基板から得られる。電気的組立体において、ポリマー層１４は、ポリマー層１４がアンダーフィル材料として使用されるとき、チップ６０と回路基板４０との間に配置され、その隙間を充填する。半導体チップ６０は、回路基板７０上で導電性領域７１と対向する導電性領域１１を有する。前述のはんだバンプから形成された多数のはんだジョイント３４が対向する導電性領域１１と導電性領域７１の間に配置され、対向する導電性領域１１と導電性領域７１を電気的に結合する。ポリマー層１４は、アンダーフィル材料として使用され、チップ６０の動作中に形成されたはんだジョイント３４に安定性を与える。
【００６９】
上記の通り、本発明は、特に、具体的に実施例に関して説明されているが、本発明の開示に基づいて、本発明の範囲を逸脱すること無く、種々の変形、変更及び適応をなし得ることが明らかである。
【００７０】
【発明の効果】
以上の説明の通り、本発明のバンプ付き半導体基板は、半導体基板から得られたチップに対するパッシベーション層として役立つポリマー層を有する。これにより、フリップチップを有する電気的組立体の信頼性を改良することができると共に、フリップチップを有する電気的組立体を形成するため使用される工程及び材料が削減される。
【００７１】
以上の説明に関して更に以下のような態様が考えられる。
【００７２】
（１）  導電性領域、ポリマー層、及び、リリース層を有する半導体基板を含み、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成し、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層にアパーチャを形成し、
上記アパーチャ内にはんだ組成物を堆積し、
はんだバンプを形成するため、上記はんだ組成物が上記アパーチャ内に残っている間に上記はんだ組成物をリフロー処理し、
上記ポリマー層から上記リリース層を分離する、半導体基板の処理方法。
【００７３】
（２）  上記アパーチャは上記導電性領域を露出するため上記ポリマー層及び上記リリース層をレーザ穿孔加工することにより形成される、項１記載の処理方法。
【００７４】
（３）  上記積層体は上記ポリマー層及び上記リリース層を上記半導体基板に積層することにより形成される、項１又は２記載の処理方法。
【００７５】
（４）  上記アパーチャは約２５μｍ乃至約５００μｍの径を有する、項１乃至３のうちいずれか一項記載の処理方法。
【００７６】
（５）  再形成されたはんだバンプを形成するため、上記はんだバンプをリフロー処理する工程を更に有する項１乃至４のうちいずれか一項記載の処理方法。
【００７７】
（６）  上記はんだバンプの露出した端部にはんだボールを接合する工程を更に有する項１乃至５のうちいずれか一項記載の処理方法。
【００７８】
（７）  上記はんだ組成物は、上記リリース層の上部及び上記アパーチャ内部の全域ではんだ組成物をステンシル処理することにより堆積される、項１乃至６のうちいずれか一項記載の処理方法。
【００７９】
（８）  上記はんだバンプの高さは上記ポリマー層の厚さと実質的に同じである、項１乃至７のうちいずれか一項記載の処理方法。
【００８０】
（９）  上記ポリマー層を硬化する工程を更に有する項１乃至８のうちいずれか一項記載の処理方法。
【００８１】
（１０）  上記ポリマー層は少なくとも約７５μｍの厚さを有する、項１乃至９のうちいずれか一項記載の処理方法。
【００８２】
（１１）  上記はんだバンプは少なくとも約３のアスペクト比を有する、項１乃至１０のうちいずれか一項記載の処理方法。
【００８３】
（１２）  上記半導体基板は複数のチップを有する半導体ウェーハであり、
上記リリース層を分離した後、上記複数のチップを分割するため上記半導体ウェーハをダイシングする工程を更に有する項１乃至１１のうちいずれか一項記載の処理方法。
【００８４】
（１３）  複数のチップ及び複数の導電性領域を有する半導体基板と、ポリマー層と、リリース層とを含み、上記ポリマー層が上記半導体基板と上記リリース層との間に設けられた積層体を形成し、
上記導電性領域を露出するため、上記ポリマー層及び上記リリース層に複数のアパーチャを形成し、
上記アパーチャ内にはんだ組成物を堆積し、
複数のはんだバンプを上記半導体基板上に形成するため、上記はんだ組成物が上記アパーチャ内に残っている間に上記はんだ組成物をリフロー処理し、
上記ポリマー層から上記リリース層を分離し、
上記複数のチップを互いに分離するため、少なくとも１個のチップに、はんだバンプと、上記少なくとも１個のチップの表面で上記はんだバンプの周辺に設けられたポリマー層の一部分とが含まれるように、上記半導体基板及び上記ポリマー層を切断し、
上記少なくとも１個のチップ上の上記はんだバンプが回路基板上の導電性領域に連結されるように、上記少なくとも１個のチップを回路基板に実装する電気的組立体の製作方法。
【００８５】
（１４）  上記ポリマー層は約７５μｍ以上の厚さを有する項１３記載の製作方法。
【００８６】
（１５）  上記リリース層はポリイミドを含む項１３又は１４記載の製作方法。
【００８７】
（１６）  導電性領域を有する半導体基板と、
上記半導体基板の上にあるポリマー層と、
上記ポリマー層の上にあるリリース層と、
はんだバンプとを含み、
上記ポリマー層及び上記リリース層は上記導電性領域上に配置された共通のアパーチャを有し、
上記はんだバンプは上記共通のアパーチャ内に設けられ、上記半導体基板上の上記導電性領域に電気的接続されている、はんだバンプ付き半導体基板。
【００８８】
（１７）  上記半導体基板は、複数の半導体チップを有する半導体ウェーハを含む、項１６記載のはんだバンプ付き半導体基板。
【００８９】
（１８）  上記ポリマー層は熱硬化性である項１６又は１７記載のバンプ付き半導体基板。
【００９０】
（１９）  上記はんだバンプは支柱部及びヘッド部を有し、上記支柱部は上記ヘッド部と上記導電性領域との間に設けられている、項１６又は１７記載のはんだバンプ付き半導体基板。
【００９１】
（２０）  上記はんだバンプは約３のアスペクト比を有する項１６乃至１９のうちいずれか一項記載のバンプ付き半導体基板。
【００９２】
（２１）  上記電気的組立体はチップスケールパッケージである項１３記載の製作方法。
【００９３】
（２２）  上記ポリマー層の一部分はアンダーフィル材料である項１３記載の製作方法。
【００９４】
（２３）  上記ポリマー層の一部分はパッシベーション層である項１３記載の製作方法。
【００９５】
（２４）  上記少なくとも１個のチップを上記回路基板に実装した後、上記少なくとも１個のチップ上で上記はんだバンプから複数のはんだジョイントを形成する工程を更に有し、
上記はんだジョイントは上記少なくとも１個のチップと上記回路基板に電気的接続されている項１３記載の製作方法。
【００９６】
（２５）  上記ポリマー層及び上記リリース層内の上記複数のアパーチャは、複数のアパーチャを形成するためのレーザマスクを通して上記ポリマー層及び上記リリース層をレーザ穿孔加工することにより形成される、項１３記載の製作方法。
【図面の簡単な説明】
【図１】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図２】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図３】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図４】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図５】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図６】本発明の実施例にしたがってバンプ付きの半導体基板を形成するため使用される基板の断面図である。
【図７】本発明の実施例によるバンプ付き半導体基板の断面図である。
【図８】本発明の実施例によるバンプ付き半導体基板の断面図である。
【図９】本発明の実施例によるバンプ付き半導体基板の断面図である。
【図１０】本発明の実施例にしたがって形成される電気的組立体の断面図である。
【符号の説明】
１０    半導体基板
１１，７１    導電性領域
１４，５０    ポリマー層
１６    リリース層
１８    アパーチャ
２０    積層体
３０    はんだ組成物
３１，３２，３３    はんだバンプ
３２（ａ）    ヘッド部
３２（ｂ）    支柱部
３４    はんだジョイント
５０    バンプ付き半導体基板
６０    半導体チップ
７０    回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004203211.tif 000008
【図８】
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【図９】
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【図１０】
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