(57)【特許請求の範囲】
【請求項１】
電圧制御発振器から出力され所定の分周比で周波数分周された高周波信号と、所定周波数のローカル信号とを入力し、入力したこれらの信号の周波数を混合して位相比較対象となる対象信号を生成する信号生成部と、
所定の基準信号の位相と前記生成された対象信号の位相とを比較し、その位相差に応じた電圧値を検出するとともに、検出した電圧値を前記電圧制御発振器にフィードバックして発振時の高周波信号の位相をロックさせるＰＬＬ部とを備え、
前記信号生成部は、
前記ＰＬＬ部に入力すべき前記対象信号の周波数変動を一定範囲に維持させる周波数安定化手段を有しており、
この周波数安定化手段は、それぞれ、前記電圧制御発振器の出力信号を入力し、入力した信号の周波数を分周して前記ローカル信号に混合させる互いに異なる分周比の複数の高周波信号分周器と、それぞれ前記ローカル信号の周波数を分周して前記高周波信号に混合させる互いに異なる分周比の複数のローカル信号分周器とを含み、前記対象信号の周波数が変化するときは前記出力信号を入力する高周波信号分周器が他の高周波信号分周器に切り換わり、あるいは、前記ローカル信号を入力するローカル信号分周器が他のローカル信号分周器に切り換わるように構成されていることを特徴とする、
ＰＬＬシンセサイザ発振器。
【請求項２】
前記周波数安定化手段は、前記複数のローカル信号分周器のいずれかに入力される前記ローカル信号の周波数を予め用意されている複数種類の周波数の中から選択的に切り換える周波数切換回路をさらに含み、前記複数のローカル信号分周器のいずれかに入力するローカル信号の周波数を前記周波数切換回路が他の周波数に切り換え可能に構成されていることを特徴とする、
請求項１記載のＰＬＬシンセサイザ発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロ波帯で使用するＰＬＬ（Phase Locked Loop：位相同期ループ）シンセサイザ発振器に関する。
【０００２】
【従来の技術】
従来のＰＬＬシンセサイザ発振器の回路構成の一例を図４に示す。
ＰＬＬシンセサイザ発振器は、ＶＣＯ(Voltage Controlled Oscillator：電圧制御発振器)１００から発振器出力端１０１へ出力される、周波数ｆvcoの信号を分岐し、この分岐出力信号を、分周比Ａの分周器４１へ入力する。分周器４１は、分岐出力信号の周波数をＡ分周し、Ａ分周したｆvco／Ａの周波数の信号をミキサ４０のＲＦ入力端に注入する。また、図示しないローカル発振源から出力される周波数ｆLo6のローカル信号４２を、ミキサ４０のローカル入力端に注入する。ミキサ４０は、これらの信号を混合して位相比較対象となる周波数ｆin4の対象信号を生成する。そして、この対象信号をＰＬＬ  ＩＣ１２０の位相比較端に入力する。
【０００３】
ＰＬＬ  ＩＣ１２０は、分周比ｎの分周器１２１、位相比較器（ＰＤ）１２３、分周比ｍの分周器１２２を内蔵しており、周波数ｆREFである基準信号１３０の位相と、位相比較端に入力された上記の対象信号の位相とを比較し、その位相差に応じた検出電圧を出力する。この検出電圧は、ループフィルタ（ＬＦ）１１０を経て、ＶＣＯ１００の制御電圧入力端にフィードバックされる。これにより、ＶＣＯ１００の発振周波数が所定値にロック（固定）される。これがＰＬＬシンセサイザ発振器の動作原理である。
【０００４】
次に、ループフィルタ１１０の周波数応答特性について説明する。
ループフィルタ１１０には２種類あり、一方は抵抗とコンデンサを組み合わせたパッシブフィルタ、他方はそのほかに増幅器のような能動回路ないし能動素子を組み込んだアクティブフィルタである。アクティブフィルタの一例を図５に示す。図５のアクティブフィルタは、増幅器５０、抵抗５１、５２およびコンデンサ５３により構成されており、入力端子５４と出力端子５５とを有する。このアクティブフィルタの周波数応答特性｜Ｍ（ｊω）｜は、(1)式により表される。
【０００５】
【数１】
0004043830.tif 000002
【０００６】
ωは角周波数、ωｎはループ帯域である。ζはダンピング係数と呼ばれる過渡応答パラメータである。
(1)式に示すアクティブフィルタの周波数応答特性を、ダンピング係数値ζをパラメータとして計算した結果を図１２に示す。図１２の横軸は角周波数ωをループ帯域ωｎで正規化しており、縦軸はループフィルタの振幅応答を示している。
【０００７】
図１２のような特性のアクティブフィルタをループフィルタ１１０としてＰＬＬシンセサイザ発振器に組み込んだときのダンピング係数ζとループ帯域ωｎの変化に対する位相雑音特性の関係は、以下のようになる。
（１）ζが所定値より小さくなった場合、オーバーシュート特性に応じてループ帯域内で位相雑音が劣化する。
（２）ζが所定値より大きくなった場合、ループ帯域外の減衰量が低下し、ループ帯域外の位相雑音が劣化する。
（３）ωｎが所定値より小さくなった場合は位相雑音の劣化はないが、ループの応答が遅くなり、周波数変動という弊害を引き起こす。
（４）ωｎが所定値より大きくなった場合、所定のループ帯域外の減衰量が低下するので、これに応じてループ帯域外の位相雑音が劣化する。劣化した位相雑音特性は、図７のようになる。
【０００８】
次に、広帯域動作のＰＬＬシンセサイザ発振器において、ループフィルタ１１０のダンピング係数ζとループ帯域ωｎが変動する理由を説明する。
図４に示す従来のＰＬＬシンセサイザ発振器の回路定数を用いて、ループフィルタ１１０のループ帯域ωｎを(2)式に、ダンピング係数ζを(3)式に示す。
【０００９】
【数２】
0004043830.tif 000003
【数３】
0004043830.tif 000004
【００１０】
ここで、τ１とτ２は図５に示したアクティブフィルタの素子値で決まる時定数、Ｋはループ利得（＝Ｋｖ・Ｋｐ）であり、周波数に対する依存性は小さい。なお、ＫｖはＶＣＯ１００の電圧感度で、Ｋｐは位相比較器（ＰＤ）１２３の利得である。また、Ｎは図４におけるループの総分周比（＝Ａ・ｎ）である。
また、ＰＬＬ  ＩＣ１２０に内蔵されている分周器１２１の分周比ｎは、(4)式で与えられる。
【００１１】
【数４】
0004043830.tif 000005
【００１２】
(2)式および(3)式の相互の関係から、ループ帯域ωｎとダンピング係数ζは、分周器１２１の分周比ｎに依存していることがわかる。このことは、(4)式から明らかなように、ループ帯域ωｎとダンピング係数ζは、対象信号の周波数ｆin4に依存していることを意味している。
【００１３】
以上のことを広帯域動作のＰＬＬシンセサイザ発振器にあてはめると、ループ帯域ωｎとダンピング係数ζは、ある範囲の対象信号に対してのみ所望の値（要求性能値）を満たしているので、それ以外の対象信号に対しては、所望値から大きく外れ、ループ帯域ωｎの変動や、大きなオーバーシュートを引き起こし、位相雑音特性の劣化となって現れる。このことを実際の例で説明する。
図６は、発振周波数２２７５［ＭＨｚ］における位相雑音特性であり、所望の位相雑音として、１００［ｋＨｚ］オフセットで、−１０１［ｄＢｃ／Ｈｚ］が得られている。これに対し、図７は、広帯域で動作させた場合であり、発振周波数を２５２０［ＭＨｚ］に設定したとき、１００［ｋＨｚ］オフセットの特性が−９４［ｄＢｃ／Ｈｚ］と劣化することを示している。
【００１４】
以上の点は、広帯域動作時において問題となる。その原因を、ある特性シミュレーションによって説明する。
所望値が得られた発振周波数２２７５［ＭＨｚ］の場合は、ループ帯域ωｎが２０［ｋＨｚ］、ダンピング係数ζが０．７である。このときの特性シミュレーションは、図１０に示すように、１００［ｋＨｚ］オフセットで−１０２［ｄＢｃ／Ｈｚ］である。これに対し、発振周波数２５２０［ＭＨｚ］の場合は、ループ帯域ωｎが５０［ｋＨｚ］、ダンピング係数ζが１．６である。このときの特性シミュレーションは、図１１に示すように、１００［ｋＨｚ］オフセットで−９４［ｄＢｃ／Ｈｚ］となる。これより、広帯域動作として発振周波数を２５２０［ＭＨｚ］にしたとき、位相雑音特性における上記の（２）の関係および（４）の関係により、ループ帯域外の位相雑音が劣化するのである。
【００１５】
このため、広帯域で動作させる場合、従来は、複数のＰＬＬシンセサイザ発振器を製品となる装置に組み込んで、切り換えて使用する必要があった。これらの複数のＰＬＬシンセサイザ発振器は、狭帯域動作では良好な位相雑音特性を有しているため、ＰＬＬシンセサイザ発振器を組み込んだ装置としては要求性能を満たすものとなるが、装置構成が複雑となり、装置の大型化とコスト高を招いていた。
このように、従来のＰＬＬシンセサイザ発振器では、それを広帯域で動作させようとすると、対象信号の周波数分周比が大きく変動するために、発振周波数ごとに位相雑音が変動し、ある発振周波数においてはループ帯域付近の位相雑音が大幅に劣化するという問題があった。
【００１６】
本発明は、このような問題を解消するＰＬＬシンセサイザ発振器を提供することを、その課題とするものである。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、本発明のＰＬＬシンセサイザ発振器は、電圧制御発振器から出力され所定の分周比で周波数分周された高周波信号と、所定周波数のローカル信号とを入力し、入力したこれらの信号の周波数を混合して位相比較対象となる対象信号を生成する信号生成部と、所定の基準信号の位相と前記生成された対象信号の位相とを比較し、その位相差に応じた電圧値を検出するとともに、検出した電圧値を前記電圧制御発振器にフィードバックして発振時の高周波信号の位相をロックさせるＰＬＬ部とを備えたもので、前記信号生成部が、前記ＰＬＬ部に入力すべき前記対象信号の周波数変動を一定範囲に維持させる周波数安定化手段を備えることを特徴とする。
これにより対象信号の周波数変動を抑えることができ、ループ帯域ωｎ、ダンピング係数ζの変動を抑えることにより、位相雑音の劣化を抑制することができる。
【００１８】
前記周波数安定化手段は、具体的には、以下のいずれかのように構成される。
（１）それぞれ、前記電圧制御発振器の出力信号を入力し、入力した信号の周波数を分周して前記ローカル信号に混合させる互いに異なる分周比の複数の高周波信号分周器を含み、前記対象信号の周波数が変化するときは前記出力信号が入力される高周波信号分周器が他の高周波信号分周器に切り換わるように構成する。
（２）前記ローカル信号の周波数を予め用意されている複数種類の周波数の中から選択的に切り換えるための周波数切換回路を含み、前記対象信号の周波数が変化するときは前記ローカル信号の周波数が前記周波数切換回路が他の周波数に切り換えるように構成する。
（３）それぞれ、前記電圧制御発振器の出力信号を入力し、入力した信号の周波数を分周して前記ローカル信号に混合させる互いに異なる分周比の複数の高周波信号分周器と、それぞれ前記ローカル信号の周波数を分周して前記高周波信号に混合させる互いに異なる分周比の複数のローカル信号分周器とを含み、前記対象信号の周波数が変化するときは前記出力信号を入力する高周波信号分周器が他の高周波信号分周器に切り換わり、あるいは、前記ローカル信号を入力するローカル信号分周器が他のローカル信号分周器に切り換わるように構成する。
（４）前記複数のローカル信号分周器のいずれかに入力される前記ローカル信号の周波数を予め用意されている複数種類の周波数の中から選択的に切り換える周波数切換回路をさらに含み、前記複数のローカル信号分周器のいずれかに入力するローカル信号の周波数を前記周波数切換回路が他の周波数に切り換え可能に構成する。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態によるＰＬＬシンセサイザ発振器の構成図である。なお、本発明は、従来のＰＬＬシンセサイザ発振器を改良したものなので、図４に示した従来のＰＬＬシンセサイザ発振器と同機能の要素については同一符号を付してある。
【００２０】
この実施形態のＰＬＬシンセサイザ発振器は、ミキサ１０のローカル入力端に注入するローカル信号として、互いに異なる周波数ｆLo1、ｆLo2（ｆLo1＞ｆLo2）の２種類のローカル信号１２ａ、１２ｂを選択的に切り換えるための周波数切換回路１２を配置し、この周波数切換回路１２を切り換えることにより、ミキサ１０に注入されるローカル信号を、２種類の周波数ｆLo1、ｆLo2の中から任意に選択できるようにしたものである。
なお、２種類のローカル信号１２ａ、１２ｂという場合は、１つのローカル信号発振源（回路）から出力される信号の周波数を２種類に切り換える場合を含む。
【００２１】
この形態のＰＬＬシンセサイザ発振器における、ミキサ１０のＲＦ入力端およびローカル入力端に注入される信号の流れは、以下のようになる。
ＶＣＯ１００から発振器出力端１０１へ出力される、周波数ｆvcoの高周波信号を分岐した分岐出力信号は、分周比Ａの分周器１１へ入力される。分周器１１は、この分岐出力信号の周波数をＡ分周する。Ａ分周された高周波信号は、ミキサ１０のＲＦ入力端に注入される。
一方、ミキサ１０のローカル入力端には、周波数切換回路１２を切り換えることにより、異なる周波数ｆLo1、ｆLo2の２種類のどちらか一方が、ローカル信号（１２ａ、１２ｂ）として注入される。
ミキサ１０は、これらの信号（高周波信号、ローカル信号）を混合して、ＰＬＬ  ＩＣ１２０において位相比較の対象となる周波数ｆin1の対象信号を生成する。
【００２２】
ＶＣＯ１００の発振周波数が相対的に高くなると、高周波信号の周波数も高くなるので、周波数切換回路１２は、その高周波信号と混合するローカル信号を、周波数の高い方のローカル信号、例えば周波数ｆLo1のローカル信号１２ａに切り換え、対象信号の周波数ｆin1の変動をある一定の範囲に維持するようにする。これにより、ＰＬＬ  ＩＣ１２０の、分周器１２１における周波数分周比ｎの変動を抑えることができる。すなわち、ループ帯域ωｎ、ダンピング係数ζの変動を抑えることになり、位相雑音の劣化を抑制することができる。
ローカル信号の周波数ｆLo1、ｆLo2の切り換えは、それを手動で行ってもよいが、周波数変動に応じて自動的に行うようにすることもできる。切り換えを自動的に行う場合は、例えばＶＣＯ１００の発振周波数または分周器１１の出力信号の周波数を検出する周波数検出回路と、この周波数に応じて予め定めた最適な分周比を記録した分周比テーブルと、周波数検出回路の検出結果に応じた分周比を分周比テーブルを参照して特定し、特定した分周比が得られるように周波数切換回路１２を制御する制御回路とを設ければよい。
【００２３】
なお、ＰＬＬ  ＩＣ１２０において、周波数ｆREFの基準信号１３０の位相と、位相比較端に入力された対象信号の位相とを比較し、その位相差に応じた検出電圧を出力し、この検出電圧が、ループフィルタ（ＬＦ）１１０を経て、ＶＣＯ１００の制御電圧入力端にフィードバックされる点は、図４に示した従来のＰＬＬシンセサイザ発振器と同じである。
【００２４】
以下、この第１実施形態のＰＬＬシンセサイザ発振器のより具体的な動作を、図４に示した従来のＰＬＬシンセサイザ発振器の動作と比較して説明する。ここでは、いずれのＰＬＬシンセサイザ発振器でも、ＶＣＯ１００の周波数帯域が２２７５［ＭＨｚ］から２５２０［ＭＨｚ］であり、チャンネル数がＣＨ１からＣＨ５０（ＣＨステップ幅が５［ＭＨｚ］）のＰＬＬシンセサイザ発振器であるものとする。このような条件下では、通常、分周器１１の分周比Ａは４、基準信号１３０のｆREF は６．２５［ＭＨｚ］、分周器１２２の分周比ｍは５である。
従来のＰＬＬシンセサイザ発振器では、ミキサ４０のローカル入力端に入力されるローカル信号の周波数ｆLo6は６４３．７５［ＭＨｚ］となり、ＰＬＬ  ＩＣ１２０における分周器１２１の分周比ｎは、６０から１１の間で変化する。この場合の位相雑音特性は、図６および図７に示されるように、ＣＨ５０ではＣＨ１よりも大きく劣化する。この場合の位相雑音の劣化量は、７．５［ｄＢ］である。
【００２５】
本実施形態におけるＰＬＬシンセサイザ発振器では、ローカル信号１２ａの周波数ｆLo1を６４３．７５［ＭＨｚ］、ローカル信号１２ｂの周波数ｆLo2を６００［ＭＨｚ］とし、ＣＨ１からＣＨ１７の場合（ＶＣＯ１００の周波数ｆvcoが比較的低い場合）にはローカル信号１２ｂをミキサ１０に注入して分周器１２１の分周比ｎを２５から９の間で制御する。一方、ＣＨ１８からＣＨ５０の場合（ＶＣＯ１００の周波数ｆvcoが比較的高い場合）にはミキサ１０に注入するローカル信号をローカル信号１２ａに切り換えることにより、分周器１２１の分周比ｎを４３から１１の間に制御する。このようにした場合の位相雑音特性を、図８および図９に示す。
【００２６】
図８は、ＶＣＯ１００から出力される信号の周波数ｆvcoが２２７５［ＭＨｚ］（ＣＨ１）である場合のオフセット１００［ＫＨｚ］の位相雑音特性（−１００．２［ｄＢｍ／Ｈｚ］）を示し、図９は、ＶＣＯ１００から出力される信号の周波数が２５２０［ＭＨｚ］（ＣＨ５０）である場合のオフセット１００［ＫＨｚ］の位相雑音特性（−９７．０［ｄＢｍ／Ｈｚ］）を示す。
図８と、図９とを比較すると、位相雑音の劣化量は３．２［ｄＢ］であり、上述した従来のＰＬＬシンセサイザ発振器で発生した７．５［ｄＢ］の劣化量が改善されていることがわかる。
【００２７】
このように、ＶＣＯ１００で発振される高周波信号の周波数が相対的に高くなったときにローカル信号の周波数を高める方向に切り換えることにより、対象信号の周波数ｆin1の変動が一定範囲に維持され、これにより、分周器１２１の分周比ｎの変動を抑えることができる。
なお、本実施形態では、２種類の周波数のローカル信号を切り換える場合の例を示したが、ローカル信号の周波数は２種類に限定されるものではない。
【００２８】
＜第２実施形態＞
図２は、本発明の第２実施形態によるＰＬＬシンセサイザ発振器の構成図である。図１と同様に、図４に示した従来のＰＬＬシンセサイザ発振器と同機能の要素については同一符号を付してある。
【００２９】
この実施形態のＰＬＬシンセサイザ発振器は、ミキサ２０のＲＦ入力端に、分周比がＱである分周器２２、分周比がＰである分周器２３と、これらの分周器２２、２３を選択的に切り換えるための分周器切換回路２１、２４とを配置し、同様に、ミキサ２０のローカル入力端にも、分周比がＳである分周器２６、分周比がＲである分周器２７と、これらの分周器を選択的に切り換えるための分周器切換回路２５、２８とを配置したものである。
ローカル信号は、１種類、すなわち周波数ｆLo3のローカル信号２８ａのみが分周器切換回路２８に入力されるようになっている。
【００３０】
この実施形態のＰＬＬシンセサイザ発振器は、分周器切換回路２１を切り換えることにより、ＶＣＯ１００から出力された周波数ｆvcoの分岐出力信号（高周波信号）の周波数分周比を変えることができる。また、分周器切換回路２８を切り換えることにより、周波数ｆLo3のローカル信号２８ａの周波数分周比を変えることができる。
【００３１】
この実施形態のＰＬＬシンセサイザ発振器における、ミキサ２０のＲＦ入力端、およびローカル入力端に注入される信号の流れは、以下のようになる。
ＶＣＯ１００から発振器出力端１０１へ出力される、周波数ｆvcoの信号を分岐した分岐出力信号は、分周器切換回路２１の切り換えに応じて分周比がＱである分周器２２または分周比がＰである分周器２３のどちらか一方に入力される。入力された信号の周波数は、分周器２２または分周器２３により、Ｑ分周またはＰ分周され、分周器切換回路２１に連動する分周器切換回路２４を介してミキサ２０のＲＦ入力端に注入される。分周器切換回路２４は、分周器切換回路２１が分周器２２に切り換えられた場合は分周器２２に切り換えられ、分周器２３に切り換えられた場合は分周器２３に切り換えられる。
ローカル信号２８ａは、分周器切換回路２８の切り換えに応じて、分周比Ｓの分周器２６または分周比Ｒの分周器２７のどちらか一方に入力される。入力されたローカル信号２８ａの周波数ｆLo3は、分周器２６または分周器２７により、Ｓ分周またはＲ分周される。分周されたローカル信号は分周器切換回路２８に連動する分周器切換回路２５を介してミキサ２０のローカル入力端に注入される。ミキサ２０は、それぞれ分周された高周波信号とローカル信号とを混合して、ＰＬＬ  ＩＣ１２０において位相比較の対象となる周波数ｆin2の対象信号を生成する。
【００３２】
分周器２２と分周器２３、分周器２６と分周器２７の切り換えの組み合わせにより、ミキサ２０のＲＦ端に注入される高周波信号の周波数とローカル端に注入されるローカル信号の周波数を、それぞれ、２種類の周波数の中から選択することができる。そのため、第１実施形態の場合と同様、対象信号の周波数ｆin2をある一定の範囲に維持することができ、ＰＬＬ  ＩＣ１２０の分周器１２１における分周比ｎの変動を抑えることができる。また、第１実施形態よりも対象信号の周波数変動を安定化させる帯域を拡げることができる。
【００３３】
分周器切換回路２１、分周器切換回路２８の切り換えは、手動で行ってもよいし、第１実施形態の場合と同様の周波数検出回路等を設けて周波数変動を検出し、その周波数変動に応じて自動的にそれを行うようにしてもよいのは、第１実施形態の場合と同様である。
【００３４】
＜第３実施形態＞
図３は、本発明の第３実施形態によるＰＬＬシンセサイザ発振器の構成図である。図１および図２と同様に、図４に示した従来のＰＬＬシンセサイザ発振器と同機能の要素については同一符号を付してある。
【００３５】
この実施形態のＰＬＬシンセサイザ発振器は、ミキサ３０のＲＦ入力端に、分周比がＱである分周器３２および分周比がＰである分周器３３と、これらの分周器３２，３３を選択的に切り換えるための一対の分周器切換回路３１、３４とを配置する。また、ミキサ３０のローカル入力端にも、分周比がＳである分周器３６および分周比がＲである分周器３７と、これらの分周器３６，３７を選択的に切り換えるための一対の分周器切換回路３８、３５とを配置し、さらに、互いに異なる周波数ｆLo4、ｆLo5（ｆLo4＞ｆLo5）の２種類のローカル信号３９ａ、３９ｂを選択的に切り換えるための周波数切換回路３９を配置したものである。
なお、２種類のローカル信号３９ａ、３９ｂという場合は、１つのローカル信号発振源（回路）から出力される信号の周波数を２種類に切り換える場合を含む。
【００３６】
この実施形態のＰＬＬシンセサイザ発振器では、分周器３２，３３を、分周器切換回路３１で切り換えることにより、分岐出力信号（高周波信号）の周波数を変えることができる。また、周波数切換回路３９でローカル信号３９ａまたはローカル信号３９ｂのいずれか一方を選択的に切り換え、さらに分周器切換回路３８で分周器３６，３７を切り換えることにより、ローカル信号の周波数を変えることができる。
【００３７】
この実施形態のＰＬＬシンセサイザ発振器における、ミキサ３０のＲＦ入力端、およびローカル入力端に注入される信号の流れは、以下のようになる。
ＶＣＯ１００から発振器出力端１０１へ出力される、周波数ｆvcoの高周波信号を分岐した分岐出力信号は、分周器切換回路３１の切り換えに応じて分周比がＱである分周器３２または分周比がＰである分周器３３のどちらか一方に入力される。入力された信号の周波数は、分周器３２または分周器３３により、Ｑ分周またはＰ分周され、分周器切換回路３４を介してミキサ３０のＲＦ入力端に注入される。
分周器切換回路３４は、分周器切換回路３１が分周器３２に切り換えられた場合、分岐出力信号は、分周器３２に入力される。一方、分周器３３に切り換えられた場合、分岐出力信号は、分周器３３に入力される。
ローカル発振源からは、周波数切換回路３９の切り換えに応じて、２つのローカル信号３９ａ、３９ｂのどちらか一方が入力される。入力されたローカル信号は、分周器切換回路３８の切り換え態様に応じて、分周比がＳである分周器３６または分周比がＲである分周器３７のどちらか一方に入力される。入力されたローカル信号の周波数は、分周器３６または３７により、Ｓ分周またはＲ分周され、分周器切換回路３５を介してミキサ３０のローカル入力端に注入される。ミキサ３０は、注入されたこれらの信号（高周波信号、ローカル信号）を混合して、ＰＬＬ  ＩＣ１２０において位相比較される対象となる周波数ｆin3の対象信号を生成する。
【００３８】
分周器３２と分周器３３、分周器３６と分周器３７の切り換え、およびローカル信号３９ａと３９ｂの切り換えの組み合わせにより、第１実施形態と同様、対象信号の周波数ｆin3の変動をある一定の範囲に維持することができ、ＰＬＬ  ＩＣ１２０における分周比ｎの変動を抑えることができる。
この実施形態では、ミキサ３０に注入される高周波信号の周波数を、２種類の周波数から選択することができ、また、ミキサ３０に注入されるローカル信号の周波数を、４種類の周波数から選択することができるようにしているので、第１実施形態および第２実施形態よりも対象信号の周波数ｆin3を安定化させ得る帯域をより拡げることができる。
【００３９】
分周器切換回路３１、３８の切り換え、周波数切換回路３９の切り換えは、手動で行ってもよいし、第１実施形態の場合と同様の周波数検出回路等を設けて周波数変動を検出し、その周波数変動に応じて自動的にそれを行うようにしてもよいのは、第１実施形態の場合と同様である。
【００４０】
以上、本発明を複数の実施の形態を例に挙げて説明したが、本発明の実施の形態は上記の例に限定されるものではない。例えば、上記の各実施形態では、分岐出力信号（高周波信号）とローカル信号の周波数を分周するための分周器を２つずつ配置した場合の例であるが、それぞれ、周波数分周用の分周器を３つ以上配置してもよい。また、上記の実施形態、特に第３実施形態では、分岐出力信号とローカル信号の周波数を分周する分周器およびその切換回路の挿入段数を１段にした場合の例を説明したが、これを複数段縦続して挿入するようにしてもよい。
【００４１】
【発明の効果】
以上の説明から明らかなように、本発明によれば、電圧制御発振器（ＶＣＯ）から発振される高周波信号の位相をロックするために所定の基準信号の位相と位相比較の対象となる対象信号の周波数を、高周波信号の周波数が変化した場合であっても一定範囲に維持することができるので、広帯域で低雑音のＰＬＬシンセサイザ発振器を提供することができる。
また、従来の広帯域化対策のように複数のＰＬＬシンセサイザ発振器を組み込む必要がないので、システムや回路構成が簡単になり、小型化にも適しているＰＬＬシンセサイザ発振器を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるＰＬＬシンセサイザ発振器の構成図。
【図２】本発明の第２実施形態によるＰＬＬシンセサイザ発振器の構成図。
【図３】本発明の第３実施形態によるＰＬＬシンセサイザ発振器の構成図。
【図４】従来のＰＬＬシンセサイザ発振器の構成図。
【図５】アクティブフィルタの構成図。
【図６】従来のＰＬＬシンセサイザ発振器による、ある周波数での位相雑音特性を示す図。
【図７】従来のＰＬＬシンセサイザ発振器による、他の周波数での位相雑音特性を示す図。
【図８】第１実施形態のＰＬＬシンセサイザ発振器による、ある周波数での位相雑音特性を示す図。
【図９】第１実施形態のＰＬＬシンセサイザ発振器による、他の周波数での位相雑音特性を示す図。
【図１０】図６の特性下での位相雑音の計算値を示すグラフ。
【図１１】図７の特性下での位相雑音の計算値を示すグラフ。
【図１２】アクティブフィルタの周波数応答特性を示す図。
【符号の説明】
１０，２０，３０，４０  ミキサ
１１，２２，２３，３２，３３，４１  分周器
１２，３９  周波数切換回路
２１，２４，３１，３４  高周波信号用分周器切換回路
２５，２８，３５，３８  ローカル信号用分周器切換回路
２６，２７，３６，３７  分周器
１２ａ，１２ｂ，２８ａ，３９ａ，３９ｂ，４２  ローカル信号
１００  ＶＣＯ（電圧制御発振器）
１０１  発振器出力端
１１０  ループフィルタ
１２０  ＰＬＬ  ＩＣ
１２１，１２２  分周器
１２３  位相比較器（ＰＤ）
１３０  基準信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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