(57)【特許請求の範囲】
【請求項１】
複数のピンを有するＬＳＩの動作試験を行うためのＬＳＩ試験装置であって、
ＬＳＩが備える複数のピンのそれぞれに対応する複数の入出力端子と、
前記入出力端子のそれぞれに対応して設けられる複数の制御回路とを備え、
前記複数の制御回路のそれぞれは、
基準信号を受けて出力信号を生成する波形形成・タイミング発生回路と、
前記出力信号のタイミング調整を行うためのスキュー回路と、
前記スキュー回路を通過した出力信号が到達する入出力端子とは異なる他の特定入出力端子と、前記波形形成・タイミング発生回路の入力側とを接続する第１の信号帰還用経路と、
前記第１の信号帰還用経路に伝搬される信号に基づいて、前記スキュー回路の状態を記憶する状態検知ユニットと、
検査対象であるＬＳＩの各ピンを前記複数の入出力端子のそれぞれに導通させる複数の信号経路を内蔵するパフォーマンスボードと、
前記波形形成・タイミング発生回路、前記スキュー回路、および前記第１の信号帰還用経路を含む経路に発振を生じさせる発振ユニットと、
前記状態検知ユニットの検知結果を記憶する情報記憶媒体と、を備え
前記パフォーマンスボードは、全ての入出力端子について、その入出力端子に対応する信号経路と、その入出力端子にとっての前記特定入出力端子に対応する信号経路とを導通させて、その入出力端子に対する第２の信号帰還用経路を形成することができ、
前記状態検知ユニットは、前記発振に伴って前記帰還経路に現れるパルスの数を計数するユニバーサルカウンタを備え、
前記情報記憶媒体は、前記ユニバーサルカウンタによる計数値を基礎とする簡易処理用基準データを記憶することを特徴とするＬＳＩ試験装置。
【請求項２】
前記パフォーマンスボードに搭載されるダミーＩＣを備え、
前記入出力端子に対応する信号経路と、その入出力端子にとっての前記特定入出力端子に対応する信号経路とは、前記ダミーＩＣの内部配線により導通されることを特徴とする請求項１記載のＬＳＩ試験装置。
【請求項３】
前記発振の発生中に前記ユニバーサルカウンタによって計数される値が、前記情報記憶媒体に記憶されている簡易処理用基準データと対応するように、前記スキュー回路の状態を調整する調整ユニットを備えることを特徴とする請求項１又は２記載のＬＳＩ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ試験装置およびそのタイミングキャリブレーション方法に係り、特に、タイミングキャリブレーションを短時間で終了させる機能を有するＬＳＩ試験装置、およびＬＳＩ試験装置のタイミングキャリブレーションを短時間で終了させることのできるタイミングキャリブレーション方法に関する。
【０００２】
【従来の技術】
図１２は、従来のＬＳＩ試験装置のタイミングキャリブレーション方法を説明するためのブロック図を示す。従来のＬＳＩ試験装置２０は検査対象とされるＬＳＩの各ピン（第１ピン〜第Ｎピン）に接続される複数の入出力端子２２を備えている。ＬＳＩ試験装置２０は、検査対象であるＬＳＩに対してそれらの入出力端子２２からクロック信号やアドレス信号などを供給して所望の試験を行う。
【０００３】
ＬＳＩ試験装置２０は、コントローラ２４および基準信号発生部２６を備えている。基準信号発生部２６には、入出力端子２２のそれぞれに対応して設けられている波形形成・タイミング発生回路２８が接続されている。波形形成・タイミング発生回路２８には、入出力端子２２から出力される信号の値を変化させるタイミングや、入出力端子２２に入力される信号の値を判定するタイミングなどを発生する回路と、出力信号の波形を決める回路とが含まれている。
【０００４】
波形形成・タイミング発生回路２８には、スキュー回路３０を介してピンドライバ３２が接続されている。スキュー回路３０は、波形形成・タイミング発生回路２８が生成するパルス信号を、所定の遅延の後にピンドライバ３２に供給する。ピンドライバ３２は、そのパルス信号を適当に増幅して入出力端子２２に供給する。
【０００５】
入出力端子２２には、リレー３４およびピンコンパレータ３６を介して判定回路３８が接続されている。判定回路３８には、スキュー回路４０を介して波形形成・タイミング発生回路２８が接続されている。スキュー回路４０は、波形形成・タイミング発生回路２８から発せられるタイミング信号を所定の遅延の後に判定回路３８に供給する。判定回路３８は、そのタイミング信号の受信タイミングに基づいて入出力端子２２に入力された信号の値を判定する。
【０００６】
ＬＳＩ試験装置によって高精度な試験を行うためには、個々の入出力端子２２から出力される信号が、ばらつき無く互いに同期していること、および、個々の入出力端子２２に入力される信号が、ばらつき無く適当なタイミングで判定されることが必要である。このため、ＬＳＩ試験装置の精度を維持するためには、それらのタイミングを校正するためのタイミングキャリブレーションを適宜実行することが必要である。
【０００７】
従来のＬＳＩ試験装置において、タイミングキャリブレーションは、図１２に示すようにＬＳＩ試験装置にスキューボード１００を接続した状態で行われる。スキューボード１００は、ハードウェアで構成されるリレーマトリクス１０２を備えている。リレーマトリクス１０２は、ＬＳＩ試験装置２０が備える複数の入出力端子２２のそれぞれに対応するリレーを備えている。リレーマトリクス１０２は、切換リレー１０４を介して標準回路１０６に接続されており、複数の入出力端子２２の一つが選択的に切換リレー１０４と導通するように動作する。
【０００８】
標準回路１０６は、標準ドライバ１０８と標準コンパレータ１１０とを備えている。切換リレー１０４は、リレーマトリクス１０２を標準ドライバ１０８および標準コンパレータ１１０の何れか１方に選択的に接続させることができる。標準ドライバ１０８および標準コンパレータ１１０は、ＬＳＩ試験装置２０の基準信号発生部２６によって発せられる基準信号ＣＬＫと同期して動作することができる。
【０００９】
より具体的には、標準ドライバ１０８は、切換リレー１０４およびリレーマトリクス１０２を介して特定の入出力端子２２に接続されている場合に、その入出力端子２２に対して、基準信号ＣＬＫと同期した標準信号を供給することができる。また、標準コンパレータ１１０は、切換リレー１０４およびリレーマトリクス１０２を介して特定の入出力端子２２に接続されている場合に、その入出力端子２２から出力される信号の値を、基準信号ＣＬＫと同期したタイミングで判定することができる。
【００１０】
従来のＬＳＩ試験装置のタイミングキャリブレーションは、スキューボード１００の標準回路１０６を１端子毎に入出力端子２２に接続させることにより行われる。１つの入出力端子２２が標準回路１０６に接続された状態では、複数の入出力端子２２から出力される信号のタイミングを合わせる処理と、個々の入出力端子２２に対する入力信号の判定タイミングを合わせる処理とが実行される。以下、特定の入出力端子２２（例えば第１端子）が標準回路１０６に接続されている場合、すなわち、リレーマトリクス１０２によって特定の入出力端子２２と切換リレー１０４とが接続されている場合について説明する。
【００１１】
出力信号のタイミングを合わせる処理は、切換リレー１０４を標準コンパレータ１１０側に切り替えた状態で行われる。この場合、入出力端子２２から出力される信号を標準コンパレータ１１０に供給することができる。標準コンパレータ１１０は、基準信号ＣＬＫと同期したタイミングでその出力信号の値を判定する。タイミングキャリブレーションでは、その判定結果に基づいて、出力信号の変化タイミングが標準タイミングとなるようにスキュー回路３０の遅延時間が調整される。全ての入出力端子２２について上記の処理が実行されると、出力信号の変化タイミングを全ての端子について一致させることができる。
【００１２】
入力信号の判定タイミングを合わせる処理は、処理対象である入出力端子２２に対応するリレー３４をオン状態とし、かつ、切換リレー１０４を標準ドライバ１０８側に切り替えた状態で行われる。この場合、標準ドライバ１０８が基準信号ＣＬＫと同期して発生する標準信号を、入力信号としてピンコンパレータ３６に供給することができる。判定回路３８は、スキュー回路４０を介して供給されるタイミング信号に基づいて入力信号の値を判定する。タイミングキャリブレーションでは、標準信号の値が適正に判定できるようにスキュー回路４０の遅延時間が調整される。全ての入出力端子２２について上記の処理が実行されると、入力信号の判定タイミングを全ての端子について合わせることができる。
【００１３】
【発明が解決しようとする課題】
上述の如く、従来のタイミングキャリブレーションによれば、ＬＳＩ試験装置２０の全ての入出力端子２２について出力信号の変化タイミング、および入力信号の判定タイミングを合わせることができる。しかしながら、従来のタイミングキャリブレーションは、スキューボード１００の標準回路１０６を、全ての入出力端子２２に順次接続させて処理を進めることが必要である。このため、そのタイミングキャリブレーションには、１ピンの処理に要する時間のＮ倍の時間が必要である。
【００１４】
近年では、検査対象であるＬＳＩの多ピン化に伴って、ＬＳＩ試験装置２０にも多数の入出力端子２２が要求される。このため、従来のタイミングキャリブレーションよると、その処理に多大な時間を要するという問題が生ずる。また、スキューボード１００のリレーマトリクス１０２には、ＬＳＩ試験装置２０の全入出力ピン数と等しいリレーが要求されるため、その入出力ピン数が増えると、スキューボード２０の取り扱いが困難となるという問題も生ずる。
【００１５】
ＬＳＩ試験装置２０のタイミングキャリブレーションは、装置の出荷段階や設置段階で行う必要があると共に、経時変化や環境変化に対応すべく適宜、例えば定期的に行う必要がある。タイミングキャリブレーションは、このように頻繁に行われるため、上述した多大な所用時間やスキューボード２０の大型化は、作業効率上の問題となる。
【００１６】
本発明は、上記のような課題を解決するためになされたもので、スキューボードを用いることなく短時間で簡易的なタイミングキャリブレーションを行うことのできるＬＳＩ試験装置を提供することを第１の目的とする。
また、本発明は、上記のような課題を解決するためになされたもので、スキューボードを用いることなく短時間で簡易的なタイミングキャリブレーションを行うためのタイミングキャリブレーション方法を提供することを第２の目的とする。
【００２０】
【課題を解決するための手段】
請求項１記載の発明は、複数のピンを有するＬＳＩの動作試験を行うためのＬＳＩ試験装置であって、
ＬＳＩが備える複数のピンのそれぞれに対応する複数の入出力端子と、
前記入出力端子のそれぞれに対応して設けられる複数の制御回路とを備え、
前記複数の制御回路のそれぞれは、
基準信号を受けて出力信号を生成する波形形成・タイミング発生回路と、
前記出力信号のタイミング調整を行うためのスキュー回路と、
前記スキュー回路を通過した出力信号が到達する入出力端子とは異なる他の特定入出力端子と、前記波形形成・タイミング発生回路の入力側とを接続する第１の信号帰還用経路と、
前記第１の信号帰還用経路に伝搬される信号に基づいて、前記スキュー回路の状態を記憶する状態検知ユニットと、
検査対象であるＬＳＩの各ピンを前記複数の入出力端子のそれぞれに導通させる複数の信号経路を内蔵するパフォーマンスボードと、
前記波形形成・タイミング発生回路、前記スキュー回路、および前記第１の信号帰還用経路を含む経路に発振を生じさせる発振ユニットと、
前記状態検知ユニットの検知結果を記憶する情報記憶媒体と、を備え
前記パフォーマンスボードは、全ての入出力端子について、その入出力端子に対応する信号経路と、その入出力端子にとっての前記特定入出力端子に対応する信号経路とを導通させて、その入出力端子に対する第２の信号帰還用経路を形成することができ、
前記状態検知ユニットは、前記発振に伴って前記帰還経路に現れるパルスの数を計数するユニバーサルカウンタを備え、
前記情報記憶媒体は、前記ユニバーサルカウンタによる計数値を基礎とする簡易処理用基準データを記憶することを特徴とするものである。
【００２２】
請求項２記載の発明は、請求項１記載のＬＳＩ試験装置であって、
前記パフォーマンスボードに搭載されるダミーＩＣを備え、
前記入出力端子に対応する信号経路と、その入出力端子にとっての前記特定入出力端子に対応する信号経路とは、前記ダミーＩＣの内部配線により導通されることを特徴とするものである。
【００２４】
請求項３記載の発明は、請求項１又は２記載のＬＳＩ試験装置であって、
前記発振の発生中に前記ユニバーサルカウンタによって計数される値が、前記情報記憶媒体に記憶されている簡易処理用基準データと対応するように、前記スキュー回路の状態を調整する調整ユニットを備えることを特徴とするものである。
【００３０】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００３１】
実施の形態１．
図１は、本発明の実施の形態１のＬＳＩ試験装置４２の構造、およびＬＳＩ試験装置４２を対象とするタイミングキャリブレーション方法を説明するためのブロック図を示す。本実施形態のＬＳＩ試験装置４２は検査対象とされるＬＳＩの各ピン（第１ピン〜第Ｎピン）に接続される複数の入出力端子２２を備えている。ＬＳＩ試験装置４２は、検査対象であるＬＳＩに対してそれらの入出力端子２２からクロック信号やアドレス信号などを供給して所望の試験を行う。
【００３２】
ＬＳＩ試験装置４２は、コントローラ２４および基準信号発生部２６を備えている。基準信号発生部２６には、入出力端子２２のそれぞれに対応して設けられている波形形成・タイミング発生回路２８が接続されている。波形形成・タイミング発生回路２８には、入出力端子２２から出力される信号の値を変化させるタイミングや、入出力端子２２に入力される信号の値を判定するタイミングなどを発生する回路と、出力信号の波形を決める回路とが含まれている。
【００３３】
波形形成・タイミング発生回路２８には、スキュー回路３０を介してピンドライバ３２が接続されている。スキュー回路３０は、波形形成・タイミング発生回路２８が生成するパルス信号を、所定の遅延の後にピンドライバ３２に供給する。より具体的には、スキュー回路３０には、波形形成・タイミング発生回路２８から出力されるパルス信号の立ち上がりエッジの遅延時間を調整する回路と、そのパルス信号の立ち下がりエッジの遅延時間を調整する回路とが含まれている。ピンドライバ３２は、スキュー回路３０から伝搬されるパルス信号を適当に増幅して入出力端子２２に供給する。
【００３４】
入出力端子２２には、リレー３４およびピンコンパレータ３６を介して判定回路３８が接続されている。判定回路３８には、スキュー回路４０を介して波形形成・タイミング発生回路２８が接続されている。スキュー回路４０は、波形形成・タイミング発生回路２８から発せられるタイミング信号を所定の遅延の後に判定回路３８に供給する。判定回路３８は、そのタイミング信号の受信タイミングに基づいて入出力端子２２に入力された信号の値を判定する。
【００３５】
本実施形態のＬＳＩ試験装置４２において、ピンドライバ３２の出力端子は、リレー４４を介してループ制御回路４６に接続されている。従って、リレー４４が閉じている場合は、ピンドライバ３２から出力される信号Ｓ１がループ制御回路４６に供給される。
【００３６】
ループ制御回路４６には、波形成形・タイミング発生回路４６と、ユニバーサルカウンター４８とが接続されている。ループ制御回路４６はピンドライバ３２の出力信号Ｓ１を受けて、波形形成・タイミング発生回路２８に信号Ｓ２を、また、ユニバーサルカウンタ４８に信号Ｓ３を出力する回路である。ループ制御回路４６は、後述の如く、Ｓ１と逆相の信号をＳ２とし、かつ、Ｓ１と同相の信号をＳ３とする動作モード（以下、「立ち上がりモード」と称す）と、Ｓ１と同相の信号をＳ２とし、かつ、Ｓ１と逆相の信号をＳ３とする動作モード（以下、「立ち下がりモード」と称す）とを実現する。
【００３７】
本実施形態において、波形形成・タイミング発生回路２８は、基準信号発生部２６から出力される基準信号ＣＬＫの立ち下がりエッジ、またはループ制御回路４６から出力される信号Ｓ２の立ち下がりエッジを受けて、次段のスキュー回路３０にパルス長ＴPのパルス信号を伝送する。また、ユニバーサルカウンター４８は、所定期間の間にループ制御回路４６から出力される信号Ｓ３の立ち上がりエッジの数を計数することができる。
【００３８】
コントローラ２４には、ハードディスク等の情報記憶媒体が収納されている。ユニバーサルカウンタ４８で計数される立ち上がりエッジの数は、入出力端子毎にその情報記憶媒体に格納することができる。
【００３９】
ＬＳＩ試験装置４２によって高精度な試験を行うためには、個々の入出力端子２２から出力される信号が、ばらつき無く互いに同期していること、および、個々の入出力端子２２に入力される信号が、ばらつき無く適当なタイミングで判定されることが必要である。このため、ＬＳＩ試験装置の精度を維持するためには、それらのタイミングを校正するためのタイミングキャリブレーションを適宜実行することが必要である。
【００４０】
図２は、ＬＳＩ試験装置４２を対象とする最初のタイミングキャリブレーション、例えば、工場出荷段階でのタイミングキャリブレーションにおいて実行される一連の処理のフローチャートを示す。最初のタイミングキャリブレーションでは、先ず、図１に示すようなスキューボード１００を利用したタイミングキャリブレーションが行われる（ステップ２００）。
【００４１】
スキューボード１００は、ハードウェアで構成されるリレーマトリクス１０２を備えている。リレーマトリクス１０２は、ＬＳＩ試験装置４２が備える複数の入出力端子２２のそれぞれに対応するリレーを備えている。リレーマトリクス１０２は、切換リレー１０４を介して標準回路１０６に接続されており、複数の入出力端子２２の一つが選択的に切換リレー１０４と導通するように動作する。
【００４２】
標準回路１０６は、標準ドライバ１０８と標準コンパレータ１１０とを備えている。切換リレー１０４は、リレーマトリクス１０２を標準ドライバ１０８および標準コンパレータ１１０の何れか１方に選択的に接続させることができる。標準ドライバ１０８および標準コンパレータ１１０は、ＬＳＩ試験装置４２の基準信号発生部２６によって発せられる基準信号ＣＬＫと同期して動作することができる。
【００４３】
より具体的には、標準ドライバ１０８は、切換リレー１０４およびリレーマトリクス１０２を介して特定の入出力端子２２に接続されている場合に、その入出力端子２２に対して、基準信号ＣＬＫと同期した標準信号を供給することができる。また、標準コンパレータ１１０は、切換リレー１０４およびリレーマトリクス１０２を介して特定の入出力端子２２に接続されている場合に、その入出力端子２２から出力される信号の値を、基準信号ＣＬＫと同期したタイミングで判定することができる。
【００４４】
スキューボード１００を用いたタイミングキャリブレーションは、標準回路１０６を１端子毎に入出力端子２２に接続させることにより行われる。１つの入出力端子２２が標準回路１０６に接続された状態では、複数の入出力端子２２から出力される信号のタイミングを合わせる処理と、個々の入出力端子２２に対する入力信号の判定タイミングを合わせる処理とが実行される。以下、特定の入出力端子２２（例えば第１端子）が標準回路１０６に接続されている場合、すなわち、リレーマトリクス１０２によって特定の入出力端子２２と切換リレー１０４とが接続されている場合について説明する。
【００４５】
出力信号のタイミングを合わせる処理は、切換リレー１０４を標準コンパレータ１１０側に切り替えた状態で行われる。この場合、入出力端子２２から出力される信号を標準コンパレータ１１０に供給することができる。標準コンパレータ１１０は、基準信号ＣＬＫと同期したタイミングでその出力信号の値を判定する。タイミングキャリブレーションの際には、その判定結果に基づいて、出力信号の変化タイミングが標準タイミングと一致するように、具体的には、出力信号の立ち上がりエッジの発生タイミング、および立ち下がりエッジの発生タイミングがそれぞれ標準のタイミングとなるようにスキュー回路３０が調整される。全ての入出力端子２２について上記の処理が実行されると、出力信号の変化タイミングを全ての端子について一致させることができる。
【００４６】
入力信号の判定タイミングを合わせる処理は、処理対象である入出力端子２２に対応するリレー３４をオン状態とし、かつ、切換リレー１０４を標準ドライバ１０８側に切り替えた状態で行われる。この場合、標準ドライバ１０８が基準信号ＣＬＫと同期して発生する標準信号を、入力信号としてピンコンパレータ３６に供給することができる。判定回路３８は、スキュー回路４０を介して供給されるタイミング信号に基づいて入力信号の値を判定する。タイミングキャリブレーションの際には、標準信号の値が適正に判定できるようにスキュー回路４０の遅延時間が調整される。全ての入出力端子２２について上記の処理が実行されると、入力信号の判定タイミングを全ての端子について合わせることができる。
【００４７】
ステップ２００では、ＬＳＩ試験装置４２の全ての入出力端子２２を対象として、上述したタイミングキャリブレーションが実行される。上記の処理によれば、入出力端子２２の数（Ｎ）に応じた時間は要するものの、ＬＳＩ試験装置４２のタイミングキャリブレーションを精度良く行うことができる。上記の処理の終了直後にステップ２０２の処理が行われる。
【００４８】
ステップ２０２では、各入出力端子２２に対応するリレー４４がオン状態とされる。その結果、ピンドライバ３２の出力信号Ｓ１をループ制御回路４６に帰還させるループ経路が形成される。
【００４９】
ステップ２０４では、モニタすべきタイミングが出力信号の立ち上がりタイミングであるか否かが判別される。モニタすべきタイミングが立ち上がりタイミングである場合は次にステップ２０６の処理が実行される。一方、モニタすべきタイミングが立ち下がりタイミングである場合は次にステップ２０８の処理が実行される。
【００５０】
ステップ２０６では、ループ制御回路４６を立ち上がりモードで動作させるための処理、すなわち、信号Ｓ３を信号Ｓ１と同相とし、信号Ｓ２を信号Ｓ１と逆相とするための処理が行われる。
【００５１】
ステップ２０８では、ループ制御回路４６を立ち下がりモードで動作させるための処理、すなわち、信号Ｓ３を信号Ｓ１と逆相とし、信号Ｓ２を信号Ｓ１と同相とするための処理が行われる。
【００５２】
ステップ２１０では、基準信号発生部２６から基準信号ＣＬＫが１パルス出力される。ピンドライバ３２の出力信号Ｓ１を帰還させるループ経路が形成されているため、上記のＣＬＫ信号が出力された後、ループ制御回路４６、波形形成・タイミング発生回路２８、スキュー回路３０およびピンドライバ３２を含む経路に発振が生ずる。
【００５３】
ステップ２１２では、ユニバーサルカウンタ４８により、所定期間中に発生した信号Ｓ３の立ち上がりエッジ数が計数される。
【００５４】
ステップ２１４では、個々の入出力端子２２に対応するユニバーサルカウンタ４８に計数されたＳ３の計数値が、入出力端子２２毎にコントローラ２４内の情報記憶媒体に記憶される。
【００５５】
本実施形態において、上述したステップ２１０〜２１４の処理、すなわち、信号Ｓ３の発生回数を格納する処理は、全ての入出力端子２２について、ループ制御回路４６が立ち上がりモードで動作する場合、およびループ制御回路４６が立ち下がりモードで動作する場合の双方について実行される。
【００５６】
図３は、ループ制御回路４６が立ち上がりモードで動作する場合の信号の流れを説明するためのタイミングチャートを示す。上記ステップ２１０の処理により基準信号ＣＬＫが１パルスだけ出力されると（図３（Ａ）参照）、その立ち下がりエッジを受けて、波形形成・タイミング発生回路２８からパルス幅ＴPのパルス信号が出力される（図３（Ｂ））。
【００５７】
スキュー回路３０では、立ち上がりエッジに対してＤupの遅延時間が、また、立ち下がりエッジに対してＤdownの遅延時間が与えられる。その結果、ピンドライバ３２の出力信号Ｓ１は、波形形成・タイミング発生回路２８の出力が立ち上がった後Ｄupの後に立ち上がり、波形形成・タイミング発生回路２８の出力が立ち下がった後Ｄdownの後に立ち下がる信号となる（図３（Ｃ））。
【００５８】
ループ制御装置４６が立ち上がりモードで動作する場合、Ｓ１の反転信号Ｓ２が波形形成・タイミング発生回路２８に入力される（図３（Ｄ））。このため、波形形成・タイミング発生回路２８は、信号Ｓ１が立ち上がるタイミングとほぼ同期して、すなわち、自らが先に発生したパルス信号の立ち上がりからＤupが経過する時期とほぼ同期して、次のパルス信号を発生する（図３（Ｂ））。
【００５９】
また、ループ制御装置４６が立ち上がりモードで動作する場合、Ｓ１と同じ信号Ｓ３がユニバーサルカウンタ４８に入力される（図３（Ｅ））。このため、ユニバーサルカウンタ４８は、信号Ｓ１が立ち上がるタイミングとほぼ同期して、すなわち、波形形成・タイミング発生回路２８が新たなパルス信号を立ち上げる毎に（遅延時間Ｄup毎に）計数値を増大させる。従って、ユニバーサルカウンタ４８の計数値は遅延時間Ｄupに応じた値となる。
【００６０】
本実施形態において、ユニバーサルカウンタ４８によるＳ３の計数は、入出力ピン２２の出力信号のタイミングが正確に校正された状態で行われる。従って、ループ制御回路４６が立ち上がりモードで動作する状況下でコントローラ２４に記憶されるＳ３の計数値は、出力信号が立ち上がるタイミングを標準のタイミングとするためにスキュー回路３０が発生すべき遅延時間Ｄupに対応した値となる。
【００６１】
図４は、ループ制御回路４６が立ち上がりモードで動作する場合の信号の流れを説明するためのタイミングチャートを示す。上記ステップ２１０の処理により基準信号ＣＬＫが１パルスだけ出力されると（図４（Ａ）参照）、その立ち下がりエッジを受けて、波形形成・タイミング発生回路２８からパルス幅ＴPのパルス信号が出力される（図４（Ｂ））。
【００６２】
スキュー回路３０によって遅延時間が与えられることにより、ピンドライバ３２の出力信号Ｓ１は、波形形成・タイミング発生回路２８の出力が立ち上がった後Ｄupの後に立ち上がり、かつ、波形形成・タイミング発生回路２８の出力が立ち下がった後Ｄdownの後に立ち下がる信号となる（図４（Ｃ））。
【００６３】
ループ制御装置４６が立ち下がりモードで動作する場合、Ｓ１と同じ信号Ｓ２が波形形成・タイミング発生回路２８に入力される（図４（Ｄ））。このため、波形形成・タイミング発生回路２８は、信号Ｓ１が立ち下がるタイミングとほぼ同期して、すなわち、自らが先に発生したパルス信号の立ち下がりからＤdownが経過する時期とほぼ同期して、次のパルス信号を発生する（図４（Ｂ））。
【００６４】
また、ループ制御装置４６が立ち下がりモードで動作する場合、Ｓ１の反転信号Ｓ３がユニバーサルカウンタ４８に入力される（図４（Ｅ））。このため、ユニバーサルカウンタ４８は、信号Ｓ１が立ち下がるタイミングとほぼ同期して計数値を増大させる。この場合、その計数値は、所定時間（Ｄdown＋ＴP）が経過する毎に増大される。パルス長ＴPは予め固定された値である。従って、ユニバーサルカウンタ４８の計数値は遅延時間Ｄdownに応じた値となる。
【００６５】
本実施形態において、ユニバーサルカウンタ４８によるＳ３の計数は、入出力ピン２２の出力信号のタイミングが正確に校正された状態で行われる。従って、ループ制御回路４６が立ち下がりモードで動作する状況下でコントローラ２４に記憶されるＳ３の計数値は、出力信号が立ち下がるタイミングを標準のタイミングとするためにスキュー回路３０が発生すべき遅延時間Ｄdownに対応した値となる。以下、上記の如く、入出力端子２２毎に、かつ、ループ制御装置４６の動作モード毎にコントローラ２４に記憶されたＳ３の計数値を「簡易処理用基準データ」と称す。
【００６６】
本実施形態のＬＳＩ試験装置４２は、上述した簡易処理用基準データを用いて、スキューボード１００を用いることなく、簡易的なタイミングキャリブレーション（以下、「簡易キャリブレーション」と称す）を行うことができる。
図５は、簡易キャリブレーションの際に実行される一連の処理のフローチャートを示す。簡易キャリブレーションでは、先ず、ステップ２２０において、各入出力端子２２に対応するリレー４４がオン状態とされる。その結果、信号Ｓ１をループ制御回路４６に帰還させるループ経路が形成される。
【００６７】
ステップ２２２では、モニタすべきタイミングが出力信号の立ち上がりタイミングであるか否かが判別される。モニタすべきタイミングが立ち上がりタイミングである場合は次にステップ２２４の処理が実行される。一方、モニタすべきタイミングが立ち下がりタイミングである場合は次にステップ２２６の処理が実行される。
【００６８】
ステップ２２４では、ループ制御回路４６を立ち上がりモードで動作させるための処理、すなわち、信号Ｓ３を信号Ｓ１と同相とし、信号Ｓ２を信号Ｓ１と逆相とするための処理が行われる。
【００６９】
ステップ２２６では、ループ制御回路４６を立ち下がりモードで動作させるための処理、すなわち、信号Ｓ３を信号Ｓ１と逆相とし、信号Ｓ２を信号Ｓ１と同相とするための処理が行われる。
【００７０】
ステップ２２８では、基準信号発生部２６から基準信号ＣＬＫが１パルス出力される。ピンドライバ３２の出力信号Ｓ１を帰還させるループ経路が形成されているため、上記のＣＬＫ信号が出力された後、ループ制御回路４６、波形形成・タイミング発生回路２８、スキュー回路３０およびピンドライバ３２を含む経路に発振が生ずる。
【００７１】
ステップ２３０では、ユニバーサルカウンタ４８により、所定期間中に発生した信号Ｓ３の立ち上がりエッジ数が計数される。上記の処理によれば、ループ制御回路４６が立ち上がりモードである場合は、スキュー回路３０が現在発生している遅延時間Ｄupに対応する計数値が得られる。また、ループ制御回路４６が立ち下がりモードである場合は、スキュー回路３０が現在発生している遅延時間Ｄdownに対応する計数値が得られる。
【００７２】
ステップ２３２では、上記ステップ２３０で得られた計数値と、コントローラ２４に記憶されている簡易処理用基準データとが比較される。その結果、両者が相違すると判別される場合は次にステップ２３４の処理が実行される。一方、両者が一致すると判別される場合は次にステップ２３６の処理が実行される。
【００７３】
ステップ２３４では、上記ステップ２３２による比較に結果に基づいて、ユニバーサルカウンタ４８の計数値と、簡易処理用基準データとが一致するように、スキュー回路３０の遅延時間ＤupまたはＤdownが調整される。以後、上記ステップ２３２の条件が成立すると判別されるまで、繰り返しステップ２３０〜２３４の処理が実行される。
【００７４】
本実施形態において、上述したステップ２２８〜２３４の処理はループ制御回路４６が立ち上がりモードで動作する場合、およびループ制御回路４６が立ち下がりモードで動作する場合の双方について実行される。それらの処理によれば、個々の入出力端子２２に対応するスキュー回路３０の状態を、最初のタイミングキャリブレーションが終了した直後の状態とすること、すなわち、出力信号のタイミングを全ての入出力端子２２について一致させることができる。
【００７５】
また、本実施形態において、上述したステップ２２８〜２３４の処理は、複数の入出力端子２２について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、ＬＳＩ試験装置４２が備える入出力端子２２の数に関わらず、出力信号のタイミングに関する校正を短時間で終了させることができる。
【００７６】
ステップ２３６では、信号Ｓ１の帰還経路を導通させていたリレー４４がオフ状態とされる。
【００７７】
ステップ２３８では、入出力端子２２とピンコンパレータ３６との間に介在するリレー３４がオン状態とされる。
【００７８】
ステップ２４０では、ピンドライバ３２から基準信号ＣＬＫに同期したパルス信号が出力される。出力信号のタイミングは既に校正されているため、ピンドライバ３２からは、標準のタイミングで立ち上がり、また立ち下がるパルス信号が出力される。ピンドライバ３２から出力されるパルス信号は、リレー３４を介してピンコンパレータ３６に供給される。
【００７９】
ステップ２４２では、ピンコンパレータ３６に供給されるパルス信号の値、すなわち、標準のタイミングで変化するパルス信号の値が、判定回路３８によって適正に判定されるように、スキュー回路４０の遅延時間が調整される。
【００８０】
本実施形態において、上述したステップ２３６〜２４２の処理は全ての入出力端子２２に対応する回路に対して実行される。従って、上記の処理によれば、入力信号についての判定タイミングを全ての入出力端子２２に対して一致させることができる。
【００８１】
また、本実施形態において、上述したステップ２３６〜２４２の処理は、複数の入出力端子２２について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、ＬＳＩ試験装置４２が備える入出力端子２２の数に関わらず、入力信号の判定タイミングに関する校正を短時間で終了させることができる。
【００８２】
上述の如く、本実施形態のＬＳＩ試験装置４２によれば、簡易処理用基準データを用いることで簡易キャリブレーションを実行することができる。簡易キャリブレーションは、スキューボード１００を用いることなく実行できると共に、短時間で完了させることができる。このため、本実施形態のＬＳＩ試験装置４２によれば、経時変化に対応するための定期的なタイミングキャリブレーションや環境変化に対応するためのタイミングキャリブレーションを短時間で容易に行うことができる。従って、本実施形態のＬＳＩ試験装置４２によれば、半導体工場において高い稼働率を実現することができる。
【００８６】
実施の形態２．
次に、図６乃至図８を参照して、本発明の実施の形態２について説明する。
図６は、本発明の実施の形態２のＬＳＩ試験装置５０の構造、およびＬＳＩ試験装置５０の付属品として用いられるパフォーマンスボード１２０の構造を説明するためのブロック図を示す。ＬＳＩ試験装置５０は、図６に示すようにパフォーマンスボード１２０に接続された状態で、パフォーマンスボード１２０上に搭載されるＬＳＩの動作を試験することができる。
【００８７】
本実施形態のＬＳＩ試験装置５０は、実施の形態１の場合と同様に、個々の入出力端子２２に対応して、ループ制御回路４６およびユニバーサルカウンタ４８を備えている。以下、入出力端子２２のうち、ＬＳＩの偶数ピンに対応するものを「偶数端子」と、また、ＬＳＩの奇数端子に対応するものを「奇数端子」と称す。ＬＳＩ試験装置５０の奇数端子には、隣接する偶数端子に対応するループ制御回路４６に通じるリレー５２が接続されている。同様に、ＬＳＩ試験装置５０の偶数端子には、隣接する奇数端子に対応するループ制御回路４６に通じるリレー５４が接続されている。
【００８８】
パフォーマンスボード１２０は、ＬＳＩ試験装置５０の入出力ピン２２のそれぞれに対応する信号経路１２２を備えている。信号経路１２２は、図示されない部分において、パフォーマンスボード１２０上に搭載されるＬＳＩの各ピンに導通している。パフォーマンスボード１２０には、ＬＳＩ試験装置の偶数端子に対応する信号経路１２２と、その端子に隣接する奇数端子に対応する信号経路１２２との間にリレー１２４が設けられている。
【００８９】
本実施形態のＬＳＩ試験装置５０とパフォーマンスボード１２０によれば、リレー５２とリレー１２４とを共にオン状態とすることで、偶数端子に対応するピンドライバ３２の出力信号Ｓ１を同じ端子に対応するループ制御回路４６に帰還させるループ経路（パフォーマンスボード１２０上の信号経路１２２の一部を含む）を形成することができる。同様に、リレー５２とリレー１２４とを共にオン状態とすることで、奇数端子に対応するピンドライバ３２の出力信号Ｓ１を同じ端子に対応するループ制御回路４６に帰還させるループ経路（パフォーマンスボード１２０上の信号経路１２２の一部を含む）を形成することができる。
【００９０】
図７は、本実施形態のＬＳＩ試験装置５０を対象とする最初のタイミングキャリブレーション、例えば、工場出荷段階でのタイミングキャリブレーションにおいて実行される一連の処理のフローチャートを示す。尚、図７において、上記図２に示すステップと同一の処理を行うステップについては、同一の符号を付して重複する説明を省略または簡略する。
【００９１】
ステップ２００に示すように、最初のタイミングキャリブレーションでは、実施の形態１の場合と同様に、スキューボード１００を利用したタイミングキャリブレーションが行われる。本ステップでは、リレー５２，５４が共にオフとされた状況下で、実施の形態１と同じで順で１端子毎に全ての入出力端子２２のタイミングキャリブレーションが実行される。上記の処理の終了直後にステップ２５０の処理が行われる。
【００９２】
ステップ２５０では、ＬＳＩ試験装置５０に、その付属品であるパフォーマンスボード１２０が装着される。
【００９３】
ステップ２５２では、ＬＳＩ試験装置５０のリレー５４と、パフォーマンスボード１２０のリレー１２４とが共にオン状態とされることにより、ＬＳＩ試験装置５０の奇数端子（奇数番目の入出力端子２２）に対応する帰還経路が形成される。
【００９４】
ステップ２０４，２０６および２０８では、実施の形態１の場合と同様に、モニタすべきタイミングに応じて、ループ制御回路４６の動作モードが設定される。
【００９５】
ステップ２５４では、奇数端子または偶数端子に対応する基準信号発生部２６から基準信号ＣＬＫが１パルス出力される。奇数端子側の基準信号発生部２６から基準信号ＣＬＫが出力される場合は、その信号が奇数端子に対応する波形形成・タイミング発生回路２８およびピンドライバ３２に順次伝達される。奇数端子に対応するピンドライバ３２の出力信号Ｓ１は帰還経路を通って奇数端子に対応するループ制御回路４６に帰還する。従って、以後、奇数端子に対応するループ制御回路４６や波形形成・タイミング発生回路２８を含む経路に発振が生ずる。偶数端子側の基準信号発生部２６から基準信号ＣＬＫが出力される場合は、その信号が偶数端子に対応する波形形成・タイミング発生回路２８およびピンドライバ３２に順次伝達される。偶数端子に対応するピンドライバ３２の出力信号Ｓ１は帰還経路（リレー５４）を通って奇数端子に対応するループ制御回路４６に帰還する。従って、この場合も、以後、奇数端子に対応するループ制御回路４６や波形形成・タイミング発生回路２８を含む経路に発振が生ずる
【００９６】
ステップ２１２および２１４では、実施の形態１の場合と同様に、ユニバーサルカウンタ４８によって計数された信号Ｓ３の計数値がコントローラ２４内の情報記憶媒体に記憶される。上述したステップ２５４、２１２および２１４の処理は、ループ制御回路４６が立ち上がりモードで動作する場合、およびループ制御回路４６が立ち下がりモードで動作する場合の双方について実行される。上記の処理により、奇数端子に関する簡易処理用基準データが格納される。
【００９７】
ステップ２５６では、簡易処理用基準データを格納する処理が、奇数端子および偶数端子の双方について完了したか否かが判別される。その結果、未だ全ての処理が完了していないと判別される場合は、次にステップ２５８の処理が実行される。一方、既に全ての処理が完了していると判別される場合は、今回の処理が終了される。
【００９８】
ステップ２５８では、ＬＳＩ試験装置５０のリレー５４をオフ状態とし、ＬＳＩ試験装置５０のリレー５２をオン状態とし、かつ、パフォーマンスボード１２０のリレー１２４をオン状態とすることにより、ＬＳＩ試験装置５０の偶数端子（偶数番目の入出力端子２２）に対応する帰還経路が形成される。
【００９９】
以後、奇数端子に対応する帰還経路が形成されていた場合と同様に、ステップ２０４以降の処理が行われる。その結果、偶数端子に関する簡易処理用基準データがコントローラ２４に格納される。上記の処理によれば、全ての入出力端子２２について、簡易処理用基準データ、すなわち、出力信号の立ち上がり・立ち下がりタイミングを標準タイミングとするためにスキュー回路３０が発生している遅延時間ＤupおよびＤdownに対応する計数値を記憶することができる。
【０１００】
本実施形態のＬＳＩ試験装置５０は、半導体工場では、パフォーマンスボード１２０が装着された状態で使用される。ＬＳＩ試験装置５０は、上述した簡易処理用基準データを用いることにより、パフォーマンスボード１２０が装着されたままの状態で、スキューボード１００を用いることなく、簡易キャリブレーションを行うことができる。
【０１０１】
図８は、簡易キャリブレーションの際に実行される一連の処理のフローチャートを示す。尚、図８において、上記図５に示すステップと同一の処理を実行するステップについては、同一の符号を付してその説明を省略または簡略する。
【０１０２】
ステップ２６０に示すように、簡易キャリブレーションでは、先ず、リレー５４，１２４をオン状態とすることで、奇数端子に対応する帰還経路が形成される。
【０１０３】
ステップ２２２，２２４および２２６では、実施の形態１の場合と同様に、モニタすべきタイミングに応じて、ループ制御回路４６の動作モードが設定される。
【０１０４】
ステップ２６２では、奇数端子または偶数端子に対応する基準信号発生部２６から基準信号ＣＬＫが１パルス出力される。その結果、奇数端子に対応するループ制御回路４６や波形形成・タイミング発生回路２８を含む経路に発振が生ずる（上記ステップ２５４参照）。
【０１０５】
ステップ２３０〜２３４では、実施の形態１の場合と同様に、ユニバーサルカウンタ４８の計数値が、コントローラ２４に記憶されている簡易処理用基準データに一致するように、処理対象の入出力端子２２（今回は奇数端子）に対応するスキュー回路３０の遅延時間ＤupまたはＤdownが調整される。
【０１０６】
本実施形態において、上述したステップ２６２および２３０〜２３４の処理はループ制御回路４６が立ち上がりモードで動作する場合、およびループ制御回路４６が立ち下がりモードで動作する場合の双方について実行される。それらの処理によれば、処理対象の入出力端子２２（今回は偶数端子）に対応するスキュー回路３０の状態を、タイミングキャリブレーションが適正に実行された直後の状態とすることができる。
【０１０７】
ステップ２６４では、上記ステップ２２２〜２３４の処理が、奇数端子および偶数端子の双方について完了したか否かが判別される。その結果、未だ全ての処理が完了していないと判別される場合は、次にステップ２６６の処理が実行される。一方、既に全ての処理が完了していると判別される場合は、次にステップ２６８の処理が実行される。
【０１０８】
ステップ２６６では、ＬＳＩ試験装置５０のリレー５４をオフ状態とし、ＬＳＩ試験装置５０のリレー５２をオン状態とし、かつ、パフォーマンスボード１２０のリレー１２４をオン状態とすることにより、ＬＳＩ試験装置５０の偶数端子に対応する帰還経路が形成される。
【０１０９】
以後、奇数端子に対応する帰還経路が形成されていた場合と同様に、ステップ２２２以降の処理が行われる。その結果、偶数端子に対応するスキュー回路３０の状態を、タイミングキャリブレーションが適正に実行された直後の状態とすることができる。従って、上述したステップ２６０〜２６４の処理によれば、出力信号のタイミングを全ての入出力端子２２について一致させることができる。
【０１１０】
本実施形態において、上述したステップ２６２および２３０〜２３４の処理は、複数の入出力端子２２について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、ＬＳＩ試験装置５０が備える入出力端子２２の数に関わらず、出力信号のタイミングに関する校正を短時間で終了させることができる。
【０１１１】
ステップ２６８では、リレー５２，５４，１２４がオフ状態とされる。その結果、奇数端子に対応する帰還経路、および偶数端子に対応する帰還経路が、何れも遮断状態とされる。
【０１１２】
ステップ２３８〜２４２では、実施の形態１の場合と同様に、ピンドライバ３２からの出力信号を用いて、すなわち、適正に校正された直後の出力信号を用いて、スキュー回路４０の調整が行われる。それらの処理は全ての入出力端子２２に対応する回路に対して実行される。従って、上記の処理によれば、入力信号についての判定タイミングを全ての入出力端子２２に対して一致させることができる。
【０１１３】
本実施形態において、上述したステップ２６８および２３８〜２４２の処理は、複数の入出力端子２２について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、ＬＳＩ試験装置５０が備える入出力端子２２の数に関わらず、入力信号の判定タイミングに関する校正を短時間で終了させることができる。
【０１１４】
上述の如く、本実施形態のＬＳＩ試験装置５０によれば、パフォーマンスボード１２０を装着したままの状態で簡易キャリブレーションを実行することができる。従って、本実施形態のＬＳＩ試験装置５０によれば、半導体工場において高い稼働率を実現することができる。
【０１１５】
上述した実施の形態１における簡易キャリブレーションは、ＬＳＩ試験装置４２単体で行われる。従って、その簡易キャリブレーションによっては、パフォーマンスボード１２０の信号経路１２２に生ずる経時変化の影響を吸収することはできない。
【０１１６】
ＬＳＩ試験装置５０によるＬＳＩの試験は、ＬＳＩ試験装置５０とＬＳＩとをパフォーマンスボード１２０の信号経路１２２で導通させた状態で行われる。従って、ＬＳＩの試験精度を確保するためには、タイミングキャリブレーションを行うことで、信号経路１２２に生ずる経時変化の影響を吸収し得ることが望ましい。
【０１１７】
上述の如く、本実施形態における簡易キャリブレーションは、信号経路１２２を含む帰還経路を利用して行われる。このため、その簡易キャリブレーションによれば、信号経路１２２の特性変化の影響が吸収されるようにスキュー回路３０の遅延時間ＤupおよびＤdownが調整される。従って、本実施形態における簡易キャリブレーションによれば、パフォーマンスボード１２０の経時変化の影響を吸収することができ、実施の形態１の場合に比して更に高精度なタイミング調整を実現することができる。
【０１１８】
ところで、実施の形態２においては、個々の入出力端子２２に対応する帰還経路を、隣接する入出力端子２２に対応する信号経路１２２を利用して実現することとしているが、本発明はこれに限定されるものではない。すなわち、全ての入出力端子２２について、▲１▼ピンドライバ３２の出力信号Ｓ１をループ制御回路４６に帰還させる帰還経路が形成できること、および、▲２▼その帰還経路が、自己に対応する信号経路１２２と、他の何れかの入出力端子２２に対応する信号経路１２２とを利用して形成されていること、の条件が成立していればよい。
【０１１９】
尚、実施の形態２においては、ループ制御回路４６、波形形成・タイミング発生回路２８、スキュー回路３０、ピンドライバ３２、およびユニバーサルカウンタ４８が前記請求項１記載の「制御回路」に、スキュー回路３０が前記請求項１記載の「スキュー回路」に、リレー５２を含む経路またはリレー５４を含む経路が前記請求項１記載の「第１の信号帰還用経路」に、ユニバーサルカウンタ４８が前記請求項１記載の「状態検知ユニット」に、それぞれ相当している。
【０１２０】
また、実施の形態２においては、パフォーマンスボード１２０上に信号経路１２２とリレー１２４とで形成される経路が、前記請求項２記載の「第２の信号帰還用経路」に相当している。
【０１２１】
また、実施の形態２においては、基準信号発生部２６を用いて上記ステップ２５４の処理が実行されることにより前記請求項１記載の「発振ユニット」が実現されていると共に、所定期間中にユニバーサルカウンタ４８によって計数されるパルス数が前記請求項１記載の「簡易処理用基準データ」に相当している。
【０１２２】
更に、実施の形態２においては、上記ステップ２３０〜２３４の処理が実行されることにより前記請求項３記載の「調整ユニット」が実現されている。
【０１２３】
実施の形態３．
次に、図９乃至図１１を参照して、本発明の実施の形態３について説明する。図９は、本発明の実施の形態３のＬＳＩ試験装置５０の構造、およびＬＳＩ試験装置５０の付属品として用いられるパフォーマンスボード１３０の構造を説明するためのブロック図を示す。本実施形態において、ＬＳＩ試験装置５０は、実施の形態２の場合と同様の構造を有している。
【０１２４】
パフォーマンスボード１３０は、ＬＳＩ試験装置５０の入出力ピン２２のそれぞれに対応する信号経路１３２を備えている。信号経路１３２は、パフォーマンスボード１３０上に搭載されるＬＳＩの各ピンに導通している。図９において、パフォーマンスボード１３０上には、ＬＳＩ試験装置５０の付属品であるダミーＬＳＩ１３４が搭載されている。ダミーＬＳＩ１３４の内部は、ＬＳＩ試験装置５０の偶数端子に対応する信号経路１３２と、その端子に隣接する奇数端子に対応する信号経路１３２とを短絡させる配線が形成されている。
【０１２５】
図１０は、本実施形態のＬＳＩ試験装置５０を対象とする最初のタイミングキャリブレーション、例えば、工場出荷段階でのタイミングキャリブレーションにおいて実行される一連の処理のフローチャートを示す。尚、図１０において、上記図７に示すステップと同一の処理を行うステップについては、同一の符号を付して重複する説明を省略または簡略する。
【０１２６】
ステップ２００に示すように、最初のタイミングキャリブレーションでは、実施の形態２の場合に、スキューボード１００を利用したタイミングキャリブレーションが行われる。上記の処理の終了直後にステップ２７０の処理が行われる。
【０１２７】
ステップ２７０では、ＬＳＩ試験装置５０に、その付属品であるパフォーマンスボード１３０が装着されると共に、パフォーマンスボード１３０に、ＬＳＩ試験装置５０の付属品であるダミーＬＳＩ１３４が装着される。。
【０１２８】
ステップ２７２では、ＬＳＩ試験装置５０のリレー５４がオン状態とされる。本実施形態においては、パフォーマンスボード１３０およびダミーＬＳＩ１３４により、ＬＳＩ試験装置５０の奇数端子と偶数端子とが短絡されているため、リレー５４がオンとされることにより、奇数端子に対応する帰還経路が形成される。
【０１２９】
ステップ２０４〜２０８，２５４，２１２および２１４では、実施の形態２の場合と同様の手順で、処理対象の入出力端子２２（今回は奇数端子）に対応するスキュー回路３０の状態を表す計数値が簡易処理用基準データとしてコントローラ２４に格納される。
【０１３０】
ステップ２５６では、上記の処理が奇数端子および偶数端子の双方について完了したか否かが判別される。偶数端子についての処理が未実施である場合は、次にステップ２７４の処理が実行される。一方、偶数端子および奇数端子の双方について上記の処理が実施されている場合は、今回の処理が終了される。
【０１３１】
ステップ２７４では、リレー５４がオフとされると共にリレー５２がオンとされる。ダミーＬＳＩにより奇数端子と偶数端子とが接続されているため、上記の処理が実行されることにより、偶数端子に対応する帰還経路が形成される。
【０１３２】
以後、奇数端子に対応する帰還経路が形成されていた場合と同様に、ステップ２０４以降の処理が行われる。その結果、偶数端子に関する簡易処理用基準データがコントローラ２４に格納される。上記の処理によれば、全ての入出力端子２２について、簡易処理用基準データ、すなわち、出力信号の立ち上がり・立ち下がりタイミングを標準タイミングとするためにスキュー回路３０が発生している遅延時間ＤupおよびＤdownに対応する計数値を記憶することができる。
【０１３３】
本実施形態のＬＳＩ試験装置５０は、半導体工場では、パフォーマンスボード１３０が装着された状態で使用される。ＬＳＩ試験装置５０は、上述した簡易処理用基準データを用いることにより、パフォーマンスボード１３０が装着されたままの状態で、スキューボード１００を用いることなく、簡易キャリブレーションを行うことができる。
【０１３４】
図１１は、簡易キャリブレーションの際に実行される一連の処理のフローチャートを示す。尚、図１１において、上記図８に示すステップと同一の処理を実行するステップについては、同一の符号を付してその説明を省略または簡略する。
【０１３５】
ステップ２８０に示すように、簡易キャリブレーションでは、先ず、ＬＳＩ試験装置５０にパフォーマンスボード１３０が装着され、更に、パフォーマンスボード１３０にダミーＬＳＩ１３４が装着される。
【０１３６】
ステップ２７２では、ＬＳＩ試験装置５０のリレー５４がオン状態とされる。ダミーＬＳＩ１３４により奇数端子と偶数端子とが短絡されているため、上記の処理が実行されることにより奇数端子に対応する帰還経路が形成される。
【０１３７】
ステップ２２２〜２２６，２６２および２３０〜２３４では、実施の形態２の場合と同様の手順で、処理対象の入出力端子２２（今回は奇数端子）に対応するスキュー回路３０が適正な状態に調整される。
【０１３８】
ステップ２６４では、スキュー回路３０の調整が奇数端子および偶数端子の双方について完了したか否かが判別される。偶数端子についての処理が未実施である場合は、次にステップ２８４の処理が実行される。一方、偶数端子および奇数端子の双方について上記の処理が実施されている場合は、次にステップ２８６の処理が実行される。
【０１３９】
ステップ２８４では、リレー５４がオフとされると共にリレー５２がオンとされる。ダミーＬＳＩにより奇数端子と偶数端子とが接続されているため、上記の処理が実行されることにより、偶数端子に対応する帰還経路が形成される。
【０１４０】
以後、奇数端子に対応する帰還経路が形成されていた場合と同様に、ステップ２２２以降の処理が行われる。その結果、偶数端子に対応するスキュー回路３０が適正な状態に調整される。上記の処理によれば、実施の形態２の場合と同様に、出力信号のタイミングを全ての入出力端子２２について一致させることができる。
【０１４１】
本実施形態において、上述したステップ２６２および２３０〜２３４の処理は、複数の入出力端子２２について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、ＬＳＩ試験装置５０が備える入出力端子２２の数に関わらず、出力信号のタイミングに関する校正を短時間で終了させることができる。
【０１４２】
ステップ２６８および２３８〜２４２では、実施の形態１または２の場合と同様に、適正に校正された直後の出力信号を用いて、スキュー回路４０の調整が行われる。それらの処理は全ての入出力端子２２に対応する回路に対して実行される。従って、上記の処理によれば、入力信号についての判定タイミングを全ての入出力端子２２に対して一致させることができる。
【０１４３】
本実施形態において、上述したステップ２６８および２３８〜２４２の処理は、複数の入出力端子２２について並行して実行することができる。このため、上述した簡易キャリブレーションによれば、ＬＳＩ試験装置５０が備える入出力端子２２の数に関わらず、入力信号の判定タイミングに関する校正を短時間で終了させることができる。
【０１４４】
上述の如く、本実施形態のＬＳＩ試験装置５０によれば、パフォーマンスボード１３０を装着したままの状態で簡易キャリブレーションを実行することができる。従って、本実施形態のＬＳＩ試験装置５０によれば、半導体工場において高い稼働率を実現することができる。
【０１４５】
本実施形態における簡易キャリブレーションは、パフォーマンスボード１３０の信号経路１３２を含む帰還経路を利用して行われる。より具体的には、入出力端子２２とＬＳＩとの間に介在する信号経路１３２の全域を含む離間経路を利用して行われる。このため、その簡易キャリブレーションによれば、信号経路１３２の特性変化の影響を、実施の形態２の場合に比して更に高い精度で吸収することができる。従って、本実施形態における簡易キャリブレーションによれば、実施の形態２の場合に比して更に高精度なタイミング調整を実現することができる。
【０１４６】
ところで、実施の形態３においては、個々の入出力端子２２に対応する帰還経路を、隣接する入出力端子２２に対応する信号経路１３２を利用して実現することとしているが、本発明はこれに限定されるものではない。すなわち、全ての入出力端子２２について、▲１▼ピンドライバ３２の出力信号Ｓ１をループ制御回路４６に帰還させる帰還経路が形成できること、および、▲２▼その帰還経路が、自己に対応する信号経路１３２と、他の何れかの入出力端子２２に対応する信号経路１３２とを利用して形成されていること、▲３▼帰還経路に含まれる自己に対応する信号経路１３２と他の入出力端子２２に対応する信号経路１３２とはダミーＩＣにより短絡されていること、の条件が成立していればよい。
【０１４７】
また、上述した実施の形態１乃至３では、所定期間中にユニバーサルカウンタ４８によって計数されるパルスの数により、タイミングキャリブレーション直後のスキュー回路３０の状態を検知することとしているが、本発明はこれに限定されるものではない。すなわち、スキュー回路３０の状態は、ユニバーサルカウンタ４８によって計数されるパルスの数が所定数に達するまでの時間により検知してもよい。
【０１４８】
尚、実施の形態３においては、パフォーマンスボード１３０上に信号経路１３２とダミーＩＣ１３４とで形成される経路が、前記請求項１記載の「第２の信号帰還用経路」に相当している。
【０１４９】
また、実施の形態３においては、基準信号発生部２６を用いて上記ステップ２５４の処理が実行されることにより前記請求項１記載の「発振ユニット」が実現されていると共に、所定期間中にユニバーサルカウンタ４８によって計数されるパルス数が前記請求項１記載の「簡易処理用基準データ」に相当している。
【０１５０】
更に、実施の形態３においては、上記ステップ２３０〜２３４の処理が実行されることにより前記請求項３記載の「調整ユニット」が実現されている。
【０１５１】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
【０１５２】
請求項１記載の発明によれば、スキュー回路を含む経路内で発振を生じさせた後、その発振中に帰還経路内に発生したパルス数に基づいて簡易処理用基準データを求めることができる。スキュー回路を含む経路内で発振が生ずると、スキューが発生する遅延時間に応じた周期でパルスが発生する。従って、本発明によれば、スキュー回路の状態を正確に表す簡易処理用基準データを容易に求めることができる。
【０１５３】
請求項３記載の発明によれば、簡易処理用基準データを用いてスキュー回路を調整することで、スキュー回路の状態を、容易に適正な状態にすることができる。従って、本発明によれば、複数の制御回路のタイミングキャリブレーションを、短時間で容易かつ正確に行うことができる。
【０１５４】
また、請求項１記載の発明によれば、入出力端子と、その入出力端子にとっての特定入出力端子とを短絡することで容易に帰還経路を形成し得るＬＳＩ試験装置を実現することができる。
【０１５５】
請求項１記載の発明によれば、更に、パフォーマンスボードを装着した状態で全ての入出力端子について帰還経路を形成し得るＬＳＩ試験装置を実現することができる。本発明によれば、パフォーマンスボード上の信号経路の経時変化をタイミングキャリブレーションで吸収し得るため、高精度なＬＳＩ試験が可能となる。
【０１５６】
請求項２記載の発明によれば、パフォーマンスボードの配線を何ら切り替えることなく、パフォーマンスボード上にダミーＩＣを搭載するだけで、全ての入出力端子についての帰還経路を形成し得るＬＳＩ試験装置を実現することができる。本発明によれば、パフォーマンスボード上の信号経路の全域における経時変化をタイミングキャリブレーションで吸収し得るため、高精度なＬＳＩ試験が可能となる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１のＬＳＩ試験装置のタイミングキャリブレーション方法を説明するためのブロック図である。
【図２】  図１に示すＬＳＩ試験装置を対象とする最初のタイミングキャリブレーションの際に実行される一連の処理のフローチャートである。
【図３】  図１に示すループ制御回路が立ち上がりモードで動作する際の信号の流れを説明するためのタイミングチャートである。
【図４】  図１に示すループ制御回路が立ち下がりモードで動作する際の信号の流れを説明するためのタイミングチャートである。
【図５】  図１に示すＬＳＩ試験装置を対象とする簡易キャリブレーションの際に実行される一連の処理のフローチャートである。
【図６】  本発明の実施の形態２のＬＳＩ試験装置のタイミングキャリブレーション方法を説明するためのブロック図である。
【図７】  図６に示すＬＳＩ試験装置を対象とする最初のタイミングキャリブレーションの際に実行される一連の処理のフローチャートである。
【図８】  図６に示すＬＳＩ試験装置を対象とする簡易キャリブレーションの際に実行される一連の処理のフローチャートである。
【図９】  本発明の実施の形態３のＬＳＩ試験装置のタイミングキャリブレーション方法を説明するためのブロック図である。
【図１０】  図９に示すＬＳＩ試験装置を対象とする最初のタイミングキャリブレーションの際に実行される一連の処理のフローチャートである。
【図１１】  図９に示すＬＳＩ試験装置を対象とする簡易キャリブレーションの際に実行される一連の処理のフローチャートである。
【図１２】  従来のＬＳＩ試験装置のタイミングキャリブレーション方法説明するためのブロック図である。
【符号の説明】
２２  入出力端子、    ２４  コントローラ、    ２６  基準信号発生部、  ２８  波形形成・タイミング発生回路、    ３０、４０  スキュー回路、    ３２  ピンドライバ、    ３４；５２，５４，１２４  リレー、    ３６  ピンコンパレータ、    ３８  判定回路、    ４６  ループ制御回路、    ４８  ユニバーサルカウンタ、    １００  スキューボード、    １０２  リレーマトリクス、    １０４  切換リレー、    １０６  標準回路、    １０８  標準ドライバ、    １１０  標準コンパレータ、    １２０；１３０  パフォーマンスボード、    １２２；１３２  信号経路、  １３４  ダミーＩＣ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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