(57)【特許請求の範囲】
【請求項１】
指定された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置において、
前記画像データは、１ピクセルが１又は複数のビットで構成された画像データであり、
前記画像データ記憶装置の転送元領域及び転送先領域から１ピクセルの画像データよりも大きいブロック単位で画像データを読み出すアドレスカウンタと、
前記画像データ記憶装置から読み出されたブロック単位の画像データを記憶するデータ格納手段と、
前記転送元領域の画像データと前記転送先領域の画像データとでブロック内における位置合わせを行って前記演算処理を実行する演算手段と、
前記指定された転送元領域及び転送先領域に関するパラメータ及び１ピクセル当たりのビット数に基づいて、前記転送元領域及び転送先領域を含む各走査ライン毎に転送開始ブロックアドレス及び転送終了ブロックアドレスを算出し前記アドレスカウンタにセットするアドレス計算手段と、
前記転送元領域以外をマスクするソースマスクデータ及び転送先領域以外の領域をマスクするデスティネーションマスクデータを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行うマスク演算手段と
を備え、
前記アドレスカウンタは、前記データ格納手段のアドレスの上位を第１のアドレス、下位を第２のアドレスとし、前記第１のアドレスを固定、前記第２のアドレスを連続的に変化させ、転送開始ブロックアドレスを含む転送開始ブロックから前記転送終了ブロックアドレスを含む転送終了ブロックまで連続的に前記画像データを転送し、さらに前記各ブロック内の転送画像開始ビットアドレス及び転送画像終了ビットアドレスに基づいて前記ソースマスクデータ及び前記デスティネーションマスクデータを生成し、
前記マスク演算手段は、前記デスティネーションマスクデータを基準として、前記ソースマスクデータと前記デスティネーションマスクデータを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行う
ことを特徴とする画像データ転送装置。
【請求項２】
画像データを記憶する画像データ記憶装置と、
この画像データ記憶装置内に記憶された画像データの転送元領域及び転送先領域に関するパラメータを出力する中央処理装置と、
この中央処理装置から出力された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置と、
前記画像データ記憶装置に記憶された画像データを表示する画像表示装置とを備えた画像表示処理システムにおいて、
前記画像データは、１ピクセルが１又は複数のビットで構成された画像データであり、
前記中央処理装置は、前記１ピクセルを構成するビット数を前記画像データ転送装置に出力し、
前記画像データ転送装置は、
前記１ピクセルの画像データよりも大きいブロック単位で画像データを転送し、且つ転送元領域の画像データと転送先領域の画像データとでブロック内における位置合わせを行って前記演算処理を実行したのち、前記画像データ記憶装置に格納し、
前記指定された転送元領域及び転送先領域に関するパラメータ及び１ピクセル当たりのビット数に基づいて、前記転送元領域及び転送先領域を含む各走査ライン毎に転送開始ブロックアドレス及び転送終了ブロックアドレスを算出し、
前記画像データ記憶装置のアドレスの上位を第１のアドレス、下位を第２のアドレスとし、前記第１のアドレスを固定、前記第２のアドレスを連続的に変化させ、前記転送開始ブロックアドレスを含む転送開始ブロックから前記転送終了ブロックアドレスを含む転送終了ブロックまで連続的に前記画像データを転送し、
前記各ブロック内の転送画像開始ビットアドレス及び転送画像終了ビットアドレスに基づいて前記転送元領域以外をマスクするソースマスクデータ及び転送先領域以外の領域をマスクするデスティネーションマスクデータを生成すると共に、前記デスティネーションマスクデータを基準として、これら前記ソースマスクデータ及び前記デスティネーションマスクデータを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行うものである
ことを特徴とする画像表示処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＣＲＴ（Cathode Ray Tube）等のラスタースキャン型表示装置において、平面上に表現された画像を構成するデータの画像表示処理システムに関し、特に特定領域の画像データを転送する画像データ転送装置及び画像表示処理システムに関する。
【０００２】
【従来の技術】
従来より、ＣＲＴ等のラスタースキャン型表示装置を使用した２次元画像データ処理装置としては、例えば特開昭６０−２１４３９２号公報に開示されているものが知られている。この画像表示処理システムは、図１９に示すように、中央演算処理装置（ＣＰＵ）１０２の負担を軽減するため、画像表示処理のためのディスプレイコントローラ１０１が備えられる。ディスプレイコントローラ１０１内部の画像データ処理回路１１０は、ＣＲＴ表示装置１０５の画面の走査速度に対応してビデオＲＡＭ（以下、ＶＲＡＭと呼ぶ。）１０４内に記憶されている静止画像データ及び動画像データ等をインターフェイス１１１を介して読み出すと共に、ＣＲＴ表示装置１０５へ画像の走査に必要な同期信号ＳＹＮＣを出力する。
【０００３】
この場合の静止画及び動画像データは、表示画面上のドットの色を指定する２，４又は８ビットのカラーコードからなり、画像データ処理回路１１０は、読み出したカラーコードをカラーパレット１１２に出力する。カラーパレット１１２は、読み出したカラーコードをＲＧＢ（赤，緑，青）信号に変換してＣＲＴ表示装置に供給する。
【０００４】
また、画像データ処理回路１１０は、ＣＰＵ１０２からインターフェイス１１３を介して供給される画像データを、画面の非表示期間（垂直帰線期間等）にＶＲＡＭ１０４に書き込む。更に、ＶＲＡＭ１０４をアクセスしているとき（書き込み及び読み出し時）は、信号Ｓ１をコマンド処理回路１１５に供給してアクセス中であることを知らせる。コマンド処理回路１１５は、ＣＰＵ１０２からインターフェイス１１３を介して供給される各種のコマンドに対応する処理を行う。
【０００５】
上記の構成の画像表示処理システムにおいては、静止画像を含む矩形領域の移動を短時間でＣＰＵを介さずに行うことや、上述したカラーコードの転送に際して、転送すべきドットのカラーコードの各ビットと転送先のドットのカラーコードの各ビットとの間の論理演算を行い、この結果を転送先のドットに対応するＶＲＡＭ１０４の記憶エリアへ書き込む論理演算処理及び転送元領域の各ドットのカラーコードのうち透明のカラーコードについてはカラーコードの転送を行わず、それ以外のカラーコードについてのみ転送を行う透明処理（トランスペアレント処理）等を行うことができる。また、このシステムでは、カラーコードをドット単位で転送するドット単位転送モードと、カラーコードをバイト単位で転送するバイト単位転送モードとを備えている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来の画像表示処理システムでは、高速転送を実現しつつ所定の論理演算処理や透明処理を実行することができなかった。特に現在では画像処理技術の著しい向上やそれに伴う画像データ転送量の急激な増大等によって、上述したような装置ではもはや高速転送とピクセルを任意のビット数に設定する等の細かな画像処理の要請とに応えることが困難になってきた。
【０００７】
この発明は、このような問題点に鑑みてなされたもので、更に効率的に画像処理及び転送データ制御等を行うことができると共に、ピクセルのビット数を任意に設定可能でメモリを有効に使用することができる画像データ転送装置及び画像表示処理システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る画像データ転送装置は、指定された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置において、前記画像データは、１ピクセルが１又は複数のビットで構成された画像データであり、前記画像データ記憶装置の転送元領域及び転送先領域から１ピクセルの画像データよりも大きいブロック単位で画像データを読み出すアドレスカウンタと、前記画像データ記憶装置から読み出されたブロック単位の画像データを記憶するデータ格納手段と、前記転送元領域の画像データと前記転送先領域の画像データとでブロック内における位置合わせを行って前記演算処理を実行する演算手段と、前記指定された転送元領域及び転送先領域に関するパラメータ及び１ピクセル当たりのビット数に基づいて、前記転送元領域及び転送先領域を含む各走査ライン毎に転送開始ブロックアドレス及び転送終了ブロックアドレスを算出し前記アドレスカウンタにセットするアドレス計算手段と、前記転送元領域以外をマスクするソースマスクデータ及び転送先領域以外の領域をマスクするデスティネーションマスクデータを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行うマスク演算手段とを備え、前記アドレスカウンタは、前記データ格納手段のアドレスの上位を第１のアドレス、下位を第２のアドレスとし、前記第１のアドレスを固定、前記第２のアドレスを連続的に変化させ、転送開始ブロックアドレスを含む転送開始ブロックから前記転送終了ブロックアドレスを含む転送終了ブロックまで連続的に前記画像データを転送し、さらに前記各ブロック内の転送画像開始ビットアドレス及び転送画像終了ビットアドレスに基づいて前記ソースマスクデータ及び前記デスティネーションマスクデータを生成し、前記マスク演算手段は、前記デスティネーションマスクデータを基準として、前記ソースマスクデータと前記デスティネーションマスクデータを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行うことを特徴とする。
【０００９】
また、この発明に係る画像表示処理システムは、画像データを記憶する画像データ記憶装置と、この画像データ記憶装置内に記憶された画像データの転送元領域及び転送先領域に関するパラメータを出力する中央処理装置と、この中央処理装置から出力された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置と、前記画像データ記憶装置に記憶された画像データを表示する画像表示装置とを備えた画像表示処理システムにおいて、前記画像データは、１ピクセルが１又は複数のビットで構成された画像データであり、前記中央処理装置は、前記１ピクセルを構成するビット数を前記画像データ転送装置に出力し、前記画像データ転送装置は、前記１ピクセルの画像データよりも大きいブロック単位で画像データを転送し、且つ転送元領域の画像データと転送先領域の画像データとでブロック内における位置合わせを行って前記演算処理を実行したのち、前記画像データ記憶装置に格納し、前記指定された転送元領域及び転送先領域に関するパラメータ及び１ピクセル当たりのビット数に基づいて、前記転送元領域及び転送先領域を含む各走査ライン毎に転送開始ブロックアドレス及び転送終了ブロックアドレスを算出し、前記画像データ記憶装置のアドレスの上位を第１のアドレス、下位を第２のアドレスとし、前記第１のアドレスを固定、前記第２のアドレスを連続的に変化させ、前記転送開始ブロックアドレスを含む転送開始ブロックから前記転送終了ブロックアドレスを含む転送終了ブロックまで連続的に前記画像データを転送し、  前記各ブロック内の転送画像開始ビットアドレス及び転送画像終了ビットアドレスに基づいて前記転送元領域以外をマスクするソースマスクデータ及び転送先領域以外の領域をマスクするデスティネーションマスクデータを生成すると共に、前記デスティネーションマスクデータを基準として、これら前記ソースマスクデータ及び前記デスティネーションマスクデータを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行うものであることを特徴とする。
【００１０】
この発明によれば、指定された転送元及び転送先領域（以下、この段落のみ「転送領域」とする。）に関するパラメータに基づき、画像データ記憶装置に記憶された転送領域の画像データを演算処理し転送する際に、画像データを１ピクセルが１又は複数のビットで構成された画像データであるとして、この１ピクセルの画像データよりも大きいブロック単位で画像データを転送し、転送領域でブロック内における位置合わせを行い演算処理を実行することで、画像データの高速転送をすることができる。
【００１１】
また、この発明では、画像データは、１ピクセルが１又は複数のビットで構成されたものであるから、１ピクセルを任意のビット数で表現可能であると共に、任意の色数を設定することができ、メモリを有効に使用することができる。
【００１２】
なお、この発明において、指定された転送元領域及び転送先領域に関するパラメータ及び１ピクセル当たりのビット数に基づいて、前記転送元領域及び転送先領域を含む各走査ライン毎に転送開始及び転送終了ブロックアドレスを算出し、転送開始ブロックから転送終了ブロックまで連続的に画像データを転送するようにすると、画像データを高速に転送することができる。更に、この発明において、各ブロック内の転送画像開始及び終了ビットアドレスに基づき転送領域以外をマスクするマスクパターンを生成し、転送領域でブロック内における位置合わせを行うようにすると、ピクセルが何ビットで構成されていても任意の位置に記憶された転送元及び転送先のデータの位置を合わせて演算処理を行うことができる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明に係る画像表示処理システムの実施例を説明する。
図１は、この発明の一実施例に係る画像表示処理システムの基本構成を説明するためのブロック図である。
この画像表示処理システムは、表示すべき画像データを記憶するＤＲＡＭ（Dynamic Random Access Memory）等からなるローカルメモリ４と、このローカルメモリ４に記憶された画像データの任意の矩形領域を転送するための種々のパラメータを出力するＣＰＵ１と、このＣＰＵ１から与えられるパラメータに基づいて前記ローカルメモリ４上の矩形領域の画像データを転送処理する画像データ転送装置２と、この画像データ転送装置２とローカルメモリ４との間のインターフェイスであって画像データのアクセスを制御するメモリコントローラ３と、ローカルメモリ４のスクリーンエリアの画像データを表示するＣＲＴディスプレイ、液晶ディスプレイ等の表示装置５とを備えて構成されている。
【００１４】
このうち画像データ転送装置２の機能の概略を図２に示す。画像データ転送装置２は、ローカルメモリ４上の非表示領域又は表示領域に記憶された転送元データ（以下、ソースデータと呼ぶ。）Ｓの矩形領域及び表示領域に記憶された転送先データ（以下、デスティネーションデータと呼ぶ。）Ｄの矩形領域をそれぞれ定義するパラメータ、並びにソースデータＳに付加される非表示領域に記憶された任意のパターンデータＰの矩形領域を定義するパラメータをＣＰＵ１から受け取り、ローカルメモリ４からソース、デスティネーション及びパターンの各データを取り込み、これらのデータ間で所定のラスタ演算処理を施してデスティネーションエリアに書き込む処理を実行する。
【００１５】
ここで、ソースデータＳ、ディスティネーションデータＤは、１ピクセルが１又は複数のビットからなるモノクロームデータ又はカラーデータである。この１ピクセルを構成するビット数を、ここではＢＰＰ（ビット・パー・ピクセル）と呼ぶ。
【００１６】
以下、この画像データ転送装置２について詳細に説明する。
図３は、この画像データ転送装置２の詳細な構成を示すブロック図である。
ＣＰＵ１から送られてくるデスティネーションエリア、ソースエリア及びパターンエリアを特定するパラメータは、インターフェイス１１を介してデスティネーションアドレス計算回路１２、ソースアドレス計算回路１３及びパターンアドレス計算回路１４にそれぞれ供給される。これらのアドレス計算回路１２，１３，１４では、１スキャンライン毎にデスティネーションエリア、ソースエリア及びパターンエリアのローカルメモリ４上での転送開始を示すスタートアドレス（ＦＢＳＰｉ）と転送終了を示すエンドアドレス（ＦＢＥＰｉ）とを計算する。その値がそれぞれデスティネーションアドレスカウンタ１５、ソースアドレスカウンタ１６及びパターンアドレスカウンタ１７に渡される。
【００１７】
また、この画像データ転送装置２には、ローカルメモリ４から転送された画像データを一時格納するための３つのＳＲＡＭ（Static Random Access Memory）、即ち、デスティネーションＳＲＡＭ１８、ソースＳＲＡＭ１９及びパターンＳＲＡＭ２０が備えられている。各アドレスカウンタ１５，１６，１７は、ローカルメモリ４をセクタ、ブロック及びバイトの単位にそれぞれ階層化し、各ＳＲＡＭ１８，１９，２０に転送するセクタのアドレスを出力する。これにより、一セクタ分のデータがブロック単位でＳＲＡＭ１８，１９，２０に転送される。
【００１８】
転送開始ピクセルと転送終了ピクセルとが丁度ブロックの先頭及び末尾であるとは限らないので、転送開始及び転送終了の際のブロックには、転送すべきピクセルデータ以外のデータが含まれることがある。各アドレスカウンタ１５，１６，１７は、これらのデータをマスクするためのマスクデータを生成し、マスク演算回路２３に供給する。マスク演算回路２３は、入力されたマスクデータに基づいて、各ＳＲＡＭ１８，１９，２０からデータを読み出して、ラスタ演算回路２１にデータを送るための計算を実行する。ラスタ演算回路２１は、各ＳＲＡＭ１８，１９，２０からセクタデータを１ブロック単位で読み出し、マスク演算回路２３からの演算結果も読み出してラスタ演算を行い、その演算結果を出力ＦＩＦＯ２２に格納する。ＦＩＦＯ２２に格納されたデータは、所定のタイミングでローカルメモリ４のデスティネーションエリアに転送される。コントローラ２４は、ＣＰＵ１からの制御命令に従い、各回路をコントロールする。
【００１９】
図４は、この画像データ転送装置２の処理の流れを示すフローチャートである。
まず、各アドレス計算回路１２，１３，１４の内部に設定される転送スキャンラインＹの初期値としてＹ＝ＹＳがロードされる（Ｓ１）。次に、そのスキャンラインのスタートアドレス（ＦＢＳＰｉ）とエンドアドレス（ＦＢＥＰｉ）とが、それぞれアドレス計算回路１２，１３，１４で計算され（Ｓ２）、その値がそれぞれアドレスカウンタ１５，１６，１７に渡される。各アドレスカウンタ１５，１６，１７で生成されるアドレスに従ってローカルメモリ４から各ＳＲＡＭ１８，１９，２０に１セクタ分のデスティネーションデータＤ、ソースデータＳ及びパターンデータＰがそれぞれ転送される（Ｓ３，Ｓ４）。ＳＲＡＭ１８，１９，２０への転送後は、１ブロック単位で、各ＳＲＡＭ１８，１９，２０からデータを読み出す。読み出されたデータは、マスク演算回路２３による演算結果に従い、ラスタ演算回路２１にてラスタ演算され、出力ＦＩＦＯ２２にストアされる（Ｓ５）。
【００２０】
もし、ソースＳＲＡＭ１９にストアされているセクタデータの処理が終了した場合には（Ｓ７）、次のセクタデータを転送する（Ｓ４）。また、デスティネーションＳＲＡＭ１８にストアされているセクタデータの処理が終了した場合には、ラスタ演算終了後、出力ＦＩＦＯ２２にストアされたデータをローカルメモリ４に書き込み（Ｓ８）、新たなセクタデータをデスティネーションＳＲＡＭ１８に転送する（Ｓ３）。また、パターンＳＲＡＭ２０にストアされているセクタデータの処理が終了した場合には（Ｓ７）、次のセクタデータを転送する（Ｓ４）。
【００２１】
以上の処理を繰り返し、１ライン分のデータの処理が終了したら（Ｓ９）、Ｙを更新し（Ｓ１０）、次のラインの処理に移る。そして、最後のラインの処理を終了したら、矩形領域の処理は終了する（Ｓ１１）。
【００２２】
次に、この画像データ転送装置２のより具体的な動作について説明する。
図５（ａ）は、転送矩形領域を含む画像データの矩形（表示）領域を更に詳細に示す図である。この矩形領域は、デスティネーションデータＤについてはスクリーン領域、ソースデータＳについてはスクリーン領域又はオフスクリーン領域、パターンデータＰについてはオフスクリーン領域に対応する。また、ソースデータについては、カラーデータの転送イメージを示している。ここに表示された各パラメータは、前述したようにＣＰＵ１から画像データ転送装置２に与えられるものであって、次の通りである。
【００２３】
ＢＡＳＥ：転送矩形領域を含む矩形領域の基準位置（通常は領域の最も左上の画素の位置）に対応するローカルメモリ４上の座標値をビットで表したデータ。スクリーンエリアの基点を示す場合もあれば、オフスクリーンエリアの基点を示す場合もある。
ＰＴＣＨ：転送矩形領域を含む矩形領域の１ラインの幅をビット数で表したデータ。
ＸＳ：転送矩形領域の転送開始Ｘ座標値をピクセルで表したデータ。
ＹＳ：転送矩形領域の転送開始Ｙ座標値をスキャンラインで表したデータ。
ＸＥＸＴ：転送矩形領域のＸ方向の幅をピクセル数で表したデータ。
ＹＥＸＴ：転送矩形領域のＹ方向の幅をスキャンライン数で表したデータ。
【００２４】
ＸＤＩＲ：転送がＸの正・負のいずれの方向から行われるかを示したデータで、０のとき正（右向き）で、１のとき負（左向き）。即ち、図６に示すように、ＸＤＩＲが０の場合、ＸＳは転送矩形領域の左端となり、ＸはＸＳから正の方向に更新される。また、ＸＤＩＲが１の場合、ＸＳは転送矩形領域の右端となり、ＸはＸＳから負の方向に更新される。
【００２５】
ＹＤＩＲ：転送がＹの正・負のいずれの方向から行われるかを示したデータで、０のとき正（下向き）で、１のとき負（上向き）。即ち、図６に示すように、ＹＤＩＲが０の場合、ＹＳは転送矩形領域の上端となり、ＹはＹＳから正の方向に更新される。また、ＹＤＩＲが１の場合、ＹＳは転送矩形領域の下端となり、ＹはＹＳから負の方向に更新される。
【００２６】
ここで、スキャンラインＹ＝ｉで与えられたときの第ｉライン内のスタートアドレス（ＦＢＳＰｉ）及びエンドアドレス（ＦＢＥＰｉ）は、ＸＤＩＲ＝０のとき、次式で与えられる。
【００２７】
【数１】
ＦＢＳＰｉ＝ＢＡＳＥ＋ｉ×ＰＴＣＨ＋ＸＳ×ＢＰＰ
ＦＢＥＰｉ＝ＢＡＳＥ＋ｉ×ＰＴＣＨ＋（ＸＳ＋ＸＥＸＴ）×ＢＰＰ−１
【００２８】
また、ＸＤＩＲ＝１のときは、次式で与えられる。
【００２９】
【数２】
ＦＢＳＰｉ＝ＢＡＳＥ＋ｉ×ＰＴＣＨ＋（ＸＳ＋１）×ＢＰＰ−１
ＦＢＥＰｉ＝ＢＡＳＥ＋ｉ×ＰＴＣＨ＋（ＸＳ−ＸＥＸＴ＋１）×ＢＰＰ
【００３０】
図５（ｂ）は、ＢＡＳＥ＝０としたときのＹ＝ｉにおけるスタートアドレス（ＦＢＳＰｉ）及びエンドアドレス（ＦＢＥＰｉ）をローカルメモリ４上の連続したデータとして示した図である。
【００３１】
このように、デスティネーションアドレス計算回路１２、ソースアドレス計算回路１３及びパターンアドレス計算回路１４でそれぞれ計算されたスタートアドレスとエンドアドレスとは、デスティネーションアドレスカウンタ１５、ソースアドレスカウンタ１６及びパターンアドレスカウンタ１７に１スキャンライン毎にセットされる。
【００３２】
各アドレスカウンタ１５，１６，１７は、ローカルメモリ４を階層化し、画像データ転送装置２とローカルメモリ４とのインターフェイスを、メモリコントローラ３を経由して一連の連続したデータ単位毎に行うことで、効率的にデータを転送する。このため、アドレスを次のように分解する。
【００３３】
即ち、各アドレスカウンタ１５，１６，１７は、受け取ったスタートアドレス（ＦＢＳＰｉ）とエンドアドレス（ＦＢＥＰｉ）とを、図７（ａ）に示すように、上位側からセクタアドレスｋビット、ブロックアドレスｍビット及びビットアドレス８＊２nビットに分解することで、ローカルメモリ４を階層化する。全体のビットデータを指定するアドレスは、同図（ｂ）に示すように、ｋ＋ｍ＋８＊２n＝Ｗビットとなり、ローカルメモリ４の容量は、最大２W／８バイトとなる。換言すると、ローカルメモリ４は、２k個のセクタで構成され、１セクタは２m個のブロックで構成される。１ブロックは、２nバイトから構成される。図７（ａ）の例は、ｍ＝３，ｎ＝１の例である。
【００３４】
１ブロックのバイト数２nバイトは、ローカルメモリ４のデータバス幅と等しい。即ち、ローカルメモリ４への１回のアクセスで２nバイト（１ブロック）分のデータを転送することができる。ローカルメモリ４へのアクセスは、２nバイト（１ブロック）を単位として連続的に行われる。２nバイト（１ブロック）分のデータ転送が最小で１回、最大で２m回連続し、最大の場合には、１セクタ分のデータが連続して転送されることになる。各ＳＲＡＭ１８〜２０のデータバス幅は、ローカルメモリ４のバス幅と等しい２nバイトであり、アドレスはｍビットとなる。これは１セクタ分のデータのサイズと等しい。
【００３５】
図７（ｂ）に示すように、ローカルメモリ４のアドレスの上位をローアドレス、下位をカラムアドレスとし、ローアドレスを固定、カラムアドレスのみを連続的に変化させるページモード伝送によって更に高速のデータ転送が実現される。
【００３６】
図８は、アドレスカウンタ１５〜１７の基本構成を示す図である。
スタートアドレス（ＦＢＳＰ）は、スタートアドレスレジスタ３０にロードされる。同時にＦＢＳＰは、アドレス更新回路３１を経由して、上位ｋビット（ＦＢＳＰ［ｋ＋ｍ＋８＊２n−１：ｍ＋８＊２n］）がセクタアドレスレジスタ３２に、中央のｍビット（ＦＢＳＰ［ｍ＋８＊２n−１：８＊２n］）がブロックアドレスレジスタ３３に、下位８＊２nビット（ＦＢＳＰ［８＊２n：０］）がビットアドレスレジスタ３４にそれぞれロードされる。エンドアドレス（ＦＢＥＰ）は、エンドアドレスレジスタ３５にロードされる。
【００３７】
１セクタ分のデータ取込に先立ち、まず、デスティネーションＳＲＡＭ１８，ソースＳＲＡＭ１９，パターンＳＲＡＭ２０にローカルメモリ４内のデータを転送するために、レジスタ３２に格納されたローカルメモリ４のセクタのアドレスを示すセクタアドレス（ＳＥＣ）がメモリコントローラ３に出力されると共に、そのセクタにおいて転送すべきブロック数（ＢＬＫＣＮＴ）及びセクタ内の転送すべき最初のブロックのアドレス（セクタ内のブロックがスタートするアドレス）を示すブロックスタートアドレス（ＢＬＫＳＴＲ）がセクタ内ブロック演算回路４５等で計算され、メモリコントローラ３に送られる。また、セクタ内ブロック演算回路４５は、上述したブロック数（ＢＬＫＣＮＴ）及びブロックスタートアドレス（ＢＬＫＳＴＲ）の他、セクタ内のブロックが終了するアドレスを示すブロックエンドアドレス（ＢＬＫＥＮＤ）も計算する。
【００３８】
このセクタ内ブロック演算回路４５での計算には、セクタスタートコンパレータ３７の出力であるセクタスタートフラグ（ＳＥＣＳＴＲＦ）、セクタエンドコンパレータ３６の出力であるセクタエンドフラグ（ＳＥＣＥＮＤＦ）、スタートアドレスレジスタ３０に格納されたブロックスタートアドレス（ＦＢＳＰ［ｍ＋−１：８＊２n］）、エンドアドレスレジスタ３５に格納されたブロックエンドアドレス（ＦＢＥＰ［ｍ＋８＊２n−１：８＊２n］）及び転送のＸの方向を表すＸＤＩＲ等が入力され用いられる。
【００３９】
セクタスタートコンパレータ３７はスタートアドレスレジスタ３０からのスタートアドレスのセクタアドレス（ＦＢＳＰ［ｋ＋ｍ＋８＊２n−１：ｍ＋８＊２n］）とセクタアドレスレジスタ３２からのセクタアドレス（ＳＥＣ）とを比較し、等しいときはその出力データ（ＳＥＣＳＴＲＦ）を１とし、等しくないときは０とする。また、セクタエンドコンパレータ３６はエンドアドレスレジスタ３５からのエンドアドレスのセクタアドレス（ＦＢＥＰ［ｋ＋ｍ＋Ｗ−１：ｍ＋Ｗ］）とセクタアドレスレジスタ３２からのセクタアドレス（ＳＥＣ）とを比較し、等しいときはその出力データ（ＳＥＣＥＮＤＦ）を１とし、等しくないときは０とする。
【００４０】
図９は、セクタアドレスレジスタ３２に格納されているセクタデータを説明するための図である。
例えば、ＸＤＩＲ＝０と定義され、ＳＥＣＳＴＲＦ，ＳＥＣＥＮＤＦが０のとき、セクタアドレスレジスタ３２に格納されているセクタアドレスは、図９（ａ）に示すように、矩形領域を構成するラインの最初のセクタではなく、最後のセクタでもないことがわかる。この場合、セクタ内にあるブロックの数（ＢＬＫＣＮＴ）は２m個で、ブロックのスタートアドレス（ＢＬＫＳＴＲ）は０、エンドアドレス（ＢＬＫＥＮＤ）は２m-1となる。
【００４１】
ＳＥＣＳＴＲＦが１でＳＥＣＥＮＤＦが０のとき、セクタアドレスレジスタ３２に格納されているセクタは、矩形領域を構成するラインの最初のセクタであることが同図（ｂ）から分かる。この場合、セクタ内にあるブロックの数は、２m−ＦＢＳＰ［ｍ＋８＊２n−１：８＊２n］個となり、ブロックのスタートアドレスはＦＢＳＰ［ｍ＋８＊２n−１：８＊２n］、エンドアドレスは２m-1となる。
【００４２】
また、ＳＥＣＳＴＲＦが０でＳＥＣＥＮＤＦが１のとき、セクタアドレスレジスタ３２に格納されているセクタは、矩形領域を構成するラインの最後のセクタであることが同図（ｃ）から分かる。この場合、セクタ内にあるブロックの数はＦＢＥＰ［ｍ＋８＊２n−１：８＊２n］＋１個となり、ブロックのスタートアドレスは０でエンドアドレスはＦＢＥＰ［ｍ＋８＊２n−１：８＊２n］となる。
【００４３】
更に、ＳＥＣＳＴＲＦ，ＳＥＣＥＮＤＦともに１のとき、セクタアドレスレジスタ３２に格納されているセクタは、矩形領域を構成するラインの最初のセクタであり、最後のセクタでもあることが同図（ｄ）から分かる。この場合、ブロックの数は、ＦＢＥＰ［ｍ＋８＊２n−１：８＊２n］−ＦＢＳＰ［ｍ＋８＊２n−１：８＊２n］＋１個となり、ブロックのスタートアドレスはＦＢＳＰ［ｍ＋８＊２n−１：８＊２n］、エンドアドレスはＦＢＥＰ［ｍ＋８＊２n−１：８＊２n］となる。上記の結果と、ＸＤＩＲ＝１のときのそれぞれの場合とを表にまとめると、図１０のようになる。
【００４４】
ブロックスタートコンパレータ３９は、スタートアドレスレジスタ３０のブロックアドレス（ＦＢＳＰ［ｍ＋８＊２n−１：８＊２n］）部分とブロックアドレスレジスタ３３に格納されたブロックアドレス（ＢＬＫ）とを比較し、等しいときはその出力データ（ＢＬＫＳＴＲＦ）を１、等しくないときは０として出力する。また、ブロックエンドコンパレータ３８は、エンドアドレスレジスタ３５のブロックアドレス（ＦＢＥＰ［ｍ＋８＊２n−１：８＊２n］）部分とブロックアドレスレジスタ３３に格納されたブロックアドレス（ＢＬＫ）とを比較し、等しいときはその出力データ（ＢＬＫＥＮＤＦ）を１、等しくないときは０として出力する。
【００４５】
上述の各コンパレータ３６〜３９の出力ＳＥＣＥＮＤＦ，ＳＥＣＳＴＲＦ，ＢＬＫＥＮＤＦ，ＢＬＫＳＴＲＦに基づき、スタートマスク演算回路４６でスタートマスク（ＳＴＲＭＳＫ）、エンドマスク演算回路４７でエンドマスク（ＥＮＤＭＳＫ）がそれぞれ計算される。図１２に示すように、スタート及びエンドマスクは共に０又は１のデータからなる連続した８＊２nビットのパターンであり、各マスクの１ビットが各ＳＲＡＭ１８，１９，２０から読み出された１ビット分のデータに対応し、８＊２nビットのパターンは１ブロック分のデータに対応するものである。
【００４６】
マスク論理積演算回路４８は、スタート及びエンドマスク演算回路４６，４７からの出力データであるスタート及びエンドマスクを入力し、これらの論理積データ（ＡＭＳＫ）を計算することで、スタートアドレス（ＦＢＳＰ）とエンドアドレス（ＦＢＥＰ）との間に存在するビットには１を、それ以外には０をフラグとして与える役割を担っている。
【００４７】
このマスクの計算には、セクタスタートコンパレータ３７の出力（ＳＥＣＳＴＲＦ）と、セクタエンドコンパレータ３６の出力（ＳＥＣＥＮＤＦ）に加え、ブロックスタートコンパレータ３９の出力（ＢＬＫＳＴＲＦ）と、ブロックエンドコンパレータ３８の出力（ＢＬＫＥＮＤＦ）が用いられる。ブロックスタートコンパレータ３９は、スタートアドレスレジスタ３０のスタートアドレス（ＦＢＳＰ）のブロックアドレスＦＢＳＰ［ｍ＋８＊２n−１：８＊２n］とブロックアドレスレジスタ３３の値ＢＬＫとを比較し、等しいときはＢＬＫＳＴＲＦ＝１とし、等しくないときはＢＬＫＳＴＲＦ＝０とする。ブロックエンドコンパレータ３８は、エンドアドレスレジスタ３５のエンドアドレス（ＦＢＥＰ）のブロックアドレスＦＢＥＰ［ｍ＋８＊２n−１：８＊２n］とブロックアドレスレジスタ３３の値ＢＬＫとを比較し、等しいときはＢＬＫＥＮＤＦ＝１とし、等しくないときはＢＬＫＥＮＤＦ＝０とする。
【００４８】
スタートマスク演算回路４６でのスタートマスク（ＳＴＲＭＳＫ）の計算は、例えば図１２に示すように、ＸＤＩＲ＝０であり、且つＦＢＳＰがブロック内にあるとき、即ちＳＥＣＳＴＲＦとＢＬＫＳＴＲＦとが共に１のとき、８＊２nビット内のすべてが１である２進数パターン（８＊２n−１の２進表現）をビットアドレスレジスタ３４内のビットアドレス（ＢＩＴ）で示される数だけ左にシフトし右から０を詰めることで行われる。ブロック内スタートアドレス演算回路４９は、このときのマスクがスタートするビットパターン内のアドレス（ＢＩＴＳＴＲ）を計算する。
【００４９】
同様に、ＸＤＩＲ＝１であり、且つＦＢＳＰがブロック内にあるとき、即ちＳＥＣＳＴＲＦとＢＬＫＳＴＲＦとが共に１のとき、スタートマスク（ＳＴＲＭＳＫ）の計算は、８＊２nビット内のすべてが１である２進数パターン（８＊２n−１の２進表現）を８＊２n−１−ＢＩＴだけ右にシフトし、左から０を詰めることで行われる。ブロック内スタートアドレス演算回路４９は、このときのマスクがスタートするビットパターン内のアドレス（ＢＩＴＳＴＲ）を計算する。以上のシフトの計算例を図１３に示す。
【００５０】
一方、図１４に示すように、エンドマスク演算回路４７でのエンドマスクの計算は、ＸＤＩＲ＝０であり、且つＦＢＥＰがブロック内にあるとき、即ちＳＥＣＥＮＤＦとＢＬＫＥＮＤＦとが共に１のとき、８＊２nビット内のすべてが１である２進数パターン（８＊２n−１の２進表現）を８＊２n−１−ＦＢＥＰ［８＊２n−１：０］（ＦＢＥＰ［８＊２n−１：０］はＦＢＥＰのビットアドレス）数だけ右にシフトし左から０を詰めることで行われる。
【００５１】
同様に、ＸＤＩＲ＝１であり、且つＦＢＥＰがブロック内にあるとき、即ちＳＥＣＥＮＤＦとＢＬＫＥＮＤＦとが共に１のときのエンドマスクの計算は、８＊２nビット内のすべてが１である２進数パターン（８＊２n−１の２進表現）をＦＢＥＰ［８＊２n−１：０］だけ左にシフトし、右から０を詰めることで行われる。このようにして計算された各マスクは、ブロック毎にマスク演算回路２３に送られる。
【００５２】
アドレス更新回路３１は、セクタアドレスレジスタ３２からの出力セクタアドレス（ＳＥＣ）とブロックアドレスレジスタ３３からの出力ブロックアドレス（ＢＬＫ）とを一連の値として捉え、コントローラ２４からの指示によりエンドアドレスレジスタ３５内の値と一致するまでＢＬＫ単位でアドレスをインクリメントし、上記セクタアドレス（ＳＥＣ）とブロックアドレス（ＢＬＫ）を更新する。この場合、エンドアドレスレジスタ３５内の値と一致するかどうかは、エンドフラグ回路５１にてＳＥＣＥＮＤＦ及びＢＬＫＥＮＤＦが共に１であることにより検出される。
【００５３】
次に、この画像データ転送装置２内のマスク演算回路２３について説明する。
マスク演算回路２３は、主に各アドレスカウンタ１５，１６，１７から送られてきたデスティネーション，ソース，パターンの各マスクデータＡＭＳＫ（以下、これをそれぞれＤＳＴＭＳＫ，ＳＲＣＭＳＫ，ＰＡＴＭＳＫと呼ぶ。）及び各ブロック内スタートアドレスＢＹＴＳＴＲ（以下、これをそれぞれＤＢＹＴＳＴＲ，ＳＢＹＴＳＴＲ，ＰＢＹＴＳＴＲと呼ぶ。）等に基づき、画像表示装置５のデータ転送を制御するための計算を行うものである。なお、各スタートアドレスは、そのときのマスクがスタートするアドレスを表しているものである。
【００５４】
図１５に示すように、デスティネーション，ソース，パターンの各スタートアドレス（ＦＢＳＰ）は、ローカルメモリ４内のビットデータの任意のアドレスを指している。マスク演算回路２３は、これらのアドレスに基づいて、データ転送時にデスティネーション，ソース，パターンの各ビットが転送のスタートビットからそれぞれ１対１で対応するように転送を制御している。
【００５５】
図１６は、このマスク演算回路２３の内部構成を示すブロック図である。
マスク演算回路２３は、ローカルメモリ４からＳＲＡＭ１８〜２０にそれぞれ転送されたデスティネーション，ソース，パターンのいずれかのセクタデータがなくなるまで、各ＳＲＡＭ１８，１９，２０からそのデータを読み出してラスタ演算回路２１に出力するための計算を行う。
【００５６】
はじめに、図１７（ａ）に示すように、デスティネーションアドレスカウンタ１５からのＤＳＴＭＳＫと、ソースアドレスカウンタ１６からのＳＲＣＭＳＫと、パターンアドレスカウンタ１７からのＰＡＴＭＳＫとがマスク演算回路２３に入力され、各マスクセレクタ５３，５４，５５を通過し、それぞれのレジスタ５６，５７，５８に格納される。一方、上記各アドレスカウンタ１５，１６，１７からの各ブロック内のビットスタートアドレスＤＢＩＴＳＴＲ，ＳＢＩＴＳＴＲ，ＰＢＩＴＳＴＲは、各アドレスセレクタ６０，６１，６２を通って後段の減算器６３，６４，６５，６６に入力される。
【００５７】
減算器６３は、ＤＳＴＭＳＫとＳＲＣＭＳＫのマスクがスタートする１ブロック内のアドレス差（ＳＲＣＳＦＴ）を計算しレジスタ６７に出力する。同様に減算器６５は、ＤＳＡＴＭＳＫとＰＡＴＭＳＫのマスクがスタートする１ブロック内のアドレス差（ＰＡＴＳＦＴ）を計算しレジスタ６９に出力する。減算器６３，６５から出力されレジスタ６７，６９に格納されたアドレス差ＳＲＣＳＦＴ，ＰＡＴＳＦＴとＸＤＩＲとをシフタ７１，７２は入力し、シフタ７１がソースマスクデータＳＲＣＭＳＫを、シフタ７２がパターンマスクデータＰＡＴＭＳＫをそれぞれそのマスクのスタートがＤＳＴＭＳＫに一致するまでシフトする。このときのシフトは、ＤＳＴＭＳＫに対して正・負の両方向に可能なものである。そして、その結果は、調整済みのマスクデータ（ＳＲＣＡＤＪ，ＰＡＴＡＤＪ）としてそれぞれシフタ７１，７２から論理演算回路７３に出力される。論理演算回路７３は、同図（ａ）に示すように、これらのマスクデータの他、ＤＳＴＭＳＫを入力し論理積を計算することでＤＳＴＭＳＫ内で処理すべきビットを決定する。
【００５８】
同時に、減算器６４，６６は、シフタ７１，７２がアドレス差ＳＲＣＳＦＴ，ＰＡＴＳＦＴに基づきシフトした方向と反対の方向へのシフトにあたるシフト数（ＳＲＣＲＥＶ，ＰＡＴＲＥＶ）を計算してレジスタ６８，７０に出力する。シフタ７４，７５は、レジスタ６８，７０から格納されたシフト数ＳＲＣＲＥＶ，ＰＡＴＲＥＶを入力し、論理演算回路７３からの出力マスクデータ（ＰＲＣＭＳＫ）をそれぞれ上記シフト数だけシフトしてマスク（ＳＲＣＲＭＶ，ＰＡＴＲＭＶ）を算出しソースマスク論理演算回路７７，パターンマスク論理演算回路７９にそれぞれ出力している。このマスクＳＲＣＲＭＶ，ＰＡＴＲＭＶは、ソースマスクＳＲＣＭＳＫとパターンマスクＰＡＴＭＳＫのうち、デスティネーションマスクＤＳＴＭＳＫとの計算に寄与した部分を示している。
【００５９】
図１７（ｃ）及び（ｄ）に示すように、ソースマスク論理演算回路７７及びパターンマスク論理演算回路７９は、ソースマスクＳＲＣＭＳＫ，パターンマスクＰＡＴＭＳＫから、それぞれマスクＳＲＣＲＭＶ及びＰＡＴＲＭＶに対応する部分のマスクを取り除く演算をする。その結果、取り除かれ出力されたマスク（ＳＲＣＵＤＴ，ＰＡＴＵＤＴ）が次に計算すべきＳＲＣＭＳＫ，ＰＡＴＭＳＫとして更新されると共に、これらはそれぞれソースマスクセレクタ５４及びパターンマスクセレクタ５５を通り、レジスタ５７，５８に格納される。また、両論理演算回路７７，７９は、マスクが存在しないことが分かった時点でマスクがゼロとなったことを表す信号（ＳＲＣＺＲ，ＰＡＴＺＲ）をそれぞれコントローラ２４に対して出力する。この信号ＳＲＣＺＲ及びＰＡＴＺＲを受けたコントローラ２４は、新たな１ブロック分のマスクデータをソース及びパターンマスクセレクタ５４，５５を通してレジスタ５７，５８に格納するように制御を行う。
【００６０】
また、このときコントローラ２４は、ソース及びパターンアドレスカウンタ１６，１７にブロックを更新するように指示を出し、各アドレスカウンタ１６，１７から出力された新たな１ブロック分のマスクデータがレジスタ５７，５８に格納される。このマスクデータがレジスタ５７，５８に格納されるのと同時に、新たなスタートアドレスＳＢＩＴＳＴＲ，ＰＢＩＴＳＴＲが各アドレスカウンタ１６，１７からソース及びパターンアドレスセレクタ６１，６２に入力され、その後マスクスタートアドレス（ＳＳＴＡＤ，ＰＳＴＡＤ）として前述のように減算器６３〜６６に出力される。
【００６１】
このように更新されたソース及びパターンマスク（ＳＲＣＭＳＫ，ＰＡＴＭＳＫ）は、それぞれソースプライオリティエンコーダ（ＳＰＲＩＥＮＣ）８１，パターンプライオリティエンコーダ（ＰＰＲＩＥＮＣ）８０に入力され、マスクがスタートするアドレスＳＸＵＤＴ，ＰＸＵＤＴが計算される。また、更新されたマスクがゼロでない場合、ソース及びパターンアドレスセレクタ６１，６２は、先に計算されたアドレスＳＸＵＤＴ，ＰＸＵＤＴをマスクスタートアドレスＳＳＴＡＤ，ＰＳＴＡＤとして、ＳＳＴＡＤは減算器６３，６４へ、ＰＳＴＡＤは減算器６５，６６へとそれぞれ出力する。
【００６２】
一方、図１７（ｂ）に示すように、デスティネーションマスク論理演算回路７６は、入力したデスティネーションマスクデータＤＳＴＭＳＫの論理演算回路７３からのＰＲＣＭＳＫと一致する部分を取り除く処理をする。その出力である取り除かれたマスクＤＳＴＵＤＴは、次に計算すべきＤＳＴＭＳＫとして更新され、デスティネーションマスクセレクタ５３を通ってレジスタ５６に格納されるものである。この論理演算回路７６もまた、マスクが存在しないとわかった場合、マスクがゼロとなったことを表す信号ＤＳＴＺＲをコントローラ２４に出力する。この信号ＤＳＴＺＲを受けたコントローラ２４は、デスティネーションアドレスカウンタ１５にブロックを更新させ、新たな１ブロック分のマスクデータを出力させる。このマスクデータは、デスティネーションマスクセレクタ５３に入力され、レジスタ５６に格納される。
【００６３】
この更新されたデスティネーションマスクＤＳＴＭＳＫは、デスティネーションプライオリティエンコーダ（ＤＰＲＩＥＮＣ）８２に入力され、そこでマスクがスタートするアドレスＤＸＵＤＴが計算される。更新されたマスクがゼロでない場合、デスティネーションアドレスセレクタ６０は、先に計算されたアドレスＤＸＵＤＴをマスクスタートアドレスＤＳＴＡＤとして、減算器６３〜６６へとそれぞれ出力する。
【００６４】
上述のようなマスク演算処理過程において、例えばソースのマスクがゼロとなり、且つソースＳＲＡＭ１９にローカルメモリ４から転送された１セクタ内の全ブロックの更新が終了した場合、コントローラ２４は、次のセクタデータをソースＳＲＡＭ１９に転送するように制御を行う。また、デスティネーションのマスクがゼロとなり、且つデスティネーションＳＲＡＭ１８にローカルメモリ４から転送された１セクタ内の全ブロックの更新が終了した場合、コントローラ２４は、ラスタ演算回路２１によるラスタ演算の終了を待って出力ＦＩＦＯ２２に格納された更新後のデスティネーションデータをローカルメモリ４に書き込み、次のセクタデータをデスティネーションＳＲＡＭ１８に転送する制御を行う。更に、パターンのマスクがゼロとなり、且つパターンＳＲＡＭ２０にローカルメモリ４から転送された１セクタ内の全ブロックの更新が終了した場合、コントローラ２４は、次のセクタデータをパターンＳＲＡＭ２０に転送するように制御を行う。
【００６５】
また、このとき論理演算回路７８は、ソースデータのバイトパターンの中で、ＰＲＣＭＳＫに寄与のある部分を示すマスク（ＳＲＣＰＲＣ）を計算する。このマスクＳＲＣＰＲＣは、以下のような計算によって得ることができる。即ち、ＳＲＣＰＲＣがゼロのビットはＰＲＣＭＳＫに対して寄与しないが、ＳＲＣＰＲＣが１のビットはＰＲＣＭＳＫに対して寄与することが前提としてある場合は、ＳＲＣＰＲＣ＝ＳＲＣＭＳＫ＆ＳＲＣＲＭＶとして求めることができる。これは、後段のラスタ演算回路２１にて、イネーブルフラグの計算に用いられるものである。
【００６６】
次に、この画像データ転送装置２内のラスタ演算回路２１について簡単に説明する。図１８は、ラスタ演算回路２１の内部構成を示す図であり、このラスタ演算回路２１は、デスティネーション，ソース，パターンの各ＳＲＡＭ１８，１９，２０から読み出したデータに対してラスタ演算するものである。
【００６７】
ラスタ演算回路２１は、主にソースＳＲＡＭ１９からの１ブロック分のデータを、ビットデータを単位としてシフトするＳＢシフタ１５０，パターンＳＲＡＭ２０からの１ブロック分のデータを、同じくビットデータを単位としてシフトするＰＢシフタ１５１，１ビットのラスタ演算を実行する８＊２n（＝Ｎ）個の１ビットラスタ演算回路１５２１〜１５２Ｎ，ラスタ演算の結果を格納する８＊２n個のレジスタ１５４１〜１５４Ｎ等から構成されている。
【００６８】
まず、デスティネーションＳＲＡＭ１８から読み出された８＊２nビットのデスティネーションデータは、それぞれ対応する１ビットラスタ演算回路１５２１〜１５２ｎに入力される。ソースＳＲＡＭ１９から読み出された８＊２nビットのソースデータは、マスク演算回路２３で計算されたシフト分データである１ブロック内のアドレス差ＳＲＣＳＦＴと等しい分だけＳＢシフタ１５０にてビット単位でシフトされ、デスティネーションデータと対応させられる。同様に、パターンＳＲＡＭ２０から読み出された８＊２nビットのパターンデータも、マスク演算回路２３で計算されたＰＡＴＳＦＴと等しい分だけＰＢシフタ１５１にてビット単位でシフトされ、デスティネーションデータと対応させられる。１ビットラスタ演算回路１５２１〜１５２Ｎは、指定されたコードＲＯＰＣＭＤにより、これらのデスティネーション，ソース，パターンデータでラスタ演算を行い、この結果をレジスタ１５４１〜１５４Ｎに格納する。このとき、マスク演算回路２３で計算されたＰＲＣＭＳＫを各レジスタ１５４１〜１５４Ｎは入力し、ＰＲＣＭＳＫが１になるデータのみを格納している。
【００６９】
このラスタ演算回路２１の後段にある出力ＦＩＦＯ２２は、１ブロック内のすべてのビットデータのラスタ演算が終了したところで、レジスタ１５４１〜１５４Ｎに格納されている結果を自身のメモリ（図示せず）に書き込む。デスティネーションの１セクタ分のデータがすべて出力ＦＩＦＯ２２内にあるメモリに書き込まれたところで、メモリコントローラ３に１セクタ分のデータを連続的に出力し、そのデータをローカルメモリ４に書き込むことで、データの転送を行っている。
【００７０】
【発明の効果】
以上述べたように、この発明によれば、指定された転送元及び転送先領域転に関するパラメータに基づき、画像データ記憶装置に記憶された転送領域の画像データを演算処理し転送する際に、画像データを１ピクセルが１又は複数のビットで構成された画像データであるとして、この１ピクセルの画像データよりも大きいブロック単位で画像データを転送し、転送領域でブロック内における位置合わせを行い演算処理を実行することで、画像データの高速転送が可能であると共に、画像データは、１ピクセルが１又は複数のビットで構成されたものであるから、１ピクセルを任意のビット数で表現可能であると共に、任意の色数を設定することができ、メモリを有効に使用することができるという効果を奏する。
【図面の簡単な説明】
【図１】  この発明の一実施例に係る画像表示処理システムの基本構成を説明するためのブロック図である。
【図２】  同システムにおける画像データ転送装置の機能を概略的に示す図である。
【図３】  同装置の詳細な構成を示すブロック図である。
【図４】  同装置の動作を示すフローチャートである。
【図５】  同装置における転送矩形領域を含む画像データの矩形（表示）領域を更に詳細に示す図である。
【図６】  同装置における転送矩形領域のＸＤＩＲ，ＹＤＩＲを概略的に示す図である。
【図７】  同装置におけるローカルメモリ内に構築されている画像データの構成を示す図である。
【図８】  同装置内のアドレスカウンタ内部の基本構成を示す図である。
【図９】  同カウンタ内部のセクタアドレスレジスタに格納されているセクタデータを説明するための図である。
【図１０】  同カウンタ内部のセクタアドレスレジスタに格納されているセクタデータを示す図である。
【図１１】  同カウンタ内部におけるマスク演算処理時の各データの構成を説明するための図である。
【図１２】  同カウンタ内部におけるマスク演算処理時の各データの生成手順を説明するための図である。
【図１３】  同カウンタ内部におけるマスク演算処理の結果を説明するための図である。
【図１４】  同カウンタ内部におけるマスク演算処理の結果を説明するための図である。
【図１５】  同装置におけるデスティネーション，ソース，パターンの各スタートアドレスのローカルメモリ内の構成を示す図である。
【図１６】  同装置におけるマスク演算回路の内部構成を示すブロック図である。
【図１７】  同装置におけるマスク演算回路での各データの処理を説明するための図である。
【図１８】  同装置におけるラスタ演算回路の内部構成を示す図である。
【図１９】  従来の画像表示処理システムの構成を示すブロック図である。
【符号の説明】
１…ＣＰＵ、２…画像データ転送装置、３…メモリコントローラ、４…ローカルメモリ、５…表示装置、１１…インターフェイス、１２…デスティネーションアドレス計算回路、１３…ソースアドレス計算回路、１４…パターンアドレス計算回路、１５…デスティネーションアドレスカウンタ、１６…ソースアドレスカウンタ、１７…パターンアドレスカウンタ、１８…デスティネーションＳＲＡＭ、１９…ソースＳＲＡＭ、２０…パターンＳＲＡＭ、２１…ラスタ演算回路、２２…出力ＦＩＦＯ、２３…マスク演算回路、２４…コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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