(57)【特許請求の範囲】
【請求項１】
各種の遅延時間を持つ複数の可変遅延回路を具備し、この複数の可変遅延回路から所望の位相を持つクロックを発生させ、これら所望の位相を持つクロックによって被試験半導体デバイスに与える試験パターン信号の立上り及び立下りのタイミング書込、読出のタイミング比較判定のタイミング等を規定する半導体デバイス試験装置において、
基準遅延回路の設定値対実際の遅延時間の特性を測定し記憶し、
原クロックと上記基準遅延回路からの基準クロックとの位相を位相比較器により位相比較し、その位相比較出力が一致する時の上記基準遅延回路に設定した遅延時間を上記原クロックの位相として記憶し、
上記記憶した原クロックの位相を基準にして可変遅延回路に設定すべき遅延時間を設定した上記基準遅延回路から基準クロックを発生させ、この基準クロックと、被校正クロックとの位相を位相比較器により位相比較し、その位相比較出力が一致する状態に被校正クロックの供給路に設けた可変遅延回路の遅延時間を設定することを特徴とする半導体デバイス試験装置のタイミング校正方法。
【請求項２】
Ａ、初期位相を持つクロックを出力するクロック源と、
Ｂ、このクロック源が出力するクロックをこのクロックのタイミングから所望の遅延時間遅れた複数のタイミングの被校正クロックを発生させる複数の被校正可変遅延回路と、
Ｃ、上記クロック源から出力されるクロックを遅延した原クロックを予め校正した遅延時間遅らせた基準位相を持つ基準クロックを出力することができる基準遅延回路と、
Ｄ、上記原クロックと被校正クロックから１つのクロックを選択して出力するマルチプレクサと、
Ｅ、この基準遅延回路で所定の時間遅延された基準クロックと上記原クロック又は被校正クロックとの位相を比較し一致か不一致かを比較判定する上記位相比較手段と、
Ｆ、この位相比較手段の比較結果により上記基準クロックと上記原クロック又は上記被校正クロックとの位相が一致したか否かを判定する判定手段とを具備し、
上記被校正可変遅延回路の遅延時間を上記位相の一致点に設定することによって被校正クロックの校正をする半導体デバイス試験装置のタイミング校正装置。
【請求項３】
請求項２に記載した半導体デバイス試験装置のタイミング校正装置において、上記位相比較手段はＤ型フリップフロップで構成し、上記Ｄ型フリップフロップの出力の状態により上記位相比較手段で位相比較するクロックの位相が一致しているか否かを判定することを特徴とする半導体デバイス試験装置のタイミング校正装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えば半導体メモリ或いは半導体ロジックＩＣ等の半導体デバイスを試験する半導体デバイス試験装置のタイミング校正方法とその装置に関する。
【０００２】
【従来の技術】
この発明に係わるタイミング校正方法を説明する前に、半導体デバイス試験装置の概略を予め説明する。
図６に半導体デバイス試験装置の概略構成を示す。図中ＴＥＳは半導体デバイス試験装置の全体を示す。半導体デバイス試験装置ＴＥＳは、主制御器１１と、パターン発生器１２、タイミング発生器１３、波形フォーマッタ１４、論理比較器１５、ドライバ群１６、アナログ比較器群１７、不良解析メモリ１８、論理振幅基準電圧源２１、比較基準電圧源２２、デバイス電源２３等により構成される。
【０００３】
主制御器１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従って主にパターン発生器１２とタイミング発生器１３を制御し、パターン発生器１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源２１で設定した振幅値を持った波形に電圧増幅するドライバ群１６を通じて被試験半導体デバイス半導体デバイス１９に印加し記憶させる。
【０００４】
被試験半導体デバイス１９から読み出した応答信号はアナログ比較器１７で比較基準電圧源２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１５でパターン発生器１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
ここで、タイミング発生器１３は被試験半導体デバイス１９に与える試験パターン信号の波形の立上がりのタイミング及び立下りのタイミングを規定するクロックと、論理比較器１５で論理比較のタイミングを規定するストローブパルスのタイミング、被試験半導体デバイス１９の書込のタイミング、読出のタイミング等を発生する。
【０００６】
これらの各タイミングは利用者が作成した試験プログラムに記載され、利用者が意図したタイミングで被試験半導体デバイス１９を動作させ、またその動作が正常か否かを試験できるように構成されている。
図７にタイミング発生器１３の概略の構成を示す。タイミング発生器１３はクロック源３１と、可変遅延回路群３２とによって構成される。可変遅延回路群３２の各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・は１０ＰＳ程度の分解能で遅延時間を発生する高分解能の可変遅延回路によって構成される。尚、図７に示した高分解能の可変遅延回路の他に、現実にはクロックの整数倍の遅延時間を発生する遅延回路も直列に接続されるが、この発明では高分解能の可変遅延回路を校正することを目的とするものであるから、ここでは特に整数倍の遅延時間を発生する遅延回路については説明を省略することにする。
【０００７】
クロック源３１から出力されるクロックを原クロックＳＹＮＣ０と称し、
各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・から出力されるクロックＳＮＣ１、ＳＮＣ２、ＳＮＣ３・・・を遅延クロックと称す。これらの遅延クロックＳＮＣ１、ＳＮＣ２、ＳＮＣ３・・・は原クロックＳＹＮＣ０の位相を基準とし、この基準位相から所定の遅延時間が与えられてパターン発生器１２、波形フォーマッタ１４、論理比較器１５、不良解析メモリ１８の各ユニットに与えられ、各ユニットで基準タイミングクロックとして利用される。
【０００８】
各ユニットに供給される遅延クロックＳＮＣ１、ＳＮＣ２、ＳＮＣ３・・・の遅延量は予め各ユニット毎に各ユニットに到来する信号の遅延時間に関連して決められており、この決められているタイミングの位相に調整する必要がある。この調整作業を一般にタイミング校正と称している。
図８を用いて従来のタイミング校正方法を説明する。従来は先ずマルチプレクサ３３により原クロックＳＹＮＣ０を発生する回路を選択し、この回路を帰還回路３４とオアゲート３５によってループ発振回路を構成し、このループ発振回路の発振周波数を測定して原クロックＳＹＮＣ０を発生する回路の遅延時間を計測する。つまり、ループ発振信号の周期がτ０であったとすると、ループの遅延時間はτ０で求められる。この原クロックＳＹＮＣ０を発生する回路の遅延時間τ０を基準の遅延時間とする。
【０００９】
次に、遅延クロックＳＮＣ１を発生する可変遅延回路ＶＤ１をマルチプレクサ３３により選択し、この可変遅延回路ＶＤ１をループ発振回路に組み込んでループループ発振させ、その発振周期τ１を測定して遅延時間τ１が予め決められた遅延時間（基準となる遅延時間τ０からの遅延時間）に合致するように、可変遅延回路ＶＤ１の遅延時間を設定する。
【００１０】
このようにして、各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・をループ発振回路に組み込んでループ発振させ、各遅延時間を計測してタイミング構成を行っている。
【００１１】
【発明が解決しようとする課題】
上述したように、従来は各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・をループ発振回路に組み込んでその遅延時間を測定し、目的とする遅延時間になるように校正している。
然し乍らループ発振の発振周期は各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・の遅延時間τ１、τ２、τ３・・・は原クロックＳＹＮＣ０の周期より長い。従って、校正時に可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・を通過するパルスの量と、実際に半導体デバイスを試験している状態で可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・を通過するクロックの量が異なる。つまり、図９Ａは実動時に各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・を通過するクロックの波形、図９Ｂは校正モード時に各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・を通過するクロックの波形を示す。
【００１２】
可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・は半導体回路で構成され、パルスの通過量によって可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・の温度が変化し、この温度差によって遅延時間に差が発生し、校正時に設定した遅延時間が実動時に再現されない不都合が生じる。
図１０に各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・の構成の一例を示す。
【００１３】
この例では半導体集積回路で構成されたゲート回路Ｇを遅延素子として利用した場合を示す。
この例では半導体集積回路で構成されたゲート回路Ｇを遅延素子として利用した場合を示す。つまり、ゲート回路Ｇの直列回路と、このゲート回路Ｇの段間から取り出した信号を選択して取り出すマルチプレクサＭＵＸと、マルチプレクサＭＵＸの選択状態を制御するレジスタＣとによって構成され、マルチプレクサＭＵＸがどの段間から信号を取り出すかをレジスタＣに設定することによって入力端子ＩＮから出力端子ＯＵＴまでの遅延時間が設定される。
【００１４】
従って、図９Ａに示すように入力されるパルスの数が多い場合と、図９Ｂに示すように単位時間に通過するパルスの量が少ない場合とを比較すると、パルスの数が多い方が、ゲート回路Ｇの温度が高くなる。従って、単位時間に通過するパルスの量が少ない状態で遅延時間を校正したとしても、パルスの数が多い実動時には設定された遅延時間より長い遅延時間に変動してしまう欠点がある。
【００１５】
更に、従来のようにループ発振回路を構成して各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・の遅延時間を設定する場合、ループ発振の周期が長いのでループ発振動作によるパルス列により、半導体集積回路の温度がある一定の温度に安定するまでに時間が掛かり、これがためにタイミング校正に時間が掛かる欠点もある。
【００１６】
この発明の目的は校正時も実動時と同じパルスの量を可変遅延回路に通過させ、熱的な条件を実動時と同じ条件で遅延時間を校正することができるタイミング校正方法と、タイミング校正装置を提案するものである。
【００１７】
【課題を解決するための手段】
この発明の請求項１では、各種の遅延時間を持つ複数の可変遅延回路を具備し、この複数の可変遅延回路から所望の位相を持つクロックを発生させ、これら所望の位相を持つクロックによって被試験半導体デバイスに与える試験パターン信号の立上り及び立下りのタイミング、書込、読出のタイミング比較判定のタイミング等を規定する半導体デバイス試験装置において、
校正された遅延時間を持つ基準クロックを発生させ、この基準クロックと、被校正クロックとの位相を位相比較手段により位相比較し、その位相比較出力が一致する状態に被校正クロックの供給路に設けた可変遅延回路の遅延時間を設定する半導体デバイス試験装置のクロック位相校正方法を提案する。
【００１８】
この発明の請求項２では、Ａ、初期位相を持つクロックを出力するクロック源と、
Ｂ、このクロック源が出力するクロックをこのクロックのタイミングから所望の時間遅れた複数のタイミングのクロックを発生させる複数の被校正可変遅延回路と、
Ｃ、クロック源から出力されるクロックを予め校正された遅延時間遅らせた基準位相を持つ基準クロックを出力することができる基準遅延回路と、
Ｄ、この基準遅延回路で所定の時間遅延された基準クロックと被校正可変遅延回路で遅延された被校正クロックとの位相を比較する位相比較手段と、
Ｅ、この位相比較手段の位相比較結果が一致か否かを判定する判定手段と、
によって校正した半導体デバイス試験装置のタイミング校正装置を提案する。
【００１９】
この発明の請求項３では、請求項２に記載した半導体デバイス試験装置のタイミング校正装置において、位相比較手段はＤ型フリップフロップで構成し、Ｄ型フリップフロップの出力の状態により位相比較手段で位相比較するクロックの位相が一致しているか否かを判定する構成とした半導体デバイス試験装置のタイミング校正装置を提案する。
【００２０】
【作用】
この発明によるタイミング校正方法及びこのタイミング校正方法を用いて動作するタイミング校正装置によれば、位相比較手段を用いることにより実動作時と同じパルス列のクロックを用いて各可変遅延回路の遅延時間を校正することができる。
【００２１】
従って、この発明によれば短時間に然も再現性良く、可変遅延回路の遅延時間を構成することができる利点が得られる。
【００２２】
【発明の実施の形態】
図１にこの発明による半導体デバイス試験装置のタイミング校正方法を用いて動作するタイミング校正装置の実施例を示す。
この発明では位相比較手段３６と判定手段３７及び基準遅延回路３８とを設ける。基準遅延回路３８は校正しようとしている可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・を構成する遅延回路と同等の遅延回路によって構成されるが、特にこの基準遅延回路３８を構成する遅延回路は予め、例えば図７で説明したループ発振方法により、設定値と実際の遅延時間の関係が予め測定され記憶されており、例えば図１０に示したレジスタＣにデジタル値を設定することにより、遅延回路は例えば１０ｐｓ程度の分解能で既知の遅延時間に設定される。
【００２３】
校正の手順としては先ずマルチプレクサ３３により原クロックＳＹＮＣ０を選択し、基準遅延回路３８により基準クロックＲＦＣＬＫの位相を原クロックＳＹＮＣ０の位相に合わせる。この位相合わせの様子を図２に示す。図２Ａは原クロックＳＹＮＣ０を示す。この例では原クロックＳＹＮＣ０が所定の個数ずつ出力される場合を示す。図２に示す例では５個のパルスで表示しているが、現実には例えば２５６個程度の数となる。
【００２４】
原クロックＳＹＮＣ０を位相比較手段３６を構成するＤ型フリップフロップのデータ入力端子Ｄに入力し、クロック入力端子ＣＫに基準クロックＲＦＣＬＫを入力する。原クロックＳＹＮＣ０から成る例えば２５６個のパルス列が出力される毎に基準遅延回路３８の遅延時間をこの例ではわずかずつ、つまり、遅延回路の最小分解能のピッチで増加方向に変化させる。
【００２５】
初期状態（基準遅延回路３８の遅延時間がほぼ０の状態）では基準クロックＲＦＣＬＫの立ち上がりのタイミングは原クロックＳＹＮＣ０のＨ論理の期間に存在する。その状態の原クロックＳＹＮＣ０と基準クロックＲＦＣＬＫの位相差をτ１で（図２Ｃ）で表している。基準クロックＦＲＣＬＫの立ち上がりのタイミングが原クロックＳＹＮＣ０のＨ論理の期間に存在していることから位相比較手段３６は（図２Ｄに示すように）Ｈ論理を出力し、このＨ論理の位相比較結果を判定手段３７に入力する。
【００２６】
判定手段３７はこの実施例ではアンドゲート３７Ａとカウンタ３７Ｂとによって構成した場合を示す。アンドゲート３７Ａの一方の入力端子にはＨ論理の位相比較結果が入力され、他方の入力端子には基準クロックＲＦＣＬＫが入力される。この結果この状態ではカウンタ３７Ｂは基準クロックＲＦＣＬＫを計数する。カウンタ３７Ｂの計数値が例えば「２５６」である間は基準クロックＲＦＣＬＫの立上りのタイミングが原クロックＳＹＮＣ０のＨ論理の期間に存在することがわかる。
【００２７】
原クロックＳＹＮＣ０から成るパルス列が１回出力される毎に、基準遅延回路３８の遅延時間を例えば１０ｐｓずつ遅れる方向に設定値を変更する。図２の例では基準遅延回路３８の遅延時間をτ１、τ２、τ３、の順に設定変更した場合を示す。更に、パルス列が１回出力される毎にリセットパルスＲＳを出力させ、このリセットパルスＲＳにより位相比較手段３６とカウンタ３７Ｂをリセットさせる。
【００２８】
基準遅延回路３８の遅延時間をτ３に設定した場合に基準クロックＲＦＣＬＫの立上りのタイミングが原クロックＳＹＮＣ０のＨ論理の期間から外れたとすると、位相比較手段３６はＬ論理を出力し続け、カウンタ３７Ｂの計数値はゼロを示す。従って、遅延時間τ２とτ３の間に位相の一致点があることがわかるが、τ２とτ３の間の遅延時間の差は例えば１０ｐｓのように小さい値に設定しているから、遅延時間τ３を一致点とみなしてよい。従って遅延時間τ３を原クロックＳＹＮＣ０の位相として記憶させる。尚、原クロックＳＹＮＣ０はその供給先で立下りのタイミングを利用するユニットとした場合を示す。このため、立下りのタイミングを基準タイミングとして規定するものである。
【００２９】
他の遅延クロックＳＮＣ１、ＳＮＣ２、ＳＮＣ３・・・は原クロックＳＹＮＣ０の立下りのタイミングを基準に予め測定して求めてある遅延時間に設定する。
例えば可変遅延回路ＶＤ１の遅延時間を校正する場合、この可変遅延回路ＶＤ１に設定すべき遅延時間を基準遅延回路３８に設定する。そして、可変遅延回路ＶＤ１の遅延時間を遅らせていき、可変遅延回路ＶＤ１の校正を行う。
【００３０】
つまり、校正すべき可変遅延回路ＶＤ１の遅延時間を漸次遅らせ、判定手段３７を校正するカウンタ３７Ｂが基準クロックＲＦＣＬＫを計数するか、計数しないかの変化点に設定することにより、可変遅延回路ＶＤ１の遅延時間を基準遅延回路３８に設定した遅延時間に合致させることができる。尚、被校正クロックＳＮＣ１の立上りと基準クロックＲＦＣＬＫの立上りのタイミングが一致した場合、カウンタ３７Ｂには供給したクロックの数の約１／２の数値が計数され、この状態がほぼ同一位相と見ることができる。
【００３１】
図３と図４にその校正の様子を示す。図３の例では可変遅延回路ＶＤ１の初期状態が基準遅延回路３８の遅延時間より不足している状態の場合を示す。従って、基準クロックＲＦＣＬＫの立上りのタイミングは校正しようとしているクロックＳＮＣ１のＨ論理の期間に存在するから、この場合には図３Ｄに示すように初期状態では位相比較手段３６の比較結果はＨ論理であり、カウンタ３７Ｂは計数動作する。
【００３２】
この状態から可変遅延回路ＶＤ１の遅延時間を漸次増加方向に設定値を少しずつ変更することにより、被校正クロックＳＮＣ１の位相が漸次遅れ方向に変化させ、被校正クロックＳＮＣ１の立上りの位相が基準クロックＲＦＣＬＫの立上りのタイミングよりわずかに遅れた状態に設定されると、カウンタ３７Ｂの計数動作が停止し、変化点を検出することができ、この設定状態で可変遅延回路ＶＤ１が校正されたことになる。
【００３３】
図４は可変遅延回路ＶＤ１の初期遅延時間が基準遅延回路３８の遅延時間よりわずかに長い場合を示す。この場合には基準クロックＲＦＣＬＫの立上りのタイミングが被校正クロックＳＮＣ１のＬ論理の区間に存在するから、位相比較手段３６の位相比較結果は図４Ｄに示すように初期状態ではＬ論理であり、カウンタ３７Ｂは計数動作をしない。
【００３４】
可変遅延回路ＶＤ１の遅延時間を漸次短くする方向に設定変更し、その遅延時間が基準遅延回路３８に設定した遅延時間よりわずかに短くなると、位相比較手段３６の位相比較結果はＨ論理に反転し、変化点を検出することができる。
このようにして、各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・の遅延時間を基準遅延回路３８を用いて校正する。
【００３５】
図５にこの発明によるタイミング校正方法の概略の手順を示す。先ず第１のステップＳＰ１で基準遅延回路３８を校正する。この校正は設定値に対して、実際の遅延時間がどうであるかを計測し、設定値対実際の遅延時間との特性を記憶する。
ステップＳＰ２では校正された基準遅延回路３８を用いて原クロックＳＹＮＣ０の位相を測定し、基準遅延回路３８にその測定結果を記憶させる。
【００３６】
ステップＳＰ３では基準遅延回路３８に記憶した原クロックＳＹＮＣ０の位相を基準に、各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・・の遅延時間を校正する。
以上の手順によりタイミング校正が終了する。
尚、上述の実施例では原クロックＳＹＮＣ０と基準クロックＲＦＣＬＫの位相をちょうど逆位相の関係に校正した例を説明したが、同相の関係に校正する場合もある。また、他の遅延クロックＳＮＣ１、ＳＮＣ２、ＳＮＣ３・・・も、基準クロックＲＦＣＬＫに対して同一の位相に校正する場合と、逆位相の関係に校正する場合もあり得るので、校正の基準を被校正クロックの立上り例又は立下りの何れを採ってもよいことは容易に理解できよう。
【００３７】
また、上述では判定手段３７をアンドゲート３７Ａとカウンタ３７Ｂによって構成した場合を説明したが、要はパルス列が供給される毎に位相比較手段３６の出力の状態が例えばＨ論理であったものがＬ論理に変化するか又は、その逆に変化したかを検出できればよく、特に図１に示した構成に限定されないことも容易に理解できよう。
【００３８】
【発明の効果】
以上説明したように、この発明によれば基準遅延回路３８と、位相比較手段３６を用いて校正すべきクロックの位相が基準クロックの位相と一致しているか否かにより各可変遅延回路ＶＤ１、ＶＤ２、ＶＤ３・・・の遅延時間を校正するから、実動状態と全く同一の条件（クロックの周波数が一致している）で校正を行うことができる。従って、半導体集積回路で構成される可変遅延回路（図１０参照）は校正した結果を実動時に確実に再現し、校正した状態を確実に維持することができ、半導体デバイス試験装置の信頼性を高めることができる効果が得られる。
【図面の簡単な説明】
【図１】この発明によるタイミング校正方法を用いて動作する半導体デバイス試験装置の一実施例を説明するためのブロック図。
【図２】この発明によるタイミング校正装置により原クロックの位相を基準遅延回路によって測定する様子を説明するためのタイミングチャート。
【図３】この発明によりタイミング校正装置により各可変遅延回路の遅延時間を校正する様子を説明するためのタイミングチャート。
【図４】図３に示した校正する様子の他の例を説明するためのタイミングチャート。
【図５】この発明によるタイミング校正方法を説明するためのフローチャート。
【図６】一般によく知られている半導体デバイス試験装置の全体の構成を説明するためのブロック図。
【図７】図６に示した半導体デバイス試験装置に用いられているタイミング発生器の構成を説明するためのブロック図。
【図８】従来のタイミング校正方法及びタイミング校正装置を説明するためのブロック図。
【図９】従来のタイミング校正方法の欠点を説明するためのタイミングチャート。
【図１０】図７に示したタイミング発生器に用いられている可変遅延回路の構成の一例を説明するための接続図。
【符号の説明】
ＴＥＳ        半導体デバイス試験装置
１１        主制御器
１２        パターン発生器
１３        タイミング発生器
１４        波形フォーマッタ
１５        論理比較器
１６        ドライバ
１７        アナログ比較器
１８        不良解析メモリ
１９        被試験半導体デバイス
２１        論理振幅基準電圧源
２２        比較基準電圧源
２３        デバイス電源
３１        クロック源
３２        可変遅延回路群
ＶＤ１、 ＶＤ２、 ＶＤ３・・・        可変遅延回路
ＳＹＮＣ０        原クロック
ＳＮＣ１、 ＳＮＣ２、 ＳＮＣ３・・・        遅延クロック
ＲＦＣＬＫ        基準クロック
３３        マルチプレクサ
３６        位相比較手段
３７        判定手段
３８        基準遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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