(57)【特許請求の範囲】
【請求項１】
ＣＣＤから入力光量に応じて出力される撮像信号が、結合コンデンサにより交流結合され、前記撮像信号をディジタルデータに変換し、信号処理を行なう信号処理ＩＣを過電圧から保護する過電圧保護回路であり、
前記信号処理ＩＣの電源端子とアース間に接続された抵抗及びコンデンサの直列接続回路と、
前記信号処理ＩＣの入力端子と前記抵抗及び前記コンデンサの接続点間に、該接続点側をカソードにして接続されたダイオードとを有することを特徴とする過電圧保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号処理ＩＣの過電圧保護回路と過電圧保護機能を備えた信号処理ＩＣとに関する。
【０００２】
【従来の技術】
複写機などの画像形成装置では、ＣＣＤなどの撮影素子により読み取った原稿の撮像信号を、結合コンデンサを介して信号処理ＩＣに入力し、信号処理ＩＣで各種の信号処理を行なっているが、この場合、信号処理ＩＣを過電圧の印加から保護することが必要である。
図９は従来の過電圧保護回路の構成を示す回路説明図であり、ＣＣＤ１の出力端子ｔ１は、結合コンデンサＣ１を介して、信号処理ＩＣ２の入力端子ｔ２に接続され、結合コンデンサＣ１と入力端子ｔ２の接続点にダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードは信号処理ＩＣ２の電源端子に接続されている。
【０００３】
【発明が解決しようとする課題】
前述の従来の過電圧保護回路では、ＣＣＤ１の出力端子ｔ１の電圧が変化すると、電圧変化は結合コンデンサＣ１を介して、信号処理ＩＣ２の入力端子ｔ２にも伝達されるが、電源端子の電源電圧をＶＤＤ、出力端子ｔ１の出力信号をＦ１、入力端子ｔ２の入力信号をＦ２とすると、図１０に示すように、入力端子ｔ２の入力信号Ｆ２は、ダイオードＤ１の順方向電圧をＦＶ（ほぼ０．７Ｖ）としてＶＤＤ＋ＶＦにクランプされる。
【０００４】
この状態は、電源投入時に発生し、通常の複写機では、電源投入は日に数回程度であり特に問題はないが、低消費電力モードを備えた機器では、電源の投入・遮断が頻繁に生じるために、信号処理ＩＣの過電圧保護が問題になる。
【０００５】
この場合、ダイオードＤ１によってクランプされる印加電圧は、信号処理ＩＣ２の最大定格電圧以内になるように設定されてはいるが、電源の投入・遮断が頻繁に発生し、信号処理ＩＣ２に印加電圧が度重なり加えられると、信号処理ＩＣ２の動作特性が劣化するおそれがある。
特に、電源電圧ＶＤＤが低い信号処理ＩＣ２では、この印加電圧が頻繁に加えられると、動作特性が劣化し易いことが知られている。
【０００６】
本発明は、前述したような電源の投入・遮断に伴い発生する信号処理ＩＣへの印加電圧による動作特性劣化の現状に鑑みてなされたものであり、その第１の目的は、頻繁な電源投入・遮断に基づく、過電圧の印加による信号処理ＩＣの動作特性の劣化を防止する過電圧保護回路を提供することにある。
【０００７】
また、本発明の第２の目的は、頻繁な電源投入・遮断に基づく、過電圧の印加による動作特性の劣化の防止機能を備えた信号処理ＩＣを提供することにある。
【０００８】
【課題を解決するための手段】
前記第１の目的を達成するために、請求項１記載の発明は、ＣＣＤから入力光量に応じて出力される撮像信号が、結合コンデンサにより交流結合され、前記撮像信号をディジタルデータに変換し、信号処理を行なう信号処理ＩＣを過電圧から保護する過電圧保護回路であり、
前記信号処理ＩＣの電源端子とアース間に接続された抵抗及びコンデンサの直列接続回路と、
前記信号処理ＩＣの入力端子と前記抵抗及び前記コンデンサの接続点間に、該接続点側をカソードにして接続されたダイオードと
を有することを特徴とするものである。
【０００９】
同様に前記第１の目的を達成するために、ＣＣＤから入力光量に応じて出力される撮像信号が、結合コンデンサにより交流結合され、前記撮像信号をディジタルデータに変換し、信号処理を行なう信号処理ＩＣを過電圧から保護する過電圧保護回路であり、前記信号処理ＩＣの電源端子とアース間に接続された抵抗及びコンデンサの直列接続回路と、ベースが前記抵抗及び前記コンデンサの接続点に接続され、コレクタがアースされたＰＮＰトランジスタと、該ＰＮＰトランジスタのエミッタと前記信号処理ＩＣの入力端子間に、前記エミッタ側をカソードにして接続されたダイオードとを有することとしてもよい。本発明によると、ＣＣＤから出力される撮像信号が、結合コンデンサにより信号処理ＩＣに交流結合され、信号処理ＩＣによって、撮像信号がディジタルデータに変換されて信号処理が行なわれるが、信号処理ＩＣの電源端子とアース間に抵抗及びコンデンサの直列接続回路が接続され、ベースが抵抗及びコンデンサの接続点に接続され、コレクタがアースされたＰＮＰトランジスタのエミッタと信号処理ＩＣの入力端子間に、エミッタ側をカソードにしてダイオードが接続されている。このために、コンデンサの端子電圧Ｖｃは、信号処理ＩＣの電源電圧に対して、抵抗とコンデンサとの時定数で定まる応答遅延特性をもって変化し、ＣＣＤの出力信号によって、ＰＮＰトランジスタのベースとエミッタ間には順方向に電圧が印加され、コレクタとエミッタ間には逆方向に電圧が印加され、ＰＮＰトランジスタにエミッタ電流が流れ、信号処理ＩＣの入力信号Ｆ２は、ダイオードの順方向電圧をＶＦ、ＰＮＰトランジスタのベース−エミッタ間電圧をＶＢＥとして、Ｆ２＝Ｖｃ＋ＶＢＥ＋ＶＦで与えられ、信号処理ＩＣの電源電圧よりも十分に低い値になるので、低消費電力モードを備えた機器に適用され、頻繁に電源投入・遮断が生じる場合でも、信号処理ＩＣの動作特性の劣化を防止することが可能になる。
【００１０】
前記第２の目的を達成するために、ＣＣＤから入力光量に応じて出力される撮像信号が、結合コンデンサにより交流結合され、前記撮像信号をディジタルデータに変換し、信号処理を行い、且つ過電圧保護機能を備えた信号処理ＩＣであり、ソースが前記信号処理ＩＣの入力信号線に接続され、ゲートが前記信号処理ＩＣの電源端子に接続されたＰチャネルＭＯＳ−ＦＥＴと、ソースがアースされ、ドレインが前記ＰチャネルＭＯＳ−ＦＥＴのドレインに接続され、ゲートが前記信号処理ＩＣの電源端子に接続された第１のＮチャネルＭＯＳ−ＦＥＴと、ソースがアースされ、ドレインが前記入力信号線に接続され、ゲートが前記ＰチャネルＭＯＳ−ＦＥＴのドレイン及び前記第１のＮチャネルＭＯＳ−ＦＥＴのドレインに接続された第２のＭＯＳ−ＦＥＴとを有することとしてもよい。本発明によると、ＣＣＤから出力される撮像信号が、結合コンデンサにより信号処理ＩＣに交流結合され、信号処理ＩＣによって、撮像信号がディジタルデータに変換されて信号処理が行なわれるが、信号処理ＩＣの内部に、ＰチャネルＭＯＳ−ＦＥＴ、第１のＮチャネルＭＯＳ−ＦＥＴ及び第２のＮチャネルＭＯＳ−ＦＥＴを形成する簡単な構成によって、信号処理ＩＣの電源電圧ＶＤＤが立ち上がらない低い状態で、信号処理ＩＣの信号入力線の電圧値が上昇すると、第２のＮチャネルＭＯＳ−ＦＥＴがＯＮ状態となり、信号処理ＩＣの入力信号Ｆ２の電圧値が低下した値にクランプされる。このために、外付け部品がなく保護回路が内蔵された信号処理ＩＣを、低製造コストで製造可能で、低消費電力モードを備えた機器に適用され、頻繁に電源投入・遮断が生じる場合でも、信号処理ＩＣに対して充分な過電圧保護が行なわれ、信号処理ＩＣの動作特性の劣化を防止することが可能になる。
【００１１】
同様に前記第２の目的を達成するために、ＣＣＤから入力光量に応じて出力される撮像信号が、結合コンデンサにより交流結合され、前記撮像信号をディジタルデータに変換し、信号処理を行い、且つ過電圧保護機能を備えた信号処理ＩＣであり、ソースが前記信号処理ＩＣの入力信号線に接続されたＰチャネルＭＯＳ−ＦＥＴと、ソースがアースされ、ドレインが前記ＰチャネルＭＯＳ−ＦＥＴのドレインに接続された第１のＮチャネルＭＯＳ−ＦＥＴと、ソースがアースされ、ドレインが前記入力信号線に接続され、ゲートが前記ＰチャネルＭＯＳ−ＦＥＴのドレイン及び前記第１のＮチヤネルＭＯＳ−ＦＥＴのドレインに接続された第２のＭＯＳ−ＦＥＴと、反転入力端子に基準電圧が供給され、非反転入力端子にモニタ信号が供給され、出力端子が前記ＰチャネルＭＯＳ−ＦＥＴのゲート及び前記第１のＮチャネルＭＯＳ−ＦＥＴのゲートに接続された電圧比較器とを有することとしてもよい。本発明によると、ＣＣＤから出力される撮像信号が、結合コンデンサにより信号処理ＩＣに交流結合され、信号処理ＩＣによって、撮像信号がディジタルデータに変換されて信号処理が行なわれるが、信号処理ＩＣの内部に形成され、ＰチャネルＭＯＳ−ＦＥＴ、第１のＮチャネルＭＯＳ−ＦＥＴ、第２のＮチャネルＭＯＳ−ＦＥＴ、及び比較器からなる保護回路によって、信号処理ＩＣの電源電圧が立ち上がらない状態から、立ち上がった状態にわたって、撮像信号の所定の範囲で、比較器の出力信号の論理値は“０”となり、信号処理ＩＣ２の入力信号Ｆ２の電圧値が低下した値にクランプされる。このために、外付け部品がなく保護回路が内蔵された信号処理ＩＣ２を、低製造コストで製造可能で、低消費電力モードを備えた機器に適用され、頻繁に電源投入・遮断が生じる場合でも、信号処理ＩＣに対して充分な過電圧保護が行なわれ、信号処理ＩＣの動作特性の劣化を防止することが可能になる。
【００１２】
【発明の実施の形態】
［第１の実施の形態］
本発明の第１の実施の形態を、図１及び図２を参照して説明する。
図１は本実施の形態の構成を示す回路説明図、図２は本実施の形態の動作を示す特性図である。
【００１３】
本実施の形態では、図１に示すように、ＣＣＤ１の出力端子ｔ１は、結合コンデンサＣ１を介して、信号処理ＩＣ２の入力端子ｔ２に接続されており、信号処理ＩＣ２の電源端子とアース間に、抵抗Ｒ１とコンデンサＣ２の直列接続回路が接続され、ダイオードＤ１のアノードが、結合コンデンサＣ１と入力端子ｔ２の接続点に接続され、ダイオードＤ１のカソードは、抵抗Ｒ１とコンデンサＣ２の接続点に接続されている。
また、抵抗Ｒ１とコンデンサＣ２の接続点側にアノードが接続された状態で、抵抗Ｒ１にダイオードＤ２が並列に接続されている。
【００１４】
また、本実施の形態においては、コンデンサＣ２の容量値は、出力信号Ｆ１の変化に順応できるように、結合コンデンサＣ１の容量値に対応して充分に大きな値に設定され、抵抗Ｒ１とコンデンサＣ２で与えられる時定数は、電源電圧ＶＤＤとＣＣＤ１の出力信号Ｆ１の立ち上がりタイミングの差に対して充分に大きく設定されている。
【００１５】
このような構成の本実施の形態の動作を説明する。
本実施の形態では、信号処理ＩＣ２の電源の投入によって、図２の特性曲線Ｌ１に示すように電源電圧ＶＤＤが印加されると、コンデンサＣ２の端子電圧Ｖｃは、特性曲線Ｌ２に示すように、電源電圧ＶＤＤに対して、抵抗Ｒ１とコンデンサＣ２との時定数で定まる応答遅延特性をもって上昇して行く。
【００１６】
従って、ＣＣＤ１の出力端子ｔ１の出力信号Ｆ１が、図２の特性曲線Ｌ３に示すように変化したとすると、信号処理ＩＣ２の入力端子ｔ２の入力信号Ｆ２は、特性曲線Ｌ４に示すように、ダイオードＤ１の順方向電圧をＶＦとして、次式で与えられる値にクランプされる。
【００１７】
Ｆ２＝Ｖｃ＋ＶＦ                              ・・・（１）
【００１８】
（１）式で与えられる入力信号Ｆ２の電位は、電源電圧ＶＤＤよりも十分に低い値なので、充分な過電圧保護が行なわれ、低消費電力モードを備えた機器に適用され、頻繁な電源投入・遮断が生じる場合でも、信号処理ＩＣ２に対して充分な過電圧保護が行なわれ、その動作特性が劣化することは防止される。
【００１９】
また、電源電圧ＶＤＤが低下すると、ダイオードＤ２を介して、コンデンサＣ２の充電電荷は放電される。
【００２０】
このように、本実施の形態によると、信号処理ＩＣ２の電源端子とアース間に、抵抗Ｒ１とコンデンサＣ２を直列に接続し、抵抗Ｒ１及びコンデンサＣ２の接続点と、信号処理ＩＣ２の入力端子及び結合コンデンサＣ１の接続端子との間に、ダイオードＤ１を接続する簡単な構成によって、低消費電力モードを備えた機器に適用され、頻繁な電源投入・遮断が生じる場合でも、信号処理ＩＣ２に対して充分な過電圧保護が行なわれ、過電圧の印加による信号処理ＩＣ２の動作特性の劣化を防止することが可能になる。
【００２１】
また、本実施の形態において、交流結合される信号が複数存在する場合には、コンデンサＣ１とダイオードＤ１とを複数組設け、抵抗Ｒ１とコンデンサＣ２を共通に使用して対応することができる。
【００２２】
［第２の実施の形態］
本発明の第２の実施の形態を、図３及び図４を参照して説明する。
図３は本実施の形態の構成を示す回路説明図、図４は本実施の形態の動作を示す特性図である。
【００２３】
本実施の形態では、図３に示すように、ＣＣＤ１の出力端子ｔ１は、結合コンデンサＣ１を介して、信号処理ＩＣ２の入力端子ｔ２に接続されており、信号処理ＩＣ２の電源端子とアース間に、抵抗Ｒ１とコンデンサＣ２の直列接続回路が接続され、結合コンデンサＣ１と入力端子ｔ２の接続点に、ダイオードＤ１のアノードが接続されている。
【００２４】
そして、ダイオードＤ１のカソードは、コレクタがアースされたＰＮＰトランジスタＱ１のエミッタに接続され、ＰＮＰトランジスタＱ１のベースは、抵抗Ｒ１とコンデンサＣ２の接続点に接続されている。また、抵抗Ｒ１とコンデンサＣ２の接続点側にアノードが接続された状態で、抵抗Ｒ１にダイオードＤ２が並列に接続されている。
【００２５】
本実施の形態においては、結合コンデンサＣ１、ダイオードＤ１及びＰＮＰトランジスタＱ１を電流が流れるために、コンデンサＣ２の容量値は、結合コンデンサＣ１とは無関係に設定することができ、抵抗Ｒ１とコンデンサＣ２で与えられる時定数は、第１の実施の形態と同様に、電源電圧ＶＤＤとＣＣＤ１の出力信号Ｆ１の立ち上がりタイミングの差に対して充分に大きく設定されている。
【００２６】
このような構成の本実施の形態の動作を説明する。
本実施の形態では、信号処理ＩＣ２の電源の投入によって、図４の特性曲線Ｌ１に示すように電源電圧ＶＤＤが印加されると、コンデンサＣ２の端子電圧Ｖｃは、特性曲線Ｌ２に示すように、電源電圧ＶＤＤに対して、抵抗Ｒ１とコンデンサＣ２との時定数で定まる応答遅延特性をもって上昇して行く。
【００２７】
この状態で、ＣＣＤ１の出力端子ｔ１の出力信号Ｆ１が、図２の特性曲線Ｌ３に示すように変化すると、ＰＮＰトランジスタＱ１のベースとエミッタ間には順方向に電圧が印加され、コレクタとエミッタ間には逆方向に電圧が印加されるので、ＰＮＰトランジスタＱ１にエミッタ電流が流れ、信号処理ＩＣ２の入力信号Ｆ２の電圧値は所定値にクランプされる。
【００２８】
この場合、信号処理ＩＣ２の入力端子ｔ２の入力信号Ｆ２は、ダイオードＤ１の順方向電圧をＶＦ、ＰＮＰトランジスタＱ１のベース−エミッタ間電圧をＶＢＥとして、次式で与えられる値にクランプされる。
【００２９】
Ｆ２＝Ｖｃ＋ＶＢＥ＋ＶＦ                              ・・・（２）
【００３０】
（２）式で与えられる入力信号Ｆ２の電位は、ＶＢＥが１Ｖ以下の小さな値であり、電源電圧ＶＤＤよりも十分に低い値になるので、信号処理ＩＣ２に対して充分な過電圧保護が行なわれ、低消費電力モードを備えた機器に適用され、頻繁な電源投入・遮断が生じる場合でも、信号処理ＩＣ２の動作特性が劣化することは防止される。
【００３１】
また、電源電圧ＶＤＤが低下すると、ダイオードＤ２を介して、コンデンサＣ２の充電電荷は放電される。
【００３２】
このように、本実施の形態によると、信号処理ＩＣ２の電源端子とアース間に、抵抗Ｒ１とコンデンサＣ２を直列接続に接続し、抵抗Ｒ１及びコンデンサＣ２の接続点にベースが接続され、コレクタがアースされたＰＮＰトランジスタＱ１のエミッタと、信号処理ＩＣ２の入力端子及び結合コンデンサＣ１の接続端子との間に、ダイオードＤ１を、カソードをＰＮＰトランジスタＱ１のエミッタ側にしてに接続する簡単な構成によって、低消費電力モードを備えた機器に適用され、頻繁な電源投入・遮断が生じる場合でも、信号処理ＩＣ２に対して充分な過電圧保護を行い、信号処理ＩＣ２の過電圧印加による動作特性の劣化を防止することが可能になる。
【００３３】
また、本実施の形態では、コンデンサＣ２の容量値を、結合コンデンサＣ１の影響を受けず自由に設定することが可能になる。
【００３４】
さらに、本実施の形態において、交流結合される信号が複数存在する場合には、コンデンサＣ１とダイオードＤ１とを複数組設け、抵抗Ｒ１とコンデンサＣ２を共通に使用して対応することができる。
【００３５】
［第３の実施の形態］
本発明の第３の実施の形態を、図５及び図６を参照して説明する。
図５は本実施の形態の構成を示す回路説明図、図６は本実施の形態の動作を示す特性図である。
【００３６】
本実施の形態では、図５に示すように、ＣＣＤ１の出力端子ｔ１が結合コンデンサＣ１を介して、信号処理ＩＣ２の入力端子ｔ２に接続され、信号処理ＩＣ２の内部に過電圧保護回路が形成されている。
即ち、信号処理ＩＣ２の入力信号線にソースが接続されたＰチャネルＭＯＳ−ＦＥＴＱ２のドレインが、ソースがアースされた第１のＮチャネルＭＯＳ−ＦＥＴＱ３のドレインに接続され、また、ＰチャネルＭＯＳ−ＦＥＴＱ２のドレインは、ソースがアースされ、ドレインが信号処理ＩＣの入力信号線に接続された第２のＮチャネルＭＯＳ−ＦＥＴＱ４のゲートに接続されている。
そして、ＰチャネルＭＯＳ−ＦＥＴＱ２のケートと、第１のＮチャネルＭＯＳ−ＦＥＴＱ３のゲートに、信号処理ＩＣ２の電源端子が接続されている。
【００３７】
このような構成の本実施の形態の動作を説明する。
本実施の形態では、信号処理ＩＣ２の電源電圧ＶＤＤが、立ち上がらない低い状態では、ＰチャネルＭＯＳ−ＦＥＴＱ２と第１のＮチャネルＭＯＳ−ＦＥＴＱ３とのゲート電圧の論理値は“０”である。
このために、信号処理ＩＣ２の信号入力線の電圧が第２のＮチャネルＭＯＳ−ＦＥＴＱ４のゲートに印加され、第２のＮチャネルＭＯＳ−ＦＥＴＱ４のゲートの信号の論理値が“１”となり、第２のＮチャネルＭＯＳ−ＦＥＴＱ４はＯＮ状態となり電流が流れて、信号処理ＩＣ２の入力信号Ｆ２の電圧値は、図６の特性線Ｌ４に示すように低下した値にクランプされる。
このために、信号処理ＩＣ２に対して充分な過電圧保護が行なわれ、低消費電力モードを備えた機器に適用され、頻繁に電源投入・遮断が生じる場合でも、信号処理ＩＣ２の動作特性が劣化することは防止される。
【００３８】
このように、本実施の形態によると、信号処理ＩＣ２の内部に、ＰチャネルＭＯＳ−ＦＥＴＱ２、第１のＮチャネルＭＯＳ−ＦＥＴＱ３及び第２のＮチャネルＭＯＳ−ＦＥＴＱ４を形成する簡単な構成によって、信号処理ＩＣ２の電源電圧ＶＤＤが立ち上がらない低い状態で、信号処理ＩＣ２の信号入力線の電圧値が上昇すると、第２のＮチャネルＭＯＳ−ＦＥＴＱ４がＯＮ状態となり、信号処理ＩＣ２の入力信号Ｆ２の電圧値が低下した値にクランプされる。
このために、本実施の形態によると、外付け部品がなく保護回路が内蔵された信号処理ＩＣ２を、低製造コストで製造可能で、低消費電力モードを備えた機器に適用され、頻繁に電源投入・遮断が生じる場合でも、信号処理ＩＣ２に対して充分な過電圧保護が行なわれ、信号処理ＩＣ２の動作特性の劣化を防止することが可能になる。
【００３９】
［第４の実施の形態］
本発明の第４の実施の形態を、図７及び図８を参照して説明する。
図７は本実施の形態の構成を示す回路説明図、図８は本実施の形態の動作を示す特性図である。
【００４０】
本実施の形態では、図７に示すように、すでに図５を参照して説明した第３の実施の形態に対して、ＰチャネルＭＯＳ−ＦＥＴＱ２のゲートと、第１のＮチャネルＭＯＳ−ＦＥＴＱ３のゲートとに、信号処理ＩＣ２の電源電圧を印加することに代えて、新に設けた比較器３の出力信号Ｆｃが印加されている。
【００４１】
この比較器３の非反転入力端子には、モニタ信号Ｆｍとして、ＣＣＤ１の出力信号Ｆ１が１／２に分圧され、ＲＣフィルタにより遅延された信号が入力されている。
また、比較器３の反転入力端子には、基準電圧ＶＲとして、信号処理ＩＣ２の電源電圧ＶＤＤを１／２に分圧した電圧が入力されている。
【００４２】
本実施の形態のその他の部分の構成は、すでに説明した第３の実施の形態と同一なので、重複する説明は行なわない。
【００４３】
このような構成の本実施の形態の動作を説明する。
本実施の形態ては、信号処理ＩＣ２の電源電圧ＶＤＤが、立ち上がらない低い状態では、比較器３の出力信号Ｆｃの論理値は“０”であり、ＰチャネルＭＯＳ−ＦＥＴＱ２と第１のＮチャネルＭＯＳ−ＦＥＴＱ３とのゲート電圧の論理値は“０”となる。このために、信号処理ＩＣ２の信号入力線の電圧が第２のＮチャネルＭＯＳ−ＦＥＴＱ４のゲートに印加され、第２のＮチャネルＭＯＳ−ＦＥＴＱ４のゲートの信号の論理値が“１”となり、第２のＮチャネルＭＯＳ−ＦＥＴＱ４はＯＮ状態となり電流が流れて、信号処理ＩＣ２の入力信号Ｆ２の電圧値は、図８（ｂ）の特性線Ｌ４に示すように低下した値にクランプされる。
【００４４】
また、本実施の形態では、信号処理ＩＣ２の電源電圧ＶＤＤが立ち上がった後でも、モニタ信号Ｆｍが基準電圧ＶＲより低い間は、比較器３の出力信号Ｆｃの論理値は“０”で、同様にして、信号処理ＩＣ２の入力信号Ｆ２の電圧値は、図８の特性線Ｌ４に示すように低下した値にクランプされる。
【００４５】
このようにして、本実施の形態によると、信号処理ＩＣ２の電源電圧ＶＤＤが立ち上がらない状態から、立ち上がった状態にわたって、モニタ信号Ｆｍが基準電圧ＶＲより低い間は、比較器３の出力信号Ｆｃの論理値は“０”となり、信号処理ＩＣ２の入力信号Ｆ２の電圧値は、図８の特性線Ｌ４に示すように低下した値にクランプされる。
このために、本実施の形態によると、外付け部品がなく保護回路が内蔵された信号処理ＩＣ２を、低製造コストで製造可能で、低消費電力モードを備えた機器に適用され、頻繁に電源投入・遮断が生じる場合でも、信号処理ＩＣ２に対して充分な過電圧保護が行なわれ、信号処理ＩＣ２の動作特性の劣化を防止することが可能になる。
【００４６】
【発明の効果】
請求項１記載の発明によると、ＣＣＤから出力される撮像信号が、結合コンデンサにより信号処理ＩＣに交流結合され、信号処理ＩＣによって、撮像信号がディジタルデータに変換されて信号処理が行なわれるが、信号処理ＩＣの電源端子とアース間に、抵抗及びコンデンサの直列接続回路が接続され、信号処理ＩＣの入力端子と抵抗及び結合コンデンサの接続点間に、該接続点側をカソードにしてダイオードが接続されている。
このために、コンデンサの端子電圧Ｖｃは、信号処理ＩＣの電源電圧に対して、抵抗とコンデンサとの時定数で定まる応答遅延特性をもって変化し、信号処理ＩＣの入力信号Ｆ２は、ダイオードの順方向電圧をＶＦとして、Ｆ２＝Ｖｃ＋ＶＦで与えられ、電源電圧ＶＤＤよりも充分に低くなり、低消費電力モードを備えた機器に適用され、頻繁に電源投入・遮断が生じる場合でも、信号処理ＩＣの動作特性の劣化を防止することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示す回路説明図である。
【図２】同実施の形態の動作を示す特性図である。
【図３】本発明の第２の実施の形態の構成を示す回路説明図である。
【図４】同実施の形態の動作を示す特性図である。
【図５】本発明の第３の実施の形態の構成を示す回路説明図である。
【図６】同実施の形態の動作を示す特性図である。
【図７】本発明の第４の実施の形態の構成を示す回路説明図である。
【図８】同実施の形態の動作を示す特性図である。
【図９】従来の過電圧保護回路の構成を示す回路説明図である。
【図１０】従来の過電圧保護回路の動作を示す特性図である。
【符号の説明】
１  ＣＣＤ
２  信号処理ＩＣ
３  比較器
Ｃ１  結合コンデンサ
Ｄ１、Ｄ２  ダイオード
Ｒ１  抵抗
Ｃ２  コンデンサ
Ｑ１  ＰＮＰトランジスタ
Ｑ２  ＰチャネルＭＯＳ−ＦＥＴ
Ｑ３、Ｑ４  ＮチャネルＭＯＳ−ＦＥＴ
【図１】
0004138100.tif 000002
【図２】
0004138100.tif 000003
【図３】
0004138100.tif 000004
【図４】
0004138100.tif 000005
【図５】
0004138100.tif 000006
【図６】
0004138100.tif 000007
【図７】
0004138100.tif 000008
【図８】
0004138100.tif 000009
【図９】
0004138100.tif 000010
【図１０】
0004138100.tif 000011