(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された複数の画素であって、各画素が、入射光を受け信号電荷を発生させる受光素子と、前記受光素子に接続され、前記信号電荷の少なくとも一部を取り込み、信号電荷に対応する信号電圧を発生することのできる不揮発性メモリ構造とを備えた複数の画素と
を有し、
前記不揮発性メモリ構造が、
前記半導体基板上方に配置された第１のフローティングゲートと、
該第１のフローティングゲートと容量接合する第１のコントロールゲートと
を備えた第１のＭＯＳトランジスタ構造と、
前記半導体基板上方に配置され、前記第１のフローティングゲートと電気的に接続された第２のフローティングゲートと、
該第２のフローティングゲートと容量接合する第２のコントロールゲートと、を備えた第２のＭＯＳトランジスタ構造と、
を有する
固体撮像装置。
【請求項２】
さらに、前記第１のＭＯＳトランジスタ構造に接続され、前記第１のフローティングゲートへ前記信号電荷の少なくとも一部を注入する制御を行なう書き込み制御回路と、
前記第２のＭＯＳトランジスタ構造に接続され、閾値を読み出す制御を行なう読み出し制御回路と
を有する請求項１記載の固体撮像装置。
【請求項３】
前記読み出し制御回路が、閾値読み出し回路、アナログ‐デジタル変換回路、バッファメモリ、シフトレジスタを含む請求項２記載の固体撮像装置。
【請求項４】
前記閾値読み出し回路が、前記第２のコントロールゲートに単調変化する電圧を印加する請求項３記載の固体撮像装置。
【請求項５】
前記書き込み制御回路が、前記第１のＭＯＳトランジスタ構造において、チャネルホットエレクトロン注入又はトンネルエレクトロン注入により前記第１のフローティングゲートに電荷注入を行なう請求項２〜４のいずれか１項記載の固体撮像装置。
【請求項６】
前記第２のコントロールゲートと前記第２のフローティングゲートとが対向する面積が、前記第１のコントロールゲートと前記第１のフローティングゲートとが対向する面積よりも狭い請求項１〜５のいずれか１項記載の固体撮像装置。
【請求項７】
前記第１のＭＯＳトランジスタ構造がスタック型セル、スプリット型セル、バリスティックインジェクション型セルのいずれかであり、前記第２のＭＯＳトランジスタ構造がスタック型セルである請求項１〜６のいずれか１項記載の固体撮像装置。
【請求項８】
前記受光素子が、埋め込み電荷蓄積部を有する完全空乏型ｐｎ接合ダイオードである請求項１〜７のいずれか１項記載の固体撮像装置。
【請求項９】
第１導電型の半導体基板と、
前記半導体基板に形成され、第１導電型と逆の第２導電型を有するウェル領域と、
前記ウェル領域内に形成された第１導電型の埋め込み電荷蓄積領域を有する複数のｐｎ接合ダイオードと、
前記各埋め込み電荷蓄積領域を第１のソース領域とし、前記半導体基板上方に形成された第１のフローティングゲートと、該第１のフローティングゲートと容量結合する第１のコントロールゲートと、前記ウェル領域内に形成された第１のドレイン領域とを、それぞれ有する複数の第１のＭＯＳトランジスタ構造と、
前記各第１のＭＯＳトランジスタ構造の近傍に配置され、前記ウェル領域内に形成された第２のソース領域と第２のドレイン領域と、前記半導体基板上方に形成され、前記第１のフローティングゲートと電気的に接続された第２のフローティングゲートと、該第２のフローティングゲートと容量結合する第２のコントロールゲートを有する第２のＭＯＳトラジスタ構造と
を有する固体撮像装置。
【請求項１０】
第１導電型の半導体基板と、前記半導体基板に形成され、第１導電型と逆の第２導電型を有するウェル領域と、前記ウェル領域内に形成された第１導電型の埋め込み電荷蓄積領域を有する複数のｐｎ接合ダイオードと、前記各埋め込み電荷蓄積領域を第１のソース領域とし、前記半導体基板上方に形成された第１のフローティングゲートと、該第１のフローティングゲートと容量結合する第１のコントロールゲートと、前記ウェル領域内に形成された第１のドレイン領域とを、それぞれ有する複数の第１のＭＯＳトランジスタ構造と、前記各第１のＭＯＳトランジスタ構造の近傍に配置され、前記ウェル領域内に形成された第２のソース領域と第２のドレイン領域と、前記半導体基板上方に形成され、前記第１のフローティングゲートと電気的に接続された第２のフローティングゲートと、該第２のフローティングゲートと容量結合する第２のコントロールゲートを有する第２のＭＯＳトラジスタ構造とを有する固体撮像装置を駆動する方法であって、
（ａ）前記複数のｐｎ接合ダイオードに光を入射し、前記埋め込み電荷蓄積領域に画像情報を表わす電荷を蓄積する工程と、
（ｂ）前記ウェル領域、前記第１のＭＯＳトランジスタ構造に書き込み制御電圧を印加し、前記第１のフローティングゲートに前記画像情報を表わす電荷の少なくとも一部を信号電荷として注入する工程と、
（ｃ）前記第２のＭＯＳトランジスタ構造に制御電圧を印加し、閾値電圧を検出する工程と、
（ｄ）前記ウェル領域、前記第１および第２のコントロールゲートに制御電圧を印加し、前記第１および第２のフローティングゲートの信号電荷を前記ウェル領域に排出する工程と、
を含む固体撮像装置の駆動方法。
【請求項１１】
さらに、
前記半導体基板と前記ウェル領域とにそれぞれ逆バイアス電圧と順バイアス電圧とを印加し、前記埋め込み電荷蓄積領域の電荷を前記半導体基板に排出する工程
を含む請求項１０記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置とその駆動方法に関し、特に新規な画素構造を有する固体撮像装置と新規な画素信号読出し動作を行なう固体撮像装置の駆動方法に関する。
【０００２】
【従来の技術】
従来、固体撮像装置として、ＭＯＳ型固体撮像装置、ＣＣＤ型固体撮像装置、ＣＭＯＳ型固体撮像装置等が知られている。
【０００３】
図５に従来のMOS型固体撮像装置の構造を示す。
【０００４】
半導体基板表面上に、多数の画素ＰＸが行列状に配置されている。各画素ＰＸは、感光素子である１つのホトダイオードＰＤと、ホトダイオードＰＤに蓄積された電荷を読み出すための１つのＭＯＳ電界効果トランジスタＭＯＳＦＥTとを含む。図の構成においては、ホトダイオードＰＤのカソードが電荷蓄積領域を構成し、ＭＯＳＦＥＴのソース領域に接続されている。ＭＯＳＦＥＴのゲートには、行選択信号線１０３が接続されており、ＭＯＳＦＥＴのドレインは、読み出し信号線１０５に接続されている。
【０００５】
行選択信号線１０３は、垂直シフトレジスタＶＳＲに接続され、行選択用信号を順次受け取る。読み出し信号線１０５は、列選択トランジスタ１０７を介して出力アンプＡＭＰに接続されている。列選択トランジスタ１０７の制御電極は、水平シフトレジスタＨＳＲに接続され、列選択信号を順次受け取る。タイミングジェネレータ１０９は、水平シフトレジスタＨＳＲ、垂直シフトレジスタＶＳＲにタイミング信号を供給する。
【０００６】
垂直シフトレジスタＶＳＲにより、１画素行が選択されている間に水平シフトレジスタＨＳＲは各列を順次選択し、１行分の電荷を出力アンプＡＭＰに供給させる。
【０００７】
この構成は、ＭＯＳＦＥＴ１個とキャパシタ１個でメモリセルが構成されるＤＲＡＭに構成に類似している。ＭＯＳＦＥＴを用いているが、増幅機能は持たないため、パッシブ型センサとも呼ばれる。通常、ｎ‐ＭＯＳプロセスを用いて図５に示す構造が製造されて来た。
【０００８】
スイッチングを行なうＭＯＳＦＥＴの電気的特性にバラツキがあると、同一の光量を受けた画素の出力に不均一が生じ、固定パターン雑音を生じる。
【０００９】
全画素の撮像動作を一時に行なうことが不可能であり、動く被写体を撮像すると画像が流れる。又、全画素の蓄積電荷を電子的に一度にクリアすることが困難である。
【００１０】
図６に、固体撮像装置の中で最も多く使われているインターライン型ＣＣＤ（ＩＴ-ＣＣＤ）撮像装置の構造を示す。
【００１１】
ホトダイオードＰＤとＭＯＳＦＥＴで構成される画素ＰＸが行列状に配置される点は図５の構成と同様であるＩＴ−ＣＣＤにおいては、画素列の間に、読み出し信号線に代え、垂直電荷結合素子ＶＣＣＤが配置されている。ＶＣＣＤは、その一端において水平電荷結合素子ＨＣＣＤに接続される。ＨＣＣＤの出力端はフローテイングディフュージョンアンプＦＤＡに接続されている。
【００１２】
ＩＴ‐ＣＣＤにおいては、ホトダイオードＰＤのカソード領域に蓄積された信号電荷は、ＭＯＳＦＥＴ，ＶＣＣＤ、ＨＣＣＤ、ＦＤＡへと、半導体中のみで転送される。ＶＣＣＤは、多数の転送段を有し、電荷を保持することができる。このため、多数の画素から同時に電荷をＶＣＣＤに読み出すことが可能である。流れない静止画を出力することができる。
【００１３】
ＶＣＣＤ、ＨＣＣＤの電荷転送路の上方には、遮光膜が配置され、電荷転送路に光が入射することを防止している。ノイズの影響を受けにくく、高感度の固体撮像装置が実現している。また、完全空乏型フォトダイオード構造を取り入れ、画質の改善が進められている。画素で発生した電荷は、転送ゲートを介して同時にＶＣＣＤに移動させることができるので、いわゆる完全電子シャッターが実現できる。
【００１４】
ＩＴＣＣＤの駆動には、高電圧を必要とし、消費電力が大きく、単一電源駆動は困難である。ＩＴ-ＣＣＤの製造は、汎用ＣＭＯＳプロセスとは異なる専用プロセスによって行なわれる。ホトダイオードＰＤから読み出した電荷は、ＶＣＣＤ、ＨＣＣＤを介して出力されるため、ランダムアクセスを行なうことは困難である。
【００１５】
図７に、ＣＭＯＳ型固体撮像装置を示す。図には一画素分の構成のみを示すが、画素ＰＸは、図５、図６の構成と同様行列状に配置される。
【００１６】
各画素ＰＸは、ホトダイオードＰＤと、ホトダイオードＰＤに蓄積された電荷を増幅して読み出すためのソースフォロアアンプＳＦＡと、リセットトランジスタＲＴを含む。ソースフォロアアンプＳＦＡは、ゲートに信号電圧を受ける増幅トランジスタ１２１と、トランスファトランジスタ１２３を含む。
【００１７】
トランスファトランジスタ１２３とリセットトランジスタＲＴの１電流端子は、電源線１１７に接続される。増幅トランジスタ１２１の他端は、読み出し信号線１１３に接続される。トランスファトランジスタ１２３のゲート電極は、行選択信号線１１１を介して垂直シフトレジスタＶＳＲに接続される。リセットトランジスタＲＴのゲート電極は、リセット信号線１１５に接続される。
【００１８】
読み出し信号線１１３は、ノイズキャンセラ１３１を介し、列選択トランジスタ１３３に接続されている。列選択トランジスタ１３３の他端は、出力アンプＡＭＰを介して出力信号を供給する。列選択トランジスタ１３３のゲート電極は、水平シフトレジスタＨＳＲに接続されている。
【００１９】
携帯情報端末、パーソナルコンピュータ（ＰＣ）入力カメラ、小型デジタルスチル（ＤＳ）カメラが普及するにつれ、低消費電力の小型固体撮像装置に関心が集まっている。そのため、ＣＣＤ型に比べ、単一電源で低消費電力駆動が可能な、ＣＭＯＳプロセスをベースにしたＣＭＯＳ固体撮像装置が開発されている。ＣＭＯＳ構成とすることにより、周辺回路のオンチップ化が容易になり低消費電力を実現できる。
【００２０】
これらのメリットを生かしつつ、ＣＭＯＳ型固体撮像装置の特性改善と実用化が進んでいる。ＣＭＯＳ型固体撮像装置は、画素毎に増幅回路を設けることにより、低ノイズ化している。画素が能動素子を含むのでアクティブ型センサーとも呼ばれる。但し、一画素あたり、ホトダイオードに加え、３個以上のトランジスタ（ＭＯＳＦＥＴ）を必要とする。
【００２１】
単位画素あたりのＭＯＳＦＥＴの数が増すと、ホトダイオード部の動作マージンが厳しくなり、高感度化、高（多）画素化が難しくなる。ホトダイオードタイプのＣＭＯＳ型固体撮像装置では、読み出し回路とホトトダイオードとの間でオーミックコンタクトをとるために、電荷蓄積領域全体を低濃度化することが困難であり、完全空乏型ホトダイオードを実現することは難しい。そのため、ホトダイオードを一定電位にリセットする際にホトダイオードの空乏層容量のバラツキに伴う固有の固定パターン雑音（ＦＰＮ）やリセットトランジスタＲＴのチャネル抵抗の熱的揺らぎによるリセット雑音が発生する。XY順次アドレッシングタイプのため、動く被写体を撮像すると画像が流れ、完全電子シャッター機能を実現することが困難である。
【００２２】
【発明が解決しようとする課題】
従来の固体撮像装置は、それぞれメリットとデメリットとを有する。
【００２３】
本発明の目的は、新規な動作原理に基づく固体撮像装置を提供することである。
【００２４】
本発明の他の目的は、固体撮像装置の新規な動作方法を提供することである。
【００２５】
本発明のさらに他の目的は、電子シャッター機能を有する新規な構成の固体撮像装置を提供することである。
【００２６】
本発明の他の目的は、画素当り２個以下のトランジスタを用い、小型化に適した固体撮像装置を提供することである。
【００２７】
【課題を解決するための手段】
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成された複数の画素であって、各画素が、入射光を受け信号電荷を発生させる受光素子と、前記受光素子に接続され、前記信号電荷の少なくとも一部を取り込み、信号電荷に対応する信号電圧を発生することのできる不揮発性メモリ構造とを備えた複数の画素と
を有し、
前記不揮発性メモリ構造が、
前記半導体基板上方に配置された第１のフローティングゲートと、
該第１のフローティングゲートと容量接合する第１のコントロールゲートと
を備えた第１のＭＯＳトランジスタ構造と、
前記半導体基板上方に配置され、前記第１のフローティングゲートと電気的に接続された第２のフローティングゲートと、
該第２のフローティングゲートと容量接合する第２のコントロールゲートと、を備えた第２のＭＯＳトランジスタ構造と、
を有する
固体撮像装置
が提供される。
【００２８】
本発明の他の観点によれば第１導電型の半導体基板と、前記半導体基板に形成され、第１導電型と逆の第２導電型を有するウェル領域と、前記ウェル領域内に形成された第１導電型の埋め込み電荷蓄積領域を有する複数のｐｎ接合ダイオードと、前記各埋め込み電荷蓄積領域を第１のソース領域とし、前記半導体基板上方に形成された第１のフローティングゲートと、該第１のフローティングゲートと容量結合する第１のコントロールゲートと、前記ウェル領域内に形成された第１のドレイン領域とを、それぞれ有する複数の第１のＭＯＳトランジスタ構造と、前記各第１のＭＯＳトランジスタ構造の近傍に配置され、前記ウェル領域内に形成された第２のソース領域と第２のドレイン領域と、前記半導体基板上方に形成され、前記第１のフローティングゲートと電気的に接続された第２のフローティングゲートと、該第２のフローティングゲートと容量結合する第２のコントロールゲートを有する第２のＭＯＳトラジスタ構造と
を有する固体撮像装置が提供される。
【００２９】
本発明のさらに他の観点によれば第１導電型の半導体基板と、前記半導体基板に形成され、第１導電型と逆の第２導電型を有するウェル領域と、前記ウェル領域内に形成された第１導電型の埋め込み電荷蓄積領域を有する複数のｐｎ接合ダイオードと、前記各埋め込み電荷蓄積領域を第１のソース領域とし、前記半導体基板上方に形成された第１のフローティングゲートと、該第１のフローティングゲートと容量結合する第１のコントロールゲートと、前記ウェル領域内に形成された第１のドレイン領域とを、それぞれ有する複数の第１のＭＯＳトランジスタ構造と、前記各第１のＭＯＳトランジスタ構造の近傍に配置され、前記ウェル領域内に形成された第２のソース領域と第２のドレイン領域と、前記半導体基板上方に形成され、前記第１のフローティングゲートと電気的に接続された第２のフローティングゲートと、該第２のフローティングゲートと容量結合する第２のコントロールゲートを有する第２のＭＯＳトラジスタ構造とを有する固体撮像装置を駆動する方法であって、（ａ）前記複数のｐｎ接合ダイオードに光を入射し、前記埋め込み電荷蓄積領域に画像情報を表わす電荷を蓄積する工程と、（ｂ）前記ウェル領域、前記第１のＭＯＳトランジスタ構造に書き込み制御電圧を印加し、前記第１のフローティングゲートに前記画像情報を表わす電荷の少なくとも一部を信号電荷として注入する工程と（ｃ）前記第２のＭＯＳトランジスタ構造に制御電圧を印加し、閾値電圧を検出する工程と、（ｄ）前記ウェル領域、前記第１および第２のコントロールゲートに制御電圧を印加し、前記第１および第２のフローティングゲートの信号電荷を前記ウェル領域に排出する工程とを含む固体撮像装置の駆動方法が提供される。
【００３０】
【発明の実施の形態】
ホトダイオードと、フローティングゲートを有するＭＯＳトランジスタ構造を備えた不揮発性メモリ素子とを用いて画素を構成することができる。外部より入射した光信号によってホトダイオード中で生成（蓄積）された信号電荷の少なくとも一部をフローティングゲートに注入する。注入された信号電荷量に対応して変化するＭＯＳトランジスタ構造の閾値電圧（Ｖｔｈ）を検出し外部に出力する。
【００３１】
単位画素は、２個の不揮発性メモリ素子を含み、それらのフローティングゲートを互いに接続する。即ち、１つのフローティングゲートに対し２個のコントロールゲートを設ける。一方は、電荷の注入を行う書きこみ用のコントロールゲートであり、他方は注入電荷量によって変化する閾値を読み出すコントロールゲートである。
【００３２】
従来の不揮発性メモリ構造では、チャンネルホットエレクトロン（ＣＨＥ）を用いてフローティングゲートにエレクトロンを注入する。大部分のエレクトロンは、メモリ外部に流れて、フローティングゲートＦＧに注入されない。その注入効率は１％以下と低い。これに対してファウラ−ノルドハイム（Ｆ−Ｎ）トンネル電流によって電荷注入を行なうと、流失する電荷量は著しく少なくなるが、所定の電荷量を注入するには長時間を要する。一方、固体撮像装置においては、この注入効率と注入速度がセンサの感度や応答速度に影響を与える。以下、制限的ではないが、書き込み（撮像）はＣＨＥ注入として説明する。
【００３３】
図１（Ａ）は、半導体基板１０上に画素ＰＸを二次元アレイ状に配列した固体撮像装置の構成を示す。画素ＰＸは、２次元行列状に配置され、感光面を構成する。各画素ＰＸは、感光素子である１つのホトダイオードＰＤと、書き込みメモリ素子ＷＭと、読み出しメモリ素子ＲＭとを含む。
【００３４】
書き込みメモリ素子ＷＭは、ホトダイオードＰＤに接続された書き込みソースＷＳと、フローティングゲートＦＧと、書き込みコントロールゲートＷＧと、書き込みドレインＷＤとを有するＭＯＳトランジスタ構造で構成される。読み出しメモリ素子ＲＭは、読み出しソースＲＳと、フローティングゲートＦＧと、読み出しコントロールゲートＲＧと、読み出しドレインＲＤとを有するＭＯＳトランジスタ構造で構成される。両ＭＯＳトランジスタ構造のフローティングゲートＦＧは、電気的に共通に接続されている。
【００３５】
書き込みコントロールゲートＷＧは、垂直（Ｖ）制御回路ＶＣＴの書き込み垂直シフトレジスタＶＳＷにより制御される。書き込みドレインＷＤは、水平（H）ドレイン制御回路ＨＤＣによって制御される。
【００３６】
読み出しコントロールゲートＲＧは、垂直制御回路ＶＣＴの読み出し垂直シフトレジスタＶＳＲから、例えば３角波的に単調に増加する電圧を供給される。センスアンプＳＡは、読み出しドレインＲＤにドレイン電圧を供給し、読み出しコントロールゲートＲＧの電位に対する読み出しドレインＲＤの電流値から読み出しメモリ素子の閾値Ｖｔｈを検出する。
【００３７】
図１（Ｂ）は、センスアンプＳＡの閾値検出回路の等価回路を示す。比較器ＣＯＭＰの反転入力端子に参照電位Ｖｒｅｆが供給され、非反転入力端子に読み出しメモリ素子ＲＭの読み出しドレインＲＤの電圧が供給されている。読み出しメモリ素子ＲＭには電流源ＣＳから電流が供給される。比較器ＣＯＭＰの出力電圧が読み出しコントロールゲートＲＧに供給される。読み出しコントロールゲートＲＧは、書き込みコントロールゲートＷＧから独立しており、読み出し垂直シフトレジスタＶＳＲにより制御される。
【００３８】
参照電位Ｖｒｅｆを変えながら、読み出しメモリ素子ＲＭのチャネル電流を検出することにより、メモリの閾値電圧Ｖｔｈを出力する。
【００３９】
図１（Ａ）に示すように、閾値電圧をデジタル化するためのサンプルホールド回路Ｓ／Ｈ、ＡＤコンバータＡ／Ｄ等も半導体基板１０上にオンチップ化されている。ＡＤ変換後のデータは、ラッチ回路ＬＴに記録され、水平シフトレジスタＳＲによって水平方向に順次読み出され、出力バッファアンプＡＭＰを通して、撮像装置の外部にデジタルデータとして出力される。
【００４０】
図１（Ａ）に示すように、単位画素に、フローティングゲートＦＧを共有する２個の不揮発メモリがあり、それぞれ受光・記録と読み出しを行なうように役割分担されている。受光・記録を行なう書き込みメモリ素子は、前述した通り感度を左右するのでＣＨＥ注入効率を高めることが好ましい。これに対して読み出しメモリ素子は、読み出す閾値電圧の幅が大きく、かつ高速読み出しが可能なセルが好ましい。
【００４１】
図２は、画素内に用いられるＭＯＳトランジスタ構造の例を示す。図２（Ａ）はスタック型セルと呼ばれており、構造が最も単純で広く利用されている。半導体基板のｐ型領域２０の表面上に、ゲート絶縁膜３１、フローティングゲート３２、絶縁膜３３、コントロールゲート３４が積層され、フローティングゲート３２とコントロールゲート３４は同一形状にパターニングされている。ゲート構造の両側にｎ型ソース領域２１、ｎ型ドレイン領域２２が形成されている。
【００４２】
この構造は、通常のＭＯＳトランジスタを製造するプロセスにおいて、ゲート絶縁膜成膜後、ゲート電極を成膜する工程を、フローティングゲート３２、絶縁膜３３、コントロールゲート３４を積層する工程に入れ替えれば製造することができるが、本実施例ではフローティングゲートとコントロールゲートを別個にパターニングする。
【００４３】
例えば、ソース電極Ｓを接地し、コントロールゲートＣＧ、ドレイン電極Ｄにそれぞれ所定の高電圧を印加することによって、ソース領域２１から電子を導き出し、チャネル領域で加速し、ホットエレクトロンとしてゲート絶縁膜３１を越え、フローティングゲート３２に注入することができる。
【００４４】
スタック型セルは、注入効率が低いので主にワンタイムメモリ（ＲＯＭ）として使われることが多い。読み出しは高速である。
【００４５】
図２（Ｂ）は図２（Ａ）のスタック型の不揮発性メモリセルの注入効率を改善した素子構造であり、スプリット（チャネル）型セルと呼ばれている。本構成においては、フローティングゲート３２がチャネル領域のドレイン側領域上部にのみ設けられている。フローティングゲート３２の上面を覆う絶縁膜３３を形成した後、コントロールゲート３４が作成される。コントロールゲート３４は、チャネル領域のソース側領域上でゲート絶縁膜上に直接配置されている。その他の点は、図２（Ａ）と同様である。
【００４６】
チャネル領域のソース側領域においては、チャネル領域の電位を直接コントロールゲートで制御できるため、効率的にホットエレクトロンを形成し、フローティングゲート３２に注入することが可能となる。
【００４７】
図２（C）は、さらに注入効率を改善したバリスティックインジェクション型セルと呼ばれる構造である（ＵＳＰ５、７８０、３４１）。本構造においては、半導体基板の表面に段差が形成されている。段差は、ソース側で高く、ドレイン側で低く形成され、ソース領域２１から直進するエレクトロンが、ゲート絶縁膜３１を突き抜けると、フローティングゲート３２に侵入するように設計される。ゲート絶縁膜３１、フローティングゲート３２、絶縁膜３３、コントロールゲート３４は、段差上及びその両側に延在するように形成される。
【００４８】
図の構成においては、ｎ型ドレイン領域２２を包むように、不純物濃度の低いｎ型サブドレイン領域２３が形成されている。ｎ型サブドレイン領域２３は、段差の肩部にまで達している。このような構成とすることにより、ｐ型チャネル領域は、ｎ型ソース領域２１とｎ型サブドレイン領域２３の間の領域に画定される。
【００４９】
ｐ型チャネル領域２０とｎ型サブドレイン領域２３とが形成するｐｎ接合の両側に、空乏層が広がり、エレクトロンを効率的に加速することができる。加速されたエレクトロンは、そのまま直線的に進み、ゲート絶縁膜３１を突き抜けてフローティングゲート３２に注入される。
【００５０】
書き込みメモリ素子は、ＣＨＥ注入効率の高い図２（B）,（C）等の高速かつ高注入効率の電荷注入が可能なセル構造で形成することが好ましい。一方、読み出しメモリ素子は、セルの小型化と高速読み出しに適した図２（Ａ）のスタック型メモリセルで形成することが好ましい。
【００５１】
本実施例に係る画素構造についてさらに詳しく説明する。
【００５２】
図３（Ａ）は、単位画素の断面図を示す。ｎ型シリコン基板１０の表面領域にｐ型ウェル２０が形成されている。ｐ型ウェル２０の表面領域にｎ型領域２５が形成され、ホトダイオードを構成する。画素領域を取り囲むように、ｐ+型チャネルストップ領域２３が形成されている。チャネルストップ領域２３に連続し、ｎ型領域２５の表面を覆うようにｐ+型領域が形成され、ホトダイオードを埋め込み型ホトダイオード構造としている。なお、素子分離領域は、酸化シリコン等の絶縁物で形成してもよい。
【００５３】
書き込みトランジスタのソース領域を兼ねるｎ型領域２５の近傍に、ｎ+型領域２６が形成され、書き込みトランジスタのドレイン領域を構成する。ｎ型領域２５，２６の間の領域がチャネル領域となる。ドレイン領域２６の右側には、チャネルストップ領域の延長部２３が形成され、左右の領域を電気的に分離している。さらに右側領域において、ｎ+型領域２１、２２が形成され、読み出しトランジスタのソース領域、ドレイン領域を構成する。ｎ+型領域２１、２２の間の領域がチャネル領域となる。
【００５４】
書き込みトランジスタのチャネル領域上には、スプリットゲート型のゲート電極構造が形成されている。読み出しトランジスタのチャネル領域上には、スタック型のゲート電極構造が形成されている。それぞれのコントロールゲートは、別個に形成されている。しかしながら、読み出しトランジスタと書き込みトランジスタのフローティングゲートは、連続した１つの導電膜（たとえば多結晶シリコン膜）により形成されている。
【００５５】
図３（Ｂ）に、２つのトランジスタの平面配置の例を概略的に示す。本図においては、図３（Ａ）と左右の関係が反転している。図中右側に、ホトダイオードのｎ型領域２５が配置され、その左側領域上に書き込みコントロールゲートＷＧが配置されている。書き込みコントロールゲートＷＧのドレイン側下部には、フローティングゲートＦＧが配置されている。
【００５６】
フローティングゲートＦＧは、絶縁領域又は素子分離領域上を通り、図中左側に延在し、読み出しトランジスタのフローティングゲートも構成している。読み出しトランジスタのフローティングゲートの上には、図中下方から延在する読み出しコントロールゲートＲＧが配置される。
【００５７】
フローティングゲートＦＧの下の電流方向の長さをチャネル長Ｌとすると、読み出しトランジスタのチャネル長ＬＲは書き込みトランジスタのチャネル長ＬＷより長く選択されている。逆に、書き込みトランジスタのチャネル幅ＷＷは、読み出しトランジスタのチャネル幅ＷＲよりも大きく選択されている。
【００５８】
ここで、ＬＷ＊ＷＷ＞ＬＲ＊ＷＲである。好ましくは、ＬＷ＊ＷＷ＞＞ＬＲ＊ＷＲである。比は、例えば、２倍以上、より好ましくは４倍以上である。
【００５９】
図３（Ｃ）は、フローティングゲートＦＧと、書き込みコントロールゲートＷＧ、読み出しコントロールゲートＲＧとの容量結合の関係を概略的に示す。書き込みコントロールゲートＷＧがフローティングゲートＦＧと対向する面積ＳＷは、読み出しコントロールゲートＲＧがフローティングゲートＦＧと対向する面積ＳＲよりも大きく、好ましくは著しく大きく選択されている。比は、例えば、２倍以上、より好ましくは４倍以上である。
【００６０】
このような電極構成とすると、図３（Ｃ）下部に示すように、フローティングゲートＦＧが読み出しコントロールゲートＲＧと形成するキャパシタンスＣｒは、書き込みコントロールゲートＷＧがフローティングゲートＦＧと形成するキャパシタンスＣｗよりも小さくなる。フローティングゲートＦＧは、基板のチャネル領域ＣｈとキャパシタンスＣｏを形成している。
【００６１】
コントロールゲートの電圧により、チャネル領域に与える影響は、フローティングゲートＦＧを介してなされる。キャパシタンスの大小関係に基づき、読み出しコントロールゲートＲＧの電位によりチャネル領域表面の電位を制御するには、書き込みコントロールゲートＷＧにより制御する場合よりも大きな電圧を必要とする。
【００６２】
従って、チャネル領域の閾値を検出するのに、書き込みコントロールゲートＷＧを用いる場合と比べ、読み出しコントロールゲートＲＧにより大きな電圧を印加することになる。従って、閾値読み出しのダイナミックレンジが拡大される。
【００６３】
図３（Ａ）に戻り、両トランジスタのゲート電極の上には、樹脂、酸化シリコン等の絶縁層４１が形成され、その表面は平坦化されている。絶縁層４１の上に、金属等で形成された遮光膜４２が形成されている。遮光膜４２は、ホトダイオードのｎ型領域２５上方で開口を形成し、光の通過を許容するが、両トランジスタ構造や配線領域の上方等ホトダイオード以外の領域は覆い、入射光を遮断する。遮光膜を覆うように、カラーフィルタ４３が形成され、カラーフィルタ４３の上には、マイクロレンズ４４が形成されている。
【００６４】
入射光４５は、マイクロレンズ４４で集光され、カラーフィルタ４３を通過した後、遮光膜４２の開口部を通ってホトダイオード２５に入射する。ｎ型領域２５は、全領域が空乏化するようにその形状、不純物濃度が設定されている。従って、ｎ型領域２５内のエレクトロンは、光の入射によって発生したものが支配的になる。
【００６５】
ｎ型領域２５は、ホトダイオートのカソード領域であると共に、書き込みトランジスタのソース領域として機能する。書き込みコントロールゲートＷＧ、書き込みドレインＷＤに所定電圧を印加し、ｎ型領域２５で発生したエレクトロンを書き込みトランジスタのフローティングゲートＦＧに注入する。書き込みトランジスタのフローティングゲートは、読み出しトランジスタのフローティングゲートとも共通であるため、注入されたエレクトロンは、読み出しトランジスタのフローティングゲートにも分布する。この電荷により、読み出しトランジスタの閾値が変化する。
【００６６】
書き込みトランジスタのソース領域は、電極と接続する必要がないため、不純物濃度を自由に設定できる。なお、トランジスタのソース領域にオーミック電極を形成しようとすると、ソース領域の濃度を高める必要が生じる。この場合、ホトダイオートのカソード領域を完全に空乏化することは困難となる。
【００６７】
完全空乏型ホトダイオートを用いることにより、固定パターン雑音を低減することができる。又、ホトダイオートの表面側にｐ+型領域が形成され、埋め込みホトダイオート構造となっている。このため、分光感度が改善され、暗電流や白傷を低減することができる。
【００６８】
受光部に光が入射すると、エレクトロン-ホール対を発生する。エレクトロンはｎ型ソース領域に蓄積される。このとき同時に書き込みコントロールゲートＷＧおよび書き込みドレインＷDに電圧を印加する。エレクトロンが、ＭＯＳトランジスタ構造のチャネルに引き出され、加速されてホットエレクトロンになる。この光によって発生したエレクトロンの少なくとも一部を一定時間（シャッタースピードに対応）ＦＧに注入する。電荷注入によって変化した閾値Ｖｔｈを読み出しコントロールゲートＲＧを有する他方の不揮発性メモリ素子で読み出す。
【００６９】
即ち、書き込みコントロールゲートＷＧによって制御される不揮発性メモリ素子は光信号によって発生した電荷をフローティングゲートＦＧに注入する役目をする。読み出しコントロールゲートＲＧによって制御される不揮発性メモリ素子は、共有するフローティングゲートＦＧが電荷注入によって変化した閾値電圧変化を読み出すために使う。
【００７０】
ホトダイードＰＤに蓄積された電荷を排出するには、図３（Ａ）に示すように、ｎ型基板１０に電圧を印加できるように端子を形成し、ｎ型領域２５、ｐ型ウエル２０、ｎ型基板１０で縦型バイポーラ接合トランジスタ型構造を構成する。ベース（ｐウェル）を接地し、コレクタ（ｎ型基板）に正電位を印加すると、ベースのポテンシャルバリアを消滅させることができる。すなわち、トランジスタがオンとなり、エミッタの電荷はコレクタに流れる。全書き込みトランジスタＷＭをオンにし、書き込みトランジスタを介して電荷を排出することもできる。
【００７１】
露光後、信号電荷量を閾値Ｖｔｈの変化としてよみだす。信号読み出し用メモリ素子ＲＭのコントロールゲートＲＧとドレインＲＤに読み出しのための電圧を印加する。ドレイン電流が流れ始める読み出しコントロールゲート電圧がそのセルの閾値である。この閾値Ｖtｈを出力信号として読み出す。
【００７２】
光書きこみに必要な電圧を書き込みコントロールゲートＷＧに印加しない状態では、光が照射されていても「光書きこみ」即ちフローティングゲートＦＧへの注入は阻止される。また、「光書きこみ」した情報（信号電荷）はフローティングゲートＦＧ中に留まるので、書き込みコントロールゲートＷＧ、読み出しコントロールゲートＲＧ、書き込みドレインＷＤ、読み出しドレインＲＤの電圧を除去しても電荷蓄積状態が保持される（不揮発状態）。従って、全画素信号を高速で読み出す必要がないときは、任意のあるいは低速の信号読み出しが可能である。その結果、従来のような高速動作に伴うスイッチングノイズの影響を受けにくく、低速読み出しによる低消費電力駆動が可能になる。
【００７３】
次の撮影（光書きこみ）前に、フローティングゲートFG中の前画像に対応した残留信号電荷を除去する。一般に、不揮発メモリセルではソースＳ、ドレインＤ、基板（ウエル）または別に設けた消去専用ゲートにＦ‐Ｎトンネル電流により電荷を引き抜くことによって、データ消去を行う。
【００７４】
本実施例においても、いくつかのデータ消去方法が考えられる。ここではコントロールゲートＷＧ、ＲＧと基板（あるいはｐウエル）に電圧を印加し、基板に電荷を引き抜く方式を例に説明する。
【００７５】
なお、従来の不揮発性メモリと異なり、データを長期間保持する必要はない。固体撮像装置では、次の光信号の検出（撮像）に備えて、信号（Ｖtｈ値変化）読み出し後はフローティングゲートＦＧ中の電荷を空に（消去）しておく方が高速駆動を行うためには都合がよい。これにより、連続的あるいは高速の撮像が可能になる。
【００７６】
読み出しは、前述のように読み出し不揮発メモリ素子のコントロールゲートＲＧ,ドレインＲＤに読み出し電圧を印加し、チャネル電流が流れ始めるコントロールゲートＲＧの電圧を検出する。撮影時は任意のあるいは全ての書き込みコントロールゲートＷＧ、書き込みドレインＷＤに同時に書きこみ電圧を印加してフローティングゲートＦＧへの同時電荷注入が可能である。即ち、機械式シャッターを必要としない完全電子シャッター機能が実現する。
【００７７】
読み出した閾値Vtｈは、信号量に対応した電圧であり、アナログ値である。二次元平面状に配列された画素の各列の端部には、このＶｔｈ値を読み出す読み出し回路が設けられ、変化する参照電圧（Ｖｒｅｆ）と比較される。比較器の出力は、要求される検出精度により、Nビット（Nは２以上の整数）の量子化されたデータに変換して水平読み出し回路に出力される。固体撮像装置から直接デジタル信号が得られる。
【００７８】
次に、電荷の記録、読み出し、消去動作について説明する。各動作における制御電圧を下記の表に示す。
【００７９】
【表】
0004040261.tif 000002
電荷発生後、書き込みメモリ素子のフローティングゲートＦＧに電荷を注入するために、コントロールゲートＷＧとドレインＷDにそれぞれＶｐｐとＶｃｃを印加する。読み出しのときは、読み出しドレインＲDにＶｒを印加しながら、読み出しコントロールゲートＲＧに可変電圧を印加して、読み出しメモリのチャネルがオンする時の該印加電圧を検出する。フローティングゲートＦＧ中の電荷の消去方法には、前述の通り、いくつかの方法があるが、本実施例では、基板（ｐウェル）に引き抜く方式を示す。書き込みコントロールゲートＷＧ及び読み出しコントロールゲートＲＧに負の電圧（−Ｖｐｐ）を加え、基板（ｐウェル）に正の電圧(Ｖｃｃ)を印加する。これにより、フローティングゲートＦＧ中の電荷が基板（ｐウエル）に引き抜かれる。
【００８０】
図４を参照して、本固体撮像装置の動作シーケンスを説明する。待機状態においても、受光部には外光が入射している。そのため、光信号の検出直前において、不要な電荷を基板側に引き抜く必要がある。
【００８１】
時刻ｔ１においてｎ型、基板に正電位（Ｖｃｃ）を印加し、受光部近傍にある電荷を基板に掃き出し、リセットする。掃き出し終了後、時刻ｔ２において、書き込みドレインＷＤの電圧をＶｃｃとし、コントロールゲートＷＧに高い書きこみ電圧（Ｖｐｐ）を印加する。
【００８２】
時刻ｔ２からｔ３の間に光によって発生した電荷がフローティングゲートFGに注入される。時間（ｔ３−ｔ２）が露光時間即ちシャッタースピードに対応する。露光時間中書き込みを行う代わりに、露光時間初期は電荷を蓄積するだけとし、露光時間の途中から電圧を印加しても良い。
【００８３】
光信号のＦＧへの蓄積（記録）を終了後、時刻ｔ４から記録信号の読み出しを行う。時刻ｔ４において、読み出しドレインＲＤ電圧をＶｒとし、読み出しコントロールゲートＲＧに単調増大する電圧Ｖｄを印加してコントロールゲートＲＧの電圧変化に対するドレイン電流を検出する。時刻ｔ５にて読み出しを終了した後は、次の撮像に備えて、FG中の電荷を消去する。
【００８４】
時刻ｔ６からｔ７の間において書き込みコントロールゲートＷＧ、読み出しコントロールゲートＲＧに消去電圧−Ｖｐｐを印加して、フローティングゲートＦＧ中の電荷を基板、ｐウエル側に引き抜く。
【００８５】
各単位画素にあるFGの電位が一定のバラツキの中に入るように、画素ごとのフローティングゲートＦＧの電位を一定値に近づける処理を行ってもよい。これにより、画素毎のフローティングゲートＦＧ値のバラツキによる検出光信号強度のムラを小さくすることができる。
【００８６】
各メモリセル消去後のフローティングゲートＦＧの電位のバラツキにより、光信号量を閾値に置き換えて読み出し時にこれらのバラツキの影響を受けて画質を劣化させる可能性がある。この場合は、予め各セルの閾値を一定レベルにリセット（電荷注入、又は引き抜き）しておくことにより、正確な光信号に基づく閾値変化量が得られる。
【００８７】
フローティングゲートＦＧ中の電荷は信号読み出し後直ちにリセットされるので、いわゆるデータリテンション（電荷保持時間）特性は要求されない。そのため、電荷注入を容易にした高速、高効率の電荷注入が可能である。従来、このように高注入効率あるいは高速記録が可能な不揮発メモリでは、読み出し時に電荷注入が同時におこり、Vt値を変動させる、所謂ディスターブ現象が顕著になる問題があった。このディスターブ現象を解決する読み出し専用メモリ素子を設け、読み出し時には書き込みドレインに電圧を印加せず（接地して）、書き込みメモリ素子をオフ状態にすることにより、ディスターブ現象を解決することができる。
【００８８】
以上実施例によって本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００８９】
【発明の効果】
発生電荷を直ちにフローティングゲートＦＧに注入することにより電荷量（電流）を電圧値に変換し、一時的に保持できる。
【００９０】
低消費電力駆動を実現し、完全電子シャッター動作を行なうことができる。また、電圧検出型素子であることから、出力信号のダイナミックレンジが広く、微細化（スケーリング）や多画素化による信号量の減少に対応できる。
【００９１】
セルのバラツキやノイズの影響を受けにくいので、高画質の固体撮像装置が実現する。一時記憶機能があるので、周辺回路が簡略化され、システム全体のコストが低減する。
【図面の簡単な説明】
【図１】本発明の実施例による固体撮像装置の等価回路図である。
【図２】図１の固体撮像装置に用いる不揮発性メモリの構造を示す断面図である。
【図３】画素構造を示す断面図、および平面図である。
【図４】固体撮像装置の動作を制御する信号のタイミングチャートである。
【図５】従来技術によるＭＯＳ型固体撮像装置の等価回路図である。
【図６】従来技術によるＩＴ−ＣＣＤ型固体撮像装置の等価回路図である。
【図７】従来技術によるＣＭＯＳ型固体撮像装置の等価回路図である。
【符号の説明】
ＰＸ    画素
ＰＤ    ホトダイオード
ＷＭ    書き込みメモリ素子
ＲＭ    読み出しメモリ素子
ＷＧ    書き込みコントロールゲート
ＲＧ    読み出しコントロールゲート
ＦＧ    フローティングゲート
ＷＤ    書き込みドレイン
ＲＤ    読み出しドレイン
ＲＳ    読み出しソース
ＣＯＭＰ比較器
ＳＡ    センスアンプ
ＣＳ    電流源
１０      シリコン基板
２０      ｐ型ウェル
２１、２２、２６      ｎ+型領域
２３      ｐ+型領域（チャネルストッパ領域）
２５      ｎ型領域
【図１】
0004040261.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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