(57)【特許請求の範囲】
【請求項１】
第１入力端子と第２入力端子の電圧差を増幅する、差動増幅回路を有する半導体装置であって、
前記差動増幅回路は、互いのゲート電極を同じ電圧としたＳＯＩ構造の第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴを備え、
前記第１のＭＯＳＦＥＴの第１導電型の基板領域に前記第１入力端子を接続し、
前記第２のＭＯＳＦＥＴの第１導電型の基板領域に前記第２入力端子を接続したことを特徴とする差動増幅回路を有する半導体装置。
【請求項２】
前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴを、第２導電型の基板領域上に集積し、
前記第１のＭＯＳＦＥＴの第１導電型の基板領域と前記第２のＭＯＳＦＥＴの第１導電型の基板領域とを、前記第２導電型の基板領域によって電気的に分離したことを特徴とする請求項１に記載の差動増幅回路を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第１入力端子と第２入力端子と第１トランジスタと第２トランジスタを有し、第１入力端子と第２入力端子の電圧差を第１トランジスタと第２トランジスタのドレイン電流の差に変換する差動トランジスタ対を有する半導体装置に関する。
【０００２】
【従来の技術】
第１入力端子を有する第１のトランジスタと、第２入力端子を有する第２トランジスタを備え、第１入力端子と第２入力端子の電圧差を第１トランジスタと第２トランジスタのドレイン電流の差に変換する差動トランジスタ対を有する従来の半導体装置の差動トランジスタ対付近の概略回路図を図２（ａ）及び図２（ｂ）に示す。図２（ａ）が、差動トランジスタ対がＰチャネル型ＭＯＳＦＥＴ（以降ＰＭＯＳと略称する。）の場合であり、図２（ｂ）が、差動トランジスタ対がＮチャネル型ＭＯＳＦＥＴ（以降ＮＭＯＳと略称する。）の場合である。
【０００３】
先ず、図２（ａ）から説明する。ＧＮＤ端子よりも高い電圧の電源電圧Ｖｄｄが入力される電源端子１０１と、定電流Ｉｃを流す定電流源１０２とは直列に配置されている。定電流源１０２の一方の端子には、第１ＰＭＯＳ１１０のソース領域と、第２ＰＭＯＳ１１１のソース領域とが接続されている。更に、第１ＰＭＯＳ１１０の基板には、電圧Ｖ１が入力される第１入力端子１０４と、そのドレイン領域には、第１ドレイン端子１０７が設けられている。第２ＰＭＯＳ１１１の基板には、電圧Ｖ２が入力される第２入力端子１０５と、そのドレイン領域には、第２ドレイン端子１０８が備えられている。第１及び第２ＰＭＯＳ１１０、１１１のゲートには、共通のゲート電圧Ｖｇが入力されるゲート電圧入力端子１０６が備えられている。
【０００４】
定電流源１０２は、電流流入側の端子が電源端子１０１に、電流流出側の端子が共通ノード１０３に接続され、第１ＰＭＯＳ１１０は、ソース領域が共通ノード１０３に、ドレイン領域が第１ドレイン端子１０７に、ゲート電極がゲート電圧入力端子１０６に、ウェル領域が第１入力端子１０４に接続され、第２ＰＭＯＳ１１１は、ソース領域が共通ノード１０３に、ドレイン領域が第２ドレイン端子１０８に、ゲート電極がゲート電圧入力端子１０６に、ウェル領域が第２入力端子１０５に接続される構成であり、通常は、第１ＰＭＯＳ１１０と第２ＰＭＯＳ１１１を全く同じ構造とし、各端子の電圧を、第１ＰＭＯＳ１１０と第２ＰＭＯＳ１１１がオンし、電圧Ｖ１と電圧Ｖ２が同じ電圧の場合、第１ドレイン端子１０７から流出する電流Ｉｄ１と第２ドレイン端子１０８から流出する電流Ｉｄ２が等しくなるように設定することで、電圧Ｖ１と電圧Ｖ２の電圧差ΔＶを、第１ＰＭＯＳ１１０と第２ＰＭＯＳ１１１のバックゲート効果の差によるしきい値電圧の差に変換し、さらに、該しきい値電圧の差を前記電流Ｉｄ１と前記電流Ｉｄ２の電流差ΔＩｄに変換する。
【０００５】
従って、電圧Ｖ１と電圧Ｖ２が前記電源電圧Ｖｄｄ付近でも、第１ＰＭＯＳ１１０と第２ＰＭＯＳ１１１のバックゲート効果がおきるので、電圧Ｖ１と電圧Ｖ２が前記電源電圧Ｖｄｄ付近でも、前記電圧差ΔＶを、前記電流差ΔＩｄに変換することができる機能を有する。
【０００６】
次に、図２（ｂ）を説明する。図２（ｂ）で示すように、ＧＮＤ端子１０９と、定電流Ｉｃを流す定電流源１０２と、第１ＮＭＯＳ１１２と、第２ＮＭＯＳ１１３と、電圧Ｖ１が入力される第１入力端子１０４と、電圧Ｖ２が入力される第２入力端子１０５と、第１ドレイン端子１０７と、第２ドレイン端子１０８と、ゲート電圧Ｖｇが入力されるゲート電圧入力端子１０６とで構成され、定電流源１０２は、電流流入側の端子が共通ノード１０３に、電流流出側の端子がＧＮＤ端子１０９に接続され、第１ＮＭＯＳ１１２は、ソース領域が共通ノード１０３に、ドレイン領域が第１ドレイン端子１０７に、ゲート電極がゲート電圧入力端子１０６に、ウェル領域が第１入力端子１０４に接続され、第２ＮＭＯＳ１１３は、ソース領域が共通ノード１０３に、ドレイン領域が第２ドレイン端子１０８に、ゲート電極がゲート電圧入力端子１０６に、ウェル領域が第２入力端子１０５に接続される構成であり、通常は、第１ＮＭＯＳ１１２と第２ＮＭＯＳ１１３を全く同じ構造とし、各端子の電圧を、第１ＮＭＯＳ１１２と第２ＮＭＯＳ１１３がオンし、電圧Ｖ１と電圧Ｖ２が同じ電圧の場合、第１ドレイン端子１０７から流入する電流Ｉｄ１と第２ドレイン端子１０８から流入する電流Ｉｄ２が等しくなるように設定することで、電圧Ｖ１と電圧Ｖ２の電圧差ΔＶを、第１ＮＭＯＳ１１２と第２ＮＭＯＳ１１３のバックゲート効果の差によるしきい値電圧の差に変換し、さらに、該しきい値電圧の差を前記電流Ｉｄ１と前記電流Ｉｄ２の電流差ΔＩｄに変換する。
【０００７】
従って、電圧Ｖ１と電圧Ｖ２がＧＮＤ端子の電圧付近でも、第１ＮＭＯＳ１１２と第２ＮＭＯＳ１１３のバックゲート効果がおきるので、電圧Ｖ１と電圧Ｖ２がＧＮＤ端子の電圧付近でも、前記電圧差ΔＶを、前記電流差ΔＩｄに変換することができる機能を有する。
【０００８】
つまり、図２（ａ）で示す差動トランジスタ対付近の構成を採用し、入力電圧を電圧Ｖ１と電圧Ｖ２とし、前記電流差ΔＩｄを利用して、前記電圧差ΔＶを増幅する差動増幅回路等は、入力電圧が前記電源電圧Ｖｄｄ付近においても、機能を果たすことができるようになり、図２（ｂ）で示す差動トランジスタ対付近の構成を採用し、入力電圧を電圧Ｖ１と電圧Ｖ２とし、前記電流差ΔＩｄを利用して、前記電圧差ΔＶを増幅する差動増幅回路等は、入力電圧がＧＮＤ端子の電圧付近においても、機能を果たすことができるようになる。
【０００９】
【発明が解決しようとする課題】
上記構成である従来の半導体装置内の差動増幅回路等における差動トランジスタ対付近の構成において、入力電圧である電圧Ｖ１あるいは電圧Ｖ２が、差動トランジスタであるＰＭＯＳあるいはＮＭＯＳのソース領域とウェル領域で構成されるＰＮジャンクションの順方向がオンしてしまう電圧までしか使用できないと言う問題があった。
【００１０】
例えば、図２（ａ）で示す差動トランジスタ対付近の構成を差動増幅回路に採用する場合は、入力電圧である電圧Ｖ１あるいは電圧Ｖ２は、第１ＰＭＯＳ１１０あるいは第２ＰＭＯＳ１１１のＰ型半導体であるソース領域とＮ型半導体であるウェル領域で構成されるＰＮジャンクションの順方向がオンしてしまう電圧以下では使用できない。なぜなら、該電圧以下では、定電流源１０２の電流が、第１入力端子１０４あるいは第２入力端子１０５に流れ出てしまうため、前記電流Ｉｄ１ないし前記電流Ｉｄ２が減少したり、なくなったりし、差動増幅回路の動作速度が低下したり、動作しなくなったりするとともに、第１入力端子１０４ないし第２入力端子１０５の電圧が変動してしまったりするからである。
【００１１】
また、図２（ｂ）で示す差動トランジスタ対付近の構成を採用する場合も同じように、入力電圧である電圧Ｖ１あるいは電圧Ｖ２は、第１ＮＭＯＳ１１２あるいは第２ＮＭＯＳ１１３のＮ型半導体であるソース領域とＰ型半導体であるウェル領域で構成されるＰＮジャンクションの順方向がオンしてしまう電圧以上では使用できない。なぜなら、該電圧以上では、定電流源１０２へ、第１入力端子１０４あるいは第２入力端子１０５からの電流が流れ込んでまうため、前記電流Ｉｄ１ないし前記電流Ｉｄ２が減少したり、なくなったりし、差動増幅回路の動作速度が低下したり、動作しなくなったりするとともに、第１入力端子１０４ないし第２入力端子１０５の電圧が変動してしまったりするからである。
【００１２】
【課題を解決するための手段】
そこで、本発明の手段では、第１入力端子と第２入力端子と、第１入力端子と第２入力端子の電圧差を第１トランジスタと第２トランジスタのドレイン電流の差に変換する差動トランジスタ対とからなり、前記第１トランジスタと前記第２トランジスタを、ソース領域とドレイン領域と両領域間にあるウェル領域とウェル領域の上面にあるゲート酸化膜とゲート酸化膜の上にゲート電極を有する通常のＭＯＳＦＥＴ構造に加え、ソース領域とドレイン領域とウェル領域の下に埋め込み酸化膜を介して第１導電型の基板領域を有する構造とし、前記第１トランジスタの第１導電型の基板領域を第１入力端子とし、前記第２トランジスタの第１導電型の基板領域を第１入力端子とする構成とした半導体装置とした。これにより、前記第１入力端子と前記第２入力端子は、前記ソース領域や前記ドレイン領域や前記ウェル領域と完全に絶縁されるので、前記第１入力端子あるいは前記第２入力端子の入力電圧範囲を格段に広げることが可能となる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
図１は本発明の第１の実施の形態に係わる半導体装置内の差動増幅回路における差動トランジスタ対付近の概略回路図である。図１（ａ）が、差動トランジスタ対がＳＯＩ構造のＰチャネル型ＭＯＳＦＥＴ（以降ＳＯＩＰＭＯＳと略称する。）の場合の概略回路図であり、図１（ｂ）が、差動トランジスタ対がＳＯＩ構造のＮチャネル型ＭＯＳＦＥＴ（以降ＳＯＩＮＭＯＳと略称する。）の場合の概略回路図である。
【００１５】
また、図３は、図１（ａ）ないし（ｂ）で使用されるＳＯＩＰＭＯＳあるいはＳＯＩＮＭＯＳの模式的断面図である。図３に示すように、ゲート電極３０３とゲート酸化膜３０４と、ソース領域３０１と、ドレイン領域３０２と、ウェル領域３０７と、埋め込み酸化膜３０５と、第１導電型の基板領域３０６とを有する。そして、第１導電型の基板領域３０６の上に埋め込み酸化膜３０５が有り、埋め込み酸化膜３０５の上に、ソース領域３０１とドレイン領域３０２が有る。さらに、ソース領域３０１とドレイン領域３０２の間にウェル領域３０７が有り、ウェル領域３０７の上全体にゲート酸化膜３０４が有り、ゲート酸化膜３０４の上全体にゲート電極３０３が有る構成である。
【００１６】
従って、第１導電型の基板領域３０６がゲート電極３０３、埋め込み酸化膜３０５がゲート酸化膜３０４と同じ働きをするので、第１導電型の基板領域３０６の電圧を変化させることでも、ゲート電極３０３の電圧を変化させる事と同じ効果が得られる。例えば、ＳＯＩＰＭＯＳにおいて、ゲート電極３０３の電圧とソース領域３０１の電圧を同じ電圧とし、ドレイン領域３０２の電圧をソース領域３０１の電圧未満とした場合、第１導電型の基板領域３０６の電圧を、ソース領域３０１の電圧よりも徐々に低下させて行くと、ある時点で、埋め込み酸化膜３０５とウェル領域３０７の界面付近であるウェル領域３０７に下側のチャネルが形成され、ソース領域３０１とドレイン領域３０２間に電流が流れ、その後、第１導電型の基板領域３０６の電圧の低下と伴に該電流が増加する一連のＭＯＳＦＥＴ動作が見られる。さらには、前期下側のチャネルができていない状態で、ウェル領域３０７の厚みが少ない場合、つまり、第１導電型の基板領域３０６の電圧が、ソース領域３０１の電圧より低下すると伴に、埋め込み酸化膜３０５とウェル領域３０７の界面からウェル領域３０７に伸びる下側の空乏層と、ゲート電極３０３が、ソース領域３０１より低下すると伴に、ゲート酸化膜３０４とウェル領域３０７の界面からウェル領域３０７に伸びる上側の空乏層が重なる場合や、逆に、第１導電型の基板領域３０６の電圧が、ソース領域３０１の電圧よりも高くなると伴に埋め込み酸化膜３０５とウェル領域３０７の界面からウェル領域３０７に伸びる蓄積層と、前記上側の空乏層が重なる場合は、第１導電型の基板領域３０６の電圧を変動させるとゲート電極３０３をゲート電極とするＰＭＯＳのしきい値電圧が変動すると言った従来のＰＭＯＳのバックゲート効果と同じような効果が得られる。
【００１７】
つまり、上記したように、ＳＯＩＰＭＯＳでは、第１導電型の基板領域３０６の電圧によって、前記下側のチャネルを介してソース領域３０１とドレイン領域３０２間の流れるドレイン電流が変動すること、あるいは、前記下側のチャネルができていない場合は、第１導電型の基板領域３０６の電圧によって、ゲート電極３０３をゲート電極とするＰＭＯＳのしきい値電圧が変動し、その結果、該ＰＭＯＳのソース領域３０１とドレイン領域３０２間に流れるドレイン電流が変動することを利用することで、従来のＰＭＯＳのバックゲート効果によるドレイン電流の変動と同じような効果が得られる。しかも、従来のＰＭＯＳのバックゲート効果を利用する場合は、ウェル領域の電位によっては、ソース領域３０１とウェル領域３０７のＰＮジャンクションがオンする現象が起こるが、ＳＯＩＰＭＯＳの場合は、第１導電型の基板領域３０６は、埋め込み酸化膜３０５によりソース領域３０１、ドレイン領域３０２や、ウェル領域３０７と絶縁されているので、このような現象は起こらない。
【００１８】
なお、ＳＯＩＮＭＯＳの場合については、上記したＳＯＩＰＭＯＳの場合の各領域とゲート電極３０３の電位関係を逆にすれば上記したような効果が得られるので、説明を省略する。また、ウェル領域３０７の電位については、完全空乏型のＳＯＩ構造の場合は、電位を持たす必要はない場合もあるが、電位を持たす場合や部分空乏型の場合は、ソース領域３０１と同じ電位とするか、あるいは、ソース領域３０１とウェル領域３０７とで形成されるＰＮジャンクションがオンしない程度の電位とすることを推奨する。
【００１９】
次に、上記した構造と特徴を有するＳＯＩＰＭＯＳあるいはＳＯＩＮＭＯＳを前記差動トランジスタ対に採用した場合について説明する。
【００２０】
先ず、図１（ａ）から説明する。図１（ａ）で示すように、ＧＮＤ端子よりも高い電圧の電源電圧Ｖｄｄが入力される電源端子１０１と、定電流Ｉｃを流す定電流源１０２と、第１ＳＯＩＰＭＯＳ１２０と、第２ＳＯＩＰＭＯＳ１２１と、電圧Ｖ１が入力される第１入力端子１０４と、電圧Ｖ２が入力される第２入力端子１０５と、第１ドレイン端子１０７と、第２ドレイン端子１０８と、ゲート電圧Ｖｇが入力されるゲート電圧入力端子１０６とで構成される。定電流源１０２は、電流流入側の端子が電源端子１０１に、電流流出側の端子が共通ノード１０３に接続され、第１ＳＯＩＰＭＯＳ１２０は、ソース領域が共通ノード１０３に、ドレイン領域が第１ドレイン端子１０７に、ゲート電極がゲート電圧入力端子１０６に、第１導電型の基板領域が第１入力端子１０４に接続される。第２ＳＯＩＰＭＯＳ１２１は、ソース領域が共通ノード１０３に、ドレイン領域が第２ドレイン端子１０８に、ゲート電極がゲート電圧入力端子１０６に、第１導電型の基板領域が第２入力端子１０５に接続される構成であり、通常は、第１ＳＯＩＰＭＯＳ１２０と第２ＳＯＩＰＭＯＳ１２１を全く同じ構造とし、各端子の電圧を、第１ＳＯＩＰＭＯＳ１２０と第２ＳＯＩＰＭＯＳ１２１がオンし、電圧Ｖ１と電圧Ｖ２が同じ電圧の場合、第１ドレイン端子１０７から流出する電流Ｉｄ１と第２ドレイン端子１０８から流出する電流Ｉｄ２が等しくなるように設定することで、電圧Ｖ１と電圧Ｖ２の電圧差ΔＶを、第１ＳＯＩＰＭＯＳ１２０と第２ＳＯＩＰＭＯＳ１２１の第１導電型の基板領域に与える電位の影響差によるしきい値電圧の差に変換し、さらに、該しきい値電圧の差を前記電流Ｉｄ１と前記電流Ｉｄ２の電流差ΔＩｄに変換する。なお、第１ＳＯＩＰＭＯＳ１２０と第２ＳＯＩＰＭＯＳ１２１内にある容量１２２は、第１導電型の基板領域と絶縁膜である埋め込み酸化膜とウェル領域で構成される容量を表現したものであり、第１導電型の基板領の電位が、域埋め込み酸化膜を介してウェル領域に影響する事を表現するために設けた。
【００２１】
上記したように、図１（ａ）で示す差動トランジスタ対付近の構成を、差動増幅回路等に採用することにより、図１（ａ）で示す電圧Ｖ１と電圧Ｖ２が、前記電源電圧Ｖｄｄ付近でも、第１ＳＯＩＰＭＯＳ１２０と第２ＳＯＩＰＭＯＳ１２２の第１導電型の基板領域に与える電位の影響差により、しきい値電圧差が生じるので、電圧Ｖ１と電圧Ｖ２が前記電源電圧Ｖｄｄ付近でも、前記電圧差ΔＶを、前記電流差ΔＩｄに変換することができるのはもちろんのこと、従来の差動トランジスタ対付近の構成で問題となったウェル領域とソース領域のＰＮジャンクションがオンする電圧Ｖ１ないし電圧Ｖ２では機能を果たさないと言う問題点が解決できる。
【００２２】
次に、図１（ｂ）を説明する。図１（ｂ）で示すように、ＧＮＤ端子１０９と、定電流Ｉｃを流す定電流源１０２と、第１ＳＯＩＮＭＯＳ１２３と、第２ＳＯＩＮＭＯＳ１２４と、電圧Ｖ１が入力される第１入力端子１０４と、電圧Ｖ２が入力される第２入力端子１０５と、第１ドレイン端子１０７と、第２ドレイン端子１０８と、ゲート電圧Ｖｇが入力されるゲート電圧入力端子１０６とで構成され、定電流源１０２は、電流流入側の端子が共通ノード１０３に、電流流出側の端子がＧＮＤ端子１０９に接続され、第１ＳＯＩＮＭＯＳ１２３は、ソース領域が共通ノード１０３に、ドレイン領域が第１ドレイン端子１０７に、ゲート電極がゲート電圧入力端子１０６に、第１導電型の基板領域が第１入力端子１０４に接続され、第２ＳＯＩＮＭＯＳ１２４は、ソース領域が共通ノード１０３に、ドレイン領域が第２ドレイン端子１０８に、ゲート電極がゲート電圧入力端子１０６に、第１導電型の基板領域が第２入力端子１０５に接続される構成であり、通常は、第１ＳＯＩＮＭＯＳ１２３と第２ＳＯＩＮＭＯＳ１２４を全く同じ構造とし、各端子の電圧を、第１ＳＯＩＮＭＯＳ１２３と第２ＳＯＩＮＭＯＳ１２４がオンし、電圧Ｖ１と電圧Ｖ２が同じ電圧の場合、第１ドレイン端子１０７から流入する電流Ｉｄ１と第２ドレイン端子１０８から流入する電流Ｉｄ２が等しくなるように設定することで、電圧Ｖ１と電圧Ｖ２の電圧差ΔＶを、第１ＳＯＩＮＭＯＳ１２３と第２ＳＯＩＮＭＯＳ１２４の第１導電型の基板領域に与える電位の影響差によるしきい値電圧の差に変換し、さらに、該しきい値電圧の差を前記電流Ｉｄ１と前記電流Ｉｄ２の電流差ΔＩｄに変換する。
【００２３】
従って、電圧Ｖ１と電圧Ｖ２がＧＮＤ端子１０９の電圧付近でも、第１ＳＯＩＮＭＯＳ１２３と第２ＳＯＩＮＭＯＳ１２４の第１導電型の基板領域に与える電位の影響差がおきるので、電圧Ｖ１と電圧Ｖ２がＧＮＤ端子１０９の電圧付近でも、前記電圧差ΔＶを、前記電流差ΔＩｄに変換することができる機能を有する。なお、第１ＳＯＩＮＭＯＳ１２３と第２ＳＯＩＮＭＯＳ１２１内にある容量１２２は、第１導電型の基板領域と絶縁膜である埋め込み酸化膜とウェル領域で構成される容量を表現したものであり、第１導電型の基板領の電位が、域埋め込み酸化膜を介してウェル領域に影響する事を表現するために設けた。
【００２４】
上記したように、図１（ｂ）で示す差動トランジスタ対付近の構成を、差動増幅回路等に採用することにより、図１（ｂ）で示す電圧Ｖ１と電圧Ｖ２がＧＮＤ端子付近の電圧でも、第１ＳＯＩＮＭＯＳ１２３と第２ＳＯＩＮＭＯＳ１２４の第１導電型の基板領域に与える電位の影響差により、しきい値電圧差が生じるので、電圧Ｖ１と電圧Ｖ２がＧＮＤ端子の電圧付近でも、前記電圧差ΔＶを、前記電流差ΔＩｄに変換することができるのはもちろんのこと、従来の差動トランジスタ対付近の構成で問題となったウェル領域とソース領域のＰＮジャンクションがオンする電圧では機能を果たさないと言う問題点が解決できる。
【００２５】
なお、図１（ａ）と（ｂ）で示す差動トランジスタ対は、両者ともに、前記埋め込み酸化膜等が破壊する電圧以下の前記第１入力端子あるいは前記第２入力端子の電圧であれば機能を果たすが、前記埋め込み酸化膜を薄くし、前記電圧差ΔＶを、前記電流差ΔＩｄに変換する効果を大きくする場合、前記第１入力端子あるいは前記第２入力端子に入力される電圧範囲内に、前記下側のチャネルが形成される場合がある。つまり、前記電圧差ΔＶを、前記電流差ΔＩｄに変換する効果の度合いに変局点を有する場合がある。この場合を嫌う場合は、前記第１入力端子あるいは前記第２入力端子に入力される電圧が、前記電源電圧Ｖｄｄ付近の場合は、図１（ａ）で示す構造を採用し、ＧＮＤ端子の電圧付近の場合は、図１（ｂ）で示す構造を採用することで、前記下側のチャネルの形成を極力抑え、前記電圧差ΔＶを、前記電流差ΔＩｄに変換する効果の大きな、差動トランジスタ対付近の回路が設計でき、さらに、この差動トランジスタ対付近の回路を利用した差動増幅回路で、コンパレータやオペアンプを設計することで、ゲインの高いコンパレータやオペアンプが設計できる。
【００２６】
また、図４は、図１（ａ）ないし（ｂ）で示す差動トランジスタ対をＳＯＩ構造のウェーハ上に作成した場合の概略断面図を示すものである。図４に示すように、第２導電型の基板領域４０２の上に位置する埋め込み酸化膜３０５との界面の一部分に各トランジスタの第１導電型の基板領域３０６をそれぞれ設け、それぞれの第１導電型の基板領域３０６の上には、埋め込み酸化膜３０５を介して、それぞれのトランジスタのソース領域３０１とドレイン領域３０２とその間に位置するウェル領域３０７を設け、さらに、それぞれのトランジスタのウェル領域３０７の上には、ゲート酸化膜３０４を設るとともに、ゲート酸化膜３０４の上にはゲート電極３０３を設け、また、それぞれのトランジスタのソース領域３０１ないしドレイン領域３０２のウェル領域３０７に接す面の反対側に、埋め込み酸化膜３０５に接するロコス酸化膜４０７を設け、それぞれのトランジスタの第１導電型の基板領域３０６は、第１導電型の基板領域３０６上に位置する埋め込み酸化膜３０５の一部分を上方向に突き抜ける構造であり、該突き抜けた第１導電型の基板領域３０６は、ロコス酸化膜４０７に囲まれる構造であるとともに、それぞれトランジスタの該突き抜けた第１導電型の基板領域部分は、第１入力端子１０４ないし第２入力端子１０５に接続される構成である。そしてさらに、それぞれのトランジスタのドレイン領域１０８は、第１ドレイン端子１０７あるいは第２ドレイン端子１０８に、ソース領域３０１は供給ノード１０３に、ゲート電極３０３は、前記ゲート電圧入力端子１０６に接続された構成である。
【００２７】
なお、第２導電型の基板領域４０２がＰ型の場合、第１導電型の基板領域３０６はＮ型であり、さらに、この場合、第２導電型の基板領域４０２の電圧は、第１入力端子１０４ないし第２入力端子１０５に入力される電圧が最も低い電圧の時でも、両基板領域で構成されるＰＮジャンクションがオンしない電圧に設定する。また、第２導電型の基板領域４０２がＮ型の場合、第１導電型の基板領域３０６はＰ型であり、さらに、この場合、第２導電型の基板領域４０２の電圧は、第１入力端子１０４ないし第２入力端子１０５に入力される電圧が最も高い電圧の時でも、両基板領域で構成されるＰＮジャンクションがオンしない電圧に設定する。また、図４では、差動トランジスタ対の概略断面図のみを示したが、他の回路のトランジスタも、差動トランジスタ対が形成されているＳＯＩ構造のウェーハ上に形成することで、他の回路の低消費化と高速化が図れることは言うまでもない。
【００２８】
また更に、図５は本発明の第２の実施の形態に係わる半導体装置内の差動増幅回路における差動トランジスタ対付近の概略回路図である。図５の（ａ）が、差動トランジスタ対が前記ＳＯＩＰＭＯＳの場合の概略回路図であり、図５の（ｂ）が、差動トランジスタ対が前記ＳＯＩＮＭＯＳの場合の概略回路図である。
【００２９】
図５に示すように、図１（ａ）と（ｂ）で示す差動トランジスタ対付近の構成に、スイッチ機能を有する第１スイッチ１３０と第２スイッチ１３１を追加し、各差動トランジスタ対のウェル領域と第１導電型の基板領域とを、第１スイッチ１３０ないし第２スイッチ１３１を介して接続した構成である。
【００３０】
上記構成とすることにより、前記スイッチ素子をオンした場合は、図５で示す電圧Ｖ１ないし電圧Ｖ２が各差動トランジスタ対のウェル領域にも入力されるので、この電圧Ｖ１ないし電圧２の変動に対する、各差動トランジスタ対のしきい値変動を、図１ないし図２で示す差動トランジスタ対よりも、大きくすることができる。つまり、図５で示す電圧Ｖ２と電圧Ｖ１の電圧差ΔＶに対する、図５で示す前期電流Ｉｄ１と前記電流Ｉｄ２の差である前記ΔＩｄが、図１ないし図２で示す構成よりも大きくなる。
【００３１】
一方、図５で示す電圧Ｖ１ないし電圧Ｖ２が、各差動トランジスタ対のウェル領域とソース領域とで形成されるＰＮジャンクションの順方向がオンする電圧領域の場合は、前記したような従来と同様な問題が生じるので、前記スイッチ素子をオフして、この問題を解決できる。
【００３２】
従って、図５の（ａ）ないし（ｂ）の差動トランジスタ対付近の構成を、差動増幅回路の差動トランジスタ対付近に採用しすることにより、図１（ａ）ないし（ｂ）の差動トランジスタ対付近の構成を、差動増幅回路の差動トランジスタ対付近に採用する場合の特徴に加え、各差動トランジスタ対のウェル領域とソース領域で形成されるＰＮジャンクションの順方向がオンしない領域においては該差動増幅回路の増幅率を増大させることができる。
【００３３】
以上述べてきたように、本発明の差動トランジスタ対付近の構成を採用した差動増幅回路を用いて、コンパレータ回路やオペアンプ等を設計することにより、従来のコンパレータ回路やオペアンプ等よりも広い範囲の電圧が比較やあるいは増幅できるようになり、その結果、このコンパレータ回路や、オペアンプ等を搭載する半導体装置の性能向上が図れる。
【００３４】
【発明の効果】
本発明によれば、半導体装置内部の差動トランジスタ対を用いたコンパレータ回路やオペアンプ等電力の比較あるいは増幅できる電圧範囲を向上させることができるので、半導体装置の性能向上が図れる。
【図面の簡単な説明】
【図１】本発明における第１の実施の形態を示す半導体装置内の差動トランジスタ対付近の概略回路図である。
【図２】従来の半導体装置内の差動トランジスタ対付近の概略回路図である。
【図３】本発明における実施の形態を示す半導体装置内の差動トランジスタ対に用いるＳＯＩ構造のＭＯＳの概略断面図である。
【図４】本発明における第２の実施の形態を示す半導体装置内の差動トランジスタ対をＳＯＩ構造のウェーハ上に形成した場合の概略断面図である。
【図５】本発明における第２の実施の形態を示す半導体装置内の差動トランジスタ対付近の概略回路図である。
【符号の説明】
１０１    電源端子
１０２    定電流源
１０３    共通ノード
１０４    第１入力端子
１０５    第２入力端子
１０６    ゲート電圧入力端子
１０７    第１ドレイン端子
１０８    第２ドレイン端子
１０９    ＧＮＤ端子
１１０    第１ＰＭＯＳ
１１１    第２ＰＭＯＳ
１１２    第１ＮＭＯＳ
１１３    第２ＮＭＯＳ
１２０    第１ＳＯＩＰＭＯＳ
１２１    第２ＳＯＩＰＭＯＳ
１２２    容量
１２３    第１ＳＯＩＮＭＯＳ
１２４    第２ＳＯＩＮＭＯＳ
１３０    第１スイッチ
１３１    ２スイッチ
【図１】
0004137510.tif 000002
【図２】
0004137510.tif 000003
【図３】
0004137510.tif 000004
【図４】
0004137510.tif 000005
【図５】
0004137510.tif 000006