(57)【特許請求の範囲】
【請求項１】
ディジタルデータ伝送の伝送データを深さＮにてビットインタリーブして出力するビットインタリーブ回路と、
前記ビットインタリーブして出力された伝送データを深さＮにてビットデインタリーブするビットデインタリーブ回路において、
前記ビットインタリーブ回路及びビットデインタリーブ回路は、
Ｎ×（Ｎ−１）＋１ビットの段数のシフトレジスタと、
前記シフトレジスタの入力側から［｛Ｎ−（Ｎ−ｎ）｝×（Ｎ−１）＋１］段目（ただし、ｎ＝０、１、・・Ｎ）のシフトレジスタの各出力をそれぞれ入力とする（Ｎ＋１）入力・１出力のマルチプレクサでそれぞれ構成され、
前記ビットインタリーブ回路の前記マルチプレクサは、
伝送データのビットデータが前記ビットインタリーブ回路のシフトレジスタの第１段目（ｎ＝０）に入力したときは、
該ビットデータを前記シフトレジスタの第１段目から読み出して出力し、
つぎのビットデータが前記シフトレジスタに入力したときは、最終段である［｛Ｎ−（Ｎ−ｎ）｝×（Ｎ−１）＋１］段目（ｎ＝Ｎ）のビットデータを読み出して出力し、
以下、伝送データのビットデータが前記シフトレジスタに入力されるごとに、［｛Ｎ−（Ｎ−ｎ）｝×（Ｎ−１）＋１］段目のデータをｎ＝Ｎ−１からｎ＝０の順で読み出して出力し伝送データのインタリーブを行い、
前記ビットデインタリーブ回路の前記マルチプレクサは、
前記インタリーブを行った伝送データのビットデータが前記ビットデインタリーブ回路のシフトレジスタに入力されるごとに［｛Ｎ−（Ｎ−ｎ）｝×（Ｎ−１）＋１］段目のデータをｎ＝Ｎから０の順で読み出して出力し伝送データのデインタリーブを行う、
ことを特徴とするビットインタリーブ回路及びビットデインタリーブ回路。
【発明の詳細な説明】
【０００１】
本発明は、移動体通信におけるインタリーブ動作において、インタリーブあるいはデインタリーブ前後のビット転送速度が変化せず、かつ均一なビット転送速度になる連続送受信でのインタリーブまたはデインタリーブ回路に関する。
【０００２】
【従来の技術】
従来より、移動通信における基地局と移動局との間は、特に都市内においては、多くの建造物で反射、回折、散乱を受けた電波の多重波伝播路が構成されている。この多重波による定在波のために、移動局が市街地等で移動しながら受信するときには瞬時的に受信電界が変動するレイリーフェージングが発生し、伝送するデータに集中的な誤り、即ちバースト誤りが発生する。該バースト誤りへの効果的な対処方法として、例えば、デジタル方式自動車電話システム（ＲＣＲ  ＳＴＤ−２７Ｂ）等に示されるビットインタリーブ方式がある。
前記ビットインタリーブ方式は、送信側のインタリーブ動作によって、送受信間で発生するフェージングの周期に比べて十分長い周期のビット間で伝送するデータのビットの入れ替えを行い、その並べ替えられたビット列を送信し、これに対応して受信側では、デインタリーブ動作によって送信側で並べ替えられたビット列を元のデータに復元する技術である。
この操作により、送受信間のフェージングによってビット列に発生した集中的な誤り（バースト誤り）を、ランダム誤りに変換することができ、誤り訂正符号を適用してデータを伝送する場合、誤り訂正能力の高いランダム訂正符号の適用が可能になる。
【０００３】
前記インタリーブ動作においては、フェージングによって発生するバースト誤りの長さに対応してインタリーブの大きさ（深さ）Ｎが決められ、また、伝送するデータはインターリーブの深さの整数（Ｍ）倍の大きさのブロックに分割されて伝送される。
図３は、ビットインタリーブ及びデインタリーブ動作の概念図を示し、同図（ａ）は送信側におけるビットインタリーブ、同図（ｂ）は受信側におけるビットデインタリーブ動作を示すものである。また、図３においては、動作の説明を容易にするためインターリーブの深さＮは３、データのブロックの大きさはＭ＝５の１５ビットとする。
図３（ａ）に示すように、前記の１ブロック１５ビットの入力データ（０、１、２、・・、１３、１４）は、送信側において、５列３段のデータを書き込み・読み出しできるバッファ３１に、同図の書き込み順序のように、前記入力データを１段１列目から２列目、３列目に順次書込み、２段目以降同一処理を繰り返して、１ブロック分のデータを書き込む。
次に、前記バッファ３１に書き込まれたデータは、同図の読み出し順序のように、１段１列目から縦方向に読み出す。この結果、入力データ列は、同図に示す出力データ（０、５、１０、・・・、９、１４）のビット列に変更される。このようにインタリーブされたビット列が受信側に送信される。
【０００４】
また、図３（ｂ）に示すように、受信側では、送信側と同じ５列３段のバッファ３２を用意し、同図の書き込み順序のように、送信されてきた１５個のビット列を縦方向に書き込む。次に、書き込まれたデータを、同図の読み出し順序のように、横方向に読み出す。このデインタリーブ動作の結果、同図の入力データに示す（０、５、１０、・・・、９、１４）のビット列は、同図の出力データに示す（０、１、２、・・・、２２、２３）のインタリーブ前のビット列に復元される。
上記の動作によって、もし、送受信間のフェージングによってビット列に集中的な誤り（バースト誤り）が発生したとしても、受信側のデインタリーブによって分散され、ランダム誤りに変換される。
【０００５】
図４は、従来のビットインタリーブ回路の一例を示す構成概要図で、説明を容易にするためにＮ＝３、Ｍ＝５として構成されたものであり、同図（ａ）は送信側のビットインタリーブ回路、同図（ｂ）は受信側のビットデインタリーブ回路である。
同図（ａ）に示すように、前記ビットインタリーブ回路は、１本の入力データを５本に出力する１入力・５出力のデマルチプレクサ４１、該デマルチプレクサ４１の出力にそれぞれ接続されたシフト段数１のシフトレジスタ４２、シフト段数３のシフトレジスタ４３、４４、４５、４６及び前記シフトレジスタ４２〜４６にそれぞれ接続された５入力・１出力のマルチプレクサ４７で構成される。
入力データは、１ブロック分のデータの後に、その入力時間の４倍の時間の空白の後に次のブロックが入力するというバースト状の入力になっている。
【０００６】
上記構成において、１５ビットのデータ列（０、１、２、・・・、１２、１３、１４）がデマルチプレクサ４１に入力すると、該デマルチプレクサ４１から制御信号にに基づいて前記入力を１ビットずつシフトレジスタ４２、シフトレジスタ４３、シフトレジスタ４４、シフトレジスタ４５、シフトレジスタ４６、シフトレジスタ４２・・の順に繰り返し出力する。その結果、シフトレジスタ４２には（０、５、１０、・・）のビットデータ列が、シフトレジスタ４３には（１、６、１１、・・）のビットデータ列が、以下同様にしてシフトレジスタ４６には（４、９、１４、・・）のビットデータ列が入力されることになる。
前記のシフトレジスタ４２〜４６の出力は、それぞれマルチプレクサ４７に入力され、制御信号に基づいて、次に説明するタイミングでマルチプレクサ４７からインタリーブされたデータとして出力される。
【０００７】
前記マルチプレクサ４７からの出力のタイミングは、最初、マルチプレクサ４７はシフトレジスタ４２に接続しておき、１５ビットの入力データがシフトレジスタ４２〜４６に入力されている間に、シフトレジスタ４２からの０、５、１０の３ビットのデータを読み出し出力する。次にマルチプレクサ４７の接続をシフトレジスタ４３に切り替え、該シフトレジスタ４３のラッチイネーブル信号を制御して１、６、１１の３ビットのデータを順次読み出して出力する。以下同様にして、最後にマルチプレクサ４７の接続をシフトレジスタ４６に切り替え、該シフトレジスタ４６のラッチイネーブル信号を制御して４、９、１４の３ビットのデータを順次読み出して出力する。
上記の動作の結果、入力のデータ列は、（０、５、１０、・・、１、６、・・、２、７、・・、４、９、１４）のビット列に変換される。
前記の動作を、１ブロックのデータ入力の４倍の時間の空白後に入力する次のデータのブロックごとに行うことによって、全伝送データのインタリーブ処理が行われる。
【０００８】
インタリーブ処理されたデータは、受信側の図４（ｂ）のデインタリーブ回路に入力される。
同図に示すように、該デインタリーブ回路は１３段のシフトレジスタ４８と、該シフトレジスタ４８の１、４、７、１０、１３段目の出力をそれぞれ入力とし、該入力を１本のデータ列として出力する５入力・１出力のマルチプレクサ４９で構成される。
上記構成において、インタリーブ処理されたビット列（０、５、１０、・・、１、６、・・、２、７、・・、４、９、１４）がシフトレジスタ４８に入力すると、最初のビットデータ“０”がシフトレジスタ４８の最終段の１３段目までシフトされてきたとき前記マルチプレクサ４９は、制御信号に基づいて前記シフトレジスタ４８の１３段目、１０段目、７段目、４段目、１段目の出力を、この順序で読み出し出力する。この動作を、１５ビットのデータが全て入力されるまで繰り返す。
上記動作の結果、マルチプレクサ４９の出力データは、（０、１、２・・２２、２３）のインタリーブ処理前の伝送データに復元される。
【０００９】
なお、一般的な深さＮ、データのブロックの大きさＮ×Ｍの場合のインタリーブ回路は、１入力・Ｍ出力のデマルチプレクサと、該デマルチプレクサの出力をそれぞれの入力とする１段のシフトレジスタ１個及びＮ段のシフトレジスタ（Ｍ−１）個と、該Ｍ個のシフトレジスタの出力信号を入力して１本のデータとして出力するＭ入力・１出力のマルチプレクサで構成される。
また、前記インタリーブ回路に対応するデインタリーブ回路は、｛ (Ｍ−１)Ｎ＋１｝段のシフトレジスタと、該シフトレジスタの｛ (Ｍ−ｍ)×Ｎ＋１｝（ただし、ｍ＝１、２、・・Ｍ）段の出力信号をそれぞれ入力して１本のデータとして出力するＭ入力・１出力のマルチプレクサで構成される。
【００１０】
【発明が解決しようとする課題】
しかしながら、図４（ａ）のインターリーブ回路においては、例えば、シフトレジスタ４２の出力は、最初のビットの後、５ビット目のタイミングで次のビットがマルチプレクサ４７に読み出されて出力される。その結果、インターリーブ後の出力データのビット伝送速度は、インターリーブ前の入力データの速度の１／５、即ち１／Ｍの速度になる。
また、図４（ｂ）のデインターリーブ回路においては、シフトレジスタ４８にデータが入力されてから次のデータが入力される間に、１段目と４段目と７段目１０段目と１３段目の５段のシフトレジスタの出力を読み出して、デインターリーブ後のデータとして出力する。その結果、デインターリーブ後のビット伝送速度は、デインターリーブ前伝送速度の５倍、即ちＭ倍の速度になる。
また、デインタリーブ動作の出力データは、インタリーブ動作の場合の入力データと同様に１ブロック分のデータの後に４ブロック分の空白の時間を有する間欠的なデータとなる。
従って、伝送するデータは、インタリーブ処理前とデインタリーブ処理後に、それぞれ送受信間のデータ伝送速度のインタリーブの深さ倍の速度に変換し、且つインタリーブ処理前では連続データを間欠的なデータ列に、デインタリーブ処理後には間欠的なデータ列を連続データに変更処理しなければならない。
このため、より高速のクロック信号で、複雑な制御を行う必要があり、大規模で複雑な回路構成となり、装置が大型で消費電力が増大するという問題があった。
また、伝送する連続データをブロックに分割してインタリーブ及びデインタリーブ処理しているので、ブロックの最初と最後のビットの位置は入れ替わらず連続した順番になってしまい、均一なビットインターリーブが行えないという問題もある。
本発明は、上記課題を解決するためになされたものであって、インタリーブ処理前後のデータの伝送速度が同一で、均一なビットインタリーブ動作が行えるインターリーブおよびデインターリーブ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記問題を解決するため、本発明に係わるビットインタリーブ回路及びビットデインタリーブ回路は、ディジタルデータ伝送の伝送データを深さＮにてビットインタリーブして出力するビットインタリーブ回路と、前記ビットインタリーブして出力された伝送データを深さＮにてビットデインタリーブするビットデインタリーブ回路において、前記ビットインタリーブ回路及びビットデインタリーブ回路は、Ｎ×（Ｎ−１）＋１ビットの段数のシフトレジスタと、前記シフトレジスタの入力側から［｛Ｎ−（Ｎ−ｎ）｝×（Ｎ−１）＋１］段目（ただし、ｎ＝０、１、・・Ｎ）のシフトレジスタの各出力をそれぞれ入力とする（Ｎ＋１）入力・１出力のマルチプレクサでそれぞれ構成され、前記ビットインタリーブ回路の前記マルチプレクサは、伝送データのビットデータが前記ビットインタリーブ回路のシフトレジスタの第１段目（ｎ＝０）に入力したときは、該ビットデータを前記シフトレジスタの第１段目から読み出して出力し、つぎのビットデータが前記シフトレジスタに入力したときは、最終段である［｛Ｎ−（Ｎ−ｎ）｝×（Ｎ−１）＋１］段目（ｎ＝Ｎ）のビットデータを読み出して出力し、以下、伝送データのビットデータが前記シフトレジスタに入力されるごとに、［｛Ｎ−（Ｎ−ｎ）｝×（Ｎ−１）＋１］段目のデータをｎ＝Ｎ−１からｎ＝０の順で読み出して出力し伝送データのインタリーブを行い、前記ビットデインタリーブ回路の前記マルチプレクサは、前記インタリーブを行った伝送データのビットデータが前記ビットデインタリーブ回路のシフトレジスタに入力されるごとに［｛Ｎ−（Ｎ−ｎ）｝×（Ｎ−１）＋１］段目のデータをｎ＝Ｎから０の順で読み出して出力し伝送データのデインタリーブを行う、ことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明を図面に示した実施の形態に基づいて詳細に説明する。
図１は、本発明に係わるインタリーブ回路の実施の一形態例を示す構成概要図である。
同図に示すように、上記インタリーブ回路は、深さＮのインタリーブ動作を行い、シフト段数がＮ×(Ｎ−１)＋１のシフトレジスタ１と、(Ｎ＋１)入力・１出力のマルチプレクサ２とで構成される。前記シフトレジスタ１は入力端から｛Ｎ−(Ｎ−ｎ)｝×(Ｎ−１)＋１（ただしｎ＝０、１、・・Ｎ）段目のシフトレジスタにそれぞれ出力端を有し、これらの出力は、前記マルチプレクサ２の(Ｎ＋１)個の入力にそれぞれ接続されている。
【００１３】
上記構成のインタリーブ回路において、データがシフトレジスタ１に入力するごとに、マルチプレクサ２は、前記シフトレジスタ１の出力端との接続を、１段目から順に最終段のＮ×(Ｎ−１)＋１段目、更に元の１段目・・、の順に切り替えて接続し、その出力を読み出して出力する。
【００１４】
また、図１に示される回路は、上記インタリーブ動作に対応するデインタリーブ動作をも行うことができるものであり、同図をデインタリーブ回路とする場合においても、インタリーブ回路の場合と同様に、深さＮでインタリーブされたデータがシフトレジスタ１に入力するごとに、マルチプレクサ２は、前記シフトレジスタ１の出力端との接続を、１段目から順に最終段のＮ×(Ｎ−１)＋１段目、更に元の１段目、・・、の順に切り替えて接続し、その出力を読み出して出力する。
【００１５】
上記構成のインタリーブ及びデインタリーブ回路の動作を、従来技術と対比させるために、図２（ａ）に示す図１におけるＮ＝３、即ち、深さ３のインタリーブ回路の構成概要図と図２（ｂ）に示す図１におけるＮ＝３、即ち、深さ３のデインタリーブ回路の構成概要図とで説明する。
図２（ａ）のインタリーブ回路は、７段のシフトレジスタ１１と、該シフトレジスタ１１の１段目と３段目と５段目と７段目のシフトレジスタの出力をそれぞれの入力とし、前記各段の入力を制御信号に従って１本の伝送路に出力する４入力・１出力のマルチプレクサ１２とで構成される。
上記構成において、入力データ（−６、−５、−４、−３、−２、−１、０、１、２、３、・・）がシフトレジスタ１に入力し、ビットデータ“０”が１段目のシフトレジスタに入力すると、この“０”が入力する前に１段目から６段目のシフトレジスタにシフトされていたデータは２段目から７段目にシフトされる。それと同時に、マルチプレクサ１２は、制御信号に従って前記シフトレジスタ１１の１段目と接続し、その出力“０”を読み出して出力する。
次のビットデータ“１”が１段目のシフトレジスタに入力すると、シフトレジスタ１１が内部データをシフトし、この時マルチプレクサ１２は、制御信号に従ってシフトレジスタ１の７段目と接続し、その出力“−５”を読み出して出力する。
【００１６】
以下同様にして、次のビットデータ“２”が入力すると、シフトレジスタ１１が動作しマルチプレクサ１２は５段目の“−２”を、更に次のビットデータ“３”が入力すると、マルチプレクサ１２は３段目のデータ“１”を、それぞれ読み出して出力する。
この後、データが入力するごとに、シフトレジスタ１１が動作すると同時に、マルチプレクサ１２は、１段目、７段目、５段目、３段目、１段目・・のシフトレジスタの出力を読み出して出力する。
この結果、入力データは、インタリーブ処理されたビット列（０、−５、−２、１、４、−１、２、・・）に変換される。
【００１７】
図２（ｂ）に示すデインタリーブ回路は、図２（ａ）のインタリーブ回路と同一の回路構成であり、７段のシフトレジスタ２１と、該シフトレジスタ２１の１段目と３段目と５段目と７段目のシフトレジスタの出力をそれぞれの入力とし、前記各段の入力を制御信号に従って１本の伝送路に出力する４入力・１出力のマルチプレクサ２２とで構成される。
上記構成のデインタリーブ回路にインタリーブされたビット列（０、−５、−２、１、４、−１、２、５、８、３、・・）が順次シフトレジスタ２１に入力され、該ビット列の７番目のデータ“２”が入力された時、マルチプレクサ２２は、シフトレジスタ２１の７段目と接続し、その出力“０”を読み出して出力する。次に、ビット列の８番目のデータ“５”が入力された時、マルチプレクサ２２は、５段目と接続し、その出力“１”を読み出して出力する。
同様にして、次のビットデータが入力された時、マルチプレクサ２２は３段目の“２”を、更に次のビットデータが入力された時、マルチプレクサ２２は１段目のデータ“３”を読み出して出力する。
この後、ビットデータが入力されるごとにシフトレジスタ２１が動作するとともに、マルチプレクサ２２は、７段目、５段目、３段目、１段目・・の出力を読み出してデータとして出力する。
この結果、入力データはデインタリーブ処理されたビット列（０、１、２、３、・・）の、インタリーブ前のデータに復元される。
【００１８】
【発明の効果】
以上説明したように、本発明に係わるインタリーブ回路及びデインタリーブ回路は、連続した入力データをインタリーブ処理することが可能であり、また両回路におけるそれぞれの処理の前後のビット伝送速度は同一の速度である。
このため、従来のようにブロックの最初と最後のビットの位置が入れ替わらず連続した順番になってしまうという問題も解決して、均一な効果の高いインタリーブ処理を行うことができ、更に、大規模な回路で複雑な制御を行う必要がなく、装置の小型・低消費電力化が可能になるという著しい効果がある。
また、インタリーブ回路とデインタリーブ回路を同一の回路で構成することができるので、汎用性が高く製造コストの低減に大いに貢献できる。
【図面の簡単な説明】
【図１】本発明に係わる、深さＮの連続受信用ビットインタリーブ及びビットデインタリーブ回路の実施の一形態例を示す構成概要図
【図２】（ａ）は、図１におけるＮ＝３の連続受信用ビットインタリーブ回路の構成概要図、（ｂ）は、図１におけるＮ＝３の連続受信用ビットデインタリーブ回路の構成概要図
【図３】（ａ）は、深さ３のビットインタリーブの概念図、（ｂ）は、深さ３のビットデインタリーブの概念図
【図４】（ａ）は、従来の、深さ３のビットインタリーブ回路の構成概要図、（ｂ）は、従来の、深さ３のビットデインタリーブ回路の構成概要図
【符号の説明】
１・・Ｎ（Ｎ−１）＋１段のシフトレジスタ、
２・・Ｎ＋１入力１出力のマルチプレクサ、
１１・・７段のシフトレジスタ、
１２・・４入力１出力のマルチプレクサ、
２１・・７段のシフトレジスタ、
２２・・４入力１出力のマルチプレクサ、
３２・・バッファ、
４１・・１入力５出力のマルチプレクサ、
４２・・１段のシフトレジスタ、
４３、４４、４５、４６、・・３段のシフトレジスタ、
４７・・５入力１出力のマルチプレクサ、
４８・・１３段のシフトレジスタ、
４９・・５入力１出力のマルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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