(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられた導電層あるいは半導体基板上に絶縁膜を介して設けられた導電層を有する半導体装置であって、前記導電層上に設けられた第１の絶縁膜と、前記第１の絶縁膜に設けられた前記導電層の一部を露出する開孔部と、前記開孔部の側壁に設けられた第１の導電膜と、前記第１の導電膜及び露出した前記導電層の直上に積層された第２の導電膜と、前記第２の導電膜の側壁に設けられた第３の導電膜と、前記第２及び第３の導電膜を平坦に埋め込んだ第２の絶縁膜と、前記第２及び第３の導電膜に接続した配線体とを備えてなることを特徴とする半導体装置。
【請求項２】
前記第１の導電膜が前記開孔部に平坦に埋め込まれていることを特徴とする特許請求の範囲請求項１記載の半導体装置。
【請求項３】
前記第１及び第２の絶縁膜が複数の絶縁膜からなることを特徴とする特許請求の範囲請求項１記載の半導体装置。
【請求項４】
半導体基板に形成された導電層あるいは半導体基板上に絶縁膜を介して形成された導電層を有する半導体装置において、前記導電層を平坦に埋め込む絶縁膜を形成する工程と、前記導電層上を含む全面に薄い第１の絶縁膜を形成する工程と、前記第１の絶縁膜を選択的に開孔し、前記導電層の一部を露出する工程と、第１の導電膜を形成し、前記開孔部の側壁にのみ残す工程と、前記第１の導電膜及び露出した導電層の直上に選択的に第２の導電膜を積層する工程と、第３の導電膜を形成し、前記第２の導電膜の側壁にのみ残す工程と、第２の絶縁膜を形成し、前記第２及び第３の導電膜を平坦に埋め込む工程と、前記第２及び第３の導電膜に選択的に配線体を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体集積回路に係り、特に高集積、高性能且つ高信頼なプラグに関する。
従来、下層導電領域と上層配線体との接続を形成する場合、下層導電領域上に形成した絶縁膜に、下層導電領域の一部を露出するビアホールを設け、このビアホールに金属膜からなるプラグを埋め込み、このプラグに上層配線体を接続することにより、下層導電領域と上層配線体との接続を形成していたが、高集積化に従い、ビアホールが微細になり、アスペクト比が大きくなるにつれて、微細なビアホールに均一且つ平坦なプラグを埋め込むことが難しくなって来つつある。
そこで、さらなる高集積化に対応でき、どのような微細化にも対応可能で、電気的特性に優れ、信頼性の高いプラグを形成できる手段が要望されている。
【０００２】
【従来の技術】
図12は従来の半導体装置の模式側断面図で、半導体集積回路の一部に形成された、下層配線体上に設けられた微細なビアホールを埋め込んだプラグを示しており、51はｐ型のシリコン基板、52は燐珪酸ガラス（PSG ）膜、53はバリアメタル（Ti／TiN ）、54はAlCu配線、55はバリアメタル（Ti／TiN ）、56は層間絶縁膜（SiO2）、57はビアホール、58はバリアメタル（Ti／TiN ）、59はプラグ（Ｗ）、60はバリアメタル（Ti／TiN ）、61はAlCu配線、62はバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型のシリコン基板51上に絶縁膜（PSG ）52を介して形成された上下にバリアメタル（Ti／TiN ）（53、55）を有する下層配線体（AlCu配線）54と上下にバリアメタル（Ti／TiN ）（60、62）を有する上層配線体（AlCu配線）61との接続が、層間絶縁膜56に設けられた微細なビアホール57をバリアメタル（Ti／TiN ）58を介して埋め込まれた導電膜（Ｗ）59によるプラグを介して取られている構造が形成されている。
したがって、平坦化された絶縁膜上に下層配線体及び上層配線体を形成できるため、ステップカバレッジのよい、マイグレーションに強い、信頼性の高い配線体を形成することは可能である。しかし、ビアホールを埋め込んだ、バリアメタルを有するプラグを介在させることにより、下層配線体と上層配線体とは一応オーミックな接続は可能であるが、微細なビアホールを側面及び底面から等方的に埋め込むために、ビアホールが微細になればなるほど、ビアホールのアスペクト比（ビアホールの内径に対するビアホールの深さの比）が大きくなればなるほど、ビアホールの中央部に空洞が生じてしまい、均一な埋め込みができないプラグを形成することになり、コンタクト抵抗が増大し、電気的特性が劣化するという寿命上の問題があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、平坦に形成された下層配線体と上層配線体を接続するために、層間絶縁膜を開孔するビアホールにバリアメタルを有するプラグを埋め込み、このプラグを介することによって、オーミックな接続を形成しているが、ビアホールが微細になるにしたがい、ビアホールのアスペクト比が大きくなるにつれて、導電膜が均一に埋め込めなくなり、空洞を有するプラグが形成されるため、コンタクト抵抗が増大し、電気的な特性が劣化するという寿命上の問題が顕著になってきたことである。
【０００４】
【課題を解決するための手段】
上記課題は、半導体基板上に絶縁膜を介して設けられた導電層と、前記導電層上に設けられた第１の絶縁膜と、前記第１の絶縁膜に設けられた前記導電層の一部を露出する開孔部と、前記開孔部の側壁に設けられた第１の導電膜と、前記第１の導電膜及び露出した前記導電層の直上に積層された第２の導電膜と、前記第２の導電膜の側壁に設けられた第３の導電膜と、前記第２及び第３の導電膜を平坦に埋め込んだ第２の絶縁膜と、前記第２及び第３の導電膜に接続した配線体とを備えてなる本発明の半導体装置によって解決される。
【０００５】
【作    用】
即ち、本発明の半導体装置においては、ｐ型のシリコン基板上に絶縁膜を介して上下にバリアメタルを有する導電層（下層配線）が設けられ、この導電層を平坦に埋め込んだ平坦化用絶縁膜が設けられ、この平坦になった絶縁膜及び導電層上に薄い第１の絶縁膜が設けられ、この第１の絶縁膜を選択的に開孔し、導電層の一部を露出する微細な開孔部が設けられ、この開孔部の側壁に第１の導電膜（バリアメタル）が設けられ、第１の導電膜及び露出した導電層の直上に自己整合して第２の導電膜（プラグ、選択化学気相成長導電膜）が設けられ、この第２の導電膜（プラグ）の側壁に第３の導電膜（バリアメタル）が設けられ、第２の導電膜（プラグ）及び第３の導電膜を平坦に埋め込んだ厚い第２の絶縁膜が設けられ、第２の導電膜（プラグ）及び第３の導電膜に接続した上下にバリアメタルを有する配線体が設けられている構造に形成されている。
したがって、アスペクト比が大きな（４以上）ビアホール埋め込み型ではなく、アスペクト比が極めて小さな（１以下）開孔部の埋め込みを含む積層型のプラグを形成できること、極めて微細な開孔部に自己整合したプラグを形成できること、内部に空洞を生じない、均一構造のプラグを形成できること、コンタクト抵抗が低く、電気的特性が劣化しないプラグを形成できること、側壁を２種のバリアメタルで覆い、絶縁膜との密着性の悪さを改善したプラグを形成できること等が可能である。
即ち、極めて高集積、高性能且つ高信頼な大規模半導体集積回路の形成を可能とする超微細積層構造のプラグを得ることが可能となる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明の半導体装置における第１の実施例の模式側断面図、図２は本発明の半導体装置における第２の実施例の模式側断面図、図３は本発明の半導体装置における第３の実施例の模式側断面図、図４は本発明の半導体装置における第４の実施例の模式側断面図、図５は本発明の半導体装置における第５の実施例の模式側断面図、図６〜図１１は本発明の半導体装置における製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１は本発明の半導体装置における第１の実施例の模式側断面図で、半導体集積回路の一部に形成された、下層配線体上に設けられた超微細な積層構造のプラグを示しており、１は1015cm-3程度のｐ型のシリコン基板、２は１μm程度の燐珪酸ガラス（PSG ）膜、３は50nm程度のバリアメタル（Ti／TiN ）、４は0.5μm 程度のAlCu配線（数％のCuを含む）、５は50nm程度のバリアメタル（Ti／TiN ）、６は0.6μm 程度の平坦化用絶縁膜（SiO2）、７は50nm程度の第１の絶縁膜（SiO2）、８は内径100 nm程度の微細な開孔部、９は幅20nm程度の第１の導電膜（バリアメタル、TiN ）、10は0.8μm 程度の積層構造の第２の導電膜（プラグ、選択化学気相成長タングステン膜）、11は幅20nm程度の第３の導電膜（バリアメタル、TiN ）、12は0.8μm 程度の第２の絶縁膜（PSG ）、13は50nm程度のバリアメタル（Ti／TiN ）、14は0.5μm 程度のAlCu配線（数％のCuを含む）、15は50nm程度のバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型のシリコン基板１上に絶縁膜（PSG ）２を介して上下にバリアメタル（Ti／TiN ）（３、５）を有するAlCu配線４が設けられ、このAlCu配線４を平坦に埋め込んだ平坦化用絶縁膜（SiO2）６が設けられ、この平坦になった絶縁膜（SiO2）６及びAlCu配線４上に薄い第１の絶縁膜（SiO2）７が設けられ、この第１の絶縁膜（SiO2）７を選択的に開孔し、AlCu配線４の一部を露出する開孔部８が設けられ、この開孔部８の側壁に第１の導電膜（バリアメタル、TiN ）９が設けられ、第１の導電膜９及び露出したAlCu配線４の直上に第２の導電膜（プラグ、選択化学気相成長タングステン膜）10が設けられ、この第２の導電膜（プラグ）10の側壁に第３の導電膜（バリアメタル、TiN ）11が設けられ、第２の導電膜（プラグ）10及び第３の導電膜11を平坦に埋め込んだ厚い第２の絶縁膜（PSG ）12が設けられ、第２の導電膜（プラグ）10及び第３の導電膜11に接続した上下にバリアメタル（Ti／TiN ）（13、15）を有するAlCu配線14が設けられている構造に形成されている。ここで本発明のプラグ10は側壁に第１の導電膜９が形成された浅い開孔部を埋め、且つ柱状構造に積層されたものである。
したがって、アスペクト比が大きな（４以上）ビアホール埋め込み型ではなく、アスペクト比が極めて小さな（１以下）開孔部の埋め込みを含む積層型のプラグを形成できること、極めて微細な開孔部に自己整合したプラグを形成できること、内部に空洞を生じない、均一構造のプラグを形成できること、コンタクト抵抗が低く、電気的特性が劣化しないプラグを形成できること、側壁を２種のバリアメタルで覆い、絶縁膜との密着性の悪さを改善したプラグを形成できること等により、高集積、高性能且つ高信頼を併せ持つ超微細積層構造のプラグを形成することができる。
【０００７】
図２は本発明の半導体装置における第２の実施例で、半導体集積回路の一部に形成された、下層配線体上に設けられた超微細な積層構造のプラグを示しており、１〜15は図１と同じ物を示している。
同図においては、上下にバリアメタル（Ti／TiN ）（３、５）を有するAlCu配線４上の一部に設けられる微細な開孔部８にバリアメタル（TiN ）９が平坦に埋め込まれている以外は第１の実施例と同じ積層構造のプラグが形成されている。アスペクト比が極めて小さい場合は、微細な開孔部にバリアメタルを平坦に埋め込んでもよく、本実施例においても第１の実施例の効果を可能にすることができる。
【０００８】
図３は本発明の半導体装置における第３の実施例で、半導体集積回路の一部に形成された、下層配線体上に設けられた超微細な積層構造のプラグを示しており、１〜13は図１と同じ物を、16はエッチング用ストッパー膜(Si3N4) 、17は絶縁膜（PSG ）、18はバリアメタル（Ti／TiN ）、19はCu配線を示している。
同図においては、上層配線体（Cu配線）19の形成にダマシンプロセス（層間絶縁膜に配線溝を形成しておき、配線を形成し、化学的機械研磨により配線溝に配線を埋め込む方法）を使用した場合を示しており、第２の絶縁膜がPSG 膜12及びエッチングストッパー用のSi3N4 膜16からなり、バリアメタル（Ti／TiN ）18を有するCu配線19が層間絶縁膜（PSG ）17に埋め込まれている以外は第１の実施例と同じ積層構造のプラグが形成されている。
本実施例においても第１の実施例の効果を可能にすることができる。
【０００９】
図４は本発明の半導体装置における第４の実施例で、半導体集積回路の一部に形成された、ＭＩＳ電界効果トランジスタのソースドレイン領域上に設けられた超微細な積層構造のプラグを示しており、１、６〜15は図１と同じ物を、20は素子分離領域形成用のトレンチ及び埋め込み酸化膜（SiO2）、21はｎ型ソースドレイン領域、22はｎ+ 型ソースドレイン領域、23はゲート酸化膜（SiO2）、24はゲート電極（PolySi／ＷSi）、25は下地酸化膜（SiO2）、26はサイドウオール（SiO2）、27は不純物ブロック用の酸化膜（SiO2）を示している。
同図においては、ソースドレイン領域上に形成される第１の絶縁膜が、20nm程度の酸化膜（SiO2）27、200 nm程度の平坦化用絶縁膜（SiO2）６及び10nm程度の絶縁膜（SiO2）７からなり、この３層の膜に開孔部を設け、側壁にバリアメタル（TiN ）９を形成し、このバリアメタル（TiN ）９及び露出したｎ+ 型ソースドレイン領域22に自己整合して柱状構造に積層された側壁にバリアメタル（TiN ）11を有するプラグ10が設けられ、第２の絶縁膜（PSG ）12により平坦に埋め込まれたバリアメタル（TiN ）11を有するプラグ10に接続した上下にバリアメタル（Ti／TiN ）（13、15）を有するAlCu配線14が設けられている構造に形成されている。
本実施例においては、開孔部８のアスペクト比はやや大きくなるが、第１の実施例の効果を可能にすることができる。
【００１０】
図５は本発明の半導体装置における第５の実施例で、貼り合わせＳＯＩウエハーを利用して形成したＳＯＩ構造の半導体集積回路の一部に形成された、ＭＩＳ電界効果トランジスタのメタルソースドレイン領域上に設けられた超微細な積層構造のプラグを示しており、１、７〜15、20〜22は図１及び図４と同じ物を、28は貼り合わせ用の酸化膜（SiO2）、29はｐ型のＳＯＩ基板、30はメタルソースドレイン領域（Ｗ）、31はゲート酸化膜（SiO2／Ta2O5 ）、32はバリアメタル（TiN ）、33はゲート電極（Al）を示している。
同図においては、貼り合わせ用の酸化膜（SiO2）28上に設けられたｐ型のＳＯＩ基板29にｎ型及びｎ+ 型ソースドレイン領域（21、22）が設けられ、このｐ型のＳＯＩ基板29の両端に接して、それぞれメタルソースドレイン領域（Ｗ）30が設けられ、メタルソースドレイン領域30間のｐ型のＳＯＩ基板29の直上にゲート酸化膜（SiO2／Ta2O5 ）31を介してバリアメタル（TiN ）32を有するゲート電極（Al）33が平坦に埋め込まれている構造からなるｎチャネルのＭＩＳ電界効果トランジスタが形成されている。このメタルソースドレイン領域30上に薄い第１の絶縁膜（SiO2）７が設けられ、この第１の絶縁膜７を選択的に開孔し、メタルソースドレイン領域30の一部を露出する開孔部８が設けられ、この開孔部８の側壁にバリアメタル（TiN ）９が設けられ、バリアメタル９及び露出したメタルソースドレイン領域30の直上にプラグ（選択化学気相成長タングステン膜）10が設けられ、このプラグ10の側壁にバリアメタル（TiN ）11が設けられ、プラグ10及びバリアメタル11を平坦に埋め込んだ厚い第２の絶縁膜（PSG ）12が設けられ、プラグ10及びバリアメタル11に接続した上下にバリアメタル（Ti／TiN ）（13、15）を有するAlCu配線14が設けられている構造に形成されている。
本実施例においても第１の実施例の効果を可能にすることができる。
なお上記説明においては、プラグを形成する導電層としての下層配線体としてはAlCU配線について記述しているが、ゲート電極配線であっても、メモリー型半導体集積回路に使用されるワード線のようなものであってもよいし、開孔部は１領域の導電層に開孔する場合に限定されず、異なる２以上の領域の導電層に開孔する場合であってもよい。またバリアメタルとなる第１及び第３の導電膜はTiN に限定されるものではなく、プラグとなる第２の導電膜もＷに限定されるものではない。
【００１１】
次いで本発明に係る半導体装置の製造方法の一実施例について図６〜図１１及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（トランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
図６
ｐ型のシリコン基板１上に化学気相成長法により、１μm程度の燐珪酸ガラス（PSG ）膜２を成長する。次いでスパッタにより、バリアメタルとなるTi、TiN ３を順次成長する。次いでスパッタにより、導電層となる下層配線のAl（数％のCuを含む）４を0.5μm 程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiN ５を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（Ti／TiN ）５、Al（数％のCuを含む）４及びバリアメタル（Ti／TiN ）３を異方性ドライエッチングして、導電層（上下にバリアメタルを有するAlCu配線）４を形成する。
図７
次いで化学気相成長法により、0.6 μm程度の平坦化用の絶縁膜（PSG ）６を成長する。次いで化学的機械研磨（ＣＭＰ）して、PSG 膜６及び上下にバリアメタルを有するAlCu配線４を平坦に形成する。（薄い第１の絶縁膜７を成長する際にシリコンウエハー上が平坦化されていることが必要である。）
図８
次いで化学気相成長法により、50nm程度の第１の絶縁膜(SiO2)７を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、第１の絶縁膜(SiO2)７を選択的に異方性ドライエッチングし、AlCu配線４の一部を露出する開孔部８を形成する。次いでスパッタにより、第１の導電膜となるバリアメタル（TiN ）９を成長する。次いで異方性ドライエッチングし、開孔部８の側壁のみに第１の導電膜（TiN ）９を形成する。（この際、露出したバリアメタル５の一部が多少エッチングされても問題ない。）
図９
次いで第１の導電膜（TiN ）９及び露出した導電層（上下にバリアメタルを有するAlCu配線）４の直上に柱状構造の第２の導電膜（選択化学気相タングステン膜）10を成長する。
図10
次いでスパッタにより、第３の導電膜となるバリアメタル（TiN ）11を成長する。次いで異方性ドライエッチングし、第２の導電膜（選択化学気相タングステン膜）10の側壁のみに第３の導電膜（TiN ）11を形成する。（こうして第２の導電膜（選択化学気相タングステン膜）10の周囲を第１及び第３の導電膜（TiN ）（９、11）で覆い密着性の悪い絶縁膜から分離する）
図11
次いで化学気相成長法により、第２の絶縁膜となる燐珪酸ガラス（PSG ）膜12を0.8 μm程度成長する。次いで化学的機械研磨（ＣＭＰ）して、第２の絶縁膜（PSG ）12及び側壁に第３の導電膜（TiN ）11を有する第２の導電膜（選択化学気相タングステン膜）10を平坦に形成する。
図１
次いでスパッタにより、バリアメタルとなるTi、TiN 13を順次成長する。次いでスパッタにより、配線体となる上層配線のAl（数％のCuを含む）14を0.5μm 程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiN 15を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（Ti／TiN ）15、Al（数％のCuを含む）14及びバリアメタル（Ti／TiN ）13を異方性ドライエッチングして、配線体（上下にバリアメタルを有するAlCu配線）15を形成し、本願発明の半導体装置を完成する
。
【００１２】
【発明の効果】
以上説明のように本発明によれば、半導体基板に形成された導電層（ソースドレイン領域）あるいは半導体基板上に絶縁膜を介して形成された導電層（下層配線、ゲート電極配線、ＳＯＩ構造のメタルソースドレイン領域等）に平坦に設けられた薄い第１の絶縁膜に導電層の一部を露出する微細な開孔部が設けられ、この開孔部の側壁に第１の導電膜（バリアメタル）が設けられ、第１の導電膜及び露出した導電層の直上に自己整合して第２の導電膜（プラグ、選択化学気相成長導電膜）が設けられ、第２の導電膜の側壁に第３の導電膜（バリアメタル）が設けられ、第２の導電膜（プラグ）及び第３の導電膜を平坦に埋め込んだ厚い第２の絶縁膜が設けられ、第２の導電膜（プラグ）及び第３の導電膜に接続した上下にバリアメタルを有する配線体が設けられている構造に形成されている。
したがって、アスペクト比が大きな（４以上）ビアホール埋め込み型ではなく、アスペクト比が極めて小さな（１以下）開孔部の埋め込みを含む積層型のプラグを形成できること、極めて微細な開孔部に自己整合したプラグを形成できること、内部に空洞を生じない、均一構造のプラグを形成できること、コンタクト抵抗が低く、電気的特性が劣化しないプラグを形成できること、側壁を２種のバリアメタルで覆い、絶縁膜との密着性の悪さを改善したプラグを形成できること等が可能である。
即ち、極めて高集積、高性能且つ高信頼な大規模半導体集積回路の形成を可能とする超微細積層構造のプラグを得ることができる。
【図面の簡単な説明】
【図１】  本発明の半導体装置における第１の実施例の模式側断面図
【図２】  本発明の半導体装置における第２の実施例の模式側断面図
【図３】  本発明の半導体装置における第３の実施例の模式側断面図
【図４】  本発明の半導体装置における第４の実施例の模式側断面図
【図５】  本発明の半導体装置における第５の実施例の模式側断面図
【図６】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図７】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図８】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図９】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図１０】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図１１】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図１２】  従来の半導体装置の模式側断面図
【符号の説明】
１  ｐ型のシリコン基板
２  絶縁膜（PSG ）
３  バリアメタル（Ti／TiN ）
４  導電層（AlCu配線）
５  バリアメタル（Ti／TiN ）
６  平坦化用絶縁膜（SiO2）
７  薄い第１の絶縁膜（SiO2）
８  微細な開孔部
９  第１の導電膜（TiN ）
10  第２の導電膜（選択化学気相成長タングステン膜）
11  第３の導電膜（TiN ）
12  厚い第２の絶縁膜（PSG ）
13  バリアメタル（Ti／TiN ）
14  AlCu配線
15  バリアメタル（Ti／TiN ）
16  エッチング用ストッパー膜(Si3N4)
17  絶縁膜（PSG ）
18  バリアメタル（Ti／TiN ）
19  Cu配線
20  素子分離領域形成用のトレンチ及び埋め込み酸化膜（SiO2）
21  ｎ型ソースドレイン領域
22  ｎ+ 型ソースドレイン領域
23  ゲート酸化膜（SiO2）
24  ゲート電極（PolySi／ＷSi）
25  下地酸化膜（SiO2）
26  サイドウオール（SiO2）
27  不純物ブロック用の酸化膜（SiO2）
28  貼り合わせ用の酸化膜（SiO2）
29  ｐ型のＳＯＩ基板
30  メタルソースドレイン領域（Ｗ）
31  ゲート酸化膜（SiO2／Ta2O5 ）
32  バリアメタル（TiN ）
33  ゲート電極（Al）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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