(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタと、所定周波数の高周波信号が入力される入力パッドと、上記入力パッドと上記電界効果トランジスタのソース端子とを接続する入力配線と、出力パッドと、上記出力パッドと上記電界効果トランジスタのドレイン端子とを接続する出力配線と、制御パッドと、上記制御パッドと電界効果トランジスタのゲート端子とを接続する制御配線と、一端が上記入力配線に、他端が上記出力配線に接続され、上記電界効果トランジスタとは異なる位相にて上記高周波信号を上記出力端子に供給するバイパス回路と、ソース端子およびドレイン端子のうちの一方が入力配線あるいは出力配線に接続され、上記電界効果トランジスタに対してオン／オフ制御が同相で行われる同相電界効果トランジスタと、一端が上記同相電界効果トランジスタのソース端子およびドレイン端子のうちの他方に、他端が半導体基板の基準電位に接続される同相整合配線と、上記同相電界効果トランジスタのソース端子とドレイン端子との間に接続される同相バイパス配線と、上記制御パッドと同相電界効果トランジスタのゲート端子とを接続する同相制御配線と、これらが一体的に形成される半導体基板とを備える移相器。
【請求項２】
半導体基板に形成され、ソース端子およびドレイン端子のうちの一方が入力配線あるいは出力配線に接続され、電界効果トランジスタに対してオン／オフ制御が逆相で行われる逆相電界効果トランジスタと、
上記半導体基板上に形成される逆相制御パッドと、
上記半導体基板に形成され、一端が上記逆相電界効果トランジスタのソース端子およびドレイン端子のうちの他方に、他端が半導体基板の基準電位に接続される逆相整合配線と、
半導体基板に形成され、逆相電界効果トランジスタのソース端子とドレイン端子との間に接続される逆相バイパス配線と、
上記半導体基板上に形成され、逆相制御パッドと逆相電界効果トランジスタのゲート端子とを接続する逆相制御配線とを備える請求項１記載の移相器。
【請求項３】
逆相整合配線は、抵抗素子を介して半導体基板の基準電位に接続されていることを特徴とする請求項２記載の移相器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はアクティブフェーズドアレイアンテナのビーム制御などにおいて利用される移相器に係り、特に、低損失化、小型化が可能な移相器に関するものである。
【０００２】
【従来の技術】
図１５は“２０ＧＨＺ  ＬＴＣＣ  ＰＨＡＳＥＤ  ＡＲＲＡＹ  ＭＯＤＵＬＥ”（ＩＥＥＥ  ＭＴＴ−Ｓ  Ｄｉｇｅｓｔ，１９９６年）に掲載された従来の移相器の構成を示すブロック図である。図において、１は半導体基板、３は所定周波数の高周波信号が入力される入力パッド、５は出力パッド、３９は制御信号に応じてオン／オフ動作する電界効果トランジスタ３９ａおよびこれのソース−ドレイン間に並列接続された共振インダクタ３９ｂとからなる第一スイッチ、４０は第一配線、４１は制御信号に応じてオン／オフ動作する電界効果トランジスタ４１ａおよびこれのソース−ドレイン間に並列接続された共振インダクタ４１ｂとからなる第二スイッチ、４２は逆相制御信号に応じてオン／オフ動作する電界効果トランジスタ４２ａおよびこれのソース−ドレイン間に並列接続された共振インダクタ４２ｂとからなる第三スイッチ、４３は上記第一配線４０とは異なる電気長さに形成される第二配線、４４は逆相制御信号に応じてオン／オフ動作する電界効果トランジスタ４４ａおよびこれのソース−ドレイン間に並列接続された共振インダクタ４４ｂとからなる第四スイッチである。
【０００３】
次に動作について説明する。
第一スイッチ３９の電界効果トランジスタ３９ａおよび第二スイッチ４１の電界効果トランジスタ４１ａをオン制御する制御信号を入力するとともに、第三スイッチ４２の電界効果トランジスタ４２ａおよび第四スイッチ４４の電界効果トランジスタ４４ａをオフ制御する逆相制御信号を入力すると、第一配線４０が入力パッド３と出力パッド５との間に接続される。そして、入力パッド３から入力される所定の周波数の高周波信号は、第一スイッチ３９、第一配線４０、第二スイッチ４１を介して出力パッド５から出力される。
【０００４】
第一スイッチ３９の電界効果トランジスタ３９ａおよび第二スイッチ４１の電界効果トランジスタ４１ａをオフ制御する制御信号を入力するとともに、第三スイッチ４２の電界効果トランジスタ４２ａおよび第四スイッチ４４の電界効果トランジスタ４４ａをオン制御する逆相制御信号を入力すると、第二配線４３が入力パッド３と出力パッド５との間に接続される。そして、入力パッド３から入力される所定の周波数の高周波信号は、第三スイッチ４２、第二配線４３、第四スイッチ４４を介して出力パッド５から出力される。
【０００５】
そして、第二配線４３と第一配線４０とは異なる電気長さに形成されているので、上記制御信号および逆相制御信号を切り替えることにより、同一の入力高周波信号に対して異なる２種類の位相の高周波信号を出力することができる。
【０００６】
【発明が解決しようとする課題】
従来の移相器は以上のように構成されているので、第一配線４０および第二配線４３のいずれかの経路を高周波信号が通過するためには２つの電界効果トランジスタ（３９ａと４１ａあるいは４２ａと４４ａ）を通過する必要があり、この２つの電界効果トランジスタのオン抵抗により高周波信号が不要に減衰してしまうなどの課題がある。特に、実際にアクティブフェーズドアレイアンテナのビーム制御などにおいて利用しようとした場合には、このような移相器を多段に接続する必要があって、この２つの電界効果トランジスタのオン抵抗が累積して高周波信号を減衰してしまうので問題となる。
【０００７】
また、従来の移相器は以上のように構成されているので、２種類の位相に切り替えるために合計４つの電界効果トランジスタ３９ａ，４１ａ，４２ａ，４４ａが用いられており、この４つの電界効果トランジスタ３９ａ，４１ａ，４２ａ，４４ａを配設する空間を確保する必要があるため、一定以上の小型化を図ることが難しくなっている。特に、実際にアクティブフェーズドアレイアンテナのビーム制御などにおいて利用しようとして、移相器を多段に接続する場合などのように移相器全体の小型化を図りつつ位相の設定分解能の向上を図る上では障害となる。
【０００８】
更に、単に２つの位相での切替を考えた場合、配線としては理想的には所定の位相差が選られる１つの配線のみがあれば十分であるが、上述したように従来の移相器では４つの電界効果トランジスタ３９ａ，４１ａ，４２ａ，４４ａを使用しているため、その間の電気的な接続を確保するために配線を引き回す必要があって、第一配線４０と第二配線４３とを引き回すための領域の大きさも一定以上確保する必要があるため、一定以上の小型化を図ることが難しくなっている。特に、実際にアクティブフェーズドアレイアンテナのビーム制御などにおいて利用しようとして、移相器を多段に接続する場合などのように移相器全体の小型化を図りつつ位相の設定分解能の向上を図る上では障害となる。
【０００９】
この発明は上記のような課題を解決するためになされたもので、低損失で、小型化が可能な移相器を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る移相器は、半導体基板に形成され、ソース端子およびドレイン端子のうちの一方が入力配線あるいは出力配線に接続される同相電界効果トランジスタと、半導体基板に形成され、一端が上記同相電界効果トランジスタのソース端子およびドレイン端子のうちの他方に、他端が半導体基板の基準電位に接続される同相整合配線と、半導体基板に形成され、同相電界効果トランジスタのソース端子とドレイン端子との間に接続される同相バイパス配線と、上記半導体基板上に形成され、制御パッドと同相電界効果トランジスタのゲート端子とを接続する同相制御配線とを備えるものである。
【００１３】
この発明に係る移相器は、半導体基板に形成され、ソース端子およびドレイン端子のうちの一方が入力配線あるいは出力配線に接続される逆相電界効果トランジスタと、上記半導体基板上に形成される逆相制御パッドと、上記半導体基板に形成され、一端が上記逆相電界効果トランジスタのソース端子およびドレイン端子のうちの他方に、他端が半導体基板の基準電位に接続される逆相整合配線と、半導体基板に形成され、逆相電界効果トランジスタのソース端子とドレイン端子との間に接続される逆相バイパス配線と、上記半導体基板上に形成され、逆相制御パッドと逆相電界効果トランジスタのゲート端子とを接続する逆相制御配線とを備えるものである。
【００１７】
この発明に係る移相器は、逆相整合配線が、抵抗素子を介して半導体基板の基準電位に接続されているものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による移相器の構成を示すブロック図である。図において、１は半導体基板、２はこの基板に形成された電界効果トランジスタ（スイッチ）、３は所定周波数の高周波信号が入力される入力パッド（入力端子）、４は一端がこの入力パッド３と電界効果トランジスタ２のソース端子とを接続する入力配線、５は出力パッド（出力端子）、６は出力パッド５と電界効果トランジスタ２のドレイン端子とを接続する出力配線である。
【００１９】
また、７は一端が入力配線４に接続されるとともに他端が出力配線６に接続されるバイパス配線（バイパス回路、誘導性回路）、８は制御信号が入力される制御パッド（制御端子）、９は制御パッド８と電界効果トランジスタ２のゲート端子とを接続する制御配線である。
【００２０】
次に動作について説明する。
制御パッド８から電界効果トランジスタ２をオン制御する制御信号を入力すると、電界効果トランジスタ２がバイパス配線７の両端をショートし、入力パッド３から入力される所定の周波数の高周波信号は、入力配線４、電界効果トランジスタ２、出力配線６を介して出力パッド５から出力される。
【００２１】
図２はこの発明の実施の形態１による移相器において電界効果トランジスタ２をオン制御したときの等価回路を示す回路図である。図において、１０は電界効果トランジスタ２のオン抵抗、１１および１２はそれぞれ電界効果トランジスタ２の基板間容量である。
【００２２】
また、制御パッド８から電界効果トランジスタ２をオフ制御する制御信号を入力すると、電界効果トランジスタ２はソース端子とドレイン端子との間がオープン状態となって容量性素子として動作する。
【００２３】
図３はこの発明の実施の形態１による移相器において電界効果トランジスタ２をオフ制御したときの等価回路を示す回路図である。図において、１３はバイパス配線７のインダクタンス、１４は電界効果トランジスタ２のオフ容量である。
【００２４】
そして、入力パッド３から入力される所定の周波数の高周波信号は、入力配線４、インダクタンス１３とオフ容量１４とからなる共振回路、出力配線６を介して出力パッド５から出力される。
【００２５】
ここで、このような制御信号により生じる高周波信号の位相差Δφは下記式（１）に示すような値となる。但し、φ（ｏｎ）およびφ（ｏｆｆ）はそれぞれオン制御状態およびオフ制御状態の回転位相、Ｌはバイパス配線７のインダクタンス値、ωは入力パッド３から入力する高周波信号の角速度周波数、Ｃは電界効果トランジスタ２のオフ容量である。
【００２６】
Δφ  ＝  φ（ｏｆｆ）−φ（ｏｎ）  ＝  ωＣ／（１−ω２ＬＣ）・・・（１）
【００２７】
従って、バイパス配線７をそのインダクタンス値Ｌが下記式（２）を満たすように形成すれば所望の位相差Δφを発生させることができる。
【００２８】
Ｌ  ＝  （１／ωＣ−１／Δφ）／ω                    ・・・（２）
【００２９】
以上のように、この実施の形態１によれば、電界効果トランジスタ２と、所定周波数の高周波信号が入力される入力パッド３と、入力パッド３と上記電界効果トランジスタ２のソース端子とを接続する入力配線４と、出力パッド５と、出力パッド５と電界効果トランジスタ２のドレイン端子とを接続する出力配線６と、制御パッド８と、制御パッド８と電界効果トランジスタ２のゲート端子とを接続する制御配線９と、一端が上記入力配線４に、他端が出力配線６に接続され、電界効果トランジスタ２とは異なる位相にて高周波信号を出力パッド５に供給するバイパス配線７と、これらが一体的に形成される半導体基板１とを備えるので、電界効果トランジスタ２を制御信号でオン／オフ制御するだけで、入力パッド３から入力される高周波信号の位相を変化させることができる効果がある。
【００３０】
従って、４つの電界効果トランジスタを用いた従来の移相器に比べて、電界効果トランジスタ２のオン抵抗１０による高周波信号の減衰量を抑制することができ、しかも、２種類の位相に切り替えるために必要な電界効果トランジスタ２の個数を４個から１個に減らすことができ、更に、それにともなって信号配線長の引き回し長さを削減することができる。その結果、アクティブフェーズドアレイアンテナのビーム制御などに利用したとしても、多段接続時の累積オン抵抗による高周波信号の減衰量が問題となることはなく、しかも、使用トランジスタ数の削減、信号配線長の削減により格段の小型化を図りつつ位相の設定分解能を向上させることができる効果がある。
【００３１】
実施の形態２．
図４はこの発明の実施の形態２による移相器の構成を示すブロック図である。図において、１５はソース端子が出力配線６に接続される同相電界効果トランジスタ、１６は一端が上記同相電界効果トランジスタ１５のドレイン端子に、他端が半導体基板１の基準電位に接続される同相整合配線、１７は同相電界効果トランジスタ１５のソース端子とドレイン端子との間に接続され、高周波信号の周波数においてオフ時の同相電界効果トランジスタ１５と共振する同相バイパス配線、１８は制御パッド８と同相電界効果トランジスタ１５のゲート端子とを接続する同相制御配線である。これ以外は実施の形態１と同様の構成であり説明を省略する。尚、同相電界効果トランジスタ１５は、電界効果トランジスタ２に対してオン／オフ制御が同相で（連動して）行われることから、同相を付与している。また、同相整合配線１６、同相バイパス配線１７および同相制御配線１８は、同相電解効果トランジスタ１５に接続されていることから「同相」としている。
【００３２】
次に動作について説明する。
制御パッド８から電界効果トランジスタ２をオン制御する制御信号を入力すると、同相電界効果トランジスタ１５もオン状態となり、同相整合配線１６が電界効果トランジスタ２のドレイン端子に直接接続された状態と等価な状態となる。
【００３３】
図５はこの発明の実施の形態２による移相器において電界効果トランジスタ２をオン制御するときの等価回路を示す回路図である。図において、１９は同相整合配線１６のインダクタンスである。
【００３４】
そして、基板間容量１２に対して同相整合配線１６のインダクタンス１９が並列に接続されているので、電界効果トランジスタ２のドレイン端子の出力インピーダンスが出力配線６の入力インピーダンスと一致するようにこのインダクタンス１９を設定することで、電界効果トランジスタ２のドレイン端子と出力配線６との整合を確保することができ、電界効果トランジスタ２のドレイン端子から出力配線６への伝播の際に高周波信号の反射を生じないようにすることができる。
【００３５】
従って、基板間容量１２による整合ずれをこのインダクタンス１９で補償し、入力する高周波信号の反射を低減させることができる。また、このインダクタンス１９がない場合には、バイパス配線７の電気長さのみで所定の位相差を形成する必要があってバイパス配線７の電気長さに起因する整合ずれも発生し易かったが、基本的にインダクタンス１９で位相進みを発生させることができるので、バイパス配線７の電気長さはその位相進みを打ち消すような短いインダクタンス１３とすればよく、その分、バイパス配線７の電気長さに起因する整合ずれを抑制し、入力する高周波信号の反射を低減させることができる。
【００３６】
制御パッド８から電界効果トランジスタ２をオフ制御する制御信号を入力すると、同相電界効果トランジスタ１５もオフ制御される。この状態の等価回路は図３と同様である。これ以外の動作は実施の形態１と同様であり説明を省略する。
【００３７】
なお、このように共振動作する同相電界効果トランジスタ１５と同相バイパス配線１７とは一般的に単極単投スイッチ（ＳＰＳＴスイッチ）と呼ばれている。
【００３８】
以上のように、この実施の形態２によれば、半導体基板１に形成され、ソース端子が出力配線６に接続される同相電界効果トランジスタ１５と、半導体基板１に形成され、一端が上記同相電界効果トランジスタ１５のドレイン端子に、他端が半導体基板１の基準電位に接続される同相整合配線１６と、半導体基板１に形成され、同相電界効果トランジスタ１５のソース端子とドレイン端子との間に接続される同相バイパス配線１７と、上記半導体基板１上に形成され、制御パッド８と同相電界効果トランジスタ１５のゲート端子とを接続する同相制御配線１８とを備えるので、電界効果トランジスタ２と同様に同相電界効果トランジスタ１５もオン／オフ制御され、電界効果トランジスタ２がオン状態における基板間容量１２と同相整合配線１６とを整合させることができる効果がある。
【００３９】
従って、電界効果トランジスタ２がオン状態である場合には、基板間容量１２による入力パッド３と出力パッド５との間の整合ずれを抑制することができ、入力パッド３から入力された高周波信号を反射させることなく出力パッド５から出力させることができるので、基板間容量１２による高周波信号の減衰量を抑制してより一層の低損失化を図ることができる効果がある。
【００４０】
なお、この実施の形態２では出力パッド５側に整合回路（１５，１６，１７，１８により構成される。）を設けたが、同様の回路を入力パッド３側に設けても同様にソース端子側において整合をとって反射を抑制する効果を得ることができる。
【００４１】
実施の形態３．
図６はこの発明の実施の形態３による移相器の構成を示すブロック図である。図において、２０はソース端子が入力配線４に接続される逆相電界効果トランジスタ、２１は逆相制御パッド、２２は一端が逆相電界効果トランジスタ２０のドレイン端子に、他端が半導体基板１の基準電位に接続される逆相整合配線、２３は逆相電界効果トランジスタ２０のソース端子とドレイン端子との間に接続され、高周波信号の周波数においてオフ時の逆相電界効果トランジスタ２０と共振する逆相バイパス配線、２４は逆相制御パッド２１と逆相電界効果トランジスタ２０のゲート端子とを接続する逆相制御配線である。これ以外の構成は実施の形態２と同様であり同一の符号を付して説明を省略する。尚、逆相電界効果トランジスタ２０は、電界効果トランジスタ２に対してオン／オフ制御が逆相で行われることから、逆相としている。また、逆相制御パッド２１、逆相整合配線２２、逆相バイパス配線２３および逆相制御配線２４は、逆相電解効果トランジスタ２０に接続されていることから「逆相」としている。
【００４２】
次に動作を説明する。
制御パッド８から電界効果トランジスタ２をオフ制御する制御信号を入力するとともに、逆相制御パッド２１から逆相電界効果トランジスタ２０をオン制御する逆相制御信号を入力すると、逆相整合配線２２が電界効果トランジスタ２のソース端子に直接接続された状態と等価な状態となる。
【００４３】
図７はこの発明の実施の形態３による移相器において電界効果トランジスタ２をオフ制御したときの等価回路を示す回路図である。図において、２５は逆相整合配線のインダクタンスである。
【００４４】
そして、基板間容量１１に対して逆相整合配線２２のインダクタンス２５が並列に接続されているので、電界効果トランジスタ２のソース端子の入力インピーダンスが入力配線４の出力インピーダンスと一致するようにこのインダクタンス２５を設定することで、電界効果トランジスタ２のソース端子と入力配線４との整合を確保することができ、入力パッド３から電界効果トランジスタ２のソース端子への伝播の際に高周波信号の反射を生じないようにすることができる。
【００４５】
制御パッド８から電界効果トランジスタ２をオン制御する制御信号を入力するとともに、逆相制御パッド２１から逆相電界効果トランジスタ２０をオフ制御する逆相制御信号を入力すると、逆相電界効果トランジスタ２０がオフ制御され、図５と同様の等価回路となる。これ以外の動作は実施の形態２と同様であり説明を省略する。
【００４６】
以上のように、この実施の形態３によれば、半導体基板１に形成され、ソース端子が入力配線４に接続される逆相電界効果トランジスタ２０と、上記半導体基板１上に形成される逆相制御パッド２１と、上記半導体基板１に形成され、一端が上記逆相電界効果トランジスタ２０のドレイン端子に、他端が半導体基板１の基準電位に接続される逆相整合配線２２と、半導体基板１に形成され、逆相電界効果トランジスタ２０のソース端子とドレイン端子との間に接続される逆相バイパス配線２３と、上記半導体基板１上に形成され、逆相制御パッド２１と逆相電界効果トランジスタ２０のゲート端子とを接続する逆相制御配線２４とを備えるので、電界効果トランジスタ２とは逆の位相にて逆相電界効果トランジスタ２０がオン／オフ制御され、電界効果トランジスタ２がオフ状態における基板間容量１１と逆相整合配線２２とを整合させることができる効果がある。
【００４７】
従って、電界効果トランジスタ２がオフ状態である場合には、基板間容量１１による入力パッド３と出力パッド５との間の整合ずれを抑制することができ、入力パッド３から入力された高周波信号を反射させることなく出力パッド５から出力させることができるので、基板間容量１１による高周波信号の減衰量を抑制してより一層の低損失化を図ることができる効果がある。
【００４８】
また、実施の形態２と同様に、電界効果トランジスタ２がオン状態である場合にも、基板間容量１２による入力パッド３と出力パッド５との間の整合ずれを抑制することができ、入力パッド３から入力された高周波信号を反射させることなく出力パッド５から出力させることができるので、基板間容量１２による高周波信号の減衰量を抑制してより一層の低損失化を図ることができる効果がある。
【００４９】
なお、この実施の形態３では出力パッド５側に整合回路（１５，１６，１７，１８により構成される。）を設けるとともに、入力パッド３側に整合回路（２０，２１，２２，２３，２４により構成される。）を設けたが、これらの整合回路の配置を入れ替えても同様の効果を得ることができる。
【００５０】
実施の形態４．
図８はこの発明の実施の形態４による移相器の構成を示すブロック図である。図において、２６は一端が入力配線に接続されるバイパス配線（バイパス回路、誘導性回路）、２７はバイパス配線２６の他端と出力配線６との間に接続される抵抗素子（バイパス回路）である。これ以外の構成は実施の形態１と同様であり同一の符号を付して説明を省略する。
【００５１】
次に動作について説明する。
制御パッド８から電界効果トランジスタ２をオン制御する制御信号を入力すると、電界効果トランジスタ２がバイパス配線２６および抵抗素子２７の両端をショートし、図２と同様の等価回路となる。
【００５２】
制御パッド８から電界効果トランジスタ２をオフ制御する制御信号を入力すると、電界効果トランジスタ２はソース端子とドレイン端子との間がオープン状態となって容量性素子として動作する。
【００５３】
図９はこの発明の実施の形態４による移相器において電界効果トランジスタ２をオフ制御したときの等価回路を示す回路図である。図において、２８はバイパス配線２６のインダクタンス、２９は抵抗素子２７の抵抗である。
【００５４】
そして、入力パッド３から入力される所定の周波数の高周波信号は、抵抗素子２７の抵抗２９により減衰されながら、入力配線４、バイパス配線２６、抵抗素子２７、出力配線６を介して出力パッド５から出力される。これ以外の動作は実施の形態１と同様であり説明を省略する。
【００５５】
従って、この抵抗素子２７の抵抗値を電界効果トランジスタ２のオン抵抗と同様の値に設定することにより、入力パッド３から入力される高周波信号の減衰量を、電界効果トランジスタ２のオン／オフに拘わらず揃えることができ、つまり出力する高周波信号の位相に拘わらず一定の振幅の高周波信号を出力することができるようになる。
【００５６】
以上のように、この実施の形態４によれば、一端が入力配線４に接続されるバイパス配線２６と、バイパス配線２６の他端と出力配線６との間に接続される抵抗素子２７とからなるので、電界効果トランジスタ２のオフ状態において高周波信号を減衰させることができる。従って、電界効果トランジスタ２がオン状態におけるオン抵抗による高周波信号の減衰量と同様に、オフ状態においても高周波信号を減衰させることができるので、電界効果トランジスタ２のオン／オフ制御により通過位相を変化させた時の高周波信号の通過振幅差を低減することができる効果がある。
【００５７】
なお、この実施の形態４では、入力配線４側にバイパス配線２６、出力配線６側に抵抗素子２７を配設しているが、この順番は逆であっても同様の効果がある。
【００５８】
実施の形態５．
図１０はこの発明の実施の形態５による移相器の構成を示すブロック図である。図において、３０は一端が入力配線４に接続される第一バイパス配線（バイパス配線、バイパス回路）、３１は一端が第一バイパス配線３０に接続されるとともに他端が出力配線６に接続される第二バイパス配線（バイパス配線、バイパス回路）、３２は第一バイパス配線３０と第二バイパス配線３１との接続点に一端が接続されるとともに他端が半導体基板１の基準電位に接続される抵抗素子（バイパス回路）である。これ以外の構成は実施の形態１と同様であり同一の符号を付して説明を省略する。
【００５９】
次に動作について説明する。
制御パッド８から電界効果トランジスタ２をオン制御する制御信号を入力すると、電界効果トランジスタ２が第一バイパス配線３０と第二バイパス配線３１の両端をショートし、図２と同様の等価回路となる。
【００６０】
制御パッド８から電界効果トランジスタ２をオフ制御する制御信号を入力すると、電界効果トランジスタ２はソース端子とドレイン端子との間がオープン状態となって容量性素子として動作する。
【００６１】
図１１はこの発明の実施の形態５による移相器において電界効果トランジスタ２をオフ制御したときの等価回路を示す回路図である。図において、３３は第一バイパス配線３０のインダクタンス、３４は第二バイパス配線３１のインダクタンス、３５は抵抗素子３２による抵抗である。
【００６２】
そして、入力パッド３から入力される所定の周波数の高周波信号は、抵抗素子３２の抵抗３５により減衰されながら、入力配線４、第一バイパス配線３０、第二バイパス配線３１、出力配線６を介して出力パッド５から出力される。これ以外の動作は実施の形態１と同様であり説明を省略する。
【００６３】
従って、この抵抗素子３２による減衰量を電界効果トランジスタ２のオン抵抗による減衰量と同等の値に設定することにより、入力パッド３から入力される高周波信号の減衰量を、電界効果トランジスタ２のオン／オフに拘わらず揃えることができ、つまり高周波信号の位相に拘わらず一定の振幅の高周波信号を出力することができるようになる。なお、この実施の形態５の抵抗素子３２の抵抗値は実施の形態４の抵抗素子２７の抵抗値よりも大きな値となる。
【００６４】
以上のように、この実施の形態５によれば、入力配線４と出力配線６との間において互いに直列に接続される２つのバイパス配線３０，３１と、２つのバイパス配線３０，３１の接続点と半導体基板１の基準電位との間に接続される抵抗素子３２とからなるので、電界効果トランジスタ２のオフ状態において高周波信号を減衰させることができる。従って、電界効果トランジスタ２がオン状態におけるオン抵抗１０による高周波信号の減衰量と同様に、オフ状態においても高周波信号を減衰させることができるので、電界効果トランジスタ２のオン／オフ制御により通過位相を変化させた時の高周波信号の通過振幅差を低減することができる効果がある。
【００６５】
実施の形態６．
図１２はこの発明の実施の形態６による移相器の構成を示すブロック図である。図において、３６は入力配線４や出力配線６よりも薄く形成された高抵抗のバイパス配線（バイパス回路、誘導性回路）である。これ以外の構成は実施の形態１と同様であり同一の符号を付して説明を省略する。
【００６６】
次に動作について説明する。
制御パッド８から電界効果トランジスタ２をオン制御する制御信号を入力すると、電界効果トランジスタ２がバイパス配線３６の両端をショートし、入力パッド３から入力される所定の周波数の高周波信号は、入力配線４、電界効果トランジスタ２、出力配線６を介して出力パッド５から出力される。
【００６７】
また、制御パッド８から電界効果トランジスタ２をオフ制御する制御信号を入力すると、電界効果トランジスタ２はソース端子とドレイン端子との間がオープン状態となって容量性素子として動作する。そして、入力パッド３から入力される所定の周波数の高周波信号は、バイパス配線３６において減衰されながら、入力配線４、バイパス配線３６、出力配線６を介して出力パッド５から出力される。
【００６８】
なお、バイパス配線３６を入力配線４や出力配線６よりも薄く形成する方法としては、例えば半導体基板１上に形成された配線層へのメッキ厚を当該バイパス配線３６に相当する部分だけ薄く形成したりすればよい。また、例えば当該バイパス配線３６の配線幅を入力配線４や出力配線６よりも狭くすることによってもバイパス配線３６を高抵抗化することができる。
【００６９】
以上のように、この実施の形態６によれば、入力配線４や出力配線６よりも薄く形成された高抵抗のバイパス配線３６を用いているので、電界効果トランジスタ２のオフ状態において高周波信号を減衰させることができる。従って、電界効果トランジスタ２がオン状態におけるオン抵抗１０による高周波信号の減衰量と同様に、オフ状態においても高周波信号を減衰させることができるので、電界効果トランジスタ２のオン／オフ制御により通過位相を変化させた時の高周波信号の通過振幅差を低減することができる効果がある。
【００７０】
実施の形態７．
図１３はこの発明の実施の形態７による移相器の構成を示すブロック図である。図において、３７は逆相整合配線２２と半導体基板１の基準電位との間に接続される抵抗素子（バイパス回路）である。これ以外の構成は実施の形態３と同様であり同一の符号を付して説明を省略する。
【００７１】
次に動作について説明する。
制御パッド８から電界効果トランジスタ２をオン制御する制御信号を入力するとともに、逆相制御パッド２１から逆相電界効果トランジスタ２０をオフ制御する逆相制御信号を入力すると、逆相電界効果トランジスタ２０がオフ制御され、図５と同様の等価回路となる。
【００７２】
制御パッド８から電界効果トランジスタ２をオフ制御する制御信号を入力するとともに、逆相制御パッド２１から逆相電界効果トランジスタ２０をオン制御する逆相制御信号を入力すると、逆相電界効果トランジスタ２０と逆相バイパス配線２３とが共振し、逆相整合配線２２および抵抗素子３７が電界効果トランジスタ２のソース端子に直接接続された状態と等価な状態となる。
【００７３】
図１４はこの発明の実施の形態７による移相器において電界効果トランジスタ２をオフ制御したときの等価回路を示す回路図である。図において、３８は抵抗素子３７の抵抗である。
【００７４】
そして、入力パッド３から入力される所定の周波数の高周波信号は、抵抗素子３７の抵抗３８により減衰されながら、入力配線４、バイパス配線７、出力配線６を介して出力パッド５から出力される。これ以外の動作は実施の形態３と同様であり説明を省略する。
【００７５】
以上のように、この実施の形態７によれば、逆相整合配線２２が抵抗素子３７を介して半導体基板１の基準電位に接続されているので、電界効果トランジスタ２のオフ状態において高周波信号を減衰させることができる。従って、電界効果トランジスタ２がオン状態におけるオン抵抗１０による高周波信号の減衰量と同様に、オフ状態においても高周波信号を減衰させることができるので、電界効果トランジスタ２のオン／オフ制御により通過位相を変化させた時の高周波信号の通過振幅差を低減することができる効果がある。
【００８０】
【発明の効果】
この発明によれば、半導体基板に形成され、ソース端子およびドレイン端子のうちの一方が入力配線あるいは出力配線に接続される同相電界効果トランジスタと、半導体基板に形成され、一端が上記同相電界効果トランジスタのソース端子およびドレイン端子のうちの他方に、他端が半導体基板の基準電位に接続される同相整合配線と、半導体基板に形成され、同相電界効果トランジスタのソース端子とドレイン端子との間に接続される同相バイパス配線と、上記半導体基板上に形成され、制御パッドと同相電界効果トランジスタのゲート端子とを接続する同相制御配線とを備えるので、電界効果トランジスタと同様に同相電界効果トランジスタもオン／オフ制御され、電界効果トランジスタがオン状態における電界効果トランジスタのソース端子あるいはドレイン端子の基板間容量と同相整合配線とを整合させることができる効果がある。
【００８１】
従って、電界効果トランジスタがオン状態である場合には、基板間容量による入力端子と出力端子との間の整合ずれを抑制することができ、入力端子から入力された高周波信号を反射させることなく出力端子から出力させることができるので、基板間容量による高周波信号の減衰量を抑制してより一層の低損失化を図ることができる効果がある。
【００８２】
この発明によれば、半導体基板に形成され、ソース端子およびドレイン端子のうちの一方が入力配線あるいは出力配線に接続される逆相電界効果トランジスタと、上記半導体基板上に形成される逆相制御パッドと、上記半導体基板に形成され、一端が上記逆相電界効果トランジスタのソース端子およびドレイン端子のうちの他方に、他端が半導体基板の基準電位に接続される逆相整合配線と、半導体基板に形成され、逆相電界効果トランジスタのソース端子とドレイン端子との間に接続される逆相バイパス配線と、上記半導体基板上に形成され、逆相制御パッドと逆相電界効果トランジスタのゲート端子とを接続する逆相制御配線とを備えるので、電界効果トランジスタと逆相で逆相電界効果トランジスタがオン／オフ制御され、電界効果トランジスタがオフ状態における電界効果トランジスタのソース端子あるいはドレイン端子の基板間容量と逆相整合配線とを整合させることができる効果がある。
【００８３】
従って、電界効果トランジスタがオフ状態である場合には、基板間容量による入力端子と出力端子との間の整合ずれを抑制することができ、入力端子から入力された高周波信号を反射させることなく出力端子から出力させることができるので、基板間容量による高周波信号の減衰量を抑制してより一層の低損失化を図ることができる効果がある。
【００８７】
この発明によれば、逆相整合配線が抵抗素子を介して半導体基板の基準電位に接続されているので、電界効果トランジスタのオフ状態において高周波信号を減衰させることができる。従って、電界効果トランジスタがオン状態におけるオン抵抗による高周波信号の減衰量と同様に、オフ状態においても高周波信号を減衰させることができるので、電界効果トランジスタのオン／オフ制御により通過位相を変化させた時の高周波信号の通過振幅差を低減することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による移相器の構成を示すブロック図である。
【図２】  この発明の実施の形態１による移相器において電界効果トランジスタをオン制御したときの等価回路を示す回路図である。
【図３】  この発明の実施の形態１による移相器において電界効果トランジスタをオフ制御したときの等価回路を示す回路図である。
【図４】  この発明の実施の形態２による移相器の構成を示すブロック図である。
【図５】  この発明の実施の形態２による移相器において電界効果トランジスタをオン制御するときの等価回路を示す回路図である。
【図６】  この発明の実施の形態３による移相器の構成を示すブロック図である。
【図７】  この発明の実施の形態３による移相器において電界効果トランジスタをオフ制御したときの等価回路を示す回路図である。
【図８】  この発明の実施の形態４による移相器の構成を示すブロック図である。
【図９】  この発明の実施の形態４による移相器において電界効果トランジスタをオフ制御したときの等価回路を示す回路図である。
【図１０】  この発明の実施の形態５による移相器の構成を示すブロック図である。
【図１１】  この発明の実施の形態５による移相器において電界効果トランジスタをオフ制御したときの等価回路を示す回路図である。
【図１２】  この発明の実施の形態６による移相器の構成を示すブロック図である。
【図１３】  この発明の実施の形態７による移相器の構成を示すブロック図である。
【図１４】  この発明の実施の形態７による移相器において電界効果トランジスタをオフ制御したときの等価回路を示す回路図である。
【図１５】  従来の移相器の構成を示すブロック図である。
【符号の説明】
１  半導体基板、２  電界効果トランジスタ（スイッチ）、３  入力パッド（入力端子）、４  入力配線、５  出力パッド（出力端子）、６  出力配線、７，２６，３６  バイパス配線（バイパス回路、誘導性回路）、８  制御パッド（制御端子）、９  制御配線、１５  同相電界効果トランジスタ、１６  同相整合配線、１７  同相バイパス配線、１８  同相制御配線、２０  逆相電界効果トランジスタ、２１  逆相制御パッド、２２  逆相整合配線、２３  逆相バイパス配線、２４  逆相制御配線、２７，３２，３７  抵抗素子（バイパス回路）、３０  第一バイパス配線（バイパス配線、バイパス回路）、３１  第二バイパス配線（バイパス配線、バイパス回路）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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