(57)【特許請求の範囲】
【請求項１】
半導体基板のメモリセル形成領域に形成された情報転送用ＭＩＳＦＥＴと容量素子から成るメモリセルおよび周辺回路形成領域に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを有する半導体集積回路装置であって、
前記情報転送用ＭＩＳＦＥＴ、前記ｎチャネル型ＭＩＳＦＥＴおよび前記ｐチャネル型ＭＩＳＦＥＴは、それぞれ、
前記半導体基板中に形成されたソースおよびドレインと、前記ソースと前記ドレインとの間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有し、
（ａ）前記情報転送用ＭＩＳＦＥＴのゲート電極は、第１多結晶シリコン層と、前記第１多結晶シリコン層上に積層して形成された金属層で構成され、
（ｂ）前記ｎチャネル型ＭＩＳＦＥＴのゲート電極および前記ｐチャネル型ＭＩＳＦＥＴのゲート電極は、それぞれ、第２多結晶シリコン層と、前記第２多結晶シリコン層の表面をシリサイド化することによって形成された第１の金属シリサイド層で構成され、
前記ｎチャネル型ＭＩＳＦＥＴのソースおよびドレインと前記ｐチャネル型ＭＩＳＦＥＴのソースおよびドレイン上には、前記ｎチャネル型ＭＩＳＦＥＴのソースおよびドレインの表面と、前記ｐチャネル型ＭＩＳＦＥＴのソースおよびドレインの表面とをシリサイド化することによって形成された第２の金属シリサイド層が形成され、前記第１の金属シリサイド層と前記第２の金属シリサイド層は、同一工程のシリサイド化により形成された金属シリサイド層であり、
前記情報転送用ＭＩＳＦＥＴのソースおよびドレイン上には、金属シリサイド層が形成されていないことを特徴とする半導体集積回路装置。
【請求項２】
前記金属層は、タングステンからなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１の金属シリサイド層および前記第２の金属シリサイド層は、コバルトシリサイド層もしくはチタンシリサイド層であることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記第１の金属シリサイド層および第２の金属シリサイド層は、金属層とシリコン層との接触部におけるシリサイド化反応により形成された層であることを特徴とする請求項３記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）と論理集積回路等とを混載した半導体集積回路装置の構造およびその製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＭＩＳＦＥＴのゲート電極の低抵抗化を図るため、ゲート電極を多結晶シリコン膜とシリサイド膜との積層膜とする、もしくは、ゲート電極を多結晶シリコン膜とタングステン等の高融点金属との積層膜（いわゆるポリメタルゲート）とする技術がある。
【０００３】
一方、論理集積回路部の高速化を図る手段として、論理回路を構成するＭＩＳＦＥＴのソース、ドレインの表面にシリサイド層を形成する技術がある。
【０００４】
例えば、特開２０００−０９１５３５号公報には、ゲート電極を多結晶シリコン膜とシリサイド膜との積層膜とした半導体集積回路装置が記載されている。
【０００５】
また、例えば、国際公開ＷＯ９８／５０９５１号には、ゲート電極を多結晶シリコン膜とタングステン（Ｗ）膜との積層膜とし、また、論理回路を構成するＭＩＳＦＥＴのソース、ドレインの表面にシリサイド層を形成した半導体集積回路装置が記載されている。
【０００６】
【発明が解決しようとする課題】
本発明者らは、ＤＲＡＭとロジックＬＳＩとを同一半導体基板上に形成する、いわゆるシステムＬＳＩの研究・開発を行っている。
【０００７】
このシステムＬＳＩ中に形成されるＤＲＡＭは、情報転送用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子からなるメモリセルを有している。また、ロジックＬＳＩは、ｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴを適宜組み合わせた論理回路を有している。
【０００８】
従って、これらを同一基板上に形成するには、メモリセル形成領域の情報転送用ＭＩＳＦＥＴとロジックＬＳＩが形成される周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴを、できるだけ共通したプロセスで製造することが好ましい。
【０００９】
情報転送用ＭＩＳＦＥＴのゲート電極及び、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴのゲート電極やソース、ドレインは、動作速度を向上させるために低抵抗であることが要求される。また、情報転送用ＭＩＳＦＥＴのソース、ドレイン間はＤＲＡＭのリフレッシュ特性の改善のために、リーク電流が非常に小さいことが要求される。
【００１０】
このゲート電極の抵抗を低減する手段として、ポリサイド（polycide）ゲート構造を採用する手段がある。ポリサイドゲートとは、多結晶シリコン膜と、金属シリサイド膜の積層膜をパターニングすることによりゲート電極を形成する方法である。
【００１１】
しかし、この方法を取ると金属シリサイド膜の金属の濃度を余り高くすることができないために、十分に抵抗が低いゲート電極を形成することが困難である。このポリサイドゲート電極中の金属シリサイド膜の金属の濃度をあまり高くすることができない理由は、次の通りである。即ち、ゲート電極形成工程後には、ソース、ドレイン領域形成のためのイオン打ち込み工程、及びそれに続く不純物の活性化のための熱処理工程が必要であるが、前記金属シリサイド膜として、この不純物の活性化のための高温の熱処理に耐えうる耐熱性を持つ膜を採用する必要があるからである。例えば、合金層の持つ化学量論比よりも金属の濃度の高い導電膜を、多結晶シリコン膜の上部に形成しておくと、前記高温の熱処理工程によって金属が拡散し、チャネル領域の半導体基板を汚染するおそれがあるからである。
【００１２】
また、ポリサイドゲート構造において、金属シリサイド膜の膜厚を大きくすることによって、ゲート電極の低抵抗化を図ることもできるが、厚い膜を加工するためには、その加工に絶え得る厚いフォトレジスト膜が必要になる。
【００１３】
この厚いフォトレジスト膜は、解像度が悪いため、狭い間隔で配置されたゲート電極を精度良く加工することができない。その結果、ＬＳＩの微細化に対応できない。
【００１４】
また、厚い膜で構成されるゲート電極を、狭い間隔で配置した場合には、間隔とゲート高さとの比（アスペクト比）が大きくなり、ゲート電極の間を絶縁膜等で埋め込むことが困難となる。
【００１５】
そこで、金属濃度が高く低抵抗である導電体膜と、多結晶シリコン膜との間に、金属の拡散およびシリサイド反応を防ぐバリアメタル膜を挟むことによって、前記問題を解決したポリメタルゲート構造が、検討されている。
【００１６】
このポリメタルゲート構造には、例えば、多結晶シリコン、窒化タングステン（ＷＮ）膜およびタングステン（Ｗ）膜の積層膜によりゲート電極を構成するものがある。バリアメタル膜として、窒化タングステン膜の他、その他の窒化金属、窒化合金などを適宜採用することができる。また、金属濃度が高く低抵抗である導電体膜として、タングステンの他、他の金属等を適宜採用することができる。
【００１７】
また、前述のように、周辺回路形成領域のＭＩＳＦＥＴのソース、ドレイン領域のシート抵抗および接触抵抗を下げ、さらに、情報転送用ＭＩＳＦＥＴのソース、ドレイン間のリーク電流を低減する方法として、周辺回路形成領域のＭＩＳＦＥＴに対してのみサリサイドプロセスを適用する方法がある。
【００１８】
このサリサイドプロセスとは、シリコン基板上にコバルト（Ｃｏ）やチタン（Ｔｉ）等の金属膜を形成し、熱処理を施すことによって、多結晶シリコンやシリコン基板などのシリコン層が露出した領域上にのみ選択的に金属シリサイド層を形成するものである。
【００１９】
一方、情報転送用ＭＩＳＦＥＴのゲート電極上または側壁上には、セルフアラインコンタクト（ＳＡＣ：self aligned contact）プロセスに必要な膜厚のエッチングストッパ膜を形成する必要がある。エッチングストッパ膜は、層間絶縁膜とエッチングの選択比が取れる膜であって、例えばＳｉＮ膜等である。
【００２０】
しかし、情報転送用ＭＩＳＦＥＴのゲート電極上または側壁上のエッチングストッパ膜の形成に伴い、周辺回路形成領域のＭＩＳＦＥＴのゲート電極上にもエッチングストッパ膜が形成される場合には、コンタクトホール形成前に、周辺回路形成領域のＭＩＳＦＥＴのゲート電極上のエッチングストッパ膜を除去しておく必要がある。
【００２１】
これは、周辺回路領域のソース、ドレイン領域上およびゲート電極上に、同時にコンタクトホールを開口しようとすると、素子分離領域が長くエッチング状態にさらされ、オーバーエッチングされてしまう。その結果、コンタクトプラグと基板との間に短絡が生じる。このような短絡を防止するために、周辺回路領域のソース、ドレイン領域上のコンタクトホールとゲート電極上のコンタクトホールとを別工程で形成する必要が生じるからである。
【００２２】
しかし、これらのコンタクトホールを別工程で形成する場合には、それぞれの工程で合わせ余裕を取らなければならず、素子の微細化を図れない。
【００２３】
そこで、特開２０００−０９１５３５号公報には、ポリサイドゲート構造を採用する場合に、周辺回路形成領域のゲート電極上のエッチングストッパ膜をあらかじめ除去する方法が開示されている。
【００２４】
しかしながら、前記公報に記載の方法をポリメタルゲート構造に適用しようとすると、サリサイドプロセスの前に基板表面を清浄化するためのフッ酸洗浄等の洗浄処理によって、ポリメタルゲートを構成するメタル層およびバリアメタル層が溶解してしまう問題が発生した。これは、ポリサイドゲートを構成する金属シリサイド膜と比較して、ポリメタルゲートを構成する金属膜が化学的に不安定なために生じる問題である。
【００２５】
このように、ポリメタルゲート上の金属膜は、エッチングストッパ膜を除去し、露出させた状態では、安定して残すことが困難である。また、金属膜の膜厚が変わってしまうと、ゲート電極のシート抵抗が大きく変わってしまい、素子の動作に悪影響を及ぼす。そこで、周辺回路形成領域のポリメタルゲート上のエッチングストッパ膜を除去した場合でも、ゲート電極のシート抵抗の変動を抑えることのできる半導体集積回路装置およびその製造方法が必要になるものである。また特開平９−１８１２６９、特開平１１−９７６４９および国際公開ＷＯ９８／５０９５１にはメモリセル部にはシリサイドを形成しないで、周辺回路部にシリサイドを形成する開示がある。
【００２６】
本発明の目的は、情報転送用ＭＩＳＦＥＴのソース、ドレイン部におけるリーク電流を低減し、ＤＲＡＭのリフレッシュ特性の向上を図ることにある。
【００２７】
また、本発明の他の目的は、ゲート電極の低抵抗化、また、周辺回路形成領域においてはソース、ドレインの低抵抗化を図り、また、素子の微細化に対応できる技術を提供することにある。
【００２８】
また、本発明の他の目的は、ＤＲＡＭ部とロジックＬＳＩ部の高性能化および高集積化を図ることにある。
【００２９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００３０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３１】
１．本発明の半導体集積回路装置は、メモリセル形成領域の情報転送用ＭＩＳＦＥＴのゲート電極は、金属層を有し、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極は、第１の金属シリサイド層を有し、これらＭＩＳＦＥＴのソースおよびドレイン上には、第２の金属シリサイド層が形成されている。このような手段によれば、情報転送用ＭＩＳＦＥＴのゲート電極の低抵抗化を図ることができる。また、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極の低抵抗化およびソースおよびドレインの低抵抗化を図ることができる。
【００３２】
また、情報転送用ＭＩＳＦＥＴのソースおよびドレイン上には、金属シリサイド層が形成されていないので、リーク電流の低減によるリフレッシュ特性の向上を図ることができる。
【００３３】
情報転送用ＭＩＳＦＥＴのゲート電極は、シリコン層とその上部に形成された金属層の積層膜とすることができ、また、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極は、シリコン層とその上部に形成された金属シリサイド層とすることができる。この金属層は、例えば、タングステンである。また、金属シリサイドは、例えば、コバルトもしくはチタンシリサイドである。また、金属シリサイド層は、シリサイド化反応により形成する。
【００３４】
また、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴもしくはｐチャネル型ＭＩＳＦＥＴのゲート電極上に、埋め込み導電層を形成することができる。このような手段によれば、ｎチャネル型ＭＩＳＦＥＴもしくはｐチャネル型ＭＩＳＦＥＴのゲート電極上に保護膜がなく、埋め込み導電層を形成するコンタクトホールを精度良く形成することができる。
【００３５】
２．本発明の半導体集積回路装置は、メモリセル形成領域の情報転送用ＭＩＳＦＥＴのゲート電極は、金属層を有し、周辺回路形成領域のＳＲＡＭメモリセルを構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極は、第１の金属シリサイド層を有し、これらＭＩＳＦＥＴのソースおよびドレイン上には、第２の金属シリサイド層が形成されている。このような手段によれば、情報転送用ＭＩＳＦＥＴのゲート電極の低抵抗化を図ることができる。また、ＳＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極の低抵抗化およびソース・ドレインの低抵抗化を図ることができる。
【００３６】
また、情報転送用ＭＩＳＦＥＴのソースおよびドレイン上には、金属シリサイド層が形成されていないので、リーク電流の低減によるリフレッシュ特性の向上を図ることができる。
【００３７】
情報転送用ＭＩＳＦＥＴのゲート電極は、シリコン層とその上部に形成された金属層の積層膜とすることができ、また、ＳＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極は、シリコン層とその上部に形成された金属シリサイド層とすることができる。この金属層は、例えば、タングステンである。また、金属シリサイドは、例えば、コバルトもしくはチタンシリサイドである。また、金属シリサイド層は、シリサイド化反応により形成する。
【００３８】
また、ＳＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴもしくはｐチャネル型ＭＩＳＦＥＴのゲート電極上に、埋め込み導電層を形成することができる。このような手段によれば、ｎチャネル型ＭＩＳＦＥＴもしくはｐチャネル型ＭＩＳＦＥＴのゲート電極上に保護膜がなく、埋め込み導電層を形成するコンタクトホールを精度良く形成することができる。
【００３９】
３．本発明の半導体集積回路装置の製造方法は、ゲート絶縁膜上に多結晶シリコン膜および高融点金属膜を順次形成し、パターニングすることによって、メモリセル形成領域および周辺回路形成領域にゲート電極を形成する工程と、周辺回路形成領域のゲート電極中の高融点金属膜を除去する工程と、周辺回路形成領域上に金属層を堆積し、熱処理を施すことにより、周辺回路形成領域のゲート電極中の多結晶シリコン膜上および高濃度拡散層上にシリサイド膜を形成する工程とを有する。このような手段によれば、高性能で、高集積化された半導体集積回路装置を得ることができる。また、この後、周辺回路形成領域の多結晶シリコン膜上のシリサイド膜上にコンタクトホールを形成した場合であっても、シリサイド膜上に保護膜がなく、コンタクトホールを精度良く形成することができる。
【００４０】
４．前記手段は、周辺回路形成領域に形成されたＳＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを有する半導体集積回路装置に適用することができる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００４２】
（実施の形態１）
本発明の実施の形態１である半導体集積回路装置の製造方法を図１〜図１６を用いて工程順に説明する。なお、半導体基板の断面を示す各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセル形成領域）を示し、右側部分は論理回路等が形成される周辺回路形成領域を示している。
【００４３】
まず、図１に示すように、半導体基板１中に、素子分離２を形成する。この素子分離２は、次にように形成する。例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１の素子形成領域上に窒化シリコン膜（図示せず）を形成し、この窒化シリコン膜をマスクに、半導体基板１をエッチングすることにより深さ３５０nm程度の溝を形成する。
【００４４】
その後、半導体基板１を熱酸化することによって、溝の内壁に薄い酸化シリコン膜（図示せず）を形成する。次に、溝の内部を含む半導体基板１の上部にＣＶＤ（Chemical Vapor deposition）法で膜厚４５０〜５００nm程度の酸化シリコン膜５を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で溝の上部の酸化シリコン膜５を研磨し、その表面を平坦化する。次いで、前記窒化シリコン膜を除去する。この窒化シリコン膜は、先の熱酸化の際の、耐酸化性マスクとして働くき、また、研磨の際のストッパー膜として働く。
【００４５】
次に、半導体基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理を施すことにより、メモリセル形成領域の半導体基板１にｐ型ウエル３および深いｎ型ウエル４を形成し、周辺回路形成領域の半導体基板１にｐ型ウエル３およびｎ型ウエル４を形成する。この熱処理は、不純物イオンの活性化、半導体基板１に生じた結晶欠陥等のために行われる。
【００４６】
また、この際、ｐ型ウエル３およびｎ型ウエル４の表面に、これらウエルを構成する不純物と同電位型の不純物領域（図示せず）をイオン打ち込みにより形成する。この不純物領域は、この後これらのウエル上に形成される情報転送用ＭＩＳＦＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネルＭＩＳＦＥＴＱｐ１、Ｑｐ２の閾値電圧を調整するために形成される。なお、前記熱処理をＲＴＰ（Rapid Thermal Process）法を用いて行ってもよい。
【００４７】
次に、図２に示すように、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、約８００℃の熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚７〜８nm程度の清浄なゲート酸化膜８ａを形成する。次いで、周辺回路形成領域のうち、高速ロジック回路が形成される領域（ＭＩＳＦＥＴＱｎ１、Ｑｐ２形成領域）のフッ酸系の洗浄液を用いて半導体基板１（ｐ型ウエル３およびｎ型ウエル４）のゲート酸化膜８ａを選択的に除去し、熱酸化により高速ロジック回路が形成される領域に膜厚２〜４nm程度の清浄なゲート酸化膜８ｂを形成する。ゲート酸化膜８ａを有するＭＩＳＦＥＴの動作電圧は、２．５〜３．３Ｖであり、ゲート酸化膜８ｂを有するＭＩＳＦＥＴの動作電圧は、１．０〜１．８Ｖである。なお、ゲート酸化膜８ａ、８ｂは、薄い膜であるため、図２中では同程度の膜厚としている。なお、この後、前述の閾値電圧を調整するための不純物領域を形成してもよい。
【００４８】
次に、ゲート酸化膜８ａ、８ｂの上部に不純物がドープされていない膜厚１００nm程度の多結晶シリコン膜９ａをＣＶＤ法で堆積する。続いて、周辺回路形成領域のｎ型ウエル４上およびメモリセル形成領域の多結晶シリコン膜９ａ中に、ｎ型不純物（リン又はヒ素、あるいはその両方）をイオン打ち込みする。また、周辺回路形成領域のｐ型ウエル３上の多結晶シリコン膜９ａ中に、ｐ型不純物（ホウ素）をイオン打ち込みする。
【００４９】
続いて、多結晶シリコン膜９ａの上部にスパッタリング法で膜厚５０nm程度のＷ（タングステン）膜９ｂを堆積する。
【００５０】
次に、図３に示すように、フォトレジスト膜（図示せず）をマスクにしてＷ膜９ｂ（請求項記載の金属層）および多結晶シリコン膜９ａをドライエッチングすることにより、メモリセル形成領域および周辺回路形成領域に多結晶シリコン膜９ａおよびＷ膜９ｂからなるゲート電極９を形成する。なお、メモリセル形成領域に形成されたゲート電極９は、ワード線ＷＬとして機能する。次いで、Wet. Hydrogen酸化により多結晶シリコン膜９ａの側壁に４ｎｍ程度の薄い酸化膜（図示せず）を形成する。この酸化は、Ｗ膜９ｂおよび多結晶シリコン膜９ａのドライエッチングの際に生じたゲート絶縁膜のダメージを回復させるために行う。
【００５１】
このように、本実施の形態によれば、多結晶シリコン膜９ａとＷ膜９ｂの積層膜をエッチングすることによりゲート電極９を形成したので、素子の微細化に対応することができる。即ち、前述したゲート絶縁膜の厚膜化に伴う、フォトレジスト膜の解像度の低下やゲート間隔とゲート高さとの比（アスペクト比）の増加を回避することができる。
【００５２】
次に、ゲート電極９の両側のメモリセル形成領域のｐ型ウエル３にｎ型不純物（リンおよびヒ素）を注入することによってｎ-型半導体領域１３（ソース、ドレイン）を形成し、また、周辺回路形成領域のｐ型ウエル３にｎ型不純物（ヒ素）を注入することによってｎ-型半導体領域（拡散層）１４を、ｎ型ウエル４にｐ型不純物（ホウ素又はホウ素とインジウム）を注入することによってｐ-型半導体領域１５を形成する。
【００５３】
ここで、周辺回路形成領域のｐ型ウエル３のｎ-型半導体領域１４を形成する際に、ホウ素をイオン打ち込みすることによって、周辺回路形成領域のｐ型ウエル３のｎ-型半導体領域１４の周囲（チャネル領域を除く）に逆導電型（ｐ型）の半導体領域（パンチスルーストッパ領域、図示せず）を形成してもよい。また、ｎ型ウエル４のｐ-型半導体領域１５を形成する際に、リンまたはヒ素をイオン打ち込みすることによって、ｎ型ウエル４のｐ-型半導体領域１５の周囲に逆導電型（ｎ型）の半導体領域（パンチスルーストッパ領域、図示せず）を形成してもよい。このパンチスルーストッパ領域は、ｎ-型半導体領域１４もしくはｐ-型半導体領域１５からの空乏層の広がりを抑え、短チャネル効果を抑制する役割を果たす。次に、９００℃、１分のＲＴＰにより、不純物の活性化を行う。
【００５４】
次いで、図４に示すように、半導体基板１の上部にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１２を堆積し、メモリセル形成領域上をフォトレジスト膜ＰＲで覆う。この窒化シリコン膜１２は、メモリセル形成領域においては、後述するＷ膜９ｂの除去工程やシリサイド膜形成工程のマスクとして、周辺回路形成領においては、サイドウォール膜形成用の膜として用いられる。
【００５５】
次いで、図５に示すように、周辺回路形成領域上の窒化シリコン膜１２を異方的にエッチングすることによって、周辺回路形成領域のゲート電極９の側壁にサイドウォール膜１２ｓを形成する。この際、ゲート電極９上の窒化シリコン膜１２は、除去され、Ｗ膜９ｂが露出する。また、ｎ-型半導体領域１４およびｐ-型半導体領域１５上の窒化シリコン膜１２も、除去され、ｎ-型半導体領域１４およびｐ-型半導体領域１５表面が露出する。
【００５６】
次に、周辺回路形成領域のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ+型半導体領域１７（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ+型半導体領域１８（ソース、ドレイン）を形成する。次に、９００℃、１分のＲＴＰにより、不純物の活性化を行う。なお、本実施の形態においては、周辺回路形成領域のゲート電極９の側壁にサイドウォール膜１２ｓを形成した後、ｎ+型半導体領域１７およびｐ+型半導体領域１８を形成したが、周辺回路形成領域のうちｎ型ウエル４上のゲート電極９の側壁にサイドウォール膜１２ｓを形成した後、ｐ+型半導体領域１８を形成し、次いで、周辺回路形成領域のうち、ｐ型ウエル３上のゲート電極９の側壁にサイドウォール膜１２ｓを形成した後、ｎ+型半導体領域１７を形成してもよい。このような工程によれば、同一のマスクで、サイドウォール膜１２ｓの形成と、不純物のイオン打ち込みを行うことができる。
【００５７】
ここまでの工程で、周辺回路形成領域にＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２が形成される。
【００５８】
続いて、図６に示すように、周辺回路形成領域のＷ膜９ｂをエッチングにより除去する。このエッチングには、フッ酸もしくは過酸化水素水を使用する。これらの水溶液を用いればＷ膜９ｂを容易に除去することができる。従って、周辺回路形成領域では、多結晶シリコン膜９ａが露出した状態となっている。ここで、メモリセル形成領域のＷ膜９ｂは、窒化シリコン膜１２で覆われているため、エッチングされない。
【００５９】
次に、図７に示すように、半導体基板１の上部に、コバルト（Ｃｏ）膜１９を、スパッタ法により堆積する。このＣｏ膜１９をチタン（Ｔｉ）膜としてもよい。次いで、Ｃｏ膜１９と周辺回路形成領域の多結晶シリコン膜９ａとの接触部、並びにＣｏ膜１９とｎ+型半導体領域１７およびｐ+型半導体領域１８との接触部において、シリサイド化反応を生じさせることにより、コバルトシリサイド（ＣｏＳｉ）層２０を形成する。このＣｏＳｉ層（請求項記載の金属シリサイド層）２０は、５００℃〜６００℃で、１分間のＲＳＰにより形成する。次いで、未反応のＣｏ膜１９を除去する。さらに、７００℃〜８００℃で、１分間のＲＳＰを施すことにより、ＣｏＳｉ層２０の低抵抗化を図る（図８）。従って、周辺回路形成領域の多結晶シリコン膜９ａ上には、ＣｏＳｉ層２０が形成され、周辺回路形成領域には、多結晶シリコン膜９ａとＣｏＳｉ層２０との積層膜からなるゲート電極９ｓが形成される。また、周辺回路形成領域のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にも、ＣｏＳｉ層２０が形成される。ここで、メモリセル形成領域は、窒化シリコン膜１２で覆われているため、ＣｏＳｉ層２０は形成されない。
【００６０】
このように、本実施の形態によれば、周辺回路形成領域のゲート電極９ｓを多結晶シリコン膜９ａとＣｏＳｉ層２０との積層膜で構成したので、ゲート電極９ｓの低抵抗化を図ることができる。また、周辺回路形成領域のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上に、ＣｏＳｉ層２０を形成したので、ソース、ドレインの低抵抗化を図ることができる。さらに、後述するソース、ドレイン上のプラグとソース、ドレインとの接触抵抗の低減を図ることができる。
【００６１】
さらに、メモリセル形成領域のｎ-型半導体領域１３上には、ＣｏＳｉ層２０は形成されないため、接合リーク電流の低減を図ることができる。その結果、リフレッシュ時間を延長させることができる。このリフレッシュ時間とは、情報転送用ＭＩＳＦＥＴＱｓに接続された情報蓄積用容量素子Ｃに蓄積された電荷をリードできる時間（保持時間）をいう。
【００６２】
続いて、図９に示すように、半導体基板１の上部にＣＶＤ法で膜厚２０nm〜５０nm程度の窒化シリコン膜２１を堆積する。この窒化シリコン膜２１は、後述するコンタクトホール２３、２４、２７、２８形成時のストッパ膜として使用される。
【００６３】
次いで、窒化シリコン膜２１の上部に、ＣＶＤ法で膜厚７００nm〜８００nm程度の酸化シリコン膜を堆積した後、酸化シリコン膜をＣＭＰ法で研磨してその表面を平坦化することによって層間絶縁膜２２を形成する。この層間絶縁膜２２を、ＰＳＧ膜、ＢＰＳＧ膜等で形成してもよい。また、酸化シリコン膜、ＰＳＧ膜もしくはＢＰＳＧ膜の積層膜としてもよい。この層間絶縁膜２２中にリンが含まれている場合には、ゲッタリング作用によりＭＩＳＦＥＴの閾値電位を安定化することができる。
【００６４】
次に、図１０に示すように、メモリセル形成領域のｎ-型半導体領域１３の上部の層間絶縁膜２２および窒化シリコン膜２１、１２（請求項記載の第１、第２および第３の絶縁膜）をエッチングにより除去することにより、コンタクトホール２３、２４を形成し、半導体基板１（ｎ-型半導体領域１３）の表面を露出させる。
【００６５】
ここで、この層間絶縁膜２２（酸化シリコン膜）のエッチングは、窒化シリコンに比べて酸化シリコンのエッチング速度が大きくなるような条件で行い、窒化シリコン膜２１、１２が完全には除去されないようにする。また、窒化シリコン膜２１、１２のエッチングは、シリコン（半導体基板）や酸化シリコンに比べて窒化シリコンのエッチング速度が大きくなるような条件で行い、半導体基板１や酸化シリコン膜５が深く削れないようにする。この結果、微細な径を有するコンタクトホール２３、２４がゲート電極９（ワード線ＷＬ）に対して自己整合（セルフアライン）で形成される。
【００６６】
次に、コンタクトホール２３、２４を通じてメモリセル形成領域のｐ型ウエル３（ｎ-型半導体領域１３）にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによって、ｎ+型半導体領域（図示せず）を形成する。ここまでの工程で、メモリセル形成領域にｎチャネル型で構成される情報転送用ＭＩＳＦＥＴＱｓが形成される。
【００６７】
次に、コンタクトホール２３、２４の内部にプラグ２６を形成する。プラグ２６は、コンタクトホール２３、２４の内部を含む層間絶縁膜２２の上部にリン（Ｐ）などのｎ型不純物を４×１０20／ｃｍ3程度ドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール２３、２４の内部のみに残すことによって形成する。
【００６８】
次に、図１１に示すように、周辺回路形成領域の層間絶縁膜２２およびその下層の窒化シリコン膜２１ドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース、ドレイン（ｎ+型半導体領域１７）の上部にコンタクトホール２７を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース、ドレイン（ｐ+型半導体領域１８）の上部にコンタクトホール２８を形成する。また、このとき同時に、周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴのゲート電極の上部にコンタクトホール（図示せず）を形成する。また、この際、周辺回路形成領域のｐチャネル型ＭＩＳＦＥＴ等のゲート電極上からｐチャネル型ＭＩＳＦＥＴもしくは他のＭＩＳＦＥＴのソース、ドレイン領域まで延在するコンタクトホールを形成してもよい。
【００６９】
この層間絶縁膜２２（酸化シリコン膜）のエッチングも、窒化シリコンに比べて酸化シリコンのエッチング速度が大きくなるような条件で行い、窒化シリコン膜２１が完全には除去されないようにする。また、窒化シリコン膜２１のエッチングは、シリコン（半導体基板）や酸化シリコンに比べて窒化シリコンのエッチング速度が大きくなるような条件で行い、半導体基板１や酸化シリコン膜５が深く削れないようにする。この結果、微細な径を有するコンタクトホール２７、２８がゲート電極９ｓに対して自己整合（セルフアライン）で形成される。
【００７０】
このように、本実施の形態においては、周辺回路形成領域のゲート電極９ｓの上部をＣｏＳｉ層２０としたので、ゲート電極９ｓ上部に保護用の窒化シリコン膜が残存しておらず、コンタクトホール２７、２８等を精度良く形成することができる。
【００７１】
即ち、図１７に示すように、周辺回路形成領域のＷ膜をゲート電極上部に形成する場合には、Ｗ膜上に保護用の窒化シリコン膜ＨＭが必要となる。一方、上述のＬＤＤ構造のソース、ドレインを形成するためには、ゲート電極側壁にサイドウォール膜ＳＷ形成する。従って、このような構造のＭＩＳＦＥＴのゲート電極上およびソースもしくはドレイン上にコンタクトホールＣＨを同時に形成する場合には、ゲート電極上の窒化シリコンＨＭの膜厚分、ソース、ドレイン（１８）近傍が深くエッチングされてしまう恐れがある。
【００７２】
特に、素子分離２中は、酸化シリコン膜５で埋めこまれているため、より深くエッチングされ、溝（凹部）Ｕが形成されるおそれがある。さらに、このような溝（凹部）Ｕが形成されたコンタクトホール内に導電性膜が埋めこまれプラグＰＧが形成された場合は、この溝（凹部）Ｕを介してリーク電流が生じてしまう。
【００７３】
しかしながら、前述のように、本実施の形態においては、コンタクトホール２７、２８等（ゲート電極の上部にコンタクトホール（図示せず）を含む）を精度良く形成することができる。
【００７４】
なお、図示していないが、メモリセル形成領域中には、ワード線ＷＬの引き出し領域が存在する。つまり、ワード線ＷＬ（ゲート電極９）上に、コンタクトホールを形成し、このコンタクトホール内に導電性膜を埋め込み、上層の配線とワード線ＷＬが接続される。このワード線ＷＬ上のコンタクトホールは、ワード線ＷＬ上に窒化シリコン膜１２が存在しているため、前記コンタクトホール２７、２８等とは、別工程で形成する必要がある。また、このワード線ＷＬの引き出し領域上のＷ膜９ｂを除去し、周辺回路形成領域と同様にＣｏＳｉ層２０を形成してもよい。この場合は、ワード線ＷＬ上のコンタクトホールと、前記コンタクトホール２７、２８等とを同じ工程で形成できる。
【００７５】
次いで、コンタクトホール２７、２８および図示しないＭＩＳＦＥＴのゲート電極上のコンタクトホールの内部を含む層間絶縁膜２２上にＣＶＤ法で薄いＴｉおよびＴｉＮ膜（図示せず）を順次堆積した後、ＣｏＳｉ層２０とこれらの層との接触抵抗を下げるため５００〜６００℃、１分のＲＴＰを施す。次いで、ＴｉＮ膜上に、膜厚３００ｎｍ程度のＷ膜を堆積した後、層間絶縁膜２２の上部のＷ膜をＣＭＰ法で研磨し、コンタクトホール２７、２８等の内部のみに残すことによってプラグ２９（請求項記載の埋め込み導電層）を形成する。
【００７６】
次に、図１２に示すように、周辺回路形成領域のプラグ２９の上部に第１層配線３０をする。第１層配線３０は、例えばプラグ２９上を含む層間絶縁膜２２の上部にＣＶＤ法で膜厚１００nm程度のＷ膜を堆積した後、フォトレジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって形成する。なお、Ｗ膜の下層にＣＶＤ法により薄いＷＮ膜を形成し、ＷＮ膜およびＷ膜の２層で第１層配線３０を構成してもよい。Ｗ膜は、熱的に安定であり、後述する情報蓄積用容量素子Ｃの形成時の熱処理によっても変質しない。
【００７７】
次に、第１層配線３０の上部に膜厚２０〜５０nm程度の窒化シリコン膜３１をＣＶＤ法で堆積する。この窒化シリコン膜３１は、後述する情報蓄積用容量素子Ｃが形成される溝３４を形成する際のストッパ膜として使用される。
【００７８】
次に、図１３に示すように、窒化シリコン膜３１上に膜厚３００nm程度の酸化シリコン膜３２をＣＶＤ法で堆積する。
【００７９】
次に、メモリセル形成領域の酸化シリコン膜３２および窒化シリコン膜３１をドライエッチングすることにより、プラグ２６の上部に溝３４を形成する。
【００８０】
次に、図１４に示すように、前記溝３４の内部を含む酸化シリコン膜３２の上部にリン（Ｐ）などのｎ型不純物をドープした膜厚５０nm程度の低抵抗多結晶シリコン膜をＣＶＤ法で堆積する。この低抵抗多結晶シリコン膜は、その表面が凹凸形状（図示せず）となっている。従って、この凹凸により表面積が大きくなり、情報蓄積用容量素子Ｃの高容量化を図ることができる。次いで、この凹凸中の不純物濃度を高めるために、リンを含む雰囲気中で７００℃〜７５０℃で、１分間のＲＴＰを施す。熱処理を行う。
【００８１】
次いで、溝３４の内部にフォトレジスト膜などを埋め込み、酸化シリコン膜３２の上部の多結晶シリコン膜をエッチバックすることによって、溝３４の内壁のみに残す。これにより、溝３４の内壁に沿って情報蓄積用容量素子Ｃの下部電極３５が形成される。
【００８２】
次に、下部電極３５の上部に窒化シリコン膜や酸化タンタル（Ｔａ2Ｏ5）膜などの高誘電率膜で構成された容量絶縁膜３６を形成する。酸化タンタル膜を用いた場合には、酸化タンタルを結晶化して誘電率を高めるために、７５０℃で、１分間のＲＴＰを施す。次いで、容量絶縁膜３６上に、上部電極３７を形成する。上部電極３７は、ｎ型不純物をドープした低抵抗多結晶シリコン膜もしくはＴｉＮ膜を用いる。ＴｉＮ膜を用いた場合は、空乏層ができないため容量を大きくすることができる。次いで、容量絶縁膜３６および上部電極３７をパターニングする。この際、後述するビット線ＢＬとプラグ２６とを接続するためのプラグ４２が上部電極３７と接触しないよう、このプラグ４２の形成領域を確保するようパターニングを行う必要がある。
【００８３】
ここまでの工程により、情報転送用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００８４】
次に、図１５に示すように、上部電極３７および酸化シリコン膜３２上にＣＶＤ法により酸化シリコン膜３８を堆積する。次いで、メモリセル形成領域のプラグ２６（情報蓄積用容量素子Ｃと接続されたものを除く）および周辺回路形成領域のプラグ２９の上部の酸化シリコン膜３８、３２をエッチングにより除去することにより、コンタクトホール４０、４１を形成する。
【００８５】
次に、コンタクトホール４０、４１の内部にプラグ４２、４３を形成する。プラグ４２、４３は、コンタクトホール４０、４１の内部を含む酸化シリコン膜３８の上部にリン（Ｐ）などのｎ型不純物を４×１０20／ｃｍ3程度ドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）してコンタクトホール４０、４１の内部のみに残すことによって形成する。
【００８６】
次いで、プラグ４２、４３上に、ビット線ＢＬおよび第２層配線４４を形成する。ビット線ＢＬおよび第２層配線４４は、プラグ４２、４３上を含む酸化シリコン膜３８上に、ＴｉおよびＴｉＮの積層膜を堆積し、次いで、Ａｌ（アルミニウム）膜を堆積する。その後、Ａｌ膜上に、ＴｉおよびＴｉＮ膜の積層膜を堆積した後、これらの膜をパターニングすることにより形成する。このビット線ＢＬおよび第２層配線４４をＣｕ（銅）膜のような低抵抗金属を用いて形成してもよい。図１６は、ビット線ＢＬ形成後の周辺回路形成領域の平面図である。図１５は、例えば、図１６のＡ−Ａ断面に対応する。
【００８７】
次いで、ビット線ＢＬおよび第２層配線４４の上部に酸化シリコン膜およびＡｌ膜等の導電性膜を交互に形成することにより、複数の配線を形成するが、これら配線の図示は省略する。さらに、これら複数の配線のうち最上層配線上には、窒化シリコン膜等からなるパッシベーション膜を形成し、最上層配線上のボンディング領域上を開孔する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
【００８８】
なお、本実施の形態においては、ゲート電極９中にＷ膜９ｂを使用したが、Ｍｏ等の他の高融点金属を用いてもよい。
【００８９】
また、本実施の形態においては、ＣｏＳｉ層２０を用いたが、ＴｉＳｉ2を用いてもよい。
【００９０】
（実施の形態２）
実施の形態１においては、メモリセル形成領域のゲート電極９（Ｗ膜９ｂ）上に窒化シリコン膜１２を形成したが、ゲート電極９（Ｗ膜９ｂ）上に保護用の窒化シリコン膜２０１を形成した後、その上部に窒化シリコン膜１２を形成してもよい。
【００９１】
本発明の実施の形態２である半導体集積回路装置の製造方法を図１８〜図２１を用いて工程順に説明する。
【００９２】
まず、図１８に示すように、実施の形態１の場合と同様に、酸化シリコン膜５が埋め込まれた素子分離２、ｐ型ウエル３およびｎ型ウエル４を形成する。次いで、実施の形態１の場合と同様に、ゲート酸化膜８ａ、８ｂを形成する。
【００９３】
次に、ゲート酸化膜８ａ、８ｂの上部に不純物がドープされていない膜厚１００nm程度の多結晶シリコン膜９ａをＣＶＤ法で堆積する。続いて、周辺回路形成領域のｎ型ウエル４上およびメモリセル形成領域の多結晶シリコン膜９ａ中に、ｎ型不純物（リン又はヒ素、あるいはその両方）をイオン打ち込みする。また、周辺回路形成領域のｐ型ウエル３上の多結晶シリコン膜９ａ中に、ｐ型不純物（ホウ素）をイオン打ち込みする。
【００９４】
続いて、多結晶シリコン膜９ａの上部にスパッタリング法で膜厚５０nm程度のＷ（タングステン）膜９ｂを堆積する。
【００９５】
続いて、Ｗ（タングステン）膜９ｂ上に、ＣＶＤ法により、５０〜１００ｎｍ程度の膜厚の窒化シリコン膜２０１を堆積する。
【００９６】
次に、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜２０１をエッチングする。続いて、この窒化シリコン膜２０１をマスクに、Ｗ膜９ｂおよび多結晶シリコン膜９ａをドライエッチングすることにより、メモリセル形成領域および周辺回路形成領域に多結晶シリコン膜９ａおよびＷ膜９ｂからなるゲート電極９を形成する。このゲート電極９上には、ゲート電極９（Ｗ膜９ｂ）の保護用の窒化シリコン膜２０１が形成される。
【００９７】
次に、実施の形態１の場合と同様に、ゲート電極９の両側のメモリセル形成領域のｐ型ウエル３にｎ-型半導体領域１３を形成し、また、周辺回路形成領域のｐ型ウエル３にｎ-型半導体領域１４を、ｎ型ウエル４にｐ-型半導体領域１５を形成する。
【００９８】
次いで、図１９に示すように、実施の形態１の場合と同様に、半導体基板１の上部にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１２を堆積し、周辺回路形成領域のゲート電極９の側壁にサイドウォール膜１２ｓを形成する。
【００９９】
次に、周辺回路形成領域のｐ型ウエル３にｎ+型半導体領域１７（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ+型半導体領域１８（ソース、ドレイン）を形成する。
【０１００】
続いて、図２０に示すように、周辺回路形成領域の窒化シリコン膜２０１をエッチングにより除去する。この際、サイドウォール膜１２ｓの上部もエッチングされる。次いで、周辺回路形成領域のＷ膜９ｂをエッチングにより除去する。このエッチングには、フッ酸もしくは過酸化水素水を使用する。この結果、周辺回路形成領域では、多結晶シリコン膜９ａが露出した状態となっている。ここで、メモリセル形成領域のＷ膜９ｂは、窒化シリコン膜１２で覆われているため、エッチングされない。
【０１０１】
次に、実施の形態１の場合と同様に、半導体基板１の上部に、コバルト（Ｃｏ）膜１９を、スパッタ法により堆積し、Ｃｏ膜と周辺回路形成領域の多結晶シリコン膜９ａとの接触部、並びにＣｏ膜とｎ+型半導体領域１７およびｐ+型半導体領域１８との接触部において、シリサイド化反応を生じさせることにより、コバルトシリサイド（ＣｏＳｉ）層２０を形成する。次いで、未反応のＣｏ膜１９を除去する（図２１）。
【０１０２】
従って、実施の形態１の場合と同様に、周辺回路形成領域の多結晶シリコン膜９ａ上には、ＣｏＳｉ層２０が形成され、周辺回路形成領域には、多結晶シリコン膜９ａとＣｏＳｉ層２０との積層膜からなるゲート電極９ｓが形成される。また、周辺回路形成領域のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にも、ＣｏＳｉ層２０が形成される。ここで、メモリセル形成領域は、窒化シリコン膜１２で覆われているため、ＣｏＳｉ層２０は形成されない。
【０１０３】
以降の工程は、図９〜図１６を用いて説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１０４】
このように、本実施の形態においては、ゲート電極９上の保護用の窒化シリコン膜２０１およびＷ膜９ｂを除去した後、ＣｏＳｉ層２０を形成したので、ｎチャネル型ＭＩＳＦＥＴＱｎ１やｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース、ドレイン（ｎ+型半導体領域１７、ｐ+型半導体領域１８）の上部およびこれらのＭＩＳＦＥＴのゲート電極上に形成されるコンタクトホール２７、２８等を精度良く形成することができる。
【０１０５】
また、実施の形態１の場合と同様に、多結晶シリコン膜９ａとＷ膜９ｂの積層膜をエッチングすることによりゲート電極９を形成したので、素子の微細化に対応することができる。また、周辺回路形成領域のゲート電極９ｓを多結晶シリコン膜９ａとＣｏＳｉ層２０との積層膜で構成したので、ゲート電極９ｓの低抵抗化を図ることができる。また、周辺回路形成領域のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上に、ＣｏＳｉ層２０を形成したので、ソース、ドレインの低抵抗化を図ることができる。さらに、ソース、ドレイン上に形成されるプラグとソース、ドレインとの接触抵抗の低減を図ることができる。
【０１０６】
また、メモリセル形成領域のｎ-型半導体領域１３上には、ＣｏＳｉ層２０は形成されないため、接合リーク電流の低減を図ることができる。その結果、リフレッシュ時間を延長させることができる。また、メモリセル形成領域のゲート電極９ａ上に窒化シリコン膜２０１が形成されたことにより、ゲート電極９ａ上にかかるようにコンタクトホールが形成された場合でも、窒化シリコン膜２０１がエッチングストッパとして働くため、プラグとゲート電極９ａとの短絡を防ぐことができ、メモリセル形成領域の集積度を向上させることができる。
【０１０７】
（実施の形態３）
実施の形態１においては、メモリセル形成領域および周辺回路形成領域のゲート電極９を同一工程で形成したが、別工程で形成してもよい。
【０１０８】
図２２〜図２５は、本発明の実施の形態３である半導体集積回路装置の製造方法を工程順に示した断面図である。
【０１０９】
まず、図２２に示すように、実施の形態１の場合と同様に、酸化シリコン膜５が埋め込まれた素子分離２、、ｐ型ウエル３およびｎ型ウエル４を形成する。次いで、実施の形態１の場合と同様に、ゲート酸化膜８ａ、８ｂを形成する。
【０１１０】
次に、ゲート酸化膜８ａ、８ｂの上部に不純物がドープされていない膜厚１００nm程度の多結晶シリコン膜９ａをＣＶＤ法で堆積する。続いて、周辺回路形成領域のｎ型ウエル４上およびメモリセル形成領域の多結晶シリコン膜９ａ中に、ｎ型不純物（リン又はヒ素、あるいはその両方）をイオン打ち込みする。また、周辺回路形成領域のｐ型ウエル３上の多結晶シリコン膜９ａ中に、ｐ型不純物（ホウ素）をイオン打ち込みする。続いて、多結晶シリコン膜９ａの上部にスパッタリング法で膜厚５０nm程度のＷ（タングステン）膜９ｂを堆積する。
【０１１１】
続いて、フォトレジスト膜（図示せず）をマスクに、Ｗ膜９ｂおよび多結晶シリコン膜９ａをドライエッチングすることにより、周辺回路形成領域に多結晶シリコン膜９ａおよびＷ膜９ｂからなるゲート電極９を形成する。この際、メモリセル形成領域は、フォトレジスト膜で覆われている。
【０１１２】
次に、実施の形態１の場合と同様に、ゲート電極９の両側の周辺回路形成領域のｐ型ウエル３にｎ-型半導体領域１４を、ｎ型ウエル４にｐ-型半導体領域１５を形成する。
【０１１３】
次いで、実施の形態１の場合と同様に、半導体基板１の上部にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１２を堆積し、周辺回路形成領域のゲート電極９の側壁にサイドウォール膜１２ｓを形成する（図２３）。
【０１１４】
次に、周辺回路形成領域のｐ型ウエル３にｎ+型半導体領域１７（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ+型半導体領域１８（ソース、ドレイン）を形成する。
【０１１５】
続いて、図２４に示すように、周辺回路形成領域のＷ膜９ｂをエッチングにより除去する。このエッチングには、フッ酸もしくは過酸化水素水を使用する。この結果、周辺回路形成領域では、多結晶シリコン膜９ａが露出した状態となっている。ここで、メモリセル形成領域のＷ膜９ｂは、窒化シリコン膜１２で覆われているため、エッチングされない。
【０１１６】
次に、実施の形態１の場合と同様に、半導体基板１の上部に、コバルト（Ｃｏ）膜１９を、スパッタ法により堆積し、Ｃｏ膜と周辺回路形成領域の多結晶シリコン膜９ａとの接触部、並びにＣｏ膜とｎ+型半導体領域１７およびｐ+型半導体領域１８との接触部において、シリサイド化反応を生じさせることにより、コバルトシリサイド（ＣｏＳｉ）層２０を形成する。次いで、未反応のＣｏ膜１９を除去する。この際、メモリセル形成領域は、フォトレジスト膜（図示せず）で覆われている。
【０１１７】
従って、実施の形態１の場合と同様に、周辺回路形成領域の多結晶シリコン膜９ａ上には、ＣｏＳｉ層２０が形成され、周辺回路形成領域には、多結晶シリコン膜９ａとＣｏＳｉ層２０との積層膜からなるゲート電極９ｓが形成される。また、周辺回路形成領域のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上にも、ＣｏＳｉ層２０が形成される。
【０１１８】
次に、フォトレジスト膜（図示せず）をマスクに、Ｗ膜９ｂおよび多結晶シリコン膜９ａをドライエッチングすることにより、メモリセル形成領域に多結晶シリコン膜９ａおよびＷ膜９ｂからなるゲート電極９を形成する。
【０１１９】
次に、ゲート電極９の両側のメモリセル形成領域のｐ型ウエル３にｎ型不純物（リンおよびヒ素）を注入することによってｎ-型半導体領域１３をする。
【０１２０】
次いで、半導体基板１の上部にＣＶＤ法で窒化シリコン膜２１を堆積する（図２５）。
【０１２１】
以降の工程は、図９〜図１６を参照しながら説明した実施の形態１の窒化シリコン膜２１の形成後の工程と同様であるためその説明を省略する。
【０１２２】
このように、本実施の形態においても、ゲート電極９ｓ上にＣｏＳｉ層２０を形成したので、ｎチャネル型ＭＩＳＦＥＴＱｎ１やｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２のソース、ドレイン（ｎ+型半導体領域１７、ｐ+型半導体領域１８）の上部およびこれらのＭＩＳＦＥＴのゲート電極９ｓ上に形成されるコンタクトホール２７、２８等を精度良く形成することができる。
【０１２３】
また、実施の形態１の場合と同様に、多結晶シリコン膜９ａとＷ膜９ｂの積層膜をエッチングすることによりゲート電極９を形成したので、素子の微細化に対応することができる。また、周辺回路形成領域のゲート電極９ｓを多結晶シリコン膜９ａとＣｏＳｉ層２０との積層膜で構成したので、ゲート電極９ｓの低抵抗化を図ることができる。また、周辺回路形成領域のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上に、ＣｏＳｉ層２０を形成したので、ソース、ドレインの低抵抗化を図ることができる。さらに、このソース、ドレイン上に形成されるプラグとソース、ドレインとの接触抵抗の低減を図ることができる。
【０１２４】
また、メモリセル形成領域のｎ-型半導体領域１３上には、ＣｏＳｉ層２０は形成されないため、接合リーク電流の低減を図ることができる。その結果、リフレッシュ時間を延長させることができる。
【０１２５】
（実施の形態４）
実施の形態１においては、周辺回路形成領域にｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２を形成したが、その他の素子を形成してもよい。
【０１２６】
図２６〜図２８は、本発明の実施の形態４である半導体集積回路装置の製造方法を工程順に示した断面図である。本実施の形態においては、周辺回路形成領域に抵抗素子Ｒが形成されている。
【０１２７】
まず、図２６に示すように、実施の形態１の場合と同様に、酸化シリコン膜５が埋め込まれた素子分離２、、ｐ型ウエル３およびｎ型ウエル４を形成する。次いで、実施の形態１の場合と同様に、ゲート酸化膜８ａ、８ｂ（図示せず）を形成する。
【０１２８】
次に、ゲート酸化膜８ａ、８ｂ（図示せず）の上部に不純物がドープされていない膜厚１００nm程度の多結晶シリコン膜９ａをＣＶＤ法で堆積する。続いて、周辺回路形成領域のｐ型ウエル３上の多結晶シリコン膜９ａおよびメモリセル形成領域の多結晶シリコン膜９ａ中に、ｐ型不純物（ホウ素）をイオン打ち込みする。また、周辺回路形成領域のｎ型ウエル４上の多結晶シリコン膜９ａ中及び素子分離２上の多結晶シリコン膜９ａ中に、ｎ型不純物（リンまたはヒ素、あるいはその両方）をイオン打ち込みする。多結晶シリコン膜９ａの上部にスパッタリング法で膜厚５０nm程度のＷ（タングステン）膜９ｂを堆積する。
【０１２９】
続いて、多結晶シリコン膜９ａの上部にスパッタリング法で膜厚５０nm程度のＷ（タングステン）膜９ｂを堆積する。
【０１３０】
次に、フォトレジスト膜（図示せず）をマスクにしてＷ膜９ｂおよび多結晶シリコン膜９ａをドライエッチングすることにより、メモリセル形成領域および周辺回路形成領域に多結晶シリコン膜９ａおよびＷ膜９ｂからなるゲート電極９を形成する。この際、周辺回路形成領域の広い素子分離２上に、Ｗ膜９ｂおよび多結晶シリコン膜９ａを残存させる。
【０１３１】
次に、実施の形態１の場合と同様に、ゲート電極９の両側のメモリセル形成領域のｐ型ウエル３にｎ-型半導体領域１３を形成し、また、周辺回路形成領域のｐ型ウエル３にｎ-型半導体領域１４（図示せず）を、ｎ型ウエル４にｐ-型半導体領域１５を形成する。
【０１３２】
次いで、実施の形態１の場合と同様に、半導体基板１の上部にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１２を堆積し、周辺回路形成領域のゲート電極９の側壁および周辺回路形成領域の広い素子分離２上に残存したＷ膜９ｂおよび多結晶シリコン膜９ａの側壁にサイドウォール膜１２ｓを形成する。この際、メモリセル形成領域は、フォトレジスト膜（図示せず）で覆われている。
【０１３３】
次に、周辺回路形成領域のｐ型ウエル３にｎ+型半導体領域１７（ソース・ドレイン、図示せず）を形成し、ｎ型ウエル４にｐ+型半導体領域１８（ソース、ドレイン）を形成する。
【０１３４】
続いて、周辺回路形成領域のＷ膜９ｂをエッチングにより除去する。このエッチングには、フッ酸もしくは過酸化水素水を使用する。この結果、周辺回路形成領域では、多結晶シリコン膜９ａが露出した状態となっている。ここで、メモリセル形成領域のＷ膜９ｂは、窒化シリコン膜１２で覆われているため、エッチングされない。
【０１３５】
次に、図２７に示すように、周辺回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎ形成領域以外の領域上に酸化シリコン膜等の絶縁膜４０１を形成する。この絶縁膜は、周辺回路形成領域の広い素子分離２上に残存した多結晶シリコン膜９ａ上および所望しない半導体基板１上にシリサイド層が形成されるのを防止する役目を果たす。
【０１３６】
次いで、実施の形態１の場合と同様に、半導体基板１の上部に、コバルト（Ｃｏ）膜１９を、スパッタ法により堆積し、Ｃｏ膜と周辺回路形成領域の多結晶シリコン膜９ａとの接触部、並びにＣｏ膜とｐ+型半導体領域１８との接触部において、シリサイド化反応を生じさせることにより、コバルトシリサイド（ＣｏＳｉ）層２０を形成する。次いで、未反応のＣｏ膜１９を除去する（図２８）。
【０１３７】
以上の工程により、周辺回路形成領域の広い素子分離２上に多結晶シリコン膜９ａからなる抵抗素子Ｒが形成される。この抵抗素子Ｒは、数十〜数百Ω／□の抵抗値を有し、例えば、静電破壊防止用の抵抗やアナログ・デジタル変換器の抵抗として用いられる。
【０１３８】
次いで、実施の形態１の場合と同様に、半導体基板１の上部に、窒化シリコン膜２１（図示せず）を堆積する。
【０１３９】
以降の工程は、図９〜図１６を参照しながら説明した実施の形態１の窒化シリコン膜２１の形成後の工程と同様であるためその説明を省略する。
【０１４０】
このように、本実施の形態においても、ゲート電極９ｓ上にＣｏＳｉ層２０を形成したので、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース、ドレイン（ｐ+型半導体領域１８）の上部およびこのＭＩＳＦＥＴのゲート電極上に形成されるコンタクトホールを精度良く形成することができる。
【０１４１】
また、実施の形態１の場合と同様に、多結晶シリコン膜９ａとＷ膜９ｂの積層膜をエッチングすることによりゲート電極９ｓを形成したので、素子の微細化に対応することができる。また、周辺回路形成領域のゲート電極９ｓを多結晶シリコン膜９ａとＣｏＳｉ層２０との積層膜で構成したので、ゲート電極９ｓの低抵抗化を図ることができる。また、周辺回路形成領域のｐ+型半導体領域１８（ソース、ドレイン）上に、ＣｏＳｉ層２０を形成したので、ソース、ドレインの低抵抗化を図ることができる。さらに、このソース、ドレイン上に形成されるプラグとソース、ドレインとの接触抵抗の低減を図ることができる。
【０１４２】
また、メモリセル形成領域のｎ-型半導体領域１３上には、ＣｏＳｉ層２０は形成されないため、接合リーク電流の低減を図ることができる。その結果、リフレッシュ時間を延長させることができる。
【０１４３】
（実施の形態５）
実施の形態１においては、周辺回路形成領域に論理回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２を形成したが、これらのＭＩＳＦＥＴを用いて、ＳＲＡＭメモリセルを形成してもよい。
【０１４４】
図２９は、本発明の実施の形態５である半導体集積回路装置の製造方法を示す断面図である。本実施の形態においては、周辺回路形成領域にＳＲＡＭメモリセルが形成されている。なお、本実施の形態の半導体集積回路装置の製造方法は、実施の形態１の場合と同様であるためその詳細な説明を省略する。
【０１４５】
まず、図２９に示すように、周辺回路形成領域のｐ型ウエル３上には、ＳＲＡＭメモリセルを構成するｎチャネル型ＭＩＳＦＥＴＱｎ４１が形成され、ｎ型ウエル４上にはｐチャネル型ＭＩＳＦＥＴＱｐ４１が形成されている。また、これらのＭＩＳＦＥＴのゲート電極９ｓは、ｐ型ウエル３およびｎ型ウエル４間に存在する素子分離２上まで延在している。また、図示しない、これらのＭＩＳＦＥＴと対向するｎチャネル型ＭＩＳＦＥＴＱｎ４２およびｐチャネル型ＭＩＳＦＥＴＱｐ４２のゲート電極９ｓが、ｐ型ウエル３およびｎ型ウエル４間に存在する素子分離２上まで延在している（図３０参照）。
【０１４６】
図３０は、本実施の形態の半導体集積回路の周辺回路形成領域の平面図を示す。
図２９は、図３０のＡ−Ａ断面図に対応する。
【０１４７】
図３０に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎ４２およびｐチャネル型ＭＩＳＦＥＴＱｐ４２のゲート電極９ｓと、ｎチャネル型ＭＩＳＦＥＴＱｎ４１のｎ+型半導体領域１７とはプラグＰ１（配線）により接続されている。
【０１４８】
また、ｐチャネル型ＭＩＳＦＥＴＱｐ４１のｐ+型半導体領域１８上には、プラグＰ２が形成され、プラグＰ１およびプラグＰ２は、第１層配線３０により接続されている。
【０１４９】
なお、図３０のＢ―Ｂ断面図も、図２９と同様の図となる。また、図３０中のＱｎｔ１、Ｑｎｔ２は、転送用ＭＩＳＦＥＴである。Ｐ４、Ｐ５、Ｐ６は、プラグである。
【０１５０】
即ち、本実施の形態のＳＲＡＭメモリセルは６つのＭＩＳＦＥＴで構成され、ＭＩＳＦＥＴＱｎ４１（駆動用）およびＭＩＳＦＥＴＱｐ４１（負荷用）で、ＣＭＯＳインバータを構成し、ＭＩＳＦＥＴＱｎ４２（駆動用）およびＭＩＳＦＥＴＱｐ４２（負荷用）で、ＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。またこれら一対のＣＭＯＳインバータの相互の入出力端子は、それぞれ転送用ＭＩＳＦＥＴＱｎｔ１、Ｑｎｔ２のソース、ドレインの一方に接続されている。
【０１５１】
このように、本実施の形態においては、ゲート電極９上にＣｏＳｉ層２０を形成したので、ＳＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴＱｎ４１やｐチャネル型ＭＩＳＦＥＴＱｐ４１のソース、ドレイン（ｎ+型半導体領域１７、ｐ+型半導体領域１８）の上に形成されるコンタクトホール２７を精度良く形成することができる。また、これらのＭＩＳＦＥＴのゲート電極上に形成されるコンタクトホールＣ１を精度良く形成することができる。また、ＳＲＡＭメモリセルの微細化を図ることができる。
【０１５２】
また、実施の形態１の場合と同様に、多結晶シリコン膜９ａとＷ膜９ｂの積層膜をエッチングすることによりゲート電極９を形成したので、素子の微細化に対応することができる。また、周辺回路形成領域のゲート電極９ｓを多結晶シリコン膜９ａとＣｏＳｉ層２０との積層膜で構成したので、ゲート電極９ｓの低抵抗化を図ることができる。また、周辺回路形成領域のｎ+型半導体領域１７（ソース、ドレイン）およびｐ+型半導体領域１８（ソース、ドレイン）上に、ＣｏＳｉ層２０を形成したので、ソース、ドレインの低抵抗化を図ることができる。さらに、このソース、ドレイン上に形成されるプラグとソース、ドレインとの接触抵抗の低減を図ることができる。
【０１５３】
また、メモリセル形成領域のｎ-型半導体領域１３上には、ＣｏＳｉ層２０は形成されないため、接合リーク電流の低減を図ることができる。その結果、リフレッシュ時間を延長させることができる。
【０１５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５５】
特に、実施の形態１等においては、ビット線の下部に情報蓄積用容量素子を形成するＣＵＢ（capacitor under bit-line）構造を採用したが、ビット線の上部に情報蓄積用容量素子を形成するＣＯＢ（capacitor over bit-line）構造を採用してもよい。
【０１５６】
また、実施の形態１等においては、ポリメタル構造の金属膜として、Ｗ膜を採用したが、Ｗ膜の代わりに窒化タングステン（ＷＮ）膜等によるバリアメタル層と、Ｗ膜などの金属層の積層構造膜を用いてもよい。また、この場合においても、フッ酸もしくは過酸化水素水などによるエッチング処理により、Ｗ膜及びＷＮ膜の双方とも除去することができ、以下実施の形態に従って本発明を適用することができる。
【０１５７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１５８】
本発明によれば、ゲート電極上に金属シリサイド層を形成したので、周辺回路形成領域に形成されるｎチャネル型ＭＩＳＦＥＴやｐチャネル型のソース、ドレインの上部、およびこれらのＭＩＳＦＥＴのゲート電極上に形成されるコンタクトホールを精度良く形成することができる。
【０１５９】
また、シリコン層と金属層の積層膜をエッチングすることによりゲート電極を形成したので、素子の微細化に対応することができる。また、周辺回路形成領域のゲート電極をシリコン膜と金属シリサイド層との積層膜で構成したので、ゲート電極の低抵抗化を図ることができる。また、周辺回路形成領域のｎ+型半導体領域（ソース、ドレイン）およびｐ+型半導体領域（ソース、ドレイン）上に、金属シリサイド層を形成したので、ソース、ドレインの低抵抗化を図ることができる。さらに、このソース、ドレイン上に形成されるプラグとソース、ドレインとの接触抵抗の低減を図ることができる。
【０１６０】
また、メモリセル形成領域のｎ-型半導体領域（ソース、ドレイン）上には、金属シリサイド層は形成されないため、接合リーク電流の低減を図ることができる。その結果、リフレッシュ時間を延長させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１７】本発明の効果を説明するための基板の要部断面図である。
【図１８】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【符号の説明】
１  半導体基板
２  素子分離
３  p型ウエル
４  ｎ型ウエル
５  酸化シリコン膜
８ａ、８ｂ  ゲート酸化膜
９  ゲート電極
９ａ  多結晶シリコン膜
９ｂ  Ｗ膜
９ｓ  ゲート電極
１２  窒化シリコン膜
１２ｓ  サイドウォール膜
１３  ｎ-型半導体領域
１４  ｎ-型半導体領域
１５  ｐ-型半導体領域
１７  ｎ+型半導体領域
１８  ｐ+型半導体領域
１９  Ｃｏ膜
２０  ＣｏＳｉ層
２１  窒化シリコン膜プラグ
２２  層間絶縁膜
２３  コンタクトホール
２６  プラグ
２７、２８  コンタクトホール
２９  プラグ
３０  第１層配線
３１  窒化シリコン膜
３２  酸化シリコン膜
３４  溝
３５  下部電極
３６  容量絶縁膜
３７  上部電極
３８  酸化シリコン膜
４０  コンタクトホール
４２  プラグ
４４  第２層配線
２０１  窒化シリコン膜
４０１  絶縁膜
Ｃ１  コンタクトホール
Ｐ１〜Ｐ５  プラグ
ＰＲ  フォトレジスト
ＣＨ  コンタクトホール
ＨＭ  窒化シリコン膜
ＳＷ  サイドウォール膜
ＰＧ  プラグ
Ｒ  抵抗素子
ＢＬ  ビット線
ＷＬ  ワード線
Ｃ  情報蓄積用容量素子
Ｑｎ、Ｑｎ１  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  情報転送用ＭＩＳＦＥＴ
Ｑｎ４１、Ｑｎ４２  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ４１、Ｑｐ４２  ｐチャネル型ＭＩＳＦＥＴ
Ｑｎｔ１、Ｑｎｔ２１  転送用ＭＩＳＦＥＴ
【図１】
0004057770.tif 000002
【図２】
0004057770.tif 000003
【図３】
0004057770.tif 000004
【図４】
0004057770.tif 000005
【図５】
0004057770.tif 000006
【図６】
0004057770.tif 000007
【図７】
0004057770.tif 000008
【図８】
0004057770.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0004057770.tif 000019
【図１９】
0004057770.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0004057770.tif 000029
【図２９】
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【図３０】
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