(57)【特許請求の範囲】
【請求項１】
酸化亜鉛ＺｎＯ、酸化カドミウムＣｄＯ、ＺｎＯにＩＩＢ元素若しくはＩＩＡ元素若しくはＶＩＢ元素を加えた化合物又は混合物の内いずれかを用い、３ｄ遷移金属元素又は希土類をドープした透明チャネル層と、
透明導電性材料、透明導電体、又は、透明でない電極材料を、その全部又は一部に用いた、ソース及びドレイン及びゲートと、
前記透明チャンネル層が形成されるための絶縁性基板
を備えた半導体デバイス。
【請求項２】
前記絶縁性基板は、ポリエチレン、ポリエチレンテレフタレート、プラスチック、ガラス、各種ポリマー、紙類、可塑性があり透明な絶縁性基板のいずれかを用いたことを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記３ｄ遷移金属元素は、ニッケル、マンガン、コバルト又は鉄であることを特徴とする請求項１に記載の半導体デバイス。
【請求項４】
前記透明チャネル層は、複数種類の３ｄ遷移金属元素又は希土類が、各々予め定められた割合又はドープ量でドープされていることを特徴とする請求項１に記載の半導体デバイス。
【請求項５】
前記透明チャネル層は、３ｄ遷移金属元素又は希土類のドープ量が均一でないことを特徴とする請求項１に記載の半導体デバイス。
【請求項６】
前記透明チャネル層と前記ゲートとの間に、１価の価数を取りうる元素若しくはＶ族元素若しくは３ｄ遷移金属元素をドープした絶縁性ＺｎＯ若しくはＳｉＮ若しくはＳｉＯ２若しくは透明絶縁性材料、透明絶縁性酸化物、又は、プラスチック若しくはポリマーフィルム若しくは透明絶縁体を用いたゲート絶縁層をさらに備えた請求項１に記載の半導体デバイス。
【請求項７】
前記透明チャネル層と前記ゲートとの間に、Ｚｎ１−ｘＬｉｘＯ又はＺｎ１−ｘ（ＬｉｙＭｇｘ−ｙ）Ｏ又は強誘電性の透明絶縁材料を用いたゲート絶縁層をさらに備え、前記ゲート絶縁層がメモリ機能を有することを特徴とする請求項１に記載の半導体デバイス。
【請求項８】
前記ドレイン若しくはソースと連続した領域、又は、前記ドレイン若しくはソースと接続された他の半導体の領域と、前記領域に接合された半導体層とにより形成される発光部をさらに備えた請求項１に記載の半導体デバイス。
【請求項９】
酸化亜鉛ＺｎＯ、酸化カドミウムＣｄＯ、ＺｎＯにＩＩＢ元素若しくはＩＩＡ元素若しくはＶＩＢ元素を加えた化合物又は混合物の内いずれかを用い、ＩＩＩ族元素若しくはＶＩＩ族元素をドープし、さらに３ｄ遷移金属元素又は希土類をドープした透明ｎ形半導体により形成されたエミッタ並びにコレクタ、又は、ベースと、
酸化亜鉛ＺｎＯ、酸化カドミウムＣｄＯ、ＺｎＯにＩＩＢ元素若しくはＩＩＡ元素若しくはＶＩＢ元素を加えた化合物又は混合物の内いずれかを用い、Ｉ族元素若しくはＶ族元素をドープし、さらに３ｄ遷移金属元素又は希土類をドープした透明ｐ形半導体により形成されたベース、又は、エミッタ並びにコレクタと、
透明導電性材料、透明導電体、又は、透明でない電極材料を、その全部又は一部に用い、前記ベース、エミッタ及びコレクタにそれぞれ形成された、ベース電極及びエミッタ電極及びコレクタ電極
を備えた半導体デバイス。
【請求項１０】
前記コレクタ若しくはエミッタと連続した領域、又は、前記コレクタ若しくはエミッタと接続された他の半導体の領域と、前記領域に接合された半導体層とにより形成される発光部をさらに備えた請求項９に記載の半導体デバイス。
【請求項１１】
請求項１又は７に記載の半導体デバイスを、１価の価数を取りうる元素若しくはＶ族元素若しくは３ｄ遷移金属元素をドープした絶縁性ＺｎＯ若しくはＳｉＮ若しくはＳｉＯ２若しくは透明絶縁性材料、透明絶縁性酸化物、又は、プラスチック若しくはポリマーフィルム若しくは透明絶縁体を用いた絶縁層を介して、複数個積層したことを特徴とする半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに係り、特に、透明トランジスタと、透明トランジスタを積層した半導体デバイス、及び、透明トランジスタを発光素子の駆動用又はメモリの読み書き用等に応用した半導体デバイスに関する。なお、本発明において、説明の簡略上、「透明」という概念には、「透明又は透光性を有する」という概念が含まれるものとする。
【０００２】
【従来の技術】
基板上への高性能薄膜トランジスタは、液晶表示デバイスへの応用を筆頭に、面発光レーザ、エレクトロルミネセンス素子等の発光素子の駆動素子、メモリ等のように、光デバイス分野での多種多様な応用に用いることができる。
【０００３】
また、一般に、液晶表示デバイスの駆動用等のトランジスタとしては、アモルファスシリコンや多結晶シリコン等を用いた薄膜トランジスタが用いられている。これらの材料は、可視光領域に光感度を有しているので、光によりキャリアが生成されて抵抗が低下する。そのため、光が照射されると、トランジスタが、オフ状態に制御されているはずなのに、オン状態となってしまう場合がある。そこで、トランジスタをオフ状態に持続するために、従来では、金属被膜等の光の遮断層を用いて、光によるキャリア抵抗の低下を防止している。
【０００４】
一般に、液晶表示デバイスは、ノード型パソコン等に多く使用されており、省エネルギー化、高輝度化及び小型化が求められている。そのためには、単位画素に占める有効な表示部面積の割合を向上させることが有効である。しかしながら、上述のように、駆動用等のトランジスタでは、金属薄膜等の光の遮断層が形成されるため、画素の面積割合（開口率）が減少する。よって、輝度の明るい表示素子の開発には、トランジスタの高性能化によるトランジスタ面積の縮小、又は、バックライトの高輝度化が必要であった。しかしながら、トランジスタの高性能化による対策では、歩留まりの限界があり、コストが上昇することになる。また、バックライトを明るくすることによる対策では、エネルギー消費量が多くなってしまう。
【０００５】
本発明者等は、これまで、酸化亜鉛（ＺｎＯ）を半導体として用いたトランジスタに関する研究を行い、ガラス基板上に透明な薄膜トランジスタが形成可能であることを明かにしてきた。酸化亜鉛をチャネルとして用いる透明薄膜トランジスタについて、特許出願中である（特願平１０−３２６８８９号、特願平１１−０８２０４３号参照）。
【０００６】
また、本発明者等はこれまでに、ガラス基板上に透明酸化亜鉛電界効果トランジスタ（ＺｎＯ−ＴＦＴ）を作製し、ＯＮ／ＯＦＦ比４．５×１０５、しきい値電力１．３Ｖ、電界効果移動度１５０ｃｍ２／Ｖ３の特性が得られたことを報告した（七種ら、２０００．３  応用物理学会予稿集、２９Ｐ―ＹＬ−１６、参照）。
【０００７】
このように、従来困難であった酸化亜鉛の配向制御や価電子制御が現在可能となったため、本発明者らの既出願では、酸化亜鉛等の透明チャネル層を用いた一部又は全部が透明なトランジスタを提供した。すなわち、チャネル層（導電層）に透明な酸化亜鉛等の材料を用いることにより、可視光領域に光感度を有しないようにし、遮光層を形成する必要を無くし、液晶表示デバイス等の表示部の面積割合を向上させるようにしたトランジスタを提供した。
【０００８】
【発明が解決しようとする課題】
一般に、薄膜トランジスタでは、移動度もさることながら、ｏｎ／ｏｆｆ比（ゲートの電圧でドレイン電流のスイッチを行う際のｏｎ状態の電流とｏｆｆ状態のリーク電流との比）がデバイスを活用する上で重要な要因となる。しかし、十分なｏｎ−ｏｆｆ比をかせぐためには、通常ではｎ型の電気伝導性を示すＺｎＯを半絶縁化する必要があった。そのため、従来では、ＺｎＯへのＬｉのドープが試みられてきた。この場合も、所望のｏｎ−ｏｆｆ比（例えば、１０５以上）及び易動度（移動度）（例えば、１００ｃｍ２／Ｖｓ以上）という性能を発揮するには、高温（例えば、５００℃程度）のアニ−ル処理が必要であった。そして、アニ−ル処理に耐えるための基板材料等の各材料を選択する必要があった。
【０００９】
また、従来、米国特許第５７４４８６４号のように、電流を流れやすくするためにチャンネル層に不純物を混入して縮退半導体とする試みがある。しかしながら、この場合、ｏｆｆ状態でのリーク電流を低く抑えることはむずかしかった。
【００１０】
本発明は、以上の点に鑑み、ＺｎＯ等の透明なチャネル材料にＮｉ等の３ｄ遷移金属元素を添加することにより高低抗化することで、比較的低温（例えば、室温等）における薄膜形成によっても、所望のｏｎ−ｏｆｆ比及び移動度を得て、従来の性能を凌駕する非常に高性能の薄膜トランジスタを形成することを目的とする。また、本発明は、プラスチック基板、高分子材料基板等、従来熱処理に耐えられない材料を用いて、透明電子回路を形成することを目的とする。また、本発明は、半導体の性能とプロセスの許容度を著しく向上させることを目的とする。
【００１１】
また、本発明は、透明トランジスタを、面発光レーザやエレクトロルミネセンス素子等の発光素子の駆動用、メモリ用等のように光デバイス分野での多様な応用に用いることを目的とする。さらに、本発明は、透明な電子素子として、各種の幅広い応用に用いた半導体デバイスを提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の解決手段によると、
酸化亜鉛ＺｎＯ、酸化カドミウムＣｄＯ、ＺｎＯにＩＩＢ元素若しくはＩＩＡ元素若しくはＶＩＢ元素を加えた化合物又は混合物の内いずれかを用い、３ｄ遷移金属元素又は希土類又は透明半導体の透明性を失わせずに高抵抗にする不純物をドープした透明チャネル層と、
III族元素若しくはVII族元素若しくはＩ族元素若しくはＶ族元素のいずれかをドープした若しくはドープしない導電性ＺｎＯ等の透明導電性材料、Ｉｎ２Ｏ３若しくはＳｎＯ２若しくは（Ｉｎ−Ｓｎ）Ｏｘなどの透明導電体、又は、透明でない電極材料を、その全部又は一部に用いた、ソース及びドレイン及びゲートと、
前記透明チャンネル層が形成されるための絶縁性基板
を備えた半導体デバイスを提供する。
【００１３】
前記半導体デバイスは、さらに、前記半導体デバイスの前記ドレイン若しくはソースと連続した領域、又は、前記ドレイン若しくはソースと接続された他の半導体の領域と、前記領域に接合された半導体層とにより形成される発光部を備えてもよい。
前記半導体デバイスは、さらに、前記半導体デバイスの前記ドレイン若しくはソースと連続した領域、又は、前記ドレイン若しくはソースと接続された他の半導体若しくは導体の領域と、前記領域上の前記ゲート絶縁層若しくは他の絶縁層と、前記ゲート絶縁層若しくは前記他の絶縁層上の半導体層又は導体層とにより形成されるコンデンサを備えてもよい。
【００１４】
本発明の第２の解決手段によると、
III族元素若しくはVII族元素をドープし、さらに３ｄ遷移金属元素又は希土類又は透明半導体の透明性を失わせずに高抵抗にする不純物をドープしたＺｎＯ等の透明ｎ形半導体により形成されたエミッタ並びにコレクタ、又は、ベースと、
Ｉ族元素若しくはＶ族元素をドープし、さらに３ｄ遷移金属元素又は希土類又は透明半導体の透明性を失わせずに高抵抗にする不純物をドープしたＺｎＯ等の透明ｐ形半導体により形成されたベース、又は、エミッタ並びにコレクタと、
III族元素若しくはVII族元素若しくはＩ族元素のいずれかをドープした若しくはドープしない導電性ＺｎＯ等の透明導電性材料、Ｉｎ２Ｏ３若しくはＳｎＯ２若しくは（Ｉｎ−Ｓｎ）Ｏｘなどの透明導電体、又は、透明でない電極材料を、その全部又は一部に用い、前記ベース、エミッタ及びコレクタにそれぞれ形成された、ベース電極及びエミッタ電極及びコレクタ電極
を備えた半導体デバイスを提供する。
【００１５】
前記半導体デバイスは、さらに、前記半導体デバイスの前記コレクタ若しくはエミッタと連続した領域、又は、前記コレクタ若しくはエミッタと接続された他の半導体の領域と、前記領域に接合された半導体層とにより形成される発光部を備えてもよい。
前記半導体デバイスは、さらに、前記半導体デバイスの前記コレクタ若しくはエミッタと連続した領域、又は、前記コレクタ若しくはエミッタと接続された他の半導体若しくは導体の領域と、前記領域上の絶縁層と、前記絶縁層上の半導体層又は導体層とにより形成されるコンデンサを備えてもよい。
【００１６】
さらに、上述のような半導体デバイスを複数備え、複数の前記トランジスタ間の配線の全部又は一部に、III族元素若しくはVII族元素若しくはＩ族元素若しくはＶ族元素のいずれかをドープした若しくはドープしない導電性ＺｎＯ等の透明導電性材料、Ｉｎ２Ｏ３若しくはＳｎＯ２若しくは（Ｉｎ−Ｓｎ）Ｏｘなどの透明導電体、又は、透明でない電極材料を用いてもよい。
【００１７】
前記半導体デバイスは、さらに、III族元素若しくはVII族元素若しくはＩ族元素若しくはＶ族元素のいずれかをドープした若しくはドープしない導電性ＺｎＯ等の透明導電性材料、Ｉｎ２Ｏ３若しくはＳｎＯ２若しくは（Ｉｎ−Ｓｎ）Ｏｘなどの透明導電体により形成されるインダクタを備えるようにしてもよい。
【００１８】
半導体デバイスを複数マトリクス状に配列し、各トランジスタによりコンデンサ又は発光部が駆動されるようにしてもよい。
さらに、本発明は、透明トランジスタを積層とした半導体デバイス、発光素子及びメモリ等へ応用した半導体デバイスを提供する。
【００１９】
【発明の実施の形態】
（１）電解効果トランジスタ（Field Effect Transistor、ＦＥＴ）
図１に、本発明に係るトランジスタの第１の実施の形態の断面図を示す。図１（Ａ）に示されるように、第１の実施の形態のトランジスタは、ＦＥＴに関するものであり、チャネル層１１、ソース１２、ドレイン１３、ゲート１４、ゲート絶縁層１５、基板１６を備える。基板１６の上には、ゲート１４、ゲート絶縁層１５を介してチャネル層１１が形成される。チャネル層１１には、ゲート絶縁層１５、ソース１２及びドレイン１３が形成される。
【００２０】
図１（Ｂ）には、第１の実施の形態の変形例が示される。このトランジスタは、基板１６の上に、ゲート１４、ゲート絶縁層１５が形成される。さらに、チャネル層１１には、上側に、ソース１２及びドレイン１３がオーミック接合により、下側に、ゲート１４がショットキー接合により、それぞれ形成される。この例では、図１（Ａ）と比べてチャネル層とゲート１４の間にゲート絶縁層１５がない。
【００２１】
以下に各構成要素の材料について説明する。
第１に、チャネル層１１は、透明な半導体で形成される。透明なチャネル層の材料としては、例えば、酸化亜鉛ＺｎＯ、酸化カドミウムＣｄＯ、ＺｎＯに格子定数やバンドギャップなどを調整するためにＩＩＢ元素（Ｃｄ、Ｈｇ）若しくはＩＩＡ元素（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）若しくはＶＩＢ元素（Ｓ、Ｓｅ、Ｔｅ、Ｐｏ）を加えた化合物又は混合物等の内いずれかを用い、３ｄ遷移金属元素又は希土類又は透明半導体の透明性を失わせずに高抵抗にする不純物をドープしたものである。ＩＩＢ元素を加えたものとしては、例えば、酸化カドミウム亜鉛ＣｄｘＺｎ１−ｘＯ、ＩＩＡ元素を加えたものとしては、例えば、酸化マグネシウム亜鉛ＭｇｘＺｎ１−ｘＯ等が挙げられる。３ｄ遷移金属元素又は希土類又は透明半導体の透明性を失わせずに高抵抗にする不純物をドープすることによりチャネル層の抵抗率を上昇させることができる。３ｄ遷移金属元素としては、例えば、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕがある。一例としては、Ｎｉ、Ｍｎ、コバルト、鉄等を適宜の量で（例えば、Ｎｉを２％程度等）、ドープすることができる。
【００２２】
チャネル層１１は、複数種類の３ｄ遷移金属元素又は希土類又は透明半導体の透明性を失わせずに高抵抗にする不純物が、各々予め定められた割合又はドープ量でドープするようにしてもよい。例えば、ＮｉとＭｎを適宜の量ドープすることができる。また、チャネル層１１は、３ｄ遷移金属元素又は希土類又は透明半導体の透明性を失わせずに高抵抗にする不純物のドープ量を均一な分布としなくてもよい。その際、基板１６に対して平行にグラデーションをかけても、垂直又は両方向にグラデーションをかけてもよい。さらに、ドープ濃度を一様に増加又は減少させるグラデーションの他に、適宜増域したり又は増減を繰り返したり、離散的又は段階的に濃度を調節したり、複数の異なる濃度の層状態としたり、適宜の均一でない濃度分布とすることができる。
【００２３】
図２に、３ｄ遷移金属元素のドープ量と抵抗値の関係についての説明図を示す。なお、黒ぬりつぶしのプロットはドーピング元素が完全に（略完全）に溶けていることを示し、黒ぬりつぶし出ないプロットはドーピング元素が完全に溶けていないことを示す。これは、熱処理をしない場合のデータである。ドープしないＺｎＯの抵抗に比べ、３ｄ遷移金属元素をドープしたＺｎＯは、熱処理をしなくてもいずれも十分な高抵抗を示すことができる。例えば、Ｍｎ、Ｓｃ、Ｃｒ等は、低い添加濃度でも、抵抗値を比較的高くすることができる。
【００２４】
第２に、ソース１２、ドレイン１３又はゲート１４は、各々の内、全部又は一部に透明電極が用いられる。透明電極としては、例えば、III族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ）、VII族元素（Ｆ、Ｃｌ、Ｂｒ、Ｉ）、Ｉ族元素（Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ）、Ｖ族元素（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）のいずれかをドープした導電性ＺｎＯ、又は各種元素をドープしない導電性ＺｎＯ等の透明導電性材料が用いられる。ここで、これらの元素をドープする場合、ドープ量は適宜設定することができる（例えば、高濃度にｎ形をドープしたｎ＋＋−ＺｎＯ等を用いることができるが、これに限定されない）。さらに、ソース１２、ドレイン１３又はゲート１４としては、その他に、Ｉｎ２Ｏ３、ＳｎＯ２、（Ｉｎ−Ｓｎ）Ｏｘなどの透明導電体を用いることができる。また、透明な材料以外にも、Ａｌ、Ｃｕ等の金属や、高ドープした半導体ポリシリコン等の透明でない電極材料を用いても良い。さらに、一部透明な材料を採用し、一部透明でない材料を採用することもできる。
【００２５】
第３に、ゲート絶縁層１５としては、例えば、１価の価数を取りうる元素又はＶ族元素又は、３ｄ遷移金属元素をドープした絶縁性ＺｎＯ、ＳｉＮ、ＳｉＯ２等の透明絶縁性材料が用いられる。１価の価数を取りうる元素としては、例えば、Ｉ族元素（Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ）、Ｃｕ、Ａｇ、Ａｕ等がある。Ｖ族元素としては、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ等がある。ゲート絶縁層１５としては、その他にも、Ａｌ２Ｏ３、ＭｇＯ、ＣｅＯ２、ＳｃＡｌＭｇＯ４、ＳｉＯ２、等の透明絶縁性酸化物を用いることができる。さらに、ポリマーフィルム、ビニール、プラスティック等の透明な絶縁体を用いても良い。なお、ゲート絶縁層１５は、チャネル層１１の材料と格子マッチングの良い高絶縁性の材料が好ましい。酸化亜鉛をチャネル層とした場合、例えば、ＳｃＡｌＭｇＯ４等が用いられる。これらは、全ての面内の格子定数が１％以内で一致しており、相互にエピタキシャル成長が可能である。また、ゲート絶縁層１５に、強誘電性の材料を用いることにより、トランジスタ自体がメモリ機能を有するようにすることもできる。強誘電性の材料として、例えば、Ｚｎ１−ｘＬｉｘＯ、Ｚｎ１−ｘ（ＬｉｙＭｇｘ−ｙ）Ｏ等を用いることができる。
【００２６】
なお、ＳｉＮは、例えば、プラズマＣＶＤ、スバッタリング等の工程で作成することができる。ＳｉＯ２は、例えば、プラズマＣＶＤ、スバッタリング、スピンオングラス等の工程で作成することができる。
【００２７】
第４に、基板１６は、主に、絶縁性の材料が用いられ、特に、加熱に比較的弱い材料も使用することができる。例えば、ポリエチレン、ポリエチレンテレフタレート（ＰＥＴ）、プラスチック、ポリマーフィルム、各種高分子材料ガラス、サファイア、紙類、可塑性があり透明な絶縁性基板を用いることができる。例えば、液晶表示画面等のように透明性が要求されるような用途には、透明の基板を用いると良い。また、基板は、用途によっては、透明でない材料を用いても良い。
【００２８】
（２）特性
まず、実験に用いた本発明に係るトランジスタの製法の一例を説明する。ここでは、図１（Ａ）の構成に従い説明する。
ゲート電極１４としてＩＴＯ（インジウムドープ酸化すず）（例、１２０ｎｍ）が形成されたガラス、プラスチック、ポリマー等の基板１６（例、０．７ｎｍ）を用いる。このＩＴＯ基板上に適宜の厚さ（例えば、４００〜５００ｎｍ）のゲート絶縁層１５は、例えば、アモルファスＳｉＮｘ、ＳｉＯｘ等のプラズマＣＶＤ、Ａｌ２Ｏ３、ＭｇＯ等の蒸着又はスパッタリングなどで形成する。このように、ベーキング工程を省略する方法でゲート絶縁層１５を形成することにより、室温等の低温での半導体デバイスの製作が可能となる。その後に、パルスレーザー堆積法ＣＶＤ法、スパッタリンク法等で３ｄ遷移金属元素として、例えばＮｉを添加したＺｎＯのチャネル層１１を室温で５０〜１５０ｎｍ堆積させた。成長条件は、例えば、酸素分圧１×１０−１ｔｏｒｒ、基板温度１０〜３０℃程度である。さらに、ウェットエッチング又はドライエッチングによりチャネル層１１を加工した後、オーミック電極であるＡｌのソース１２、ドレイン１３の各電極を蒸着し、チャネル長及びチャネル幅をそれぞれ、例えば３０μｍ及び１５０μｍのボトムゲート型の半導体デバイスを作製した。なお、ゲート絶縁層１５としてＳＯＧをスピンコートして低温ベーキングすることで形成することもできる。この場合、製作上最高温度は、低温ベーキングする工程におけるものとなり、低く抑えることができる。なお、以上の製法は、一例であり、各材料、各種パラメータ、工程は適宜変更することができる。
【００２９】
ここで、本発明の顕著な効果を説明するための比較として、図３に、従来のトランジスタ特性の説明図を示す。
図３（Ａ）は、ゲート電圧Ｖｇを−５から５Ｖまで振ったときのソース・ドレイン間の電圧・電流特性を示す。この図では、キャリアを空乏（deplete）しているはずの負のゲート電圧でも電流が流れてしまっている。本来は横軸に張り付くような(ドレイン電流Ｉｄが０に近づくような)特性でなければいけない。図３（Ｂ）はソース・ドレイン間の電圧Ｖｄｓを１０Ｖで固定したときに流れるドレイン電流Ｉｄをゲート電圧Ｖｇの関数として表示したものである。この図では、ゲート電圧Ｖｇを変化させてもたかだか２倍しかドレイン電流Ｉｄが変調されていない。この理由は、酸素欠損や格子間Ｚｎなどの電流を放出するドナーが存在し、チャネルＺｎＯ中に多数の電子が注入されているため、電界をかけてもそれらを完全に空乏できないことが原因であると考えられる。一般に、Ｌｉは、１価の陽イオンで、ＺｎＯ中の電子を補償する添加物として知られている。実際にＬｉを添加して作ったトランジスタも、アニール処理をしないと、ゲート電圧Ｖｇをオフとしても又はマイナスとしてもドレイン電流Ｉｄがオフしない場合があった。なお、例えば、６００℃程度でのアニールを施すと、良好なトランジスタ特性を示す。
【００３０】
このように、従来は、チャネル層の抵抗を十分に上げられないため、ｏｆｆ状態でもｏｎ状態と同じオーダーのドレイン電流が流れている。この様なトランジスタの特性は、純粋なＺｎＯをチャネル層に使用した場合や、抵抗率を上げるためにＬｉを添加した場合でもその後の熱処理（６００℃でのアニール）を施さない場合等にあらわれる。
【００３１】
つぎに、図４に、本発明のトランジスタの特性図（１）を示す。
これは、各々のゲード電圧Ｖｇにおいてドレイン・ソース電圧Ｖｄｓを変化させたときのドレイン電流Ｉｄを示す。図示のように、ゲート電圧Ｖｇの変化に対して、ドレイン電流Ｉｄの増幅がみられ、ドレイン・ソース電圧Ｖｄｓが４〜６Ｖ付近でピンチオフしていることが確認できる。このように、本発明のトランジスタは、チャネル層の形成工程等でアニールをしなくても、良好なｏｎ−ｏｆｆ特性とピンチオフがみられる。
【００３２】
図５に、本発明のトランジスタの特性図（２）を示す。図５（Ａ）、（Ｂ）は、あるドレイン・ソース電圧Ｖｄｓ（例、１０Ｖ）においてゲート電圧Ｖｇを変化させたときのドレイン電流Ｉｄ及びその平方根Ｉｄをそれぞれ示す。図５（Ａ）は、ｏｎ／ｏｆｆ比を見やすい形にしたもので、ｏｆｆ状態で１０−１０Ａ、ＯＮ状態で１０−５Ａと５桁以上のｏｎ／ｏｆｆ比（例、２×１０５）を実現している。図５（Ｂ）は、トランジスタがｏｎ状態になるしきい値を求めるためのグラフで、ここでは、一例として、１．４Ｖというしきい値が得られた。また、本発明のトランジスタは、ＬｉドープのＺｎＯと比較して、電界効果移動度の向上も確認できた。
【００３３】
（３）他の実施の形態のＦＥＴ
図６に、本発明に係るトランジスタの第２の実施の形態の断面図を示す。図６（Ａ）に示されるように、第１の実施の形態のトランジスタは、ＦＥＴに関するものあり、チャネル層１１、ソース１２、ドレイン１３、ゲート１４、ゲート絶縁層１５、基板１６を備える。基板１６に上には、チャネル層１１が形成される。チャネル層１１には、ゲート絶縁層１５、ソース１２及びドレイン１３が形成される。ゲート絶縁層１５の上には、ゲート１４が形成される。
【００３４】
図６（Ｂ）には、第１の実施の形態の変形例が示される。このトランジスタは、基板１６の上に、チャネル層１１が形成される。さらに、チャネル層１１には、ソース１２及びドレイン１３がオーミック接合により、ゲート１４がショットキー接合により、それぞれ形成される。この例では、図１（Ａ）と比べてゲート絶縁層１５がないため、ソース１２及びドレイン１３とゲート１４との間は適当な隙間が設けられる。
【００３５】
図７に、本発明に係るトランジスタの第３の実施の形態の断面図を示す。図７（Ａ）に示される第３の実施の形態のトランジスタは、ＦＥＴに関するもので、チャネル層２１、ソース２２、ドレイン２３、ゲート２４、ゲート絶縁層２５、基板２６を備える。基板２６の上にソース２２及びドレイン２３が形成される。これらを覆うように、チャネル層２１が形成される。チャネル層２１には、さらに、ゲート絶縁層２５が形成される。ゲート絶縁層２５の上には、ゲート２４が形成される。ここでは、ゲート２４、ゲート絶縁層２５及びチャネル層２１が、ＭＩＳ構造となっている。
【００３６】
図７（Ｂ）に、本発明に係るトランジスタの第３の実施の形態の変形の断面図を示す。このトランジスタは、第２の実施の形態の変形であり、図７（Ａ）に示されたトランジスタとは、ゲート絶縁層２５が形成されておらず、ゲート２４とチャネル層２１とがショットキー接合の構造となっている。図７（Ａ）のようにゲート絶縁層２５を有する場合は、ゲートの印加電圧の制限が少ない。これに対し、図７（Ｂ）のようにゲート絶縁層２５を有しない場合は、ゲート−ソース間及びゲート−ドレイン間の絶縁耐圧が低くなる。また、この場合は、製造プロセスは簡単となる。
【００３７】
図８に、本発明に係るトランジスタの第４の実施の形態の断面図を示す。第４の実施の形態のトランジスタは、ＦＥＴに関するものであり、チャネル層３１、ソース３２、ドレイン３３、ゲート３４、ゲート絶縁層３５、基板３６を備える。基板３６の上にチャネル層３１が形成される。チャネル層３１には、ゲート絶縁層３５が形成され、ゲート絶縁層３５の上には、ゲート３４が形成される。ソース３２及びドレイン３３は、例えば、ゲート絶縁層３５をマスクとする拡散又はイオン注入等により、形成されることができる。また、この実施例の変形としてゲート３４のサイズを適宜設定することにより、ゲート絶縁層３５を省略することもできる。
【００３８】
なお、上述の第２〜第４の実施の形態において、各構成要素の材料は、第１の実施の形態で説明したものと同様である。
【００３９】
（４）バイポーラトランジスタ
図９に、本発明に係るトランジスタの第５の実施の形態の断面図を示す。第５の実施の形態のトランジスタは、バイポーラトランジスタに関するもので、ベース４１、エミッタ４２及びコレクタ４３、ベース電極４４、エミッタ電極４５及びコレクタ電極４６、基板４７を備える。
【００４０】
ｎｐｎ形トランジスタでは、エミッタ４２及びコレクタ４３は、ｎ形透明半導体により形成され、ベース４１はｐ形透明半導体により形成される。ベース電極４４、エミッタ電極４５及びコレクタ電極４６は、ベース４１、エミッタ４２及びコレクタ４３上にそれぞれ形成される。同様に、ｐｎｐ形トランジスタでは、括弧内で示したように、エミッタ４２及びコレクタ４３は、ｐ形透明半導体により形成され、ベース４１は、ｎ形透明半導体により形成される。バイポーラトランジスタは、ＦＥＴと比較して、大電流を流すことができるので、レーザ駆動等の大電流を必要とする場合等に、特に有利である。
【００４１】
以下に、各構成要素の材料について説明する。
ｎ形透明半導体としては、例えばｎ形ＺｎＯが使用される。ｎ形ＺｎＯは、例えば、III族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ）、VII族元素（Ｆ、Ｃｌ、Ｂｒ、Ｉ）をドープし、さらに３ｄ遷移金属元素をドープしたＺｎＯである。ｐ形透明半導体としては、例えばｐ形ＺｎＯが使用される。ｐ形ＺｎＯは、例えば、Ｉ族元素（Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ）、Ｖ族元素（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）をドープし、さらに３ｄ遷移金属元素をドープしたＺｎＯである。これらの各元素のドープ量は、素子の寸法、厚さ、集積度、性能等に応じて適宜の量とすることができる。
【００４２】
ベース電極４４、エミッタ電極４５及びコレクタ電極４６の材料は、第１の実施の形態で説明したソース１２、ドレイン１３又はゲート１４の材料と同様である。すなわち、透明電極としては、例えば、III族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ）、VII族元素（Ｆ、Ｃｌ、Ｂｒ、Ｉ）、Ｉ族元素（Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ）のいずれかをドープした導電性ＺｎＯ、又は各種元素をドープしない導電性ＺｎＯ等の透明導電性材料が用いられる。ここで、これらの元素をドープする場合、ドープ量は適宜設定することができる（例えば、高濃度にｎ形をドープしたｎ＋＋−ＺｎＯ等を用いることができるが、これに限定されない）。さらに、ベース電極４４、エミッタ電極４５及びコレクタ電極４６としては、その他に、Ｉｎ２Ｏ３、ＳｎＯ２、（Ｉｎ−Ｓｎ）Ｏｘなどの透明導電体を用いることができる。また、透明な材料以外にも、Ａｌ、Ｃｕ等の金属や、高ドープした半導体ポリシリコン等の透明でない電極材料を用いても良い。さらに、透明又は透明でない材料を、これら電極の全部又は一部に適宜選択して用いることができる。
【００４３】
また、このように、本発明の他の実施の形態では、ゲート電圧を負に大きくかけたとき、ホールのチャネルが反転し、電界でｐ型酸化亜鉛ができる。ｐ型ＺｎＯは、発光ダイオードやレーザーなどｐｎ接合に利用できるだけでなく、Ｃ−ＭＯＳ型トランジスタを作成できるので、回路設計や応用に格段の広がりができる。
【００４４】
（５）積層形半導体装置
図１０に、積層形半導体装置の断面図を示す。これは、一例として、第１の実施の形態のトランジスタを積層した場合を示す。すなわち、チャネル層１１、ソース１２、ドレイン１３、ゲート１４、ゲート絶縁層１５及び基板１６を備えたトランジスタの上に、さらに、第２のトランジスタが形成される。その際、第１のトランジスタと第２のトランジスタの間には、絶縁層５７及び導電遮蔽層５８が形成される。導電遮蔽層５８は、第１と第２のトランジスタを電気的に遮蔽するものである。第２のトランジスタとしては、基板となる絶縁層５９が形成され、その上に、第２のソース５２、第２のドレイン５３が形成される。さらに、これらを覆うように第２のチャネル層５１が形成され、その上に、第２のゲート絶縁層５５及び第２のゲート５４が形成される。
【００４５】
絶縁層５７、５９の材料は、ゲート絶縁層１５と同様のものでも良いし、透明基板１６と同様の他の絶縁材料を用いても良い。導電遮蔽層５８の材料は、ソース１２、ドレイン１３及びゲート１４等と同様のものを使用することができる。なお、絶縁層５７（又は５９）を、チャネル層１１（又は、チャネル層１１とゲート絶縁層１５）の厚さより十分厚くすることにより、導電遮蔽層５８及び絶縁層５９（又は５７）を省略することもできる。
【００４６】
トランジスタを積層する際は、チャネル層１１、第２のチャネル層５１又は絶縁層５７等は、必要に応じ適宜平坦化されると良い。なお、平坦化プロセスが加わるとコスト増加の可能性があるので、これらの内適宜の層のみを平坦化するようにしても良い。また、積層するトランジスタの数は、必要に応じて適宜の個数重ねることができる。また、上述の第１〜第５の実施の形態のトランジスタを適宜選択して積層することができる。さらに、複数の種類のトランジスタを選択して混合して積層しても良い。
【００４７】
（６）発光素子への適用
図１１（Ａ）及び（Ｂ）に、本発明に係るＦＥＴを発光素子の駆動に適用した半導体装置の断面図及び回路図を示す。図１１（Ａ）の断面図のａ、ｂ及びｃは、図１１（Ｂ）の回路図のａ、ｂ及びｃに対応する。このデバイスでは、チャネル層６１、ソース６２、ドレイン６３、ゲート６４、ゲート絶縁層６５及び基板６６によりトランジスタが形成される。さらに、ドレイン６３の領域の上に、半導体層６７が形成されることにより、ドレイン６３と半導体層６７で発光部が形成される。また、ソース電極６８、ゲート電極６９及び発光部電極６０が設けられている。発光部としては、ドレイン６３としてｎ形半導体を使用した場合は、半導体層６７はｐ形半導体を用いる。一方、ドレイン６３としてｐ形半導体を用いた場合は、半導体層６７はｎ形半導体を用いる。
【００４８】
半導体層６７に、ゲート６４と同様の透明な半導体材料を用い、発光部電極６０に透明な電極材料を用いることにより、発光部は、図において上方向に面発光が可能となる。また、基板６６を透明な材料とすることにより、発光部は、図において下方向に面発光が可能となる。さらに、発光領域が紫外線領域等であれば、蛍光体を発光部の上又は下（すなわち、半導体層６７や発光部電極６０の上、又は、基板６６の下）等に配置することにより、可視光に変換することもできる。
【００４９】
図１２（Ａ）及び（Ｂ）に、本発明に係るバイポーラトランジスタを発光素子の駆動に適用した半導体装置の断面図及び回路図を示す。図１２（Ａ）の断面図のａ、ｂ及びｃは、図１２（Ｂ）の回路図のａ、ｂ及びｃに対応する。このデバイスでは、ベース７１、エミッタ７２及びコレクタ７３、ベース電極７４及びコレクタ電極７６、基板７７により、トランジスタが形成される。さらに、エミッタ７２の領域の上に、半導体層７８が形成されることにより、エミック７２と半導体層７８で発光部が形成される。また、半導体層７８には、発光部電極７９が形成される。エミッタ７２としてｎ形半導体を使用した場合は、半導体層７８はｐ形半導体を用いる。一方、エミッタ７２としてｐ形半導体を用いた場合は、半導体層７８はｎ形半導体を用いる。
【００５０】
半導体層７８に、ベース７１と同様の透明な半導体材料を用い、発光部電極７９に透明な電極材料を用いることにより、発光部は、図において上方向に面発光が可能となる。また、基板７７等を透明な材料とすることにより、発光部は、図において下方向に面発光が可能となる。さらに、発光領域が紫外線領域等であれば、蛍光体を発光部の上又は下（すなわち、半導体層７８や発光部電極７９の上、又は、基板７７の下）等に配置することにより、可視光に変換することもできる。
【００５１】
なお、第１〜第３の実施の形態のトランジスタについても、同様に、発光部を形成して駆動用として組み合わせることができる。また、上述の説明では、発光部の一部にソース若しくはドレイン（コレクタ若しくはエミッタ）と連続した領域を使用したが、これに限られず、ソース若しくはドレイン（コレクタ若しくはエミッタ）と接続された他の半導体の領域を形成して、これを発光部の一部として使用しても良い。また、発光部は、発光ダイオードでもレーザダイオードでもよく、適宜の発光デバイスを形成することができる。さらに、本発明を適用すると、透明なトランジスタにより透明なＺｎＯ発光素子を駆動することにより、全て透明な半導体装置を作成することもできる。また、一部を透明とすることもできる。
【００５２】
さらに、発光部としては、多層反射膜や、ダブルへテロ構造、面発光レーザ構造など、適宜の構成を採用して組み合わせることができる。また、発光部及びトランジスタを複数個マトリクス状に配列し、各発光部を各々透明なトランジスタで駆動することにより、ディスプレー、照明パネル、部分調光照明パネル等に適宜応用することができる。
【００５３】
（７）メモリへの適用
図１３（Ａ）及び（Ｂ）に、本発明に係るＦＥＴをメモリ素子の制御に適用したデバイスの断面図及び回路図を示す。図１３（Ａ）の断面図のａ、ｂ及びｃは、図１３（Ｂ）の回路図のａ、ｂ及びｃに対応する。このデバイスでは、チャネル層８１、ソース８２、ドレイン８３、ゲート８４、ゲート絶縁層８５及び基板８６によりトランジスタが形成される。ソース８２上には、これと同様の透明導電性材料による導電層８８が形成される。さらに、ドレイン８３の領域の上に、ゲート絶縁層８５を介して半導体層又は導体層８７が形成され、これら構成要素により、コンデンサが形成される。ここでは、コンデンサの電極間絶縁体としてゲート絶縁層８５を用いているが、これとは別の絶縁層を形成して使用しても良い。また、コンデンサの電極としては、ドレイン又はソースと連続した領域を用いても良いし、ドレイン又はソースと接続されたその他の半導体領域又は導体領域を用いても良い。コンデンサを形成する電極材料としては、透明材料でも透明でない材料でもよく、一部透明材料を用いても良い。これら各層又は領域に対して適宜透明な材料を用いることにより、全体又は一部が透明なメモリを作成することができる。
【００５４】
また、本発明に係るバイポーラトランジスタを用いた場合にも、基板上に適宜コンデンサを形成することにより、メモリへ応用することができる。すなわち、例えば、上述の実施の形態のようなバイポーラトランジスタにおいて、コレクタ若しくはエミッタと連続した領域、又は、コレクタ若しくはエミッタと接続された他の半導体若しくは導体の領域と、この領域上の絶縁層と、絶縁層上の半導体層又は導体層とによりコンデンサを形成することができる。
【００５５】
なお、メモリに応用する際は、トランジスタ及びコンデンサをマトリクス状に配列し、各コンデンサを各トランジスタで駆動することにより、メモリデバイスを実現することができる。
【００５６】
（８）表面弾性波素子ＳＡＷ（Surface Acoustic Wave）
図１４に、本発明に係る半導体デバイスのＳＡＷに適用した構成図を示す。図１４（Ａ）には、ＳＡＷの斜視図を、図１４（Ｂ）には、そのＢ−Ｂ’断面図をそれぞれ示す。
【００５７】
ＳＡＷは、基板１１１、半導体層１１２、入力電極１１３及び出力電極１１４を備える。ＳＡＷは、入力電極１１３から、高周波信号が入力されると、ＳＡＷのフィルタ特性により、適宜の信号が出力電極１１４から出力される半導体デバイスである。
半導体層１１２は絶縁性半導体であり、ベースとしては、第１の実施の形態で述べた各材料を適宜用いることができる。半導体層１１２としては、例えば、１価の価数を取りうる元素又はＶ族元素又は３ｄ遷移金属元素をドープした絶縁性ＺｎＯ、ＳｉＮ、ＳｉＯ２等の透明絶縁性半導体を用いることができる。
【００５８】
（９）その他の応用
本発明のトランジスタは、発光素子、コンデンサ等の他の素子と同一基板に作成することができる。また、本発明のトランジスタを、同一種類又は違う種類にて複数形成し、それらトランジスタ間の配線に透明材料を用いることもできる。トランジスタ又はこのトランジスタで駆動される素子は、その一部又は全部を、適宜透明とすることができる。また、トランジスタの大きさ、厚さ、寸法、などは、用途やプロセス等に応じて適宜設計することができる。ドープ量は、製造プロセス、デバイス性能等、必要に応じて適宜設定することができる。
【００５９】
また、透明ｎ形半導体、透明ｐ形半導体、透明導電性材料及び透明絶縁性材料として、半導体をＺｎＯをベースとして各元素をドープする例を述べたが、これに限られるものではない。例えば、酸化亜鉛ＺｎＯ以外にも、酸化マグネシウム亜鉛ＭｇｘＺｎ１−ｘＯ、酸化カドミウム亜鉛ＣｄｘＺｎ１−ｘＯ、酸化カドミウムＣｄＯ等適宜の透明材料をベースとして各元素をドープするようにしても良い。
【００６０】
以上述べた他にも、本発明は、紫外光〜Ｘ線領域の検出器を駆動して信号処理するトランジスタ、酸素センサ、そのほか、音波、ＳＡＷ(Surface Acoustic Wave)、圧電性を組み合わせたデバイスに応用することにより、一部又は全部が透明な半導体装置を実現することができる。さらに、本発明は、自動車や家屋等の窓ガラスや透明プラスティック板等に電子回路を作りつけることができる。また、本発明は、コンピュータ周辺機器、例えば、キーボード、タッチパネル、ポインティングデバイスに、透明にすることができる。透明であることにより、密かに作成したり、他から見にくいように作成したり、また、デザイン面で斬新なものを提供したりすることができる。その他にも、本発明の応用範囲は、非常に広範である。
【００６１】
【発明の効果】
本発明によると、以上のように、ＺｎＯ等の透明なチャネル材料にＮｉ等の３ｄ遷移金属元素を添加することで、比較的低温（例えば、室温等）における薄膜形成によっても、所望のｏｎ−ｏｆｆ比及び移動度を得て、従来の性能を凌駕する非常に高性能の薄膜トランジスタを形成することができる。また、本発明によると、プラスチック基板、高分子材料基板等、従来熱処理に耐えられない材料を用いて、透明電子回路を形成することができる。また、本発明によると、半導体の性能とプロセスの許容度を著しく向上させることができる。
【００６２】
また、本発明によると、透明トランジスタを、面発光レーザやエレクトロルミネセンス素子等の発光素子の駆動用、メモリ用等のように光デバイス分野での多様な応用に用いることができる。さらに、本発明によると、透明な電子素子として、各種の幅広い応用に用いた半導体デバイスを提供することができる。
【図面の簡単な説明】
【図１】本発明に係るトランジスタの第１の実施の形態の断面図。
【図２】３ｄ遷移金属元素のドープ量と抵抗値の関係についての説明図。
【図３】従来のトランジスタ特性の説明図。
【図４】従来のトランジスタ特性の説明図。
【図５】本発明のトランジスタの特性図（２）。
【図６】本発明に係るトランジスタの第２の実施の形態の断面図。
【図７】本発明に係るトランジスタの第３の実施の形態の断面図。
【図８】本発明に係るトランジスタの第４の実施の形態の断面図。
【図９】本発明に係るトランジスタの第５の実施の形態の断面図。
【図１０】積層形半導体装置の断面図。
【図１１】本発明に係るＦＥＴを発光素子の駆動に適用した半導体装置の断面図及び回路。
【図１２】本発明に係るバイポーラトランジスタを発光素子の駆動に適用した半導体装置の断面図及び回路図。
【図１３】本発明に係るバイポーラトランジスタを発光素子の駆動に適用した半導体装置の断面図及び回路図。
【図１４】本発明に係る半導体デバイスのＳＡＷに適用した構成図。
【符号の説明】
１１  チャネル層
１２  ソース
１３  ドレイン
１４  ゲート
１５  ゲート絶縁層
１６  基板
【図１】
0004089858.tif 000002
【図２】
0004089858.tif 000003
【図３】
0004089858.tif 000004
【図４】
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【図５】
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【図６】
0004089858.tif 000007
【図７】
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【図８】
0004089858.tif 000009
【図９】
0004089858.tif 000010
【図１０】
0004089858.tif 000011
【図１１】
0004089858.tif 000012
【図１２】
0004089858.tif 000013
【図１３】
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【図１４】
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