(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルをそれぞれ含み、列方向に配置された複数のメモリセルアレイと、
前記メモリセルアレイの列方向両側に配置され、前記メモリセルアレイの間のものは両側のメモリセルアレイに共有され、前記メモリセルアレイから読み出されたデータ及び前記メモリセルアレイに書き込むデータを感知増幅するための複数のセンスアンプと、
複数の前記メモリセルアレイに接続され、書き込み／読み出し動作時に、行アドレスの複数の上位ビットにより、前記複数のメモリセルアレイの配列方向一端部のメモリセルから配列方向中央部のメモリセルアレイの間の半数のメモリセルアレイより１つおきに複数のメモリセルアレイを選択するとともに、前記配列方向中央部のメモリセルアレイに隣り合うメモリセルアレイから配列方向他端部の間の残りの半数のメモリセルアレイより１つおきに複数のメモリセルアレイを選択し、
リフレッシュ動作時に、前記行アドレスの複数の上位ビットのうち一部のビットを一定の論理レベルに設定し、複数の上位ビットのうち残りのビットをリフレッシュアドレス信号の対応するビットに変換して出力し、複数の前記メモリセルアレイから１つおきに複数のメモリセルアレイを選択する行アドレス発生回路と
を具備したことを特徴とする半導体集積回路装置。
【請求項２】
メモリ回路部及び論理回路部を１チップ上に混載するＬＳＩチップを具備し、前記メモリ回路部に前記メモリセルアレイ、センスアンプ、アドレス信号線、アドレス変換回路が形成されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記ＬＳＩチップはゲートアレイもしくはスタンダードセルによる回路構成を含んでいることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
行列状に配置された複数のメモリセルをそれぞれ含む複数のメモリセルアレイが列方向に配置され、前記各メモリセルアレイの列方向両側にセンスアンプが配置され、前記センスアンプは隣り合うメモリセルアレイにより共有されるメモリセルアレイブロックと、
書き込み／読み出し動作時に、前記複数のメモリセルアレイのうち列方向中央から第１の半数のメモリセルアレイ内の任意のメモリセルを選択すると同時に、残りの第２の半数のメモリセルアレイ内で前記第１の半数のメモリセルアレイ内の任意のメモリセルに対応したメモリセルを選択するためのアドレス信号を前記メモリセルアレイのそれぞれに供給し、リフレッシュ動作時に、前記メモリセルアレイの奇数番目もしくは偶数番目を選択するリフレッシュアドレス信号を対応する前記メモリセルアレイに供給する複数のアドレス信号線と
を具備することを特徴とする半導体集積回路装置。
【請求項５】
それぞれメモリセルが行列状に配置されたメモリセルアレイが行方向にｎ個配置されたブロックが、列方向にｍ個設けられ（ｎ＞１，ｍ＞０）、メモリセルの任意の行を選択するワード線アクセスに関し、外部からメモリセルに対する書き込み／読み出し動作のため及びリフレッシュ動作のための少なくとも２種類のアクセスが許されるメモリシステムと、
書き込み／読み出し動作時に前記メモリセルアレイにアドレス信号を供給し、リフレッシュ動作時に前記メモリセルアレイにリフレッシュアドレス信号を供給するアドレス信号線と、
前記リフレッシュ動作時に活性化される前記ワード線の本数を一定に制御する制御回路とを具備し、
前記リフレッシュ動作時に同時に活性化される前記ワード線を含む前記メモリセルアレイの位置が列の境界に対して非対称であることを特徴とする半導体集積回路装置。
【請求項６】
前記リフレッシュ動作時に同時に活性化される前記ワード線を含む前記メモリセルアレイの位置は列の境界に対して非対称、かつ行の境界で非対称であることを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
それぞれメモリセルが行列状に配置されたメモリセルアレイが行方向にｎ個配置されたブロックが、列方向にｍ個設けられ（ｎ＞１，ｍ＞０）、メモリセルの任意の行を選択するワード線アクセスに関し、外部からメモリセルに対する書き込み／読み出し動作のため及びリフレッシュ動作のための少なくとも２種類のアクセスが許されるメモリシステムと、
前記メモリセルアレイのそれぞれに対応して配置され、前記２種類のアクセスにおいて、前記メモリセルアレイの一部の選択と、選択された前記メモリセルアレイ中のワード線を選択するデコード系が共有化された制御回路及びデコーダと、
書き込み／読み出し動作時に複数のワード線を同時に活性化するためのアドレス信号を前記制御回路及びデコーダに供給するアドレス信号線と、
前記リフレッシュ動作時に、リフレッシュアドレス信号を生成するリフレッシュカウンタと、
前記制御回路及びデコーダに接続され、書き込み／読み出し動作時に前記アドレス信号線のアドレス信号を前記制御回路及びデコーダに供給し、リフレッシュ動作時に前記アドレス信号の一部を前記リフレッシュカウンタにより生成された前記リフレッシュアドレス信号に置き換え、前記リフレッシュアドレス信号のうち最上位ビットを反転して前記制御回路及びデコーダに供給するマルチプレクサとを具備することを特徴とする半導体集積回路装置。
【請求項８】
前記制御回路及びデコーダは、前記マルチプレクサに入力されるロウアドレスの一部を前記セルアレイの並ぶ位置によって異ならせていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
それぞれメモリセルが行列状に配置されたメモリセルアレイが行方向にｎ個配置されたブロックが、列方向にｍ個設けられ（ｎ＞１，ｍ＞０）、メモリセルの任意の行を選択するワード線アクセスに関し、外部からメモリセルに対する書き込み／読み出し動作のため及びリフレッシュ動作のための少なくとも２種類のアクセスが許されるメモリシステムと、
前記メモリセルアレイのそれぞれに対応して配置され、前記２種類のアクセスにおいて、前記メモリセルアレイの一部の選択と、選択された前記メモリセルアレイ中のワード線を選択する制御回路及びデコーダと、
リフレッシュ用のアドレスを生成するリフレッシュカウンタと、
前記各セルアレイに対応して配置され、書き込み／読み出し動作時、入力されたアドレス信号を選択し、リフレッシュ動作時、前記リフレッシュカウンタが生成したリフレッシュアドレス信号を選択するマルチプレクサと、
前記各マルチプレクサに接続され、書き込み／読み出し動作時、同一行のセルアレイを選択するアドレス信号が供給される第１の配線と、
前記各マルチプレクサに接続され、リフレッシュ動作時、前記リフレッシュカウンタからの相補的な前記リフレッシュアドレス信号を列方向に隣接する前記メモリセルアレイに交互に供給する複数の第２の配線とを具備し、
リフレッシュ動作時、同一行の複数のメモリセルアレイは同時に選択されないことを特徴とする半導体集積回路装置。
【請求項１０】
前記ワード線の電位発生回路を具備し、この電位発生回路が、各セルアレイｍ列毎に分散して配置されていることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
前記メモリシステムを有するＬＳＩチップを具備し、このＬＳＩチップは、ゲートアレイ、もしくはスタンダードセルによる回路構成を含んでいることを特徴とする請求項９に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にＤＲＡＭ（dynamic RAM ）等、リフレッシュ動作を伴うメモリを含む半導体集積回路装置に関する。
【０００２】
【従来の技術】
図４６は、従来のＤＲＡＭのロウ系のアドレス発生回路を示すブロック図である。ＤＲＡＭに対してデータの入出力を行うためにワード線ＷＬを活性化するときには、任意のワード線のアドレスを指定するロウアドレス信号ＲＡと、ロウアドレスストローブ信号／ＲＡＳ（先頭の／は図では上にバーがある）を入力する。
【０００３】
／ＲＡＳは、ロウアドレス制御回路１２に一時的に記憶される。次に、図示せぬクロック信号がロウアドレス制御回路１２に入力されたとき、制御信号がロウアドレス制御回路１２からロウアドレスバッファ１１に伝達される。ロウアドレスバッファ１１は、この制御信号を受け、ロウアドレスバッファ１１に一時的に記憶されたロウアドレス信号ＲＡが次へ伝達される。
【０００４】
ロウアドレス信号ＲＡはその後、リフレッシュアドレス信号とのマルチプレクサ（アドレスマルチプレクサともいう）１３、ロウプリデコーダ１４、ロウデコーダ１５及びワード線駆動回路１９を経てワード線ＷＬを活性化させる。また、リフレッシュには必要ない一部のアドレスはマルチプレクサ１３を通らずにロウプリデコーダに入力される（１０）。
【０００５】
一方、リフレッシュを行う場合は、外部からのリフレッシュ信号ＲＥＦがアクティブとなり、リフレッシュ制御回路１６に入力される。この信号ＲＥＦにより、図示せぬクロック信号に同期して制御信号がリフレッシュカウンタ１７とロウアドレスバッファ１１とマルチプレクサ１３に供給される。これにより、マルチプレクサ１３は、ロウアドレスバッファ１１からのアドレス入力からリフレッシュカウンタ１７からのリフレッシュアドレス入力に切替えられる。すなわち、リフレッシュカウンタ１７の動作が開始され、アドレスマルチプレクサ１３の出力は、リフレッシュカウンタ１７の値に切替えられる。リフレッシュカウンタ１７からのリフレッシュアドレス信号は、ロウプリデコーダ１４、ロウデコーダ１５、ワード線駆動回路１９を経てワード線ＷＬを活性化する。なお、マルチプレクサ１３に入力されない一部のアドレス信号（１０）は、ロウアドレスバッファ１１で全て“Ｈ”（ハイレベル）にされる。また、リフレッシュカウンタ１７の値はリフレッシュ信号ＲＥＦが入力されるごとにインクリメントされる。
【０００６】
図４７は、上述の機構を有する従来のＤＲＡＭの要部構成を示すブロック概念図である。２．５Ｍビットの容量を持つＤＲＡＭであり、図示しないが、各セルアレイ（２５６ｋセルアレイ）には２５６本の行線すなわちワード線（ＷＬ）がある。各セルアレイに隣接してセンスアンプが設けられている。１個のセルアレイ両側のセンスアンプＳ／Ａに対しビット線対が交互に接続される。しかも、セルアレイ間に設けられる各センスアンプは両側のセルアレイが共通に使用可能な共有センスアンプ構成となっている。すなわち、センスアンプＳ／Ａは、両側のいずれかのセルアレイのビット線対を電気的に分離する切替え接続手段を含んでいる。ただし、セルアレイ（４），（５）間のセンスアンプは別個に設けられていて共有扱いではない。
【０００７】
上記構成において、まず、読み出し及びまたは書き込み動作（書き込み／読み出し動作）時におけるメモリセルへのアクセス（例えば読み出し）について説明する。書き込み／読み出し動作では、一つのロウアドレスに対応する２本のワード線が活性化される。同時にワード線が活性化される２５６ｋセルアレイの組み合わせは、（０）と（５）、（１）と（６）、（２）と（７）、（３）と（８）、（４）と（９）である。２本のワード線に接続している、どのセルのデータを読み出すのかは、カラムアドレスが決定する。各２５６ｋセルアレイ内で活性化されるワード線（２５６本のうちの１本）は、図示しないロウアドレス信号Ａ０〜Ａ７が決定する。
【０００８】
ロウアドレス信号Ａ８〜Ａ１０は２５６ｋセルアレイを選択する。すなわち、図４７のＡ８〜Ａ１０のアドレスデコードを示す結線概念に対応して、上記した組み合わせにおける同時にワード線が活性化される２個の２５６ｋセルアレイを選択する。従って、この例では、２５６×５＝１２８０通りのロウアドレスが存在する。
【０００９】
次に、上記図４７の構成におけるリフレッシュ動作について説明する。リフレッシュ動作時では、ワード線の選択は、ロウアドレスによって５１２通りになる。リフレッシュは、アドレス信号／Ａ１０，Ａ１０，／Ａ９，Ａ９を全て“Ｈ”（ハイレベル；“１”）にすることによって行う（アドレス信号の先頭の／は図では上にバーがある）。リフレッシュ時に活性化されるワード線は、アドレス信号Ａ０〜Ａ８によってのみ決定される。例えば、ロウアドレス信号Ａ０〜Ａ８が全てローレベル；“０”）の時は、各２５６ｋセルアレイ（０），（２），（４），（５），（７），（９）の０番目のワード線ＷＬ０が同時に活性化される。その後リフレッシュカウンタにより順次ワード線が活性化され、上記セルアレイについてワード線ＷＬ２５５までリフレッシュ動作が行われる。その後、ロウアドレス信号Ａ０〜Ａ７が全て“Ｌ”（ローレベル；“０”）で、Ａ８が“Ｈ”（ハイレベル；“１”）になった時は、残りの各２５６ｋセルアレイ（１），（３），（６），（８）の０番目のワード線ＷＬ０が同時に活性化される。その後リフレッシュカウンタにより順次ワード線が活性化され、上記セルアレイについてワード線ＷＬ２５５までリフレッシュ動作が行われる。このように、メモリ内全てのセルアレイは、セルアレイ２個分のワード線ＷＬ０からＷＬ５１１に対応する５１２通りのアドレスによって、リフレッシュ動作が可能である。
【００１０】
上記構成による方式を用いると、リフレッシュ動作時はセルアレイ（４）とセルアレイ（５）のワード線が同時に活性化されることになる。したがって、セルアレイ（４）と（５）の間でセンスアンプを共有構成とすることができない。このため、図４７のセンスアンプ（４）、センスアンプ（５）に示されるように、センスアンプを別々に設けなければならず、レイアウトサイズが増大してしまうという問題があった。
【００１１】
また、ＡＳＩＣ（application specific IC ）混載のＤＲＡＭ等では、できる限りリフレッシュ（この場合、ワード線５１２本分）を単位としてメモリセルを増設し、所望の容量を実現したいという要求がある。これに対して、上述の従来技術を用いると２５６ｋセルアレイ（４），（９）において他の部分とは異なるレイアウト構成が必要となり、容量の拡張性の面からも不利である。
【００１２】
【発明が解決しようとする課題】
従来、必要とされるメモリ容量を備えた複数のセルアレイブロックが、リフレッシュ動作に対しセンスアンプを共有できないレイアウト個所を有している。これにより、パターンレイアウトの縮小化、パターンレイアウトの同一化が実現できない状況にあった。
【００１３】
この発明は、上記事情を考慮してなされたものであり、その課題は、リフレッシュを単位としたメモリセルの増設により所望のメモリ容量が実現され、共有センスアンプを利用できる同一化したパターンレイアウトで構成されるメモリを有する半導体集積回路装置を提供することである。
【００１４】
また、リフレッシュ時に活性化されるメモリセルアレイの数が一定になるように制御できるメモリを有する半導体集積回路装置を提供する。
【００１５】
【課題を解決するための手段】
本発明の第１の態様に係る半導体集積回路装置は、行列状に配置された複数のメモリセルをそれぞれ含み、列方向に配置された複数のメモリセルアレイと、前記メモリセルアレイの列方向両側に配置され、前記メモリセルアレイの間のものは両側のメモリセルアレイに共有され、前記メモリセルアレイから読み出されたデータ及び前記メモリセルアレイに書き込むデータを感知増幅するための複数のセンスアンプと、複数の前記メモリセルアレイに接続され、書き込み／読み出し動作時に、行アドレスの複数の上位ビットにより、前記複数のメモリセルアレイの配列方向一端部のメモリセルから配列方向中央部のメモリセルアレイの間の半数のメモリセルアレイより１つおきに複数のメモリセルアレイを選択するとともに、前記配列方向中央部のメモリセルアレイに隣り合うメモリセルアレイから配列方向他端部の間の残りの半数のメモリセルアレイより１つおきに複数のメモリセルアレイを選択し、リフレッシュ動作時に、前記行アドレスの複数の上位ビットのうち一部のビットを一定の論理レベルに設定し、複数の上位ビットのうち残りのビットをリフレッシュアドレス信号の対応するビットに変換して出力し、複数の前記メモリセルアレイから１つおきに複数のメモリセルアレイを選択する行アドレス発生回路とを具備したことを特徴とする。
本発明の第２の態様に係る半導体集積回路装置は、行列状に配置された複数のメモリセルをそれぞれ含む複数のメモリセルアレイが列方向に配置され、前記各メモリセルアレイの列方向両側にセンスアンプが配置され、前記センスアンプは隣り合うメモリセルアレイにより共有されるメモリセルアレイブロックと、書き込み／読み出し動作時に、前記複数のメモリセルアレイのうち列方向中央から第１の半数のメモリセルアレイ内の任意のメモリセルを選択すると同時に、残りの第２の半数のメモリセルアレイ内で前記第１の半数のメモリセルアレイ内の任意のメモリセルに対応したメモリセルを選択するためのアドレス信号を前記メモリセルアレイのそれぞれに供給し、リフレッシュ動作時に、前記メモリセルアレイの奇数番目もしくは偶数番目を選択するリフレッシュアドレス信号を対応する前記メモリセルアレイに供給する複数のアドレス信号線とを具備することを特徴とする。
【００１６】
本発明の第３の態様に係る半導体集積回路装置は、それぞれメモリセルが行列状に配置されたメモリセルアレイが行方向にｎ個配置されたブロックが、列方向にｍ個設けられ（ｎ＞１，ｍ＞０）、メモリセルの任意の行を選択するワード線アクセスに関し、外部からメモリセルに対する書き込み／読み出し動作のため及びリフレッシュ動作のための少なくとも２種類のアクセスが許されるメモリシステムと、書き込み／読み出し動作時に前記メモリセルアレイにアドレス信号を供給し、リフレッシュ動作時に前記メモリセルアレイにリフレッシュアドレス信号を供給するアドレス信号線と、前記リフレッシュ動作時に活性化される前記ワード線の本数を一定に制御する制御回路とを具備し、前記リフレッシュ動作時に同時に活性化される前記ワード線を含む前記メモリセルアレイの位置が列の境界に対して非対称であることを特徴とする。
本発明の第４の態様に係る半導体集積回路装置は、それぞれメモリセルが行列状に配置されたメモリセルアレイが行方向にｎ個配置されたブロックが、列方向にｍ個設けられ（ｎ＞１，ｍ＞０）、メモリセルの任意の行を選択するワード線アクセスに関し、外部からメモリセルに対する書き込み／読み出し動作のため及びリフレッシュ動作のための少なくとも２種類のアクセスが許されるメモリシステムと、前記メモリセルアレイのそれぞれに対応して配置され、前記２種類のアクセスにおいて、前記メモリセルアレイの一部の選択と、選択された前記メモリセルアレイ中のワード線を選択するデコード系が共有化された制御回路及びデコーダと、書き込み／読み出し動作時に複数のワード線を同時に活性化するためのアドレス信号を前記制御回路及びデコーダに供給するアドレス信号線と、前記リフレッシュ動作時に、リフレッシュアドレス信号を生成するリフレッシュカウンタと、前記制御回路及びデコーダに接続され、書き込み／読み出し動作時に前記アドレス信号線のアドレス信号を前記制御回路及びデコーダに供給し、リフレッシュ動作時に前記アドレス信号の一部を前記リフレッシュカウンタにより生成された前記リフレッシュアドレス信号に置き換え、前記リフレッシュアドレス信号のうち最上位ビットを反転して前記制御回路及びデコーダに供給するマルチプレクサとを具備することを特徴とする。
本発明の第５の態様に係る半導体集積回路装置は、それぞれメモリセルが行列状に配置されたメモリセルアレイが行方向にｎ個配置されたブロックが、列方向にｍ個設けられ（ｎ＞１，ｍ＞０）、メモリセルの任意の行を選択するワード線アクセスに関し、外部からメモリセルに対する書き込み／読み出し動作のため及びリフレッシュ動作のための少なくとも２種類のアクセスが許されるメモリシステムと、前記メモリセルアレイのそれぞれに対応して配置され、前記２種類のアクセスにおいて、前記メモリセルアレイの一部の選択と、選択された前記メモリセルアレイ中のワード線を選択する制御回路及びデコーダと、リフレッシュ用のアドレスを生成するリフレッシュカウンタと、前記各セルアレイに対応して配置され、書き込み／読み出し動作時、入力されたアドレス信号を選択し、リフレッシュ動作時、前記リフレッシュカウンタが生成したリフレッシュアドレス信号を選択するマルチプレクサと、前記各マルチプレクサに接続され、書き込み／読み出し動作時、同一行のセルアレイを選択するアドレス信号が供給される第１の配線と、前記各マルチプレクサに接続され、リフレッシュ動作時、前記リフレッシュカウンタからの相補的な前記リフレッシュアドレス信号を列方向に隣接する前記メモリセルアレイに交互に供給する複数の第２の配線とを具備し、リフレッシュ動作時、同一行の複数のメモリセルアレイは同時に選択されないことを特徴とする。
【００１７】
【発明の実施の形態】
図１は、この発明の半導体集積回路装置の基本的な実施形態に係るメモリの要部構成を示すブロック概念図である。２．５Ｍビットの容量を持つＤＲＡＭであり、図示しないが、２５６ｋセルアレイ（メモリセルアレイ）（０）〜（９）には２５６本の行、すなわちワード線（ＷＬ）を有している。書き込み／読み出し動作時のロウアドレス数１２８０、リフレッシュ動作時のロウアドレス数５１２とした構成である。セルアレイに隣接してセンスアンプが設けられている。セルアレイ（０）〜（９）それぞれは、両側のセンスアンプに対してビット線が交互に接続される。しかも、セルアレイ間に設けられる各センスアンプは、すべて両側のセルアレイ（０）〜（９）が共通に使用可能な共有センスアンプ構成となっている。共有センスアンプ構成は、図示しないが両側のいずれかのセルアレイのビット線を電気的に分離する切替え接続手段を含んでいる。
【００１８】
上記構成において、まず、読み出し及びまたは書き込み動作（書き込み／読み出し動作）時におけるメモリセルへのアクセス（例えば読み出し）について説明する。書き込み／読み出し動作では、一つのロウアドレスに対応する２本のワード線が活性化される。同時にワード線が活性化される２５６ｋセルアレイの組み合わせは、（０）と（５）、（１）と（６）、（２）と（７）、（３）と（８）、（４）と（９）である。２本のワード線に接続している、どのセルのデータを読み出すのかは、カラムアドレスが決定する。各２５６ｋセルアレイ内で活性化されるワード線（２５６本のうちの１本）は、図示しないロウアドレス信号Ａ０〜Ａ７が決定する。
【００１９】
ロウアドレス信号Ａ８〜Ａ１０は２５６ｋセルアレイを選択する。すなわち、図１のＡ８〜Ａ１０のアドレスデコードを示す結線概念に対応して、上記した組み合わせにおける同時にワード線が活性化される２個の２５６ｋセルアレイを選択する。従って、この例では、２５６×５＝１２８０通りのロウアドレスが存在する。
【００２０】
次に、上記図１の構成におけるリフレッシュ動作について説明する。リフレッシュ動作時では、ワード線の選択は、ロウアドレスによって５１２通りになる。リフレッシュは、アドレス信号／Ａ１０，Ａ１０，／Ａ９，Ａ９を全て“Ｈ”（ハイレベル；“１”）にすることによって行う（アドレス信号の先頭の／は図では上にバーがある）。リフレッシュ時に活性化されるワード線は、アドレス信号Ａ０〜Ａ８によってのみ決定される。例えば、ロウアドレス信号Ａ０〜Ａ８が全て“Ｌ”（ローレベル；“０”）の時は、各２５６ｋセルアレイ（０），（２），（４），（６），（８）の０番目のワード線ＷＬ０が同時に活性化される。その後リフレッシュカウンタにより順次ワード線が活性化され、上記セルアレイについてワード線ＷＬ２５５までリフレッシュ動作が行われる。その後、ロウアドレス信号Ａ０〜Ａ７が全て“Ｌ”（ローレベル；“０”）で、Ａ８が“Ｈ”（ハイレベル；“１”）になった時は、残りの各２５６ｋセルアレイ（１），（３），（５），（７），（９）のワード線ＷＬ０が同時に活性化される。その後リフレッシュカウンタにより順次ワード線が活性化され、上記セルアレイについてワード線ＷＬ２５５までリフレッシュ動作が行われる。このように、メモリ内全てのセルアレイは、セルアレイ２個分のワード線ＷＬ０からＷＬ５１１に対応する５１２通りのアドレスによって、リフレッシュ動作が可能である。
【００２１】
この発明では、書き込み／読み出し動作時とリフレッシュ動作時のアドレス信号を切換えることにより（図中１０１）、書き込み／読み出し動作時とリフレッシュ動作時とで特定のメモリセルアレイについて選択状態が変えられる。このため、隣接セルアレイ間のセンスアンプはすべて共有センスアンプ構成を実現できる。これにより、ロジック混載のＤＲＡＭ等で、リフレッシュ動作単位のセルアレイ（この場合、ワード線５１２本分）構成によるメモリ容量の増設が図れる。
【００２２】
従来技術において、隣接セルアレイ間すべてにセンスアンプの共有化が実現できなかった理由は、セルアレイ（４），（５）が共にロウアドレス信号Ａ８＝０で活性化されるためであった。これを避けるために、リフレッシュ動作時において、隣接セルアレイどうしで同時に活性化させないようにする。例えばセルアレイ（５）〜（９）に関し、書き込み／読み出し動作時とリフレッシュ動作時とでアドレス信号Ａ８を図中１０１に示すような状態に変換されるように構成する。便宜上リフレッシュ動作時のロウアドレス信号Ａ８をリフレッシュアドレス信号ＲＥＦＡ８と表わす。
【００２３】
メモリの構成に応じて、セルアレイ（５）〜（９）におけるリフレッシュアドレス信号ＲＥＦＡ８を反転させるように信号伝達経路途中にアドレス変換回路を挿入する。または、メモリの構成に応じて、セルアレイ（５）〜（９）における書き込み／読み出し動作時のロウアドレス信号Ａ８を反転させるように伝達経路途中にアドレス変換回路を挿入する。
【００２４】
上記実施形態によれば、書き込み／読み出し動作時において、同時にワード線が活性化される各２５６ｋセルアレイの組み合わせは、（０）と（５）、（１）と（６）、（２）と（７）、（３）と（８）、（４）と（９）である。それぞれの組み合せを（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ）とすると、ロウアドレス１２８０個の（Ａ）から（Ｅ）を一要素とした、セルアレイ（０）〜（４）の要素と、セルアレイ（５）〜（９）の要素の二つの要素から構成される第１の集合ができる。
【００２５】
リフレッシュ動作時に関し、同時にワード線が活性化される各２５６ｋセルアレイの組は、（０），（２），（４），（６），（８）と、（１），（３），（５），（７），（９）である。それぞれの組み合せを（Ｆ），（Ｇ）で表わすと、ロウアドレス５１２個の（Ｆ）から（Ｇ）を一要素とした、セルアレイ（０），（１）の要素、セルアレイ（２），（３）の要素、セルアレイ（４），（５）の要素、セルアレイ（６），（７）の要素、セルアレイ（８），（９）の要素の五つの要素から構成される第２の集合ができる。
【００２６】
ここでは、上記第２の集合の要素は上記第１の集合の一つの要素に二つ以上含まれることになる。さらに上記第２の集合の一つの要素であるセルアレイ（４）、（５）は、第１の集合の２つの要素の各一部に分けられて含まれる形態となる。つまり、セルアレイ（４）がセルアレイ（０）〜（４）の要素に、セルアレイ（５）がセルアレイ（５）〜（９）の要素に含まれている。
【００２７】
すなわち、書き込み／読み出し動作時のロウアドレス１２８０通り、リフレッシュ動作時のロウアドレス５１２通りという例の様な、両者の動作時のロウアドレスの関係において、大きい方のロウアドレス数が小さい方のロウアドレス数の２の乗数倍になっていない関係のメモリシステムを構成することになっても、どちらの動作時でも互いに隣接するメモリセルアレイどうしで活性化することは避けるようにする。このため、セルアレイ（４），（５）のように、第２の集合のある一つの要素は、上記第１の集合における２つの要素の各一部にまたがった配置になる。これにより、複数のセンスアンプは隣り合うメモリセルアレイと共有構成となり得る。
【００２８】
すなわち、１個のメモリセルアレイのワード線数がＷ本のメモリセルアレイが２ｎ個設けられる（ｎ≧３の奇数）メモリシステムを考える。書き込み／読み出し時のアドレス数がａＷ個（ａ≧ｎ）、リフレッシュ時のアドレス数がｂＷ個（ｂ≧２）とすると、ａＷ＞ｂＷのとき、ａＷ≠ｂＷ×２k 、ｂＷ＞ａＷのとき、ｂＷ≠ａＷ×２i の関係を有するメモリに対し、この発明による効果を発揮する。
【００２９】
上記構成では、２ｎ個のメモリセルアレイ（ここでは、ｎ＝５）のうちの所定のメモリセルアレイを選択するために使用されるアドレス信号線は、書き込み／読み出し動作時においては２ｎ個のメモリセルアレイのうち上半分のｎ個のメモリセルアレイ（セルアレイ（０）〜（４））内の任意のメモリセルを選択すると同時に、下半分のｎ個のメモリセルアレイ（セルアレイ（５）〜（９））内で上記上半分のメモリセルアレイ内の任意のメモリセルに対応したメモリセルを選択し、リフレッシュ動作時においては、２ｎ個のメモリセルアレイの奇数番目もしくは偶数番目を選択することになる。
【００３０】
図２は、この発明の第１実施形態に係るＤＲＡＭのロウ系のアドレス発生回路の要部を示すブロック概念図であり、リフレッシュ動作時のセルアレイ選択に、書き込み／読み出し動作時とリフレッシュ動作時のロウアドレスを切換える第１の構成を備えたアドレス発生回路を示している。前記図４６と比べて異なる点は、アドレス変換回路１８がロウアドレスバッファ１１とマルチプレクサ１３の間の所定の信号伝達経路中に設けられていることである。
【００３１】
すなわち、書き込み／読み出し動作時のロウアドレス信号は、セルアレイ（０）〜（４）に対しては前記図４６と同様なアドレス変換回路１８を介さない信号伝達経路３０５を通る。しかし、セルアレイ（５）〜（９）に対してはアドレス変換回路１８を通して、同時に活性化されるセルアレイを選択制御するロウアドレス信号Ａ８を反転させる。その他の信号伝達経路は同様であるため、図４６と同一の符号を付している。
【００３２】
図２において、書き込み／読み出し動作のためにワード線ＷＬを活性化するときには、任意のワード線を指定するロウアドレス信号ＲＡと、ロウアドレスストローブ信号／ＲＡＳ（先頭の／は図では上にバーを付す）とを利用する。／ＲＡＳは、ロウアドレス制御回路１２に一時的に記憶される。次に、図示せぬクロック信号がロウアドレス制御回路１２に入力されたとき、制御信号３０１がロウアドレス制御回路１２からロウアドレスバッファ１１に伝達される。ロウアドレスバッファ１１は、この制御信号３０１を受け、ロウアドレスバッファ１１に一時的に記憶されたロウアドレス信号ＲＡが次へ伝達される。
【００３３】
ここで、ロウアドレス信号ＲＡ（Ａ０〜Ａ１０）のうちのアドレス信号Ａ８について注目する。Ａ８は、セルアレイ（０）〜（４）へ伝達するときは直接マルチプレクサ１３に伝達される（経路３０５）。しかし、セルアレイ（５）〜（９）へ伝達するときはアドレス変換回路１８により反転されてマルチプレクサ１３に伝達される。上記マルチプレクサ（アドレスマルチプレクサともいう）１３からのロウアドレス信号は、ロウプリデコーダ１４、ロウデコーダ１５、ワード線駆動回路１９を経てワード線ＷＬを活性化させる。リフレッシュ動作には必要ない一部のアドレス信号は伝達経路３００を通り、マルチプレクサ１３を通らずにロウプリデコーダ１４に入力される。
【００３４】
一方、リフレッシュを行う場合は、外部からのリフレッシュ信号ＲＥＦがリフレッシュ制御回路１６に入力される。この信号ＲＥＦにより、図示せぬクロック信号に同期して制御信号３０２がリフレッシュカウンタ１７とロウアドレスバッファ１１とマルチプレクサ１３に供給される。制御信号３０２を受けたマルチプレクサ１３は入力が切替えられ、制御信号３０２を受けたリフレッシュカウンタ１７は動作が開始される。これにより、アドレスマルチプレクサ１３の出力は、リフレッシュカウンタ１７の値に切替えられる。リフレッシュカウンタ１７からのリフレッシュアドレス信号は、ロウプリデコーダ１４、ロウデコーダ（ワード線ドライバも含む）１５を経てワード線ＷＬを活性化する。なお、マルチプレクサ１３に入力されない一部のアドレス信号は、制御信号３０２を受けたロウアドレスバッファ１１で全て“Ｈ”（活性状態）にされ、伝達経路３００を経てロウプリデコーダに伝達される。また、リフレッシュカウンタ１７の値はリフレッシュ信号ＲＥＦが入力されるごとにインクリメントされる。
【００３５】
図３は、第１の実施形態に基いて設けられたアドレス変換回路１８と、その付近の回路を示す回路ブロック図である。この図は図２中のロウアドレスバッファ１１の一部（アドレスビットＡ９，Ａ１０を相補信号にする回路部３０〜３５及び４１〜４５）と、マルチプレクサ１３、リフレッシュカウンタ１７、アドレス変換回路１８を示している。
【００３６】
図３において、ロウアドレス信号Ａ１０は、インバータ３１を介してＮＯＲゲート３２に入力され、ＮＯＲゲート３３にも入力される。ＮＯＲゲート３２，３３の他方の入力は共にリフレッシュ制御回路（図２の１６）からのリフレッシュコマンド信号ＲＥＦｃｏｍのインバータ３０を介した反転信号である。ＮＯＲゲート３２，３３の各出力はインバータ３４，３５それぞれを介してロウアドレス信号Ａ１０とその相補信号／Ａ１０（先頭の／は図では上にバーがある）を提供する。
【００３７】
ロウアドレス信号Ａ９は、インバータ４１を介してＮＯＲゲート４２に入力され、ＮＯＲゲート４３にも入力される。ＮＯＲゲート４２，４３の他方の入力は共に上記のリフレッシュコマンド信号ＲＥＦｃｏｍのインバータ３０を介した反転信号である。ＮＯＲゲート４２，４３の各出力はインバータ４４，４５それぞれを介してロウアドレス信号Ａ９とその相補信号／Ａ９（先頭の／は図では上にバーがある）を提供する。
【００３８】
ロウアドレスバッファ（図２の１１）からのロウアドレス信号Ａ０〜Ａ８は、マルチプレクサ１３に供給される。ここで、Ａ８についてはアドレス変換回路、すなわちインバータ１８を介してマルチプレクサ１３に入力される形態をとっている。
【００３９】
上記リフレッシュコマンド信号ＲＥＦｃｏｍはリフレッシュカウンタ１７の動作制御信号となる。マルチプレクサ１３は信号ＲＥＦｃｏｍの制御により、書き込み／読み出し動作時の上記ロウアドレス信号Ａ０〜Ａ８か、リフレッシュカウンタ１７を動作させてのリフレッシュアドレス信号ＲＥＦＡ０〜ＲＥＦＡ８か、いずれかを選択することでロウアドレス信号（Ａ０〜Ａ８）を提供する。
【００４０】
上記構成から、リフレッシュコマンド信号ＲＥＦｃｏｍの“Ｌ”レベルによりロウアドレス信号／Ａ１０，Ａ１０，／Ａ９，Ａ９全てを“Ｈ”レベルの選択状態にすることは従来の通りである。従来と異なるのはロウアドレス信号Ａ８の扱いである。図１において、書き込み／読み出し動作時でもリフレッシュ動作時でも隣接した２５６ｋセルアレイを活性化させないようにして、隣接したセルアレイ間で共有センスアンプを用いることができるようにする。そのためには、上記アドレス変換回路（インバータ１８）を適切な個所に付加することによって、書き込み／読み出し動作を行う時にロウアドレス信号Ａ８がＡ９，Ａ１０と共に各セルアレイ（０）と（５）の組、（１）と（６）の組、（２）と（７）の組、（３）と（８）の組、（４）と（９）の組を適宜選択できるようにし、また、リフレッシュ動作を行う時にはリフレッシュアドレス信号ＲＥＦＡ８により、セルアレイ（０），（２），（４），（６），（８）の組と、セルアレイ（１），（３），（５），（７），（９）の組を適宜選択できるように構成する。
【００４１】
図４は、マルチプレクサ１３のアドレス信号１個あたりの回路図である。リフレッシュアドレス信号ＲＥＦＡｎ（ｎ＝０〜８）は、トランスファゲート４１を介して出力される。ロウアドレス信号Ａｎ（ｎ＝０〜８）は、トランスファゲート４２を介して出力される。両トランスファゲート４１，４２は相補的に活性化されいずれかの出力はロウアドレス信号Ａｎ（ｏｕｔ）として伝達される。トランスファゲート４１のＰチャネル側ゲートとトランスファゲート４２のＮチャネル側ゲートは共にリフレッシュコマンド信号ＲＥＦｃｏｍで制御され、トランスファゲート４１のＮチャネル側ゲートとトランスファゲート４２のＰチャネル側ゲートは共にリフレッシュコマンド信号ＲＥＦｃｏｍのインバータ４３を介した反転信号により制御される。
【００４２】
図５は、この発明の第２実施形態に係るＤＲＡＭのロウ系のアドレス発生回路の要部を示すブロック図であり、書き込み／読み出し動作時とリフレッシュ動作時のロウアドレスを切換える第２の構成を備えたアドレス発生回路を示している。前記図４６と比べて異なる点は、アドレス変換回路１８がリフレッシュカウンタ１７とマルチプレクサ１３の間の所定の信号伝達経路中に設けられていることである。
【００４３】
すなわち、リフレッシュアドレス信号は、セルアレイ（０）〜（４）に対しては前記図４６と同様なアドレス変換回路１８を介さない信号伝達経路３０７を通り、セルアレイ（５）〜（９）に対してはアドレス変換回路１８を通して、同時に活性化されるセルアレイを選択制御するリフレッシュアドレス信号ＲＥＦＡ８を反転させる。その他の信号伝達経路は同様であるため、図４６と同一の符号を付している。
【００４４】
図５において、書き込み／読み出し動作のためにワード線ＷＬを活性化するときには、任意のワード線のアドレスを指定するロウアドレス信号ＲＡと、ロウアドレスストローブ信号／ＲＡＳとを利用する。／ＲＡＳは、ロウアドレス制御回路１２に一時的に記憶される。次に、図示せぬクロック信号がロウアドレス制御回路１２に入力されたとき、制御信号３０１がロウアドレス制御回路１２からロウアドレスバッファ１１に伝達される。ロウアドレスバッファ１１は、この制御信号３０１を受け、ロウアドレスバッファ１１に一時的に記憶されたロウアドレス信号ＲＡが次へ伝達される。すなわち、ロウアドレス信号ＲＡはその後、リフレッシュアドレス信号とのマルチプレクサ（アドレスマルチプレクサともいう）１３、ロウプリデコーダ１４、ロウデコーダ（ワード線ドライバも含む）１５を経てワード線ＷＬを活性化させる。リフレッシュには必要ない一部のアドレス信号は経路３００を通り、マルチプレクサ１３を通らずにロウプリデコーダ１４に入力される。
【００４５】
一方、リフレッシュを行う場合は、外部からのリフレッシュ信号ＲＥＦがリフレッシュ制御回路１６に入力される。この信号ＲＥＦにより、図示せぬクロック信号に同期して制御信号３０２がリフレッシュカウンタ１７とロウアドレスバッファ１１とマルチプレクサ１３に供給される。制御信号３０２を受けたマルチプレクサ１３は入力が切替えられ、制御信号３０２を受けたリフレッシュカウンタ１７は動作が開始される。これにより、アドレスマルチプレクサ１３の出力は、リフレッシュカウンタ１７からの信号を受けるように切替えられる。
【００４６】
ここで、リフレッシュカウンタ１７からのリフレッシュアドレス信号のＲＥＦＡ８について注目する。ＲＥＦＡ８は、セルアレイ（０）〜（４）へ伝達するときは直接マルチプレクサ１３に伝達される（経路３０７）。しかし、セルアレイ（５）〜（７）へ伝達するときはアドレス変換回路１８により反転されてマルチプレクサ１３に伝達される。上記マルチプレクサ１３からのロウアドレス信号は、ロウプリデコーダ１４、ロウデコーダ１５、ワード線駆動回路１９を経てワード線ＷＬを活性化させる。なお、マルチプレクサ１３に入力されない一部のアドレス信号は、制御信号３０２を受けたロウアドレスバッファ１１で全て“Ｈ”（活性状態）にされ、伝達経路３００を経てロウプリデコーダに伝達される。また、リフレッシュカウンタ１７の値はリフレッシュ信号ＲＥＦが入力されるごとにインクリメントされる。
【００４７】
上記構成によれば、書き込み／読み出し動作時とリフレッシュ動作時とで、部分的にアドレス信号（ここではリフレッシュ動作時のＡ８）が変換されることにより、活性化されるセルアレイが変えられる。これにより、書き込み／読み出し動作時のロウアドレス１２８０通り、リフレッシュ動作時のロウアドレス５１２通りという例の様な、両者の動作時のロウアドレスの関係において、大きい方のロウアドレス数が小さい方のロウアドレス数の２の乗数倍になっていない関係のメモリシステムを構成することになっても、どちらの動作時でも互いに隣接するメモリセルアレイどうしで活性化することは避けるようにする。これにより、隣接セルアレイブ間でセンスアンプを共有することができ、面積を小さくできる。
【００４８】
図６は、第２の実施形態に基いて設けられたアドレス変換回路１８と、その付近の回路を示す回路ブロック図である。この図は図５中のロウアドレスバッファ１１の一部（アドレスビットＡ９，Ａ１０を相補信号にする回路部３０〜３５及び４１〜４５）と、マルチプレクサ１３、リフレッシュカウンタ１７、アドレス変換回路１８を示している。前記図３では、書き込み／読み出し時のロウアドレス信号のうちＡ８についてアドレス変換回路（インバータ１８）を介してマルチプレクサ１３に入力される形態をとっていたが、この実施形態では、Ａ０〜Ａ８はアドレス変換されずマルチプレクサ１３に入力され、代わりに、リフレッシュカウンタのＲＥＦＡ８の出力についてアドレス変換回路、すなわち、インバータ１８を介してマルチプレクサ１３に入力される形態をとっている。すなわち、前記図１を参照して、リフレッシュを行う時のみ、リフレッシュドレス信号ＲＥＦＡ８が“Ｌ”レベルで選択されるセルアレイを（０），（２），（４），（６），（８）、また“Ｈ”レベルで選択されるセルアレイを（１），（３），（５），（７），（９）に切換えるのである。その他の構成は前記図３と同様であるため、同一の符号を付して説明は省略する。
【００４９】
上記構成から、リフレッシュコマンド信号ＲＥＦｃｏｍの“Ｌ”レベルによりロウアドレス信号／Ａ１０，Ａ１０，／Ａ９，Ａ９全てを“Ｈ”レベルの選択状態にすることは従来の通りである。従来と異なるのはリフレッシュアドレス信号ＲＥＦＡ８の扱いである。図１において、書き込み／読み出し動作時でもリフレッシュ動作時でも隣接した２５６ｋセルアレイを活性化させないようにして、隣接したセルアレイ間で共有センスアンプを用いることができるようにする。そのためには、上記アドレス変換回路（インバータ１８）を適切な個所に付加することによって、書き込み／読み出し動作を行う時にロウアドレス信号Ａ８がＡ９，Ａ１０と共に各セルアレイ（０）と（５）の組、（１）と（６）の組、（２）と（７）の組、（３）と（８）の組、（４）と（９）の組を適宜選択できるようにし、また、リフレッシュ動作を行う時には、リフレッシュアドレス信号ＲＥＦＡ８により、セルアレイ（０），（２），（４），（６），（８）の組と、セルアレイ（１），（３），（５），（７），（９）の組を適宜選択できるように構成する。
【００５０】
図７は、この発明の半導体集積回路装置の第３実施形態に係るメモリの要部を示すブロック図であり、前記第１実施形態に基いたロウアドレス信号Ａ８の変換回路の配置例を示している。他のロウアドレス信号の表示は省略している。
【００５１】
各セルアレイ（０）〜（９）に対しアドレスマルチプレクサ１３が各々設けられており、書き込み／読み出し動作時には外部から半導体集積回路装置に入力されたロウアドレスを出力し、リフレッシュ動作時には、リフレッシュカウンタ１７からのリフレッシュアドレスを出力する。変換回路であるインバータ１８は、セルアレイ（４）と（５）の間のロウアドレス信号Ａ８の伝達経路中に設けられている。これにより、セルアレイ（５）〜（９）に関し、書き込み／読み出し動作時とリフレッシュ動作時とで選択されるセルアレイを異ならせることができる。
【００５２】
図８は、この発明の半導体集積回路装置の第４実施形態に係るメモリの要部を示すブロック図であり、前記第２実施形態に基いたリフレッシュアドレス信号ＲＥＦＡ８の変換回路の配置例を示している。他のロウアドレス信号の表示は省略している。
【００５３】
各セルアレイ（０）〜（９）に対しアドレスマルチプレクサ１３が各々設けられており、書き込み／読み出し動作時には外部から半導体集積回路装置に入力されたロウアドレスを出力し、リフレッシュ動作時には、リフレッシュカウンタ１７からのリフレッシュアドレスを出力する。変換回路であるインバータ１８は、セルアレイ（４）と（５）の間のリフレッシュアドレスＲＥＦＡ８の伝達経路中に設けられている。これにより、セルアレイ（５）〜（９）に関し、書き込み／読み出し動作時とリフレッシュ動作時とで選択されるセルアレイを異ならせることができる。
【００５４】
ロジック混載メモリ等の場合、最小限の変更でさまざまな容量のメモリを構成できるようになっていることが好ましい。これを考慮に入れて本発明を適用した構成例を次に示す。
【００５５】
図９は、この発明の半導体集積回路装置の第５実施形態に係るメモリの要部を示すブロック図であり、前記第１実施形態に基いたロウアドレス信号Ａ８の変換回路の配置例を示している。他のロウアドレス信号の表示は省略している。
【００５６】
各セルアレイ（０）〜（９）に対しアドレスマルチプレクサ１３が各々設けられており、書き込み／読み出し動作時には外部から半導体集積回路装置に入力されたロウアドレスを出力し、リフレッシュ動作時には、リフレッシュカウンタ１７からのリフレッシュアドレスを出力する。この例では、ロウアドレス信号Ａ８の伝達経路中において、全てのセルアレイ（０）〜（９）に対応して変換回路であるインバータ１８が準備されている。このため、レイアウトパターンはほぼアレイ単位の繰り返しで作成することができる。また、比較的単純なマスクパターンで済むのでローディング現象（マスクパターンの密度の濃淡による光の回折現象により所望のパターンを形成できなくなる現象）の発生を抑えることができる。
【００５７】
上記構成でアドレスの変換が必要なのはセルアレイ（５）〜（９）であるので、それ以外のセルアレイでは、変換回路の出力を使用しない。すなわち、インバータ１８は各々セルアレイ（５）〜（９）へのロウアドレス信号Ａ８の伝達経路に影響するように結線される。
【００５８】
図１０は、この発明の半導体集積回路装置の第６実施形態に係るメモリの要部を示すブロック図であり、前記第２実施形態に基いたリフレッシュアドレス信号ＲＥＦＡ８の変換回路の配置例を示している。他のロウアドレス信号の表示は省略している。
【００５９】
各セルアレイ（０）〜（９）に対しアドレスマルチプレクサ１３が各々設けられており、書き込み／読み出し動作時には外部から半導体集積回路装置に入力されたロウアドレスを出力し、リフレッシュ動作時には、リフレッシュカウンタ１７からのリフレッシュアドレスを出力する。この例ではリフレッシュＲＥＦＡ８の伝達経路中において、全てのセルアレイ（０）〜（９）に対応して変換回路であるインバータ１８が準備されている。このため、レイアウトパターンはほぼアレイ単位の繰り返しで作成することができる。ただし、アドレスの変換が必要なのはセルアレイ（５）〜（９）であるので、それ以外のセルアレイでは、変換回路の出力を使用しない。すなわち、インバータ１８は各々セルアレイ（５）〜（９）へのリフレッシュアドレスＲＥＦＡ８の伝達経路に影響するように結線される。
【００６０】
上述した各実施形態の構成によれば、書き込み／読み出し動作を行う時にはセルアレイ（０）と（５）の組、（１）と（６）の組、（２）と（７）の組、（３）と（８）の組、（４）と（９）の組を適宜選択できるようにし、また、リフレッシュ動作を行う時にはロウアドレス信号Ａ８または信号ＲＥＦ８の伝達経路にアドレス変換回路が設けられているため、セルアレイ（０），（２），（４），（６），（８）の組と、セルアレイ（１），（３），（５），（７），（９）の組を適宜選択できるように構成される。
【００６１】
これにより、隣接するセルアレイ間は全て共有センスアンプ構成を採用することができる。また、図９、図１０の構成の場合、セルアレイ単位でアドレス変換用のインバータ１８が準備されているので、このインバータ１８を信号伝達に影響するように結線するか否かを決定するだけでよい構成になっていることから、ＡＳＩＣ（application specific IC ）混載のＤＲＡＭ等で、スタンダードセルやゲートアレイによる回路を構成し易くする。同じパターンレイアウトを用いるのでメモリ容量の拡張も容易である。図９、図１０の構成の場合、同じパターンレイアウトを用いるため、ローディング現象を防止することができる。
【００６２】
例えば、図１１に示されるように論理回路部２１を具備して同一チップ２０上にメモリマクロ２２として構成することができる。この際、上記チップはゲートアレイもしくはスタンダードセルによる回路構成を採用して短時間に所望のメモリチップを構成することができる。顧客の要求に応じてメモリマクロのメモリ容量を変更してもメモリマクロ内の回路構成を容易に設計できるからである。
【００６３】
この発明は、任意のメモリ容量でも、共有センスアンプ方式を採用できるため、面積の増大を抑制することができる。これはメモリ内にロウアドレス変換回路を有することにより可能となったものである。その結果、上記図１１に示されるような論理回路部２１には一切回路変更の必要性はない。
【００６４】
以上説明したように、この発明は、ＤＲＡＭの書き込み／読み出し時におけるロウアドレス信号の一部を変換、あるいはリフレッシュアドレス信号の一部を変間した後に、マルチプレクサによりマルチプレクスすることにより、あるリフレッシュ単位を持つメモリセルアレイをもつメモリシステムにおいて、書き込み／読み出し動作時とリフレッシュ動作時のロウアドレスの関係において、大きい方のロウアドレス数が小さい方のロウアドレス数の２の乗数倍になっていない関係のメモリシステムを構成することになっても、隣接するセルアレイ間全てに対しセンスアンプを共有できるメモリを提供できる。
【００６５】
図１２は、共有センスアンプ構成の例を示す回路図であり、図１の回路構成中の隣接するセルアレイ間すべてのセンスアンプに用いられる。例えば、隣接するセルアレイ（４），（５）に対し共有されるラッチ型のセンスアンプの１つの構成を代表して示すものとする。センスアンプは、セルアレイ（４）またはセルアレイ（５）の任意の列であるビット線ＢＬ（４）またはＢＬ（５）と、その相補な／ＢＬ（４）または／ＢＬ（５）（先頭の／は図では上にバーがある）の電位関係をラッチするように構成されている。便宜上、ビット線ＢＬ（４）またはＢＬ（５）と接続される配線をセンス線ＳＡＬ、ビット線ＢＬ（４）または／ＢＬ（５）と接続される配線をセンス線／ＳＡＬ（先頭の／は図では上にバーがある）とする。
【００６６】
センスアンプは、制御信号ＳＡＰがソースに供給されるＰチャネルＭＯＳトランジスタ１１１，１１２のドレインがそれぞれセンス線ＳＡＬ，／ＳＡＬに接続されている。トランジスタ１１２のゲートはセンス線ＳＡＬに、トランジスタ１１１のゲートはセンス線／ＳＡＬに接続されている。また、制御信号／ＳＡＮ（先頭の／は図では上にバーがある）がソースに接続されたＮチャネルＭＯＳトランジスタ１１３，１１４のドレインがそれぞれセンス線ＳＡＬ，／ＳＡＬに接続されている。トランジスタ１１４のゲートはセンス線ＳＡＬに、トランジスタ１１３のゲートはセンス線／ＳＡＬに接続されている。なお、制御信号ＳＡＰは、イネーブル時はセンスアンプの高電位電源、制御信号ＳＡＮは、イネーブル時はセンスアンプの低電位電源（接地電位）に設定される。また、制御信号ＳＡＰ、ＳＡＮは、ディセーブル時には各トランジスタ１１１〜１１４のしきい電圧を越えないような中間電位に設定される。
【００６７】
センス線ＳＡＬは、グローバルデータ線ＤＱとＮチャネルＭＯＳトランジスタ１１７の電流通路を介して電気的に接続される。センス線／ＳＡＬは、グローバルデータ線／ＤＱ（ＤＱとは相補関係にあり、先頭の／は図では上にバーがある）とＮチャネルＭＯＳトランジスタ１１８の電流通路を介して電気的に接続される。トランジスタ１１７，１１８のゲートにはカラム選択信号ＣＳＬが供給される。トランスファーゲート１２１は、センス線ＳＡＬとビット線ＢＬ（４）との間に電流通路を形成し、トランスファーゲート１２２は、センス線／ＳＡＬとビット線／ＢＬ（４）との間に電流通路を形成する。両トランスファーゲート１２１，１２２は、分離制御信号ＩＳ（４）によりゲート制御され、センスアンプとメモリセルＭＣの配列するセルアレイ（４）との間を電気的に接続／分離制御する。また、トランスファーゲート１２３は、センス線ＳＡＬとビット線ＢＬ（５）との間に電流通路を形成し、トランスファーゲート１２４は、センス線／ＳＡＬとビット線／ＢＬ（５）との間に電流通路を形成する。両トランスファーゲート１２３，１２４は、分離制御信号ＩＳ（５）によりゲート制御され、センスアンプとメモリセルＭＣの配列するセルアレイ（５）との間を電気的に接続／分離制御する。
【００６８】
図中のメモリセルＭＣはトランスファ用のトランジスタＴｒとデータ蓄積用のキャパシタＣからなり、便宜上、セルアレイ（４）または（５）内の任意のロウ（行）であるワード線ＷＬ（４）または（５）に属するあるカラム（列；ビット線）に接続されたセルを代表的に示している。
【００６９】
なお、これまで説明した各実施形態では、リフレッシュアドレスをメモリシステム内に設けられたカウンタ（リフレッシュカウンタ１７）を用いて発生させていたが、これをメモリシステム外部に持つ場合にも本発明を適用することができる。
【００７０】
以上の実施形態を踏まえると、本発明は、複数のメモリセルアレイに関し、書き込み／読み出し動作におけるロウアドレスによって奇数個のアレイ（上述の実施形態では５つのセルアレイ）に分割されたとしても、リフレッシュ動作ではセンスアンプを共用する隣接したセルアレイの一方を同時に選択するセルアレイ数と、その他方を同時に選択するセルアレイ数とは常に同数になるように制御可能である。
【００７１】
図１３は、この発明の第７実施形態に係り、本願発明を適用した、ＤＲＡＭの要部の回路ブロック図を示している。２５６ｋセルアレイを３２個配備したメモリシステムに関する。
【００７２】
各２５６ｋセルアレイは２５６本のワード線を有する（図示せず）。各セルアレイにセルアレイ選択回路１０１（１０１ａ，１０１ｂ）とロウデコーダ１０２が設けられている。各セルアレイに含まれている２５６本のワード線のうち１本は、ロウアドレスＲ０〜Ｒ７により選択される。３２個のセルアレイそれぞれは、アドレスＡ８〜Ａ１２により選択可能である（Ａ９〜Ａ１２については対応する相補線を表示した）。
【００７３】
センスアンプを共用する隣接セルアレイ、例えば、セルアレイ（０）と（１）は、アドレスＡ９〜Ａ１２は共通で、アドレス信号Ａ８によりどちらか一つが選択可能となる。同様にセルアレイ（２）と（３）は、アドレスＡ９〜Ａ１２は共通で、アドレス信号Ａ８によりどちらか一つが選択可能となる。
【００７４】
３２個のセルアレイは、書き込み／読み出し動作時には、アドレスＡ８〜Ａ１２により選択されるが、リフレッシュ動作時には、アドレスＡ９〜Ａ１２の信号線は全て活性化（“Ｈ”）され、アドレス信号Ａ８にのみにより選択される。
【００７５】
図１３の隣接セルアレイそれぞれには、セルアレイ選択回路１０１（１０１ａ，１０１ｂ）が設けられている。セルアレイ選択回路１０１は、セルアレイを選択するためのアレイ信号をそれぞれ生成する。セルアレイ選択回路１０１ａ，１０１ｂは、互いに相補なアドレス信号Ａ８を用い、隣接するセルアレイが同時に選択されないように構成されている。各セルアレイ選択回路１０１（１０１ａ，１０１ｂ）は、アドレスＡ９〜Ａ１２を共通とする他の隣接セルアレイのペアに対しても同様に設けられる。制御回路部１００は、後述するが、各セルアレイ選択回路１０１ａ，１０１ｂからのＡＲＲＡＹ信号を利用する。
【００７６】
各セルアレイ選択回路１０１（１０１ａ，１０１ｂ）は、先頭のセルアレイ（０）から、アドレスＡ９〜Ａ１２を同じくする隣接セルアレイどうしの並ぶ順序を１０１ａ，１０１ｂ、１０１ａ，１０１ｂ…と配置している（第１配列形態）。
【００７７】
従って、書き込み／読み出し動作時のロウアドレスによって規定されたメモリセルアレイ数が偶数個なら、ロウアドレスの先頭は、常にセルアレイ選択回路１０１ａを有するセルアレイから始まる。書き込み／読み出し動作時のロウアドレスによって分割されるメモリセルアレイの並びはすべて上記第１配列形態になる。
【００７８】
ところが、書き込み／読み出し動作時のロウアドレスによって規定されたメモリセルアレイ数が奇数個である場合、ロウアドレスの先頭は、セルアレイ選択回路１０１ｂを有するセルアレイからから始まる形態も生じることになる。すなわち、各セルアレイ選択回路１０１は、ロウアドレスの先頭から、並ぶ順序を１０１ｂ，１０１ａ、１０１ｂ，１０１ａ…と配置する第２配列形態をも含む。従って、書き込み／読み出し動作時のロウアドレスによって分割されるメモリセルアレイの並びは上記第１配列形態と第２配列形態を交互に有するメモリ構成になる。
【００７９】
各セルアレイ選択回路１０１（１０１ａ，１０１ｂ）は、動作モード（書き込み／読み出し動作、またはリフレッシュ動作）に応じて出力を切換えるマルチプレクサを含んでいる（ＭＵＸ）。これにより、動作モードに応じたセルアレイの選択及びアドレスの伝達をロウデコーダ１０２に反映させる。
【００８０】
以下、図１４から図２４に上記セルアレイ選択回路１０１及びロウデコーダ１０２に関係する具体的な回路図を示す。
図１４（ａ），（ｂ）は、それぞれセルアレイ選択回路１０１ａ，１０１ｂに含まれる、２５６ｋセルアレイを選択するための制御信号ＡＲＲＡＹを生成する回路図を示している。
【００８１】
各図において、ロウアドレス信号ＲＡ８〜ＲＡ１２は、図１３のＡ８〜Ａ１２に対応し、相補信号を含むＡ９〜Ａ１２の所定の結線及びＡ８により決定される。なお、信号ＢＰＲＣは、プリチャージ信号であり、選択セルアレイを含むバンクのプリチャージ時にはＲＡ８によらずセルアレイを選択状態にさせておくために設けられている。
【００８２】
図１４（ａ）の回路は、次のように構成されている。ＯＲ論理ゲートＯＲは、信号ＲＡ８及び信号ＢＰＲＣを入力する。ＮＡＮＤ論理ゲートＮＡＮＤ−１は、信号ＲＡ９，ＲＡ１０及びＯＲゲートの出力を入力する。ＮＡＮＤ論理ゲートＮＡＮＤ−２は、信号ＲＡ１１，ＲＡ１２を入力する。ＮＯＲ論理ゲートＮＯＲは、ＡＲＲＡＹ信号を出力する。
【００８３】
図１４（ｂ）の回路は、図１４（ａ）の回路にインバータＩＶを付加する他は図１４（ａ）と同様の回路構成である。インバータＩＶは、信号ＲＡ８を反転して論理ゲートＯＲに伝える。論理ゲートＮＯＲは、ＡＲＲＡＹ信号を出力する。
【００８４】
すなわち、図１４（ａ），図１４（ｂ）の回路には、互いに同じアドレス信号が入力される。図１４（ａ），（ｂ）各回路構成は、インバータＩＶの有無で、各ＡＲＲＡＹ信号の出力論理を互いに異ならせている。
【００８５】
従って、ロウアドレス（ＲＡ１２、ＲＡ１１，ＲＡ１０，ＲＡ９，ＲＡ８）＝（１１１１１）によって、図１４（ａ）の回路のＡＲＲＡＹ信号出力は、“Ｈ”レベルとなる。よって、このとき、図１４（ｂ）の回路のＡＲＲＡＹ信号出力は、“Ｌ”レベルとなる。
【００８６】
一方、ロウアドレス（ＲＡ１２、ＲＡ１１，ＲＡ１０，ＲＡ９，ＲＡ８）＝（１１１１０）によって、図１４（ａ）のＡＲＲＡＹ信号出力は、“Ｌ”レベルとなる。よって、このとき、図１４（ｂ）のＡＲＲＡＹ信号出力は、“Ｈ”レベルとなる。
【００８７】
図１５は、セグメント選択制御信号（ＢＮＫＲＳＴＲ）を生成する回路部である（図１３の制御回路部ＣＬＴ１００）。この回路は、リフレッシュ時に同時に選択されない隣接する２つのセルアレイ（セグメント）毎に設けられる。ＯＲ１〜３それぞれはＯＲ論理ゲート、ＮＡＮＤ１〜４それぞれはＮＡＮＤ論理ゲート、ＮＯＲ１はＮＯＲ論理ゲート、ＩＶ１〜５それぞれはインバータである。
【００８８】
論理ゲートＯＲ１，２は、それぞれ図１４（ａ）の回路のＡＲＲＡＹ信号（または図１４（ｂ）の回路のＡＲＲＡＹ信号）をＡＲＲＡＹ１、図１４（ｂ）の回路のＡＲＲＡＹ信号（図１４（ａ）の回路のＡＲＲＡＹ信号）をＡＲＲＡＹ２とし、これらを２入力とする。論理ゲートＮＡＮＤ１は、信号ＲＩＮＴｐと論理ゲートＯＲ１の出力を入力する。論理ゲートＮＡＮＤ２は、信号ＢＰＲＣと論理ゲートＯＲ２の出力を入力する。
【００８９】
インバータＩＶ１は、論理ゲートＮＡＮＤ１の出力を反転させる。インバータＩＶ２は、論理ゲートＮＡＮＤ２の出力を反転させる。論理ゲートＯＲ３は、インバータＩＶ１及び論理ゲートＮＯＲ１それぞれの出力を入力する。論理ゲートＮＡＮＤ３は、論理ゲートＯＲ３の出力と信号ＣＨＲＤＹｐをそれぞれ入力する。論理ゲートＮＯＲ１は、インバータＩＶ２及び論理ゲートＮＡＮＤ３それぞれの出力を入力する。
【００９０】
インバータＩＶ３は、論理ゲートＮＯＲ１の出力を反転させる。論理ゲートＮＡＮＤ４は、インバータＩＶ１の出力及びリフレッシュ制御信号ＲＥＦをそれぞれ入力する。直列のインバータＩＶ４，ＩＶ５は、論理ゲートＮＡＮＤ４の出力を信号ＢＮＫＳＴＲとして出力する。
【００９１】
図１５において、ＣＨＲＤＹｐ信号は、誤動作防止用の信号である。ＣＨＲＤＹｐ信号は、メモリシステムへの電源投入後、安定するまで“Ｌ”レベルであって、正常時は“Ｈ”レベルである。
【００９２】
図１５において、ＲＩＮＴｐ信号は、セルアレイ活性化の状態では“Ｈ”レベルとなる。また、ＢＰＲＣ信号は、前述した選択セルアレイを含むバンクのプリチャージ信号（プリチャージ時“Ｈ”レベル）である。リフレッシュ制御信号ＲＥＦは、通常は“Ｈ”レベル、リフレッシュ時“Ｌ”レベルとなる。
【００９３】
図１５の回路は、書き込み／読み出し動作時、バンクプリチャージ期間において、ＢＮＫＲＳＴＲ信号は次のようなレベルになる。ＢＮＫＲＳＴＲ信号の前の状態が“Ｌ”レベル（セルアレイ非選択状態）であれば“Ｌ”レベルを維持し、“Ｈ”レベル（セルアレイ選択状態）であれば“Ｌ”レベルに落ちる。前者は論理ゲートＮＯＲ１のノードＮ１、Ｎ２がそれぞれ“Ｈ”レベル、“Ｌ”レベルを維持するからである。後者は、ノードＮ１、Ｎ２が両方“Ｌ”レベルであった時点からノードＮ１側が“Ｈ”レベルに変化するからである。
【００９４】
バンクプリチャージ期間の後、ＲＩＮＴｐ信号と共に、少なくともいずれかが“Ｈ”レベルのＡＲＲＡＹ１，ＡＲＲＡＹ２の信号が入力されると、ＢＮＫＲＳＴＲ信号は、“Ｈ”レベルに立ち上がる。
【００９５】
図１６（ａ），（ｂ）は、それぞれ図１３におけるマルチプレクサＭＵＸに関する回路図である。マルチプレクサＭＵＸは、書き込み／読み出し動作と、リフレッシュ動作のいずれかに応じたロウアドレス信号を出力する。マルチプレクスを制御する信号はリフレッシュ制御信号ＲＥＦである。マルチプレクサＭＵＸは、ロウアドレス信号ＲＡｔ０〜ＲＡｔ８（ｔはtrueを意味する）の９ビット分、すなわち９個で１ユニットである。
【００９６】
各マルチプレクサＭＵＸそれぞれは次のように構成されている。トランスファゲートＴＧ１のＰチャネル側ゲートとトランスファゲートＴＧ２のＮチャネル側ゲートは共にリフレッシュ制御信号ＲＥＦで制御され、トランスファゲートＴＧ１のＮチャネル側ゲートとトランスファゲートＴＧ２のＰチャネル側ゲートは共にリフレッシュ制御信号ＲＥＦのインバータＩＶ７を介した反転信号により制御される。具体的には、信号ＲＥＦの“Ｌ”レベルによりトランスファゲートＴＧ１が導通する。信号ＲＥＦの“Ｈ”レベルによりトランスファゲートＴＧ２が導通する。
【００９７】
すなわち、リフレッシュアドレス信号はトランスファゲートＴＧ１を介して出力される。書き込み／読み出し動作用のロウアドレス信号は、トランスファゲートＴＧ２を介して出力される。トランスファゲートＴＧ１，ＴＧ２はリフレッシュ制御信号ＲＥＦにより相補的に活性化され、いずれかの出力はそれぞれロウアドレス信号ＲＡｔ０〜８となる。
【００９８】
１ユニットのマルチプレクサＭＵＸは、図１６（ａ）の回路がＲＡｔ０〜ＲＡｔ７に対応して８個、かつ図１６（ｂ）の回路がＲＡｔ８に対応して１個配備される構成からなるもの（第１のユニット構成）と、図１６（ａ）の回路がＲＡｔ０〜ＲＡｔ８に対応して９個配備される構成（第２のユニット構成）からなるものがある。
【００９９】
この実施形態では、上記第１のユニット構成は、書き込み／読み出し動作時のロウアドレスによって規定されたメモリセルアレイ数が偶数の場合に、すべてのセルアレイ選択回路１０１（１０１ａ，１０１ｂ）に含まれる。すなわち、上記第１のユニット構成は、前記図１３で述べたセルアレイ選択回路が１０１ａ，１０１ｂの順に並ぶ第１配列形態に対応して設けられる。
【０１００】
また、上記第２のユニット構成は、前記図１３で述べたセルアレイ選択回路が１０１ｂ，１０１ａの順に並ぶ第２配列形態に対応して設けられる。すなわち、書き込み／読み出し動作時のロウアドレスによって規定されたメモリセルアレイ数が奇数の場合、マルチプレクサは、前記第１配列形態に対応して第１のユニット構成が、第２配列形態に対応して第２のユニット構成が配備される。
【０１０１】
図１６（ｂ）は、書き込み／読み出し動作時のロウアドレスの一部であるＲＡ８ｔを生成するマルチプレクサＭＵＸ−８の回路構成である。ロウアドレス信号ＲＡｔ０〜ＲＡｔ７を生成するマルチプレクサでは、書き込み／読み出し動作用のロウアドレス信号ＲＡ０ｔ〜ＲＡ７ｔはそのままトランスファゲートＴＧ２を介して出力される。しかし、マルチプレクサＭＵＸ−８では、自己のセルアレイ選択回路で生成するＡＲＲＡＹ信号（自己アレイ信号ＡＲＲＡＹ）及びその隣接のセルアレイ選択回路で生成するＡＲＲＡＹ信号（隣接アレイ信号ＡＲＲＡＹ−Ｎ）の２つの信号を利用してＲＡ８ｔを出力する。
【０１０２】
すなわち、マルチプレクサＭＵＸ−８において、自己アレイ信号ＡＲＲＡＹは、インバータＩＶ８により反転され、ＮＡＮＤ論理ゲートＮＡＮＤ５の一方端に入力される。隣接アレイ信号ＡＲＲＡＹ−Ｎは、そのまま論理ゲートＮＡＮＤ５の他方端に入力される。ＮＡＮＤ５の出力は、インバータＩＶ８を介して反転され、トランスファゲートＴＧ２を介しロウアドレス信号ＲＡ８ｔとして出力される。
【０１０３】
例えば、前記図１３において、入力されたロウアドレス信号Ａ８が“０”すなわち、ＲＡ８は“Ｌ”レベル）である場合、隣接アレイ信号を互いに利用する隣接セルアレイそれぞれのうちの（番号）が小さい方（図ではメモリセルアレイ（０）やメモリセルアレイ（２））が選択される。
【０１０４】
つまり、ロウアドレス信号ＲＡ８の“Ｌ”レベルにより、図１４（ａ）に示す回路部のＡＲＲＡＹ信号は、“Ｌ”レベル、図１４（ｂ）に示す回路のＡＲＲＡＹ信号は、“Ｈ”レベルである。
【０１０５】
上記アレイ信号により、メモリセルアレイ（０）に対応して設けられたセルアレイ選択回路１０１ａでは、自己ＡＲＲＡＹ信号は“Ｌ”レベル、隣接アレイ信号は“Ｈ”レベルである。従って、図１６（ｂ）のマルチプレクサＭＵＸ−８によりロウアドレス信号ＲＡ８ｔは“Ｈ”レベルとなり、後述するデコーダに反映される。また、メモリセルアレイ（１）に対応して設けられたセルアレイ選択回路１０１ｂでは、自己ＡＲＲＡＹ信号は“Ｈ”レベル、隣接アレイ信号は“Ｌ”レベルである。従って、図１６（ｂ）のマルチプレクサＭＵＸ−８によりロウアドレス信号ＲＡ８ｔは“Ｌ”レベルとなり、後述するデコーダに反映される。
【０１０６】
一方、例えば、前記図１３において、入力されたロウアドレス信号Ａ８が“１”（すなわち、ＲＡ８は“Ｈ”レベル）である場合、隣接アレイ信号を互いに利用する隣接セルアレイそれぞれのうちの（番号）が大きい方（図ではメモリセルアレイ（１）やメモリセルアレイ（３））が選択される。
【０１０７】
つまり、ロウアドレス信号ＲＡ８の“Ｈ”レベルにより、図１４（ａ）に示す回のＡＲＲＡＹ信号は、“Ｈ”レベル、図１４（ｂ）に示す回路のＡＲＲＡＹ信号は、“Ｌ”レベルである。
【０１０８】
上記アレイ信号により、メモリセルアレイ（０）に対応して設けられたセルアレイ選択回路１０１ａでは、自己ＡＲＲＡＹ信号は“Ｈ”レベル、隣接アレイ信号は“Ｌ”レベルである。従って、図１６（ｂ）のマルチプレクサＭＵＸ−８によりロウアドレス信号ＲＡ８ｔは“Ｌ”レベルとなり、後述するデコーダに反映される。また、メモリセルアレイ（１）に対応して設けられたセルアレイ選択回路１０１ｂでは、自己ＡＲＲＡＹ信号は“Ｌ”レベル、隣接アレイ信号は“Ｈ”レベルである。従って、図１６（ｂ）のマルチプレクサＭＵＸ−８によりロウアドレス信号ＲＡ８ｔは“Ｈ”レベルとなり、後述するデコーダに反映される。
【０１０９】
なお、図１６（ａ），（ｂ）中のロウアドレスＲＡｔ＜０：８＞の表示は、ロウアドレスＲＡｔ０からＲＡｔ８までの９ビットが存在することを意味し、そのうちのいずれかの信号ということを示している。以降、他の＜Ｘ：Ｙ＞の表示も同様である。
【０１１０】
図１７は、ロウアドレスラッチバッファを示す回路図である。図１６（ａ），（ｂ）のマルチプレクサからのロウアドレスＲＡｔ＜０：８＞それぞれをＢＮＫＲＳＴＲ信号に同期してラッチ出力する回路である。従って、図１７の回路は図１３の各セルアレイ選択回路毎に９個設けられる。
【０１１１】
すなわち、ＲＡｔ＜０：８＞の各アドレス信号は、それぞれＢＮＫＲＳＴＲ信号により制御されるトランスファーゲートＴＧ４を介し、ラッチ回路にラッチされるように構成されている。ラッチ回路中のクロックドインバータＣＩＶは、ＢＮＫＲＳＴＲ信号により制御される。さらに、ラッチ回路の出力はＢＮＫＲＳＴＲ信号によりその出力が制御されるＮＡＮＤ論理ゲートＮＡＮＤ６を通る。ＮＡＮＤ６から出力される各アドレス信号はＲＡＱｔ＜０：８＞と表示する。
【０１１２】
図１８は、所定の隣接するセルアレイ（セグメント）を選択するための制御信号を生成する回路図を示している。ＳＧＳＬｘｐ信号は、前述の図１５で得られるＢＮＫＲＳＴＲ信号からインバータＩＶ１１〜ＩＶ１４を介して生成する。ＳＧＳＬｐ信号は、ＢＮＫＲＳＴＲ信号からインバータＩＶ１１，ＩＶ１２を介して生成する。この図１８の構成の回路は、書き込み／読み出し動作時のロウアドレスによって規定されたメモリセルアレイ数に対応して一つずつ設けられる。
【０１１３】
図１９は、各アドレス信号ＲＡＱｔ＜０：７＞の相補信号を生成する回路図を示す。この回路は、信号ＢＩｐの“Ｌ”レベルにより書き込み／読み出し動作に設定される。信号ＢＩｐが“Ｈ”レベルになると、この回路出力（インバータＩＶ１７，１８からの出力）は両方“Ｈ”レベルに固定される。
【０１１４】
すなわち、図１８に示す回路は、書き込み／読み出し動作時において、ＳＧＳＬｘｐ信号及びＳＧＳＬｐ信号の“Ｈ”レベルにより、各アドレス信号ＲＡＱｔ＜０：７＞の増幅した相補信号ＬＲＡｃ＜０：７＞及びＬＲＡｔ＜０：７＞を生成する（末尾ｃはcomplementary を、ｔはtrueを意味する）。従って、この図１９の回路構成は各信号出力のため８個存在する。
【０１１５】
図１９の回路構成は次のようである。ＰチャネルＭＯＳＦＥＴ  Ｑｐ１は、ゲートに信号ＢＩｐが供給され、導通路の一端には電源電位が供給され、他端はノードＮ１１に接続される。ＰチャネルＭＯＳＦＥＴ  Ｑｐ２は、ゲートに信号ＳＧＳＬｘｐが供給され、導通路の一端はノードＮ１１に接続され、他端はノードＢに接続される。ＰチャネルＭＯＳＦＥＴ  Ｑｐ３は、ゲートにノードＡの信号が供給され、導通路の一端はノードＮ１１に接続され、他端はノードＢに接続される。ＰチャネルＭＯＳＦＥＴ  Ｑｐ４は、ゲートにノードＢの信号が供給され、導通路の一端はノードＮ１１に接続され、他端はノードＡに接続される。ＰチャネルＭＯＳＦＥＴ  Ｑｐ５は、ゲートに信号ＳＧＳＬｘｐが供給され、導通路の一端はノードＮ１１に接続され、他端はノードＡに接続される。
【０１１６】
ＮチャネルＭＯＳＦＥＴ  Ｑｎ１は、ゲートに信号ＢＩｐが供給され、導通路の一端はノードＢに接続され、他端には接地電位が供給される。ＮチャネルＭＯＳＦＥＴ  Ｑｎ２は、ゲートに信号ＢＩｐが供給され、導通路の一端はノードＡに接続され、他端には接地電位が供給される。
【０１１７】
ＮチャネルＭＯＳＦＥＴ  Ｑｎ３は、ゲートにノードＤの信号が供給され、導通路の一端はノードＢに接続され、他端はノードＣに接続される。ＮチャネルＭＯＳＦＥＴ  Ｑｎ４は、ゲートにノードＧの信号が供給され、導通路の一端はノードＡに接続され、他端はノードＣに接続される。ＮチャネルＭＯＳＦＥＴ  Ｑｎ５は、ゲートに信号ＳＧＳＬｘｐが供給され、導通路の一端はノードＣに接続され、他端には接地電位が供給される。ＮチャネルＭＯＳＦＥＴ  Ｑｎ６は、ゲートに信号ＳＧＳＬｐが供給され、導通路の一端には信号ＲＡＱｔ＜０：７＞が供給され（すなわち、ＲＡＱｔ０〜７のうちの一つが供給され）、他端はノードＤに接続される。
【０１１８】
ＰチャネルＭＯＳＦＥＴ  Ｑｐ６は、ゲートに信号ＳＧＳＬｐが供給され、導通路の一端には電源電位が供給され、導通路の一端はノードＤに接続される。ＰチャネルＭＯＳＦＥＴ  Ｑｐ７は、ゲートにノードＧの信号が供給され、導通路の一端には電源電位が供給され、導通路の一端はノードＤに接続される。
【０１１９】
インバータＩＶ１６は、その入力がノードＤに接続され、出力はノードＧに接続される。インバータＩＶ１７は、その入力がノードＡに接続され、出力は入力される信号ＲＡＱｔ＜０：７＞に対応した相補信号ＬＲＡｃ＜０：７＞である。インバータＩＶ１８は、その入力がノードＢに接続され、出力は入力される信号ＲＡＱｔ＜０：７＞に対応した信号ＬＲＡｔ＜０：７＞である。
【０１２０】
図２０は、セルアレイ選択に関わるアドレス信号ＲＡＱｔ８の相補信号を生成する回路図である。回路構成は上記図１９と同様であるため、同一の符号を記す。この回路は、信号ＢＩｐの“Ｌ”レベルにより書き込み／読み出し動作に設定される。信号ＢＩｐが“Ｈ”レベルになると、この回路出力（インバータＩＶ１７，１８からの出力）は両方“Ｈ”レベルに固定される。
【０１２１】
すなわち、図２０に示す回路は、書き込み／読み出し動作時、ＳＧＳＬｘｐ信号及びＳＧＳＬｐ信号の“Ｈ”レベルにより、アドレス信号ＲＡＱｔ８の増幅した相補信号ＬＲＡｃ８及びＬＲＡｔ８を生成する。
【０１２２】
前記図１９の回路構成８個と、図２０に示す回路構成１個からなる１ユニット回路は、書き込み／読み出し動作時のロウアドレスによって規定されたメモリセルアレイ数に対応して一つずつ設けられる。
【０１２３】
図２１は、後述するロウデコーダのワード線駆動回路を選択するための制御信号を生成する回路図を示している。信号ＭＬｘｎは、ここでは説明に触れないリダンダンシ制御用の信号で通常“Ｈ”レベルである。信号ＬＲＡＸｔは、ここでは説明に触れないテスト系の制御信号で通常“Ｌ”レベルである。信号ＲＤＣＥｐは、ロウデコーダがイネーブル時に“Ｈ”レベルになる。ロウデコーダがイネーブルになると、ＮＯＲ論理ゲートＮＯＲ１１の出力は“Ｌ”レベルとなる。
【０１２４】
図２１において、回路部Ｕ２１は４個存在する。各４個の回路部Ｕ２１に対して前記図１９の回路部で生成される信号ＬＲＡｃ＜０：１＞，ＬＲＡｔ＜０：１＞の各信号の４つの組み合せ及び信号ＬＲＡ８がそれぞれ用いられ、各信号ＸＤｐ＜０：３＞（すなわち、ＸＤｐ０〜３それぞれ）を出力する。なお、信号ＬＲＡ８は、図２０で生成されるＬＲＡ８ｔまたはＬＲＡ８ｃであり、ｔとｃのロジックはセルアレイの配列に応じて交互に指定されるものである。
【０１２５】
例えば、ＮＡＮＤ論理ゲートＮＡＮＤ１１は、信号ＬＲＡｃ＜０：１＞，ＬＲＡｔ＜０：１＞の各信号の４つの組み合せの一つＬＲＡｃ０とＬＲＡｃ１、及び信号ＬＲＡ８（ｔまたはｃのロジック）を入力する。ＮＡＮＤ１１の出力は論理ゲートＯＲ１１の一方入力である。論理ゲートＯＲ１１の他方入力は上記論理ゲートＮＯＲ１１の出力である。
【０１２６】
ＮＡＮＤ論理ゲートＮＡＮＤ１２は、論理ゲートＯＲ１１の出力と上記信号ＭＬｘｎを入力する。論理ゲートＮＡＮＤ１２の出力はインバータＩＶ２１，２２を直列に介して信号ＸＤｐ０を出力する。
【０１２７】
図２２（ａ），（ｂ）は、ワード線制御信号の生成回路を示す回路図である。上記回路構成により、ワード線が非選択のときワード線が変動しないような制御信号を生成する。ＷＬＤＮｎ信号は、ワード線の選択時は“Ｌ”レベル、ワード線の非選択時には“Ｈ”となる。
【０１２８】
すなわち、ＷＬＤＮｎ信号が“Ｈ”レベルのとき、ノードＮ２１は高電位のＶＰＰ電源電位（“Ｈ”レベル）が与えられる。よって、ラッチ回路のノードＮ２２は“Ｈ”レベル、ノードＮ２３は“Ｌ”レベルとなる。この結果、ＷＤＲＶｐ信号は“Ｌ”レベル（図２２（ｂ）参照）、ＷＤＲＶｎ信号は“Ｈ”レベルになる。
【０１２９】
ＷＬＤＮｎ信号が“Ｌ”レベルのとき、ノードＮ２１は“Ｌ”レベルが与えられる。ＸＤｐ信号は“Ｈ”レベルとなっているから、ラッチ回路のノードＮ２２は“Ｌ”レベル、ノードＮ２３は“Ｈ”レベルとなる。この結果、ＷＤＲＶｐ信号は“Ｈ”レベル（図２２（ｂ）参照）、ＷＤＲＶｎ信号は“Ｌ”レベルになる。
【０１３０】
このような、図２２（ａ）の回路部Ｕ２２は、ロウデコーダのワード線駆動回路を選択するための制御信号ＸＤｐ＜０：３＞の各４つの信号入力分、つまり後述の一つのデコーダあたり４個存在する。
【０１３１】
図２２（ａ）の回路構成は次のようである。ＰチャネルＭＯＳＦＥＴ  Ｑｐ１１は、導通路の一端に高電源電位ＶＰＰが供給され、他端はＰチャネルＭＯＳＦＥＴ  Ｑｐ１２のゲートに接続されている。ＰチャネルＭＯＳＦＥＴ  Ｑｐ１２は、導通路の一端に高電源電位ＶＰＰが供給され、他端はＰチャネルＭＯＳＦＥＴ  Ｑｐ１１のゲート（ノードＮ２１）に接続されている。
【０１３２】
ＮチャネルＭＯＳＦＥＴ  Ｑｎ１１は、ゲートに電源電位ＶＣＣが供給され、導通路の一端はＭＯＳＦＥＴ  Ｑｐ１２のゲートに、他端はＮチャネルＭＯＳＦＥＴ  Ｑｎ１２の導通路の一端に接続されている。ＭＯＳＦＥＴ  Ｑｎ１２は、ゲートに信号ＷＬＤＮｎが供給され、導通路の他端には接地電位が供給される。
【０１３３】
ＮチャネルＭＯＳＦＥＴ  Ｑｎ１３は、ゲートに電源電位ＶＣＣが供給され、導通路の一端はＭＯＳＦＥＴ  Ｑｐ１１のゲート（ノードＮ２１）に、他端はＮチャネルＭＯＳＦＥＴ  Ｑｎ１４の導通路の一端に接続されている。ＭＯＳＦＥＴ  Ｑｎ１４は、ゲートに信号ＷＬＤＮｎのインバータＩＶ２５を介した反転信号が供給され、導通路の他端には接地電位が供給される。
【０１３４】
インバータＩＶ２６は、ノード２１の信号を反転して出力する。ＰチャネルＭＯＳＦＥＴ  Ｑｐ１３は、ゲートにインバータＩＶ２６の出力が供給され、導通路の一端には高電源電位ＶＰＰが供給され、他端はノードＮ２２に接続されている。ＮチャネルＭＯＳＦＥＴ  Ｑｎ１５は、ゲートにインバータＩＶ２６の出力が供給され、導通路の一端はＮチャネルＭＯＳＦＥＴ  Ｑｎ１６の一端に、他端はノードＮ２２に接続されている。ＭＯＳＦＥＴ  Ｑｎ１６は、ゲートに信号ＸＤｐ＜０：３＞が入力され、他端には接地電位が供給される。
【０１３５】
ラッチ回路は、インバータＩＶ２７，２８の互いの入出力を接続して構成される。ラッチ回路は、ノードＮ２２，２３それぞれ相補的なラッチノードを有する。
【０１３６】
ＮチャネルＭＯＳＦＥＴ  Ｑｎ１７は、ゲートにラッチ回路のノードＮ２３が接続され、導通路の一端には接地電位が供給され、他端は信号ＷＤＲＶｎ＜０：３＞の出力となる。ＰチャネルＭＯＳＦＥＴ  Ｑｐ１５は、ゲートにラッチ回路のノードＮ２３が接続され、導通路の一端はＰチャネルＭＯＳＦＥＴ  Ｑｐ１４の一端に、他端は信号ＷＤＲＶｎ＜０：３＞の出力となる。ＭＯＳＦＥＴ  Ｑｐ１４は、ゲートに信号ＷＤＲＶｐ＜０：３＞が入力され、他端には電源電位ＶＣＣが供給される。また、ラッチ回路のノードＮ２３は、信号ＷＮＫｐ＜０：３＞の出力となる。
【０１３７】
図２２（ｂ）の回路構成は次のようである。上記ラッチ回路のノードＮ２３の信号ＷＮＫｐ＜０：３＞の出力は、直列のインバータＩＶ２９，３０を介して信号ＷＤＲＶｐ＜０：３＞として生成される。
【０１３８】
図２３は、ロウプリデコーダ（ロウパーシャルデコーダ）を示す回路図である。回路部Ｕ２３は、後述の一つのデコーダあたり４個設けられる。すなわち、回路部Ｕ２３は、ロウデコーダ活性化を示すＲＤＣＥｐ信号、前記図２０の回路部で生成される信号ＬＲＡ８（ｔ，ｃのロジックはセルアレイの配列に応じて決まる）、前記図１９の回路部で生成される信号ＬＲＡｃ＜２：７＞，ＬＲＡｔ＜２：７＞の各信号の組み合せ（Ｓ１〜Ｓ４）が用いられる。
【０１３９】
回路部Ｕ２３の一つ（例えばＳ１の組み合せを用いる）は、次のように構成される。ＮＡＮＤ論理ゲートＮＡＮＤ２１は、信号ＬＲＡｃ＜２＞，ＬＲＡｃ＜３＞及びＲＤＣＥｐ信号を入力する。インバータＩＶ３１は、ＮＡＮＤ２１の出力を反転し、信号ＸＡｐ＜０＞を出力する。ＮＡＮＤ論理ゲートＮＡＮＤ２２は、信号ＬＲＡｃ＜４＞，ＬＲＡｃ＜５＞及び信号ＬＲＡ８（ｔまたはｃ）を入力する。インバータＩＶ３２は、ＮＡＮＤ２２の出力を反転し、信号ＸＢｐ＜０＞を出力する。ＮＡＮＤ論理ゲートＮＡＮＤ２３は、信号ＬＲＡｃ＜６＞，ＬＲＡｃ＜７＞及び信号ＬＲＡｔ８を入力する。インバータＩＶ３３は、ＮＡＮＤ２３の出力を反転し、信号ＸＣｐ＜０＞を出力する。
【０１４０】
図２４は、２５６ｋメモリセルアレイの２５６本のワード線の一つを選択するロウデコーダの構成を示す回路図である。例えば、回路部ＣＵ１１のＮＡＮＤデコーダは６４個、回路部ＣＵ１２のワード線駆動回路は２５６個配備される（リダンダンシ系の回路部は考慮していない）。
【０１４１】
ＮＡＮＤデコーダＣＵ１１において、ノードＮ２５は、ＰチャネルＭＯＳＦＥＴ  Ｑｐ２０の導通によって予め高電位電源ＶＰＰにプリチャージされている。ノードＮ２５は、ロウアドレスに基づいて作られたＸＡｐ＜０：３＞，ＸＢｐ＜０：３＞，ＸＣｐ＜０：３＞各信号のパターンのＮＡＮＤ論理をとる。
【０１４２】
すなわち、ＮＡＮＤデコーダは次のように構成されている。ＰチャネルＭＯＳＦＥＴ  Ｑｐ２０は、ゲートにプリチャージ信号ＰＲＣＨが供給され、導通路の一端は電源電圧ＶＰＰの供給点に接続され、他端はノードＮ２５に接続されている。ＮチャネルＭＯＳＦＥＴ  Ｑｎ２１〜２３は、各導通路がノードＮ２５と接地電位との間で直列接続されている。ＭＯＳＦＥＴ  Ｑｎ２１は、ゲートに信号ＸＡｐ＜０：３＞（信号ＸＡｐ０〜３のうちの一つを意味する）が供給される。ＭＯＳＦＥＴ  Ｑｎ２２は、ゲートに信号ＸＢｐ＜０：３＞が供給される。ＭＯＳＦＥＴ  Ｑｎ２３は、ゲートに信号ＸＣｐ＜０：３＞が供給される。
【０１４３】
ノードＮ２５は、インバータＩＶ３５，ＩＶ３６で構成されるラッチ回路の一方のラッチノードである。インバータＩＶ３７は、ラッチ回路の他方のラッチノードの出力を反転する。インバータＩＶ３７の出力は、信号ＲＤＣ＜０：６３＞となる。つまり、信号ＲＤＣ０〜６３のうちの一つを次段のワード線駆動回路ＣＵ１２に供給する。
【０１４４】
ワード線駆動回路ＣＵ１２において、ＷＤＲＶｎ，ｐ＜０：３＞（ＷＤＲＶｎ＜０：３＞に対し、ＷＤＲＶｐ＜０：３＞は一義的に決まる）すなわち、ＷＤＲＶｎ，ｐ＜０＞〜＜３＞の４種類の信号パターンが付加されている。これにより、ワード線駆動回路ＣＵ１２は、入力信号ＲＤＣ＜０：６３＞の６４個の信号と合わせて、信号入力のパターンは２５６個になる。従って、ワード線駆動回路（ｂ）は、２５６個配備され、２５６ｋセルアレイの２５６本のワード線の駆動を制御する。
【０１４５】
すなわち、ワード線駆動回路ＣＵ１２は次のように構成されている。ＰチャネルＭＯＳＦＥＴ  Ｑｐ２１は、導通路の一端に高電位電源として信号ＷＤＲＶｐ＜０：３＞が供給される。ＮチャネルＭＯＳＦＥＴ  Ｑｎ２４は、導通路の一端に接地電位が供給される。ＭＯＳＦＥＴ  Ｑｐ２１とＱｎ２４は、それぞれのゲートを共通に接続し、それぞれの導通路の他端を出力ノード２６に接続してインバータを構成している。
【０１４６】
ＮチャネルＭＯＳＦＥＴ  Ｑｎ２５は、ゲートに信号ＷＤＲＶｎ＜０：３＞が供給され、導通路の一端は出力ノードＮ２６に接続され、他端には接地電位が供給される。出力ノードＮ２６は、ワード線駆動信号ＷＬ＜０：２５５＞（つまり、ＷＬ０〜２５５のうちのいずれか）である。
【０１４７】
上記構成のロウデコーダ回路動作について説明する。ノードＮ２５は、信号ＸＡｐ（０：３），ＸＢｐ（０：３），ＸＣｐ（０：３）各信号により、ＭＯＳＦＥＴ  Ｑｎ２１〜２３がすべてオンすれば接地電位“Ｌ”、一つでもオフすれば高電位ＶＰＰの“Ｈ”レベルとなる。
【０１４８】
ノードＮ２５のレベルはラッチ回路にラッチされる。ラッチ出力はインバータＩＶ３７を介して信号ＲＤＣ＜０：６３＞となる。信号ＲＤＣ＜０：６３＞が“Ｌ”レベルのとき、ＷＤＲＶｎ＜０：３＞は“Ｌ”レベル、ＷＤＲＶｐ＜０：３＞は“Ｈ”レベルであり、出力ノードＮ２６は、“Ｈ”レベルとなる。すなわち、ワード線駆動信号ＷＬ０〜２５５のうちいずれかのワード線が選択される。
【０１４９】
上記各実施形態は、ＤＲＡＭのロウアドレスを動作モードによって変換する。この特徴を利用すれば、メモリセルアレイがｍ行ｎ列（ｍ：奇数）配置された場合においても、リフレッシュ時に活性化されるメモリセルアレイの数が一定になるように制御できるメモリを提供することができる。
【０１５０】
前記図４７の従来技術によれば、リフレッシュ時に同時に活性化されるセルアレイは、セルアレイ（０），（２），（４），（５），（７），（９）の６個と、セルアレイ（１），（３），（６），（８）の４個に分かれる。このため、ワード線の昇圧用電源回路は、同時にセルアレイが活性化される場合の最大に対応してセルアレイ６個分必要となる。
【０１５１】
一方、前記図１の本発明の技術によれば、リフレッシュ時に同時に活性化されるセルアレイは、セルアレイ（０），（２），（４），（６），（８）の５個と、セルアレイ（１），（３），（５），（７），（９）の５個に分かれる。このため、ワード線の昇圧用電源回路は、同時にセルアレイが活性化される場合に対応してセルアレイ５個分で済むことになる。
【０１５２】
このように、本願発明の適用によれば、ロウアドレス数がリフレッシュ数の整数倍になっていないようなメモリシステムにおいても、特定のアドレスを変換することによってリフレッシュ時に活性化するセルアレイの数（ワード線の本数）を常に一定にすることができる。このため、ワード線の昇圧用電源回路の必要数は最小限にできる。よって、従来技術に比べ、ワード線の昇圧用電源回路やその他の電源系の回路によるレイアウトサイズの増大を緩和することができる。
【０１５３】
以下、リフレッシュを行うためのアドレス空間と、書き込み／読み出し動作に関するロウアクセスを行うためのアドレス空間とを持つメモリにおいて、書き込み／読み出し動作時、リフレッシュ動作時の各ロウアドレスの関係において、大きい方のロウアドレス数が小さい方のロウアドレス数の２の乗数倍になっていない関係のメモリシステムを構成することになっても、リフレッシュ時に活性化されるワード線の本数が常に一定になるように制御できるメモリの要部の詳細について説明する。
【０１８４】
図２５は、この発明の第８実施形態に係り、本願発明を適用した、ＤＲＡＭの要部の回路ブロック図を示している。各々５１２本のワード線を持つセルアレイを５個配列したメモリブロックを、横方向に２個並べたメモリの構成例である（センスアンプは図示せず）。
【０１８５】
図中、Ｒ９〜Ｒ１１は、セルアレイを選択するロウアドレスを示している。ロウアドレスＡ０〜Ａ８はその各々を図示しないが、各セルアレイに含まれている５１２本のワード線のうち１本を選択する。ロウアドレスＲ９〜Ｒ１１に対応する信号線は、それぞれｔ（true），ｃ（complementary ）の２本が表示されている。また、リフレッシュアドレスの一部の信号Ｒ９ＲＥＦは、リフレッシュカウンタの最上位ビットの信号線ＲＡ９ＣＮＴの相補信号であり、それぞれｔ（true），ｃ（complementary ）の２本が設けられている。外部から入力されるアドレスのうち“０”に対応する信号線は、ｃの信号線が活性化され、“１”に対応する信号線は、ｔの信号線が活性化される。
【０１８６】
この図２５の第８実施形態において、書き込み／読み出し動作及びリフレッシュ動作時の、セルアレイ選択の制御は次の通りである。
すなわち、書き込み／読み出し動作用のロウアドレスは、セルアレイ５個分で２５６０通りある。外部からメモリに対してアクセスを行う時には、右側と左側の各５個のセルアレイの同一行のセルアレイの同一行のワード線を１本ずつ選択できる。
【０１８７】
また、リフレッシュ動作時では、アドレス信号Ｒ１０ｔ，ｃ及びＲ１１ｔ，ｃを全て“Ｈ”レベルにし、かつ、Ａ０〜Ａ８及びＲ９をリフレッシュアドレスＲＡ０ＣＮＴ〜ＲＡ９ＣＮＴに置き換える。ワード線の選択は１０２４通りになる。リフレッシュ時に同時に活性化されるワード線は、セルアレイ（０Ｌ），（１Ｒ），（２Ｌ），（３Ｒ），（４Ｌ）の組と、セルアレイ（０Ｒ），（１Ｌ），（２Ｒ），（３Ｌ），（４Ｒ）の組とに分かれる。
【０１８８】
図２５の構成において、アドレスの信号線の結線表示を参照する。左側の列と右側の列の、各５個のセルアレイに関し、書き込み／読み出し時のロウアドレス信号Ｒ９ｔ，ｃは、同一行のセルアレイで同じ論理が入力される。しかし、リフレッシュアドレス信号Ｒ９ＲＥＦｔ，ｃは、同一行のセルアレイで互いに逆論理が入力される。
【０１８９】
例えば、リフレッシュ動作時、信号Ｒ９ＲＥＦｃが“Ｈ”レベルのとき、左側のセルアレイ（０Ｌ），（２Ｌ），（４Ｌ）が選択されると共に、右側のセルアレイ（１Ｒ），（３Ｒ）が選択される。また、信号Ｒ９ＲＥＦｔが“Ｈ”のとき、左側のセルアレイ（１Ｌ），（３Ｌ）が選択されると共に、右側のセルアレイ（０Ｒ），（２Ｒ），（４Ｒ）が選択される。
【０１９０】
上記図２５の構成における特徴は、リフレッシュアドレスと、書き込み／読み出し時のアドレスとのマルチプレクサＭＵＸのうち、セルアレイを選択するアドレスに関わるマルチプレクサ（Ｍ−９）を、セルアレイを選択する制御部と共に構成している点である。以下、説明する。
【０１９１】
図２７は、セルアレイ選択に関わる信号を発生する、ロウアドレス信号Ｒ９に関するマルチプレクサ（Ｍ−９）の構成を示す回路図である。トランスファゲートＴＧ２１の入力端子ＲＡ９には、書き込み／読み出し動作用のロウアドレス信号Ｒ９（信号Ｒ９ｔまたは信号Ｒ９ｃ）が供給される。トランスファゲートＴＧ２２の入力端子Ｒ９ＲＥＦには、リフレッシュカウンタの最上位信号Ｒ９ＣＮＴの信号Ｒ９ＲＥＦｔまたは信号Ｒ９ＲＥＦｃが供給される。インバータＩＶ４５は、リフレッシュ制御信号ＲＥＦｎから、上記各トランスファゲート制御用の信号を生成する。
【０１９２】
ＮＡＮＤ論理ゲートＮＡＮＤ３１の入力端には、トランスファゲートＴＧ２１の出力信号、ＴＧ２２の出力信号と、端子ＲＡ１０および端子ＲＡ１１に入力されるロウアドレス信号Ｒ１０及びＲ１１に応じたｔまたはｃの信号が供給され、出力端からセルアレイ選択用のアドレス信号ＡＳＬ（ローアクティブ）が出力される。
【０１９３】
上記Ｍ−９以外の他のマルチプレクサＭＵＸは、例えば、図２６の回路構成９個からなる（ｉ＝８）。このような構成のマルチプレクサ（ＭＵＸ及びＭ−９）は、それぞれ左右の各セルアレイに設けられる。
図２６は、マルチプレクサＭＵＸを示す回路構成である。ＲＡ＜０：ｉ＞（ｉ＝８）には、９ビットのロウアドレス信号Ａ０〜Ａ８がそれぞれ入力される。ＲＡ＜０：ｉ＞ＣＮＴには、リフレッシュカウンタから出力される１０ビットのリフレッシュアドレス信号ＲＡ０ＣＮＴ〜ＲＡ９ＣＮＴのうちのＲＡ０ＣＮＴ〜ＲＡ８ＣＮＴが入力される。ＲＥＦｎは、リフレッシュ制御信号であり、書き込み／読み出し動作時に“Ｈ”レベル、リフレッシュ時に“Ｌ”レベルとなる。ＲＡ＜０：ｉ＞ｃｌとＲＡ＜０：ｉ＞ｔｌは、入力対応する相補的なロウアドレス信号である。
トランスファゲートＴＧ１１は、書き込み／読み出し動作用のロウアドレス信号Ａ＜０：８＞を伝達する。トランスファゲートＴＧ１２は、リフレッシュアドレス信号ＲＡ＜０：８＞ＣＮＴを伝達する。インバータＩＶ４１は、信号ＲＥＦｎから、上記各トランスファゲート制御用の信号を生成する。
また、相補信号を生成する回路をインバータＩＶ４２，４３として表示した。インバータＩＶ４２は、トランスファゲートＴＧ１１またはＴＧ１２を通ってきた信号を反転させ、ＲＡ＜０：８＞ｃｒとして出力する。インバータＩＶ４３は、ＩＶ４２の出力を反転させ、ＲＡ＜０：８＞ｔｒとして出力する。
【０１９４】
図２８は、リフレッシュ時における任意のタイミングでのセルアレイの選択状態を示す第１のブロック図である。図において、５個のセルアレイでなるブロック４個がマトリクス状に配置されている。斜線は選択状態のセルアレイを示している。各セルアレイは、左列（Ｂ１，Ｂ３）では６箇所、右列（Ｂ２，Ｂ４）では４箇所選択されている。
【０１９５】
上記メモリセル選択の技術は、選択されるセルアレイの数は常に計１０箇所で一定ではあるのだが、右列と左列では選択されるセルアレイの数が異なっている。このような状況では、セルアレイが多く選択される列側で電源電位が降下してしまうことが考えられる。
【０１９６】
図２９は、リフレッシュ時における任意のタイミングでのセルアレイの選択状態を示す第２のブロック図である。図において、５個のセルアレイでなるブロック４個がマトリクス状に配置されている。斜線は選択状態のセルアレイを示している。各セルアレイは、左列（Ｂ１，Ｂ３）、右列（Ｂ２，Ｂ４）共に５箇所選択されている。
【０１９７】
上記メモリセル選択の技術は、選択されるセルアレイの数は常に計１０箇所で一定で、かつ、右列と左列では選択されるセルアレイの数が等しい。このような状況では、図２８で述べた電源電位供給の偏りがない。
【０１９８】
なお、図２８に、ワード線の電位発生回路の配置例として、電位発生回路ＶＧ１をセルアレイの列毎に（ブロック毎に）配置している例を示している。また、
図２９には、ワード線の電位発生回路の配置例として、電位発生回路ＶＧ２をセルアレイ毎に配置している例を示している。ワード線の電位発生回路は、メモリ容量を増減できる一定の最小単位、同一のパターンレイアウト毎に設けられる構成とすれば、各種メモリ容量を構成するメモリシステムに対し、設計上有利である。
【０１９９】
前記図２５の第８実施形態の構成によれば、リフレッシュ時において、上記図２９のようなメモリセル選択の技術が容易に実現できる。前記図２７の構成において、リフレッシュアドレス信号Ｒ９ＲＥＦｔ，ｃは、同一行のセルアレイで互いに逆論理が入力されることに注目する。すなわち、上記図２９のブロックＢ１，Ｂ２において、リフレッシュアドレス信号Ｒ９ＲＥＦｔ，ｃは、同一行で互いに第１の逆論理が入力され、ブロックＢ３，Ｂ４において、リフレッシュアドレス信号Ｒ９ＲＥＦｔ，ｃは、同一行で互いに上記第１の逆論理とは反対の第２の逆論理が入力されるようにすればよい。
【０２００】
図３０は、この発明の第９実施形態に係り、本願発明を適用した、ＤＲＡＭの要部の回路ブロック図を示している。各々５１２本のワード線を持つセルアレイを５個配列したメモリブロックを、マトリクス状に４個並べたメモリの構成例である（センスアンプは図示せず）。
【０２０１】
図中、Ｒ９〜Ｒ１１は、セルアレイを選択するロウアドレスを示している。ロウアドレスＡ０〜Ａ８はその各々を図示しないが、各セルアレイに含まれている５１２本のワード線のうち１本を選択する。ロウアドレスＲ９〜Ｒ１１は相補信号であり、それぞれｔ（true），ｃ（complementary ）の２本の信号線が設けられている。また、リフレッシュカウンタの最上位の信号Ｒ９ＣＮＴも同様に相補信号であり、Ｒ９ＲＥＦｔとＲ９ＲＥＦｃの２本の信号線が設けられている。つまり、外部から入力されるアドレスのうち“０”に対応する信号線は、ｃの信号線が活性化され、“１”に対応する信号線は、ｔの信号線が活性化される。
【０２０２】
書き込み／読み出し動作用のロウアドレスは、セルアレイ５個分で２５６０通りある。外部からメモリに対してアクセスを行う時には、右側の上下と左側の上下各５個のセルアレイそれぞれの同一行のセルアレイの同一行のワード線を１本ずつ選択できる。従って、書き込み／読み出し動作時、セルアレイは４個同時に選択される。
【０２０３】
また、リフレッシュ動作時では、アドレス信号Ｒ１０ｔ，ｃ及びＲ１１ｔ，ｃを全て“Ｈ”レベルにし、かつ、Ａ０〜Ａ８およびＲ９をリフレッシュアドレスに置き換える。ワード線の選択は１０２４通りになる。リフレッシュ時に同時に活性化されるワード線は、セルアレイ（０ＬＬ），（１ＬＲ），（２ＬＬ），（３ＬＲ），（４ＬＬ），（０ＵＲ），（１ＵＬ），（２ＵＲ），（３ＵＬ），（４ＵＲ）の組と、セルアレイ（０ＬＲ），（１ＬＬ），（２ＬＲ），（３ＬＬ），（４ＬＲ），（０ＵＬ），（１ＵＲ），（２ＵＬ），（３ＵＲ），（４ＵＬ）の組とに分かれる（前記図２９参照）。
【０２０４】
図３０の構成において、アドレスの信号線の結線表示を参照する。左側の列と右側の列の、各５個のセルアレイに関し、書き込み／読み出し時のロウアドレス信号Ｒ９ｔ，ｃは、同一行のセルアレイで同じ論理が入力される。しかし、リフレッシュアドレス信号Ｒ９ＲＥＦｔ，ｃは、同一行のセルアレイで互いに逆論理が入力される。しかも、ブロックＢ１，Ｂ２において、リフレッシュアドレス信号Ｒ９ＲＥＦｔ，ｃは、同一行で互いに第１の逆論理が入力され、ブロックＢ３，Ｂ４において、リフレッシュアドレス信号Ｒ９ＲＥＦｔ，ｃは、同一行で互いに上記第１の逆論理とは反対の第２の逆論理が入力される。
【０２０５】
この第９実施形態のさらなる特徴の一つを次に説明する。セルアレイ選択に関わるアドレス信号Ｒ９ＲＥＦｃ，Ｒ９ＲＥＦｔは、予めリフレッシュ制御信号ＲＥＦｎと、リフレッシュアドレスの最上位ビットの信号ＲＡ９ＣＮＴの論理を取って生成する。このような技術的構成は、図３０中で、論理生成回路として示している。
【０２０６】
図３１は、図３０中に示す論理生成回路の回路構成例を示す回路図である。ＮＡＮＤ論理ゲートＮＡＮＤ３５は、リフレッシュカウンタからのリフレッシュ信号ＲＡ９ＣＮＴと、リフレッシュ制御信号ＲＥＦｎのインバータＩＶ４６を介した反転信号を入力する。リフレッシュ制御信号ＲＥＦｎは、リフレッシュ時“Ｌ”レベル、それ以外は“Ｈ”レベルである。インバータＩＶ４７は、論理ゲートＮＡＮＤ３５の出力を反転させ、信号Ｒ９ＲＥＦｔとして出力する。ＩＶ４８は、信号Ｒ９ＲＥＦｔを反転させ、信号Ｒ９ＲＥＦｃとして出力する。
【０２０７】
図３２は、セルアレイ選択に関わる制御回路の例を示す回路図である。この制御回路は、図３０中の各セルアレイ毎に設けられた制御回路及びデコーダの部分にそれぞれ含まれる。ＡＮＤ論理ゲートＡＮＤ３０の入力端子ＲＡ９には、書き込み／読み出し用のロウアドレス信号Ｒ９（図３０中の結線に従ったＲ９ｃまたはＲ９ｔ）と、上記信号Ｒ９ＲＥＦ（図３１中の結線に従ったＲ９ＲＥＦｃまたはＲ９ＲＥＦｔ）のインバータＩＶ４９を介した反転信号を入力する。ＮＯＲ論理ゲートＮＯＲ２０は、ＡＮＤゲートＡＮＤ３０の出力と上記信号Ｒ９ＲＥＦ、すなわち所定の信号Ｒ９ＲＥＦｃまたはＲ９ＲＥＦｔを入力する。論理ゲートＮＯＲ２０は、セルアレイ選択アドレス信号ＡＳＬを出力する。
【０２０８】
このような、図３０に示す構成の技術を用いても第８実施形態と同等の効果が期待できる。このメモリでリフレッシュを行った場合（Ｒ９＝“０”のとき）に選択されるセルアレイを示したのが図２９である。図からわかるように、セルアレイは、左列のセルアレイからも右側のアレイからも５箇所選択される。しかも、セルアレイは、メモリ内で選択される場所に偏りがなく、常に均衡を保って選択される。
【０２０９】
また、この第９実施形態では、リフレッシュ制御信号ＲＥＦｎの信号線は、セルアレイ選択を制御する主回路の方にまで使用されない。すなわち、前記第８実施形態（図２５、図２７参照）によれば、マルチプレクサＭ−９は、マルチプレクサＭＵＸとは別の、セルアレイ選択に関わる制御回路の回路領域に設けられる。このＭ−９回路の部分でＲＥＦｎ信号が使用される。
【０２１０】
一方、この第９実施形態では、マルチプレクサの回路部は、図３０に示すようにすべてＭＵＸ内で構成されている。例えば、ＭＵＸは、図２６の回路構成９個を含む。さらに、セルアレイ選択に関わるＲ９に応じたロウアドレス信号ＲＡ９は、図３１のような技術的構成を用いて生成する相補信号Ｒ９ＲＥＦｃ，ｔを利用し、図３２のような技術的構成からセルアレイ選択用のアドレス信号（ＡＳＬ）を生成する。この図３２の回路もマルチプレクサの回路部としてＭＵＸに含むこともできる。これにより、信号線を駆動する時の消費電力は、第８実施形態の構成よりも減少するという利点がある。
【０２１１】
図３３は、この発明の第１０実施形態に係り、セルアレイ選択に関わるアドレス信号の相補信号線を生成する回路図である。すなわち、図３１の変形例回路であり、信号Ｒ９ＲＥＦｃ，Ｒ９ＲＥＦｔは、リフレッシュ制御信号ＲＥＦｎと、リフレッシュアドレスの最上位ビットの信号ＲＡ９ＣＮＴの論理を取って生成する。
【０２１２】
図３３の回路は次のように構成されている。ＮＡＮＤ論理ゲートＮＡＮＤ５１は、リフレッシュカウンタからのリフレッシュ信号ＲＡ９ＣＮＴと、リフレッシュ制御信号ＲＥＦｎを入力する。ＮＡＮＤ論理ゲートＮＡＮＤ５２は、リフレッシュカウンタからのリフレッシュ信号ＲＡ９ＣＮＴと、リフレッシュ制御信号ＲＥＦｎのインバータＩＶ５１を介した反転信号を入力する。インバータＩＶ５２は、論理ゲートＮＡＮＤ５１の出力を反転する。インバータＩＶ５３は、インバータＩＶ５２の出力を反転させ、信号Ｒ９ＲＥＦｔとして出力する。インバータＩＶ５４は、論理ゲートＮＡＮＤ５２の出力を反転する。インバータＩＶ５５は、インバータＩＶ５４の出力を反転させ、信号Ｒ９ＲＥＦｃとして出力する。
【０２１３】
図３４は、この発明の第１１実施形態に係り、セルアレイ選択に関わる制御回路の例を示す回路図である。この制御回路は、セルアレイ毎に設けられる。この制御回路は、図３０中の技術的構成に示すような、すなわち、リフレッシュ時、バンク全体でセルアレイ選択が第１、第２のタイミングで均等かつ選択個所が均衡する技術を有するメモリ構成に用いられる。
【０２１４】
ＮＡＮＤ６１〜６７それぞれはＮＡＮＤ論理ゲート、ＮＯＲ６１〜６４それぞれはＮＯＲ論理ゲート、ＩＶ６１〜７０それぞれはインバータ、ＣＩＶ１１，１２それぞれはクロックドインバータ、ＴＧ３１，３２それぞれはトランスファゲート、ＯＲ６０はＯＲ論理ゲート、ＡＮＤ６０はＡＮＤ論理ゲートを示す。
【０２１５】
回路部ＡＲＹは、書き込み／読み出し時のアレイ選択デコーダを示す。回路部ＡＲＹは、ロウアドレス信号Ｒ９〜Ｒ１３の相補信号が入力端子ＲＡ９〜ＲＡ１３に選択的に供給される。従って、例えば最大３２個のセルアレイから一つを選択できるアドレス構成について示している。
【０２１６】
すなわち、３２個のセルアレイは、書き込み／読み出し動作時には、ロウアドレスＲ９〜Ｒ１３により選択されるが、リフレッシュ動作時には、ロウアドレスＲ１０〜Ｒ１３の相補信号線は全て活性化（“Ｈ”）され、ロウアドレス信号Ｒ９により半数のセルアレイが選択される。
【０２１７】
論理ゲートＮＡＮＤ６１は、信号ＲＡ９、ＲＡ１０を入力する。論理ゲートＮＡＮＤ６２は、信号ＲＡ１１，ＲＡ１２，ＲＡ１３を入力する。論理ゲートＮＯＲ６１は、論理ゲートＮＡＮＤ６１，６２の各出力を入力する。論理ゲートＮＯＲ６１は、セルアレイ選択のアドレスが入力されると“Ｌ”レベルを出力する。
【０２１８】
信号ＢＡＣＴｐは、セルアレイ活性化の状態では“Ｈ”レベルとなる。また、信号ＢＰＲＣｐは、選択セルアレイを含むバンクのプリチャージ信号（プリチャージ時“Ｈ”レベル）である。
【０２１９】
インバータＩＶ６１は、信号ＢＡＣＴｐを反転させる。インバータＩＶ６２は、インバータＩＶ６１の出力を反転させる。インバータＩＶ６３は、信号ＢＰＲＣｐを反転させる。インバータＩＶ６４は、インバータＩＶ６３の出力を反転させる。また、論理ゲートＯＲ６０は、論理ゲートＮＯＲ６１の出力と、インバータ６２の出力とを入力する。
【０２２０】
論理ゲートＮＡＮＤ６３は、論理ゲートＮＯＲ６１の出力と、インバータＩＶ６２の出力と、インバータＩＶ６３の出力とを入力する。論理ゲートＮＡＮＤ６４は、論理ゲートＯＲ６０の出力と、インバータＩＶ６４の出力とを入力する。
【０２２１】
信号ＣＬＫＲｐは、バンクのプリチャージに同期したクロック信号である。インバータＩＶ６５は、信号ＣＬＫＲｐを反転させる。インバータＩＶ６６は、インバータＩＶ６５の出力を反転させる。従って、インバータＩＶ６５は、クロック信号ＣＬＫＲｐの反転信号を出力し、インバータＩＶ６６は、クロック信号ＣＬＫＲｐの非反転信号を出力する。
【０２２２】
トランスファゲートＴＧ３１は、そのＮチャネル側及びＰチャネル側の各制御ゲートにそれぞれクロック信号ＣＬＫＲｐの反転信号及び非反転信号を入力する。従って、トランスファゲートＴＧ３１は、クロック信号ＣＬＫＲｐの制御により、論理ゲートＮＡＮＤ６３の出力をノードＮＡ１に転送する。
【０２２３】
トランスファゲートＴＧ３２は、そのＮチャネル側及びＰチャネル側の各制御ゲートにそれぞれクロック信号ＣＬＫＲｐの反転信号及び非反転信号を入力する。従って、トランスファゲートＴＧ３１は、クロック信号ＣＬＫＲｐの制御により、論理ゲートＮＡＮＤ６３の出力をノードＮＡ２に転送する。
【０２２４】
クロックドインバータＣＩＶ１１は、その図示しないＰチャネル側及びＮチャネル側の各制御ゲートにそれぞれクロック信号ＣＬＫＲｐの反転信号及び非反転信号を入力する。従って、クロックドインバータＣＩＶ１１は、トランスファゲートＴＧ３１のオフ時に、ノードＮＢ１の反転出力をノードＮＡ１に供給する。インバータ６７は、ノードＮＡ１の論理レベルを反転してノードＮＢ１に出力する。
【０２２５】
クロックドインバータＣＩＶ１２は、その図示しないＰチャネル側及びＮチャネル側の各制御ゲートにそれぞれクロック信号ＣＬＫＲｐの反転信号及び非反転信号を入力する。従って、クロックドインバータＣＩＶ１２は、トランスファゲートＴＧ３２のオフ時に、ノードＮＢ２の反転出力をノードＮＡ２に供給する。インバータ６８は、ノードＮＡ２の論理レベルを反転してノードＮＢ２に出力する。
【０２２６】
論理ゲートＮＡＮＤ６５は、ノードＮＢ１の論理レベル信号と、クロック信号ＣＬＫＲｐの非反転信号を入力する。また、論理ゲートＮＡＮＤ６６は、ノードＮＢ２の論理レベル信号と、クロック信号ＣＬＫＲｐの非反転信号を入力する。
【０２２７】
論理ゲートＡＮＤ６０は、論理ゲートＮＡＮＤ６５の出力及び論理ゲートＮＡＮＤ６７の出力を入力する。論理ゲートＮＡＮＤ６７は、論理ゲートＮＡＮＤ６６の出力と、論理ゲートＮＯＲ６３の出力を入力する。論理ゲートＮＯＲ６３は、論理ゲートＡＮＤ６０の出力とインバータＩＶ６９の出力を入力する。
【０２２８】
インバータＩＶ６９は、誤動作防止用の信号ＣＨＲＤＹｐｘを反転するものである。ＣＨＲＤＹｐｘ信号は、メモリシステムへの電源投入後、安定するまで“Ｌ”レベルであって、正常時は“Ｈ”レベルである。
【０２２９】
論理ゲートＮＯＲ６２は、インバータＩＶ６９の出力と、信号ＲＡ９ＲＥＦｎを入力する。信号ＲＡＲＥＦｎは、例えば前記図３３の回路構成において生成された信号ＲＡ９ＲＥＦｔまたはＲＡ９ＲＥＦｃである。セルアレイの配列に応じて、信号ＲＡ９ＲＥＦｔ、ＲＡ９ＲＥＦｃが交互に使われる。信号ＲＡＲＥＦｎは、例えば図３０に示したようなリフレッシュ時のセルアレイ選択の技術に則した制御となる（Ｒ９ＲＥＦｃ，ｔの各メモリセルへの結線参照）。
【０２３０】
論理ゲートＮＯＲ６４は、論理ゲートＮＯＲ６２の出力と、論理ゲートＮＯＲ６３の出力とを入力する。インバータＩＶ７０は、論理ゲートＮＯＲ６４の出力を反転させる。インバータＩＶ７０の出力は、信号ＬＲＡＥｐである。これにより、動作モードに応じたセルアレイの選択及びアドレスの伝達をロウデコーダに反映させる。
【０２３１】
図３５は、上記図３４の回路における、書き込み／読み出し動作時の各部の波形図である。出力信号ＬＲＡＥｐの“Ｈ”レベルの期間が、この図３４の回路が属するセグメントすなわち、所定のメモリセルアレイが選択されている期間である。
【０２３２】
図３６は、上記図３４の回路における、リフレッシュ動作時の各部の波形図である。出力信号ＬＲＡＥｐの“Ｈ”レベルの期間が、この図３４の回路が属するセグメントすなわち、所定のメモリセルアレイが選択されている期間である。
【０２３３】
図３７から図４４は、第１１実施形態に係り、上記信号ＬＲＡＥｐを利用し、ロウデコーダによるワード線の駆動に至るまでの回路例を示すものである。以下、説明する。
【０２３４】
図３７は、書き込み／読み出し用のロウアドレスとリフレッシュアドレスとを切換え出力するマルチプレクサに関する回路図である。マルチプレクサは、図３７の回路構成９個からなる。ＲＡ＜０：８＞は、外部からのロウアドレス信号Ｒ０〜Ｒ８に応じた信号ＲＡ０〜ＲＡ８の９ビット中の一つの信号を示す。ＲＡ＜０：８＞ＣＮＴは、リフレッシュカウンタからのリフレッシュアドレス信号ＲＡ０ＣＮＴ〜ＲＡ８ＣＮＴの９ビット中の一つの信号を示す。ＲＥＦｎは、リフレッシュ制御信号であり、書き込み／読み出し動作時に“Ｈ”レベル、リフレッシュ時に“Ｌ”レベルとなる。
【０２３５】
各マルチプレクサそれぞれは次のように構成されている。トランスファゲートＴＧ１９のＰチャネル側ゲートとトランスファゲートＴＧ２０のＮチャネル側ゲートは共にリフレッシュ制御信号ＲＥＦで制御され、トランスファゲートＴＧ１９のＮチャネル側ゲートとトランスファゲートＴＧ２０のＰチャネル側ゲートは共にリフレッシュ制御信号ＲＥＦのインバータＩＶ７１を介した反転信号により制御される。具体的には、信号ＲＥＦの“Ｌ”レベルによりトランスファゲートＴＧ１９が導通する。信号ＲＥＦの“Ｈ”レベルによりトランスファゲートＴＧ２０が導通する。
【０２３６】
すなわち、リフレッシュアドレス信号は、トランスファゲートＴＧ１９を介して出力される。書き込み／読み出し動作用のロウアドレス信号は、トランスファゲートＴＧ２０を介して出力される。トランスファゲートＴＧ１９，ＴＧ２０はリフレッシュ制御信号ＲＥＦにより相補的に活性化され、いずれかの出力はそれぞれロウアドレス信号ＲＡｔ＜０：８＞（末尾のｔはtrueを意味する）となる。
【０２３７】
図３８は、ロウアドレスラッチバッファを示す回路図である。図３７のマルチプレクサからのロウアドレスＲＡｔ＜０：８＞それぞれをＬＲＡＥｐ信号に同期してラッチ出力する回路である。従って、図３８の回路は各セルアレイ毎に９個ずつ設けられる。
【０２３８】
すなわち、ＲＡｔ＜０：８＞の各アドレス信号は、それぞれＬＲＡＥｐ信号により制御されるトランスファーゲートＴＧ２１を介し、ラッチ回路にラッチされるように構成されている。ラッチ回路中のクロックドインバータＣＩＶは、ＬＲＡＥｐ信号により制御される。さらに、ラッチ回路の出力はＬＲＡＥｐ信号によりその出力が制御されるＮＡＮＤ論理ゲートＮＡＮＤ６８を通る。ＮＡＮＤ６８から出力される各アドレス信号はＲＡＱｔ＜０：８＞と表示する。
【０２３９】
図３９は、所定の隣接するセルアレイ（セグメント）を選択するための制御信号を生成する回路図を示している。ＳＧＳＬｘｐ信号は、前述の図３４で得られるＬＲＡＥｐ信号からインバータＩＶ７３〜ＩＶ７６を介して生成する。ＳＧＳＬｐ信号は、ＬＲＡＥｐ信号からインバータＩＶ７３，ＩＶ７４を介して生成する。
【０２４０】
図４０は、各アドレス信号ＲＡＱｔ＜０：８＞の相補信号を生成する回路図を示す。この回路は、信号ＢＩｐの“Ｌ”レベルにより書き込み／読み出し動作に設定される。信号ＢＩｐが“Ｈ”レベルになると、この回路出力（インバータＩＶ１７，１８からの出力）は両方“Ｈ”レベルに固定される。
【０２４１】
すなわち、図４０に示す回路は、書き込み／読み出し動作時において、ＳＧＳＬｘｐ信号及びＳＧＳＬｐ信号の“Ｈ”レベルにより、各アドレス信号ＲＡＱｔ＜０：８＞の増幅した相補信号ＬＲＡｃ＜０：８＞及びＬＲＡｔ＜０：８＞を生成する（末尾ｃはcomplementary を、ｔはtrueを意味する）。従って、この図４０の回路構成は各信号出力のため９個存在する。図４０の一つの回路構成は、前記図１９と同様であるため、同一の符号を付し説明は省略する。
【０２４２】
図４１は、後述するロウデコーダのワード線駆動回路を選択するための制御信号を生成する回路図を示している。信号ＭＬｘｎは、ここでは説明に触れないリダンダンシ制御用の信号で通常“Ｈ”レベルである。信号ＬＲＡＸｔは、ここでは説明に触れないテスト系の制御信号で通常“Ｌ”レベルである。信号ＲＤＣＥｐは、ロウデコーダがイネーブル時に“Ｈ”レベルになる。ロウデコーダがイネーブルになると、ＮＯＲ論理ゲートＮＯＲ７１の出力は“Ｌ”レベルとなる。
【０２４３】
図４１において、回路部Ｕ４１は８個存在する。各８個の回路部Ｕ４１に対して前記図４０の回路部で生成される信号ＬＲＡｃ＜０：２＞，ＬＲＡｔ＜０：２＞の各信号の８つの組み合せ及び信号ＬＲＡ８がそれぞれ用いられ、各信号ＸＤｐ＜０：７＞（すなわち、ＸＤｐ０〜７それぞれ）を出力する。なお、信号ＬＲＡ８は、セルアレイのアドレスに応じて、信号ＬＲＡ８ｔなのかＬＲＡ８ｃなのか決まる。
【０２４４】
例えば、ＮＡＮＤ論理ゲートＮＡＮＤ７１は、信号ＬＲＡｃ＜０：２＞，ＬＲＡｔ＜０：２＞の各信号の８つの組み合せの一つＬＲＡｃ０とＬＲＡｃ１とＬＲＡｃ２及び信号ＬＲＡ８（ｔまたはｃ）を入力する。ＮＡＮＤ７１の出力は論理ゲートＯＲ６１の一方入力である。論理ゲートＯＲ６１の他方入力は上記論理ゲートＮＯＲ７１の出力である。
【０２４５】
ＮＡＮＤ論理ゲートＮＡＮＤ７２は、論理ゲートＯＲ６１の出力と上記信号ＭＬｘｎを入力する。論理ゲートＮＡＮＤ７２の出力はインバータＩＶ７８，７９を直列に介して信号ＸＤｐ０を出力する。
【０２４６】
図４２（ａ），（ｂ）は、ワード線制御信号の生成回路を示す回路図である。上記回路構成により、ワード線が非選択のときワード線が変動しないような制御信号を生成する。ＷＬＤＮｎ信号は、ワード線の選択時は“Ｌ”レベル、ワード線の非選択時には“Ｈ”レベルとなる。
【０２４７】
すなわち、ＷＬＤＮｎ信号が“Ｈ”レベルのとき、ノードＮ２１は高電位のＶＰＰ電源電位（“Ｈ”レベル）が与えられる。よって、ラッチ回路のノードＮ２２は“Ｈ”レベル、ノードＮ２３は“Ｌ”レベルとなる。この結果、ＷＤＲＶｐ信号は“Ｌ”レベル（図４２（ｂ）参照）、ＷＤＲＶｎ信号は“Ｈ”レベルになる。
【０２４８】
ＷＬＤＮｎ信号が“Ｌ”レベルのとき、ノードＮ２１は“Ｌ”レベルが与えられる。ＸＤｐ信号は“Ｈ”レベルとなっているから、ラッチ回路のノードＮ２２は“Ｌ”レベル、ノードＮ２３は“Ｈ”レベルとなる。この結果、ＷＤＲＶｐ信号は“Ｈ”レベル（図４２（ｂ）参照）、ＷＤＲＶｎ信号は“Ｌ”レベルになる。
【０２４９】
このような、図４２（ａ）の回路部Ｕ４２は、ロウデコーダのワード線駆動回路を選択するための制御信号ＸＤｐ＜０：７＞の各８つの信号入力分、つまり後述の一つのデコーダあたり８個存在する。この図４２（ａ）の回路の出力は、信号ＷＮＫｐ＜０：７＞と、信号ＷＤＲＶｎ＜０：７＞であり、この図４２（ｂ）の回路の出力は、信号ＷＤＲＶｐ＜０：７＞である。
【０２５０】
図４２（ａ），（ｂ）の回路はそれぞれ、入力される信号パターンの種類が増えたことにより、必要な回路ユニット数が８個になったが、一つの回路構成は前記図２２（ａ），（ｂ）と同様のため、同一符号を付して説明は省略する。
【０２５１】
図４３は、ロウプリデコーダ（ロウパーシャルデコーダ）を示す回路図である。回路部Ｕ４３は、後述の一つのデコーダあたり４個設けられる。すなわち、回路部Ｕ４３は、ロウデコーダ活性化を示すＲＤＣＥｐ信号、前記図４０の回路部で生成される信号ＬＲＡ８、信号ＬＲＡｃ＜３：８＞，ＬＲＡｔ＜３：８＞の各信号の組み合せ（Ｓ１〜Ｓ４）が用いられる。なお、上述したように信号ＬＲＡ８は、セルアレイのアドレスに応じてＬＲＡ８ｔかＬＲＡ８ｃかが決まる。
【０２５２】
回路部Ｕ４３の一つ（例えばＳ１の組み合せを用いる）は、次のように構成される。ＮＡＮＤ論理ゲートＮＡＮＤ８１は、信号ＬＲＡｃ＜３＞，ＬＲＡｃ＜４＞及びＲＤＣＥｐ信号を入力する。インバータＩＶ８１は、ＮＡＮＤ８１の出力を反転し、信号ＸＡｐ＜０＞を出力する。ＮＡＮＤ論理ゲートＮＡＮＤ８２は、信号ＬＲＡｃ＜５＞，ＬＲＡｃ＜６＞及び信号ＬＲＡ８（ｔまたはｃ）を入力する。インバータＩＶ８２は、論理ゲートＮＡＮＤ８２の出力を反転し、信号ＸＢｐ＜０＞を出力する。ＮＡＮＤ論理ゲートＮＡＮＤ８３は、信号ＬＲＡｃ＜７＞，ＬＲＡｃ＜８＞及び信号ＬＲＡ８（ｔまたはｃ）を入力する。インバータＩＶ８３は、論理ゲートＮＡＮＤ８３の出力を反転し、信号ＸＣｐ＜０＞を出力する。
【０２５３】
図４４は、５１２ｋメモリセルアレイの５１２本のワード線の一つを選択するロウデコーダの構成を示す回路図である。例えば、回路部ＣＵ２１のＮＡＮＤデコーダは６４個、回路部ＣＵ２２のワード線駆動回路は５１２個配備される（リダンダンシ系の回路部は考慮していない）。各ＣＵ２１，２２の回路構成自体は前記図２４の各回路部ＣＵ１１，１２と同様であるため、同一の符号を付す。
【０２５４】
ＮＡＮＤデコーダＣＵ２１において、ノードＮ２５は、ＰチャネルＭＯＳＦＥＴ  Ｑｐ２０の導通によって予め高電位電源ＶＰＰにプリチャージされている。ノードＮ２５は、ＸＡｐ＜０：３＞，ＸＢｐ＜０：３＞，ＸＣｐ＜０：３＞各信号のパターンのＮＡＮＤ論理をとる（回路構成は図２４参照）。すなわち、ＮＡＮＤデコーダＣＵ２１の出力は、信号ＲＤＣ＜０：６３＞、つまり、信号ＲＤＣ０〜６３のうちの一つを次段のワード線駆動回路ＣＵ２２に供給する。
【０２５５】
ワード線駆動回路ＣＵ２２において、ＷＤＲＶｎ，ｐ＜０：７＞（ＷＤＲＶｎ＜０：７＞に対し、ＷＤＲＶｐ＜０：７＞は一義的に決まる）すなわち、ＷＤＲＶｎ，ｐ＜０＞〜＜７＞の８種類の信号パターンが付加されている。これにより、ワード線駆動回路ＣＵ２２は、入力信号ＲＤＣ＜０：６３＞の６４個の信号と合わせて、信号入力のパターンは５１２通りになる。従って、ワード線駆動回路ＣＵ２２は、５１２個配備され、５１２ｋセルアレイの５１２本のワード線の駆動を制御する（回路構成は図２４のＣＵ１２参照）。すなわち、ワード線駆動回路ＣＵ２２の出力（ノードＮ２６）は、ワード線駆動信号ＷＬ＜０：５１１＞（つまり、ＷＬ０〜５１１のうちのいずれか）である。
【０２５６】
上記各実施形態で示したように、ＤＲＡＭの構成によれば、外部からメモリに対して書き込み／読み出しを行うためのロウアクセスと、リフレッシュを行うためのロウアクセスの少なくとも２種類のアクセス方法を有する。この発明によれば、書き込み／読み出し時のロウアドレス数は、一つのセルアレイに含まれるワード線の本数の奇数倍になり、リフレッシュ時のロウアドレス数は書き込み／読み出し時のロウアドレス数よりも少ないというメモリシステムに効果を発揮する。すなわち、リフレッシュ時に活性化されるワード線の本数は、リフレッシュサイクルの前半と後半で常に一定にできる。また、メモリを構成するセルアレイのレイアウト全体からみても、リフレッシュ時に活性化されるセルアレイが偏ること無く均衡を保つ。
【０２５７】
以上説明したようにこの発明によれば、書き込み／読み出し動作時とリフレッシュ動作時とで簡単なアドレス変換を行う。これにより、リフレッシュを単位としたメモリセルの増設にて所望のメモリ容量が実現され、しかも、共有センスアンプを利用できる。また、同一化したパターンレイアウトで構成することで、スタンダードセルやゲートアレイによる回路形成に有利な半導体集積回路装置を提供することができる。
【０２５８】
また、本発明を用いれば、ロウアドレス数がリフレッシュ数の整数倍に
なっていないようなメモリシステムにおいても、リフレッシュ時に活性化するワード線の本数を常に一定にすることができるため、従来例に比べて電源供給システムを少なく構成できる。また、メモリ構成全体でリフレッシュ時に活性化するセルアレイの場所が偏ることがない。これによって、チップサイズ縮小に寄与する半導体集積回路装置を提供することができる。
【０２５９】
つまり、セルアレイｎ個がｍ列（ｎ＞１，ｍ＞０）設けられるメモリシステムを考えると、本願発明は、メモリシステムに関し、書き込み／読み出し動作時のロウアドレス数とリフレッシュ動作時のロウアドレス数の関係が、大きい方のロウアドレス数が小さい方のロウアドレス数の２の乗数倍という関係から外れた関係にあるアドレスで構成されていても、リフレッシュ動作時に活性化されるセルアレイの数（ワード線の本数）を常に一定にするアドレスを選択する制御回路を備えている。
【０２６０】
【発明の効果】
以上、説明したように、この発明によれば、書き込み／読み出し動作時とリフレッシュ動作時とで簡単なアドレス変換を行う。これにより、リフレッシュを単位としたメモリセルの増設にて所望のメモリ容量が実現され、しかも共有センスアンプを利用できる。さらに、リフレッシュ動作時に活性化されるセルアレイの数（ワード線の本数）を常に一定にするよう制御可能で、また、リフレッシュ動作においてセルアレイの選択個所がメモリシステム全体で偏りがないように制御することもできる。これにより、ワード線の電源供給系の回路数の少数化に寄与する。また、同一化したパターンレイアウト複数でメモリを構成することで、スタンダードセルやゲートアレイによる回路形成に有利な半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】  この発明の半導体集積回路装置の基本的な実施形態に係るメモリの要部構成を示すブロック概念図。
【図２】  この発明の第１実施形態に係るＤＲＡＭのロウ系のアドレス発生回路を示すブロック概念図。
【図３】  第１の実施形態に基いて設けられたアドレス変換回路と、その付近の回路を示す回路ブロック図。
【図４】  この発明に用いられるマルチプレクサのアドレス信号１個あたりの回路図。
【図５】  この発明の第２実施形態に係るＤＲＡＭのロウ系のアドレス発生回路を示すブロック図。
【図６】  第２の実施形態に基いて設けられたアドレス変換回路と、その付近の回路を示す回路ブロック図。
【図７】  この発明の半導体集積回路装置の第３実施形態を示すメモリの要部を示すブロック図であり、前記第１実施形態に基いたロウアドレス信号の変換回路の配置例を示している。
【図８】  この発明の半導体集積回路装置の第４実施形態に係るメモリの要部を示すブロック図であり、前記第２実施形態に基いたリフレッシュアドレス信号の変換回路の配置例を示している。
【図９】  この発明の半導体集積回路装置の第５実施形態に係るメモリの要部を示すブロック図であり、前記第１実施形態に基いたロウアドレス信号の変換回路の配置例を示している。
【図１０】  この発明の半導体集積回路装置の第６実施形態に係るメモリの要部を示すブロック図であり、前記第２実施形態に基いたリフレッシュアドレス信号の変換回路の配置例を示している。
【図１１】  ロジック混載のメモリチップを表わす構成図。
【図１２】  共有センスアンプ構成の例を示す回路図。
【図１３】  この発明の第７実施形態に係り、本願発明を適用した、ＤＲＡＭの要部を示すブロック図。
【図１４】  （ａ），（ｂ）は、それぞれ図１３中に含まれる、セルアレイを選択するための制御信号を生成する回路図。
【図１５】  図１３中に含まれる、セグメント選択制御信号を生成する回路部。
【図１６】  （ａ），（ｂ）は、それぞれ図１３中に含まれる、マルチプレクサに関する回路図。
【図１７】  図１３中に含まれる、ロウアドレスラッチバッファを示す回路図。
【図１８】  図１３中に含まれる、所定の隣接するセルアレイ（セグメント）を選択するための制御信号を生成する回路図。
【図１９】  図１３中に含まれる、アドレス信号それぞれの相補信号を生成する回路図。
【図２０】  図１３中に含まれる、セルアレイ選択に関わるアドレス信号の相補信号を生成する回路図。
【図２１】  図１３中に含まれる、ロウデコーダのワード線駆動回路を選択するための制御信号を生成する回路図。
【図２２】  （ａ），（ｂ）は、それぞれ図１３中に含まれる、ワード線制御信号の生成回路を示す回路図。
【図２３】  図１３中に含まれる、ロウプリデコーダ（ロウパーシャルデコーダ）を示す回路図。
【図２４】  図１３中に含まれる、２５６ｋメモリセルアレイの２５６本のワード線の一つを選択するロウデコーダの構成を示す回路図。
【図２５】  この発明の第８実施形態に係り、本願発明を適用した、ＤＲＡＭの要部を示す回路ブロック図。
【図２６】  図２５中のマルチプレクサに関する構成例を示す回路図。
【図２７】  図２５中に含まれる、セルアレイ選択に関わる信号を発生する、ロウアドレス信号のマルチプレクサの構成を示す回路図。
【図２８】  この発明に係る、リフレッシュ時における任意のタイミングでのセルアレイの選択状態を示す第１のブロック図。
【図２９】  この発明に係る、リフレッシュ時における任意のタイミングでのセルアレイの選択状態を示す第２のブロック図。
【図３０】  この発明の第９実施形態に係り、本願発明を適用した、ＤＲＡＭの要部を示す回路ブロック図。
【図３１】  図３０中に示す論理生成回路の回路構成例を示す回路図。
【図３２】  図３１中に含まれる、セルアレイ選択に関わる制御回路の例を示す回路図。
【図３３】  この発明の第１０実施形態に係り、セルアレイ選択に関わるアドレス信号の相補信号線を生成する回路図。
【図３４】  この発明の第１１実施形態に係り、セルアレイ選択に関わる制御回路の例を示す回路図。
【図３５】  図３４の回路における、書き込み／読み出し動作時の各部の波形図。
【図３６】  図３４の回路における、リフレッシュ動作時の各部の波形図。
【図３７】  この発明の第１１実施形態で用いられる、セルアレイ選択に関わる制御回路の例を示す書き込み／読み出し用のロウアドレスとリフレッシュアドレスとを切換え出力するマルチプレクサに関する回路図。
【図３８】  この発明の第１１実施形態で用いられる、ロウアドレスラッチバッファを示す回路図。
【図３９】  この発明の第１１実施形態で用いられる、所定の隣接するセルアレイ（セグメント）を選択するための制御信号を生成する回路図。
【図４０】  この発明の第１１実施形態で用いられる、各アドレス信号ＲＡＱｔ＜０：８＞の相補信号を生成する回路図を示す。
【図４１】  この発明の第１１実施形態で用いられる、後述するロウデコーダのワード線駆動回路を選択するための制御信号を生成する回路図。
【図４２】  （ａ），（ｂ）は、この発明の第１１実施形態で用いられる、ワード線制御信号の生成回路を示す回路図。
【図４３】  この発明の第１１実施形態で用いられる、ロウプリデコーダ（ロウパーシャルデコーダ）を示す回路図。
【図４４】  この発明の第１１実施形態で用いられる、５１２ｋメモリセルアレイの５１２本のワード線の一つを選択するロウデコーダの構成を示す回路図。
【図４５】  従来のＤＲＡＭにおけるロウ系のアドレス発生回路を示すブロック図。
【図４６】  図４５の機構を有する従来のＤＲＡＭの要部構成を示すブロック概念図。
【符号の説明】
１１…ロウアドレスバッファ
１２…ロウアドレス制御回路
１３…マルチプレクサ
１４…ロウプリデコーダ
１５…ロウデコーダ
１６…リフレッシュ制御回路
１７…リフレッシュカウンタ
１８…アドレス変換回路
１９…ワード線駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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