(57)【特許請求の範囲】
【請求項１】
基板上に、第１導電型のクラッド層、活性層、第２導電型のクラッド層を備える半導体レーザ素子において、上記第２導電型のクラッド層の上方に位置すると共に、上面の幅が2μm以下であるメサ状のリッジと、上記リッジの両側に形成された(AlxGa1-x)yIn1-yP（但し、1≧x≧0、1≧y≧0）からなる電流ブロック層と、上記リッジ上に形成されたGaAs系のキャップ層とを備え、上記キャップ層の上面には実質的に突起がない半導体レーザ素子を製造する方法であって、
上記GaAs系のキャップ層を、分子線結晶成長法を用いて300℃〜500℃の成長温度で成長させることを特徴とする製造方法。
【請求項２】
請求項１記載の製造方法において、上記基板は傾斜基板であることを特徴とする製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は光ディスクなどに用いられる半導体レーザ素子の製造方法に関する。
【０００２】
【従来の技術】
光ディスク用の赤色半導体レーザ素子は傾斜基板を用いて形成され、電流ブロック層にGaAs系の半導体層を用いて広く実用化されてきた。図５にこのような赤色半導体レーザ素子の製造工程の一例を示す。
【０００３】
図５（ａ）に示すように、(100)面から15°傾斜した傾斜基板101上に、n型GaInPバッファ層102、n型AlGaInPクラッド層103、AlGaInP/GaInP 多重量子井戸（以下MQW）活性層104、p型第１AlGaInPクラッド層105、GaInPエッチストップ層106、p型第２AlGaInPクラッド層107、p型GaInP中間層108、p型GaAsコンタクト層109を分子線結晶成長法（以下MBE法）で作成し、その上にEB（電子ビーム： Electron Beam）蒸着やスパッタを用いてAl2O3膜110を作成する。
【０００４】
そして、フォトレジストを用いて、Al2O3膜110、p型GaAsコンタクト層109、p型GaInP中間層108、p型第２AlGaInPクラッド層107をエッチングして、図５（ｂ）に示すようにストライプ状のリッジＲを作成する。
【０００５】
その後、図５（ｃ）に示すように、n型GaAs電流ブロック層111をMBE法などで成長させ、Al2O3膜110とその上の不要層112を除去して、p型GaAsコンタクト層109を露出させる。そして、図５（ｄ）に示すように、n型GaAs電流ブロック層111とp型GaAsコンタクト層109の上にp型GaAsキャップ層113を成長させ、p型およびn型電極114、115をそれぞれp型GaAsキャップ層113の表面および傾斜基板101の裏面に形成して、赤色半導体レーザ素子を完成する。
【０００６】
この従来の半導体レーザ素子は、n型GaAs層（電流ブロック層）111でリッジＲを埋め込むロスガイド構造であるが、このようなロスガイド構造は、高出力構造にすると動作電流がおおきくなり、信頼性に欠けるという問題があった。そのため、電流ブロック層にAlGaInP系層を用いて半導体レーザ素子構造を実屈折率構造とし、それによって動作電流を下げて信頼性の向上を図ってきた。
【０００７】
【発明が解決しようとする課題】
しかし、電流ブロック層にAlGaInP系層を用いた実屈折率構造の場合、リッジ上面の幅（以下、「リッジ幅」）d2（図４参照）を2μmよりも広くすると横モードが不安定になり、特性曲線においてキンク（曲り）が発生する。これを防ぐためには、リッジ幅d2は2μm以下にすることが必要である。ところが、リッジ幅d2をそのように狭くすると、実装不良が発生し、実装時の歩留まりに影響すると共に、高電圧による動作電力の増加と信頼性の低下を招くという問題があった。
【０００８】
そこで、本発明の課題は、電流ブロック層にAlGaInP系層を用いた実屈折率構造を有するものであって、リッジの上面の幅が2μm以下であっても、実装不良を起こさない半導体レーザ素子の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、基板上に、第１導電型のクラッド層、活性層、第２導電型のクラッド層を備える半導体レーザ素子において、上記第２導電型のクラッド層の上方に位置すると共に、上面の幅が2μm以下であるメサ状のリッジと、上記リッジの両側に形成された(AlxGa1-x)yIn1-yP（但し、1≧x≧0、1≧y≧0）からなる電流ブロック層と、上記リッジ上に形成されたGaAs系のキャップ層とを備え、上記キャップ層の上面には実質的に突起がない半導体レーザ素子を製造する方法を提供するものである。
【００１０】
ここで「実質的に突起がない」とは、突起が全くないか、あるいはあったとしてもその高さが0.5μｍを超えないことを意味している。
【００１１】
本願発明者は、本発明をなすに当たり、上記した従来技術における実装不良の原因を調べるために電流ブロック層にAlGaInP系層を用いた実屈折率構造であってリッジ幅d2が2μm以下の半導体レーザ素子の断面を観察した。すると、図４（同図において、211はAlGaInP系層からなる電流ブロック層）に示すように、p型GaAsキャップ層113上面のリッジに対応する箇所に突起90が生じ、その結果、この突起90の形状がp型電極114に反映されてp型電極114にも高さ1〜2μmもの突起91が生じているのが見られた。実験・検討の結果、この突起91が実装時に不具合を起こし、高電圧による動作電力の増加と信頼性の低下を引き起こしていることがわかった。また、突起の高さが0.5μｍを超えないつまり0.5μｍ以下の場合には、実装時の不具合は生じないこともわかった。
【００１２】
上記構成の半導体レーザ素子は、実質的に突起を持たない、つまり、突起が全くないか、あるいはあったとしてもその高さが0.5μｍを超えないので、従来技術における実装不良の問題を防止でき、実装歩留まりを向上させることができる。また、高電圧による動作電力の増加と信頼性の低下を防止できる。
【００１３】
本発明の製造方法は、上記GaAs系のキャップ層を、分子線結晶成長法を用いて300℃〜500℃の成長温度で成長させることを特徴としている。
【００１４】
この方法を用いると、GaAs系のキャップ層上面の突起形成が防止できる。
【００１５】
GaAs系キャップ層の突起形成のメカニズムを調べると、GaAs系キャップ層を分子線結晶成長法（MBE法）で成長させるときの成長温度が関係していることが判明した。つまり、従来は、結晶の質をよくするために通常600℃〜700℃という成長温度を使用しているのであるが、このように500℃を超える高い成長温度を用いると1〜2μmの突起ができやすかった。もう少し詳しく説明すると、図５に示したAl2O3110上の不要層112及びA2O3層110を除去した時は図３のようにリッジの両側に深さ約0.2μm程度のくぼみが存在する。この状態で、GaAs系のキャップ層を500℃を超える高温で成長させると、くぼみの部分と平坦な部分の成長速度が異なるため、くぼみの部分から斜めリッジ方向（図２の矢印に示す）へ成長する部分の影響を受けて、突起が形成されるのである。
【００１６】
これに対して、本発明の方法により、GaAs系のキャップ層の成長を500℃以下の成長温度で行うと、ウェハ表面に供給されるGa原子のマイグレーションが抑制されるため、突起ができにくくなるのである。
【００１７】
なお、GaAs系のキャップ層の成長温度の下限である300℃は、結晶の質を保証できる最低温度である。
【００１８】
本発明の製造方法を用いると、キャップ層の突起形成を抑制でき、0.5μmを超える突起の形成を防止できる。したがって、キャップ層の上あるいは上方に形成される電極上面には実質的に突起がなく、十分に平坦となる。その結果、実装時の歩留まりをほぼ100％にまですることができた。
【００１９】
これに対して、従来一般に使用されている500℃を超える成長温度、たとえば600℃程度でGaAs系のキャップ層を成長させると、1〜2μmの高さの突起ができた。0.5μm以上の突起ができると実装時の歩留まりに影響を及ぼし、本発明によるとほぼ100％だったのが80％以下に低下した。
【００２０】
また、上記突起発生の原因となるくぼみは、傾斜基板を用いた場合にできやすい。したがって、本発明の製造方法は、傾斜基板を用いた半導体レーザ素子の製造に特に有効である。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態である半導体レーザ素子の製造方法を図１を用いて説明する。
【００２２】
まず、図１（ａ）に示すように、(100)面に対して15°傾斜したn型GaAs傾斜基板1上に、n型GaAsバッファ層2、第１導電型クラッド層としてのn型AlGaInPクラッド層3、GaInP/AlGaInP  MQW活性層4、第２導電型クラッド層としてのp型AlGaInP第１クラッド層5、GaInPエッチストップ層6、同じく第２導電型クラッド層としてのp型AlGaInP第２クラッド層7、p型GaInP中間層8、p型GaAsコンタクト層9をMBE法で成長した後、Al2O3膜10をEB蒸着またはスパッタ法で作成する。
【００２３】
その後、図１（ｂ）に示すようにフォトリソグラフィーとエッチングによってAl2O3膜10、p型GaAsコンタクト層9、p型GaInP中間層8、p型AlGaInP第２クラッド層7をエッチングして、紙面に対して垂直方向にストライプ状に走るメサ状のリッジRを形成する。このとき、リッジR上部の幅（以下、リッジ幅）d1は、図１（ｄ）に示した段階におけるリッジ幅d2が2μmを超えないよう、約1.5μmであった。
【００２４】
次に、図１（ｃ）に示すように、n型（AlｘGa1-x）yIn1-yP（但し、１≧x≧０、１≧y≧０）（以下、単にAlGaInP）からなる電流ブロック層11を形成し、再びフォトリソグラフィーとエッチングによってAl2O3層10上の不要なAlGaInP層12とAl2O3層10を除去する。このときのリッジ幅d2は上述したように、2μm以下(但し1.5μmより大きい)である。
【００２５】
次に、GaAs系のキャップ層としてp型 GaAsキャップ層13をMBE法で成長温度450℃で形成する。キャップ層13はAlGaAsであってもよい。その後、p型電極14、n型電極15を真空蒸着法やスパッタ法で形成する。こうして、図１（ｄ）に示すように所望の半導体レーザ素子が作成できた。このときp型電極におけるリッジ上方の突起は0.3μmと非常に小さくすることができた。0.3μmの突起は、図４に示した突起91の寸法1〜2μmに比べて非常に小さく、実質的に無きに等しいため、図示していない。
【００２６】
これにより、実装不良の発生が防止でき、高電圧による動作電力の増加と信頼性の低下が防止できた。また、実装時の歩留まりの低下が押さえられたので、コストの上昇が抑制できた。なお、上記実施形態では傾斜基板１の傾斜角が(100)面に対して15°のものを用いたが、たとえば2°や10°などの他の角度でも同様な効果が得られる。また、傾斜角が0°である非傾斜基板、所謂ジャスト基板を用いてもよい。また、本実施形態では(100)面に対して傾斜した傾斜基板を用いたが、他の結晶面を基準にした傾斜基板を使用してもよい。
【００２７】
さらに、上記実施形態では、ダブルへテロ構造を採用しているが、本発明はシングルへテロ構造にも適用できる。
【００２８】
本発明は、基板上に、第１導電型のクラッド層、活性層、第２導電型のクラッド層を備え、さらに、リッジ幅d2が2μm以下のメサ状リッジと、AlGaInP系層からなる電流ブロック層と、上記リッジの上に形成されるGaAs系のキャップ層を備えた半導体レーザ素子に適用されるものであるので、これ以外の個々の構成要件については、上記の変更・修正の外にも、用途に応じて適宜変更・修正すればよい。
【００２９】
【発明の効果】
本発明によれば、リッジ上にGaAs系のキャップ層をMBE法を用いて成長温度300℃〜500℃で成長させるので、リッジ上方でのキャップ層上面の突起形成を防止できる。したがって、基板上に、第１導電型のクラッド層、活性層、第２導電型のクラッド層を備え、さらに、上記第２導電型のクラッド層の上方に位置すると共に、上面の幅が2μm以下であるメサ状のリッジと、上記リッジの両側に形成された(AlxGa1-x)yIn1-yP（但し、1≧x≧0、1≧y≧0）からなる電流ブロック層と、上記リッジ上に形成されたGaAs系のキャップ層とを備え、上記キャップ層の上面には実質的に突起がない半導体レーザ素子を製造することができ、実装不良をなくすことが出来る。
【００３０】
【００３１】
本発明によれば、電流ブロック層にAlGaInP系層を用いた実屈折率構造を有し、リッジの上面の幅が2μm以下の半導体レーザ素子における実装不良の発生をなくすことが出来、ウエハ歩留まりを30％から50％に向上させることができた。
【図面の簡単な説明】
【図１】  本発明の半導体レーザ素子の製造工程の一例を示す断面図である。
【図２】  キャップ層の突起形成のメカニズムを説明する図である。
【図３】  キャップ層の突起形成の原因となるくぼみを説明する図である。
【図４】  本発明が解決しようとする従来技術の問題を説明する図である。
【図５】  ロスガイド構造の半導体レーザ素子の製造工程の一例を示す断面図である。
【符号の説明】
1---n型傾斜基板
2---n型GaInPバッファ層
3---n型AlGaInPクラッド層
4---GaInP/AlGaInP多重量子井戸（MQW）活性層
5---p型AlGaInP第１クラッド層
6---GaInPエッチストップ層
7---p型AlGaInP第2クラッド層
8---p型GaInP中間層
9---p型GaAsコンタクト層
10---Al2O3膜
11---n型AlGaInP電流ブロック層
12---不要層
13---p型GaAsキャップ層
14---p型電極
15---n型電極
90, 91---突起
101---n型傾斜基板
102---n型GaInPバッファ層
103---n型AlGaInPクラッド層
104---GaInP/AlGaInP多重量子井戸（MQW）活性層
105---p型AlGaInP第１クラッド層
106---GaInPエッチストップ層
107---p型AlGaInP第2クラッド層
108---p型GaInP中間層
109---p型GaAsコンタクト層
110---Al2O3膜
111---n型GaAs電流ブロック層
112---不要層
113---p型GaAsキャップ層
114---p型電極
115---n型電極
R---リッジ
d1,d2---リッジ上面の幅
【図１】
0004048044.tif 000002
【図２】
0004048044.tif 000003
【図３】
0004048044.tif 000004
【図４】
0004048044.tif 000005
【図５】
0004048044.tif 000006