(57)【特許請求の範囲】
【請求項１】
ワード線とビット線の交差位置に配置された複数のメモリセルを有するメモリコアと、
電源電圧を降圧して第１の降圧電圧を生成する第１の降圧回路と前記第１の降圧電圧より低い第２の降圧電圧を生成する第２の降圧回路とを備える降圧電圧発生回路とを有するメモリデバイスにおいて、
前記ビット線の電位を検出して前記第２の降圧電圧まで増幅するセンスアンプと、
前記ビット線を前記第２の降圧電圧のほぼ中間のプリチャージ電位にリセットするリセット回路と、
プリデコーダ又はコマンドデコーダを含む周辺回路とを有し、
前記第１の降圧回路は、
ドレインが電源電圧に接続され、ゲートに第１のレファレンスレベルが供給され、ソースから第１の降圧電圧を出力する第１のトランジスタを含み、
前記第２の降圧回路は、
ドレインが前記第１の降圧回路のソースに接続され、ゲートに第２のレファレンスレベルが供給され、ソースから前記第２の降圧電圧を出力する第２のトランジスタを含み、
前記第１の降圧電圧は、前記周辺回路に供給されるとともに、オーバードライブ期間には前記センスアンプに供給され、
前記第２の降圧電圧は、前記オーバードライブ期間以降に、前記センスアンプに供給され、
前記第２の降圧電圧に対応する消費電流が、第１の電流値であるアクティブ期間と、前記第１の電流値より低い第２の電流値であるスタンバイ期間とを有すること
を特徴とするメモリデバイス。
【請求項２】
ワード線とビット線の交差位置に配置された複数のメモリセルを有するメモリコアと、
電源電圧を降圧して第１の降圧電圧を生成する第１の降圧回路と前記第１の降圧電圧より低い第２の降圧電圧を生成する第２の降圧回路とを備える降圧電圧発生回路とを有するメモリデバイスにおいて、
前記ビット線の電位を検出して前記第２の降圧電圧まで増幅するセンスアンプと、
前記ビット線を前記第２の降圧電圧のほぼ中間のプリチャージ電位にリセットするリセット回路と、
プリデコーダ又はコマンドデコーダを含む周辺回路とを有し、
前記第１の降圧回路は、
ドレインが電源電圧に接続され、ゲートに第１のレファレンスレベルが供給され、ソースから第１の降圧電圧を出力する第１のトランジスタを含み、
前記第２の降圧回路は、
ドレインが前記第１の降圧回路のソースに接続され、ゲートに第２のレファレンスレベルが供給され、ソースから前記第２の降圧電圧を出力する第２のトランジスタを含み、
前記第１の降圧電圧は、前記周辺回路に供給されるとともに、オーバードライブ期間には前記センスアンプに供給され、
前記第２の降圧電圧は、前記オーバードライブ期間以降に、前記センスアンプに供給され、
前記第２の降圧電圧に対応する消費電流が、第１の電流値である通常動作期間と、前記第１の電流値より低い第２の電流値であるパワーダウン期間とを有すること
を特徴とするメモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリデバイスに関し、特に、外部から供給される電源電圧から複数の降圧電圧を生成するメモリデバイスに関する。
【０００２】
【従来の技術】
ＤＲＡＭ等のメモリデバイスにおいては、内部回路を構成するトランジスタの高信頼化や低消費電力化のため、又は外部から供給される電源電圧が変動した場合でも、内部回路を安定に動作させる等のため、外部電源電圧を降圧し平滑化した電圧により内部回路を動作させている。
【０００３】
この場合、メモリデバイスにおいて複数の降圧電圧が必要な場合は、メモリデバイス内に複数の降圧回路を設け、各々の降圧回路が外部電源電圧を直接降圧して複数の降圧電圧を生成していた。なお、必要な降圧電圧が、駆動能力を必要としないリファレンスレベル等の場合は、外部電源電圧を抵抗分割して生成する場合もある。
【０００４】
図１１は、従来のメモリデバイスに設けられる降圧電圧発生回路の構成図である。従来の降圧電圧発生回路１９は、外部電源電圧Ｖｃｃから第１の降圧電圧Ｖｉｉを生成するＮＭＯＳトランジスタ９０と、外部電源電圧Ｖｃｃから第２の降圧電圧Ｖｉｉｃを生成するＮＭＯＳトランジスタ９１とを有する。
【０００５】
ＮＭＯＳトランジスタ９０のドレインは外部電源電圧Ｖｃｃに接続され、ゲートはレファレンスレベルＶｇに接続される。レファレンスレベルＶｇは、ＮＭＯＳトランジスタ９０の閾値電圧をＶｔｈとすると、
Ｖｇ＝Ｖｉｉ＋Ｖｔｈ
に設定される。そして、第１の降圧電圧Ｖｉｉが、ＮＭＯＳトランジスタ９０のソースから第１の内部回路９２に供給される。なお、Ｉｉｉは第１の内部回路９２の消費電流であり、ＮＭＯＳトランジスタ９０のソース・ドレイン間電流である。
【０００６】
また、ＮＭＯＳトランジスタ９１のドレインは外部電源電圧Ｖｃｃに接続され、ゲートはレファレンスレベルＶｇｃに接続される。レファレンスレベルＶｇｃは、ＮＭＯＳトランジスタ９１の閾値電圧をＶｔｈとすると、
Ｖｇｃ＝Ｖｉｉｃ＋Ｖｔｈ
に設定される。そして、第２の降圧電圧Ｖｉｉｃが、ＮＭＯＳトランジスタ９１のソースから第２の内部回路９３に供給される。なお、Ｉｉｉｃは第２の内部回路９３の消費電流であり、ＮＭＯＳトランジスタ９１のソース・ドレイン間電流である。
【０００７】
【発明が解決しようとする課題】
図１２は、従来の降圧電圧発生回路の出力電圧の特性図で、横軸は内部回路の消費電流であり、縦軸は降圧電圧発生回路の出力電圧である。図１２において、内部回路の消費電流が通常の場合と極端に少ない場合における第１の降圧電圧Ｖｉｉと第２の降圧電圧Ｖｉｉｃの関係を説明する。なお、横軸の消費電流はログスケールである。
【０００８】
従来の降圧電圧発生回路は、第１、第２の内部回路が通常の電流Ｉｉｉ１、Ｉｉｉｃ１を消費する場合に、例えば第２の降圧電圧Ｖｉｉｃが第１の降圧電圧Ｖｉｉより小さくなるように設定され（Ｖｉｉ１＞Ｖｉｉｃ１）、内部回路は、その電圧関係で正常な動作をするように設計される。しかしながら、内部回路が動作速度を低下した場合で、第１の降圧電圧Ｖｉｉが供給される第１の内部回路９２の消費電流Ｉｉｉ１はリーク電流等の理由で通常と同等で、第２の降圧電圧Ｖｉｉｃが供給される第２の内部回路９３のリーク電流Ｉｉｉｃ２が通常より少ない場合は、第２の降圧電圧Ｖｉｉｃが第１の降圧電圧Ｖｉｉより大きくなり（Ｖｉｉ１＜Ｖｉｉｃ２）、第２の降圧電圧Ｖｉｉｃが供給される第２の内部回路９３に誤動作が生じる場合がある。
【０００９】
第２の降圧電圧Ｖｉｉｃが上昇する理由は、次の通りである。消費電流Ｉｉｉｃが低下すると、トランジスタ９１のソース電圧が上昇し、トランジスタ９１はゲート・ソース間電圧が閾値電圧より低くなるサブスレッショールド動作領域になる。その結果ソース電圧Ｖｉｉｃは、ドレイン電圧Ｖｃｃに近いレベルまで上昇してしまう。
【００１０】
例えば、メモリデバイスにおいて第１の降圧電圧Ｖｉｉが周辺回路に供給され、第２の降圧電圧Ｖｉｉｃがセンスアンプに供給されている場合に、メモリデバイスの通常動作時は、
Ｖｉｉ＞Ｖｉｉｃ
の電圧関係を有するように設計されている。メモリデバイスの消費電流の大きな部分を占めるセルアレイのセンスアンプでの消費電流を抑えるために、センスアンプの電源には他より低いＶｉｉｃが利用される。ここで、メモリデバイスの長期にわたるスタンバイ期間や、デバイス全体の動作が実質的に停止するパワーダウン期間のように、メモリセルへのアクセス動作がない場合には、セルアレイでのセンスアンプの消費電流が低下して上記の電圧関係が維持できず、次のような誤動作が生じる場合がある。
【００１１】
図１３は、比較的長期にわたるスタンバイ期間の後やパワーダウン期間の後に、最初にメモリセルがアクティブになる場合の動作波形図である。メモリデバイスのスタンバイ期間等には消費電流Ｉｉｉｃが極めて小さくなるため、図１２に示した様に第２の降圧電圧ＶｉｉｃはＶｉｉｃ２まで上昇する。
【００１２】
従って、センスアンプにより駆動される一方のビット線の電圧が上昇した第２の降圧電圧Ｖｉｉｃ２になり、１回目のアクセスによるワード線駆動期間において、ビット線のデータ増幅による電荷の消費では所定のＶｉｉｃ１まで下がらない。このため、その後のプリチャージ期間においてビット線ショート信号ｂｒｓがアクティブになってビット線ＢＬ、／ＢＬが短絡されると、ビット線ＢＬ、／ＢＬの電圧は、その時点でのビット線ＢＬの電圧（Ｖｉｉｃとグランド電位）の１／２になり、本来のプリチャージ電圧Ｖｐｒ１（Ｖｉｉｃ１の１／２）より大きくなってしまう。尚、図１３中の動作波形図には、センスアンプが活性化を開始する時に、一次的に駆動電源を第１の降圧電圧Ｖｉｉにするオーバードライブ形式の波形が示される。
【００１３】
このようにビット線ＢＬ、／ＢＬの電圧が高くなると、セルに書き込まれたＨレベルのデータに対するセンスアンプのマージンが小さくなり、次の２回目のアクセスにおける読み出し時に誤動作を招く場合がある。
【００１４】
ワード線ＷＬの駆動電圧を昇圧電圧Ｖｐｐとすると、セルのＨレベルは昇圧電圧Ｖｐｐからセルトランジスタの閾値電圧を引いた電圧、Ｖｐｐ−Ｖｔｈになる。通常、Ｖｐｐ−Ｖｔｈ＝Ｖｉｉｃ１になる様に昇圧電圧Ｖｐｐは設定される。ビット線容量をＣｂ、セル容量をＣｓ、ビット線のプリチャージ電圧をＶｐｒとすると、セルデータがＨレベル（Ｖｉｉｃ１）のセルを読み出すときのビット線の電圧変化ΔＶは、
Ｃｂ×Ｖｐｒ＋Ｃｓ×Ｖｉｉｃ１＝（Ｃｂ＋Ｃｓ）×（Ｖｐｒ＋ΔＶ）
より、
ΔＶ＝Ｃｓ×（Ｖｉｉｃ１−Ｖｐｒ）／（Ｃｂ＋Ｃｓ）
となる。
【００１５】
このビット線対の間の電位差ΔＶが、センスアンプによって検出され増幅される。従って、上式から、ビット線のプリチャージ電圧Ｖｐｒが高くなると、センスアンプのマージンがなくなることが分かる。このため、スタンバイ期間又はパワーダウン期間中にセルアレイのセンスアンプの消費電流が低下しても、その間第２の降圧電圧Ｖｉｉｃが高くならない様にする必要がある。
【００１６】
そこで、本発明は、外部電源電圧から複数の降圧電圧を生成するメモリデバイスにおいて、複数の降圧電圧の電圧関係を維持し、内部回路の誤動作を防止するメモリデバイスを提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記の目的は、ワード線とビット線の交差位置に配置された複数のメモリセルを有するメモリコアと、電源電圧を降圧して第１の降圧電圧と前記第１の降圧電圧より低い第２の降圧電圧を発生する降圧電圧発生回路とを有するメモリデバイスにおいて、
前記第２の降圧電圧を駆動電圧として供給され、前記ビット線の電位を検出して前記第２の降圧電圧まで駆動するセンスアンプと、前記ビット線を前記第２の降圧電圧のほぼ中間のプリチャージ電位にリセットするリセット回路とを有し、前記降圧電圧発生回路は、前記電源電圧を供給され当該電源電圧より低い前記第１の降圧電圧を生成する第１の降圧回路と、前記第１の降圧電圧を供給され当該第１の降圧電圧より低い前記第２の降圧電圧を生成する第２の降圧回路とを有することを特徴とするメモリデバイスを提供することにより達成される。
【００１８】
本発明によれば、降圧電圧発生回路は、電源電圧を供給され当該電源電圧より低い第１の降圧電圧を生成する第１の降圧回路と、第１の降圧電圧を供給され当該第１の降圧電圧より低い第２の降圧電圧を生成する第２の降圧回路とを有するので、第２の降圧電圧が供給される内部回路の消費電流が極めて少ないスタンバイ期間やパワーダウン期間においても、第２の降圧電圧は第１の降圧電圧を越えて大きくなることはなく、内部回路の誤動作を防止することができる。
【００１９】
また、本発明の実施の形態例のメモリデバイスは、前記第２の降圧電圧に対応する消費電流が、第１の電流値であるアクティブ期間と、前記第１の電流値より低い第２の電流値であるスタンバイ期間とを有することを特徴とする。又は、本発明の実施の形態例のメモリデバイスは、前記第２の降圧電圧に対応する消費電流が、第１の電流値である通常動作期間と、前記第１の電流値より低い第２の電流値であるパワーダウン期間とを有することを特徴とする。又は、本発明の実施の形態例のメモリデバイスは、前記第２の降圧電圧に対応する消費電流が、第１の電流値である第１の動作期間と、前記第１の電流値より低い第２の電流値である第２の動作期間とを有することを特徴とする。
【００２０】
本発明の実施の形態例によれば、第２の電流値はスタンバイ期間、パワーダウン期間又は第２の動作期間等に低下するが、第２の降圧電圧は第１の降圧電圧を降圧して生成しているため、第２の降圧電圧が第１の降圧電圧を越えて上昇することはなく、メモリデバイスの内部回路の誤動作を防止することができる。
【００２１】
また、本発明は、電源電圧を降圧して第１の降圧電圧と前記第１の降圧電圧より低い第２の降圧電圧を発生する降圧電圧発生回路と、前記第１の降圧電圧が供給される第１の内部回路と、前記第２の降圧電圧が供給される第２の内部回路とを有するＬＳＩデバイスにおいて、
前記降圧電圧発生回路は、前記電源電圧を供給され当該電源電圧より低い前記第１の降圧電圧を生成する第１の降圧回路と、前記第１の降圧電圧を供給され当該第１の降圧電圧より低い前記第２の降圧電圧を生成する第２の降圧回路とを有し、前記第２の降圧電圧に対応する消費電流が第１の電流値である第１の動作期間と、前記第１の電流値より低い第２の電流値である第２の動作期間とを有することを特徴とする。
【００２２】
本発明によれば、降圧電圧発生回路は、電源電圧を供給され当該電源電圧より低い第１の降圧電圧を生成する第１の降圧回路と、第１の降圧電圧を供給され当該第１の降圧電圧より低い第２の降圧電圧を生成する第２の降圧回路とを有するので、第２の内部回路で消費する電流値が低い第２の動作期間においても、第２の降圧電圧は第１の降圧電圧を越えて大きくなることはなく、第２の内部回路の誤動作を防止することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２４】
図１は、本発明の実施の形態のメモリデバイスの構成図である。本実施の形態のメモリデバイスは、複数のメモリセル１４から構成されるメモリセルアレー１５と、アドレス信号ＡＤＤをデコードするワードデコーダ１２と、ワード線ＷＬを駆動するワード線ドライバ１３と、ビット線ＢＬ、／ＢＬの電位差を増幅するセンスアンプ１１とを含むメモリコア１０と、周辺回路２４とから構成される。
【００２５】
周辺回路２４は、コマンド信号であるライトイネーブル信号／ＷＥ、コラムアドレスストローブ信号／ＣＡＳ、ローアドレスストローブ信号／ＲＡＳ、チップイネーブル信号／ＣＥが入力されるコマンドデコーダ１６と、アドレス信号ＡＤＤが入力されるプリデコーダ１７と、外部とのデータの入出力を行う入出力回路１８と、第１の降圧回路２０と第２の降圧回路２１とを有する降圧電圧発生回路１９と、第１の降圧回路２０で生成される第１の降圧電圧Ｖｉｉと第２の降圧回路２１で生成される第２の降圧電圧Ｖｉｉｃとを切り換えてセンスアンプ用駆動電圧Ｖｉｉｄとしてセンスアンプ１１に供給する切換回路２２と、ビット線ＢＬ、／ＢＬにプリチャージ電圧Ｖｐｒ１を供給するプリチャージ電圧発生回路２３とを有する。
【００２６】
図１に示される通り、周辺回路２４内では、入出力回路１８や電圧発生回路１９、２３等を除いた大部分の回路で、第１の降圧電圧Ｖｉｉが電源として利用される。また、メモリコア１０内のセンスアンプ１１には、オーバードライブ時を除いて第２の降圧電圧Ｖｉｉｃが電源として利用される。
【００２７】
図２は、第２の降圧電圧Ｖｉｉｃが供給されるセンスアンプの消費電流Ｉｉｉｃの特性図である。第２の降圧電圧Ｖｉｉｃは、図１に示した第２の降圧回路で生成され、センスアンプ１１を介してビット線に供給される。
【００２８】
従って、消費電流Ｉｉｉｃは、センスアンプ１１の動作頻度により変動し、センスアンプ１１の動作が長く停止するスタンバイ期間や、スタンバイ期間よりメモリデバイス全体の電力消費を低減するパワーダウン期間には小さくなる。なお、アクティブ期間は、ワード線が駆動され、センスアンプがビット線の電位差を増幅し、その後ビット線をプリチャージする期間、スタンバイ期間は、ワード線の駆動を停止してアクセス動作が行われない期間、パワーダウン期間は、メモリデバイス全体の動作が低下し、スタンバイ期間より更にデバイス全体の電力消費が低減する期間であり、アクセス動作が行われない期間である。
【００２９】
即ち、スタンバイ期間の消費電流Ｉｉｉｃはアクティブ期間より低くなり、パワーダウン期間の消費電流Ｉｉｉｃは通常動作期間より低くなる。また、通常動作期間においても、センスアンプ１１の動作頻度が低い第２の動作期間（低速時）の消費電流Ｉｉｉｃはセンスアンプ１１の動作頻度が高い第１の動作期間より低くなる。
【００３０】
このようにスタンバイ期間やパワーダウン期間にはセンスアンプの動作がなく若しくは低下し、その消費電流Ｉｉｉｃが小さくなり、第２の降圧電圧Ｖｉｉｃを上昇させる。しかし、本実施の形態の降圧電圧発生回路では、第１の降圧電圧Ｖｉｉを降圧して第２の降圧電圧Ｖｉｉｃを生成しているため、消費電流Ｉｉｉｃが小さくなっても第２の降圧電圧Ｖｉｉｃが第１の降圧電圧Ｖｉｉを越えて上昇することはなく、内部回路の誤動作を防止することができる。
【００３１】
図３は、本発明の第１の実施の形態の降圧電圧発生回路の構成図である。第１の実施の形態の降圧電圧発生回路１９は、外部電源電圧Ｖｃｃから第１の降圧電圧Ｖｉｉを生成するＮＭＯＳトランジスタ５０を有する第１の降圧回路２０と、第１の降圧電圧Ｖｉｉから第２の降圧電圧Ｖｉｉｃを生成するＮＭＯＳトランジスタ５１を有する第２の降圧回路２１とから構成される。
【００３２】
ＮＭＯＳトランジスタ５０のドレインは外部電源電圧Ｖｃｃ（例えば２．５Ｖ）に接続され、ゲートはレファレンスレベルＶｇ（例えば２．９Ｖ〜３．０Ｖ）に接続される。レファレンスレベルＶｇは、ＮＭＯＳトランジスタ５０の閾値電圧をＶｔｈ（例えば０．９Ｖ〜１．０Ｖ）とすると、
Ｖｇ＝Ｖｉｉ＋Ｖｔｈ
に設定される。従って、ＮＭＯＳトランジスタ５０のソースから、第１の降圧電圧Ｖｉｉ（例えば２．０Ｖ）が得られる。
【００３３】
また、ＮＭＯＳトランジスタ５１のドレインは第１の降圧電圧Ｖｉｉに接続され、ゲートはレファレンスレベルＶｇｃ（例えば２．３Ｖ）に接続される。レファレンスレベルＶｇｃは、ＮＭＯＳトランジスタ５１の閾値電圧をＶｔｈ（例えば０．８Ｖ）とすると、
Ｖｇｃ＝Ｖｉｉｃ＋Ｖｔｈ
に設定される。従って、ＮＭＯＳトランジスタ５１のソースから、第２の降圧電圧Ｖｉｉｃ（例えば１．５Ｖ）が得られる。
【００３４】
このように本実施の形態の降圧電圧発生回路１９は、第１の降圧電圧Ｖｉｉを降圧して第２の降圧電圧Ｖｉｉｃを生成しているので、第２の降圧電圧Ｖｉｉｃの消費電流Ｉｉｉｃが極めて少ないスタンバイ期間やパワーダウン期間においても、第２の降圧電圧Ｖｉｉｃは第１の降圧電圧Ｖｉｉを越えて大きくなることはなく、メモリデバイスの内部回路の誤動作を防止することができる。
【００３５】
図４は、本発明の第２の実施の形態の降圧電圧発生回路の構成図である。第２の実施の形態の降圧電圧発生回路１９は、ＰＭＯＳトランジスタ５２と差動アンプ５３とを有する第１の降圧回路２０と、ＰＭＯＳトランジスタ５４と差動アンプ５５とを有する第２の降圧回路２１とから構成される。
【００３６】
ＰＭＯＳトランジスタ５２のソースは、外部電源電圧Ｖｃｃに接続され、ゲートは差動アンプ５３の出力に接続され、ドレインは第１の降圧電圧Ｖｉｉの出力端子に接続される。また、差動アンプ５３の反転入力には、第１の降圧電圧Ｖｉｉと等しいレファレンスレベルＶｒｅｆ１が入力され、非反転入力には第１の降圧電圧Ｖｉｉが入力される。
【００３７】
ＰＭＯＳトランジスタ５４のソースは、第１の降圧電圧Ｖｉｉに接続され、ゲートは差動アンプ５５の出力に接続され、ドレインは第２の降圧電圧Ｖｉｉｃの出力端子に接続される。また、差動アンプ５５の反転入力には、第２の降圧電圧Ｖｉｉｃと等しいレファレンスレベルＶｒｅｆ２が入力され、非反転入力には第２の降圧電圧Ｖｉｉｃが入力される。
【００３８】
第２の実施の形態の降圧電圧発生回路１９では、レファレンスレベルＶｒｅｆ１が第１の降圧電圧Ｖｉｉと等しく、レファレンスレベルＶｒｅｆ２が第２の降圧電圧Ｖｉｉｃと等しく設定される。そして、例えば第１の降圧電圧Ｖｉｉが供給される内部回路の消費電流Ｉｉｉが増えて第１の降圧電圧Ｖｉｉが低下した場合は、差動アンプ５３の出力電圧が低下してＰＭＯＳトランジスタ５２のゲート電位を下げ、ＰＭＯＳトランジスタ５２の電流駆動能力を増加させて第１の降圧電圧Ｖｉｉの低下を補償する。一方、第１の降圧電圧Ｖｉｉが上昇した場合は、差動アンプ５３の出力電圧が上昇してＰＭＯＳトランジスタ５２のゲート電位を上げ、ＰＭＯＳトランジスタ５２の電流駆動能力を低下させて第１の降圧電圧Ｖｉｉの上昇を制限する。即ち、ＰＭＯＳトランジスタ５２の電流駆動能力はダイナミックに制御される。
【００３９】
このように第２の実施の形態の降圧電圧発生回路１９では、差動アンプ５３、５５により降圧電圧Ｖｉｉ、Ｖｉｉｃの変動をフィードバックし、ＰＭＯＳトランジスタ５２、５４のゲートをダイナミックに制御しているので、ＰＭＯＳトランジスタ５２、５４は充分な電流供給能力を有する。従って、ＰＭＯＳトランジスタ５２、５４のサイズは、第１の実施の形態のＮＭＯＳトランジスタ５０、５１のサイズより小さくすることができ、降圧電圧発生回路１９全体のサイズを小さくすることができる。
【００４０】
また、第２の実施の形態の降圧電圧発生回路１９では、第１の降圧電圧Ｖｉｉを降圧して第２の降圧電圧Ｖｉｉｃを生成しているので、第２の降圧電圧Ｖｉｉｃの消費電流Ｉｉｉｃが極めて少ないスタンバイ期間やパワーダウン期間においても、第２の降圧電圧Ｖｉｉｃは第１の降圧電圧Ｖｉｉを越えて大きくなることはなく、メモリデバイスの内部回路の誤動作を防止することができる。
【００４１】
図５は、図４に示した本発明の第２の実施の形態の降圧電圧発生回路１９の詳細図である。第１の降圧回路２０の差動アンプ５３は、ＰＭＯＳトランジスタ６０、６１とＮＭＯＳトランジスタ６２、６３、６４により構成され、第１の降圧電圧Ｖｉｉの変動を検出して、ＰＭＯＳトランジスタ５２のゲートを制御し、第１の降圧電圧Ｖｉｉを安定化する。
【００４２】
例えば、第１の降圧電圧Ｖｉｉが供給される内部回路の消費電流が増加して第１の降圧電圧Ｖｉｉが低下した場合は、ＮＭＯＳトランジスタ６３のゲートの電位が低下する。ＮＭＯＳトランジスタ６３のゲート電位の低下は、差動アンプ５３により増幅され、ＰＭＯＳトランジスタ５２のゲート電位を低下させる。これによりＰＭＯＳトランジスタ５２の駆動能力が大きくなり、第１の降圧電圧Ｖｉｉの低下を補償する。
【００４３】
また、第２の降圧回路２１の差動アンプ５５は、ＰＭＯＳトランジスタ６５、６６とＮＭＯＳトランジスタ６７、６８、６９により構成され、第２の降圧電圧Ｖｉｉｃの変動を検出して、ＰＭＯＳトランジスタのゲートを制御し、第２の降圧電圧Ｖｉｉｃを安定化する。このように、第２の実施の形態の降圧電圧発生回路１９は、多数のＭＯＳトランジスタを使用するが、前述のようにＰＭＯＳトランジスタ５２、５４のサイズを小さくすることができるので、降圧電圧発生回路１９全体のサイズを小さくすることができる。
【００４４】
図６は、本発明の第３の実施の形態の降圧電圧発生回路の構成図である。第３の実施の形態の降圧電圧発生回路１９は、第１の降圧回路２０をＮＭＯＳトランジスタ７５で構成し、第２の降圧回路２１をＰＭＯＳトランジスタ７６と差動アンプ７７で構成する。第１及び第２の降圧回路２０、２１の動作は、図３又は図４の場合と同様である。
【００４５】
図７は、本発明の第４の実施の形態の降圧電圧発生回路の構成図である。第４の実施の形態の降圧電圧発生回路１９は、第１の降圧回路２０をＰＭＯＳトランジスタ７８と差動アンプ７９で構成し、第２の降圧回路２１をＮＭＯＳトランジスタ８０で構成する。第１及び第２の降圧回路２０、２１の動作は、図３又は図４の場合と同様である。
【００４６】
なお、以上の実施の形態では、降圧電圧発生回路が２種類の降圧電圧を生成する場合を示したが、更に多くの降圧電圧を生成することもできる。ただし、各降圧電圧は、その降圧電圧より大きく且つ最も近い降圧電圧から順次生成する。このようにすれば、各降圧電圧が供給される内部回路の消費電流が少ない場合でも、各降圧電圧の電圧関係を維持することができ、メモリデバイスの誤動作を未然に防止することができる。
【００４７】
図８は、本発明の実施の形態の降圧電圧発生回路の特性図で、図１２と同様の条件における第１の降圧電圧Ｖｉｉと第２の降圧電圧Ｖｉｉｃの関係を示す。本実施の形態の降圧電圧発生回路は、図３乃至図７に示すように、第１の降圧電圧Ｖｉｉを降圧して第２の降圧電圧Ｖｉｉｃを生成するため、スタンバイ期間やパワーダウン期間等、第２の降圧電圧Ｖｉｉｃが供給される内部回路の消費電流が極めて少ない場合（Ｉｉｉｃ２）でも、第２の降圧電圧Ｖｉｉｃが第１の降圧電圧Ｖｉｉの通常電圧Ｖｉｉ１を越えて上昇することはなく、第２の内部回路の誤動作を防止することができる。
【００４８】
図９は、本発明の実施の形態のメモリデバイスにおけるメモリセル１４、センスアンプ１１等の構成図である。メモリセル１４は、ＮＭＯＳトランジスタ４２とコンデンサ４３により構成され、ワード線ＷＬとビット線ＢＬの交点に配置される。コンデンサ４３の一端にはセル対向電極用電圧Ｖｐｃが印加される。
【００４９】
ビット線ＢＬ、／ＢＬの間にはＮＭＯＳトランジスタ３８、３９、４０からなるリセット回路４１が接続され、ＮＭＯＳトランジスタ３９、４０の接続点に、プリチャージ電圧発生回路２３で生成されるプリチャージ電圧Ｖｐｒ１が印加される。
【００５０】
ビット線ショート信号ｂｒｓがアクティブレベルのＨレベルになると、リセット回路４１のＮＭＯＳトランジスタ３８が導通してビット線ＢＬ、／ＢＬを短絡し、且つ、ＮＭＯＳトランジスタ３９、４０が導通してビット線ＢＬ、／ＢＬにプリチャージ電圧Ｖｐｒ１を印加する。但し、プリチャージ電圧発生回路２３からビット線にプリチャージ電圧Ｖｐｒ１を供給する配線４４は細くて長いので、ビット線ショートによりビット線ＢＬ、／ＢＬがプリチャージ電圧Ｖｐｒ１になるには、有限の時間が必要である。従って、ビット線ショート直後のビット線ＢＬ、／ＢＬの電位は、Ｖｐｒ１になるのではなく、その時点のビット線ＢＬ、／ＢＬの電位の１／２になる。
【００５１】
センスアンプ１１は、ＰＭＯＳトランジスタ３２、３３、３４とＮＭＯＳトランジスタ３５、３６、３７とから構成され、ＰＭＯＳトランジスタ３２を介してセンスアンプ用電源電圧Ｖｉｉｄに接続され、ＮＭＯＳトランジスタ３７を介してグランド電位に接続される。
【００５２】
切換回路２２は、ＰＭＯＳトランジスタ３０、３１により構成され、ＰＭＯＳトランジスタ３０のソースに第１の降圧電圧Ｖｉｉが供給され、ＰＭＯＳトランジスタ３１のソースに第２の降圧電圧Ｖｉｉｃが供給される。そして、切換信号ｓａ又はｓｂをＬレベルにすることにより、第１の降圧電圧Ｖｉｉ又は第２の降圧電圧Ｖｉｉｃがセンスアンプ用電源電圧Ｖｉｉｄとしてセンスアンプ１１に供給される。
【００５３】
第１の降圧電圧Ｖｉｉは、ビット線ＢＬ、／ＢＬの開きを速くするためのオーバードライブ期間にセンスアンプ１１に印加されるが、メモリデバイスの周辺回路にも供給され、メモリデバイスのスタンバイ期間やパワーダウン期間にも周辺回路内のリーク電流が流れる。一方、第２の降圧電圧Ｖｉｉｃは、センスアンプ１１を介してビット線ＢＬ、／ＢＬやメモリセル１４に供給される。センスアンプ１１は、スタンバイ期間等において、周辺回路に比較してリーク電流は極めて少ない。従って、周辺回路での消費電流は、通常動作時、低速動作時のスタンバイ期間及びパワーダウン期間において、ほとんど変わらない。一方、メモリコア内のセンスアンプでは前述の通り消費電流に大きな変化が生じる。
【００５４】
ＤＲＡＭがスタンバイ期間又はパワーダウン期間の後にアクティブ状態になると、ビット線ショート信号ｂｒｓがＬレベルとなってビット線ＢＬ、／ＢＬの短絡が解除され、ワード線ＷＬの電位が立ち上がって、コンデンサ４３に保持されているデータに応じた電圧がビット線ＢＬに印加される。その結果、ビット線ＢＬ、／ＢＬに電位差ΔＶが生じる。
【００５５】
ビット線ＢＬ、／ＢＬ間に微小電位差が生じるタイミングで、ラッチイネーブル信号ｌｅ、／ｌｅが、ＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ３７のゲートに入力され、センスアンプ１１が活性化される。これにより、センスアンプ１１はビット線ＢＬ、／ＢＬ間の電位差を読み出して増幅する。そして、その後、ワード線の電圧が立ち下がると、ビット線リセット回路４１が活性化され、ビット線対は両電圧の中間電圧にリセットされる。
【００５６】
図１０は、本実施の形態のメモリデバイスにおいて、長期のスタンバイ期間の終了後、最初にメモリセルがアクティブになる場合の動作波形図である。メモリデバイスのスタンバイ期間には、センスアンプ用電源電圧Ｖｉｉｄとして第２の降圧電圧Ｖｉｉｃが選択されるが、前述のように、本実施の形態では第２の降圧電圧Ｖｉｉｃは第１の降圧電圧Ｖｉｉを越えることはない。
【００５７】
即ち、第２の降圧電圧Ｖｉｉｃは第１の降圧電圧Ｖｉｉを降圧して生成するため、スタンバイ期間が比較的長期間であっても第２の降圧電圧Ｖｉｉｃは第１の降圧電圧Ｖｉｉより大きくなることはなく、スタンバイ期間のＶｉｉｄはせいぜいＶｉｉ１までしか上昇しない。
【００５８】
スタンバイ期間の終了後の１回目のアクセスでは、ワード線ＷＬの電圧が所定の昇圧電圧Ｖｐｐまで上昇し、ビット線ＢＬ、／ＢＬに電位差が生じるタイミングでラッチイネーブル信号ｌｅが立ち下がり、センスアンプ１１が活性化される。また、センスアンプ用電源電圧Ｖｉｉｄは、ビット線の開きを速めるオーバードライブ期間に、第１の降圧電圧Ｖｉｉに切り換えられる。ただし、本実施の形態においては、スタンバイ期間のＶｉｉｄはＶｉｉ１まで上昇しているので、図１０中では、その電圧値はＶｉｉ１のままである。
【００５９】
センスアンプ用電源電圧Ｖｉｉｄは、オーバードライブ期間後に第２の降圧電圧Ｖｉｉｃに切り換えられる。この場合、本実施の形態では従来と異なり、第２の降圧電圧Ｖｉｉｃは、スタンバイ期間にせいぜい第１の降圧電圧Ｖｉｉ１までしか上昇していないため、センスアンプ用電源電圧Ｖｉｉｄは、１回目のアクセスによるセンスアンプ動作の電流の消費により、所望の電圧Ｖｉｉｃ１まで低下する。従って、ビット線の電圧は、通常と同じ電圧Ｖｉｉｃ１、０にドライブされる。
【００６０】
ビット線ＢＬ、／ＢＬの電位差が充分開いた後、ビット線ショート信号ｂｒｓがアクティブになり、ビット線ＢＬ、／ＢＬが短絡される。これにより、ビット線ＢＬ、／ＢＬの電圧は、その時点のビット線ＢＬ、／ＢＬの電圧の１／２、即ちＶｐｒ＝（Ｖｉｉｃ１）／２になる。
【００６１】
このように本実施の形態のメモリセルでは、ビット線ショートによるプリチャージ電圧Ｖｐｒは、プリチャージ電圧発生回路で生成されるプリチャージ電圧Ｖｐｒ１と同レベルであり、従来のようにプリチャージ電圧ＶｐｒがＶｐｒ１より大きくなることはない。従って、セルに書き込まれたＨレベルのデータに対してセンスアンプのマージンが小さくなることがなく、続く２回目のアクセスで誤動作が発生することはない。
【００６２】
図１０の動作波形図は、スタンバイ期間の後に最初にメモリセルがアクセスされる場合を示したが、パワーダウン期間の後に最初にメモリセルがアクセスされてアクティブ期間に移行する場合も同様である。また、以上の実施の形態において、本発明をメモリデバイスに適用する場合を説明したが、メモリデバイスに限らず、汎用のＬＳＩデバイスに適用することもできる。
【００６３】
【発明の効果】
以上説明した通り、本発明によれば、電源電圧を降圧して第１の降圧電圧を生成する第１の降圧回路と、第１の降圧電圧を降圧して第２の降圧電圧を生成する第２の降圧回路とを有するので、第２の降圧回路の消費電流が極めて少ないスタンバイ期間やパワーダウン期間においても、第２の降圧電圧は第１の降圧電圧を越えて大きくなることはなく、メモリデバイスの内部回路の誤動作を未然に防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のメモリセルの構成図である。
【図２】本発明の実施の形態のメモリデバイスの消費電流の特性図である。
【図３】本発明の第１の実施の形態の降圧電圧発生回路の構成図である。
【図４】本発明の第２の実施の形態の降圧電圧発生回路の構成図である。
【図５】本発明の第２の実施の形態の降圧電圧発生回路の詳細図である。
【図６】本発明の第３の実施の形態の降圧電圧発生回路の構成図である。
【図７】本発明の第４の実施の形態の降圧電圧発生回路の構成図である。
【図８】本発明の実施の形態の降圧電圧発生回路の特性図である。
【図９】本発明の実施の形態のメモリセル、センスアンプ等の構成図である。
【図１０】本発明の実施の形態のメモリセルの動作波形図である。
【図１１】従来の降圧電圧発生回路の構成図である。
【図１２】従来の降圧電圧発生回路の特性図である。
【図１３】従来のメモリセルの動作波形図である。
【符号の説明】
１０  メモリコア
１１  センスアンプ
１２  ワードデコーダ
１３  ワード線ドライバ
１４  メモリセル
１５  メモリセルアレー
１６  コマンドデコーダ
１７  プリデコーダ
１８  入出力回路
１９  降圧電圧発生回路
２０  第１の降圧回路
２１  第２の降圧回路
２２  切替回路
２３  プリチャージ電圧発生回路
２４  周辺回路
４１  リセット回路
５０、５１  ＮＭＯＳトランジスタ
５２、５４  ＰＭＯＳトランジスタ
５３、５５  差動アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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