(57)【特許請求の範囲】
【請求項１】
半導体素子（１１１）上の複数の素子電極（１１１ａ）、及び上記半導体素子が実装される回路基板（１１２）上に存在しそれぞれの上記素子電極に対向するそれぞれの基板電極（１１４）のいずれか一方に形成されているバンプ（１１５）を介して上記半導体素子と上記回路基板との電気的接続が図られる半導体装置であって、
上記半導体素子と上記回路基板との上記電気的接続がなされたとき、上記バンプは、上記素子電極及び上記基板電極の両方に接触する第１高さ（１１７）を有する第１バンプ（１１５ａ）と、該第１バンプの上記第１高さよりも低く上記素子電極又は上記基板電極に非接触となる高さであって、上記半導体素子の特性の安定を確保する静電容量成分を生じさせる容量生成用隙間（１１８）を上記素子電極又は上記基板電極との間に形成する第２高さ（１１９）を有する第２バンプ（１１５ｂ）と、を備えたことを特徴とする半導体装置。
【請求項２】
上記半導体素子と上記回路基板との上記電気的接続がなされた状態において、上記半導体素子と上記回路基板との間に上記第１バンプにて形成された隙間（１４４）に充填され上記半導体素子と上記回路基板との電気的接続部分の封止を行う封止樹脂（１２０）をさらに備えた、請求項１記載の半導体装置。
【請求項３】
複数の素子電極（１１１ａ）を有する半導体素子（１１１）と、
それぞれの上記素子電極に対向するそれぞれの基板電極（１１４）を有し上記半導体素子が実装される回路基板（１１２）と、
上記素子電極及び上記基板電極の内、上記半導体素子に対して静電容量成分の付加を必要としない容量不要素子電極（１１１ａ−１）及び容量不要基板電極（１１４−１）のいずれか一方に形成されるバンプであって、上記半導体素子と上記回路基板との上記電気的接続がなされたとき、上記容量不要素子電極及び上記容量不要基板電極に対しては両者に接触し、一方、上記半導体素子に対して静電容量成分の付加を要する容量要素子電極（１１１ａ−２）及び容量要基板電極（１１４−２）に対しては上記半導体素子の特性の安定を確保する静電容量成分を生じさせる上記電気的接続後のバンプの高さと一致する容量生成用隙間（１１８）を、互いに対向する上記容量要素子電極及び上記容量要基板電極の間に形成するバンプ（１１５ａ）と、
を備えたことを特徴とする半導体装置。
【請求項４】
半導体素子（１１１）上の複数の素子電極（１１１ａ）、及び上記半導体素子が実装される回路基板（１１２）上に存在しそれぞれの上記素子電極に対向するそれぞれの基板電極（１１４）のいずれか一方に第２バンプ（１１５ｂ）を形成し、
上記素子電極及び上記基板電極のいずれか一方であって上記第２バンプを未形成である電極に第１バンプ（１１５ａ）を形成し、
上記第１バンプ及び第２バンプの形成後、上記半導体素子と上記回路基板とを互いに対向させて接合して半導体装置を形成し、
ここで、上記半導体素子と上記回路基板とを互いに対向させて電気的接続がなされた状態において、上記第１バンプは、上記素子電極及び上記基板電極の両方に接触する第１高さ（１１７）を有し、上記第２バンプは、第１バンプの上記第１高さよりも低く上記素子電極又は上記基板電極に非接触となる高さであって、上記半導体素子の特性の安定を確保する静電容量成分を生じさせる容量生成用隙間（１１８）を上記素子電極又は上記基板電極との間に形成する第２高さ（１１９）を有する、
ことを特徴とする半導体装置の製造方法。
【請求項５】
上記半導体素子と上記回路基板との電気的接続がなされた後、さらに、互いに対向している上記半導体素子と上記回路基板との隙間（１４４）に、上記半導体素子と上記回路基板との電気的接続部分の封止を行う封止樹脂（１２０）を充填し、
上記封止樹脂を硬化させる、請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に高周波信号を処理する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置は、民生分野を初めとする多くの分野で使用されており、商品の小型化、軽量化、及び多機能化の強い要求を受け、高集積化及び高速動作化を求める傾向が近年一層強くなってきている。特に商品の高速動作化に対応すべく、半導体装置の取り扱う信号は、より周波数の高いものとなっている。このような高周波信号領域においては、信号伝達にまつわる取り扱いの難しさが顕著に現れ、上記取り扱いが大変重要になる。一般的には半導体素子への入出力前段に容量性部品を実装することで、高周波特性の安定確保を図るべく設計されている。このような従来の回路基板の実装形態を図１７及び図１８に示す。
【０００３】
図１７において、半導体素子２２の配線面側表面には集積回路を構成する配線パターンが形成されており、該配線パターンの電極部分には、予めボールボンディング法あるいはめっき法により突起状の電極２５が形成されている。該電極２５と、回路基板２３上の電極２４とが対向するように、半導体素子２２と回路基板２３とを位置決めし、回路基板２３上に半導体素子２２を載置する。このようにして半導体装置３０を形成し、さらに回路基板２３における半導体素子２２への入出力配線部に容量性部品２６を実装し、高周波特性の安定確保を行っている。
【０００４】
【発明が解決しようとする課題】
しかしながら商品の小型化の追求から回路基板２３の小型化の要求を受け、半導体素子２２に近接した箇所に容量性部品２６を実装することが困難になってきている。特に、半導体素子２２の高機能化に伴い、その入出力端子数は飛躍的に増大し、更に半導体素子２２の寸法を小型化するために狭い領域に多数の入出力端子を設ける必要から、入出力端子の配線ピッチは短縮され、回路基板２３に容量性部品２６を実装することが困難になってきている。よって今後さらに、半導体素子２２の高速化が進むと、半導体素子２２に近接した箇所に上記容量性部品２６等を実装するという解決策では、高周波特性及びその安定性の確保には限度があると考えられる。
本発明はこのような問題点を解決するためになされたもので、高周波信号を取り扱う半導体素子と回路基板の接続において安定した信号の伝達を実現する、半導体装置及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために本発明は以下のように構成する。
即ち、本発明の第１態様の半導体装置は、半導体素子上の複数の素子電極、及び上記半導体素子が実装される回路基板上に存在しそれぞれの上記素子電極に対向するそれぞれの基板電極のいずれか一方に形成されているバンプを介して上記半導体素子と上記回路基板との電気的接続が図られる半導体装置であって、
上記半導体素子と上記回路基板との上記電気的接続がなされたとき、上記バンプは、上記素子電極及び上記基板電極の両方に接触する第１高さを有する第１バンプと、該第１バンプの上記第１高さよりも低く上記素子電極又は上記基板電極に非接触となる高さであって、上記半導体素子の特性の安定を確保する静電容量成分を生じさせる容量生成用隙間を上記素子電極又は上記基板電極との間に形成する第２高さを有する第２バンプと、を備えたことを特徴とする。
【０００６】
又、上記半導体素子と上記回路基板との上記電気的接続がなされた状態において、上記半導体素子と上記回路基板との間に上記第１バンプにて形成された隙間に充填され上記半導体素子と上記回路基板との電気的接続部分の封止を行う封止樹脂をさらに備えることもできる。
【０００７】
本発明の第２態様の半導体装置は、複数の素子電極を有する半導体素子と、
それぞれの上記素子電極に対向するそれぞれの基板電極を有し上記半導体素子が実装される回路基板と、
上記素子電極及び上記基板電極の内、上記半導体素子に対して静電容量成分の付加を必要としない容量不要素子電極及び容量不要基板電極のいずれか一方に形成されるバンプであって、上記半導体素子と上記回路基板との上記電気的接続がなされたとき、上記容量不要素子電極及び上記容量不要基板電極に対しては両者に接触し、一方、上記半導体素子に対して静電容量成分の付加を要する容量要素子電極及び容量要基板電極に対しては上記半導体素子の特性の安定を確保する静電容量成分を生じさせる上記電気的接続後のバンプの高さと一致する容量生成用隙間を、互いに対向する上記容量要素子電極及び上記容量要基板電極の間に形成するバンプと、
を備えたことを特徴とする。
【０００８】
又、本発明の第３態様の半導体装置の製造方法は、半導体素子上の複数の素子電極、及び上記半導体素子が実装される回路基板上に存在しそれぞれの上記素子電極に対向するそれぞれの基板電極のいずれか一方に第２バンプを形成し、
上記素子電極及び上記基板電極のいずれか一方であって上記第２バンプを未形成である電極に第１バンプを形成し、
上記第１バンプ及び第２バンプの形成後、上記半導体素子と上記回路基板とを互いに対向させて接合して半導体装置を形成し、
ここで、上記半導体素子と上記回路基板とを互いに対向させて電気的接続がなされた状態において、上記第１バンプは、上記素子電極及び上記基板電極の両方に接触する第１高さを有し、上記第２バンプは、第１バンプの上記第１高さよりも低く上記素子電極又は上記基板電極に非接触となる高さであって、上記半導体素子の特性の安定を確保する静電容量成分を生じさせる容量生成用隙間を上記素子電極又は上記基板電極との間に形成する第２高さを有する、
ことを特徴とする。
【０００９】
又、上記第３態様の製造方法において、上記半導体素子と上記回路基板との電気的接続がなされた後、さらに、互いに対向している上記半導体素子と上記回路基板との隙間に、上記半導体素子と上記回路基板との電気的接続部分の封止を行う封止樹脂を充填し、
上記封止樹脂を硬化させるようにしてもよい。
【００１０】
【発明の実施の形態】
本発明の実施形態である半導体装置、及び該半導体装置の製造方法について、図を参照しながら以下に説明する。尚、同じ構成部分については同じ符号を付している。
図１から図３に示される本実施形態の半導体装置１０１は、Ｓｉ基板上に集積回路が形成され複数の素子電極１１１ａを有する半導体素子１１１と、それぞれの上記素子電極１１１ａにそれぞれ対向する基板電極１１４を形成した回路基板１１２と、上記素子電極１１１ａ上に形成されたバンプ１１５とを備える。尚、図２から明らかとなるように、本実施形態では、上記素子電極１１１ａは半導体素子１１１の周縁部に形成されており、上記基板電極１１４は半導体素子１１１からほぼ放射状に形成されている。
又、上記バンプ１１５は、図４に示す半導体装置１０２のように基板電極１１４に形成されていてもよいし、さらには、素子電極１１１ａ及び基板電極１１４の両方に形成されていてもよい。但し、両方に形成する場合、対向している素子電極１１１ａ及び基板電極１１４では、いずれか一方の電極にのみバンプ１１５が形成される。
【００１１】
上記バンプ１１５は、第１バンプ１１５ａと、第２バンプ１１５ｂとを有する。上記第１バンプ１１５ａは、図１に示すように半導体素子１１１と回路基板１１２とが対向して配置され電気的接続がされたとき、上記素子電極１１１ａ及び上記基板電極１１４の両方に接触する第１高さ１１７を有するバンプである。上記第２バンプ１１５ｂは、第１バンプ１１５ａの上記第１高さ１１７よりも低く上記素子電極１１１ａ又は上記基板電極１１４に非接触となる高さであって、上記半導体素子１１１の特性の安定を確保する静電容量成分を生じさせる容量生成用隙間１１８を素子電極１１１ａ又は基板電極１１４との間に形成する第２高さ１１９を有するバンプである。尚、本実施形態では上述のようにバンプ１１５は、半導体素子１１１の素子電極１１１ａに形成しているので、上記第２バンプ１１５ｂは、基板電極１１４との間で、上記容量生成用隙間１１８を形成する。一方、図４に示すようにバンプ１１５が回路基板１１２の基板電極１１４に形成されたときには、上記第２バンプ１１５ｂは、素子電極１１１ａとの間で、上記容量生成用隙間１１８を形成する。
【００１２】
上記容量生成用隙間１１８を設けることで、素子電極１１１ａ及び基板電極１１４に対して入出力信号として高周波信号が印加させるとき、第２バンプ１１５ｂの先端と基板電極１１４との間に平行平板コンデンサが形成される。例えば第２バンプ１１５ｂの直径が１００μｍで１ＧＨｚの高周波信号が半導体素子１１１の入出力部分に印加されるとき、１０μｍにてなる容量生成用隙間１１８を形成することで、約１００ｐＦの静電容量成分を形成することができる。
又、上記静電容量成分は、第２バンプ１１５ｂの先端における直径寸法、及び上記容量生成用隙間１１８の寸法により制御することができる。よって、上記第２バンプ１１５ｂは、本実施形態では１種類であるが、例えば容量生成用隙間１１８の寸法を異ならせることで上記静電容量成分を異ならせた複数種類を有することもできる。
【００１３】
このように上記容量生成用隙間１１８を形成することで、従来、回路基板上への半導体素子の接続による入出力通過特性を改善する目的で、回路基板上に部品として実装していたバイパスコンデンサを不必要とすることができる。さらに、コンデンサ部品を設ける場合に比べ、より半導体素子１１１に近接して静電容量成分を配することができ、半導体素子１１１における特性の安定化、つまり半導体素子１１１と回路基板１１２との間での高周波信号の安定した伝達を実現することができるとともに、部品数とコストを削減することができる。
【００１４】
以上のように構成される上記半導体装置１０１の製造方法について以下に説明する。
まず、第１工程では、図５に示すように、半導体素子１１１の素子電極１１１ａ上に、ボールボンディング法あるいはメッキ法等によってバンプ１１５を形成する。このとき形成するバンプ１１５は、当該半導体素子１１１に形成されるバンプ１１５内で、素子電極１１１ａからの高さが最も低くなる、換言すると上記容量生成用隙間１１８の寸法が最も大きくなるバンプである。尚、本実施形態では、上述のように半導体素子１１１において、上記容量生成用隙間１１８を形成するための上記第２バンプ１１５ｂは１種類であるので、図５に示す工程で形成されるバンプは、上記第２バンプ１１５ｂ用のバンプ１１５である。又、以下に説明するようにバンプ１１５は高さ調整されることから、バンプ１１５の形成時点におけるバンプ１１５の高さは、上記高さ調整後における第２バンプ１１５ｂの第２高さ１１９を超える高さである。
突起状の電極となる上記バンプ１１５は、上記ボールボンディング法によれば、純度９９％以上の金よりなる直径２５μｍ程度の線材を用いるのが一般的であり、本実施形態でも上記金線によって形成される。
【００１５】
次の第２工程では、図６に示すように、上記バンプ１１５を形成した半導体素子１１１を、バンプ１１５の高さが上記第２高さ１１９になるまで加圧装置１３０にてプレスする。該押圧動作にて、上記第２バンプ１１５ｂが形成される。尚、上記加圧装置１３０には、半導体素子１１１を挟み押圧する２枚の押圧板１３１と、該２枚の押圧板１３１にてプレス動作が可能なように上記２枚の押圧板１３１を相対的に移動させる駆動装置１３２と、駆動装置１３２に接続され駆動装置１３２の加圧力制御を行う制御装置１３３とが備わる。
図示するように上記２枚の押圧板１３１は、平板にてなり互いに平行に設置されている。よって、該押圧板１３１にて上記第２高さ１１９まで押圧されて形成された第２バンプ１１５ｂの先端部分１１５１は、平坦面となる。よって、図１に示すように、第２バンプ１１５ｂに対向する平坦な基板電極１１４との間で、上記先端部分１１５１は、容量生成用隙間１１８を介して平行に配置可能となる。
【００１６】
次の第３工程では、図７に示すように、上記第２バンプ１１５ｂが形成された素子電極１１１ａを除く他の素子電極１１１ａ上に、上記第１バンプ１１５ａとなるバンプ１１５を形成する。尚、その形成方法は、上述の第２バンプ１１５ｂの場合と同じである。又、以下に説明するようにバンプ１１５は高さ調整されることから、バンプ１１５の形成時点におけるバンプ１１５の高さは、上記高さ調整後における第１バンプ１１５ａの高さ１１７−０を超える高さである。
次の第４工程では、図８に示すように、第１バンプ１１５ａ用のバンプ１１５を形成した半導体素子１１１を上記加圧装置１３０にて押圧し、第１バンプ１１５ａ用のバンプ１１５を、上記第１高さ１１７を若干超える程度の高さ１１７−０まで押圧する。尚、図８及び図９において、符号１１５ａ−０にて示すものは、第１バンプ１１５ａとなる前の、上記高さ１１７−０にてなる準第１バンプを示す。
【００１７】
次の第５工程では、図９に示すように、半導体素子１１１における上記第２バンプ１１５ｂ及び上記準第１バンプ１１５ａ−０と、回路基板１１２上の所定の各基板電極１１４とが対応するように、半導体素子１１１及び回路基板１１２の位置決めを行う。
次の第６工程では、互いに位置決めされた半導体素子１１１及び回路基板１１２について、図１０に示すように接合装置１３５にて両者の接合を行う。接合された状態において、上記準第１バンプ１１５ａ−０は、さらに押圧されかつ回路基板１１４と電気的接続がなされることで、上記第１高さ１１７を有する上記第１バンプ１１５となる。
尚、該接合装置１３５には、半導体素子１１１及び回路基板１１２を挟み押圧する押圧板１３６−１、１３６−２と、上記接合のため押圧板１３６−１、１３６−２を相対的に移動させる駆動装置１３７と、半導体素子１１１に接する上記押圧板１３６−１に設けられ半導体素子１１１を加熱する加熱装置１３８と、上記駆動装置１３７及び加熱装置１３８の動作制御を行う制御装置１３９とを備える。
【００１８】
上記準第１バンプ１１５ａ−０と上記基板電極１１４とを電気的に接続する方法としては、加熱装置１３８により半導体素子１１１の背面より半導体素子１１１を３００℃〜４００℃に加熱しつつ、駆動装置１３７にて加圧する熱圧着法が有効である。又は、固定された回路基板１１２に対して、半導体素子１１１を５０ｍＷ〜１００ｍＷの出力にて発生する超音波振動により振動させ、上記電気的接続を図る超音波接続法を用いることも可能である。さらには、上記第２バンプ１１５ｂ及び上記準第１バンプ１１５ａ−０に、導電性接着剤を転写し熱硬化させても同様の効果を得ることができる。
【００１９】
このようにして半導体素子１１１及び回路基板１１２が接合されてなる半導体装置１０１では、上述のように第２バンプ１１５ｂの先端と、基板電極１１４とは物理的に接触せず、容量生成用隙間１１８が形成され、上述したように、半導体素子１１１における特性の安定化、つまり半導体素子１１１と回路基板１１２との間での高周波信号の安定した伝達を実現することができるとともに、部品数とコストを削減することができる。
【００２０】
上述の半導体装置１０１、及びその製造方法において、以下に説明するような変形例を採ることができる。又、これらの変形例同士を適宜組み合わせて適用することもできる。
図５から図１０を参照し上述したように、上記バンプ１１５は、半導体素子１１１の素子電極１１１ａに形成する場合を例に採ったが、既に述べたように、バンプ１１５は、回路基板１１２の基板電極１１４に形成してもよい。バンプ１１５を基板電極１１４に形成して、図４に示す半導体装置１０２を構成する場合の製造方法を図１２から図１６に示す。尚、該製造方法は、図５から図１０に示す製造方法と比べて、バンプ１１５の形成場所を素子電極１１１ａから基板電極１１４に変更したものであり、又、図１２から図１６に示す動作は、上述の図５から図９を参照して説明した動作にそれぞれ対応した類似の動作であることから、当該変形例による製造方法の詳しい説明は省略する。又、図１６に示す動作後、図１０に示す動作が実行される。
バンプ１１５を基板電極１１４に形成して構成した上記半導体装置１０２においても、上記半導体装置１０１と同一の効果が得られることは言うまでもない。
【００２１】
さらに別の変形例では、上述の半導体装置１０１において、図３に示すように、半導体素子１１１と回路基板１１２との電気的接続部分１４４に、該電気的接続部分１４４の封止を行う、例えば熱硬化性の封止樹脂１２０を樹脂充填装置１４０にて充填してもよい。上記電気的接続部分１４４とは、半導体素子１１１と回路基板１１２とによって挟まれた隙間部分であり、上記素子電極１１１ａ、基板電極１１４の一部分、及びバンプ１１５の封止を必要とする部分である。又、上記樹脂充填装置１４０には、ノズル１４１を有し上記封止樹脂１２０を上記ノズル１４１から上記電気的接続部分１４４へ注入する樹脂注入装置１４２と、該樹脂注入装置１４２の動作制御を行う制御装置１４３とを備える。
このように上記電気的接続部分１４４を封止樹脂１２０によって封止することで、上記素子電極１１１ａと基板電極１１４との電気的及び機械的な接続信頼性を向上させることができ、さらに高い性能及び信頼性を有する半導体装置を実現することが可能となる。
尚、封止樹脂１２０の充填により、上記容量生成用隙間１１８にも封止樹脂１２０は充填される。該充填により容量生成用隙間１１８の静電容量は、容量生成用隙間１１８が空気の場合に比べて変化するが、封止樹脂１２０の比誘電率を予め求めておくことで、上記静電容量は一義的に決定することができる。即ち、封止樹脂１２０の既知である比誘電率を加味した上で目標の静電容量が得られるように、容量生成用隙間１１８の寸法は決定される。
【００２２】
さらに他の変形例について説明する。
上述の半導体装置１０１では、第１バンプ１１５ａ及び第２バンプ１１５ｂの両方を設けているが、図１１に示す半導体装置１０３のように、第１バンプ１１５ａのみを設け、該第１バンプ１１５ａの第１高さ１１７にて、素子電極１１１ａと基板電極１１４との間に上記容量生成用隙間１１８が形成されるように構成することもできる。該半導体装置１０３においても、上述した半導体装置１０１、１０２と同様の効果を得ることができる。
上記半導体装置１０３についてさらに詳しく説明する。上記第１バンプ１１５ａは、素子電極１１１ａ及び基板電極１１４の内、半導体素子１１１に対して静電容量成分の付加を必要としない容量不要素子電極１１１ａ−１及び容量不要基板電極１１４−１のいずれか一方に形成され、半導体素子１１１と回路基板１１２とが接合されたとき、上記容量不要素子電極１１１ａ−１及び上記容量不要基板電極１１４−１の両方に接触する。さらに該第１バンプ１１５ａの上記第１高さ１１７は、上述した上記容量生成用隙間１１８を、互いに対向している容量要素子電極１１１ａ−２及び容量要基板電極１１４−２の間に形成する高さである。ここで、上記容量要素子電極１１１ａ−２及び容量要基板電極１１４−２とは、素子電極１１１ａ及び基板電極１１４の内、半導体素子１１１に対して静電容量成分の付加を必要とする電極である。
尚、上述した半導体装置１０１の場合においても、上記第２バンプ１１５ｂが形成される電極は、容量要素子電極１１１ａ−２及び容量要基板電極１１４−２に相当する。
又、当該半導体装置１０３においても、図３に示すように、半導体素子１１１と回路基板１１２との隙間部分に、上記封止樹脂１２０を充填することもできる。
又、上記容量不要素子電極１１１ａ−１とは、具体的には、例えばＣＰＵ（中央演算処理装置）等のプロセッサＩＣの場合、電源電圧やグランド等の電源供給端子、及び同期信号を供給する端子、等の電極が相当する。一方、容量要素子電極１１１ａ−２とは、例えば上記プロセッサＩＣの場合、信号端子の中でも外部ＩＣと高速に信号伝達を行うために高周波を入出力する端子の電極が相当する。
【００２３】
さらに他の変形例について説明する。
上記半導体装置１０１では、上述したように、上記容量生成用隙間１１８の寸法は１種類であったので、図６に示す上記第２工程は一度のみ実行された。しかしながら、既に述べたように必要となる静電容量に対応して、互いに異なる複数種類の容量生成用隙間１１８を形成しても勿論良く、この場合には図６及び図７に示す工程が繰り返し実行されることになる。
つまり、上記第２高さ１１９が互いに異なる、複数種類の第２バンプ１１５ｂを形成する場合、まず、最も低い第２高さ１１９を有する第２バンプ１１５ｂを形成し、以下、順次、第２高さ１１９がより大きい第２バンプ１１５ｂを形成していく。これらの動作は、上記制御装置１３３によって制御され、所望の第２高さ１１９にてなる第２バンプ１１５ｂを形成していく。例えば、第２バンプ１１５ｂの直径が１００μｍにてなるとき、５ｍＮの荷重を印加することで、第２高さ１１９を５０μｍに規定することが可能となる。一般的に、１ｍＮの荷重増減にて、上記第２高さ１１９を１０μｍ増減することができる。このようにして、各第２バンプ１１５ｂの第２高さ１１９を異ならせることで、容量生成用隙間１１８の寸法を異ならせ、それぞれ異なる静電容量を生成することができる。
尚、上記第２高さ１１９を有する第２バンプ１１５ｂは、上述のように、基板電極１１４上に形成されてもよい。
【００２４】
一つの半導体装置において複数種類の静電容量成分を必要とするときには、このように複数種類の第２バンプ１１５ｂを形成することで、所望の複数種類の静電容量成分を形成することができる。よって、一つの半導体装置において複数種類の静電容量成分を必要とするときであっても、半導体素子１１１における特性の安定化、つまり半導体素子１１１と回路基板１１２との間での高周波信号の安定した伝達を実現することができるとともに、部品数とコストを削減することができる。
【００２５】
【発明の効果】
以上詳述したように本発明の第１態様の半導体装置、及び第３態様の半導体装置の製造方法によれば、第１バンプ、及び半導体素子の特性の安定を確保する静電容量成分を生じさせる容量生成用隙間を形成する第２バンプを備えたことから、特に高速高周波動作が要求される半導体装置において、上記静電容量成分によって、半導体素子と回路基板との接続において安定した信号の伝達を実現することができる。さらに、従来の静電容量部品が不要となることから、回路基板への半導体素子の実装性を向上させることができ、かつコストダウンを図ることもできる。このように上記半導体素子の設計性能を発揮できる実装構造を実現することが可能となる。
【００２６】
さらに、半導体素子と回路基板との間の隙間に封止樹脂を充填することで、半導体素子の素子電極と、回路基板の基板電極との電気的及び機械的な接続信頼性を向上させることができ、さらに高い性能及び信頼性を有する半導体装置を実現することが可能となる。
【００２７】
又、本発明の第３態様の半導体装置によれば、半導体素子と、回路基板と、容量不要素子電極及び容量不要基板電極のいずれか一方に形成されたときに上記容量不要素子電極及び上記容量不要基板電極の両方に接触するバンプとを備えた。該構成によれば、上記バンプにより、上記半導体素子に対して静電容量成分の付加を要する容量要素子電極及び容量要基板電極の間に、上記半導体素子の特性の安定を確保する静電容量成分を生じさせる容量生成用隙間を形成することができる。よって、特に高速高周波動作が要求される半導体装置において、上記静電容量成分によって、半導体素子と回路基板との接続において安定した信号の伝達を実現することができる。さらに、従来の静電容量部品が不要となることから、回路基板への半導体素子の実装性を向上させることができ、かつコストダウンを図ることもできる。又、バンプは、容量不要素子電極及び容量不要基板電極のいずれか一方に形成されればよく、当該第３態様の半導体装置は、第１態様の半導体装置のように第２バンプを必要としない。よって、第１態様の半導体装置に比べて、さらにコストダウンを図ることができる。
【図面の簡単な説明】
【図１】  本発明の実施形態における半導体装置の断面図であって、図２に示すＩ−Ｉ部分における断面図である。
【図２】  図１に示す半導体装置の平面図である。
【図３】  図１に示す半導体装置の変形例を示す図である。
【図４】  図１に示す半導体装置の変形例を示す図である。
【図５】  図１に示す半導体装置の製造方法を説明するための図であり、半導体素子にバンプを形成した状態を示す図である。
【図６】  図１に示す半導体装置の製造方法を説明するための図であり、半導体素子に形成したバンプの高さを調整している状態を示す図である。
【図７】  図１に示す半導体装置の製造方法を説明するための図であり、半導体素子にさらにバンプを形成した状態を示す図である。
【図８】  図１に示す半導体装置の製造方法を説明するための図であり、半導体素子に形成したバンプの高さを調整している状態を示す図である。
【図９】  図１に示す半導体装置の製造方法を説明するための図であり、バンプを形成した半導体素子と、回路基板との位置合わせをしている状態を示す図である。
【図１０】  図１に示す半導体装置の製造方法を説明するための図であり、半導体素子と回路基板との接合を行う状態を示す図である。
【図１１】  図１に示す半導体装置の変形例を示す図である。
【図１２】  図１に示す半導体装置の製造方法の変形例を説明するための図であり、回路基板上にバンプを形成した状態を示す図である。
【図１３】  図１に示す半導体装置の製造方法の変形例を説明するための図であり、回路基板に形成したバンプの高さを調整している状態を示す図である。
【図１４】  図１に示す半導体装置の製造方法の変形例を説明するための図であり、回路基板にさらにバンプを形成した状態を示す図である。
【図１５】  図１に示す半導体装置の製造方法の変形例を説明するための図であり、回路基板に形成したバンプの高さを調整している状態を示す図である。
【図１６】  図１に示す半導体装置の製造方法の変形例を説明するための図であり、半導体素子と、バンプを形成した回路基板との位置合わせをしている状態を示す図である。
【図１７】  従来の半導体装置を示す断面図であって、図１８に示すＩＩ−ＩＩ部分における断面図である。
【図１８】  図１７に示す半導体装置の平面図である。
【符号の説明】
１０１…半導体装置、１１１…半導体素子、１１１ａ…素子電極、
１１１ａ−１…容量不要素子電極、１１１ａ−２…容量要素子電極、
１１２…回路基板、１１４…基板電極、１１４−１…容量不要基板電極、
１１４−２…容量要基板電極、１１５…バンプ、１１５ａ…第１バンプ、
１１５ｂ…第２バンプ、１１７…第１高さ、１１８…容量生成用隙間、
１１９…第２高さ、１２０…封止樹脂、１４４…電気的接続部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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