(57)【特許請求の範囲】
【請求項１】
半導体基板上に自己整合コンタクト構造を有する半導体装置の製造方法において、
上記半導体基板上に互いに間隔を有する第１のパターンおよび第２のパターンを形成する工程と、
上記第１のパターンおよび上記第２のパターンを覆うようにして第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の上部の、上記第１のパターンと上記第２のパターンとの間の形状を反映した凹部に選択的に第１のエッチングストッパー膜を形成する工程と、
上記第１のエッチングストッパー膜をマスクとして、上記第１の絶縁膜の上部をエッチング除去する工程と、
上記第１の絶縁膜のうちの上記エッチング除去された部分に選択的に第２のエッチングストッパー膜を形成する工程と、
少なくとも上記第２のエッチングストッパー膜をマスクとして、上記第１のエッチングストッパー膜および上記第１の絶縁膜をエッチングすることにより、上記第１の絶縁膜に開口を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
上記第２のエッチングストッパー膜を形成する工程の後、上記第２のエッチングストッパー膜上にエッチングマスクを形成する工程を有し、上記第１のエッチングストッパー膜および上記第１の絶縁膜のエッチングを、上記エッチングマスクおよび上記第２のエッチングストッパー膜をマスクとして行うようにすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記第１のパターンおよび上記第２のパターンが、第１の導電層上に第２の絶縁膜が設けられた積層構造を有し、上記第１の導電層および上記第２の絶縁膜の側壁にサイドウォールが設けられて構成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
上記半導体基板上に第１の導電層および第２の絶縁膜を順次形成する工程と、上記第１の導電層および上記第２の絶縁膜をパターンニングする工程と、上記第１の導電層および上記第２の絶縁膜を覆うようにして全面に第３の絶縁膜を形成する工程と、上記第３の絶縁膜を全面エッチバックすることにより、上記第１の導電層および上記第２の絶縁膜の側壁に上記サイドウォールを形成する工程とを有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
上記半導体基板表面に拡散層が形成され、上記開口が上記拡散層に達するように形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
上記第１の絶縁膜に上記開口を形成する工程の後、上記第２のエッチングストッパー膜を除去する工程と、上記第１の絶縁膜上に上記開口を通じて上記拡散層に接続する第２の導電層を形成する工程とを有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
上記第１のエッチングストッパー膜が、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、多結晶シリコンおよび非晶質シリコンからなる群より選ばれた材料からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
上記第２のエッチングストッパー膜が、ベーキングされたフォトレジストからなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
上記第１の絶縁膜が酸化シリコン膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
基板上に第１の凹部を有するパターンを形成する工程と、
上記パターン上に絶縁膜を形成する工程と、
上記絶縁膜の上記第１の凹部を反映した第２の凹部内に第１のエッチングストッパー膜を形成する工程と、
上記第１のエッチングストッパー膜をマスクとして上記絶縁膜の上部をエッチング除去する工程と、
上記絶縁膜のうちの上記エッチング除去された部分に第２のエッチングストッパー膜を形成する工程と、
少なくとも上記第２のエッチングストッパー膜をマスクとして、上記第１のエッチングストッパー膜および上記絶縁膜を順次エッチングすることにより、上記絶縁膜に開口を形成する工程とを有する
ことを特徴とするエッチング方法。
【請求項１１】
上記第２のエッチングストッパー膜を形成する工程の後、上記第２のエッチングストッパー膜上にエッチングマスクを形成する工程を有し、上記第１のエッチングストッパー膜および上記絶縁膜のエッチングを、上記エッチングマスクおよび上記第２のエッチングストッパー膜をマスクとして行うようにすることを特徴とする請求項１０記載のエッチング方法。
【請求項１２】
上記第１のエッチングストッパー膜が、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、多結晶シリコンおよび非晶質シリコンからなる群より選ばれた材料からなることを特徴とする請求項１０記載のエッチング方法。
【請求項１３】
上記第２のエッチングストッパー膜が、ベーキングされたフォトレジストからなることを特徴とする請求項１０記載のエッチング方法。
【請求項１４】
上記絶縁膜が酸化シリコン膜であることを特徴とする請求項１０記載のエッチング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法およびエッチング方法に関し、特に、自己整合コンタクトによる接合を有する半導体装置に適用して好適なものである。
【０００２】
【従来の技術】
近年、ＵＬＳＩの高集積化は３年で次世代に進み、デザインルールは前世代の７割の縮小化が行われている。そして、この縮小化に伴い半導体装置の高速化も実現されてきた。とりわけ微細なデザインルールが適用されるＭＯＳトランジスタなどの半導体装置においては、半導体装置の製造工程における微細加工技術の進歩、特に、光露光技術の高解像力化により、高集積化が達成されてきた。
【０００３】
また、光露光技術の高解像力化は、デザインルールに対応した寸法精度や重ね合わせ精度を満足しつつ、露光装置、レジスト材料、レジストプロセスの高性能化により達成されてきた。
【０００４】
しかしながら、上述のうち、露光装置については、ステッパの位置合わせのばらつきの改善が困難になっている。位置合わせのばらつきが大きいと、位置合わせの設計余裕を大きくせざるを得ない。その結果、セルサイズの縮小化が困難になる。したがって、位置合わせの設計余裕を小さくすることができ、セルサイズの縮小化を可能にする技術の開発が求められている。
【０００５】
このようなセルサイズの縮小化を図る技術の一つとして、コンタクトホールの開口の工程において位置合わせのためのマスク上の設計余裕を不要にできる、自己整合コンタクト（ＳＡＣ、Self Aligned Contact）技術が注目されている。
【０００６】
ここで、このＳＡＣ技術を用いて製造された半導体装置について以下に具体的に説明する。
【０００７】
すなわち、図９に示すように、例えばＬＯＣＯＳ法により形成された素子分離絶縁膜（図示せず）によって分離されたＳｉ基板１０１の活性領域（チャネル形成領域）上にゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２上には多結晶Ｓｉなどからなるゲート電極１０３が設けられている。ゲート電極１０３上には、テトラエトキシシラン（ＴＥＯＳ）ガスを用いたＣＶＤ法により形成された酸化シリコン（ＳｉＯ2 ）からなるオフセット絶縁膜１０４が設けられている。ゲート電極１０３およびオフセット絶縁膜１０４の側壁面にはＳｉＯ2 からなるサイドウォール１０５が設けられている。これらのオフセット絶縁膜１０４およびサイドウォール１０５によりゲート電極１０３が被覆されている。また、ゲート電極１０３の両側部のＳｉ基板１０１中には、導電性不純物を低濃度に含有するＬＤＤ拡散層１０６ａ、および導電性不純物を高濃度に含有するソース／ドレイン拡散層１０６ｂが形成されており、これらによりＬＤＤ構造のソース／ドレイン領域１０６が形成されている。そして、Ｓｉ基板１０１中のチャネル形成領域と、その上層のゲート絶縁膜１０２と、ゲート電極１０３と、チャネル形成領域に接続するＬＤＤ構造のソース／ドレイン領域１０６とから、ＭＯＳ電界効果トランジスタが構成されている。
【０００８】
また、オフセット絶縁膜１０４およびサイドウォール１０５を覆うようにして全面に窒化シリコン（ＳｉＮ）からなるエッチングストッパー膜１０７が設けられている。その上層には、ホウ素リンシリケートガラス（ＢＰＳＧ）膜からなる層間絶縁膜１０８が設けられている。エッチングストッパー膜１０７および層間絶縁膜１０８には、ソース／ドレイン領域１０６に通じるコンタクトホール１０９が形成されている。コンタクトホール１０９の内壁面にソース／ドレイン領域１０６に接続して上層配線１１０が形成されている。
【０００９】
次に、以上のようにして構成された半導体装置の製造方法について説明する。すなわち、図１０に示すように、まず、ＬＯＣＯＳ法によりＳｉ基板１０１上に素子分離絶縁膜（図示せず）を形成することによって、Ｓｉ基板１０１表面の素子分離を行う。次に、素子分離絶縁膜により分離された活性領域上に、熱酸化法によりゲート絶縁膜１０２を形成する。次に、ＣＶＤ法により全面に膜厚が２００ｎｍの多結晶Ｓｉ膜からなるゲート電極用層１１１を形成する。次に、ＴＥＯＳガスを用いたＣＶＤ法により、ゲート電極用層１１１上にＳｉＯ2 膜からなるオフセット絶縁膜１０４を形成する。
【００１０】
次に、図１１Ａに示すように、リソグラフィ工程により、ゲート電極用層１１１上にゲート電極形状のレジストパターン１１２を形成する。次に、レジストパターン１１２をマスクとして、反応性イオンエッチング（ＲＩＥ）法などの異方性のエッチング法により、オフセット絶縁膜１０４およびゲート電極用層１１１を順次エッチングする。これにより、上層にオフセット絶縁膜１０４が設けられた、多結晶Ｓｉからなるゲート電極１０３が形成される。その後、レジストパターン１１２を除去する。
【００１１】
次に、図１１Ｂに示すように、オフセット絶縁膜１０４をマスクとして、導電性不純物を低濃度にイオン注入することにより、オフセット絶縁膜１０４およびゲート電極１０３に対して、自己整合的にＳｉ基板１０１中にＬＤＤ拡散層１０６ａを形成する。
【００１２】
次に、図１２Ａに示すように、オフセット絶縁膜１０４およびゲート電極１０３を覆うようにして、全面に膜厚が１００ｎｍのＳｉＯ2 膜１１３を形成する。
【００１３】
次に、図１２Ｂに示すように、ＲＩＥ法によりＳｉＯ2 膜１１３を全面エッチバックすることにより、ゲート電極１０３およびオフセット絶縁膜１０４の側壁にサイドウォール１０５を残す。
【００１４】
次に、図１２Ｃに示すように、ゲート電極１０３およびサイドウォール１０５をマスクとして、Ｓｉ基板１０１中に導電性不純物を高濃度にイオン注入することにより、高濃度のソース／ドレイン拡散層１０６ｂを形成する。このソース／ドレイン拡散層１０６ｂおよびＬＤＤ拡散層１０６ａによりＬＤＤ構造のソース／ドレイン領域１０６が形成される。
【００１５】
次に、図１３Ａに示すように、ＣＶＤ法により全面にＳｉＮ膜からなるエッチングストッパー膜１０７を形成する。
【００１６】
次に、図１３Ｂに示すように、エッチングストッパー膜１０７上の全面に、ＴＥＯＳガスを用いた減圧ＣＶＤ法によりＢＰＳＧ膜からなる層間絶縁膜１０８を形成する。次に、リソグラフィ工程により、層間絶縁膜１０８上にコンタクトホール１０９の形成領域に開口を有するレジストパターン１１４を形成する。
【００１７】
次に、図１４Ａに示すように、レジストパターン１１４をマスクとしてＲＩＥ法などの異方性のエッチング法により、エッチングストッパー膜１０７をストッパとして層間絶縁膜１０８をエッチングする。これによって、底部にエッチングストッパー膜１０７表面が露出したコンタクトホール１０９が形成される。ここで、このコンタクトホール１０９の形成におけるエッチング条件を挙げると、エッチング装置としてマグネトロンエッチング装置を用い、エッチングガスとして、八フッ化四炭素（Ｃ4 Ｆ8 ）ガス、一酸化炭素（ＣＯ）ガスおよびアルゴン（Ａｒ）ガスの混合ガスを用い、それらの流量をそれぞれ１５ｓｃｃｍ、３００ｓｃｃｍおよび４００ｓｃｃｍとし、圧力を５．３Ｐａ、ＲＦパワー（周波数１３．５６ＭＨｚ）を１７００Ｗとする。このようなエッチング条件にすることによって、ＳｉＮ膜からなるエッチングストッパー膜１０７に対する層間絶縁膜１０８のエッチング選択比を１０程度にとることができる。
【００１８】
次に、図１４Ｂに示すように、エッチングストッパー膜１０７を露出させるエッチングに続いて、エッチング条件を、上述したエッチング条件と異なる条件とし、レジストパターン１１４および層間絶縁膜１０８をマスクとして、コンタクトホール１０９の底部において露出したエッチングストッパー膜１０７の部分をエッチングする。ここで、このエッチングストッパー膜１０７のエッチング条件を挙げると、エッチング装置としてマグネトロンエッチング装置を用い、エッチングガスとして、３フッ化メタン（ＣＨＦ3 ）ガス、酸素（Ｏ2 ）ガスおよびＡｒガスの混合ガスを用い、それらの流量をそれぞれ１０ｓｃｃｍ、１０ｓｃｃｍおよび５０ｓｃｃｍとし、圧力を５．３Ｐａ、ＲＦパワー（周波数１３．５６ＭＨｚ）を６００Ｗとする。その後、レジストパターン１１４を除去する。その後、コンタクトホール１０９の内壁面を覆うようにして、アルミニウム（Ａｌ）膜からなる導電層を形成する。その後、この導電層をパターンニングすることにより、上層配線１１０を形成する。
【００１９】
以上により、図９に示す半導体装置が製造される。
【００２０】
上述した半導体装置の製造方法によれば、レジストパターン１１４の形成の際に合わせずれが生じても、コンタクトホール１０９の形成におけるエッチングの際に、エッチングストッパー膜１０７の上面でエッチングが一度停止する。そのため、ゲート電極１０３の露出を防止することができ、これによって、ゲート電極１０３と上層配線１１０との配線ショートを防止することができるという利点を有する。
【００２１】
また、ゲート電極１０３がオフセット絶縁膜１０４およびサイドウォール１０５に覆われていることにより次のような利点も有する。すなわち、条件を変更したエッチング法により、コンタクトホール１０９の底部において露出したエッチングストッパー膜１０７を除去して、ソース／ドレイン領域１０６を露出させる際に、オフセット絶縁膜１０４およびサイドウォール１０５がエッチングストッパとなるため、ゲート電極１０３を露出させることなく、コンタクトホール１０９を形成することができる。これにより、コンタクトホール１０９の形成における位置合わせのための、マスク上の設計余裕を不要にすることができるという、さらなる利点を有する。
【００２２】
【発明が解決しようとする課題】
しかしながら、上述の従来の半導体装置の製造方法を用いてコンタクトホール１０９を形成する場合に、次のような問題があった。
【００２３】
すなわち、図１３Ｂに示すように、エッチングストッパー膜１０７の上面を露出させるエッチングとしては、層間絶縁膜１０８の上面からエッチングストッパー膜１０７上面までの深さＤ1 と、オフセット絶縁膜１０４の上層のエッチングストッパー膜１０７上からゲート電極１０３間の部分のエッチングストッパー膜１０７の上面までの深さＤ2 とを合わせた、Ｄ1 ＋Ｄ2 の深さ分をエッチングする必要がある。特に、層間絶縁膜１０８をＤ2 の深さ分をエッチングするときには、エッチングストッパー膜１０７の一部が露出しているため、層間絶縁膜１０８を、エッチングストッパー膜１０７に対して十分なエッチング選択比を有するエッチング条件下でエッチングする必要がある。
【００２４】
ところが、上述したように、ＳｉＮ膜からなるエッチングストッパー膜１０７に対するＢＰＳＧ膜からなる層間絶縁膜１０８のエッチング選択比は１０程度である。そのため、エッチングストッパー膜１０７においては、Ｄ2 ／１０程度の膜厚が必要になる。一例としてＤ2 ＝４００ｎｍとすると、エッチングストッパー膜１０７における必要な膜厚は４０ｎｍとなる。実際には、層間絶縁膜１０８の膜厚にはばらつきがあるので、エッチングストッパー膜１０７における必要な膜厚は４０ｎｍ以上になる。このことを考慮すると、エッチングストッパー膜１０７の膜厚を１００ｎｍに設定すれば問題のないレベルと考えられる。
【００２５】
ところが、図１５Ａに示すように、エッチングストッパー膜１０７の膜厚を大きくすると、ゲート電極１０３間のエッチングストッパー膜１０７に挟まれた部分の間隔が狭くなり、除去すべき層間絶縁膜１０８のアスペクト比が高くなってしまう。そして、図１５Ｂに示すように、エッチングストッパー膜１０７の上面を露出させるまでエッチングを行うとしても、途中でエッチストップが生じてしまい、エッチングストッパー膜１０７に挟まれた窪みに層間絶縁膜１０８の一部１０８ａが残ってしまう。このように層間絶縁膜１０８の一部１０８ａがゲート電極１０３の間に残ってしまうと、次の工程においてソース／ドレイン領域１０６の表面を露出させるエッチングが行えなくなるという問題が生じてしまう。
【００２６】
この問題を回避する方法として、エッチングストッパー膜１０７の上面を露出させるエッチングに用いるエッチングガスに、３〜５ｓｃｃｍ程度の微量のＯ2 ガスを添加する方法が考えられる。この方法を採用することによって、上述したエッチストップを防止することができる。しかしながら、一方でエッチングストッパー膜１０７に対するエッチング選択比を低下させることになる。そして、極端な場合、図１６Ａに示すように、エッチングストッパー膜１０７の上面を露出させるエッチングにおいて、オフセット絶縁膜１０４上のエッチングストッパー膜１０７の部分が削られ、なくなってしまう。さらに、図１６Ｂに示すように、次の工程において、ソース／ドレイン領域１０６の表面を露出させるエッチングを行うと、オフセット絶縁膜１０４は、ゲート電極１０３の一部が露出するほどエッチングされてしまう。この場合、コンタクトホール１０９の内壁面を覆うようにして上層配線１１０を形成すると、ゲート電極１０３と上層配線１１０とがショートしてしまうため、デバイスの動作不良が発生してしまう。
【００２７】
また、エッチング条件を調整して最適化することにより、ゲート電極１０３を露出させることなく、その底部にソース／ドレイン領域１０６表面が露出したコンタクトホール１０９を形成することができたとしても、ゲート電極１０３間の間隔が狭いことにより、コンタクトホール１０９底部において露出したソース／ドレイン領域１０６の露出面積が小さくなり、コンタクト抵抗が増加するという問題が残る。
【００２８】
また、ゲート電極１０３を覆うオフセット絶縁膜１０４およびサイドウォール１０５をＳｉＮから構成することによって、上述したゲート電極１０３間の間隔を狭くすることなく、エッチングストッパー膜１０７の実効的な膜厚を大きくすることが可能である。しかしながら、オフセット絶縁膜１０４およびサイドウォール１０５をＳｉＮから構成すると、最終構造のトランジスタにおいてホットキャリア耐性が低下し、トランジスタ特性が劣化してしまうという、新たな問題が生じる。
【００２９】
したがって、この発明の目的は、エッチストップ、配線ショート、あるいはコンタクト抵抗の増加などの問題を起こすことなく、安定で信頼性の高い自己整合コンタクトを有する半導体装置の製造方法およびエッチング方法を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
半導体基板上に自己整合コンタクト構造を有する半導体装置の製造方法において、
半導体基板上に互いに間隔を有する第１のパターンおよび第２のパターンを形成する工程と、
第１のパターンおよび第２のパターンを覆うようにして第１の絶縁膜を形成する工程と、
第１の絶縁膜の上部の、第１のパターンと第２のパターンとの間の形状を反映した凹部に選択的に第１のエッチングストッパー膜を形成する工程と、
第１のエッチングストッパー膜をマスクとして、第１の絶縁膜の上部をエッチング除去する工程と、
第１の絶縁膜のうちのエッチング除去された部分に選択的に第２のエッチングストッパー膜を形成する工程と、
少なくとも第２のエッチングストッパー膜をマスクとして、第１のエッチングストッパー膜および第１の絶縁膜をエッチングすることにより、第１の絶縁膜に開口を形成する工程とを有する
ことを特徴とするものである。
【００３１】
この第１の発明において、典型的には、第２のエッチングストッパー膜を形成する工程の後、第２のエッチングストッパー膜上にエッチングマスクを形成する工程と、エッチングマスクおよび第２のエッチングストッパー膜をマスクとして、第１のエッチングストッパー膜および第１の絶縁膜をエッチングする工程とを有する。
【００３２】
この第１の発明において、典型的には、第１のパターンおよび第２のパターンは、第１の導電層上に第２の絶縁膜が設けられた積層構造を有し、第１の導電層および第２の絶縁膜の側壁にサイドウォールが設けられて構成される。そして、この第１の発明において、このサイドウォールを形成するために、典型的には、半導体基板上に第１の導電層および第２の絶縁膜を順次形成する工程と、第１の導電層および第２の絶縁膜をパターンニングする工程と、第１の導電層および第２の絶縁膜を覆うようにして全面に第３の絶縁膜を形成する工程と、第３の絶縁膜を全面エッチバックすることにより、パターンニングされた第１の導電層および第２の絶縁膜の側壁にサイドウォールを形成する工程とを有する。
【００３３】
この第１の発明において、典型的には、半導体基板表面に拡散層が形成され、開口が拡散層に達するように形成される。また、この第１の発明において、第１の絶縁膜に開口を形成する工程の後、第２のエッチングストッパー膜を除去し、第１の絶縁膜上に開口を通じて拡散層に接続する第２の導電層を形成する。
【００３４】
この第１の発明において、好適には、第１のエッチングストッパー膜は、窒化シリコン（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）、酸化アルミニウム（アルミナ、Ａｌ2 Ｏ3 ）、多結晶シリコンおよび非晶質シリコンからなる群より選ばれた材料からなる。
【００３５】
この第１の発明において、好適には、第２のエッチングストッパー膜は、ベーキングされたフォトレジストからなるが、窒化シリコンから構成するようにしてもよい。
【００３６】
この第１の発明において、典型的には、第１の絶縁膜は酸化シリコン膜である。また、この第１の絶縁膜の形成においては、第１の絶縁膜の上部が、その下層の形状を反映した凹部を有するように形成し、具体的には、第１の絶縁膜は、テトラエトキシシラン（ＴＥＯＳ）ガスを用いた低温熱ＣＶＤ法により４００℃程度の低温で形成される。
【００３７】
この第１の発明において、典型的には、半導体基板上に第１の導電層および第２の絶縁膜を順次形成する工程と、第１の導電層および第２の絶縁膜をパターンニングする工程と、第１の導電層および第２の絶縁膜を覆うようにして全面に第３の絶縁膜を形成する工程と、第３の絶縁膜を全面エッチバックすることにより、パターンニングされた第１の導電層および第２の絶縁膜の側壁にサイドウォールを形成する工程とを有する。
【００３８】
また、この第１の発明において、ＬＤＤ（Lightly Doped Drain ）構造を形成するために、典型的には、第１の導電層および第２の絶縁膜をパターンニングする工程の後、第３の絶縁膜を形成する工程の前に、第１のパターンおよび第２のパターンをマスクとして半導体基板に低濃度に不純物を導入することにより低濃度拡散層を形成し、その後、第１の導電層および第２の絶縁膜の側壁にサイドウォールを形成し、半導体基板上に第１のパターンおよび第２のパターンを形成した後、第１のパターンおよび第２のパターンをマスクとして、半導体基板に不純物を高濃度に導入することにより高濃度拡散層を形成することによって、ＬＤＤ構造を形成する。また、この第１の発明において、ＭＯＳ電界効果トランジスタを形成するために、好適には、半導体基板上に第１の導電層および第２の絶縁膜を形成する工程の前に、半導体基板にチャネル形成領域を形成する工程と、半導体基板表面にゲート絶縁膜を形成する工程とをさらに有する。そして、第１の導電層をゲート電極とし、ＬＤＤ構造の高濃度拡散層および低濃度拡散層をソース／ドレイン領域として、チャネル形成領域の上層のゲート絶縁膜と、第１の導電層と、ＬＤＤ構造の高濃度拡散層および低濃度拡散層とからＭＯＳ電界効果トランジスタが構成される。
【００３９】
この発明の第２の発明は、
基板上に第１の凹部を有するパターンを形成する工程と、
パターン上に絶縁膜を形成する工程と、
絶縁膜の第１の凹部を反映した第２の凹部内に第１のエッチングストッパー膜を形成する工程と、
第１のエッチングストッパー膜をマスクとして絶縁膜の上部をエッチング除去する工程と、
絶縁膜のうちのエッチング除去された部分に第２のエッチングストッパー膜を形成する工程と、
少なくとも第２のエッチングストッパー膜をマスクとして、第１のエッチングストッパー膜および絶縁膜を順次エッチングすることにより、絶縁膜に開口を形成する工程とを有する
ことを特徴とするエッチング方法である。
【００４０】
この第２の発明において、典型的には、第２のエッチングストッパー膜を形成する工程の後、第２のエッチングストッパー膜上にエッチングマスクを形成する工程を有し、第１のエッチングストッパー膜および絶縁膜のエッチングを、エッチングマスクおよび第２のエッチングストッパー膜をマスクとして行うようにする。
【００４１】
この第２の発明において、絶縁膜に対して第１のエッチングストッパー膜がエッチングにおいて十分なストッパとするために、典型的には、第１のエッチングストッパー膜は、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、多結晶シリコンおよび非晶質シリコンからなる群より選ばれた材料からなる。
【００４２】
この第２の発明において、第１のエッチングストッパー膜および絶縁膜に対する第２のエッチングストッパー膜のエッチング選択比を十分な値にするために、好適には、第２のエッチングストッパー膜は、ベーキングされたフォトレジストから構成される。
この第２の発明において、典型的には、絶縁膜は酸化シリコン膜である。また、この第２の発明において、この絶縁膜の上部に、その下層のパターンに形成された第１の凹部の形状を反映した第２の凹部が形成されるようにするために、典型的には、絶縁膜の形成はＴＥＯＳガスを用いた低温熱化学気相成長法により行う。
【００４３】
上述のように構成されたこの発明の第１の発明による半導体装置の製造方法によれば、第１のパターンと第２のパターンとの間の部分の形状を反映して第１の絶縁膜に形成された凹部内に第１のエッチングストッパー膜を形成し、この第１のエッチングストッパー膜をマスクとして、第１の絶縁膜の上部をエッチングし、このエッチングされた部分に第２のエッチングストッパー膜を形成し、少なくともこの第２のエッチングストッパー膜とをマスクとして、第１のエッチングストッパー膜および第１の絶縁膜を順次エッチングするようにしていることにより、第１のパターンと第２のパターンとの間の領域の第１の絶縁膜の部分に、第１のエッチングストッパー膜に対応した開口を自己整合的に形成することができる。
【００４４】
また、この発明の第２の発明によるエッチング方法によれば、第１の凹部が形成されたパターン上に第１の凹部が反映された第２の凹部を有する絶縁膜を形成し、この第２の凹部内に第１のエッチングストッパー膜を選択的に形成し、この第１のエッチングストッパー膜をマスクとして絶縁膜の上部をエッチングし、絶縁膜のエッチングされた部分に第２のエッチングストッパー膜を形成し、少なくともこの第２のエッチングストッパー膜をマスクとして、第１のエッチングストッパー膜および絶縁膜をエッチングするようにしていることにより、第１の凹部の上方の絶縁膜の部分に、第１のエッチングストッパー膜に対応した開口を自己整合的に形成することができる。
【００４５】
【発明の実施の形態】
以下、この発明の一実施形態について図面を参照しながら説明する。図１〜図８にこの一実施形態による半導体装置の製造方法を示す。
【００４６】
この発明の一実施形態による半導体装置の製造方法においては、まず、図１Ａに示すように、例えばＬＯＣＯＳ法により形成された素子分離絶縁膜（図示せず）を有するＳｉ基板１上に、例えば熱酸化法によりゲート絶縁膜２を形成する。次に、ゲート絶縁膜２上に、例えばＣＶＤ法により多結晶Ｓｉからなるゲート電極用層３を形成する。次に、ゲート電極用層３上に例えばＴＥＯＳガスを用いたＣＶＤ法によりＳｉＯ2 からなるオフセット絶縁膜４を形成する。
【００４７】
次に、図１Ｂに示すように、リソグラフィ工程により、オフセット絶縁膜４上にゲート電極形状を有するレジストパターン５を形成する。次に、このレジストパターン５をマスクとして、例えば反応性イオンエッチング（ＲＩＥ）法などの異方性のエッチング法により、オフセット絶縁膜４、ゲート電極用層３、ゲート絶縁膜２を順次エッチングする。これにより、上層にＳｉＯ2 からなるオフセット絶縁膜４が設けられたゲート電極６が形成される。その後、レジストパターン５を除去する。
【００４８】
次に、図２Ａに示すように、オフセット絶縁膜４をマスクとして、Ｓｉ基板１中に導電性不純物を低濃度にイオン注入することにより、オフセット絶縁膜４およびゲート電極６に対して、自己整合的にＬＤＤ拡散層７ａを形成する。
【００４９】
次に、図２Ｂに示すように、オフセット絶縁膜４、ゲート電極６およびゲート絶縁膜２を覆うようにして、全面に例えばＴＥＯＳガスを用いたＣＶＤ法により、ＳｉＯ2 膜８を形成する。
【００５０】
次に、図３Ａに示すように、例えばＲＩＥ法などの異方性のエッチング法により、全面エッチバックを行うことによりオフセット絶縁膜４およびゲート電極６の側壁面にサイドウォール９を形成する。
【００５１】
次に、図３Ｂに示すように、オフセット絶縁膜４およびサイドウォール９をマスクとしてＳｉ基板１中に導電性不純物を高濃度にイオン注入することにより、高濃度のソース／ドレイン拡散層７ｂを形成する。この高濃度のソースドレイン拡散層７ｂおよび低濃度のＬＤＤ拡散層７ａによりＬＤＤ構造のソース／ドレイン領域７が形成される。
【００５２】
次に、図４Ａに示すように、例えばＴＥＯＳガスを用い、基板温度を４００℃とした低温熱ＣＶＤ法により、全面にＬＴＯ(Low Temperature Oxide) 膜１０を形成する。このＬＴＯ膜１０の膜厚は例えば６００ｎｍである。ここで、ＬＴＯ膜１０の形成におけるＣＶＤ条件の一例を挙げると、プロセスガスとして、Ｎ2 ガス、Ｏ2 ガスおよびＴＥＯＳガスの混合ガスを用い、それらの流量をそれぞれ５４ｓｌｍ、２０ｓｌｍおよび１０ｓｌｍとし、Ｏ3 ガスを１０ｇ／Ｎｍ3 とする。ＬＴＯ膜１０は、サイドウォール９間の形状が反映されて上部に凹部１０ａが形成される。
【００５３】
次に、図４Ｂに示すように、例えば減圧ＣＶＤ法により全面にＳｉＮ膜１１を形成する。このＳｉＮ膜１１の膜厚は例えば２００ｎｍである。
【００５４】
次に、図５Ａに示すように、例えばＲＩＥ法などの異方性のエッチング法によって全面エッチバックを行うことにより、ＬＴＯ膜１０の凹部１０ａの内部にＳｉＮ膜１１を残す。なお、凹部１０ａはＬＴＯ膜１０の上部の他の凹部に比して非常に狭いため、凹部１０ａの内部にはＳｉＮ膜１１の部分が残されるが、他の凹部においてはＳｉＮ膜１１の部分はエッチング除去される。
【００５５】
次に、図５Ｂに示すように、凹部１０ａの内部に残されたＳｉＮ膜１１をマスクとして、例えばＲＩＥ法によりＬＴＯ膜１０を例えば３００ｎｍ程度エッチングする。
【００５６】
次に、図６Ａに示すように、ＬＴＯ膜１０上の全面にレジスト膜１２をコーティングし、ＵＶキュア処理を行う。このレジスト膜１２の膜厚は例えば６００ｎｍである。
【００５７】
次に、図６Ｂに示すように、異方性のエッチング法によって全面エッチバックを行うことにより、ＳｉＮ膜１１の上面が露出するまでレジスト膜１２をエッチングする。ここで、このエッチング条件の一例を挙げると、エッチング装置としてマグネトロンエッチング装置を用い、エッチングガスとしてＯ2 ガスとＡｒガスとの混合ガスを用い、それらの流量をそれぞれ４３ｓｃｃｍ、２０ｓｃｃｍとし、圧力を２６．６Ｐａ、ＲＦパワー（周波数１３．５６ＭＨｚ）を３００Ｗとする。
【００５８】
次に、図７Ａに示すように、リソグラフィ工程により、全面に、コンタクトホールの形成領域に開口を有するレジストパターン１３を形成する。
【００５９】
次に、図７Ｂに示すように、レジストパターン１３およびレジスト膜１２をマスクとして、異方性のエッチング法によりＳｉＮ膜１１およびＬＴＯ膜１０を順次エッチングする。これによって、ＬＴＯ膜１０の部分にコンタクトホール１４が形成される。なお、このコンタクトホール１４は、その上部においては、凹部１０ａに残されたＳｉＮ膜１１によって自己整合的に形成され、その底部においては、凹部１０ａに残されたＳｉＮ膜１１またはサイドウォール９に対して自己整合的に形成される。ここで、このコンタクトホール１４の形成におけるエッチング条件の一例を挙げると、エッチング装置としてマグネトロンエッチング装置を用い、エッチングガスとしてＣ4 Ｆ8 ガス、ＣＯガス、Ａｒガス、およびＯ2 ガスの混合ガスを用い、それらの流量をそれぞれ１５ｓｃｃｍ、１５０ｓｃｃｍ、３００ｓｃｃｍおよび７ｓｃｃｍとし、圧力を４Ｐａ、ＲＦパワー（周波数１３．５６ＭＨｚ）を１５００Ｗとする。その後、レジストパターン１３およびレジスト膜１２を除去する。
【００６０】
次に、図８に示すように、コンタクトホール１４の底面および内壁面を覆うようにして、例えばアルミニウム（Ａｌ）からなる導電層を形成し、パターンニングする。これにより、ソース／ドレイン領域７に接続した上層配線１５が形成される。
【００６１】
その後、従来公知の方法により、層間絶縁膜、接続孔、接続孔プラグ、配線を順次繰り返し形成することにより、ＳＡＣを有する所望の半導体装置が製造される。
【００６２】
以上説明したように、この一実施形態による半導体装置の製造方法によれば、レジストパターン１３によるコンタクトパターンサイズを適当に設定することにより、コンタクトホール１４の形成における位置合わせのための設計余裕を不要にすることができる。また、このエッチング方法を用いて製造される素子のサイズ（例えばセルサイズ）の縮小化を図ることができる。また、従来のような例えばＳｉＮ膜からなるエッチングストッパー膜を用いる必要がなくなるため、エッチングストッパー膜に対してエッチング選択比が高くなるような条件下でのエッチング法を用いる必要がなくなる。そのため、コンタクトホールの形成の際のエッチストップを考慮する必要がなくなるので、コンタクトホール１４の形成におけるエッチング条件の選択の自由度を増加させることができ、例えば酸素添加などの方法により抜け性のより条件を採用することも可能となる。また、従来のようなエッチングストッパー膜を形成する必要がないことにより、ソース／ドレイン領域７と上層配線１５とのコンタクトにおけるコンタクト面積を増加させることができるので、コンタクト抵抗の増加を抑制することができるとともに、オフセット絶縁膜４およびサイドウォール９の材料としてＳｉＯ2 を用いることができるので、トランジスタにおけるホットキャリア耐性を確保することができる。
【００６３】
以上、この発明の一実施形態について具体的に説明したが、この発明は、上述の一実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。例えば、この発明はダイナミックＲＡＭ（ＤＲＡＭ）あるいはスタティックＲＡＭ（ＳＲＡＭ）などのＭＯＳトランジスタの半導体装置や、バイポーラ系の半導体装置、あるいはＡ／Ｄコンバータなど、自己整合的に形成されるコンタクトホールを有する半導体装置であれば、いかなる装置にも適用することができる。
【００６４】
また、例えば、上述の実施形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いてもよい。
【００６５】
また、例えば上述の一実施形態においては、オフセット絶縁膜４およびサイドウォール９の材料として、ＳｉＯ2 膜を用いているが、オフセット絶縁膜４およびサイドウォール９の材料として、ＳｉＮを用いることも可能である。
【００６６】
また、例えば上述の一実施形態において、上層配線１５の材料としてＡｌを用いているが、上層配線１５の材料として、多結晶Ｓｉや銅（Ｃｕ）を用いることも可能である。また、上層配線１５は単層構造を有しているが、上層配線１５を積層構造にすることも可能である。
【００６７】
また、例えば上述の一実施形態において、ゲート電極６は単層構造を有しているが、ポリサイド構造などの２層構造、あるいは３層以上の構造にすることも可能である。また、上層配線１５もＡｌ膜からなる同様の単層構造を有しているが、ゲート電極６と同様の積層構造にすることも可能である。
【００６８】
また、例えば上述の一実施形態において、第１のエッチングストッパー膜として、ＳｉＮ膜１１を用いているが、多結晶Ｓｉ膜や非晶質Ｓｉ膜を用いることも可能である。この場合、コンタクト部以外の多結晶Ｓｉや非晶質Ｓｉ膜を除去する工程をさらに有する。また、上述の一実施形態においては、第２のエッチングストッパー膜としてレジスト膜１２を用いているが、ＳｉＮ膜を用いることも可能である。
【００６９】
【発明の効果】
以上説明したように、この発明の第１の発明による半導体装置の製造方法によれば、エッチストップ、配線ショート、あるいはコンタクト抵抗の増加などの問題を引き起こすことなく、安定で信頼性の高い自己整合コンタクトを有する半導体装置を製造することができる。
【００７０】
この発明の第２の発明によるエッチング方法によれば、凹部を有するパターン上に形成された絶縁膜に対して、凹部の内側の領域における絶縁膜の部分に自己整合的に開口を形成することができるので、位置合わせの設計余裕を小さくすることができるとともに、このエッチング方法を用いて製造される素子サイズの縮小化を図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図２】この発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図３】この発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図４】この発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図５】この発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図６】この発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図７】この発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図８】この発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図９】従来技術による自己整合コンタクトを有する半導体装置を示す断面図である。
【図１０】従来技術による自己整合コンタクトを有する半導体装置の製造方法を説明するための断面図である。
【図１１】従来技術による自己整合コンタクトを有する半導体装置の製造方法を説明するための断面図である。
【図１２】従来技術による自己整合コンタクトを有する半導体装置の製造方法を説明するための断面図である。
【図１３】従来技術による自己整合コンタクトを有する半導体装置の製造方法を説明するための断面図である。
【図１４】従来技術による自己整合コンタクトを有する半導体装置の製造方法を説明するための断面図である。
【図１５】従来技術による自己整合コンタクトを有する半導体装置の製造方法の問題点を説明するための断面図である。
【図１６】従来技術による自己整合コンタクトを有する半導体装置の製造方法の問題点を説明するための断面図である。
【符号の説明】
１・・・Ｓｉ基板、４・・・オフセット絶縁膜、６・・・ゲート電極、７・・・ソース／ドレイン領域、７ａ・・・ＬＤＤ拡散層、７ｂ・・・ソース／ドレイン拡散層、８・・・サイドウォール、１０・・・ＬＴＯ膜、１０ａ・・・凹部、１１・・・ＳｉＮ膜、１２・・・レジスト膜、１３・・・レジストパターン、１４・・・コンタクトホール、１５・・・上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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