(57)【特許請求の範囲】
【請求項１】
テストモード信号とリフレッシュ要求信号とに応答して、リダンダントセルをリフレッシュさせるためのリダンダントセルリフレッシュ信号を発生させるリダンダントセルリフレッシュ信号発生部と、
リダンダントセルテストモード信号と前記リダンダントセルリフレッシュ信号とに応答して、ノーマルメインワードラインイネーブル信号とリダンダントメインワードラインイネーブル信号とを発生させるワードラインイネーブル信号発生部と、
前記リダンダントセルテストモード信号と、前記リダンダントセルリフレッシュ信号と、前記ノーマルメインワードラインイネーブル信号と、前記リダンダントメインワードラインイネーブル信号と、複数のローアドレス信号とに応答して、ノーマルメインワードラインとリダンダントメインワードラインとを同時に制御し、ノーマルセルとリダンダントセルとを同時にリフレッシュさせるワードラインドライバとを備えていることを特徴とする半導体メモリ素子のリフレッシュ装置。
【請求項２】
複数の外部アドレス信号をバッファリングして、複数の内部アドレス信号を発生させるアドレスバッファと、
リフレッシュ要求信号に応答して、複数のリフレッシュアドレス信号を発生させるリフレッシュカウンタと、
前記リフレッシュ要求信号に応答して、前記複数の内部アドレス信号を制御するための内部アドレスラッチ信号と、前記複数のリフレッシュアドレス信号を制御するためのリフレッシュアドレスラッチ信号とを発生させるリフレッシュアドレス制御部と、
前記内部アドレスラッチ信号と前記リフレッシュアドレスラッチ信号とに応答して、前記複数の内部アドレス信号と前記複数のリフレッシュアドレス信号とをマルチプレックスして、複数のローアドレス信号を発生させるアドレスマルチプレクサとを備えていることを特徴とする請求項１記載の半導体メモリ素子のリフレッシュ装置。
【請求項３】
前記リダンダントセルリフレッシュ信号発生部が、
ソース端子及びドレイン端子が電源電圧端と第１ノードとにそれぞれ接続されており、プリチャージ信号の反転信号がゲート端子に印加されるように構成された第１１トランジスタと、
前記第１ノードと接地電圧端との間に直列に接続されており、それぞれのゲート端子にリフレッシュ要求信号とテストモード信号とが印加されるように構成された第１トランジスタ及び第２トランジスタと、
前記第１ノードからの信号をラッチするように構成された第１ラッチ回路と、
前記第１ラッチ回路からの出力信号を反転させる第１インバータ及び該第１インバータからの出力信号を反転させる第２インバータとを備えていることを特徴とする請求項１記載の半導体メモリ素子のリフレッシュ装置。
【請求項４】
前記ワードラインイネーブル信号発生部が、
リペア信号とリダンダントセルテストモード信号とを論理演算する第１論理演算素子と、
前記第１論理演算素子の出力信号とローアクティブ信号とを論理演算して、前記ノーマルメインワードラインイネーブル信号を発生させる第１論理回路と、
前記リダンダントセルリフレッシュ信号の反転信号と第１論理演算素子の出力信号とを論理演算する第２論理演算素子と、
前記第２論理演算素子の出力信号とローアクティブ信号とを論理演算して、前記リダンダントメインワードラインイネーブル信号を発生させる第２論理回路とを備えていることを特徴とする請求項１記載の半導体メモリ素子のリフレッシュ装置。
【請求項５】
前記ワードラインドライバが、
プリデコーダイネーブル信号を受信し、前記複数のローアドレス信号をデコーディングして、前記ノーマルメインワードラインを制御するための所定個数のデコーディングされたノーマルローアドレス信号を発生させるノーマルプリデコーダと、
リダンダントセルテストモード信号と、前記リダンダントセルリフレッシュ信号と、前記プリデコーダイネーブル信号と、複数のブロック選択アドレス信号とを受信し、前記複数のローアドレス信号をデコーディングして、前記リダンダントメインワードラインを制御するための所定個数のデコーディングされたリダンダントローアドレス信号を発生させるリダンダントプリデコーダと、
前記所定個数のノーマルローアドレス信号と前記ノーマルメインワードラインイネーブル信号とに応答して、前記ノーマルメインワードラインを制御し、前記ノーマルセルをリフレッシュさせるノーマルメインワードラインドライバと、
前記所定個数のリダンダントローアドレス信号と前記リダンダントメインワードラインイネーブル信号とに応答して、前記リダンダントメインワードラインを制御し、前記リダンダントセルをリフレッシュさせるリダンダントメインワードラインドライバとを備えていることを特徴とする請求項１記載の半導体メモリ素子のリフレッシュ装置。
【請求項６】
前記ノーマルプリデコーダが、前記プリデコーダイネーブル信号を受信し、前記複数のローアドレス信号のうち、第１ローアドレス信号及び第２ローアドレス信号をデコーディングして、デコーディングされた第１ノーマルローアドレス信号、第２ノーマルローアドレス信号、第３ノーマルローアドレス信号及び第４ノーマルローアドレス信号を発生させる第３デコーディング部と、
前記プリデコーダイネーブル信号を受信し、前記複数のローアドレス信号のうち、第３ローアドレス信号及び第４ローアドレス信号をデコーディングして、デコーディングされた第５ノーマルローアドレス信号、第６ノーマルローアドレス信号、第７ノーマルローアドレス信号及び第８ノーマルローアドレス信号を発生させる第４デコーディング部と、
を備えていることを特徴とする請求項５記載の半導体メモリ素子のリフレッシュ装置。
【請求項７】
前記リダンダントプリデコーダが、前記リダンダントセルテストモード信号と、前記リダンダントセルリフレッシュ信号と、前記複数のブロック選択アドレス信号とに応答して、リフレッシュを行うブロックを選択するリフレッシュブロック選択部と、
該リフレッシュブロック選択部の出力信号と、前記プリデコーダイネーブル信号とを受信し、前記複数のローアドレス信号のうち、第１ローアドレス信号及び第２ローアドレス信号をデコーディングして、前記リダンダントメインワードラインを制御するためのデコーディングされた第１リダンダントローアドレス信号、第２リダンダントローアドレス信号、第３リダンダントローアドレス信号及び第４リダンダントローアドレス信号を発生させる第１デコーディング部と、
前記リフレッシュブロック選択部の出力信号と、前記プリデコーダイネーブル信号とを受信し、前記複数のローアドレス信号のうち、第３ローアドレス信号及び第４ローアドレス信号をデコーディングして、前記リダンダントメインワードラインを制御するためのデコーディングされた第５リダンダントローアドレス信号、第６リダンダントローアドレス信号、第７リダンダントローアドレス信号及び第８リダンダントローアドレス信号を発生させる第２デコーディング部と、を備えていることを特徴とする請求項５記載の半導体メモリ素子のリフレッシュ装置。
【請求項８】
前記ノーマルメインワードラインドライバが、
ソース端子及びドレイン端子が電源電圧端と第１ノードとにそれぞれ接続されており、ゲート端子にプリチャージ信号の反転信号が印加されるように構成された第１４トランジスタと、
前記第３ノードと接地電圧端との間に直列に接続されており、それぞれのゲート端子に前記ノーマルローアドレス信号と、前記ノーマルメインワードラインイネーブル信号とが印加されるように構成された第６トランジスタ、第７トランジスタ及び第８トランジスタと、
前記第３ノードからの信号をラッチして、前記ノーマルメインワードラインを制御するように構成された第３ラッチ回路とを備えていることを特徴とする請求項５記載の半導体メモリ素子のリフレッシュ装置。
【請求項９】
前記リダンダントメインワードラインドライバが、
ソース端子及びドレイン端子が電源電圧端と第２ノードとにそれぞれ接続されており、ゲート端子にプリチャージ信号の反転信号が印加されるように構成された第１２トランジスタと、
前記第２ノードと接地電圧端との間に直列に接続されており、それぞれのゲート端子に前記デコーディングされたリダンダントローアドレス信号と、前記リダンダントメインワードラインイネーブル信号とが印加されるように構成された第３トランジスタ、第４トランジスタ及び第５トランジスタと、
前記第２ノードからの信号をラッチして、前記リダンダントメインワードラインを制御するように構成された第２ラッチ回路とを備えていることを特徴とする請求項５記載の半導体メモリ素子のリフレッシュ装置。
【請求項１０】
テストモード信号とリフレッシュ要求信号とに応答して、リダンダントセルリフレッシュ信号を発生させるリダンダントセルリフレッシュ信号発生ステップと、
リダンダントセルテストモード信号と前記リダンダントセルリフレッシュ信号とに応答して、ノーマルメインワードラインイネーブル信号とリダンダントメインワードラインイネーブル信号とを発生させるワードラインイネーブル信号発生ステップと、
前記リダンダントセルテストモード信号と、前記リダンダントセルリフレッシュ信号とを受信し、複数のローアドレス信号をデコーディングして、所定個数のデコーディングされたリダンダントローアドレス信号を発生させるリダンダントプリデコーディングステップと、
前記複数のローアドレス信号をデコーディングして、所定個数のデコーディングされたノーマルローアドレス信号を発生させるノーマルプリデコーディングステップと、
前記リダンダントローアドレス信号及び前記ノーマルローアドレス信号と、前記ノーマルメインワードラインイネーブル信号及び前記リダンダントメインワードラインイネーブル信号とに応答して、ノーマルメインワードラインとリダンダントメインワードラインとを同時に制御するワードライン制御ステップと、
同時に制御された前記ノーマルメインワードラインと前記リダンダントメインワードラインとに対応するノーマルセルとリダンダントセルとを同時にリフレッシュさせるリフレッシュステップとを含むことを特徴とする半導体メモリ素子のリフレッシュ方法。
【請求項１１】
複数の外部アドレス信号をバッファリングして、複数の内部アドレス信号を発生させる内部アドレス信号発生ステップと、
リフレッシュ要求信号に応答して、複数のリフレッシュアドレス信号を発生させるリフレッシュアドレス信号発生ステップと、
ローアクティブ信号と前記リフレッシュ要求信号とに応答して、前記複数の内部アドレス信号を制御するための内部アドレスラッチ信号と、前記複数のリフレッシュアドレスを制御するためのリフレッシュアドレスラッチ信号とを発生させるアドレスラッチ信号発生ステップと、
前記内部アドレスラッチ信号と前記リフレッシュアドレスラッチ信号とに応答して、前記複数の内部アドレス信号と前記複数のリフレッシュアドレスとをマルチプレックスして、前記複数のローアドレス信号を発生させるローアドレス信号発生ステップとを含むことを特徴とする請求項１０記載の半導体メモリ素子のリフレッシュ方法。
【請求項１２】
前記ノーマルプリデコーディングステップが、プリデコーダイネーブル信号を受信し、前記複数のローアドレス信号をデコーディングして、前記ノーマルメインワードラインを制御するための所定個数のデコーディングされたノーマルローアドレス信号を発生させ、
前記リダンダントプリデコーディングステップが、前記リダンダントセルテストモード信号と、前記リダンダントセルリフレッシュ信号と、前記プリデコーダイネーブル信号と、複数のブロック選択アドレス信号とを受信し、前記複数のローアドレス信号をデコーディングして、前記リダンダントメインワードラインを制御するための所定個数のデコーディングされたリダンダントローアドレス信号を発生させることを特徴とする請求項１０記載の半導体メモリ素子のリフレッシュ方法。
【請求項１３】
前記ワードライン制御ステップが、
前記ノーマルメインワードラインを制御するための前記所定個数のデコーディングされたノーマルローアドレス信号と、前記ノーマルメインワードラインイネーブル信号と、プリチャージ信号とに応答して、前記ノーマルメインワードラインを制御するステップと、
前記リダンダントメインワードラインを制御するための前記所定個数のデコーディングされたリダンダントローアドレス信号と、前記リダンダントメインワードラインイネーブル信号と、前記プリチャージ信号とに応答して、前記リダンダントメインワードラインを制御するステップとを含むことを特徴とする請求項１０記載の半導体メモリ素子のリフレッシュ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子のリフレッシュ装置及びリフレッシュ方法に関し、特に、一つのテストモードでノーマルメインワードラインとリダンダントメインワードラインとを同時にイネーブルさせ、ノーマルセルとリダンダントセルとを同時にリフレッシュさせることができる半導体メモリ素子のリフレッシュ装置及びリフレッシュ方法に関する。
【０００２】
【従来の技術】
一般に、同期式ＤＲＡＭのセルにはノーマルセルと、リダンダントセルとがあって、ノーマルセルの故障時にはリダンダントセルを代用することができる。この際、リダンダントセルにも故障があるか否かを確認すべきであるので、故障したノーマルセルをリダンダントセルに置き換えることができるように、ノーマルセルとリダンダントセルとの両方をテストしておかなければならない。
【０００３】
しかしながら、ノーマルセルとリダンダントセルとの両方をテストするためには、後述のように、テストモードを個別に切り替えて行う必要があり、テスト時間が長くなってしまうという問題があった。テスト時間を短縮するために、ノーマルセルとリダンダントセルとを一つのテストモードで同時にテストすることも検討されたが、実現されなかった。ノーマルセルとリダンダントセルとを同時にテストしようとすると、リダンダントセルをリフレッシュさせることができなくなってしまうからである。
【０００４】
以下、上述したような問題点を有する従来の半導体メモリ素子のリフレッシュ装置について、図１を参照して具体的に説明する。
【０００５】
図１は、従来の半導体メモリ素子のリフレッシュ装置の構成を示したブロック図である。
【０００６】
図示したように、従来の半導体メモリ素子のリフレッシュ装置は、アドレスバッファ１０と、リフレッシュカウンタ２０と、リフレッシュアドレス制御部３０と、アドレスマルチプレクサ４０と、ワードラインイネーブル信号発生部５０と、リダンダントプリデコーダ６０と、ノーマルプリデコーダ７０と、リダンダントメインワードラインドライバ８０と、ノーマルメインワードラインドライバ９０とで構成されている。
【０００７】
リフレッシュカウンタ２０は、リフレッシュ要求信号ＲＦＨに応答して、複数のリフレッシュアドレス信号ＲＦＨ＿ＡＤＤを発生させるように構成されており、アドレスマルチプレクサ４０は、アドレスバッファ１０から発生された複数の内部アドレス信号ＩＮ＿ＡＤＤと、上記リフレッシュアドレス信号ＲＦＨ＿ＡＤＤとをマルチプレックスして、複数のローアドレス信号ＢＸＡ＜３：６＞を発生させるように構成されている。
【０００８】
複数のローアドレス信号ＢＸＡ＜３：６＞は、ノーマルプリデコーダ７０でノーマルローアドレス信号ＡＸ３４＜０：３＞、ＡＸ５６＜０：３＞へと変換され、これを受信したノーマルメインワードラインドライバ９０によって、各ノーマルセルを駆動するように構成されている。
【０００９】
また、複数のローアドレス信号ＢＸＡ＜３：６＞は、リダンダントプリデコーダ６０でリダンダントローアドレス信号ＲＡＸ３４＜０：３＞、ＲＡＸ５６＜０：３＞へと変換され、これを受信したリダンダントメインワードラインドライバ８０によって、各リダンダントセルを駆動するように構成されている。
【００１０】
このような構成により、一定の時間（６４ｍｓ）毎にリフレッシュ動作を行って各ＤＲＡＭセルに格納されたデータを維持することが可能となっている。
【００１１】
ところが、リフレッシュカウンタ２０は、ノーマルセルをリフレッシュさせるのに必要な数のリフレッシュアドレス信号ＲＦＨ＿ＡＤＤだけを発生させるように構成されている。そのため、上述のように、ノーマルセルとリダンダントセルとの両方をテストする場合、リダンダントセルをリフレッシュさせてテストを行うためには、ノーマルセルとは別に、リダンダントセルをテストする必要があり、テスト時間が長くなってしまうという問題点があった。
【００１２】
【発明が解決しようとする課題】
本発明は上記課題を解決するためになされたものであって、一つのテストモードでノーマルセルとリダンダントセルとを同時にリフレッシュさせ、テスト時間を短縮することができる半導体メモリ素子のリフレッシュ装置及びリフレッシュ方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体メモリ素子のリフレッシュ装置は、テストモード信号とリフレッシュ要求信号とに応答して、リダンダントセルをリフレッシュさせるためのリダンダントセルリフレッシュ信号を発生させるリダンダントセルリフレッシュ信号発生部と、リダンダントセルテストモード信号と前記リダンダントセルリフレッシュ信号とに応答して、ノーマルメインワードラインイネーブル信号とリダンダントメインワードラインイネーブル信号とを発生させるワードラインイネーブル信号発生部と、前記リダンダントセルテストモード信号と、前記リダンダントセルリフレッシュ信号と、前記ノーマルメインワードラインイネーブル信号と、前記リダンダントメインワードラインイネーブル信号と、複数のローアドレス信号とに応答して、ノーマルメインワードラインとリダンダントメインワードラインとを同時に制御し、ノーマルセルとリダンダントセルとを同時にリフレッシュさせるワードラインドライバとを備えていることを特徴としている。
【００１４】
ここで、複数の外部アドレス信号をバッファリングして、複数の内部アドレス信号を発生させるアドレスバッファと、リフレッシュ要求信号に応答して、複数のリフレッシュアドレス信号を発生させるリフレッシュカウンタと、前記リフレッシュ要求信号に応答して、前記複数の内部アドレス信号を制御するための内部アドレスラッチ信号と、前記複数のリフレッシュアドレス信号を制御するためのリフレッシュアドレスラッチ信号とを発生させるリフレッシュアドレス制御部と、前記内部アドレスラッチ信号と前記リフレッシュアドレスラッチ信号とに応答して、前記複数の内部アドレス信号と前記複数のリフレッシュアドレス信号とをマルチプレックスして、複数のローアドレス信号を発生させるアドレスマルチプレクサとを備えていることが望ましい。
【００１５】
また、前記リダンダントセルリフレッシュ信号発生部が、ソース端子及びドレイン端子が電源電圧端と第１ノードとにそれぞれ接続されており、プリチャージ信号の反転信号がゲート端子に印加されるように構成された第１１トランジスタと、前記第１ノードと接地電圧端との間に直列に接続されており、それぞれのゲート端子にリフレッシュ要求信号とテストモード信号とが印加されるように構成された第１トランジスタ及び第２トランジスタと、前記第１ノードからの信号をラッチするように構成された第１ラッチ回路と、前記第１ラッチ回路からの出力信号を反転させる第１インバータ及び該第１インバータからの出力信号を反転させる第２インバータとを備えていることが望ましい。
【００１６】
また、前記ワードラインイネーブル信号発生部が、リペア信号とリダンダントセルテストモード信号とを論理演算する第１論理演算素子と、前記第１論理演算素子の出力信号とローアクティブ信号とを論理演算して、前記ノーマルメインワードラインイネーブル信号を発生させる第１論理回路と、前記リダンダントセルリフレッシュ信号の反転信号と第１論理演算素子の出力信号とを論理演算する第２論理演算素子と、前記第２論理演算素子の出力信号とローアクティブ信号とを論理演算して、前記リダンダントメインワードラインイネーブル信号を発生させる第２論理回路とを備えていることが望ましい。
【００１７】
また、前記ワードラインドライバが、プリデコーダイネーブル信号を受信し、前記複数のローアドレス信号をデコーディングして、前記ノーマルメインワードラインを制御するための所定個数のデコーディングされたノーマルローアドレス信号を発生させるノーマルプリデコーダと、リダンダントセルテストモード信号と、前記リダンダントセルリフレッシュ信号と、前記プリデコーダイネーブル信号と、複数のブロック選択アドレス信号とを受信し、前記複数のローアドレス信号をデコーディングして、前記リダンダントメインワードラインを制御するための所定個数のデコーディングされたリダンダントローアドレス信号を発生させるリダンダントプリデコーダと、前記所定個数のノーマルローアドレス信号と前記ノーマルメインワードラインイネーブル信号とに応答して、前記ノーマルメインワードラインを制御し、前記ノーマルセルをリフレッシュさせるノーマルメインワードラインドライバと、前記所定個数のリダンダントローアドレス信号と前記リダンダントメインワードラインイネーブル信号とに応答して、前記リダンダントメインワードラインを制御し、前記リダンダントセルをリフレッシュさせるリダンダントメインワードラインドライバとを備えていることが望ましい。
【００１８】
また、前記ノーマルプリデコーダが、前記プリデコーダイネーブル信号を受信し、前記複数のローアドレス信号のうち、第１ローアドレス信号及び第２ローアドレス信号をデコーディングして、デコーディングされた第１ノーマルローアドレス信号、第２ノーマルローアドレス信号、第３ノーマルローアドレス信号及び第４ノーマルローアドレス信号を発生させる第３デコーディング部と、前記プリデコーダイネーブル信号を受信し、前記複数のローアドレス信号のうち、第３ローアドレス信号及び第４ローアドレス信号をデコーディングして、デコーディングされた第５ノーマルローアドレス信号、第６ノーマルローアドレス信号、第７ノーマルローアドレス信号及び第８ノーマルローアドレス信号を発生させる第４デコーディング部とを備えていることが望ましい。
【００１９】
また、前記リダンダントプリデコーダが、前記リダンダントセルテストモード信号と、前記リダンダントセルリフレッシュ信号と、前記複数のブロック選択アドレス信号とに応答して、リフレッシュを行うブロックを選択するリフレッシュブロック選択部と、該リフレッシュブロック選択部の出力信号と、前記プリデコーダイネーブル信号とを受信し、前記複数のローアドレス信号のうち、第１ローアドレス信号及び第２ローアドレス信号をデコーディングして、前記リダンダントメインワードラインを制御するためのデコーディングされた第１リダンダントローアドレス信号、第２リダンダントローアドレス信号、第３リダンダントローアドレス信号及び第４リダンダントローアドレス信号を発生させる第１デコーディング部と、前記リフレッシュブロック選択部の出力信号と、前記プリデコーダイネーブル信号とを受信し、前記複数のローアドレス信号のうち、第３ローアドレス信号及び第４ローアドレス信号をデコーディングして、前記リダンダントメインワードラインを制御するためのデコーディングされた第５リダンダントローアドレス信号、第６リダンダントローアドレス信号、第７リダンダントローアドレス信号及び第８リダンダントローアドレス信号を発生させる第２デコーディング部とを備えていることが望ましい。
【００２０】
また、前記ノーマルメインワードラインドライバが、ソース端子及びドレイン端子が電源電圧端と第１ノードとにそれぞれ接続されており、ゲート端子にプリチャージ信号の反転信号が印加されるように構成された第１４トランジスタと、前記第３ノードと接地電圧端との間に直列に接続されており、それぞれのゲート端子に前記ノーマルローアドレス信号と、前記ノーマルメインワードラインイネーブル信号とが印加されるように構成された第６トランジスタ、第７トランジスタ及び第８トランジスタと、前記第３ノードからの信号をラッチして、前記ノーマルメインワードラインを制御するように構成された第３ラッチ回路とを備えていることが望ましい。
【００２１】
また、前記リダンダントメインワードラインドライバが、ソース端子及びドレイン端子が電源電圧端と第２ノードとにそれぞれ接続されており、ゲート端子にプリチャージ信号の反転信号が印加されるように構成された第１２トランジスタと、前記第２ノードと接地電圧端との間に直列に接続されており、それぞれのゲート端子に前記デコーディングされたリダンダントローアドレス信号と、前記リダンダントメインワードラインイネーブル信号とが印加されるように構成された第３トランジスタ、第４トランジスタ及び第５トランジスタと、前記第２ノードからの信号をラッチして、前記リダンダントメインワードラインを制御するように構成された第２ラッチ回路とを備えていることが望ましい。
【００２２】
一方、本発明に係る半導体メモリ素子のリフレッシュ方法は、テストモード信号とリフレッシュ要求信号とに応答して、リダンダントセルリフレッシュ信号を発生させるリダンダントセルリフレッシュ信号発生ステップと、リダンダントセルテストモード信号と前記リダンダントセルリフレッシュ信号とに応答して、ノーマルメインワードラインイネーブル信号とリダンダントメインワードラインイネーブル信号とを発生させるワードラインイネーブル信号発生ステップと、前記リダンダントセルテストモード信号と、前記リダンダントセルリフレッシュ信号とを受信し、複数のローアドレス信号をデコーディングして、所定個数のデコーディングされたリダンダントローアドレス信号を発生させるリダンダントプリデコーディングステップと、前記複数のローアドレス信号をデコーディングして、所定個数のデコーディングされたノーマルローアドレス信号を発生させるノーマルプリデコーディングステップと、前記リダンダントローアドレス信号及び前記ノーマルローアドレス信号と、前記ノーマルメインワードラインイネーブル信号及び前記リダンダントメインワードラインイネーブル信号とに応答して、ノーマルメインワードラインとリダンダントメインワードラインとを同時に制御するワードライン制御ステップと、同時に制御された前記ノーマルメインワードラインと前記リダンダントメインワードラインとに対応するノーマルセルとリダンダントセルとを同時にリフレッシュさせるリフレッシュステップとを含むことを特徴としている。
【００２３】
ここで、複数の外部アドレス信号をバッファリングして、複数の内部アドレス信号を発生させる内部アドレス信号発生ステップと、リフレッシュ要求信号に応答して、複数のリフレッシュアドレス信号を発生させるリフレッシュアドレス信号発生ステップと、ローアクティブ信号と前記リフレッシュ要求信号とに応答して、前記複数の内部アドレス信号を制御するための内部アドレスラッチ信号と、前記複数のリフレッシュアドレスを制御するためのリフレッシュアドレスラッチ信号とを発生させるアドレスラッチ信号発生ステップと、前記内部アドレスラッチ信号と前記リフレッシュアドレスラッチ信号とに応答して、前記複数の内部アドレス信号と前記複数のリフレッシュアドレスとをマルチプレックスして、前記複数のローアドレス信号を発生させるローアドレス信号発生ステップとを含むことが望ましい。
【００２４】
また、前記ノーマルプリデコーディングステップが、プリデコーダイネーブル信号を受信し、前記複数のローアドレス信号をデコーディングして、前記ノーマルメインワードラインを制御するための所定個数のデコーディングされたノーマルローアドレス信号を発生させ、前記リダンダントプリデコーディングステップが、前記リダンダントセルテストモード信号と、前記リダンダントセルリフレッシュ信号と、前記プリデコーダイネーブル信号と、複数のブロック選択アドレス信号とを受信し、前記複数のローアドレス信号をデコーディングして、前記リダンダントメインワードラインを制御するための所定個数のデコーディングされたリダンダントローアドレス信号を発生させることが望ましい。
【００２５】
また、前記ワードライン制御ステップが、前記ノーマルメインワードラインを制御するための前記所定個数のデコーディングされたノーマルローアドレス信号と、前記ノーマルメインワードラインイネーブル信号と、プリチャージ信号とに応答して、前記ノーマルメインワードラインを制御するステップと、前記リダンダントメインワードラインを制御するための前記所定個数のデコーディングされたリダンダントローアドレス信号と、前記リダンダントメインワードラインイネーブル信号と、前記プリチャージ信号とに応答して、前記リダンダントメインワードラインを制御するステップとを含むことが望ましい。
【００２６】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明の好ましい実施の形態を説明する。
【００２７】
図２は、本発明の好ましい実施の形態に係る半導体メモリ素子のリフレッシュ装置の構成を示したブロック図である。
【００２８】
図示したように、本発明の実施の形態に係る半導体メモリ素子のリフレッシュ装置は、アドレスバッファ１１０と、リフレッシュカウンタ１２０と、リフレッシュアドレス制御部１３０と、アドレスマルチプレクサ１４０と、リダンダントセルリフレッシュ信号発生部１５０と、ワードラインイネーブル信号発生部１６０と、ワードラインドライバ２１０とを備えている。また、このワードラインドライバ２１０は、リダンダントプリデコーダ１７０と、ノーマルプリデコーダ１８０と、リダンダントメインワードラインドライバ１９０と、ノーマルメインワードラインドライバ２００とを備えている。
【００２９】
ここで、アドレスバッファ１１０は、複数の外部アドレス信号ＡＤＤをバッファリングして、複数の内部アドレス信号ＩＮ＿ＡＤＤを発生させる内部アドレス信号発生処理を行うように構成されている。
【００３０】
リフレッシュカウンタ１２０は、リフレッシュ要求信号ＲＦＨに応答して、複数のリフレッシュアドレス信号ＲＦＨ＿ＡＤＤを発生させるリフレッシュアドレス信号発生処理を行うように構成されている。
【００３１】
リフレッシュアドレス制御部１３０は、ローアクティブ信号ＲＯＷＡＣＴとリフレッシュ要求信号ＲＦＨとを受信し、リフレッシュ要求信号ＲＦＨに応答して、内部アドレス信号ＩＮ＿ＡＤＤを制御するための内部アドレスラッチ信号ＩＮ＿ＡＤＤ＿ＬＡＴと、リフレッシュアドレス信号ＲＦＨ＿ＡＤＤを制御するためのリフレッシュアドレスラッチ信号ＲＦＨ＿ＡＤＤ＿ＬＡＴとを発生させるアドレスラッチ信号発生処理を行うように構成されている。
【００３２】
アドレスマルチプレクサ１４０は、内部アドレスラッチ信号ＩＮ＿ＡＤＤ＿ＬＡＴとリフレッシュアドレスラッチ信号ＲＦＨ＿ＡＤＤ＿ＬＡＴとに応答して、アドレスバッファ１１０から出力された複数の内部アドレス信号ＩＮ＿ＡＤＤと、リフレッシュカウンタ１２０から出力された複数のリフレッシュアドレス信号ＲＦＨ＿ＡＤＤとをマルチプレックスして、複数のローアドレス信号ＢＸＡ＜３：６＞を発生させるローアドレス信号発生処理を行うように構成されている。
【００３３】
リダンダントセルリフレッシュ信号発生部１５０は、プリチャージ信号ＰＣＧと、リフレッシュ要求信号ＲＦＨと、テストモード信号ＴＭとに応答して、リダンダントセルをリフレッシュさせるためのリダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦを発生させるリダンダントセルリフレッシュ信号発生処理を行うように構成されている。
【００３４】
ワードラインイネーブル信号発生部１６０は、リダンダントセルテストモード信号ＴＭ＿ＸＲＥＤと、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦとに応答して、ローアクティブ信号ＲＯＷＡＣＴと、リペア信号Ｒ＿ＩＮＦＯと、リダンダントセルテストモード信号ＴＭ＿ＸＲＥＤと、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦとを論理演算して、ノーマルメインワードラインイネーブル信号ＸＤＥＮとリダンダントメインワードラインイネーブル信号ＲＸＤＥＮとを発生させるワードラインイネーブル信号発生処理を行うように構成されている。
【００３５】
リダンダントプリデコーダ１７０は、リダンダントセルテストモード信号ＴＭ＿ＸＲＥＤと、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦと、ブロック選択アドレス信号ＢＳＡ＜１０：１２＞と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮとを受信し、アドレスマルチプレクサ１４０から出力された複数のローアドレス信号ＢＸＡ＜３：６＞をデコーディングして、リダンダントメインワードラインを制御するための所定個数の、本実施の形態では８つのデコーディングされたリダンダントローアドレス信号ＲＡＸ３４＜０：３＞及びＲＡＸ５６＜０：３＞を発生させるリダンダントプリデコーディング処理を行うように構成されている。
【００３６】
ノーマルプリデコーダ１８０は、プリデコーダイネーブル信号ＰＲＥ＿ＥＮを受信し、アドレスマルチプレクサ１４０から発生した複数のローアドレス信号ＢＸＡ＜３：６＞をデコーディングして、前記ノーマルメインワードラインを制御するための所定個数の、本実施の形態では８つのデコーディングされたノーマルローアドレス信号ＡＸ３４＜０：３＞及びＡＸ５６＜０：３＞を発生させるノーマルプリデコーディング処理を行うように構成されている。
【００３７】
リダンダントメインワードラインドライバ１９０は、プリチャージ信号ＰＣＧと、デコーディングされた所定個数のリダンダントローアドレス信号ＲＡＸ３４＜０：３＞及びＲＡＸ５６＜０：３＞と、リダンダントメインワードラインイネーブル信号ＲＸＤＥＮとに応答して、リダンダントメインワードライン信号ＲＭＷＬ＜０：２m＞（ここで、ｍは任意の整数）を出力し、リダンダントメインワードラインを制御し、前記リダンダントセルをリフレッシュさせるように構成されている。
【００３８】
ノーマルメインワードラインドライバ２００は、プリチャージ信号ＰＣＧと、デコーディングされた所定個数のノーマルローアドレス信号ＡＸ３４＜０：３＞及びＡＸ５６＜０：３＞と、ノーマルメインワードラインイネーブル信号ＸＤＥＮとに応答して、ノーマルメインワードライン信号ＭＷＬ＜０：２n＞（ここで、ｎは任意の整数）を出力し、ノーマルメインワードラインを制御し、前記ノーマルセルをリフレッシュさせるように構成されている。
【００３９】
したがって、ワードラインドライバ２１０は、リダンダントセルテストモード信号ＴＭ＿ＸＲＥＤと、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦと、ノーマルメインワードラインイネーブル信号ＸＤＥＮと、リダンダントメインワードラインイネーブル信号ＲＸＤＥＮと、複数のローアドレス信号ＢＸＡ＜３：６＞とに応答して、ノーマルメインワードラインとリダンダントメインワードラインとを同時に制御し、ノーマルセルとリダンダントセルとを同時にリフレッシュさせるワードライン制御処理を行うように構成されている。
【００４０】
これにより、同時に制御されたノーマルメインワードラインとリダンダントメインワードラインとに対応するノーマルセルとリダンダントセルとを同時にリフレッシュさせるリフレッシュ処理を行うことができる。
【００４１】
なお、ワードライン制御処理は、ノーマルローアドレス信号ＡＸ３４＜０：３＞及びＡＸ５６＜０：３＞と、ノーマルメインワードラインイネーブル信号ＸＤＥＮと、プリチャージ信号ＰＣＧとに応答して、ノーマルメインワードラインの制御と、リダンダントローアドレス信号ＲＡＸ３４＜０：３＞及びＲＡＸ５６＜０：３＞と、リダンダントメインワードラインイネーブル信号ＲＸＤＥＮと、プリチャージ信号ＰＣＧとに応答して、リダンダントメインワードラインの制御とを含む。
【００４２】
以下、図２に示した各構成要素の詳細な回路構成及びその動作について、添付した図３〜図８を参照して説明する。
【００４３】
図３は、図２に示したリダンダントセルリフレッシュ信号発生部１５０の回路図である。
【００４４】
図示したように、リダンダントセルリフレッシュ信号発生部１５０は、プリチャージ信号ＰＣＧを反転させるインバータＩＶ１と、ソース端子及びドレイン端子が電源電圧端Ｖｄｄと第１ノードＳＮ１とにそれぞれ接続されており、ゲート端子にインバータＩＶ１の出力信号であるプリチャージ信号の反転信号が印加されるように構成されたｐ型のＭＯＳＦＥＴである第１１トランジスタＰ１と、第１ノードＳＮ１と接地電圧端Ｖｓｓとの間に直列に接続され、それぞれのゲート端子にリフレッシュ要求信号ＲＦＨとテストモード信号ＴＭとが印加されるように構成されたｎ型のＭＯＳＦＥＴである第１トランジスタＮ１及び第２トランジスタＮ２とを備えている。リフレッシュ信号発生部１５０は、さらに第１ノードＳＮ１からの信号を反転させるように接続されたインバータＩＶ２、及び該インバータＩＶ２と逆向きに並列接続されたインバータＩＶ３からなり、第１ノードＳＮ１からの信号をラッチするように構成された第１ラッチ回路ＬＴ１と、第１ラッチ回路ＬＴ１からの出力信号を反転させる第１インバータＩＶ４と、該第１インバータＩＶ４からの出力信号を反転させて、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦを発生させる第２インバータＩＶ５とを備えている。
【００４５】
上記構成により、リダンダントセルリフレッシュ信号発生部１５０は、プリチャージ状態、即ち、プリチャージ信号ＰＣＧがハイレベルであり、リフレッシュ要求信号ＲＦＨ及びテストモード信号ＴＭがローレベルであるとき、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦはローレベルとなる。
【００４６】
これに対し、プリチャージ信号ＰＣＧがローレベルであり、リフレッシュ要求信号ＲＦＨ及びテストモード信号ＴＭがハイレベルであるときは、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦはハイレベルとなる。
【００４７】
図４は、図２に示したワードラインイネーブル信号発生部１６０の回路図である。
【００４８】
図示したようにワードラインイネーブル信号発生部１６０は、リペア信号Ｒ＿ＩＮＦＯとリダンダントセルテストモード信号ＴＭ＿ＸＲＥＤとをＮＯＲ論理演算する第１論理演算素子となるＮＯＲゲートＮＲ１と、ローアクティブ信号ＲＯＷＡＣＴとＮＯＲゲートＮＲ１の出力信号とを論理演算して、ノーマルメインワードラインイネーブル信号ＸＤＥＮを発生させる、ＮＡＮＤゲートＮＤ１及びその出力信号を反転させるインバータＩＶ７からなる第１論理回路とを備えているワードラインイネーブル信号発生部１６０は、さらにリダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦを反転させるインバータＩＶ６と、その出力となるリダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦの反転信号とＮＯＲゲートＮＲ１の出力信号とをＮＡＮＤ論理演算する第２論理演算素子となるＮＡＮＤゲートＮＤ２と、ＮＡＮＤゲートＮＤ２の出力信号とローアクティブ信号ＲＯＷＡＣＴとを論理演算して、リダンダントメインワードラインイネーブル信号ＲＸＤＥＮを発生させるＮＡＮＤゲートＮＤ３及びその出力信号を反転させるインバータＩＶ８からなる第２論理回路とを備えている。
【００４９】
上記構成により、ワードラインイネーブル信号発生部１６０は、リペア信号Ｒ＿ＩＮＦＯ、リダンダントセルテストモード信号ＴＭ＿ＸＲＥＤ及びリダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦがローレベルである状態で、ローアクティブ信号ＲＯＷＡＣＴがハイレベルで入力されると、ノーマルメインワードラインイネーブル信号ＸＤＥＮはハイレベルとなり、リダンダントメインワードラインイネーブル信号ＲＸＤＥＮはローレベルとなって、リダンダントメインワードラインをディセーブルにする。
【００５０】
これに対し、リペア信号Ｒ＿ＩＮＦＯ及びリダンダントセルテストモード信号ＴＭ＿ＸＲＥＤがローレベルであり、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦがハイレベルである状態で、ローアクティブ信号ＲＯＷＡＣＴがハイレベルで入力されると、ノーマルメインワードラインイネーブル信号ＸＤＥＮ及びリダンダントメインワードラインイネーブル信号ＲＸＤＥＮがハイレベルとなって、リダンダントメインワードラインをイネーブルにする。
【００５１】
図５は、図２に示したリダンダントプリデコーダ１７０の回路図である。
【００５２】
図示したように、リダンダントプリデコーダ１７０は、第１デコーディング部１７２と、第２デコーディング部１７４と、リフレッシュブロック選択部１７６と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮを反転させるインバータＩＶ２３及びその出力信号を反転させるインバータＩＶ２４とを備えている。リフレッシュブロック選択部１７６は、リダンダントセルテストモード信号ＴＭ＿ＸＲＥＤと、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦと、ブロック選択アドレス信号ＢＳＡ＜１０：１２＞とに応答して、リフレッシュを行うブロックを選択する。
【００５３】
第１デコーディング部１７２は、４つのローアドレス信号ＢＸＡ＜３：６＞のうち、第１ローアドレス信号ＢＸＡ＜３＞及び第２ローアドレス信号ＢＸＡ＜４＞と、リフレッシュブロック選択部１７６の出力信号と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮとをデコーディングして、前記リダンダントメインワードラインを制御するためのデコーディングされた第１リダンダントローアドレス信号ＲＡＸ３４＜０＞、第２リダンダントローアドレス信号ＲＡＸ３４＜１＞、第３リダンダントローアドレス信号ＲＡＸ３４＜２＞及び第４リダンダントローアドレス信号ＲＡＸ３４＜３＞を発生させる。
【００５４】
第２デコーディング部１７４は、複数のローアドレス信号ＢＸＡ＜３：６＞のうち、第３ローアドレス信号ＢＸＡ＜５＞及び第４ローアドレス信号ＢＸＡ＜６＞と、リフレッシュブロック選択部１７６の出力信号と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮとをデコーディングして、前記リダンダントメインワードラインを制御するためのデコーディングされた第５リダンダントローアドレス信号ＲＡＸ５６＜０＞、第６リダンダントローアドレス信号ＲＡＸ５６＜１＞、第７リダンダントローアドレス信号ＲＡＸ５６＜２＞及び第８リダンダントローアドレス信号ＲＡＸ５６＜３＞を発生させる。
【００５５】
第１デコーディング部１７２は、第１ローアドレス信号ＢＸＡ＜３＞及び第２ローアドレス信号ＢＸＡ＜４＞をそれぞれ反転させるインバータＩＶ９及びインバータＩＶ１０と、第１ローアドレス信号ＢＸＡ＜３＞、第２ローアドレス信号ＢＸＡ＜４＞、リフレッシュブロック選択部１７６の出力信号、及びプリデコーダイネーブル信号ＰＲＥ＿ＥＮであるインバータＩＶ２４の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ４と、ＮＡＮＤゲートＮＤ４の出力信号を反転させ、デコーディングされた第１リダンダントローアドレス信号ＲＡＸ３４＜０＞を出力するインバータＩＶ１３とを備えている。
【００５６】
また、第１デコーディング部１７２は、第１ローアドレス信号ＢＸＡ＜３＞の反転信号であるインバータＩＶ９の出力信号、第２ローアドレス信号ＢＸＡ＜４＞、リフレッシュブロック選択部１７６の出力信号及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ５と、ＮＡＮＤゲートＮＤ５の出力信号を反転させ、デコーディングされた第２リダンダントローアドレス信号ＲＡＸ３４＜１＞を出力するインバータＩＶ１４とを備えている。
【００５７】
さらに、第１デコーディング部１７２は、第１ローアドレス信号ＢＸＡ＜３＞、第２ローアドレス信号ＢＸＡ＜４＞の反転信号であるインバータＩＶ１０の出力信号、フラッシュブロック選択部１７６の出力信号及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ６と、ＮＡＮＤゲートＮＤ６の出力信号を反転させ、デコーディングされた第３リダンダントローアドレス信号ＲＡＸ３４＜２＞を出力するインバータＩＶ１５とを備えている。
【００５８】
また、第１デコーディング部１７２は、インバータＩＶ９の出力信号、インバータＩＶ１０の出力信号、リフレッシュブロック選択部１７６の出力信号、及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ７と、ＮＡＮＤゲートＮＤ７の出力信号を反転させ、デコーディングされた第４リダンダントローアドレス信号ＲＡＸ３４＜３＞を出力するインバータＩＶ１６とを備えている。
【００５９】
第２デコーディング部１７４は、第３ローアドレス信号ＢＸＡ＜５＞及び第４ローアドレス信号ＢＸＡ＜６＞をそれぞれ反転させるインバータＩＶ１１及びインバータＩＶ１２と、第３ローアドレス信号ＢＸＡ＜５＞、第４ローアドレス信号ＢＸＡ＜６＞、リフレッシュブロック選択部１７４の出力信号及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ８と、ＮＡＮＤゲートＮＤ８の出力信号を反転させ、デコーディングされた第５リダンダントローアドレス信号ＲＡＸ５６＜０＞を出力するインバータＩＶ１７とを備えている。
【００６０】
また、第２デコーディング部１７４は、第３ローアドレス信号ＢＸＡ＜５＞の反転信号であるインバータＩＶ１１の出力信号、第４ローアドレス信号ＢＸＡ＜６＞、リフレッシュブロック選択部１７６の出力信号及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ９と、ＮＡＮＤゲートＮＤ９の出力信号を反転させ、デコーディングされた第６リダンダントローアドレス信号ＲＡＸ５６＜１＞を出力するインバータＩＶ１８とを備えている。
【００６１】
さらに、第２デコーディング部１７４は、第３ローアドレス信号ＢＸＡ＜５＞、第４ローアドレス信号ＢＸＡ＜６＞の反転信号であるインバータＩＶ１２の出力信号、フラッシュブロック選択部１７６の出力信号及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ１０と、ＮＡＮＤゲートＮＤ１０の出力信号を反転させ、デコーディングされた第７リダンダントローアドレス信号ＲＡＸ５６＜２＞を出力するインバータＩＶ１９とを備えている。
【００６２】
また、第２デコーディング部１７４は、インバータＩＶ１１の出力信号、インバータＩＶ１２の出力信号、リフレッシュブロック選択部１７６の出力信号及びインバータＩＶ２４の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ１１と、ＮＡＮＤゲートＮＤ１１の出力信号を反転させ、デコーディングされた第８リダンダントローアドレス信号ＲＡＸ５６＜３＞を出力するインバータＩＶ２０とを備えている。
【００６３】
リフレッシュブロック選択部１７６は、リダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦ及び３つのブロック選択アドレスＢＳＡ＜１０：１２＞をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ１２と、ＮＡＮＤゲートＮＤ１２の出力信号を反転させるインバータＩＶ２１と、インバータＩＶ２１の出力信号とリダンダントセルテストモード信号ＴＭ＿ＸＲＥＤとをＮＯＲ論理演算するＮＯＲゲートＮＲ２と、ＮＯＲゲートＮＲ２の出力信号を反転させるインバータＩＶ２２とを備えている。
【００６４】
次に、このリダンダントプリデコーダ１７０の動作を説明する。
【００６５】
まず、リフレッシュブロック選択部１７６にリダンダントセルリフレッシュ信号ＰＴＸ＿ＲＥＦ及び３つのブロック選択アドレスＢＳＡ＜１０：１２＞がハイレベルで、リダンダントセルテストモード信号ＴＭ＿ＸＲＥＤがローレベルで入力されると、リフレッシュブロック選択部１７６の出力信号はハイレベルとなる。
【００６６】
このとき、第１デコーディング部１７２及び第２デコーディング部１７４に第１〜第４ローアドレス信号ＢＸＡ＜３：６＞が全てのハイレベルで入力され、リフレッシュブロック選択部１７６の出力信号及びプリデコーダイネーブル信号ＰＲＥ＿ＥＮがハイレベルで入力されると、デコーディングされた第１リダンダントローアドレス信号ＲＡＸ３４＜０＞及び第５リダンダントローアドレス信号ＲＡＸ５６＜０＞は、ハイレベルで出力され、デコーディングされた第２〜第４リダンダントローアドレス信号ＲＡＸ３４＜１：３＞及び第６〜第８リダンダントローアドレス信号ＲＡＸ５６＜１：３＞はローレベルで出力される。
【００６７】
一方、図６は、図２に示したノーマルプリデコーダ１８０の回路図である。
【００６８】
図示したように、ノーマルプリデコーダ１８０は、第３デコーディング部１８２と、第４デコーディング部１８４と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮを反転させるインバータＩＶ３７及びその出力信号を反転させるインバータＩＶ３８とを備えている。
【００６９】
第３デコーディング部１８２は、４つのローアドレス信号ＢＸＡ＜３：６＞のうち、第１ローアドレス信号ＢＸＡ＜３＞及び第２ローアドレス信号ＢＸＡ＜４＞と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮとをデコーディングして、デコーディングされた第１ノーマルローアドレス信号ＡＸ３４＜０＞、第２ノーマルローアドレス信号ＡＸ３４＜１＞、第３ノーマルローアドレス信号ＡＸ３４＜２＞及び第４ノーマルローアドレス信号ＡＸ３４＜３＞を発生させる。
【００７０】
第４デコーディング部１８４は、４つのローアドレス信号ＢＸＡ＜３：６＞のうち、第３ローアドレス信号ＢＸＡ＜５＞及び第４ローアドレス信号ＢＸＡ＜６＞と、プリデコーダイネーブル信号ＰＲＥ＿ＥＮとをデコーディングして、デコーディングされた第５ノーマルローアドレス信号ＡＸ５６＜０＞、第２ノーマルローアドレス信号ＡＸ５６＜１＞、第３ノーマルローアドレス信号ＡＸ５６＜２＞及び第４ノーマルローアドレス信号ＡＸ５６＜３＞を発生させる。
【００７１】
第３デコーディング部１８２は、第１ローアドレス信号ＢＸＡ＜３＞及び第２ローアドレス信号ＢＸＡ＜４＞をそれぞれ反転させるインバータＩＶ２５及びインバータＩＶ２６と、第１ローアドレス信号ＢＸＡ＜３＞、第２ローアドレス信号ＢＸＡ＜４＞及びプリデコーダイネーブル信号ＰＲＥ＿ＥＮであるインバータＩＶ３８の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ１３と、ＮＡＮＤゲートＮＤ１３の出力信号を反転させ、デコーディングされた第１ノーマルローアドレス信号ＡＸ３４＜０＞を出力するインバータＩＶ２９とを備えている。
【００７２】
また、第３デコーディング部１８２は、インバータＩＶ２５の出力信号、第２ローアドレス信号ＢＸＡ＜４＞及びインバータＩＶ３８の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ１４と、ＮＡＮＤゲートＮＤ１４の出力信号を反転させ、デコーディングされた第２ノーマルローアドレス信号ＡＸ３４＜１＞を出力するインバータＩＶ３０とを備えている。
【００７３】
さらに、第３デコーディング部１８２は、第１ローアドレス信号ＢＸＡ＜３＞、インバータＩＶ２６の出力信号及びインバータＩＶ３８の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ１５と、ＮＡＮＤゲートＮＤ１５の出力信号を反転させ、デコーディングされた第３ノーマルローアドレス信号ＡＸ３４＜２＞を出力するインバータＩＶ３１とを備えている。
【００７４】
また、第３デコーディング部１８２は、インバータＩＶ２５の出力信号、インバータＩＶ２６の出力信号及びインバータＩＶ３８の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ１６と、ＮＡＮＤゲートＮＤ１６の出力信号を反転させ、デコーディングされた第４ノーマルローアドレス信号ＡＸ３４＜３＞を出力するインバータＩＶ３２とを備えている。
【００７５】
第４デコーディング部１８４は、第３ローアドレス信号ＢＸＡ＜５＞及び第４ローアドレス信号ＢＸＡ＜６＞をそれぞれ反転させるインバータＩＶ２７及びインバータＩＶ２８と、第３ローアドレス信号ＢＸＡ＜５＞、第４ローアドレス信号ＢＸＡ＜６＞及びインバータＩＶ３８の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ１７と、ＮＡＮＤゲートＮＤ１７の出力信号を反転させ、デコーディングされた第５ローアドレス信号ＡＸ５６＜０＞を出力するインバータＩＶ３３とを備えている。
【００７６】
また、第４デコーディング部１８４は、インバータＩＶ２７の出力信号、第４ローアドレス信号ＢＸＡ＜６＞及びインバータＩＶ３８の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ１８と、ＮＡＮＤゲートＮＤ１８の出力信号を反転させ、デコーディングされた第６ローアドレス信号ＡＸ５６＜１＞を出力するインバータＩＶ３４とを備えている。
【００７７】
さらに、第４デコーディング部１８４は、第３ローアドレス信号ＢＸＡ＜５＞、インバータＩＶ２８の出力信号及びインバータＩＶ３８の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ１９と、ＮＡＮＤゲートＮＤ１９の出力信号を反転させ、デコーディングされた第７ローアドレス信号ＡＸ５６＜２＞を出力するインバータＩＶ３５とを備えている。
【００７８】
また、第４デコーディング部１８４は、インバータＩＶ２７の出力信号、インバータＩＶ２８の出力信号及びインバータＩＶ３８の出力信号をＮＡＮＤ論理演算するＮＡＮＤゲートＮＤ２０と、ＮＡＮＤゲートＮＤ２０の出力信号を反転させ、デコーディングされた第８ローアドレス信号ＡＸ５６＜３＞を出力するインバータＩＶ３６とを備えている。
【００７９】
以下、上述したノーマルプリデコーダ１８０の動作を説明する。
【００８０】
まず、第３デコーディング部１８２に第１〜第２ローアドレス信号ＢＸＡ＜３：４＞がローレベルで、プリデコーダイネーブル信号ＰＲＥ＿ＥＮがハイレベルで入力されると、デコーディングされた第１〜第３ノーマルローアドレス信号ＡＸ３４＜０：２＞はローレベルで出力され、デコーディングされた第４ノーマルローアドレス信号ＡＸ３４＜３＞はハイレベルで出力される。
【００８１】
次に、第４デコーディング部１８４に第３〜第４ローアドレス信号ＢＸＡ＜５：６＞がローレベルで、プリデコーダイネーブル信号ＰＲＥ＿ＥＮがハイレベルで入力されると、デコーディングされた第５〜第７ローアドレス信号ＡＸ５６＜０：２＞はローレベルで出力され、デコーディングされた第８ローアドレス信号ＡＸ５６＜３＞はハイレベルで出力される。
【００８２】
一方、図７は、図２に示したリダンダントメインワードラインドライバ１９０の回路図である。
【００８３】
図示したように、リダンダントメインワードラインドライバ１９０は、プリチャージ信号ＰＣＧを反転させるインバータＩＶ３９と、ソース端子及びドレイン端子が電源電圧端Ｖｄｄと第２ノードＳＮ２とにそれぞれ接続され、ゲート端子にインバータＩＶ３９の出力信号であるプリチャージ信号の反転信号が印加されるように構成されたｐ型のＭＯＳＦＥＴである第１２トランジスタＰ２とを備えている。また、リダンダントメインワードラインドライバ１９０は第２ノードＳＮ２と接地電圧端Ｖｓｓとの間に直列に接続されており、それぞれのゲート端子にデコーディングされたリダンダントローアドレス信号ＲＡＸ３４＜ｉ＞及びＲＡＸ５６＜ｉ＞と、リダンダントメインワードラインイネーブル信号ＲＸＤＥＮとが印加されるように構成されたｎ型のＭＯＳＦＥＴであるｎ型第３トランジスタＮ３、ｎ型第４トランジスタＮ４及びｎ型第５トランジスタＮ５とを備えている。さらに、リダンダントメインワードラインドライバ１９０は第２ノードＳＮ２と出力端子との間に接続され、第２ノードＳＮ２からの信号をラッチして、リダンダントメインワードライン信号ＲＭＷＬ＜０：２m＞を出力し、リダンダントメインワードラインを制御するように構成された第２ラッチ回路ＬＴ２とを備えている。
【００８４】
ここで、第２ラッチ回路ＬＴ２は、第２ノードＳＮ２からの信号を反転させるインバータＩＶ４０と、ソース端子がバルク及び電源電圧端Ｖｄｄに接続され、ドレイン端子が第２ノードＳＮ２に接続され、ゲート端子にはインバータＩＶ４０の出力信号が印加されるように構成されたｐ型のＭＯＳＦＥＴである第１３トランジスタＰ３とを備えている。
【００８５】
次に、このリダンダントメインワードラインドライバ１９０の動作を説明する。
【００８６】
まず、リダンダントメインワードラインドライバ１９０に、プリチャージ信号ＰＣＧがローレベルで入力され、デコーディングされたリダンダントローアドレス信号ＲＡＸ３４＜ｉ＞及びリダンダントローアドレス信号ＲＡＸ５６＜ｉ＞と、リダンダントメインワードラインイネーブル信号ＲＸＤＥＮとがハイレベルで入力されると、リダンダントメインワードライン信号ＲＭＷＬ＜０：２m＞を出力し、リダンダントメインワードラインを制御する。これにより、リダンダントセルをリフレッシュさせることができる。
【００８７】
図８は、図２に示したノーマルメインワードラインドライバ２００の構成を示したブロック図である。
【００８８】
図示したように、ノーマルメインワードラインドライバ２００は、プリチャージ信号ＰＣＧを反転させるインバータＩＶ４１と、ソース端子及びドレイン端子が電源電圧端Ｖｄｄと第３ノードＳＮ３とにそれぞれ接続され、ゲート端子にインバータＩＶ４１の出力信号であるプリチャージ信号の反転信号が印加されるように構成されたｐ型のＭＯＳＦＥＴである第１４トランジスタＰ４とを備えている。また、ノーマルメインワードラインドライバ２００は第３ノードＳＮ３と接地電圧端Ｖｓｓとの間に直列に接続され、それぞれのゲート端子にデコーディングされたノーマルローアドレス信号ＡＸ３４＜ｉ＞及びＡＸ５６＜ｉ＞と、ノーマルメインワードラインイネーブル信号ＸＤＥＮとが印加されるように構成されたｎ型のＭＯＳＦＥＴである第６トランジスタＮ６、第７トランジスタＮ７、第８トランジスタＮ８と、第３ノードＳＮ３と出力端子との間に接続されており、第３ノードＳＮ３からの信号をラッチして、ノーマルメインワードライン信号ＭＷＬ＜０：２n＞を出力し、ノーマルメインワードラインを制御するように構成された第３ラッチ回路ＬＴ３とを備えている。
【００８９】
ここで、第３ラッチ回路ＬＴ３は、第３ノードＳＮ３からの信号を反転させるインバータＩＶ４２と、ソース端子がバルク及び電源電圧端Ｖｄｄに接続され、ドレイン端子が第３ノードＳＮ３に接続され、ゲート端子にはインバータＩＶ４２の出力信号が印加されるように構成されたｐ型のＭＯＳＦＥＴである第１５トランジスタＰ５とを備えている。
【００９０】
次に、このノーマルメインワードラインドライバ２００の動作を説明する。
【００９１】
まず、リダンダントメインワードラインドライバ２００に、プリチャージ信号ＰＣＧがローレベルで入力され、デコーディングされたノーマルローアドレス信号ＡＸ３４＜ｉ＞及びノーマルローアドレス信号ＡＸ５６＜ｉ＞と、リダンダントメインワードラインイネーブル信号ＲＸＤＥＮとがハイレベルで入力されると、ノーマルメインワードライン信号ＭＷＬ＜０：２n＞を出力し、ノーマルメインワードラインのうち一つが制御される。これにより、ノーマルセルをリフレッシュさせることができる。
【００９２】
【発明の効果】
以上で説明したように、本発明の好ましい実施の形態によれば、一つのテストモードで、ノーマルメインワードラインイネーブル信号とリダンダントメインワードラインイネーブル信号とを同時にイネーブルにし、リダンダントメインワードラインとノーマルメインワードラインを制御することができ、これにより、ノーマルセルとリダンダントセルとを同時にリフレッシュさせることができる。
【００９３】
また、一つのテストモードでノーマルセルとリダンダントセルとを同時にリフレッシュさせ、ノーマルセルとリダンダントセルとを同時にテストできるので、テスト時間を短縮することができ、これにより、テスト費用の低コスト化が可能となる。
【図面の簡単な説明】
【図１】  従来の半導体メモリ素子のリフレッシュ装置の構成を示したブロック図である。
【図２】  本発明の好ましい実施の形態に係る半導体メモリ素子のリフレッシュ装置の構成を示したブロック図である。
【図３】  図２に示したリダンダントセルリフレッシュ信号発生部の回路図である。
【図４】  図２に示したワードラインイネーブル信号発生部の回路図である。
【図５】  図２に示したリダンダントプリデコーダの回路図である。
【図６】  図２に示したノーマルプリデコーダの回路図である。
【図７】  図２に示したリダンダントメインワードラインドライバの回路図である。
【図８】  図２に示したノーマルメインワードラインドライバの回路図である。
【符号の説明】
１１０  アドレスハッファ
１２０  リフレッシュカウンタ
１３０  アドレス制御部
１４０  アドレスマルチプレクサ
１５０  リダンダントセルリフレッシュ信号発生部
１６０  ワードラインイネーブル信号発生部
１７０  リダンダントプリデコーダ
１８０  ノーマルプリデコーダ
１９０  リダンダントメインワードラインドライバ
２００  ノーマルメインワードラインドライバ
【図１】
0004189640.tif 000002
【図２】
0004189640.tif 000003
【図３】
0004189640.tif 000004
【図４】
0004189640.tif 000005
【図５】
0004189640.tif 000006
【図６】
0004189640.tif 000007
【図７】
0004189640.tif 000008
【図８】
0004189640.tif 000009