(57)【特許請求の範囲】
【請求項１】
半導体基板（５）の一面に形成されたトレンチ（６）の内壁にゲート絶縁膜（７ａ〜７ｄ）が形成されてなるトランジスタを有する半導体装置において、
前記ゲート絶縁膜（７ａ〜７ｄ）は、前記トレンチ（６）の側壁部では酸化膜（７ｄ）のみで形成され、前記トレンチ（６）の底部では酸化膜（７ａ）と窒化膜（７ｂ）と酸化膜（７ｃ）の積層膜で形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板（５）は、前記トレンチ（６）の形成領域において表面から第１導電型の第１半導体層（４）、第２導電型の第２半導体層（３）、第１導電型の第３半導体層（２）を有し、
前記トレンチ（６）は、前記第１半導体層（４）および前記第２半導体層（３）を貫通して前記第３半導体層（２）に達するように形成されており、
前記窒化膜（７ｂ）は、その上端が前記前記第２半導体層（３）と前記第３半導体層（２）の境界より前記半導体基板（５）の他面側に位置するように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板（５）の一面に形成されたトレンチ（６）の内壁にゲート絶縁膜（７ａ〜７ｄ）が形成されてなるトランジスタを有する半導体装置の製造方法において、
前記絶縁膜（７ａ〜７ｄ）を形成する工程は、
前記トレンチ（６）の内壁に酸化膜（７ａ）を形成する工程と、
前記酸化膜（７ａ）の上に窒化膜（７ｂ）を形成する工程と、
前記窒化膜（７ｂ）のうち前記トレンチ（６）の側壁部の窒化膜を除去する工程と、
この後、熱酸化して、前記窒化膜（７ｂ）の上に酸化膜（７ｃ）を形成するとともに、前記トレンチ（６）の側壁部に酸化膜のみが形成された状態にする工程とからなることを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体基板（５）は、前記トレンチ（６）の形成領域において表面から第１導電型の第１半導体層（４）、第２導電型の第２半導体層（３）、第１導電型の第３半導体層（２）を有し、前記トレンチ（６）は、前記第１半導体層（４）および前記第２半導体層（３）を貫通して前記第３半導体層（２）に達するように形成されており、
前記窒化膜を除去する工程は、前記窒化膜の上端が前記第２半導体層（３）と前記第３半導体層（２）の境界より前記半導体基板（５）の他面側に位置するように、前記窒化膜の除去を行う工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の一面に形成されたトレンチの内壁にゲート絶縁膜が形成されてなるトランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、この種の装置として、特開平６−１３２５３９号公報には、半導体基板の表面にトレンチを形成し、このトレンチの内壁に、酸化膜と窒化膜と酸化膜からなるゲート絶縁膜を形成した、いわゆるトレンチゲート構造を持つトランジスタが記載されている。
【０００３】
【発明が解決しようとする課題】
上記した構造の半導体装置によれば、ゲート絶縁膜を、酸化膜と窒化膜と酸化膜の積層膜としているため、ゲート絶縁膜を酸化膜のみで形成した場合よりも高いゲート耐圧を得ることができる。しかし、その反面、界面準位が多いため、トランジスタ動作時に、この界面準位の影響でしきい値電圧が変動しやすく、デバイスの信頼性を低下させる原因となっていることがわかった。
【０００４】
本発明は上記問題に鑑みたもので、トレンチゲート構造を持つトランジスタにおいて、高いゲート耐圧を維持しつつ、しきい値電圧の変動を少なくすることを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、トレンチ（６）の内壁に形成する絶縁膜（７ａ〜７ｄ）を、トレンチ（６）の側壁部では酸化膜（７ｄ）のみとし、トレンチ（６）の底部では酸化膜（７ａ）と窒化膜（７ｂ）と酸化膜（７ｃ）の積層膜としたことを特徴としている。
【０００６】
このことにより、トレンチ（６）の底部に形成された酸化膜（７ａ）と窒化膜（７ｂ）と酸化膜（７ｃ）の積層膜によって高いゲート耐圧を得ることができ、またトレンチ（６）の側壁部に酸化膜（７ｄ）のみを形成しているため、しきい値電圧の変動を少なくすることができる。
【０００７】
この場合、請求項２に記載の発明のように、窒化膜（７ｂ）の上端を、第２半導体層（３）と第３半導体層（２）の境界より半導体基板（５）の他面側に位置するように形成するのが好ましい。
【０００８】
また、請求項３、４に記載の発明によれば、上記した各請求項に記載の半導体装置を適切に製造することができる。
【０００９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１０】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図１に、本発明の一実施形態に係る半導体装置の断面構成を示す。この半導体装置は、パワーＭＯＳＦＥＴ、ＩＧＢＴなどのトレンチゲート構造を持つトランジスタを有している。
【００１１】
図１において、Ｐ+型あるいはＮ+型のシリコン基板１上にＮ-型のドリフト層２が形成され、その上にベース領域となるＰ型層３が形成されている。Ｐ型層３内には、ソース領域となるＮ+型層４が形成されている。そして、これらにより半導体基板５が構成されている。また、半導体基板５の一面には、Ｎ+型層４およびＰ型層３を貫通し、ドリフト層２に達するトレンチ６が形成されており、このトレンチ６の内壁にゲート絶縁膜が形成されている。
【００１２】
このゲート絶縁膜は、トレンチ６の底部に形成されたシリコン酸化膜７ａとシリコン窒化膜７ｂとシリコン酸化膜７ｃとからなる積層膜と、トレンチ６の側壁部および上部に形成されたシリコン酸化膜７ｄとからなる。シリコン窒化膜７ｂは、その上端がＰ型層３とドリフト層２の境界より下、すなわち半導体基板５の他面側に位置している。
【００１３】
トレンチ６内には、ドープト多結晶シリコンで形成されたゲート電極８が形成されている。
【００１４】
また、ベース領域となるＰ型層３およびソース領域となるＮ+型層４の表面（基板表面）にはＢＰＳＧ膜９が形成され、このＢＰＳＧ膜９に形成されたコンタクトホールを介し、ソース電極１０および図１には図示されないゲート、コレクタ電極となる金属膜が形成されている。
【００１５】
上記した構成とすることにより、トレンチ６の内壁に形成された絶縁膜７ａ〜７ｄをゲート絶縁膜とし、Ｐ型層３におけるトレンチ６の側壁部の領域をチャネル領域とするトレンチゲート型のトランジスタが構成される。
【００１６】
なお、トレンチ６の側壁部は、トレンチ６においてＰ型層３によりチャネル領域を形成するに十分な大きさの領域部分であり、トレンチ６の底部は、トレンチ６の底側のコーナー部を含む部分であり、トレンチ６の上部は、トレンチ６の上側のコーナー部を含む部分である。
【００１７】
ここで、ゲート絶縁膜において、シリコン酸化膜７ａとシリコン窒化膜７ｂとシリコン酸化膜７ｃとからなる積層膜がトレンチ６の底部に形成されている。このことにより、従来のものと同様、高いゲート耐圧を得ることができる。また、トレンチ６の側壁部に形成されたシリコン酸化膜７ｄは、シリコン酸化膜のみとなっているため、しきい値電圧の変動を少なくすることができる。従って、高いゲート耐圧を維持しつつ、しきい値電圧の変動を少なくすることができる。
【００１８】
次に、上記した半導体装置の製造方法について、図２に示す工程図を参照して説明する。
【００１９】
まず、図２（ａ）の工程において、Ｐ+型あるいはＮ+型のシリコン基板１上にＮ-型のドリフト層２を形成し、ついで、ベース領域となるＰ型層３、およびソース領域となるＮ+型層４をイオン注入及び熱拡散によって順次形成する。Ｐ型層３の深さは２〜３μｍ、Ｎ+型層４の深さは約０．５μｍである。
【００２０】
次に、図２（ｂ）の工程において、トレンチマスクとなるシリコン酸化膜１１をＣＶＤ法により０．５μｍ程度堆積し、フォトリソグラフィーおよび異方性ドライエッチングによってパターニングを行う。次いで、バターニングされたシリコン酸化膜１１をマスクとして、異方性ドライエッチングにより、Ｎ+型層４およびＰ型層３を貫通し、ドリフト層２に達するトレンチ６を形成する。トレンチ６の深さは、４〜６μｍである。
【００２１】
次に、図２（ｃ）の工程において、ＣＦ4およびＯ2ガスを用いたケミカルドライエッチングによりトレンチ６内のシリコンを０．１μｍ程度等方的にエッチング除去する。そして、Ｈ2ＯまたはＯ2雰囲気中の熱酸化により、ｌ００ｎｍ程度の犠牲酸化膜を形成する。この後、希フッ酸によるウェットエッチングにて、犠牲酸化膜を除去する。このとき、トレンチマスク用の酸化膜１１も同時にエッチングされる。ウェットエッチングの時間は、犠牲酸化膜のみを除去する時間、犠牲酸化膜とトレンチマスク用のシリコン酸化膜１１の両方を除去する時間のどちらに設定してもよい。この後、Ｈ2ＯまたはＯ2雰囲気中の熱酸化により、１００ｎｍ程度のシリコン酸化膜７ａを形成する。
【００２２】
次に、図２（ｄ）の工程において、ＬＰＣＶＤ法により、１０〜３０ｎｍのシリコン窒化膜７ｂを形成する。
【００２３】
次に、図２（ｅ）の工程において、トレンチ６の内部に、フォトレジスト１２を回転塗布法によって埋め込む。なお、フォトレジスト以外に、シリコン窒化膜に対してエッチングストッパとなる部材であれば他のものでもよく、例えばポリシリコンなどでもよい。
【００２４】
次に、図２（ｆ）の工程において、フォトレジストとシリコン窒化膜の選択比をもった条件で異方的にエッチバックすることにより、トレンチ６の底部にのみフォトレジスト１２が残るようにエッチング除去する。
【００２５】
次に、図２（ｇ）の工程において、ＣＨＦ3およびＯ2ガス系を用いた異方性ドライエッチングを行い、シリコン窒化膜７ｂのうち、フォトレジスト１２で保護されたトトレンチ６の底部のシリコン窒化膜を残し、トレンチ６の側壁部のシリコン窒化膜を除去する。このとき、トレンチ６の上部および基板表面のシリコン酸化膜１１上に形成されたシリコン窒化膜も同時に除去される。
【００２６】
次に、図２（ｈ）の工程において、トレンチ６の底部に残ったフォトレジストを除去する。
【００２７】
次に、図３（ａ）の工程において、例えば、９５０℃のＨ2ＯもしくはＯ2雰囲気中で熱酸化を行う。この熱酸化により、シリコン窒化膜が除去されたトレンチ６の側壁部および上部のシリコン酸化膜は、膜厚が大きくなり１００ｎｍ程度のシリコン酸化膜７ｄになる。また、トレンチ６の底部のシリコン窒化膜７ｂ上には、数ｎｍのシリコン酸化膜７ｃが形成される。
【００２８】
次に、図３（ｂ）の工程において、ゲート電極となるドープト多結晶シリコン８をＬＰＣＶＤ法により形成し、トレンチ６内を充填する。続いて、その多結晶シリコン８を所望の厚さにエッチバックする。
【００２９】
次に、図３（ｃ）の工程において、フォトリソグラフィーによって多結晶シリコン８をパターニングし、ゲート電極８を形成する。
【００３０】
次に、図３（ｄ）の工程において、層間絶縁膜となるＢＰＳＧ膜９をプラズマＣＶＤ法により形成する。そして、フォトリソグラフィーおよび異方性ドライエッチによりコンタクトホールを形成し、ソース、ゲートおよびコレクタ電極となる金属膜をスパッタ法により形成して、図１に示す半導体装置が製造される。
【００３１】
上記した製造方法によれば、トレンチ６の内壁にシリコン酸化膜７ａとシリコン窒化膜７ｂを形成した後、トレンチ６の側壁部および上部のシリコン窒化膜を除去し、その後、熱酸化を行っている。この熱酸化により、シリコン窒化膜７ｂ上にシリコン酸化膜７ｃが形成されるとともに、シリコン窒化膜が除去されたトレンチ６の側壁部および上部にシリコン酸化膜７ｄが形成される。
【００３２】
従って、トレンチ６の底部に、シリコン酸化膜７ａとシリコン窒化膜７ｂとシリコン酸化膜７ｃとからなる積層膜が形成されるため、高いゲート耐圧を得ることができる。また、トレンチ６の側壁部および上部にシリコン酸化膜７ｄのみが形成されるため、しきい値電圧の変動を少なくすることができる。また、トレンチ６の上部のシリコン酸化膜がＮ+型層４による増速酸化によって膜厚を大きくできるため、トレンチ６の上部におけるコーナー部での電界集中を緩和して、その部分での耐圧低下を防ぐことができる。
【００３３】
なお、半導体装置における各層の導電型は、図１に示すものに限らず、それと逆になっていてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置の製造工程を示す図である。
【図３】図２に続く製造工程を示す図である。
【符号の説明】
１…シリコン基板、２…ドリフト層、３…ベース領域となるＰ型層、
４…ソース領域となるＮ+型層、５…半導体基板、６…トレンチ、
７ａ…シリコン酸化膜、７ｂ…シリコン窒化膜、７ｃ…シリコン酸化膜、
７ｄ…シリコン酸化膜、７ｅ…シリコン酸化膜、８…ゲート電極、
９…ＢＰＳＧ膜、１０…ソース電極。
【図１】
0004192381.tif 000002
【図２】
0004192381.tif 000003
【図３】
0004192381.tif 000004