(57)【特許請求の範囲】
【請求項１】
ノンドープの化合物半導体基板と、
前記化合物半導体基板上に設けられたパッドと、
前記パッドに固着されるボンディングワイヤーとを備え、
前記パッドは直接前記基板上に配置され、前記パッドの下の前記基板表面に活性化されたｎ型の不純物領域を設け、前記不純物領域で前記パッド下の空乏層の拡がりを規制することを特徴とする化合物半導体装置。
【請求項２】
前記不純物領域はエピタキシャル層であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記不純物領域はイオン注入による拡散領域であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記不純物領域は前記パッドの前記基板当接部分よりはみ出して設けられることを特徴とする請求項１に記載の化合物半導体装置。
【請求項５】
互いに隣接する前記パッド同士の離間距離は、２０μｍ以下で所定のアイソレーションが確保できる限界まで狭めることを特徴とする請求項１に記載の化合物半導体装置。
【請求項６】
ノンドープの化合物半導体基板と、
前記化合物半導体基板上に設けられたパッドと、
前記パッドに固着されるボンディングワイヤーと、
前記化合物半導体基板上に設けたｎ型のチャネル層を有するＦＥＴとを備え、
前記パッドは直接前記基板上に配置され、前記パッドの下の前記基板表面に活性化されたｎ型の不純物領域を設け、前記不純物領域で前記パッド下の空乏層の拡がりを規制することを特徴とする化合物半導体装置。
【請求項７】
前記不純物領域はエピタキシャル層であることを特徴とする請求項６に記載の化合物半導体装置。
【請求項８】
前記不純物領域はイオン注入による拡散領域であることを特徴とする請求項６に記載の化合物半導体装置。
【請求項９】
前記不純物領域は前記パッドの前記基板当接部分よりはみ出して設けられることを特徴とする請求項６に記載の化合物半導体装置。
【請求項１０】
互いに隣接する前記パッド同士の離間距離は、２０μｍ以下で所定のアイソレーションが確保できる限界まで狭めることを特徴とする請求項６に記載の化合物半導体装置。
【請求項１１】
ノンドープの化合物半導体基板にｎ型のチャネル層を設け、該チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴを形成し、両ＦＥＴのソース電極あるいはドレイン電極を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続される第１および第２の出力端子とし、両ＦＥＴのゲート電極に接続される制御端子に制御信号を印加していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２の出力端子のいずれか一方と信号経路を形成する化合物半導体装置において、
前記共通入力端子、前記第１および第２の出力端子、前記制御端子となるパッドは直接前記基板上に配置され、前記パッドの下に活性化されたｎ型の不純物領域を設け、半絶縁性基板上に直接設けた化合物半導体装置の他のパターンとの離間距離を２０μｍ以下にすることを特徴とする化合物半導体装置。
【請求項１２】
前記不純物領域はエピタキシャル層であることを特徴とする請求項１１に記載の化合物半導体装置。
【請求項１３】
前記不純物領域はイオン注入による拡散領域であることを特徴とする請求項１１に記載の化合物半導体装置。
【請求項１４】
前記不純物領域は前記パッドの前記基板当接部分よりはみ出して設けられることを特徴とする請求項１１に記載の化合物半導体装置。
【請求項１５】
互いに隣接する前記パッドと前記他のパターンとの離間距離は、所定のアイソレーションが確保できる限界まで狭めることを特徴とする請求項１１に記載の化合物半導体装置。
【請求項１６】
前記不純物領域としてソース領域およびドレイン領域と同じ不純物濃度の拡散領域を用いることを特徴とする請求項１１に記載の化合物半導体装置。
【請求項１７】
前記第１および第２のＦＥＴは前記チャネル層にショットキー接触するゲート電極と、前記チャネル層にオーミック接触するソース及びドレイン電極からなることを特徴とする請求項１１に記載の化合物半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体装置に関し、特に２．４ＧＨｚ帯以上の高周波帯に用いる化合物半導体装置に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
以下にＧａＡｓＦＥＴを用いた化合物半導体装置について、スイッチ回路装置を例に説明する。
【０００４】
図９（Ａ）は、ＧａＡｓ  ＦＥＴの断面図を示している。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００５】
図９（Ｂ）は、ＧａＡｓ  ＦＥＴを用いたＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体装置の原理的な回路図の一例を示す。
【０００６】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００７】
かかる化合物半導体装置の等価回路図を図１０に示す。マイクロ波では特性インピーダンス５０Ωを基準としており、各端子のインピーダンスはＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Insertion Loss)およびアイソレーション(Isolation)は以下の式で表される。
【０００８】
Insertion Loss＝２０log（Ｖ２／Ｖ１）[ｄＢ]
これは共通入力端子ＩＮから出力端子ＯＵＴ１へ信号を伝送したときの挿入損失であり、
Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ]
これは共通入力端子ＩＮから出力端子ＯＵＴ２との間のアイソレーションである。化合物半導体装置では上記した挿入損失(Insertion Loss)をできるだけ少なくし、アイソレーション(Isolation)を向上することが要求され、信号経路に直列に挿入されるＦＥＴの設計が大切である。このＦＥＴとしてＧａＡｓ  ＦＥＴを用いる理由はＧａＡｓの方がＳｉより電子移動度が高いことから抵抗が小さく低損失化が図れ、ＧａＡｓは半絶縁性基板であることから信号経路間の高アイソレーション化に適しているためである。その反面、ＧａＡｓ基板はＳｉに比べて高価であり、ＰＩＮダイオードのように等価なものがＳｉで出来ればコスト競争で負けてしまう。
【０００９】
図１１は今まで実用化されてきた化合物半導体装置の回路図である。この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１とＯＵＴ２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ-２、Ｃｔｌ-１の相補信号を印可している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【００１０】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ２の信号経路がオフした場合は,シャントＦＥＴ４がオンしているので出力端子ＯＵＴ２への入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、アイソレーションが向上できる。
【００１１】
図１２は、かかる化合物半導体装置を集積化した化合物半導体チップの１例を示している。
【００１２】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を左右の中央部に配置し、シャントＦＥＴ３およびシャントＦＥＴ４を左右の下コーナー付近に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２、接地端子ＧＮＤに対応するパッドが基板の周辺に設けられている。更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極は接続されて接地のためのコンデンサＣを介して接地端子ＧＮＤに接続されている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ゲート電極および各抵抗両端の取り出し電極を形成するものであり、図１０では、パッド金属層と重なるために図示されていない。
【００１３】
図１３（Ａ）に図１２に示したＦＥＴ１の部分を拡大した平面図を示す。この図で、一点鎖線で囲まれる長方形状の領域が基板１１に形成されるチャネル領域１２である。左側から伸びる櫛歯状の４本の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層１０で形成されるソース電極１４（あるいはドレイン電極）がある。また右側から伸びる櫛歯状の４本の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層１０で形成されるドレイン電極１６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層２０で形成されるゲート電極１７がチャネル領域１２上に櫛歯形状に配置されている。
【００１４】
図１３（Ｂ）にこのＦＥＴの一部の断面図を示す。基板１１にはｎ型のチャネル領域１２とその両側にソース領域１８およびドレイン領域１９を形成するｎ＋型の高濃度領域が設けられ、チャネル領域１２にはゲート電極１７が設けられ、高濃度領域には第１層目のオーミック金属層１０で形成されるドレイン電極１４およびソース電極１６が設けられる。更にこの上に前述したように３層目のパッド金属層３０で形成されるドレイン電極１３およびソース電極１５が設けられ、各素子の配線等を行っている。
【００１５】
上記した化合物半導体装置では、ＦＥＴ１およびＦＥＴ２の挿入損失(Insertion Loss)をできるだけ小さくするためにゲート幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を引き下げる設計手法が採用されていた。このためにゲート幅Ｗｇが大きくなることに起因して、ＦＥＴ１およびＦＥＴ２のサイズが大きくなり、チップサイズが大きくなる方向に開発が進んでいた。
【００１６】
また、このような化合物半導体装置では半絶縁基板であるＧａＡｓ基板を用い、その上に直接導電路となる配線やボンディング  ワイヤーを熱圧着するパッドを設けていた。しかし、扱う信号がＧＨｚ帯の高周波数であるので、隣接する配線間のアイソレーションを確保するために２０μｍ以上の離間距離を設ける必要がある。化合物半導体装置に要求されるアイソレーションが２０ｄＢ以上であり、実験的にアイソレーションを２０ｄＢ以上確保するには、２０μｍ以上の離間距離が必要である。
【００１７】
この理論的な裏付けは乏しいが、今まで半絶縁性ＧａＡｓ基板は絶縁基板という考え方から、耐圧は無限大であると考えられていた。しかし実測をすると、耐圧が有限であることが分かった。このために半絶縁性ＧａＡｓ基板の中で空乏層が伸びて、高周波信号に応じた空乏層距離の変化により、空乏層が隣接する電極まで到達するとそこで高周波信号の漏れを発生することが考えられる。従って、アイソレーションを２０ｄＢ以上確保するには、２０μｍ以上の離間距離が必要であると割り出された。
【００１８】
図１２から明白なように、従来の化合物半導体装置では、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２、接地端子ＧＮＤに対応するパッドが基板の周辺に設けられている。このパッドから少なくとも２０μｍ離間させて、配線層を形成することは更にチップサイズを大きくする方向になる。
【００１９】
【発明が解決しようとする課題】
上記した化合物半導体装置では、ＦＥＴ１およびＦＥＴ２の挿入損失(In sertion Loss)をできるだけ小さくするためにゲート幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を引き下げる設計手法のために各ＦＥＴのサイズが大きくなり、またパッドと配線層とのアイソレーションを確保する設計のために２０μｍの離間距離が必要であった。
【００２０】
このために、従来の化合物半導体装置ではますますチップサイズが大きくなる方向に進み、シリコン基板よりコストの高いＧａＡｓ基板を用いる限りは化合物半導体装置はシリコンの安価なチップに置き換えが進み、市場を失う結果を招いていた。
【００２１】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたものであり、ゲート幅を短くすることによりＦＥＴのサイズを小さくするとともに、パッドと配線層又は他のパターンとの離間距離も縮めてチップサイズを小さくした化合物半導体装置を実現することに特徴がある。
【００２２】
すなわち、化合物半導体基板と、化合物半導体基板上に設けられたパッドと、パッドに固着されるボンディングワイヤーとを備え、パッドは直接基板上に配置され、パッドの下の基板表面に活性化された不純物領域を設け、その不純物領域でパッド下の空乏層の拡がりを規制することに特徴を有する。
【００２３】
【発明の実施の形態】
以下に本発明の化合物半導体装置の実施の形態について、ＧａＡｓＦＥＴを用いた化合物半導体スイッチ回路装置を例に、図１から図８を参照して説明する。
【００２４】
図１は、本発明の化合物半導体装置を示す回路図である。第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００２５】
図１に示す回路は、図９（Ｂ）に示すＧａＡｓ  ＦＥＴを用いたＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体装置の原理的な回路とほぼ同じ回路構成であるが、大きく異なる点はＦＥＴ１およびＦＥＴ２のゲート電極のゲート幅Ｗｇを７００μｍ以下に設計することと、パッドと配線層との離間距離を大幅に縮めたことである。
【００２６】
ゲート幅Ｗｇを従来のものに比べて小さくすることはＦＥＴのオン抵抗を大きくすることを意味し、且つゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなることによりゲート電極とチャネル領域とのショットキー接合による寄生容量が小さくなることを意味し、回路動作の上では大きな差が出る。
【００２７】
また、パッドと配線層との離間距離を大幅に縮めることは、化合物半導体チップのサイズを縮小するのに大きな寄与をする。
【００２８】
図２および図３は、本発明の化合物半導体装置を集積化した化合物半導体チップの１例を示している。いずれも各パッド電極の下には活性化された不純物領域４０（二点鎖線で示す）が設けられ、この領域によりパッド電極下での空乏層の広がりを抑制することができる。ここで、活性化された不純物領域４０とは、結晶構造が良好で且つ導電性を有する領域のことであり、具体的には導電性を有するエピタキシャル層およびイオン注入による不純物拡散領域である。また、空乏層の広がりを抑制するためにはその不純物濃度は１×１０１６ｃｍ-3以上が必要である。尚、この活性化された不純物領域４０を以下の説明においては、単に不純物領域４０と称する。
【００２９】
図２および図３は共にＧａＡｓＦＥＴを用いた化合物半導体装置であり、構成要素は同一であるが、不純物領域４０の形状及び配置のみが異なっている。図２では各パッド電極の下全面に不純物領域４０が設けられ、図３では、パッド電極および配線層が隣接する部分において、各パッド電極の周端部のみに設けられている。また、図２および図３のいずれの場合でもパッド電極の基板当接部よりはみ出して設けられる。
【００３０】
更に、配線層４２の下にも不純物領域４０が設けられる。この場合詳細な図示は省略するが、配線層４２下の全面でも良いし、配線層４２の周端部のみに設けてもよい。
【００３１】
図２および図３に示す如く、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図２および図３では、パッド金属層と重なるために図示されていない。
【００３２】
図２および図３から明白なように、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみであり、図１２に示す従来の化合物半導体装置に比べると、最小構成部品で構成されている。
【００３３】
また本発明では、ＦＥＴ１（ＦＥＴ２も同じ）をゲート幅が７００μｍ以下と従来の半分以下で形成されるので、ＦＥＴ１も従来の半分の大きさで済ませることができる。すなわち、図２および図３に示したＦＥＴ１は一点鎖線で囲まれる長方形状のチャネル領域１２に形成される。下側から伸びる櫛歯状の３本の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層１０で形成されるソース電極１４（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層１０で形成されるドレイン電極１４（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層２０で形成されるゲート電極１７がチャネル領域上に４本の櫛歯形状に配置されている。なお、上側から伸びる真中の櫛歯のドレイン電極１３（あるいはソース電極）はＦＥＴ１とＦＥＴ２とで共用しており、更に小型化に寄与している。ここで、ゲート幅が７００μｍ以下という意味は各ＦＥＴの櫛歯状のゲート電極１７のゲート幅の総和がそれぞれ７００μｍ以下であることを言っている。
【００３４】
ＦＥＴ１とＦＥＴ２断面構造を図４に示す。基板１１にはｎ型のチャネル領域１２とその両側にソース領域１８およびドレイン領域１９を形成するｎ＋型の高濃度領域が設けられ、チャネル領域１２には、第２層目のゲート金属層２０で形成されるゲート電極１７が設けられ、高濃度領域には第１層目のオーミック金属層１０で形成されるドレイン電極１４およびソース電極１６が設けられる。更にこの上に前述したように３層目のパッド金属層３０で形成されるドレイン電極１３およびソース電極１５が設けられ、各素子の配線等を行っている。図に示すＦＥＴは、その製造方法においてＩ線ステッパーを使用することにより、微細なパターンが可能となり、例えばゲート電極においては、ゲート長Ｌｇの細線化が容易に実現する。
【００３５】
次に、２．４ＧＨｚ以上の高周波数帯でシャントＦＥＴを省いてアイソレーション(Isolation)を確保する設計が可能となるかについて説明する。
【００３６】
図５に、ＦＥＴのゲート長Ｌｇが０．５μｍのときのゲート幅Ｗｇ−挿入損失(Insertion Loss)の関係を示す。
【００３７】
１ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると０．３５ｄＢから０．５５ｄＢと０．２ｄＢの挿入損失(Insertion Loss)が悪化する。しかし、２．４ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると０．６０ｄＢから０．６５ｄＢと僅か０．０５ｄＢの挿入損失(Insertion Loss)で済む。これは１ＧＨｚの入力信号のときは挿入損失(Insertion Loss)はＦＥＴのオン抵抗による影響を大きく受けるが、２．４ＧＨｚの入力信号のときは挿入損失(Insertion Loss)はＦＥＴのオン抵抗による影響をあまり受けないことが分かった。
【００３８】
この理由としては、２．４ＧＨｚの入力信号では１ＧＨｚに比べて更に高周波となるので、ＦＥＴのオン抵抗よりはむしろＦＥＴのゲート電極に起因する容量成分の影響が大きいと考えられるからである。このため２．４ＧＨｚ以上の高周波ではＦＥＴのオン抵抗より容量成分が挿入損失(Insertion Loss)に大きく影響するのであれば、むしろオン抵抗より容量成分を減らすことに着目して設計することが良い。すなわち、従来の設計とは全く逆転の発想が必要となった。
【００３９】
一方、図６に、ＦＥＴのゲート長Ｌｇが０．５μｍのときのゲート幅Ｗｇ−アイソレーション(Isolation)の関係を示す。
【００４０】
１ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると１９．５ｄＢから２３．５ｄＢと４．０ｄＢのアイソレーション(Isolation)が改善される。同様に、２．４ＧＨｚの入力信号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍまで小さくすると１４ｄＢから１８ｄＢと４．０ｄＢのアイソレーション(Isolation)が改善される。すなわち、アイソレーション(Isolation)はゲート電極に起因するＯＦＦ側ＦＥＴの寄生容量に依存して改善されることが分かる。
【００４１】
従って、２．４ＧＨｚ以上の高周波数帯では図５から明らかなように、挿入損失(Insertion Loss)の僅かな悪化しかないことを考慮するば、むしろ図６に示したアイソレーション(Isolation)を優先して設計する方が化合物半導体チップサイズを縮小できる。すなわち、２．４ＧＨｚの入力信号のとき７００μｍ以下ののゲート幅Ｗｇであれば１６．５ｄＢ以上のアイソレーション(Isolation)を確保することができ、更に６００μｍ以下のゲート幅Ｗｇであれば１８ｄＢ以上のアイソレーション(Isolation)を確保することができる。
【００４２】
具体的には、図２および図３に実際のパターンを示した本発明の化合物半導体装置では、ゲート長Ｌｇを０．５μｍ、ゲート幅Ｗｇを６００μｍのＦＥＴ１およびＦＥＴ２に設計し、挿入損失(Insertion Loss)を０．６５ｄＢ、アイソレーション(Isolation)を１８ｄＢを確保している。この特性はBluetooth（携帯電話、ノートＰＣ、携帯情報端末、デジタルカメラ、その他周辺機器をワイヤレスで相互接続し、モバイル環境、ビジネス環境を向上させる通信仕様）を含む２．４ＧＨｚ帯ＩＳＭ Ｂａｎｄ(Industrial Scientific and Medical frequency band)を使用したスペクトラム拡散通信の応用分野での通信スイッチとして活用されるものである。
【００４３】
続いて、図２、図３および図７を用いて、パッドと配線層との離間距離を大幅に縮めることについて説明をする。
【００４４】
図７に本発明の化合物半導体装置のパッドおよび配線の構造を示す。図７（Ａ）はボンディングパッド部、図７（Ｂ）には配線層部の断面図をそれぞれ示す。図２の如く、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２の５個のパッドが基板の周辺に配置されている。また、図７に示すように、各パッドは、基板１１上にその下全面に沿って設けられたｎ＋型の不純物領域４０（図２では二点鎖線で示す）と、大部分を基板１１上に設けられたゲート金属層２０と、ゲート金属層２０上に重畳されたパッド金属層３０とで形成されることに特徴がある。又、配線層４２の下も基板上にその下全面（図７（Ｂ））に不純物領域４０が設けられている。この場合、不純物領域４０はソース領域およびドレイン領域を形成するイオン注入工程で同時に形成された拡散領域である。従って、金のボンディングワイヤー４１はパッドのパッド金属層３０上にボール ボンディングされる。ここで、不純物領域４０は前述の如く、空乏層を抑制できる不純物濃度を有するエピタキシャル層でもよく、ＧａＡｓ基板の最上層がｎ型エピタキシャル層である場合は、イオン注入による拡散領域を設けなくても実施できる。
【００４５】
これにより、パッドおよび配線層の下の基板１１表面に不純物領域４０が設けられる。従って、不純物をドープされていない基板１１（半絶縁性であるが、基板抵抗値は１×１０7Ω・ｃｍ）表面と異なり、不純物濃度が高い(イオン種  ２９Ｓｉ+で濃度は１〜５×１０18ｃｍ-3)のでパッド下または配線層下での空乏層が伸びないので、互いに隣接するパッドおよび配線層又は他のパターンとは離間距離を２０μｍから２０ｄＢのアイソレーションが確保できる限界まで狭まることができる。具体的には、離間距離を４μｍにすれば、２０ｄＢ以上のアイソレーションを確保するには十分であると割り出された。また、電磁界シミュレーションにおいても４μｍ程度の離間距離を設ければ２．４ＧＨｚにおいて４０ｄＢ程度もアイソレーションを得られることがわかっている。
【００４６】
ここで、図３の如く、不純物領域４０はパッドおよび配線層の周端部のみに設けられてもよい。すなわち、共通入力端子ＩＮのパッドは上辺を除き、３辺に沿って不純物領域４０を設け、出力端子ＯＵＴ１、ＯＵＴ２のパッドはＧａＡｓ基板のコーナー部分を残して、４辺に沿ってＣ字状に不純物領域４０を設け、制御端子Ｃｔｌ-１、Ｃｔｌ-２のパッドはＧａＡｓ基板のコーナー部分および抵抗Ｒ１、Ｒ２と接続する部分を除き、変則的な五角形の４辺に沿ってＣ字状に不純物領域４０を設けられている。不純物領域４０を設けない部分はいずれもＧａＡｓ基板の周端に面した部分であり、空乏層が広がっても隣接するパッドや配線と十分な離間距離があり、リークが問題とならない部分である。
【００４７】
従って、５個のパッドが半導体チップの半分近くを占めているので、本発明のパッドの構造を採用すればパッド近傍まで配線層を配置できる。具体的には、配線層の下にも不純物領域４０が設けられているので、互いに隣接するパッド電極間、パッド電極と配線層間、配線層間、更には抵抗、容量などの他のパターンとの離間距離を４μｍまで近接して配置することが可能となり、半導体チップの縮小に大きく寄与できる。
【００４８】
この結果、本発明の化合物半導体チップのサイズは０．３７×０．３０ｍｍ2に納めることができた。これは従来の化合物半導体チップサイズを実に２０％に縮小できることを意味する。
【００４９】
また、本発明を化合物半導体スイッチ回路装置に適用すると数々の回路特性の改善が図れた。第１に、高周波入力電力に対するスイッチでの反射を表す電圧定在波比  ＶＳＷＲ(Voltage Standing-Wave Ratio)は１．１〜１．２を実現した。ＶＳＷＲは高周波伝送線路中の不連続部分で発生する反射波と入力波の間で発生する電圧定在波の最大値と最小値の比を表し、理想状態ではＶＳＷＲ＝１で反射０を意味する。シャントＦＥＴを有する従来の化合物半導体スイッチ回路装置では、ＶＳＷＲ＝１．４程度であり、本発明では電圧定在波比の大幅な改善ができた。この理由は、本発明の化合物半導体スイッチ回路装置では高周波伝送線路中にスイッチ用のＦＥＴ１およびＦＥＴ２しか無く、回路的にシンプルでデバイス的に極めて小さいサイズのＦＥＴしか無いことにことに依るものである。
【００５０】
第２に、高周波入力信号に対する出力信号の歪みレベルを表すリニアリティ特性は、ＰIN１ｄＢとして３０ｄＢｍを実現している。図８に入出力電力のリニアリティ特性を示す。入出力電力比は理想的には１となるが、挿入損失(Insertion Loss)があるのでその分出力電力が減る。入力電力が大きくなると出力電力が歪んでくるので、入力電力に対して出力電力が１ｄＢ下がる点がＰIN１ｄＢとして表される。シャントＦＥＴ有りの化合物半導体スイッチ回路装置ではＰIN１ｄＢは２６ｄＢｍであるが、シャントＦＥＴなしの本発明の化合物半導体スイッチ回路装置では３０ｄＢｍであり、約４ｄＢ以上の改善が図れる。この理由は、シャントＦＥＴ有りの場合はオフしたスイッチ用とシャント用のＦＥＴのピンチオフ電圧の影響を相乗的に受けるのに対してシャントＦＥＴなしの本発明の場合はオフしたスイッチ用のＦＥＴのみの影響だけであるからである。
【００５１】
ここで、本発明の実施の形態では化合物半導体スイッチ回路装置を例に説明したが、スイッチ回路装置以外のＭＭＩＣ（例えばアンプ、ミキサ）や、ダイオード、ＦＥＴ等の化合物半導体装置に関しても同様に実施ができる。
【００５２】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００５３】
第１に、半導体チップサイズの半分近くを占めるパッドおよび配線層の下または周端部の下に不純物領域を設けることで、互いに隣接するパッド、配線層又は他のパターンとの離間距離を４μｍまで接近して配置できるので、高周波信号の結合と耐圧１０Ｖの確保が小さいスペースででき、大幅なシュリンクが可能となる利点を有する。
【００５４】
第２に、２．４ＧＨｚ以上の高周波数帯でシャントＦＥＴを省いてアイソレーション(Isolation)を確保する設計に着目し、今までのＦＥＴのオン抵抗の低減を二義的に考える逆転的な発想手段を用い、スイッチに用いるＦＥＴ１およびＦＥＴ２のゲート電極のゲート幅Ｗｇを７００μｍ以下に設計することである。この結果、スイッチに用いるＦＥＴ１およびＦＥＴ２のサイズ小さくでき、且つ挿入損失(Insertion Loss)を小さく抑え、アイソレーション(Isolation)を確保できる利点を得られる。
【００５５】
第３に、本発明の化合物半導体装置ではシャントＦＥＴを省く設計が可能となったために、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみであり、従来の化合物半導体装置に比べると、最小構成部品で構成できる利点を有する。
【００５６】
第４に、上述したように最小構成部品とパッドと配線層の離間距離の縮小とで、半導体チップサイズを従来の化合物半導体装置に比べて２０％まで縮小が可能となり、シリコン半導体チップとの価格競争力も大幅に向上できる。またチップサイズが小さくできるので、従来の小型パッケージ（ＭＣＰ６  大きさ２．１ｍｍ×２．０ｍｍ×０．９ｍｍ）よりさらに小型パッケージ（ＳＭＣＰ６  大きさ１．６ｍｍ×１．６ｍｍ×０．７５ｍｍ）に実装ができるようになった。
【００５７】
第５に、挿入損失(Insertion Loss)が２．４ＧＨｚ以上の高周波になってもあまり増加しないので、シャントＦＥＴを省いてもアイソレーション(Isolation)を取れる設計が可能となった。たとえば、３ＧＨｚの入力信号でゲート幅３００μｍでも、シャントＦＥＴなしで十分にアイソレーション(Isolation)を確保できる。
【００５８】
第６に、本発明の化合物半導体装置では、高周波入力電力に対するスイッチでの反射を表す電圧定在波比  ＶＳＷＲ(Voltage Standing-Wave Ratio)を１．１〜１．２に実現でき、反射の少ないスイッチを提供できる。
【００５９】
第７に、本発明の化合物半導体装置では、高周波入力信号に対する出力信号の歪みレベルを表すリニアリティ特性ＰIN１ｄＢを３０ｄＢｍと向上でき、スイッチのリニアリティ特性の大幅な改善ができる。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための特性図である。
【図６】本発明を説明するための特性図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための特性図である。
【図９】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図１０】従来例を説明するための等価回路図である。
【図１１】従来例を説明するための回路図である。
【図１２】従来例を説明するための平面図である。
【図１３】従来例を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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