(57)【特許請求の範囲】
【請求項１】
支持基板、及びこの支持基板上に第１の絶縁膜により支持基板と分離された状態で形成された第１導電型の半導体層を有する半導体基板と、
この半導体基板の前記半導体層が前記第１の絶縁膜に達する素子分離領域により囲まれて周囲から絶縁分離されて形成された第１導電型のドレイン層と、
このドレイン層の表面に形成された第２導電型のベース層と、
前記ドレイン層の表面に前記ベース層から離れて形成された第１導電型のドレイン・コンタクト層と、
前記ベース層の表面に選択的に形成された第１導電型のソース層と、
前記ベース層の前記素子分離領域に近い側の周縁表面をチャネル領域として、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ソース層とベース層にコンタクトするソース電極と、
を有し、
前記ベース層、ソース層及びゲート電極は、前記ドレイン・コンタクト層を取り囲んでリング状に形成されている
ことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記素子分離領域は、前記ドレイン層を囲んで前記第１の絶縁膜に達する深さに形成された素子分離溝と、この素子分離溝の少なくとも側壁に形成された第２の絶縁膜とを有する
ことを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【請求項３】
前記ベース層とソース層は、前記ゲート電極を拡散マスクの一部として用いた不純物の二重拡散により形成されている
ことを特徴とする請求項１記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アナログＩＣの出力回路等に用いて好適な絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
アナログＩＣの出力回路として、図６に示すように、ｎチャネルＭＯＳトランジスタＱ１，Ｑ２を用いて構成したものがよく用いられる。ｎチャネルＭＯＳトランジスタを用いるのは、ｐチャネルに比べて電流駆動能力が高く、またサージ耐性も高いからである。これらの出力回路トランジスタＱ１，Ｑ２に好適な構造として、ＳＯＩ（Silicon-On-Insulator)基板に形成されるＤＭＯＳ（Double-Diffused MOS）トランジスタが知られている。
【０００３】
図７は、ＳＯＩ基板１を用いたＤＭＯＳトランジスタ構造を示している。ＳＯＩ基板のｎ-型シリコン層１ｃの一部が素子分離領域２により囲まれて高抵抗ドレイン層３となる。素子分離領域２は、シリコン層１ｃの底部絶縁膜１ｂに達する深さに溝２ａを形成し、その側壁に絶縁膜２ｂを形成して多結晶シリコン２ｃを埋め込んで形成される。これにより高抵抗ドレイン層３は、他の素子領域から完全に誘電体分離される。
【０００４】
高抵抗ドレイン層３の表面にｐ型のベース層４が形成され、このベース層４の表面にｎ+型のソース層５が形成される。高抵抗ドレイン層３には、ベース層４から所定距離離れてｎ+型のドレイン・コンタクト層６が形成される。ベース層４のソース層５と高抵抗ドレイン層３により挟まれた領域をチャネル領域７として、この上にゲート絶縁膜８を介してゲート電極９が形成される。ソース電極１１はソース層５とｐ型ベース層４に同時にコンタクトするように形成される。ドレイン・コンタクト層６にはドレイン電極１２が接続される。
【０００５】
ＤＭＯＳトランジスタの実際の製造工程では、ベース層４とソース層５とは、ゲート電極９を拡散マスクの一部とする不純物の二重拡散により形成され、これらのベース層４とソース層５の拡散深さの差によりチャネル領域７がゲート電極９に対して自己整合的に形成される。
【０００６】
アナログＩＣの出力回路では特に、ＥＳＤ（Electrostatic-Discharge）耐量（サージ耐量）に対する要求が厳しい。上述したＤＭＯＳトランジスタを用いた場合のサージ耐量を改善する方法として従来は、ソース・ドレイン間隔を大きくして、トランジスタ耐圧そのものを高くする方法、トランジスタ面積を大きくしてその寄生容量によりサージパルスを吸収する方法、等が考えられている。
【０００７】
【発明が解決しようとする課題】
しかし、従来のサージ耐量の改善の方法は、素子面積を大きくする割には、サージ耐量の改善効果が小さいという問題があった。特に、図７に示すように、ＳＯＩ基板を用いたＤＭＯＳトランジスタでは、素子領域が完全に絶縁分離されていて、寄生トランジスタ等により基板にサージ電流を流す経路は形成されない。従って、サージ電流が全て素子内部を流れ、これがサージ耐量の改善を難しくしている。
【０００８】
特に問題になるのは、図８に示すように、サージによる降伏電流の一部が、破線で示すように、ゲート絶縁膜８を通りゲート電極９に抜けることである。即ち、通常のＤＭＯＳトランジスタ構造では、ソース電極１１とドレイン電極１２の間にゲート電極９が配置される。このため、ドレインからソースに抜ける降伏電流はｐ型ベース層４のゲート電極９の直下を通り、ベース層４での電圧降下によりチャネル領域７が電位上昇する。この結果、降伏電流の一部がゲート電極９に抜けるために、ゲート絶縁膜８が破壊される。
【０００９】
この発明は、上記事情を考慮してなされたもので、サージによる降伏電流がゲート電極直下を流れないようにしてサージ耐量を改善した絶縁ゲート型半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明に係る絶縁ゲート型半導体装置は、支持基板、及びこの支持基板上に第１の絶縁膜により支持基板と分離された状態で形成された第１導電型の半導体層を有する半導体基板と、この半導体基板の前記半導体層が前記第１の絶縁膜に達する素子分離領域により囲まれて周囲から絶縁分離されて形成された第１導電型のドレイン層と、このドレイン層の表面に形成された第２導電型のベース層と、前記ドレイン層の表面に前記ベース層から離れて形成された第１導電型のドレイン・コンタクト層と、前記ベース層の表面に選択的に形成された第１導電型のソース層と、前記ベース層の前記素子分離領域に近い側の周縁表面をチャネル領域として、このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ソース層とベース層にコンタクトするソース電極と、を有し、前記ベース層、ソース層及びゲート電極は、前記ドレイン・コンタクト層を取り囲んでリング状に形成されていることを特徴とする。
【００１１】
この発明においては、ベース層のドレイン・コンタクト層に近い側の周縁ではなく、素子分離領域に近い側の周縁表面をチャネル領域として用いることにより、ドレイン・コンタクト層との関係でゲートとソースの配置が従来のＭＯＳトランジスタとは逆になる。従ってこの発明によるＭＯＳトランジスタでは、サージによるドレイン・ソース間の降伏電流は、ゲート電極直下を通ることなくソース電極に抜ける。このため、従来のようなゲート電極直下の電位上昇、その結果としてのゲート絶縁膜を通るゲート電極への電流突き抜けが生じることはなく、サージによるゲート絶縁膜破壊という事故が抑制される。
【００１２】
この発明において好ましくは、素子分離領域は、ドレイン層を囲んで第１の絶縁膜に達する深さに形成された素子分離溝と、この素子分離溝の少なくとも側壁に形成された第２の絶縁膜とを有するものとする。
【００１３】
またこの発明において、ベース層とソース層は例えば、ゲート電極を拡散マスクの一部として用いた不純物の二重拡散により形成され、これによりＤＭＯＳトランジスタが得られる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。以下の実施の形態では、第１導電型としてｎ型、第２導電型としてｐ型を用いるが、各部の導電型を逆にしてもよい。
［実施の形態１］
図１Ａはこの発明の実施の形態によるＤＭＯＳトランジスタの平面図であり、図１Ｂは図１ＡのＡ−Ａ’断面図である。半導体基板１はこの実施の形態の場合、支持基板としてのｐ-型シリコン基板１ａと、この上にシリコン酸化膜等の絶縁膜１ｂを介して形成されたｎ-型シリコン層１ｃとからなるＳＯＩ基板である。このＳＯＩ基板１は具体的には、シリコン基板の直接接着技術により作られる。
【００１６】
このＳＯＩ基板１のシリコン層１ｃの中に、素子分離領域２により囲まれた高抵抗のドレイン層３が区画される。素子分離領域２はこの実施の形態の場合、底部絶縁膜１ｂに達する深さに素子分離溝２ａを形成し、この溝２ａの側壁にシリコン酸化膜等の絶縁膜２ｂを形成して、多結晶シリコン２ｃを埋め込んで構成されている。これによりドレイン層３は他の領域から完全に誘電体分離される。
【００１７】
高抵抗ドレイン層３は細長い矩形パターンに区画されており、その表面の長手方向の一端寄りに矩形のｐ型ベース層４が形成され、このベース層４から離れてドレイン層３の長手方向の他端寄りに矩形のｎ+型ドレイン・コンタクト層６が形成されている。ｐ型ベース層４のドレイン・コンタクト層６側とは反対の周縁寄りには矩形のｎ+型ソース層５が形成されている。図１Ｂに示すように、ソース層５とドレイン・コンタクト層６を横切るＡ−Ａ’断面では、ベース層４の周縁は、ドレイン・コンタクト層６に近い方と素子分離領域２に近い方の２箇所あるが、そのうち素子分離領域２に近い方の周縁表面をチャネル領域７として、この上にゲート絶縁膜８を介してゲート電極９が形成されている。
【００１８】
なお実際の製造工程では、ベース層４及びソース層５より先にゲート電極９が作られる。そしてゲート電極９を不純物拡散マスクの一部として用いて（即ち図１Ｂにおいて、ゲート電極９の右側エッジをマスク開口のエッジとして）、ｐ型不純物とｎ型不純物の二重拡散を行うことにより、ベース層４とソース層５を形成する。これにより、ゲート電極９に自己整合された形でチャネル領域７が形成される。
【００１９】
拡散層とゲート電極が形成された基板上は絶縁膜１０で覆われ、これにコンタクト孔が開けられて、ソース層５及びドレイン・コンタクト層６にそれぞれコンタクトするソース電極１１及びドレイン電極１２が形成される。ソース電極１１はソース層５と同時に、ベース層４にもコンタクトさせる。これにより、ＤＭＯＳトランジスタのバルク領域であるベース層４は、ソースと同電位に固定されることになる。
【００２０】
以上のようにこの実施の形態では、ｐ型ベース層４のドレイン・コンタクト層６から遠い方の周縁（言い換えれば、素子分離領域２に近い側の周縁）の表面をチャネル領域７としている。即ち、ソース電極１１とドレイン電極１２の間にゲート電極９が配置される通常の電極配置と異なり、この実施の形態ではゲート電極９、ソース電極１１、ドレイン電極１２の順に配置される。
従ってゲート電極９に正のバイアスを与えてＤＭＯＳトランジスタをオンさせたとき、ソースからドレインに流れる電子電流は、図１Ｂに破線で示したように流れる。即ち、ソース層５から流れ出る電子電流は、ドレイン・コンタクト層６から離れる方向にチャネル領域７を通ってドレイン層３に入り、ベース層４の側面を迂回しながらその底面下を流れて、ドレイン・コンタクト層６まで流れる。
【００２１】
この実施の形態のＤＭＯＳトランジスタにおいて、サージによりドレイン・ソース間に降伏電流が流れる様子を、従来の図８（ａ）と対応させて図８（ｂ）に示した。この実施の形態の場合、ゲート電極９がソース電極１１の外側にあるから、破線で示すように降伏電流はゲート電極９の直下を流れることがなく、ソース電極１１に抜ける。これにより、サージによるゲート絶縁膜の破壊が防止され、高いＥＳＤ耐性が得られる。
【００２２】
［実施の形態２］
図２Ａはこの発明の別の実施の形態によるＤＭＯＳトランジスタの平面図であり、図２Ｂは図２ＡのＡ−Ａ’断面図である。先の実施の形態と対応する部分には先の実施の形態と同じ符号を付して詳細な説明は省く。この実施の形態では、素子分離された高抵抗ドレイン層３の表面の長手方向両端部にｐ型ベース層４ａ，４ｂが形成され、これらのベース層４ａ，４ｂのそれぞれにｎ+型ソース層５ａ，５ｂが形成されている。ｎ+型ドレイン・コンタクト層６は、二つのベース層４ａ，４ｂの中間位置に一つ形成されている。ベース層４ａ，４ｂのドレイン・コンタクト層６から遠い方の周縁表面がそれぞれチャネル領域７ａ，７ｂとされ、ここにゲート絶縁膜８を介してゲート電極９ａ，９ｂが形成されている。
【００２３】
この実施の形態のＤＭＯＳトランジスタ構造は、先の実施の形態のゲート及びソース部分をドレインを挟んで対称的に二つ配置したものということができる。但しゲート電極９ａ，９ｂは、図２Ａに示すように同じ多結晶シリコン膜等により連続的にパターン形成される。ソース層５ａ，５ｂとベース層４ａ，４ｂにコンタクトするソース電極１１ａ，１１ｂも同様に、図２Ａに示したように連続的にメタル膜によりパターン形成される。
【００２４】
この実施の形態のＤＭＯＳトランジスタ構造は、先の実施の形態に比べて電流容量を大きいものとする場合に有効である。サージ耐量については、先の実施の形態と同様の理由で改善される。
【００２５】
［実施の形態３］
図３は、更に別の実施の形態によるＤＭＯＳトランジスタの平面図である。断面図は先の実施の形態の図２Ｂと同じになるので省略した。この実施の形態では、ｐ型ベース層４、更にその中のｎ+型ソース層５が、ドレイン・コンタクト層６を取り囲むようにリング状に拡散形成されている。そして、ベース層４の外周部表面を全てチャネル領域７として、ゲート電極９もリング状にパターン形成されている。その他、先の実施の形態１，２と同様である。
この実施の形態によっても、先の実施の形態と同様の効果が得られる。
【００２６】
［実施の形態４］
ここまでの実施の形態は、多数キャリアの伝導を利用する通常のＭＯＳトランジスタであるが、この発明は導電変調型のＭＯＳトランジスタ、即ちバイポーラ動作をするＩＧＢＴにも同様に適用可能である。図４はその様な実施の形態のＩＢＧＴ断面構造を、実施の形態１の図１Ｂに対応させて示している。実施の形態１と異なる点は、実施の形態１のｎ+型ドレイン・コンタクト層６の部分が、ｐ+型ドレイン層４２となることである。また実施の形態１の高抵抗ドレイン層３は、この実施の形態では機能的には第１ベース層４１となり、実施の形態１と同様のｐ型ベース層４が第２ベース層となる。平面図は図１Ａと同様であるので省略する。
【００２７】
ＩＧＢＴにおいては、動作上、ゲート駆動によりソース層５からの電子注入と、電子がドレイン層４２に到達することによるドレイン層４２からのホール注入とによる導電変調が起こる点が通常のＭＯＳトランジスタと異なる。そして導電変調の効果により、低いオン電圧が得られる。そしてこのＩＧＢＴの場合も、先の各実施の形態と同様の理由でサージ耐量が大きいものとなる。
ＩＧＢＴについて、実施の形態２或いは実施の形態３と同様のレイアウトを採用することももちろん有効である。
【００２８】
［実施の形態５］
図５は、実施の形態１を変形した実施の形態のＤＭＯＳトランジスタの断面を図１Ｂに対応させて示している。この実施の形態の半導体基板１はＳＯＩ基板ではなく、支持基板としてのｐ-型シリコン基板５１ａにｎ-型シリコン層５１ｂを例えばエピタキシャル成長させたエピタキシャル基板を用いている。また素子分離領域２も誘電体分離でなく、シリコン基板１に達するｐ+型拡散層５２を形成したｐｎ接合分離を利用している。その他は、実施の形態１と同様である。
この実施の形態によっても、ゲート、ソース、ドレインの配置関係により、先の実施の形態と同様にサージ耐量が高いものとなる。このｐｎ接合分離の構造で実施の形態２，３と同様のレイアウトを採用した場合も同様である。
【００２９】
【発明の効果】
以上述べたようにこの発明によれば、サージによる降伏電流がゲート電極直下を流れないように拡散層及び電極のレイアウトを考慮することにより、サージ耐量を改善した絶縁ゲート型半導体装置を得ることができる。
【図面の簡単な説明】
【図１Ａ】実施の形態１によるＤＭＯＳトランジスタの平面図である。
【図１Ｂ】図１ＡのＡ−Ａ’断面図である。
【図２Ａ】実施の形態２によるＤＭＯＳトランジスタの平面図である。
【図２Ｂ】図２ＡのＡ−Ａ’断面図である。
【図３】実施の形態３によるＤＭＯＳトランジスタの平面図である。
【図４】実施の形態４によるＩＧＢＴの断面図である。
【図５】実施の形態５によるＤＭＯＳトランジスタの断面図である。
【図６】出力回路の構成例である。
【図７】同出力回路に用いられるＤＭＯＳトランジスタの断面図である。
【図８】従来のＤＭＯＳトランジスタと実施の形態のＤＭＯＳトランジスタのサージによる降伏電流の流れる様子を示す図である。
【符号の説明】
１…半導体基板、１ａ…支持基板、１ｂ…絶縁膜、１ｃ…シリコン層、２…素子分離領域、２ａ…素子分離溝、２ｂ…絶縁膜、２ｃ…多結晶シリコン、３…高抵抗ドレイン層、４…ｐ型ベース層、５…ｎ+型ソース層、６…ｎ+型ドレイン・コンタクト層、７…チャネル領域、８…ゲート絶縁膜、９…ゲート電極、１０…絶縁膜、１１…ソース電極、１２…ドレイン電極。
【図１Ａ】
0004175750.tif 000002
【図１Ｂ】
0004175750.tif 000003
【図２Ａ】
0004175750.tif 000004
【図２Ｂ】
0004175750.tif 000005
【図３】
0004175750.tif 000006
【図４】
0004175750.tif 000007
【図５】
0004175750.tif 000008
【図６】
0004175750.tif 000009
【図７】
0004175750.tif 000010
【図８】
0004175750.tif 000011