(57)【特許請求の範囲】
【請求項１】
ｎ型III−Ｖ族窒化物系化合物半導体層の上に形成され、５０〜１５０ｎｍの厚みを有するＰｔ層と、Ｔｉ層と、Ａｕ層とをこの順序で積層して成ることを特徴とするショットキー障壁形成用電極。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はショットキー障壁形成用電極とその製造方法に関し、更に詳しくは、高温下においても、優れたショットキーダイオード特性を実現せしめ、装荷箇所との密着性も優れ、またリード線との間の接触抵抗も小さくなるショットキー障壁形成用電極とそれを製造する方法に関する。
【０００２】
【従来の技術】
ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＩｎＧａＮなどに代表されるIII−Ｖ族窒化物系化合物半導体は、その禁止帯幅が大きく、かつ直接遷移型であり、しかも高温動作が優れているということから、これらの材料を用いて、発光ダイオードやレーザダイオードなどの発光素子、フォトダイオードやフォトトランジスタなどの受光素子、更には電界効果トランジスタ（ＦＥＴ）や高移動度トランジスタ（ＨＥＭＴ）などの電子デバイスの研究開発が進められている。
【０００３】
また、III−Ｖ族窒化物系化合物半導体は、半導体の中でも原子間距離が近いため、放射線によるダメージを受けにくく、耐放射線用電子デバイスに適しており、宇宙分野などにおいても研究開発が進められている。
【０００４】
例えば、ＦＥＴを製造する場合、まず、半絶縁性の基板の上に所定組成のIII−Ｖ族窒化物系化合物半導体を順次エピタキシャル成長させ、最表層がｎ型の活性層である積層構造が形成される。そして、前記活性層の所定箇所には、当該活性層とオーミック接触するソース電極とドレイン電極が装荷され、またこれら電極の間にゲート電極が装荷され、ソース電極とドレイン電極にはそれぞれリード線が接続されて順バイヤス電圧が印加され、またゲート電極にもリード線が接続され、ここには逆バイアス電圧が印加される。
【０００５】
この構造のＦＥＴの場合、ゲート電極の装荷箇所の直下における前記活性層の表層部には、ショットキー障壁が形成されてその下に空乏層が広がった状態になっている。そして、ＦＥＴの動作時には、ソース電極からドレイン電極にかけて、前記空乏層の下に位置する活性層部分（チャネル）を通って電子が流れる。このとき、ゲート電極から印加電圧を変化させることにより前記空乏層の幅、すなわちチャネルの断面積を変化させ、流れる電流の変調が行われる。
【０００６】
ここで、ゲート電極の材料としては、活性層に高いショットキー障壁ハイトを形成できる材料であることが好ましい。例えば、Ｐｔは前記活性層に約１.１eVのショットキー障壁ハイトを形成することができるので好適な材料であるということができる。
【０００７】
しかしながら、Ｐｔ単独で構成したゲート電極の場合には、それが装荷されている活性層のエピタキシャル成長面との間の密着性が悪く、剥離するという事態が起こりやすい。また、このＰｔ電極にリード線として常用されているＡｕリード線を接続すると、異種金属間の接続であるため接触抵抗は大きくなり、ＦＥＴ動作時のロスが問題として浮かび上がってくる。
【０００８】
上記したエピタキシャル成長面との密着性という問題に関していえば、Ｔｉは好適な材料である。そのため、ＧａＡｓ，ＧａＩｎＡｓ，ＧａＩｎＰ，ＩｎＰなどで構成されたＦＥＴでは、このＴｉがゲート電極の材料として使用されている。その場合、ゲート電極をＴｉ単独で形成するということは行われず、Ｔｉ層とＰｔ層とＡｕ層をこの順序で積層した構造（Ｔｉ／Ｐｔ／Ａｕ）にして装荷されているのが通例である。
【０００９】
そして、III−Ｖ族窒化物系化合物半導体の前記した活性層に装荷されるゲート電極に対しても、上記したＴｉ／Ｐｔ／Ａｕ積層構造がそのまま転用される場合が多い。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記した積層構造のゲート電極の場合、Ｔｉ層がエピタキシャル成長面に直接形成されており、また最上層がＡｕリード線と同じＡｕで形成されているので、当該エピタキシャル成長面との密着性が高くなり、またＡｕリード線との接触抵抗も小さくなるという点では好ましいとはいえ、ＦＥＴ動作時の温度が５５０℃を超えるような高温になると、Ｔｉ電極表面の変色から始まり、やがては酸化して電極特性の劣化が起こるという問題がある。
【００１１】
すなわち、この積層構造のゲートの場合、５５０〜１０００℃でも動作可能な対高温用デバイスのゲート電極として好適であるとはいいがたい。
【００１２】
本発明は、III−Ｖ族窒化物系化合物半導体の活性層に装荷される従来構造のゲート電極における上記した問題を解決し、高温下においても高いショットキー障壁ハイトを形成でき、エピタキシャル成長面との密着性も優れており、またＡｕリード線との接触抵抗も小さくなるショットキー障壁形成用電極とその製造方法の提供を目的とする。
【００１３】
【課題を解決するための手段】
上記した目的を達成するために、本発明においては、III−Ｖ族窒化物系化合物半導体層の上に形成され、Ｐｔ層とＴｉ層とＡｕ層とをこの順序で積層して成ることを特徴とするショットキー障壁形成用電極が提供され、また、III−Ｖ族窒化物系化合物半導体層の上に、Ｐｔ，Ｔｉ，Ａｕをこの順序で積層することを特徴とするショットキー障壁形成用電極の製造方法が提供される。
【００１４】
【発明の実施の形態】
図１に、本発明の電極が装荷されているプレーナ型ＦＥＴの層構造例を示す。図１において、例えばＳｉ基板１の上に、絶縁層とバッファ層（いずれも図示しない）を介して例えばｎ型ＧａＮのようなIII−Ｖ族窒化物系化合物半導体をエピタキシャル成長させ、そこにｎ型不純物をドーピングすることによりｎ型活性層２が形成されている。
【００１５】
そして、上記活性層２の上には、オーミック接触した状態でソース電極Ｓとドレイン電極Ｄが装荷され、また、これら電極の間には後述する構造のゲート電極Ｇがショットキー障壁形成用電極として装荷され、これら電極の装荷箇所を除いたデバイス表面は例えばＳｉＯ2膜のような絶縁膜３で被覆されている。
【００１６】
ここで、ゲート電極Ｇは、Ｐｔ層Ｇ１とＴｉ層Ｇ２とＡｕ層Ｇ３をこの順序で積層した３層構造（Ｐｔ／Ｔｉ／Ａｕ）になっている。
【００１７】
この構造の場合、ｎ型活性層２には高いショットキー障壁ハイトが形成され、また最上部はＡｕ層Ｇ３になっているのでＡｕリード線との接触抵抗は小さくなる。そして、Ｐｔ層Ｇ１とｎ型活性層２のエピタキシャル成長面との密着性も良好であり、更にはＴｉ層Ｇ２の変色や酸化に基づく電極特性の劣化も起こらない。
【００１８】
ここで、Ｐｔ層Ｇ１の厚みが薄すぎると高いショットキー障壁ハイトの形成に難が生じ、また厚すぎるとｎ型活性層２との密着性が悪くなって電極Ｇの剥離などが起こりはじめるので、通常は、５０〜１５０nmに設定することが好ましい。
【００１９】
また、Ｔｉ層Ｇ２の厚みが薄すぎると電極Ｇのｎ型活性層２との密着性の低下や電極特性の劣化を招きやすくなり、また厚すぎると、縦方向の接触は抵抗が高くなるという問題が起こりはじめるので、通常は、２０〜５０nmに設定することが好ましい。更に、Ａｕ層Ｇ３の厚みが薄すぎるとＡｕリード線との接触抵抗が大きくなり、また厚すぎるとその使用量が増加して経済的に不利となるので、通常は、２０〜５０nmに設定することが好ましい。
【００２０】
この電極Ｇは、基板１の上にIII−Ｖ族窒化物系化合物半導体を用いて所定のエピタキシャル成長層を順次積層し、最表層がｎ型活性層２である積層構造を形成し、次いで、この積層構造に対し、常用のホトリソグラフィーとエッチング処理を行って表面加工し、電極Ｇが装荷されるべき箇所をｎ型活性層２の表面に形成する。
【００２１】
そして、これを真空蒸着装置にセットし、まず所定厚みのＰｔ層Ｇ１をｎ型活性層の上に蒸着・形成し、その上に所定厚みのＴｉ層Ｇ２を蒸着・形成し、更にその上に所定厚みのＡｕ層Ｇ３を蒸着・形成する。
【００２２】
最後に、表面全体にリフトオフ処理を行って所定の電極パターンが形成される。
【００２３】
【実施例】
ゲート電極の装荷が可能である状態になっている基板の前記ゲート電極装荷箇所に以下の条件で各種の電極材料を蒸着した。なお、このときのｎ型活性層２はｎ型ＧａＮ層である。
【００２４】
Ａ：真空蒸着装置内の圧を１.３×１０-5PaにしてＴｉを厚み２００nm蒸着してゲート電極Ｇにした。これを比較例電極１とする。
Ｂ：真空蒸着装置内の圧を２.６×１０-5PaにしてＰｔを厚み２００nm蒸着してゲート電極Ｇにした。これを比較例電極２とする。
Ｃ：真空蒸着装置内の圧を１.３×１０-5Paにして、まずＴｉを厚み５０nm蒸着し、真空度の回復をまってＰｔを厚み１５０nm蒸着し、更に真空度の回復をまってＡｕを厚み３０nm蒸着し、Ｔｉ／Ｐｔ／Ａｕ構造のゲート電極Ｇにした。これを比較例電極３とする。
Ｄ：真空蒸着装置内の圧を１×１０-5Paにして、まずＰｔを厚み１００nm蒸着し、真空度の回復をまってＴｉを厚み５００nm蒸着し、更に真空度の回復をまってＡｕを厚み３００nm蒸着し、Ｐｔ／Ｔｉ／Ａｕ構造のゲート電極Ｇにした。これを実施例電極とする。
【００２５】
なお、いずれの場合も、蒸着終了後には温度９０〜１２０℃で加熱した剥離作用を有するジクロルベンゼンを含む剥離液と剥離液除去作用を有するアセトン、メタノールでリフトオフを行い、電極パターンを形成した。
【００２６】
以上４種類の試料を、Ｎ2雰囲気炉に投入して加熱したのち取り出し、ソース電極Ｓとゲート電極との間に逆バイアス電圧（Ｖ）を印加し、そのときのソース電極Ｓとドレイン電極Ｄの間に流れる電流（Ｉ）を測定してショットキーダイオード特性を調べた。
【００２７】
結果は、以下の通りであった。
【００２８】
（１）ゲート電極Ｇが実施例電極である試料は加熱温度が７００℃になっても、電極Ｇとｎ型ＧａＮ層との密着性は良好であり、そのときのショットキーダイオード特性は図２で示したとおりの良好な特性を示した。
【００２９】
（２）ゲート電極Ｇが比較例電極１である試料は、加熱温度が５００℃近辺の時点から電極の変色が起こりはじめ、そのときのショットキーダイオード特性は図３で示したとおりであり、その特性劣化が認められた。
【００３０】
（３）ゲート電極Ｇが比較例電極２である試料は、電極パターンの一部に剥離が認められた。しかし、加熱温度が７００℃になってもそのショットキーダイオード特性は図４で示したとおりであり、良好であった。
【００３１】
（４）ゲート電極が比較例電極３である試料は加熱温度が７００℃になっても電極の変色などは起こらなかった。しかし、そのときのショットキーダイオード特性は図５で示したとおりであり、特性の劣化が認められた。
【００３２】
【発明の効果】
以上の説明で明らかなように、本発明の電極は、例えばｎ型ＧａＮのようなIII−Ｖ族窒化物系化合物半導体から成る活性層を含むＦＥＴにゲート電極として装荷すると、高温下においても活性層に高いショットキー障壁ハイトを形成することができ、しかも活性層との密着性も優れている。また、最上層はＡｕ層になっているのでＡｕリード線との接続時における接触抵抗も小さくなる。
【００３３】
したがって、本発明の電極は、III−Ｖ族窒化物系化合物半導体で構成された耐高温性を備えるデバイスの電極としてその工業的価値は大である。
【図面の簡単な説明】
【図１】本発明の電極を備えたプレーナ型ＦＥＴの構造例を示す断面図である。
【図２】実施例電極を備えたＦＥＴのショットキーダイオード特性図である。
【図３】比較例電極１を備えたＦＥＴのショットキーダイオード特性図である。
【図４】比較例電極２を備えたＦＥＴのショットキーダイオード特性図である。
【図５】比較例電極３を備えたＦＥＴのショットキーダイオード特性図である。
【符号の説明】
１      基板
２      ｎ型活性層（III−Ｖ族窒化物系化合物半導体層）
３      絶縁層
Ｓ      ソース電極
Ｄ      ドレイン電極
Ｇ      ゲート電極
Ｇ１    Ｐｔ層
Ｇ２    Ｔｉ層
Ｇ３    Ａｕ層
【図１】
0004043600.tif 000002
【図２】
0004043600.tif 000003
【図３】
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【図４】
0004043600.tif 000005
【図５】
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