(57)【特許請求の範囲】
【請求項１】
フレームメモリ手段、データインターフェーシング手段及びアドレス電極駆動手段を有するプラズマディスプレイパネル（ＰＤＰ）用タイミングコントロール回路において、
前記データインターフェーシング手段がプラズマパネルの全ての水平ラインの映像データを前記フレームメモリ手段より受け入れることに所要される第１時間区間に対応して周期的に論理“ハイ”のレベルを有する第１パルス信号を発生するための第１パルス信号発生手段と、
前記データインターフェーシング手段が前記プラズマパネルの全ての水平ラインの映像データを前記アドレス電極駆動手段に出力することに所要される第２時間区間に対応して周期的に論理“ハイ”のレベルを有する第２パルス信号を発生するための第２パルス信号発生手段と、
前記データインターフェーシング手段がプラズマパネルの全ての水平ラインの映像データを前記フレームメモリ手段より受け入れ始めた始点から前記アドレス電極駆動手段に全部出力する始点まで掛かる第３時間区間に対応して周期的に論理“ハイ”のレベルを有する第３パルス信号を発生するための第３パルス信号発生手段と、
前記第１パルス信号と所定の周波数を有するシステムクロック信号とを用いて前記フレームメモリ手段が前記映像データを周期毎に１個の水平ライン分量の映像データずつ前記データインターフェーシング手段に出力するように制御する第１クロック信号を発生するための第１クロック信号発生手段と、
前記第２パルス信号と前記システムクロック信号とを用いて前記データインターフェーシング手段に貯蔵された以前の周期の１個の水平ライン分量の映像データを前記アドレス電極駆動手段が前記データインターフェーシング手段より受け入れられるように制御する第２クロック信号を発生するための第２クロック信号発生手段と、そして
前記第３パルス信号と前記システムクロック信号とを用いて前記データインターフェーシング手段が前記フレームメモリ手段の前記映像データの出力動作と前記アドレス電極駆動手段の入力動作とに同期されて前記映像データを入出力することが出来るように制御する第３クロック信号を発生するための第３クロック信号発生手段とを具備し、
前記第２パルス信号は前記第１パルス信号が前記１水平ラインに該当する時間だけ遅延された波形と同じであり、前記第１及び第２パルス信号はプラズマパネルの全体の水平ライン数と同じである数のクロックパルスを含み、前記第３パルス信号は前記第１パルス信号が有するクロックパルスの数より１個が多いクロックパルスを有することを特徴とするプラズマディスプレイパネル用タイミングコントロール回路。
【請求項２】
前記第１クロック信号発生手段は前記システムクロック信号をカウントパルスとして受け入れて０からＮまでの値を順次に出力するためのカウンタと、前記カウンタの出力値がＮになると論理“ロー”信号を出力するための比較器と、前記比較器の出力信号と前記第１パルス信号とを論理積して得られた信号を前記カウンタのクリア端子に出力するためのＡＮＤゲートと、前記カウンタの出力値が０とＮ／２とになる始点毎に出力レベルを反転させて前記１個の水平ラインに該当する時間の周期を有する前記第１クロック信号を発生するためのパルス発生器とを有することを特徴とする請求項１に記載のプラズマディスプレイパネル用タイミングコントロール回路。
【請求項３】
前記第２クロック信号発生手段は前記システムクロック信号をカウントパルスとして受け入れて０からＮまでの値を順次に出力するためのカウントと、前記カウントの出力値がＮになると論理“ロー”信号を出力するための比較器と、前記比較器の出力信号と前記第２パルス信号とを論理積して得られた信号を前記カウントのクリア端子に出力するためのＡＮＤゲートと、前記カウンタの出力値が０とＮ／２とになる始点毎に出力レベルを反転させて前記１個の水平ラインに該当する時間の周期を有する前記第２クロック信号を発生するためのパルス発生器とを有することを特徴とする請求項１に記載のプラズマディスプレイパネル用タイミングコントロール回路。
【請求項４】
前記第３クロック信号発生手段は前記システムクロック信号をカウントパルスとして受け入れて０からＮまでの値を順次に出力するためのカウントと、前記カウントの出力値がＮになると論理“ロー”信号を出力するための比較器と、前記比較器の出力信号と前記第３パルス信号とを論理積して得られた信号を前記カウントのクリア端子に出力するためのＡＮＤゲートと、前記カウンタの出力値が０とＮ／２とになる始点毎に出力レベルを反転させて前記１個の水平ラインに該当する時間の周期を有する前記第３クロック信号を発生するためのパルス発生器とを有することを特徴とする請求項１に記載のプラズマディスプレイパネル用タイミングコントロール回路。
【発明の詳細な説明】
【０００１】
技術分野
本発明はプラズマディスプレイパネル（ＰＤＰ）テレビジョンに関するものであり、特に、データインターフェース部の映像データの入出力動作を制御するクロック信号を生成するＰＤＰテレビジョンのタイミング制御回路に関するものである。
【０００２】
背景技術
ＰＤＰは放電セルに加えられる駆動電圧の形式によって大きく交流（ＡＣ）形のＰＤＰと直流（ＤＣ）形のＰＤＰとに分類される。図１は本発明が適用されるＡＣ形のカラーＰＤＰ−ＴＶの全体的な回路の構成を示す。ＡＣ形のカラーＰＤＰ−ＴＶにおいて、アンテナを通じて受信される複合映像信号はオーディオ・ビデオ信号処理部１０によってアナログ処理され、アナログ・デジタル変換部（ＡＤＣ）12によって一定なデジタルの映像データに変換される。ここで、複合映像信号は飛越走査（ｉｎｔｅｒｌａｃｅｄ  ｓｃａｎｎｉｎｇ）方式で１個のフレームが奇数と偶数との２個のフィールドで構成されてあり、水平同期信号（Ｈｓｙｎｃ）は約１５．７３ＫＨｚ、垂直同期信号（Ｖｓｙｎｃ）は約６０Ｈｚの周波数を有する。この映像データは再びデータ処理部１４のデータ再配列部１４ａ、フレームメモリ部１４ｂ、データインターフェース部１４ｃを通じてＰＤＰの階調処理特性に符合されるデータストリームの形態としてアドレス電極駆動部２０，２２に提供される。高電圧発生部１８はタイミングコントロール部１６より出力される各種のロジックレベルの制御パルスにより直流の高電圧を組合して上下部のアドレス電極駆動部２０，２２、スキャン電極駆動部２４、維持電極駆動部２６が必要とする制御パルスを生成してＰＤＰを駆動することが出来るようにする。電源部３０は交流電源（ＡＣＶ）を入力電源にして全体のシステムが必要とする全ての直流電圧（ＤＣＶ）らを生成して供給する。アドレス電極駆動部は上部アドレス電極駆動部２０と下部アドレス電極駆動部２２とで構成され、上部アドレス電極駆動部２０はデータインターフェース部１４ｃを通じて入力されたＲＧＢデータのハイレベルとローレベルとに応答してプラズマパネル２８の偶数番目のアドレス電極ラインにアドレスパルスを各々供給し、下部アドレス電極駆動部２２はデータインターフェース部１４ｃを通じて入力されたＲＧＢデータのハイレベルとローレベルとに応答してプラズマパネル２８の奇数番目のアドレス電極ラインにアドレスパルスを各々供給する。スキャン電極駆動部２４と維持電極駆動部２６とは高電圧発生部１８より直流の高電圧が提供されると、プラズマパネル２８のスキャン及び維持電極ラインにスキャンパルスと維持パルスとを各々供給する。タイミングコントロール部１６はオーディオ・ビデオ信号処理部１０より出力される水平同期信号（Ｈｓｙｎｃ）と垂直同期信号（Ｖｓｙｎｃ）とが入力されると、データ判読クロック（データ判読ＣＬＫ）を発生させ、データ再配列部14a 、フレームメモリ部14b 及びデータインターフェース部14c に各々供給し、各種ロジック制御パルスを発生させて高電圧駆動部１８に供給する。
【０００３】
一般的に、ＰＤＰの階調処理の為に１個のフィールドの映像データを複数個のサブフィールドに再構成した後、最上位のビットから最下位まで再配列しなければならなく、飛越走査方式で入力される映像データを順次走査方式に変換してディスプレイする。従って、フレームメモリ部１４ｂは１個のフレームの分量のデジタルのＲＧＢ映像データを貯蔵する領域として用いられる。
【０００４】
特に、データインターフェース部１４ｃはフレームメモリ部１４ｂより入力されたＲＧＢデータをプラズマパネル２８の１個の水平ライン分量ずつ臨時に貯蔵し、プラズマパネル２８のピクセルの配列に適切なデータストリームの形態に再配列して上部及び下部アドレス電極駆動部２０，２２に提供する。特に、データインターフェース部１４ｃは１個のサブフィールドのアドレス期間の間、プラズマパネル２８の全体の４８０個の水平ラインに該当される映像データを１個の水平ライン分量ずつ再配列する為にフレームメモリ部１４ｂより入力されたＲＧＢデータを各々１個の水平ライン分量ずつ（８５３×３＝２５５９ビット）臨時に貯蔵することが出来る２個のデータ臨時貯蔵部を具備している。データインターフェース部１４ｃが２個のデータ臨時貯蔵部を使用する理由はデータの連続性を保障する為である。即ち、データインターフェース部１４ｃは第１データ臨時貯蔵部を用いてフレームメモリ部１４ｂよりの映像データを受け入れる動作と、第２データ臨時貯蔵部に貯蔵された映像データをアドレス電極駆動部２０，２２に出力する動作とを同時に行ってテレビジョンの動映像が無理なく表示されるようにする。
【０００５】
このようなデータインターフェース部１４ｃの並行的な入出力動作において、データの入出力の時間は次のような特徴を有する。１個のサブフィールドのアドレス期間の中、最も先に入力される１個の水平ライン分量の映像データを第１データ臨時貯蔵部に貯蔵する期間には第２データ臨時貯蔵部に予め貯蔵された映像データが無いので映像データの入力（貯蔵）動作だけが行われる。これと反対に、最後に入力される１個の水平ライン分量の映像データを出力する期間にはフレームメモリ部１４ｂよりこれ以上のデータが入力されないので映像データの出力動作だけが行われる。即ち、１個のサブフィールドのアドレスの期間の間、データインターフェース部１４ｃより映像データが出力される最終の時間はデータインターフェース部１４ｃに映像データが入力される最終の時間より１個の水平ライン分量の映像データが入力、又は、出力される時間だけ遅延される。遅延時間は約３マイクロ秒である。
【０００６】
データインターフェース部１４ｃの映像データの入出力動作はタイミング制御部１６より提供される各種の制御信号によって制御される。従って、タイミング制御部１６は前記のようなデータインターフェース部１４ｃの映像データの入出力動作の特徴に適切な制御信号を生成してデータインターフェース部１４ｃに提供しなければならない。
【０００７】
発明の開示
したがって、本発明は上述したような従来の技術の問題点を解決するため、データインターフェース部が２個のデータ臨時貯蔵部を具備してフレームメモリ部の映像データをアドレス電極駆動部にインターフェーシングすることにおいて、２個のデータ臨時貯蔵部が各々並行的にデータの入出力動作を行うように制御するためのタイミング制御信号を発生する回路を提供することを目的にする。
【０００８】
前記のような目的を達成するために本発明は、フレームメモリ手段、データインターフェーシング手段及びアドレス電極駆動手段を有するプラズマディスプレイパネル（ＰＤＰ）用タイミングコントロール回路において、
前記データインターフェーシング手段がプラズマパネルの全ての水平ラインの映像データを前記フレームメモリ手段より受け入れることに所要される第１時間区間に対応して周期的に論理“ハイ”のレベルを有する第１パルス信号を発生するための第１パルス信号発生手段と、
前記データインターフェーシング手段が前記プラズマパネルの全ての水平ラインの映像データを前記アドレス電極駆動手段に出力することに所要される第２時間区間に対応して周期的に論理“ハイ”のレベルを有する第２パルス信号を発生するための第２パルス信号発生手段と、
前記データインターフェーシング手段がプラズマパネルの全ての水平ラインの映像データを前記フレームメモリ手段より受け入れ始めた始点から前記アドレス電極駆動手段に全部出力する始点まで掛かる第３時間区間に対応して周期的に論理“ハイ”のレベルを有する第３パルス信号を発生するための第３パルス信号発生手段と、
前記第１パルス信号と所定の周波数を有するシステムクロック信号とを用いて前記フレームメモリ手段が前記映像データを周期毎に１個の水平ライン分量の映像データずつ前記データインターフェーシング手段に出力するように制御する第１クロック信号を発生するための第１クロック信号発生手段と、
前記第２パルス信号と前記システムクロック信号とを用いて前記データインターフェーシング手段に貯蔵された以前の周期の１個の水平ライン分量の映像データを前記アドレス電極駆動手段が前記データインターフェーシング手段より受け入れられるように制御する第２クロック信号を発生するための第２クロック信号発生手段と、そして
前記第３パルス信号と前記システムクロック信号とを用いて前記データインターフェーシング手段が前記フレームメモリ手段の前記映像データの出力動作と前記アドレス電極駆動手段の入力動作に同期されて前記映像データを入出力することが出来るように制御する第３クロック信号を発生するための第３クロック信号発生手段とを具備し、
前記第２パルス信号は前記第１パルス信号が前記１水平ラインに該当する時間だけ遅延された波形と同じであり、前記第１及び第２パルス信号はプラズマパネルの全体の水平ライン数と同じである数のクロックパルスを含み、前記第３パルス信号は前記第１パルス信号が有するクロックパルスの数より１個が多いクロックパルスを有することを特徴とするプラズマディスプレイパネル用タイミングコントロール回路を提案する。
【０００９】
前記第１クロック信号は前記フレームメモリ手段に、前記第２クロック信号は前記アドレス電極駆動部に、そして前記第３クロック信号は前記データインターフェーシング手段に各々提供される。前記３個のクロック信号はデータインターフェーシング手段がフレームメモリ手段より映像データを１個の水平ラインのデータを受け入れると同時にアドレス電極駆動手段に以前の周期で受け入れた１個の水平ラインのデータを出力することを同時に行えるように制御する。
【００１０】
発明の実施の形態
以下、図面を参照して本発明の望ましい一実施例を詳細に説明する。
図２は本発明の一実施例によるタイミング制御回路１７０の構成を示す。タイミング制御回路１７０は図１で示したタイミング制御部１６の一部を構成する。タイミング制御回路１７０は第１クロック信号発生部１１０、第２クロック信号発生部１２０、及び第３クロック信号発生部１３０で構成されている。
【００１１】
第１クロック信号発生部１１０は２５ＭＨｚの周波数を有するシステム基準クロック信号ＣＬＫ２５Ｍによって動作する第１カウンタ１１０ａの出力値と、データインターフェース部１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映像データをフレームメモリ部１４ｂより受け入れる期間の間に論理“ハイ”として維持される第１周期パルス信号Ｐ＿４８０とを用いてデータインターフェース部１４ｃが前記映像データを受け入れる動作を制御するための第１クロック信号ＣＬＫ＿４８０を発生する。
【００１２】
具体的には、前記第１クロック信号発生部１１０は前記システム基準クロック信号ＣＬＫ２５Ｍをカウントパルスにして２進数の０から７４までの値を順次に出力する第１カウンタ１１０ａと、前記第１カウンタ１１０ａの出力値が７４になると、論理“ロー”信号を出力するための第１比較器１１０ｂと、前記第１比較器１１０ｂの出力信号と前記第１周期パルス信号Ｐ＿４８０とを論理積して得られた結果を前記第１カウンタ１１０ａのクリア端子ＣＬＲに出力するための第１ＡＮＤゲート１１０ｄと、前記第１カウンタ１１０ａの出力値が０と３７とになるたび毎に反転される３μｓｅｃ周期の第１クロック信号ＣＬＫ＿４８０を発生させるための第１パルス発生器１１０ｃで構成される。ここで、３μｓｅｃは１個の水平ライン期間と同じである。
ここで、第１パルス発生部１１０ｅは２ＭＨｚ（５００ｎｓｅｃ）のシステムクロック信号ＣＬＫ２Ｍをカウントパルスにする２進カウンタ（図示されない）の出力値を用いて各サブフィールドのアドレス期間中、図１に示したデータインターフェース部１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映像データをフレームメモリ部１４ｂより受け入れる期間の間に論理“ハイ”として維持される第１周期パルス信号Ｐ＿４８０を発生する。
【００１３】
第２クロック信号発生部１２０は前記システム基準クロック信号ＣＬＫ２５Ｍによって動作する第２カウンタ１２０ａの出力値と、データインターフェース部１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映像データを上部アドレス電極駆動部２０と下部アドレス電極駆動部２２に出力する期間の間に論理“ハイ”として維持される第２周期パルス信号Ｐ＿４８０ｄとを用いてデータインターフェース部１４ｃが前記映像データを出力する動作を制御するための第２クロック信号ＣＬＫ＿４８０ｄを発生する。
【００１４】
具体的には、前記第２クロック信号発生部１２０は前記システム基準クロック信号ＣＬＫ２５Ｍをカウントパルスにして２進数の０から７４までの値を順次に出力する第２カウンタ１２０ａと、前記第２カウンタ１２０ａの出力値が７４になると、論理“ロー”信号を出力するための第２比較器１２０ｂと、前記第２比較器１２０ｂの出力信号と前記第２周期パルス信号Ｐ＿４８０ｄとを論理積して得られた結果を前記第２カウンタ１２０ａのクリア端子ＣＬＲに出力するための第２ＡＮＤゲート１２０ｄと、前記第２カウンタ１２０ａの出力値が０と３７とになるたび毎に反転される３μｓｅｃ周期の第２クロック信号ＣＬＫ＿４８０ｄを発生させるための第２パルス発生器１２０ｃで構成される。
前記第２パルス発生部１２０ｅは前記システムクロック信号ＣＬＫ２Ｍをカウントパルスにする２進カウンタ（図示されない）の出力値を用いて各サブフィールドのアドレス期間中、図１に示したデータインターフェース部１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映像データを上部アドレス電極駆動部２０と下部アドレス駆動部２２とに出力する期間の間に論理“ハイ”として維持される第２周期パルス信号Ｐ＿４８０ｄを発生する。
【００１５】
第３クロック信号発生部１３０は前記システム基準クロック信号ＣＬＫ２５Ｍによって動作する第３カウンタ１３０ａの出力値と、データインターフェース部１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映像データをフレームメモリ部１４ｂより受け入れて上部アドレス電極駆動部２０と下部アドレス電極駆動部２２とに出力する期間（４８１個の水平ラインに該当される時間）の間に論理“ハイ”として維持される第３周期パルス信号Ｐ＿４８１とを用いてデータインターフェース部１４ｃが前記映像データを入出力する動作を制御するための第３クロック信号ＣＬＫ＿４８１を発生する。
【００１６】
より具体的に、前記第３クロック信号発生部１３０は前記システム基準クロック信号ＣＬＫ２５Ｍをカウントパルスにして２進数の０から７４までの値を順次に出力する第３カウンタ１３０ａと、前記第３カウンタ１３０ａの出力値が７４になると、論理“ロー”信号を出力するための第３比較器１３０ｂと、前記第３比較器１３０ｂの出力信号と前記第３周期パルス信号Ｐ＿４８１とを論理積して得られた結果を前記第３カウンタ１３０ａのクリア端子ＣＬＲに出力するための第３ＡＮＤゲート１３０ｄと、前記第３カウンタ１３０ａの出力値が０と３７とになるたび毎に反転される３μｓｅｃ周期の第３クロック信号ＣＬＫ＿４８１を発生させて出力するための第３パルス発生器１３０ｃとで構成される。前記第３パルス発生部１３０ｅは２ＭＨｚ（５００ｎｓｅｃ）の前記システムクロック信号ＣＬＫ２Ｍをカウントパルスにする２進カウンタ（図示されない）の出力値を用いて各サブフィールドのアドレス期間中、図１に示したデータインターフェース部１４ｃがプラズマパネル２８の全体の４８０個の水平ラインに該当される映像データをフレームメモリ部１４ｂより受け入れる始点から上部アドレス電極駆動部２０と下部アドレス駆動部２２とに出力する始点までの時間の間に論理“ハイ”として維持される第３周期パルス信号Ｐ＿４８１を発生する。
【００１７】
第１乃至第３カウンタ１１０ａ，１２０ａ，１３０ａは少なくとも７４まではカウントすることが出来なければならないので、最小限、７ビット以上のカウンタが使用される。
【００１８】
前記で言われた第１乃至第３周期パルス信号Ｐ＿４８０，Ｐ＿４８０ｄ，Ｐ＿４８１と第１乃至第３クロック信号ＣＬＫ＿４８０，ＣＬＫ＿４８０ｄ、ＣＬＫ＿４８１とのタイミング図は図３に示されている。これを参照してタイミング制御回路１００の作用をもっと詳細に説明すると次のようである。
【００１９】
第１乃至第３カウンタ１１０ａ，１２０ａ，１３０ａは２５ＭＨｚ（４０ｎｓｅｃ）のシステム基準クロック信号（ＣＬＫ２５Ｍ）をカウントパルスにして周期が３μｓｅｃであるパルスを発生しなければならないので、３μｓｅｃ÷４０ｎｓｅｃ＝７５個の出力値（０〜７４）を順次に出力する。第１乃至第３カウンタ１１０ａ，１２０ａ，１３０ａの各々より０から７４まで順次に出力されるようにする為に対応比較器１１０ｂ、１２０ｂ、１３０ｂと対応ＡＮＤゲート１１０ｄ、１２０ｄ、１３０ｄとは対応カウント１１０ａ、１２０ａ、１３０ａを適切な時点でクリアさせる。即ち、第１乃至第３カウンタ１１０ａ，１２０ａ，１３０ａの各々は第１乃至第３周期パルス信号Ｐ＿４８０，Ｐ＿４８０ｄ，Ｐ＿４８１が論理“ロー”になるとか、或いは、出力値が７４になって対応比較器１１０ｂ、１２０ｂ、１３０ｂで論理“ロー”信号が出力される場合、クリア端子ＣＬＲを通じて論理“ロー”のクリアパルスを受け入れてクリアされ、結局、各々のカウント１１０ａ、１２０ａ、１３０ａは０から７４までの値だけを順次に出力することである。
それと同時に、第１乃至第３パルス発生器１１０ｃ、１２０ｃ、１３０ｃは対応カウンタ１１０ａ、１２０ａ、１３０ａの出力値が０と３５とになるたび毎に各々反転されるクロックを発生して出力する。
【００２０】
第１クロック信号発生部１１０の第１カウント１１０ａは第１周期パルス信号Ｐ＿４８０の上昇エッジで動作を始め、論理“ハイ”として維持される期間の間には０から７４までの値を順次に反復して出力し、第１周期パルス信号Ｐ＿４８０の下降エッジで動作を中断する。従って、第１パルス発生器１１０ｃは第１周期パルス信号Ｐ＿４８０が論理“ハイ”として維持される間には図３の（Ｅ）で示されたように周期が３μｓｅｃである４８０個のパルスを含む第１クロック信号ＣＬＫ＿４８０を発生して出力する。
【００２１】
同様に、第２カウンタ１２０ａは図３の（Ｃ）で示された第１周期パルス信号Ｐ＿４８０ｄの上昇エッジで動作を始めて論理“ハイ”として維持される期間の間には０から７４までの値を順次に反復して出力し、第１周期パルス信号Ｐ＿４８０の下降エッジで動作を中断する。従って、第２パルス発生器１２０ｃは第２周期パルス信号Ｐ＿４８０ｄが論理“ハイ”として維持される期間の間には図３の（Ｆ）で示されたように周期が３μｓｅｃである４８０個のパルスを含む第２クロック信号ＣＬＫ＿４８０ｄを発生して出力する。もっとも、第２クロック信号（ＣＬＫ＿４８０ｄ）は第１クロック信号ＣＬＫ＿４８０に比べて１個の水平ライン時間（３μｓｅｃ）だけ遅延された信号である。
【００２２】
あわせて、第３カウンタ１２０ａも図３の（Ａ）で示された第３周期パルス信号Ｐ＿４８１の上昇エッジで動作を始めて論理“ハイ”として維持される期間の間には０から７４までの値を順次に反復して出力し、第３周期パルス信号Ｐ＿４８１の下降エッジで動作を中断する。従って、第３パルス発生器１３０ｃは第３周期パルス信号Ｐ＿４８１が論理“ハイ”として維持される期間の間には図３の（Ｄ）で示されたように周期が３μｓｅｃである４８１個のパルスを含む第３クロック信号ＣＬＫ＿４８１を発生して出力する。
【００２３】
フレームメモリ部１４ｂが映像データをデータインターフェース部１４ｃに出力する時間は上部及び下部アドレス電極駆動部２０，２２がデータインターフェース部１４ｃよりフレームメモリ部１４ｂによって伝達された映像データを受け入れる時間に比べて１クロックの周期だけ速いので、第１クロック信号ＣＬＫ＿４８０はフレームメモリ部１４ｂに提供され、第２クロック信号ＣＬＫ＿４８０ｄは上部及び下部アドレス電極駆動部２０，２２に提供される。１フレームの映像データを入出力する間にはエネーブル（ｅｎａｂｌｅ）の状態に維持されなければならないので、データインターフェース部１４ｃは第３クロック信号ＣＬＫ＿４８１を受け入れる。
【００２４】
その結果、第１クロック信号ＣＬＫ＿４８１と第２クロック信号ＣＬＫ＿４８０の作用により周期毎に１個の水平ラインの映像データがフレームメモリ部１４ｂよりデータインターフェース部１４ｃに伝達される。このような入力動作と同時に、以前の周期で伝達されてデータインターフェース部１４ｃに貯蔵された１個の水平ラインの映像データは第３クロック信号ＣＬＫ＿４８０ｄの作用によりデータインターフェース部１４ｃより上部及び下部アドレス電極駆動部２０，２２に伝達される。
【００２５】
本発明の一実施例の場合、第１及び第２クロック信号発生部１１０，１２０がシステム基準クロック信号ＣＬＫ２５Ｍに同期されて第１クロック信号ＣＬＫ＿４８０と第２クロック信号ＣＬＫ＿４８０ｄとを発生するので、第１及び第２クロック信号ＣＬＫ＿４８０，ＣＬＫ＿４８０ｄの各パルスのタイミングが正確に一致される。従って、第１クロック信号ＣＬＫ＿４８０と第２クロック信号ＣＬＫ＿４８０ｄとにより映像データの入出力が制御される図１で示されたデータインターフェース部１４ｃの動作も正確に行われる。
あわせて、前記第３クロック信号ＣＬＫ＿４８１も第１及び第２クロック信号ＣＬＫ＿４８０，ＣＬＫ＿４８０ｄと同様にシステム基準クロック信号ＣＬＫ２５Ｍに同期されて発生されるので、各パルスのタイミングが前記第１クロック信号ＣＬＫ＿４８０と第２クロック信号ＣＬＫ＿４８０ｄとの各パルスのタイミングと一致されるようになる。
【００２６】
このように本発明によるＰＤＰテレビジョンのタイミング制御回路は各パルスのタイミングが正確に一致する制御クロック信号らをデータインターフェース部に提供するので、データインターフェース部の映像データの入出力動作が正確に行われるようにする効果がある。
【００２７】
以上、本発明を前記した実施例で具体的に説明したが、本発明はこれに限定されることがなく、当業者の通常の知識の範囲内でその変形でも改良が可能である。
【図面の簡単な説明】
【図１】  図１は本発明が適用されるAC形のカラーPDP-TVの全体的な回路の構成を示したブロック図である。
【図２】  図２は本発明の一実施例によるタイミング制御回路の構成を示したブロック図である。
【図３】  図３は図２で示したタイミング制御回路に関連された各制御信号のタイミングを示したタイミング図である。
【図１】
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【図２】
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【図３】
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