(57)【特許請求の範囲】
【請求項１】
半導体基板に複数の酸化膜ラインパターン及び複数のアイソレーティングセル分離膜を形成する段階であって、
前記酸化膜ラインパターンは少なくとも隣接するフラッシュメモリセル同士のソース形成領域の間の前記半導体基板の表面を覆うように形成され、前記アイソレーティングセル分離膜は前記隣接するフラッシュメモリセル同士のドレイン形成領域の間からチャネル形成領域の間の少なくとも一部にまで張り出すように前記半導体基板に形成される段階と、  前記半導体基板の露出部分にトンネル酸化膜及びフローティングゲート用導電層を形成する段階と、
前記フローティングゲート用導電層をパターニングする段階と、
前記パターニングされたフローティングゲート用導電層を含んだ全体構造上に誘電体膜、コントロールゲート用導電層及びハードマスク層を順次形成する段階と、
前記コントロールゲート用導電層及び前記パターニングされたフローティングゲート用導電層をパターニングして複数のコントロールゲート及び複数のフローティングゲートを形成する段階と、
自己整列ソースエッチング工程によって前記酸化膜ラインパターンの露出部分を除去して前記半導体基板を露出させる段階と、
セルソース／ドレインインプランテーション工程によって複数のドレイン及び複数の共通ソースラインを形成する段階と、
を含んでなることを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記複数の酸化膜ラインパターン及び前記複数のアイソレーティングセル分離膜を形成する段階は、
前記半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成した後、パターニングする段階と、
前記パターニングされたパッド酸化膜及びパッド窒化膜をエッチングマスクとしたシャロートレンチアイソレーション工程によって前記半導体基板に複数のアイソレーティングトレンチを形成する段階と、
ウォール酸化工程を行った後、前記パッド窒化膜及び前記パッド酸化膜を除去する段階と、
前記複数のアイソレーティングトレンチが十分埋め込まれるように前記半導体基板の全体構造上にギャップフィル酸化膜を形成する段階と、
前記ギャップフィル酸化膜を化学機械研磨工程で前記半導体基板の表面に所定の厚さで残るように研磨及び平坦化させる段階と、
前記研磨されたギャップフィル酸化膜の一部分をエッチングする段階と、
を含んでなることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記酸化膜ラインパターンは２００〜２０００Åの厚さを有することを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記アイソレーティングトレンチ部分には前記アイソレーティングセル分離膜と前記酸化膜ラインパターンが重畳することを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記アイソレーティングトレンチはその側壁の傾斜が９０°〜１５０°の範囲となるように形成することを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記酸化膜ラインパターンは化学気相蒸着酸化膜系列であって、ＢＰＳＧ膜、ＬＴＯ膜、ＴＥＯＳ膜、ＭＴＯ膜、ＨＴＯ膜、ＨＤＰ−酸化膜の少なくともいずれか一つで形成することを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記酸化膜ラインパターンを形成した後、しきい値電圧調節イオン注入工程及びパンチブロッキングインプランテーション工程を行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記トンネル酸化膜は５０〜２００Åの厚さに形成し、前記フローティングゲート用導電層はポリシリコンを用いて３００〜３０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記コントロールゲートは前記アイソレーティングセル分離膜及び前記酸化膜ラインパターンと交差する方向に形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記アイソレーティングセル分離膜は、隣接するフラッシュメモリセル同士を分離する方向の幅が前記フローティングゲートのチャネル長さより大きくなるように形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記コントロールゲート用導電層はポリシリコン、金属またはシリサイドで形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記シリサイドはＭｏＳｉｘ、ＴａＳｉｘ、ＴｉＳｉ、ＣｏＳｉｘ、ＰｔＳｉのいずれかであることを特徴とする請求項１１記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記共通ソースラインはその比抵抗が５０〜４００Ω／squareを維持するように形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記アイソレーティングセル分離膜は、前記コントロールゲートに対してその幅方向の半分よりも広い領域で重畳していることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記アイソレーティングセル分離膜は、前記コントロールゲートに対してその幅方向の６０％以上の領域から、その幅方向のすべての領域を超えて共通ソースライン側に１０％張り出すまでの範囲で重畳していることを特徴とする請求項１４記載のフラッシュメモリ素子の製造方法。
【請求項１６】
半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成した後、パターニングする段階と、前記パターニングされたパッド酸化膜及びパッド窒化膜をエッチングマスクとしたシャロートレンチアイソレーション工程によって前記半導体基板に複数のアイソレーティングトレンチを形成する段階と、ウォール酸化工程を行った後、前記パッド窒化膜及び前記パッド酸化膜を除去する段階と、前記複数のアイソレーティングトレンチが十分埋め込まれるように前記半導体基板全体構造上にギャップフィル酸化膜を形成する段階と、前記ギャップフィル酸化膜を化学機械研磨工程で前記半導体基板の表面に所定の厚さで残るように研磨及び平坦化させる段階と、前記研磨されたギャップフィル酸化膜の一部分をエッチングして、隣接するフラッシュメモリセル同士のソース形成領域の間の前記半導体基板の表面を覆うように形成された複数の酸化膜ラインパターン、及び、前記隣接するフラッシュメモリセル同士のドレイン形成領域の間からチャネル形成領域の間の少なくとも一部にまで張り出すように前記半導体基板に形成された複数のアイソレーティングセル分離膜を形成する段階と、前記半導体基板の露出部分にトンネル酸化膜及びフローティングゲート用導電層を形成する段階と、フローティングゲートマスクを用いたエッチング工程によって前記フローティングゲート用導電層をパターニングする段階と、前記パターニングされたフローティングゲート用導電層を含んだ全体構造上に誘電体膜、コントロールゲート用導電層及びハードマスク層を順次形成する段階と、コントロールゲート用マスクを用いたエッチング工程で前記コントロールゲート用導電層をパターニングして複数のコントロールゲートを形成する段階と、自己整列エッチング工程によって、前記パターニングされたフローティングゲート用導電層の露出部分をエッチングして複数のフローティングゲートを形成する段階と、自己整列ソースエッチング工程で前記酸化膜ラインパターンの露出部分を除去し、セルソース／ドレインインプランテーション工程で多数のドレイン及び多数の共通ソースラインを形成する段階とを含んでなることを特徴とするフラッシュメモリ素子の製造方法。
【請求項１７】
前記酸化膜ラインパターンは２００〜２０００Åの厚さを有することを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記アイソレーティングトレンチ部分には前記アイソレーティングセル分離膜と前記酸化膜ラインパターンが重畳することを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項１９】
前記アイソレーティングトレンチはその側壁の傾斜が９０°〜１５０°の範囲となるように形成することを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項２０】
前記酸化膜ラインパターンは化学気相蒸着酸化膜系列であって、ＢＰＳＧ膜、ＬＴＯ膜、ＴＥＯＳ膜、ＭＴＯ膜、ＨＴＯ膜、ＨＤＰ−酸化膜の少なくともいずれか一つで形成することを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項２１】
前記酸化膜ラインパターンを形成した後、しきい値電圧調節イオン注入工程及びパンチブロッキングインプランテーション工程を行うことを特徴とする請求項１６のフラッシュメモリ素子の製造方法。
【請求項２２】
前記トンネル酸化膜は５０〜２００Åの厚さに形成し、前記フローティングゲート用導電層はポリシリコンを用いて３００〜３０００Åの厚さに形成することを特徴とする請求項１６載のフラッシュメモリ素子の製造方法。
【請求項２３】
前記コントロールゲートは前記アイソレーティングセル分離膜及び前記酸化膜ラインパターンと交差する方向に形成することを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項２４】
前記アイソレーティングセル分離膜は、隣接するフラッシュメモリセル同士を分離する方向の幅が前記フローティングゲートのチャネル長さより大きくなるように形成することを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項２５】
前記コントロールゲート用導電層はポリシリコン、金属またはシリサイドで形成することを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項２６】
前記シリサイドはＭｏＳｉｘ、ＴａＳｉｘ、ＴｉＳｉ、ＣｏＳｉｘ、ＰｔＳｉのいずれかであることを特徴とする請求項２５記載のフラッシュメモリ素子の製造方法。
【請求項２７】
前記共通ソースラインはその比抵抗が５０〜４００Ω／squareを維持するように形成することを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項２８】
前記アイソレーティングセル分離膜は、前記コントロールゲートに対してその幅方向の半分よりも広い領域で重畳していることを特徴とする請求項１６記載のフラッシュメモリ素子の製造方法。
【請求項２９】
前記アイソレーティング分離膜は、前記コントロールゲートに対してその幅方向の６０％以上の領域から、その幅方向のすべての領域を超えて共通ソースライン側に１０％張り出すまでの範囲で重畳していることを特徴とする請求項２８記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ素子の製造方法に係り、特にシャロートレンチアイソレーション(Shallow Trench Isolation；ＳＴＩ)工程及び自己整列ソース(Self Align Source：ＳＡＳ)エッチング工程が適用されるフラッシュメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュＥＥＰＲＯＭの共通ソースライン(common source line)は、タングステン局部相互連結(Tungsten Local Interconnection)工程または自己整列ソースエッチング工程を用いて形成する。タングステン局部相互連結工程はコンタクトマージンを考慮しなければならないため、高集積素子には不適である。従って、素子の高集積化を実現するために自己整列ソースエッチング工程を多く適用している。
【０００３】
自己整列ソースエッチング工程を適用するフラッシュメモリ素子の製造方法において、共通ソースラインは単位セルのソース間に存在するセル隔離膜(Cell Isolation film)を除去するための自己整列エッチング工程と、隣り合うソースの間を連結するための不純物イオン注入工程によって形成される。セル隔離膜はいろいろの方法によって形成することができるが、最近は半導体素子の集積度を高めるためにシャロートレンチアイソレーション工程を適用している。
【０００４】
以下、シャロートレンチアイソレーション工程及び自己整列ソースエッチング工程が適用される従来のフラッシュメモリ素子の製造方法を説明する。
【０００５】
図１は従来のフラッシュメモリ素子の製造方法を説明するためのレイアウト図、図２ａ〜図２ｄは図１の２−２'に沿った断面図、図３ａ〜図３ｄは図１の３−３'に沿った断面図、図４ａ〜図４ｄは図１の４−４'に沿った断面図である。
【０００６】
図１、図２ａ、図３ａ及び図４ａを参照すると、半導体基板１０上にパッド酸化膜１２及びパッド窒化膜１４を順次形成した後パターニングし、パターニングされたパッド酸化膜１２及びパッド窒化膜１４をエッチングマスクとしたシャロートレンチアイソレーション工程によって半導体基板１０に多数のストレートトレンチ(Straight Trench)１６を形成する。ウォール酸化(Wall Oxidation)工程を行った後、多数のストレートトレンチ１６が十分埋め込まれるようにギャップフィル酸化膜(Gap Fill Oxide Film)１８を形成する。
【０００７】
図１、図２ｂ、図３ｂ及び図４ｂを参照すると、パッド膣化膜１４が露出されるまで化学機械研磨（ＣＭＰ）工程でギャップフィル酸化膜１８を研磨し、パッド窒化膜１４及びパッド酸化膜１２を除去することにより、ストレートトレンチ１６にのみギャップフィル酸化膜１８が残ってストレートセル分離膜１８Ｔが多数形成される。ストレートセル分離膜１８Ｔを形成するので、多数のアクティブ領域がストレートセル分離膜１８Ｔと同一の方向に定義される。しきい値電圧調節イオン注入工程を施した後、アクティブ領域の半導体基板１０にトンネル酸化膜２０を形成する。トンネル酸化膜２０が形成された全体構造上にフローティングゲート用導電層２２を形成し、フローティングゲートマスクを用いたエッチング工程によってフローティングゲート用導電層２２をパターニングする。
【０００８】
図１、図２ｃ、図３ｃ及び図４ｃを参照すると、パターニングされたフローティングゲート用導電層２２を含んだ全体構造上に誘電体膜２４、コントロールゲート用導電層２６及びハードマスク層２８を順次形成し、コントロールゲート用マスクを用いたエッチング工程によってコントロールゲート用導電層２６をパターニングし、これによりストレートセル分離膜１８Ｔと交差する方向にワードラインとしての多数のコントロールゲート２６Ｇが形成される。次に、パターニングされたフローティングゲート用導電層２２の露出部分を自己整列エッチング工程でエッチングし、これによりコントロールゲート２６Ｇに重畳し且つ各単位セル毎に一つずつ存在する多数のフローティングゲート２２Ｇが形成される。
【０００９】
図１、図２ｄ、図３ｄ及び図４ｄを参照すると、自己整列ソースエッチング工程でストレートセル分離膜１８Ｔの露出部分を除去し、これにより図４ｄに示すように、半導体基板１０に多数のリセス３０が形成される。セルソース／ドレイン・インプランテーションz(Cell Source/Drain Implantation)工程で半導体基板１０の露出部分に不純物イオンを注入し、これにより各単位セル毎にドレイン３２が形成され、多数のセルを共有する共通ソースライン３４が形成される。
【００１０】
前述したフラッシュメモリ素子において、セルの動作(operation)はフローティングゲートに電子をＦＮトンネル(Fowler-Nordheim Tunneling)又はホットキャリアインジェクション(Hot Carrier Injection)して必要なデータを消去またはプログラムして情報を書き込む。セルの動作を行うためには、独立したワードライン、ビットライン、共通ソースライン及びサブラインが必要である。ところで、半導体素子の高集積化を実現するために、これらのラインの幅を減らしてセルサイズを縮小(Shrink)させている。これらのラインの幅を減らす程度によってチップサイズが決定されるが、ライン幅をあまり減らす場合、セル特性が低下するため、半導体素子の高集積化を実現するのに限界が伴う。特に、前記従来の方法のように、シャロートレンチアイソレーション（ＳＴＩ）工程を適用して共通ソースラインを形成する場合、共通ソースラインの電気的特性はトレンチの形状によって影響を受けるが、トレンチを均一且つ交通ソースライン向けの形状に形成するためには、その形成過程が非常に難しい。また、自己整列ソースエッチング工程によって、トレンチに充填された酸化物を完全に除去させるために、オーバーエッチング工程が必須的であるが、オーバーエッチングにより半導体基板の表面、トンネル酸化膜、ゲートなどがエッチング損傷を被り、これによりフラッシュメモリ素子の電気的特性及び信頼性が低下するという問題がある。しかも、ストレートセル分離膜が除去されて形成されたリセスに不純物イオンが注入されて共通ソースリンを成すが、電気的特性問題により、このような共通ソースラインの幅を減らすのには限界があって、素子の高集積化に困る。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的は、シャロートレンチアイソレーション工程で各単位セルのソースとソースとの間がアクティブ領域と定義されるように、多数のアイソレーティングセル分離膜を形成するので、アイソレーティングセル分離膜間の共通ソースライン部分にトレンチが形成されず、アイソーティングセル分離膜間の共通ソースラインの一部が単位セルのソースと同様にワードラインに重畳して、共通ソースラインの電気的特性を均一に維持させることができ、工程の単純化で生産性及び収率を向上させることができるうえ、セルサイズを減少させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するための本発明の実施例に係るフラッシュメモリ素子の製造方法は、半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成した後、パターニングする段階と、前記パターニングされたパッド酸化膜及びパッド窒化膜をエッチングマスクとしたシャロートレンチアイソレーション工程によって前記半導体基板に複数のアイソレーティングトレンチを形成する段階と、ウォール酸化工程を行った後、前記パッド窒化膜及び前記パッド酸化膜を除去する段階と、前記複数のアイソレーティングトレンチが十分埋め込まれるように前記半導体基板全体構造上にギャップフィル酸化膜を形成する段階と、前記ギャップフィル酸化膜を化学機械研磨工程で前記半導体基板の表面に所定の厚さで残るように研磨及び平坦化させる段階と、前記研磨されたギャップフィル酸化膜の一部分をエッチングして、隣接するフラッシュメモリセル同士のソース形成領域の間の前記半導体基板の表面を覆うように形成された複数の酸化膜ラインパターン、及び、前記隣接するフラッシュメモリセル同士のドレイン形成領域の間からチャネル形成領域の間の少なくとも一部にまで張り出すように前記半導体基板に形成された複数のアイソレーティングセル分離膜を形成する段階と、前記半導体基板の露出部分にトンネル酸化膜及びフローティングゲート用導電層を形成する段階と、フローティングゲートマスクを用いたエッチング工程によって前記フローティングゲート用導電層をパターニングする段階と、前記パターニングされたフローティングゲート用導電層を含んだ全体構造上に誘電体膜、コントロールゲート用導電層及びハードマスク層を順次形成する段階と、コントロールゲート用マスクを用いたエッチング工程で前記コントロールゲート用導電層をパターニングして複数のコントロールゲートを形成する段階と、自己整列エッチング工程によって、前記パターニングされたフローティングゲート用導電層の露出部分をエッチングして複数のフローティングゲートを形成する段階と、自己整列ソースエッチング工程で前記酸化膜ラインパターンの露出部分を除去し、セルソース／ドレインインプランテーション工程で多数のドレイン及び多数の共通ソースラインを形成する段階とを含んでなることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
【００１４】
シャロートレンチアイソレーション工程及び自己整列ソースエッチング工程が適用される本発明の実施例に係るフラッシュメモリ素子の製造方法を説明すると、次の通りである。
【００１５】
図５は本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するためのレイアウト図、図６ａ〜図６ｃ及び図７ａ〜図７ｃは図５の６−６'に沿った断面図、図８ａ〜図８ｃ及び図９ａ〜図９ｃは図５の７−７'に沿った断面図、図１０ａ〜図１０ｃ及び図１１ａ〜図１１ｃは図５の８−８'に沿った断面図、図１２ａ〜図１２ｃ及び図１３ａ〜図１３ｃは図５の９−９'に沿った断面図である。
【００１６】
図５、図６ａ、図８ａ、図１０ａ及び図１２ａを参照すると、半導体基板５０上にパッド酸化膜５２及びパッド窒化膜５４を順次形成した後パターニングし、パターニングされたパッド酸化膜５２及びパッド窒化膜５４をエッチングマスクとしたシャロートレンチアイソレーション工程によって半導体基板５０に多数のアイソレーティングトレンチ(Isolating Trench)５６を形成する。
【００１７】
図５、図６ｂ、図８ｂ、図１０ｂ及び図１２ｂを参照すると、ウォール酸化工程を行った後、パッド窒化膜５４及びパッド酸化膜５２を除去する。多数のアイソレーティングトレンチ５６が十分埋め込まれるように、半導体基板５０の全体構造上にギャップフィル酸化膜５８を形成する。
【００１８】
図５、図６ｃ、図８ｃ、図１０ｃ及び図１２ｃを参照すると、ギャップフィル酸化膜５８を化学機械研磨工程で研磨及び平坦化(Planarization)させて半導体基板５０の表面からの厚さが２００〜２０００Åとなるようにし、研磨及び平坦化されたギャップフィル酸化膜５８の一部分をエッチングして多数の酸化膜ラインパターン５８Ｐ及び多数のアイソレーティングセル分離膜(Isolating Cell Isolation Film) ５８Ｔを形成する。アイソレーティングトレンチ５６部分にはアイソレーティングセル分離膜５８Ｔと酸化膜ラインパターン５８Ｐとが重畳する。
【００１９】
前記において、アイソレーティングセル分離膜５８Ｔは、各単位セルのチャネル、ドレイン及びソースが形成される部分のアクティブ領域を定義(define)するだけでなく、各単位セルのソースとソースとの間である共通ソースラインを成す部分もアクティブ領域となるように定義される。酸化膜ラインパターン５８Ｐは化学気相蒸着酸化膜系列であって、ＢＰＳＧ膜、ＬＴＯ膜、ＴＥＯＳ膜、ＭＴＯ膜、ＨＴＯ膜、ＨＤＰ−酸化膜などで形成する。
【００２０】
図５、図７ａ、図９ａ、図１１ａ及び図１３ａを参照すると、しきい値電圧調節イオン注入工程及びパンチブロッキングインプランテーション(Punch Blocking Implantation)工程を行った後、半導体基板５０の露出部分にトンネル酸化膜６０を形成する。トンネル酸化膜６０が形成された全体構造上にフローティングゲート用導電層６２を形成し、フローティングゲートマスクを用いたエッチング工程によってフローティングゲート用導電層６２をパターニングする。
【００２１】
前記において、トンネル酸化膜６０は５０〜２００Åの厚さに形成する。フローティングゲート用導電層６２はポリシリコンを用いて３００〜３０００Åの厚さに形成する。
【００２２】
図５、図７ｂ、図９ｂ、図１１ｂ及び図１３ｂを参照すると、パターニングされたフローティングゲート用導電層６２を含んだ全体構造上に誘電体膜６４、コントロールゲート用導電層６６及びハードマスク層６８を順次形成し、コントロールゲート用マスクを用いたエッチング工程によってコントロールゲート用導電層６６をパターニングし、これによりアイソレーティングセル分離膜５８Ｔ及び酸化膜ラインパターン５８Ｐと交差する方向にワードラインとしての多数のコントロールゲート６６Ｇが形成される。次に、パターニングされたフローティングゲート用導電層６２の露出部分を自己整列エッチング工程でエッチングし、これによりコントロールゲート６６Ｇに重畳し且つ各単位セル毎に一つずつ存在する多数のフローティングゲート６２Ｇが形成される。
【００２３】
前記において、コントロールゲート用導電層６６は、ポリシリコンだけでなく、金属またはＭＯＳｉｘ、ＴａＳｉｘ、ＴｉＳｉ、ＣｏＳｉｘ、ＰｔＳｉなど、シリコンと金属との化合物であるシリサイドを用いて形成する。
【００２４】
図５、図７ｃ、図９ｃ、図１１ｃ及び図１３ｃを参照すると、自己整列ソースエッチング工程で酸化膜ラインパターン５８Ｐの露出部分を除去し、セルソース／ドレインインプランテーション工程で半導体基板５０の露出部分に不純物イオンを注入し、これにより各単位セル毎にドレイン７２が形成され、多数のセルを共有する共通ソースライン７４が形成される。
【００２５】
前記において、共通ソースライン７４はその比抵抗を５０〜４００Ω／squareを維持させる。アイソレーティングセル分離膜５８Ｔと隣り合うアイソレーティングセル分離膜５８Ｔとの間の共通ソースライン７４部分は、セルソース／ドレインインプランテーション工程以後に行われる不純物イオン活性化のための熱工程時に側面拡散がなされ、既存のトレンチを有する共通ソースラインの幅と比較するとき、拡散しただけ幅が広くなる。これは広くなった幅を考慮して共通ソースライン全体の幅を減らしても電気的特性の低下を招かなくなるため、既存のフラッシュメモリ素子よりセルサイズを減少させることができる。
【００２６】
前述した本発明において、アイソレーティングセル分離膜５８Ｔは、孤立形態であって、単位セルと単位セル間を電気的に隔離させているため、セル間の漏洩電流を防止できるように形成されるべきである。セル間の漏洩電流を防止しながらセル隔離の役割を十分行うために、アイソレーティングセル分離膜５８Ｔの幅Ｂはフローティングゲート６２Ｇのチャネル長さＡより大きくしなければならず、アイソレーティングトレンチ５６の側壁の傾斜は９０°〜１５０°の範囲、好ましくは９０°〜１２０°の範囲となるようにしなければならず、コントロールゲート６６Ｇとアイソレーティングセル分離膜５８Ｔとが重畳する部分Ｄの面積は共通ソースライン７４とアイソレーティングセル分離膜５８Ｔ間の重畳しない部分Ｃの面積より広くしなければならない。重畳しない部分Ｃの面積に対する重畳する部分Ｄの面積を百分率で表わす場合、重畳する部分Ｄの面積は６０％以上、好ましくは６０％〜１１０％、さらに好ましくは６０％〜９０％の範囲となるようにしなければならない。以上を換言すれば、アイソレーティングセル分離膜５８Ｔは、コントロールゲート６６Ｇに対してその幅方向の半分よりも広い領域、すなわち６０％以上の領域から、その幅方向のすべての領域を超えて共通ソースライン側に１０％張り出すまでの範囲で重畳している。ここで、重畳する部分Ｄの面積が１００％の場合、アイソレーティングセル分離膜５８Ｔは共通ソースライン７４と相触し、１１０％の場合、アイソレーティングセル分離膜５８Ｔは共通ソースライン７４と一部重畳することを意味する。
【００２７】
【発明の効果】
上述したように、本発明は、シャロートレンチアイソレーション工程で各単位セルのソースとソースとの間がアクティブ領域と定義されるように、多数のアイソレーティングセル分離膜を形成するので、アイソレーティングセル分離膜間の共通ソースライン部分にトレンチが形成されず、アイソレーティングセル分離膜間の共通ソースラインの一部が単位セルのソースと同様にワードラインと重畳し、共通ソースラインの電気的特性を均一に維持させることができ、工程の単純化で生産性及び収率を向上させることができ、既存に比べて共通ソースラインの幅を減らすことができて半導体素子の集積度を高めることができる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリ素子の製造方法を説明するためのレイアウト図である。
【図２】図１の２−２'に沿った断面図である。
【図３】図１の３−３'に沿った断面図である。
【図４】図１の４−４'に沿った断面図である。
【図５】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するためのレイアウト図である。
【図６】図５の６−６'に沿った断面図である。
【図７】図５の６−６'に沿った断面図である。
【図８】図５の７−７'に沿った断面図である。
【図９】図５の７−７'に沿った断面図である。
【図１０】図５の８−８'に沿った断面図である。
【図１１】図５の８−８'に沿った断面図である。
【図１２】図５の９−９'に沿った断面図である。
【図１３】図５の９−９'に沿った断面図である。
【符号の説明】
１０、５０ 半導体基板
１２、５２ パッド酸化膜
１４、５４ パッド窒化膜
１６、５６ トレンチ
１８、５８ ギャップフィル酸化膜
１８Ｔ、５８Ｔ セル分離膜
５８Ｐ 酸化膜ラインパターン
２０、６０ トンネル酸化膜
２２、６２ フローティングゲート導電層
２２Ｇ、６２Ｇ フローティングゲート
２４、６４ 誘電体膜
２６、６６ コントロールゲート導電層
２６Ｇ、６６Ｇ コントロールゲート
２８、６８ ハードマスク層
３０ リセス
３２、７２ ドレイン
３４、７４ 共通ソースライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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