(57)【特許請求の範囲】
【請求項１】
シリコン基板に素子分離酸化膜マスクとしての窒化シリコン膜パターンを形成する工程と、
前記窒化シリコン膜パターンを使用して、露出している半導体基板にトレンチを形成する工程と、
前記トレンチ表面の半導体基板にシリコンエピタキシャル層を形成する工程と、
前記窒化シリコン膜パターン側壁のエピタキシャル層縁の上部にシリコン酸化膜スペーサを形成する工程と、
前記露出したシリコンエピタキシャル層を酸化させ、前記トレンチの縁部分をラウンディングする工程と、
前記構造の全表面に素子分離酸化膜を形成してトレンチを埋め込む工程
を含むことを特徴とする半導体素子の素子分離膜形成方法。
【請求項２】
前記基板と窒化シリコン膜パターンとの間にパッド酸化膜が介在している請求項１記載の半導体素子の素子分離膜形成方法。
【請求項３】
前記シリコンエピタキシャル層を、50〜100Åの厚さに形成する請求項１記載の半導体素子の素子分離膜形成方法。
【請求項４】
前記シリコン酸化膜スペーサを形成する前記工程が、50〜100Åの厚さのシリコン酸化膜を全表面に蒸着形成した後、前記シリコン酸化膜をエッチバックして前記シリコン酸化膜スペーサを形成する工程である請求項１記載の半導体素子の素子分離膜形成方法。
【請求項５】
前記素子分離酸化膜によりトレンチを埋め込んだ後、窒化シリコン膜をエッチング停止膜として使用してCMP工程で平坦化させる請求項１記載の半導体素子の素子分離膜形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の素子分離膜形成方法に関し、より詳しくは、シリコンエピタキシャル層を利用して、浅いトレンチ素子分離(STI)工程を改善させることができる半導体素子の素子分離膜形成方法に関する。
【０００２】
【従来技術とその問題点】
まず、従来技術による半導体素子の素子分離膜形成方法を、図１Ａ乃至図１Ｅを参照して説明すれば、次の通りである。
【０００３】
図１Ａに示すように、シリコン基板（１０）上にパッド酸化膜（１２）と窒化シリコン膜（１４）とを順次形成した後、前記窒化シリコン膜（１４）上に感光膜（１６）を塗布する。次いで、図１Ｂに示すように、前記感光膜（１６）を選択露光及び現像して、感光膜パターン（１６ａ）を形成する。前記感光膜パターン（１６ａ）をエッチング防止マスクとして使用して、前記窒化シリコン膜（１４）とパッド酸化膜（１２）とを順次除去し、熱酸化マスクである窒化シリコン膜パターン（１４ａ）とパッド酸化膜パターン（１２ａ）とを形成する。
【０００４】
その次に、図１Ｃに示すように、前記感光膜パターン（１６ａ）をマスクとして、露出しているシリコン基板（１０）を一定深さまで除去してトレンチ（１８）を形成した後、前記感光膜パターン（１６ａ）を除去する。
【０００５】
次いで、図１Ｄに示すように、前記トレンチ（１８）のコーナー部分をラウンディングするために酸化工程を行ない、トレンチ（１８）の露出した表面上にシリコン酸化膜（２０）を形成した後、ＣＶＤ方法により、前記構造の上に素子分離酸化膜（２２）を形成して前記トレンチ（１８）を埋め込む。
【０００６】
次いで、図１Ｅに示すように、前記窒化シリコン膜パターン（１４ａ）をエッチング停止膜として、CMP工程を行ない、前記素子分離酸化膜（２２）を選択的に除去し、平坦化させた後、前記窒化シリコン膜パターン（１４ａ）を湿式エッチング工程により、除去する。
【０００７】
以上で説明した従来技術による半導体素子の素子分離膜形成方法には、次のような問題点がある。
【０００８】
すなわち、従来の半導体素子の素子分離膜形成方法によれば、トレンチのコーナー部のラウンディングを行うための酸化工程により、シリコン活性領域の面積が減少する。
【０００９】
さらに、前記活性領域の減少が一方向に約0.01μｍ以上となるため、0.1μｍ以下のデザインルールを有するセル工程では、このような活性領域の損失量が、セル動作特性に直接的な影響を与えることになる。
【００１０】
例えば、0.1μｍの活性領域幅を有するセルに対して従来の浅いトレンチ素子分離(STI)方法を行う場合には、活性領域の幅が約80nm以下に次第に減少して、セル電流が約20％程度にまで減少する現象が発生する。
【００１１】
【発明が解決しようとする技術的課題】
本発明は、浅いトレンチ素子分離工程時にシリコン活性領域が減少することを防ぎ、それによるセル電流減少を防ぐことができる半導体素子の素子分離膜形成方法を提供することを主な目的とする。
【００１２】
本発明は、さらに、シリコン活性領域が増加して、自己整列コンタクト時にコンタクト抵抗を減少させ、回路動作速度を改善させることができる半導体素子の素子分離膜形成方法を提供することをも目的とする。
【００１３】
【課題を解決するための手段】
本発明者の研究によれば、半導体素子の素子分離膜形成方法において、トレンチ表面を構成する半導体基板上にシリコンエピタキシャル層を形成し、前記エピタキシャル層を酸化させてシリコン酸化膜を形成させる場合には、トレンチのコーナー部のラウンディングを行う酸化工程におけるシリコン活性領域面積の減少を抑制しうることを見出した。
【００１４】
すなわち、本発明は、下記の半導体素子の素子分離膜形成方法を提供する：
シリコン基板に素子分離酸化膜マスクとしての窒化シリコン膜パターンを形成する工程と、
前記窒化シリコン膜パターンを使用して、露出している半導体基板にトレンチを形成する工程と、
前記トレンチ表面の半導体基板にシリコンエピタキシャル層を形成する工程と、
前記窒化シリコン膜パターン側壁のエピタキシャル層縁の上部にシリコン酸化膜スペーサを形成する工程と、
前記露出したシリコンエピタキシャル層を酸化させ、前記トレンチの縁部分をラウンディングする工程と、
前記構造の全表面に素子分離酸化膜を形成してトレンチを埋め込む工程
を含むことを特徴とする半導体素子の素子分離膜形成方法。
【００１５】
【発明の実施の形態】
以下、添付の図面を参照しつつ、本発明に係る半導体素子の素子分離膜形成方法をより詳細に説明する。
【００１６】
図２Ａ乃至図２Ｇは、本発明に係る素子分離膜の製造工程の一例を示す概念図である。
【００１７】
図２Ａに示すように、シリコン基板（１０）上に約100Åの厚さのパッド酸化膜（１２）と、約1000Åの厚さの窒化シリコン膜（１４）を順次形成した後、前記窒化シリコン膜（１４）上に感光膜（１６）を塗布する。
【００１８】
次いで、図２Ｂに示すように、公知のパターン形成用マスクを用いて、前記感光膜（１６）を選択露光し、次いで現像して、感光膜パターン（１６ａ）を形成する。次に、前記感光膜パターン（１６ａ）をエッチング防止マスクとして使用しつつ、前記窒化シリコン膜（１４）とパッド酸化膜（１２）とを順次除去し、熱酸化マスクとしての窒化シリコン膜パターン（１４ａ）とパッド酸化膜パターン（１２ａ）とを形成した後、前記感光膜パターン（１６ａ）の領域外において露出しているシリコン基板（１０）を一定の深さまで除去して、トレンチ（１８）を形成する。
【００１９】
次いで、図２Ｃに示すように、前記感光膜パターン（１６ａ）を除去した後、前記トレンチ（１８）の露出した表面上にシリコンエピタキシャル層（３０）を形成する。シリコンエピタキシャル層（３０）の厚さは、特に限定されるものではないが、約50〜100Åであることが好ましい。
【００２０】
次いで、図２Ｄに示すように、全体構造の露出した表面上に、例えばCVD法により、シリコン酸化膜（３２）を蒸着形成させる。シリコン酸化膜（３２）の厚さも、特に限定されるものではないが、約50〜100Åであることが好ましい。
【００２１】
次いで、図２Ｅに示すように、前記シリコン酸化膜（３２）をエッチバックして、前記窒化シリコン膜パターン（１４ａ）とパッド酸化膜パターン（１２ａ）との側面にスペーサ（３２ａ）を形成する。このとき、前記トレンチ（１８）に形成されたシリコンエピタキシャル層（３０）の縁部が露出する。
【００２２】
その次に、図２Ｆに示すように、前記トレンチ（１８）の縁部分をラウンディングするために、酸化工程を行ない、前記トレンチ（１８）上に形成されたエピタキシャル層（３０）を酸化させてシリコン酸化膜（３４）を形成する。この際、前記シリコン酸化膜（３４）は、前記シリコンエピタキシャル層（３０）の縁部にのみ形成されるので、セル領域への侵入が少ない。
【００２３】
その次に、図２Ｇに示すように、前記シリコン酸化膜（３４）を含む全体構造の露出した表面上に、CVD法により、素子分離酸化膜（２２）を形成し、前記トレンチ（１８）を埋め込む。
【００２４】
次いで、前記窒化シリコン膜（１４ａ）をエッチング停止膜として用いて、CMP工程により、前記素子分離酸化膜（２２）を平坦化させる。
【００２５】
その次に、前記窒化シリコン膜（１４ａ）を湿式エッチング工程により除去する。
【００２６】
なお、本発明は、図面に概要を示す実施態様により、限定されるものではない。また、上記の説明において示した各種の膜および層の厚さなどは、本発明の一実施態様における代表的な値を示すものであり、本発明はこれらの数値により限定されない。
【００２７】
【発明の効果】
以上で説明したように、本発明に係る半導体素子の素子分離膜形成方法によれば、次のような効果が達成される。
【００２８】
本発明に係る半導体素子の素子分離膜形成方法においては、従来の浅いトレンチ素子分離（ＳＴＩ）工程でトレンチ縁部のラウンディングにより発生するシリコン活性領域の減少を最小限に抑制することにより、セル電流の低下を抑制できる。
【００２９】
さらに、シリコンエピタキシャル層をボロンドーピング層により形成させる場合には、活性領域の縁部のドーピング濃度を増加させることにより、逆ナローチャンネル効果（INCE：Inverse Narrow Channel Effect）による閾電圧降下を減らすことができる。
【００３０】
さらにまた、シリコンエピタキシャル層及び側壁形成用CVDシリコン酸化膜の厚さを調節し、かつ縁部のラウンディングのための酸化工程のみでギャップ（トレンチ）の埋め込みが可能になる。
【００３１】
さらに、ギャップ埋込用酸化膜の形成工程を省略することができるので、製造工程を簡素化させることができる。
【図面の簡単な説明】
【図１Ａ】は、従来技術による素子分離膜製造工程の第１の段階を示す概念図である。
【図１Ｂ】は、従来技術による素子分離膜製造工程の第２の段階を示す概念図である。
【図１Ｃ】は、従来技術による素子分離膜製造工程の第３の段階を示す概念図である。
【図１Ｄ】は、従来技術による素子分離膜製造工程の第４の段階を示す概念図である。
【図１Ｅ】は、従来技術による素子分離膜製造工程の第５の段階を示す概念図である。
【図２Ａ】は、本発明による素子分離膜製造工程の第１の段階を示す概念図である。
【図２Ｂ】は、本発明による素子分離膜製造工程の第２の段階を示す概念図である。
【図２Ｃ】は、本発明による素子分離膜製造工程の第３の段階を示す概念図である。
【図２Ｄ】は、本発明による素子分離膜製造工程の第４の段階を示す概念図である。
【図２Ｅ】は、本発明による素子分離膜製造工程の第５の段階を示す概念図である。
【図２Ｆ】は、本発明による素子分離膜製造工程の第６の段階を示す概念図である。
【図２Ｇ】は、本発明による素子分離膜製造工程の第７の段階を示す概念図である。
【符号の説明】
１０：シリコン基板
１２：パッド酸化膜
１２ａ：パッド酸化膜パターン
１４：窒化シリコン膜
１４ａ：窒化シリコン膜パターン
１６：感光膜
１６ａ：感光膜パターン
１８：トレンチ
２０：シリコン酸化膜
２２：素子分離酸化膜
３０：シリコンエピタキシャル層
３２：シリコン酸化膜
３２ａ：スペーサ
３４：シリコン酸化膜
【図１Ａ】
0004189623.tif 000002
【図１Ｂ】
0004189623.tif 000003
【図１Ｃ】
0004189623.tif 000004
【図１Ｄ】
0004189623.tif 000005
【図１Ｅ】
0004189623.tif 000006
【図２Ａ】
0004189623.tif 000007
【図２Ｂ】
0004189623.tif 000008
【図２Ｃ】
0004189623.tif 000009
【図２Ｄ】
0004189623.tif 000010
【図２Ｅ】
0004189623.tif 000011
【図２Ｆ】
0004189623.tif 000012
【図２Ｇ】
0004189623.tif 000013