(57)【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素からなる基板（１）を用意する工程と、
前記基板（１）上に、前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）内の表層部に、互いに離間するように複数の凹部（３）を形成する工程と、
前記凹部（３）内を含む前記ドリフト層（２）の上に第２導電型の半導体層をエピタキシャル成長したのち、該半導体層を平坦化することで、互いに離間する第２導電型の第１、第２ゲート領域（４、５）を形成する工程と、
前記第１、第２ゲート領域（４、５）を含み前記ドリフト層（２）の上に、炭化珪素からなる第１導電型層（４０）をエピタキシャル成長させる工程と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、前記第１導電型層（４０）内の表層部のうち前記チャネル領域（６）の上に位置する部位に、前記第１導電型層（４０）よりも高濃度な第１導電型のソース領域（７）を形成する工程と、
前記第１導電型層（４０）に、前記第１ゲート領域（４）に接続される第２導電型の第１コンタクト領域（４１）と、前記第２ゲート領域（５）に接続される第２導電型の第２コンタクト領域（４２）とを形成する工程と、
前記第１コンタクト領域（４１）を介して前記第１ゲート領域（４）に電気的に接続される第１ゲート電極（８）、前記第２コンタクト領域（４２）を介して前記第２ゲート領域（５）に電気的に接続される第２ゲート電極（９）、前記ソース領域（７）に電気的に接続されるソース電極（１０）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１２）を形成する工程とを有し、
前記複数の凹部（３）を形成する工程では、
前記ドリフト層（２）の表面の所定位置にＰｏｌｙ−Ｓｉ層（４５）を配置する工程と、
前記Ｐｏｌｙ−Ｓｉ層（４５）の表面を熱酸化したのち、該Ｐｏｌｙ−Ｓｉ層（４５）の酸化された部分（４６）を除去し、前記Ｐｏｌｙ−Ｓｉ層（４５）を縮小化する工程と、
前記縮小化されたＰｏｌｙ−Ｓｉ層（４５）をマスクとしたエッチングにより、前記凹部（３）を形成する工程とを有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
第１導電型の炭化珪素からなる基板（１）を用意する工程と、
前記基板（１）上に、前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）内の表層部に、互いに離間するように複数の凹部（３）を形成する工程と、
前記凹部（３）内を含む前記ドリフト層（２）の上に第２導電型の半導体層をエピタキシャル成長したのち、該半導体層を平坦化することで、互いに離間する第２導電型の第１、第２ゲート領域（４、５）を形成する工程と、
前記第１、第２ゲート領域（４、５）を含み前記ドリフト層（２）の上に、炭化珪素からなる第１導電型層（４０）をエピタキシャル成長させる工程と、
前記ドリフト層（２）のうち前記第１、第２ゲート領域（４、５）に挟まれる部分をチャネル領域（６）とすると、前記第１導電型層（４０）内の表層部のうち前記チャネル領域（６）の上に位置する部位に、前記第１導電型層（４０）よりも高濃度な第１導電型のソース領域（７）を形成する工程と、
前記第１導電型層（４０）に、前記第１ゲート領域（４）に接続される第２導電型の第１コンタクト領域（４１）と、前記第２ゲート領域（５）に接続される第２導電型の第２コンタクト領域（４２）とを形成する工程と、
前記第１コンタクト領域（４１）を介して前記第１ゲート領域（４）に電気的に接続される第１ゲート電極（８）、前記第２コンタクト領域（４２）を介して前記第２ゲート領域（５）に電気的に接続される第２ゲート電極（９）、前記ソース領域（７）に電気的に接続されるソース電極（１０）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１２）を形成する工程とを有し、
前記凹部（３）を形成する工程および前記第１、第２ゲート領域（４、５）を形成する工程では、
前記ドリフト層（２）の所定位置にカーボン層（４７）および該カーボン層（４７）上に形成されたＬＴＯ膜（４８）を含むマスク材（４７、４８）を配置する工程と、
前記マスク材（４７、４８）をマスクとしたエッチングにより、前記凹部（３）を形成する工程と、
前記ＬＴＯ膜（４８）を除去する工程と、
前記カーボン層（４７）をマスクとして、前記凹部（３）内に第１、第２ゲート領域（４、５）を選択的にエピタキシャル成長させる工程とを有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項３】
第１導電型の炭化珪素からなる基板（１）を用意する工程と、
前記基板（１）上に、前記基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）内の表層部に、互いに離間するように複数の凹部（３）を形成する工程と、
前記凹部（３）内を含む前記ドリフト層（２）の上に第２導電型の半導体層（５０）をエピタキシャル成長する工程と、
前記ドリフト層（２）のうち前記複数の凹部（３）に挟まれる部分をチャネル領域（６）とすると、前記半導体層（５０）のうち前記チャネル領域（６）の上に位置する部位に、前記ドリフト層（２）よりも高濃度な第１導電型のソース領域（７）を形成すると共に、該ソース領域（７）によって前記半導体層（５０）を分断し、第２導電型の第１、第２ゲート領域（４、５）を形成する工程と、
前記第１、第２ゲート領域（４、５）に第２導電型の第１コンタクト領域（４１）を形成すると共に、前記第２ゲート領域（５）に第２導電型の第２コンタクト領域（４２）を形成する工程と、
前記第１コンタクト領域（４１）を介して前記第１ゲート領域（４）に電気的に接続される第１ゲート電極（８）、前記第２コンタクト領域（４２）を介して前記第２ゲート領域（５）に電気的に接続される第２ゲート電極（９）、前記ソース領域（７）に電気的に接続されるソース電極（１０）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１２）を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｊ−ＦＥＴを備えた炭化珪素半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１３に、Ｎチャネル型のＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。図１３に示されるように、Ｎチャネル型のＪ−ＦＥＴは、炭化珪素からなるＮ+型基板Ｊ１の上にＮ-型ドリフト層Ｊ２を成長させた基板を用いて形成される。Ｎ-型エピ層Ｊ２の表層部にはＰ型の第１、第２ゲート領域Ｊ３、Ｊ４がイオン注入によって形成されている。また、第１、第２ゲート領域Ｊ３、Ｊ４の間において、Ｎ-型エピ層Ｊ２の表層部にはＮ+型ソース領域Ｊ５が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ４の表面に第１、第２ゲート電極Ｊ６、Ｊ７が形成されていると共に、Ｎ+型ソース領域Ｊ５の表面にソース電極Ｊ８が形成され、また、Ｎ+型基板Ｊ１の裏面側にドレイン電極Ｊ９が形成されて、炭化珪素半導体装置が構成されている。
【０００３】
このような構成のＪ−ＦＥＴをノーマリオフ型とする場合には、第１、第２ゲート電極Ｊ６、Ｊ７に対して電圧を印加していない際に、第１、第２ゲート領域Ｊ３、Ｊ４から延びる空乏層によって第１、第２ゲート領域Ｊ３、Ｊ４の間がピンチオフされるように設計する。そして、第１、第２ゲート領域Ｊ３、Ｊ４から延びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことでＪ−ＦＥＴを動作させる。
【０００４】
【発明が解決しようとする課題】
上記従来のノーマリオフ型のＪ−ＦＥＴでは、ゲート制御バイアスがビルトインポテンシャル（ゲート接合の拡散電圧）と同等まで印加できることが望ましい。しかしながら、ビルトインポテンシャルが設定値よりも小さくなってしまった場合、ゲート印加電圧がビルトインポテンシャルを越えると、第１、第２ゲート領域Ｊ３、Ｊ４からＮ-型ドリフト層Ｊ２へ正孔が注入され、ゲートによる制御ができなくなる。このため、結果としてリカバリ特性の低下やリークの増大等の問題を発生させる。
【０００５】
基板材料をＳｉＣにした場合、ビルトインポテンシャルの理論値は約２．９Ｖであるが、第１、第２ゲート領域Ｊ３、Ｊ４をイオン注入によって形成した場合には、結晶欠陥等の影響で２．１Ｖ程度にまで低下してしまうという問題があり、理論値を設計値として用いることができず、所望のデバイス特性を得ることができなかった。
【０００６】
本発明は上記点に鑑みて、結晶欠陥等の影響によるビルトインポテンシャルの低下を防止できる炭化珪素半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、複数の凹部（３）を形成する工程は、ドリフト層（２）の表面の所定位置にＰｏｌｙ−Ｓｉ層（４５）を配置する工程と、Ｐｏｌｙ−Ｓｉ層（４５）の表面を熱酸化したのち、該Ｐｏｌｙ−Ｓｉ層（４５）の酸化された部分（４６）を除去し、Ｐｏｌｙ−Ｓｉ層（４５）を縮小化する工程と、縮小化されたＰｏｌｙ−Ｓｉ層（４５）をマスクとしたエッチングにより、凹部（３）を形成する工程とを有していることを特徴としている。
【００１８】
このように、Ｐｏｌｙ−Ｓｉ層を熱酸化し、酸化された部分を除去するようにすれば、Ｐｏｌｙ−Ｓｉ層を十分小さいサイズまでパターニングできなくても、その後の熱酸化およびエッチングにて十分小さいサイズまで縮小化できる。これにより、いわゆるサブミクロンサイズ（０．５〜０．７μｍ）にも対応可能となり、より微細な素子を製造することが可能となる。
【００１９】
請求項２に記載の発明では、凹部（３）を形成する工程および第１、第２ゲート領域（４、５）を形成する工程では、ドリフト層（２）の所定位置にカーボン層（４７）を含むマスク材（４７、４８）を配置する工程と、マスク材（４７、４８）をマスクとしたエッチングにより、凹部（３）を形成する工程と、カーボン層（４７）をマスクとして、凹部（３）内に第１、第２ゲート領域（４、５）を選択的にエピタキシャル成長させる工程とを有していることを特徴としている。
【００２０】
このように、カーボン層をマスクとしたエピタキシャル成長とすることで、第１、第２ゲート領域が凹部内に選択的にエピタキシャル成長され、カーボン層の上には成長しないようにできる。このため、エピタキシャル成長後にカーボン層を除去することで、エッチバック工程を行わなくても第１、第２ゲート領域を形成することが可能となる。これにより、製造工程の簡略化も図ることができる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２２】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態として、Ｊ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図１に基づいて炭化珪素半導体装置の構成の説明を行う。
【００２３】
図１に示すように、炭化珪素半導体装置には、例えば１×１０19ｃｍ-3以上の不純物濃度とされたＮ+型基板１と、例えば１×１０15〜５×１０16ｃｍ-3の不純物濃度とされたＮ-型ドリフト層２とが備えられている。これらＮ+型基板１およびＮ-型ドリフト層２は、炭化珪素によって構成されており、これらによって半導体基板が構成されている。
【００２４】
Ｎ-型ドリフト層２の表層部には所定間隔Ｗｃｈだけ空けて形成された複数の凹部３が形成されており、これらの凹部３内にＰ+型層からなる第１ゲート領域４および第２ゲート領域５がエピタキシャル成長されている。これら第１、第２ゲート領域４、５は、例えば１×１０18〜５×１０19ｃｍ-3の不純物濃度とされている。
【００２５】
また、Ｎ-型ドリフト層２のうち第１、第２ゲート領域４、５の間に位置する部分をチャネル領域６として、チャネル領域６の表面にはＮ型ソース領域７がエピタキシャル成長されている。このＮ型ソース領域７は、チャネル領域６の表面から順に不純物濃度が濃くなるようなグラデュエーションが設けられ、第１、第２ゲート領域４、５と接する部分が低濃度となるように構成されている。具体的には、Ｎ型ソース領域７は、チャネル領域６側がほぼＮ-型ドリフト層２と同等の不純物濃度とされ、チャネル領域６と反対側が例えば１×１０18〜５×１０20ｃｍ-3の不純物濃度とされている。
【００２６】
また、第１、第２ゲート領域４、５の表面にはそれぞれ第１、第２ゲート電極８、９が形成され、Ｎ型ソース領域７の表面にはソース電極１０が形成され、これら第１、第２ゲート電極８、９およびＮ型ソース領域７の間は層間絶縁膜１１によって電気的に分離されている。そして、Ｎ+型基板１の裏面側にはドレイン電極１２が形成され、図１に示す炭化珪素半導体装置が構成されている。
【００２７】
このように構成されたＪ−ＦＥＴはノーマリオフで作動する。この作動は、第１、第２ゲート電極８、９の接続態様によって異なっており、以下のように行われる。
【００２８】
▲１▼第１ゲート電極８と第２ゲート電極９との電位が制御可能な態様の場合には、第１、第２ゲート電極８、９の電位に基づいて第１、第２ゲート領域４、５の双方からチャネル領域６側に延びる空乏層の延び量を制御するダブルゲート駆動が行われる。例えば、第１、第２ゲート電極８、９に電圧を印加していない時には、チャネル領域６が第１、第２ゲート領域４、５の双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、第１、第２ゲート領域４、５とチャネル領域６との間に順バイアスをかけると、チャネル領域６に延びる空乏層の延び量が縮小される。これにより、チャネルが設定されて、ソース−ドレイン間に電流が流される。
【００２９】
▲２▼第１ゲート電極８の電位のみが独立して制御可能で、第２ゲート電極９の電位が例えばソース電極１０と同電位とされる態様の場合には、第１ゲート電極８の電位に基づいて第１ゲート領域４側からチャネル領域６側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第１ゲート領域４側から延びる空乏層のみによって行われることになる。
【００３０】
▲３▼第２ゲート電極９の電位のみが独立して制御可能で、第１ゲート電極８の電位が例えばソース電極１０と同電位とされる態様の場合には、第２ゲート電極９の電位に基づいて第２ゲート領域５側からチャネル領域６側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第２ゲート領域５側から延びる空乏層のみによって行われることになる。
【００３１】
次に、図１に示す炭化珪素半導体装置の製造方法について、図２に示す炭化珪素半導体装置の製造工程を参照して説明する
まず、図２（ａ）に示す工程では、Ｎ+型基板１を用意し、このＮ+型基板１の表面にＮ-型ドリフト層２を成膜する。その後、図２（ｂ）に示す工程では、Ｎ-型ドリフト層２の表面にＬＴＯ膜２０を成膜したのち、フォトリソグラフィにより、ＬＴＯ膜２０のうち第１、第２ゲート領域４、５の形成予定位置と対応する部位を開口させる。
【００３２】
次に、図２（ｃ）に示す工程では、ＬＴＯ膜２０をマスクとしてＮ−型ドリフト層２の表層部をエッチングする。これにより、第１、第２ゲート領域４、５の形成予定位置に凹部３が形成される。この後、必要に応じて犠牲酸化を行ったのち、ＬＴＯ膜２０と共に犠牲酸化時に形成された酸化膜を除去する。そして、図２（ｄ）に示す工程では、凹部３内を埋め込むように基板表面にＰ+型層をエピタキシャル成長させたのち、例えばＣＭＰ（Chemical Mechanical Polishing）によるエッチバックを行うことでＰ+型層を平坦化し、第１、第２ゲート領域４、５を形成する。
【００３３】
続いて、図２（ｅ）に示す工程では、マスク材２０を除去した後、Ｎ型ソース領域７をエピタキシャル成長させる。このとき、エピタキシャル成長中の雰囲気を適宜変更することで、Ｎ型ソース領域７が、チャネル領域６の表面から順に不純物濃度が高濃度となるようなグラデュエーションが設けられ、第１、第２ゲート領域４、５と接する部分が低濃度となるようにする。この後、フォトエッチングによりＮ型ソース領域７の不要部分を除去する。
【００３４】
さらに、図２（ｆ）に示す工程では、基板表面に層間絶縁膜１１を形成したのち、フォトエッチングによって層間絶縁膜１１にコンタクトホールを形成する。その後、層間絶縁膜１１の上に電極層を成膜したのち、パターニングして第１、第２ゲート電極８、９を形成すると共に、ソース電極１０を形成する。そして、Ｎ+型基板１の裏面側にドレイン電極１２を形成したのち、シンター工程を経て、図１に示した半導体装置が完成する。
【００３５】
以上説明したように、本実施形態では、第１、第２ゲート領域４、５やＮ型ソース領域７をエピタキシャル成長によって形成している。このため、第１、第２ゲート領域４、５の間隔の制御が容易になる。また、第１、第２ゲート領域４、５の結晶欠陥を抑制することができ、ビルトインポテンシャルが理論値よりも低下してしまうことを防止することができる。
【００３６】
また、Ｎ型ソース領域７の不純物濃度を成長初期には薄く、成長終了時には濃くするように濃度を制御しているため、不純物濃度の濃い部分と第１、第２ゲート領域４、５との間に不純物濃度の薄い部分が配置された構成となるようにできる。このため、高濃度なＰＮジャンクションが形成される場合と比べ、ゲート耐圧を向上させることができる。
【００３７】
（第２実施形態）
図３に、本発明の第２実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図３に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３８】
図３に示すように、本実施形態では、Ｎ型ソース領域７に、第１、第２ゲート領域４、５のコンタクトのための選択的エッチングが成されておらず、Ｊ−ＦＥＴが備えられるセル部の外周部において、第１、第２ゲート領域４、５が外部と電気的に接続されるように構成されている。
【００３９】
このような炭化珪素半導体装置の製造方法について、図４に示す製造工程を参照して説明する。なお、図４のうち、紙面左側はＪ−ＦＥＴの断面構成を示したものであり、紙面右側はセル部の外周部の一断面構成を示したものである。また、この製造工程は基本的に第１実施形態と同様であるため、第１実施形態と異なる部分のみ示すものとする。
【００４０】
まず、第１実施形態における図２（ａ）〜（ｄ）と同様の工程を行い、Ｎ-型ドリフト層２の表層部に、エピタキシャル成長により第１、第２ゲート領域４、５を形成する。その後、図４に示す工程を行う。まず、図４（ａ）に示す工程では、基板表面にＮ型ソース領域７を形成する。このときのＮ型ソース領域７の形成条件は第１実施形態と同様である。その後、フォトエッチングにより、Ｎ型ソース領域７のうちセル部の外周部に位置する部分を開口させる。これにより、第１、第２ゲート領域４、５のうちセル部の外周部まで延設された部位を露出させる。
【００４１】
その後、図４（ｂ）に示す工程では、基板表面に電極層を成膜したのち、パターニングして第１、第２ゲート電極８、９を形成すると共に、ソース電極１０を形成する。これにより、ソース電極１０はＪ−ＦＥＴが備えられるセル部に形成され、第１、第２ゲート電極８、９はセル部の外周部に形成される。そして、Ｎ+型基板１の裏面側にドレイン電極１２を形成したのち、シンター工程を経て、図１に示した半導体装置が完成する。
【００４２】
このように、第１、第２ゲート領域４、５のコンタクトをセル部の外周部でとることもできる。このようにすれば、セル部においてＮ型ソース領域７をパターニングする必要がなく、また、第１、第２ゲート電極８、９やソース電極１０のレイアウトを簡素なものとすることができるため、素子寸法の縮小に有利な構造とすることができる。
【００４３】
（第３実施形態）
図５に、本発明の第３実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図５に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００４４】
図５に示すように、本実施形態では、第１、第２ゲート領域４、５の間までＮ型ソース領域７が配置されるようにしており、Ｎ型ソース領域７のうちの不純物濃度が低くなっている部分によってチャネル領域６が形成されるようにしている。そして、第１、第２ゲート領域４、５の間に位置する部位において、Ｎ型ソース領域７のうちの不純物濃度が高くなっている部分が深くまで形成された構成となっている。
【００４５】
このような炭化珪素半導体装置の製造方法について、図６に示す製造工程を参照して説明する。
【００４６】
まず、図６（ａ）に示す工程では、Ｎ+型基板１の表面に、Ｎ-型ドリフト層２、Ｐ+型層３１を順にエピタキシャル成長させたのち、Ｐ+型層３１の表面にＬＴＯ膜３２を成膜する。そして、ＬＴＯ膜３２の上にレジスト３３を堆積した後、フォトエッチングにより、ＬＴＯ膜３２をパターニングしてチャネル領域６の形成予定位置を開口させる。
【００４７】
その後、図６（ｂ）に示す工程では、レジスト３３を除去したのち、ＬＴＯ膜３２をマスクとしたエッチングにより、Ｐ+型層３１をパターニングして、第１、第２ゲート領域４、５を形成する。そして、図６（ｃ）に示す工程では、必要に応じて犠牲酸化を行ったのちＬＴＯ膜３２を除去し、基板表面にＮ型ソース領域７をエピタキシャル成長させる。このときのＮ型ソース領域７の形成条件は第１実施形態と同様であっても良いし、Ｎ型ソース領域７のうちチャネル領域６となる部分全域が低濃度となるような成膜条件としても良い。そして、Ｎ型ソース領域７をＣＭＰによるエッチバックによって平坦化したのち、セル部の外周部において第１、第２ゲート電極８、９を形成すると共にセル部においてソース電極１０を形成し、さらに、Ｎ+型基板１の裏面側にドレイン電極１２を形成し、シンター処理を行うことで、図５に示す本実施形態の炭化珪素半導体装置が完成する。
【００４８】
このような製造方法によれば、第１、第２ゲート領域４、５をエピタキシャル成長によって形成しているため、結晶欠陥が形成されることを防止でき、第１実施形態と同様の効果を得ることができる。また、エピタキシャル成長させたＰ+型層３１をパターニングすることで、第１、第２ゲート領域４、５の間隔を設定しているため、その間隔の制御を容易に行えるようにできる。
【００４９】
さらに、Ｎ型ソース領域７のうち不純物濃度が高濃度となる部分が深い位置まで形成されることになるため、この部位における抵抗値を低減することができ、その結果、オン抵抗を低減することができる。
【００５０】
なお、本実施形態では、第１、第２ゲート電極８、９をセル部の外周部に形成する場合について説明したが、勿論、第１実施形態のようにセル部に形成するようにしても良い。
【００５１】
（第４実施形態）
図７に、本発明の第４実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図７に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
図７に示すように、第１、第２ゲート領域４、５およびＮ-型ドリフト層２の表面にＮ-型層（第１導電型層）４０が形成されており、このＮ-型層４０の表層部にＮ型ソース領域７が形成され、Ｎ型ソース領域７と第１、第２ゲート領域４、５との間にＮ-型層４０が配置された構成となっている。そして、Ｎ-型層４０には、第１ゲート領域４と第１ゲート電極８とを接続するＰ+型の第１コンタクト領域４１と、第２ゲート領域５と第２ゲート電極９とを接続するＰ+型の第２コンタクト領域４２とが形成された構成となっている。
【００５３】
このような炭化珪素半導体装置の製造方法について、図８に示す製造工程を参照して説明する。なお、この製造工程は基本的に第１実施形態と同様であるため、第１実施形態と異なる部分のみ示すものとする。
【００５４】
まず、第１実施形態の図２（ａ）〜（ｄ）に示す工程を行い、Ｎ-型ドリフト層２の表層部に第１、第２ゲート領域４、５を形成する。その後、図８（ａ）に示す工程では、第１、第２ゲート領域４、５を含むＮ-型ドリフト層２の表面に、エピタキシャル成長によりＮ-型層４０を形成する。
【００５５】
次いで、図８（ｂ）に示す工程では、Ｎ-型層４０の表面にＬＴＯ膜４３を成膜したのち、フォトリソグラフィによりＬＴＯ膜４３をパターニングし、ＬＴＯ膜４３の所定位置を開口させる。その後、ＬＴＯ膜４３をマスクとしたイオン注入を行い、Ｎ-型層４０の表層部にＮ型ソース領域７を形成する。
【００５６】
続いて、図８（ｃ）に示す工程では、ＬＴＯ膜４３を除去した後、再びＬＴＯ膜４４を成膜し、フォトリソグラフィによりＬＴＯ膜４４をパターニングして、ＬＴＯ膜４４の所定位置を開口させる。その後、ＬＴＯ膜４４をマスクとしたイオン注入を行い、Ｎ-型層４０に第１、第２ゲート領域４、５と接続されるＰ+型の第１、第２コンタクト領域４１、４２を形成する。そして、図８（ｄ）に示す工程では、第１実施形態における図２（ｆ）と同様の工程を行い、層間絶縁膜１１、第１、第２ゲート電極８、９、ソース電極１０を形成すると共に、ドレイン電極１２を形成し、シンター工程を経て、図７に示す炭化珪素半導体装置が完成する。
【００５７】
このような製造方法によれば、第１、第２ゲート領域４、５をエピタキシャル成長によって形成しているため、結晶欠陥が形成されることを防止でき、第１実施形態と同様の効果を得ることができる。
【００５８】
また、Ｎ型ソース領域７と第１、第２ゲート領域４、５の間にＮ-型層４０が挟まれた構成となるため、高濃度なＰＮジャンクションが形成される場合と比べ、ゲート耐圧を向上させることができる。なお、このようにＮ-型層４０が挟まれた構成となるため、本実施形態のような場合には、Ｎ型ソース領域７が全域高濃度となる構成としても良い。
【００５９】
（第５実施形態）
本実施形態は、上記第４実施形態の構造において、図８とは異なる製造方法を採用したものである。図９に、本実施形態における炭化珪素半導体装置の製造工程を示す。なお、この製造工程は基本的に第４実施形態と同様であるため、第１、第４実施形態を参照し、第４実施形態と異なる部分のみ示すものとする。
【００６０】
まず、第１実施形態における図２（ａ）と同様の工程を行い、Ｎ+型基板１の表面にＮ-型ドリフト層２を形成する。そして、図９（ａ）に示す工程では、Ｎ-型ドリフト層２の表面にＰｏｌｙ−Ｓｉ層４５を成膜したのち、パターニングして所定位置にＰｏｌｙ−Ｓｉ層４５を残す。
【００６１】
次いで、図９（ｂ）に示す工程では、Ｐｏｌｙ−Ｓｉ層４５の表面を熱酸化したのち、酸化された部分４６をエッチングする。これにより、Ｐｏｌｙ−Ｓｉ層４５は等方的に除去され、Ｐｏｌｙ−Ｓｉ層４５の線幅が縮小化される。そして、図９（ｃ）に示す工程では、Ｐｏｌｙ−Ｓｉ層４５をマスクとしたエッチングを行い、第１、第２ゲート領域４、５の形成予定位置に凹部３を形成する。この後は、凹部３内に第１、第２ゲート領域４、５をエピタキシャル成長させたのち、第４実施形態で示した図８（ａ）〜（ｄ）の工程を行うことで、炭化珪素半導体装置が完成する。
【００６２】
このように、一度パターニングしたＰｏｌｙ−Ｓｉ層４５を熱酸化させたのち、酸化された部分４６をエッチングすることで、Ｐｏｌｙ−Ｓｉ層４５の寸法を熱酸化した分だけ小さくすることができる。このため、Ｐｏｌｙ−Ｓｉ層４５を十分小さいサイズまでパターニングできなくても、その後の熱酸化およびエッチングにて十分小さいサイズまで縮小化できる。これにより、第４実施形態と同様の効果が得られるだけでなく、いわゆるサブミクロンサイズ（０．５〜０．７μｍ）にも対応可能となり、より微細な素子を製造することが可能となる。
【００６３】
なお、本実施形態は、第４実施形態の構造だけでなく、第１、第２実施形態の構成に対しても適用可能であり、第１、第２実施形態と同様の効果を得ることが可能である。
【００６４】
（第６実施形態）
本実施形態も、上記第４実施形態の構造において、図８とは異なる製造方法を採用したものである。図１０に、本実施形態における炭化珪素半導体装置の製造工程を示す。なお、この製造工程は基本的に第４実施形態と同様であるため、第１、第４実施形態を参照し、第４実施形態と異なる部分のみ示すものとする。
【００６５】
まず、第１実施形態における図２（ａ）と同様の工程を行い、Ｎ+型基板１の表面にＮ-型ドリフト層２を形成する。そして、図１０（ａ）に示す工程では、Ｎ-型ドリフト層２の表面にカーボン層４７を成膜したのち、ＬＴＯ層４８を成膜する。そして、フォトリソグラフィにてＬＴＯ膜４８をパターニングして所定位置に残したのち、ＬＴＯ膜４８をマスクとしてカーボン層４７をパターニングする。
【００６６】
次いで、図９（ｂ）に示す工程では、ＬＴＯ膜４８およびカーボン層４７をマスクとした状態でエッチングを行い、第１、第２ゲート領域４、５の形成予定位置に凹部３を形成する。さらに、ＬＴＯ膜４８を除去したのち、カーボン層４７をマスクとして、凹部３内に第１、第２ゲート領域４、５をエピタキシャル成長させる。このようにすれば、凹部３内にのみ第１、第２ゲート領域４、５を選択的にエピタキシャル成長させることができる。この後、第４実施形態で示した図８（ａ）〜（ｄ）の工程を行うことで、炭化珪素半導体装置が完成する。
【００６７】
このように、カーボン層４７をマスクとしたエピタキシャル成長とすることで、第１、第２ゲート領域４、５が凹部３内に選択的にエピタキシャル成長され、カーボン層４７の上には成長しないようにできる。このため、エピタキシャル成長後にカーボン層４７を除去することで、エッチバック工程を行わなくても第１、第２ゲート領域４、５を形成することが可能となる。これにより、第４実施形態と同様の効果が得られるだけでなく、製造工程の簡略化も図ることができる。
【００６８】
なお、本実施形態は、第４実施形態の構造だけでなく、第１、第２実施形態の構成に対しても適用可能であり、第１、第２実施形態と同様の効果を得ることが可能である。
【００６９】
（第７実施形態）
図１１に、本発明の第７実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。以下、図１１に基づいて本実施形態の炭化珪素半導体装置の構成を説明するが、基本構成は第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。
【００７０】
図１１に示すように、第１、第２ゲート領域４、５を構成するＰ+型層（第２導電型の半導体層）５０がＮ-型ドリフト層２の表面全面に形成され、Ｐ+型層５０にイオン注入を行うことで、Ｎ型ソース領域７およびＰ+型の第１、第２コンタクト領域４１、４２が形成された構成となっている。
【００７１】
このような炭化珪素半導体装置の製造方法について、図１２に示す製造工程を参照して説明する。なお、この製造工程についても第１実施形態を参照し、第１実施形態と異なる部分についてのみ示してある。
【００７２】
まず、第１実施形態の図２（ａ）〜（ｃ）に示す工程を行い、Ｎ-型ドリフト層２に凹部３を形成する。そして、図１２（ａ）に示す工程では、凹部３内を埋め込むようにＰ+型層５０をエピタキシャル成長させ、その後、ＣＭＰによってＰ+型層５０の表面を平坦化する。このとき、チャネル領域６の上においてもＰ+型層５０が残るように平坦化を行う。
【００７３】
次いで、図１２（ｂ）に示す工程では、Ｐ+型層５０の表面にＬＴＯ膜５１を成膜したのち、フォトリソグラフィによりＬＴＯ膜５１をパターニングし、ＬＴＯ膜５１の所定位置を開口させる。その後、ＬＴＯ膜５１をマスクとしたイオン注入を行い、Ｎ型ソース領域７を形成する。これにより、Ｎ型ソース領域７によってＰ+型層５０が分断され、第１、第２ゲート領域４、５が形成される。なお、このとき、Ｎ型ソース領域７がチャネル領域６と接するようにする。
【００７４】
続いて、図１２（ｃ）に示す工程では、ＬＴＯ膜５１を除去した後、再びＬＴＯ膜５２を成膜し、フォトリソグラフィによりＬＴＯ膜５２をパターニングして、ＬＴＯ膜５２の所定位置を開口させる。その後、ＬＴＯ膜５２をマスクとしたイオン注入を行い、Ｐ+型層５０に第１、第２ゲート領域４、５と接続されるＰ+型の第１、第２コンタクト領域４１、４２を形成する。そして、図１２（ｄ）に示す工程では、第１実施形態における図２（ｆ）と同様の工程を行い、層間絶縁膜１１、第１、第２ゲート電極８、９、ソース電極１０を形成すると共に、ドレイン電極１２を形成し、シンター工程を経て、図９に示す炭化珪素半導体装置が完成する。
【００７５】
このような製造方法によれば、第１、第２ゲート領域４、５をエピタキシャル成長によって形成しているため、結晶欠陥が形成されることを防止でき、第１実施形態と同様の効果を得ることができる。また、Ｐ+型層５０をエピタキシャル成長させるだけで済み、Ｐ+型層５０の上に他の層を成膜する必要がなく、製造工程の簡略化を図ることができる。
【００７６】
（他の実施形態）
なお、上記各実施形態では、Ｎ-型チャネル層８というＮ型不純物層がチャネルとなるＪ−ＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型が反転させたＰ型不純物層がチャネルとなるＪ−ＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【００７７】
また、上記実施形態では、ノーマリオフ型のＪ−ＦＥＴを例に挙げて説明したが、ノーマリオフ型に限らず、ノーマリオン型のＪ−ＦＥＴであっても適用可能である。この場合、例えば、Ｎ-型チャネル層８の不純物濃度を５×１０16〜１×１０17ｃｍ-3程度とすることもできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示す図である。
【図３】本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４】図３に示す炭化珪素半導体装置の製造工程を示す図である。
【図５】本発明の第３実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図６】図５に示す炭化珪素半導体装置の製造工程を示す図である。
【図７】本発明の第４実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図８】図７に示す炭化珪素半導体装置の製造工程を示す図である。
【図９】本発明の第５実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図１０】本発明の第６実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図１１】本発明の第７実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１２】図１１に示す炭化珪素半導体装置の製造工程を示す図である。
【図１３】従来の炭化珪素半導体装置の断面構成を示す図である。
【符号の説明】
１…Ｎ+型基板、２…Ｎ-型ドリフト層、３…凹部、４、５…第１、第２ゲート領域、６…チャネル領域、７…Ｎ型ソース領域、８、９…第１、第２ゲート電極、１０…ソース電極、１１…層間絶縁膜、１２…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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