(57)【特許請求の範囲】
【請求項１】
物体の近接に伴い発振出力が変化する発振回路と、
該発振回路の発振出力が所定量変化したことを検知したとき物体検知信号を出力する比較回路と、
外部から到来する所定強度の電波を検知したとき前記比較回路の物体検知信号の出力を不可にする電波検知回路とを備え、
上記電波検知回路において電波検知の動作をする電波検知素子を、ＰＮＰトランジスタで形成し、
該トランジスタを形成するエピタキシャル成長層とサブストレート層との間に、電波を遮断するＮ＋型埋込み層からなるバリア層を挿入し、且つ、
前記バリア層の周囲を囲繞するＮ＋型ウォール拡散層を形成した
近接スイッチ。
【請求項２】
上記バリア層の面積で耐電波特性を調整する
請求項１に記載の近接スイッチ。
【請求項３】
前記Ｎ＋型ウォール拡散層の一部を開口して、その開口部の大きさで耐電波特性を調整する
請求項１に記載の近接スイッチ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
この発明は、例えば、パチンコ遊技機においてパチンコ玉の転動を検知するに有効な近接スイッチに関し、さらに詳しくは、該近接スイッチに対して不正を目的として電波が照射されたとき、該不正電波を検知して近接スイッチの異常動作を防止することができる機能を備えた近接スイッチに関する。
【０００２】
【従来の技術】
従来、パチンコ遊技機において使用する近接スイッチに対して誤動作が生じるような強力な電波が照射されたとき、この電波を検知する電波検知回路を設けて、該電波検知回路の出力で近接スイッチの誤動作を防止する技術としては、特許第２９２４０７０号公報に開示の技術がある。
【０００３】
この従来技術においては、上述の電波検知回路を、ＩＣ（集積回路）内のサブストレート型ＰＮＰトランジスタが強電界中で遮断状態となる性質を利用して誤検出防止となるように回路構成したものであり、また近接スイッチは、上記トランジスタが遮断状態となる電界強度よりも十分に高い電界強度まで誤検出や誤動作が生じないように設計した基本回路（例えば発振回路）と組合せて構成していた。なお、ここでの誤検出や誤動作とは、物体が存在しないにもかかわらず「物体あり」の検出信号を出力することである。
【０００４】
しかし、上述の電波検知回路の電界強度レベル（または電波検知レベル）と基本回路の電界強度レベルとの格差が大きいため、次の問題点が生じる。
【０００５】
すなわち、近年、携帯電話などの新たな通信機器が普及し、使用頻度の少なかった周波数帯域の電波が手近に使用されるようになったため、通常の通信機器の電波によっても誤検知防止の電波検知回路が動作してしまう問題点が生じる。    つまり、通常の通信機器によって前述したサブストレート型ＰＮＰトランジスタが遮断状態となり、物体の有無にかかわらず「物体なし」の検出信号を出力してしまう問題が生じる。
【０００６】
かかる問題点を解決するには、上述の電波検知回路を構成するサブストレート型ＰＮＰトランジスタの電界強度レベル（または電波検知レベル）を前述の基本回路の電界強度レベルまで近付けて構成すればよいが、しかし、上述のトランジスタの遮断状態となる電界強度はＩＣプロセスの特性に依存するので、調整が不可能であった。
【０００７】
【発明が解決しようとする課題】
この発明は、近接スイッチが不正な電波で誤動作しないように設けた電波検知回路のトランジスタが遮断状態となる電界強度レベル（または電波検知レベル）を調整可能にして、該トランジスタの電界強度レベルを基本回路の電界強度レベル間近まで調整することが可能な電波検知回路を備えた近接スイッチの提供を目的とする。
【０００８】
【課題を解決するための手段】
この発明は、物体の近接に伴い発振出力が変化する発振回路と、該発振回路の発振出力が所定量変化したことを検知したとき物体検知信号を出力する比較回路と、外部から到来する所定強度の電波を検知したとき前記比較回路の物体検知信号の出力を不可にする電波検知回路とを備え、上記電波検知回路において電波検知の動作をする電波検知素子を、ＰＮＰトランジスタで形成し、該トランジスタを形成するエピタキシャル成長層とサブストレート層との間に、電波を遮断するＮ＋型埋込み層からなるバリア層を挿入し、且つ、前記バリア層の周囲を囲繞するＮ＋型ウォール拡散層を形成した近接スイッチであることを特徴とする。
【０００９】
すなわち、トランジスタを形成するエピタキシャル成長層とサブストレート層との間に挿入したＮ＋型埋込み層からなるバリア層により、電波照射時のサブストレート層側から影響する電波を遮断する遮断効果（シールド効果）を持たせることにより、上記トランジスタの耐電波特性が調整されて、電界強度レベル（または電波検知レベル）を上げることができる。
【００１０】
また、トランジスタを形成するエピタキシャル成長層とサブストレート層との間に挿入したＮ＋型埋込み層からなるバリア層により拡散層部の全体をシールドした場合、サブストレート層からの影響を軽減することができるが、しかし、不正電波の強度がさらに強くなると、分離層を通じて該分離層と接した部分のエピタキシャル成長層から電波の影響を受けることが考えられる。
【００１１】
前記バリア層の周囲を囲繞するＮ＋型ウォール拡散層を形成することによって、分離層（分離用Ｐ＋型埋込み層）と接した部分のエピタキシャル成長層から電波の影響を軽減することができ、トランジスタの耐電波特性を上げることができ、該トランジスタの電界強度レベルを基本回路の電界強度レベルの間近まで上げることができる。
【００１２】
実施の形態として、上記バリア層の面積に比例して電波を遮断する遮断効果（シールド効果）も得られるので、バリア層の面積の調整で耐電波特性を調整することができる。
【００１３】
また、上述のように、上記Ｎ＋型ウォール拡散層の一部を開口して、その開口面積により、該トランジスタの電界強度レベル（耐電波特性）を調整することができる。
【００１４】
【発明の効果】
この発明によれば、近接スイッチにおいて電波検知回路を構成するトランジスタの電界強度レベル（または電波検知レベル）がＮ＋型埋込み層からなるバリア層及びＮ＋型ウォール拡散層の存在により調整できるため、近接スイッチの基本回路の電界強度レベルに近付けて調整でき、しかも、この調整はトランジスタのプロセス構成で可能であるため、設計の段階で調整が可能となり、近接スイッチの機能に応じた最適な電界強度レベルの設定が容易となる。
【００１５】
したがって、近接スイッチの電波検知回路を構成するトランジスタの電界強度レベル（または電波検知レベル）が調整できるため、これを上げることにより、通常使用される通信機器の発する電波に対して近接スイッチにおける電波検知回路の誤動作防止が働かないようにすることができる。
【００１６】
【発明の実施の形態】
この発明の一実施の形態を以下図面と共に説明する。
【００１７】
図面は近接スイッチを示し、図１において、この近接スイッチ１０はほぼブロック状のケース本体１１と、このケース本体１１の突起１２に係止片１３を係止させて取付けられた透明なカバー部材１４と、該カバー部材１４で囲繞された回路部１５と、パチンコ玉（金属球）１６の通過を許容する貫通孔１７と、この貫通孔１７の内部口縁に設けられたボビンケース１８と、このボビンケース１８に巻回された共振コイル１９とを備えている。
【００１８】
なお、前述のカバー部材１４は透明であるため、内部の回路部１５を外部から目視確認することができる。
図２は、近接スイッチ１０の回路部１５の構成を示し、該近接スイッチ１０の基本回路はハートレー型で形成した発振回路２１を用い、前述の共振コイル１９とコンデンサ２２を並列に接続した共振回路２３を接続している。上述の発振回路２１は一定の電圧が供給されて常に発振状態となっており、発振出力は次段の電波検知回路を構成する第１のトランジスタＴｒ１に出力される。
【００１９】
上述の第１のトランジスタＴｒ１はサブストレート型ＰＮＰトランジスタで構成し、そのコレクタがサブストレート層と共通しており、接地状態であり、機能としてはエミッタフォロア回路を構成している。また、エミッタは抵抗Ｒ１を介して電源Ｖｃｃに接続されており、さらに、抵抗Ｒ２を介して比較回路２４を構成するＮＰＮ型の第２のトランジスタＴｒ２のエミッタに接続される。
【００２０】
上述の比較回路２４は、上述した第２のトランジスタＴｒ２とＰＮＰ型の第３のトランジスタＴｒ３とで構成し、第２のトランジスタＴｒ２のベースには一定電圧の電圧源２５を接続し、コレクタは第３のトランジスタＴｒ３のベースに接続している。第３のトランジスタＴｒ３のエミッタは電源Ｖｃｃに接続され、コレクタが出力端Ｖｏｕｔとなり、この第３のトランジスタＴｒ３はスイッチング機能として作用する。
【００２１】
このように構成した比較回路２４は第２、第３のトランジスタＴｒ２，Ｔｒ３は電圧源２５の電圧Ｖ０を閾値として、入力された発振出力のレベルと比較する。
【００２２】
すなわち、図３にも示すように、パチンコ玉１６が共振コイル２９を通過しない状態では、発振回路２１は一定の周波数で発振（Ｔ１）しているので、第１のトランジスタＴｒ１のエミッタは断続した信号を出力しており、この断続信号の閾値以下となる信号が第２のトランジスタＴｒ２に与えられるため、該トランジスタＴｒ２も断続的に導通し、第３のトランジスタＴｒ３がＯＮとなって、比較的高いＨレベル（玉無し信号）を出力する。
【００２３】
一方、パチンコ玉１６が共振コイル２９を通過すると、発振回路２１は発振を停止（Ｔ２）するので、第１のトランジスタＴｒ１は非導通となり、そのエミッタは閾値以上の電圧となるため、この高電圧信号が第２のトランジスタＴｒ２に与えられるため、該トランジスタＴｒ２はＯＦＦとなり、同様に第３のトランジスタＴｒ３もＯＦＦとなって、比較的低いＬレベル（玉有り信号）を出力する。
【００２４】
さらに、外部から不正の目的で電波が照射（Ｔ３）されると、第１のトランジスタＴｒ１が電波検知回路として機能し、該トランジスタＴｒ１は本来のトランジスタとしての作用をなくして遮断状態となり、そのエミッタ電位が急激に低下し、０Ｖに近い低電位となる（なお、電波の照射がなくなるとトランジスタＴｒ１の機能は復帰される）。
【００２５】
その結果、エミッタの出力が閾値以下となるため、第２のトランジスタＴｒ２がＯＮとなり、また、第３のトランジスタＴｒ３もＯＮとなって、比較的高いＨレベル（玉無し信号）を出力する。
【００２６】
したがって、不正の目的で電波を照射すると、比較回路２４の出力は玉無し信号（Ｈレベル）が出力されて、玉有り信号（Ｌレベル）を出力することはない。このことは比較回路２４の玉有り信号の出力を不可にしたことになる。
【００２７】
次ぎに、第１のトランジスタＴｒ１のサブストレート型ＰＮＰトランジスタのＩＣ内における構成について説明する。
前述の発振回路２１および比較回路２４も半導体集積回路（ＩＣ）の１チップ内に内蔵されるが、ここでは上述のトランジスタＴｒ１について述べる。
【００２８】
図４において、Ｐ型サブストレート層３１の上面にエピタキシャル成長層（Ｎ型半導体層）３２を形成し、周囲を分離用Ｐ＋型埋込み層３３で囲繞してトランジスタＴｒ１と抵抗Ｒ１の素子領域が形成される。
【００２９】
上述のトランジスタＴｒ１の素子領域では、上述の分離用Ｐ＋型埋込み層３３にグランド電極３４を接続したＰ＋型拡散層３５、ベース電極３６を接続したＮ＋型拡散層３７、エミッタ電極３８を接続したＰ＋型拡散層３９を形成し、さらに、前述のエピタキシャル成長層（Ｎ型半導体層）３２と、Ｐ型サブストレート層３１との間であって、上述のエミッタ電極３８を接続したＰ＋型拡散層３９の下部位置に対応する位置に、外部からの電波を遮断（シールド）するためにバリア用Ｎ＋型埋込み層４０を埋込み、挿入している。
【００３０】
また、前述の抵抗Ｒ１の素子領域では、電極４１，４２を接続したＰ＋型拡散層４３、逆バイアス接続のために電極４４を接続したＮ＋型拡散層４５を形成し、さらに、前述のエピタキシャル成長層３２と、Ｐ型サブストレート層３１との間であって、上述の各拡散層４３，４５の下部位置に対応する位置に、埋込み用Ｎ＋型拡散層４６を埋込み、挿入している。
【００３１】
前述のエピタキシャル成長層（Ｎ型半導体層）３２の上面には、各電極３４，３６，３８，４１，４２，４４を露出させた状態で絶縁層４７を形成している。
【００３２】
前述のトランジスタＴｒ１の素子領域に埋設挿入したバリア用Ｎ＋型埋込み層４０は、その存在によりサブストレート層３１側から侵入する電波を遮断するので、この埋込み層４０によりトランジスタＴｒ１の電界強度レベル（または電波検知レベル）が調整される。
【００３３】
すなわち、図６において、図（ａ）は、近接スイッチ１０に対して、弱電波の照射、携帯電話のような中電波の照射、不正を目的とした強電波の照射、およびその上位の強烈電波の照射されたときの発振回路２１の発振状態および比較回路２４の出力状態を示す。
【００３４】
上述した電波検知回路であるサブストレート型ＰＮＰトランジスタの第１のトランジスタＴｒ１において、バリア用Ｎ＋型埋込み層４０を埋設しないときは、中電波照射で、トランジスタＴｒ１が遮断状態となって中電波の照射を検知し、比較回路２４は玉無し信号を出力することになる（図ｃ参照）。
【００３５】
したがって、携帯電話が使用されたときに、近接スイッチ１０がパチンコ玉１６を検知している状態でも、玉無し信号が出力されるという不都合が生じる。
【００３６】
しかし、前述のように、トランジスタＴｒ１の素子領域にバリア用Ｎ＋型埋込み層４０を埋設挿入すると、その存在によりサブストレート層３１側から侵入する電波を遮断して、その影響を軽減することができるので、トランジスタＴｒ１の電界強度レベル（または電波検知レベル）が上がり、前述の中電波照射では、トランジスタＴｒ１が遮断状態とならず（図ｄ参照）、比較回路２４は通常の動作を継続することができる（図ｅ参照）。
【００３７】
すなわち、携帯電話が使用されたときに、近接スイッチ１０がパチンコ玉１６を検知すれば、正常に玉有り信号を出力することができる。
【００３８】
このように、上述したバリア用Ｎ＋型埋込み層４０の存在により、トランジスタＴｒ１の電界強度レベル（または電波検知レベル）を調整することができ、この調整により、トランジスタＴｒ１の電界強度レベル（または電波検知レベル）を比較回路２４の電界強度レベルに近付けることができる。
【００３９】
図７、図８は、上述したバリア用Ｎ＋型拡散層４０の他の例を示し、図４、図５に示したトランジスタＴｒ１と同じ構成要素には同じ符号を付してその詳細な説明を省略する。
【００４０】
この例では、バリア用Ｎ＋型埋込み層４０の面積を大きくして、ベース電極３６を接続したＮ＋型拡散層３７と、エミッタ電極３８を接続したＰ＋型拡散層３９との下部位置（拡散層３７，３９の全面）に対応する面積に拡大してバリア用Ｎ＋型埋込み層４０を埋込み、挿入している。
【００４１】
このようにバリア用Ｎ＋型埋込み層４０の面積を大きくすることにより、その面積に比例して、サブストレート層３１側から侵入する電波の遮断効果も上がり、その電波による影響もより軽減することができるので、トランジスタＴｒ１の電界強度レベル（または電波検知レベル）も一層上げることができる。
【００４２】
なお、近接スイッチ１０に対する電波の影響は設計の段階で把握されるので、これに対処するバリア用Ｎ＋型埋込み層４０の面積も設計時に算出することができる。
【００４３】
上述のように、拡散層３７，３９の下部全面をバリア用Ｎ＋型埋込み層４０で覆うと、サブストレート層３１からの電波の影響を軽減することができるが、照射電波の強度が強くなると、分離用Ｐ＋型埋込み層３３を通じて、該層３３と接した部分のエピタキシャル成長層（Ｎ型半導体層）３２から電波の影響を受けるようになる。
【００４４】
図９、図１０は、上述の分離用Ｐ＋型埋込み層３３から電波の影響に対処した他の例を示し、前述の図４、図５に示した第１のトランジスタＴｒ１と同じ構成要素には同じ符号を付してその詳細な説明を省略する。
【００４５】
すなわち、拡散層３７，３９の下部全面をバリア用Ｎ＋型拡埋込み４０で覆うと共に、その周囲（分離用Ｐ＋型埋込み層３３内の周囲）をＮ＋型ウォール拡散層４８で囲繞するよう（リング状）に該層４８を埋設挿入する。
【００４６】
このようにＮ＋型ウォール拡散層４８を挿入することにより、分離用Ｐ＋型埋込み層３３から電波の影響を軽減することができ、第１のトランジスタＴｒ１の電界強度レベル（または電波検知レベル）も一層上げることができる。
【００４７】
この場合、図１１に示すように、Ｎ＋型ウォール拡散層４８の一部に開口経路４９を形成し、この開口経路４９の面積により第１のトランジスタＴｒ１の電界強度レベル（または電波検知レベル）を調整することができる。
【００４８】
図１２、図１３は、電波検知回路としてのトランジスタをラテラル型ＰＮＰトランジスタＴｒ４で形成した例を示し、前述の図４、図５に示した第１のトランジスタＴｒ１と同じ構成要素には同じ符号を付してその詳細な説明を省略する。  すなわち、コレクタ電極５１を接続したＰ＋型拡散層５２はエミッタ電極３８を接続したＰ＋型拡散層３９を囲繞するように形成しており、ベース電極３６を接続したＮ＋型拡散層３７とコレクタ電極５１を接続したＰ＋型拡散層５２との下部全面に対応する面積で、エピタキシャル成長層（Ｎ型半導体層）３２と、Ｐ形サブストレート層３１との間に、バリア用Ｎ＋型埋込み層５３を埋込み、挿入している。
【００４９】
このラテラル型ＰＮＰトランジスタＴｒ４でエミッタフォロアの回路構成すると、上述のバリア用Ｎ＋型埋込み層５３も、サブストレート層３１側から侵入する電波を遮断するので、この埋込み層５３によりトランジスタＴｒ４の電界強度レベル（または電波検知レベル）が調整され、前述した図７、図８で示したトランジスタＴｒ１と同等の電界強度レベル（または電波検知レベル）を得ることができる。
【００５０】
この発明の構成と実施例との対応において、
この発明のＮ＋型埋込み層からなるバリア層は、実施例のバリア用Ｎ＋型埋込み層４０，５３に対応し、Ｎ＋型ウォール拡散層は、実施例のＮ＋型ウォール拡散層４８に対応するも、この発明は実施例の構成に限定されるものではなく、多くの実施の形態を備える。
【図面の簡単な説明】
【図１】  近接スイッチの外観斜視図。
【図２】  近接スイッチの電気回路図。
【図３】  出力波形を示す説明図。
【図４】  サブストレート型ＰＮＰトランジスタのＩＣ断面図。
【図５】  絶縁層を除いたＩＣの部分平面図。
【図６】  電波照射状態地の出力波形を示す説明図。
【図７】  他の例のサブストレート型ＰＮＰトランジスタのＩＣ断面図。
【図８】  図７の絶縁層を除いたＩＣの部分平面図。
【図９】  他の例のサブストレート型ＰＮＰトランジスタのＩＣ断面図。
【図１０】  図９の絶縁層を除いたＩＣの部分平面図。
【図１１】  他の例の絶縁層を除いたＩＣの部分平面図。
【図１２】  ラテラル型ＰＮＰトランジスタのＩＣ断面図。
【図１３】  図１２の絶縁層を除いたＩＣの部分平面図。
【符号の説明】
１０…近接スイッチ
２１…発振回路
２４…比較回路
３１…Ｐ型サブストレート層
３２…エピタキシャル成長層
４０，５３…バリア用Ｎ＋型埋込み層
Ｔｒ１…サブストレート型ＰＮＰトランジスタ（第１のトランジスタ）
Ｔｒ４…ラテラル型ＰＮＰトランジスタ
【図１】
0004085594.tif 000002
【図２】
0004085594.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004085594.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0004085594.tif 000013
【図１３】
0004085594.tif 000014