(57)【特許請求の範囲】
【請求項１】
第１半導体層と該第１半導体層よりもバンドギャップの大きい第２半導体層とを複数層交互に組み合わせると共に第１半導体層の層厚を徐々に小さくすると同時に第２半導体層の層厚を徐々に大きくしてチャープ超格子構造体を形成する工程と、
前記チャープ超格子構造体にｐ型又はｎ型のドーパントを添加する工程と、
前記ドーパントを添加する工程後に熱アニール処理を施して前記第１半導体層と前記第２半導体層とを構成する母体原子の相互拡散を促進させて超格子構造を無秩序化する工程とを備え、
前記ドーパントを添加する工程は、前記チャープ超格子構造体の超格子界面およびその近傍にその周囲より高濃度のド−ピングが施されることを特徴とする半導体混晶層の製造方法。
【請求項２】
価電子帯エネルギ準位が層厚方向に段階的に大きくなる複数の半導体層を積層してステップ超格子構造体を形成する工程と、
前記ステップ超格子構造体にｐ型又はｎ型のドーパントを添加する工程と、前記ドーパントを添加する工程後に熱アニール処理を施して前記各半導体層を構成する母体原子の相互拡散を促進させて各半導体層界面近傍で組成変化を生じさせ又は超格子構造を無秩序化する工程とを備え、
前記ドーパントを添加する工程は、前記前記ステップ超格子構造体の超格子界面およびその近傍にその周囲より高濃度のド−ピングが施されることを特徴とする半導体混晶層の製造方法。
【請求項３】
価電子帯エネルギ準位が層厚方向に段階的に大きくなる複数の半導体層を積層してステップ超格子構造体を形成する工程と、
前記ステップ超格子構造体にｐ型又はｎ型のドーパントを添加する工程と、前記ドーパントを添加する工程後に熱アニール処理を施して前記各半導体層を構成する母体原子の相互拡散を促進させて各半導体層界面近傍で組成変化を生じさせ又は超格子構造を無秩序化する工程とを備え、
前記ドーパントを添加する工程での前記ドーパントの添加量又は前記熱アニール処理を施す工程での加熱時間及び温度の少なくとも一方を制御し、価電子帯エネルギ準位の層厚方向の分布を制御することを特徴とする半導体混晶層の製造方法。
【請求項４】
請求項１ないし３のいずれか記載の半導体混晶層の製造方法において、前記ドーパントを添加する工程は、ｐ型のドーパントを５×１０17ｃｍ-3から５×１０19ｃｍ-3の範囲内で添加することを特徴とする半導体混晶層の製造方法。
【請求項５】
請求項４に記載の半導体混晶層の製造方法において、前記ドーパントを添加する工程は、少なくとも前記ｐ型のドーパントとしてＺｎを１×１０18ｃｍ-3から６×１０18ｃｍ-3の範囲内で添加することを特徴とする半導体混晶層の製造方法。
【請求項６】
半導体混晶層を有する半導体デバイスであって、前記半導体混晶層が、請求項１から５のいずれかに記載の半導体混晶層の製造方法により形成されたことを特徴とする半導体デバイス。
【請求項７】
ｐ型コンタクト層とｐ型クラッド層との間にｐ型の半導体混晶層を有する半導体発光素子であって、前記半導体混晶層は、請求項１から５のいずれかに記載の半導体混晶層の製造方法により形成されたことを特徴とする半導体発光素子。
【請求項８】
請求項７に記載の半導体発光素子において、前記ｐ型コンタクト層から前記ｐ型クラッド層にかけて層厚方向に価電子帯エネルギ準位が連続的に変化していることを特徴とする半導体発光素子。
【請求項９】
請求項７又は８に記載の半導体発光素子において、前記半導体混晶層は、ＧａＡｓ基板に格子整合するＡｌＧａＩｎＡｓＰ混晶層であることを特徴とする半導体発光素子。
【請求項１０】
請求項７又は８に記載の半導体発光素子において、前記半導体混晶層は、ＧａＡｓ基板に格子整合するＩｎＧａＡｓＰ混晶層とＡｌＧａＩｎＰ混晶層との２層を少なくとも有することを特徴とする半導体発光素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にＡｌＧａＩｎＰ系赤色半導体レーザ等の半導体発光素子の製造に好適な半導体混晶層の製造方法、及び半導体デバイスと半導体発光素子に関する。
【０００２】
【従来の技術】
半導体レ−ザ（ＬＤ）などの半導体発光素子の素子特性や信頼性を向上させるためには、発熱による特性や結晶の劣化を防止することが重要である。そのためには素子抵抗を小さくし、より低電圧で駆動させることが有効である。赤色あるいは青色の半導体レ−ザは光ディスク用の光源として大きな需要が見込まれているが、これらのレ−ザは駆動電圧が高いという問題がある。また、これらの半導体レ−ザにおいては、結晶成長時あるいは素子プロセス時に取り込まれた水素がド−パントを不活性化することが知られており、それによって素子抵抗や駆動電圧が増大するという問題がある。
【０００３】
このような問題を解決する従来例として、ＬＤ素子のｐコンタクト層とｐクラッド層との間に中間の禁制帯幅を有するｐ型半導体層（以下、ヘテロ障壁緩和層という）を導入してヘテロ障壁を緩和し、ホ−ルの注入を容易にし、素子を低電圧動作かつ低抵抗化する例がある。
例えば、特開昭６３−０８１８８４号公報には、「赤色半導体レ−ザ素子」として、ｐ−ＧａＡｓ（ガリウム・ヒ素）コンタクト層とｐ−ＡｌＧａＩｎＰ（アルミニウム・ガリウム・インジウム・リン）クラッド層との間に中間の禁制帯幅を有するｐ−ＧａＩｎＰ中間コンタクト層（ヘテロ障壁緩和層）が導入されたものが記載されている。
【０００４】
この赤色半導体レーザの製造方法としては、まずＭＯＣＶＤ法によりｎ−ＧａＡｓ基板上にｎ−ＧａＡｓ第１バッファ層、ｎ−ＩｎＧａＰ第２バッファ層等を順次成長してダブルへテロウエハを形成する。続いて、ｐ−ＡｌＧａＩｎＰクラッド層とｐ−ＧａＩｎＰ中間コンタクト層とを成長し、写真蝕刻により幅５μｍのストライプ状マスクを形成する。次いで，臭化水素酸と臭素と水との混合液によりエッチングしてストライプ状のｐ−ＧａＩｎＰ中間コンタクト層を形成する。
【０００５】
次に、ｐ−ＡｌＧａＩｎＰクラッド層を途中までエッチングして，メサストライプ（断面形状がメサ状となったストライプ部）を形成する。次いでＰ（燐）とＩｎとの蒸気雰囲気中にてウエハを８００℃程度に加熱保持することにより表面酸化膜を除去した後、ＭＯＣＶＤ法により全面にｐ−ＧａＡｓコンタクト層を成長させることにより、上記赤色半導体レーザが作製される。
【０００６】
同様の構造は、例えば、エレクトロニクス・レターズ（１９８７年、第２３巻、９３８頁−９３９頁）やエレクトロニクス・レターズ（１９９３年、第２９巻、１０１０頁−１０１１頁）に報告されている。
【０００７】
ヘテロ障壁をさらに小さくした従来例として、例えば、特開平５−１８３２２８号公報には、「半導体発光装置」として、ｐ−ＧａＡｓコンタクト層とｐ−ＧａＩｎＰヘテロ障壁緩和層との間にグレ−ディットなＩｎＧａＡｓＰ層あるいはＡｌＧａＡｓ層を導入して、ヘテロ障壁を解消あるいは減少させた構造が記載されている。
【０００８】
なお、従来の半導体発光素子における動作時のヘテロ障壁緩和層付近のバンド構造図を図１６に示す。この従来の場合、ｐ−ＧaＡｓコンタクト層１５０１とｐ−ＧａＩｎＰヘテロ障壁緩和層１５０２とｐ−ＡｌＧａＩｎＰクラッド層１５０３との間にヘテロ障壁１５０５とヘテロ障壁１５０６とがあるためホ−ル注入が妨げられ、電位差Ｖ１５０６が生じる。
【０００９】
【発明が解決しようとする課題】
ＩｎＧａＡｓＰグレ−ディット層を用いた場合、ＩｎＧａＡｓＰグレ−ディット層をＧａＡｓ基板に格子整合させるには、ＡｓとＰのＶ族元素の組成制御に高度な技術を必要とするため、安定した再現性が要求される大量生産には適していないという問題がある。
また、他の従来技術としては、単純に、ｐ−ＧａＡｓコンタクト層、ｐ−ＧａＩｎＰヘテロ障壁緩和層、ｐ−ＡｌＧａＩｎＰクラッド層に高濃度のＺｎド−ピングを行って、素子抵抗を低減する方法がある。しかし、そのような方法では、ｐ−ＧａＡｓコンタクト層の成長中にｐクラッド層のＺｎが活性層へ拡散し、著しく素子の特性を低下させるという問題が生じてしまう。
このように、従来例では、結晶成長に問題があり、低抵抗で駆動電圧の小さい素子を歩留まりよく作製するのが困難である。赤色半導体レ−ザは、近年、膨大な需要があり、大量生産が容易に行えることが要求されている。したがって、動作特性や信頼性などの特性を維持したまま、成長後やプロセス後の高い素子歩留まりを実現し、素子作製の費用を低減する必要がある。
【００１０】
本発明は、前述の課題に鑑みてなされたもので、グレ−ディット層の組成制御を高精度かつ安定した再現性をもって行うことができ、赤色半導体レ−ザ素子等において、ｐ−ＡｌＧａＩｎＰクラッド層又はその上に形成される燐化合物半導体層とｐ−ＧａＡｓコンタクト層との間のヘテロ障壁を低減又は解消し、動作電圧及び素子抵抗を低くして、良好な温度特性と高い信頼性と共に、生産が容易な低コストな素子を実現することができる半導体混晶層の製造方法、及び半導体デバイスと半導体発光素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、前記課題を解決するため、以下の構成を採用した。すなわち、本発明の半導体混晶層の製造方法では、第１半導体層と該第１半導体層よりもバンドギャップの大きい第２半導体層とを複数層交互に組み合わせると共に第１半導体層の層厚を徐々に小さくすると同時に第２半導体層の層厚を徐々に大きくしてチャープ超格子構造体を形成する工程と、前記チャープ超格子構造体にｐ型又はｎ型のドーパントを添加する工程と、前記ドーパントを添加する工程後に熱アニール処理を施して前記第１半導体層と前記第２半導体層とを構成する母体原子の相互拡散を促進させて超格子構造を無秩序化する工程とを備えたことを特徴とする。
【００１２】
この半導体混晶層の製造方法では、チャープ超格子構造体にｐ型又はｎ型のドーパントを添加した後に、熱アニール処理を施して第１半導体層と第２半導体層とを構成する母体原子の相互拡散を促進させて超格子構造を無秩序化するので、加熱作用により２つの半導体層が相互拡散すると組成が均一に変化していき、層厚の異なる２種類の層が少しずつ減少あるいは増大するように互い違いに組み合わされているチャープ超格子が無秩序化されて、層厚方向に連続的にエネルギバンドが変化したグレ−ディット構造の半導体混晶層を容易に作製することができる。
【００１３】
本発明の半導体混晶層の製造方法では、価電子帯エネルギ準位が層厚方向に段階的に大きくなる複数の半導体層を積層してステップ超格子構造体を形成する工程と、前記ステップ超格子構造体にｐ型又はｎ型のドーパントを添加する工程と、前記ドーパントを添加する工程後に熱アニール処理を施して前記各半導体層を構成する母体原子の相互拡散を促進させて各半導体層界面近傍で組成変化を生じさせ又は超格子構造を無秩序化する工程とを備えたこと特徴とする。
【００１４】
この本発明の半導体混晶層の製造方法では、ステップ超格子構造体にｐ型又はｎ型のドーパントを添加した後に熱アニール処理を施し、各半導体層を構成する母体原子の相互拡散を促進させて各半導体層界面近傍で組成変化を生じさせ又は超格子構造を無秩序化するので、ステップ超格子が価電子帯エネルギ準位の層厚方向に連続的に変化する波形又は直線形のグレ−ディット構造に変化する。すなわち、ステップ超格子の界面近傍の組成変化は緩やかに連続的であり、ステップ超格子が完全に失われていないグレーディット構造又はステップ超格子が完全に無秩序化された直線型のグレ−ディット構造に変化する。
【００１５】
また、本発明の半導体混晶層の製造方法では、前記ドーパントを添加する工程での前記ドーパントの添加量又は前記熱アニール処理を施す工程での加熱時間及び温度の少なくとも一方を制御し、価電子帯エネルギ準位の層厚方向の分布を制御することを特徴とする。
【００１６】
この本発明の半導体混晶層の製造方法では、前述したステップ超格子が完全に失われていないグレーディット構造を、ド−ピング量や加熱時間を比較的小さくして得ることができ、ヘテロ界面近傍の価電子帯のヘテロ障壁を低減できる。また、前述したステップ超格子が完全に無秩序化された直線型のグレ−ディット構造を、ド−ピング量や加熱時間と温度を前者の場合（ステップ超格子が完全に失われていない場合）よりも大きくすれば、ステップ超格子の界面近傍の組成変化はさらに緩やかになり、最終的にはステップ超格子が完全に無秩序化されて得られる。したがって、本製造方法では、ド−ピング量や加熱時間と温度を制御することにより、波形から直線形までの所望のグレ−ディット構造が得られる。
【００１７】
また、本発明の半導体混晶層の製造方法では、前記ドーパントを添加する工程において、前記チャープ超格子構造体又は前記ステップ超格子構造体の超格子界面およびその近傍にその周囲より高濃度のド−ピングが施されることが好ましい。
この半導体混晶層の製造方法では、チャープ超格子構造体又はステップ超格子構造体の超格子界面およびその近傍にその周囲より高濃度のド−ピングを施すことにより、チャープ超格子やステップ超格子の無秩序化をさらに促進することができる。
【００１８】
また、本発明の半導体混晶層の製造方法では、前記ドーパントを添加する工程において、ｐ型のドーパントを５×１０17ｃｍ-3から５×１０19ｃｍ-3の範囲内で添加することが好ましい。
この半導体混晶層の製造方法では、ドーパントを添加する工程において、ｐ型のドーパントを５×１０17ｃｍ-3から５×１０19ｃｍ-3の範囲内で添加することにより、チャープ超格子構造の無秩序化又はステップ超格子界面の組成変化を確実に行うことができる。
【００１９】
さらに、本発明の半導体混晶層の製造方法では、前記ドーパントを添加する工程において、少なくとも前記ｐ型のドーパントとしてＺｎを１×１０18ｃｍ-3から６×１０18ｃｍ-3の範囲内で添加することが好ましい。
この半導体混晶層の製造方法では、ドーパントを添加する工程において、少なくともｐ型のドーパントとしてＺｎを１×１０18ｃｍ-3から６×１０18ｃｍ-3の範囲内で添加することにより、１時間程度の埋め込み成長でグレーディット半導体層が得られるため、グレーディット化のための特別なプロセスを追加する必要が無い。
【００２０】
また、本発明の半導体デバイスでは、半導体混晶層を有する半導体デバイスであって、前記半導体混晶層が、上記本発明の半導体混晶層の製造方法により形成されたことを特徴とする。
この半導体デバイスでは、半導体混晶層が、上記本発明の半導体混晶層の製造方法により形成されているので、グレ−ディット構造の半導体混晶層における組成が高精度かつ安定した再現性をもって得られる。
【００２１】
本発明の半導体発光素子は、ｐ型コンタクト層とｐ型クラッド層との間にｐ型の半導体混晶層を有する半導体発光素子であって、前記半導体混晶層は、上記本発明の半導体混晶層の製造方法により形成されたことを特徴とする。
この半導体発光素子では、ｐ型コンタクト層とｐ型クラッド層との間のｐ型半導体混晶層が、上記本発明の半導体混晶層の製造方法により形成されているので、ヘテロ障壁緩和層として組成が高精度に制御されたｐ型半導体混晶層が得られ、ｐ型コンタクト層とｐ型クラッド層との間のヘテロ障壁を低減又は解消し、動作電圧及び素子抵抗を低くして、良好な温度特性と高い信頼性と共に、生産が容易な低コストな素子を実現することができる。
【００２２】
また、本発明の半導体発光素子では、前記ｐ型コンタクト層から前記ｐ型クラッド層にかけて層厚方向に価電子帯エネルギ準位が連続的に変化していることが好ましい。
この半導体発光素子では、ｐ型コンタクト層からｐ型クラッド層にかけて層厚方向に価電子帯エネルギ準位が連続的に変化しているので、ホール注入の障害になる半導体層間のヘテロ障壁をさらに低減または消滅させることができる。
【００２３】
また、本発明の半導体発光素子では、前記半導体混晶層が、ＧａＡｓ基板に格子整合するＩｎＡｌＧａＡｓＰ混晶層やＧａＡｓ基板に格子整合するＩｎＧａＡｓＰ混晶層とＡｌＧａＩｎＰ混晶層との２層を少なくとも有する場合に好適である。すなわち、この半導体発光素子では、ヘテロ障壁緩和層として５元混晶であるＩｎＡｌＧａＡｓＰ混晶層や４元混晶であるＩｎＧａＡｓＰ混晶層とＡｌＧａＩｎＰ混晶層の２層においても、高精度に組成制御が行われて良好な特性を得ることができる。
【００２４】
【発明の実施の形態】
以下、本発明に係る半導体混晶層の製造方法及び半導体発光素子（半導体デバイス）の第１実施形態を、図１から図４を参照しながら説明する。
【００２５】
本実施形態の半導体発光素子は、ＡｌＧａＩｎＰ系赤色半導体レーザであって、図１に示す立体構造を有している。この半導体レーザは、図１に示すように、Ｓｉドープｎ型ＧａＡｓ基板１上に、ｎ−ＧａＡｓバッファ層２（層厚０．５μｍ）と、ｎ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層３（層厚１．２μｍ）と、（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ光ガイド層４（層厚０．０５μｍ）と、活性層５としてＧａ0.58Ｉｎ0.42Ｐウェル（層厚６ｎｍ：４層）及び（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐバリア（層厚５ｎｍ：３層）からなる歪多重量子井戸構造活性層層５と、（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ光ガイド層６（層厚０．０５μｍ）と、ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層７（層厚０．２μｍ）と、ｐ−（Ａｌ0.2Ｇａ0.8）0.5Ｉｎ0.5Ｐエッチングストッパ（停止）層８（層厚０．０２μｍ）と、ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層９（層厚１．２μｍ）と、ｐ型ヘテロ障壁緩和層１０（層厚６０ｎｍ）と、ｐ−ＧａＡｓコンタクト層１１（層厚０．３μｍ）と、ｎ−ＧａＡｓ電流ブロック層１２（層厚０．６μｍ）と、ｐ−ＧａＡｓコンタクト層１３（層厚１．０μｍ）と、ｎ電極１４と、ｐ電極１５とからなるリッジ埋め込み構造となっている。
【００２６】
ｎ−ＡｌＧａＩｎＰクラッド層３のド−ピング濃度は、２〜８×１０17ｃｍ-3であり、ｐ−ＡｌＧａＩｎＰクラッド層９のド−ピング濃度は、２〜８×１０17ｃｍ-3である。
【００２７】
図２にｐ型ヘテロ障壁緩和層１０の断面構造図を示す。
なお、以下の各実施形態において、特に断らない限りｐ型ヘテロ障壁緩和層のド−ピング濃度は５×１０17ｃｍ-3〜２×１０18ｃｍ-3である。なお、ｐ型のドーパントを５×１０17ｃｍ-3から５×１０19ｃｍ-3の範囲内で添加することにより、後述するチャープ超格子構造の無秩序化又はステップ超格子界面の組成変化を確実に行うことができる。
また、ｐ型ヘテロ障壁緩和層の層厚に関する限定は特にないが、必要以上に大きいと素子抵抗が増大するので、０．０１μｍ以上０．４μｍ以内が望ましく、層厚５０ｎｍ〜２００ｎｍのものは効果が大きい。
【００２８】
第１実施形態におけるｐ型ヘテロ障壁緩和層１０は、ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層２０１（層厚２０ｎｍ）と、ｐ−Ｉｎu1(Ａｌw1Ｇａ1-w1)1-u1Ａｓ1-v1Ｐv1 （０≦u1≦１、０≦v1≦1、０≦w1≦1）グレ−ディット層２０２(層厚１７４ｎｍ)（半導体混晶層）と、ｐ−ＧａＡｓ層２０３（２０ｎｍ）とからなる。
【００２９】
ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層２０１は、ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層９と隣接し、ｐ−ＧａＡｓ層２０３は、ｐ−ＧａＡｓコンタクト層１１に隣接する。
本発明では活性層ならびに光ガイド層の材料と構造は限定しない。本実施形態ではｎド−パントにはＳｉ、ｐド−パントにはＺｎを用いるが、ド−パントはそれらに限定しない。なお、ｐ型のドーパントとしてＺｎを１×１０18ｃｍ-3から６×１０18ｃｍ-3の範囲内で添加することにより、１時間程度の埋め込み成長でグレーディット半導体層（ｐ型ヘテロ障壁緩和層）が得られるため、グレーディット化のための特別なプロセスを追加する必要が無いという利点がある。
【００３０】
次に、本実施形態における半導体レーザの製造方法について、以下に簡単に説明する。
【００３１】
本実施形態の半導体レーザ構造は、３回のＭＯＶＰＥ法で作製される。
まず、１回目の成長として、ｎ型ＧａＡｓ基板1のウエハを硫酸系溶液でエッチングして表面を清浄化した後、ＭＯＶＰＥ反応管中に設置し、ｎ型ＧａＡｓバッファ層２、ｎ−（Ａｌ0.7Ｇａ０.3）0.5Ｉｎ0.5Ｐクラッド層３、（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ光ガイド層４、活性層５、（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ光ガイド層６、ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層７、ｐ−（Ａｌ0.2Ｇａ0.8）0.5Ｉｎ0.5Ｐエッチングストッパ層８、ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層９、ｐ型ヘテロ障壁緩和層１０、ｐ−ＧａＡｓコンタクト層１１を順次成長させる。
【００３２】
反応管から成長済みウエハを取り出した後、該ウエハ上に熱ＣＶＤ法で４００℃の温度でシリコン酸化膜を３００ｎｍの膜厚に堆積する。次に、このシリコン酸化膜をフォトリソグラフィ技術により４μｍ幅のストライプ状にエッチングする。次いで、シリコン酸化膜マスクを使ってｐ−ＧａＡｓコンタクト層１１、ｐ型ヘテロ障壁緩和層１０、ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層９を選択的にエッチングしてリッジ（メサストライプ）を形成する。このとき、臭化水素系のエッチャントを用いると、ｐ−（Ａｌ0.2Ｇａ0.8）0.5Ｉｎ0.5Ｐエッチングストッパ層８でエッチングは停止する。
【００３３】
このウエハを水洗後再び反応管に設置し、２回目の成長で埋め込み層であるｎ型ＧａＡｓ電流ブロック層１２を形成する。その後、反応管から取り出してシリコン酸化膜マスクを除去後、再び反応管に設置して３回目の成長でｐ型ＧａＡｓコンタクト層１３を成長させる。さらに、ｎ電極１４及びｐ電極１５を形成することにより、図１の構造が得られる。
このウエハを、例えば、共振器長５００μｍのレーザチップにへき開し、３０％−８０％の端面コーティングを施すとともに、このレーザチップをＳｉのヒートシンクに融着後、直径５．６ｍｍのステム等に組立てることにより、パッケージされた半導体レーザが作製される。
【００３４】
図３に、ｐ型ヘテロ障壁緩和層１０近傍のバンドエネルギのプロファイルを示す。この図からわかるように、ｐ−ＩｎＡｌＧａＡｓＰグレ−ディット層２０２の効果により価電子帯のエネルギのプロファイルが平坦になっている。
【００３５】
次に、上記ｐ−Ｉｎu1(Ａｌw1Ｇａ1-w1)1-u1Ａｓ1-v1Ｐv1グレ−ディット層２０２の形成方法について説明する。
【００３６】
すなわち、図４に示すｐ型チャ−プ超格子構造体４００の無秩序化によりｐ−Ｉｎu1(Ａｌw1Ｇａ1-w1)1-u1Ａｓ1-v1Ｐv1グレ−ディット層２０２を形成する。特に、基板に格子整合したｐ型チャ−プ超格子構造体４００の無秩序化により、基板に格子整合したｐ−Ｉｎu1(Ａｌw1Ｇａ1-w1)1-u1Ａｓ1-v1Ｐv1グレ−ディット層が容易に得られる。なお、ｐ型チャ−プ超格子構造体４００における価電子帯エネルギのプロファイルを図５に示す。
【００３７】
ｐ型チャ−プ超格子構造体４００（層厚１７４ｎｍ）は、図４に示すように、複数のｐ−ＧａＡｓ層（第１半導体層）４０１とｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層（第２半導体層）４０２とを交互に組み合わせたチャープ型超格子の構造体であり、ｐ−ＡｌＧａＩｎＰクラッド層９のある層厚方向に、超格子を形成するｐ−ＧａＡｓ層４０１の層厚が徐々に小さくなると同時にｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層４０２の層厚が徐々に大きくなっている。また、ｐ型チャ−プ超格子構造体４００には、チャープ超格子構造の無秩序化を確実に行うためにｐ型のドーパントが５×１０17ｃｍ-3から５×１０19ｃｍ-3の範囲内で添加されるが、本実施形態では、Ｚｎが１〜６×１０18ｃｍ-3の範囲内で添加されている。
【００３８】
なお、本実施形態のｐ型チャ−プ超格子構造体４００のｐ−ＧａＡｓ層４０１の層厚ｄ１（ｎｍ）は、ｄ１＝１、２、４、８、１２、１６、２０、２４(ｎｍ)であり（合計８７ｎｍ）、ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層４０２の層厚ｄ２（ｎｍ）は、ｄ２＝２４、２０、１６、１２、８、４、２、１（合計８７ｎｍ）である。
【００３９】
本実施形態では、ｐ型チャープ超格子構造体４００にｐ型のドーパントを添加した後に、熱アニール処理を施してｐ−ＧａＡｓ層４０１及びｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層４０２を構成する母体原子の相互拡散を促進させて超格子構造を無秩序化するので、加熱作用により２つの半導体層が相互拡散すると組成が均一に変化していき、層厚の異なる２種類の層が少しずつ減少あるいは増大するように互い違いに組み合わされているチャープ超格子が無秩序化されて、層厚方向に連続的にエネルギバンドが変化したグレ−ディット構造のｐ−Ｉｎu1(Ａｌw1Ｇａ1-w1)1-u1Ａｓ1-v1Ｐv1グレ−ディット層２０２を容易に作製することができる。
【００４０】
また、ｐ−ＧａＡｓコンタクト層（ｐ型コンタクト層）１１とｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層（ｐ型クラッド層）９との間のｐ型ヘテロ障壁緩和層１０におけるｐ−Ｉｎu1(Ａｌw1Ｇａ1-w1)1-u1Ａｓ1-v1Ｐv1グレ−ディット層（ｐ型半導体混晶層）２０２が、上記の製造方法により形成されているので、ヘテロ障壁緩和層として組成が高精度に制御されたｐ型半導体混晶層が得られ、ヘテロ障壁を低減又は解消し、動作電圧及び素子抵抗を低くして、良好な温度特性と高い信頼性と共に、生産が容易な低コストなレーザ素子を実現することができる。
【００４１】
なお、図３に示された本実施形態のｐ型ヘテロ障壁緩和層１０付近のバンド構造図では、本発明のグレ−ディット構造により価電子帯のヘテロ障壁が解消されており、ヘテロ障壁部分に顕著な電位差が生じない。
【００４２】
次に、本発明に係る半導体混晶層の製造方法及び半導体発光素子（半導体デバイス）の第２実施形態を、図６から図９を参照しながら説明する。
【００４３】
第２実施形態と第１実施形態との異なる点は、第１実施形態のｐ型ヘテロ障壁緩和層１０は、一つのｐ型チャープ超格子構造体４００を無秩序化したものであるのに対し、第２実施形態のｐ型ヘテロ障壁緩和層６００は、図６に示すように、ｐ−（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐ（０≦z≦０．７）グレ−ディット層６０１とｐ−ＩｎuＧａ1-uＡｓ1-vＰv（０≦u≦１、０≦v≦１）グレ−ディット層６０３とを備えている点で異なる。
【００４４】
すなわち、本実施形態のＡｌＧａＩｎＰ系赤色半導体レーザにおけるｐ型ヘテロ障壁緩和層６００（層厚０．３７μｍ）は、ｐ−（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐ（０≦z≦０．７）グレ−ディット層６０１（層厚１７４ｎｍ）と、ｐ−Ｇａ0.51Ｉｎ0.49Ｐ無秩序層６０２（層厚２０ｎｍ）と、ｐ−ＩｎuＧａ1-uＡｓ1-vＰv（０≦u≦１、０≦v≦１）グレ−ディット層６０３（層厚１７４ｎｍ）とからなる。なお、ｐ型チャ−プ超格子構造体６００における価電子帯エネルギのプロファイルを、図７に示す。ｐ型ヘテロ障壁緩和層６００は、図８に示すｐ型チャープ超格子構造体８００の無秩序化によって得られる。
【００４５】
ｐ型チャープ超格子構造体８００は、ｐ型チャープ超格子構造体８０１とｐ型チャープ超格子構造体８０２からなる。ｐ−（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐ（０≦z≦０．７）グレ−ディット層６０１は、ｐ型チャープ超格子構造体８０１を無秩序化して得られる。また、ｐ−ＩｎuＧａ1-uＡｓ1-vＰv（０≦u≦１、０≦v≦１）グレ−ディット層６０３は、ｐ型チャープ超格子構造体８０２を無秩序化して得られる。
【００４６】
ｐ型チャープ超格子構造体８０１は、複数のｐ−Ｇａ0.51Ｉｎ0.49Ｐ層８０４（第１半導体層）とｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層８０３とを交互に組み合わせたチャープ型超格子の構造体を無秩序化することで得られる。これもｐクラッド層９のある層厚方向に、超格子を形成するｐ−Ｇａ0.51Ｉｎ0.49Ｐ層８０４の層厚が徐々に小さくなると同時にｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層８０３の層厚が徐々に大きくなっている。
【００４７】
ｐ型チャープ超格子構造体８０２は、複数のｐ−ＧａＡｓ層（第１半導体層）８０６とｐ−Ｇａ0.51Ｉｎ0.49Ｐ層（第２半導体層）８０５とを交互に組み合わせたｐ型チャープ超格子構造体で、ｐクラッド層９のある層厚方向に、超格子を形成するｐ−ＧａＡｓ層８０６の層厚が徐々に小さくなると同時にｐ−Ｇａ0.51Ｉｎ0.49Ｐ層８０５の層厚が徐々に大きくなっている。なお、図９に上記ｐ型チャ−プ超格子構造体８００の価電子帯エネルギのプロファイルを示す。
【００４８】
第２実施形態のｐ型ヘテロ障壁緩和層６００は、第１実施形態のｐ型ヘテロ障壁緩和層１０よりＡｌ組成が小さい特徴を有する。このため、第２実施形態では、電流注入用のメサストライプをウエットエッチングで形成する際に、メサのサイドエッチングで埋込時にメサ脇に空洞ができやすいといった問題を防げる利点を有する。
【００４９】
次に、本発明に係る半導体混晶層の製造方法及び半導体発光素子（半導体デバイス）の第３実施形態を、図１０から図１４を参照しながら説明する。
【００５０】
第３実施形態と第１実施形態との異なる点は、第１実施形態のｐ型ヘテロ障壁緩和層１０は、ｐ型チャープ超格子構造体４００を無秩序化したのに対し、第３実施形態のｐ型ヘテロ障壁緩和層１０００は、図１０から図１３に示すように、価電子帯エネルギ準位が層厚方向に段階的に大きくなる複数の半導体層を積層してｐ型ステップ超格子構造体１１００を半導体層界面近傍で組成変化を生じさせ又は超格子構造を無秩序化して得られる点である。なお、図１２は、ｐ型ヘテロ障壁緩和層１０００の価電子帯エネルギのプロファイルであり、図１３は、上記ｐ型ステップ超格子構造体１１００の価電子帯エネルギのプロファイルである。
【００５１】
すなわち、本実施形態のＡｌＧａＩｎＰ系赤色半導体レーザにおけるｐ型ヘテロ障壁緩和層１０００は、図１２に示すように、ｐ−（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐ（０≦z≦０．７）グレ−ディット層１００１（層厚１００ｎｍ）と、ｐ−Ｇａ0.51Ｉｎ0.49Ｐ層１００２（層厚２０ｎｍ）と、ｐ−Ａｌu1Ｇａu2Ｉｎ1-u2Ａｓ1-vＰv（０≦ｕ１＜１、０≦ｕ２＜１，０≦ｖ≦１）グレ−ディット層１００３（層厚１００ｎｍ）とからなる。
【００５２】
このｐ型ヘテロ障壁緩和層１０００を形成するには、図１１に示すように、まず、ｐ−（Ａｌ0.3 Ｇａ0.7）0.5Ｉｎ0.5Ｐ層１１０１（層厚８０ｎｍ）と、ｐ−ＧａＩｎＰ層１１０２（層厚６０ｎｍ）と、ｐ−Ａｌ0.4Ｇａ0.6Ａｓ層１１０３（層厚８０ｎｍ）とからなるｐ型ステップ超格子構造体１１００を形成し、さらに熱アニール処理を施して各半導体層を構成する母体原子の相互拡散を促進させて各半導体層界面近傍で組成変化を生じさせ又は超格子構造を無秩序化する。
【００５３】
なお、超格子の無秩序化を促進するために、ｐ型ヘテロ障壁緩和層１０００の界面近傍の１０ｎｍは、Ｚｎ濃度が８×１０18ｃｍ-3であり、それ以外の部分はＺｎ濃度が２×１０18ｃｍ-3である。
すなわち、本実施形態では、ステップ超格子構造体１１００の超格子界面およびその近傍にその周囲より高濃度のド−ピングを施すことにより、ステップ超格子の無秩序化をさらに促進することができる。なお、上述したｐ型チャープ超格子構造体においても、同様のドーピングを施しても構わない。
【００５４】
また、上記ステップ超格子構造体１１００のドーピング濃度を上記のものよりも下げた場合に、このステップ超格子構造体１１００を上記と同様に熱アニール処理して形成したｐ型ヘテロ障壁緩和層１２００（ｐ−（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐ（０≦z≦０．７）グレ−ディット層１２０１（層厚１００ｎｍ）、ｐ−Ｇａ0.51Ｉｎ0.49Ｐ層１２０２（層厚２０ｎｍ）、ｐ−Ａｌu1Ｇａu2Ｉｎ1-u2Ａｓ1-vＰv（０≦ｕ１＜１、０≦ｕ２＜１，０≦ｖ≦１）グレ−ディット層１２０３（層厚１００ｎｍ））の価電子帯エネルギのプロファイルを図１４に示す。図１３及び図１４に示すように、価電子帯エネルギのプロファイルはドーピング濃度が高いほどステップ界面が鈍った構造をしている。
このように本実施形態では、ド−パントの拡散により、ステップ超格子が価電子帯エネルギ準位の層厚方向に連続的に変化する波形又は直線形のグレ−ディット構造に変化する。
【００５５】
すなわち、ステップ超格子の界面近傍の組成変化は緩やかに連続的であり、ステップ超格子が完全に失われていないグレーディット構造又はステップ超格子が完全に無秩序化された直線型のグレ−ディット構造に変化する。前者の構造は、ド−ピング量や加熱時間が比較的小さくても得られ、ヘテロ界面近傍の価電子帯のヘテロ障壁を低減できる。また、後者の構造は、ド−ピング量や加熱時間と温度を前者の場合よりも大きくすれば、ステップ超格子の界面近傍の組成変化はさらに緩やかになり、最終的にはステップ超格子が完全に無秩序化されて得られる。したがって、本製造方法では、ド−ピング量や加熱時間と温度を制御することで波形から直線形までの所望のグレ−ディット構造が得られる。
【００５６】
また、ステップ超格子の超格子界面近傍に特に高濃度のド−ピングを施すことで、このようなチャ−プ超格子やステップ超格子の無秩序化をさらに促進することができる。あるいはチャ−プ超格子やステップ超格子に、基板と格子定数が０．１〜１％程度異なる歪みを加えるのも無秩序化を促進するのに効果的である。
【００５７】
上述したように、上記各実施形態では、グレ−ディット構造の混晶であるｐ型ヘテロ障壁緩和層を高度な混晶の組成制御なしに、容易に製造することができる。特に、上記各実施形態のｐ型ヘテロ障壁緩和層は、ｐコンタクト層およびｐクラッド層と価電子帯エネルギが連続している特徴がある。
また、本発明のｐ型ヘテロ障壁緩和層は基板に格子整合している特徴により、高品質の結晶である特徴を有する。
【００５８】
なお、図１５に従来例の半導体レーザと本発明の半導体レーザとの電流−電圧特性を示す。この図から、本発明の半導体発光素子における電流−電圧曲線１６０１の方が、従来の半導体発光素子の電流−電圧曲線１６０２より、駆動電圧が低減していることがわかる。
【００５９】
また、本発明と従来との半導体発光素子について、環境温度７０℃、光出力３０ｍＷ（一定）の条件で自動的に駆動電流を制御して信頼性試験を行った。動作電流値が１．２倍に増加するまでの平均時間を素子寿命とした場合、従来型の半導体発光素子では約５０００時間の寿命であったのに対し、本発明の半導体レ−ザでは１万時間以上の寿命が得られた。このように高い信頼性が得られるのは、本発明のｐ型ヘテロ障壁緩和層がグレ−ディット構造を有するためであり、素子抵抗及び動作電圧が低く、発熱が小さいためである。
【００６０】
さらに、従来型の半導体発光素子では、水素プラズマにさらすことで、素子抵抗、動作電圧共に大きく増大したが、ヘテロ障壁を解消した本発明の半導体発光素子では、動作電圧の増大は見られなかった。従って、本発明の半導体発光素子では水素汚染の影響を受け難く、電圧の増大が抑制される利点を有する。
【００６１】
【発明の効果】
本発明の半導体混晶層の製造方法によれば、チャープ超格子構造体にｐ型又はｎ型のドーパントを添加した後に、熱アニール処理を施して第１半導体層と第２半導体層とを構成する母体原子の相互拡散を促進させて超格子構造を無秩序化するので、チャープ超格子が無秩序化されて、層厚方向に連続的にエネルギバンドが変化したグレ−ディット構造の半導体混晶層を容易に作製することができる。
【００６２】
また、ステップ超格子構造体にｐ型又はｎ型のドーパントを添加した後に熱アニール処理を施し、各半導体層を構成する母体原子の相互拡散を促進させて各半導体層界面近傍で組成変化を生じさせ又は超格子構造を無秩序化するので、ステップ超格子が価電子帯エネルギ準位の層厚方向に連続的に変化する波形又は直線形のグレ−ディット構造の半導体混晶層を容易に作製することができる。
【００６３】
そして、本発明の半導体デバイスによれば、半導体混晶層が、上記本発明の半導体混晶層の製造方法により形成されているので、グレ−ディット構造の半導体混晶層における組成が高精度かつ安定した再現性をもって得られる。
【００６４】
また、本発明の半導体発光素子によれば、ｐ型コンタクト層とｐ型クラッド層との間のｐ型半導体混晶層が、上記本発明の半導体混晶層の製造方法により形成されているので、ヘテロ障壁緩和層として組成が高精度に制御されたｐ型半導体混晶層が得られ、ｐ型コンタクト層とｐ型クラッド層との間のヘテロ障壁を低減又は解消し、動作電圧及び素子抵抗を低くして、良好な温度特性と高い信頼性と共に、生産が容易な低コストな素子を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体混晶層の製造方法、及び半導体デバイスと半導体発光素子の第１実施形態において、赤色半導体レーザの立体構造を示す斜視図である。
【図２】  本発明の第１実施形態における赤色半導体レーザのｐ型ヘテロ障壁緩和層の層構造を示す断面図である。
【図３】  本発明の第１実施形態における赤色半導体レーザのｐ型ヘテロ障壁緩和層付近のバンドプロファイルを示す模式図である。
【図４】  本発明の第１実施形態における赤色半導体レーザのｐ型チャープ超格子構造体の層構造を示す断面図である。
【図５】  本発明の第１実施形態における赤色半導体レーザのｐ型チャープ超格子構造体の価電子帯のエネルギプロファイルを示すグラフである。
【図６】  本発明の第２実施形態における赤色半導体レーザのｐ型ヘテロ障壁緩和層の層構造を示す断面図である。
【図７】  本発明の第２実施形態における赤色半導体レーザのｐ型ヘテロ障壁緩和層の価電子帯のエネルギプロファイルを示すグラフである。
【図８】  本発明の第２実施形態における赤色半導体レーザのｐ型チャープ超格子構造体の層構造を示す断面図である。
【図９】  本発明の第２実施形態における赤色半導体レーザのｐ型チャープ超格子構造体の層構造を示す断面図である。
【図１０】  本発明の第３実施形態における赤色半導体レーザのｐ型ヘテロ障壁緩和層の層構造を示す断面図である。
【図１１】  本発明の第３実施形態における赤色半導体レーザのｐ型ステップ超格子構造体の層構造を示す断面図である。
【図１２】  本発明の第３実施形態における赤色半導体レーザのｐ型ヘテロ障壁緩和層の価電子帯のエネルギプロファイルを示すグラフである。
【図１３】  本発明の第３実施形態における赤色半導体レーザのｐ型ステップ超格子構造体の価電子帯のエネルギプロファイルを示すグラフである。
【図１４】  本発明の第３実施形態における赤色半導体レーザのドーパント濃度を下げたｐ型ヘテロ障壁緩和層の価電子帯のエネルギプロファイルを示すグラフである。
【図１５】  従来型の半導体レ−ザと本発明の半導体レーザとの電流−電圧曲線を示すグラフである。
【図１６】  本発明の従来例における赤色半導体レ−ザにおいて、電圧印加時のヘテロ障壁緩和層近傍のバンドエネルギを示す模式図である。
【符号の説明】
１  Ｓｉドープｎ型ＧａＡｓ基板
２  ｎ−ＧａＡｓバッファ層
３  ｎ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層
４  （Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ光ガイド層
５  歪多重量子井戸構造活性層
６  （Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ光ガイド層
７  ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層
８  ｐ−（Ａｌ0.2Ｇａ0.8）0.5Ｉｎ0.5Ｐエッチングストッパ層
９  ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐクラッド層
１０、６００、１０００、１２００  ｐ型ヘテロ障壁緩和層
１１  ｐ−ＧａＡｓコンタクト層
１２  ｎ−ＧａＡｓ電流ブロック層
１３  ｐ−ＧａＡｓコンタクト層
１４  ｎ電極
１５  ｐ電極
２０１  ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層
２０２  ｐ−Ｉｎu1(Ａｌw1Ｇａ1-w1)1-u1Ａｓ1-v1Ｐv1 グレ−ディット層
２０３  ｐ−ＧａＡｓ層
４００、８００、８０１、８０２  ｐ型チャ−プ超格子構造体
４０１、８０６  ｐ−ＧａＡｓ層（第１半導体層）
４０２  ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層（第２半導体層）
６０１  ｐ−（Ａｌz Ｇａ1-z）0.5Ｉｎ0.5Ｐグレ−ディット層
６０２  ｐ−Ｇａ0.51Ｉｎ0.49Ｐ無秩序層
６０３  ｐ−ＩｎuＧａ1-uＡｓ1-vＰvグレ−ディット層
８０３  ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ層（第２半導体層）
８０４  ｐ−Ｇａ0.51Ｉｎ0.49Ｐ層（第１半導体層）
８０５  ｐ−Ｇａ0.51Ｉｎ0.49Ｐ層（第２半導体層）
１００１、１２０１  ｐ−（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐグレ−ディット層
１００２、１２０２  ｐ−ＧａＩｎＰ層
１００３、１２０３  ｐ−Ａｌu1Ｇａu2Ｉｎ1-u2Ａｓ1-vＰvグレ−ディット層
１１００  ｐ型ステップ超格子構造体
１１０１  ｐ−（Ａｌ0.3Ｇａ0.7）0.5Ｉｎ0.5Ｐ層
１１０２  ｐ−ＧａＩｎＰ層
１１０３  ｐ−Ａｌ0.4Ｇａ0.6Ａｓ層
【図１】
0004048695.tif 000002
【図２】
0004048695.tif 000003
【図３】
0004048695.tif 000004
【図４】
0004048695.tif 000005
【図５】
0004048695.tif 000006
【図６】
0004048695.tif 000007
【図７】
0004048695.tif 000008
【図８】
0004048695.tif 000009
【図９】
0004048695.tif 000010
【図１０】
0004048695.tif 000011
【図１１】
0004048695.tif 000012
【図１２】
0004048695.tif 000013
【図１３】
0004048695.tif 000014
【図１４】
0004048695.tif 000015
【図１５】
0004048695.tif 000016
【図１６】
0004048695.tif 000017