(57)【特許請求の範囲】
【請求項１】
メモリセル内のセルトランジスタを構成し、基板バイアス生成回路で生成された基板バイアス電圧がバックゲートに供給される第１ＮＭＯＳトランジスタのゲートに供給するための昇圧電圧を生成する内部電圧生成回路であって、
第１活性化信号の入力に基づいて、高電位側電源電圧を昇圧した前記昇圧電圧を出力する昇圧電圧生成回路と、
前記昇圧電圧が所定値に達するまで前記第１活性化信号を前記昇圧電圧生成回路に出力し、前記昇圧電圧が前記所定値を超えたとき、前記第１活性化信号の出力を停止する昇圧電圧検出回路とを備え、
前記昇圧電圧検出回路は、
前記セルトランジスタを構成する前記第１ＮＭＯＳトランジスタと同様のしきい値を有し、前記昇圧電圧がゲートに入力されるとともに前記高電位側電源がドレインに入力され、バックゲートには前記基板バイアス電圧が供給される第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタのソースと低電位側電源との間に接続された抵抗とから構成され、前記昇圧電圧に基づいて前記第２ＮＭＯＳトランジスタがオフした場合には低電位側電源電圧を検出電圧として出力し、前記昇圧電圧に基づいて前記第２ＮＭＯＳトランジスタがオンした場合には、前記昇圧電圧を前記第１ＮＭＯＳトランジスタのしきい値分降圧した電圧と、前記高電位側電源レベルの電圧とのいずれか低い方を検出電圧として出力する検出部と、
前記検出電圧が所定値に達するまで、前記第１活性化信号を出力する活性化信号生成部とを備え、
前記活性化信号生成部は、前記検出部の前記第２ＮＭＯＳトランジスタのソースから出力される前記検出電圧が直接入力される第１インバータで構成され、
前記第１インバータのしきい値は、前記高電位側電源と低電位側電源との中間レベルから高電位側に偏倚され、
前記基板バイアス生成回路は、
第２活性化信号の入力に基づいて、低電位側電源電圧を降圧した降圧電圧を前記基板バイアス電圧として出力する降圧電圧生成回路と、
前記セルトランジスタを構成する前記第１ＮＭＯＳトランジスタと同様のしきい値を有し、前記基板バイアス電圧がバックゲートに入力されるとともに、ソースが低電位側電源に接続され、ゲート及びドレインが抵抗を介して高電位側電源に接続される第３ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタのドレイン電圧が入力されて、該ドレイン電圧がしきい値以下となったとき、前記第２活性化信号を出力する第２インバータとから構成されたことを特徴とする内部電圧生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体記憶装置のワード線に供給される昇圧電圧を生成する内部電圧生成回路に関するものである。
【０００２】
近年の半導体記憶装置では、大規模・高集積化が進んでいる。そして、低消費電力化を図るために、増加したメモリセルトランジスタのゲートに供給される昇圧電圧の最適化が要求されている。
【０００３】
【従来の技術】
ＤＲＡＭのセルトランジスタを構成するＮチャネルＭＯＳ（以下、ＮＭＯＳという）トランジスタのバックゲートには、トランジスタのしきい値を安定させるため、あるいはセル容量からの充電電荷の漏れを防ぐために、基板バイアス電圧が印加される。
【０００４】
図５は、従来の基板バイアス生成回路を示す。ソースが電源ＶCCに接続されたＰチャネルＭＯＳ（以下、ＰＭＯＳという）トランジスタＴr50 のゲートには、電源ＶSSが接続されている。前記トランジスタＴr50 のドレインは、ソースが電源ＶSSに接続されたＰＭＯＳトランジスタＴr51 のドレインに接続されている。前記トランジスタＴr50 ，Ｔr51 のドレイン、即ちノードＮ５０は２段のインバータ５１，５２を介して降圧電圧生成回路５０の入力端子に接続されている。降圧電圧生成回路５０から出力される基板バイアス電圧Ｖbbは前記トランジスタＴr51 のゲートに入力されるとともに、セルトランジスタのバックゲートに供給される。
【０００５】
前記電源ＶCCは例えば３ｖ、電源ＶSSは例えば０ｖが供給される。前記トランジスタＴr50 は常時オンされている。前記トランジスタＴr51 は、降圧電圧生成回路５０から出力される基板バイアス電圧Ｖbbの降下に伴なってオンされ、そのオン抵抗は基板バイアス電圧Ｖbbが降下するにつれて小さくなる。従って、図６に示すようにトランジスタＴr50 ，Ｔr51 のオン抵抗の比率に基づく前記ノードＮ５０の検出電位Ｖdaは、基板バイアス電圧Ｖbbが降下するのにともなって降下する。尚、検出電位Ｖdaは、例えば基板バイアス電圧Ｖbbが−２ｖのとき、１．５ｖとなるように設定されている。
【０００６】
前記インバータ５１の出力電位は、前記検出電位Ｖdaが１．５ｖ以上でＬレベル、前記検出電位Ｖdaが１．５ｖ未満でＨレベルとなり、次段のインバータ５２の出力電位Ｖbbenは、検出電位Ｖｄが１．５ｖ以上でＨレベル（約３ｖ）、検出電位Ｖdaが１．５ｖ未満でＬレベル（約０ｖ）となるように設定されている。
【０００７】
前記降圧電圧生成回路５０は、Ｈレベルの出力電位Ｖbbenが入力されると活性化され、基板バイアス電圧Ｖbbを降下させる。又、出力電位ＶbbenがＬレベルとなると不活性化される。
【０００８】
このような基板バイアス生成回路では、基板バイアス電圧Ｖbbが−２ｖ以上となると、前記検出電位Ｖdaが１．５ｖ以上となり、出力電位ＶbbenがＨレベルとなる。すると、前記降圧電圧生成回路５０は活性化され、基板バイアス電圧Ｖbbを降下させる。
【０００９】
そして、基板バイアス電圧Ｖbbが−２ｖより低くなると、前記検出電位Ｖdaが１．５ｖ未満となり、出力電位ＶbbenがＬレベルとなる。すると、前記降圧電圧生成回路５０は不活性化されるため、基板バイアス電圧Ｖbbが０ｖに向かって上昇する。
【００１０】
このような動作により、降圧電圧生成回路５０から出力される基板バイアス電圧Ｖbbは−２ｖに収束される。この基板バイアス生成回路にて生成される基板バイアス電圧Ｖbbは、インバータ５１のしきい値、あるいはＰＭＯＳトランジスタＴr50 ，Ｔr51 のサイズを調整することにより、適宜に設定可能である。
【００１１】
図７は、ＤＲＡＭのワード線、即ちＮＭＯＳトランジスタにて構成されるセルトランジスタのゲートに供給するための昇圧電圧を生成するワード線電圧生成回路を示す。
【００１２】
ゲートとドレインとが接続されたＰＭＯＳトランジスタＴr53 のドレインは、ＰＭＯＳトランジスタＴr54 のソースに接続されている。前記トランジスタＴr54 のゲートは電源ＶCC（例えば３ｖ）に接続されている。前記トランジスタＴr54 のドレインは抵抗Ｒを介して電源ＶSS（例えば０ｖ）に接続されている。又、前記トランジスタＴr54 のドレインはインバータ５３を介して昇圧電圧生成回路５４の入力端子に接続されている。昇圧電圧生成回路５４から出力される昇圧電圧Ｖppは前記トランジスタＴr53 のソースに供給されるとともに、ワード線駆動回路を介して選択されたワード線に供給される。尚、インバータ５３の出力信号の振幅は電源ＶCC（３ｖ）から電源ＶSS（０ｖ）である。
【００１３】
前記トランジスタＴr53 ，Ｔr54 は、昇圧電圧生成回路５４から出力される昇圧電圧Ｖppが電源ＶCCより前記トランジスタＴr53 ，Ｔr54 のしきい値分以上高くなると、オンされる。尚、昇圧電圧Ｖppが例えば５ｖとなると、トランジスタＴr53 ，Ｔr54 のオン抵抗と抵抗Ｒとの抵抗比に基づくノードＮ５１の検出電位Ｖdbが３ｖとなるように設定されている。
【００１４】
又、昇圧電圧Ｖppが５ｖ未満となると、まず前記トランジスタＴr54 がオフされ、検出電位Ｖdbが０ｖに向かって低下する。
従って、インバータ５３の出力電位Ｖppenは、トランジスタＴr53 ，Ｔr54 がオンされて、検出電位Ｖdbがインバータ５３のしきい値を超えたときにはＬレベル、トランジスタＴr53 ，Ｔr54 がオフされて、検出電位Ｖdbがインバータ５３のしきい値を下回ったときにはＨレベルとなる。
【００１５】
前記昇圧電圧生成回路５４はＨレベルの出力電位Ｖppenが入力されると活性化され、昇圧電圧Ｖppを上昇させる。又、Ｌレベルの出力電位Ｖppenが入力されると不活性化される。
【００１６】
このワード線電圧生成回路では、昇圧電圧Ｖppが５ｖ以上となると、昇圧電圧生成回路５４が不活性化される。すると、昇圧電圧Ｖppが低下する。
そして、昇圧電圧Ｖppが５ｖより低くなると、昇圧電圧生成回路５４が活性化され、昇圧電圧Ｖppを上昇させる。
【００１７】
このような動作により、昇圧電圧生成回路５４から出力される昇圧電圧Ｖppは５ｖに収束する。このワード線電圧生成回路にて生成される昇圧電圧ＶppはＰＭＯＳトランジスタの段数を調整することにより、その電圧値を適宜に設定可能である。
【００１８】
【発明が解決しようとする課題】
半導体記憶装置の高集積化にともない、プロセスのばらつきに起因するセルトランジスタの特性のチップ毎のばらつきが大きくなる傾向にある。
【００１９】
ところが、前記基板バイアス生成回路では、基板バイアス電圧Ｖbbの変化をＰＭＯＳトランジスタで検出することにより、最適な基板バイアス電圧Ｖbbを生成している。従って、セルトランジスタを構成するＮＭＯＳトランジスタのばらつきを検出することはできず、ＮＭＯＳトランジスタのばらつきには無関係で一定の基板バイアス電圧Ｖbbが生成される。
【００２０】
また、ワード線電圧生成回路でも昇圧電圧ＶppはＰＭＯＳトランジスタで検出されるため、セルトランジスタのばらつきに応じた昇圧電圧Ｖppをワード線電圧として生成することはできない。
【００２１】
このため、昇圧電圧Ｖppはセルトランジスタのばらつきに対しても十分なマージンを確保し得るように設定する必要がある。
すると、チップによっては必要以上に高い昇圧電圧Ｖppが生成されてワード線に供給されることがある。このようなチップではその昇圧電圧Ｖppがセルトランジスタのゲートに繰り返し印加されることになるため、セルトランジスタを劣化させる原因となる。また、昇圧電圧Ｖppを高くするほど、ワード線の選択及び非選択動作にともなう消費電流が増大するという問題点がある。
【００２２】
この発明の目的は、プロセスのばらつきによるトランジスタの特性のばらつきに応じた該トランジスタの制御電圧を生成し得る内部電圧生成回路を提供することにある。
【００２３】
【課題を解決するための手段】
図１は請求項１に記載した発明の一部原理説明図である。内部電圧生成回路は、メモリセル内のセルトランジスタを構成し、基板バイアス生成回路で生成された基板バイアス電圧がバックゲートに供給される第１ＮＭＯＳトランジスタのゲートに供給するための昇圧電圧を生成する。内部電圧生成回路は昇圧電圧生成回路１００と昇圧電圧検出回路１０１を備え、昇圧電圧検出回路１０１は検出部１０２と活性化信号生成部１０３とから構成される。昇圧電圧生成回路１００は第１活性化信号Ｖppenの入力に基づいて、高電位側電源電圧を昇圧した昇圧電圧Ｖppを出力する。検出部１０２は昇圧電圧Ｖppが所定値に達するまで低電位側電源電圧を検出電圧Ｖd として出力し、前記昇圧電圧Ｖppが所定値を超えたとき、該昇圧電圧Ｖppを第１ＮＭＯＳトランジスタのしきい値分降圧した電圧を検出電圧Ｖd として出力する。活性化信号生成部１０３は前記検出電圧Ｖd が所定値を超えるまで、前記活性化信号Ｖppenを出力する。
【００２４】
そして、前記検出部は、セルトランジスタを構成する第１ＮＭＯＳトランジスタと同様のしきい値を有し、前記昇圧電圧がゲートに入力されるとともに前記高電位側電源がドレインに入力され、バックゲートには前記基板バイアス電圧が供給される第２ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタのソースと低電位側電源との間に接続された抵抗とから構成され、前記昇圧電圧に基づいて前記第２ＮＭＯＳトランジスタがオフした場合には低電位側電源電圧を検出電圧として出力し、前記昇圧電圧に基づいて前記第２ＮＭＯＳトランジスタがオンした場合には、前記昇圧電圧を前記第１ＮＭＯＳトランジスタのしきい値分降圧した電圧と、前記高電位側電源レベルの電圧とのいずれか低い方を検出電圧として出力するものとされる。前記活性化信号生成部は、検出部の第２ＮＭＯＳトランジスタのソースから出力される前記検出電圧が直接入力される第１インバータで構成され、前記第１インバータのしきい値は、前記高電位側電源と低電位側電源との中間レベルから高電位側に偏倚されている。
【００２５】
又、前記基板バイアス生成回路は、第２活性化信号の入力に基づいて、低電位側電源電圧を降圧した降圧電圧を前記基板バイアス電圧として出力する降圧電圧生成回路と、前記基板バイアス電圧がバックゲートに入力されるとともに、ソースが低電位側電源に接続され、ゲート及びドレインが抵抗を介して高電位側電源に接続される第３ＮＭＯＳトランジスタと、第３ＮＭＯＳトランジスタのドレイン電圧が入力されて、該ドレイン電圧がしきい値以下となったとき、前記第２活性化信号を出力する第２インバータとから構成される。
【００２７】
（作用）
請求項１に記載の発明によれば、検出電圧Ｖd が所定値に達するまでは第１活性化信号Ｖppenが出力されて、昇圧電圧Ｖppが上昇し、検出電圧Ｖd が所定値を上回ると第１活性化信号Ｖppenが出力されなくなって、昇圧電圧Ｖppが低下する。そして、検出電圧Ｖd は昇圧電圧Ｖppを第１ＮＭＯＳトランジスタのしきい値分降圧した電圧であるため、昇圧電圧Ｖppは所定値より第１ＮＭＯＳトランジスタのしきい値分高いレベルに収束する。
【００２８】
又、前記検出電圧は、セルトランジスタを構成する第１ＮＭＯＳトランジスタと同様のしきい値を有する第２ＮＭＯＳトランジスタのゲートに入力される昇圧電圧に基づいて出力される。第１インバータは、しきい値より低い検出電圧が入力されると、第１活性化信号としてＨレベルの信号を出力する。第１インバータのしきい値は、前記高電位側電源と低電位側電源との中間レベルから高電位側に偏倚しているため、第１インバータのしきい値＋第２ＮＭＯＳトランジスタのしきい値となる昇圧電圧は、高電位側電源より高いレベルに維持される。
【００２９】
又、基板バイアス生成回路において、降圧電圧生成回路は第２活性化信号の入力に基づいて、低電位側電源電圧を降圧した降圧電圧を基板バイアス電圧として出力する。第３ＮＭＯＳトランジスタのバックゲートには前記基板バイアス電圧が入力され、その基板バイアス電圧に基づいてドレイン電圧がしきい値以下となったとき、第２インバータからは第２活性化信号が出力される。従って、前記ドレイン電圧は前記第２インバータのしきい値のレベルに収束され、基板バイアス電圧は第１ＮＭＯＳトランジスタのしきい値が所定値となるように収束される。
【００３１】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図２〜図４に従って説明する。
図２は、ＤＲＡＭに搭載される基板バイアス生成回路１と、ワード線電圧生成回路２を示す。本実施の形態では、基板バイアス生成回路１と、ワード線電圧生成回路２が内部電圧生成回路を構成している。
【００３２】
基板バイアス生成回路１には、第２検出用ＭＯＳトランジスタとしてのモニタ用トランジスタＴr1が備えられている。このモニタ用トランジスタＴr1は、メモリセル内のセルトランジスタを構成するＮＭＯＳトランジスタと電気的特性が同じになっている。
【００３３】
前記トランジスタＴr1のソースは低電位側電源である電源ＶSSに接続され、ゲートはドレインに接続されている。トランジスタＴr1のドレインは固定抵抗Ｒ1 を介して高電位側電源である電源ＶCCに接続されている。又、トランジスタＴr1のドレインはインバータ３を介して降圧電圧生成回路４の入力端子に接続されている。降圧電圧生成回路４の出力電圧Ｖbbは前記トランジスタＴr1のバックゲートに供給されるとともに、該ＤＲＡＭのセルトランジスタのバックゲートに供給されている。
【００３４】
本実施の形態では、前記電源ＶCCは３ｖ、電源ＶSSは０ｖが供給されている。前記トランジスタＴr1のしきい値は、前記基板バイアス電圧Ｖbbに応じて変化する。詳述すると、前記しきい値は、基板バイアス電圧Ｖbbが０ｖに向かって上昇するにつれて低くなり、基板バイアス電圧Ｖbbが降下するにつれて高くなる。即ち、トランジスタＴr1のオン抵抗は基板バイアス電圧Ｖbbが降下するにつれて大きくなる。
【００３５】
従って、トランジスタＴr1のオン抵抗と固定抵抗Ｒ1 との抵抗比に基づくノードＮ１の検出電位Ｖd1は、図３に示すように基板バイアス電圧Ｖbbが降下するのにともなって上昇する。
【００３６】
前記インバータ３の出力電位Ｖbbenは、前記検出電位Ｖd1が１．５ｖ以上でＬレベル（約０ｖ）、前記検出電位Ｖd1が１．５ｖ未満でＨレベル（約３ｖ）となるように設定されている。
【００３７】
前記降圧電圧生成回路４は、Ｈレベルの出力電位Ｖbbenが入力されると活性化され、基板バイアス電圧Ｖbbを降下させる。又、Ｌレベルの出力電位Ｖbbenが入力されると不活性化される。
【００３８】
このような基板バイアス生成回路１では、前記検出電位Ｖd1が１．５ｖ未満となると、出力電位ＶbbenがＨレベルとなり、前記降圧電圧生成回路４が活性化され、基板バイアス電圧Ｖbbを降下させる。すると、トランジスタＴr1のオン抵抗は大きくなり、前記検出電位Ｖd1は上昇する。
【００３９】
そして、前記検出電位Ｖd1が１．５ｖ以上となると、出力電位ＶbbenがＬレベルとなり、前記降圧電圧生成回路４が不活性化されるため、基板バイアス電圧Ｖbbが０ｖに向かって上昇する。すると、トランジスタＴr1のオン抵抗は小さくなり、前記検出電位Ｖd1は下降する。
【００４０】
このような動作により、検出電位Ｖd1が１．５ｖに収束されるように、即ち固定抵抗Ｒ1 に対するトランジスタＴr1のオン抵抗が一定となるように、基板バイアス電圧Ｖbbが収束する。従って、この基板バイアス生成回路１では、プロセスバラツキにより各チップ毎のＮＭＯＳトランジスタの電気的特性が異なっていても、トランジスタＴr1のしきい値が所定値となるような基板バイアス電圧Ｖbbが生成される。
【００４１】
ワード線電圧生成回路２には、モニタ用トランジスタＴr2が備えられている。このモニタ用トランジスタＴr2は、メモリセル内のセルトランジスタを構成するＮＭＯＳトランジスタと電気的特性が同じになっている。
【００４２】
前記トランジスタＴr2のドレインは電源ＶCC（３ｖ）に接続され、ソースは抵抗素子としての固定抵抗Ｒ2 を介して電源ＶSS（０ｖ）に接続されている。又、トランジスタＴr2のソースはインバータ６を介して昇圧電圧生成回路５の入力端子に接続されている。昇圧電圧生成回路５の出力電圧Ｖppは前記トランジスタＴr2のゲートに入力されるとともに、ワード線駆動回路を介して、選択されたワード線に供給される。このトランジスタＴr2のバックゲートには、前記基板バイアス電圧Ｖbbが供給されている。尚、前記インバータ６の出力信号の振幅は電源ＶCC（３ｖ）から電源ＶSS（０ｖ）であり、そのしきい値Ｖi は電源ＶCCよりわずかに低いレベル、例えば２．７ｖ程度に設定される。本実施の形態では、固定抵抗Ｒ2 及びトランジスタＴr2が検出部を構成し、インバータ６が活性化信号生成部を構成している。
【００４３】
前記トランジスタＴr2のバックゲートには、前記基板バイアス電圧Ｖbbが供給されているので、ＤＲＡＭを構成するセルトランジスタと同じく、そのしきい値はプロセスのばらつきに関わらず一定となる。
【００４４】
前記トランジスタＴr2のドレイン、即ちノードＮ２の検出電圧としての検出電位Ｖd2は、トランジスタＴr2のしきい値をＶthとすれば、昇圧電圧Ｖpp−しきい値Ｖthと電源Ｖccレベルとのいずれか低い方となる。すると、図４に示すように、検出電位Ｖd2は昇圧電圧Ｖppの上昇にともなって上昇し、電源Ｖccレベルが上限となる。
【００４５】
従って、検出電位Ｖd2が前記しきい値Ｖi に達するまではインバータ６の出力電位ＶppenがＨレベルとなって、昇圧電圧Ｖppが上昇し、検出電位Ｖd2が前記しきい値Ｖi を上回ると出力電位ＶppenがＬレベルとなって、昇圧電圧Ｖppが低下する。このような動作により、昇圧電圧Ｖppはしきい値Ｖi よりトランジスタＴr2のしきい値分高いレベルに収束する。
【００４６】
上記のように構成された基板バイアス生成回路１及びワード線電圧生成回路２では、次に示す作用効果を得ることができる。
（１）モニタ用トランジスタＴr2のしきい値Ｖthは、メモリセル内のセルトランジスタを構成するＮＭＯＳトランジスタのしきい値と等しい値である。ワード線電圧生成回路２において、昇圧電圧Ｖppはインバータのしきい値Ｖi よりトランジスタＴr2のしきい値分高い電圧レベルに収束する。前記しきい値Ｖi を電源Ｖccレベルに近い値に設定することにより、昇圧電圧Ｖppを電源Ｖccレベルよりセルトランジスタのしきい値分高いレベル付近に維持することができる。従って、セルトランジスタのしきい値がばらついても、常に昇圧電圧Ｖppを最適レベルに維持することができる。
（２）必要以上に高い昇圧電圧Ｖppがセルトランジスタのゲートに供給されることはないので、セルトランジスタの劣化を防止することができる。また、ワード線電位の振幅を無用に増大させることがないので、消費電流を低減することができる。
（３）基板バイアス電圧生成回路において、セルトランジスタの特性のばらつきに関わらず、セルトランジスタと同様な特性を備えたトランジスタＴr1のしきい値を一定にする基板バイアス電圧Ｖbbが生成され、その基板バイアス電圧Ｖbbがセルトランジスタのバックゲートに供給される。従って、プロセスのばらつきに関わらず、セルトランジスタのしきい値を一定に維持することができる。
【００４７】
上記実施の形態は以下のように変更して実施してもよい。
○上記実施の形態の固定抵抗Ｒ1 ，Ｒ2 はＭＯＳトランジスタにて構成する等、どのような抵抗素子としてもよい。
【００４８】
○トランジスタＴr2のバックゲートに、図５に示す従来の基板バイアス生成回路で生成される基板バイアス電圧Ｖbbを供給しても、上記（１），（２）と同様の作用効果を得ることができる。
【００４９】
【発明の効果】
以上詳述したように請求項１に記載の発明によれば、昇圧電圧を所定値より第１ＮＭＯＳトランジスタのしきい値分高いレベルに収束させることができる内部電圧生成回路を提供することができる。
【００５０】
又、昇圧電圧を高電位側電源より高いレベルに維持することができる内部電圧生成回路を提供することができる。
【００５１】
又、基板バイアス電圧を第１ＮＭＯＳトランジスタのしきい値が所定値となるように収束させることができる内部電圧生成回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図。
【図２】実施の形態の内部電圧生成回路を示す回路図。
【図３】実施の形態の基板バイアス生成回路の各電位を示す波形図。
【図４】実施の形態のワード線電圧生成回路の各電位を示す波形図。
【図５】従来の基板バイアス生成回路を示す回路図。
【図６】従来の基板バイアス生成回路の各電位を示す波形図。
【図７】従来のワード線電圧生成回路を示す回路図。
【図８】従来のワード線電圧生成回路の各電位を示す波形図。
【符号の説明】
１００          昇圧電圧生成回路
１０１          昇圧電圧検出回路
１０２          検出部
１０３          活性化信号生成部
Ｖpp            昇圧電圧
Ｖd             検出電圧
Ｖbben          活性化信号
【図１】
0004138047.tif 000002
【図２】
0004138047.tif 000003
【図３】
0004138047.tif 000004
【図４】
0004138047.tif 000005
【図５】
0004138047.tif 000006
【図６】
0004138047.tif 000007
【図７】
0004138047.tif 000008
【図８】
0004138047.tif 000009