(57)【特許請求の範囲】
【請求項１】
２つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のデッドタイム期間を長い一定の値とし且つスイッチング周波数を低下させる駆動回路とを備えることを特徴とする電源装置。
【請求項２】
２つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のオン期間を一定に保ちながらデッドタイム期間を長い値とし且つスイッチング周波数を低下させる駆動回路とを備えることを特徴とする電源装置。
【請求項３】
負荷は定電圧負荷であることを特徴とする請求項１または２記載の電源装置。
【請求項４】
負荷は２次電池であることを特徴とする請求項１または２記載の電源装置。
【請求項５】
目標とする出力値は電圧値であることを特徴とする請求項１または２記載の電源装置。
【請求項６】
目標とする出力値は電流値であることを特徴とする請求項１または２記載の電源装置。
【請求項７】
前記インバータ部は、２石プッシュプル共振回路であることを特徴とする請求項１乃至６いずれか記載の電源装置。
【請求項８】
負荷の情報を検出する負荷情報検出部を備え、前記駆動回路は検出した負荷情報に応じて前記インバータ部のスイッチング素子を駆動することを特徴とする請求項１乃至７いずれか記載の電源装置。
【請求項９】
前記駆動回路は、第１の抵抗と、第１のコンデンサと、第２の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第３の抵抗と、第２のコンデンサと，第４の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第１のコンデンサの放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第２のコンデンサの放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオンして第１のコンデンサ，及び第２のコンデンサの各電荷を第１，第２の抵抗，及び第３，第４の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオフして第１のコンデンサ，及び第２のコンデンサの各電荷を第１の抵抗，及び第３の抵抗を介して各々放電させて放電時間を長くすることを特徴とする請求項１乃至８いずれか記載の電源装置。
【請求項１０】
前記駆動回路は、第１の抵抗と、第１のコンデンサと、第２のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第２の抵抗と、第３のコンデンサと、第４のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第１のコンデンサと第２のコンデンサとの並列回路の放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第３のコンデンサと第４のコンデンサとの並列回路の放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオフして第１のコンデンサ，及び第３のコンデンサの各電荷のみ第１の抵抗，及び第２の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオンして第１，第２のコンデンサ及び第３，第４のコンデンサの各電荷を第１の抵抗，及び第２の抵抗を介して各々放電させて放電時間を長くすることを特徴とする請求項１乃至８いずれか記載の電源装置。
【請求項１１】
前記共振コンデンサは複数のコンデンサの並列回路で構成され、前記複数のコンデンサの内１つ以上のコンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記複数のコンデンサ全てに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振切替用のスイッチ部に直列接続しているコンデンサには電流が流れないことを特徴とする請求項１乃至１０いずれか記載の電源装置。
【請求項１２】
前記共振コンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記共振コンデンサに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振コンデンサには電流が流れないことを特徴とする請求項１乃至１０いずれか記載の電源装置。
【請求項１３】
前記インバータ部の２つのスイッチング素子はＦＥＴであり、前記ＦＥＴのゲート端子と前記駆動回路との間に、前記駆動回路が出力する矩形波の駆動信号の立ち上がりを遅らせるフィルター回路を接続したことを特徴とする請求項１乃至１２いずれか記載の電源装置。
【請求項１４】
前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第１のゲート抵抗との直列回路と、第２のゲート抵抗との並列回路で構成され、前記第２のゲート抵抗の抵抗値は前記第１のゲート抵抗の抵抗値より大きいことを特徴とする請求項１３記載の電源装置。
【請求項１５】
前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置した第１のダイオードと第１のゲート抵抗との直列回路と、前記駆動回路から前記ＦＥＴのゲート端子への向きに順方向に配置した第２のダイオードと第２のゲート抵抗との直列回路との並列回路で構成され、前記第２のゲート抵抗の抵抗値は前記第１のゲート抵抗の抵抗値より大きいことを特徴とする請求項１３記載の電源装置。
【請求項１６】
前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第１のゲート抵抗との直列回路と、第２のゲート抵抗と第３のゲート抵抗との直列回路とを並列に接続した回路と、前記第３の抵抗に並列に接続したゲート抵抗短絡用のスイッチ部とで構成され、前記ゲート抵抗短絡用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフすることを特徴とする請求項１３記載の電源装置。
【請求項１７】
前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第１のゲート抵抗との直列回路と、第２のゲート抵抗と、第３のゲート抵抗とゲート抵抗遮断用のスイッチ部との直列回路とを並列に接続した回路で構成され、前記ゲート抵抗遮断用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフすることを特徴とする請求項１３記載の電源装置。
【請求項１８】
前記ＦＥＴのゲート端子とグランドとの間にコンデンサを接続したことを特徴とする請求項１３乃至１７いずれか記載の電源装置。
【請求項１９】
前記ＦＥＴのゲート端子とグランドとの間にコンデンサとコンデンサ接続用のスイッチ部との直列回路を接続し、前記コンデンサ接続用のスイッチ部は、目標とする出力値が所定の値より高い場合オフし、目標とする出力値が所定の値より低い場合オンすることを特徴とする請求項１３乃至１７いずれか記載の電源装置。
【請求項２０】
目標とする出力値が所定の値より高い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を高くし、目標とする出力値が所定の値より低い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を低くする手段を備えたことを特徴とする請求項１乃至１２いずれか記載の電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に工具用の電池パックを充電するのに適した大電流を出力することができる電源装置に関するものである。
【０００２】
【従来の技術】
従来、特に工具用の電池パックを充電するのに適した大電流を出力することができる電源装置では、直流電圧を交流電圧に変換する回路方式としてフォワード型の回路方式が一般的であり、その制御はスイッチング周波数を固定したＰＷＭ制御を行っており、出力が小さい時はＰＷＭ制御のオン幅をいくらでも小さくすることができ、複雑な制御を行う必要がなかった。
【０００３】
【発明が解決しようとする課題】
近年、電源装置の小型化のため共振型電源が出てきているが、出力の制御領域が広くなると、共振条件が満足できない制御領域が存在する。これは、共振できる範囲はトランスに流れる電流、共振コンデンサ、共振インダクタ、電源電圧、デッドタイム等で決まるが、出力が小さくなるとトランスに流れる電流も小さくなっており、共振エネルギーが足りず、そのままでは共振できなくなるためである。このような共振型電源は出力が一定の電源として用いれば十分にメリットがある。しかし出力領域が広い電源として用いる場合は、出力が大きい時はスイッチング素子の損失が少なく、ノイズも小さいが、出力が小さい時は、スイッチング素子の損失、ノイズ共に大きくなってしまうという問題がある。
【０００４】
本発明は、上記事由に鑑みてなされたものであり、その目的は、高効率、低ノイズの共振型の電源装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１の発明は、２つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のデッドタイム期間を長い一定の値とし且つスイッチング周波数を低下させる駆動回路とを備えることを特徴とする。
【０００６】
請求項２の発明は、２つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のオン期間を一定に保ちながらデッドタイム期間を長い値とし且つスイッチング周波数を低下させる駆動回路とを備えることを特徴とする。
【０００７】
請求項３の発明は、請求項１または２の発明において、負荷は定電圧負荷であることを特徴とする。
【０００８】
請求項４の発明は、請求項１または２の発明において、負荷は２次電池であることを特徴とする。
【０００９】
請求項５の発明は、請求項１または２の発明において、目標とする出力値は電圧値であることを特徴とする。
【００１０】
請求項６の発明は、請求項１または２の発明において、目標とする出力値は電流値であることを特徴とする。
【００１１】
請求項７の発明は、請求項１乃至６いずれかの発明において、前記インバータ部は、２石プッシュプル共振回路であることを特徴とする。
【００１２】
請求項８の発明は、請求項１乃至７いずれかの発明において、負荷の情報を検出する負荷情報検出部を備え、前記駆動回路は検出した負荷情報に応じて前記インバータ部のスイッチング素子を駆動することを特徴とする。
【００１３】
請求項９の発明は、請求項１乃至８いずれかの発明において、前記駆動回路は、第１の抵抗と、第１のコンデンサと、第２の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第３の抵抗と、第２のコンデンサと，第４の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第１のコンデンサの放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第２のコンデンサの放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオンして第１のコンデンサ，及び第２のコンデンサの各電荷を第１，第２の抵抗，及び第３，第４の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオフして第１のコンデンサ，及び第２のコンデンサの各電荷を第１の抵抗，及び第３の抵抗を介して各々放電させて放電時間を長くすることを特徴とする。
【００１４】
請求項１０の発明は、請求項１乃至８いずれかの発明において、前記駆動回路は、第１の抵抗と、第１のコンデンサと、第２のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第２の抵抗と、第３のコンデンサと、第４のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第１のコンデンサと第２のコンデンサとの並列回路の放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第３のコンデンサと第４のコンデンサとの並列回路の放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオフして第１のコンデンサ，及び第３のコンデンサの各電荷のみ第１の抵抗，及び第２の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオンして第１，第２のコンデンサ及び第３，第４のコンデンサの各電荷を第１の抵抗，及び第２の抵抗を介して各々放電させて放電時間を長くすることを特徴とする。
【００１５】
請求項１１の発明は、請求項１乃至１０いずれかの発明において、前記共振コンデンサは複数のコンデンサの並列回路で構成され、前記複数のコンデンサの内１つ以上のコンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記複数のコンデンサ全てに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振切替用のスイッチ部に直列接続しているコンデンサには電流が流れないことを特徴とする。
【００１６】
請求項１２の発明は、請求項１乃至１０いずれかの発明において、前記共振コンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記共振コンデンサに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振コンデンサには電流が流れないことを特徴とする。
【００１７】
請求項１３の発明は、請求項１乃至１２いずれかの発明において、前記インバータ部の２つのスイッチング素子はＦＥＴであり、前記ＦＥＴのゲート端子と前記駆動回路との間に、前記駆動回路が出力する矩形波の駆動信号の立ち上がりを遅らせるフィルター回路を接続したことを特徴とする。
【００１８】
請求項１４の発明は、請求項１３の発明において、前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第１のゲート抵抗との直列回路と、第２のゲート抵抗との並列回路で構成され、前記第２のゲート抵抗の抵抗値は前記第１のゲート抵抗の抵抗値より大きいことを特徴とする。
【００１９】
請求項１５の発明は、請求項１３の発明において、前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置した第１のダイオードと第１のゲート抵抗との直列回路と、前記駆動回路から前記ＦＥＴのゲート端子への向きに順方向に配置した第２のダイオードと第２のゲート抵抗との直列回路との並列回路で構成され、前記第２のゲート抵抗の抵抗値は前記第１のゲート抵抗の抵抗値より大きいことを特徴とする。
【００２０】
請求項１６の発明は、請求項１３の発明において、前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第１のゲート抵抗との直列回路と、第２のゲート抵抗と第３のゲート抵抗との直列回路とを並列に接続した回路と、前記第３の抵抗に並列に接続したゲート抵抗短絡用のスイッチ部とで構成され、前記ゲート抵抗短絡用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフすることを特徴とする。
【００２１】
請求項１７の発明は、請求項１３の発明において、前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第１のゲート抵抗との直列回路と、第２のゲート抵抗と、第３のゲート抵抗とゲート抵抗遮断用のスイッチ部との直列回路とを並列に接続した回路で構成され、前記ゲート抵抗遮断用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフすることを特徴とする。
【００２２】
請求項１８の発明は、請求項１３乃至１７いずれかの発明において、前記ＦＥＴのゲート端子とグランドとの間にコンデンサを接続したことを特徴とする。
【００２３】
請求項１９の発明は、請求項１３乃至１７いずれかの発明において、前記ＦＥＴのゲート端子とグランドとの間にコンデンサとコンデンサ接続用のスイッチ部との直列回路を接続し、前記コンデンサ接続用のスイッチ部は、目標とする出力値が所定の値より高い場合オフし、目標とする出力値が所定の値より低い場合オンすることを特徴とする。
【００２４】
請求項２０の発明は、請求項１乃至１２いずれかの発明において、目標とする出力値が所定の値より高い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を高くし、目標とする出力値が所定の値より低い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を低くする手段を備えたことを特徴とする。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２６】
まず本発明の電源装置の基本構成を図１に示し、交流電源ＡＣを整流する整流ブリッジＢ１と、整流出力を平滑する電解コンデンサＣ１と、電解コンデンサＣ１の負電圧側に各ソース端子を接続したＦＥＴであるスイッチング素子ＦＥＴ１，ＦＥＴ２、スイッチング素子ＦＥＴ１，ＦＥＴ２の各ドレイン端子間に接続し、接続点を電解コンデンサＣ１の正電圧側に接続したインダクタＬ１，Ｌ２の直列回路及び共振コンデンサＣ２，Ｃ３の直列回路、インダクタＬ１，Ｌ２と磁気結合したインダクタＬ３，Ｌ４の直列回路を備える２石プッシュプル共振回路からなり、電解コンデンサＣ１で平滑した直流出力を高周波出力に変換する共振型のインバータ部５と、インダクタＬ３，Ｌ４の直列回路の各端にアノードを接続し、カソード同士を接続したダイオードＤ１，Ｄ２からなる整流部８と、ダイオードＤ１，Ｄ２の接続点に一端を接続したチョークコイルＬ５、及びチョークコイルＬ５の他端とインダクタＬ３，Ｌ４の接続点との間に接続した平滑用のコンデンサＣ４からなる平滑部９と、コンデンサＣ４両端の直流電圧を印加されてインバータ部５の出力を供給される負荷１と、負荷１に供給する出力の情報を検知する出力検知回路２と、目標出力値に応じてスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを切替え、出力検知回路２で検知した出力情報に応じてスイッチング素子ＦＥＴ１，ＦＥＴ２のスイッチング周波数を制御する出力制御回路３と、出力制御回路３からのスイッチング周波数及びデッドタイムを制御するための信号を絶縁・伝達するフォトカプラＰＣ１，ＰＣ２と、出力制御回路３によりフォトカプラＰＣ１，ＰＣ２を介してスイッチング周波数及びデッドタイムを制御されてスイッチング素子ＦＥＴ１，ＦＥＴ２を駆動するスイッチング制御駆動回路４とから構成される。
【００２７】
次に図１に示す基本構成の回路動作について説明する。交流電源ＡＣの出力を整流ブリッジＢ１で整流し電解コンデンサＣ１で平滑した直流電圧をスイッチング素子ＦＥＴ１，ＦＥＴ２が交互にオン・オフすることによって、スイッチング素子ＦＥＴ１がオンしている時はインダクタＬ１に電流を流してインダクタＬ３に電圧を誘起させ、スイッチング素子ＦＥＴ２がオンしている時はインダクタＬ２に電流を流してインダクタＬ４に電圧を誘起させる。インダクタＬ３，Ｌ４の誘起電圧をダイオードＤ１，Ｄ２で整流し、チョークコイルＬ５、コンデンサＣ４で平滑した直流電圧を出力検知回路２を介して負荷１に印加する。このとき、スイッチング素子ＦＥＴ１，ＦＥＴ２は同時にオンすることがないように共にオフとなるデッドタイムを一定として周波数制御を行っている。
【００２８】
ここで、出力制御回路３は出力検知回路２によって検知した負荷１への出力値が目標出力値になるようにフォトカプラＰＣ１の増幅領域を利用してスイッチング制御駆動回路４に周波数設定の信号を伝達することによって、スイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のスイッチング周波数を制御して負荷１への出力値を目標出力値に近付けている。
【００２９】
また、スイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムは、出力制御回路３が設定切替用のスイッチであるフォトカプラＰＣ２をオン・オフすることによって長いデッドタイムと短いデッドタイムとを切替えることができ、目標出力値が所定の値より高い場合（出力電流値が数Ａよりも高い場合）はフォトカプラＰＣ２がオンすることによってスイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを短くしてゼロ電圧スイッチングを行い、そして、この短いデッドタイムでは出力を下げることができない領域、即ち目標出力値が所定の値より低い場合（出力電流値が数Ａよりも低い場合）はフォトカプラＰＣ２がオフすることによってスイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを長くする。さらに各々の場合で出力制御回路３が、フォトカプラＰＣ１を介してスイッチング素子ＦＥＴ１，ＦＥＴ２のスイッチング周波数を変更することによってより広範囲な出力を制御することができる。
【００３０】
以下、この図１に示す回路構成を基本構成とする具体的な実施形態を示す。
【００３１】
（実施形態１）
図２に示す本実施形態の構成は、図１に示す基本構成と略同様であり、同様の構成には同一の符号を付して説明は省略する。本実施形態では、負荷１の負荷情報、例えば電圧、温度等の情報を検出する負荷情報検出部７とマイコン６とを備えている。マイコン６は、負荷情報検出部７が検出した負荷情報に応じて設定した目標出力値を出力制御回路３に伝達し、出力制御回路３は、出力検知回路２によって検知した負荷１への出力値がその目標出力値になるようにフォトカプラＰＣ１の増幅領域を利用してスイッチング制御駆動回路４に周波数設定の信号を伝達することによって、スイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のスイッチング周波数を制御する。
【００３２】
また、スイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムの切替えは、マイコン６によって図１に示す基本構成の回路と同様に行う。
【００３３】
次に、スイッチング制御駆動回路４の具体的な回路構成について説明する。抵抗Ｒ１，Ｒ２，コンデンサＣ５の並列回路、及び抵抗Ｒ３，Ｒ４，コンデンサＣ６の並列回路の各一端はトランジスタＱ１のエミッタ端子に接続し、トランンジスタＱ１のベース、コレクタ端子は共に制御電圧に接続している。抵抗Ｒ２，Ｒ４，コンデンサＣ５，Ｃ６の各他端はグランドレベルに接続し、抵抗Ｒ１，Ｒ３の各他端はフォトカプラＰＣ２の出力トランジスタのコレクタ端子に接続している。ヒステリシス特性を持つコンパレータ４０は反転入力にコンデンサＣ５の電圧を入力し、非反転入力は定電圧源Ｅ１に接続し、ヒステリシス特性を持つコンパレータ４１は反転入力にコンデンサＣ６の電圧を入力し、非反転入力は定電圧源Ｅ２に接続している。また、抵抗Ｒ１，Ｒ２，コンデンサＣ５の並列回路の一端は抵抗Ｒ５を介してフォトカプラＰＣ１の出力トランジスタのコレクタ端子に接続している。
【００３４】
コンパレータ４０の出力は、一方の入力をグランドレベルに接続したＮＯＲ論理ＩＣ４２の他方の入力に接続し、トランジスタＱ２は、コレクタ端子を制御電圧に接続し、エミッタ端子をグランドレベルに接続し、ベース端子を論理ＩＣ４２の出力に接続している。ＮＯＲ論理ＩＣ４３の負論理入力には論理ＩＣ４２の出力が接続し、正論理入力にはコンパレータ４１の出力が接続している。
【００３５】
分周回路４４の入力、及びＡＮＤ論理ＩＣ４５，４６の負論理入力には論理ＩＣ４３の出力が接続し、論理ＩＣ４５の正論理入力には分周回路４４の出力Ｑが接続し、論理ＩＣ４６の正論理入力には分周回路４４の出力Ｑｂａｒが接続している。
【００３６】
スイッチング制御駆動回路４の出力部は、トランジスタＱ３，Ｑ４のトーテムポール出力回路、及びトランジスタＱ５，Ｑ６のトーテムポール出力回路で構成され、論理ＩＣ４５，４６の各正論理出力がトランジスタＱ３，Ｑ５の各ベース端子に接続し、各負論理出力がトランジスタＱ４，Ｑ６の各ベース端子に接続している。トランジスタＱ３のエミッタ端子とトランジスタＱ４のコレクタ端子との接続点はゲート抵抗Ｒ６を介してスイッチング素子ＦＥＴ２のゲート端子に接続し、トランジスタＱ５のエミッタ端子とトランジスタＱ６のコレクタ端子との接続点はゲート抵抗Ｒ７を介してスイッチング素子ＦＥＴ１のゲート端子に接続している。
【００３７】
次に、このスイッチング制御駆動回路４の動作について説明する。まずコンデンサＣ５は、制御電圧によってベース電流が流れるトランジスタＱ１のコレクタ−エミッタを介して制御電圧で充電される。コンパレータ４０はヒステリシス特性を持っており、コンデンサＣ５の両端電圧Ｖ１がコンパレータ４０の高点スレッシュホールド値Ｖｔｈ１を超えると、コンパレータ４０の出力がＬレベルになり、論理ＩＣ４２の出力がＨレベルになり、トランジスタＱ２はベース電流が流れてオンして、トランジスタＱ１はベース電流が流れなくなりオフする。
【００３８】
すると、コンデンサＣ５は、フォトカプラＰＣ２がオフした状態では抵抗Ｒ２、及び抵抗Ｒ５とフォトカプラＰＣ１との直列回路を介して放電し、フォトカプラＰＣ２がオンした状態では抵抗Ｒ２、抵抗Ｒ５とフォトカプラＰＣ１との直列回路、及び抵抗Ｒ１とフォトカプラＰＣ２との直列回路を介して放電し、電圧Ｖ１がコンパレータ４０の低点スレッシュホールド値Ｖｔｈ２より低くなると、コンパレータ４０の出力はＨレベルになり、論理ＩＣ４２の出力がＬレベルになり、トランジスタＱ２はベース電流が流れなくなってオフし、トランジスタＱ１はベース電流が流れてオンして、コンデンサＣ５は再びトランジスタＱ１のコレクタ−エミッタを介して制御電圧で充電される。以後この動作を繰り返し、このコンデンサＣ５の充放電の周期によってスイッチング素子ＦＥＴ１，ＦＥＴ２のスイッチング周波数を決定している。
【００３９】
また、コンデンサＣ６も、トランジスタＱ１のコレクタ−エミッタを介して制御電圧でコンデンサＣ５と同時に充電される。コンパレータ４１はヒステリシス特性を持っており、コンデンサＣ６の両端電圧Ｖ２がコンパレータ４１の高点スレッシュホールド値Ｖｔｈ１（コンパレータ４０と同値）を超えると、コンパレータ４１の出力がＬレベルになる。そして、前述のコンデンサＣ５の充放電動作によってトランジスタＱ１がオフすると、コンデンサＣ６は、フォトカプラＰＣ２がオフした状態では抵抗Ｒ４を介して放電し、フォトカプラＰＣ２がオンした状態では抵抗Ｒ４、及び抵抗Ｒ３とフォトカプラＰＣ２との直列回路を介して放電し、電圧Ｖ２がコンパレータ４１の低点スレッシュホールド値Ｖｔｈ２（コンパレータ４０と同値）より低くなると、コンパレータ４１の出力はＨレベルになる。このコンパレータ４１の出力によってスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを決定している。
【００４０】
そして、前述のコンデンサＣ５の充放電動作によってトランジスタＱ１がオンすると、コンデンサＣ６は再びトランジスタＱ１のコレクタ−エミッタを介して制御電圧で充電され、以後この動作を繰り返す。
【００４１】
したがって、スイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムの長さはマイコン６から伝達される信号によりフォトカプラＰＣ２をオン・オフすることによって切替えることができる。マイコン６は、目標出力値が所定の値より高い場合、フォトカプラＰＣ２をオンすることによって抵抗Ｒ１，Ｒ３がグランドレベルに接続される。まず抵抗Ｒ３がグランドレベルに接続されることにより、デッドタイムを決定するコンデンサＣ６の容量値には変化はないが、放電時の抵抗値が抵抗Ｒ３，Ｒ４の並列抵抗値となり、コンデンサＣ６の電圧Ｖ２の放電時間が短くなるので、デッドタイムは、抵抗Ｒ３がグランドレベルに接続されていない状態より短く設定することができ、さらにゼロ電圧スイッチングを行って、高出力の制御を行うことができる。また、抵抗Ｒ１がグランドレベルに接続されることによって高出力に最適な最低スイッチング周波数が設定されている。
【００４２】
次に、この短いデッドタイムでは出力を下げることができない領域、即ち目標出力値が所定の値より低い場合は、フォトカプラＰＣ２をオフすることによって抵抗Ｒ１，Ｒ３がグランドレベルに接続されていない状態になる。まず抵抗Ｒ３がグランドレベルに接続されないことにより、デッドタイムを決定するコンデンサＣ６の容量値には変化はないが、放電時の抵抗値が抵抗Ｒ４のみとなり、コンデンサＣ６の電圧Ｖ２の放電時間が長くなるので、デッドタイムは、抵抗Ｒ３がグランドレベルに接続されている状態より長く設定することができ、また、抵抗Ｒ１がグランドレベルに接続されていないことによって低出力に最適な最低スイッチング周波数が設定され、このとき（低出力）の最低スイッチング周波数は抵抗Ｒ１がグランドレベルに接続している（高出力）ときの最低スイッチング周波数よりも低くなる。
【００４３】
このように出力が小さくなって共振条件が合わずにゼロ電圧スイッチングができない低出力時は、共振動作をさせずに、デッドタイムを長く、最低スイッチング周波数を低くすることによって、低出力の制御を低損失、低ノイズで行い、制御領域を広げることができる。
【００４４】
そして、目標出力値が所定の値より高い場合、目標出力値が所定の値より低い場合のどちらの場合でも出力検知回路２は負荷１への出力値を検知し、出力制御回路３は、出力検知回路２によって検知した負荷１への出力値がマイコン６から伝達された目標出力値になるように、フォトカプラＰＣ１の増幅領域を利用して連続的にスイッチング制御駆動回路４に信号を伝達する。本実施形態では、出力値が目標出力値を超えている場合は、フォトカプラＰＣ１の増幅領域を利用してコンデンサＣ５から抜く電流量を増やして、コンデンサＣ５の両端電圧Ｖ１の放電時間を速めてスイッチング周波数を上げることによって出力値を減らし、出力値が目標出力値に満たない場合は、フォトカプラＰＣ１の増幅領域を利用してコンデンサＣ５から抜く電流量を減らして、コンデンサＣ５の両端電圧Ｖ１の放電時間を遅らせてスイッチング周波数を下げることによって出力値を増やし、出力値の平均値を目標出力値に極めて近付けることができる。
【００４５】
ここで、図３にこのスイッチング制御駆動回路４のＡ部：コンデンサＣ５の両端電圧、Ｂ部：コンパレータ４０の出力電圧、Ｃ部：コンデンサＣ６の両端電圧、Ｄ部：コンパレータ４１の出力電圧、Ｅ部：論理ＩＣ４３の出力電圧、Ｆ部：分周回路４４の出力Ｑの電圧、Ｇ部：分周回路４４の出力Ｑｂａｒの電圧、Ｈ：スイッチング素子ＦＥＴ２の駆動電圧、Ｉ：スイッチング素子ＦＥＴ１の駆動電圧の各波形を示す。本実施形態では、スイッチング周波数を決定するコンデンサＣ５の両端電圧Ｖ１（Ａ部の電圧波形）が放電時に低点スレッシュホールド値Ｖｔｈ２になる前に、デッドタイムを決定するコンデンサＣ６の両端電圧Ｖ２（Ｃ部の電圧）が低点スレッシュホールド値Ｖｔｈ２になるように抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の各抵抗値を選択しており、スイッチング周波数に関わらずスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムは一定となって、スイッチング素子ＦＥＴ１，ＦＥＴ２の各駆動電圧（Ｉ部，Ｈ部の電圧波形）は交互にオン・オフしている。
【００４６】
このときのスイッチング素子ＦＥＴ１，ＦＥＴ２の各駆動信号（Ｉ部，Ｈ部の電圧波形）の拡大波形を図４（ａ），（ｂ）、図５（ａ），（ｂ）に示す。設定した目標出力値が所定の値より高い場合はフォトカプラＰＣ２をオンすることによってスイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを短くしてゼロ電圧スイッチングを行い、このときのスイッチング素子ＦＥＴ１，ＦＥＴ２の各駆動信号の波形は、スイッチング周波数が低い場合の波形を図４（ａ）に、スイッチング周波数が高い場合の波形を図４（ｂ）に示すように、短いデッドタイムＴ０となり、スイッチング周波数に関わらずデッドタイムＴ０は一定となり、オンタイムはスイッチング周波数が高いほど短くなっている。
【００４７】
そして、この短いデッドタイムＴ０では出力を下げることができない領域、即ち目標出力値が所定の値より低い場合はフォトカプラＰＣ２をオフすることによってスイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを長くし、このときのスイッチング素子ＦＥＴ１，ＦＥＴ２の各駆動信号の波形は、スイッチング周波数が低い場合の波形を図５（ａ）に、スイッチング周波数が高い場合の波形を図５（ｂ）に示すように、デッドタイムＴ１はデッドタイムＴ０より長くなっており、スイッチング周波数に関わらずデッドタイムＴ１は一定となり、オンタイムはスイッチング周波数が高いほど短くなっている。このような制御を行う本実施形態では、より広範囲な出力を制御することが可能となる。
【００４８】
次に、設定した目標出力値が所定の値より低い場合（スイッチング制御駆動回路４がフォトカプラＰＣ２をオフしてスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを長くした場合）に、デッドタイムを決定するコンデンサＣ６の両端電圧Ｖ２（Ｃ部の電圧）が放電時に低点スレッシュホールド値Ｖｔｈ２になる前に、スイッチング周波数を決定するコンデンサＣ５の両端電圧Ｖ１（Ａ部の電圧波形）が低点スレッシュホールド値Ｖｔｈ２になるように抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の各抵抗値を選択した場合の動作について説明する。この場合のスイッチング制御駆動回路４のＡ部：コンデンサＣ５の両端電圧、Ｂ部：コンパレータ４０の出力電圧、Ｃ部：コンデンサＣ６の両端電圧、Ｄ部：コンパレータ４１の出力電圧、Ｅ部：論理ＩＣ４３の出力電圧、Ｆ部：分周回路４４の出力Ｑの電圧、Ｇ部：分周回路４４の出力Ｑｂａｒの電圧、Ｈ：スイッチング素子ＦＥＴ２の駆動電圧、Ｉ：スイッチング素子ＦＥＴ１の駆動電圧の各波形を図６に示す。
【００４９】
図６においては、スイッチング素子ＦＥＴ１，ＦＥＴ２の駆動信号のオンタイムＴ２は、コンデンサＣ５に充電される電圧が低点スレッシュホールド値Ｖｔｈ２から高点スレッシュホールド値Ｖｔｈ１に達するまでの時間で決定されて常に一定の状態になり、オンタイムＴ２が一定で、フォトカプラＰＣ１の増幅領域を利用してコンデンサＣ５から抜く電流量によってデッドタイムが可変の状態になる。
【００５０】
このときのスイッチング素子ＦＥＴ１，ＦＥＴ２の各駆動信号（Ｉ部，Ｈ部の電圧波形）の拡大波形を図７（ａ），（ｂ）、図８（ａ），（ｂ）に示す。設定した目標出力値が所定の値より高い場合はフォトカプラＰＣ２をオンすることによって、前記同様にスイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを短くしてゼロ電圧スイッチングを行い、このときのスイッチング素子ＦＥＴ１，ＦＥＴ２の各駆動信号の波形は、スイッチング周波数が低い場合の波形を図７（ａ）に、スイッチング周波数が高い場合の波形を図７（ｂ）に示すように、短いデッドタイムＴ０となり、スイッチング周波数に関わらずデッドタイムＴ０は一定となり、オンタイムはスイッチング周波数が高いほど短くなっている。
【００５１】
次に、この短いデッドタイムＴ０では出力を下げることができない領域、即ち目標出力値が所定の値より低い場合はフォトカプラＰＣ２をオフすることによってスイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のオンタイムを一定にし、このときのスイッチング素子ＦＥＴ１，ＦＥＴ２の各駆動信号の波形は、スイッチング周波数が低い場合の波形を図８（ａ）に、スイッチング周波数が高い場合の波形を図８（ｂ）に示すように、スイッチング周波数に関わらずオンタイムＴ２は一定となっており、デッドタイムはスイッチング周波数が高いほど短くなっている。
【００５２】
このような制御方法では、目標出力値が所定の値より高い時で、出力値が目標出力値を超えている場合、出力制御回路３は、フォトカプラＰＣ１の増幅領域を利用してコンデンサＣ５から抜く電流量を増やして、コンデンサＣ５の両端電圧Ｖ１の放電時間を速めてスイッチング周波数を上げることによって出力値を減らし、出力値が目標出力値に満たない場合は、フォトカプラＰＣ１の増幅領域を利用してコンデンサＣ５から抜く電流量を減らして、コンデンサＣ５の両端電圧Ｖ１の放電時間を遅らせてスイッチング周波数を下げることによって出力値を増やし、出力値の平均値を目標出力値に極めて近付けることができる。
【００５３】
そして、目標出力値が所定の値より低い時で、出力値が目標出力値を超えている場合、フォトカプラＰＣ１の増幅領域を利用してコンデンサＣ５から抜く電流量を減らして、コンデンサＣ５の両端電圧Ｖ１の放電時間を遅らせてスイッチング周波数を下げることによって出力値を減らし、出力値が目標出力値に満たない場合は、フォトカプラＰＣ１の増幅領域を利用してコンデンサＣ５から抜く電流量を増やして、コンデンサＣ５の両端電圧Ｖ１の放電時間を速めてスイッチング周波数を上げることによって出力値を増やし、出力値の平均値を目標出力値に極めて近付けることができる。
【００５４】
なお、負荷１を定電圧負荷とした場合は、出力検知回路２は負荷１への出力電圧を検知し、出力電圧が定電圧になるように本実施形態の出力制御を行い、負荷１を２次電池とした場合は、出力検知回路２は負荷１への出力電流を検知し、出力電流が目標出力値になるように本実施形態の出力制御を行う。また、定電圧負荷、２次電池ともにリプル電流の影響を受けにくく、出力側の整流部８を小型化することができる。
【００５５】
（実施形態２）
本実施形態は、図９にその構成を示すように、実施形態１を示す図２のスイッチング制御駆動回路４の最低スイッチング周波数を切替えるための抵抗Ｒ１とデッドタイムを切替えるための抵抗Ｒ３との代わりに、最低スイッチング周波数を切替えるためのコンデンサＣ７とデッドタイムを切替えるためのコンデンサＣ８と、コンデンサＣ７，Ｃ８に直列に接続したスイッチＳＷ１と、フォトカプラＰＣ２の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗Ｒ９とを備え、抵抗Ｒ９とフォトカプラＰＣ２との接続点をスイッチＳＷ１の駆動端に接続したものである。なお、実施形態１と同様の構成には同一の符号を付して説明は省略する。
【００５６】
本実施形態においても、スイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムの長さはマイコン６から伝達される信号によりフォトカプラＰＣ２をオン・オフすることによって切替えることができる。目標出力値が所定の値より高い場合はフォトカプラＰＣ２をオンすることによってスイッチＳＷ１がオフして、コンデンサＣ７，Ｃ８がグランドレベルに接続されていない状態になる。まずコンデンサＣ８がグランドレベルに接続されていない状態になることにより、放電時の抵抗となる抵抗Ｒ４の抵抗値には変化はないが、放電されるコンデンサがコンデンサＣ６のみとなり、コンデンサＣ６の電圧Ｖ２の放電時間がコンデンサＣ８の容量の分だけ短くなるので、デッドタイムは、コンデンサＣ８がグランドレベルに接続している状態より短く設定することができ、さらにゼロ電圧スイッチングを行って、高出力の制御を行うことができる。また、コンデンサＣ７がグランドレベルに接続されないことによって高出力に最適な最低スイッチング周波数が設定されている。
【００５７】
次に、この短いデッドタイムでは出力を下げることができない領域、即ち目標出力値が所定の値より低い場合は、フォトカプラＰＣ２をオフすることによってスイッチＳＷ１がオンして、コンデンサＣ７，Ｃ８がグランドレベルに接続されている状態になる。まずコンデンサＣ８がグランドレベルに接続されることにより、放電時の抵抗となる抵抗Ｒ４の抵抗値には変化はないが、放電されるコンデンサがコンデンサＣ６，Ｃ８の並列回路となり、コンデンサＣ６の電圧Ｖ２の放電時間がコンデンサＣ８の容量の分だけ長くなるので、デッドタイムは、コンデンサＣ８がグランドレベルに接続されていない状態より長く設定することができ、また、コンデンサＣ７がグランドレベルに接続されていることによって低出力に最適な最低スイッチング周波数が設定され、このとき（低出力）の最低スイッチング周波数はコンデンサＣ７がグランドレベルに接続していない（高出力）ときの最低スイッチング周波数よりも低くなる。
【００５８】
このように出力が小さくなって共振条件が合わずにゼロ電圧スイッチングができない低出力時は、共振動作をさせずに、デッドタイムを長く、最低スイッチング周波数を低くすることによって、低出力の制御を低損失、低ノイズで行い、制御領域を広げることができる。
【００５９】
そして、目標出力値が所定の値より高い場合、目標出力値が所定の値より低い場合のどちらの場合でも出力検知回路２は負荷１への出力値を検知し、出力制御回路３は、出力検知回路２によって検知した負荷１への出力値がマイコン６から伝達された目標出力値になるように、フォトカプラＰＣ１の増幅領域を利用して連続的にスイッチング制御駆動回路４に信号を伝達する。その動作は実施形態１と同様であり、説明は省略する。
【００６０】
（実施形態３）
本実施形態は、図１０にその構成を示すように、実施形態１を示す図１の電源装置に、共振コンデンサＣ２，Ｃ３に並列に各々接続される共振コンデンサＣ９と共振切替用のスイッチであるスイッチング素子ＦＥＴ３との直列回路、及び共振コンデンサＣ１０と共振切替用のスイッチであるスイッチング素子ＦＥＴ４との直列回路と、マイコン６からの信号を入力されるフォトカプラＰＣ３と、フォトカプラＰＣ３の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗Ｒ８とを備え、抵抗Ｒ８とフォトカプラＰＣ３との接続点をスイッチング素子ＦＥＴ３，４のゲート端子に接続したものである。なお、実施形態１と同様の構成には同一の符号を付して説明は省略する。
【００６１】
本実施形態においては、実施形態１の動作に加えて、目標出力値が所定の値より高い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオフさせて、スイッチング素子ＦＥＴ３，４をオンさせることにより、共振コンデンサの容量がコンデンサＣ２にコンデンサＣ９を加えた容量、及びコンデンサＣ３にコンデンサＣ１０を加えた容量となる。これは、高出力時の共振条件に適した共振コンデンサの容量にすることができ、さらにゼロ電圧スイッチングを行って、スイッチングロスを低減することができる。
【００６２】
次に、この短いデッドタイムでは出力を下げることができない領域、即ち目標出力値が所定の値より低い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオンさせて、スイッチング素子ＦＥＴ３，４をオフさせることにより、共振コンデンサの容量がコンデンサＣ２、及びコンデンサＣ３のみの容量となる。これは、低出力時に適した共振コンデンサの容量にすることができ、スイッチングロスを低減することができる。
【００６３】
そして、目標出力値が所定の値より高い場合、目標出力値が所定の値より低い場合のどちらの場合でも出力検知回路２は負荷１への出力値を検知し、出力制御回路３は、出力検知回路２によって検知した負荷１への出力値がマイコン６から伝達された目標出力値になるように、フォトカプラＰＣ１の増幅領域を利用して連続的にスイッチング制御駆動回路４に信号を伝達する。その動作は実施形態１と同様であり、説明は省略する。
【００６４】
（実施形態４）
本実施形態は、図１１にその構成を示すように、実施形態１を示す図２の電源装置に、共振コンデンサＣ２，Ｃ３に各々直列接続した共振切替用のスイッチであるスイッチング素子ＦＥＴ３，ＦＥＴ４と、マイコン６からの信号を入力されるフォトカプラＰＣ３と、フォトカプラＰＣ３の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗Ｒ８とを備え、抵抗Ｒ８とフォトカプラＰＣ３との接続点をスイッチング素子ＦＥＴ３，４のゲート端子に接続したものである。なお、実施形態１と同様の構成には同一の符号を付して説明は省略する。
【００６５】
本実施形態においては、実施形態１の動作に加えて、目標出力値が所定の値より高い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオフさせて、スイッチング素子ＦＥＴ３，４をオンさせることにより、共振コンデンサＣ２，Ｃ３がインダクタＬ１，Ｌ２に各々並列接続される。これは、高出力時の共振条件に適した共振コンデンサの容量にすることができ、さらにゼロ電圧スイッチングを行って、スイッチングロスを低減することができる。
【００６６】
次に、この短いデッドタイムでは出力を下げることができない領域、即ち目標出力値が所定の値より低い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオンさせて、スイッチング素子ＦＥＴ３，４をオフさせることにより、共振コンデンサＣ２，Ｃ３をインダクタＬ１，Ｌ２に各々並列接続していない状態にして、スイッチングロスを低減することができる。
【００６７】
そして、目標出力値が所定の値より高い場合、目標出力値が所定の値より低い場合のどちらの場合でも出力検知回路２は負荷１への出力値を検知し、出力制御回路３は、出力検知回路２によって検知した負荷１への出力値がマイコン６から伝達された目標出力値になるように、フォトカプラＰＣ１の増幅領域を利用して連続的にスイッチング制御駆動回路４に信号を伝達する。その動作は実施形態１と同様であり、説明は省略する。
【００６８】
（実施形態５）
本実施形態は、図１２にその構成を示すように、実施形態１を示す図２の電源装置のスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子とスイッチング制御駆動回路４との間にフィルター回路ＦＩＬ１，ＦＩＬ２を各々接続したものである。なお、実施形態１と同様の構成には同一の符号を付して説明は省略する。
【００６９】
本実施形態において、スイッチング制御駆動回路４は、デッドタイム一定の周波数制御の状態から、さらにフォトカプラＰＣ１を介してコンデンサＣ５から抜く電流量を多くしていき、デッドタイムを決定するコンデンサＣ６の両端電圧Ｖ２が放電時に低点スレッシュホールド値Ｖｔｈ２になる前に、スイッチング周波数を決定するコンデンサＣ５の両端電圧Ｖ１が低点スレッシュホールド値Ｖｔｈ２になると、実施形態１で説明したように、スイッチング制御駆動回路４は、スイッチング素子ＦＥＴ１，２をオンタイム一定で駆動するため、これ以上オンタイムを短くすることができなくなる。
【００７０】
このような場合、スイッチング制御駆動回路４が出力する矩形波の駆動信号がフィルター回路ＦＩＬ１，ＦＩＬ２を通過することにより、スイッチング素子ＦＥＴ１，ＦＥＴ２への駆動信号の立ち上がりを遅らせることができる。図１３（ａ）にスイッチングのオンタイムが長い場合におけるフィルター回路ＦＩＬ１，ＦＩＬ２通過前の駆動信号の波形（Ｈ，又はＩ部の電圧波形）とフィルター回路ＦＩＬ１，ＦＩＬ２通過後の駆動信号の波形図（Ｊ，又はＫ部の電圧波形）を示し、図１３（ｂ）にスイッチングのオンタイムが最も短い場合におけるフィルター回路ＦＩＬ１，ＦＩＬ２通過前の駆動信号の波形（Ｈ，又はＩ部の電圧波形）とフィルター回路ＦＩＬ１，ＦＩＬ２通過後の駆動信号の波形図（Ｊ，又はＫ部の電圧波形）を示す。そして図１３（ａ）に示すようにスイッチングのオンタイムが長い場合には、Ｈ，Ｉ部の駆動信号波形に対してＪ，Ｋ部の駆動信号波形は遅れて立ち上がり、スイッチング素子ＦＥＴ１，ＦＥＴ２がオンするゲート電圧Ｖｇに達したところでスイッチング素子ＦＥＴ１，２は実際にオンする。
【００７１】
図１３（ｂ）に示すようにスイッチングのオンタイムが最も短い場合には、遅れて立ち上がったＪ，Ｋ部の駆動信号波形は、スイッチング素子ＦＥＴ１，ＦＥＴ２がオンするゲート電圧Ｖｇにまで立ち上がらず、スイッチング素子ＦＥＴ１，２は実際にはオンしない。このように本実施形態ではスイッチング素子ＦＥＴ１，２の駆動信号を広範囲に制御して、ゼロ出力から高出力までの広範囲な制御を行うことができる。
【００７２】
次にフィルター回路ＦＩＬ１，２の構成例について説明する。まずフィルター回路ＦＩＬ１，２の第１の構成例として図１４に示すように、スイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子からスイッチング制御駆動回路４への向きに順方向に配置したダイオードＤｇ１とゲート抵抗Ｒｇ１との直列回路と、ゲート抵抗Ｒｇ２とを並列に接続して構成すれば、ターンオン時にスイッチング制御駆動回路４からスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子への向きに流れる電流は、ゲート抵抗Ｒｇ２のみを流れ、ターンオフ時にスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子からスイッチング制御駆動回路４への向きに流れる電流は、ダイオードＤｇ１とゲート抵抗Ｒｇ１との直列回路と、ゲート抵抗Ｒｇ２とを並列に接続した回路を流れて、ゲート抵抗Ｒｇ２の抵抗値をゲート抵抗Ｒｇ１の抵抗値よりも大きくすることにより、ターンオン時には駆動信号のオン信号の立ち上がりを遅らせ、ターンオフ時には即座にオフさせることができる。
【００７３】
また、フィルター回路ＦＩＬ１，２の第２の構成例として図１５に示すように、スイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子からスイッチング制御駆動回路４への向きに順方向に配置したダイオードＤｇ１とゲート抵抗Ｒｇ１との直列回路と、スイッチング制御駆動回路４からスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子への向きに順方向に配置したダイオードＤｇ２とゲート抵抗Ｒｇ２との直列回路とを並列に接続して構成すれば、ターンオン時にスイッチング制御駆動回路４からスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子への向きに流れる電流は、ダイオードＤｇ２とゲート抵抗Ｒｇ２との直列回路を流れ、ターンオフ時にスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子からスイッチング制御駆動回路４への向きに流れる電流は、ダイオードＤｇ１とゲート抵抗Ｒｇ１との直列回路を流れて、ゲート抵抗Ｒｇ２の抵抗値をゲート抵抗Ｒｇ１の抵抗値よりも大きくすれば、ターンオン時には駆動信号のオン信号の立ち上がりを遅らせ、ターンオフ時には即座にオフさせることができる。
【００７４】
（実施形態６）
本実施形態は、図１６にその構成を示すように、実施形態５を示す図１２の電源装置のスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子とスイッチング制御駆動回路４との間に接続したフィルター回路ＦＩＬ１，ＦＩＬ２を、スイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子からスイッチング制御駆動回路４への向きに順方向に各々配置したダイオードＤｇ１，Ｄｇ１１とゲート抵抗Ｒｇ１，Ｒｇ１１との各直列回路と、ゲート抵抗Ｒｇ２，Ｒｇ１２とゲート抵抗Ｒｇ３，Ｒｇ１３との各直列回路とを並列に接続し、ゲート抵抗Ｒｇ３，Ｒｇ１３に並列にゲート抵抗短絡用のスイッチとしてトランジスタＱ７，Ｑ８を接続して構成し、マイコン６からの信号を入力されるフォトカプラＰＣ３と、フォトカプラＰＣ３の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗Ｒ８とを備え、抵抗Ｒ８とフォトカプラＰＣ３との接続点をトランジスタＱ７，Ｑ８の各ベース端子に接続したものである。なお、実施形態５と同様の構成には同一の符号を付して説明は省略する。
【００７５】
本実施形態においては、実施形態１の動作に加えて、目標出力値が所定の値より高い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオフさせて、トランジスタＱ７，Ｑ８をオンさせることにより、ターンオン時にスイッチング制御駆動回路４からスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子への向きに流れる電流は、抵抗Ｒｇ２，Ｒｇ１２とトランジスタＱ７，Ｑ８との各直列回路を流れ、抵抗Ｒｇ２，Ｒｇ１２の各抵抗値のみで制限される。目標出力値が所定の値より低い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオンさせて、トランジスタＱ７，Ｑ８をオフさせることにより、ターンオン時にスイッチング制御駆動回路４からスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子への向きに流れる電流は、抵抗Ｒｇ２，Ｒｇ１２と抵抗Ｒｇ３，Ｒｇ１３との各直列回路を流れ、抵抗Ｒｇ２，Ｒｇ１２と抵抗Ｒｇ３，Ｒｇ１３との各直列抵抗値で制限される。またフォトカプラＰＣ３のオン・オフに関わらずスイッチング素子ＦＥＴ１，ＦＥＴ２のターンオフ時には、スイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子からスイッチング制御駆動回路４への向きに流れる電流は、ダイオードＤｇ１，Ｄｇ１１と抵抗Ｒｇ１，Ｒｇ１１との各直列回路を流れる。
【００７６】
したがって、目標出力値が所定の値より高い場合、スイッチング素子ＦＥＴ１，ＦＥＴ２のターンオン時には駆動信号のオン信号の立ち上がりを遅らせることなく、ターンオフ時には即座にオフさせることができる。さらに目標出力値が所定の値より低い場合、スイッチング素子ＦＥＴ１，ＦＥＴ２のターンオン時には駆動信号のオン信号の立ち上がりを遅らせて、ターンオフ時には即座にオフさせることができる。したがって本実施形態では広範囲な出力制御を行うことができ、且つ高出力時にはスイッチング損失を低減することができ、低出力時には負荷１に供給する出力値を安定した低出力値に調整することができる。
【００７７】
（実施形態７）
本実施形態は、図１７にその構成を示すように、実施形態５を示す図１２の電源装置のスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子とスイッチング制御駆動回路４との間に接続したフィルター回路ＦＩＬ１，ＦＩＬ２を、スイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子からスイッチング制御駆動回路４への向きに順方向に各々配置したダイオードＤｇ１，Ｄｇ１１とゲート抵抗Ｒｇ１，Ｒｇ１１との各直列回路と、ゲート抵抗Ｒｇ２，Ｒｇ１２と、ゲート抵抗Ｒｇ３，Ｒｇ１３とゲート抵抗遮断用のスイッチであるトランジスタＱ７，Ｑ８との各直列回路とを並列に接続して構成し、マイコン６からの信号を入力されるフォトカプラＰＣ３と、フォトカプラＰＣ３の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗Ｒ８とを備え、抵抗Ｒ８とフォトカプラＰＣ３との接続点をトランジスタＱ７，Ｑ８のベース端子に接続したものである。なお、実施形態５と同様の構成には同一の符号を付して説明は省略する。
【００７８】
本実施形態においては、実施形態１の動作に加えて、目標出力値が所定の値より高い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオフさせて、トランジスタＱ７，Ｑ８をオンさせることにより、ターンオン時にスイッチング制御駆動回路４からスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子への向きに流れる電流は、ゲート抵抗Ｒｇ２，Ｒｇ１２と、ゲート抵抗Ｒｇ３，Ｒｇ１３とトランジスタＱ７，Ｑ８との各直列回路とを並列に接続した回路を流れ、抵抗Ｒｇ２，Ｒｇ１２とゲート抵抗Ｒｇ３，Ｒｇ１３との各並列抵抗値で制限される。目標出力値が所定の値より低い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオンさせて、トランジスタＱ７，Ｑ８をオフさせることにより、ターンオン時にスイッチング制御駆動回路４からスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子への向きに流れる電流は、抵抗Ｒｇ２，Ｒｇ１２のみを流れ、抵抗Ｒｇ２，Ｒｇ１２の各抵抗値のみで制限される。またフォトカプラＰＣ３のオン・オフに関わらずスイッチング素子ＦＥＴ１，ＦＥＴ２のターンオフ時には、スイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子からスイッチング制御駆動回路４への向きに流れる電流は、ダイオードＤｇ１，Ｄｇ１１と抵抗Ｒｇ１，Ｒｇ１１との各直列回路を流れる。
【００７９】
したがって、目標出力値が所定の値より高い場合、スイッチング素子ＦＥＴ１，ＦＥＴ２のターンオン時には駆動信号のオン信号の立ち上がりを遅らせることなく、ターンオフ時には即座にオフさせることができる。さらに目標出力値が所定の値より低い場合、スイッチング素子ＦＥＴ１，ＦＥＴ２のターンオン時には駆動信号のオン信号の立ち上がりを遅らせて、ターンオフ時には即座にオフさせることができる。したがって本実施形態では広範囲な出力制御を行うことができ、且つ高出力時にはスイッチング損失を低減することができ、低出力時には負荷１に供給する出力値を安定した低出力値に調整することができる。
【００８０】
（実施形態８）
本実施形態は、図１８にその構成を示すように、実施形態５を示す図１２の電源装置のスイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子と電解コンデンサＣ１の負電圧側（グランド）との間にコンデンサＣ１１，Ｃ１２を各々接続したものであり、スイッチング素子ＦＥＴ１，ＦＥＴ２の各ターンオン時間をさらに遅らせることができる。したがって本実施形態ではさらに広範囲な出力制御を行うことができ、且つ低出力時には負荷１に供給する出力値を安定した低出力値に調整することができる。しかし、ここで使用するスイッチング素子ＦＥＴ１，ＦＥＴ２のゲート容量が大きい場合はコンデンサＣ１１，Ｃ１２は必要ではない。なお、実施形態５と同様の構成には同一の符号を付して説明は省略する。
【００８１】
（実施形態９）
本実施形態は、図１９にその構成を示すように、実施形態５を示す図１２の電源装置に、スイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子と電解コンデンサＣ１の負電圧側（グランド）との間に接続したコンデンサＣ１１，Ｃ１２とコンデンサ接続用のスイッチＳＷ２，ＳＷ３との各直列回路と、マイコン６からの信号を入力されるフォトカプラＰＣ３と、フォトカプラＰＣ３の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗Ｒ８とを備え、抵抗Ｒ８とフォトカプラＰＣ３との接続点をスイッチＳＷ２，ＳＷ３の駆動端に接続したものである。なお、実施形態５と同様の構成には同一の符号を付して説明は省略する。
【００８２】
目標出力値が所定の値より高い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオンさせて、スイッチＳＷ２，ＳＷ３をオフさせることにより、コンデンサＣ１１，Ｃ１２をグランドに接続しないようにし、目標出力値が所定の値より低い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオフさせて、スイッチＳＷ２，ＳＷ３をオンさせることにより、コンデンサＣ１１，Ｃ１２をグランドに接続する。
【００８３】
したがって、目標出力値が所定の値より高い場合、スイッチング素子ＦＥＴ１，ＦＥＴ２がターンオンする時は、コンデンサＣ１１，Ｃ１２の充電電流が必要ではないため駆動信号のオン信号の立ち上がりを遅らせることなく、ターンオフ時には即座にオフさせることができる。目標出力値が所定の値より低い場合、スイッチング素子ＦＥＴ１，ＦＥＴ２がターンオンする時は、コンデンサＣ１１，Ｃ１２の充電電流が必要であるため駆動信号のオン信号の立ち上がりを遅らせて、ターンオフ時には即座にオフさせることができる。したがって本実施形態ではより広範囲な出力制御を行うことができ、且つ高出力時にはスイッチング損失を低減することができ、低出力時には負荷１に供給する出力値を安定した低出力値に調整することができる。
【００８４】
（実施形態１０）
本実施形態は、図２０にその構成を示すように、実施形態１を示す図２の電源装置に、スイッチング素子ＦＥＴ１，ＦＥＴ２の各ゲート端子と電解コンデンサＣ１の負電圧側（グランド）との間に接続した抵抗Ｒ１０，Ｒ１１とトランジスタＱ９，Ｑ１０との各直列回路と、マイコン６からの信号を入力されるフォトカプラＰＣ３と、フォトカプラＰＣ３の出力トランジスタのコレクタに一端を接続し、他端を制御電圧に接続した抵抗Ｒ８とを備え、抵抗Ｒ８とフォトカプラＰＣ３との接続点をトランジスタＱ９，Ｑ１０の各ベース端子に接続し、さらに出力検知回路２として負荷１に直列に抵抗Ｒ１２を接続したものであり、抵抗１２の両端電圧を検知することで負荷１への出力電流を検知している。なお、実施形態１と同様の構成には同一の符号を付して説明は省略する。
【００８５】
まず、出力制御回路３は、抵抗１２によって検知した負荷１への出力電流値が目標出力電流値になるようにフォトカプラＰＣ１の増幅領域を利用してスイッチング制御駆動回路４に周波数設定の信号を伝達することによって、スイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のスイッチング周波数を制御して負荷１への出力電流値を目標出力電流値に近付ける。
【００８６】
このとき、目標出力値が所定の値より高い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオンさせて、トランジスタＱ９，Ｑ１０をオフさせることにより、抵抗Ｒ１０，Ｒ１１をグランドに接続しないようにして、スイッチング素子ＦＥＴ１，ＦＥＴ２のゲート電圧を分圧しないで十分に印加する。目標出力値が所定の値より低い場合は、マイコン６からの信号によってフォトカプラＰＣ３をオフさせて、トランジスタＱ９，Ｑ１０をオンさせることにより、抵抗Ｒ１０，Ｒ１１をグランドに接続して、スイッチング素子ＦＥＴ１，ＦＥＴ２のゲート電圧をゲート抵抗Ｒ６，Ｒ７と抵抗Ｒ１０，Ｒ１１とで各々分圧し、フォトカプラＰＣ３をオンしている時のゲート電圧よりも低いゲート電圧を印加する。
【００８７】
したがって、目標出力値が所定の値より高い場合、スイッチング素子ＦＥＴ１，ＦＥＴ２がターンオン、及びターンオフを即座に行うことができ、目標出力値が所定の値より低い場合、スイッチング素子ＦＥＴ１，ＦＥＴ２のゲート電圧を低くしているため、スイッチング素子ＦＥＴ１，ＦＥＴ２のオンタイムを短くすることができて、広範囲な出力制御を行うことができ、且つ高出力時にはスイッチング損失を低減することができ、低出力時には負荷１に供給する出力値を安定した低出力値に調整することができる。
【００８８】
【発明の効果】
請求項１の発明は、２つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のデッドタイム期間を長い一定の値とし且つスイッチング周波数を低下させる駆動回路とを備えるので、出力が小さくなって共振条件が合わずにゼロ電圧スイッチングができない低出力時に、デッドタイムを長く、スイッチング周波数を低くすることによって、低出力の制御を高効率、低損失、低ノイズで行うことができるという効果がある。
【００８９】
請求項２の発明は、２つのスイッチング素子及び共振コンデンサを具備し前記スイッチング素子を交互にオン・オフすることによって直流入力を高周波出力に変換する共振型インバータ部と、前記共振型インバータ部の高周波出力を整流する整流部と、前記整流部の整流出力を平滑して負荷に供給する平滑部と、負荷に供給する出力の情報を検知する出力検知回路と、前記インバータ部のスイッチング素子のスイッチング周波数を変更することで前記出力の情報が目標とする出力値になるようにフィードバック制御して、目標とする出力値が所定の値より高い場合は前記インバータ部のスイッチング素子のデッドタイム期間を短い一定の値とし、目標とする出力値が所定の値より低い場合は前記インバータ部のスイッチング素子のオン期間を一定に保ちながらデッドタイム期間を長い値とし且つスイッチング周波数を低下させる駆動回路とを備えるので、請求項１と同様の効果を得ることができる。
【００９０】
請求項３の発明は、請求項１または２の発明において、負荷は定電圧負荷であるので、定電圧負荷はリプル電流の影響を受けにくく、出力側の整流部を小型化、低コスト化することができるという効果がある。
【００９１】
請求項４の発明は、請求項１または２の発明において、負荷は２次電池であるので、２次電池はリプル電流の影響を受けにくく、出力側の整流部を小型化、低コスト化することができるという効果がある。
【００９２】
請求項５の発明は、請求項１または２の発明において、目標とする出力値は電圧値であるので、制御回路を安価にすることができるという効果がある。
【００９３】
請求項６の発明は、請求項１または２の発明において、目標とする出力値は電流値であるので、請求項５と同様の効果を得ることができる。
【００９４】
請求項７の発明は、請求項１乃至６いずれかの発明において、前記インバータ部は、２石プッシュプル共振回路であるので、スイッチング素子を２つ用いて、一般的な従来技術であるフォワード方式よりスイッチング素子の電流の最大定格の低い部品を選定することができ、部品の小型化、低コスト化を行うことができるという効果がある。
【００９５】
請求項８の発明は、請求項１乃至７いずれかの発明において、負荷の情報を検出する負荷情報検出部を備え、前記駆動回路は検出した負荷情報に応じて前記インバータ部のスイッチング素子を駆動するので、負荷の情報、状況を検知して、負荷にダメージを与えずに出力制御を行うことができるという効果がある。
【００９６】
請求項９の発明は、請求項１乃至８いずれかの発明において、前記駆動回路は、第１の抵抗と、第１のコンデンサと、第２の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第３の抵抗と、第２のコンデンサと，第４の抵抗と設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第１のコンデンサの放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第２のコンデンサの放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオンして第１のコンデンサ，及び第２のコンデンサの各電荷を第１，第２の抵抗，及び第３，第４の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオフして第１のコンデンサ，及び第２のコンデンサの各電荷を第１の抵抗，及び第３の抵抗を介して各々放電させて放電時間を長くするので、簡単、安価な駆動回路によりスイッチング素子のデッドタイム及び最低スイッチング周波数を変更することが可能になり、高出力から低出力まで広範囲な制御を行うことができるという効果がある。
【００９７】
請求項１０の発明は、請求項１乃至８いずれかの発明において、前記駆動回路は、第１の抵抗と、第１のコンデンサと、第２のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続したデッドタイム設定回路と、第２の抵抗と、第３のコンデンサと、第４のコンデンサと設定切替用のスイッチ部との直列回路とを並列に接続した最低スイッチング周波数設定回路とを備え、第１のコンデンサと第２のコンデンサとの並列回路の放電時間が長い場合、前記インバータ部のスイッチング素子のデッドタイム期間は長く設定され、第３のコンデンサと第４のコンデンサとの並列回路の放電時間が長い場合、前記スイッチング素子の最低スイッチング周波数は低く設定され、設定切替用のスイッチ部は、目標とする出力値が所定の値より高い場合はオフして第１のコンデンサ，及び第３のコンデンサの各電荷のみ第１の抵抗，及び第２の抵抗を介して各々放電させて放電時間を短くし、目標とする出力値が所定の値より低い場合はオンして第１，第２のコンデンサ及び第３，第４のコンデンサの各電荷を第１の抵抗，及び第２の抵抗を介して各々放電させて放電時間を長くするので、請求項９と同様の効果を得ることができる。
【００９８】
請求項１１の発明は、請求項１乃至１０いずれかの発明において、前記共振コンデンサは複数のコンデンサの並列回路で構成され、前記複数のコンデンサの内１つ以上のコンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記複数のコンデンサ全てに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振切替用のスイッチ部に直列接続しているコンデンサには電流が流れないので、出力が小さくなって共振条件が合わずにゼロ電圧スイッチングができない低出力時に、共振コンデンサの容量を小さくするだけの簡単な回路構成で、損失をより少なくすることができるという効果がある。
【００９９】
請求項１２の発明は、請求項１乃至１０いずれかの発明において、前記共振コンデンサに直列接続した共振切替用のスイッチ部を備え、前記共振切替用のスイッチ部は、目標とする出力値が所定の値より高い場合オンして前記共振コンデンサに電流が流れ、目標とする出力値が所定の値より低い場合オフして前記共振コンデンサには電流が流れないので、出力が小さくなって共振条件が合わずにゼロ電圧スイッチングができない低出力時に、共振コンデンサを接続しない状態にする簡単な回路構成で、損失をより少なくすることができるという効果がある。
【０１００】
請求項１３の発明は、請求項１乃至１２いずれかの発明において、前記インバータ部の２つのスイッチング素子はＦＥＴであり、前記ＦＥＴのゲート端子と前記駆動回路との間に、前記駆動回路が出力する矩形波の駆動信号の立ち上がりを遅らせるフィルター回路を接続したので、駆動回路の構成上、駆動回路が出力する矩形波の駆動信号のオン幅に限界が生じる場合、スイッチング素子であるＦＥＴのゲート端子に印加する矩形波の駆動信号の最低オン幅をより小さくすることができ、より広範囲な出力制御を行うことができるという効果がある。
【０１０１】
請求項１４の発明は、請求項１３の発明において、前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第１のゲート抵抗との直列回路と、第２のゲート抵抗との並列回路で構成され、前記第２のゲート抵抗の抵抗値は前記第１のゲート抵抗の抵抗値より大きいので、フィルター回路を安価で簡単な回路で構成することができ、より広範囲な出力制御を行うことができ、且つ負荷に供給する出力値を安定した低出力値に調整することができるという効果がある。
【０１０２】
請求項１５の発明は、請求項１３の発明において、前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置した第１のダイオードと第１のゲート抵抗との直列回路と、前記駆動回路から前記ＦＥＴのゲート端子への向きに順方向に配置した第２のダイオードと第２のゲート抵抗との直列回路との並列回路で構成され、前記第２のゲート抵抗の抵抗値は前記第１のゲート抵抗の抵抗値より大きいので、請求項１４と同様の効果を得ることができる。
【０１０３】
請求項１６の発明は、請求項１３の発明において、前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第１のゲート抵抗との直列回路と、第２のゲート抵抗と第３のゲート抵抗との直列回路とを並列に接続した回路と、前記第３の抵抗に並列に接続したゲート抵抗短絡用のスイッチ部とで構成され、前記ゲート抵抗短絡用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフするので、高出力時はスイッチングによる損失を低減することができ、低出力時は負荷に供給する出力値を安定した低出力値に調整することができるという効果がある。
【０１０４】
請求項１７の発明は、請求項１３の発明において、前記フィルター回路は、前記ＦＥＴのゲート端子から前記駆動回路への向きに順方向に配置したダイオードと第１のゲート抵抗との直列回路と、第２のゲート抵抗と、第３のゲート抵抗とゲート抵抗遮断用のスイッチ部との直列回路とを並列に接続した回路で構成され、前記ゲート抵抗遮断用のスイッチ部は、目標とする出力値が所定の値より高い場合オンし、目標とする出力値が所定の値より低い場合オフするので、請求項１６と同様の効果を得ることができる。
【０１０５】
請求項１８の発明は、請求項１３乃至１７いずれかの発明において、前記ＦＥＴのゲート端子とグランドとの間にコンデンサを接続したので、駆動回路の構成上、駆動回路が出力する矩形波の駆動信号のオン幅に限界が生じる場合、フィルター回路に加えて、ＦＥＴのゲート端子とグランドとの間に接続したコンデンサを用いることによって、スイッチング素子であるＦＥＴのゲート端子に印加する矩形波の駆動信号の最低オン幅をより小さくすることができ、より広範囲な出力制御を行うことができ、且つ負荷に供給する出力値を安定した低出力値に調整することができるという効果がある。
【０１０６】
請求項１９の発明は、請求項１３乃至１７いずれかの発明において、前記ＦＥＴのゲート端子とグランドとの間にコンデンサとコンデンサ接続用のスイッチ部との直列回路を接続し、前記コンデンサ接続用のスイッチ部は、目標とする出力値が所定の値より高い場合オフし、目標とする出力値が所定の値より低い場合オンするので、高出力時はスイッチングによる損失を低減することができ、低出力時は負荷に供給する出力値を安定した低出力値に調整することができるという効果がある。
【０１０７】
請求項２０の発明は、請求項１乃至１２いずれかの発明において、目標とする出力値が所定の値より高い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を高くし、目標とする出力値が所定の値より低い場合、前記インバータ部のスイッチング素子の矩形波駆動信号の電圧を低くする手段を備えたので、請求項１９と同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の基本構成を示す図である。
【図２】本発明の実施形態１の構成を示す図である。
【図３】本発明の実施形態１の各部の電圧波形を示す図である。
【図４】（ａ）本発明の実施形態１が高出力且つスイッチング周波数が低い場合におけるインバータ部の駆動信号の電圧波形を示す図である。
（ｂ）本発明の実施形態１が高出力且つスイッチング周波数が高い場合におけるインバータ部の駆動信号の電圧波形を示す図である。
【図５】（ａ）本発明の実施形態１が低出力且つスイッチング周波数が低い場合におけるインバータ部の駆動信号の電圧波形を示す図である。
（ｂ）本発明の実施形態１が低出力且つスイッチング周波数が高い場合におけるインバータ部の駆動信号の電圧波形を示す図である。
【図６】本発明の実施形態１の別の出力制御時の各部の電圧波形を示す図である。
【図７】（ａ）本発明の実施形態１が高出力且つスイッチング周波数が低い場合におけるインバータ部の駆動信号の別の電圧波形を示す図である。
（ｂ）本発明の実施形態１が高出力且つスイッチング周波数が高い場合におけるインバータ部の駆動信号の別の電圧波形を示す図である。
【図８】（ａ）本発明の実施形態１が低出力且つスイッチング周波数が低い場合におけるインバータ部の駆動信号の別の電圧波形を示す図である。
（ｂ）本発明の実施形態１が低出力且つスイッチング周波数が高い場合におけるインバータ部の駆動信号の別の電圧波形を示す図である。
【図９】本発明の実施形態２の構成を示す図である。
【図１０】本発明の実施形態３の構成を示す図である。
【図１１】本発明の実施形態４の構成を示す図である。
【図１２】本発明の実施形態５の構成を示す図である。
【図１３】（ａ）本発明の実施形態５のフィルター回路前における駆動信号の電圧波形を示す図である。
（ｂ）本発明の実施形態５のフィルター回路後における駆動信号の電圧波形を示す図である。
【図１４】本発明の実施形態５のフィルター回路の構成を示す第１の図である。
【図１５】本発明の実施形態５のフィルター回路の構成を示す第２の図である。
【図１６】本発明の実施形態６の構成を示す図である。
【図１７】本発明の実施形態７の構成を示す図である。
【図１８】本発明の実施形態８の構成を示す図である。
【図１９】本発明の実施形態９の構成を示す図である。
【図２０】本発明の実施形態１０の構成を示す図である。
【符号の説明】
１  負荷
２  出力検知回路
３  出力制御回路
４  スイッチング制御駆動回路
５  共振型のインバータ部
８  整流部
９  平滑部
ＦＥＴ１，ＦＥＴ２  スイッチング素子
Ｃ２，Ｃ３  共振コンデンサ
【図１】
0004085613.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004085613.tif 000017
【図１７】
0004085613.tif 000018
【図１８】
0004085613.tif 000019
【図１９】
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【図２０】
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