(57)【特許請求の範囲】
【請求項１】
電流を調整する回路において、
ＰＬＣの電流調整器内に配置され、ゲートキャパシタンスを有する電界効果トランジスタ（ＦＥＴ）（７４）を具備する駆動回路（４２）と、
前記ＦＥＴのドレインに接続し、負荷端子（１０４）を含む出力回路（４４）と、
前記出力回路に接続する帰還増幅器（１００）と、
前記帰還増幅器と、前記ＦＥＴのゲートとに接続する誤差増幅器回路（５０）と
を具備し、
前記ＦＥＴは、前記ＦＥＴの前記ゲートに電荷が充電され、前記ＦＥＴがターンオフとなり、前記ＦＥＴの前記ゲートの充電された電荷が放電され、前記ＦＥＴがターンオンとなるように構成されており、
前記ＦＥＴがオンになるまでの所定の時間において前記放電が制御された遅い速度で行われることにより、広い動作範囲の電流が提供され、
前記出力回路（４４）が、前記負荷端子（１０４）に至るパルススイッチ電流を平滑化するためのフィルタを形成し、
前記ＦＥＴがオンになるまでの所定の時間において、前記ＦＥＴ（７４）のドレイン・ソース間インピーダンスが前記出力回路（４４）の誘導経路で優位を占めて、出力フィルタリングを増加させることを特徴とする回路。
【請求項２】
前記駆動回路（４２）は、第１の入力端子と、第２の入力端子と、前記ＦＥＴ（７４）の前記ゲートに接続する出力端子とを含む比較器（６０）を更に具備し、前記比較器は前記第１の入力端子に印加される指令信号と、前記第２の入力端子に印加される三角波とに応答して前記ＦＥＴのデューティサイクルを調整するように構成されており、
前記駆動回路（４２）は、前記駆動回路（４２）が低いデューティサイクルで動作するときは、前記ＦＥＴ（７４）が完全にはターンオンしないように、前記比較器（６０）の出力端子及び前記ＦＥＴ（７４）にインタフェースしている請求項１記載の回路。
【請求項３】
前記駆動回路（４２）はpnpトランジスタ（６４）を更に具備し、
前記トランジスタ（６４）のベースが第１の抵抗器（６２）を介して前記比較器（６０）の出力端子と接続され、
前記トランジスタ（６４）のエミッタが第２の抵抗器（６６）を介して前記トランジスタ（６４）のベースと接続されるとともに、前記ＦＥＴのソースに接続する第１の電源（７６）と接続され、
前記トランジスタ（６４）のコレクタは、前記ＦＥＴのゲートと接続されるとともに、第３の抵抗器（７０）を介して第１の電源よりも低電圧の第２の電源（７２）と接続されている請求項１記載の回路。
【請求項４】
ＣＰＵ（１２）と、
前記ＣＰＵに動作結合されたバスインタフェース（１８）と、
前記バスインタフェースに動作結合された少なくとも１つのメモリユニット（１４）と、
前記バスインタフェースに動作結合された少なくとも１つのＩ／Ｏモジュール（２０）と、
前記Ｉ／Ｏモジュールに動作結合された電流調整器（４０）であって、
パルス幅変調（ＰＷＭ）回路として実現され、ゲートキャパシタンスを有する電界効果トランジスタ（ＦＥＴ）を具備する駆動回路（４２）と、
前記ＦＥＴのドレインに接続し、負荷端子（１０４）を含む出力回路（４４）と、前記出力回路に接続する帰還増幅器（１００）と、前記帰還増幅器と、前記ＦＥＴのゲートとに接続する誤差増幅器回路（５０）とを具備する電流調整器と
を具備し、
前記ＦＥＴは、前記ＦＥＴの前記ゲートに電荷が充電され、前記ＦＥＴがターンオフとなり、前記ＦＥＴの前記ゲートの充電された電荷が放電し、前記ＦＥＴがターンオンとなるように構成されており、
前記ＦＥＴがオンになるまでの所定の時間において前記放電が制御された遅い速度で行われることにより、広い動作範囲の電流が提供され、
前記出力回路（４４）が、前記負荷端子（１０４）に至るパルススイッチ電流を平滑化するためのフィルタを形成し、
前記ＦＥＴがオンになるまでの所定の時間において、前記ＦＥＴ（７４）のドレイン・ソース間インピーダンスが前記出力回路（４４）の誘導経路で優位を占めて、出力フィルタリングを増加させることを特徴とするＰＬＣ（１０）。
【請求項５】
前記駆動回路（４２）は、第１の入力端子と、第２の入力端子と、前記ＦＥＴ（７４）の前記ゲートに接続する出力端子とを含む比較器（６０）を更に具備し、前記比較器は前記第１の入力端子に印加される指令信号と、前記第２の入力端子に印加される三角波とに応答して前記ＦＥＴのデューティサイクルを調整するように構成されている請求項４記載のＰＬＣ（１０）。
【請求項６】
前記駆動回路（４２）はpnpトランジスタ（６４）を更に具備し、
前記トランジスタ（６４）のベースが第１の抵抗器（６２）を介して前記比較器（６０）の出力端子と接続され、
前記トランジスタ（６４）のエミッタが第２の抵抗器（６６）を介して前記トランジスタ（６４）のベースと接続されるとともに、前記ＦＥＴのソースに接続する第１の電源（７６）と接続され、
前記トランジスタ（６４）のコレクタは、前記ＦＥＴのゲートと接続されるとともに、第３の抵抗器（７０）を介して第１の電源よりも低電圧の第２の電源（７２）と接続されおり、
前記駆動回路（４２）は、タイミング回路から提供された三角波基準信号を指令信号と比較し、且つ前記比較に応答してデューティサイクルを調整するように構成されており、
前記駆動回路４２は、前記駆動回路（４２）が低いデューティサイクルで動作するときは、前記ＦＥＴ（７４）が完全にはターンオンしないように、前記比較器（６０）の出力端子及び前記ＦＥＴ（７４）にインタフェースしている請求項５記載のＰＬＣ（１０）。
【請求項７】
請求項１乃至３のいずれかに記載の回路において、電流を調整する方法において、
ゲートキャパシタンスを有する電界効果トランジスタスイッチ（ＦＥＴ）（７４）を含むパルス幅変調（ＰＷＭ）電流調整器を実現する過程と、
前記ＦＥＴのゲートに電荷を充電し、前記ＦＥＴをターンオフする過程と、
前記ＦＥＴのゲートの充電された電荷を放電し、前記ＦＥＴをターンオンする過程であって、該放電が前記ＦＥＴがオンになるまでの所定の時間に制御された遅い速度で行われることにより、広い動作範囲の電流が提供される、ターンオンする過程と含む方法。
【請求項８】
前記ＰＷＭ電流調整器を実現する過程は、帰還制御ループを含むＰＷＭ電流調整器を実現する過程を更に含む請求項７記載の方法。
【請求項９】
ほぼ０に近い出力レベルに至るまで相対的に一貫した雑音対信号比を維持する過程を更に含む請求項７記載の方法。
【請求項１０】
前記ターンオンする過程は、前記ＦＥＴのゲートの電荷を抵抗器を介して電源へ放電する請求項７記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、電流調整器に関し、特にプログラマブルロジックコントローラ（ＰＬＣ）の電流調整器に関する。
【０００２】
【従来の技術】
一般に、ＰＬＣは信号送信及び／又は制御の目的でアナログ電流調整器出力を利用する。代表的なＰＬＣにおいては、線形回路の出力段は電力を熱的に消散し、出力段の負荷装置により引き起こされる電圧降下を変調することにより電流を調整する。場合によっては、設計の都合上、単一のＰＬＣパッケージで指定の数の電流出力が要求されることもある。しかし、電流出力の数は熱的に消散される電力の量によって限定されてしまう場合がある。線形回路では、消散される電力は回路を流れる電流と、回路における電圧降下との積である。線形回路で消散される電力の量を減少させる周知の方法の１つは、線形回路に代えてパルス幅変調（ＰＷＭ）回路を使用する。ＰＷＭ回路では、電流は飽和スイッチを介してパルス電流となるため、スイッチにおける電圧降下は低く押さえられ、その結果、回路電流と回路で起こる電圧降下との積は小さくなる。しかし、ＰＷＭ調整器によって電流出力を制御する周知の方法及び装置によれば、８対１の範囲、すなわち、約１５０ｍＡから１２００ｍＡの範囲でしか電流出力を可変にすることができない。
【０００３】
【発明が解決しようとする課題】
従って、消散する電力が線形回路の消散電力より少なく且つ出力電流を８対１より大きい範囲にわたり可変にすることができるようなＰＬＣのＰＷＭ電力出力回路を提供することが望ましいであろう。
【０００４】
【課題を解決するための手段】
電流調整器は、比較器と、電界効果トランジスタ（ＦＥＴ）スイッチとを含む駆動回路を含む。駆動回路は、帰還増幅器に接続する出力回路に接続している。帰還増幅器は、駆動回路に接続する誤差増幅器回路に接続している。比較器の出力がＦＥＴのスイッチオフ時間とスイッチオン時間との比を確定するため、スイッチデューティサイクルは比較器のオフ時間とオン時間との比として定義される。ＦＥＴは、デューティサイクルが減少するにつれ、ＦＥＴのドレイン・ソース間インピーダンスが出力フィルタの誘導経路で優位を占め、出力フィルタリングを増加させるように活用することができる固有ターンオン時間遅延を有する。従って、出力フィルタリングの動的増加は出力の大きさに比例して出力リプルを減少させ、その結果、０に近い出力レベルに至るまで相対的に一貫した信号対雑音比を維持することができる。それにより、電流調整器の閉ループ制御が安定した状態を保つ範囲は周知の回路と比較して拡大される。
【０００５】
【発明の実施の形態】
図１は、中央処理装置（ＣＰＵ）１２と、ランダムアクセスメモリ（ＲＡＭ）１４と、読み取り専用メモリ（ＲＯＭ）１６と、バスインタフェース１８と、入出力（Ｉ／Ｏ）モジュール２０とを含むＰＬＣ１０のブロック線図である。Ｉ／Ｏモジュール２０は少なくとも１つのＩ／Ｏ装置２２に接続している。別の実施例では、バスインタフェース１８は追加Ｉ／Ｏモジュール、例えば、モータにインタフェースするＩ／Ｏモジュール又は複数の装置から様々な入力信号を受信する入出力モジュール、すなわち、スイッチ（図示せず）に接続している。追加Ｉ／ＯモジュールはＰＬＣ１０の内部にあっても良いし、あるいは外部に設けられていても良い。更に、Ｉ／Ｏモジュール２０もＰＬＣ１０の外部にあって良い。
【０００６】
ユーザプログラムはＲＡＭ１４に格納されている。ユーザプログラムは、少なくとも一部でモジュール２０からの入力に基づいて適切な出力が生成されるようにＣＰＵ１２の動作を制御する。モジュール２０は、電流調整出力を発生する電流調整器回路（図１には図示せず）を含む。以下に説明する通り、様々に異なる電流需要を有する多様なＩ／Ｏ装置と共に１つの電流調整器を利用できるように、電流調整器は広範囲にわたる出力を提供する。
【０００７】
図２は、Ｉ／Ｏモジュール２０（図１に示す）の電流調整器４０のトップレベル概略図である。電流調整器４０は、帰還増幅器回路４６に接続している出力回路４４に接続する駆動回路４２を含む。デジタル／アナログ（ＤＡＣ）変換器４８及び帰還増幅器回路４６は誤差増幅器回路５０に接続し、誤差増幅器回路５０は駆動回路４２に接続している。ＤＡＣ変換器４８はバスインタフェース１８（図１に示す）にも接続している。以下に更に詳細に説明するが、帰還増幅器回路４６は、帰還信号を出力回路４４に加わる電気的負荷の誤差増幅器回路５０に供給する。誤差増幅器回路５０はこの帰還信号を受信し、それをＤＡＣ変換器４８により発生される基準信号と比較する。比較に基づき、Ｉ／Ｏモジュール２０に広範囲にわたる電流を供給するように駆動回路４２のデューティサイクルが調整される。
【０００８】
図３は、電流調整器４０（図２に示す）の一実施例の詳細な図である。尚、図中、図２と同じ素子には同じ図中符号が付されている。駆動回路４２は、抵抗器６２の第１のリードに接続する出力端子を含む比較器６０を含む。抵抗器６２の第２のリードはpnpトランジスタ６４のベースに接続している。トランジスタ６４のエミッタは抵抗器６６の第１のリードに接続している。抵抗器６６の第２のリードはトランジスタ６４のベースに接続している。トランジスタ６４のコレクタは、抵抗器７０の第１のリードに接続するノード６８に接続している。抵抗器７０の第２のリードは１５ボルト電源７２に接続している。トランジスタ６４のコレクタはノード６８を介して電界効果トランジスタ（ＦＥＴ）スイッチ７４のゲートにも接続している。トランジスタ６４のエミッタは、コンデンサ７８によってフィルタリングされる公称２４ボルト電源７６にも接続している。電源７６はＦＥＴ７６のソースリードに接続している。
【０００９】
駆動回路４２はＦＥＴ７４のドレインリードを介して出力回路４４に接続している。出力回路４４はインダクタ８０を含み、インダクタ８０の第１のリードはノード８２でＦＥＴ７４のドレインに接続している。ノード８２はフライバックダイオード８４の陰極リードにも接続し、制動抵抗器８６の第１のリードはノード８２でＦＥＴ７４のドレインに接続している。フライバックダイオード８４の陽極リードはノード８８で制動抵抗器８６の第２のリードに接続し、ノード８８は接地点に接続している。フライバックダイオード８４は、ＦＥＴ７４が開成しているときに出力回路４４の電流経路を形成する。出力回路４４は、第１のリードがインダクタ８０の第２のリードに接続する制動抵抗器９０を更に含む。抵抗器９０の第２のリードは、フィルタリングコンデンサ９６の第１のリードと、センス抵抗器９８の第１のリードと、帰還増幅器１００の第１の入力端子とに接続するノード９４に接続している。インダクタ８０、フライバックダイオード８４、制動抵抗器８６、抵抗器９０及びコンデンサ９６は電気的に接続されて、出力フィルタ１０１を形成する。センス抵抗器９８の第２のリードは、帰還増幅器１００の第２の入力端子と、ある範囲の電気的負荷を受け入れるために利用可能である負荷端子１０４とに接続するノード１０２に接続している。
【００１０】
帰還増幅器１００の出力端子は抵抗器１０６を介して誤差増幅器回路５０に接続している。出力端子は抵抗器１０６の第１のリードに接続している。抵抗器１０６の第２のリードは誤差増幅器１０８の第１の入力端子に接続している。誤差増幅器１０８の第２の入力端子は、コンデンサ１１２の第１のリードを抵抗器１１４の第１のリードに接続するノード１１０に接続している。コンデンサ１１２の第２のリードは接地点に接続している。抵抗器１１４の第２のリードはＤＡＣ変換器４８に接続している。誤差増幅器１０８の出力端子は、コンデンサ１１８の第１のリードに接続するノード１１６に接続している。コンデンサ１１８の第２のリードは、抵抗器１０６と誤差増幅器１０８の第１の入力端子との間のノード１２０に接続している。第１の入力端子及び出力端子はコンデンサ１２０及び抵抗器１０６と共に積分器回路１２２を形成している。ノード１１６は比較器６０の第１の入力端子にも接続している。比較器６０の第２の入力端子は、固定周波数三角波を伴う第２の入力を発生、供給するモノリシックタイミング回路１２４に接続している。
【００１１】
電流調整器４０の動作中、ノード８２でパルススイッチ電流が供給される。インダクタ８０と、制動抵抗器９０と、フィルタリングコンデンサ９６とは電気的に接続されて、負荷端子１０４に至るパルススイッチ電流を平滑化するための低域フィルタを形成している。端子１０４の装荷中、センス抵抗器９８の両端電圧は負荷端子１０４における電流引き込みに比例する。端子１０４における装荷は２００μＡ未満から４０ｍＡを越えるまでに変化し、その比は２００対１を上回る。センス抵抗器９８の電流は、利得が１の作動増幅器である増幅器１００の入力である。増幅器１００はセンス抵抗器９８の電圧差に等しい出力電圧を発生する。この出力電圧は帰還信号であり、帰還信号に対する基準として使用されるＤＡＣ変換器４８からのデジタル／アナログ変換器電圧と共に誤差増幅器１０８に印加される。基準信号としてＤＡＣ電圧が使用されるため、ＤＡＣ電圧出力は電流調整器４０の電流出力レベルを確定する。ＤＡＣ電圧の段階変化が誤差増幅器１０８の出力における段階変化を発生させないように、抵抗器１１４とコンデンサ１１２はＤＡＣ電圧をフィルタリングする。更に、積分回路１２２は高い直流誤差利得を提供する。
【００１２】
誤差増幅器１０８の出力は指令信号として利用され、この指令信号を固定周波数三角波と比較する比較器６０に印加される。指令信号が三角波の範囲内で上下動するにつれ、それに従ってＦＥＴスイッチ７４のデューティサイクルが修正される。比較器６０の出力がＦＥＴ７４のスイッチオフ時間とスイッチオン時間との比を確定するので、スイッチのデューティサイクルは比較器６０のオフ時間とオン時間との比として定義される。以下に説明するように、ＦＥＴ７４は、デューティサイクルが減少するにつれて、ＦＥＴ７４のドレイン・ソース間インピーダンスが出力フィルタ１０１の誘導経路で優位を占めて、出力フィルタリングを増加させるように活用することができる固有ターンオン時間遅延を有する。従って、出力フィルタリングの動的増加によって出力ニプルは出力の大きさに比例して減少し、その結果、０に近い出力レベルに至るまで相対的に一貫した信号対雑音比を維持することができる。そのため、電流調整器４０が安定した状態を保つ範囲は周知の回路に比べて拡大される。
【００１３】
非常に低いデューティサイクルにおいてはＦＥＴ７４が完全にはターンオンしないように、駆動回路４２は比較器６０の出力端子及びＦＥＴ７４にインタフェースしている。ＦＥＴ７４を完全にはターンオンオンさせないことによって、ＦＥＴを流れる電流は更に妨害されるため、とりうる負荷電流の値の範囲はＦＥＴ７４を完全にターンオンさせた場合と比べて拡大する。pnpトランジスタ６４がターンオンすると、ＦＥＴ７４のソースからの電圧がＦＥＴ７４のゲートに印加され、その結果、ＦＥＴ７４のゲートがターンオフする。ＦＥＴ７４のソースからトランジスタ６４を介してＦＥＴ７４のゲートに至る経路にはほとんどインピーダンスが存在しないので、ＦＥＴ７４のゲートは相対的に急速に充電し、それにより、ＦＥＴ７４は急速にスイッチオフする。
【００１４】
pnpトランジスタ６４がターンオフすると、ＦＥＴ７４のソースはＦＥＴ７４のゲートから遮断され、ゲートは抵抗器７０を介して１５ボルト電源７２へ放電する。ＦＥＴ７４のゲートキャパシタンスの典型的な値は、ターンオンとほぼ瞬間的なターンオフの間に０．３μｓの時定数を発生させる３０ピコファラドである。デューティサイクルが１％であるとき、比較器６０の出力は０．２μｓだけスイッチングし、ターンオン時定数は０．３μｓであるため、ＦＥＴ７４がターンオフする前にゲート電荷を上回ることがなく、従って、出力回路４４に向かう電流の流れが妨害されることから、ＦＥＴ７４は完全にはターンオンしない。そこで、電流調整器４０は、デューティサイクルが非常に低い場合にパルス幅変調とＦＥＴ７４の固有ターンオン遅延を利用して、駆動回路４２を周知の回路より広い範囲の電流を提供する線形駆動回路のように動作させる。
【００１５】
更に、電流は飽和スイッチを介してパルス電流となり、デューティサイクルが非常に低い場合を除いてスイッチがオンである時間の長さを変調することによって調整されるので、スイッチの両端における電圧降下は低く、熱的に消散される電力は線形出力段の場合より少ない。従って、電流調整器４０は単一のＰＬＣパッケージにおける熱的に消散を減少させると共に、電流の広い動作範囲を提供する。
【００１６】
本発明はＦＥＴの理想的とは言えないスイッチング特性を利用して、単一のＰＬＣパッケージにおいてパルス幅変調電流調整器から電流の広い動作範囲を得る。従って、負荷端子１０４には２００μＡ未満から４０ｍＡを越えるまでの電流引き込みを装荷することができ、その比は２００対１を越える。更に、先に説明した通り、スイッチの両端の電圧降下は低く保たれるため、熱的に消散される電力は線形出力段の場合より少ない。
【００１７】
本発明を様々な特定の実施例に関して説明したが、特許制窮の範囲の趣旨の中で本発明を変形を伴って実施できることは当業者には認識されるであろう。
【図面の簡単な説明】
【図１】  ＰＬＣのブロック線図。
【図２】  図１に示すＩ／Ｏモジュールの電流調整器のトップレベル概略図。
【図３】  図２に示す電流調整器の詳細な図。
【符号の説明】
１０・・・プログラマブルロジックコントローラ（ＰＬＣ）、１２・・・中央処理装置（ＣＰＵ）、１４・・・ランダムアクセスメモリ（ＲＡＭ）、１８・・・バスインタフェース、２０・・・入出力（Ｉ／Ｏ）モジュール、４０・・・電流調整器、４２・・・駆動回路、４４・・・出力回路、４６・・・帰還増幅器回路、４８・・・デジタル／アナログ変換器（ＤＡＣ）、５０・・・誤差増幅器回路、６０・・・比較器、７４・・・電界効果トランジスタ（ＦＥＴ）、１００・・・帰還増幅器、１０１・・・出力フィルタ、１０４・・・負荷端子、１２４・・・モノリシックタイミング回路
【図１】
0004175805.tif 000002
【図２】
0004175805.tif 000003
【図３】
0004175805.tif 000004