(57)【特許請求の範囲】
【請求項１】
半導体基板上にフッ素含有率の異なるシリコン酸化膜を少なくとも２層以上積層して積層膜を形成する工程と、前記積層膜の所定領域を選択的に除去して開口を形成する工程と、フッ素を含有した前記積層膜の前記開口を水蒸気雰囲気で処理する工程および前記水蒸気雰囲気で処理された開口の側壁に電荷蓄積用電極となる導電膜を被着する工程と、前記導電膜の電荷蓄積用電極形成後に前記積層膜を除去する工程と、前記電荷蓄積用電極上に誘電膜を形成する工程と、さらに前記誘電膜上に前記電荷蓄積用電極と対向する対向電極を形成する工程とからなることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン酸化膜を積層して積層膜を形成する工程において、最初に少なくともフッ素を含まないシリコン酸化膜を堆積することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記電荷蓄積用電極は、金属またはその化合物からなり、前記誘電膜は高誘電率膜または強誘電体膜からなることを特徴とする請求項１または２いずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶用あるいは記憶部を有する半導体装置における電荷蓄積用キャパシタの蓄積容量向上のために、電荷蓄積用電極の表面積を拡大した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、情報機器分野においては半導体装置のＤＲＡＭ（記憶保持動作が必要な随時書き込み読み出しメモリ）が多く用いられている。このＤＲＡＭは、キャパシタによる電荷保持の有無によって情報を記憶しており、キャパシタに蓄積された電荷はトランジスタのスイッチを介してビット線と接続され、キャパシタからの電荷の流出によるビット線の電位の変化を差動アンプによって増幅しデータとして読み出している。
【０００３】
しかしながら、キャパシタに蓄積される電荷は時間が経過すると減少していくため、ＤＲＡＭでは定期的にキャパシタの電荷を読み出して再度書き込むというリフレッシュ動作を行う必要がある。このリフレッシュ動作自体の誤動作によるデータ消失、リフレッシュ動作により消費される電力増加等の問題がある為、定期的に行うリフレッシュ動作の回数を減らすことが、ＤＲＡＭの信頼性向上には有効である。これらは、キャパシタの容量を大きくすることにより実現できる。しかしながら、メモリの記憶容量の増加に伴う高密度な集積化で、半導体素子が微細化されキャパシタの占有面積は小さくなり、キャパシタの容量を大きくすることが困難になってきている。
【０００４】
この問題を解決する技術の一つとしてとして、単位面積あたりのキャパシタの表面積を拡大する技術が考えられる。例えば、従来からメモリセルのキャパシタを形成する容量蓄積電極の構造を王冠型あるいはフィン型構造として、容量蓄積電極の表面積を増大させる技術が用いられてきた。さらに、近年シリコン系材料からなる容量蓄積電極の表面を、多結晶シリコンからなる微細粒子（粒径が約０．０５μｍ）で被覆することで表面積を増大させるＨＳＧ法（Hemispherical Grain法）が実用化されている。
【０００５】
しかしながら、この技術を用いた場合、容量蓄積電極表面に凹凸を形成するための熱処理によって、ショートチャネル効果が顕著となりトランジスタ特性が不安定化する問題や、接合抵抗増加の防止に必要な０．２μｍ以下のシャロージャンクションの形成に問題が発生する恐れがあった。
【０００６】
さらに、タンタル酸化膜やＢＳＴのような高誘電率絶縁膜を適用するには、容量蓄積電極の電極材料としてタングステンやチタンなどの金属材料を用いる必要があるが、前記ＨＳＧ法は電極材料がシリコンである場合にのみ適用可能な技術であり、金属材料からなる容量蓄積電極には適用できなかった。
【０００７】
そこで、筆者らは特開２０００−１０１０３７号公報で示したような方法により、容量蓄積電極の表面積を増大させることを提案した。
【０００８】
図１０から図１７は上記した従来の発明の実施の形態における断面構造工程図を示したものである。
【０００９】
まず、図１０に示すように、半導体基板１上にボロン及びリンを低濃度に含むシリコン酸化膜１５とボロン及びリンを高濃度に含むシリコン酸化膜１６とをCVD法により交互に堆積する。シリコン酸化膜１５とシリコン酸化膜１６との不純物濃度差は、１０〜３０パーセントの範囲であり、好ましくは１５パーセント程度である。以降、同様にシリコン酸化膜１５とシリコン酸化膜１６を交互に堆積する工程を繰り返し、積層膜を形成する。次に図１１に示すように、容量部形成用レジストパターン８でパターニングし、前記レジストパターン８をマスクとしてドライエッチング等により容量形成部９を形成する。図１２は、図１１で使用した不要となったレジストパターンを選択的に除去したところである。図１３は、フッ化水素酸（以下、フッ酸という）を含んだ水溶液、過酸化水素とアンモニアを含んだ水溶液、あるいは気相フッ酸により開口部の側壁を処理した後の断面図である。ボロン及びリンを低濃度に含むシリコン酸化膜１５とボロン及びリンを高濃度に含むシリコン酸化膜１６とではエッチングレートが異なる。このため、容量形成部９の側壁面１０に凹凸が形成され、前記容量蓄積電極の側壁部をじゃばら形状２９とすることができる。図１４は、多結晶シリコンからなる容量蓄積電極用の導電膜１１を膜厚５０ｎｍで堆積したところである。図１５は、化学的機械研磨法（ＣＭＰ法）によりシリコン酸化膜１６表面上の導電膜１１のみを選択的に除去した段階である。図１６は、例えばフッ化水素酸水溶液によりシリコン酸化膜１５および１６からなる積層膜を順次選択的に除去し、導電膜１１を容量蓄積電極としたところである。図１７は前記容量蓄積電極１１上に容量絶縁膜１２、さらにその上に容量対向電極用の導電膜１３を堆積して完成したところである。以上のようにして、メモリセル部の電荷蓄積容量のキャパシタまでが完成する。
【００１０】
【発明が解決しようとする課題】
しかしながら、前記した従来の方法では、容量電極形成部が直接接する下地が、フッ酸水溶液や過酸化水素とアンモニアを含んだ水溶液あるいは気相フッ酸に対して可溶な物質、例えばアルミやタングステン等の金属層の場合には適用することができなかった。図１８はメモリセルを多層配線の上層に形成する構造において従来の方法を適用した場合の断面構造図の一例である。このような構造においては、直接半導体基板上に容量蓄積電極のコンタクトを取ろうとすると、アスペクト比が高くなり過ぎ、コンタクト部への導電膜の埋め込み不良が発生するため、金属層を介して基板へのコンタクトを取る必要がある。しかし、従来の方法では、図１８に示すように容量蓄積電極直下の金属配線１４が薬液にさらされて溶解・消失し、金属配線と容量蓄積電極との導通がとれないため、メモリセルへのデータの書き込み・読み出し不良を起こすという問題が発生する。
【００１１】
そこで、本発明は、前記従来技術の問題を解決することに指向するものであり、０．１３μｍルール以下の微細なＤＲＡＭに代表される記憶用半導体装置に対して、有効な表面積が拡大された容量蓄積電極を有する半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に、電荷蓄積用電極と、電荷蓄積用電極の対向電極と、電荷蓄積用電極と対向電極との間に設けられた誘電膜とで構成されるキャパシタを有し、電荷蓄積用電極の表面はじゃばら形状となるよう形成することを特徴とする。
【００１３】
詳しくは、半導体基板上にフッ素含有率の異なるシリコン酸化膜を少なくとも２層以上積層して積層膜を形成する工程と、積層膜の所定領域を選択的に除去して開口を形成する工程と、前記積層膜の開口部分を水蒸気雰囲気で処理し、開口の側壁面をじゃばら形状とする工程と、開口のじゃばら形状の側壁に電荷蓄積用電極となる導電膜を被着する工程と、導電膜の電荷蓄積用電極形成後に積層膜を除去する工程と、電荷蓄積用電極上に誘電膜を形成する工程と、さらに誘電膜上に電荷蓄積用電極と対向する対向電極を形成する工程とからなる。
【００１４】
本発明の製造方法によれば、シリコン酸化膜に含有されたフッ素と水蒸気が反応して、フッ酸が生成され自己整合的にシリコン酸化膜がエッチングされるため、開口部の底面が直接フッ酸にさらされることがない。また、電荷蓄積用電極の側壁面をじゃばら形状とする工程を高温熱処理することなく行えるため、１個当たりのキャパシタの表面積を実効的に増大させることができ、表面積の大きな電荷蓄積用電極によりキャパシタ容量を大きくできる。さらに、積層膜に設けた開口の側壁に電荷蓄積用電極となる導電膜を被着するので、高誘電率膜または強誘電体膜に対応する金属またはその化合物の材料であっても、ほぼ均一な膜厚でかつ電荷蓄積用電極の表面をじゃばら形状にすることができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明における実施の形態を詳細に説明する。図１〜図８は本発明の実施の形態における断面構造工程図を示したものである。
【００１６】
以下、この製造工程を、図面を参照しながら詳細に説明する。
【００１７】
まず、図１に示すように、半導体基板１上に重量比５％のフッ素を含有したシリコン酸化膜からなる第１絶縁膜２をCVD法により形成し、さらに前記第１絶縁膜２とはフッ素の含有率の異なるシリコン酸化膜として重量比２％のフッ素を含有した第２絶縁膜３を形成した。以降、同様に接する下層とフッ素の含有率の異なるシリコン酸化膜を絶縁膜として、第３絶縁膜４、第４絶縁膜５、第５絶縁膜６、第６絶縁膜７と積層した。次に図２に示すように、容量部形成用レジストパターン８でパターニングし、前記レジストパターン８をマスクとしてドライエッチング等により容量形成部９を形成する。図３は、図２で使用した不要となったレジストパターンを選択的に除去したところである。図４は、例えば８０℃の水蒸気雰囲気中で１分間処理し、水洗、乾燥を施したところである。
【００１８】
図５は、多結晶シリコンからなる容量蓄積電極用の導電膜１１を膜厚５０ｎｍで堆積したところである。図６は、化学的機械研磨法（ＣＭＰ法）により絶縁膜７表面上の導電膜１１のみを選択的に除去した段階である。図７は、例えばフッ化水素酸水溶液により第６絶縁膜７から第１絶縁膜２までを順次選択的に除去し、導電膜１１を容量蓄積電極としたところである。図８は前記容量蓄積電極１１上に容量絶縁膜１２、さらにその上に容量対向電極用の導電膜１３を堆積して完成する。
【００１９】
図４に示した工程において、側壁面１０がじゃばら形状となるメカニズムを、図９を用いて説明する。例えば、シリコン酸化膜２中にはフッ素を含むが、これは主にシリコンや酸素と直接結合していない遊離フッ素か、あるいはシリコンと結合したフッ素である。水蒸気雰囲気中にシリコン酸化膜２をさらすと、前記したフッ素と水蒸気が反応して、フッ酸が生成される（図９（ａ））。フッ酸はシリコン酸化膜２中に生成されるため、次にフッ酸と酸化膜とが反応し、自己整合的にエッチングが進行する。生成されるフッ酸の濃度はシリコン酸化膜中のフッ素の含有率によって決定されるため、前記フッ素含有率の高い部分では、シリコン酸化膜のエッチング速度が速く、含有率の低い部分では、シリコン酸化膜のエッチング速度が遅くなる（図９（ｂ））。フッ素を含むシリコン酸化膜を積層する工程において、膜中のフッ素濃度が階段状に変化していれば、それを反映して、エッチ後の形状は図９（ｂ）に示したごとく階段状になるが、実際には、工程中に加わる熱処理により、遊離フッ素の拡散が起こり、積層した膜の界面では連続的にフッ素濃度が変化する（図９（ｃ））。よって、実際には、フッ素含有率の異なるシリコン酸化膜を積層形成された絶縁膜に形成された容量形成部９の側壁面１０は階段状とならず、じゃばら形状となり、次の容量蓄積電極用の導電膜を堆積した際にも段切れを起こさない。
【００２０】
本発明による方法によれば、水蒸気処理を行うことにより自己整合的にフッ化水素酸が生成されエッチング処理されるため、開口部の底面が直接フッ酸にさらされることがなく、下地に金属層を用いた場合でも、下地はエッチングされにくい。特に、第１絶縁膜２にフッ素含有率が０％であるシリコン酸化膜を用いた場合、下地近傍でフッ酸が発生せず、下地の金属配線の溶解・消失の恐れが無くなる。
【００２１】
なお、本発明の実施の形態によれば、容量蓄積電極用の導電膜を多結晶シリコンとし、フッ化水素酸水溶液により第６絶縁膜から第１絶縁膜までを順次選択的に除去したが、導電膜をタングステン等のような金属膜か、あるいはシリサイド膜や金属酸化物とし、フッ素を含有したシリコン酸化膜からなる積層膜を、金属膜やシリサイド膜、金属酸化物に対して選択性を有する方法、例えばＣＦ系のガスにより等方的なドライエッチングを行って選択的に除去してもよい。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、メモリセルのキャパシタを得るため容量蓄積電極の表面積の拡大可能な半導体装置を提供し、具体的には、自己整合的なエッチングを用いて容量蓄積電極の表面の形状をじゃばら構造にすることにより、電極の表面積を拡大でき、キャパシタ容量の増加が可能になる。
【００２３】
さらに、容量蓄積電極の下地材料として金属配線を用いることができ、例えば、多層配線の上に簡便にメモリセルを形成できるため、メモリセルのレイアウトの自由度を増すことが可能である。
【００２４】
また、本発明によれば、容量蓄積電極の表面積を拡大するために、ＨＳＧ法のような高温の熱処理を必要としないものであり、従来のＨＳＧ技術で問題となるショートチャネル効果の発生や接合抵抗増加の防止に対して必要な０．２μｍ以下の極浅のシャロージャンクションの形成に関する問題を回避できる。
【００２５】
さらに、今後の微細メモリセルの容量絶縁膜として高誘電率膜、強誘電体膜に対応する電極材料として使用の可能性が大きい金属、又は金属シリサイド材料にも適用して容量蓄積電極の表面積を拡大可能であり、０．１３μｍルール以下の超ＬＳＩの製造に有用な方法となり得る。
【００２６】
また、本発明は０．１３μｍルール以下のＤＲＡＭのような超ＬＳＩ素子に対して、データ読み出しの信頼性向上、ソフトエラーの防止、低消費電力の面から、定期的に行うリフレッシュ動作の回数を減らすことができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態を示す断面構造工程図
【図２】本発明の実施の形態を示す断面構造工程図
【図３】本発明の実施の形態を示す断面構造工程図
【図４】本発明の実施の形態を示す断面構造工程図
【図５】本発明の実施の形態を示す断面構造工程図
【図６】本発明の実施の形態を示す断面構造工程図
【図７】本発明の実施の形態を示す断面構造工程図
【図８】本発明の実施の形態を示す断面構造工程図
【図９】本発明の実施の形態における側壁面での凹凸形成メカニズムの説明図
【図１０】従来の形態を示す断面構造工程図
【図１１】従来の形態を示す断面構造工程図
【図１２】従来の形態を示す断面構造工程図
【図１３】従来の形態を示す断面構造工程図
【図１４】従来の形態を示す断面構造工程図
【図１５】従来の形態を示す断面構造工程図
【図１６】従来の形態を示す断面構造工程図
【図１７】従来の形態を示す断面構造工程図
【図１８】メモリセルを多層配線の上層に形成する構造において、従来の技術を適用した場合の断面構造図
【符号の説明】
１  半導体基板
２  第１絶縁膜
３  第２絶縁膜
４  第３絶縁膜
５  第４絶縁膜
６  第５絶縁膜
７  第６絶縁膜
８  レジストパターン
９  容量形成部
１０  容量形成部の側壁面
１１  容量蓄積電極
１２  容量絶縁膜
１３  容量対向電極
１４  金属配線
１５  ボロン、リンを高濃度に含むシリコン酸化膜
１６  ボロン、リンを低濃度に含むシリコン酸化膜
【図１】
0004045791.tif 000002
【図２】
0004045791.tif 000003
【図３】
0004045791.tif 000004
【図４】
0004045791.tif 000005
【図５】
0004045791.tif 000006
【図６】
0004045791.tif 000007
【図７】
0004045791.tif 000008
【図８】
0004045791.tif 000009
【図９】
0004045791.tif 000010
【図１０】
0004045791.tif 000011
【図１１】
0004045791.tif 000012
【図１２】
0004045791.tif 000013
【図１３】
0004045791.tif 000014
【図１４】
0004045791.tif 000015
【図１５】
0004045791.tif 000016
【図１６】
0004045791.tif 000017
【図１７】
0004045791.tif 000018
【図１８】
0004045791.tif 000019