(57)【特許請求の範囲】
【請求項１】
Ａ相コイルとＢ相コイルからなる２相モータを有する機器に設けられ、モータ制御を含む一連の制御を実行する制御装置において、
前記一連の処理の実行中に割込み起動し、前記２相モータに対するパルス波状のＡ相用基準駆動信号およびＢ相用基準駆動信号を生成する処理を実行する第１制御手段と、
この第１制御手段による処理の実行中に割込み起動し、前記Ａ相用基準駆動信号およびＢ相用基準駆動信号に基づき、その基準駆動信号と同じ周期を持つ擬似正弦波状で前記２相モータを実際に駆動するためのＡ相用のマイクロステップ励磁信号およびＢ相用のマイクロステップ励磁信号を生成するための演算を実行する第２制御手段と、
を具備したことを特徴とする制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、モータを有する機器、例えばキャリッジ移動用のスキャンモータを有する複写機に設けられ、スキャンモータ制御を含む一連の処理を実行する制御装置に関する。
【０００２】
【従来の技術】
一般に、複写機は、原稿台と対応する位置にキャリッジを設け、このキャリッジに露光ランプを取付け、原稿台にセットされる原稿の画像を露光ランプの露光とキャリッジの移動によって光学的に読取り、その読取画像を用紙上に形成する。
【０００３】
キャリッジの移動用にスキャンモータが使用されるが、キャリッジの振動を押さえつつ高速化を実現するためには、スキャンモータとして５相モータを使用するのが好ましい。
【０００４】
【発明が解決しようとする課題】
ただし、５相モータは、振動とトルク面では優れているものの、制御回路も含めて非常に高価である。
対策として、一般に普及している安価な２相モータを使用し、その２相モータをマイクロステップ駆動する方法があるが、この場合はマイクロステップ駆動信号（いわゆるマイクロステップ励磁信号）を生成するための専用回路（ハード構成部品）が必要となり、５相モータの場合ほどではないものの、やはりコストアップの問題が残ってしまう。
【０００５】
この発明は上記の事情を考慮したもので、その目的とするところは、ソフトウェア的にマイクロステップ励磁信号を生成することができ、これにより普及タイプの安価な２相モータであっても、専用回路を要することなくまたコストアップを生じることなく、低振動でしかも高速のモータ駆動を行うことができる制御装置を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に係る発明の制御装置は、Ａ相コイルとＢ相コイルからなる２相モータを有する機器に設けられ、モータ制御を含む一連の制御を実行するものであって、上記一連の処理の実行中に割込み起動し、上記２相モータに対するパルス波状のＡ相用基準駆動信号およびＢ相用基準駆動信号を生成する処理を実行する第１制御手段と、この第１制御手段による処理の実行中に割込み起動し、上記Ａ相用基準駆動信号およびＢ相用基準駆動信号に基づき、その基準駆動信号と同じ周期を持つ擬似正弦波状で上記２相モータを実際に駆動するためのＡ相用のマイクロステップ励磁信号およびＢ相用のマイクロステップ励磁信号を生成するための演算を実行する第２制御手段と、を備える。
【０００７】
すなわち、Ａ相コイルとＢ相コイルからなる２相モータのモータ制御を含む一連の制御を実行中に、先ず、２相モータに対するパルス波状のＡ相用基準駆動信号およびＢ相用基準駆動信号を生成する処理が実行される。そして、このＡ相用基準駆動信号およびＢ相用基準駆動信号を生成する処理の実行中に、そのＡ相用基準駆動信号およびＢ相用基準駆動信号に基づいて、その基準駆動信号と同じ周期を持つ擬似正弦波状で上記２相モータを実際に駆動するためのＡ相用のマイクロステップ励磁信号およびＢ相用のマイクロステップ励磁信号を生成するための演算が実行される。
【０００８】
【発明の実施の形態】
以下、この発明の一実施例について図面を参照して説明する。
図１はこの発明に関わる複写機の要部の構成を示す。この複写機は、キャリッジ駆動用のスキャンモータとして、普及タイプの安価な２相モータを有している。
【０００９】
図１において、１は本発明の制御装置であるところのＣＰＵ（中央演算処理装置）で、タイマ２を内蔵するとともに、制御プログラム記憶用のＲＯＭ３およびデータ一時記憶用のＲＡＭ４を付属して備え、２相モータ駆動制御を含む複写機全般の一連の処理を行う。
【００１０】
とくに、ＣＰＵ１は、主要な機能手段として、上記一連の処理の実行中に割込み起動し、２相モータに対するＡ相用基準駆動信号およびＢ相用基準駆動信号を生成する処理を実行する第１制御手段と、この第１制御手段による処理の実行中に割込み起動し、上記Ａ相用基準駆動信号およびＢ相用基準駆動信号に同期して２相モータを実際に駆動するための疑似正弦波状のマイクロステップ駆動信号を生成する処理を実行する第２制御手段とを備える。
【００１１】
ＣＰＵ１で生成されるＡ相用基準駆動信号はバッファ５，５を介してＡ相制御回路１０に供給され、Ｂ相用基準駆動信号はバッファ６，６を介してＢ相制御回路２０に供給される。
【００１２】
また、ＣＰＵ１で生成されるマイクロステップ駆動信号は、インターフェース７およびＤ／Ａ変換器８を介してＡ相制御回路１０に供給されるとともに（Ｐ）、インターフェース７およびＤ／Ａ変換器９を介してＢ相制御回路２０に供給される（Ｑ）。
【００１３】
Ａ相制御回路１０は、２相モータのＡ相コイル３１を含むスイッチング回路１１と、このスイッチング回路１１をＡ相用基準駆動信号およびマイクロステップ駆動信号に応じて駆動するためのスイッチングレギュレータ１２およびその周辺回路とからなる。スイッチングレギュレータ１２の構成を図２に示し、図２における各部の信号波形を図３に示している。
【００１４】
Ｂ相制御回路２０は、２相モータのＢ相コイル３２を含むほかは、Ａ相制御回路１０と同じ回路であり、Ｂ相用基準駆動信号およびマイクロステップ駆動信号に応動する。
【００１５】
ＣＰＵ１におけるタイマ２の構成を図４に示す。
基本的には、割込みタイマレジスタTREG０、TREG１にそれぞれ時間データが設定されてタイマイネーブルがなされることにより、各セレクタにより選択された分周比に従ってビットアップカウンタUC０、UC１がアップカウントを開始する。ビットアップカウンタUC０、UC１の値と割込みタイマレジスタTREG０、TREG１の値とがそれぞれ一致すると、フリップフロップTFF １が反転されるとともに、ソフトウェアタイマ割込み起動信号INTT０、INTT１が発生する。このとき、ビットアップカウンタUC０、UC１は０クリアされる。
【００１６】
こうして発せられるソフトウェアタイマ割込み起動信号INTT０、INTT１に基づくＣＰＵ１のソフトウェア制御により、Ａ相用基準駆動信号、Ｂ相用基準駆動信号、マイクロステップ駆動信号が生成される。
【００１７】
以下、Ａ相用基準駆動信号、Ｂ相用基準駆動信号、マイクロステップ駆動信号の具体的な生成について説明する。
まず、ＣＰＵ１では、図５に示すように、スキャンモータ制御を含む一連の処理（メインルーチン）として、イニシャライズ（ステップ101 ）、レディ（ステップ102 ）、レディフラグ確認（ステップ103 ）、キースキャンマトリクスサブルーチン（ステップ104 ）、スキャン起動フラグの確認（ステップ105 ）、コピーサブルーチン（ステップ106 ）の実行が繰り返される。
【００１８】
このうち、コピーサブルーチン（ステップ106 ）として、図６に示すように、スキャン起動フラグのセット（ステップ111 ）、スキャンモータ駆動サブルーチン（ステップ112 ）、プログラムモジュール（ステップ113 ）が実行される。
【００１９】
スキャンモータ駆動サブルーチン（ステップ112 ）では、図７に示すように、スキャンモータ起動に係る初期値データがスキャンモータコマンドレジスタ（図示しない）に設定され（ステップ121 ）、続いてＡ相用基準駆動信号およＢ相用基準駆動信号の生成に係る時間データ（割込み周期SCNSDT）がタイマ２の割込みタイマレジスタTREG０に設定される（ステップ122 ）。そして、ソフトウェアタイマ割込み起動信号INTT０を発生するためのタイマイネーブルがなされ（ステップ123 ）、セレクタにより選択された分周比に従ってビットアップカウンタUC０のアップカウントが開始される。ビットアップカウンタUC０の値と割込みタイマレジスタTREG０の値とが一致すると、ソフトウェアタイマ割込み起動信号INTT０が発生する。
【００２０】
このソフトウェアタイマ割込み起動信号INTT０の発生に基づき、Ａ相用基準駆動信号およＢ相用基準駆動信号を生成するための処理としてINTT０ルーチンが実行される。
【００２１】
INTT０ルーチンでは、図８に示すように、スキャンモータ起動フラグSCNSTRの確認（ステップ201 ）、スキャンモータの回転方向が正転か反転かの確認（ステップ202 ）、マイクロステップ用カウンタＳがアップカウントしているかダウンカウントしているかのフラグFSTEPDW の確認（０はカウントアップ、ステップ203 、205 ）、後述のソフトウェアタイマ割込み起動信号INTT１の発生までの時間に相当する初期値が内部メモリの所定アドレスDA０、DA１に設定され（ステップ204 、206 ）、かつ２相励磁切換タイミング（割込み周期SCNSDT）としてＡが決定されてそれがタイマ２の割込みタイマレジスタTREG０および内部メモリの所定アドレスMTREGO０に設定される（ステップ207 ）。さらに、分割比ＴとしてデータＤが入力されるとともに（ステップ208 ）、マイクロステップ駆動信号の生成に係る時間データＡ／Ｔがタイマ２の割込みタイマレジスタTREG１および内部メモリの所定アドレスMTREGO１に設定される（ステップ209 ）。そして、ソフトウェアタイマ割込み起動信号INTT１を発生するためのタイマイネーブルがなされ（ステップ210 ）、セレクタにより選択された分周比に従ってビットアップカウンタUC１のアップカウントが開始される。ビットアップカウンタUC１の値と割込みタイマレジスタTREG１の値とが一致すると、ソフトウェアタイマ割込み起動信号INTT１が発生する。
【００２２】
このソフトウェアタイマ割込み起動信号INTT１の発生に基づき、マイクロステップ駆動信号を生成するための処理としてINTT１ルーチンが実行される。
INTT１ルーチンでは、図９に示すように、当該INTT１ルーチンの実行回数SHCNT の１アップ（ステップ301 ）、マイクロステップ用カウンタレジスタＳをカウントアップするかカウントダウンするかのフラグFSTEPDW の確認（０はカウントアップ、ステップ302 ）、この確認結果に基づくマイクロステップ用カウンタＳの１カウントアップ（ステップ303 ）または１カウントダウン（ステップ304 ）、スキャンモータの回転方向が正転か反転かの確認（ステップ305 ）がなされる。そして、この確認結果に基づき、疑似正弦波状のマイクロステップ駆動信号を生成するための演算が実行される（ステップ306 、307 ）。
【００２３】
正転の場合は、
255 ｓｉｎ［（Ｓ／Ｔ）・（π／２）］の演算により、Ａ相制御回路用のマイクロステップ駆動信号が生成される。これがＤ／Ａ変換器８から出力される。
【００２４】
255 ｓｉｎ［（１−Ｓ／Ｔ）・（π／２）］の演算により、Ｂ相制御回路用のマイクロステップ駆動信号が生成される。これがＤ／Ａ変換器９から出力される。
【００２５】
反転の場合は、
255 ｓｉｎ［（１−Ｓ／Ｔ）・（π／２）］の演算により、Ａ相制御回路用のマイクロステップ駆動信号が生成される。これがＤ／Ａ変換器８から出力される。
【００２６】
255 ｓｉｎ［（Ｓ／Ｔ）・（π／２）］の演算により、Ｂ相制御回路用のマイクロステップ駆動信号が生成される。これがＤ／Ａ変換器９から出力される。
マイクロステップ用カウンタレジスタＳの内容がＴか１かの確認がなされるとともに（ステップ308 、309 ）、当該INTT１ルーチンの実行回数SHCNT が（Ｔ−１）に達しているかどうかの確認がなされる（ステップ310 ）。Ｓ＝Ｔの場合はフラグFSTEPDW が１にセットされる（ステップ311 ）。Ｓ＝１の場合は、フラグFSTEPDW が０にセットされるとともに、マイクロステップ用カウンタレジスタＳが０クリアされる（ステップ312 ）。SHCNT ＝（Ｔ−１）の場合は、内部メモリの所定アドレスMTREGO１が０クリアされるとともに、実行回数SHCNT が０クリアされる（ステップ313 ）。
【００２７】
Ａ相用基準駆動信号（いわゆるＡ相用基準励磁信号）およびＢ相用基準駆動信号（いわゆるＢ相用基準励磁信号）の波形を図１０に示し、マイクロステップ駆動信号（いわゆるマイクロステップ励磁信号）の波形を図１１に示す。基準駆動信号とマイクロステップ駆動信号はどちらも周期ｔで同期している。
【００２８】
以上のように、ＣＰＵ１において、Ａ相用基準駆動信号およＢ相用基準駆動信号を生成する割込み処理（優先順位の高い方の割込み）を先ず実行し、続いてＡ相用基準駆動信号およＢ相用基準駆動信号に同期を取りつつマイクロステップ駆動信号を生成する割込み処理を実行するようにしたので、ソフトウェア的にマイクロステップ駆動信号を生成することができ、スキャンモータとして普及タイプの安価な２相モータを用いる場合でも、そのモータに対し、専用回路を要することなくまたコストアップを生じることなく、低振動でしかも高速の駆動を行うことができる。
【００２９】
しかも、スキャンモータの起動時に回転方向が正転が反転かを確認し、その確認結果に応じて演算式の割り当てを変えるようにしているので、起動時の基準駆動信号による回転方向とマイクロステップ駆動による回転方向との不一致を未然に防ぐことができ、常に適正なモータ駆動が可能である。
【００３０】
【発明の効果】
以上述べたようにこの発明によれば、ソフトウェア的にマイクロステップ励磁信号を生成することができ、これにより普及タイプの安価な２相モータであっても、専用回路を要することなくまたコストアップを生じることなく、低振動でしかも高速のモータ駆動を行うことができる制御装置を提供できる。
【図面の簡単な説明】
【図１】一実施例に係る複写機の制御回路の要部の構成を示す図。
【図２】図１におけるスイッチングレギュレータの構成を示すブロック図。
【図３】図２のスイッチングレギュレータの作用を説明するためのタイムチャート。
【図４】図１におけるＣＰＵ内のタイマの構成を示すブロック図。
【図５】一実施例における一連の制御を説明するためのフローチャート。
【図６】図５におけるコピーサブルーチンを示すフローチャート。
【図７】図６におけるスキャンモータ駆動サブルーチンを示すフローチャート。
【図８】図７において実行されるINTT０ルーチンを示すフローチャート。
【図９】図８において実行されるINTT１ルーチンを示すフローチャート。
【図１０】一実施例において生成されるＡ相用基準駆動信号およびＢ相用基準駆動信号の波形図。
【図１１】一実施例において生成されるマイクロステップ駆動信号の波形図。
【符号の説明】
１…ＣＰＵ（制御装置）
２…タイマ
１０…Ａ相制御回路
１１…スイッチング回路
１２…スイッチングレギュレータ
２０…Ｂ相制御回路
３１…Ａ相コイル
３２…Ｂ相コイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004040757.tif 000009
【図９】
0004040757.tif 000010
【図１０】
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【図１１】
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