(57)【特許請求の範囲】
【請求項１】
第１電導型のチャネル領域と第１電導型とは異なる第２電導型のチャネル領域を備えた半導体装置の製造方法において、
半導体基板に素子を分離するための溝を形成する第１の工程と、
熱酸化によって前記溝の上側コーナー部を丸める第２の工程と、
前記溝の上側コーナー部を含む半導体基板全面に第１の不純物を注入する第３の工程と、前記第３の工程の後、前記第１電導型のチャネルとなる領域を形成するために第２の不純物を注入する第４の工程と、
前記第４の工程の後、前記第２電導型のチャネルとなる領域を形成するために第３の不純物を注入する第５の工程と、
前記半導体基板に熱処理を行う第６の工程と、
を含み、
前記第１電導型のチャネル領域の半導体基板の第１のしきい値は、前記第２の工程に起因して第１の上昇をし、前記第３の工程に起因して第２の上昇をし、前記第６の工程に起因して第１の低下をし、前記第１のしきい値の変動は前記第１の上昇と前記第２の上昇と前記第１の低下とにより相殺され、
前記第２電導型のチャネル領域の半導体基板の第２のしきい値は、前記第２の工程に起因して第３の上昇をし、前記第３の工程に起因して第２の低下をし、前記第６の工程に起因して第４の上昇をし、前記第２のしきい値の変動は前記第３の上昇と前記第４の上昇と前記第２の低下とにより相殺されることを特徴とした半導体装置の製造方法。
【請求項２】
前記第３の工程は、前記溝の形成に用いたマスク材料を残したまま、前記溝の上側コーナー部を含む半導体基板全面に不純物を注入することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
第１電導型のチャネル領域と第１電導型とは異なる第２電導型のチャネル領域を備えた半導体装置の製造方法において、
半導体基板にシリコン酸化膜およびシリコン窒化膜を堆積する第１の工程と、
レジストマスクを用いて、前記シリコン酸化膜およびシリコン窒化膜をパターニングする第２の工程と、
前記レジストを除去する第３の工程と、前記パターニングしたシリコン窒化膜をマスクとして半導体基板に溝を形成する第４の工程と、
熱酸化処理により前記溝の上側コーナー部を丸める第５の工程と、
前記シリコン窒化膜をマスクとして、前記溝の上側コーナー部を含む半導体基板全面に第１の不純物注入を行う第６の工程と、
前記第６の工程の後、前記第１電導型のチャネルとなる領域を形成するために第２の不純物を注入する第７の工程と、
前記第７の工程の後、前記第２電導型のチャネルとなる領域を形成するために第３の不純物を注入する第８の工程と、
前記半導体基板に熱処理を行う第９の工程と、
を含み、
前記第１電導型のチャネル領域の半導体基板の第１のしきい値は、前記第５の工程に起因して第１の上昇をし、前記第６の工程に起因して第２の上昇をし、前記第９の工程に起因して第１の低下をし、前記第１のしきい値の変動は前記第１の上昇と前記第２の上昇と前記第１の低下とにより相殺され、
前記第２電導型のチャネル領域の半導体基板の第２のしきい値は、前記第５の工程に起因して第３の上昇をし、前記第６の工程に起因して第２の低下をし、前記第９の工程に起因して第４の上昇をし、前記第２のしきい値の変動は前記第３の上昇と前記第４の上昇と前記第２の低下とにより相殺されることを特徴とした半導体装置の製造方法。
【請求項４】
前記半導体基板全面に注入する第１の不純物がボロンであることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板に行う熱処理の温度が７００℃〜１１００℃であることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記熱酸化の温度が１０００〜１２００℃で酸化膜厚が５０〜６００ｎｍであることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第２の不純物にはボロンイオンを用い、前記第３の不純物には砒素または燐イオンを用いることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、より特定的には、半導体基板に溝を形成することにより素子間を分離する工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及び高速化を実現するために、デザインルールのさらなる縮小が検討されている。今日では、２５６ＭＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の試作、及びゲート長０．１μｍのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの試作が発表されている。このようなトランジスタの微細化の進展により、スケーリング則に従ったデバイスサイズの縮小化と、それに伴う動作の高速化とが期待される。
【０００３】
デバイスの微小化においては、トランジスタの微細化と同時に、微細化したトランジスタ間を分離する素子分離技術の向上が非常に重要になってくる。
従来、素子分離の技術としてはＬＯＣＯＳ法が用いられてきたが、素子間を酸化分離する際のシリコン酸化膜の横方向の広がり（バーズビーク）により、素子分離幅を十分に縮小することができなくなってきている。そこで、素子間に素子分離用の溝を形成し、シリコン酸化膜を埋め込むことにより素子分離を行うＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）法が提案されている。
【０００４】
ＳＴＩ法を用いることにより、ＬＯＣＯＳ法でのバーズビークによる素子分離幅の制限が解消されるため、デバイスのさらなる微細化を進めることができる。
しかしながら、このようなＳＴＩ法を採用した場合、溝の上側コーナー部がＬＯＣＯＳ法に比較して尖った形状となり、トランジスタを作成すると、ゲートからチャネルへの電界がコーナー部で集中するために、溝の上側コーナー部においてしきい電圧が低下する。そして、このしきい電圧が低下した部分を介して、リーク電流が流れやすくなるという問題が生じる。
【０００５】
この問題を回避するために、溝の上側コーナー部を丸めることにより、電界集中を抑制することが知られているが、電界集中によるしきい電圧の低下を抑制したとしても、溝の上側コーナー部における不純物拡散によりしきい電圧が変動する問題が生じる。例えば、ｎＭＯＳＦＥＴにおいては通常チャネルにボロンを注入しているが、ボロンはシリコン酸化膜に向けて外方拡散するため、溝の上側コーナー部でのボロン濃度が低下する。その結果、溝の上側コーナー部においてしきい電圧の低い部分が生じる。
【０００６】
そこで、溝の上側コーナー部において、不純物拡散に起因するしきい電圧の低下が発生することを抑制する技術が、特開２０００−１５０８７８号公報において提案されている。この提案された半導体装置の製造方法では、まず、半導体基板上に素子分離のための溝を形成する。そして、前記半導体基板の主面に対して斜め方向から、チャネル領域を形成するための不純物と同じ電導型の不純物をイオン注入する。
【０００７】
【発明が解決しようとする課題】
従来例にあっては、上記のように、溝の上側コーナー部における不純物拡散に起因するしきい電圧の低下を抑制するために、チャネル領域と同じ電導型の不純物をイオン注入している。これを基板上に第１電導型のチャネル領域と第１電導型とは異なる第２電導型のチャネル領域とを有するＣＭＯＳトランジスタに適用する場合を考えると、チャネルと同じ電導型の不純物をイオン注入するためには、例えば、第1電導型のチャネル領域に第1電導型の不純物をイオン注入する場合を考えると、第2電導型のチャネル領域をマスクする必要が生じてくる。
【０００８】
しかし、素子が微細化されるにつれてイオン注入時にマスクによるシャドーイングが発生しイオン注入が不可能となるため、マスク工程を今後も使いつづけることは困難である。したがって、マスク工程を用いずに半導体基板全面に不純物をイオン注入することが必要となる。ところが、例えば第１電導型の溝の上側コーナー部における不純物拡散によるしきい電圧の低下を抑制するために、第１の電導型の不純物イオンを半導体基板全面に注入したとすると、当然のことながら第２電導型のチャネル領域にも第１電導型の不純物が注入されることになり、第２電導型の溝の上側コーナー部においては不純物の働きが相殺されてしきい電圧が低下してしまい、このしきい電圧が低下した部分を介してリーク電流が流れやすくなるという問題が発生する。
【０００９】
この発明の目的は、上記問題点を解決し、第１電導型および第２電導型のそれぞれのチャネルにおいて、溝の上側コーナー部のしきい電圧の変動を抑制することで、この部分におけるリーク電流の増大を抑えることができる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１の半導体装置の製造方法は、第１電導型のチャネル領域と第１電導型とは異なる第2電導型のチャネル領域を備えた半導体装置の製造方法において、半導体基板に素子を分離するための溝を形成する第１の工程と、熱酸化によって前記溝の上側コーナー部を丸める第２の工程と、前記溝の上側コーナー部を含む半導体基板全面に第1の不純物を注入する第３の工程と、前記第1電導型と第２電導型のチャネルとなる領域を形成するために第2の不純物を注入する第４の工程と、前記半導体基板に熱処理を行う第５の工程と、を含むことをその要旨とする。
【００１１】
請求項２の半導体装置の製造方法は、請求項１の発明において、前記第３の工程は、前記溝の形成に用いたマスク材料を残したまま、前記溝の上側コーナー部を含む半導体基板全面に不純物を注入することをその要旨とする。
請求項３の半導体装置の製造方法は、第１電導型のチャネル領域と第１電導型とは異なる第2電導型のチャネル領域を備えた半導体装置の製造方法において、半導体基板にシリコン酸化膜およびシリコン窒化膜を堆積する第1の工程と、レジストマスクを用いて、前記シリコン酸化膜およびシリコン窒化膜をパターニングする第2の工程と、前記レジストを除去する第3の工程と、前記パターニングしたシリコン窒化膜をマスクとして半導体基板に溝を形成する第４の工程と、熱酸化処理により前記溝の上部コーナー部を丸める第５の工程と、前記シリコン窒化膜をマスクとして、前記溝の上側コーナー部を含む半導体基板全面に第1の不純物注入を行う第６の工程と、前記第1電導型と第２電導型のチャネルとなる領域を形成するために第2の不純物を注入する第７の工程と、前記半導体基板に熱処理を行う第８の工程と、を含むことをその要旨とする。
【００１２】
請求項４の半導体装置の製造方法は、請求項１〜３のいずれか１項の発明において、前記半導体基板全面に注入する第1の不純物がボロンであることをその要旨とする。
請求項５の半導体装置の製造方法は、請求項１〜４のいずれか１項の発明において、前記半導体基板に行う熱処理の温度が７００℃〜１１００℃であることをその要旨とする。
請求項６の半導体装置の製造方法は、請求項１〜５のいずれか１項の発明において、前記熱酸化の温度が１０００〜１２００℃で酸化膜厚が５０〜６００ｎｍであることをその要旨とする。
【００１３】
請求項７の半導体装置の製造方法は、請求項１〜６のいずれか１項の発明において、前記チャネル領域を形成するための第2の不純物として、前記第１電導型のチャネルにおいてはボロンイオンを用い、前記第２電導型のチャネルにおいては砒素または燐イオンを用いることをその要旨とする。
【００１４】
【発明の実施の形態】
本発明の第一の実施形態を図１〜図９に示す製造プロセス断面図に従って説明する。
工程１（図１参照）：ｐ型単結晶シリコン基板３０の主表面上おいて、シリコン酸化膜３１、シリコン窒化膜３２を順に形成する。次にレジストを塗布し、パターニングした後、このレジストをマスクとして、シリコン窒化膜３２、シリコン酸化膜３１をパターニングし、レジストを除去した後、前記パターニングしたシリコン窒化膜をマスクとしてシリコン基板３０に溝３３を形成する。溝３３を介して、左側がｎＭＯＳＦＥＴを形成する領域、右側がｐＭＯＳＦＥＴを形成する領域である。なお、ｐ型単結晶シリコン基板３０が本発明における「半導体基板」の一例である。
【００１５】
工程２（図２参照）：熱酸化処理を行うことにより溝３３の内壁にシリコン酸化膜３５を５０ｎｍから６００ｎｍ堆積することで溝の上側コーナー部３４を丸める（丸め酸化）。丸め酸化の熱処理温度は１０００℃から１２００℃の範囲で行う。コーナー部の形状を丸くするためにはできるだけ酸化種の拡散律速によって酸化することが好ましいので、酸化種は拡散係数が低いものを選び、酸化温度は高いほうがよい。したがって、昇温中の温度が低い段階ではできるだけ酸化が起こらないように酸素濃度を低く抑え、酸化種に拡散係数の小さいＯ2を用いるＤｒｙ酸化法を用いることが有効である。
【００１６】
工程３（図３参照）：シリコン基板３０に垂直な方向に対して２０°〜７０°の角度で、４〜８方向から、シリコン基板３０全面にボロンをイオン注入する。溝の上側コーナー部３４にボロンが十分注入されるような方向からイオン注入を行う。注入エネルギーとしては、半導体基板表面に注入した不純物の濃度のピークがくる程度の低いエネルギーで十分であり、１０〜３０ｋｅＶで行う。注入量は５×１０11ｃｍ-2〜１×１０14ｃｍ-2でよい。ここで注入量が５×１０12ｃｍ-2以上になると、接合リーク電流が急激に増大するため、これを抑えるためには注入量を５×１０12ｃｍ-2以下にすることが好ましい。
【００１７】
工程４（図４参照）：ＣＶＤ法によりシリコン酸化膜３６を溝３３内に埋め込み、９００℃〜１２００℃、１分〜３０分の熱処理を行い、シリコン酸化膜の膜質の安定化を行う。
工程５（図５参照）：前記シリコン窒化膜３２をストッパーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法により余分なシリコン酸化膜３６を除去する。
【００１８】
工程６（図６参照）：ウエットエッチングによりシリコン窒化膜３２、シリコン酸化膜３１を除去する。ここで、ＣＶＤ法により形成されたシリコン酸化膜３６は熱酸化により形成されたシリコン酸化膜３１よりもエッチレートが高いために図６に示すように溝の上側コーナー部３４においてシリコン酸化膜３６が窪んだ状態になる。
【００１９】
工程７（図７参照）：イオン注入保護膜となるシリコン酸化膜３７を熱酸化により形成し、ｐＭＯＳＦＥＴ領域にイオン注入マスク３８をしてｎＭＯＳＦＥＴを形成する領域にボロンを注入し、ｐ型のチャネル領域を３９を形成する。
工程８（図８参照）：ｎＭＯＳＦＥＴ領域にイオン注入マスク４０をしてｐＭＯＳＦＥＴを形成する領域に砒素を注入し、ｎ型のチャネル領域４１を形成する。
【００２０】
工程９（図９参照）ウエットエッチングによりシリコン酸化膜３７を除去した後、ゲート酸化膜４２を熱酸化により形成する。熱酸化温度は８００〜９００℃で行う。次に多結晶シリコン膜を堆積し、これをパターニングしてゲート電極４３を形成する。その後、イオン注入により、ｎＭＯＳＦＥＴ領域には砒素を、ｐＭＯＳＦＥＴ領域にはボロンを注入してソース・ドレイン領域を形成し、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法によって７００〜１１００℃、０．１〜３０秒の熱処理を行って不純物を活性化させ、ソース・ドレインを形成する。
【００２１】
ここで、ゲート酸化膜形成およびソース・ドレインの活性化のときの熱処理によって、溝の上側コーナー部３４のボロンが酸化膜に向かって外方拡散するために、溝の上側コーナー部３４においてボロン濃度が低下する。
本実施形態においては、工程２において溝の上側コーナー部３４を丸めることで、ゲート電極４３から溝の上側コーナー部３４に向かう電界分布が変化する。この様子を示したのが図１０である。図１０（ａ）は丸め酸化を行わない場合であって、溝の上側コーナー部３４が尖った形状をしているために、図１０（ａ）のＡにおいて電界集中が著しく発生し、しきい電圧が低下してしまう。図１０（ｂ）は丸め酸化を行った場合であって、丸め酸化を行うと溝の上側コーナー部３４が丸まり、電界集中は減少する。一方、溝の上側コーナー部が丸まることで図１０（ｂ）のＢに示すように空乏層が横方向に広がっていき、チャネルが反転するために多くの空乏電荷を必要とするようになるのでこの部分のしきい電圧が高くなる。
【００２２】
次の工程３において溝の上側コーナー部３４にボロンをイオン注入している。この注入によって、ｎＭＯＳＦＥＴの溝の上側コーナー部においてはボロンの濃度が増大して、つまりｐ型不純物濃度が増大し、その結果、しきい電圧が上昇する。一方、ｐＭＯＳＦＥＴの溝の上側コーナー部においてはｐ型不純物であるボロンがｐＭＯＳＦＥＴのチャネルを形成するｎ型不純物である砒素の働きを相殺してしきい電圧が低下する。この段階においては、ｎＭＯＳＦＥＴはしきい電圧が上昇した状態であり、ｐＭＯＳＦＥＴはしきい電圧が低下した状態である。
【００２３】
次に工程９において、ｎＭＯＳＦＥＴのチャネルを形成するボロンが酸化膜に向かって外方拡散するために、ｎＭＯＳＦＥＴにおいてはしきい電圧が低下して、工程２および３におけるしきい電圧の上昇と相殺する。すなわち、ｎＭＯＳＦＥＴのしきい電圧の変動を抑制することができる。一方、ｐＭＯＳＦＥＴにおいてはｎ型不純物である砒素の働きを相殺していたボロンが減少するので、しきい電圧が上昇し、工程３におけるしきい電圧の低下を相殺する。すなわち、ｐＭＯＳＦＥＴのしきい電圧の変動を抑制することができる。
【００２４】
ここで、本実施形態に示すようにしきい電圧の変動を抑制するには、工程２の丸め酸化における溝の上側コーナー部の丸まりおよび工程３の不純物の注入量および工程９におけるボロンの不純物拡散の３者の関係を調整する必要がある。すなわち、ｎＭＯＳＦＥＴにおいては工程２におけるしきい電圧の上昇と工程３におけるしきい電圧の上昇および工程９におけるしきい電圧の低下が相殺されるように、また、ｐＭＯＳＦＥＴにおいては工程２におけるしきい電圧の上昇と工程３におけるしきい電圧の低下および工程９におけるしきい電圧の上昇が相殺されるようにするのである。これにはまず、工程２の丸め酸化における溝の上側コーナー部の丸まりとしきい電圧の変動量の関係を明らかにする。コーナー部の丸まりを変えるには丸め酸化膜厚を変えることで容易に行えるので、丸め酸化膜厚をパラメータにとってしきい電圧の変動量を測定する。しきい電圧の変動量はゲート幅が十分広いトランジスタとターゲットとなるゲート幅が狭いトランジスタのしきい電圧の差（ΔＶｔ）を測定すればよい。
【００２５】
図１１は横軸に丸め酸化膜厚をとって、縦軸にΔＶｔをプロットしたものである。このように丸め酸化膜厚を大きくする、すなわち丸め酸化における丸まりの半径を大きくすることでΔＶｔが上昇していく。ここでｎＭＯＳＦＥＴにおいてｐＭＯＳＦＥＴよりもΔＶｔが低下しているのは、ｐＭＯＳＦＥＴにおいては不純物拡散によるΔＶｔの低下がないが、ｎＭＯＳＦＥＴにおいては工程９におけるボロンの不純物拡散によりΔＶｔが低下するからである。次に工程３におけるボロンのイオン注入によってｎＭＯＳＦＥＴのΔＶｔを増加させ、ｐＭＯＳＦＥＴのΔＶｔを低下させることで、両者のΔＶｔを同じにすると、図１２の太線のようになる。この図においてｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのΔＶｔがともに０になる条件を選べばよい。この条件で工程２の丸め酸化、工程３の不純物注入および工程9の熱処理を行うことで、溝の上側コーナー部におけるしきい電圧の変動がない安定した特性のデバイスを作成することができる。なお、ここではしきい電圧の変動（ΔＶｔ）を０にしているが、ΔＶｔの目標値はデバイスに要求される性能値に応じて適宜設定されるべきものである。
【００２６】
以上の実施形態にあっては、以下の通りの作用効果を呈する。
（１）丸め酸化およびボロンのイオン注入によってあらかじめｎＭＯＳＦＥＴの溝の上側コーナー部３４におけるしきい電圧が上がるようにしているために、その後の熱処理で不純物が拡散することによるこの部分のしきい電圧の低下を相殺することができ、ｎＭＯＳＦＥＴの溝の上側コーナー部３４におけるリーク電流の増大を抑制することができる。
（２）丸め酸化によってあらかじめｐＭＯＳＦＥＴの溝の上側コーナー部３４におけるしきい電圧が上がるようにしているために、半導体基板全面にボロンを注入することによるこの部分のしきい電圧の低下を相殺することができ、ｐＭＯＳＦＥＴの溝の上側コーナー部３４におけるリーク電流の増大を抑制することができる。
（３）半導体基板全面にボロンを注入することにより、イオン注入マスクによりイオン注入領域を制限する必要がなくなり、イオン注入時にマスクによるシャドーイングが起こることがなく、確実に溝の上側コーナー部に不純物を導入し、溝の上側コーナー部におけるしきい電圧の低下を抑制することができる。
【００２７】
なお、今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
例えば、以上に説明した実施形態は、以下の通り変更しても良い。
【００２８】
単結晶シリコン基板（半導体基板）に代えて、導電性基板やガラスなどの絶縁性基板を用いる、すなわち、上記した実施形態では、単結晶シリコン基板上に電界効果型トランジスタを形成する例を示しているが、本発明はこれに限らず、例えば薄膜トランジスタのように絶縁性基板の上に半導体層を形成し、この半導体層にデバイスを形成するものに対しても十分に適用が可能である。
【００２９】
なお、本発明の半導体基板は、通常の半導体基板のみならず、このような半導体層を含む広い概念である。
【００３０】
【発明の効果】
本発明にあっては、半導体基板に第１電導型のチャネル領域と第１電導型とは異なる第２電導型のチャネル領域が混在するものにおいて、溝の上側コーナー部におけるしきい電圧の変動を抑制することができる。
【図面の簡単な説明】
【図１】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図２】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図３】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図４】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図５】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図６】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図７】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図８】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図９】本発明を具体化した実施形態における半導体装置の製造工程を順に示す図である。
【図１０】丸め酸化によって溝の上側コーナー部における空乏層の横方向広がりが大きくなることを示す図である。
【図１１】丸め酸化膜厚とゲート幅が十分広いトランジスタに対するゲート幅が狭いトランジスタのしきい電圧の相関を示す図である。
【図１２】丸め酸化膜厚とゲート幅が十分広いトランジスタに対するゲート幅が狭いトランジスタのしきい電圧の相関を示す図である。
【符号の説明】
３０  ｐ型単結晶シリコン基板
３１  シリコン酸化膜
３２  シリコン窒化膜
３３  溝
３４  溝の上側コーナー部
３５  シリコン酸化膜
３６  シリコン酸化膜
３７  シリコン酸化膜
３８  イオン注入マスク
３９  ｐ型のチャネル領域
４０  イオン注入マスク
４１  ｎ型のチャネル領域
４２  ゲート酸化膜
４３  ゲート電極
４４  空乏層
【図１】
0004039854.tif 000002
【図２】
0004039854.tif 000003
【図３】
0004039854.tif 000004
【図４】
0004039854.tif 000005
【図５】
0004039854.tif 000006
【図６】
0004039854.tif 000007
【図７】
0004039854.tif 000008
【図８】
0004039854.tif 000009
【図９】
0004039854.tif 000010
【図１０】
0004039854.tif 000011
【図１１】
0004039854.tif 000012
【図１２】
0004039854.tif 000013