(57)【特許請求の範囲】
【請求項１】
ドレイン半導体部と、
その主面が第１、第２及び第３の領域を有し、前記ドレイン半導体部上に設けられたドリフト半導体部と、
前記ドリフト半導体部の前記第１の領域上に設けられ、前記ドレイン半導体部の導電型と逆導電型の第１のゲート半導体部と、
前記ドリフト半導体部の前記第３の領域上に設けられ、前記ドレイン半導体部の導電型と逆導電型の第２のゲート半導体部と、
前記第２の領域上に設けられ、前記第１のゲート半導体部と前記第２のゲート半導体部に制御されるように前記第１のゲート半導体部と前記第２のゲート半導体部との間に位置しており、前記ドレイン半導体部の導電型と同一の導電型のチャネル半導体部と、
前記チャネル半導体部上に設けられ、前記ドレイン半導体部の導電型と同一導電型の第１のソース半導体部と
を備え、
前記第１のゲート半導体部及び前記第２のゲート半導体部のドーパント濃度は、前記チャネル半導体部のドーパント濃度より高く、
前記ドリフト半導体部は、前記ドレイン半導体部の主面と交差する方向に延びると共に、各ゲート半導体部と前記ドレイン半導体部との間に位置するように接合面が形成された第１及び第２の半導体領域を有し、
前記第１の半導体領域は、前記チャネル半導体部と前記ドレイン半導体部の間に設けられ、前記ドレイン半導体部の導電型と同一の導電型を有しており、前記第２の半導体領域は、各ゲート半導体部と前記ドレイン半導体部の間に設けられ、前記ドレイン半導体部の導電型と逆導電型を有し、
前記ドレイン半導体部のドーパント濃度は、前記第１及び第２の半導体領域のドーパント濃度よりも大きい、接合型電界効果トランジスタ。
【請求項２】
前記第１及び第２のゲート半導体領域、並びに、前記第１のソース半導体領域は、前記ドリフト半導体部の主面に沿って、所定の方向に延びる、請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記第１のゲート半導体部と前記第２のゲート半導体部との間の間隔は、当該接合型電界効果トランジスタがノーマリオフ特性を示すように決定されている、請求項１又は２に記載の接合型電界効果トランジスタ。
【請求項４】
前記チャネル半導体部は、第１の部分と第２の部分に更に分けられ、前記第１の部分は、前記第１のゲート半導体部と前記第２のゲート半導体部との両方に挟まれており、前記第２の部分は、前記第１のゲート半導体部と前記第２のゲート半導体部とに挟まれることがないように、前記第１の部分上に位置する、請求項１〜３の何れか一項に記載の接合型電界効果トランジスタ。
【請求項５】
前記ドリフト半導体部の前記主面は第４及び第５の領域を更に有し、
当該接合型電界効果トランジスタは、
前記ドリフト半導体部の前記第５の領域上に、前記所定の方向に延びており、前記ドレイン半導体部の導電型と逆導電型の第３のゲート半導体部と、
前記ドリフト半導体部の前記第４の領域上に設けられた別のチャネル半導体部と、
前記別のチャネル半導体部上に、前記所定の方向に延びており、前記ドレイン半導体部と同一導電型の第２のソース半導体部と
を更に備え、
前記第３のゲート半導体部の第３のドーパント濃度は、前記別のチャネル半導体部のドーパント濃度より高く、
前記別のチャネル半導体部は、前記ドリフト半導体部と前記第２のソース半導体部とを接続すると共に、前記第２のゲート半導体部と前記第３のゲート半導体部とにより制御されるように、これらのゲート半導体部との間に設けられている、請求項２に記載の接合型電界効果トランジスタ。
【請求項６】
前記ドリフト半導体部の前記第１及び第２の半導体領域のドーパント濃度及び幅を等しくすることで、前記第１の半導体領域に延びる空乏層と前記第２の半導体領域に延びる空乏層とが各半導体領域の全体に同時に延びるようにしている、請求項１に記載の接合型電界効果トランジスタ。
【請求項７】
第１導電型の基板上に、半導体部の主面と交差する方向に延びる面に沿って第１導電型の半導体領域と第２導電型の半導体領域とが接合するように交互に配列された半導体部を形成する工程と、
第１導電型のソース半導体膜を前記半導体部上に形成する工程と、
前記半導体部が露出するように前記ソース半導体膜の一部をエッチングして、前記第１導電型の半導体領域の上にソース半導体部を形成する工程と、
前記第１導電型の半導体領域と前記第２導電型の半導体領域との接合面の位置に合わせて、第２導電型のゲート半導体部を前記半導体部中に形成する工程とを含み、
前記第２導電型のゲート半導体部のドーパント濃度は、前記第１導電型の半導体領域のドーパント濃度より高く、
前記基板のドーパント濃度は、前記第１導電型の半導体領域のドーパント濃度よりも大きく、
前記基板のドーパント濃度は、前記第２導電型の半導体領域のドーパント濃度よりも大きく、
前記接合面は前記ゲート半導体部と前記基板との間に位置する、接合型電界効果トランジスタの製造方法。
【請求項８】
前記半導体部を形成する前記工程では、
第１導電型の半導体層を形成する第１の工程と、
前記第１導電型の半導体層に選択的にイオン注入して所定の深さの第２導電型の半導体層を形成する第２の工程と、
前記第１及び第２の工程を繰り返して、前記第１導電型の半導体領域及び前記第２導電型の半導体領域を形成する第３の工程と
を含む、請求項７に記載の接合型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ゲート電圧によりソース電極とドレイン電極間の電流を制御する電庄制御素子として、横型の接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）が使用されている。横型ＪＦＥＴは、チャネル領域を流れる多数キャリアの量を制御することによりドレイン電流を制御する。この制御は、ゲート領域に形成されたｐｎ接合における空乏層の幅を変化させて行う。
【０００３】
【発明が解決しようとする課題】
発明者は、ＪＦＥＴの開発に携わっている。発明者は、ＪＦＥＴのドレイン耐圧を向上するためには、次のような手法があると考えている。その一つは、チャネル部とドレインとの間にドリフト領域を設けることであり、別のものは、ドリフト領域の不純物濃度を低くすることである。
【０００４】
しかしながら、発明者の検討によれば、これら何れの手法によっても、ＪＦＥＴのオン抵抗は増加してしまう。すなわち、オン抵抗の増加を抑えることが可能なＪＦＥＴが求められている。そこで、本発明の目的は、ドレイン耐圧を維持しつつオン抵抗を低減できる接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法を提供することである。
【０００５】
この課題を解決するために、発明者らは検討を行った。その結果、基板に形成されるＪＦＥＴにおいて、基板の表面から裏面へ向かう方向に電流を流す構造のＪＦＥＴ（以下、「縦型ＪＦＥＴ」と記す。）の着想を得た。そして、この縦型ＪＦＥＴの構造において、オン抵抗を小さくするために検討を続けた結果、次のような発明をするに至った。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、第１のゲート半導体部と、第２のゲート半導体部と、第１のソース半導体部と、チャネル半導体部とを備える。ドリフト半導体部は、その主面が第１、第２及び第３の領域を有し、ドレイン半導体部上に設けられている。第１のゲート半導体部は、ドリフト半導体部の第１の領域上に設けられ、ドレイン半導体部の導電型と逆導電型を有する。第２のゲート半導体部は、ドリフト半導体部の第３の領域上に設けられ、ドレイン半導体部の導電型と逆導電型を有する。チャネル半導体部は、前記第２の領域上に設けられ、前記第１のゲート半導体部と前記第２のゲート半導体部に制御されるように前記第１のゲート半導体部と前記第２のゲート半導体部との間に位置しており、前記ドレイン半導体部の導電型と同一の導電型を有する。第１のソース半導体部は、前記チャネル半導体部上に設けられ、前記ドレイン半導体部の導電型と同一導電型を有する。
前記第１のゲート半導体部及び前記第２のゲート半導体部のドーパント濃度は、前記チャネル半導体部のドーパント濃度より高く、前記ドリフト半導体部は、前記ドレイン半導体部の主面と交差する方向に延びると共に、各ゲート半導体部と前記ドレイン半導体部との間に位置するように接合面が形成された第１及び第２の半導体領域を有する。前記第１の半導体領域は、前記チャネル半導体部と前記ドレイン半導体部の間に設けられ、前記ドレイン半導体部の導電型と同一の導電型を有しており、前記第２の半導体領域は、各ゲート半導体部と前記ドレイン半導体部の間に設けられ、前記ドレイン半導体部の導電型と逆導電型を有する。前記ドレイン半導体部のドーパント濃度は、前記第１及び第２の半導体領域のドーパント濃度よりも大きい。
【０００７】
この様な接合型電界効果トランジスタは、第１のゲート半導体部と第２のゲート半導体部の間にチャネル半導体部を有するので、チャネル半導体部の両側からチャネルを制御できる。この構造によれば、チャネル半導体部の片側からチャネルを制御する場合に比べて、制御できるチャネルの幅が増す。
【０００８】
この様な接合型電界効果トランジスタは、チャネル半導体部及びゲート半導体部をドリフト半導体部上に配置できる。故に、ドリフト半導体部の厚さにより所望のドレイン耐圧を得ることができる。また、チャネル半導体部の下だけでなく、ゲート半導体部の下に位置するドリフト半導体部にもキャリアが流れる。
【０００９】
また、第１及び第２のゲート半導体領域、並びに、第１のソース半導体領域は、ドリフト半導体部の主面に沿って、所定の方向に延びる、構造であることが好ましい。
【００１０】
この様な接合型電界効果トランジスタは、第１のゲート半導体部と第２のゲート半導体部が共に所定の方向に延びるので、これらの間隔により閾値を制御できる。
【００１１】
また、第１のゲート半導体部と第２のゲート半導体部との間の間隔は、当該接合型電界効果トランジスタがノーマリオフ特性を示すように決定されていることが好ましい。
【００１２】
この様な接合型電界効果トランジスタによれば、第１のゲート半導体部と第２のゲート半導体部との間の間隔は、ビルトインポテンシャルの２倍以下の値に対応するように決定される。したがって、ゲート電圧が印加されていなくても、チャネル半導体部が空乏化されているので、ノーマリオフ型のトランジスタを実現できる。
【００１３】
また、チャネル半導体部は、第１の部分と第２の部分に更に分けられる。第１の部分は、第１のゲート半導体部と第２のゲート半導体部との両方に挟まれている。第２の部分は、第１のゲート半導体部と第２のゲート半導体部とに挟まれることがないように、第１の部分上に位置することが好ましい。
【００１４】
この様な接合型電界効果トランジスタによれば、第２の部分を形成することにより、チャネル半導体部を第１のソース半導体領域から離すことができる。これにより、ゲートとソース間の耐圧が向上される。また、チャネル半導体部と第１のソース半導体領域との距離は、縦方向にとられるので、この距離をとってもトランジスタのチップサイズは、大きくならない。
【００１５】
本発明に係る接合型電界効果トランジスタは、第３のゲート半導体部と、第２のソース半導体部とを更に備えるようにしてもよい。この場合、第３のゲート半導体部は、ドリフト半導体部上に所定の方向に延びており、ドレイン半導体部の導電型と逆導電型を有する。また、第２のソース半導体部は、ドリフト半導体部上に所定の方向に延びており、ドリフト半導体部と同一導電型を有する。チャネル半導体部は、ドリフト半導体部と第２のソース半導体部とを接続すると共に、第２のゲート半導体部と第３のゲート半導体部とにより制御されるように、これらのゲート半導体部との間に設けられている。
【００１６】
この様な接合型電界効果トランジスタによれば、第１のゲート半導体部と第２のゲート半導体部間のみならず、第２のゲート半導体部と第３のゲート半導体部間にもチャネル半導体部が形成される。この際に、第２のゲート半導体部は、両側のチャネル半導体部を制御するゲートとして共有される。したがって、ゲート半導体部を１つ追加するだけで、チャネル幅が増す。
【００１７】
接合型電界効果トランジスタでは、ドリフト半導体部は、ドレイン半導体部の主面と交差する方向に延びると共に、各ゲート半導体部とドレイン半導体部との間に位置するように接合面が形成された第１及び第２の半導体領域を有する。第１の半導体領域は、チャネル半導体部とドレイン半導体部の間に設けられ、ドレイン半導体部の導電型と同一の導電型を有する。第２の半導体領域は、各ゲート半導体部とドレイン半導体部の間に設けられ、ドレイン半導体部の導電型と逆導電型を有する。
【００１８】
この様な接合型電界効果トランジスタによれば、ドリフト半導体部は、導電型の異なる複数の半導体領域により構成されている。この様な構造を有するドリフト半導体部は、高ドレイン電圧が印加されているときに、ドリフト半導体部の全体が十分に空乏化されている。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト領域の厚さを薄くできる。このため、オン抵抗が小さくなる。
【００１９】
また、ドリフト半導体部の第１及び第２の半導体領域のドーパント濃度及び幅は、第１の半導体領域に延びる空乏層と第２の半導体領域に延びる空乏層とが各半導体領域の全体に同時に延びるように決定されていることが好ましい。これにより、ドリフト半導体部の第１及び第２の半導体領域のドーパント濃度及び幅は、第１の半導体領域の全体が空乏層になった時点で、第２の半導体領域の全体も空乏層になる。
【００２０】
この様な接合型電界効果トランジスタによれば、第１の半導体領域と第２の半導体領域をほぼ同じ程度に空乏層化できるので、電界の集中が緩和される。
【００２１】
また、本発明に係る接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、ソース半導体部と、チャネル半導体部と、ゲート半導体部と、を備える。ドリフト半導体部は、ドレイン半導体部の主面上に設けられている。チャネル半導体部は、ドレイン半導体部の導電型と同一の導電型を有する。ゲート半導体部は、ドリフト半導体部上に位置しており、チャネル半導体部を流れるドレイン電流を制御するように、チャネル半導体部を囲むように設けられ、ドレイン半導体部の導電型と逆導電型を有する。ソース半導体部は、ドリフト半導体部上に設けられ、ドレイン半導体部の導電型と同一導電型を有する。
【００２２】
この様な接合型電界効果トランジスタは、チャネル半導体部の周囲を囲むように設けられたゲート半導体部を有するので、チャネル半導体部の周囲からチャネルを制御できる。この様な構造により、チャネル半導体部の片側又は両側からチャネルを制御する場合に比べて、制御できるチャネルの幅が増す。
【００２３】
接合型電界効果トランジスタでは、ドレイン半導体部、ドリフト半導体部、及びチャネル半導体部は、ＳｉＣにより形成されることが好ましい。また、接合型電界効果トランジスタでは、第１及び第２のゲート半導体部と前記チャネル半導体部との接合は、ヘテロ接合であってもよい。更に、接合型電界効果トランジスタでは、ドリフト半導体部、及びチャネル半導体部は、複数の成膜工程で形成されるものとしてもよい。これにより、ドリフト半導体部とチャネル半導体部を異なるドーパント濃度で形成することができる。
【００２４】
本発明に係る接合型電界効果トランジスタの製造方法によれば、第１導電型の基板上に、第１導電型の半導体層を形成する工程と、第１導電型のソース半導体膜を前記半導体層上に形成する工程と、前記半導体層が露出するように前記ソース半導体膜の一部をエッチングしてソース半導体部を形成する工程と、第２導電型のゲート半導体部を前記半導体層中に形成する工程とを含む。
【００２５】
また、本発明に係る接合型電界効果トランジスタの製造方法によれば、第１導電型の基板上に、半導体部の主面と交差する方向に延びる面に沿って第１導電型の半導体領域と第２導電型の半導体領域とが接合するように交互に配列された半導体部を形成する工程と、第１導電型のソース半導体膜を前記半導体部上に形成する工程と、前記半導体部が露出するように前記ソース半導体膜の一部をエッチングして、前記第１導電型の半導体領域の上にソース半導体部を形成する工程と、前記第１導電型の半導体領域と前記第２導電型の半導体領域との接合面の位置に合わせて、第２導電型のゲート半導体部を前記半導体部中に形成する工程とを含む。前記第２導電型のゲート半導体部のドーパント濃度は、前記第１導電型の半導体領域のドーパント濃度より高く、前記基板のドーパント濃度は、前記第１導電型の半導体領域のドーパント濃度よりも大きく、前記基板のドーパント濃度は、前記第２導電型の半導体領域のドーパント濃度よりも大きく、前記接合面は前記ゲート半導体部と前記基板との間に位置する。
【００２６】
この様な接合型電界効果トランジスタの製造方法は、前記半導体部及び前記第２導電型の半導体領域は、複数の成膜工程を経て形成されることが好ましい。
【００２７】
また、接合型電界効果トランジスタの製造方法は、前記ソース半導体部、及び前記ゲート半導体部は、ＳｉＣを含むことが好ましい。
【００２８】
【発明の実施形態】
以下、添付図面を参照して、本発明に係る接合型電界効果トランジスタの好適な実施形態について詳細に説明する。尚、以下の説明において、同一又は相当する要素には、同一の符号を付し、重複する説明は省略する。また、図中のトランジスタの縦型サイズは、実際のトランジスタのものと必ずしも一致するものではない。
【００２９】
（第１の実施形態）
図１（ａ）は、第１の実施形態における縦型ＪＦＥＴ１ａの斜視図である。図１（ａ）に示す様に、縦型ＪＦＥＴ１ａは、ｎ+型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｎ型チャネル半導体部４１，４２，４３と、ｐ+型ゲート半導体部５１，５２，５３，５４と、ｎ+型ソース半導体部６１，６２，６３とを有する。
【００３０】
縦型ＪＦＥＴ１ａは、素子の一方の面から他方の面に向かう方向（以下、「電流方向」と記す。）に、多数キャリアがチャネル領域を移動する縦型構造を有する。図１（ａ）には、座標系が示されている。この座標は、ＪＦＥＴの電流方向をｚ軸に合わせるように規定されている。
【００３１】
ｎ+型ドレイン半導体部２は、対向する一対の面を有する。また、ｎ+型ドレイン半導体部２は、ドーパントが添加された基板であることができ、好適な実施例では、この基板は、ＳｉＣ（炭化珪素）により形成されている。ＳｉＣに添加されるドーパントとしては、周期律表第５族元素であるＮ（窒素）、Ｐ（リン）、Ａｓ（砒素）といったドナー不純物が利用できる。
【００３２】
ｎ型ドリフト半導体部３は、ｎ+型ドレイン半導体部２の有する一対の面の一方（表面）上に設けられている。ｎ型ドリフト半導体部３は、その主面に、ｙ軸方向に順に配置された第１〜第３の領域３ａ，３ｂ，３ｃを有する。第１の領域３ａは、所定の軸方向（図１のｘ軸方向）に延びており、好適な実施例では、矩形状の領域である。また、第２及び第３の領域３ｂ，３ｃは、それぞれ所定の軸方向（図１のｘ軸方向）に延びており、好適な実施例では、矩形状の領域である。第２の領域３ｂは、第１の領域３ａと第３の領域３ｃとの間に位置している。この第２の領域３ｂには、ｎ型チャネル半導体部４１が設けられている。第１及び第３の領域３ａ，３ｃには、それぞれｐ+型ゲート半導体部５１，５２が設けられている。チャネル半導体部４１は、ｐ+型ゲート半導体部５１，５２により挟まれている。
【００３３】
更に、ｎ型ドリフト半導体部３は、その主面上に第４〜第７の領域３ｄ〜３ｇを有する。第４の領域３ｄ及び第６の領域３ｆには、ｎ型チャネル半導体部４２，４３がそれぞれ設けられている。また、ｎ型ドリフト半導体部３の第５の領域３ｅ及び第７の領域３ｇには、ｐ+型ゲート半導体部５３，５４がそれぞれ設けられている。好適な実施例では、第５の領域３ｅ及び第７の領域３ｇは、第１の領域３ａと実質的に同一の形状を有する。好適な実施例では、第４の領域３ｄ及び第６の領域３ｆは、第２の領域３ｂと同一の形状を有する。第３及び第５の領域３ｃ，３ｅ，３ｇには、それぞれｐ+型ゲート半導体部５２，５３，５４が設けられている。チャネル半導体部４２は、ｐ+型ゲート半導体部５２，５３により挟まれている。チャネル半導体部４３は、ｐ+型ゲート半導体部５３，５４により挟まれている。
【００３４】
ｎ型ドリフト半導体部３のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度より低い。また、縦型ＪＦＥＴ１ａは、ドレイン電極７を有する。ドレイン電極７は、ｎ+型ドレイン半導体部２の有する一対の面の他方（裏面）に設けられている。
【００３５】
好適な実施例では、ｐ+型ゲート半導体部５１，５２，５３，５４は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。このドーパントとしては、周期律表第３族元素であるＢ（硼素）、Ａｌ（アルミニウム）といったアクセプタ不純物が利用できる。
【００３６】
縦型ＪＦＥＴ１ａでは、ｎ型チャネル半導体部４１は、ｐ+型ゲート半導体部５１とｐ+型ゲート半導体部５２との間に配置されているので、ｎ型チャネル半導体部４１を流れるドレイン電流は、ｐ+型ゲート半導体部５１及び５２によって制御できる。
【００３７】
ｎ型チャネル半導体部４２は、ｐ+型ゲート半導体部５２とｐ+型ゲート半導体部５３との間に配置されている。好適な実施例では、ｎ型チャネル半導体部４２は、ｎ型チャネル半導体部４１と同一の形状を有する。また、ｎ型チャネル半導体部４３は、第６の領域３ｆに設けられていると共に、ｐ+型ゲート半導体部５３とｐ+型ゲート半導体部５４との間に配置されている。ｎ型チャネル半導体部４１，４２，４３は、共に所定の軸方向（図１のｘ軸方向）に延びる。
【００３８】
ｐ+型ゲート半導体部５１，５２，５３，５４は、ｎ型チャネル半導体部４１，４２，４３と交互に配置されている。また、ｐ+型ゲート半導体部５１，５２は、ｎ型チャネル半導体部４１に沿って延びている。ｐ+型ゲート半導体部５２，５３は、ｎ型チャネル半導体部４２に沿って延びている。ｐ+型ゲート半導体部５３，５４は、ｎ型チャネル半導体部４３に沿って延びている。
【００３９】
ｐ+型ゲート半導体部５１，５２，５３，５４の導電型はｎ型ドリフト半導体部３の導電型と反対であるので、ｐ+型ゲート半導体部５１，５２，５３，５４とｎ型チャネル半導体部４１，４２，４３との界面には、ｐｎ接合が形成される。また、ｐ+型ゲート半導体部５１，５２，５３，５４上には、ゲート電極８１，８２，８３，８４が設けられている。ゲート電極はメタルで形成されている。ゲート電極は、コンタクト孔１２ａ〜１２ｄを介して配線金属膜１３ａに接続されている。
【００４０】
ｎ型チャネル半導体部４１は、図１（ｂ）に示す様に、第１の領域４１ａと第２の領域４１ｂに分けられる。第１の領域４１ａは、ｐ+型ゲート半導体部５１とｐ+型ゲート半導体部５２との両方に挟まれている。第２の領域４１ｂは、ｐ+型ゲート半導体部５１及び５２とに挟まれることがないように、第１の領域４１ａ上に位置している。第２の領域４１ｂを形成することにより、ｎ型チャネル半導体部４１をｎ+型ソース半導体部６１から離すことができる。これにより、ゲートとソース間の耐圧が向上される。また、ｎ型チャネル半導体部４１とｎ+型ソース半導体部６１との距離は、電流方向（図１（ｂ）のｚ軸方向）にとられるので、距離をとっても、縦型ＪＦＥＴ１ａのチップサイズは大きくならない。ｎ型チャネル半導体部４２，４３も、ｎ型半導体部４１と同様の形態を有する。
【００４１】
ｎ+型ソース半導体部６１は、ｎ型チャネル半導体部４１上に設けられている。また、ｎ+型ソース半導体部６２，６３は、ｎ型チャネル半導体部４２，４３上にそれぞれ設けられている。ｎ+型ソース半導体部６１，６２，６３は、ｎ+型ドレイン半導体部２の導電型と同一導電型を有する。ｎ+型ソース半導体部６１，６２，６３は、ｎ型チャネル半導体部４１，４２，４３を介して、ｎ型ドリフト半導体部３と接続されている。また、ｎ+型ソース半導体部６１，６２，６３上には、ソース電極９１，９２，９３が設けられている。ソース電極はメタルで形成されている。ソース電極は、コンタクト孔１２ｅ〜１２ｇを介して配線金属膜１３ｂに接続されている。
【００４２】
図２（ａ）は、ＶG＞ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。図２（ａ）に示す様に、閾値電圧ＶTより高いゲート電圧ＶGが、ゲート領域５１，５２に印加されている時には、各ゲート領域とチャネル領域４１との界面近傍に形成される空乏層（破線内側に示す領域）の幅は狭い。したがって、各ゲート領域間のチャネル領域４１の幅は広い。その結果、チャネル領域４１の抵抗が減り、多数キャリアである電子ｅは流れ易くなる。
【００４３】
一方、図２（ｂ）は、ＶG＜ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。図２（ｂ）に示す様に、閾値電圧ＶTより低いゲート電圧ＶGが、ゲート領域５１，５２に印加されている時には、各ゲート領域とチャネル領域４１との界面近傍に形成される空乏層（破線内側に示す領域）の幅は広い。ゲート領域の間隔が、ＶG＜ＶTの時に延びる空乏層の幅以下であるので、チャネル領域４１がほぼ空乏化されている。その結果、多数キャリアである電子ｅは流れなくなる。
【００４４】
図２（ａ）及び図２（ｂ）を参照して説明したような縦型ＪＦＥＴにおいても、ゲート領域に印加する電圧（ゲート電圧）を変化させることにより、一対のゲート半導体部により空乏層の幅を調節してキャリアの流量を制御する。これにより、ドレイン電流を制御する。
【００４５】
（第２の実施形態）
次に、縦型ＪＦＥＴ１ａの製造方法について説明する。図３（ａ）〜図３（ｃ）、図４（ａ）、図４（ｂ）、図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７は、第２の実施形態に係る縦型ＪＦＥＴ１ａの製造工程の説明図である。
【００４６】
（半導体膜形成工程）
まず、図３（ａ）に示す様に基板を準備する。基板としては、ｎ+型ＳｉＣ半導体基板がある。基板のｎ型不純物濃度は、この基板がドレイン半導体部として利用できる程度に高濃度である。
【００４７】
図３（ｂ）に示す様に、ｎ+型ドレイン半導体部２の表面２ａにＳｉＣ膜３をエピタキシャル成長法により形成する。５００Ｖ耐圧を想定した場合の好適な実施例では、ＳｉＣ膜３の膜厚Ｔ１は、４．０μｍ以上５．０μｍ以下である。ＳｉＣ膜３の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。５００Ｖ耐圧を想定した場合の好適な実施例では、ＳｉＣ膜３のドーパント濃度は、約２．０×１０16ｃｍ-3である。このＳｉＣ膜３からは、ｎ型ドリフト半導体部３、及びｎ型チャネル半導体部４１，４２，４３が形成される。なお、本実施形態では、ｎ型ドリフト半導体部、及びｎ型チャネル半導体部のために単一のＳｉＣ膜を形成したけれども、ドリフト部及びチャネル部の各々のためにＳｉＣ膜を複数の成膜工程で形成できる。また、ＳｉＣ膜３がドリフト部及びチャネル部として利用できるように、所望の不純物濃度プロファイルをＳｉＣ膜に対して採用できる。
【００４８】
（ソース半導体膜形成工程）
図３（ｃ）に示す様に、ｎ型半導体層３の表面に、エピタキシャル成長法により、ｎ+型ソース層のためのＳｉＣ膜６を形成する。ＳｉＣ膜６の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜６のドーパント濃度は、ｎ型半導体層３のドーパント濃度よりも高い。
【００４９】
（ソース半導体部形成工程）
図４（ａ）を参照して、ソース半導体部を形成する工程について説明する。フォトレジストが所定の軸方向（図中ｘ軸方向）に伸びるストライプ状のパターンを有するマスクＭ１を形成する。マスクＭ１を用いて、ｎ+型ソース層６を選択的にエッチングする。その結果、レジストパターンで覆われたｎ+型ソース層６の部分がエッチングされずに残り、ｎ+型ソース半導体部６１，６２，６３になる。ソース半導体部は、図１（ａ）の第２、第４、及び第６の領域３ｂ，３ｄ，３ｆに形成されている。ソース半導体部を形成した後、マスクＭ１を除去する。
【００５０】
（ゲート半導体部形成工程）
図４（ｂ）を参照して、ゲート半導体部を形成する工程について説明する。所定のマスクＭ２を用いて、ｎ型半導体層３上に形成された各領域３ｈ〜３ｋにドーパントＡ１を選択的にイオン注入して、所定の深さを有するｐ+型ゲート半導体部５１，５２，５３，５４を形成する。ドーパント濃度は、ｎ型半導体層３のドーパント濃度よりも高い。ゲート半導体部を形成した後、マスクＭ２を除去する。
【００５１】
（熱酸化工程）
図５（ａ）を参照して、縦型ＪＦＥＴ１ａを熱酸化する工程について説明する。縦型ＪＦＥＴ１ａに熱酸化処理を施す。熱酸化処理は、高温（例えば約９００℃）でＳｉＣを酸化性雰囲気Ａ２に晒すと、シリコンが酸素と化学反応してシリコン酸化膜（ＳｉＯ2）が形成される。その結果、縦型ＪＦＥＴ１ａの表面には、酸化膜１０が形成される。これにより、各半導体部の表面が酸化膜により覆われる。
【００５２】
（開口部形成工程）
図５（ｂ）を参照して、電極を形成するための開口部を形成する工程について説明する。フォトレジストをマスクにして、酸化膜１０を選択的にエッチングして、開口部を形成する。開口部では、ｐ+型ゲート半導体部５１，５２，５３，５４の表面部分が露出している。露出部分がゲート電極用開口部５１ａ〜５４ａとなる。また、ｎ+型ソース半導体部６１，６２，６３の表面部分が露出している。露出部分がソース電極用開口部６１ａ〜６３ａとなる。開口部を形成した後、マスクを除去する。
【００５３】
（電極形成工程）
図６（ａ）を参照して、電極を形成する工程について説明する。縦型ＪＦＥＴ１ａの表面に、例えばＮｉといった電極金属膜１１を堆積する。次に、フォトレジストに所定の軸方向に伸びるストライプ状のパターンを形成する。このマスクを用いて、電極金属膜１１を選択的にエッチングする。その結果、レジストパターンで覆われた電極金属膜１１の部分がエッチングされずに残り、ゲート電極８１，８２，８３，８４とソース電極９１，９２，９３になる。電極を形成した後、マスクを除去する。
【００５４】
（絶縁膜形成工程）
図６（ｂ）を参照して、絶縁膜を形成する工程について説明する。縦型ＪＦＥＴ１ａの表面に、ＯＣＤ（Oxide Chemical Deposition）等により、ＳｉＯ2といった絶縁膜１２を形成する。絶縁膜１２にコンタクト孔１２ａ〜１２ｇを開口する。これらのコンタクト孔１２ａ〜１２ｇは、ゲート電極８１，８２，８３，８４とソース電極９１，９２，９３に到達するように設けられている。
【００５５】
（配線工程）
図７を参照して、金属膜を配線する工程について説明する。配線金属膜１３は、コンタクト孔１２ａ〜１２ｇを通って、ゲート電極８１，８２，８３，８４とソース電極９１，９２，９３に接触している。また、ｎ+型ドレイン半導体部２の裏面に接触するようにドレイン電極７を形成する。配線金属膜１３の材料としては、低抵抗、微細加工の容易性、密着性の観点からアルミニウム（Ａｌ）やＡｌ合金が好適であるが、銅（Ｃｕ）、タングステン（Ｗ）であってもよく、これらに限定されない。そして、高温（例えば４５０℃）の窒素、アルゴン等の不活性ガス雰囲気中で熱処理することにより、半導体と金属間の接触障壁を低くするためにオーミックコンタクトをとる。
【００５６】
以上説明した工程により、第１の実施形態に示された縦型ＪＦＥＴ１ａが完成した。縦型ＪＦＥＴ１ａは、ｐ+型ゲート半導体部５１，５２，５３，５４の間にｎ型チャネル半導体部４１，４２，４３を有する。この構造によれば、ｎ型チャネル半導体部４１，４２，４３の両側からチャネルが制御される。これにより、チャネル半導体部の片側からチャネルを制御する場合に比べて、制御できるチャネルの幅が増す。したがって、ドレイン耐圧を向上するために、ドリフト領域のチャネル長を長くする、あるいは、ドリフト領域の不純物濃度を低く抑えた場合であっても、トランジスタのオン抵抗の増加を抑制できる。
【００５７】
また、縦型ＪＦＥＴ１ａは、ｎ型チャネル半導体部４１，４２，４３及びｐ+型ゲート半導体部５１，５２，５３，５４をｎ型ドリフト半導体部３上に配置できる。故に、ｎ型ドリフト半導体部３の厚さＤにより所望のドレイン耐圧を得ることができる。したがって、ソースとドレイン間の耐圧を向上できる。また、ｎ型チャネル半導体部４１，４２，４３の下だけでなく、ｐ+型ゲート半導体部５１，５２，５３，５４の下に位置するｎ型ドリフト半導体部３にもキャリアが流れる。したがって、耐圧を維持しつつオン抵抗を下げる。
【００５８】
更に、逆方向バイアスの場合にノーマリオフ型のＪＦＥＴを実現するためには、チャネル幅Ｗ１〜Ｗ３（図中ｙ軸方向）を拡散電位によって生じる空乏層の幅の２倍以下にしなければならない。そこで、縦型ＪＦＥＴ１ａでは、複数のチャネル半導体部を形成することにより、チャネル半導体部単位当たりのチャネル幅を抑えつつ、素子全体としてドレイン電流を増やす構造とした。この様な構造を採ることにより、ノーマリオフ型と低オン抵抗化を両立した縦型ＪＦＥＴを実現できる。
【００５９】
また、本実施形態では、ドレイン、ソース、ゲートの半導体部をＳｉＣにより形成した。ＳｉＣは、Ｓｉ（珪素）やＧａＡｓ（ガリウム砒素）といった半導体に比べて以下の点において優位である。すなわち、高融点且つバンドギャップ（禁制帯幅）が大きいので、素子の高温動作が容易になる。また、絶縁破壊電界が大きいので高耐圧化が可能となる。更には、熱伝導率が高いので大電流・低損失化が容易になるといった利点がある。
【００６０】
（第３の実施形態）
本実施形態は、縦型ＪＦＥＴ１ａのソース半導体部形成工程及びゲート半導体部形成工程において、第２の実施形態と異なる製造方法に関する。すなわち、第２の実施形態では、イオン注入法によりゲート半導体部を形成したが、本実施形態では、以下に示す工程を経てゲート半導体部を形成する。なお、ソース半導体部形成工程及びゲート半導体部形成工程以外の工程に関しては、第２の実施形態と同様であるので、各構成部分には同一の符合を付しその説明と図示は省略する。
【００６１】
（ソース半導体部形成工程）
図８（ａ）を参照して、ソース半導体部を形成する工程について説明する。フォトレジストが所定の軸方向（図中ｘ軸方向）に伸びるストライプ状のパターンを有するマスクＭ３を形成する。マスクＭ３を用いて、ｎ+型ソース層を選択的にエッチングする。その結果、レジストパターンで覆われたｎ+型ソース層の部分がエッチングされずに残り、ｎ+型ソース半導体部６１，６２，６３になる。本実施形態では、ゲート半導体部を形成するための領域を得るために、第２の実施形態よりも深くエッチングする。ソース半導体部を形成した後、マスクＭ３を除去する。
【００６２】
（ゲート半導体部形成工程）
図８（ｂ）を参照して、ゲート半導体部を形成する工程について説明する。所定のマスクを用いて、ｎ型半導体層３の表面上の領域３ａ，３ｃ，３ｅ，３ｇに、ポリシリコン膜５１，５２，５３，５４を形成する。ポリシリコン膜は、化学気相成長法を用いて、例えば、ＳｉＨ4（シラン）を熱分解することにより成長する。ポリシリコン膜の導電型は、ｎ+型ドレイン半導体部２と逆導電型である。また、ポリシリコン膜のドーパント濃度は、ｎ型半導体層３のドーパント濃度よりも高い。
【００６３】
第３の実施形態に示した製造方法によれば、チャネル半導体部とゲート半導体部とをヘテロ接合で形成することができる。
【００６４】
（第４の実施形態）
次に、図９を参照して、第１の実施形態の変形態様である第４の実施形態について説明する。第４の実施形態における縦型ＪＦＥＴに関しても、基本的構成は、第１の実施形態において説明した縦型ＪＦＥＴ１ｂの構成と同様であるので、各構成要素には同一の符合を付し、第１の実施形態との差異について説明する。
【００６５】
図９は、第４の実施形態における縦型ＪＦＥＴ１ｂの斜視図である。第４の実施形態と第１の実施形態とは、ドリフト半導体部の構造が異なる。すなわち、第１の実施形態では、ドリフト半導体部は、ｎ+型ドレイン半導体部２の導電型と同一の導電型の構成とした。これに対して、第４の実施形態では、ドリフト半導体部は、導電型の異なる半導体領域の超接合（ＳＪ：Super Junction）構造を有する。
【００６６】
ドリフト半導体部は、ｐ型半導体領域３１，３３，３５，３７と、ｎ型半導体領域３２，３４，３６とを有する。ｐ型半導体領域３１，３３，３５，３７は、ｎ型半導体領域３２，３４，３６と交互に配置されている。ｐ型半導体領域とｎ型半導体領域との接合面は、ｐ型ゲート半導体部５１，５２，５３，５４とｎ+型ドレイン半導体部２との間に位置する。
【００６７】
ｐ型半導体領域３１，３３，３５，３７は、ｐ型ゲート半導体部５１，５２，５３，５４とｎ+型ドレイン半導体部２との間に位置し、ｐ型ゲート半導体部５１，５２，５３，５４に沿う方向（図９のｘ軸方向）に延びている。ｐ型半導体領域３１，３３，３５，３７は、ドレイン半導体部２の導電型と逆導電型を有する。
【００６８】
ｎ型半導体領域３２，３４，３６は、ｎ型チャネル半導体部４１，４２，４３とｎ+型ドレイン半導体部２との間に位置し、ｎ型チャネル半導体部４１，４２，４３に沿う方向（図９のｘ軸方向）に延びている。ｎ型半導体領域３２，３４，３６は、ドレイン半導体部２の導電型と同一の導電型を有する。
【００６９】
本実施形態における縦型ＪＦＥＴ１ｂによれば、ドリフト半導体部は、導電型の異なる複数の半導体領域により構成されている。この様な構造を有するドリフト半導体部は、高ドレイン電圧が印加されているときに、ドリフト半導体部の全体が十分に空乏化されている。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト領域の厚さを薄くできる。このため、オン抵抗が小さくなる。
【００７０】
ｐ型半導体領域３１，３３，３５，３７とｎ型半導体領域３２，３４，３６のドーパント濃度は、ほぼ同一であることが好ましい。５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３，３５，３７及びｎ型半導体領域３２，３４，３６のドーパント濃度は、約２．７×１０17ｃｍ-3である。また、５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３，３５，３７及びｎ型半導体領域３２，３４，３６の幅（図中ｙ軸方向）は０．５μｍ程度である。これにより、空乏層はｐ型半導体領域の全体に延びる。また、空乏層はｎ型半導体領域の全体に延びる。各半導体領域に延びる空乏層は同時に延びる。したがって、電界の集中が緩和される。
【００７１】
（第５の実施形態）
次に、第４の実施形態における縦型ＪＦＥＴ１ｂの製造方法について説明する。
（ｎ型半導体層形成工程）
まず、ｎ+型ＳｉＣ半導体基板を準備する。基板のｎ型不純物濃度は、この基板がドレイン半導体部として利用できる程度に高濃度である。図１０（ａ）に示す様に、ｎ+型ドレイン半導体部２の表面にＳｉＣ膜３をエピタキシャル成長法により形成する。５００Ｖ耐圧を想定した場合における好適な実施例では、ＳｉＣ膜３の膜厚Ｔ７は、２．０μｍ以上３．０μｍ以下である。
【００７２】
ＳｉＣ膜３の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。このＳｉＣ膜３からは、ｎ型半導体層３２，３４，３６が形成される。
【００７３】
（ｐ型半導体層形成工程）
図１０（ｂ）を参照して、ｐ型半導体層を形成する工程について説明する。所定のマスクＭ４を用いて、ｎ型半導体層３上に形成された領域３１ａ，３３ａ，３５ａ，３７ａにドーパントＡ３を選択的にイオン注入して、所定の深さを有するｐ型半導体層３１１，３３１，３５１，３７１を形成する。ｐ型半導体層を形成した後、マスクＭを除去する。
【００７４】
（ドリフト半導体部形成工程）
図１０（ｃ）を参照して、所望の厚さのドリフト半導体部を形成する工程について説明する。すなわち、ｎ型半導体層形成工程とｐ型半導体層形成工程とを交互に繰り返し、ｎ型半導体層とｐ型半導体層とをｎ+型ドレイン半導体部２上に堆積する。その結果、所定の厚さＴ９（図１０（ｃ）のｚ軸方向）を有する半導体層３が形成される。
【００７５】
（ソース領域形成工程）
図１０（ｃ）に示す様に、半導体層３の表面に、エピタキシャル成長法により、ｎ+型ソース層のためのＳｉＣ膜６を形成する。ＳｉＣ膜６の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜６のドーパント濃度は、半導体層３のドーパント濃度よりも高い。
【００７６】
（ソース半導体部形成工程）
図１１（ａ）を参照して、ソース半導体部を形成する工程について説明する。フォトレジストが所定の軸方向（図中ｘ軸方向）に伸びるストライプ状のパターンを有するマスクＭ５を形成する。マスクＭ５を用いて、ｎ+型ソース層を選択的にエッチングする。その結果、レジストパターンで覆われたｎ+型ソース層の部分がエッチングされずに残り、ｎ+型ソース半導体部６１，６２，６３になる。
【００７７】
（ゲート半導体部形成工程）
図１１（ｂ）を参照して、ゲート半導体部を形成する工程について説明する。所定のマスクＭ６を用いて、半導体層３上に形成された各領域３ｈ〜３ｋにドーパントＡ４を選択的にイオン注入して、所定の深さを有するｐ型ゲート半導体部５１，５２，５３，５４を形成する。ドーパント濃度は、半導体層３のドーパント濃度よりも高い。ゲート半導体部を形成した後、マスクＭ６を除去する。
【００７８】
なお、熱酸化工程、開口部形成工程、電極形成工程、絶縁膜形成工程、及び配線工程は、第２の実施形態と同様であるので、その説明と図示は省略する。
【００７９】
以上説明した工程により、第４の実施形態に示された縦型ＪＦＥＴ１ｂが完成した。縦型ＪＦＥＴ１ｂのドリフト半導体部は、導電型の異なる複数の半導体領域により構成されている。この様な構造を有するドリフト半導体部は、高ドレイン電圧が印加されているときに、ドリフト半導体部の全体が十分に空乏化されている。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト領域の厚さを薄くできる。このため、オン抵抗が小さくなる。
【００８０】
（第６の実施形態）
本実施形態は、縦型ＪＦＥＴ１ｂのソース半導体部形成工程及びゲート半導体部形成工程において、第５の実施形態と異なる製造方法に関する。すなわち、第５の実施形態では、イオン注入法によりゲート半導体部を形成したが、本実施形態では、以下に示す工程を経てゲート半導体部を形成する。なお、ソース半導体部形成工程及びゲート半導体部形成工程以外の工程に関しては、第５の実施形態と同様にできるので、各構成部分には同一の符合を付しその説明と図示は省略する。
【００８１】
（ソース半導体部形成工程）
図１２（ａ）を参照して、ソース半導体部を形成する工程について説明する。フォトレジストが所定の軸方向（図中ｘ軸方向）に伸びるストライプ状のパターンを有するマスクＭ７を形成する。マスクＭ７を用いて、ｎ+型ソース層を選択的にエッチングする。その結果、レジストパターンで覆われたｎ+型ソース層の部分がエッチングされずに残り、ｎ+型ソース半導体部６１，６２，６３になる。本実施形態では、ゲート半導体部を形成するための領域を得るために、第５の実施形態よりも深くエッチングする。ソース半導体部を形成した後、マスクＭ７を除去する。
【００８２】
（ゲート半導体部形成工程）
図１２（ｂ）を参照して、ゲート半導体部を形成する工程について説明する。所定のマスクを用いて、ｎ型半導体層３の表面上の領域３ａ，３ｃ，３ｅ，３ｇに、ポリシリコン膜５１，５２，５３，５４を形成する。ポリシリコン膜の導電型は、ｎ+型ドレイン半導体部２と逆導電型である。また、ポリシリコン膜のドーパント濃度は、ｎ型半導体層３のドーパント濃度よりも高い。
【００８３】
第６の実施形態に示した製造方法によれば、チャネル半導体部とゲート半導体部とをヘテロ接合で形成することができる。
【００８４】
（第７の実施形態）
ゲート半導体部及びソース半導体部は、これまでの実施形態に示された形状に限定されない。図１３（ａ）は、第４の実施形態における縦型ＪＦＥＴ１ｂのｐ+型ゲート半導体部５１，５２，５３，５４、及びｎ+型ソース半導体部６１，６２，６３の形状を示す概略平面図である。縦型ＪＦＥＴ１ｂのゲート半導体部及びソース半導体部は、共に所定の軸方向（図中ｘ軸方向）に延びており、ｐ+型ゲート半導体部５１，５２，５３，５４は、ｎ+型ソース半導体部６１，６２，６３と交互に配置されている。
【００８５】
これに対して、図１３（ｂ）は、第７の実施形態における縦型ＪＦＥＴのゲート半導体部及びソース半導体部を示す概略平面図である。本実施形態における縦型ＪＦＥＴでは、ｐ+型ゲート半導体部５は、所定の軸方向（図中ｙ軸方向）に延びる複数の部分と、この軸と交差する方向（図中ｘ軸方向）に延びる複数の部分とが格子状に交差する形態を有する。ｎ+型ソース半導体部６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉは、ｐ+型ゲート半導体部５の格子間のチャネル半導体上に配置されている。本実施形態では、各ｎ+型ソース半導体部の平面形状は、正方形として図示しているが、例えば、長方形、三角形、六角形、八角形等である。各ｎ型チャネル半導体部は、ｐ+型ゲート半導体部５に制御されるように、ｎ+型ソース半導体部の下に形成されている。ｎ型チャネル半導体部（図示せず）の側面は、ｐ+型ゲート半導体部と接している。
【００８６】
以上説明したように、第７の実施形態における縦型ＪＦＥＴでは、ｐ+型ゲート半導体部５は、ｎ型チャネル半導体部を囲むように設けられている。したがって、ｐ+型ゲート半導体部５は、ｎ型チャネル半導体部の周囲から、ｎ型チャネル半導体部を流れるドレイン電流を制御できる。
【００８７】
ゲート半導体部及びソース半導体部は、これまでの実施形態に示された形状に限定されない。図１３（ｃ）は、縦型ＪＦＥＴのゲート半導体部及びソース半導体部に関する別の形態を示す概略平面図である。図１３（ｃ）に示す様に、本実施形態における縦型ＪＦＥＴでは、ｎ+型ソース半導体部６の平面形状は、所定の軸方向（図中ｙ軸方向）に延びる複数の部分と、この軸と交差する方向（図中ｘ軸方向）に延びる複数の部分とが格子状に交差する。
【００８８】
ｐ+型ゲート半導体部５ａの平面形状は、ｎ+型ソース半導体部６を環囲する。また、ｐ+型ゲート半導体部５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５ｈ，５ｉ，５ｊは、ｎ+型ソース半導体部６の下に位置するチャネル半導体部（図示せず）により囲まれている。本実施形態では、ｐ+型ゲート半導体部５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５ｈ，５ｉ，５ｊの平面形状は、正方形として図示しているが、例えば、長方形、三角形、六角形、八角形等である。
【００８９】
なお、本発明に係る縦型ＪＦＥＴ１ａ，１ｂ及びその製造方法は、上記実施形態に記載の態様に限定されるものではなく、他の条件等に応じて種々の変形態様をとることが可能である。例えば、上記各実施形態では、ドナー不純物を含むｎ型半導体によりチャネル領域を形成する例について説明したが、チャネル領域がｐ型半導体により形成されたＪＦＥＴにも本発明を適用可能である。但し、この場合には、電流方向や印加するゲート電圧の極性が逆になる。
【００９０】
また、ドリフト半導体部以外の半導体部のドーパント濃度や厚さは、縦型ＪＦＥＴをノーマリオフ型とするか否かやデバイス全体としての電流容量によって定まるものである。したがって、本発明の目的である高耐圧の縦型ＪＦＥＴを実現する上で直接関わることではないが、好適な実施例では、チャネル長（図中ｘ軸方向）はチャネル幅（図中ｙ軸方向）の１５倍以上２０倍以下である。
【００９１】
【発明の効果】
本発明によれば、ドレイン耐圧を維持しつつオン抵抗を低減できる接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、第１の実施形態における縦型ＪＦＥＴの斜視図である。図１（ｂ）は、ｎ型チャネル半導体部の部分拡大図である。
【図２】図２（ａ）は、ＶG＞ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。図２（ｂ）は、ＶG＜ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式図である。
【図３】図３（ａ）は、ドレイン領域形成工程における斜視図である。図３（ｂ）は、ドリフト領域形成工程における斜視図である。図３（ｃ）は、ソース領域形成工程における斜視図である。
【図４】図４（ａ）は、ソース半導体部形成工程における斜視図である。図４（ｂ）は、ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図である。
【図５】図５（ａ）は、酸化膜形成工程における縦型ＪＦＥＴの斜視図である。図５（ｂ）は、電極領域形成工程における縦型ＪＦＥＴの斜視図である。
【図６】図６（ａ）は、電極形成工程における縦型ＪＦＥＴの斜視図である。図６（ｂ）は、絶縁膜形成工程における縦型ＪＦＥＴの斜視図である。
【図７】図７は、配線工程における縦型ＪＦＥＴの斜視図である。
【図８】図８（ａ）は、ゲート領域形成工程における縦型ＪＦＥＴの斜視図である。図８（ｂ）は、ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図である。
【図９】図９は、第４の実施形態に係る縦型ＪＦＥＴの構造を示す斜視図である。
【図１０】図１０（ａ）は、ドリフト領域形成工程における縦型ＪＦＥＴの斜視図である。図１０（ｂ）は、ｐ+型半導体領域形成工程における縦型ＪＦＥＴの斜視図である。図１０（ｃ）は、ソース領域形成工程における縦型ＪＦＥＴの斜視図である。
【図１１】図１１（ａ）は、ソース半導体部形成工程における縦型ＪＦＥＴの斜視図である。図１１（ｂ）は、ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図である。
【図１２】図１２（ａ）は、ゲート領域形成工程における縦型ＪＦＥＴの斜視図である。図１２（ｂ）は、ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図である。
【図１３】図１３（ａ）は、第４の実施形態に係る縦型ＪＦＥＴの概略平面図である。図１３（ｂ）は、第７の実施形態に係る縦型ＪＦＥＴの概略平面図である。図１３（ｃ）は、別の形態を示す縦型ＪＦＥＴの概略平面図である。
【符号の説明】
１ａ，１ｂ…縦型ＪＦＥＴ、２…ｎ+型ドレイン半導体部、３…ｎ型ドリフト半導体部、４１，４２，４３…ｎ型チャネル半導体部、５１，５２，５３，５４…ｐ+型ゲート半導体部、６１，６２，６３…ｎ+型ソース半導体部、７…ドレイン電極、８１，８２，８３，８４…ゲート電極、９１，９２，９３…ソース電極、１０…酸化膜、１１…電極金属膜、１２…絶縁膜、１３…配線金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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