(57)【特許請求の範囲】
【請求項１】
Ｐ型の半導体基板と、
前記基板の表面に積層され、ノンドープで形成された複数層のエピタキシャル層と、
前記エピタキシャル層を貫通して複数の島領域を形成するＰ型の分離領域と、
前記複数の島領域の１つである第１の島領域に形成されるＰＮＰ型の縦型トランジスタと、
前記複数の島領域の１つである第２の島領域に形成されるホトダイオードとを有し、
前記第１の島領域を構成する前記分離領域の内側には電位が印加されたＮ型の拡散領域が形成され、前記Ｎ型の拡散領域は、前記Ｎ型の拡散領域の内側に形成された前記ＰＮＰ型の縦型トランジスタのコレクタ領域としてのＰ型の拡散領域と離間して配置され、
前記Ｐ型の拡散領域よりも前記第１の島領域を構成する前記分離領域側に配置されていることを特徴とする光半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ホトダイオードとバイポーラＩＣとを一体化した光半導体集積回路装置において、ホトダイオードの高速応答を可能とするノンドープエピタキシャル層にバイポーラＩＣを形成することを目的とする。
【０００２】
【従来の技術】
受光素子と周辺回路とを一体化してモノリシックに形成した光半導体集積回路装置は、受光素子と回路素子とを別個に形成しハイブリットＩＣ化したものと異なりコストダウンが期待できる。更に、上記ハイブリットＩＣ化したものは外部電磁界による雑音に対しても強いというメリットを有する。
【０００３】
このような光半導体集積回路装置の従来における構造としては、例えば、特開平０９−０１８０５０号公報に一実施の形態が記載されている。以下に、図１３を参照にして、その構造について説明する。
【０００４】
先ず、図１３は、従来における光半導体集積回路装置の断面図である。具体的には、ホトダイオード１とＮＰＮトランジスタ２とを組み込んだＩＣの断面図である。図示の如く、Ｐ型の単結晶シリコン半導体基板３上には、気相成長法によりノンドープで積層した第１のエピタキシャル層４が、例えば、１５〜２０μｍ程度の厚さで形成されている。同様に、この第１のエピタキシャル層４上には、気相成長法によりリン（Ｐ）ドープで積層した第２のエピタキシャル層５が、例えば、４〜６μｍ程度の厚さで形成されている。そして、第１および第２のエピタキシャル層４、５は、両者を完全に貫通するＰ＋型の分離領域６により第１の島領域７および第２の島領域８に電気的に分離されている。尚、この第１の島領域７にはホトダイオード１が形成され、また、第２の島領域８にはＮＰＮトランジスタ２が形成される。
【０００５】
第１の島領域７では、第２のエピタキシャル層５表面にはカソード取出しとなるＮ＋型の拡散領域９が略全面に形成されており、この第２のエピタキシャル層５表面には酸化膜１０が形成されている。そして、この酸化膜１０を部分的に開孔したコンタクトホールを介してカソード電極１１がＮ＋型の拡散領域９にコンタクトする。一方、分離領域６をホトダイオード１のアノード側低抵抗取出し領域として、アノード電極１２が分離領域６の表面にコンタクトする。この結果、ホトダイオード１が構成される。
【０００６】
一方、第２の島領域８では、第１のエピタキシャル層４と第２のエピタキシャル層５との境界部にはＮ＋型の埋め込み層１３が埋め込まれている。このＮ＋型の埋め込み層１３上方の第２のエピタキシャル層５表面には、ＮＰＮトランジスタ２のＰ型のベース領域１４、Ｎ＋型のエミッタ領域１５およびＮ＋型のコレクタ領域１６を形成している。そして、各拡散領域上にはＡｌ電極１７がコンタクトし、酸化膜１０上を延在するＡｌ配線が各素子を連結する。この結果、ＮＰＮトランジスタ２が構成され、ホトダイオード１が光信号入力部を、ＮＰＮトランジスタ２が他の素子と共に信号処理回路を構成する。
【０００７】
【発明が解決しようとする課題】
上記したように、従来の光半導体集積回路装置では、第１のエピタキシャル層４をノンドープで形成し、第２のエピタキシャル層５をリン（Ｐ）ドープで形成した。そのため、ホトダイオード１はＰＩＮダイオードとして構成され、ノンドープである第１のエピタキシャル層４を空乏層形成領域としていた。そして、この構造により、接合容量を小さく、光吸収率を向上して空乏層外生成キャリアの発生を抑え、ホトダイオード１の応答速度を上げていた。
【０００８】
しかしながら、更に、ホトダイオード１における空乏層形成領域を確保し、ホトダイオード１の応答速度を向上させることを考慮すると、第２のエピタキシャル層５もノンドープで形成することが考えられる。この場合、ホトダイオード１のみの特性を考慮すると満足した効果を得ることができるが、モノリシックに形成されているＮＰＮトランジスタ２側では以下の問題が発生する。
【０００９】
つまり、ＮＰＮトランジスタ２側の第２のエピタキシャル層５もノンドープで形成されることとなる。この構造により、ＮＰＮトランジスタ２では、例えば、Ｎ＋型のコレクタ領域１６とＰ＋型の分離領域６とは、間に絶縁層としてノンドープの第２のエピタキシャル層５を有し、２者間で寄生容量を形成するという問題である。
【００１０】
【課題を解決するための手段】
本発明は、上記した従来の課題に鑑みてなされたもので、本発明である光半導体集積回路装置では、一導電型の半導体基板と、前記基板の表面に積層したほぼノンドープで形成された複数層のエピタキシャル層と、前記エピタキシャル層を貫通して複数の島領域を形成する一導電型の分離領域と、前記島領域には少なくとも一導電型のトランジスタおよびホトダイオードがそれぞれ形成され、前記一導電型のトランジスタが形成される前記島領域では前記一導電型のトランジスタ形成領域を囲む逆導電型の拡散領域と前記一導電型のトランジスタの一導電型のコレクタ領域とは離間して形成されることを特徴とする。
【００１１】
本発明の光半導体集積回路装置は、好適には、前記逆導電型の拡散領域と前記コレクタ領域との間にはほぼ前記エピタキシャル層のみが位置することを特徴とする。
【００１２】
本発明の光半導体集積回路装置は、好適には、一導電型の半導体基板と、前記基板の表面に積層したほぼノンドープで形成された複数層のエピタキシャル層と、前記エピタキシャル層を貫通して複数の島領域を形成する一導電型の分離領域と、前記島領域には少なくとも一導電型のトランジスタ、ホトダイオードおよび逆導電型のトランジスタが形成されており、前記逆導電型のトランジスタの逆導電型のコレクタ領域と前記分離領域とは離間して形成されることを特徴とする。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００１４】
図１は、本発明におけるＮＰＮトランジスタ２１、縦型ＰＮＰトランジスタ２２およびホトダイオード２３とを組み込んだ光半導体集積回路装置の断面図を示したものである。
【００１５】
図示の如く、Ｐ−型の単結晶シリコン基板２４上には、例えば、比抵抗１００Ω・ｃｍ以上、厚さ６．０〜８．０μｍであるノンドープで積層された第１のエピタキシャル層２５が形成されている。この第１のエピタキシャル層２５上には、例えば、比抵抗１００Ω・ｃｍ以上、厚さ６．０〜８．０μｍであるノンドープで積層された第２のエピタキシャル層２６が形成されている。そして、基板２４、第１のエピタキシャル層２５および第２のエピタキシャル層２６には、３者を完全に貫通するＰ＋型分離領域２７によって第１の島領域２８、第２の島領域２９および第３の島領域３０が形成されている。
【００１６】
この分離領域２７は、基板２４表面から上下方向に拡散した第１の分離領域３１、第１のエピタキシャル層２５表面から上下方向に拡散した第２の分離領域３２および第２のエピタキシャル層２６の表面から拡散した第３の分離領域３３から成る。そして、３者が連結することで第１および第２のエピタキシャル層２５、２６を島状に分離する。また、Ｐ＋型分離領域２７上には、ＬＯＣＯＳ酸化膜３４が形成されていることで、より素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜３４は、たんに厚い絶縁膜に置き換えることもできる。
【００１７】
そして、第１の島領域２８にはＮＰＮトランジスタ２１が形成され、第２の島領域２９には縦型ＰＮＰトランジスタ２２が形成され、第３の島領域３０にはホトダイオード２３が形成されている。以下に、それぞれの構造について説明する。
【００１８】
先ず、第１の島領域２８に形成されるＮＰＮトランジスタ２１について説明する。図示の如く、この構造としては、第１のエピタキシャル層２５と第２のエピタキシャル層２６との境界を挟むようにＮ＋型の埋め込み層３７が形成されている。そして、第２のエピタキシャル層２６には、Ｎ＋型のウェル領域３９が深部でＮ＋型の埋め込み層３７と重畳するように形成されている。このＮ＋型のウェル領域３９には、コレクタ領域としてＮ＋型の拡散領域４１、エミッタ領域としてＮ＋型の拡散領域４７、ベース領域としてＰ＋型のウェル領域４４が形成されている。また、Ｐ＋型のウェル領域４４にはベース導出領域としてＰ＋型の拡散領域４５も形成されている。そして、本実施の形態におけるＮＰＮトランジスタ２１では、第２エピタキシャル層２６表面にはシリコン酸化膜５８が堆積されている。そして、シリコン酸化膜５８にはコンタクトホールが形成されており、これらのコンタクトホールを介してコレクタ電極５１、ベース電極５２およびエミッタ電極５３が形成されている。
【００１９】
そして、本発明である光半導体集積回路装置では、このＮＰＮトランジスタ２１のＮ＋の拡散領域４１とＰ＋型の分離領域２７とを図示したようにＷ１の距離をもって離間して形成しているところに特徴がある。上述したように、本発明では、第１および第２のエピタキシャル層２５、２６をそれぞれほぼノンドープで堆積している。そのため、第１および第２のエピタキシャル層２５、２６自体はイントリシック層であり、この第１および第２のエピタキシャル層２５、２６は高比抵抗領域となる。つまり、特に、Ｗ１で示した領域では、第２のエピタキシャル層２６の一部の領域が、Ｐ＋型の分離領域２７とＮ＋型の拡散領域４１との間に位置している。そして、Ｐ＋型の分離領域２７は基板２４と連続して形成されている。一方、Ｎ＋型の拡散領域４１はコレクタ電極５１と接続しており、コレクタ領域として用いられている。その結果、このＷ１で示した領域では、コレクタ−基板間での寄生容量が発生する。
【００２０】
しかし、本発明では、上述の如く、Ｐ＋型の分離領域２７とＮ＋型の拡散領域４１との間はある一定の距離Ｗ１をもって形成されるている。そのため、この２者間の距離が確保されることでこの寄生容量の自己容量を距離により低減することができる。更に、本発明では、Ｎ＋型のウェル領域３９が、Ｐ＋型の分離領域２７に対してＮ＋型の拡散領域４１よりも離間して形成している。そのことで、上述の２者間より成る寄生容量において、この２者間にはほぼ第２のエピタキシャル層２６のみ存在することとなる。つまり、寄生容量を構成する絶縁層としてイントリシック層を用いることで低誘電率とすることができ、寄生容量の自己容量を低減することができる。その結果、寄生容量を低減することで、高周波に優れたＮＰＮトランジスタ２１を実現できる。
【００２１】
次に、第２の島領域２９に形成される縦型ＰＮＰトランジスタ２２について説明する。図示の如く、この構造としては、第１のエピタキシャル層２５と第２のエピタキシャル層２６との境界を挟むようにＰ＋型の埋め込み層３５が形成されている。更に、この領域には、Ｐ＋型の埋め込み層３５と重畳してＮ＋型の埋め込み層３６が形成されている。そして、第２のエピタキシャル層２６には、Ｐ＋型のウェル領域３８が深部でＰ＋型の埋め込み層３５と重畳するように形成されている。このＰ＋型のウェル領域３８には、コレクタ領域としてＰ＋型の拡散領域４０、エミッタ領域としてＰ＋型の拡散領域４６、ベース領域としてＮ＋型のウェル領域４３が形成されている。また、このＮ＋型のウェル領域４３には、ベース導出領域としてＮ＋型の拡散領域４８も形成されている。そして、第２のエピタキシャル層２６表面にはシリコン酸化膜５８が形成されており、この酸化膜５８に形成されたコンタクトホールを介してコレクタ電極５４、ベース電極５６およびエミッタ電極５５が形成されている。尚、図示していないが、Ｎ＋型の拡散領域４２は電源（ＶＣＣ）と接続されている。そのため、縦型ＰＮＰトランジスタ２２は、電源電位が印加されたＮ＋型領域３６、４２で囲まれているので、寄生効果を抑制することができる。
【００２２】
そして、本発明である光半導体集積回路装置では、第１に、この縦型ＰＮＰトランジスタ２２のＮ＋の拡散領域４２とＰ＋型の拡散領域４０とを図示したようにＷ２の距離をもって離間して形成しているところに特徴がある。上述したように、本発明では、第１および第２のエピタキシャル層２５、２６をそれぞれほぼノンドープで堆積している。そのため、第１および第２のエピタキシャル層２５、２６自体はイントリシック層であり、この第１および第２のエピタキシャル層２５、２６は高比抵抗領域となる。つまり、特に、Ｗ２で示した領域では、第２のエピタキシャル層２６の一部の領域が、Ｎ＋型の拡散領域４２とＰ＋型の拡散領域４０との間に位置している。そして、Ｎ＋型の拡散領域４２は電源と接続している。一方、Ｐ＋型の拡散領域４０はコレクタ電極５４と接続しており、コレクタ領域として用いられている。その結果、このＷ２で示した領域では、電源―コレクタ間での寄生容量が発生する。
【００２３】
つまり、上述したＮＰＮトランジスタ２１の場合と同様に、縦型ＰＮＰトランジスタ２２においても、ある一定の距離Ｗ２および低誘電率により寄生容量を低減している。その寄生容量対策および効果については、上述したＮＰＮトランジスタ２１の場合と同様であるので、上述の説明を参照しここでは説明を割愛することとする。
【００２４】
次に、本発明である光半導体集積回路装置では、第２に、この縦型ＰＮＰトランジスタ２２を形成する領域を囲むように、Ｎ＋型の拡散領域４２が形成されていることに特徴がある。具体的には、Ｎ＋型の拡散領域４２は分離領域２７より内側に形成されている。つまり、コレクタ領域側ではＰ＋型の拡散領域４０とＰ＋の第３の分離領域３３との間にＮ型領域を形成し、ＰＮ接合領域を形成している。そのことで、両者間での第２のエピタキシャル層２６表面がＰ型に変化することを防止することができる。その結果、ノンドープで積層されたエピタキシャル層２５、２６内に縦型ＰＮＰトランジスタ２２を形成することを実現できる。そして、この構造について以下に説明する。
【００２５】
上述したように、縦型ＰＮＰトランジスタ２２はノンドープで積層される第１および第２のエピタキシャル層２５、２６に形成されている。そして、第１および第２のエピタキシャル層２５、２６には、Ｐ＋型のウェル領域３８、Ｎ＋型のウェル領域４３を形成し、縦型ＰＮＰトランジスタ２２形成領域を確保している。そのため、Ｎ＋型の拡散領域４２を形成しない場合では、例えば、Ｐ＋型のウェル領域３８又はＰ＋型の拡散領域４０とＰ＋型の分離領域２７との間にはイントリシック層のみが存在してしまう。そして、図示はしていないが、シリコン酸化膜層５８上には、例えば、Ａｌ配線等が形成されている。この場合、上述の配線に電流が流れると、高比抵抗である第２のエピタキシャル層２６表面はＰ型領域に反転してしまう。その結果、Ｐ＋型のウェル領域３８又はＰ＋型の拡散領域４０とＰ＋型の分離領域２７とはショートし、この縦型ＰＮＰトランジスタ２２は不良品となってしまう。このとき、第２のエピタキシャル層２６はノンドープのため高比抵抗であるため、例えば、１〜２Ｖ程度の電圧が印加することで表面がＰ型領域に反転してしまう。つまり、この縦型ＰＮＰトランジスタ２２は非常に耐圧性の悪い構造となってしまう。
【００２６】
しかし、本発明の縦型ＰＮＰトランジスタ２２では、第２のエピタキシャル層２６において、このＰ＋型のウェル領域３８又はＰ＋型の拡散領域４０とＰ＋型の分離領域２７との間のイントリシック層にはＮ＋型の拡散領域４２を形成している。このため、この２者間にはＰＮの接合領域が形成され、このイントリック層表面がＰ型領域に変化してもこの２者がショートすることはない。つまり、Ｐ＋型の分離領域２７の内側にＮ＋型の拡散領域４２を一環状に形成することで、縦型ＰＮＰトランジスタ２２の耐圧性を大幅に向上させることができる。ここで、Ｎ＋型の拡散領域４２は、常に、一環状に形成する必要はなく、縦型ＰＮＰトランジスタ２２の耐圧性を向上させることができる領域にのみ形成する構造でも良い。つまり、縦型ＰＮＰトランジスタ２２は、実質Ｎ＋型の拡散領域４２で囲まれた領域に形成されることとなる。尚、横型ＰＮＰトランジスタにおいても、上述した構造を利用できるが、このときは、Ｎ＋型の拡散領域４２は電源と接続せず利用する。そのことで、縦型ＰＮＰトランジスタ２２と同様な効果を得ることができる。
【００２７】
また、上述したように、縦型ＰＮＰトランジスタ２２の第１の特徴および第２の特徴を考慮すると、Ｎ＋型の拡散領域４２はＰ＋型の分離領域２７側に形成し、Ｗ２幅をより広く確保することが好ましい。
【００２８】
次に、第３の島領域３０に形成されるホトダイオード２３について説明する。図示の如く、この構造としては、第２のエピタキシャル層２６表面には、Ｎ＋型の拡散領域４９が略全面に形成されている。そして、上述したように、第１および第２のエピタキシャル層２５、２６はノンドープで形成され、Ｎ＋型の拡散領域４９はカソード領域として用いられている。そして、Ｎ＋型の拡散領域４９は、第２のエピタキシャル層２６表面に形成され、その表面にはシリコン酸化膜５８が堆積されている。そして、このシリコン酸化膜５８に形成されたコンタクトホールを介してカソード電極５７が接続している。一方、上述したように、基板２４はＰ−型の単結晶シリコン基板であり、また、Ｐ＋型の分離領域２７と連結している。そして、図示はしていないが、分離領域２７表面にはアノード電極が形成されており、分離領域２７と接続している基板２４をアノード領域として用いている。分離領域２７はアノード導出領域の役割を果たしている。
【００２９】
そして、ホトダイオード２３の作用は、次に説明する通りである。例えば、ホトダイオード２３のカソード電極５７に＋５Ｖの如きＶＣＣ電位を、アノード電極にＧＮＤ電位を印加し、ホトダイオード２３に逆バイアスが印加した状態にする。このとき、ホトダイオード２３では、上述の如く、第１および第２のエピタキシャル層２５、２６はノンドープにより形成されているので、従来の構造と比較しても、より広い幅の空乏層形成領域を確保することができる。つまり、ノンドープで形成されている第１および第２のエピタキシャル層２５、２６のほぼ全ての領域を空乏層形成領域とすることができる。そのことで、本発明におけるホトダイオード２３では、接合容量を低減することができるので、空乏層を広げることができる。そして、ホトダイオード２３に逆バイアスが印加した状態では空乏層が広く形成されるので、光の入射により発生する生成キャリアの移動速度を向上させることができる。その結果、ホトダイオード２３の高速応答を可能にすることができる。
【００３０】
つまり、ホトダイオード２３では、光の波長等の目的用途にも関係するが、ノンドープで形成されたエピタキシャル層を多層に積層し、空乏層形成領域を確保するほどホトダイオード２３の特性を向上することができる。更に、ノンドープで形成されたエピタキシャル層を多層に積層することで、このエピタキシャル層は高抵抗領域となる。そのことで、寄生トランジスタによるリーク電流等の寄生効果も抑制することができる。
【００３１】
尚、上述したように、本実施の形態ではノンドープで形成されたエピタキシャル層が２層構造の場合について説明したが、特に、この構造に限定する必要はない。ホトダイオードの使用用途に応じて、ノンドープから成る多層のエピタキシャル層が積層された場合も同様な効果を得ることができる。また、本実施の形態では、ＮＰＮトランジスタ、縦型ＰＮＰトランジスタおよびホトダイオードが一体に形成された場合について説明したが、特に、この構造に限定する必要はない。トランジスタ形成領域のエピタキシャル層がほぼノンドープで形成されている構造であれば個々に形成した場合等でも同様な効果を得ることができる。そして、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３２】
次に、図２〜図１２を参照にして、本発明の１実施の形態であるＮＰＮトランジスタ、縦型ＰＮＰトランジスタおよびホトダイオードとが組み込まれた光半導体集積回路装置の製造方法について、以下に説明する。尚、以下の説明では、図１に示した光半導体集積回路装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００３３】
先ず、図２に示す如く、Ｐ−型の単結晶シリコン基板２４を準備する。そして、この基板２４の表面を熱酸化して全面に酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。その後、公知のフォトリソグラフィ技術により分離領域２７の第１の分離領域３１を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。
【００３４】
次に、図３に示す如く、図２において形成したシリコン酸化膜を全て除去し、基板２４をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２４に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入する。そのことにより、基板２４上に、例えば、比抵抗１００Ω・ｃｍ以上、厚さ６．０〜８．０μｍ程度の第１のエピタキシャル層２５を成長させる。その後、第１のエピタキシャル層２５の表面を熱酸化してシリコン酸化膜を、例えば、０．５〜０．８μｍ程度形成する。そして、公知のフォトリソグラフィ技術により、ＮＰＮトランジスタ２１のＮ＋型の埋め込み層３７および縦型ＰＮＰトランジスタ２２のＮ＋型の埋め込み層３６に対応する酸化膜をホトエッチングして選択マスクとする。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。このとき、分離領域２７の第１の分離領域３１が同時に拡散される。
【００３５】
次に、図４に示す如く、図３において形成したシリコン酸化膜を全て除去する。その後、再び、第１のエピタキシャル層２５表面を熱酸化して全面に酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。そして、公知のフォトリソグラフィ技術により分離領域２７の第２の分離領域３２および縦型ＰＮＰトランジスタ２２のＰ＋型の埋め込み層３５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｎ＋型の埋め込み層３６、３７が同時に拡散される。
【００３６】
次に、図５に示す如く、先ず、図４において形成したシリコン酸化膜を全て除去し、基板２４をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板２４に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入する。そのことにより、第１のエピタキシャル層２５上に、例えば、比抵抗１００Ω・ｃｍ以上、厚さ６．０〜８．０μｍ程度の第２のエピタキシャル層２６を成長させる。そして、第２のエピタキシャル層２６の表面を熱酸化してシリコン酸化膜を、例えば、０．５〜０．８μｍ程度形成する。そして、公知のフォトリソグラフィ技術によりＮＰＮトランジスタ２１のＮ＋型の拡散領域４１および縦型ＰＮＰトランジスタ２２のＮ＋型の拡散領域４１に対応する酸化膜をホトエッチングして選択マスクとする。その後、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。このとき、分離領域２７の第２の分離領域３２およびＰ＋型の埋め込み層３５が同時に拡散され、第１および第２の分離領域３１、３２が連結する。
【００３７】
次に、図６に示す如く、図５において形成したシリコン酸化膜を全て除去する。その後、第２のエピタキシャル層２６の表面を熱酸化して全面に酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。この酸化膜上に公知のフォトリソグラフィ技術により縦型ＰＮＰトランジスタ２２のＰ＋型のウェル領域３８を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｎ＋型の拡散領域４１、４２が同時に拡散される。
【００３８】
次に、図７に示す如く、図６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術にＮＰＮトランジスタ２１のＮ＋型のウェル領域３９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｐ＋型のウェル領域３８が同時に拡散される。
【００３９】
次に、図８に示す如く、図６において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術により分離領域２７の第３の分離領域３３および縦型ＰＮＰトランジスタ２２のＰ＋型の拡散領域４０を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストおよびシリコン酸化膜を除去する。このとき、Ｎ＋型のウェル領域３９も同時に拡散される。
【００４０】
次に、図９に示す如く、先ず、第２のエピタキシャル層２６の所望の領域にＬＯＣＯＳ酸化膜３４を形成する。図示はしていないが、第２のエピタキシャル層２６の表面を熱酸化して全面にシリコン酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。そして、この酸化膜上にシリコン窒化膜を、例えば、０．０５〜０．２μｍ程度形成する。そして、ＬＯＣＯＳ酸化膜３４を形成する部分に開口部が設けられるようにシリコン窒化膜を選択的に除去する。その後、このシリコン窒化膜をマスクとして用い、シリコン酸化膜上から、例えば、８００〜１２００℃程度でスチーム酸化で酸化膜付けを行う。そして、同時に、基板２４全体に熱処理を与えＬＯＣＯＳ酸化膜３４を形成する。特に、Ｐ＋型分離領域２７上にはＬＯＣＯＳ酸化膜３４を形成することで、より素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜３４は、例えば、厚さ０．５〜１．０μｍ程度に形成される。
【００４１】
次に、シリコン窒化膜およびシリコン酸化膜を全て除去した後、再び、第２のエピタキシャル層２６の表面を熱酸化して全面に酸化膜を、例えば、０．０３〜０．０５μｍ程度形成する。この酸化膜上に公知のフォトリソグラフィ技術により縦型ＰＮＰトランジスタ２２のＮ＋型のウェル領域４３を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、縦型ＰＮＰトランジスタ２２のＰ＋型の拡散領域４０および分離領域２７の第３の分離領域３３が同時に拡散される。そして、分離領域２７を構成する第１、第２および第３の分離領域３１、３２、３３が連結することでＰ＋型の分離領域２７が形成される。
【００４２】
次に、図１０に示す如く、図９において形成した酸化膜上に公知のフォトリソグラフィ技術によりＮＰＮトランジスタ２１のＰ＋型のウェル領域４４を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、フッカホウ素（ＢＦ2）を加速電圧３０〜７５ｋｅＶ、導入量１．０×１０15〜１．０×１０17／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、ＬＯＣＯＳ酸化膜３４をもマスクとして用いることができるので、より精度よくイオン注入することができる。そして、このとき、縦型ＰＮＰトランジスタ２２のＮ＋型のウェル領域４３が同時に拡散される。
【００４３】
次に、図１１に示す如く、図９において形成したシリコン酸化膜上に公知のフォトリソグラフィ技術により、ＮＰＮトランジスタ２１のＮ＋型の拡散領域４７、縦型ＰＮＰトランジスタ２２のＮ＋型の拡散領域４８、ホトダイオード２３のＮ＋型の拡散領域４９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０13〜１．０×１０15／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｐ＋型のウェル領域４３も同時に拡散される。
【００４４】
次に、図１２に示す如く、図９において形成したシリコン酸化膜上に公知のフォトリソグラフィ技術により、ＮＰＮトランジスタ２１のＰ＋型の拡散領域４５および縦型ＰＮＰトランジスタ２２のＰ＋型の拡散領域４６を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、フッカホウ素（ＢＦ2）を加速電圧３０〜７５ｋｅＶ、導入量１．０×１０15〜１．０×１０17／ｃｍ2でイオン注入し、拡散する。その後、フォトレジストを除去する。このとき、Ｎ＋型の拡散領域４７、４８、４９も同時に拡散される。
【００４５】
その後、図１に示す如く、第２のエピタキシャル層２６表面にはシリコン酸化膜を形成する。そして、シリコン酸化膜に外部電極と接続用のコンタクトホールを形成する。そして、それらコンタクトホールを介して、例えば、Ａｌから成るＮＰＮトランジスタ２１および縦型ＰＮＰトランジスタ２２用のコレクタ電極５１、５４、ベース電極５２、５６、エミッタ電極５３、５５を形成する。そして、図１に示したＮＰＮトランジスタ２１、縦型ＰＮＰトランジスタ２２およびホトダイオード２３とを組み込んだ光半導体集積回路装置が完成する。
【００４６】
尚、上記した本実施の形態では、ＮＰＮトランジスタ、容量およびホトダイオードとを組み込んだ光半導体集積回路装置について述べたが、特に、上記した形に限定する必要はない。その他、ホトダイオードと周辺回路とを組み込んだＩＣにおいても、同等の効果を得ることができる。そして、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４７】
【発明の効果】
第１に、本発明の光半導体集積回路装置によれば、半導体基板上にノンドープで多層に積層されたエピタキシャル層を複数の島領域に分離し、その島領域には少なくともホトダイオードと縦型ＰＮＰトランジスタとが形成されている。そして、ホトダイオードでは、ノンドープによるエピタキシャル層を用いて構成されているので、逆バイアス状態において、エピタキシャル層領域のほぼ全領域を空乏層形成領域として利用することができる。そのことで、高速応答が可能なホトダイオードを実現することができる。
【００４８】
第２に、本発明の光半導体集積回路装置によれば、縦型ＰＮＰトランジスタでは、電源と接続したＮ＋の拡散領域とコレクタ電極と接続したＰ＋型の拡散領域との間には、ほぼノンドープのエピタキシャル層のみを存在させている。そのことで、電源―コレクタ間での寄生容量に対して絶縁層の距離および絶縁層の誘電率により自己容量を低減している。その結果、寄生容量が低減され、高周波に優れた縦型ＰＮＰトランジスタを実現する。
【００４９】
第３に、本発明の光半導体集積回路装置によれば、縦型ＰＮＰトランジスタでは、コレクタ領域としてのＰ＋型の拡散領域とＰ＋型の分離領域との間にＮ＋型の拡散領域を形成している。そのことで、ノンドープで積層されたエピタキシャル層内に高耐圧な縦型ＰＮＰトランジスタを形成することができる。
【００５０】
第４に、本発明の光半導体集積回路装置によれば、半導体基板上にノンドープで多層に積層されたエピタキシャル層を複数の島領域に分離し、その島領域には少なくともホトダイオード、縦型ＰＮＰトランジスタおよびＮＰＮトランジスタが形成されている。そして、ＮＰＮトランジスタでは、基板と接続したＰ＋型の分離領域とコレクタ電極と接続したＮ＋型の拡散領域との間には、ほぼノンドープのエピタキシャル層のみを存在させている。そのことで、基板―コレクタ間での寄生容量に対して絶縁層の距離および絶縁層の誘電率により自己容量を低減している。その結果、寄生容量が低減され、高周波に優れた縦型ＰＮＰトランジスタを実現する。
【図面の簡単な説明】
【図１】本発明の実施の形態での光半導体集積回路装置を説明する断面図である。
【図２】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図１２】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。
【図１３】従来の実施の形態での光半導体集積回路装置を説明する断面図である。
【符号の説明】
２１            ＮＰＮトランジスタ
２２            縦型ＰＮＰトランジスタ
２３            ホトダイオード
２４            Ｐ−型の単結晶シリコン基板
２５            第１のエピタキシャル層
２６            第２のエピタキシャル層
２７            分離領域
４２            Ｎ＋型の拡散領域
Ｗ１            離間距離
Ｗ２            離間距離
【図１】
0004043246.tif 000002
【図２】
0004043246.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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