(57)【特許請求の範囲】
【請求項１】
複数個の第１論理ゲートと、
第２論理ゲートとを有し、
上記第１論理ゲートは、第１入力端子と第２入力端子を有する２入力ナンドゲート回路であり、
上記第１入力端子は、対応する遅延制御信号に従って選択的に遅延時間を決定付ける所定の内部ノードに接続され、
上記第２入力端子は、上記対応する遅延制御信号が供給され、
上記第２論理ゲートは、上記複数個の第１論理ゲートの出力信号と試験制御信号とをそれぞれ受ける複数の入力端子を有するナンドゲート回路であり、
機能試験のときに、上記第２論理ゲートの出力信号が上記第１論理ゲートの出力信号に対応して変化するように上記試験制御信号の論理レベルを設定して、上記第２論理ゲートの出力信号により遅延回路の試験結果の正常性を判定してなることを特徴とする遅延回路。
【請求項２】
請求項１において、
上記２入力ナンドゲートの第１入力端子は、上記内部ノードに直接共通結合されるものであることを特徴とする遅延回路。
【請求項３】
請求項１において、
上記２入力ナンドゲートの第１入力端子は、上記遅延制御信号の対応するビットの有効レベルを受けて選択的にオン状態とされるトランスファゲートを介して上記内部ノードに接続されるものであることを特徴とする遅延回路。
【請求項４】
所定の内部ノードに入力側が共通に接続され、複数の遅延制御信号によりそれぞれスイッチ制御される複数個のトランスファゲートと、
上記複数個のトランスファゲートの出力側信号及び試験制御信号をそれぞれ受ける入力端子を有するナンドゲートと、
上記ナンドゲートの入力端子と電源電圧との間にそれぞれ設けられ、上記遅延制御信号により対応するトランスファゲートがオフ状態のときにオン状態にされる複数個のスイッチとを有し、
機能試験のときに、上記複数個のトランスファゲートの１つをオン状態にして上記ナンドゲートの出力信号により遅延回路の試験結果の正常性を判定してなることを特徴とする遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は遅延回路に関し、例えば、負荷制御型の可変遅延回路及びこれを含む論理集積回路装置ならびにその試験コストの低減に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】
Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）が組み合わされてなるＣＭＯＳ（相補型ＭＯＳ）論理ゲートがあり、ＣＭＯＳ論理ゲートをその基本素子とする論理集積回路装置がある。また、このような論理集積回路装置等に複数個搭載され、所定の内部ノードに接続される負荷容量の大きさを切り換えることで、その入力信号に対する遅延時間を選択的に変化しうるいわゆる負荷制御型の可変遅延回路がある。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、負荷制御型の可変遅延回路を複数個搭載する論理集積回路装置の開発に従事し、次の問題点に気付いた。すなわち、この論理集積回路装置の可変遅延回路ＶＤＬ４は、例えば図６に示されるように、その一方の入力端子が対応する遅延制御信号ＤＣ１〜ＤＣ３のハイレベルを受けて選択的にオン状態とされるトランスファゲートＧ１〜Ｇ３を介して内部ノードｎ４つまりナンド（ＮＡＮＤ）ゲートＮＡ６の出力端子に接続される３個のナンドゲートＮＡ１〜ＮＡ３を含む。ナンドゲートＮＡ６の一方の入力端子には、可変遅延回路ＶＤＬ４に対する入力信号ＩＮが供給され、その出力信号は、インバータＶ２を経た後、可変遅延回路ＶＤＬ４の出力信号ＯＵＴとなる。
【０００４】
周知のように、オン状態にあるトランスファゲートＧ１〜Ｇ３には、これを構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのサイズに応じた拡散容量がそれぞれ結合され、ナンドゲートＮＡ１〜ＮＡ３の各入力端子には、対応するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのサイズに応じたゲート容量がそれぞれ結合される。したがって、内部ノードｎ４には、遅延制御信号ＤＣ１〜ＤＣ３の論理レベルの組み合わせに応じて、上記拡散容量及びゲート容量に相当する負荷容量Ｃ１〜Ｃ３が選択的に組み合わされて接続される結果となり、これによって可変遅延回路ＶＤＬ４の入力信号ＩＮに対する遅延時間を数十ｐｓ（ピコ秒）という極めて短い時間単位で選択的に切り換えうるものとなる。
【０００５】
ところで、論理集積回路装置等では、製品出荷に先立ってその正常性を確認するための機能試験が必要とされるが、上記のような可変遅延回路ＶＤＬ４の機能試験は、一般に図６に点線で示されるような試験回路ＴＣを付加することにより行われる。すなわち、試験回路ＴＣは、その一方の入力端子に可変遅延回路ＶＤＬ４の出力信号ＯＵＴを受け、その他方の入力端子に試験制御信号ＴＥを受け、その出力端子がナンドゲートＮＡ６の一方の入力端子に結合されるナンドゲートＮＡ５を含む。可変遅延回路ＶＤＬ４の機能試験が行われるとき、試験制御信号ＴＥ及び入力信号ＩＮはハイレベルに固定される。したがって、試験回路ＴＣのナンドゲートＮＡ５は、可変遅延回路ＶＤＬ４のナンドゲートＮＡ６及びインバータＶ２とともにリングオシレータを構成して可変遅延回路ＶＤＬ４の遅延時間に応じた周波数のパルス信号を生成し、このパルス信号の周波数を計測することによって可変遅延回路ＶＤＬ４の正常性を確認することができる。
【０００６】
しかしながら、上記試験方法では、可変遅延回路の正常性を確認するために論理集積回路装置あたり数秒程度の時間が必要となり、可変遅延回路ひいてはこれを含む論理集積回路装置の試験コストが増大し、特に論理集積回路装置が量産され、その生産ロットが大きくなるにしたがって非現実的となる。
【０００７】
この発明の目的は、負荷制御型の可変遅延回路ならびにこれを含む論理集積回路装置等の試験コストを低減することにある。
【０００８】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、例えば、その一方の入力端子が遅延制御信号の対応するビットの有効レベルを受けて選択的にオン状態とされるトランスファゲートを介して所定の内部ノードに選択的に接続される２入力のｐ個の第１のナンドゲートを含む負荷制御型の可変遅延回路において、各第１のナンドゲートの他方の入力端子に遅延制御信号の対応するビットを入力するとともに、その第１ないし第ｐの入力端子に対応する第１のナンドゲートの出力信号をそれぞれ受け、その第ｐ＋１の入力端子に試験制御信号を受けるｐ＋１入力の第２のナンドゲートを設け、その出力信号を用いて可変遅延回路の機能試験を実施する。
【００１０】
上記手段によれば、可変遅延回路をリングオシレータ接続することなく、第１のナンドゲートを含む可変遅延回路の各部の機能試験を論理的にかつ高速に実施できる。この結果、負荷制御型の可変遅延回路及びこれを含む論理集積回路装置等の試験時間を短縮し、その試験コストを低減することができる。
【００１１】
【発明の実施の形態】
図１には、この発明が適用された可変遅延回路ＶＤＬ１の第１の実施例の回路図が示されている。また、図２には、図１の可変遅延回路ＶＤＬ１に含まれるナンドゲートＮＡ１の一実施例の回路図が示されている。さらに、図３には、図１の可変遅延回路ＶＤＬ１の各動作モードにおける入出力条件を説明するための一実施例の説明図が示されている。これらの図をもとに、この実施例の可変遅延回路ＶＤＬ１の構成及び動作ならびにその特徴について説明する。
【００１２】
なお、この実施例の可変遅延回路ＶＤＬ１は、他の同様な複数の可変遅延回路とともに、ＣＭＯＳ論理ゲートを基本素子とする論理集積回路装置に含まれる。図１及び図２の各回路素子は、論理集積回路装置の図示されない他の回路素子とともに、公知のＣＭＯＳ集積回路の製造技術によって単結晶シリコンのような１個の半導体基板面上に形成される。以下の回路図において、そのチャネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。また、図２では、ナンドゲートＮＡ１をもってナンドゲートＮＡ１〜ＮＡ３を説明する。
【００１３】
図１において、この実施例の可変遅延回路ＶＤＬ１は、特に制限されないが、その入力端子が可変遅延回路ＶＤＬ１としての入力端子ＩＮに結合されるインバータＶ１と、その入力端子がインバータＶ１の出力端子に結合されその出力端子が可変遅延回路ＶＤＬ１としての出力端子ＯＵＴに結合されるインバータＶ２とを含む。これらのインバータＶ１及びＶ２を含む信号経路は、可変遅延回路ＶＤＬ１の主たる信号経路であって、可変遅延回路ＶＤＬ１の入力端子ＩＮに入力された入力信号ＩＮは、以下に述べる所定の時間だけ遅延されて出力端子ＯＵＴに伝達され、可変遅延回路ＶＤＬ１の出力信号ＯＵＴとなる。
【００１４】
この実施例において、可変遅延回路ＶＤＬ１は、負荷制御型の可変遅延回路とされ、さらに、その一方の入力端子が対応するトランスファゲートＧ１〜Ｇ３を介して、可変遅延回路ＶＤＬ１の入力信号ＩＮに対する遅延時間を決定付ける所定の内部ノードｎ１、つまりインバータＶ１の出力端子に結合されるｐ個つまり３個のナンドゲートＮＡ１〜ＮＡ３（第１の論理ゲート・第１のナンドゲート）と、その第１ないし第ｐつまり第３の入力端子に対応するナンドゲートＮＡ１〜ＮＡ３の出力信号を受け、その第ｐ＋１の入力端子に試験制御信号ＴＥを受け、かつ後述する機能試験のための試験回路ＴＣとして作用するｐ＋１入力つまり４入力のナンドゲートＮＡ４（第２のナンドゲート）とを含む。
【００１５】
なお、試験制御信号ＴＥは、論理集積回路装置が通常の動作モードとされるとき、接地電位ＶＳＳのようなロウレベル（以下、ロウレベルとは、接地電位ＶＳＳのような電位を示す）とされ、論理集積回路装置が機能試験のためのテストモードとされるときは、電源電圧ＶＤＤのようなハイレベル（以下、ハイレベルとは電源電圧ＶＤＤのような電位を示す）とされる。また、遅延制御信号ＤＣ１〜ＤＣ３は、可変遅延回路ＶＤＬ１の入力信号ＩＮに対する所要遅延時間に応じた組み合わせで選択的にハイレベル又はロウレベルとされる。
【００１６】
可変遅延回路ＶＤＬ１のトランスファゲートＧ１〜Ｇ３を構成するＮチャンネルＭＯＳＦＥＴのゲートには、遅延制御信号の対応するビットつまり遅延制御信号ＤＣ１〜ＤＣ３がそれぞれ供給され、各トランスファゲートを構成するＰチャンネルＭＯＳＦＥＴのゲートには、そのインバータＶ３〜Ｖ５による反転信号がそれぞれ供給される。これにより、トランスファゲートＧ１〜Ｇ３は、対応する遅延制御信号ＤＣ１〜ＤＣ３が有効レベルつまりハイレベルとされることで選択的にオン状態となり、対応する遅延制御信号ＤＣ１〜ＤＣ３が無効レベルつまりロウレベルとされるときにはオフ状態となる。
【００１７】
次に、可変遅延回路ＶＤＬ１のナンドゲートＮＡ１〜ＮＡ３の一方の入力端子つまり上部端子は、前記のように、対応するトランスファゲートＧ１〜Ｇ３を介して内部ノードｎ１に結合される。また、その他方の端子つまり下部端子には、対応する遅延制御信号ＤＣ１〜ＤＣ３がそれぞれ供給され、その出力信号は、ナンドゲートＮＡ４の第１ないし第３の入力端子にそれぞれ供給される。ナンドゲートＮＡ４の第４の入力端子には、前記試験制御信号ＴＥが供給され、その出力信号は、可変遅延回路ＶＤＬ１の試験出力信号ＴＯとなる。
【００１８】
ここで、ナンドゲートＮＡ１〜ＮＡ３は、図２のナンドゲートＮＡ１に代表されるように、電源電圧ＶＤＤとその出力端子ＯＵＴとの間に並列形態に設けられる２個のＰチャンネルＭＯＳＦＥＴＰ１及びＰ２と、その出力端子ＯＵＴと接地電位ＶＳＳとの間に直列形態に設けられる２個のＮチャンネルＭＯＳＦＥＴＮ１及びＮ２とを含む。このうち、ＭＯＳＦＥＴＰ１及びＮ１のゲートは、共通結合されてナンドゲートＮＡ１の上部端子となり、ＭＯＳＦＥＴＰ２及びＮ２のゲートは、共通結合されてその下部端子となり、ＭＯＳＦＥＴＰ１及びＰ２ならびにＮ１のドレインは、共通結合されてその出力端子ＯＵＴとなる。
【００１９】
これにより、ナンドゲートＮＡ１の出力信号ＯＵＴは、入力信号ＩＮ１及びＩＮ２がともにハイレベルとされるとき選択的にロウレベルとされ、そのいずれか一方又は両方がロウレベルとされるときにはハイレベルとされる。
【００２０】
周知のように、ナンドゲートＮＡ１の上部端子ＩＮ１には、ＭＯＳＦＥＴＰ１及びＮ１のゲート容量が寄生的に結合され、その下部端子ＩＮ２には、ＭＯＳＦＥＴＰ２及びＮ２のゲート容量が寄生的に結合される。また、ナンドゲートＮＡ１〜ＮＡ３の上部端子が結合されるトランスファゲートＧ１〜Ｇ３の右側端子には、特にこれらのトランスファゲートがオン状態にあるとき、各トランスファゲートを構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴの拡散容量がそれぞれ結合される。したがって、ナンドゲートＮＡ１〜ＮＡ３の上部端子には、そのゲート容量と対応するトランスファゲートＧ１〜Ｇ３の拡散容量とに相応する負荷容量Ｃ１〜Ｃ３がそれぞれ結合される形となり、内部ノードｎ１つまりインバータＶ１の出力端子には、オン状態にあるトランスファゲートＧ１〜Ｇ３を介して負荷容量Ｃ１〜Ｃ３が選択的に接続されるものとなる。
【００２１】
この実施例において、ナンドゲートＮＡ１〜ＮＡ３ならびにトランスファゲートＧ１〜Ｇ３を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴは、対応する負荷容量Ｃ１〜Ｃ３の値が２のべき乗値、つまり所定の基準容量Ｃ０に対してＣ０，２Ｃ０ならびに４Ｃ０となるべく、そのサイズが設計される。このため、内部ノードｎ１つまりインバータＶ１の出力端子に結合される負荷容量の合計値は、遅延制御信号Ｃ１〜Ｃ３の論理値が１０進値０ないし７なる組み合わせに対して、０，Ｃ０ないし７Ｃ０なる段階的な値をとるものとなり、これに応じて可変遅延回路ＶＤＬ１の遅延時間が段階的に変化されるものとなる。
【００２２】
可変遅延回路ＶＤＬ１を含む論理集積回路装置が通常の動作モードとされるとき、試験制御信号ＴＥは、図３に示されるように、ロウレベル（Ｌ）とされる。このとき、遅延制御信号ＤＣ１〜ＤＣ３は、可変遅延回路ＶＤＬ１の入力信号ＩＮに対する所要遅延時間に応じて選択的にロウレベル又はハイレベル（Ｈ）とされ、対応する遅延制御信号ＤＣ１〜ＤＣ３のハイレベルを受けて可変遅延回路ＶＤＬ１の対応するトランスファゲートＧ１〜Ｇ３が選択的にオン状態となる。また、可変遅延回路ＶＤＬ１の出力信号ＯＵＴは、その入力信号ＩＮの論理レベルをそのまま受けてロウレベル又はハイレベルとされるが、内部ノードｎ１には、オン状態にあるトランスファゲートＧ１〜Ｇ３に対応する負荷容量Ｃ１〜Ｃ３が選択的に接続されるため、入力信号ＩＮがロウレベル又はハイレベルとされてから出力信号ＯＵＴがロウレベル又はハイレベルとされるまでの時間、つまり可変遅延回路ＶＤＬ１の入力信号ＩＮに対する遅延時間は、上記のように、内部ノードｎ１に結合される負荷容量の合計値に応じて変化される。
【００２３】
一方、可変遅延回路ＶＤＬ１を含む論理集積回路装置が機能試験のためのテストモードとされるとき、試験制御信号ＴＥは、ハイレベルとされ、遅延制御信号ＤＣ１〜ＤＣ３は、まずその全ビットがロウレベルとされる。このとき、可変遅延回路ＶＤＬ１の入力信号ＩＮは、ロウレベルとされる。
【００２４】
これにより、可変遅延回路ＶＤＬ１のトランスファゲートＧ１〜Ｇ３は、すべてオフ状態となるが、遅延制御信号ＤＣ１〜ＤＣ３のロウレベルを受けてナンドゲートＮＡ１〜ＮＡ３の出力信号がともにハイレベルとなり、これらの出力信号のハイレベルと上記試験制御信号ＴＥのハイレベルとを受けて、ナンドゲートＮＡ４の出力信号つまり試験出力信号ＴＯがロウレベルとされる。
【００２５】
次に、試験制御信号ＴＥをハイレベルとしたまま、遅延制御信号ＤＣ１がハイレベルとされ、遅延制御信号ＤＣ２及びＤＣ３はロウレベルのままとされる。このとき、可変遅延回路ＶＤＬ１の入力信号ＩＮは、まず所定時間だけロウレベルとされた後、ハイレベルに変化される。
【００２６】
これらのことから、可変遅延回路ＶＤＬ１では、トランスファゲートＧ２及びＧ３がオフ状態とされたままトランスファゲートＧ１がオン状態となり、内部ノードｎ１とナンドゲートＮＡ１の上部端子との間が接続状態とされる。言うまでもなく、内部ノードｎ１つまりインバータＶ１の出力端子における電位は、入力信号ＩＮがロウレベルとされるときハイレベルとされ、入力信号ＩＮがハイレベルとされるときロウレベルとされる。また、ナンドゲートＮＡ１の下部端子に供給される遅延制御信号ＤＣ１は、上記のように、ハイレベルとされる。
【００２７】
したがって、ナンドゲートＮＡ１の出力信号は、内部ノードｎ１つまりインバータＶ１の出力端子からトランスファゲートＧ１ならびにナンドゲートＮＡ１の上部端子に至る信号経路と、遅延制御信号ＤＣ１をナンドゲートＮＡ１の下部端子に伝達する信号経路とがともに正常であることを条件に、入力信号ＩＮと同じロウレベル又はハイレベルとなり、これを受けてナンドゲートＮＡ４の出力信号つまり試験出力信号ＴＯがハイレベル又はロウレベルとされる。
【００２８】
一方、試験制御信号ＴＥをハイレベルとしたまま、遅延制御信号ＤＣ２がハイレベルとされ、遅延制御信号ＤＣ１及びＤＣ３がロウレベルとされると、可変遅延回路ＶＤＬ１では、トランスファゲートＧ１がオフ状態となり、トランスファゲートＧ２がオン状態となって、内部ノードｎ１とナンドゲートＮＡ２の上部端子との間が接続状態とされる。このため、ナンドゲートＮＡ２の出力信号は、内部ノードｎ１からトランスファゲートＧ２ならびにナンドゲートＮＡ２の上部端子に至る信号経路と、遅延制御信号ＤＣ２をナンドゲートＮＡ２の下部端子に伝達する信号経路とがともに正常であることを条件に、入力信号ＩＮと同じロウレベル又はハイレベルとなり、これを受けてナンドゲートＮＡ４の出力信号つまり試験出力信号ＴＯがハイレベル又はロウレベルとされる。
【００２９】
さらに、試験制御信号ＴＥをハイレベルとしたまま、遅延制御信号ＤＣ３がハイレベルとされ、遅延制御信号ＤＣ１及びＤＣ２がロウレベルとされると、可変遅延回路ＶＤＬ１では、トランスファゲートＧ２がオフ状態となり、トランスファゲートＧ３がオン状態となって、内部ノードｎ１とナンドゲートＮＡ３の上部端子との間が接続状態とされる。このため、ナンドゲートＮＡ３の出力信号は、内部ノードｎ１からトランスファゲートＧ３ならびにナンドゲートＮＡ３の上部端子に至る信号経路と、遅延制御信号ＤＣ３をナンドゲートＮＡ３の下部端子に伝達する信号経路とがともに正常であることを条件に、入力信号ＩＮと同じロウレベル又はハイレベルとなり、これを受けてナンドゲートＮＡ４の出力信号つまり試験出力信号ＴＯがハイレベル又はロウレベルとされる。
【００３０】
このように、本実施例の可変遅延回路ＶＤＬ１では、トランスファゲートＧ１〜Ｇ３を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴの拡散容量と、ナンドゲートＮＡ１〜ＮＡ３を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのゲート容量とを含む負荷容量Ｃ１〜Ｃ３が、遅延制御信号ＤＣ１〜ＤＣ３に従って選択的に内部ノードｎ１に接続され、内部ノードｎ１に対する負荷容量の大きさが選択的に切り換えられて、可変遅延回路ＶＤＬ１の入力信号ＩＮに対する遅延時間が選択的に変化されるとともに、その第１ないし第３の入力端子にナンドゲートＮＡ１〜ＮＡ３の出力信号を受け、その第４の入力端子に試験制御信号ＴＥを受けるナンドゲートＮＡ４からなる試験回路ＴＣが設けられ、試験制御信号ＴＥ，遅延制御信号ＤＣ１〜ＤＣ３ならびに入力信号ＩＮの論理レベルを種々組み合わせることによって、内部ノードｎ１からナンドゲートＮＡ１〜ＮＡ３に至る信号経路の正常性を個別に確認することができる。
【００３１】
この結果、特に試作品による定数設定が終了し量産段階に入った論理集積回路装置では、可変遅延回路ＶＤＬ１をリングオシレータ接続することなく、可変遅延回路ＶＤＬ１の各部の機能試験を論理的にかつ高速に実施することができ、これによって負荷制御型の可変遅延回路及びこれを含む論理集積回路装置等の試験時間を短縮し、その試験コストを低減することができるものである。
【００３２】
図４には、この発明が適用された可変遅延回路の第２の実施例の回路図が示されている。なお、この実施例の可変遅延回路ＶＤＬ２は、前記図１ないし図３の実施例の可変遅延回路ＶＤＬ１を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００３３】
図４において、この実施例の可変遅延回路ＶＤＬ２は、前記図１の実施例の可変遅延回路ＶＤＬ１からトランスファゲートＧ１〜Ｇ３を削除した構成とされ、ナンドゲートＮＡ１〜ＮＡ３の上部端子は、直接内部ノードｎ２つまりインバータＶ１の出力端子に共通結合される。したがって、ナンドゲートＮＡ１〜ＮＡ３を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのゲート容量は、定常的に内部ノードｎ２に結合された形となる。
【００３４】
しかしながら、ナンドゲートＮＡ１〜ＮＡ３を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのゲート容量の大きさは、周知のように、その出力信号の論理レベルが変化しない場合、つまり対応する遅延制御信号ＤＣ１〜ＤＣ３がロウレベルとされる場合に比べてその出力信号の論理レベルが変化する場合、つまり遅延制御信号ＤＣ１〜ＤＣ３がハイレベルとされる場合の方が大きくなる。したがって、内部ノードｎ１に結合される負荷容量の値は、遅延制御信号ＤＣ１〜ＤＣ３に従って選択的に切り換えられ、これに相応して可変遅延回路ＶＤＬ２の入力信号ＩＮに対する遅延時間が変化されるものとなる。可変遅延回路ＶＤＬ２は、トランスファゲートＧ１〜Ｇ３を含まないもののその実質的な論理構成は変わらず、前記図３に従った通常動作及び試験動作を行う。この結果、この実施例では、可変遅延回路の回路構成をさらに簡素化しつつ、前記図１ないし図３の実施例と同様な作用効果を得ることができるものである。
【００３５】
図５には、この発明が適用された可変遅延回路の第３の実施例の回路図が示されている。なお、この実施例の可変遅延回路ＶＤＬ３は、前記図１ないし図３の実施例の可変遅延回路ＶＤＬ１を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００３６】
図５において、この実施例の可変遅延回路ＶＤＬ３は、前記図１の実施例のナンドゲートＮＡ１〜ＮＡ３を含まず、ナンドゲートＮＡ４（第３のナンドゲート）がいわゆる第１の論理ゲートとなる。このナンドゲートＮＡ４の第１ないし第ｐつまり第３の入力端子は、対応するトランスファゲートＧ１〜Ｇ３を介して内部ノードｎ３つまりインバータＶ１の出力端子に共通結合されるとともに、対応するＰチャンネルＭＯＳＦＥＴＰ３〜Ｐ５（スイッチ手段）を介して電源電圧ＶＤＤ（第１の電源電圧）に結合される。これらのＭＯＳＦＥＴＰ３〜Ｐ５のゲートには、対応する遅延制御信号ＤＣ１〜ＤＣ３が供給される。
【００３７】
対応する遅延制御信号ＤＣ１〜ＤＣ３が無効レベルつまりロウレベルとされるとき、可変遅延回路ＶＤＬ３のトランスファゲートＧ１〜Ｇ３はそれぞれオフ状態となり、ナンドゲートＮＡ４の対応する入力端子はフローティング状態になろうとする。しかし、対応する遅延制御信号ＤＣ１〜ＤＣ３のロウレベルを受けてＭＯＳＦＥＴＰ３〜Ｐ５がオン状態となるため、ナンドゲートＮＡ４の対応する入力端子はハイレベルとなってフローティング状態とはならない。
【００３８】
一方、対応する遅延制御信号ＤＣ１〜ＤＣ３が有効レベルつまりハイレベルとされると、可変遅延回路ＶＤＬ３では、トランスファゲートＧ１〜Ｇ３がオン状態となり、内部ノードｎ３には、オン状態にあるトランスファゲートのＰチャンネル及びＮチャンネルＭＯＳＦＥＴの拡散容量と、ナンドゲートＮＡ４の対応する入力端子に関係するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのゲート容量とからなる負荷容量Ｃ１〜Ｃ３が接続される。このとき、ＭＯＳＦＥＴＰ３及びＰ５は、対応する遅延制御信号ＤＣ１〜ＤＣ３のハイレベルを受けてオフ状態となり、ナンドゲートＮＡ４の対応する入力端子には、内部ノードｎ３における入力信号ＩＮのインバータＶ１による反転レベルがそのまま伝達される。
【００３９】
これらのことから、この実施例の可変遅延回路ＶＤＬ３は、前記図１ないし図３の実施例の可変遅延回路ＶＤＬ１と同一の論理条件で動作するものとなり、これによって可変遅延回路の回路構成をさらに簡素化しつつ、前記図１ないし図３の実施例と同様な作用効果を得ることができるものである。
【００４０】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）例えば、その一方の入力端子が遅延制御信号の対応するビットの有効レベルを受けて選択的にオン状態とされるトランスファゲートを介して所定の内部ノードに選択的に接続される２入力のｐ個の第１のナンドゲートを含む負荷制御型の可変遅延回路において、各第１のナンドゲートの他方の入力端子に遅延制御信号の対応するビットを入力するとともに、その第１ないし第ｐの入力端子に対応する第１のナンドゲートの出力信号をそれぞれ受け、その第ｐ＋１の入力端子に試験制御信号を受けるｐ＋１入力の第２のナンドゲートを設け、その出力信号を用いて可変遅延回路の機能試験を実施することで、可変遅延回路をリングオシレータ接続することなく、第１のナンドゲートを含む可変遅延回路の各部の機能試験を論理的にかつ高速に実施できるという効果が得られる。
（２）上記（１）項により、負荷制御型の可変遅延回路及びこれを含む論理集積回路装置等の試験時間を短縮し、その試験コストを低減できる。
【００４１】
（３）上記（１）項及び（２）項において、可変遅延回路の上記内部ノードと上記第１のナンドゲートの一方の入力端子との間に設けられるトランスファゲートを削除し、第１のナンドゲートの一方の入力端子を、直接上記内部ノードに共通結合することで、可変遅延回路の回路構成をさらに簡素化しつつ、上記（１）及び（２）の作用効果を得ることができる。
【００４２】
（４）上記（１）項及び（２）項において、第１及び第２のナンドゲートを、その第１ないし第ｐの入力端子が遅延制御信号の対応するビットの有効レベルを受けて選択的にオン状態とされるトランスファゲートを介して上記内部ノードに選択的に接続され、その第ｐ＋１の入力端子に試験制御信号を受けるｐ＋１入力の第３のナンドゲートに置き換えるとともに、回路の電源電圧と第３のナンドゲートの第１ないし第ｐの入力端子との間に、遅延制御信号の対応するビットの無効レベルを受けて選択的にオン状態とされるｐ個のスイッチ手段をそれぞれ設けることで、可変遅延回路の回路構成をさらに簡素化しつつ、上記（１）及び（２）の作用効果を得ることができる。
【００４３】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、ナンドゲートＮＡ１〜ＮＡ３の下部端子には、試験制御信号ＴＥを入力してもよい。図３において、可変遅延回路ＶＤＬ１の機能試験時における遅延制御信号ＤＣ１〜ＤＣ３ならびに入力信号ＩＮの論理レベルの組み合わせは任意に設定できるし、例えば通常動作時の組み合わせを機能試験に組み込むこともよい。
【００４４】
図１，図４ならびに図５において、各可変遅延回路に設けられるトランスファゲート，第１のナンドゲートならびに第２及び第３のナンドゲートの入力端子の数ｐは、任意に設定できる。これらの実施例において、各可変遅延回路の具体的な回路構成や電源電圧の極性ならびにＭＯＳＦＥＴの導電型等は、各実施例による制約を受けることなく種々の実施形態をとりうる。
【００４５】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野である論理集積回路装置に含まれる可変遅延回路に適用した場合について説明したが、それに限定されるものではなく、例えば、各種のメモリ集積回路装置に含まれる同様な可変遅延回路や、可変遅延回路として単体で形成されるものにも適用できる。この発明は、少なくとも負荷制御型の可変遅延回路ならびにこれを含む半導体集積回路装置又はシステムに広く適用できる。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、例えば、その一方の入力端子が遅延制御信号の対応するビットの有効レベルを受けて選択的にオン状態とされるトランスファゲートを介して所定の内部ノードに選択的に接続される２入力のｐ個の第１のナンドゲートを含む負荷制御型の可変遅延回路において、各第１のナンドゲートの他方の入力端子に遅延制御信号の対応するビットをそれぞれ入力するとともに、その第１ないし第ｐの入力端子に対応する第１のナンドゲートの出力信号をそれぞれ受け、その第ｐ＋１の入力端子に試験制御信号を受けるｐ＋１入力の第２のナンドゲートを設け、その出力信号を用いて可変遅延回路の機能試験を実施することで、可変遅延回路をリングオシレータ接続することなく、第１のナンドゲートを含む可変遅延回路の各部の機能試験を論理的にかつ高速に実施できる。この結果、負荷制御型の可変遅延回路及びこれを含む論理集積回路装置等の試験時間を短縮し、その試験コストを低減することができる。
【図面の簡単な説明】
【図１】この発明が適用された可変遅延回路の第１の実施例を示す回路図である。
【図２】図１の可変遅延回路に含まれるナンドゲートＮＡ１の一実施例を示す回路図である。
【図３】図１の可変遅延回路の一実施例を示す入出力条件図である。
【図４】この発明が適用された可変遅延回路の第２の実施例を示す回路図である。
【図５】この発明が適用された可変遅延回路の第３の実施例を示す回路図である。
【図６】この発明に先立って本願発明者等が開発した可変遅延回路の一例を示す回路図である。
【符号の説明】
ＶＤＬ１〜ＶＤＬ４……可変遅延回路、ＴＣ……試験回路。
Ｖ１〜Ｖ５……インバータ、Ｇ１〜Ｇ３……トランスファゲート、Ｃ１〜Ｃ３……負荷容量、ＮＡ１〜ＮＡ６……ナンドゲート、Ｐ１〜Ｐ５……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ２……ＮチャンネルＭＯＳＦＥＴ。
ＩＮ，ＩＮ１〜ＩＮ２……入力信号又はその入力端子、ＯＵＴ……出力信号又はその出力端子、ＤＣ１〜ＤＣ３……遅延制御信号又はその入力端子、ＴＥ……試験制御信号又はその入力端子、ＴＯ……試験出力信号又はその出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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