(57)【特許請求の範囲】
【請求項１】
電流増幅器において、
ａ）電流増幅されるべき入力信号に対する端子（ＢＬ）と、第１および第２の給電端子（ＶＳＳ、ＶＤＤ）を備え、
ｂ）入力分岐、出力分岐および両分岐間の接続ノード（Ｎ）を有する電流ミラー回路を備え、
ｃ）前記出力分岐はドレイン‐ソース区間を有するトランジスタ（ＮＴ３）を含み、
ｄ）前記入力分岐の一端は前記入力信号端子（ＢＬ）と接続され、
ｅ）前記入力分岐の他端は前記第１の給電端子（ＶＳＳ）に接続され、
ｆ）第１の制御トランジスタ（ＰＴ１）が前記出力分岐の一端と前記第２の給電端子（ＶＤＤ）の間に接続され、
ｇ）前記出力分岐の他端は前記第１の給電端子（ＶＳＳ）に接続され、
ｈ）前記出力分岐の前記トランジスタ（ＮＴ３）の前記ドレイン‐ソース区間は、前記第１の制御トランジスタ（ＰＴ１）と前記第１の給電端子（ＶＳＳ）との間に接続され、
ｉ）静電容量装置（Ｃ１）が備えられ、その一端は前記出力分岐の前記一端と接続され、他端は前記第１の給電端子（ＶＳＳ）と接続され、前記静電容量装置（Ｃ１）は、電流ミラー回路の前記出力分岐の前記トランジスタ（ＮＴ３）の前記ドレイン‐ソース区間に並列に接続され、
ｊ）第２の制御トランジスタ（ＮＴ２）が前記接続ノード（Ｎ）と前記第１の給電端子（ＶＳＳ）との間に接続され、前記第１および第２の制御トランジスタ（ＰＴ１、ＮＴ２）が前記入力信号の印加に先立って前記静電容量装置（Ｃ１）を予充電するための制御信号により制御され、該制御信号は、反転された形で前記第１の制御トランジスタ（ＰＴ１）に、反転されない形で前記第２の制御トランジスタ（ＮＴ２）に与えられ、
ｋ）別のノード（ＢＬＯＵＴ）が電流ミラー回路の前記出力分岐の前記一端と前記静電容量装置（Ｃ１）との間に設けられ、パストランジスタ（ＮＴ４）が該別のノード（ＢＬＯＵＴ）に接続され、該パストランジスタ（ＮＴ４）は、前記静電容量装置（Ｃ１）を予備充電した後に、前記入力信号を検出しかつ前記別のノード（ＢＬＯＵＴ）における信号の状態が安定した後、ターンオンされ、
ｌ）別の増幅器装置（Ｇ２）が前記パストランジスタ（ＮＴ４）に接続され
ていることを特徴とする電流増幅器。
【請求項２】
前記別の増幅器装置がインバータ（Ｇ２）であることを特徴とする請求項１記載の電流増幅器。
【請求項３】
別のトランジスタ（ＮＴ１）がドレイン‐ソース区間とオーム性抵抗（Ｒ１）を有しており、前記電流ミラー回路の前記入力分岐は前記別のトランジスタ（ＮＴ１）のドレイン‐ソース区間とオーム性抵抗（Ｒ１）を有し、該オーム性抵抗（Ｒ１）は前記別のトランジスタ（ＮＴ１）のドレイン‐ソース区間と前記電流ミラー回路の前記入力分岐の前記一端との間に接続されていることを特徴とする請求項１記載の電流増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電流増幅器、特にメモリのビット線を検出するための電流モード検出増幅器に関する。
【０００２】
【従来の技術】
半導体メモリにおいてメモリセルに記憶されている情報は読出しのために検出かつ増幅されなければならない。多数のメモリセルがビット線に接続されており、それにより特定のセルがワード線を通じて読出しのために選択される。ビット線に接続されている検出増幅器は選択されたメモリセルに記憶されている情報を検出かつ増幅する。
【０００３】
文献トラヴィス・エヌ・ブラロック（Ｔｒａｖｉｓ  Ｎ．  Ｂｌａｌｏｃｋ）ほか著「高速‐クランプド‐ビット線‐電流モード‐検出増幅器」アイ・イー・イー・イー・ジャーナル（ＩＥＥＥ  Ｊｏｕｒｎａｌ）固体回路編、第２６巻、第４号、１９９１年４月、第１３〜１９頁にＣＭＯＳメモリセル用の電流モード検出増幅器が記載されている。公知の電流モード検出増幅器はメモリセルからの入力電流を参照電流と比較する。参照電流はディジタル論理状態を表す電流の間の電流を生ずるダミーメモリセルにより与えられる。通常、参照レベルは無データ電流と最小データ電流との間の中点に設計されている。電流モード検出増幅器は差ディジタル論理状態として参照電流の上または下のデータ入力電流を検出する。
【０００４】
公知の検出増幅器は特に要素のオリエンテーションまたはディメンジョニングに関して検出増幅器トランジスタ対の間の高度のレイアウトの対称性を必要とする。トランジスタ総数はむしろ多く、また大きなチップ面積を必要とする。その作動は漏話の影響を非常に受けやすい。増幅器自体およびメモリセルのレイアウト設計は漏話の危険を考慮に入れなければならない。検出増幅器のレイアウトはトランジスタの相互接続による内部ノードキャパシタンスへの実質的な影響を避けるべくコンパクトでなければならない。検出増幅器は増幅器の敏感なノードおよびその高利得フィードバックループに起因してノイズおよびプロセス変動を受けやすいという欠点に通ずる高度な敏感さを有する。これは検出増幅器の電流マージンに影響し得る。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、従来の増幅器よりも安定に動作する電流モード増幅器を提供することにある。さらに、回路の実現のための費用を低減するものである。
【０００６】
【課題を解決するための手段】
この課題は請求項１の特徴を有する電流モード増幅器により解決される。
【０００７】
本発明による電流モード増幅器は予充電キャパシタを有する制御される電流ミラー設計を含んでいる。参照電流は必要とされない。トランジスタ総数は比較的少ない。増幅器の設計レイアウトは対称性を必要としない。増幅器は高利得フィードバックループも敏感なノードも有していない。従って増幅器はノイズまたは製造プロセス変動への感受性が小さい。本発明による電流モード検出増幅器はその入力電流情報に基づいて論理状態を決定する。入力データはディジタル論理値を表す電流の流れの状態もしくは電流の流れなしの状態である。
【０００８】
【実施例】
以下、２つの好ましい実施例を示す図面により本発明を一層詳細に説明する。
【０００９】
図１の電流モード検出増幅器は４つのｎチャネル‐エンハンスメント形トランジスタ（ＮＭＯＳ）と、１つのｐチャネルＭＯＳトランジスタと、２つの相補性ＭＯＳトランジスタを含んでいる１つのインバータとを含んでいる。ＰＭＯＳトランジスタのバルク電圧は正の電力供給源ＶＤＤに接続されており、ＮＭＯＳトランジスタのバルク電圧は負の供給電圧（たとえば−２．０Ｖ）に接続されており、またはテクノロジーに関係して接地電位ＶＳＳに接続されている。増幅器は電流ミラートランジスタＮＴ１、ＮＴ３を含んでいる電流ミラー回路を含んでいる。トランジスタＮＴ１、ＮＴ３からのゲートは互いに接続されて、ノードＮを形成している。トランジスタＮＴ１からのドレインおよびゲート電極は互いに接続されている。トランジスタＮＴ１、ＮＴ３からのソース電極は接地電位ＶＳＳに対する端子に接続されている。トランジスタＮＴ１は電流ミラー回路の入力分岐を形成しており、トランジスタＮＴ３はその出力分岐を形成している。トランジスタＮＴ３のドレインはＰＭＯＳトランジスタＰＴ１を通じて正の供給電位ＶＤＤに対する端子に接続されている。トランジスタＮＴ３とＰＴ１との間のノードは信号ＢＬＯＵＴを運ぶキャパシタＣ１の一方の電極に接続されており、その第２の電極は接地端子に接続されている。電流ミラートランジスタＮＴ１、ＮＴ３のゲートはＮＭＯＳトランジスタＮＴ２のドレイン‐ソース区間を通じて接地端子に接続されている。トランジスタＮＴ２，ＰＴ１のゲートは予充電制御信号ＰＲＥＢ１により制御される。ＮＭＯＳトランジスタＮＴ２は信号ＰＲＥＢ１により直接に制御され、ＰＭＯＳトランジスタＰＴ１は反転された信号ＰＲＥＢ１Ｑにより制御される。信号ＰＲＥＢ１ＱはインバータＧ１を通じて信号ＰＲＥＢ１から発生される。電流ミラー回路の入力分岐は信号ＢＬを入力するための入力端子に接続されている。こうしてトランジスタＮＴ１のドレイン電極とゲート電極との間の接続ノードはメモリアレイのビット線に接続されている。トランジスタＰＴ１とＮＴ３との間のノードに接続されているキャパシタＣ１の第１の端子はゲーティング装置を通じて、電流モード検出増幅器の出力信号を形成する他の増幅器回路に接続されている。ゲーティング装置は読出し信号ＳＡＥＮ１により制御されるパストランジスタＮＴ４である。パルス整形を行う前記他の増幅器回路はＣＭＯＳインバータＧ２である。インバータＧ２の出力端における出力信号ＶＯＵＴは検出かつ増幅された入力信号ＢＬを与える。
【００１０】
図１中の検出増幅器の基本的動作は下記のとおりである。予充電信号ＰＲＥＢ１が予充電相の間に能動的である時、キャパシタＣ１は充電されている。予充電相の後に信号ＰＲＥＢＱ１は不能動的であり、またビット線信号ＢＬがメモリセルから与えられている。第１の状態ではビット線信号ＢＬは論理“０”を表す増幅器に与えられる電流であり、また第２の状態では論理“１”を表す無電流である。信号ＢＬに関係してキャパシタＣ１は放電され、またはその電荷を維持する。次いで読出しイネーブル信号ＳＡＥＮ１がキャパシタＣ１の充電状態をパルス整形インバータＧ２に与えるため能動化され、インバータＧ２の出力信号が出力信号ＶＯＵＴを与える。
【００１１】
詳細には、図１に示されている増幅器は下記のように動作する。予充電相の間は制御信号ＰＲＥＢ１は“１”であり、また制御信号ＳＡＥＮ１は“０”である。制御トランジスタＮＴ１はターンオンされており、トランジスタＮＴ１、ＮＴ３のゲート（ノードＮ）を接地電位ＶＳＳに接続し、またそれによりノードＮを論理“０”にセットする。信号ＰＲＥＢ１Ｑは“０”であり、トランジスタＰＴ１をターンオンする。従って、電流は正の供給電位ＶＤＤに対する供給端子からキャパシタＣ１に流れ、キャパシタＣ１を充電する。トランジスタＮＴ１、ＮＴ３は、ノードＮが論理“０”であるので、ターンオフされている。キャパシタＣ１が充電される時、信号ＢＬＯＵＴは、論理“１”である電位ＶＤＤにある。
【００１２】
検出および放電相は下記のとおりである。キャパシタＣ１が完全に充電された後、予充電信号ＰＲＥＢ１は“１”から“０”へ移行する。ノードＮは接地電位ＶＳＳから絶縁されており、また浮動状態になる。制御トランジスタＰＴ１、ＮＴ２はターンオフされている。ノードＮにおける入力信号ＢＬからの電流情報は次いで電流ミラー回路により検出される。種々の論理状態は、電位ＶＤＤから電位ＶＳＳへの信号ＢＬＯＵＴの電圧レベルの低下が存在するか否かをモニタすることにより反映されている。
【００１３】
メモリデータが論理“０”であれば、入力信号ＢＬはメモリセルから電流を入力する。これはノードＮの電圧レベルを電位ＶＳＳからトランジスタＮＴ３のしきい電圧へ上昇させる。いったん、しきい電圧に到達すると、両トランジスタＮＴ１およびＮＴ３がターンオンされ、電流ミラー回路が電流を導き始める。トランジスタＮＴ１を通って電流ミラー回路の入力分岐を通って流れるメモリセルからの電流はトランジスタＮＴ３を通って流れる出力分岐の電流に鏡像化される。トランジスタＰＴ１はターンオフされているので、トランジスタＮＴ３を通る電流は実際にはキャパシタＣ１から与えられる。キャパシタＣ１は放電され、また信号ＢＬＯＵＴは電位ＶＤＤから電位ＶＳＳ、論理“１”から論理“０”へ低下する。
【００１４】
メモリデータが論理“１”であれば、メモリセルから流れ出る電流は存在しない。ノードＮは浮動状態にとどまる。トランジスタＮＴ１、ＮＴ３はターンオフ状態にとどまり、また電流ミラー分岐は電流を導かない。キャパシタＣ１を放電するであろう電流経路、たとえばトランジスタＮＴ３を通る電流経路は存在しない。こうして、信号ＢＬＯＵＴは論理“１”である電位ＶＤＤにとどまる。
【００１５】
ラッチング相の間の作動は下記のとおりである。検出および放電の後に、信号ＢＬＯＵＴの論理状態は論理“０”または論理“１”において安定である。読出し信号ＳＡＥＮ１が能動化され、また論理“０”から論理“１”へ移行する。パストランジスタＮＴ４がターンオンされ、また信号ＢＬＯＵＴがインバータＧ２へ通される。インバータＧ２は信号ＢＬＯＵＴの論理状態を反転し、また信号ＶＯＵＴを出力する。
【００１６】
図２の他の好ましい実施例では２つの分割されたキャパシタＣ１、Ｃ２が設けられている。キャパシタの１つは、回路設計が伝播時間制限を有する時に、スイッチオフまたは不能動化され得る。キャパシタの１つがスイッチオフされているとき、検出増幅器はＲＣ時定数が小さいほど速く動作している。スイッチオフは通常、製造後の検査プロセスの間に行われる。さらに、ビット線入力端とトランジスタＮＴ１のドレインとの間に接続されているオーム性抵抗Ｒ１が設けられている。オーム性抵抗Ｒ１の調節を通じてキャパシタＣ１、Ｃ２の放電時間が制御可能である。
【００１７】
本発明による電流モード検出増幅器はメモリセルからの読出しの間に与えられるビット線信号を電流検出するために良好に応用可能である。本増幅器はリードオンリメモリ（ＲＯＭ）に良好に応用可能である。本増幅器はトランジスタ総数が少なく、またチップ占有面積が小さく、レイアウト対称性を考慮する必要がなく、また信号ノイズへの敏感さが少ないので、その他の論理およびアナログ回路を含んでいるより大きいチップの部分である埋込まれるＲＯＭに特に適している。しかし、本増幅器は電流検出が行われなくてよい他の分野、たとえばアナログ‐ディジタル変換器またはコンパレータ回路にも使用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図。
【図２】本発明の第２の実施例の回路図。
【符号の説明】
ＢＬ    入力信号
Ｃ、Ｃ１、Ｃ２    キャパシタ
Ｇ２    インバータ
Ｎ    ノード
ＮＴ１、Ｒ１    入力分岐
ＮＴ２    第２の制御トランジスタ
ＮＴ３    出力分岐
ＮＴ４    デーティング装置
ＰＴ１    第１の制御トランジスタ
ＰＲＥＢ１    制御信号
ＰＲＥＢ１Ｑ    反転された制御信号
ＰＴ１    第１の制御トランジスタ
ＳＡＥＮ１    読出し信号
ＶＯＵＴ    出力信号
【図１】
0004057682.tif 000002
【図２】
0004057682.tif 000003