(57)【特許請求の範囲】
【請求項１】
電荷によって情報を記憶するメモリセルと、前記メモリセルを選択するためのワード線と、前記メモリセルの情報を読み出すためのビット線と、センスアンプノードに接続され、前記メモリセルの情報を増幅するためのセンスアンプと、前記ビット線と前記センスアンプノードの間に接続され、ＮチャネルＭＯＳトランジスタから構成される電荷転送トランジスタと、前記ビット線を第１の電位にプリチャージする第１のプリチャージ手段と、前記センスアンプノードを前記第１の電位よりも十分高い第２の電位にプリチャージする第２のプリチャージ手段と、前記電荷転送トランジスタ及び前記第１及び第２のプリチャージ手段に対してそれらの動作を制御する制御信号を生成する電位生成回路と、前記電位生成回路の動作を制御する制御回路とを具備し、
前記制御回路は、前記センスアンプノードのプリチャージを維持したまま、前記ビット線のプリチャージを解除し、前記電荷転送トランジスタのゲート電位を前記第１の電位に前記電荷転送トランジスタの閾値を加えた値を超える第１の値にすることによって、前記ビット線の電位を前記第１の値よりも前記電荷転送トランジスタの閾値電圧分だけ低い値に変化させた後、前記センスアンプノードのプリチャージを解除し、前記電荷転送トランジスタのゲート電位を前記第１の値よりも高い第２の値にすることによって、前記センスアンプノードから前記ビット線へ電荷転送を行うことを特徴とする半導体メモリ。
【請求項２】
前記ビット線のプリチャージは、前記ビット線の電位が前記ビット線の電位振幅の中間の値となるまで行われることを特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記センスアンプは、差動型センスアンプであり、前記ビット線は、前記ビット線とは異なるビット線と対をなしてビット線対を構成しており、前記ビット線対には、それぞれ前記センスアンプの基準電位を生成するためのダミーセルが接続されていることを特徴とする請求項１記載の半導体メモリ。
【請求項４】
前記ビット線の電位を前記第１の値よりも前記電荷転送トランジスタの閾値電圧分だけ低い値に変化させるときは、前記ビット線対の双方に接続されるダミーセルが共に非選択状態となることを特徴とする請求項３記載の半導体メモリ。
【請求項５】
前記センスアンプノードから前記ビット線へ電荷転送を行うときは、前記ビット線対のいずれか一方に接続されるダミーセルが選択状態となることを特徴とする請求項３記載の半導体メモリ。
【請求項６】
前記ビット線をプリチャージするときに、前記ビット線対に接続されるダミーセルに前記センスアンプの基準電位を生成するための情報が書き込まれることを特徴とする請求項３記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に、メモリセルから読み出される微小信号を増幅する電荷転送型センスアンプに関する。
【０００２】
【従来の技術】
［Ａ］
現在のＤＲＡＭは、メモリセルが１つのトランジスタと１つのキャパシタから構成されるもの（１Ｔ１Ｃセル）が主流である。
【０００３】
このようなメモリセルが行列状に配置されたメモリセルアレイを持つＤＲＡＭでは、例えば、データリード動作は、以下のステップにより実行される。
【０００４】
まず、ビット線に対してプリチャージを行い、ビット線をプリチャージ電位に設定する。続けて、ビット線に対するプリチャージを停止し、かつ、ビット線をフローティング状態にする。この後、ワード線に高電位を与え、メモリセルのトランスファゲート（トランジスタ）をオン状態にする。
【０００５】
ここで、メモリセルには、データがキャパシタに蓄えられる電荷量として記憶されているため、メモリセルのトランスファゲートがオン状態になることにより、メモリセルに記憶されるデータ値（“０”又は“１”）に応じた電荷量がメモリセルからビット線に転送され、メモリセルとビット線との間で電荷が共有される。
【０００６】
この時、ビット線の電位は、プリチャージ電位からメモリセルから出力される電荷量に応じた値だけ変動する。従って、このビット線の電位変化を、センスアンプにより検知かつ増幅すれば、メモリセルのデータを読み出すことができる。
【０００７】
このようなビット線とメモリセル（キャパシタ）が電荷を共有するリード方式を、“電荷共有センス方式”と呼ぶことにする。
【０００８】
なお、実際のデータリード動作においては、ビット線対を用い、例えば、ビット線対の一方にデータを読み出し、その他方はプリチャージ電位（又はリファレンス電位）を維持し、ビット線対間の微小電位差をセンスアンプにより検知し、かつ、この微小電位差を増幅している。
【０００９】
セルデータ（電荷量）によるビット線の電位変化ΔＶｂｌは、ビット線容量（ビット線に生じる容量の全て）をＣｂとし、セル容量（セルキャパシタの容量）をＣｓとし、ビット線の電位振幅の“Ｈ（Ｈｉｇｈ）”レベルをＶＢＬＨとし、ビット線のプリチャージ電位をＶＢＬＨ／２とすると、
ΔＶｂｌ  ＝  ＶＢＬＨ／２・（１＋Ｃｂ／Ｃｓ）
で表すことができる。
【００１０】
ここで、ビット線の電位変化ΔＶｂｌが大きいほど、センスアンプにおけるセンス感度がよくなる。このため、ビット線の電位変化ΔＶｂｌを決めるパラメータとなるビット線容量Ｃｂとセル容量の比Ｃｂ／Ｃｓは、できるだけ小さい方がよい。
【００１１】
１Ｔ１Ｃセルは、ＤＲＡＭのメモリ容量が、数キロビットの時代から、最先端であるギガビット級のＤＲＡＭの開発が行われている現在においても、採用されている。また、セルデータの読み出し方式についても、上述の電荷共有センス方式が一般的に採用されている。
【００１２】
現在の最先端のＤＲＡＭにおいては、メモリセルアレイ又はビット線を分割し、ビット線の長さを短くして、ビット線容量Ｃｂを減少している。
【００１３】
また、セル容量（セルキャパシタのストレージノードの容量）Ｃｓについては、セルキャパシタを、トレンチ構造やスタック構造と呼ばれる３次元構造とし、セル容量Ｃｓの増大を図っている。
【００１４】
具体的には、トレンチ構造については、トレンチの深さを大きくし、トレンチのアスペクト比を高くすることにより、また、スタック構造については、キャパシタ形状を工夫することにより、セル容量Ｃｓの増大を図っている。このようにして、いままでは、Ｃｂ／Ｃｓは、減少する傾向にあった。
【００１５】
これは、信頼性、消費電力の問題からくるメモリセルアレイの電源電圧ＶＢＬＨの低電圧化、及び、リフレッシュ期間の増大に伴うリークによる実効的なセル容量の減少（信号量の減少）を、Ｃｂ／Ｃｓを小さくすることによって補っていたからである。
【００１６】
［問題１］
しかし、近年では、ＭＯＳトランジスタが超微細化され、そのゲート長も非常に短くなってきている。ＭＯＳトランジスタの閾値電圧Ｖｔｈは、ゲート長が短くなるほど、ショートチャネル効果によって急激に低下する。従って、ＭＯＳトランジスタが超微細化されると、製造時におけるゲート長のサイズのバラツキがＭＯＳトランジスタの閾値電圧Ｖｔｈの大きなバラツキとなる。
【００１７】
なお、センスアンプは、通常、カラムのピッチ内に収まるようにレイアウトされる。このため、例えば、ＭＯＳトランジスタのサイズを大きくして、ＭＯＳトランジスタのゲート長のサイズのバラツキを少なくすることは、メモリセルの微細化が進行するなかにおいて非常に困難である。
【００１８】
［問題２］
このような理由から、センスアンプのセンス感度（センスアンプがセルデータを正しく増幅するために必要なのビット線対間の最小の電位差）は、従来から現在に至るまで、ほとんど変化していない。
【００１９】
従って、センスアンプによりセルデータを正しく検知するためには、一定量以上の信号量を確保する必要がある。
【００２０】
しかし、近年では、メモリセルの微細化の進行に伴い、トレンチキャパシタ型メモリセルでは、ビット線容量（特に、ビット線間に生じる容量）Ｃｂが増大し、スタックキャパシタ型メモリセル（例えば、ＣＯＢ（ Capacitor Over Bitline ）セル）では、セルキャパシタのストーレジノード（特に、セルキャパシタとセルトランジスタのコンタクト領域）とビット線との間に生じる容量が増大してきている。
【００２１】
従って、最近では、メモリセルの微細化により、ビット線容量Ｃｂを減少させることが非常に困難となってきており、ビット線容量Ｃｂは、今後、次第に増大していくものと考えられる。
【００２２】
一方、セル容量Ｃｓについては、例えば、トレンチキャパシタ型メモリセルでは、トレンチのアスペクト比の増大が加工限界に近づいており、また、キャパシタ絶縁膜の薄膜化も、リーク電流や信頼性の観点から非常に困難となっているため、今後、メモリセルの微細化により、セル容量Ｃｓは、次第に、小さくなっていくものと考えられる。また、メモリセルの微細化により、メモリセルアレイ部の電源電圧（内部電源電圧ＶＢＬＨ）の低電圧化が進行しているため、メモリセルから読み出される電荷量を一定に保つことが困難となっている。
【００２３】
このように、近年では、メモリセルの微細化により、Ｃｂ／Ｃｓを減少できなくなってきており、逆に、Ｃｂ／Ｃｓの値は、大きくなりつつある。このため、メモリセルから読み出される電荷量は、少なくなり、ビット線対間の電位差がセンスアンプのセンス感度未満となり、センスアンプがセルデータを検知できなくなる問題が生じている。
【００２４】
なお、セル容量Ｃｓの増大に関しては、セルキャパシタのキャパシタ絶縁膜に高誘電率膜を使用する技術が検討されており、この技術が実用化されれば、この問題は、多少、先送りされるものと考えられる。しかし、１Ｔ１Ｃセルを用いたＤＲＡＭでは、遠からず、電荷共有センス方式によるデータ読み出しが不可能になると言われている。
【００２５】
このように、電荷共有センス方式によるデータ読み出しでは、データ読み出し時に、ビット線とセルキャパシタが電気的に接続され、電荷を共有することになるため、メモリセルの微細化に伴い、セル容量Ｃｓが小さく、かつ、ビット線容量Ｃｂが大きくなると、メモリセルから読み出される電荷量（信号量）が非常に小さくなり、センスアンプがセルデータを検知できなくなるという問題が発生する。
【００２６】
ところで、データ読み出し時におけるビット線のプリチャージ方式には、例えば、ＶＢＬＨプリチャージ方式、ＶＢＬＨ／２プリチャージ方式などが知られているが、ＶＢＬＨ／２プリチャージ方式では、メモリセルアレイ部の低電圧化により、動作速度が著しく低下するといった問題が発生する。
【００２７】
なお、プリチャージ方式の種類（ＶＢＬＨ，ＶＢＬＨ／２，Ｖｓｓなど）とは関係なく、電荷共有センス方式を採用する限り、メモリセルの微細化により、メモリセルから読み出される電荷量（信号量）が小さくなるという原理的な問題は、依然として解決されない。
【００２８】
［Ｂ］
上述の電荷共有センス方式とは異なる電荷転送センス方式を提案し、この電荷転送センス方式により、上述の原理的な問題を解決しようとする技術が、Ｈｅｌｌｅｒらによって提案されている（ L.G.Heller, D.P.Spampinato, Y.L.Yao, “High Sensitivity Charge-Transfer Sense Amplifer,”IEEE J.Solid-State Circuits,vol.SC-11, no.5, pp.596-601, 1976）。
【００２９】
図８は、Ｈｅｌｌｅｒらによって提案された電荷転送センス方式の原理を説明するための回路図である。図９は、図８の回路の動作波形を示している。
【００３０】
ビット線ＢＬとセンスアンプノードＳＡとの間には、電荷転送ゲートとして、ＮチャネルＭＯＳトランジスタが接続される。このＭＯＳトランジスタのゲートには、制御信号ＶＣＴＧが入力される。また、センスアンプノードＳＡとＶＳＡＨノードとの間には、ＰチャネルＭＯＳトランジスタが接続される。このＭＯＳトランジスタのゲートには、制御信号ＰＣが入力される。
【００３１】
データ読み出し動作が開始された当初においては、制御信号ＰＣは、接地電位Ｖｓｓに設定されるため、センスアンプノードＳＡは、ＶＳＡＨにプリチャージされる。また、ビット線ＢＬには、ＶＳＡＨノードから電荷転送トランジスタを経由して電荷が供給されるため、ビット線ＢＬは、電荷転送トランジスタ（ＮチャネルＭＯＳトランジスタ）のゲート電圧ＶＣＴＧから電荷転送トランジスタの閾値電圧Ｖｔｈを引いた値（ＶＣＴＧ−Ｖｔｈ）にプリチャージされる。
【００３２】
即ち、ビット線ＢＬの電位振幅の高電位ＶＢＬＨは、ＶＣＴＧ−Ｖｔｈとなる。このＶＢＬＨは、セルデータが“１”の場合のストーレジノードＳの電位となる。なお、ビット線ＢＬの電位振幅の低電位は、接地電位Ｖｓｓとする。
【００３３】
この後、制御信号ＰＣを電源電位Ｖｄｄとし、センスアンプノードＳＡ及びビット線ＢＬに対するプリチャージを解除する。
【００３４】
この状態において、選択されたワード線ＷＬを読み出し電位に設定すると、選択されたワード線ＷＬに接続されるメモリセルのセルデータが“１”の場合（ストレージノードＳの電位がＶＢＬＨの場合）には、ストレージノードＳとビット線ＢＬとの間には電位差がないので、ビット線ＢＬの電位は変化しない（ＶＢＬＨを維持する）。
【００３５】
一方、選択されたワード線ＷＬに接続されるメモリセルのセルデータが“０”の場合（ストレージノードＳの電位がＶｓｓの場合）には、ビット線ＢＬからストレージノードＳに電荷が移動するため、ビット線ＢＬの電位が低下する。また、ビット線ＢＬの電位がＶＣＴＧ−Ｖｔｈよりも低くなると、電荷転送トランジスタがオン状態となるため、今度は、センスアンプノードＳＡからビット線ＢＬに電荷が移動する。
【００３６】
このようなビット線ＢＬからストレージノードＳへの電荷の移動及びセンスアンプノードＳＡからビット線ＢＬへの電荷の移動は、それぞれ、ビット線ＢＬの電位が、再び、ＶＣＴＧ−Ｖｔｈになり、平衡状態に達するまで続く。
【００３７】
即ち、選択されたワード線ＷＬに読み出し電位を与える前と与えた後とにおいて、ビット線ＢＬの電位は、互いに等しく、センスアンプノードＳＡの電荷がそっくりビット線ＢＬ及びストレージノードＳに転送されたことになる。ここで、センスアンプノードＳＡの容量ＣＳＡは、ビット線ＢＬの容量ＣＢＬに比べれば、非常に小さいため、このような電荷転送センス方式によるセンスアンプノードＳＡの電位変化は、電荷共有センス方式によるビット線ＢＬの電位変化よりもずっと大きなものとなる。
【００３８】
従って、センスアンプノードＳＡの大きな電位変化を、通常のセンスアンプで検知すれば、実質的なセンス感度は、非常に高いものとなる。
【００３９】
しかし、上述のＨｅｌｌｅｒらによる電荷転送センス方式では、電荷転送トランジスタを介してビット線ＢＬをプリチャージしなければならず、プリチャージ時間が増大し、サイクルタイムが長くなるという問題が発生する。
【００４０】
また、Ｈｅｌｌｅｒらによる電荷転送センス方式の場合、時代的な要因から、ビット線ＢＬのプリチャージ電位をＶＢＬＨとするＶＢＬＨプリチャージ方式が採用されている。このため、セルデータを検知するために必要なリファレンス電位ＶＲＥＦを作るために、▲１▼  メモリセルと同じセル容量を有するダミーセルを用意し、このダミーセルに“０”データと“１”データの中間のデータ（電荷量）を書き込むか、若しくは、▲２▼  メモリセルの半分のセル容量を有するダミーセルを用意し、このダミーセルに“１”データを書き込む、などの工夫を施さなければならない。
【００４１】
ところが、メモリセルの微細化が進んだ現在では、セル容量Ｃｓは、複雑な３次元構造（トレンチ型キャパシタ、スタック型キャパシタなど）により実現されるため、メモリセルの半分のセル容量を有するダミーセルを正確に作ることは困難である。
【００４２】
従って、メモリセルと同じセル容量を有するダミーセルを用意し、このダミーセルに“０”データと“１”データの中間のデータ（電荷量）を書き込む必要があるが（上述の▲１▼）、この場合、例えば、ビット線対の一方をＶＢＬＨに設定し、他方をＶｓｓに設定した後（フル振幅）、このビット線対の電位をイコライズして中間電位ＶＲＥＦを作る、というサイクルを入れなければならず、ますます、サイクルタイムが長くなる。
【００４３】
このような理由から、従来では、Ｈｅｌｌｅｒらにより提案された電荷転送センス方式、さらには、電荷転送センスとＶＢＬＨプリチャージとを組み合わせた方式は、原理的に高いセンス感度を有するにもかかわらず、ＤＲＡＭ製品に適用されることはなかった。
【００４４】
［Ｃ］
現在においては、メモリセルの微細化や、メモリセルアレイ部の電源電圧の低電圧化などの進行に伴い、電荷共有センス方式＋（ＶＢＬＨ／２）プリチャージ方式によるデータ読み出しの破綻が現実的になりつつある。
【００４５】
そこで、センス感度の向上及び読み出し速度の高速化という課題を、電荷転送センス方式＋（ＶＢＬＨ／２）プリチャージ方式の組み合せにより解決しようとする試みがなされている（例えば、M.Tsukude, S.Kuge, T.Fujio, and K.Arimoto,“A1.2-to3.3-V Wide Voltage-Range/Low-Power DRAM with a Charge-Transfer Presensing Schemc,”IEEE J.Solid-State Circuits, vol.32, no.11, pp.1721-1727, Nov,1997）。
【００４６】
図１０は、電荷転送センス方式＋（ＶＢＬＨ／２）プリチャージ方式によるデータ読み出しの原理を説明する回路図である。図１１は、センスアンプ及びカラム選択回路の具体例を示している。また、図１２は、図１０及び図１１の回路の動作波形を示している。
【００４７】
基本的原理は、上述のＨｅｌｌｅｒらにより提案された電荷転送センス方式（図８及び図９）と同じである。本例による方式が図８及び図９に示す方式と異なる点は、▲１▼  ビット線とセンスアンプノードが、別々に、イコライズ、プリチャージされる点、及び、▲２▼  読み出し時に、電荷転送トランジスタのゲート電位が、固定ではなく、時間的に変化するように制御される点にある。
【００４８】
まず、プリチャージ期間において、制御信号ＣＴは、“Ｌ”レベル（Ｖｓｓ）であり、電荷転送トランジスタは、オフ状態となっている。また、この状態において、制御信号ＰＣは、“Ｌ”レベルであるため、センスアンプノードＳＡ，ｂＳＡは、ＶＳＡＨにプリチャージされ、かつ、制御信号ＥＱは、“Ｈ”レベルであるため、ビット線（ビット線対）ＢＬ，ｂＢＬは、ＶＢＬＨ／２にプリチャージされる。
【００４９】
次に、電荷転送及びセンス期間になると、制御信号ＰＣが“Ｈ”レベル、制御信号ＥＱが“Ｌ”レベルとなるため、センスアンプノードＳＡ，ｂＳＡ及びビット線ＢＬ，ｂＢＬのプリチャージが解除される。
【００５０】
また、選択されたワード線ＷＬがＶＰＰとなり、制御信号ＣＴがＶＣＴＧとなるため、ビット線ＢＬ，ｂＢＬの電位がＶＣＴＧ−Ｖｔｈ（但し、Ｖｔｈは、電荷転送トランジスタの閾値電圧である。）になるまで、センスアンプノードＳＡ，ｂＳＡの電荷は、電荷転送トランジスタを経由してビット線ＢＬ，ｂＢＬに転送される。また、ビット線ＢＬ，ｂＢＬの電荷は、メモリセルのデータ（セルデータ）に応じてセルキャパシタに転送される。
【００５１】
例えば、セルデータが“０”の場合には、セルキャパシタのストレージノードには、電荷が蓄積されていないため、ビット線ＢＬ，ｂＢＬの電荷は、セルキャパシタに転送される。また、セルデータが“１”の場合には、セルキャパシタのストレージノードには、電荷が蓄積されているため、ビット線ＢＬ，ｂＢＬの電荷は、セルキャパシタに転送されない。
【００５２】
従って、センスアンプノードＳＡ，ｂＳＡからビット線ＢＬ，ｂＢＬに転送される電荷の量は、セルデータに応じて異なることになる。
【００５３】
ここで、セルデータが“０”のときにセンスアンプノードＳＡ，ｂＳＡからビット線ＢＬ，ｂＢＬに転送される電荷量又は電荷転送後のセンスアンプノードＳＡ，ｂＳＡの電位と、セルデータが“１”のときにセンスアンプノードＳＡ，ｂＳＡからビット線ＢＬ，ｂＢＬに転送される電荷量又は電荷転送後のセンスアンプノードＳＡ，ｂＳＡの電位との差は、“０”を記憶するメモリセルのセルキャパシタに蓄積された電荷量と“１”を記憶するメモリセルのセルキャパシタに蓄積された電荷量との差を、センスアンプノードＳＡ，ｂＳＡの容量で割った値に等しくなる。
【００５４】
つまり、電荷転送センス方式によりセンスアンプノードＳＡ，ｂＳＡに得られる信号量(電荷量）は、電荷共有センス方式によりセンスアンプノードＳＡ，ｂＳＡに得られる信号量(電荷量）よりも大きくなる。
【００５５】
そして、センスアンプノードＳＡ，ｂＳＡに得られる電位差を、例えば、図１１に示すようなＣＭＯＳ型差動センスアンプにより検知し、かつ、増幅する。
【００５６】
なお、本例の場合、センスアンプノードＳＡ，ｂＳＡのプリチャージレベルがＶＳＡＨであるため、センスアンプ活性化信号ＳＡＮ，ＳＡＰも、ＶＳＡＨにプリチャージする。また、センスアンプの活性時においては、センスアンプ活性化信号ＳＡＮは、Ｖｓｓ（接地電位）に設定し、センスアンプの活性化信号ＳＡＰは、ＶＢＬＨに設定する。
【００５７】
但し、センスアンプノードＳＡ，ｂＳＡのプリチャージ時におけるセンスアンプ活性化信号ＳＡＮ，ＳＡＰのレベルについては、センスアンプＳ／Ａ内のセンストランジスタがカットオフするような条件ならば、ＶＢＬＨ、Ｖｄｄ（内部電源電位）などの電位に設定しても構わない。
【００５８】
本例の場合、センスアンプノ−ドＳＡ，ｂＳＡの電位は、ＶＢＬＨ／２よりも高いため、センストランジスタのゲート−ソース間電圧が大きくなり、センスアンプは、高速に動作することができる。
【００５９】
次に、メモリセルから読み出したデータを、再び、メモリセルに書き込むいわゆるリストアが行われる。
【００６０】
ここで、図１１及び図１２の例では、ＣＭＯＳ型センスアンプの全体を、センスアンプノード側（電荷転送トランジスタを中心としてビット線と反対側）に配置しているため、リストア時において、制御信号ＣＴを、ＶＣＴＧよりも高い電位（例えば、ＶＰＰ）に設定し、ビット線対ＢＬ，ｂＢＬ（又はストーレジノード）がフルスウィング（ビット線対の一方がＶＢＬＨ、他方がＶｓｓ）するようにしている。
【００６１】
なお、リストアが終了すると、次のデータ読み出しのために、再び、センスアンプノードＳＡ，ｂＳＡ及びビット線ＢＬ，ｂＢＬのプリチャージが行われる。
【００６２】
このように、電荷転送センス方式＋（ＶＢＬＨ／２）プリチャージ方式では、電荷転送のための時間が多少必要となっても、全体としては、大きな読み出し信号量、大きなゲート−ソース間電圧などにより、読み出し開始からセンスアンプにより増幅されたデータが出力されるまでの時間を大幅に短縮できる。
【００６３】
また、メモリセルの微細化の進行により、ビット線容量の主要成分は、互いに隣接するビット線間に発生する容量となっているため、特に、トレンチキャパシタ構造を有するメモリセルでは、電荷共有センス方式を用いた場合、ビット線間の干渉ノイズにより信号量が大きく減少してしまう。これに対し、電荷転送センス方式の場合には、電荷転送後のビット線対の電位は、互いに等しくなるため、ビット線間干渉ノイズの影響は原理的には無くなるという利点がある。
【００６４】
以上のように、電荷転送センス方式＋（ＶＢＬＨ／２）プリチャージ方式では、電荷共有センス方式＋（ＶＢＬＨ／２）プリチャージ方式におけるセンスアンプのセンス感度の限界を越えるセル容量の低下や、メモリセルアレイの動作電圧の低電圧化などが進行しても、センスアンプにおいて、正確に、セルデータのセンス動作を行うことができる。
【００６５】
【発明が解決しようとする課題】
このように、従来では、メモリセルの微細化や電源電圧の低電圧化に対応するため、データ読み出し時の方式を、電荷共有センス方式から電荷転送センス方式に変更し、メモリセルからセンスアンプノードに読み出される信号量を大きくして、大きなセンス感度を得るようにしている。また、電荷転送センス方式における読み出し速度の問題については、例えば、電荷転送センス方式＋（ＶＢＬＨ／２）プリチャージ方式の採用により解決しようとする試みがなされている。
【００６６】
しかし、電荷転送センス方式＋（ＶＢＬＨ／２）プリチャージ方式においても、電荷共有センス方式（項目［Ａ］の［問題１］を参照）について説明したと同様に、ビット線対に対応して設けられる電荷転送トランジスタ対には、製造バラツキに起因する特性のミスマッチが発生する。
【００６７】
特に、電荷転送トランジスタ対の閾値電圧Ｖｔｈのミスマッチは、電荷転送後におけるビット線対ＢＬ，ｂＢＬの電位差のオフセットとなり、このオフセットは、センスアンプノードＳＡ，ｂＳＡにおいてさらに大きなオフセットとなるため、センスアンプのセンス感度を著しく低下させる。
【００６８】
本発明の目的は、電荷転送センス方式により読み出し動作を行う半導体メモリにおいて、センスアンプノードからビット線に電荷を転送するための電荷転送ゲートとして機能するトランジスタに閾値電圧の不均衡（ミスマッチ）が存在しても、この閾値電圧の不均衡がセンスアンプノードのオフセットとして表れないようにすることにある。
【００６９】
【課題を解決するための手段】
本発明の半導体メモリは、電荷によって情報を記憶するメモリセルと、前記メモリセルを選択するためのワード線と、前記メモリセルの情報を読み出すためのビット線と、センスアンプノードに接続され、前記メモリセルの情報を増幅するためのセンスアンプと、前記ビット線と前記センスアンプノードの間に接続され、ＮチャネルＭＯＳトランジスタから構成される電荷転送トランジスタと、前記ビット線を第１の電位にプリチャージする第１のプリチャージ手段と、前記センスアンプノードを前記第１の電位よりも十分高い第２の電位にプリチャージする第２のプリチャージ手段と、前記電荷転送トランジスタ及び前記第１及び第２のプリチャージ手段に対してそれらの動作を制御する制御信号を生成する電位生成回路と、前記電位生成回路の動作を制御する制御回路とを備え、前記制御回路は、前記センスアンプノードのプリチャージを維持したまま、前記ビット線のプリチャージを解除し、前記電荷転送トランジスタのゲート電位を前記第１の電位に前記電荷転送トランジスタの閾値を加えた値を超える第１の値にすることによって、前記ビット線の電位を前記第１の値よりも前記電荷転送トランジスタの閾値電圧分だけ低い値に変化させた後、前記センスアンプノードのプリチャージを解除し、前記電荷転送トランジスタのゲート電位を前記第１の値よりも高い第２の値にすることによって、前記センスアンプノードから前記ビット線へ電荷転送を行う。
【００７７】
このように、前記ビット線のプリチャージを解除し、前記センスアンプノードのプリチャージを維持したまま、前記電荷転送トランジスタのゲート電位を適当なレベルに上げると、前記ビット線の電位は、前記電荷転送トランジスタのゲート電位から前記電荷転送トランジスタの閾値電圧分だけ低い値まで上昇する。つまり、前記ビット線の電位は、前記電荷転送トランジスタの閾値電圧に応じた値になる。従って、この後、電荷転送によって前記メモリセルの情報を読み出せば、前記電荷転送トランジスタの閾値電圧ミスマッチ（バラツキ）が補償される。
【００７８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体メモリについて詳細に説明する。
【００７９】
図１は、本発明の実施の形態に関わる半導体メモリの主要部を示している。  メモリセルアレイ１１は、例えば、ＤＲＡＭの場合、アレイ状に配置された複数の１Ｔ１Ｃ型セルから構成される。ロウアドレス信号は、ロウデコーダ（ダミーワード線デコーダを含む）１２に入力され、ロウデコーダ１２は、ロウアドレス信号に基づいて、例えば、１本のワード線を選択する。
【００８０】
カラムアドレス信号は、カラムデコーダ１３に入力され、カラムデコーダ１３は、カラムアドレス信号に基づいて、カラム選択回路（カラムゲート）１４のオン／オフを制御する。
【００８１】
メモリセルアレイ１１は、後述するように、ビット線対の電位を所定値にイコライズするイコライズ回路、センスアンプノードの電位を所定値にプリチャージするプリチャージ回路及び読み出し時にセンスアンプノードからビット線に電荷を転送する電荷転送トランジスタ(電荷転送ゲート）を含んでいる。
【００８２】
電位生成回路１６は、イコライズ回路の動作を制御する制御信号ＥＱ、プリチャージ回路の動作を制御する制御信号ＰＣ及び電荷転送トランジスタの動作を制御する制御信号ＣＴを生成する。制御回路１５は、電位生成回路１６の動作を制御している。
【００８３】
本発明の半導体メモリは、特に、読み出し時における制御信号ＣＴのレベルに特徴を有する。
【００８４】
その特徴について簡単に述べると、通常、ビット線・センスアンプノードプリチャージ時には、制御信号ＣＴは、“Ｌ”レベル（例えば、接地電位Ｖｓｓ）に設定され、電荷転送及びセンス時に、制御信号ＣＴは、ＶＣＴ（０＜ＶＣＴ＜ＶＰＰ）に設定され、リストア時に、制御信号ＣＴは、ＶＰＰ（内部電源電位Ｖｄｄをブーストした電位）に設定される。
【００８５】
本発明では、ビット線・センスアンプノードプリチャージ期間と電荷転送及びセンス期間との間に、新規に、閾値（Ｖｔｈ）ミスマッチ補償期間を設け、この期間において、制御信号ＣＴのレベルを、ＶＣ（０＜ＶＣ＜ＶＣＴ）に設定するものである。
【００８６】
つまり、ビット線プリチャージ（イコライズ）を解除した後、センスアンプノードのプリチャージを維持したまま、電荷転送トランジスタのゲート電位ＣＴを適当なレベルＶＣ（例えば、（ＶＢＬＨ／２）＋Ｖｔｈを超える値）に上げると、ビット線の電位は、ＶＢＬＨ／２（プリチャージ電位）から、ＶＣよりもそのビット線に接続されている電荷転送トランジスタの閾値電圧Ｖｔｈ分だけ低い値ＶＣ−Ｖｔｈに上昇する。
【００８７】
従って、この閾値（Ｖｔｈ）ミスマッチ補償期間において、ビット線は、そのビット線に接続される電荷転送トランジスタの閾値電圧Ｖｔｈに応じた電位となるため、ビット線対には、ビット線対に対応した電荷転送トランジスタ対の閾値電圧の差ΔＶｔｈに相当する電位差（オフセット）が生じる。
【００８８】
このように、本発明では、電荷転送及びセンス期間の前に、予め、ビット線対に、ビット線対に対応した電荷転送トランジスタ対の閾値電圧の差ΔＶｔｈに相当する電位差（オフセット）を生じさせている。
【００８９】
この状態において、制御信号ＣＴをＶＣＴに上げ、電荷転送及びセンス動作を行えば、電荷転送及びセンス期間において、電荷転送トランジスタの閾値電圧のミスマッチの影響が新たに発生することはないため、電荷転送トランジスタの閾値電圧ミスマッチが補償され、センス感度を向上させることができる。
【００９０】
以下、具体例について説明する。
【００９１】
図２は、メモリセルアレイ内の１ビット線対に接続されるメモリセル及びその周辺回路を示している。
【００９２】
ビット線対ＢＬ，ｂＢＬには、メモリセルＭＣが接続されると共に、ダミーセルＤＵＭＭＹが接続される。ダミーセルＤＵＭＭＹは、１本のビット線に１つだけ接続される。なお、本例では、ビット線ＢＬに接続されるメモリセルＭＣのみを示しているが、当然に、ビット線ｂＢＬにもメモリセルが接続される。
【００９３】
メモリセルＭＣの構造とダミーセルＤＵＭＭＹの構造は、同一となっており、メモリセルＭＣのセルキャパシタには、“０”データ又は“１”データに相当する電荷量が蓄積され、ダミーセルＤＵＭＭＹには、例えば、“０”データに相当する電荷量と“１”データに相当する電荷量の合計値の半分の値の電荷量が蓄積される。
【００９４】
ビット線対ＢＬ，ｂＢＬには、ビット線ＢＬの電位とビット線ｂＢＬの電位をイコライズするイコライズ回路１７Ａが接続される。イコライズ回路１７Ａは、３つのＮチャネルＭＯＳトランジスタから構成される。制御信号ＥＱが“Ｈ”レベルになると、これら３つのＮチャネルＭＯＳトランジスタがオン状態となるため、ビット線対ＢＬ，ｂＢＬは、ＶＢＬＨ／２にイコライズ（プリチャージ）される。
【００９５】
ビット線ＢＬは、電荷転送トランジスタ１８１を経由してセンスアンプノードＳＡに接続され、ビット線ｂＢＬは、電荷転送トランジスタ１８２を経由してセンスアンプノードｂＳＡに接続される。センスアンプノードＳＡ，ｂＳＡには、制御信号ＳＡＮ，ＳＡＰにより制御されるセンスアンプＳ／Ａが接続される。
【００９６】
また、センスアンプノードＳＡ，ｂＳＡには、センスアンプノードＳＡ，ｂＳＡをプリチャージするプリチャージ回路１９が接続される。プリチャージ回路１９は、２つのＰチャネルＭＯＳトランジスタから構成される。制御信号ＰＣが“Ｌ”レベルになると、これら２つのＰチャネルＭＯＳトランジスタがオン状態となるため、ビット線対ＢＬ，ｂＢＬは、それぞれＶＳＡＨにプリチャージされる。
【００９７】
センスアンプノードＳＡ，ｂＳＡには、カラム選択回路（カラムゲート）２１が接続される。カラム選択回路２１は、２つのＮチャネルＭＯＳトランジスタから構成される。そして、カラム選択信号ＣＳＬが“Ｈ”レベルになると、これら２つのＮチャネルＭＯＳトランジスタがオン状態となるため、ビット線対ＢＬ，ｂＢＬは、データ線対ＤＱ，ｂＤＱに電気的に接続される。
【００９８】
本例では、２組のビット線対ＢＬ，ｂＢＬが１つのセンスアンプＳ／Ａを共有する共有センスアンプ方式を採用しているため、センスアンプノードＳＡ，ｂＳＡは、電荷転送トランジスタ１８１，１８２と電荷転送トランジスタ１８３，１８４により挟まれている。また、電荷転送トランジスタ１８３，１８４側のビット線対ＢＬ，ｂＢＬにも、イコライズ回路１７Ｂが接続される。
【００９９】
なお、ＣＢＬは、ビット線に生じる容量を示し、ＣＳＡは、センスアンプノードに生じる容量を示している。また、センスアンプノードに生じる容量ＣＳＡは、ビット線に生じる容量ＣＢＬよりも十分に小さくなっている。
【０１００】
また、Ｖｔｈ１は、電荷転送トランジスタ１８１の閾値電圧を示し、Ｖｔｈ２は、電荷転送トランジスタ１８２の閾値電圧を示している。本例では、ビット線対ＢＬ，ｂＢＬに対応する電荷転送トランジスタ対１８１，１８２の閾値電圧が、製造バラツキにより、互いに異なっている。
【０１０１】
また、センスアンプＳ／Ａとしては、例えば、図１１に示すようなＣＭＯＳ型差動センスアンプを用いることができる。
【０１０２】
図３は、図１の電位生成回路１６のうち制御信号ＣＴを生成する部分の具体例を示している。図４は、図３のレベル変換回路２２の一例を示している。
制御信号Ａは、ＮＡＮＤ回路ＮＡ１に入力され、制御信号Ｂは、インバータを経由してＮＡＮＤ回路ＮＡ１に入力される。ＮＡＮＤ回路ＮＡ１の出力信号は、レベル変換回路２２を経由して、ＰチャネルＭＯＳトランジスタＰ１のゲートに入力される。また、制御信号Ａは、インバータを経由して、ＮチャネルＭＯＳトランジスタＮ１のゲートに入力される。
【０１０３】
制御信号Ｂは、ＮＡＮＤ回路ＮＡ２に入力され、制御信号Ｃは、インバータを経由してＮＡＮＤ回路ＮＡ２に入力される。ＮＡＮＤ回路ＮＡ２の出力信号は、レベル変換回路２２を経由して、ＰチャネルＭＯＳトランジスタＰ２のゲートに入力される。
【０１０４】
制御信号Ｃは、インバータ及びレベル変換回路２２を経由して、ＰチャネルＭＯＳトランジスタＰ３のゲートに入力される。
【０１０５】
本例の回路は、制御信号Ａ，Ｂ，Ｃのレベルに基づいて、電位ＶＣ，ＶＣＴ，ＶＰＰが、順次、出力されるような構成となっている。レベル変換回路２２は、“Ｌ”レベル＝Ｖｓｓ、“Ｈ”レベル＝Ｖｄｄを、“Ｌ”レベル＝Ｖｓｓ、“Ｈ”レベル＝ＶＰＰ（＞Ｖｄｄ）に変換する役割を有する。
【０１０６】
このように、“Ｈ”レベルの値をレベル変換する理由は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のドレイン(出力ノード）が、最大で、ＶＰＰまで上昇するためである。
【０１０７】
図５は、図３の回路の動作波形を示している。
【０１０８】
制御信号Ａ，Ｂ，Ｃが全て“Ｌ”レベルのとき、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３は、全て、オフ状態であり、ＮチャネルＭＯＳトランジスタＮ１は、オン状態となる。従って、制御信号ＣＴは、接地電位ＶＳＳとなる。
【０１０９】
まず、制御信号Ａが“Ｈ”レベル（例えば、Ｖｄｄ）になると、ＮチャネルＭＯＳトランジスタＮ１がオフ状態となる。また、ＮＡＮＤ回路ＮＡ１の出力信号が“Ｈ”レベルとなり、この“Ｈ”レベルの電位は、レベル変換回路２２を経由して、ＰチャネルＭＯＳトランジスタＰ１のゲートに与えられる。その結果、ＰチャネルＭＯＳトランジスタＰ１は、オン状態となり、制御信号ＣＴは、ＶＣとなる。
【０１１０】
次に、制御信号Ｂが“Ｈ”レベル（例えば、Ｖｄｄ）になると、ＰチャネルＭＯＳトランジスタＰ１がオフ状態となる。また、ＮＡＮＤ回路ＮＡ２の出力信号が“Ｈ”レベルとなり、この“Ｈ”レベルの電位は、レベル変換回路２２を経由して、ＰチャネルＭＯＳトランジスタＰ２のゲートに与えられる。その結果、ＰチャネルＭＯＳトランジスタＰ２は、オン状態となり、制御信号ＣＴは、ＶＣＴとなる。
【０１１１】
次に、制御信号Ｃが“Ｈ”レベル（例えば、Ｖｄｄ）になると、ＰチャネルＭＯＳトランジスタＰ２がオフ状態となる。また、この“Ｈ”レベルの電位は、レベル変換回路２２を経由して、ＰチャネルＭＯＳトランジスタＰ３のゲートに与えられる。その結果、ＰチャネルＭＯＳトランジスタＰ３は、オン状態となり、制御信号ＣＴは、ＶＰＰとなる。
【０１１２】
本発明の半導体メモリでは、図２乃至図５に示すように、読み出し時に、制御信号ＣＴのレベルを、 Ｖｓｓ → ＶＣ → ＶＣＴ → ＶＰＰ と順次変更させている。
【０１１３】
通常、ビット線・センスアンプノードプリチャージ時には、制御信号ＣＴは、“Ｌ”レベル（例えば、Ｖｓｓ）に設定され、電荷転送及びセンス時に、制御信号ＣＴは、ＶＣＴ（０＜ＶＣＴ＜ＶＰＰ）に設定され、リストア時に、制御信号ＣＴは、ＶＰＰ（内部電源電位Ｖｄｄをブーストした電位）に設定される。
【０１１４】
本発明では、ビット線・センスアンプノードプリチャージ期間と電荷転送及びセンス期間との間に、新規に、閾値（Ｖｔｈ）ミスマッチ補償期間を設け、この期間において、制御信号ＣＴのレベルを、ＶＣ（０＜ＶＣ＜ＶＣＴ）に設定している。
【０１１５】
つまり、ビット線プリチャージ（イコライズ）を解除した後、センスアンプノードのプリチャージを維持したまま、電荷転送トランジスタのゲート電位ＣＴを適当なレベルＶＣ（例えば、（ＶＢＬＨ／２）＋Ｖｔｈを超える値）に上げると、ビット線の電位は、ＶＢＬＨ／２（プリチャージ電位）から、ＶＣよりもそのビット線に接続されている電荷転送トランジスタの閾値電圧Ｖｔｈ分だけ低い値ＶＣ−Ｖｔｈに上昇する。
【０１１６】
従って、この閾値（Ｖｔｈ）ミスマッチ補償期間において、ビット線は、そのビット線に接続される電荷転送トランジスタの閾値電圧Ｖｔｈに応じた電位となるため、ビット線対には、ビット線対に対応した電荷転送トランジスタ対の閾値電圧の差ΔＶｔｈに相当する電位差（オフセット）が生じる。
【０１１７】
このように、本発明では、電荷転送及びセンス期間の前に、予め、ビット線対に、ビット線対に対応した電荷転送トランジスタ対の閾値電圧の差ΔＶｔｈに相当する電位差（オフセット）が生じさせているため、この後、制御信号ＣＴをＶＣＴに上げ、電荷転送及びセンス動作を行えば、電荷転送及びセンス期間において、電荷転送トランジスタの閾値電圧のミスマッチの影響が発生することはない。
【０１１８】
次に、図６の動作波形図を参照しつつ、本発明の電荷転送センス方式による読み出し動作について説明する。
【０１１９】
なお、以下の説明においては、図１乃至図４に示す半導体メモリを対象とし、かつ、図２のメモリセルＭＣのデータを読み出すものとする。また、図２のメモリセルＭＣには、“１”データが記憶されているものとする。
【０１２０】
▲１▼  プリチャージ期間
まず、センスアンプノードＳＡ，ｂＳＡ及びビット線ＢＬ，ｂＢＬのプリチャージが行われる。制御信号ＣＴは、Ｖｓｓ（接地電位）に設定され、電荷転送トランジスタ１８１，１８２は、オフ状態となっているため、センスアンプノードＳＡ，ｂＳＡとビット線ＢＬ，ｂＢＬとは、電気的に分離されている。
【０１２１】
また、制御信号ＥＱは、Ｖｄｄ（内部電源電位）に設定されているため、イコライズ回路１７Ａは、動作状態にあり、ビット線対ＢＬ，ｂＢＬは、ＶＢＬＨ／２にプリチャージされている。また、制御信号ＰＣは、Ｖｓｓに設定されているため、プリチャージ回路１９は、動作状態にあり、センスアンプノードＳＡ，ｂＳＡは、ＶＳＡＨにプリチャージされている。
【０１２２】
なお、この時、ダミーワード線ＤＷＬ０，ＤＷＬ１は、Ｖｄｄに設定されており、ダミ−セルＤＵＭＭＹのストレージノードＳは、ビット線対ＢＬ，ｂＢＬのプリチャージレベル（ＶＢＬＨ／２）と同じレベルとなる。つまり、ダミーセルＤＵＭＭＹに、読み出し時の基準電位となるデータ（電荷）が書き込まれる。
【０１２３】
▲２▼  閾値（Ｖｔｈ）ミスマッチ補償期間
プリチャージが終了した後、制御信号ＥＱを、ＶｄｄからＶｓｓに変化させ、イコライズ回路１７Ａを非動作状態にして、ビット線対ＢＬ，ｂＢＬのプリチャージを解除する。
【０１２４】
なお、本例では、電荷転送トランジスタ１８３，１８４は、常に、オフ状態に設定されているものとする。
【０１２５】
また、これと同時に、制御信号ＣＴを、ＶｓｓからＶＣに変化させる。ＶＣのレベルは、ビット線対ＢＬ，ｂＢＬのプリチャージレベル（ＶＢＬＨ／２）と電荷転送トランジスタの閾値電圧（Ｖｔｈ１，Ｖｔｈ２）との合計値よりも大きな値に設定される。
【０１２６】
また、ダミーワード線ＤＷＬ０，ＤＷＬ１を、ワード線リセットレベル、本例では、Ｖｓｓに下げる。
【０１２７】
このような状態にすると、ビット線の電位は、プリチャージ電位からそのビット線に接続される電荷転送トランジスタの閾値電圧に依存した値に変化する。即ち、ビット線ＢＬの電位は、ＶＢＬＨ／２からＶＣ−Ｖｔｈ１に上昇し、ビット線ｂＢＬの電位は、ＶＢＬＨ／２からＶＣ−Ｖｔｈ２に上昇する。
【０１２８】
なお、この間、センスアンプノードＳＡ，ｂＳＡについては、プリチャージが継続して行われているため（ＰＣ＝Ｖｓｓ）、センスアンプノードＳＡ，ｂＳＡの電位は、プリチャージレベル（ＶＳＡＨ）を維持している。つまり、この段階では、データ読み出しに直接関係するセンスアンプノードＳＡ，ｂＳＡからビット線ＢＬ，ｂＢＬへの電荷転送は、行われない。
【０１２９】
本発明では、センスアンプノードＳＡ，ｂＳＡからビット線ＢＬ，ｂＢＬに、セルデータの値に応じて電荷を転送する前に、ａ．  制御信号ＣＴを適当なレベル（ＶＣ）に上昇させ、ビット線ＢＬ，ｂＢＬのレベルをプリチャージレベル（ＶＢＬＨ／２）から電荷転送トランジスタの閾値電圧に応じた値（ＶＣ−Ｖｔｈ１，ＶＣ−Ｖｔｈ２）に変化させ、予め、ビット線ＢＬ，ｂＢＬに、電荷転送トランジスタの閾値電圧に依存するオフセットを発生させている。
【０１３０】
また、ｂ．  この時、センスアンプノードＳＡ，ｂＳＡについては、プリチャージを継続し、センスアンプノードＳＡ，ｂＳＡの電位が変化しないようにし、ビット線ＢＬ，ｂＢＬに発生するオフセットがセンスアンプノードＳＡ，ｂＳＡに転送されないようにしている。
【０１３１】
これにより、電荷転迭トランジスタの閾値電圧のミスマッチを補償する。
【０１３２】
なお、本発明では、閾値（Ｖｔｈ）ミスマッチ補償期間が新規に必要となるが、この期間は、例えば、電荷転送及びセンス期間前に行われるワード線の選択期間と並列させることができるため、アクセスタイムに対する影響はないか、又は、あっても、非常に小さくすることができる。
【０１３３】
▲３▼  電荷転送及びセンス期間
制御信号ＣＴを、ＶＣよりも高い電位ＶＣＴに設定し、かつ、選択されたワード線ＷＬの電位を立ち上げる（読み出し電位に設定する）。また、制御信号ＰＣを、ＶｓｓからＶｄｄに変化させ、プリチャージ回路１９を非動作状態にして、センスアンプノードＳＡ，ｂＳＡのプリチャージを解除する。
【０１３４】
この時、ビット線ＢＬの電位は、ＶＣ−Ｖｔｈ１からＶＣＴ−Ｖｔｈ１に変化し、ビット線ｂＢＬの電位は、ＶＣ−Ｖｔｈ２からＶＣＴ−Ｖｔｈ２１に変化する。また、続けて、センスアンプノードＳＡ，ｂＳＡからビット線ＢＬ，ｂＢＬに電荷が転送され、センスアンプノードＳＡ，ｂＳＡの電位は、メモリセルのセルデータ又はダミーセルのデータに応じて変化する。
【０１３５】
本例では、メモリセルＭＣのセルデータがビット線ＢＬを経由してセンスアンプノードＳＡに読み出される。従って、ビット線ｂＢＬに接続されるダミーセルＤＵＭＭＹのダミーワード線ＤＷＬ１を、ＶｓｓからＶｄｄに変化させ、ダミーセルＤＵＭＭＹをビット線ｂＢＬに電気的に接続する。
【０１３６】
ダミーセルＤＵＭＭＹがビット線ｂＢＬに接続されることにより、電荷転送時においてビット線ＢＬ，ｂＢＬの容量が互いに均等になる。また、ダミーセルＤＵＭＭＹのセルキャパシタには、ＶＢＬＨ／２が書き込まれていることから、電荷転送時に、センスアンプノードｂＳＡの電位は、メモリセルＭＣのセルデータが“１”の場合のセンスアンプノードＳＡの電位とメモリセルＭＣのセルデータが“０”の場合のセンスアンプノードＳＡの電位のちょうど中間の電位となる。即ち、センスアンプノードｂＳＡの電位は、センスアンプＳ／Ａの適切なリファレンス電位となる。
【０１３７】
本発明では、電荷転送前のビット線ＢＬの電位は、ＶＣ−Ｖｔｈ１であり、電荷転送後のビット線ＢＬの電位は、ＶＣＴ−Ｖｔｈ１である。同様に、電荷転送前のビット線ｂＢＬの電位は、ＶＣ−Ｖｔｈ２であり、電荷転送後のビット線ｂＢＬの電位は、ＶＣＴ−Ｖｔｈ２である。つまり、電荷転送前後におけるビット線ＢＬ，ｂＢＬの電位変化は、共に、ＶＣＴ−ＶＣとなり、センスアンプノードＳＡ，ｂＳＡからビット線ＢＬ，ｂＢＬに転送される電荷量は、メモリセルＭＣのデータ又はダミーセルＤＵＭＭＹのデータのみの影響を受け、電荷転送トランジスタ１８１，１８２の閾値電圧Ｖｔｈ１，Ｖｔｈ２の影響を受けない。
【０１３８】
従って、センスアンプノードＳＡ、ｂＳＡの電位変化についても、電荷転送トランジスタ１８１，１８２の閾値電圧Ｖｔｈ１，Ｖｔｈ２の影響を受けない。
【０１３９】
なお、従来の読み出し手法では、電荷転送前のビット線ＢＬ，ｂＢＬの電位は、ＶＢＬＨ／２、電荷転送後のビット線ＢＬ，ｂＢＬの電位は、ＶＣＴ−Ｖｔｈとなるため、電荷転送前後におけるビット線ＢＬ，ｂＢＬの電位変化は、ＶＣＴ−（ＶＢＬＨ／２）−Ｖｔｈとなり、センスアンプノードＳＡ，ｂＳＡからビット線ＢＬ，ｂＢＬに転送される電荷量は、電荷転送トランジスタの閾値電圧Ｖｔｈの影響を受ける。
【０１４０】
本例では、メモリセルＭＣのセルデータが“１”の場合を前提としているため、センスアンプノードＳＡからビット線ＢＬへ転送される電荷量は、センスアンプノードｂＳＡからビット線ｂＢＬへ転送される電荷量よりも少なくなる。このため、センスアンプノードＳＡの電位の低下量は、センスアンプノードｂＳＡの電位の低下量よりも少なく、電荷転送後におけるセンスアンプノードＳＡの電位は、電荷転送後におけるセンスアンプノードｂＳＡの電位よりも高くなる。
【０１４１】
このセンスアンプノードＳＡ，ｂＳＡの電位差をセンスアンプＳ／Ａによりセンスかつ増幅すると、センスアンプノードＳＡ，ｂＳＡの電位差及びビット線ＢＬ，ｂＢＬの電位差は、十分に大きくなる。
【０１４２】
なお、電荷転送が行われることを条件に、ＶＣ、ＶＣＴ、ＶＳＡＨを、それぞれ適当な値に設定し、電荷転送後に、センスアンプノードＳＡ，ｂＳＡの電位がＶＳＡＨから一定値だけ低下したときに、センスアンプノードＳＡ，ｂＳＡの電位が、ＶＣＴ−Ｖｔｈ１又はＶＣＴ−Ｖｔｈ２よりも低くならないようにする。
【０１４３】
本例では、電荷転送後におけるセンスアンプノードＳＡ，ｂＳＡの電位は、常に、ＶＢＬＨ／２よりも大きくなっているため、結果として、センスアンプＳ／Ａを構成するＮチャネルＭＯＳトランジスタ（図１１参照）のゲート−ソース間電圧が、従来のＶＢＬＨ／２プリチャージ方式におけるそれよりも大きくなり、高速動作が可能となる。
【０１４４】
▲４▼  リストア
電荷転送及びセンス動作を終えた後、制御信号ＣＴをＶＰＰに設定し、かつ、ダミーワード線ＤＷＬ０の電位をＶｓｓからＶｄｄに変化させ、メモリセルＭＣから読み出されたデータを、再び、メモリセルＭＣに書き込むいわゆるリストア動作が行われる。
【０１４５】
ここで、制御信号ＣＴをＶＰＰ（＞Ｖｄｄ）に上昇させる理由は、セルデータが“１”の場合に、十分に、このセルデータをメモリセルＭＣにリストアするためである。従って、メモリセルＭＣに“１”データを十分にリストアできることが明らかな場合には、制御信号ＣＴは、ＶｄｄをブーストしたＶＰＰではなく、例えば、Ｖｄｄであってもよい。
【０１４６】
本例では、リストア動作時、アクセスしているメモリセルＭＣが接続されるビット線ＢＬに接続されるダミーセルＤＵＭＭＹのダミーワード線ＤＷＬ０の電位を立ち上げている。
【０１４７】
なぜなら、連続してアクセス動作を行う場合に、リストア時に、２本のダミーワード線ＤＷＬ０，ＤＷＬ１の電位を、共に、Ｖｄｄに設定しておくことにより、次のアクセス動作におけるプリチャージ期間（上述の▲１▼参照）に、ビット線対ＢＬ，ｂＢＬの間の容量の不均衡がなくなり、イコライズ動作だけで、ビット線対ＢＬ，ｂＢＬをＶＢＬＨ／２にプリチャ−ジできるからである。
【０１４８】
なお、プリチャージ時に、ビット線対ＢＬ，ｂＢＬの間に容量の不均衡が存在すると、その容量の差分の電荷を外部から補わなければならない。通常、ビット線対ＢＬ，ｂＢＬの電位をイコライズするイコライズ回路１７Ａでは、ワード線とビット線のショートなどの不良に備えて、ＶＢＬＨ／２を、電流駆動能力がビット線のリーク電流程度に小さいトランジスタから供給するようにしている。
【０１４９】
従って、ビット線対ＢＬ，ｂＢＬの間の容量の差分の電荷を外部から補う場合には、その電荷を補うために非常に長い時間を要するため、結果として、ビット線のプリチャージ時間が長くなってしまう。
【０１５０】
本例では、リストア時に、２本のダミーワード線ＤＷＬ０，ＤＷＬ１の電位を、共に、Ｖｄｄに設定しておくため、このような問題は、生じない。
【０１５１】
リストアが終了した後には、ワード線ＷＬが、リセットレベルＶｓｓに設定され、かつ、制御信号ＣＴも、ワード線のリセットレべルＶｓｓに設定される。また、センスアンプＳ／Ａを非動作状態にした後、ビット線ＢＬ，ｂＢＬ及びセンスアンプノードＳＡ，ｂＳＡのプリチャージが行われる。
【０１５２】
以上、本発明の半導体メモリについて説明してきたが、本発明は、その要旨を変更しない範囲において種々の変更が可能である。
【０１５３】
そこで、以下では、本発明の半導体メモリの変形例について説明する。
【０１５４】
図７は、図２のメモリセル及びその周辺回路の変形例を示している。
【０１５５】
ビット線対ＢＬ，ｂＢＬには、メモリセルＭＣが接続されると共に、ダミーセルＤＵＭＭＹが接続される。ダミーセルＤＵＭＭＹは、１本のビット線に１つだけ接続される。なお、本例では、ビット線ＢＬに接続されるメモリセルＭＣのみを示しているが、当然に、ビット線ｂＢＬにもメモリセルが接続される。
【０１５６】
メモリセルＭＣの構造とダミーセルＤＵＭＭＹの構造は、実質的に同一となっており、メモリセルＭＣのセルキャパシタには、“０”データ又は“１”データに相当する電荷量が蓄積され、ダミーセルＤＵＭＭＹには、例えば、“０”データに相当する電荷量と“１”データに相当する電荷量の合計値の半分の値の電荷量が蓄積される。
【０１５７】
ビット線対ＢＬ，ｂＢＬには、ビット線ＢＬの電位とビット線ｂＢＬの電位をイコライズするイコライズ回路１７Ａが接続される。イコライズ回路１７Ａは、３つのＮチャネルＭＯＳトランジスタから構成される。制御信号ＥＱが“Ｈ”レベルになると、これら３つのＮチャネルＭＯＳトランジスタがオン状態となるため、ビット線対ＢＬ，ｂＢＬは、ＶＢＬＨ／２にイコライズ（プリチャージ）される。
【０１５８】
ビット線ＢＬは、電荷転送トランジスタ１８１を経由してセンスアンプノードＳＡに接続され、ビット線ｂＢＬは、電荷転送トランジスタ１８２を経由してセンスアンプノードｂＳＡに接続される。センスアンプノードＳＡ，ｂＳＡには、制御信号ＳＡＮにより制御されるＣＭＯＳ型差動センスアンプＳ／ＡのＮチャネルＭＯＳトランジスタ部分２０Ｎが接続される。
【０１５９】
なお、制御信号ＳＡＰにより制御されるＣＭＯＳ型差動センスアンプＳ／ＡのＰチャネルＭＯＳトランジスタ部分２０Ｐは、ビット線対ＢＬ，ｂＢＬに直接接続される。ＣＭＯＳ型差動センスアンプＳ／ＡのＰチャネルＭＯＳトランジスタ部分２０Ｐは、ビット線対ＢＬ，ｂＢＬごとに設けられている。
【０１６０】
センスアンプノードＳＡ，ｂＳＡには、センスアンプノードＳＡ，ｂＳＡをプリチャージするプリチャージ回路１９が接続される。プリチャージ回路１９は、２つのＰチャネルＭＯＳトランジスタから構成される。制御信号ＰＣが“Ｌ”レベルになると、これら２つのＰチャネルＭＯＳトランジスタがオン状態となるため、ビット線対ＢＬ，ｂＢＬは、それぞれＶＳＡＨにプリチャージされる。
【０１６１】
センスアンプノードＳＡ，ｂＳＡには、カラム選択回路（カラムゲート）２１が接続される。カラム選択回路２１は、２つのＮチャネルＭＯＳトランジスタから構成される。そして、カラム選択信号ＣＳＬが“Ｈ”レベルになると、これら２つのＮチャネルＭＯＳトランジスタがオン状態となるため、ビット線対ＢＬ，ｂＢＬは、データ線対ＤＱ，ｂＤＱに電気的に接続される。
【０１６２】
本例では、例えば、ＣＭＯＳ型差動センスアンプＳ／ＡのＮチャネルＭＯＳトランジスタ部分２０Ｎを、２組のビット線対ＢＬ，ｂＢＬで共有し、ＰチャネルＭＯＳトランジスタ部分２０Ｐを、ビット線対ＢＬ，ｂＢＬごとに設け、かつ、ＰチャネルＭＯＳトランジスタ部分２０Ｐを、電荷転送トランジスタ１８１，１８２，１８３，１８４よりもビット線対ＢＬ，ｂＢＬ側に設けている。
【０１６３】
この場合、リストア時に、ＣＭＯＳ型差動センスアンプＳ／ＡのＰチャネルＭＯＳトランジスタ部分２０Ｐにより、ビット線対ＢＬ，ｂＢＬの電位を直接増幅するため、制御信号ＣＴを、ＶＣＴからＶＰＰに上げる動作は、必要なくなる。
【０１６４】
但し、この場合、ＣＭＯＳ型差動センスアンプＳ／ＡのＰチャネルＭＯＳトランジスタ部分２０Ｐは、ビット線対ＢＬ，ｂＢＬごとに必要となるため、ＣＭＯＳ型差動センスアンプＳ／Ａの全体を、複数組のビット線対ＢＬ，ｂＢＬで共有する場合に比べて、センスアンプの面積が増加する。
【０１６５】
従って、図２の回路を採用するか又は図７の回路を使用するかは、開発の対象となる半導体メモリの仕様などを考慮して決定される。
【０１６６】
【発明の効果】
以上、説明したように、本発明によれば、電荷転送トランジスタをオフ状態にしてビット線とセンスアンプノードを別々にプリチャージした後、センスアンプノードのプリチャージを継続した状態で、ビット線のプリチャージを解除し、かつ、電荷転送トランジスタのゲートを適当な値ＶＣに上昇させている。この場合、ビット線の電位は、電荷転送トランジスタの閾値電圧に依存した値まで上昇する。つまり、電荷転送トランジスタ対の閾値電圧の差（ミスマッチ）が、ビット線対に、ビット線対の電位の差（オフセット）として複写される。
【０１６７】
従って、この後、センスアンプノードのプリチャージを解除し、電荷転送トランジスタのゲートを適当な値ＶＣＴに上昇させれば、電荷転送トランジスタの閾値電圧の影響を受けずに、メモリセルの情報をセンスアンプノードに読み出すことができる。
【０１６８】
このように、本発明では、電荷転送前後におけるビット線の電位の差に、電荷転送トランジスタの閾値電圧の影響が現れないため、電荷転送トランジスタの閾値電圧ミスマッチが補償され、電荷転送センス方式における読み出し動作時のセンス感度を向上させることができる。また、本発明のセンス方式を採用することにより、メモリセルの微細化や、電源電圧の低電圧化などが進行しても、１Ｔ１Ｃセルを用いた読み出し動作が可能となり、ＤＲＡＭの微細化及び低電圧化に関する開発の限界時期を、さらに、先に延すことができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの主要部を示すブロック図。
【図２】ビット線対に接続されるメモリセル及びその周辺回路の一例を示す図。
【図３】図１の電位生成回路の一例を示す回路図。
【図４】図３のレベル変換回路の一例を示す回路図。
【図５】図３及び図４の電位生成回路の動作を示す波形図。
【図６】本発明の半導体メモリの動作を示す波形図。
【図７】ビット線対に接続されるメモリセル及びその周辺回路の他の例を示す図。
【図８】電荷共有センス方式による読み出しを実行する回路の一例を示す図。
【図９】図８の回路の動作を示す波形図。
【図１０】電荷転送センス方式による読み出しを実行する回路の一例を示す図。
【図１１】センスアンプ及びカラム選択回路の一例を示す回路図。
【図１２】図１０の回路の動作を示す波形図。
【符号の説明】
１１                            ：メモリセルアレイ、
１２                            ：ロウデコーダ、
１３                            ：カラムデコーダ、
１４                            ：カラム選択回路、
１５                            ：制御回路、
１６                            ：電位生成回路、
１７Ａ，１７Ｂ                  ：イコライズ回路、
１８１，１８２，１８３，１８４  ：電荷転送トランジスタ、
１９                            ：プリチャージ回路、
２０                            ：センスアンプ、
２１                            ：カラム選択回路、
２２                            ：レベル変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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