(57)【特許請求の範囲】
【請求項１】
製品の少なくとも一部をセル単位で構成する際に使われる論理セルの遅延ライブラリを保存するコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、前記論理セルの入力信号転移時間と、前記論理セルの出力付属容量と、前記論理セルへ前記入力信号転移時間と前記出力付属容量とが与えられた場合における前記論理セルの遅延時間の経時変化を計算する際に使われるパラメータと、を有し、
前記パラメータとして、前記論理セルの伝達遅延の時間依存性による劣化Ｄが、経過時間をｔ、初期の遅延量をｔｐ０、経年の遅延量をΔｔｐとした場合に、
Ｄ＝Δｔｐ／ｔｐ０＝Ａｃｔn
が成立するＡｃおよびｎを有し、
前記Ａｃは該論理セルの回路構成と該論理セルの受けるバイアス電圧に依存し、前記ｎは時間依存性の勾配で、前記回路構成と該論理セルの受けるバイアス電圧に依存するパラメータであることを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項２】
請求項１記載のコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、さらに前記論理セルの出力信号立ち上がり時の伝達遅延、および出力信号立ち下がり時の伝達遅延を有することを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項３】
請求項２記載のコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、さらに前記論理セルの出力信号立ち上がり転移時間、および出力信号立ち下がり転移時間を有することを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項４】
請求項３記載のコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、表形式で生成することを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項５】
製品の少なくとも一部をセル単位で構成する際に使われる論理セルの遅延ライブラリを保存するコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、前記論理セルの入力信号転移時間と、前記論理セルの出力付属容量と、前記論理セルへ前記入力信号転移時間と前記出力付属容量とが与えられた場合における前記論理セルの遅延時間の経時変化を計算する際に使われるパラメータと、を有し、
前記パラメータとして、前記論理セルの伝達遅延の時間依存性による劣化Ｄが、デューティＤｔ、周波数ｆを考慮して、
Ｄ＝Ａｃ×（Ｄｔ×ｆ／ｆ０×ｔ）n ＝Ｂｃ（Ｄｔ×ｆ×ｔ）n
Ｂｃ＝Ａｃ／ｆ０n
ｆ０＝Ａｃとｎを抽出したときの周波数
が成立し、両辺の対数を取った、
ｌｏｇ（Ｄ）＝ｌｏｇ（Ｂｃ）＋ｎｌｏｇ（Ｄｔｆｔ）
または、
ｌｏｇ（Ｄ）＝β＋ｎｌｏｇ（Ｄｔｆｔ）
または、
ＬｏｇＤ＝ｌｏｇ（Ｄ）＝β＋ｎＬｏｇＦ＋ｎＬｏｇｔ＋ｎＬｏｇＤｔ
ＬｏｇＤｔ＝ｌｏｇ（Ｄｔ）
が成立するβとｎを有し、
前記ＬｏｇＦは周波数ｆの対数形、前記Ｌｏｇｔは時間ｔの対数形であることを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項６】
請求項５記載のコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、さらに前記論理セルの出力信号立ち上がり時の伝達遅延、および出力信号立ち下がり時の伝達遅延を有することを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項７】
請求項６記載のコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、さらに前記論理セルの出力信号立ち上がり転移時間、および出力信号立ち下がり転移時間を有することを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項８】
請求項７記載のコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、表形式で生成することを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項９】
半導体装置の少なくとも一部をセル単位で構成する際に使われる論理セルを用いて半導体装置を設計する設計方法であって、
前記論理セルの入力信号転移時間と、前記論理セルの出力付属容量と、前記入力信号転移時間と前記出力付属容量とが与えられた場合における前記論理セルの遅延時間の経時変化を計算する際に使われるパラメータと、出力信号立ち上がり転移時間および出力信号立ち下がり転移時間と、出力信号立ち上がり時の伝達遅延および出力信号立ち下がり時の伝達遅延とを保存した遅延ライブラリをもとに、前記半導体装置を構成する前記論理セルについての伝達遅延を計算して標準遅延ファイルを作成する工程と、
前記標準遅延ファイルをもとに、前記半導体装置におけるクリティカルパスの合計伝達遅延を前記クリティカルパスを構成するところの論理セルの伝達遅延の値を合計して求める工程と、を有し、
前記遅延ライブラリは温度変動および電源電圧変動のパラメータを有し、このパラメータを論理セルや負荷条件毎に別々に抽出する必要のない全体定数として扱うことを特徴とする半導体装置の設計方法。
【請求項１０】
製品の少なくとも一部をセル単位で構成する際に使われる論理セルの遅延ライブラリを保存するコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、前記論理セルの入力信号転移時間と、前記論理セルの出力付属容量と、前記論理セルへ前記入力信号転移時間と前記出力付属容量とが与えられた場合における前記論理セルの遅延時間の経時変化を計算する際に使われるパラメータと、を有し、
前記遅延ライブラリには、互いに異なる複数の前記論理セルの前記入力信号転移時間、前記論理セルの前記出力付属容量、および前記論理セルの遅延時間の経時変化を計算する際に使われる前記パラメータが含まれ、
前記パラメータとして、前記論理セルの伝達遅延の時間依存性による劣化Ｄが、経過時間をｔ、初期の遅延量をｔｐ０、経年の遅延量をΔｔｐとした場合に、
Ｄ＝Δｔｐ／ｔｐ０＝Ａｃｔn
が成立するＡｃおよびｎを有し、
前記Ａｃは該論理セルの回路構成と該論理セルの受けるバイアス電圧に依存し、前記ｎは時間依存性の勾配で、前記回路構成と該論理セルの受けるバイアス電圧に依存するパラメータであることを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項１１】
製品の少なくとも一部をセル単位で構成する際に使われる論理セルの遅延ライブラリを保存するコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、前記論理セルの入力信号転移時間と、前記論理セルの出力付属容量と、前記論理セルへ前記入力信号転移時間と前記出力付属容量とが与えられた場合における前記論理セルの遅延時間の経時変化を計算する際に使われるパラメータと、を有し、
前記遅延ライブラリには、互いに異なる複数の前記論理セルの前記入力信号転移時間、前記論理セルの前記出力付属容量、および前記論理セルの遅延時間の経時変化を計算する際に使われる前記パラメータが含まれ、
前記パラメータとして、前記論理セルの伝達遅延の時間依存性による劣化Ｄが、デューティＤｔ、周波数ｆを考慮して、
Ｄ＝Ａｃ×（Ｄｔ×ｆ／ｆ０×ｔ）n ＝Ｂｃ（Ｄｔ×ｆ×ｔ）n
Ｂｃ＝Ａｃ／ｆ０n
ｆ０＝Ａｃとｎを抽出したときの周波数
が成立し、両辺の対数を取った、
ｌｏｇ（Ｄ）＝ｌｏｇ（Ｂｃ）＋ｎｌｏｇ（Ｄｔｆｔ）
または、
ｌｏｇ（Ｄ）＝β＋ｎｌｏｇ（Ｄｔｆｔ）
または、
ＬｏｇＤ＝ｌｏｇ（Ｄ）＝β＋ｎＬｏｇＦ＋ｎＬｏｇｔ＋ｎＬｏｇＤｔ
ＬｏｇＤｔ＝ｌｏｇ（Ｄｔ）
が成立するβとｎを有し、
前記ＬｏｇＦは周波数ｆの対数形、前記Ｌｏｇｔは時間ｔの対数形であることを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項１２】
半導体装置の設計の際に使われる論理セルの遅延ライブラリを格納したところのコンピュータ読み取り可能な記憶媒体であって、
前記遅延ライブラリは、前記論理セルへ与えることが可能な複数の入力信号転移時間と、前記論理セルへ与えることが可能な複数の出力付属容量と、前記複数の入力信号転移時間の内の一つと、前記複数の出力付属容量の内の一つとが前記論理セルへ与えられた場合における前記論理セルの遅延時間の経時変化を計算する際に使われるパラメータと、を含み、
前記遅延ライブラリには、互いに異なる複数の前記論理セルの前記入力信号転移時間、前記論理セルの前記出力付属容量、および前記論理セルの遅延時間の経時変化を計算する際に使われる前記パラメータが含まれていることを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項１３】
請求項１２記載のコンピュータ読み取り可能な記憶媒体であって、
前記パラメータとして、前記論理セルの伝達遅延の時間依存性による劣化Ｄが、経過時間をｔ、初期の遅延量をｔｐ０、経年の遅延量をΔｔｐとした場合に、
Ｄ＝Δｔｐ／ｔｐ０＝Ａｃｔn
が成立するＡｃおよびｎを有し、
前記Ａｃは該論理セルの回路構成と該論理セルの受けるバイアス電圧に依存し、前記ｎは時間依存性の勾配で、前記回路構成と該論理セルの受けるバイアス電圧に依存するパラメータであることを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項１４】
請求項１２記載のコンピュータ読み取り可能な記憶媒体であって、
前記パラメータとして、前記論理セルの伝達遅延の時間依存性による劣化Ｄが、デューティＤｔ、周波数ｆを考慮して、
Ｄ＝Ａｃ×（Ｄｔ×ｆ／ｆ０×ｔ）n ＝Ｂｃ（Ｄｔ×ｆ×ｔ）n
Ｂｃ＝Ａｃ／ｆ０n
ｆ０＝Ａｃとｎを抽出したときの周波数
が成立し、両辺の対数を取った、
ｌｏｇ（Ｄ）＝ｌｏｇ（Ｂｃ）＋ｎｌｏｇ（Ｄｔｆｔ）
または、
ｌｏｇ（Ｄ）＝β＋ｎｌｏｇ（Ｄｔｆｔ）
または、
ＬｏｇＤ＝ｌｏｇ（Ｄ）＝β＋ｎＬｏｇＦ＋ｎＬｏｇｔ＋ｎＬｏｇＤｔ
ＬｏｇＤｔ＝ｌｏｇ（Ｄｔ）
が成立するβとｎを有し、
前記ＬｏｇＦは周波数ｆの対数形、前記Ｌｏｇｔは時間ｔの対数形であることを特徴とするコンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の設計技術に関し、特にホットキャリアによる劣化を計算するパラメータを持つ遅延ライブラリを用いて、セル単位による論理製品設計の信頼度に関する最適化に好適なコンピュータ読み取り可能な記憶媒体、および半導体装置の設計方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、半導体装置の設計には、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）やＤＡ（Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ）と呼ばれる計算機ソフトウェアを用いて、設計の自動化、省力化が図られてきた。半導体装置を構成する論理回路の電気的特性の設計は、人手により考案した回路の動作を、回路シミュレーションと呼ばれるＣＡＤツールを用いてシミュレーションして検証し、最適化してきた。ここで最適化される電気的特性は、遅延時間や消費電力などの半導体装置の性能を直接関係する物理量が主である。しかし、近年の半導体装置の進歩に伴い、半導体装置の経年変化（すなわち寿命）に関係する信頼性の設計が必要となってきた。半導体装置の代表的な寿命に関する物理現象としては、ホットキャリアによる特性劣化現象が挙げられる。
【０００３】
このホットキャリアによる劣化現象を、図３５のＭＯＳＦＥＴトランジスタ動作の飽和領域モード（Ｖｄｓ＞Ｖｄｓａｔ）を示す説明図、図３６のドレイン電流減少を示す特性図を用いて説明する。デバイス寸法が小さくなるにつれて、図３５のＮＭＯＳＦＥＴデバイスのチャネル領域Ａの側方電界も次第に高くなる。このような側方電界の高まりによって、チャネル電子はエネルギーを得て、いわゆる「ホットエレクトロン」になる。これらホットエレクトロンの電子は、ゲート酸化膜に注入される可能性がある、または衝突イオン化を招き、これが電子・正孔ペアを形成し、このペアの内の電子がゲート酸化膜に注入される可能性がある。さらに、電子は、Ｓｉ−ＳｉＯ2界面の結合を破り、界面を損なう原因となる可能性がある。上記のいずれの場合においても、電子が酸化膜内に捕捉されると、または電子が界面を埋めると、図３６のようにドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓは減少し、デバイス性能を劣化させる。
【０００４】
そこで、ホットキャリアによる特性劣化現象を考慮した半導体装置の設計技術として、たとえばＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，Ｄｅｃｅｍｂｅｒ  １９９８，ｐｐ．９３−９６，“Ｒａｔｉｏ  Ｂａｓｅｄ  Ｈｏｔ−Ｃａｒｒｉｅｒ  Ｄｅｇｒａｄａｔｉｏｎ  Ｍｏｄｅｌｉｎｇ  ｆｏｒ  Ａｇｅｄ  Ｔｉｍｉｎｇ  Ｓｉｍｕｌａｔｉｏｎ  ｏｆ  Ｍｉｌｌｉｏｎｓ  ｏｆ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｄｉｇｉｔａｌ  Ｃｉｒｃｕｉｔｓ”の文献や、米国特許第５，９７４，２４７号、特開平１１−１３５３８８号、特開平１１−２１９３８０号の公報に記載された技術などが提案されている。
【０００５】
これらの文献および公報には、
（ａ）遅延ライブラリレベルにおけるホットキャリア劣化計算法、
（ｂ）入力信号転移時間、および出力信号転移時間／出力付属容量性負荷に基づく、ライブラリセル伝達遅延のホットキャリア劣化の計算法、
（ｃ）電源電圧、および動作温度の変動に基づく（ｂ）の計算法、
などの技術が記載されている。
【０００６】
【発明が解決しようとする課題】
ところで、前記のような文献および公報の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。すなわち、前記文献および公報の技術では、
（１）遅延ライブラリ／計算が１個の劣化表記入事項につき１個の回路動作時間に対してしか為されない、
（２）遅延ライブラリ／計算が１個の劣化表記入事項につき１回（デューティと周波数の１組み合わせ）しか為されない、
（３）遅延ライブラリとホットキャリアライブラリが別々のライブラリである、ということが問題点として考えられる。
【０００７】
そこで、本発明者は、前記（１）〜（３）に対して、
（１’）劣化の時間依存性を記述するパラメータを遅延ライブラリに含め、異なる回路動作時間に対して劣化を記載するのに必要なのはただ一つのライブラリだけとする、
（２’）劣化の時間依存性を記述するパラメータを遅延ライブラリに含め、デューティと周波数の任意組み合わせにおいて劣化を記載するのに必要なのはただ一つのライブラリだけとする、
（３’）遅延ライブラリとホットキャリアライブラリとを併合して一つのライブラリとする、
ことを考え、これによって異なる回路動作時間または頻度に対して回路レベルのホットキャリア劣化を繰り返す必要がなく、さらにホットキャリア劣化を完全に特徴づけるのに必要なのは技術当りただ一つのライブラリだけである、とすることができることを考えついた。
【０００８】
また、前記文献および公報の技術によって可能となった、信頼度を設計に取り込み、かつ信頼度と性能を最適化するための設計システムおよび設計フローは、たとえば図３７のようになる。この設計方法においては、設計の最適化を実行するに当り、時間のかかる詳細シミュレーション部１０と、製品全体シミュレーション部２０との間を横断する必要があり、全ての設計最適化を製品全体シミュレーション部２０から時間のかかる詳細シミュレーション部１０へ横断して実行しなければならない。すなわち、前記文献および公報の技術では、電源、温度の設計変更（２７ｂ）を除き、位相、周波数、信号経路、回路動作時間に伴う設計変更（２７ａ）があった場合には、ライブラリを作り直す必要が生じる。
【０００９】
そこで、本発明の目的は、前記問題点を解決し、信頼度を設計に取り込み、かつ信頼度と性能を最適化するための設計方法において、パラメータＡｃ、ｎの劣化情報を用いて、設計の最適化を実行するに当り、時間のかかる詳細シミュレーション部と、製品全体シミュレーション部との間を横断する必要がなく、全ての設計最適化を製品全体シミュレーション部で実行可能な半導体装置の設計技術を提供するものである。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明によるコンピュータ読み取り可能な記憶媒体は、論理製品を構成する多種多様な各論理セルの遅延ライブラリとして、各論理セルの入力信号転移時間（ＴｉｎＴＲＡＮ）と、各論理セルの出力付属容量（ＣＬ）と、入力信号転移時間と出力付属容量を入力パラメータとして回路シミュレーションの実行により求められ、各論理セルのホットキャリア劣化計算のパラメータを含む出力パラメータと、を有するものである。
【００１３】
このコンピュータ読み取り可能な記憶媒体において、第１の出力パラメータとして、各論理セルの伝達遅延の時間依存性による劣化Ｄが、経過時間をｔ、初期の遅延量をｔｐ０、経年の遅延量をΔｔｐとした場合に、Ｄ＝Δｔｐ／ｔｐ０＝Ａｃｔn  が成立するＡｃおよびｎを有し、Ａｃは回路構成と論理セルの受けるバイアス電圧に依存し、ｎは時間依存性の勾配で、回路構成と論理セルの受けるバイアス電圧に依存するパラメータとするものである。
【００１４】
また、第２の出力パラメータとして、各論理セルの伝達遅延の時間依存性による劣化Ｄが、デューティＤｔ、周波数ｆを考慮して、Ｄ＝Ａｃ×（Ｄｔ×ｆ／ｆ０×ｔ）n ＝Ｂｃ（Ｄｔ×ｆ×ｔ）n 、Ｂｃ＝Ａｃ／ｆ０n 、ｆ０＝Ａｃとｎを抽出したときの周波数、が成立し、両辺の対数を取った、ｌｏｇ（Ｄ）＝ｌｏｇ（Ｂｃ）＋ｎｌｏｇ（Ｄｔｆｔ）、またはｌｏｇ（Ｄ）＝β＋ｎｌｏｇ（Ｄｔｆｔ）、またはＬｏｇＤ＝ｌｏｇ（Ｄ）＝β＋ｎＬｏｇＦ＋ｎＬｏｇｔ＋ｎＬｏｇＤｔ、ＬｏｇＤｔ＝ｌｏｇ（Ｄｔ）が成立するβとｎを有し、ＬｏｇＦは周波数ｆの対数形、Ｌｏｇｔは時間ｔの対数形とするものである。
【００１５】
前記第１、第２の出力パラメータに、さらに各論理セルの出力信号立ち上がり時の伝達遅延（ＴｐＲＩＳＥ）、および出力信号立ち下がり時の伝達遅延（ＴｐＦＡＬＬ）を有し、さらに各論理セルの出力信号立ち上がり転移時間（ＴｏｕｔＲＩＳＥ）、および出力信号立ち下がり転移時間（ＴｏｕｔＦＡＬＬ）を有し、これらのパラメータを表形式で創成するようにしたものである。
【００１６】
また、本発明による第１の半導体装置の設計方法は、多種多様な各論理セルを組み合わせて論理製品を設計する際に、各論理セルの入力信号転移時間（ＴｉｎＴＲＡＮ）および出力付属容量（ＣＬ）と、入力信号転移時間と出力付属容量を入力パラメータとして回路シミュレーションの実行により出力パラメータとして求められた、出力信号立ち上がり転移時間（ＴｏｕｔＲＩＳＥ）および出力信号立ち下がり転移時間（ＴｏｕｔＦＡＬＬ）と、出力信号立ち上がり時の伝達遅延（ＴｐＲＩＳＥ）および出力信号立ち下がり時の伝達遅延（ＴｐＦＡＬＬ）と、ホットキャリア劣化計算のパラメータ（Ａｃとｎまたはβとｎ）を保存した遅延ライブラリを創成し、この遅延ライブラリをもとに、論理製品を構成する全ての論理セルについての伝達遅延を計算して標準遅延ファイルを作成し、この標準遅延ファイルをもとに、論理製品におけるクリティカルパスの合計伝達遅延を各論理セルの伝達遅延の値を合計して求める、各工程を有するものである。
【００１７】
この第１の半導体装置の設計方法において、遅延ライブラリに温度変動および電源電圧変動のパラメータを追加し、このパラメータを各論理セルや負荷条件毎に別々に抽出する必要のない全体定数として処理する工程をさらに有するものである。
【００１８】
また、本発明による第２の半導体装置の設計方法は、論理製品を構成する各論理セルにおける信頼度係数（ＲＦ）を求め、各論理セルのうち、十分以上の信頼度を持つ論理セルに対する信頼度係数を、あらかじめ設定した最大信頼度（ＲＦｕｐ）と最小信頼度（ＲＦｍｉｎ）との間の一定マージン内に収まるように減少させる、各工程を有するものである。
【００１９】
この第２の半導体装置の設計方法において、各論理セルのうち、信頼度要求を満たさない論理セルに対する信頼度係数を、あらかじめ設定した最大信頼度（ＲＦｕｐ）と最小信頼度（ＲＦｍｉｎ）との間の一定マージン内に収まるように増大させる工程をさらに有するものである。
【００２０】
この第２の半導体装置の設計方法において、信頼度係数ＲＦは、初期の遅延量をｔｐ０、経年の遅延量をΔｔｐとした場合に、ＲＦ＝１／（感度×劣化）、劣化＝各論理セルのΔｔｐ／ｔｐ０、感度＝（論理製品のクリティカルパスのΔｔｐ／ｔｐ０）／（各論理セルのΔｔｐ／ｔｐ０）として表すようにしたものである。
【００２１】
この信頼度係数は、各論理セルの入力信号転移時間を変えることによって変更可能であり、この入力信号転移時間を変える場合は、（１）先行セルの電流駆動を変える、（２）先行セルと現在セル間の介在部の容量性負荷を、（ａ）介在部の経路変更によって入力側の抵抗負荷（ＲＬｉｎ）と容量負荷（ＣＬｉｎ）を変える、または（ｂ）先行セルと現在セル間のバッファ（Ｂｕｆ）の付加／挿入、または除去を実行する、ことによって変えるようにしたものである。
【００２２】
さらに、信頼度係数は、各論理セルの出力信号転移時間を変えることによって変更可能であり、この出力信号転移時間を変える場合は、（１）現在セルの電流駆動を変える、（２）現在セルと後続セル間の介在部の容量性負荷を、（ａ）介在部の経路変更によって出力側の抵抗負荷（ＲＬｏｕｔ）と容量負荷（ＣＬｏｕｔ）を変える、または（ｂ）現在セルと後続セル間のバッファ（Ｂｕｆ）の付加／挿入、または除去を実行する、ことによって変えるようにしたものである。
【００２３】
また、最大信頼度（ＲＦｕｐ）および最小信頼度（ＲＦｍｉｎ）は、論理製品の回路動作時間と劣化許容値に依存して設定するようにしたものである。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
図１は、本発明の一実施の形態の半導体装置の設計システムを示す機能ブロック図である。本実施の形態の半導体装置の設計システムは、たとえば信頼度を設計に取り込み、かつ信頼度と性能を最適化するための論理製品に適用され、時間のかかる詳細シミュレーション部１０と、急速な製品全体シミュレーション部２０とからなり、設計の最適化を実行するに当り、時間のかかる詳細シミュレーション部１０と、急速な製品全体シミュレーション部２０との間を横断する必要がなく、全ての設計最適化を急速な製品全体シミュレーション部２０で実行可能な構成となっている。
【００２６】
詳細シミュレーション部１０には、多種多様な論理ゲートのセルのデータ、これらのセルの組み合わせによる論理回路のデータ、各セルおよび各論理回路間を接続する結線データなどの各種情報を格納したセル、回路、ネットリストのライブラリ１１と、このライブラリ１１の各種情報を用いて、回路シミュレーション、ホットキャリア回路シミュレーションを行うシミュレーション部１２などが備えられ、この回路シミュレーション結果は製品全体シミュレーション部２０に送られる。
【００２７】
製品全体シミュレーション部２０には、詳細シミュレーション部１０から送られてきたシミュレーション結果をもとに、遅延およびホットキャリアなどの情報を通常のセル、ホットキャリアに強いセル、高性能なセルに分けてそれぞれ格納し、ホットキャリア劣化計算のパラメータを持つ三つの遅延ライブラリ２１，２２，２３と、遅延ライブラリ２１の通常セルの情報を用いて構成された製品／システム記述の情報を格納するライブラリ２４と、このライブラリ２４の製品／システム記述の情報を用いて遅延量を計算する遅延計算機２５と、この遅延計算機２５の計算結果に基づいて、初期／経年に作用するホットエレクトロンの影響場所の決定情報を格納するライブラリ２６と、このライブラリ２６の決定場所について、遅延ライブラリ２２，２３のホットキャリアに強いセル、高性能なセルの情報を用い、位相、周波数、信号経路、回路動作時間、電源、温度などの変更に対して信頼度と性能を最適化し、この最適化された情報を製品／システム記述の情報を格納したライブラリ２４に反映する設計変更部２７などが備えられ、設計の最適化を実行する際に、この製品全体シミュレーション部２０で全ての設計最適化が実行できるようになっている。
【００２８】
以上のように構成される設計システムは、たとえば図２に示すように、ＣＡＤやＤＡと呼ばれる計算機ソフトウェアなどを用いたエンジニアリングワークステーション３０上に構築され、詳細は図示しないが、システム全体の制御・処理を司る中央処理装置、制御・処理プログラムなどを記憶する主記憶装置などを内蔵した本体３１と、この本体３１と一体に形成されたディスプレイなどの表示装置３２と、キーボードやマウスなどの入力装置３３と、ＤＶＤ−ＲＯＭやＣＤ−ＲＯＭなどのコンピュータ読み取り可能な記憶媒体３４が着脱可能な補助記憶装置３５などから構成される。このＤＶＤ−ＲＯＭやＣＤ−ＲＯＭなどの記憶媒体３４には、前記ホットキャリア劣化計算のパラメータを持つ遅延ライブラリ２１，２２，２３のデータなどが保存され、このデータをエンジニアリングワークステーション３０上で読み出して半導体装置の設計に使用することができる。
【００２９】
次に、本実施の形態の作用について、
１．ホットキャリア劣化計算の遅延ライブラリへの導入、１−１．ホットキャリアによるデバイス劣化とその伝達遅延に及ぼす作用、１−２．セルライブラリによる論理製品設計、１−３．遅延ライブラリの創成、１−４．ホットキャリア劣化計算の付加的パラメータ、
２．論理製品設計の信頼度に関する最適化、２−１．信頼度係数ＲＦの定義、２−２．信頼度係数ＲＦのある一定マージン内への設定、２−３．信頼度係数ＲＦを変更するために変えるべき因子、２−４．設計の修正による入力信号立ち上がり時間ｔｒと出力信号立ち下がり時間ｔｆの変更とそれによる信頼度係数ＲＦの変更、
３．信頼度係数ＲＦの設定、３−１．セルの信頼度変更、３−２．設計の流れ、
４．ホットキャリア遅延ライブラリの追加、４−１．温度変動を加えた場合、４−２．電源変動を加えた場合、４−３．回路動作時間または劣化レベル変更の作用、
の各項目に分けて、以下において順に説明する。
【００３０】
１．ホットキャリア劣化計算の遅延ライブラリへの導入
１−１．ホットキャリアによるデバイス劣化とその伝達遅延に及ぼす作用
図３は、ホットキャリアによるデバイス劣化とその伝達遅延に及ぼす作用について、インバータを例とした場合に、このインバータにおける伝達遅延の時間依存性を説明するための図で、（ａ）はインバータを示す回路図、（ｂ）は入力電圧および出力電圧を示す信号波形図、（ｃ）は時間に対する劣化を示す特性図である。図３（ａ）のように、インバータは、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが電源電位と接地電位間に接続され、これらのＭＯＳＦＥＴの共通接続されたゲートに入力電圧Ｖｉｎが供給され、接続ノードから出力電圧Ｖｏｕｔが取り出される。図３（ｂ）のように、接地電位から電源電位へ立ち上がる入力電圧Ｖｉｎを供給した場合には、出力電圧Ｖｏｕｔは電源電位から接地電位へ立ち下がる波形となる。
【００３１】
このようなインバータにおいて、図３（ｃ）のようにドライバＮＭＯＳＦＥＴの劣化の減少は、伝達遅延ｔｐを動作時間に対して増大させる。従って、製品速度は低下する可能性がある。この伝達遅延の時間依存性Δｔｐ（経年により劣化したときの遅延量）／ｔｐ０（初期の劣化していない遅延量）は、下記の形の階乗法方程式として表わされる。すなわち、
劣化＝Δｔｐ／ｔｐ０＝Ａｃｔn                              式１
ここに、ｎは時間依存性の勾配で、回路構成とセルの受ける過渡的なバイアス電圧に依存し、Ａｃも回路構成とセルの受ける過渡的なバイアス電圧に依存する。
【００３２】
１−２．セルライブラリによる論理製品設計
図４および図５は、セルライブラリによる論理製品設計を説明するための図で、図４はインバータセルを示す説明図、図５は各種セルを結合して形成する一つのシステム／製品を示す説明図である。図４のインバータセルを例に示すように、一つの論理セルは、ある特定の構成の下に結合されるいくつかのトランジスタを用いてある基本機能を供給するものである。
【００３３】
さらに、図５のシステム／製品のように、一つのシステム／論理製品の設計は、各種のこれら論理セルを相互に結合することによって行う。論理製品は、数十万から数百万のセルを含むことがあり、そのためトランジスタの数として数千万個を数えることがある。従って、回路シミュレーションは実行不可能である。タイミングをチェックするためには、各セルの伝達遅延を遅延ライブラリに保存し、以降において検討するように、当該製品のクリティカルパスについて遅延を見つけ出す場合には、これらの値を加算する。
【００３４】
１−３．遅延ライブラリの創成
図６〜図１２は、遅延ライブラリの創成を説明するための図で、図６は遅延ライブラリ創成に際しての基本的な流れを示すフロー図、図７は遅延ライブラリに含まれる各種タイミングやその他の情報の定義を示す説明図、図８はデータを保存する表形式の遅延ライブラリを示す説明図、図９は標準遅延ファイルの創成を示す説明図、図１０は簡単なインバータセルの入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬに依存する出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬを示す説明図、図１１は入力信号転移時間ＴｉｎＴＲＡＮに対する出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬを示す特性図、図１２は出力付属容量ＣＬに対する出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬを示す特性図である。
【００３５】
図６のように、遅延ライブラリの創成に際し、第１段階では、回路シミュレーションを用いて、まず第１のセルに関し（Ｓ６０１）、様々な入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬを持つ場合について（Ｓ６０２）、出力信号立ち上がり転移時間ＴｏｕｔＲＩＳＥ、出力信号立ち下がり転移時間ＴｏｕｔＦＡＬＬ、出力信号立ち上がり時の伝達遅延ＴｐＲＩＳＥ、出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬを計算する（Ｓ６０３）。これらの値は図７に示すように定義される。これらの値を、図８に示すような表形式に保存する。この表そのものが遅延ライブラリ４１である。以上の処理を、次のセルに移動して繰り返し、全てのセルが処理された時点で終了となる（Ｓ６０４，６０５）。
【００３６】
図８のように、遅延ライブラリは、入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬを入力パラメータとし、出力信号立ち上がり転移時間ＴｏｕｔＲＩＳＥ、出力信号立ち下がり転移時間ＴｏｕｔＦＡＬＬ、出力信号立ち上がり時の伝達遅延ＴｐＲＩＳＥ、および出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬを出力パラメータとする。入力パラメータは、シミュレーションのために回路ネットリストの作成に用いる。出力パラメータは、回路シミュレーションによる計算値である。たとえば、様々なインバータセルのデータを保存した遅延ライブラリと同様に、ＡＮＤゲートセル、ＯＲゲートセルなどの他の多種多様な論理セルについても表形式で遅延ライブラリが創成される。
【００３７】
第２段階では、図８の合成遅延ライブラリが、図５の製品設計と結合される。製品中の各セルについて、その入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬを、相互接続および寄生要素（相互接続によるＣ、Ｒなど）を差し引いた後に求める。各セルについて、入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬの適当な値を、遅延ライブラリについて調べ、それに基づいて出力信号立ち上がり転移時間ＴｏｕｔＲＩＳＥ、および出力信号立ち下がり転移時間ＴｏｕｔＦＡＬＬと、出力信号立ち上がり時の伝達遅延ＴｐＲＩＳＥ、および出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬが内挿される。
【００３８】
次に、図９に示すように、様々なインバータセルや他の論理セルのデータを保存した遅延ライブラリ５１をもとに、全てのセルについての値を合わせて標準遅延ファイル５２とする。このようにして、クリティカルパスの遅延を単純な加算によって計算することが可能となる。すなわち、図９のように、入力と出力間に、入力からセル１、セル２、セル３、セル４およびセル６を経て出力に至る信号経路と、入力からセル１、セル２、セル５およびセル６を経て出力に至る信号経路がある製品において、この製品に用いられるセルの入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬから内挿してセルｎの伝達遅延Ｔｐｎを計算する。クリティカルパスの合計遅延は、各セルの計算遅延量の合計により求めることができる。よって、前記製品の標準遅延ファイル５２における遅延合計ＴＯＴは、ＴＯＴ＝ｍａｘ（Ｔｐ１＋Ｔｐ２＋Ｔｐ３＋Ｔｐ４＋Ｔｐ６，Ｔｐ１＋Ｔｐ２＋Ｔｐ５＋Ｔｐ６）となる。
【００３９】
図１０は、ある簡単なインバータセルの遅延ライブラリの内から若干のデータを示したものである。この表（以降も同様）では、ａ．ｂｃ×１０-de をａ．ｂｃＥ−ｄｅと記述し、１．００Ｅ−１０、２．５０Ｅ−１０、・・・、１．００Ｅ−０９の入力信号転移時間ＴｉｎＴＲＡＮ（ｓｅｃ）と、１．００Ｅ−１４、２．５０Ｅ−１４、・・・、１．００Ｅ−１３の出力付属容量ＣＬ（Ｆ）に対して、シミュレーションにより求めた０．５９０９９７、０．８０３５０９、・・・、５．０７７４３の伝達遅延ＴｐＦＡＬＬを示している。この表から同時に、図１１のように横軸に入力信号転移時間ＴｉｎＴＲＡＮ、縦軸に出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬをとり、出力付属容量ＣＬをプロットする。同時に、横軸に出力付属容量ＣＬ、縦軸に出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬをとり、入力信号転移時間ＴｉｎＴＲＡＮをプロットすることによって図１２を作成できる。
【００４０】
１−４．ホットキャリア劣化計算の付加的パラメータ
図１３〜図１６は、遅延ライブラリをホットキャリア劣化計算に適用する場合を説明するための図で、図１３はホットキャリア劣化パラメータを付加した表形式の遅延ライブラリを示す説明図、図１４は二つの異なるセルの入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬに関するパラメータＡｃとｎを示す説明図、図１５は出力付属容量ＣＬとパラメータＡｃに対する入力信号転移時間ＴｉｎＴＲＡＮを示す特性図、図１６は修正法を用いたホットキャリア劣化パラメータを付加した表形式の遅延ライブラリを示す説明図である。
【００４１】
ホットキャリア劣化計算のために、付加的なパラメータを遅延ライブラリに導入するために、前記図８のような標準的な遅延ライブラリフォーマットに対して、図１３に示すように、この表に二つの新たなパラメータ、前記式１のＡｃとｎを加える。従って、この付加的なパラメータを導入した遅延ライブラリは、入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬを入力パラメータとし、出力信号立ち上がり転移時間ＴｏｕｔＲＩＳＥ、出力信号立ち下がり転移時間ＴｏｕｔＦＡＬＬ、出力信号立ち上がり時の伝達遅延ＴｐＲＩＳＥ、および出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬに加えて、パラメータＡｃとｎを追加して出力パラメータとする。
【００４２】
図１４は、パラメータＡｃおよびｎの値の一例であり、これらの値をプロットしたものが図１５である。図１４では、二つの異なるセル１とセル２の入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬに関するパラメータＡｃとｎを示すダメージ表で、１．００Ｅ−１０、２．５０Ｅ−１０、・・・、１．００Ｅ−０９の入力信号転移時間ＴｉｎＴＲＡＮ（ｓｅｃ）と、１．００Ｅ−１４、２．５０Ｅ−１４、・・・、１．００Ｅ−１３の出力付属容量ＣＬ（Ｆ）に対して、シミュレーションにより求めたセル１の２．３３７１Ｅ−０２、２．４６０６Ｅ−０２、・・・、４．０９７５Ｅ−０２や、セル２の５．４５３３Ｅ−０２、５．７４１３Ｅ−０２、・・・、９．５６０８Ｅ−０２のパラメータＡｃと、０．４のパラメータｎを表に示している。図１５は、横軸に出力付属容量ＣＬ、縦軸にパラメータＡｃをとり、入力信号転移時間ＴｉｎＴＲＡＮをプロットすることによって作成できる。
【００４３】
さらに、これに対する一つの変形例が考えられる。標準遅延ライブラリに基づく計算は、数百万個のセルに関わることがあり得るので、前記式１を用いて劣化を計算することは、階乗法関数であるために実行不可能なほど時間がかかる。一つの修正法としては、前記式１の対数形を用いることで、そのようにすれば遅延計算はただ加算と乗算だけを含むことになる。
【００４４】
まず、式２は、当該セルの全劣化を計算するために信号頻度を考慮に入れた場合の前記式１の変形を示す。すなわち、デューティＤｔ、周波数ｆを考慮すると、
劣化＝Ｄ＝Ａｃ×（Ｄｔ×ｆ／ｆ０×ｔ）n
＝Ｂｃ（Ｄｔ×ｆ×ｔ）n          式２
但し、Ｂｃ＝Ａｃ／ｆ０n 、ｆ０＝Ａｃとｎを抽出したときの周波数、である。
【００４５】
式２の両辺の対数を取ると、式３が得られ、
ｌｏｇ（Ｄ）＝ｌｏｇ（Ｂｃ）＋ｎｌｏｇ（Ｄｔｆｔ）          式３
または、
ｌｏｇ（Ｄ）＝β＋ｎｌｏｇ（Ｄｔｆｔ）                      式４
または、
ＬｏｇＤ＝ｌｏｇ（Ｄ）
＝β＋ｎＬｏｇＦ＋ｎＬｏｇｔ＋ｎＬｏｇＤｔ      式５
ＬｏｇＤｔ＝ｌｏｇ（Ｄｔ）
ここに、ＬｏｇＦ＝ｌｏｇ（ｆ）、Ｌｏｇｔ＝ｌｏｇ（ｔ）である。ＬｏｇＦとＬｏｇｔは、対数表を見ることによって計算が可能である。次に式５を用いて、ただ加算と乗算のみを行ってＬｏｇＤを計算する。Ｌｏｇ（Ｄ）は、再び簡単のために対数表を用いて、Ｄに再転換することが可能である。
【００４６】
図１６は、この場合の遅延ライブラリフォーマットを示す。図１６のように、式４のｆとｔで特定される、任意の回路動作時間と頻度について、前記図１３の遅延ライブラリの出力信号立ち上がり時の伝達遅延ＴｐＲＩＳＥ、出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬ、出力信号立ち上がり転移時間ＴｏｕｔＲＩＳＥ、出力信号立ち下がり転移時間ＴｏｕｔＦＡＬＬの計算を用いたのと同じ考え方を使って、パラメータＡｃの代わりにβを出力パラメータとするこの修正表を用いて、各セルのホットキャリア劣化を内挿することが可能である。
【００４７】
２．論理製品設計の信頼度に関する最適化
論理製品設計の信頼度に関する最適化においては、信頼度とチップ設計の間のバランスをどのようにして最適化するかが重要となる。
【００４８】
２−１．信頼度係数ＲＦの定義
信頼度係数ＲＦを定義すると、このＲＦと呼ばれる量は、セルがどれぐらい劣化したか、またセルが製品の出力性能にどれぐらい悪影響を及ぼすか、を表わす尺度である。ＲＦは、下記の式６の表現から計算される。
【００４９】
ＲＦ＝１／（感度×劣化）                                    式６
この場合、劣化は、前記図３に示したように、スピード劣化Δｔｐ／ｔｐ０である。感度とは、セル性能の変化を、その特定のセルの性能変化による製品性能の変化で割って得た商である。たとえば、
感度＝（クリティカルパスのΔｔｐ／ｔｐ０）
／（セルのΔｔｐ／ｔｐ０）          式７
上記から分かるように、信頼度係数ＲＦは、セルレベルでの実際の劣化ばかりでなく、最終的決定要因である、劣化が製品に及ぼす実際作用をも考慮する。
【００５０】
２−２．信頼度係数ＲＦのある一定マージン内への設定
図１７および図１８は、信頼度係数ＲＦをある一定のマージン内に設定する場合を説明するための図で、図１７は製品における各種セルの信頼度係数ＲＦを示す説明図、図１８は全てのセルの信頼度係数ＲＦをマージン内に収める場合を示す説明図である。
【００５１】
この信頼度係数ＲＦを考慮し、本発明では、各セルにおけるＲＦを（設計によって）、最大信頼度ＲＦｕｐ、最小信頼度ＲＦｍｉｎと呼ぶある特定のマージン内に収まるように設定する。このことは、ＲＦｍｉｎの信頼度要求を満たさないセルのＲＦを増大すること（これは信頼度を増すために再設計を必要とする）だけでなく、ＲＦ＞ＲＦｕｐの場合、十分以上の信頼度を持つセルに対する信頼度要求を減少させることをも意味する。信頼度要求の減少は、そのセルの別の機能面が向上するように再設計することによって実行される。本発明における主要効果は、チップサイズを小さくすることである。
【００５２】
図１７のように、ある製品における各種セルの信頼度係数ＲＦについては、一般に、ＲＦ値にはバラツキがあり、最小信頼度ＲＦｍｉｎを下回るものもあれば、最大信頼度ＲＦｕｐを上回るものもある。従って、本発明における新規着想は、ＲＦｍｉｎよりも低い値を持つセルのＲＦを増やし、ＲＦｕｐよりも大きい値を持つセルのＲＦを減らし、そのようにすることによって、図１８に示すように、それらが全てＲＦｕｐとＲＦｍｉｎマージンの間に収まるようにすることができる。
【００５３】
なお、このような考え方は、たとえば本発明者が以前に提案した特開平８−２６３５４０号公報の技術において為されたものと近似するが、この技術においては信頼度係数ＲＦはトランジスタレベルのデバイスのものを表わし、必要なＲＦを確定するための全体最終性能係数は回路シミュレーションによって得ていたため、本発明とは異なる技術といえる。
【００５４】
２−３．信頼度係数ＲＦを変更するために変えるべき因子
図１９および図２０は、信頼度係数ＲＦを変更するために変えるべき因子を説明するための図で、図１９は入力信号立ち上がり時間ｔｒに対して劣化Ｄをマージン内に収める場合を示す説明図、図２０は出力信号立ち下がり時間ｔｆに対して劣化Ｄをマージン内に収める場合を示す説明図である。
【００５５】
信頼性係数ＲＦを変更するために変えるべき因子を考えた場合に、感度が決まっているものとすると、セル劣化を変更する、延いてはＲＦを変更するために調節すべき二つの主要因子として、入力信号の立ち上がり時間と、出力信号の立ち下がり時間とがある。図１９および図２０は、この入力信号立ち上がり時間ｔｒ、および出力信号立ち下がり時間ｔｆの、セル劣化Ｄに及ぼす作用を示す。
【００５６】
まず、図１９のように、入力信号の立ち上がり時間ｔｒを増すことは、劣化Ｄを増大させることになる。これは、ＣＭＯＳインバータが一般的な構成要素となるセルで当てはまる。その理由は、インバータの入力電圧波形と、出力電圧波形の信号重複量が増加し、それが次にＮＭＯＳＦＥＴトランジスタの劣化する時間を延長するためである。
【００５７】
図１９において、もしもセルの入力信号立ち上がり時間ｔｒがｔｒｏｌｄ１のように長すぎると、劣化Ｄは最大劣化Ｄｍｉｎ（最小信頼度ＲＦｍｉｎから求められる）よりも大きくなる。もしも、入力信号立ち上がり時間ｔｒがｔｒｏｌｄ２のように短すぎると、劣化Ｄはマージンとして要求される最小劣化Ｄｕｐ（最大信頼度ＲＦｕｐから求められる）よりも小さくなる。いずれの場合も、ｔｒを変えて、劣化を減少（１９０３→１９０２：１９０４）／増大（１９００→１９０２：１９０１）させ、それによって劣化Ｄが特定マージン（Ｄｕｐ＞Ｄ＞Ｄｍｉｎ：１９０５）の中に収まるようにすることが可能である。
【００５８】
次に、図２０のように、セル劣化Ｄが、出力信号立ち下がり時間ｔｆに依存する。ここでも、劣化Ｄは、入力信号立ち上がり時間ｔｒの場合と同様の理由によって、ｔｆの増大と共に増加する。この場合も、セル劣化Ｄが長すぎるならば（たとえばｔｆｏｌｄ１において）、ｔｆを減少させて（２００３→２００２：２００４）、劣化Ｄをマージン内（Ｄｕｐ＞Ｄ＞Ｄｍｉｎ：１８０５）に収める。もしも、劣化Ｄが、ｔｆｏｌｄ２において最小マージンＤｕｐよりも低いのであれば、ｔｆを増大させて（２０００→２００２：２００１）、マージン内に収めることが可能である。
【００５９】
２−４．設計の修正による入力信号立ち上がり時間ｔｒと出力信号立ち下がり時間ｔｆの変更とそれによる信頼度係数ＲＦの変更
図２１〜図２７は、設計を修正して入力信号立ち上がり時間ｔｒと出力信号立ち下がり時間ｔｆを変え、それによって信頼度係数ＲＦを変更する場合を説明するための図で、図２１はセル間に挿入される容量負荷ＣＬおよび抵抗負荷ＲＬとの相互接続を示す構成図、図２２は多数のセルを接続したファンイン／ファンアウトの構成を示す構成図、図２３は抵抗負荷ＲＬと容量負荷ＣＬの簡略表記法を示す説明図、図２４は電流駆動性ＩＤＲＩＶＥに対する入力信号立ち上がり時間ｔｒの作用を示す説明図、図２５は電流駆動性ＩＤＲＩＶＥに対する劣化Ｄを示す説明図、図２６は電流駆動性ＩＤＲＩＶＥに対する出力信号立ち下がり時間ｔｆの作用を示す説明図、図２７は電流駆動性ＩＤＲＩＶＥに対する劣化Ｄを示す説明図である。
【００６０】
ここでは、特定のセルの信頼度係数ＲＦの値を変えるために実行可能な設計変更の各種のやり方を説明する。主な強調点は、十分な大きさの信頼度マージンのある設計（ＲＦ＞ＲＦｕｐの場合）を、全ての信頼度係数ＲＦを特定のマージン内に収めるように修正し、それによって信頼度を確保しながら、同時にチップサイズの縮小を可能にすることである。
【００６１】
まず、図２１のように、一連のブロックは三つのセルＣ１〜Ｃ３からなり、信号がセルＣ１の方向からセルＣ３の方向へ流れ、接続されるセル間に挿入される介在物の容量負荷ＣＬと抵抗負荷ＲＬによって相互接続される。さらに、図２２は、セルＣ２に対して、入力側に多数のセルＣ１１〜Ｃ１ｉを接続するファンインと、出力側に多数のセルＣ３１〜Ｃ３ｉを接続するファンアウトが見られる一般的な構成の場合である。いずれの場合も、注目のセル（ＲＦを調節するセル）をＣ２とし、この注目セルＣ２の入力側に抵抗負荷ＲＬｉｎと容量負荷ＣＬｉｎ、出力側に抵抗負荷ＲＬｏｕｔと容量負荷ＣＬｏｕｔがそれぞれ接続される。
【００６２】
たとえば、図２３のように、前記図２１および図２２の介在された抵抗負荷ＲＬと容量負荷ＣＬを簡略表記法で表わすことができる。Ｃｃｅｌｌｐｒｅは注目セルに対して前に接続された先行セルの出力側容量負荷であり、Ｃｅｌｌｎｅｘｔは注目セルに対して後に接続された後続セルの入力側容量負荷である。
【００６３】
図２４のように、注目セルに先行する先行セルの電流駆動を変化させた場合（たとえば図２１のセルＣ１の駆動性を変化させた場合）の作用において、電流駆動性ＩＤＲＩＶＥの減少は入力信号立ち上がり時間ｔｒを増大させること、また電流駆動性ＩＤＲＩＶＥの増加は入力信号立ち上がり時間ｔｒを減少させることに注意が必要である。すなわち、もしも先行セルの電流駆動性ＩＤＲＩＶＥが低ければ（ＩＤＲＩＶＥｏｌｄ２）、注目セルの入力信号立ち上がり時間ｔｒをｔｒｏｌｄ１から減少させ（２４０３→２４０２：２４０４）、高ければ（ＩＤＲＩＶＥｏｌｄ１）、ｔｒｏｌｄ２から増大させ（２４００→２４０２：２４０１）、それによって入力信号立ち上がり時間ｔｒが範囲内（ｔｒｕｐ＞ｔｒ＞ｔｒｍｉｎ：２４０５）に収まるようになる。
【００６４】
この図２４を、前記図１９と併せて用いることによって、劣化Ｄの対電流駆動性ＩＤＲＩＶＥ依存性を求めることが可能である。この図２４と図１９の関係をプロットすると図２５が得られ、電流駆動性ＩＤＲＩＶＥの減少は劣化を増大させることに注意が必要である。本発明におけるチップ面積を下げるという技術は、この性質に依拠する。すなわち、先行セルの電流駆動性ＩＤＲＩＶＥを変えて、注目セルの劣化Ｄを減少（２５０３→２５０２：２５０４）／増大（２５００→２５０２：２５０１）させ、それによって劣化Ｄがマージン内（Ｄｕｐ＞Ｄ＞Ｄｍｉｎ：２５０５）に収まるようにすることが可能である。
【００６５】
また、信頼度係数ＲＦを調節するために、出力信号の立ち下がり時間ｔｆを調節する場合にも同様の方法を展開することが可能である。図２６のように、入力信号立ち上がり時間ｔｒの場合と同様、注目セルの電流駆動性ＩＤＲＩＶＥの減少は、出力信号立ち下がり時間ｔｆを増加させる。すなわち、もしも注目セルの電流駆動性ＩＤＲＩＶＥが低ければ（ＩＤＲＩＶＥｏｌｄ２）、出力信号立ち下がり時間ｔｆをｔｆｏｌｄ１から減少させ（２６０３→２６０２：２６０４）、高ければ（ＩＤＲＩＶＥｏｌｄ１）、ｔｆｏｌｄ２から増大させ（２６００→２６０２：２６０１）、それによってｔｆが範囲内（ｔｆｕｐ＞ｔｆ＞ｔｆｍｉｎ：２６０５）に収まるようになる。
【００６６】
この図２６を、前記図２０と併せて用いることによって、劣化Ｄの対電流駆動性ＩＤＲＩＶＥ依存性を求めることが可能である。この図２６と図２０の関係をプロットすると図２７が得られ、注目セルの電流駆動性ＩＤＲＩＶＥの減少につれて劣化は増大する。すなわち、注目セルの電流駆動性ＩＤＲＩＶＥを変えて、劣化Ｄを減少（２７０３→２７０２：２７０４）／増大（２７００→２７０２：２７０１）させ、それによって劣化Ｄがマージン内（Ｄｕｐ＞Ｄ＞Ｄｍｉｎ：２７０５）に収まるようにすることが可能である。
【００６７】
なお、このような考え方は、たとえば本発明者が以前に提案した特開平８−２６３５４０号公報の技術において為されたものと近似するが、この技術はトランジスタレベルのデバイスに着目したのに対して、本発明の着想は劣化Ｄがセルレベルで測定されること、調節が入力信号立ち上がり時間ｔｒと出力信号立ち下がり時間ｔｆで為されるために異なる技術といえる。
【００６８】
３．信頼度係数ＲＦの設定
全てのセルの信頼度係数ＲＦをあるレベル内に収めることによって製品設計を最適化する工程をさらに詳細に説明する。
【００６９】
３−１．セルの信頼度変更
図２８は、セルの信頼度を変える場合を説明するための図で、先行セルと現在セル間、現在セルと後続セル間へのバッファの付加／挿入、または除去の実行を示す説明図である。
【００７０】
セルの信頼度を変える場合は、前述したように、信頼度マージンを狭めることによってセル設計を最適化するというこの方法は、明らかに大きな信頼度マージンを持つセルがいくらかでもあるならば、それらを修正して信頼度をあらかじめ定められたマージンに下げるという犠牲を侵しながらも、その一方では他の性能因子を向上させることが可能であるという事実に基づくものである。これを、最小信頼度要件を満たしていないセルの信頼度を増すための方法と併用する。この方法を明らかにするには、三つの項目を確定しなければならない。
【００７１】
その三つの項目とは、
（１）信頼度を判定する量、
（２）（１）の信頼度量をあらかじめ設定したマージン内に収めるという犠牲を払いながら、一方、製品設計を最適化するにはどのセル性能因子を修正すべきか、および、
（３）（１）の定義によって定められる最小信頼度要求を下回るセルの信頼度を増すにはどのセル性能因子を修正すべきか、である。
【００７２】
まず、信頼度（１）を判定するための量は、前述の式６において、信頼度係数ＲＦとして定義される。これは、セルの実際の性能劣化ばかりでなく、それが製品の全体性能、または製品の一部（たとえばクリティカルパス）に及ぼす影響をも考慮する。この感度とも呼ばれる作用は、前述した式７に定義される。
【００７３】
次に、各セルについて信頼度係数ＲＦのレベルを変えるために、変更すべきセル設計を定める。セルレベルから、セルの信頼度を変えるのに基本的に二つの事象がある。それは、セルの入力信号転移時間と、セルの出力信号立ち下がり時間であって、その作用を前記図１９と図２０に示した。前述において、この信号を入力信号立ち上がり時間と出力信号立ち下がり時間として記載したが、ここではこれらの信号を入力信号転移時間と出力信号転移時間に一般化して説明する。なぜなら、セルによっては、入力信号立ち下がり時間や出力信号立ち上がり時間も作用を持つことがあり得るし、また必ずしも全てのセルが入力から出力に移る際に符号を逆転させるわけではないからである。
【００７４】
次に、セルの入力信号転移時間と、出力信号転移時間を変えるためにどのような設計変更が実行可能かを述べる。これらの変更の内のいくつかは前記図２４〜図２７に記載されているが、下記のように列挙することができる。
【００７５】
入力信号転移時間を変える場合は、
（１）先行セル（注目する現在セルの前のセル）の電流駆動を変える、
（２）先行セルと現在セル間の介在部の容量性負荷を下記によって変える、
（ａ）介在部の経路変更によって、前記図２１のＲＬｉｎとＣＬｉｎとを変える、または、
（ｂ）先行セルと現在セル間のバッファ（Ｂｕｆ  ｉｎ，Ｂｕｆ  ｏｕｔ）の付加／挿入、または除去を実行する（図２８）。
【００７６】
出力信号転移時間を変える場合は、
（１）注目の現在セルの電流駆動を変えて、出力転移時間を変える、
（２）現在セルと後続セル（現在セルの後のセル）間の介在部の容量性負荷を下記によって変える、
（ａ）介在部の経路変更によって、前記図２１のＲＬｏｕｔとＣＬｏｕｔとを変える、または、
（ｂ）現在セルと後続セル間のバッファ（Ｂｕｆ  ｉｎ，Ｂｕｆ  ｏｕｔ）の付加／挿入、または除去を実行する（図２８）。
【００７７】
３−２．設計の流れ
図２９〜図３３は、製品設計を最適化する工程を説明するための図で、図２９は製品設計の最適化工程に用いられる記号を示す説明図、図３０は全てのセルの信頼度係数ＲＦをレベル内に収めるようにセルライブラリを最適化する工程を示すフロー図、図３１は必要以上に高い信頼度の場合におけるバッファ修正工程を示すフロー図、図３２および図３３はセル面積の増加を極小に保ちながら信頼度を増加させる最適化工程を示すフロー図である。
【００７８】
前述のような着想において、全てのセルの信頼度係数ＲＦを変更して、前記図１７と図１８に示したあるマージン内に収める目的に向けた設計の流れを詳細に説明する。前記図１７と図１８に示したように、全体着想は、あらかじめ定めた信頼度ＲＦの最小信頼度ＲＦｍｉｎ未満の全てのセルのＲＦを増加させて、最小信頼度ＲＦｍｉｎと最大信頼度ＲＦｕｐの両限界を含むその間の領域に収め、かつあらかじめ定めた最大信頼度ＲＦｕｐを上回る全てのセルのＲＦを減少させ、ＲＦｍｉｎとＲＦｕｐの両限界を含むその間の領域に収めることである。本発明においては、最小信頼度ＲＦｍｉｎ要求を満たすようにＲＦを増加させる技術に加え、ＲＦをＲＦｕｐ−ＲＦｍｉｎ範囲内に収まるように減少させることで、遅延ライブラリレベルに関しては新規な技術であるといえる。
【００７９】
図３０と図３１においては、前述のｔｒ（入力信号立ち上がり時間）とｔｆ（出力信号立ち下がり時間）に対する参照は全て、より一般的な用語ＴｉｎＴＲＡＮとＴｏｕｔに変更している。さらに、Ｔｏｕｔを変える方法の一つとして、介在部容量を変えること、または以前挿入したバッファの内のいずれかを除去することを加えている。
【００８０】
まず、図３０を参照すると、セルライブラリの最適化方法のスタート後に、第１セルが選択され（Ｓ３００１）、かつその信頼度係数ＲＦが計算される（Ｓ３００２）。もしも、このＲＦ値が最小信頼度ＲＦｍｉｎと最大信頼度ＲＦｍａｘの間にあるならば（Ｓ３００３）、アルゴリスムは次のセルに移る。一方、もしも、ＲＦがこの範囲の中にない場合には、ＲＦがこの範囲の下にあるのか、上にあるのかが決められる（Ｓ３００４）。もしも、ＲＦがこの範囲を上回るのであれば、そのセルは必要以上に高い信頼度を持っているので、設計の他の領域で利点を増すような工程の実行が可能となる。
【００８１】
最初に、バッファ修正を実行する（Ｓ３００５）。方法の詳細は、後に図３１において説明する。ここでは、いずれかのバッファを除去することによって、ＲＦｍｉｎ＜＝ＲＦ＜＝ＲＦｍａｘとなったならば、アルゴリスムは次のセルに移動する。
【００８２】
もしも、ＲＦ＞ＲＦｕｐならばＳ３００６に進む。ここでは、問題のセルのクリティカルパスの合計遅延ｔｄに対する作用が、先行セルのそれよりも少ないかどうかが決められる。もしそうなら、現在セルのＴｏｕｔを増加させることによって現在セルのＲＦを減少させることが、合計遅延ｔｄに対する影響を極小に維持しながら、信頼度マージンを下げるのに最も有利となる。現在セルのＴｏｕｔを減少させるのは、そのセルの中のいくつかのトランジスタのゲート幅Ｗｇを狭くし、それによってセル面積を小さくすることによって実行可能である（Ｓ３００７）。ＲＦの減少およびＴｏｕｔの増加は、ＲＦがＲＦｍａｘに等しくなるか、または臨界遅延ｔｄ＝最大許容遅延ｔｄｍａｘとなる点に至るか、そのいずれかに達するまで実行可能である。
【００８３】
もしも、先行セルの駆動を減少させる方が、合計臨界遅延ｔｄに対する作用がより少ないのならば、先行セルに対して行うということを除き同様のことが実行可能である（Ｓ３００８）。
【００８４】
最後に、最終段階で、ＲＦ＝ＲＦｍａｘであれば（Ｓ３００９）、アルゴリスムは次のセルに移動する。一方、もしも遅延限界に達したためにＲＦ＞ＲＦｍｉｎであるならば、いくつかのトランジスタのゲート幅Ｗｇとゲート長Ｌｇ（Ｌｇを小さくすることはデバイスの劣化を増し、従ってＲＦを低下させる）の両方を、電流駆動を維持しながら（従ってｔｄを一定に保ちながら）減少させ、ＲＦを低下させることが可能になる（Ｓ３０１０）。
【００８５】
Ｓ３００４に戻って、もしもＲＦ＜ＲＦｍｉｎであれば、その場合は、セルは十分な信頼度を持たないのであるから、後述する図３２および図３３に関連して修正を実行する（Ｓ３０１１）。最後に、全てのセルを処理したかどうかをチェックする（Ｓ３０１２）。もし、まだならば分析操作は次のセルに移動する（Ｓ３０１３）。もしも、全てのセルを処理し終わったならば、セルライブラリの最適化工程は終了する。
【００８６】
次に、前記図３０のＳ３００５のバッファ修正を実行するのに用いられるアルゴリスムを、図３１を用いて説明する。図３１を参照すると、まず入力または出力における余分なバッファは全て除去する（Ｓ３１０１）。余分なバッファとは、それを除去しても先行または後続セルのＲＦ値をＲＦｍｉｎ未満に低下させることのないバッファを意味する。もしも、ＲＦｍｉｎ＜＝ＲＦ＜＝ＲＦｕｐであるならば（Ｓ３１０２）、アルゴリスムは次のセルに移動する（Ｓ３１０３）。このバッファの除去によってチップ面積は減少する。もしも、ＲＦがあらかじめ定めたマージン内にはなく、ＲＦはＲＦｕｐよりも大であるならば（Ｓ３１０４）、アルゴリスムはセル修正段階に移動する。一方、もしもＲＦが依然としてＲＦｕｐよりも大であるならば、アルゴリスムはセルの修正に進む。一方、もしもＲＦがＲＦｍｉｎ未満となったのであれば、バッファの内の一つを再び挿入する。
【００８７】
仮に、（Ａ）において、ただ一つのバッファが除去されたとすると（Ｓ３１０５）、バッファ除去はＲＦｍｉｎ＜＝ＲＦ＜＝ＲＦｕｐを実現しないことを意味するから、従ってバッファを再挿入した後（Ｓ３１０６）、直ちにセル修正段階に進む。（Ａ）において２個のバッファが除去されたのであれば、ｔｄにおけるスピード犠牲の小さい方のバッファを挿入する（Ｓ３１０７）。
【００８８】
次に、この単一バッファの付加がＲＦｍｉｎ＜＝ＲＦ＜＝ＲＦｕｐをもたらすかどうかを求める（Ｓ３１０８）。もし、もたらすならば、次のセルに向かう（Ｓ３１０３）。もしも、そうでないなら、再びＲＦ＜ＲＦｍｉｎかどうかをチェックする（Ｓ３１０９）。もし、そうでないなら、セル修正段階に進む。
【００８９】
もしも、ＲＦ＜ＲＦｍｉｎなら、このバッファを除き、（Ａ）において最初除去したもう一方のバッファを加えて見る（Ｓ３１１０）。再び、ＲＦｍｉｎ＜＝ＲＦ＜＝ＲＦｕｐとなっているかどうかをチェックし（Ｓ３１１１）、もしなっているなら、次のセルに向かう（Ｓ３１０３）。もしそうでないなら、再びＲＦ＜ＲＦｍｉｎかどうかをチェックする（Ｓ３１１２）。もしそうでないなら、セル修正段階に向かう（Ｓ３１１４）。
【００９０】
もしも、ＲＦ＜ＲＦｍｉｎであるならば、バッファの内のいずれを除去しても、現在セルの信頼度を最小信頼度ＲＦｍｉｎ未満に低下させることを意味する。従って、Ｓ３１１３において両方のドライバを再付加し、セル修正段階に進む（Ｓ３１１４）。
【００９１】
次に、前記図３０のＳ３０１１の元のセルのＲＦ＜ＲＦｍｉｎである場合の取り扱い方法のアルゴリズムを、図３２および図３３を用いて説明する。この修正の主要目的は、セル面積の増加を極小に保ちながら信頼度を増加させることにある。まず、先行セルの電流駆動を増して、先行セルの関係トランジスタのＬｇを減少させることによってＴｉｎＴＲＡＮを低下させるのであるが、これを先行セルのＲＦｐｒｅがＲＦｍｉｎとなり、ＬｇｐｒｅがＬｇｍｉｎとなるまで、または現在セルのＲＦがＲＦｍｉｎとなるまで、どちらか先に起こる方に基づいて実行する（Ｓ３２０１）。この工程は少なくともセルの大きさを定常に保つ。
【００９２】
もしも、現在セルのＲＦ＝ＲＦｍｉｎとなれば（Ｓ３２０２）、アルゴリスムは次のセルに移動する。もしも、ＲＦ＜ＲＦｍｉｎであるならば、現在セルの関係トランジスタのＬｇをＲＦ＝ＲＦｍｉｎとなるまで、またはｔｄ＝ｔｄｍａｘとなるまで、そのどちらかの限界に最初に達するまで増加させる（Ｓ３２０３）。
【００９３】
もしも、ＲＦ＝ＲＦｍｉｎとなれば（Ｓ３２０４）、アルゴリスムは次のセルに移動する。もしも、ＲＦ＜ＲＦｍｉｎであるならば、セルサイズの増加か、またはバッファの挿入が必要となる。ここで、既存のセルを修正するか（Ｓ３２０５）、またはＳ３２１６のバッファの挿入かに分岐する。最初に、既存のセルの修正から説明する。
【００９４】
Ｓ３２０５において、分析操作を実行するが、その際、現在セルか、または先行セルのいずれかのセルサイズの増大（Ｗｇを増加させるために）が、不均一なセル高さのせいで無駄な空間を生ずることになるならば、先行セルと現在セル両方のＷｇを、ＴｉｎＴＲＡＮと、場合によってはＴｏｕｔを減少させ、それによってＲＦを低下させながらセル高さを一定にするように調整する（Ｓ３２０６）。
【００９５】
もしも、Ｓ３２０５において、先行セル、または現在セルのいずれのセル高さを増しても、無駄な空間が生じないのであれば、分析操作を実行して、先行セルのセル高さの増加の方が現在セルの場合よりも面積に対して大きな影響を持つかどうかを見る（Ｓ３２０７）。もしも、現在セルのセル高さを増すことによる面積損失の方がより少ないのであれば、二つの経路Ｓ３２０８とＳ３２０９に分岐することが可能である（面積損失は、信頼度を僅かなセル高さ増加によって大きく増加し得るという事実からも、またセル高さの増加は、以前に浪費されていた空間を利用することとなるから、その結果差し引きの面積増加は無くなるいう事実からも確定される）。
【００９６】
ケース１（Ｓ３２０８）では、関係トランジスタのＷｇを増すことによって現在セルの駆動をＲＦ＝ＲＦｍｉｎとなるまで増加させる。ケース２（Ｓ３２０９）も信頼度を増加させるのであるが、ただしＷｇとＬｇの両方を増加させることによって電流駆動を定常に保ったまま行う。Ｗｇは、Ｗｇ／Ｌｇ比を定常に保つように、Ｌｇと同率で増加させてもよいし、またはやや低い割合で増加させてもよい。後の場合、電流駆動は下がるが、信頼度はＬｇの増加のため依然として増大が可能である。
【００９７】
一旦、これら二つのケースについて分析を終えたならば、Ｓ３２１１において、どちらが最小量の面積損失を与えるかを決める。Ｓ３２１２かＳ３２１３のいずれかが選択される。
【００９８】
この時点で、先行セルが、信頼度制限を満たしているかどうかがチェックされる（Ｓ３２１４）。このチェックを導入するのは、現在セルのＷｇを増すことは入力における容量性負荷の増大を招き、さらにはＴｉｎＴＲＡＮを増し、これは先行セルのＴｏｕｔの増加が生じていることを意味するからである。もしも、先行セルが信頼度制限を満たしているのであれば、Ｓ３２２２に進む。もしも、ＲＦｐｒｅ＜ＲＦｍｉｎであるならば、反転して、この方法を用いて前記図３０からスタートして先行セルを最適化する（Ｓ３２１５）。
【００９９】
Ｓ３２０７において、もしも先行セルの修正の方が招く面積損失が少ないのであれば、Ｓ３２１０に進む。ここで、先行セルの関係トランジスタのＷｇｐｒｅを増し、ＲＦ＝ＲＦｍｉｎとなるまでＴｉｎＴＲＡＮを減少させる。この時点で、状況に応じて、設計修正候補を、修正案１、修正案２、修正案３、および修正案４と表示する。
【０１００】
次に、バッファ挿入法について述べる。まず、現在セルの入力と出力において、どちらかスピード損失の小さい方にバッファを挿入する（Ｓ３２１６）。この場合、スピード損失とは、クリティカルパスのｔｄの最小増加、またはある場合においては、より速い信号転送時間による遅延の最大低下を意味する。この時点で、もしもＲＦ＞＝ＲＦｍｉｎであるならば（Ｓ３２１７）、修正案５としてＳ３２２２に進む。もしも、ＲＦが依然としてＲＦｍｉｎ未満であるならば、Ｓ３２１６で加えられなかった側にさらにもう一つバッファを加える（Ｓ３２１８）。この時点で、ＲＦ＞＝ＲＦｍｉｎであるならば（Ｓ３２１９）、Ｓ３２２２に進む。
【０１０１】
一方、もしもＲＦ＜ＲＦｍｉｎであるなら、バッファの駆動の増大か、またはバッファ挿入と現在セルの修正の混用か、そのいずれかが必要となる。従って、この場合は、バッファのＷｇの増加、それによる電流駆動の増加、それによるＴｉｎＴＲＡＮおよび／またはＴｏｕｔの減少をＲＦ＝ＲＦｍｉｎになるまで実行する（Ｓ３２２０）。次に、Ｓ３２２２に進む。バッファ挿入と現在セル修正を併用するには、バッファを挿入した状態でＳ３２０８とＳ３２０９に戻る（Ｓ３２２１）。この場合、Ｓ３２１５は必要ないことに注意が必要である。なぜなら、現在セルの修正は、バッファによって先行セルから分離されるからである。従って、この第２ループにおいては、修正案２のみがその後の検討の対象になる。
【０１０２】
最後に、Ｓ３２２２において、下記を実行する。分析の第１ループにおいて、これはＳ３２２１を実行したケースには適用されないが、修正案５と修正案１、修正案２、修正案３、または修正案４のセル修正ケース間を比較して、面積損失最小の方法を選ぶ。もしも、Ｓ３２２１を実行しなければならないのであれば、この第２ループはバッファ挿入による修正案２の修正に至る。最後に、Ｓ３２２３において、第１ループの結果と、第２ループのバッファ挿入した修正案２の結果とを比較して、面積損失最小のものを選ぶ。その後、終了となり、ここで図３０のＳ３０１２に戻る。
【０１０３】
４．ホットキャリア遅延ライブラリの追加
ホットキャリア遅延ライブラリへの追加パラメータとして、温度変動、および電源電圧変動を加えた拡張ケースを説明すると同時に、前述した回路動作時間やホットキャリア遅延ライブラリの劣化レベル基準の変更を取り入れた場合の拡張ケースについて説明する。
【０１０４】
４−１．温度変動を加えた場合
温度変動を加えた場合、この温度変動は、前述した式１と図８のパラメータＡｃの中に、または式５と図１６のパラメータβの中に取り込むことが可能である。温度依存性を記述する基本方程式は、以下のように表すことができる。すなわち、
Ａｃ＝｛Ａｃ０×ｅｘｐ（−Ｅａ／ｋＴ）｝-n                   式８
従って、βは、
β＝−ｎ×｛β０−（Ｅａ／ｋＴ）×ｌｏｇ（ｅ）｝             式９
のように表すことができる。
【０１０５】
ここに、ｋはボルツマン定数であり、Ｅａは活性化エネルギーである。従って、さらにもう一つのパラメータ、すなわち活性化エネルギーＥａが加わる。しかしながら、このパラメータは異なる工法（工程）においてのみ変化するが、バイアス条件では変化しない。従って、このデータは、各セルや負荷条件毎に別々に抽出する必要のない全体定数として処理することが可能である。すなわち、前記図９に破線で示す段階で行われる。この場合も、これは前述した特開平１１−１３５３８８号、特開平１１−２１９３８０号公報の技術と対照的である。なぜなら、後者の場合、温度に依存した遅延ライブラリが再構成され、表の形で保存されるからである。
【０１０６】
４−２．電源変動を加えた場合
電源変動を加えた場合、この電源変動も、パラメータＡｃおよびβの中に含めることができる。基本的に、
Ａｃ＝｛Ａｃ０×ｅｘｐ（ＢＢ／Ｖｃｃ）｝-n                式１０
または、
β＝−ｎ×｛β０＋（ＢＢ／Ｖｄｓ）×ｌｏｇ（ｅ）｝        式１１
で表すことができる。
【０１０７】
ここに、β０＝ｌｏｇ（Ａｃ０）である。この場合も、パラメータＢＢは、工法（工程）によってのみ変化し、バイアスや信号／負荷条件では変わらない。従って、このパラメータは、温度の場合のＥａ同様、全てのセルに適用される一つの場所に保存することが可能である。この場合も、状況は、遅延ライブラリを再計算しなければならない前述した特開平１１−１３５３８８号、特開平１１−２１９３８０号公報の技術とは対照的である。
【０１０８】
４−３．回路動作時間または劣化レベル変更の作用
図３４は、回路動作時間または劣化レベル変更の作用を説明するための図で、有効期限の異なる製品Ａと製品Ｂの信頼度係数ＲＦの変更を示す説明図（これは前記図１７と類似の図）である。
【０１０９】
回路動作時間または劣化レベル変更の作用において、前述した図１７および図１８は、全てのセルの信頼度係数ＲＦが、ある範囲の最小信頼度ＲＦｍｉｎと最大信頼度ＲＦｕｐの間に収まるように調節する工程を示した。しかしながら、以下のようなことが起こるならば、ＲＦｍｉｎおよびＲＦｕｐの値は変更が可能である。
【０１１０】
もしも、製品の有効期限が、最初の推定値よりも短い、または長いとすると、これによってＲＦの限界（ＲＦｍｉｎとＲＦｕｐ）は、それぞれ大きく、または小さくなる。たとえば、製品Ａについて、性能劣化基準が１０％のスピード遅延であり、この製品の有効期限が１０年であり、かつこの製品のＲＦｍｉｎとＲＦｕｐを、図３４のようにＲＦｍｉｎＡとＲＦｕｐＡで表わすものと仮定する。一方、同じ工法において、３年の有効期限を持つ製品Ｂがあるものと仮定する。このことは、製品Ｂは、３年間で１０％の劣化を許容できることを意味し、これはさらにＲＦｍｉｎＢとＲＦｕｐＢは、ＲＦｍｉｎＡとＲＦｍｉｎＢよりも小さいことを意味する（ＲＦｍｉｎＢ＜ＲＦｍｉｎＡ、ＲＦｕｐＢ＜ＲＦｕｐＡ）。これは、製品Ａよりも製品Ｂの方が大きい劣化を許容できるからである。これは、図３４において、ＲＦｍｉｎとＲＦｕｐの線の下方変位で示される。
【０１１１】
同じことが劣化レベルについても言える。たとえば、製品Ａと製品Ｂは１０年の有効期限を持つが、製品Ｂが２０％のスピード劣化を許容できるとするならば、この場合も、ＲＦｍｉｎＢ＜ＲＦｍｉｎＡで、かつＲＦｕｐＢ＜ＲＦｕｐＡである。この場合も、製品Ｂにおいてより大きな劣化が許容可能であり、従って製品Ｂの信頼度係数ＲＦはより小さくすることが可能である。
【０１１２】
上記二つの場合（さらに動作時間の変更と等価である動作頻度の変更）のシミュレーションが、本発明の遅延ライブラリにおいては、前述した特開平１１−１３５３８８号、特開平１１−２１９３８０号公報の技術では必要となる、全体遅延ライブラリの再合成を要することなく実行することができる。
【０１１３】
従って、本実施の形態の半導体装置の設計システムによれば、ホットキャリア情報が遅延ライブラリそのものの中に含まれることにより、新たなホットキャリア劣化性能を予測するために、ただ一つの遅延ライブラリが必要とされるだけであり、またいずれの回路の実行動作時間に対してもホットキャリア劣化性能をただ一つの遅延ライブラリを用いて予測することができる。
【０１１４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、本発明の特徴は、製品設計にセルライブラリを用いる論理製品に適用して効果的であり、さらに全てのディジタル製品全般に広く適用することが可能である。
【０１１５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１１６】
（１）劣化の時間依存性を記述するパラメータが遅延ライブラリに含まれるために、異なる回路動作時間に対して劣化を記載するのに必要なのは、ただ一つのライブラリだけとすることが可能となる。
【０１１７】
（２）劣化の時間依存性を記述するパラメータが遅延ライブラリに含まれるために、各種頻度において劣化を記載するのに必要なのは、ただ一つのライブラリだけとすることが可能となる。
【０１１８】
（３）遅延ライブラリとホットキャリアライブラリとは併合されて、ただ一つのライブラリだけとすることが可能となる。
【０１１９】
（４）前記（１）〜（３）により、異なる回路動作時間または頻度に対して回路レベルのホットキャリア劣化を繰り返す必要がないので、ホットキャリア劣化を完全に特徴づけるのに必要なのは、技術当りただ一つのライブラリだけとすることが可能となる。
【０１２０】
（５）前記（１）〜（４）により、信頼度を設計に取り込み、かつ信頼度と性能を最適化するための半導体装置の設計方法において、設計の最適化を実行するに当り、時間のかかる詳細シミュレーション部と、急速な製品全体シミュレーション部との間を横断する必要がなく、全ての設計最適化を急速な製品全体シミュレーション部で実行することが可能となる。
【０１２１】
（６）前記（１）〜（４）により、信頼度を設計に取り込み、かつ信頼度と性能を最適化するための半導体装置の設計方法において、論理製品を構成する各論理セルのうち、十分以上の信頼度を持つ論理セルの信頼度係数を、あらかじめ設定した一定マージン内に収まるように減少させ、かつ信頼度要求を満たさない論理セルの信頼度係数を一定マージン内に収まるように増大させることで、信頼度を確保しながらチップサイズを縮小することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の設計システムを示す機能ブロック図である。
【図２】本発明の一実施の形態の半導体装置の設計システムを構築したエンジニアリングワークステーションを示す概略構成図である。
【図３】（ａ）〜（ｃ）は本発明の一実施の形態において、（ａ）はインバータを示す回路図、（ｂ）は入力電圧および出力電圧を示す信号波形図、（ｃ）は時間に対する劣化を示す特性図である。
【図４】本発明の一実施の形態において、インバータセルを示す説明図である。
【図５】本発明の一実施の形態において、各種セルを結合して形成する一つのシステム／製品を示す説明図である。
【図６】本発明の一実施の形態において、遅延ライブラリ創成に際しての基本的な流れを示すフロー図である。
【図７】本発明の一実施の形態において、遅延ライブラリに含まれる各種タイミングやその他の情報の定義を示す説明図である。
【図８】本発明の一実施の形態において、データを保存する表形式の遅延ライブラリを示す説明図である。
【図９】本発明の一実施の形態において、標準遅延ファイルの創成を示す説明図である。
【図１０】本発明の一実施の形態において、簡単なインバータセルの入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬに依存する出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬを示す説明図である。
【図１１】本発明の一実施の形態において、入力信号転移時間ＴｉｎＴＲＡＮに対する出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬを示す特性図である。
【図１２】本発明の一実施の形態において、出力付属容量ＣＬに対する出力信号立ち下がり時の伝達遅延ＴｐＦＡＬＬを示す特性図である。
【図１３】本発明の一実施の形態において、ホットキャリア劣化パラメータを付加した表形式の遅延ライブラリを示す説明図である。
【図１４】本発明の一実施の形態において、二つの異なるセルの入力信号転移時間ＴｉｎＴＲＡＮと出力付属容量ＣＬに関するパラメータＡｃとｎを示す説明図である。
【図１５】本発明の一実施の形態において、出力付属容量ＣＬとパラメータＡｃに対する入力信号転移時間ＴｉｎＴＲＡＮを示す特性図である。
【図１６】本発明の一実施の形態において、修正法を用いたホットキャリア劣化パラメータを付加した表形式の遅延ライブラリを示す説明図である。
【図１７】本発明の一実施の形態において、製品における各種セルの信頼度係数ＲＦを示す説明図である。
【図１８】本発明の一実施の形態において、全てのセルの信頼度係数ＲＦをマージン内に収める場合を示す説明図である。
【図１９】本発明の一実施の形態において、入力信号立ち上がり時間ｔｒに対して劣化Ｄをマージン内に収める場合を示す説明図である。
【図２０】本発明の一実施の形態において、出力信号立ち下がり時間ｔｆに対して劣化Ｄをマージン内に収める場合を示す説明図である。
【図２１】本発明の一実施の形態において、セル間に挿入される容量負荷ＣＬおよび抵抗負荷ＲＬとの相互接続を示す構成図である。
【図２２】本発明の一実施の形態において、多数のセルを接続したファンイン／ファンアウトの構成を示す構成図である。
【図２３】本発明の一実施の形態において、抵抗負荷ＲＬと容量負荷ＣＬの簡略表記法を示す説明図である。
【図２４】本発明の一実施の形態において、電流駆動性ＩＤＲＩＶＥに対する入力信号立ち上がり時間ｔｒの作用を示す説明図である。
【図２５】本発明の一実施の形態において、電流駆動性ＩＤＲＩＶＥに対する劣化Ｄを示す説明図である。
【図２６】本発明の一実施の形態において、電流駆動性ＩＤＲＩＶＥに対する出力信号立ち下がり時間ｔｆの作用を示す説明図である。
【図２７】本発明の一実施の形態において、電流駆動性ＩＤＲＩＶＥに対する劣化Ｄを示す説明図である。
【図２８】本発明の一実施の形態において、先行セルと現在セル間、現在セルと後続セル間へのバッファの付加／挿入、または除去の実行を示す説明図である。
【図２９】本発明の一実施の形態において、製品設計の最適化工程に用いられる記号を示す説明図である。
【図３０】本発明の一実施の形態において、全てのセルの信頼度係数ＲＦをレベル内に収めるようにセルライブラリを最適化する工程を示すフロー図である。
【図３１】本発明の一実施の形態において、必要以上に高い信頼度の場合におけるバッファ修正工程を示すフロー図である。
【図３２】本発明の一実施の形態において、セル面積の増加を極小に保ちながら信頼度を増加させる最適化工程を示すフロー図である。
【図３３】本発明の一実施の形態において、図３２に続く、セル面積の増加を極小に保ちながら信頼度を増加させる最適化工程を示すフロー図である。
【図３４】本発明の一実施の形態において、有効期限の異なる製品Ａと製品Ｂの信頼度係数ＲＦの変更を示す説明図である。
【図３５】本発明の前提として、ＭＯＳＦＥＴトランジスタ動作の飽和領域モード（Ｖｄｓ＞Ｖｄｓａｔ）を示す説明図である。
【図３６】本発明の前提として、トランジスタ動作のドレイン電流減少を示す特性図である。
【図３７】本発明の前提となる半導体装置の設計システムを示す機能ブロック図である。
【符号の説明】
１０  詳細シミュレーション部
１１  ライブラリ
１２  シミュレーション部
２０  製品全体シミュレーション部
２１〜２３  遅延ライブラリ
２４，２６  ライブラリ
２５  遅延計算機
２７  設計変更部
３０  エンジニアリングワークステーション
３１  本体
３２  表示装置
３３  入力装置
３４  記憶媒体
３５  補助記憶装置
４１  遅延ライブラリ
５１  遅延ライブラリ
５２  標準遅延ファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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