(57)【特許請求の範囲】
【請求項１】
交流電力の供給経路に使用可能で、前記交流電力のみで駆動され、異常電流の発生が検知された場合には、交流電力供給経路を遮断出来る交流用半導体ヒューズに用いるためのスイッチングデバイスであって、
前記交流電力を供給する交流電源の非接地側に接続される第１主電極、前記第１主電極に対向した第２主電極、前記交流用半導体ヒューズのスイッチ投入時において、第１の抵抗を介して接地され、前記第１及び第２主電極を流れる主電流を制御する第１制御電極とを有し、前記第１主電極にカソード領域を、前記第２主電極にアノード領域が接続される第１寄生ダイオードを内在するｐチャネル型の第１主半導体素子と、
前記第２主電極に接続される第３主電極、前記第３主電極に対向し負荷に接続される第４主電極、前記交流用半導体ヒューズのスイッチ投入時において、第２の抵抗を介して前記第１制御電極と同時に接地され、前記第３及び第４主電極を流れる主電流を制御する第２制御電極とを有し、前記第３主電極にアノード領域を、前記第４主電極にカソード領域が接続される第２寄生ダイオードを内在するｎチャネル型の第２主半導体素子と、
前記第１主電極、第１制御電極にそれぞれ接続された第５主電極、第３制御電極と、第６主電極とを有する第１基準半導体素子と、
前記第３主電極、第２制御電極にそれぞれ接続された第７主電極、第４制御電極と、第８主電極とを有する第２基準半導体素子と、
前記第２及び第６主電極間の電圧を比較する第１の比較器と、
前記第４及び第８主電極間の電圧を比較する第２の比較器
とを備え、前記第２主電極の電位が、前記第６主電極の電位を下回ったときに、前記第１主半導体素子をオフ動作及び該オフ動作から始まるオン／オフの繰り返し動作をさせ、
前記第４主電極の電位が、前記第８主電極の電位を上回ったときに、前記第２主半導体素子をオフ動作及び該オフ動作から始まるオン／オフの繰り返し動作をさせることを特徴とする交流用スイッチングデバイス。
【請求項２】
前記第１主半導体素子はＮ１個の第１のユニット素子から構成され、前記第１基準半導体素子は、Ｎ２個の前記第１のユニット素子から構成され、Ｎ１≫Ｎ２であることを特徴とする請求項１記載の交流用スイッチングデバイス。
【請求項３】
前記第２主半導体素子はＮ３個の第２のユニット素子から構成され、前記第２基準半導体素子は、Ｎ４個の前記第２のユニット素子から構成され、Ｎ３≫Ｎ４であることを特徴とする請求項２記載の交流用スイッチングデバイス。
【請求項４】
前記第１主半導体素子及び前記第２主半導体素子は、それぞれ温度センサ内蔵スイッチング素子であることを特徴とする請求項１乃至３のいずれか１項記載の交流用スイッチングデバイス。
【請求項５】
前記第１主半導体素子、第１基準半導体素子、第２主半導体素子、第２基準半導体素子は同一半導体基板上に集積化されていることを特徴とする請求項１乃至４のいずれか１項記載の交流用スイッチングデバイス。
【請求項６】
前記第１主半導体素子、第１基準半導体素子、第２主半導体素子、第２基準半導体素子が、前記同一半導体基板上において、互いに絶縁分離された島状の半導体領域に形成されていることを特徴とする請求項１乃至５のいずれか１項記載の交流用スイッチングデバイス。
【請求項７】
前記第２，第４，第６，第８主電極は、それぞれ前記島状の半導体領域の底部に設けられた埋め込み領域として形成されていることを特徴とする請求項６記載の交流用スイッチングデバイス。
【請求項８】
前記第１主半導体素子、第１基準半導体素子、第２主半導体素子、第２基準半導体素子は同一パッケージ内に、個別素子として搭載されていることを特徴とする請求項１乃至５のいずれか１項記載の交流用スイッチングデバイス。
【請求項９】
前記第１主半導体素子、第１基準半導体素子、第２主半導体素子、第２基準半導体素子は、同一パッケージ基板の表面に設けられた、互いに独立した導電体板の上にそれぞれ形成されていることを特徴とする請求項１乃至５、及び８のいずれか１項記載の交流用スイッチングデバイス。
【請求項１０】
前記第２及び第３主電極は、前記パッケージの内部構造として互いに接続されていることを特徴とする請求項８又は９記載の交流用スイッチングデバイス。
【請求項１１】
前記第１主電極と前記第１の比較器の電源端子の間に接続された第１のトランジスタと、
前記第１の比較器の接地端子と接地電位間に接続された抵抗と、
前記第２主電極と前記第２の比較器の電源端子の間に接続された第２のトランジスタと、
前記第２の比較器の接地端子と接地電位間に接続された抵抗
とを更に有することを特徴とする請求項１記載の交流用スイッチングデバイス。
【請求項１２】
前記第１の比較器の電源端子にエミッタ電極を、前記第１の比較器の出力端子にベース電極を接続した第３のトランジスタと、
前記第２の比較器の電源端子にエミッタ電極を、前記第２の比較器の出力端子にベース電極を接続した第４のトランジスタ
とを更に有することを特徴とする請求項１又は１１記載の交流用スイッチングデバイス。
【請求項１３】
前記第３のトランジスタのコレクタ電極に接続された逆流防止ダイオードと、該逆流防止ダイオードに接続されたオン／オフ積算回路を更に有することを特徴とする請求項１２記載の交流用スイッチングデバイス。
【請求項１４】
前記第１主電極と接地電位間に接続された４個のダイオードからなるブリッジ回路を更に有することを特徴とする請求項１，１１，１２，１３のいずれか１項記載の交流用スイッチングデバイス。
【請求項１５】
前記ブリッジ回路の２つの中点間に接続された電源コンデンサと、
該電源コンデンサの両端間に接続された電源抵抗と、電源ツェナーダイオードとからなる直列回路
とを更に有し、前記電源ツェナーダイオードの両端の電位をオン／オフ積算回路の電源電圧として用いることを特徴とする請求項１４記載の交流用スイッチングデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交流電流のスイッチングが可能な交流用スイッチングデバイスに関する。
【０００２】
【従来の技術】
従来の直流電源供給制御装置に用いる直流用スイッチングデバイス（電力用半導体装置）としては、例えば図１３に示すようなものがある。図１３に示す直流電源供給制御装置は、自動車においてバッテリからの直流電源を選択的に各負荷に供給して、負荷への電力供給を温度センサ内蔵スイッチング素子ＱＦにより制御する装置である。図１３に示す直流電源供給制御装置は、直流の出力電圧ＶＢを供給する直流電源１０１にシャント抵抗ＲＳの一端が接続され、その他端に温度センサ内蔵スイッチング素子ＱＦのドレイン電極Ｄが接続されている。更に、温度センサ内蔵スイッチング素子ＱＦのソース電極Ｓには、負荷１０２が接続されている。ここで、負荷１０２としては、自動車のヘッドライトやパワーウィンドウの駆動モータ等が該当する。図１３に示す直流電源供給制御装置は、更に、シャント抵抗ＲＳを流れる電流を検出して温度センサ内蔵スイッチング素子ＱＦの動作を制御するドライバ９０１と、ドライバ９０１でモニタした電流値に基づいて温度センサ内蔵スイッチング素子ＱＦの駆動信号をオン／オフ制御するＡ／Ｄ変換器９０２及びマイコン（ＣＰＵ）９０３とを備えている。
【０００３】
従来の直流電源供給制御装置の主半導体素子として動作する温度センサ内蔵スイッチング素子ＱＦは、図１４に示すようにパワーデバイス（主素子）ＱＭと、この主素子ＱＭを制御するための、抵抗ＲＧ、温度センサ１２１、ラッチ回路１２２及び過熱遮断用素子ＱＳからなる制御回路を同一半導体チップ上に集積化したパワーＩＣである。パワーデバイス（主素子）ＱＭが規定以上の温度まで上昇したことが温度センサ１２１によって検出された場合には、その旨の検出情報がラッチ回路１２２に保持され、ゲート遮断回路としての過熱遮断用素子ＱＳがオン動作となることによって、主素子ＱＭを強制的にオフ制御する。ここで、温度センサ１２１はポリシリコン等で構成した４個のダイオードが直列接続されてなり、温度センサ１２１は主素子ＱＭの近傍に集積化されている。主素子ＱＭの温度が上昇するにつれて温度センサ１２１の４個のダイオードの順方向降下電圧が低下し、ｎＭＯＳトランジスタＱ５１のゲート電位が“Ｌ”レベルとされる電位まで下がると、ｎＭＯＳトランジスタＱ５１がオン状態からオフ状態に遷移する。これにより、ｎＭＯＳトランジスタＱ５４のゲート電位が温度センサ内蔵スイッチング素子ＱＡのゲート制御端子Ｇの電位にプルアップされ、ＭＯＳトランジスタＱ５４がオフ状態からオン状態に遷移して、ラッチ回路１２２に“１”がラッチされることとなる。このとき、ラッチ回路１２２の出力が“Ｈ”レベルとなって過熱遮断用素子ＱＳがオフ状態からオン状態に遷移するので、主素子ＱＭの真のゲートＴＧとソースＳ０間が短絡されて、主素子ＱＭがオン状態からオフ状態に遷移して、過熱遮断されることとなる。
【０００４】
図１３において、主素子ＱＭのゲート・ソース間には、ツェナーダイオードＺＤ１が接続されている。このツェナーダイオードＺＤ１は、温度センサ内蔵スイッチング素子ＱＦのゲート電極Ｇとソース電極Ｓ間を１２Ｖに保って、主素子ＱＭの真のゲートＴＧに過電圧が印加されようとした場合にこれをバイパスさせる。ドライバ９０１は、電流モニタ回路としての差動増幅器９１１，９１３と、電流制限回路としての差動増幅器９１２と、チャージポンプ回路９１５とを備えている。更に、ドライバ９０１は、マイコン９０３からのオン／オフ制御信号及び電流制限回路からの過電流判定結果に基づき、内部抵抗ＲＧを介して温度センサ内蔵スイッチング素子ＱＦの真のゲートＴＧを駆動する駆動回路９１４を備えている。シャント抵抗ＲＳの電圧降下に基づき差動増幅器９１２を介して、電流が判定値（上限）を超えたとして過電流が検出された場合には、駆動回路９１４によって温度センサ内蔵スイッチング素子ＱＦをターン・オフする。そして、その後電流が低下して判定値（下限）を下回ったら、温度センサ内蔵スイッチング素子ＱＦをターン・オンする。一方、マイコン９０３は、電流モニタ回路（差動増幅器９１１，９１３）を介して電流を常時モニタしており、正常値を上回る異常電流が流れていれば、温度センサ内蔵スイッチング素子ＱＦの駆動信号をオフすることにより温度センサ内蔵スイッチング素子ＱＦをターン・オフさせる。なお、マイコン９０３からオフ制御の駆動信号が出力される前に、温度センサ内蔵スイッチング素子ＱＦの温度が規定値を超えていれば、温度センサ１２１からの信号によって温度センサ内蔵スイッチング素子ＱＦはターン・オフとなる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の直流電源供給制御装置にあっては、電流検出を行うために電力の供給経路に直列接続されるシャント抵抗ＲＳを必要とした構成であり、近年の負荷の大電流化により、シャント抵抗の熱損失が無視出来ないという問題点がある。シャント抵抗の熱損失が大きい場合は、電力エネルギの無駄遣いになるばかりか、発熱を抑制するための冷却装置が、新たに必要となり、装置が複雑、且つ大型化する問題を生じる。
【０００６】
そして、従来の直流電源供給制御装置は、負荷１０２や配線にほぼ完全な短絡状態が発生して大電流が流れる場合には機能する。しかし、ある程度の短絡抵抗を持つ不完全短絡などのレアショートを発生して小さい短絡電流が流れた場合には、従来の直流電源供給制御装置は機能しない。このため、電流のモニタ回路を介してマイコン９０３により異常電流を検出して温度センサ内蔵スイッチング素子ＱＦをオフ制御するしかない。従って、複雑且つ高価なマイコンを必要とする上に、このような異常電流に対するマイコン制御による応答性が悪いという問題点もあった。
【０００７】
又、シャント抵抗ＲＳやＡ／Ｄ変換器９０２、マイコン９０３等が必要であるため、大きな実装スペースが必要であり、又これらの比較的高価な物品により電源供給制御装置のコストが高くなってしまうという問題点もある。
【０００８】
そもそも、直流用スイッチングデバイスについては、以上のような問題点が指摘出来るが、交流電力の供給経路に使用可能で、異常電流の発生が検知された場合には、交流電力供給経路を遮断出来る交流用スイッチングデバイスや交流用半導体ヒューズは知られていない。
【０００９】
従来、交流用スイッチングデバイスや交流用半導体ヒューズが存在しない重大な理由の一つは、交流電力供給経路に用いた場合には、スイッチングデバイスを制御する制御回路の設計が難しいからである。小信号の制御回路は通常５Ｖ程度の電圧で動作する回路であるため、１００〜１３０Ｖクラスの家庭用交流電圧に耐え得る制御回路の実現は、極めて困難である。特に、このような交流用スイッチングデバイスとその制御回路をモノリシックに集積化したパワーデバイスは知られていない。
【００１０】
上記問題点を鑑み、本発明は、交流電力の供給経路に使用可能で、異常電流の発生が検知された場合には、交流電力供給経路を遮断出来る交流用スイッチングデバイスを提供することである。
【００１１】
本発明の他の目的は、交流電流の検出を行うために電力の供給経路に直接接続するシャント抵抗が不要な交流用スイッチングデバイスを提供することである。
【００１２】
本発明の更に他の目的は、集積化が容易で、安価な交流用スイッチングデバイスを提供することである。
【００１３】
本発明の更に他の目的は、交流電力の供給経路に使用することが可能な交流用半導体ヒューズに用いる半導体スイッチを提供することである。
【００１４】
本発明の更に他の目的は、交流電力の供給経路の熱損失を抑え、高効率の交流電力供給を可能とする交流用半導体ヒューズに用いる半導体スイッチを提供することである。
【００１５】
本発明の更に他の目的は、交流電力の供給経路の小型・軽量化を促進すると共に、溶断ヒューズの交換の手間も不要な交流用半導体ヒューズに用いることが可能な半導体スイッチを提供することである。
【００１６】
本発明の更に他の目的は、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが発生した場合の異常電流に対しても高速応答が可能な交流用半導体ヒューズに用いることが可能な半導体スイッチを提供することである。
【００１７】
本発明の更に他の目的は、このような不完全短絡における遮断速度を任意に設定可能な交流用半導体ヒューズに用いることが可能な半導体スイッチを提供することである。
【００１８】
本発明の更に他の目的は、交流用半導体ヒューズに用いる半導体スイッチの集積化が容易な構造を提案し、これにより交流用半導体ヒューズとして必要な容積を縮小し、交流用電力制御装置のコストを大幅に削減することである。
【００１９】
本発明の更に他の目的は、家庭用交流電圧に耐え得る制御回路を有する交流用半導体ヒューズに用いることが可能な半導体スイッチを提供することである。
【００２０】
本発明の更に他の目的は、交流用スイッチングデバイスと、これを制御し１３０Ｖクラスの交流電圧に耐え得る制御回路とを、半導体チップ上にモノリシックに集積化可能な交流用半導体ヒューズに用いることが可能な半導体スイッチを提供することである。
【００２１】
本発明の更に他の目的は、異常電流の検出にマイコン等の複雑、高価なハードウェアを不要とし、交流電力の供給経路の小型・軽量化を実現し、その装置コストを大幅に削減することが可能な交流用半導体ヒューズに用いることが可能な半導体スイッチを提供することである。
【００２２】
本発明の更に他の目的は、特性が揃い、且つ高精度のコンデンサや複数の抵抗等の回路素子を使用する設計仕様を不要とし、回路素子のバラツキによる検出誤差の発生が抑制された交流用半導体ヒューズに用いることが可能な半導体スイッチを提供することである。
【００２３】
本発明の更に他の目的は、半導体チップに対する外付けコンデンサをも不要にし、実装スペース及び装置コストをより削減することが出来る交流用半導体ヒューズに用いることが可能な半導体スイッチを提供することである。
【００２４】
本発明の更に他の目的は半導体チップの面積利用効率を高め、半導体チップの小面積化が容易な回路構成を実現し、実装スペースを小型化し、同時に装置コストを削減することが可能な交流用半導体ヒューズに用いることが可能な半導体スイッチを提供することである。
【００２５】
【課題を解決するための手段】
上記問題点を達成するための本発明の第１の特徴は、交流用半導体ヒューズに用いるためのスイッチングデバイスの新規な構造を提供するものである。即ち、本発明の第１の特徴に係るスイッチングデバイスは、交流電源の非接地側に接続される第１主電極、第１主電極に対向した第２主電極、第１及び第２主電極を流れる主電流を制御する第１制御電極とを有し、第１主電極にカソード領域を、第２主電極にアノード領域が接続される第１寄生ダイオードを内在するｐチャネル型の第１主半導体素子と、第２主電極に接続される第３主電極、第３主電極に対向し負荷に接続される第４主電極、第３及び第４主電極を流れる主電流を制御する第２制御電極とを有し、第３主電極にアノード領域を、第４主電極にカソード領域が接続される第２寄生ダイオードを内在するｎチャネル型の第２主半導体素子とから構成されている。本発明の第１の特徴に係る交流用スイッチングデバイスに適用出来る第１及び第２主半導体素子の例としては、ＤＭＯＳ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造の縦型構造のパワーＭＯＳトランジスタやこれらと類似な構造のＭＯＳ静電誘導型トランジスタ（ＳＩＴ）が、面積の大きな第１及び第２寄生ダイオードを形成する上で好ましい。又、エミッタスイッチド・サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）等のＭＯＳ複合型デバイスやコレクタショート型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の他の絶縁ゲート型パワーデバイスでも良い。更にＭＯＳトランジスタをより一般化したＭＩＳトランジスタやＨＥＭＴ等の絶縁ゲート型トランジスタでもかまわない。更に、常にゲートを逆バイアスで使う回路構成とするのであれば、接合型ＦＥＴ、接合型ＳＩＴやＳＩサイリスタ等も使用可能である。特にダブルゲート型ＳＩサイリスタは双方向性のスイッチングを低いオン電圧で実現可能である。第１及び第２寄生ダイオードは、これらの半導体素子に構造的に内在する寄生ｐｎ接合ダイオード等が対応する。
【００２６】
本発明の第１の特徴に係る交流用スイッチングデバイスは、まず、スイッチ投入時において、第１及び第２制御電極が抵抗を介して接地される。そして、交流電源の非接地側がプラス側に上昇すると、第１主半導体素子制御電極の電位は、第１主電極の電位に対して低下し、第２主半導体素子制御電極の電位は、第３主電極の電位に対して低下する。このため、ｐチャネル型の第１主半導体素子ＱＡ１はターン・オンし、ｎチャネル型の第２主半導体素子はオフ状態である。ここで、「第１主電極」とは、ＩＧＢＴにおいてはエミッタ電極、ＭＯＳトランジスタにおいてはソース電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタにおいてはカソード電極、若しくはこれらに等価な半導体素子の等価な主電極を意味する。「第２主電極」とは、ＩＧＢＴにおいてはコレクタ電極、ＭＯＳトランジスタにおいてはドレイン電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタにおいては、アノード電極を意味する。同様に、「第３主電極」とは、ＩＧＢＴにおいてエミッタ電極、ＭＯＳトランジスタにおいてはソース電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタにおいてはカソード電極を意味する。「第４主電極」とは、ＩＧＢＴにおいてはコレクタ電極、ＭＯＳトランジスタにおいてはドレイン電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタにおいては、アノード電極を意味する。本発明の第１の特徴に係る交流用スイッチングデバイスにおいては、ｎチャネル型の第２主半導体素子はオフ状態であっても、第２寄生ダイオードが内在することにより、交流電源の非接地側から電流が、第１及び第２主半導体素子を経由し、負荷を介して接地側に流れる。同様に、交流電源の非接地側がマイナス側に下降すると、ｎチャネル型の第２主半導体素子がターンオンし、このオン状態の第２主半導体素子と第１寄生ダイオードを介して逆方向に電流が流れる。
【００２７】
即ち、第１及び第２寄生ダイオードが内在することにより、本発明の第１及び第２主半導体素子は逆導通型半導体素子として機能する。このような、逆導通型半導体素子であれば、双方向性の交流用スイッチングデバイスとしての、順方向及び逆方向の電流通路を利用出来る。この第１及び第２寄生ダイオードは、ＤＭＯＳ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造の縦型構造の半導体素子においては、構造的に大面積に形成することが可能であるので、オン抵抗を低く出来る。この縦型構造の半導体素子としては、埋め込み電極領域を高導電性の半導体領域等からなるシンカーで表面に導く構造でもかまわない。従って、第１及び第２主半導体素子を直列接続しても、全体としての導通損失は大きくならない。しかも、第１及び第２寄生ダイオードを利用することにより、交流用半導体ヒューズを構成する場合の過電流制御回路部の構成部品数を減らし、装置全体を小型化出来る利点を有する。
【００２８】
本発明の第１の特徴に係る交流用スイッチングデバイスにおいて、第１主半導体素子、第１基準半導体素子、第２主半導体素子、第２基準半導体素子、第１の比較器、第２の比較器、及び関連する回路素子を、同一半導体基板上にモノリシックに集積化すれば、回路構成を小型化出来、実装スペースを縮小出来る。モノリシックに集積化することにより、量産が可能となり、装置コストを削減出来る。具体的には、第１主半導体素子、第１基準半導体素子、第２主半導体素子、第２基準半導体素子、第１の比較器、第２の比較器、及び関連する回路素子は、互いに絶縁分離された島状の半導体領域に形成することが可能である。この場合、第２，第４，第６，第８主電極を、それぞれ島状の半導体領域の底部に設けられた埋め込み領域として形成することが出来る。
【００２９】
或いは、第１主半導体素子、第１基準半導体素子、第２主半導体素子、第２基準半導体素子をパワーチップに集積化し、第１の比較器、第２の比較器、第１乃至第４のトランジスタ、及び関連する回路素子等を制御チップに集積化した、マルチチップモジュール（ＭＣＭ）の構成や、その他のハイブリッドＩＣの構成でもかまわない。これらの、ＭＣＭやハイブリッドＩＣの構成によっても、回路構成を小型化出来、実装スペースを縮小出来る。或いは、第１主半導体素子、第１基準半導体素子、第２主半導体素子、第２基準半導体素子は同一パッケージ内に、個別素子としてモジュール構造で搭載しても良い。例えば、第１主半導体素子、第１基準半導体素子、第２主半導体素子、第２基準半導体素子を、同一パッケージ基板の表面に設けられた、互いに独立した導電体板の上にそれぞれ形成することが可能である。そして、第２，第４，第６，第８主電極を、それぞれの導電体板に直接接続し、それぞれ独立に取り出すことが可能である。又、第２及び第３主電極は、パッケージの内部構造として互いに接続すれば便利である。
【００３０】
本発明の第１の特徴に係る交流用スイッチングデバイスにおいて、第１主半導体素子をＮ１個の第１のユニット素子（単位セル）から構成し、第１基準半導体素子を、Ｎ２個の第１のユニット素子から構成し、Ｎ１≫Ｎ２とすることが好ましい。又、第２主半導体素子をＮ３個の第２のユニット素子から構成し、第２基準半導体素子を、Ｎ４個の第２のユニット素子から構成し、Ｎ３≫Ｎ４とすることが好ましい。即ち、第１及び第２主半導体素子を、それぞれ複数個のユニット素子が並列接続されたマルチ・チャネル構造により所定の定格電流容量を実現したパワーデバイスとして構成することが可能である。そして、第１及び第２基準半導体素子の電流容量が主半導体素子の電流容量よりも小さくなるように、それぞれの半導体素子を構成する並列接続のユニット素子数を調整して、分流比Ｎ１：Ｎ２、若しくは分流比Ｎ３：Ｎ４を決めれば良い。例えば、第１基準半導体素子のユニット素子数Ｎ２＝１に対して、第１主半導体素子のユニット素子数Ｎ１＝１０００となるように構成することにより、基準半導体素子と主半導体素子のチャネル幅Ｗの比を１：１０００として分流比を決めることが出来る。このような回路規定を設定することにより、第１及び第２基準半導体素子の回路構成を小型化出来、半導体チップの占有面積を効率化出来る。半導体チップの面積を縮小出来るので、実装スペースを縮小出来、更に、装置コストを削減出来る。
【００３１】
本発明の第２の特徴は、第１の特徴と同様な交流用半導体ヒューズに用いるためのスイッチングデバイスに関する。即ち、本発明の第２の特徴に係る交流用スイッチングデバイスは、交流電源の非接地側に接続される第１主電極、第１主電極に対向した第２主電極、チャージポンプで昇圧された第１のドライバに接続され、第１及び第２主電極を流れる主電流を制御する第１制御電極とを有し、第１主電極にカソード領域を、第２主電極にアノード領域が接続される第１寄生ダイオードを内在するｎチャネル型の第１主半導体素子と、第２主電極に接続される第３主電極、第３主電極に対向し負荷に接続される第４主電極、第１のドライバとは異なる第２のドライバに接続され、第３及び第４主電極を流れる主電流を制御する第２制御電極とを有し、第３主電極にアノード領域を、第４主電極にカソード領域が接続される第２寄生ダイオードを内在するｎチャネル型の第２主半導体素子とから構成されている。
【００３２】
本発明の第２の特徴に係る交流用スイッチングデバイスにおいて、「第１主電極」とは、ＩＧＢＴのコレクタ電極、ＭＯＳトランジスタのドレイン電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタのアノード電極、若しくはこれらに等価な半導体素子の等価な主電極を、「第２主電極」とは、ＩＧＢＴのエミッタ電極、ＭＯＳトランジスタのソース電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタのカソード電極等を意味し、第１の特徴とは極性が異なる。一方、第２主半導体素子は第１の特徴と同様な極性であり、「第３主電極」とは、ＩＧＢＴのエミッタ電極、ＭＯＳトランジスタのソース電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタのカソード電極を、「第４主電極」とは、ＩＧＢＴのコレクタ電極、ＭＯＳトランジスタのドレイン電極、ＥＳＴ，ＭＣＴ，ＳＩサイリスタのアノード電極を意味する。若しくは、第１の特徴と同様にスイッチ投入時において、第１制御電極は抵抗を介して接地され、交流電源の非接地側がプラス側に上昇すると、第１主半導体素子制御電極の電位は、第１主電極の電位に対して低下しｎチャネル型の第１主半導体素子はターン・オン出来ない。そこで、本発明の第２の特徴に係る交流用スイッチングデバイスにおいては、第１制御電極をチャージポンプで昇圧された第１のドライバに接続することにより、第１制御電極の電位を第２主電極の電位に対して上昇するように構成し、ｎチャネル型の第１主半導体素子をターン・オンする。一方、スイッチ投入時に、第２制御電極は抵抗を介して接地され、第２主半導体素子制御電極の電位は、第３主電極の電位に対して低下する。このため、ｎチャネル型の第２主半導体素子はオフ状態である。ｎチャネル型の第２主半導体素子はオフ状態であっても、第２寄生ダイオードが内在することにより、電流が第１及び第２主半導体素子を経由して交流電源の非接地側から、負荷を介して接地側に流れる。同様に、交流電源の非接地側がマイナス側に下降すると、オン状態のｎチャネル型の第２主半導体素子と第１寄生ダイオードを介して逆方向に電流が流れる。
【００３３】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態として交流用スイッチングデバイスを説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００３４】
（交流用スイッチングデバイスの等価回路表現）
本発明の実施の形態に係る交流用スイッチングデバイスは、図１に示すように、交流電源１１２の非接地側に接続される第１主電極Ｓ１、第１主電極Ｓ１に対向した第２主電極Ｄ１、第１及び第２主電極を流れる主電流を制御する第１制御電極Ｇ１とを有し、第１主電極Ｓ１にカソード領域を、第２主電極Ｄ１にアノード領域が接続される第１寄生ダイオードＤＰ１を内在するｐチャネル型の第１主半導体素子ＱＡ１と、第２主電極Ｄ１に接続される第３主電極Ｓ２、第３主電極Ｓ２に対向し負荷１０２に接続される第４主電極Ｄ２、第３及び第４主電極を流れる主電流を制御する第２制御電極Ｇ２とを有し、第３主電極Ｓ２にアノード領域を、第４主電極Ｄ２にカソード領域が接続される第２寄生ダイオードＤｐ２を内在するｎチャネル型の第２主半導体素子ＱＡ２とから構成されている。
【００３５】
ここでは、具体的には、第１主半導体素子ＱＡ１はｐＭＯＳトランジスタで、第２主半導体素子ＱＡ２はｎＭＯＳトランジスタであるとして、例示的に説明する。第１主半導体素子ＱＡ１及び第２主半導体素子ＱＡ２は、共に逆導通型の半導体素子である。つまり、ｐＭＯＳトランジスタ（第１主半導体素子）ＱＡ１のドレイン電極Ｄ１とｎＭＯＳトランジスタ（第２主半導体素子）ＱＡ２のソース電極Ｓ２を接続した構成である。交流電源１１２の接地（ＧＮＤ）される側には、ｎＭＯＳトランジスタ（第２主半導体素子）ＱＡ２のドレイン電極Ｄ２を接続し、接地しない側にｐＭＯＳトランジスタ（第１主半導体素子）ＱＡ１のソース電極Ｓ１を接続する。又、負荷１０２は接地（ＧＮＤ）とｎＭＯＳトランジスタＱＡ２のドレイン電極Ｄ２の間に接続される。
【００３６】
ツェナーダイオードＺＤ１はｐＭＯＳトランジスタＱＡ１の第１ゲート電極（第１制御電極）Ｇ１とソース電極Ｓ１間を，所定の電圧、例えば１２Ｖに保って、ｐＭＯＳトランジスタＱＡ１のゲート絶縁膜に過電圧が印加されようとした場合にこれをバイパスさせる機能を有する。同様に、ツェナーダイオードＺＤ５１はｎＭＯＳトランジスタＱＡ２の第２ゲート電極（第２制御電極）Ｇ２とソース電極Ｓ２間を１２Ｖに保って、ゲート絶縁膜に過電圧が印加されようとした場合にこれをバイパスさせる機能を有する。第１制御電極（第１ゲート電極）Ｇ１に接続された抵抗Ｒ８は、第１ゲート電極Ｇ１と接地の間で電位差を生じさせる。同様に、第２制御電極（第２ゲート電極）Ｇ２に接続された抵抗Ｒ５８は、第２ゲート電極Ｇ２と接地の間で電位差を生じさせる。そして、スイッチＳＷ１を投入し、両接点間を短絡することで、本発明の交流用スイッチングデバイスがオンになり、両接点間を遮断することで本発明の交流用スイッチングデバイスがオフになる。
【００３７】
本発明の交流用スイッチングデバイスのスイッチＳＷ１が投入されたときの交流電流の経路は次のようになる。まず、ｐＭＯＳトランジスタＱＡ１のソース電極Ｓ１の電位が正の時は、ｐＭＯＳトランジスタＱＡ１はターン・オンする。このとき、ｎＭＯＳトランジスタＱＡ２はオフ状態である。このため、電流はｐＭＯＳトランジスタＱＡ１のソース電極Ｓ１からドレイン電極Ｄ１を流れ、ｎＭＯＳトランジスタＱＡ２のソース電極Ｓ２とドレイン電極Ｄ２間に存在する第２寄生ダイオードＤＰ２を経由して流れる。
【００３８】
次に、ｐＭＯＳトランジスタＱＡ１のソース電極Ｓ１の電位が負になると、ｐＭＯＳトランジスタＱＡ１はターン・オフし、ｎＭＯＳトランジスタＱＡ２はターン・オンする。このため、電流はｎＭＯＳトランジスタＱＡ２のドレイン電極Ｄ２からソース電極Ｓ２を流れ、ｐＭＯＳトランジスタＱＡ１のソース電極Ｓ１とドレイン電極Ｄ１間に存在する第１寄生ダイオードＤｐ１を経由して、逆方向に流れる。
【００３９】
（ＤＭＯＳの寄生ダイオード）
図２は、図１に示した第２主半導体素子ＱＡ２の具体的構造の一例として、ｎＭＯＳトランジスタのユニット素子の一部を示す断面図である。実際には、このユニット素子を、半導体チップ上に複数個（例えば、ユニット素子数Ｎ３＝１０００個程度）並列配置することにより、所望の定格電流容量を実現している。
【００４０】
図２に示すｎＭＯＳトランジスタは、ドレイン領域となるｎ＋領域３０８の上に、エピタキシャル成長したドリフト領域となるｎ−領域３０７を配置し、このドリフト領域３０７の表面に、見かけ上２つのｐボディ領域３０６を島状に対向して配置している。図２において、断面図として、見かけ上２つのｐボディ領域３０６が示されているが、紙面の奥で連続していてかまわない。即ち、平面パターン上は、円形若しくは矩形のリング形状（ドーナツ型）で、連続したｐボディ領域３０６を構成してかまわない。ｐボディ領域３０６の表面には、ソース領域となるｎ＋領域３０５が形成されている。ソース領域となるｎ＋領域３０５も、円形若しくは矩形のリング形状（ドーナツ型）で、連続した拡散領域として構成してかまわない。ｐボディ領域３０６の上部及びｐボディ領域３０６に挟まれたドリフト領域３０７の上部にはゲート絶縁膜３０４が配置され、更にゲート絶縁膜３０４の上部に、第２制御電極Ｇ２としてのゲート電極３０３が配置されている。ゲート電極３０３の上部には層間絶縁膜３０２が配置され、この層間絶縁膜３０２中に開口されたコンタクトホールを介して、ｐボディ領域３０６とソース領域３０５を短絡するように、第３主電極Ｓ２としてのソース電極３０１が配置されている。ドレイン領域３０８の裏面には、第４主電極Ｄ２としてのドレイン電極３０９が形成されている。
【００４１】
図２に示す断面図で注目すべきは、このようなＤＭＯＳ構造では、ｐボディ領域３０６とｎ−ドリフト領域３０７との間に、ｐｎ接合構造の第２寄生ダイオードＤｐ２が内在していることである。従って、ＤＭＯＳが動作するバイアス条件とは逆にして、第４主電極（ドレイン電極）３０９を負、第３主電極（ソース電極）３０１を正とするバイアス条件とすれば、この第２寄生ダイオードＤｐ２が導通し、いわゆる逆導通が生じる。
【００４２】
本発明においては、図１に示すように、この第２寄生ダイオードＤｐ２を積極的に電流経路として用いている。図示を省略しているが、ｐチャネルのＤＭＯＳ構造にも同様な第１寄生ダイオードＤＰ１が内在する（第１寄生ダイオードＤＰ１は、図８に例示されている。）。この場合は、図２において、ｐとｎの符号を逆にし、ほぼ同様な位置に、逆の極性で形成される。これらの第１及び第２寄生ダイオードＤＰ１及びＤｐ２は、図２から明らかなように、半導体チップの底面全面に、大面積に形成されているので、オン抵抗が低く、全体としての導通損失は大きくならない。
【００４３】
（ＩＧＢＴの寄生ダイオード）
図３は、図１に示した第２主半導体素子ＱＡ２の他の具体的構造として、コレクタショート型のＩＧＢＴのユニット素子の一部を示す断面図である。実際には、このユニット素子は、半導体チップ上に複数個並列配置され、大電流化を実現している。図３に示すコレクタショート型ＩＧＢＴは、コレクタ電極（第４主電極）３２９の上部にコレクタ領域となるｐ＋領域３２８とｎ＋ショート領域３３７が隣接して、交互に配置し、コレクタショート構造を形成している。このコレクタ領域３２８とｎ＋ショート領域３３７の上に、ドリフト領域となるｎ−領域３０７を配置し、このドリフト領域３０７の表面に２つのｐベース領域３２６を島状に対向して配置している。図２と同様に、図３においても、断面図として、見かけ上２つのｐベース領域３２６が示されているが、紙面の奥で連続していてかまわない。即ち、平面パターン上は、円形若しくは矩形のリング形状（ドーナツ型）で、連続したｐベース領域３２６を構成してかまわない。それぞれのｐベース領域３２６の表面には、エミッタ領域となるｎ＋領域３２５が形成されている。エミッタ領域となるｎ＋領域３２５も、円形若しくは矩形のリング形状（ドーナツ型）で、連続した拡散領域として構成してかまわない。ｐベース領域３２６の上部及びｐベース領域３２６に挟まれたドリフト領域３０７の上部にはゲート絶縁膜３０４が配置され、更にゲート絶縁膜３０４の上部にゲート電極（第２制御電極）３０３が配置されている。ゲート電極３０３の上部には層間絶縁膜３０２が配置され、この層間絶縁膜３０２中に開口されたコンタクトホールを介して、ｐベース領域３２６とエミッタ領域３２５を短絡するようにエミッタ電極（第３主電極）３２１が配置されている。ＩＧＢＴにおいては、ターンオン時にコレクタ領域前面のドリフト領域３０７に電子が蓄積され、この蓄積された電子がｐ＋コレクタ領域３２８からの正孔（ホール）の注入を促進し、ドリフト領域３０７には電子と正孔の２種類のキャリアが存在して、電導度変調を生じる。従って、ドリフト領域３０７を厚くしても、オン抵抗は低く出来るので、高耐圧、低オン抵抗のデバイスとして用いられている。しかし、周知のように、ＩＧＢＴにおいては、ターンオフ時にコレクタ領域前面のドリフト領域３０７に蓄積された電子が再結合により消滅するまで、テール電流が流れ続け、高速のターンオフを妨げている。図３に示すコレクタショート型構造を採用することにより、ＩＧＢＴのコレクタ領域前面のドリフト領域３０７に蓄積された電子は、ｎ＋ショート領域３３７を介して引き抜くことが出来るようになるので、ターンオフ時のテール電流を抑制し、高速動作が可能となる。
【００４４】
このようなコレクタショート型ＩＧＢＴにおいては、図２に示したＤＭＯＳトランジスタと同様に、ｐベース領域３２６とｎ−ドリフト領域３０７との間に、ｐｎ接合構造の第２寄生ダイオードＤｐ２が内在している。従って、コレクタショート型ＩＧＢＴが動作するバイアス条件とは逆バイアスにして、コレクタ電極３２９を負、エミッタ電極３２１を正とするバイアス条件とすればこの寄生ダイオードＤｐ２が導通し、いわゆる逆導通が生じる。図示を省略しているが、ｐチャネルのコレクタショート型ＩＧＢＴにも同様な第１寄生ダイオードＤＰ１が内在する。これらの第１及び第２寄生ダイオードＤＰ１及びＤｐ２を積極的に交流用スイッチングデバイスの電流経路として用いることにより、高電圧を高速に遮断出来る。
【００４５】
（パッケージ構造）
図４は、図１に示した構造に、更に、第１基準半導体素子（ｐＭＯＳトランジスタ）ＱＢ１及び第２基準半導体素子（ｎＭＯＳトランジスタ）ＱＢ２を加えた構成を示す回路図である。第１基準半導体素子ＱＢ１は、第１主半導体素子（ｐＭＯＳトランジスタ）ＱＡ１と並列接続され、第２基準半導体素子ＱＢ２は、第２主半導体素子（ｎＭＯＳトランジスタ）ＱＡ２と並列接続される。
【００４６】
即ち、第１基準半導体素子ＱＢ１は、第１主半導体素子ＱＡ１の第１主電極（ソース電極）ＳＡ１、第１制御電極（第１ゲート電極）ＧＡ１にそれぞれ接続された第５主電極（ソース電極）ＳＢ１、第３制御電極（第３ゲート電極）ＧＢ１と、第６主電極（ドレイン電極）ＤＢ１とを有する。一方、第２基準半導体素子ＱＢ２は、第２主半導体素子ＱＡ２の第３主電極（ソース電極）ＳＡ２、第２制御電極（第２ゲート電極）ＧＡ２にそれぞれ接続された第７主電極（ソース電極）ＳＢ２、第４制御電極（第４ゲート電極）ＧＢ２と、第８主電極（ドレイン電極）ＤＢ２とを有する。そして、第１主半導体素子ＱＡ１の第１主電極ＳＡ１は、交流電源１１２の非接地側に接続され、第２主半導体素子ＱＡ２の第４主電極ＤＡ２は、負荷１０２に接続されている。
【００４７】
ツェナーダイオードＺＤ１は第１主半導体素子（ｐＭＯＳトランジスタ）ＱＡ１の第１ゲート電極（第１制御電極）Ｇ１と第１主電極（ソース電極）ＳＡ１間を，所定の電圧、例えば１２Ｖに保って、ｐＭＯＳトランジスタＱＡ１のゲート絶縁膜に過電圧が印加されようとした場合にこれをバイパスさせる機能を有する。同様に、ツェナーダイオードＺＤ５１は第２主半導体素子（ｎＭＯＳトランジスタ）ＱＡ２の第２ゲート電極（第２制御電極）Ｇ２と第３主電極（ソース電極）ＳＡ２間を１２Ｖに保って、ゲート絶縁膜に過電圧が印加されようとした場合にこれをバイパスさせる機能を有する。
【００４８】
図５は、図４に示した回路構成を具体的に実現するための大電流制御用モジュール（パッケージ）の構造を示した平面図で、図６は、図５のＩ−Ｉ方向に沿った断面図である。この大電流制御用モジュール（パッケージ）は数１００Ａ乃至１０００Ａクラスの交流電流を、異常電流を検知した場合に遮断出来る。図５に示すように、本発明の交流用スイッチングデバイスとなる大電流制御用モジュールは、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２となるＭＯＳトランジスタを搭載した４枚の半導体チップ３５１，３５２，３５３及び３５４をセラミック基板３１の上に搭載し、周辺を円形の低膨張金属製のフランジ３２で囲んでいる。半導体チップ３５１，３５２，３５３及び３５４のそれぞれの上には、第１、第３、第５及び第７主電極となるソース電極パッドＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２、及び第１、第２，第３及び第４制御電極となるゲート電極パッド３９１，３９２，３９３及び３９４が配置されている。
【００４９】
図５及び図６に示すように、セラミック基板３１の上面には電気的に分離された銅板４０１，４０２，４０３，４０４が、下面には銅板４０５が、それぞれ焼結による直接接合法、若しくは銀ローやアルミニウム（Ａｌ）・ロー等のロー付けにより結合している。セラミック基板３１の上面の銅板４０１，４０２，４０３，４０４の外側にはフランジ３２が、同様な直接接合法、若しくロー付け等により結合している。これらのロー付けはチタン（Ｔｉ）等の表面触媒を用いた活性金属法によるロー付けであり、このようなロー付けにより、セラミック基板３１と銅板４０１，４０２，４０３，４０４やフランジ３２との接合面が良好な機械的強度を有して結合出来る。ロー付けの場合は、セラミック基板３１と銅板４０１，４０２，４０３，４０４，４０５及びフランジ３２との接合界面には厚さ２乃至数ミクロンのロー付け層が存在するが図示を省略している。
【００５０】
銅板４０１，４０２，４０３，４０４の上に、それぞれ厚さ１００μｍ程度の半田４２により半導体チップ３５１，３５２，３５３，３５４が半田付けされている。図６に示すように、第１主半導体素子ＱＡ１を搭載した半導体チップ３５１の主面に設けられたソース電極パッドＳＡ１には、複数個配置された半球状の高導電性金属、若しくは半田ボールや銀バンプ等の接続導体３６を介して、モリブデン製のソース電極部材の第１チップ押さえ部６１がバネにより押圧されている。同様に、第１基準半導体素子ＱＢ１を搭載した半導体チップ３５２の主面に設けられたソース電極パッドＳＡ２には、接続導体３６を介して、ソース電極部材の第１チップ押さえ部６１がバネにより押圧されている。図６において紙面の奥に配置され、図示を省略した第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２を搭載した半導体チップ３５３，３５４についても同様である。ソース電極部材の第１チップ押さえ部６１は、図７の鳥瞰図に示すように、絶縁体６３を介して、ソース電極部材の背骨部６４に機械的に接続されている。一方、ソース電極部材の第２チップ押さえ部６２は、ソース電極部材の背骨部６４に直接接続され、所定の電流が流れるように構成されている。
【００５１】
このようにして、ソース電極部材の第１チップ押さえ部６１及び第２チップ押さえ部６２が、４つの半導体チップ３５１，３５２，３５３，３５４のそれぞれのソース電極パッドＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２に圧接して、ソース電極経路が形成されている。セラミックハウジング３８の端部には円環状の低膨張金属製部材３９が銀ロー等のロー付けにより接続されている。そして、この円環状の低膨張金属製部材３９の上部は、フランジ３２の上端部と溶接されている。又、図６に示すように、４つの半導体チップ３５１，３５２，３５３，３５４のそれぞれの主面に設けられたＭＯＳトランジスタのゲート電極パッド３９１，３９２，３９３，３９４には、プローブピン４７が、インシュレータ４８を介して、図示を省略したバネにより押圧されている。
【００５２】
図６に示すように、銅板４０１，４０２，４０３，４０４には４つの半導体チップ３５１，３５２，３５３，３５４のドレインである底面がそれぞれ半田付けされているため、銅板４０１，４０２，４０３，４０４はＭＯＳトランジスタのドレイン電極配線部となっている。この銅板４０１，４０２，４０３，４０４の一部から銅の丸棒からなる第２、第４、第６及び第８電極となるドレイン電極ＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２が半田付けにより立設されている。図７に示すように、ドレイン電極ＤＡ１は、ソース電極部材の背骨部６４を貫通し、背骨部６４の上部において、背骨部６４と半田付けされる。ドレイン電極ＤＡ２，ＤＢ１，ＤＢ２は、セラミックハウジング３８を貫通して外部に突出している。又、図７に示すように、ソース電極部材の背骨部６４の上に銅の丸棒からなる中間端子Ｐが立設され、セラミックハウジング３８を貫通して外部に突出している。第１チップ押さえ部６１の上には、銅の丸棒からなるソース電極Ｓ１が立設され、セラミックハウジング３８を貫通して外部に突出している。ドレイン電極ＤＡ２，ＤＢ１，ＤＢ２はセラミックハウジング３８に銀ローやアルミ・ロー等のロー付けにより立設された銅のキャップ形状のドレイン電極によりカシメにより結合される。同様に、ソース電極Ｓ１はセラミックハウジング３８に銀ローやアルミ・ロー等のロー付けにより立設された銅のキャップ形状のソース電極によりカシメにより結合される。更に、プローブピン４７に接続された複数ゲート配線は、それぞれセラミックハウジング３８にロー付けにより立設された銅のキャップ形状のゲート電極によりカシメにより結合される。
【００５３】
図５乃至図７に示すパッケージ構造によれば、フランジ３２の下の端部をセラミック基板３１とロー付けされ、上の端部をフランジ３２に溶接接続された低膨張金属製部材３９を介して、セラミックハウジング３８にロー付けされ、気密空間を構成している。更に、セラミックハウジング３８の上に突出しているドレイン電極ＤＡ２，ＤＢ１，ＤＢ２、ソース電極Ｓ１、ゲート配線の貫通口をキャップ形状のドレイン電極、ソース電極、ゲート電極によりロー付けにより気密的に塞ぐことが可能である。これによって、耐湿性を極めて高くすることが出来、内部に湿気や腐食性ガスなどの侵入を完全に防止して、４つの半導体チップ３５１，３５２，３５３，３５４の故障を防止し、その信頼性を著しく高めることが出来る。
【００５４】
更に、半導体チップ３５１，３５２，３５３，３５４のそれぞれのソース電極パッドＳＡ１，ＳＡ２，ＳＢ１，ＳＢ２は、アルミワイヤなどのボンディングワイヤを用いずに、接続導体３６を介して、第１チップ押さえ部６１及び第２チップ押さえ部６２を圧接している。又、半導体チップ３５１，３５２，３５３，３５４の裏面のドレイン電極層は、銅板４０１，４０２，４０３，４０４への半田付けされている。このため、各電極経路の通電容量は極めて大きな値を確保出来る。このような通電容量の大きな導電部材により大電流制御用モジュールを構成する電極経路が形成されているため、交流用スイッチングデバイスのパワーサイクル耐量を著しく向上させることが出来る。
【００５５】
（集積化構造）
図８は、図４に示した回路構成をモノリシックに集積化する場合の一例を示す断面図である。図８に示すように、本発明の実施の形態に係る交流用スイッチングデバイスは、台基板５０１上にＳＯＩ酸化膜（埋め込み絶縁膜）５０２を介して真性（ｉ型）半導体領域３６７，３５７，３７７，３４７を形成したＳＯＩ構造を基礎とし、絶縁分離構造を構成している。
【００５６】
即ち、底面の誘電体５０２及び側面の素子分離領域で分離された島状のｉ型半導体領域３６７，３５７，３７７，３４７を有し、この半導体領域３６７，３５７，３７７，３４７中に、それぞれ第１基準半導体素子ＱＢ１、第１主半導体素子ＱＡ１、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２が形成されている。なお、図８においては、島状のｉ型半導体領域３５７中にＮ１個の第１のユニット素子（単位セル）からなる第１主半導体素子ＱＡ１が、島状のｉ型半導体領域３６７中にＮ２個の第１のユニット素子から第１基準半導体素子ＱＢ１が形成されている。しかし、簡単化のため、そのうちの、それぞれの一個のユニット素子（単位セル）を図示している。同様に、島状のｉ型半導体領域３７７中には、Ｎ３個の第２のユニット素子からなる第２主半導体素子ＱＡ２が、島状のｉ型半導体領域３４７中にはＮ４個の第２のユニット素子からなる第２基準半導体素子ＱＢ２が形成されている。しかし、そのうちの、それぞれの一個のユニット素子（単位セル）が図示されていることに留意すべきである。島状のｉ型半導体領域３６７，３５７，３７７，３４７は、真性半導体領域の他、ｎ−型（ν型）若しくはｐ−型（π型）の領域でもかまわない。即ち、極僅かなｐ型若しくはｎ型のドーパントが含まれていても、不純物密度１×１０１１ｃｍ−３〜５×１０１２ｃｍ−３程度以下の、実質的にｉ型と見なせる領域であれば良い（以下において、この実質的にｉ型と見なせる領域を含めて「ｉ型半導体領域」という。）。更に、不純物密度５×１０１２ｃｍ−３〜５×１０１４ｃｍ−３程度であっても、動作時に、ほぼ完全に空乏化すれば、ｉ型半導体領域と等価な領域である。
【００５７】
図８に示す素子分離領域は、ＳＯＩ酸化膜（埋め込み絶縁膜）５０２に達するまで深く形成されたトレンチを用いて形成されている。即ち、このトレンチの側壁に形成されたトレンチ側壁絶縁膜５０３と、更にトレンチ側壁絶縁膜５０３に挟まれた半絶縁性ポリシリコン（ＳＩＰＯＳ）５０４から構成されている。島状のｉ型半導体領域３６７，３５７，３７７，３４７の底部には、それぞれ、ｐ＋埋め込みドレイン領域３６８、ｐ＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン領域３０８、ｎ＋埋め込みドレイン領域３４８が形成されている。これらのｐ＋埋め込みドレイン領域３６８、ｐ＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン領域３０８、ｎ＋埋め込みドレイン領域３４８に対しては、それぞれｐ＋シンカー３６９、ｐ＋シンカー３５９、ｎ＋シンカー３１９、ｎ＋シンカー３４９が設けられ、半導体チップの表面に導かれている。なお、第１主半導体素子ＱＡ１は、島状のｉ型半導体領域３５７中に配置されたＮ１（例えば、Ｎ１＝１０００）個のユニット素子から、第２主半導体素子ＱＡ２は、島状のｉ型半導体領域３７７中に配置されたＮ３個の第２のユニット素子から構成されるので、ｐ＋シンカー３５９、ｎ＋シンカー３１９等は、それぞれのユニット素子毎に取り出してもかまわないが、複数のグループに分け、グループ毎にｐ＋シンカー３５９、ｎ＋シンカー３１９等を取り出すようにすれば、チップ上の集積度は向上する。しかし、ｐ＋シンカー３５９、ｎ＋シンカー３１９等をそれぞれのユニット素子毎に取り出す方がオン抵抗は低くなる。低いオン抵抗を実現するためには、島状のｉ型半導体領域３６７，３５７，３７７，３４７の底部に配置されたｐ＋埋め込みドレイン領域３６８、ｐ＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン領域３０８、ｎ＋埋め込みドレイン領域３４８のそれぞれの下に、下敷き金属層を更に設ければ良い。
【００５８】
下敷き金属層としては、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これらのシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）等が使用出来る。或いはこれらのシリサイドを用いたポリサイドで下敷き金属層を構成しても良い。
【００５９】
図８に示すように、第１基準半導体素子ＱＢ１となるｐＭＯＳトランジスタは、ドレイン領域となるｐ＋埋め込み領域３６８の上に、ｉ型半導体領域３６７をドリフト領域とし、このドリフト領域３６７の表面に、ｎボディ領域３６６を島状に配置している。ｎボディ領域３６６の表面には、ソース領域となるｐ＋領域３６５が形成されている。ｎボディ領域３６６の上部及びｎボディ領域３６６に挟まれたドリフト領域３６７の上部にはゲート絶縁膜３６４が配置され、更にゲート絶縁膜３６４の上部に第３制御電極（第３ゲート電極）３６３が配置されている。ゲート電極３６３の上部には層間絶縁膜３０２が配置され、この層間絶縁膜３０２中に開口されたコンタクトホールを介して、ｎボディ領域３６６とソース領域３６５を短絡するように第５主電極（ソース電極）３６１が配置されている。ｐ＋埋め込みドレイン領域３６８に接続したｐ＋シンカー３６９には第６主電極（ドレイン電極）３７０が形成されている。
【００６０】
第１主半導体素子ＱＡ１となるｐＭＯＳトランジスタは、ドレイン領域となるｐ＋埋め込み領域３５８の上に、ｉ型半導体領域３５７をドリフト領域とし、このドリフト領域３５７の表面に、ｎボディ領域３５６を島状に配置している。ｎボディ領域３５６の表面には、ソース領域となるｐ＋領域３５５が形成されている。ｎボディ領域３５６の上部及びｎボディ領域３５６に挟まれたドリフト領域３５７の上部にはゲート絶縁膜３５４が配置され、更にゲート絶縁膜３５４の上部に第１制御電極（第１ゲート電極）３５３が配置されている。ゲート電極３５３の上部には層間絶縁膜３０２が配置され、この層間絶縁膜３０２中に開口されたコンタクトホールを介して、ｎボディ領域３５６とソース領域３５５を短絡するように第１主電極（ソース電極）３５１が配置されている。ｐ＋埋め込みドレイン領域３５８に接続したｐ＋シンカー３５９には、第２主半導体素子ＱＡ２のソース電極３０１が延長形成され、ｐ＋埋め込みドレイン領域３５８と第２主半導体素子ＱＡ２のソース電極３０１とを互いに接続している。従って、第２主半導体素子ＱＡ２のソース電極３０１は、第２主電極（ドレイン電極）と接続する中間端子配線Ｐを構成している。又、図示を省略しているが、第１基準半導体素子ＱＢ１のソース電極３６１と第１主半導体素子ＱＡ１のソース電極３５１とは紙面の奥の方で互いに接続されている。
【００６１】
第２主半導体素子ＱＡ２となるｎＭＯＳトランジスタは、ドレイン領域となるｎ＋領域３０８の上に、ｉ型半導体領域３７７をドリフト領域とし、このドリフト領域３７７の表面に、ｐボディ領域３０６を島状に配置している。ｐボディ領域３０６の表面には、ソース領域となるｎ＋領域３０５が形成されている。ｐボディ領域３０６の上部及びｐボディ領域３０６に挟まれたドリフト領域３７７の上部にはゲート絶縁膜３０４が配置され、更にゲート絶縁膜３０４の上部に第２制御電極（第２ゲート電極）３０３が配置されている。ゲート電極３０３の上部には層間絶縁膜３０２が配置され、この層間絶縁膜３０２中に開口されたコンタクトホールを介して、ｐボディ領域３０６とソース領域３０５を短絡するように第１主電極（ソース電極）となる中間端子配線３０１が配置されている。ｎ＋埋め込みドレイン領域３０８に接続したｎ＋シンカー３１９には第４主電極（ドレイン電極）３１０が形成されている。
【００６２】
第２基準半導体素子ＱＢ２となるｎＭＯＳトランジスタは、ドレイン領域となるｎ＋領域３４８の上に、ｉ型半導体領域３４７をドリフト領域とし、このドリフト領域３４７の表面に、ｐボディ領域３４６を島状に配置している。ｐボディ領域３４６の表面には、ソース領域となるｎ＋領域３４５が形成されている。ｐボディ領域３４６の上部及びｐボディ領域３４６に挟まれたドリフト領域３４７の上部にはゲート絶縁膜３４４が配置され、更にゲート絶縁膜３４４の上部に第４制御電極（第４ゲート電極）３４３が配置されている。ゲート電極３４３の上部には層間絶縁膜３０２が配置され、この層間絶縁膜３０２中に開口されたコンタクトホールを介して、ｐボディ領域３４６とソース領域３４５を短絡するように第７主電極（ソース電極）３４１が配置されている。図示を省略しているが、ｎ＋埋め込みドレイン領域３４８には、ｎ＋シンカーが接続され、ｎ＋シンカーに第８主電極（ドレイン電極）が接続されている。又、図示を省略しているが、第２基準半導体素子ＱＢ２のソース電極３４１と第２主半導体素子ＱＡ２のソース電極３０１とは紙面の奥の方で互いに接続されている。
【００６３】
そして、既に図２を用いて説明したように、第１主半導体素子ＱＡ１のｎボディ領域３５６とｐ＋埋め込みドレイン領域３６８との間に、ｐｎ接合構造の第１寄生ダイオードＤＰ１が内在している。更に、第２主半導体素子ＱＡ２のｐボディ領域３０６とｎ＋埋め込みドレイン領域３０８との間に、ｐｎ接合構造の第２寄生ダイオードＤｐ２が内在している。従って、ドレイン電極３１０を負、中間端子配線Ｐを正とするバイアス条件とすれば寄生ダイオードＤｐ２が導通し、中間端子配線Ｐを正、ソース電極３５１を負とするバイアス条件とすれば寄生ダイオードＤｐ１が導通する。
【００６４】
図８に示す交流用スイッチングデバイスは、以下のようにすれば製造出来る。
【００６５】
（ａ）台基板５０１としては不純物密度５×１０１２ｃｍ−３〜１×１０１５ｃｍ−３程度で厚さ２５０〜６００μｍのｐ型シリコン基板を用い、この表面に熱酸化法又はＣＶＤ法等により厚さ１〜１０μｍの埋め込み絶縁膜（ＳＯＩ酸化膜）５０２を形成し、その表面を鏡面に研磨する。３μｍ程度以上の厚い埋め込み絶縁膜（ＳＯＩ酸化膜）５０２を形成するには、高圧酸化法等を用いても良い。
【００６６】
（ｂ）次に、不純物密度１×１０１１ｃｍ−３〜５×１０１２ｃｍ−３程度以下の、実質的にｉ型と見なせるシリコン基板（以下において「ｉ型基板」という。）の表面に、フォトリソグラフィー法、及びイオン注入法等を用いて、選択的に、ｐ＋埋め込みドレイン領域３６８、ｐ＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン領域３０８、ｎ＋埋め込みドレイン領域３４８を形成する。そして、ｐ＋埋め込みドレイン領域３６８、ｐ＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン領域３０８、ｎ＋埋め込みドレイン領域３４８の形成された面を、ＳＯＩ酸化膜５０２に接するようにして、ｉ型基板とｐ型シリコン（台基板）１とを貼り合わせる。又、ＳＤＢ法は電圧をかけて熱処理する陽極接合法でも良い。ＳＤＢ法による貼り合わせ後、ｉ型基板は所望の厚み、例えば１〜３０μｍになるように研磨し、その厚みを調整すれば良い。なお、低いオン抵抗を実現するためにｐ＋埋め込みドレイン領域３６８、ｐ＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン領域３０８、ｎ＋埋め込みドレイン領域３４８のそれぞれに下敷き金属層を設ける場合は、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属をＣＶＤ、スパッタリング、真空蒸着で堆積すれば良い。或いは、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等を堆積後、更に所定の温度でアニール（シリサイド化）を行い、ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２等のシリサイドを形成しても良い。シリサイドは、ＣＶＤやスパッタリングで直接形成も可能である。更に、ポリシリコンのＣＶＤを併用して、これらのシリサイドを用いたポリサイドを構成し、下敷き金属層を構成しても良い。そして、この下敷き金属層とＳＯＩ酸化膜５０２とが接するようにして、ｉ型基板とｐ型シリコン（台基板）１とをＳＤＢ法により貼り合わせれば良い。
【００６７】
（ｃ）その後、厚みが調整されたｉ型基板の表面を、化学的エッチングし、表面のダメージ層を除去する。そして、この表面に熱酸化法により厚さ０．３〜１μｍの酸化膜を形成する。そして、フォトリソグラフィー法を用いて、この酸化膜３４に、図８に示すよう素子分離領域に対応した格子状の開口部パターンを形成する。格子状の開口部パターンは、フォトリソグラフィーにより、ｐ＋埋め込みドレイン領域３６８、ｐ＋埋め込みドレイン領域３５８、ｎ＋埋め込みドレイン領域３０８、ｎ＋埋め込みドレイン領域３４８のパターンにマスク合わせをして、対応するフォトレジストのマスクをパターニングすれば良い。そして、このフォトレジストのマスクを利用して、まず、ＣＦ４等を用いたＲＩＥ法、若しくはＥＣＲエッチング法等により酸化膜をエッチングする。そして、酸化膜のエッチングに用いたフォトレジストを除去し、酸化膜をマスクとして、ｉ型基板をＣＦ４＋Ｏ２、ＳＦ６＋Ｏ２、ＳＦ６＋Ｈ２、ＣＣｌ４、或いはＳｉＣｌ４等を用いたＲＩＥ法、マイクロ波プラズマエッチ法、若しくはＥＣＲエッチング法等によりエッチングし、ｉ型基板中に素子分離用トレンチ（溝）を形成する。下敷き金属層を設けた場合は、下敷き金属層を貫通して素子分離用トレンチ（溝）を形成する。
【００６８】
（ｄ）次に、熱酸化法により、素子分離用トレンチの内壁にトレンチ側壁絶縁膜（酸化膜）５０３を形成する。その後、不純物を添加しない多結晶シリコン、或いは酸素を添加した半絶縁性ポリシリコン等をＣＶＤすることにより素子分離用トレンチの内部を埋め込み、化学的機械研磨(CMP)等により表面を平坦化し、多結晶シリコン等を埋め込み、素子分離領域を形成する。この結果、互いに独立したｉ型半導体領域３６７，３５７，３７７，３４７，....が形成される。
【００６９】
（ｅ）この後は、標準的なＣＭＯＳプロセスで、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタを形成すれば良い。これらの公知のＩＣプロセスの説明は省略する。なお、標準的なＣＭＯＳプロセスで行われるように、選択的なイオン注入と、その後のドライブイン・アニール等を用いて、ｉ型半導体領域３６７，３５７にｐウェルを、ｉ型半導体領域３７７，３４７にｎウェルを形成してもかまわない。しかし、動作の本質に変わらないので、ｉ型半導体領域３６７，３５７，３７７，３４７をそのままドリフト領域として使用出来る。ｉ型半導体領域３６７，３５７，３７７，３４７をそのままドリフト領域として使用すれば、工程数が削減出来るので好ましい。
【００７０】
なお、上記説明は絶縁分離構造の場合であるが、接合分離構造でも、従来周知の半導体製造技術を応用し、同様な構造を製造出来ることは勿論である。
【００７１】
（パワーＩＣの回路）
図９は本発明の実施の形態に係るパワーＩＣの回路図である。本発明のパワーＩＣはｐＭＯＳトランジスタ（第１主半導体素子ＱＡ１）のドレイン電極（第２主電極）とｎＭＯＳトランジスタ（第２主半導体素子ＱＡ２）のソース電極（第３主電極）を接続したものである。交流電源１１２の接地される側に第２主半導体素子ＱＡ２のドレイン電極（第４主電極）を接続し、接地しない側に第１主半導体素子ＱＡ１のソース電極（第１主電極）を接続する。又、負荷１０２は接地と第２主半導体素子ＱＡ２のドレイン電極の間に接続される。ツェナーダイオードＺＤ１は第１主半導体素子ＱＡ１の第１制御電極（第１ゲート電極）とソース電極Ｓ間を１２Ｖに保って、ゲート絶縁膜に過電圧が印加されようとした場合にこれをバイパスさせる機能を有する。ツェナーダイオードＺＤ５１は第２主半導体素子ＱＡ２の第２制御電極（第２ゲート電極）とソース電極ＳＡ間を１２Ｖに保って、ゲート絶縁膜に過電圧が印加されようとした場合にこれをバイパスさせる機能を有する。抵抗Ｒ８は第１ゲート電極と接地の間で電位差を生じさせるための抵抗であり、スイッチＳＷ２をオンすることで抵抗Ｒ８を接地する。Ｒ５８は第２ゲート電極と接地の間で電位差を生じさせるための抵抗であり、スイッチＳＷ２をオンすることでＲ５８を接地する。
【００７２】
図９に示すように、本発明のパワーＩＣにおいては、第１主半導体素子ＱＡ１と同型で電流容量の小さいＭＯＳトランジスタ（第１基準半導体素子ＱＢ１）が、第１主半導体素子ＱＡ１のソース電極、ゲート電極に接続されている。又第２主半導体素子ＱＡ２と同型で電流容量の小さいＭＯＳトランジスタ（第２基準半導体素子ＱＢ２）が、第２主半導体素子ＱＡ２のソース電極、ゲート電極に接続され、ドレイン電極が基準抵抗Ｒrに接続されている。例えば、第１主半導体素子ＱＡ１をＮ１個の第１のユニット素子（単位セル）から構成し、第１基準半導体素子ＱＢ１を、Ｎ２個の第１のユニット素子から構成し、Ｎ１≫Ｎ２とすれば良い。又、第２主半導体素子ＱＡ２をＮ３個の第２のユニット素子から構成し、第２基準半導体素子ＱＢ２を、Ｎ４個の第２のユニット素子から構成し、Ｎ３≫Ｎ４とすれば良い。即ち、第１主半導体素子ＱＡ１及び第２主半導体素子ＱＡ２を、それぞれ複数個のユニット素子が並列接続されたマルチ・チャネル構造により所定の定格電流容量を実現したパワーデバイスとして構成し、第１基準半導体素子ＱＢ１及び第２基準半導体素子ＱＢ２の電流容量が、主半導体素子の電流容量よりも小さくなるように、それぞれの半導体素子を構成する並列接続のユニット素子数を調整して、分流比Ｎ１：Ｎ２、若しくは分流比Ｎ３：Ｎ４を決めれば良い。例えば、第１基準半導体素子ＱＢ１のユニット素子数Ｎ２＝１に対して、第１主半導体素子ＱＡ１のユニット素子数Ｎ１＝１０００となるように構成することにより、第１基準半導体素子と第１主半導体素子のチャネル幅Ｗの比を１：１０００として分流比を決めることが出来る。第２基準半導体素子と第２主半導体素子のチャネル幅Ｗについても、同様に決めることが可能である。
【００７３】
第１の比較器ＣＭＰ１の“＋”入力端子は抵抗Ｒ１を介して第１主半導体素子ＱＡ１の第２主電極（ドレイン電極）に接続され、“−”入力端子は抵抗Ｒ２を介して第１基準半導体素子ＱＢ１の第６主電極（ドレイン電極）に接続されている。第２の比較器ＣＭＰ２も同様に、“＋”入力端子は抵抗Ｒ７２を介して第２主半導体素子ＱＡ２の第４主電極（ドレイン電極）に接続され、“−”入力端子は抵抗Ｒ７１を介して第２基準半導体素子ＱＢ２の第８主電極（ドレイン電極）に接続されている。
【００７４】
第１主電極Ｓと第１の比較器ＣＭＰ１の電源端子（高電位側）の間には第１のトランジスタＱ１が接続され、第１の比較器ＣＭＰ１の電源端子（低電位側）のと接地電位間には抵抗Ｒ９が接続されている。一方、第２主電極ＤＡと第２の比較器ＣＭＰ２の電源端子（低電位側）の間には、第２のトランジスタＱ７１が、第２の比較器ＣＭＰ２の電源端子（高電位側）と接地電位間には抵抗Ｒ５９が接続されている。そして、第１の比較器ＣＭＰ１の電源端子には、第３のトランジスタＱ２のエミッタ電極を、第１の比較器ＣＭＰ１の出力端子には第３のトランジスタＱ２のベース電極が接続されている。同様に、第２の比較器ＣＭＰ２の電源端子には、第４のトランジスタＱ７２のエミッタ電極が、第２の比較器ＣＭＰ２の出力端子には第４のトランジスタＱ７２のベース電極が接続されている。このようにして、第１の比較器ＣＭＰ１の出力端子は第３のトランジスタＱ２を介して、第１主半導体素子ＱＡ１と第１基準半導体素子ＱＢ１の第１及び第３ゲート電極に接続されている。同様に、第２の比較器ＣＭＰ２の出力端子は、第４のトランジスタＱ７２を介して、第２主半導体素子ＱＡ２と第２基準半導体素子ＱＢ２の第２及び第４ゲート電極に接続されている。
【００７５】
そして、第３のトランジスタＱ２のコレクタ電極には、逆流防止ダイオードＤ４が接続され、この逆流防止ダイオードＤ４には、オン／オフ積算回路８０１が接続されている。
【００７６】
図９に示すように、本発明のパワーＩＣは、更に、第１主電極Ｓと接地電位ＧＮＤ間に接続された４個のダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ１４からなるブリッジ回路を更に有する。そして、このブリッジ回路の２つの中点間には、電源コンデンサＣ４が接続されている。更に、この電源コンデンサＣ４の両端間には、電源抵抗Ｒ３３と、電源ツェナーダイオードＺＤ４とからなる直列回路とが更に接続されている。電源ツェナーダイオードＺＤ４の両端の電位は、オン／オフ積算回路８０１の電源電圧として用いられる。
【００７７】
（パワーＩＣの動作）
次に、本発明の実施の形態に係るパワーＩＣの動作を図９の回路図を用いて説明する。
【００７８】
１．交流電圧Ｖ０が接地電位（ＧＮＤ）に対してプラス側にある時の動作：
（a）交流電圧Ｖ０は、実効値１００Ｖ、周波数５０Ｈｚの商用電圧とし、交流電源１１２の片側は接地されているものとする。まず、スイッチＳＷ２をオンすると、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２のゲート電極はスイッチＳＷ２、抵抗Ｒ８、Ｒ５８等を介して接地される。交流電源１１２の非接地側がプラス側に上昇すると、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２のゲート電極の電位は、ソース電極の電位に対して、いずれも低下する。このため、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１はｐチャネルのためターン・オンする。一方、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２は、ｎチャネルのためターン・オフする。その結果、電流は交流電源１１２の非接地側から、第１主半導体素子ＱＡ１、第２主半導体素子ＱＡ２の寄生ダイオード、負荷１０２を介して、交流電源１１２の接地電位（ＧＮＤ）側へ流れる。
【００７９】
（b）第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ１のゲート電極の電位は、ソース電極の電位に対して、次第に下降する。しかし、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１のソース・ゲート間の電位差はツェナー・ダイオードＺＤ１により、クランプされ、ツェナー・ダイオードＺＤ１のツェナー電圧１２Ｖ以上にはならない。
【００８０】
（c）交流電源１１２の非接地側から、抵抗Ｒ１１，Ｒ１０，ダイオードＤ７を介してツェナー・ダイオードＺＤ３に電源電圧Ｖ０が印加される。電源電圧Ｖ０が、上昇し、ツェナー・ダイオードＺＤ３の両端に印加される電圧が、ツェナー電圧８０Ｖ以上になると、ツェナー・ダイオードＺＤ３が導通する。このため、バイポーラトランジスタＱ１のベース電流が流れ、バイポーラトランジスタＱ１はターン・オンする。このため、第１の比較器ＣＭＰ１に電源が印加され過電流判定機能が動作し始める。そして、バイポーラトランジスタＱ１→ツェナー・ダイオードＺＤ２→抵抗Ｒ９→ＧＮＤの経路で電流が流れるため、第１の比較器ＣＭＰ１の両端の電位差はツェナー・ダイオードＺＤ２のツェナー電圧１２Ｖにクランプされる。電源電圧Ｖ０の残りの電圧Ｖ０−１２Ｖは抵抗Ｒ９の両端に掛かる。
【００８１】
（d）第１の比較器ＣＭＰ１の入力端子の電位をＶ２，Ｖ３とすると、Ｖ２、Ｖ３はダイオードＤ２，Ｄ３により、ツェナー・ダイオードＺＤ２のアノード電位にクランプされる。Ｖ２はツェナー・ダイオードＺＤ２アノード電位より、ダイオードＤ２の順方向電圧降下分０．７Ｖ低い電位までは下がるがそれ以下にはならない。バイポーラトランジスタＱ１のオン電圧を０．３Ｖとすると、ツェナー・ダイオードＺＤ２のツェナー電圧は１２Ｖだから、
Ｖ２＝Ｖ0−０．３Ｖ−１２Ｖ−０．７Ｖ＝Ｖ0−１３Ｖ…（１）
となる．Ｖ３は抵抗Ｒ３による電圧降下分だけＶ２より低い電位にクランプされる。従って、入力端子電位Ｖ２，Ｖ３がダイオードＤ２、Ｄ３によりクランプされているときはＶ２＞Ｖ３となり、第１の比較器ＣＭＰ１の出力は”Ｈ”に維持される。この状態ではバイポーラトランジスタＱ２のベース電流が流れないのでバイポーラトランジスタＱ２はオフ状態となる。
【００８２】
（e）第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１のそれぞれのドレイン電極ＤＡ、ＤＢの電位ＶＤＡ，ＶＤＢがツェナー・ダイオードＺＤ２アノードより高くなると第１の比較器ＣＭＰ１は過電流判定を開始する。第１基準半導体素子ＱＢ１のドレイン電極ＤＢ→抵抗Ｒ２→抵抗Ｒ６→ダイオードＤ１→抵抗Ｒ８→スイッチＳＷ２→ＧＮＤの経路で流れる電流により、抵抗Ｒ２に電圧降下が発生し、ＶＤＡ＝ＶＤＢであっても、第１の比較器ＣＭＰ１は（”＋”入力端子の電位）＞（”−”入力端子の電位）となる。上述したように第１主半導体素子ＱＡ１のユニット素子の個数をＮ１、第１基準半導体素子ＱＢ１のユニット素子の個数をＮ２とし、Ｎ１＞Ｎ２（例えば、Ｎ１：Ｎ２＝１０００：１）となるように構成している。従って、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１のオン抵抗をそれぞれＲonＡ１、ＲonＢ１とし、ｐチャネルＭＯＳトランジスタ（ユニット素子）１個のオン抵抗をＲuとすると、
ＲonA1＝Ｒu／Ｎ１                             …（２）
ＲonB1＝Ｒu／Ｎ２                             …（３）
となる。第１主半導体素子ＱＡ１と交流電源１１２（接地側）間の抵抗は正常状態では負荷抵抗ＲLと配線抵抗ＲIとインダクタンス等価抵抗ＲXを足し合わせたものである。これを全負荷抵抗ＲＴとすると、
ＲT＝ＲL＋ＲI＋ＲX                          …（４）
のように表される。ここで、インダクタンス等価抵抗ＲXは、配線インダクタンスにより、負荷電流の変化に伴い発生する誘起電圧を抵抗に換算したものである。インダクタンス等価抵抗ＲXは電流が増カロしているときは正で、減少しているときは負となる。全負荷抵抗ＲＴは負荷及び配線が正常である限り、部品間のバラツキはあるものの、ある特定の範囲の値を示す。負荷抵抗ＲLが短絡故障するか、配線が短絡接地、又は不完全短絡接地（有限な抵抗値を介した接地）すると全負荷抵抗ＲＴは正常状態のときより小さくなる。正常状態を逸脱した過負荷状態の範囲内で、正常状態に近いところの抵抗値をＲＬｉｍとすると、（正常状態の全負荷抵抗ＲＴ）＞ＲＬｉｍとなる．全負荷抵抗ＲＴがＲＬｉｍより小さくなったときを過負荷と判定する。第１の比較器ＣＭＰ１が過負荷判定を行う交流電圧Ｖ０の範囲、即ち、８０Ｖ＜Ｖ０＜１４１Ｖにおいて、負荷抵抗ＲLがＲＬｉｍに等しいときに第１主半導体素子ＱＡ１を流れる電流値をlＤＬｉｍとすると、第２主半導体素子ＱＡ２の寄生ダイオードＤp2のオン抵抗は無視出来る程度に小さいから、
lDLim＝（Vo-ＲonA1）／ＲLim≒Ｖ0／RLim          …（５）
となる。このときの第１主半導体素子ＱＡ１のドレイン・ソース間電圧をＶＳＤＡとすると、
ＶSDA＝lDLim×ＲonA1＝Ｖ0／ＲLim×Ｒu／Ｎ１  …（６）
となる。一方、第１基準半導体素子ＱＢ１を流れる電流値をＩＤＢ１とすると、
ＩＤＢ１＝（Ｖ０−ＲonＢ１−ＶＦＤ)／Ｒr≒Ｖ０／Ｒr    …（７）
となる。ここで、ＶＦＤは、第１基準半導体素子ＱＢ１のドレイン電極に接続されたダイオードＤ８の順方向電圧降下電圧（オン電圧）である。第１基準半導体素子ＱＢ１のドレイン・ソース間電圧をＶＳＤＢとすると、
ＶSDB＝ＩDB1×ＲonB1＝Ｖ0／Ｒr×Ｒu／Ｎ２    …（８）
となる。ＶＳＤＡ＝ＶＳＤＢとなるように基準抵抗Ｒrを設定すると（６）式、（８）式より、
Ｖ0／ＲLiｍ×Ｒu／Ｎ１＝Ｖ0／Ｒr×Ｒu／Ｎ2  …（９）
∴Ｒr＝Ｎ１／Ｎ２×RLim＝１０００×ＲLim       …（１０）
となる。即ち、（１０）式を満足するように基準抵抗Ｒrを設定すると正常状態ではＶＳＤＡ＜ＶＳＤＢとなり、過負荷状態（配線又は負荷の異常状態）ではＶＳＤＡ＞ＶＳＤＢとなる。第１主半導体素子ＱＡ１と第１基準半導体素子ＱＢ１のソース間、ゲート間が結合されているので、正常状態ではＶＤＡ＞ＶＤＢとなり、異常状態ではＶＤＡ＜ＶＤＢとなる。従って第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１のドレイン電位ＶＤＡ、ドレイン電位ＶＤＢを比較することにより、負荷及び配線が正常か否かを判定出来ることになる。
【００８３】
（f）第１主半導体素子ＱＡ１に正常電流が流れている間はＶＤＡ＞ＶＤＢとなり、第１の比較器ＣＭＰ１の出力は”Ｈ”となる。バイポーラトランジスタＱ２はオフとなり、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１はオンし続ける。第１主半導体素子ＱＡ１に過電流が流れてＶＤＡ＜ＶＤＢとなり、第１の比較器ＣＭＰ１の出力が”Ｌ”になると、バイポーラトランジスタＱ２がターン・オンし、第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ１のゲートはソースより約０．６Ｖ低い電圧にクランプされ第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１がオフ動作に入る。このとき、第１の比較器ＣＭＰ１の”−”入力端子に接続された抵抗Ｒ６を流れる電流が減少するため、抵抗Ｒ２の電圧降下が小さくなり、”−”入力端子の電位が上がることにより、ヒステリシス効果が発生する。（g）第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１がオフ動作に入っても過負荷状態にあるときはＶＤＡ＜ＶＤＢが維持されるので、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１はオフ状態を続け、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１のソース・ドレイン間の電位差が拡大する。これに伴い、第１の比較器ＣＭＰ１の入力端子電位Ｖ２，Ｖ３は低下して行き、ダイオードＤ２，Ｄ３によりツェナー・ダイオードＺＤ２のアノード側電位にクランプされる。これにより第１の比較器ＣＭＰ１の出力は”Ｌ”から”Ｈ”に変わり、バイポーラトランジスタＱ２はオフに向かう。第１の比較器ＣＭＰ１はオープンコレクタの比較器を用いているので、第１の比較器ＣＭＰ１の出力が”Ｈ”であっても、コンデンサＣ１の充電電流が流れる間はバイポーラトランジスタＱ２のベース電流が流れ、バイポーラトランジスタＱ２はオンを続ける。コンデンサＣ１が充電され、バイポーラトランジスタＱ２がターン・オフする頃にはドレイン電位ＶＤＡ、ドレイン電位ＶＤＢはＧＮＤ電位近くまで低下する．即ち第１の比較器ＣＭＰ１の出力が反転してから、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１がターン・オンするまでに時間差を設けている．
（h）バイポーラトランジスタＱ２がターン・オフすると、第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ１のゲート電極の電位は下降し、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１はターン・オンする。従って、ドレイン電位ＶＤＡ、ドレイン電位ＶＤＢは上昇に転じる。ドレイン電位ＶＤＡ、ドレイン電位ＶＤＢがツェナー・ダイオードＺＤ２のアノード電位を上回ると、負荷が過負荷状態にあれば再度第１の比較器ＣＭＰ１の出力は”Ｌ”になる。このため、バイポーラトランジスタＱ２がターン・オンし、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１はオフ動作に入る。このようにして、Ｖ０＞８０Ｖの範囲で過負荷状態が続けば、第１主半導体素子ＱＡ１，第１基準半導体素子ＱＢ１は、オン／オフ動作を繰り返す。
【００８４】
２．交流電圧Ｖ０が接地電位に対してマイナス側にあるときの動作：
上述の交流電圧Ｖ０がプラス側にあるときの動作とほぼ対称的に動作する。第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１に対応するのが、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２であるが、交流電圧Ｖ０が接地電位に対してマイナスとなるため、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１がｐチャネルＭＯＳトランジスタであるのに対し、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２はｎチャネルＭＯＳトランジスタとなる．又、バイポーラトランジスタＱ１，Ｑ２に対応するのがバイポーラトランジスタＱ７１、Ｑ７２であるが、前者がｐｎｐバイポーラトランジスタであるのに対し、後者はｎｐｎバイポーラトランジスタとなる。電流の向き、電圧の向きが反対になる以外は交流電圧Ｖ０がプラス側にあるときと同じように動作するので、説明を省略する。
【００８５】
３．オン／オフ回数積算：
（a）過負荷状態となり、オン／オフ動作している間はバイポーラトランジスタＱ２又はＱ７２がオン／オフしている．一方、交流電圧Ｖ０がブリッジ回路を形成するダイオードＤ１１，Ｄ１２，Ｄ１３，Ｄ１４にカロわり、交流電圧Ｖ０がプラスのときは交流電源１１２→ダイオードＤ１１→コンデンサＣ４→ダイオードＤ１４→ＧＮＤの経路で電流が流れ、コンデンサＣ４を充電する。交流電圧Ｖ０がマイナスのときはＧＮＤ→ダイオードＤ１３→コンデンサＣ４→ダイオードＤ１２→交流電源１１２の経路で電流が流れコンデンサＣ４を同じ向きに充電する。コンデンサＣ４の電圧は脈動するので、コンデンサＣ４に抵抗Ｒ３３とツェナーダイオードＺＤ４からなる直列回路を並列接続し、ツェナー・ダイオードＺＤ４の両端の電位差をフローティング電源として用いる。これはＮＡＮＤ１，ＮＡＮＤ２及び比較器ＣＭＰ３からなるオン／オフ積算回路８０１の電源となる。ＮＡＮＤ１とＮＡＮＤ２とにより、ＮＡＮＤ型フリップ・フロップ回路を構成している。ツェナー・ダイオードＺＤ４の両端の電位差を利用したフローティング電源の電圧を抵抗Ｒ３１、Ｒ３２で分圧して比較器ＣＭＰ３の”＋”入力端子に基準電圧として加える。比較器ＣＭＰ３の”−”入力端子は正常状態ではフローティング電源のゼロ電位、即ちツェナー・ダイオードＺＤ４のアノード電位に等しくなり、比較器ＣＭＰ３の出力は”Ｈ”となる。スイッチＳＷ２がオフのとき交流電圧Ｖ０がプラスになると、交流電源１１２の非接地側から、抵抗Ｒ１１，Ｒ１０，ダイオードＤ７、ツェナー・ダイオードＺＤ３を介して（若しくは、ツェナー・ダイオードＺＤ１、抵抗Ｒ８を介して）、インバータＩ１の入力に”Ｈ”が印加される。このため、インバータＩ１の出力が”Ｌ”になり、ＮＡＮＤ１の出力Ｑ（バー）は”Ｌ”にセットされる。スイッチＳＷ２がオン状態になり、且つ比較器ＣＭＰ３の出力が”Ｈ”である間は”Ｌ”を維持する。
【００８６】
（b）交流電圧Ｖ０のプラス側サイクルで過負荷状態が発生するとバイポーラトランジスタＱ２がターン・オンし、バイポーラトランジスタＱ２→逆流防止ダイオードＤ４→抵抗Ｒ１２→コンデンサＣ３の経路で電流が流れて、コンデンサＣ３を充電する。交流電圧Ｖ０がマイナス側サイクルで過負荷状態となるときはトランジスタＱ７２がターン・オンすることにより、バイポーラトランジスタＱ４がターン・オンし、バイポーラトランジスタＱ４→ダイオードＤ５→抵抗Ｒ１２→コンデンサＣ３の経路で電流が流れてコンデンサＣ３を充電する。オン／オフを繰り返すことにより、オン／オフ積算回路８０１のコンデンサＣ３が充電されて、比較器ＣＭＰ３の”−”入力端子の電位上昇する。所定の回数のオン／オフを繰り返すことにより、比較器ＣＭＰ３の”−”入力端子電位が”＋”入力端子電位（基準値）を超えると、比較器ＣＭＰ３の出力が”Ｌ”になる。このため、ＮＡＮＤ１の出力Ｑ（バー）は”Ｌ”から”Ｈ”に変わる。この結果、交流電圧Ｖ０のプラス側サイクルでは、ダイオードＤ６→抵抗Ｒ１３→トランジスタＱ３のベース電極の経路で電流が流れ、Ｑ３がターン・オンし、従ってバイポーラトランジスタＱ２がターン・オンし、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１は遮断される。又、交流電圧Ｖ０のマイナス側サイクルではダイオードＤ５６→抵抗Ｒ６３→トランジスタＱ７２のベース電極の経路で電流が流れ、第２主半導体素子ＱＡ２，第２基準半導体素子ＱＢ２が遮断される。一旦遮断されるとスイッチＳＷ２がオンの間は遮断状態が保持される。
【００８７】
（c）第１主半導体素子ＱＡ１、第２主半導体素子ＱＡ２が温度センサ内蔵スイッチング素子で構成されている場合は、第１主半導体素子ＱＡ１又は第２主半導体素子ＱＡ２が過熱遮断すると上記ラッチ回路を同様に反転させ、遮断状態を保持するように回路を構成する。
【００８８】
(パワーＩＣのスイッチング特性)
図１０は本発明の実施の形態に係るパワーＩＣの電圧波形である。Ｖ０は図９に示す電源電圧の波形である。図１０中のＶ２，Ｖ３は第１の比較器ＣＭＰ１（第２の比較器ＣＭＰ２）の”＋”入力端子電位、”−”入力端子電位である。図１０中のＶ１▲２▼は正常状態における第１主半導体素子ＱＡ１（若しくは、第２主半導体素子ＱＡ２）のドレイン電圧波形で、ソース・ドレイン間電圧と寄生ダイオード電圧降下を足した分だけＶ０より低くなっている。一方、Ｖ１▲３▼は過負荷状態における第１主半導体素子ＱＡ１のドレイン電圧波形である。上述のように第１主半導体素子ＱＡ１（第２主半導体素子ＱＡ２）がオン／オフ動作を行うのでドレイン電圧波形は振動波形となる。このとき第１の比較器ＣＭＰ１（第２の比較器ＣＭＰ２）の入力端子電位Ｖ２、Ｖ３の取り得る範囲は過負荷判定機能が働く、Ｖ０＞８０Ｖ、又はＶ０＜−８０Ｖの範囲で、図中の斜線で示す領域になる。ここで、Ｖ２、Ｖ３がＶ０から１３Ｖまでしか小さくなれないのにＶ１▲３▼の振動波形はこれを大きく下回っているのは、図９の第１の比較器ＣＭＰ１の出力端に接続したコンデンサＣ１によって、第１主半導体素子ＱＡ１がオフしている時間が実質的に延びるためである。
【００８９】
図１０では、省略しているが、交流電圧Ｖ０が接地電位に対してマイナス側にある場合も、交流電圧Ｖ０が接地電位に対してプラス側にある場合と同様に、過負荷状態では、第２主半導体素子ＱＡ２のドレイン電圧波形が、振動波形となる。このとき、Ｖ２、Ｖ３がＶ０から、絶対値で、１３Ｖまでしか小さくなれないのに、Ｖ１▲３▼の振動波形はこれを大きく越えて振動する。これは、第２の比較器ＣＭＰ２の出力端に接続したコンデンサＣ２によって第２主半導体素子ＱＡ２がオフしている時間が実質的に延びるためである。
【００９０】
(パワーＩＣの構造)
そして、本発明のパワーＩＣにおいて、図９の回路図に示した第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２、第１の比較器ＣＭＰ１、第２の比較器ＣＭＰ２、オン／オフ積算回路８０１、インバータＩ１、ブリッジ回路等のすべての回路素子を同一半導体チップ上に集積化して、モノリシック・パワーＩＣを構成しても良い。所定の回路を、すべて同一半導体チップ上に集積化すれば、極めて軽量・小型なパワーＩＣが実現出来る。
【００９１】
或いは、図１１に示すように、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２を同一の半導体チップ上（パワーチップ）９１１に集積化し、第１の比較器ＣＭＰ１、第２の比較器ＣＭＰ２、オン／オフ積算回路８０１、インバータＩ１、ブリッジ回路等の制御回路を、パワーチップ９１１とは異なる他の半導体チップ（制御チップ）９１２上に集積化し、パワーチップ９１１及び制御チップ９１２を同一のパッケージ基板９０１上に実装した、マルチチップモジュール（ＭＣＭ）やハイブリッドＩＣの構成でもかまわない。
【００９２】
図１１に示すＭＣＭは、パッケージ基板９０１上に設けられた導電性の支持板９０２と、この支持板９０２上に配置されているパワーチップ９１１及び制御チップ９１２と、同じく支持板９０２上に、絶縁板９１３を介して形成された中継端子９２１〜９２５とを有する。パッケージ基板９０１の外縁部には、Ｔ１端子となる第１リード９７１，Ｔ２端子となる第２リード９７２，ＧＮＤ端子となる第３リード９７３，Ｔ３端子となる第４リード９７４，Ｔ４端子となる第５リード９７５が設けられている。
【００９３】
そして、パワーチップ９１１上のボンディングパッド９３３〜９３７及び、制御チップ９１２上のボンディングパッド９４２〜９４６とは、中継端子９２１〜９２５を介して、ボンディングワイヤ９５３〜９５７及びボンディングワイヤ９６０〜９６４により互いに接続されている。パワーチップ９１１上のボンディングパッド９３１，９３２，９３８は、ボンディングワイヤ９５１，９５２，９５８によりそれぞれ、第２リード９７２，第４リード９７４，第１リード９７１に接続されている。制御チップ９１２上のボンディングパッド９４１，９４７は、ボンディングワイヤ９５９，９６５によりそれぞれ、第１リード９７１，第５リード９７５に接続されている。
【００９４】
パッケージ基板９０１は、パワーチップ９１１及び制御チップ９１２の放熱のために熱伝導率の高く、且つ絶縁性の材料が用いられており、例えばセラミックが使用される。パッケージ基板９０１としては、セラミックの他、例えばエポキシ樹脂やベークライト樹脂、ＡＢＳ樹脂などの絶縁性基板であっても良い。
【００９５】
支持板９０２及び第１リード９７１，第２リード９７２，第３リード９７３第４リード９７４，第５リード９７５は、いずれも打ち抜き成形やエッチング等で所定の形状にパターニングされたされた金属板材、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、Ｃｕ−Ｆｅ，Ｃｕ−Ｃｒ，Ｃｕ−Ｎｉ−Ｓｉ，Ｃｕ−Ｓｎ等の銅合金、Ｎｉ−Ｆｅ、Ｆｅ−Ｎｉ−Ｃｏ等のニッケル・鉄合金、或いは銅とステンレスの複合材料等を用いることが可能である。更に、これらの金属にニッケル（Ｎｉ）メッキや金（Ａｕ）メッキ等を施したものなどから構成しても良い。そして、各部材は、図示しない樹脂又はパッケージ缶体などにより封止されている。
【００９６】
更に、ハイブリッドＩＣとしては、第１の比較器ＣＭＰ１、第２の比較器ＣＭＰ２、オン／オフ積算回路８０１、インバータＩ１、ブリッジ回路等の制御回路を同一の半導体チップ上にモノリシックに集積化し、第１主半導体素子ＱＡ１、第１基準半導体素子ＱＢ１、第２主半導体素子ＱＡ２、第２基準半導体素子ＱＢ２を、それぞれ個別素子として、同一のパッケージ基板若しくは回路基板上に、半導体チップと共に実装する構成でもかまわない。
【００９７】
（その他の実施の形態）
上記のように、本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００９８】
例えば、図１２に示すようなパワーＩＣであっても良い。このパワーＩＣは、交流電源１１２の非接地側に接続される第１主電極Ｄ１、第１主電極Ｄ１に対向した第２主電極Ｓ１、第１及び第２主電極を流れる主電流を制御する第１制御電極Ｇ１とを有するｎチャネル型の第１主半導体素子ＱＡ１１と、第２主電極Ｓ１に接続される第３主電極Ｓ２、第３主電極Ｓ２に対向し負荷に接続される第４主電極Ｄ２、第３及び第４主電極を流れる主電流を制御する第２制御電極Ｇ２とを有するｎチャネル型の第２主半導体素子ＱＡ２とから構成されている。第１制御電極Ｇ１は、チャージポンプで昇圧された第１のドライバ８１１に接続されている。一方、第２制御電極Ｇ２は、第１のドライバ８１１とは異なる第２のドライバ８１２に接続されている。第１主半導体素子ＱＡ１１は、第１主電極にカソード領域を、第２主電極にアノード領域が接続される第１寄生ダイオードＤｐ１を内在する。第２主半導体素子ＱＡ２は、第３主電極Ｓ２にアノード領域を、第４主電極Ｄ２にカソード領域が接続される第２寄生ダイオードＤＰ２を内在する。
【００９９】
具体的には、図１２に示すようにｎＭＯＳトランジスタからなる第１主半導体素子ＱＡ１１の第２主電極（ソース電極）Ｓ１と、ｎＭＯＳトランジスタからなる第２主半導体素子ＱＡ２の第３主電極（ソース電極）Ｓ２同士を接続した構成である。交流電源１１２の接地される側には、第２主半導体素子ＱＡ２の第４主電極（ドレイン電極）Ｄ２が負荷１０２を介して接続される。即ち、負荷１０２は接地（ＧＮＤ）と第２主半導体素子ＱＡ２の第４主電極（ドレイン電極）Ｄ２の間に接続される。
【０１００】
そして、この交流用スイッチングデバイスがオンになったときの交流電流の経路は次のようになる。まず、第１主半導体素子ＱＡ１１の第１主電極（ドレイン電極）Ｄ１の電位が正の時は、第１主半導体素子ＱＡ１１はターン・オンし、第２主半導体素子ＱＡ２はターン・オフしている。この場合、電流は第１主半導体素子ＱＡ１１の第１主電極（ドレイン電極）Ｄ１から第２主電極（ソース電極）Ｓ１を流れ、第２主半導体素子ＱＡ２の第３主電極（ソース電極）Ｓ２と第４主電極（ドレイン電極）Ｄ２間に存在する第２寄生ダイオードＤＰ２を経由して流れる。
【０１０１】
次に、第１主半導体素子ＱＡ１１の第１主電極（ドレイン電極）Ｄ１の電位が負になると、第１主半導体素子ＱＡ１１はターン・オフし、第２主半導体素子ＱＡ２はターン・オンする。このとき、電流は第２主半導体素子ＱＡ２の第４主電極（ドレイン電極）Ｄ２から第３主電極（ソース電極）Ｓ２を流れ、第１主半導体素子ＱＡ１１の第２主電極（ソース電極）Ｓ１と第１主電極（ドレイン電極）Ｄ１に存在する第１寄生ダイオードＤｐ１を経由して流れる。
【０１０２】
図９と同様に、第１のドライバ８１１は、第１主半導体素子ＱＡ１１と同型のｎＭＯＳトランジスタ（第１基準半導体素子）を含む。この第１基準半導体素子のドレイン電極、ゲート電極は、それぞれ、第１主半導体素子ＱＡ１１のドレイン電極、ゲート電極に接続されている。更に、第１のドライバ８１１は、第１の比較器を有する。この第１の比較器“＋”入力端子は抵抗を介して第１主半導体素子ＱＡ１１の第２主電極（ソース電極）Ｓ１に接続され、“−”入力端子は抵抗を介して第１基準半導体素子のソース電極に接続されている。
【０１０３】
一方、第２のドライバ８１２には、第２主半導体素子ＱＡ２と同型のＭＯＳトランジスタ（第２基準半導体素子）が含まれている。この第２基準半導体素子のソース電極、ゲート電極は、それぞれ、第２主半導体素子ＱＡ２のソース電極、ゲート電極に接続され、ドレイン電極は、基準抵抗Ｒrに接続されている。そして、第２のドライバ８１２は、第２の比較器を有する。第２の比較器の“＋”入力端子には、抵抗を介して第２主半導体素子ＱＡ２の第４主電極（ドレイン電極）が接続され、“−”入力端子は抵抗を介して第２基準半導体素子のドレイン電極に接続されている。このように構成しておけば、図９の回路と基本的に同様な原理により、異常電流発生時には、第１のドライバ８１１及び第２のドライバ８１２により、第１及び第２主半導体素子をそれぞれオン／オフ制御して電流振動を生成することが出来る。そして、この電流振動の回数を計測することにより、第１及び第２主半導体素子を遮断することが可能である。
【０１０４】
或いは、第１主半導体素子ＱＡ１１及び第２主半導体素子ＱＡ２を、温度センサ内蔵スイッチング素子とすれば、異常電流発生による電流振動により促進された発熱を利用して、第１及び第２主半導体素子を遮断することが可能である。
【０１０５】
そして、これらの第１主半導体素子ＱＡ１１、第２主半導体素子ＱＡ２、第１のドライバ８１１及び第２のドライバ８１２を同一半導体基板上に集積化して、モノリシック・パワーＩＣを構成しても良い。所定の回路を、すべて同一半導体チップ上に集積化すれば、極めて軽量・小型なパワーＩＣが実現出来る。或いは、図１１と同様に、第１主半導体素子ＱＡ１１、第１基準半導体素子、第２主半導体素子ＱＡ２、第２基準半導体素子を同一の半導体チップ上（パワーチップ）に集積化し、第１のドライバ８１１及び第２のドライバ８１２等の制御回路を、パワーチップとは異なる他の半導体チップ（制御チップ）上に集積化し、パワーチップ及び制御チップを同一のパッケージ基板上に実装した、マルチチップモジュール（ＭＣＭ）やハイブリッドＩＣの構成でもかまわない。
【０１０６】
又、半導体材料はシリコン（Ｓｉ）に限定されるものではない。例えば、炭化珪素（ＳｉＣ）等の化合物半導体でも良く、ゲルマニウム（Ｇｅ）−Ｓｉのヘテロ接合、ＳｉＣ−Ｓｉのヘテロ接合を用いても良い。これらのヘテロ接合を用いる場合は、ＨＥＭＴと類似なトランジスタで、本発明の第１主半導体素子ＱＡ１１、第２主半導体素子ＱＡ２等を構成出来る。
【０１０７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１０８】
【発明の効果】
以上説明したように、本発明の交流用スイッチングデバイスによれば、電流検出を行うために交流電力の供給経路に直接接続されるシャント抵抗が不要である。このため、交流電力の供給経路の熱損失を抑え、高効率の交流電力供給が可能となる。
【０１０９】
又、本発明によれば、集積化が容易で、安価な交流用スイッチングデバイスを提供することが出来る。
【０１１０】
更に、本発明によれば、溶断ヒューズが不要な交流電力の供給経路に使用することが可能な交流用スイッチングデバイスを提供することが出来る。
【０１１１】
更に、本発明によれば、溶断ヒューズが不要であり、交流電力の供給経路の小型・軽量化を促進すると共に、溶断ヒューズの交換の手間も不要な交流用半導体ヒューズに用いる交流用スイッチングデバイスを提供することが出来る。
【０１１２】
更に、本発明によれば、ある程度の短絡抵抗を持つ不完全短絡などのレアショートが発生した場合の異常電流に対しても高速応答が可能な交流用半導体ヒューズに用いる交流用スイッチングデバイスを提供することが出来る。
【０１１３】
そして、このような不完全短絡における遮断速度を任意に設定可能な交流用半導体ヒューズに用いる交流用スイッチングデバイスを提供することが出来る。
【０１１４】
特に、交流用半導体ヒューズに用いる半導体スイッチの集積化が容易であるので、交流用半導体ヒューズとして必要な容積を縮小出来るとともに、装置コストを大幅に削減することが出来る。
【０１１５】
更に、本発明によれば、異常電流の検出にマイコン等の複雑、高価なハードウェアが不要であり、交流電力の供給経路の小型・軽量化を実現し、その装置コストを大幅に削減することが出来る。
【０１１６】
更に、本発明によれば、主電極間電圧の過渡特性の変化を利用しているので、所定タイミングで所定しきい値との比較を行って過電流検出を行う従来の手法と比較して、コンデンサや複数の抵抗等の回路素子が不要になる。
【０１１７】
このため、本発明によれば、回路素子のバラツキによる検出誤差がより低減出来る。又、半導体チップに対する外付けコンデンサも不要にすることが可能であるので、実装スペース及び装置コストをより削減することが出来る。
【０１１８】
更に、本発明によれば、基準半導体素子の電流容量が主半導体素子の電流容量よりも小さくなるように設定し、半導体チップの面積利用効率を高めているので、半導体チップの小面積化が容易である。この結果、実装スペースを小型化出来るとともに、装置コストを削減出来る。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る交流用スイッチングデバイスの等価回路表現である。
【図２】逆導通型の半導体素子として、ｎＭＯＳトランジスタのユニット素子の一部を示す半導体チップの断面図である。
【図３】逆導通型の半導体素子として、コレクタショート型のＩＧＢＴのユニット素子の一部を示す半導体チップの断面図である。
【図４】本発明の実施の形態に係る交流用スイッチングデバイスの等価回路表現である。
【図５】交流用スイッチングデバイスを構成するパッケージ（大電流制御用モジュール）の構造を示した平面図である。
【図６】図５のＩ−Ｉ方向に沿った断面図である。
【図７】大電流制御用モジュールに用いるソース電極部材の構造を説明するための鳥瞰図である。
【図８】本発明の実施の形態に係る交流用スイッチングデバイスの構造の一部を示す半導体チップの断面図である。
【図９】本発明の実施の形態に係るパワーＩＣの回路図である。
【図１０】本発明の実施の形態に係るパワーＩＣに印加される交流電圧の過渡応答特性を示す説明図である。
【図１１】本発明の実施の形態に係るＭＣＭの平面図である。
【図１２】本発明の他の実施の形態に係る交流用スイッチングデバイスの構成図である。
【図１３】従来の直流電源供給制御装置の回路構成図である。
【図１４】温度センサ内蔵スイッチング素子の回路構成図である。
【符号の説明】
３１  セラミック基板
３２  フランジ
３８  セラミックハウジング
３９  低膨張金属製部材
４７  プローブピン
４８  インシュレータ
６１  第１チップ押さえ部
６２  第２チップ押さえ部
６３  絶縁体
６４  背骨部
１０１  電源
１０２  負荷
１１１  駆動回路（制御手段）
１２１  温度センサ
１２２  ラッチ回路
３０１  ソース電極
３０２  層間絶縁膜
３０３  ゲート電極
３０４  ゲート絶縁膜
３０５  ソース領域
３０６  ｐボディ領域
３０７  ドリフト領域
３０８  ドレイン領域
３０９  ドレイン電極
３２１  エミッタ電極
３２５  エミッタ領域
３２６  ｐベース領域
３２８  コレクタ領域
３２９  コレクタ電極
３３７  ｎ＋ショート領域
３５１，３５２，３５３，３５４  半導体チップ
３９１，３９２，３９３，３９４  ゲート電極パッド
４０１，４０２，４０３，４０４、４０５  銅板
５０１  台基板
５０２  ＳＯＩ酸化膜（埋め込み絶縁膜）
５０３  トレンチ側壁絶縁膜
５０４  半絶縁性ポリシリコン（ＳＩＰＯＳ）
８０１  オン／オフ積算回路
９０１  パッケージ基板
９０２  支持板
９１１  パワーチップ
９１２  制御チップ
９１３  絶縁板
９２１〜９２５  中継端子
９３１〜９３８，９４１〜９４７  ボンディングパッド
９５１〜９６５  ボンディングワイヤ
９７１  第１リード
９７２  第２リード
９７３  第３リード
９７４  第４リード
９７５  第５リード
Ｃ１〜Ｃ４  コンデンサ
ＣＭＰ１  第１比較器
ＣＭＰ２  第２比較器
Ｄ１〜Ｄ８、Ｄ１１〜Ｄ１４、Ｄ５１〜Ｄ５３、Ｄ５６〜Ｄ５８、Ｄ７１  ダイオード
Ｉ１  インバータ
ＮＡＮＤ１、ＮＡＮＤ２  ＮＡＮＤゲート
ＱＡ１、ＱＡ１１  第１主半導体素子
ＱＡ２  第２主半導体素子
ＱＢ１  第１基準半導体素子
ＱＢ２  第２基準半導体素子
ＱＦ  温度センサ内蔵スイッチング素子
Ｑ１〜Ｑ６、Ｑ１１、Ｑ１２、Ｑ５１、Ｑ５２、Ｑ７１、Ｑ７２  ｎｐｎ型ＢＪＴ
ＲＧ  内部抵抗
Ｒ１〜Ｒ１４、Ｒ３１〜Ｒ３３、Ｒ４１、Ｒ４２、Ｒ５１、Ｒ５２、Ｒ５４〜Ｒ５８、Ｒ６０〜Ｒ６３、Ｒ７１〜Ｒ７５  抵抗
Ｒr  基準抵抗
ＳＷ１，ＳＷ２  スイッチ
Ｔ１  第１リード
Ｔ２  第２リード
第３リード９７３第４リード９７４，第５リード９７５
ＺＤ１〜ＺＤ４、ＺＤ２２、ＺＤ５１〜ＺＤ５３  ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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