(57)【特許請求の範囲】
【請求項１】
電源が供給され、入力されたデータと反転データをそれぞれ保持し、第１及び第２のノードにそれぞれ出力するメモリセル回路と、
クロック信号が入力され、第１及び第２のビットチャネルに接続されるとともに、前記第１及び第２のビットチャネルを、前記クロック信号に基づいて所定の電圧まで給電するプリチャージ回路と、
前記第１のビットチャネルにゲート端子が接続されるとともに、前記第１のノードにソース端子が接続される第１の入力ゲイン素子と、前記第２のビットチャネルにゲート端子が接続されるとともに、前記第２のノードにソース端子が接続される第２の入力ゲイン素子を有する入力ゲイン素子対回路と、
前記第１のノード及び前記第１の入力ゲイン素子のソース端子に入力が接続され、前記第２の入力ゲイン素子のドレイン端子に出力が接続される第１のインバータと、前記第２のノード及び前記第２の入力ゲイン素子のソース端子に入力が接続され、前記第１の入力ゲイン素子のドレイン端子に出力が接続される第２のインバータと、ドレイン端子が接地されるとともにソース端子に前記第１のインバータが有する第１のNMOSトランジスタと前記第２のインバータが有する第２のNMOSトランジスタのそれぞれのドレイン端子が共通して接続され、ゲート端子に入力されるイネーブル信号の一の論理状態に基づいて、前記入力ゲイン素子対回路を差動増幅器として動作させるとともに、前記一の論理状態とは異なるイネーブル信号の他の論理状態に基づいて、前記入力ゲイン素子対回路をラッチ回路の一部として動作させる第３のNMOSトランジスタを有する結合回路と、
前記第１及び第２のノードをゲート端子に入力される前記イネーブル信号の前記一の論理状態に基づいて接続する第１のPMOSトランジスタと、前記第１のノードをゲート端子に入力される前記イネーブル信号の前記一の論理状態に基づいて電源電圧レベルまで給電する第２のPMOSトランジスタと、前記第２のノードをゲート端子に入力される前記イネーブル信号の前記一の論理状態に基づいて前記電源電圧レベルまで給電する第３のPMOSトランジスタと、ゲート端子に入力される前記イネーブル信号の前記一の論理状態に基づいて前記第２及び第３のPMOSトランジスタのそれぞれのドレイン端子を接続する第４のPMOSトランジスタを有するコンディショニング回路を有することを特徴とする記憶回路。
【請求項２】
前記イネーブル信号の前記一及び他の論理状態は、前記クロック信号の異なった論理状態で表されることを特徴とする請求項１記載の記憶回路。
【請求項３】
電源が供給され、入力されたデータと反転データをそれぞれ保持し、第１及び第２のノードにそれぞれ出力するメモリセル回路に接続されるメモリセンス増幅回路において、
クロック信号が入力され、第１及び第２のビットチャネルに接続されるとともに、前記第１及び第２のビットチャネルを、前記クロック信号に基づいて所定の電圧まで給電するプリチャージ回路と、
前記第１のビットチャネルにゲート端子が接続されるとともに、前記第１のノードにソース端子が接続される第１の入力ゲイン素子と、前記第２のビットチャネルにゲート端子が接続されるとともに、前記第２のノードにソース端子が接続される第２の入力ゲイン素子を有する入力ゲイン素子対回路と、
前記第１のノード及び前記第１の入力ゲイン素子のソース端子に入力が接続され、前記第２の入力ゲイン素子のドレイン端子に出力が接続される第１のインバータと、前記第２のノード及び前記第２の入力ゲイン素子のソース端子に入力が接続され、前記第１の入力ゲイン素子のドレイン端子に出力が接続される第２のインバータと、ドレイン端子が接地されるとともにソース端子に前記第１のインバータが有する第１のNMOSトランジスタと前記第２のインバータが有する第２のNMOSトランジスタのそれぞれのドレイン端子が共通して接続され、ゲート端子に入力されるイネーブル信号の一の論理状態に基づいて、前記入力ゲイン素子対回路を差動増幅器として動作させるとともに、前記一の論理状態とは異なるイネーブル信号の他の論理状態に基づいて、前記入力ゲイン素子対回路をラッチ回路の一部として動作させる第３のNMOSトランジスタを有する結合回路と、
前記第１及び第２のノードをゲート端子に入力される前記イネーブル信号の前記一の論理状態に基づいて接続する第１のPMOSトランジスタと、前記第１のノードをゲート端子に入力される前記イネーブル信号の前記一の論理状態に基づいて電源電圧レベルまで給電する第２のPMOSトランジスタと、前記第２のノードをゲート端子に入力される前記イネーブル信号の前記一の論理状態に基づいて前記電源電圧レベルまで給電する第３のPMOSトランジスタと、ゲート端子に入力される前記イネーブル信号の前記一の論理状態に基づいて前記第２及び第３のPMOSトランジスタのそれぞれのドレイン端子を接続する第４のPMOSトランジスタを有するコンディショニング回路を有することを特徴とするメモリセンス増幅回路。
【請求項４】
前記メモリセンス増幅回路において、
前記イネーブル信号の前記一及び他の論理状態は、前記クロック信号の異なった論理状態で表されることを特徴とする請求項３記載のメモリセンス増幅回路。
【発明の詳細な説明】
関連出願の相互参照
本願発明の主題は、下記に掲げる出願の主題と関連している。
出願番号 、弁護士用ドケット番号2268、“非同期パケット交換”の名称で、Thomas M. Wicki, Patrick J. Helland, Takeshi Shimizu, Wolf−Dietrich WeberおよびWinfried W. Wilckeによって1996年２月22日に出願、
出願番号 、弁護士用ドケット番号2269、“ダイナミックなネットワーク・トポロジー探査のシステムおよび方法”の名称で、Thomas M. Wicki, Patrick J. Helland, Wolf−Dietrich WeberおよびWinfried W. Wilckeによって1996年２月22日に出願、
出願番号 、弁護士用ドケット番号2270、“低い待ち時間、高いクロック周波数  プレジオ非同期  パケットベース  クロスバー・スイッチング・チップ・システムおよび方法”の名称で、Thomas M. Wicki, Jeffrey D. Larson, Albert MuおよびRaghu Sastryによって1996年２月22日に出願、
出願番号 、弁護士用ドケット番号2271、“パケットスイッチングネットワーク内の経路選択素子出力アクセス用調整方法および装置”の名称で、Jeffrey D. Larson, Albert MuおよびThomas M. Wickiによって1996年２月22日に出願、
出願番号 、弁護士用ドケット番号2272、“電圧の揺れを少なくし、かつ、内部のブロック化データパスを生じさせないクロスバースイッチおよびその方法”の名称で、Albert MuおよびJeffrey D. Larsonによって1996年２月22日に出願、
出願番号 、弁護士用ドケット番号2274、“フロー制御プロトコル・システムおよび方法”の名称で、Thomas M. Wicki, Patrick J. Helland, Jeffrey D. Larson, Albert Mu, Raghu SastryおよびRichard L. Schober, Jr.によって1996年２月22日に出願、
出願番号 、弁護士用ドケット番号2275、“相互接続の障害検出およびその位置特定方法および装置”の名称で、Raghu Sastry, Jeffrey D. Larson, Albert Mu, John R. Slice, Richard L. Schober, Jr.およびThomas M. Wickiによって1996年２月22日に出願、
出願番号 、弁護士用ドケット番号2277、“多重ワード通信におけるエラー検出方法および装置”の名称で、Thomas M. Wicki, Patrick J. HellandおよびTakeshi Shimizuによって1996年２月22日に出願、
参考として、上記の出願の全てを本願発明の全体に亘って取り入れている。
発明の分野
本発明は差動増幅器に関し、特に高い共通のモードを除去し迅速な信号応答をする差動増幅器に関する。
発明の背景
コンピュータメモリ回路は一般に相互接続線の長さに沿って分布された多くの負荷を有する長い相互接続線を含んでいる。更に集積回路のチップ上の高密度回路配列は、所望のデータ信号とは区別されなければならない重要なノイズ信号を生ずる一因となる。したがって大きな分布負荷を駆動するような高いノイズ環境のもとで動作することができる、データ信号用のセンス増幅器を提供することが望ましい。
発明の概要
本発明で図示される実施例では、差動増幅器段のソース電極に正の帰還を提供するように接続された電界効果トランジスタ又は他のゲイン素子を含む、クロックでラッチされる差動増幅器回路をそなえる。この実施例によれば、印加される差信号に対する迅速な信号応答と高い共通モードノイズの除去とがなされ、また差動増幅器回路のソース電極での信号レベルに応答して、出力段におけるデータのラッチングを制御する。
図面の説明
図１は、正のソース帰還とラッチされる負荷とを有するクロック動作されるセンス増幅器の概略図である。
図２ａ）乃至２ｊ）は、図１のセンス増幅器の動作中に、各回路ノードに現れる信号波形を示す図である。
好適な実施例についての詳細な記載
図１を参照すると、ゲート電極すなわちゲートを有する１対のNMOSトランジスタ９および11が示されており、各該ゲート電極は長い導体７，８からのBITおよび
0004138878.tif 000002
入力信号を受入れるように接続され、その各ソースおよびドレイン電極すなわちソースおよびドレインは回路ノード12乃至15を形成する。PMOSトランジスタ17，19およびNMOSトランジスタ21，23の相補対は対毎に反対の導電特性を有し、トランジスタ９，11の差動対での交叉接続された各ソースからの信号を受入れるように共通接続された各ゲートを有し、また回路ノード13，15に接続された各直列対17，19および21，23の共通接続部を有する。この交叉結合は、NMOSトランジスタ25の導通状態を選択的にイネーブルとしたとき、トランジスタ９と11との間に正の帰還を形成する。各NMOSトランジスタ９，11からなる増幅器回路はこのようにして、１つのモードでは差動センス増幅器として動作し、他のモードではラッチとして動作する。
最初にセンス増幅器９，11はイネーブル入力27がアクティブであるとき通常のカレントモード差動増幅器として機能し、これによってNMOSトランジスタ25は差動入力対を形成する各トランジスタ９，11に流れる電流の約半分の間、電流源として作動し、各ビット線７，８上での小さな差動入力電圧に応答するというすぐれた特性を有する。このモードでは、各ノード12，14は最初は均等にされ、入力端27がイネーブルされたとき各PMOSトランジスタ29，31、および33を通して印加される電圧Ｖccまでチャージされる。また各ノード13，15は入力端27がイネーブルされたときトランジスタ35を介して均等にされ（しかしＶccまでチャージされない）、トランジスタ９，11の一方又は双方に亘って生ずる約１ボルトのしきい値電圧降下だけＶccより低い値に実質的に等しい電圧までチャージされる。このようにしてトランジスタ９，11の差動対は、入力端27がイネーブルされている間、通常の差動増幅器として作動するように接続されバイアスされる。
BIT線および
0004138878.tif 000003
線７，８は、例えばクロック入力20で動作する、トランジスタ29，31、および33と同様に接続されたプリチャージ回路10によってプリチャージされて等しくされる。もしBIT線入力がディスチャージする
0004138878.tif 000004
と、ノード12での電圧レベルは、イネーブル入力27がディセーブルされている間、ノード14での電圧レベルより、より迅速に降下する。このようにして、ノード14の電圧は、トランジスタ17，19，21、および23を介して、交叉結合された正の帰還を通してチャージアップされ、これによってトランジスタ９を効果的にターンオフさせる。したがってトランジスタ９，11からなる差動対のうちのトランジスタ11を通してすべての電流が流れ、ノード12での電圧レベルをより迅速に降下させ、更にトランジスタ９，11の差動入力対でのスイッチングを加速させる。このような交叉結合された正の帰還は、差動センス増幅器としてこのモードで動作している間ノイズの除去作用をも改善させる。
トランジスタ17，19，21，23によって提供される交叉結合された正の帰還の動作によってラッチされるセンス増幅器によって、入力トランジスタ９、11の差動対は、入力端27がディセーブルされている間、各ノード12および14での電圧差に応答してデータラッチを制御するようなラッチモードで動作する。特にデータラッチはNMOSおよびPMOSトランジスタ41，43および45，47の相補対によって形成され、これらのトランジスタは、Ｖcc電源と各ノード12および14との間に直列に接続された（反対の向きで）ソースおよびドレイン経路を有する。トランジスタ41，43および45，47の各相補対の各ゲートは共通接続され、またDATAおよび
0004138878.tif 000005
信号チャンネルとして他の対のトランジスタの共通直列接合部に接続される。このデータラッチ41，43，45，47はこのようにして、差動入力トランジスタ９および11の各ゲートに印加される差動的なBITおよび
0004138878.tif 000006
信号に応答して各ノード12および14に現れる電圧差に応じて、通常の態様で機能する。各トランジスタ29，31，33および35は、入力端27でのイネーブル信号に応答して各ノード12乃至15を均等にしてプリチャージするために、上述したように接続され、またトランジスタ25は入力端27でのイネーブル信号に応答して差動センス増幅器として動作する入力トランジスタ用の電流源として機能する。
図２ａ）乃至図２ｊ）を参照すると、図１の回路の動作期間に亘って現れる各波形図が示されている。特に動作時間間隔は、前のセンスサイクルおよびプリチャージ50、その後に続くBITおよび
0004138878.tif 000007
線のディスチャージサイクル52、その後に繰返して続く他のセンスサイクル54として指定されて示されている。図２ａはクロック波形10を示し、図２ｄは、例えばイネーブル信号27を生成するために所定の遅れを有してラッチを通過するクロック波形10のために、クロック信号10からわずかに遅れたイネーブル信号27を表す。図２ｂおよび２ｃに示されるように、BITおよび
0004138878.tif 000008
線７，８はプリチャージ50の期間中実質的にＶccの共通電圧までチャージアップし、次いでディスチャージサイクル52の期間中、センスサイクル54の開始時における電位差を生成するために異なった速度でディスチャージし始める。図２ｄのイネーブル信号27は、BIT線および
0004138878.tif 000009
線のディスチャージサイクル52の後で上昇するので、センス増幅器９，11はBIT線および
0004138878.tif 000010
線７，８上での差電圧51を検知するためにイネーブルされる。ここで、回路ノード12および14の電圧（図２ｅおよび図２ｇに示す）は、ディスチャージサイクル52の間実質的に同じ電圧レベルにあり、一方回路ノード13および15の電圧（図２ｆおよび図２ｈに示す）は、ディスチャージサイクル52の間、入力トランジスタ９，11の一方又は双方に亘って生ずる約１ボルトの電圧降下だけＶccより低い電圧にほぼ実質的に等しい。これらの入力トランジスタは、イネーブル信号27（図２ｄに示される）が再びアクティブとされたとき、BIT線および
0004138878.tif 000011
線７，８上での差電圧（図２ｂ，２ｃに示される）を検知するためにイネーブルされる。このようにして入力トランジスタ９，11はBIT線および
0004138878.tif 000012
線７，８上での入力差電圧を検知し、サイクル54の開始時に最初に差動センス増幅器として動作中差電圧を増幅し、次いでトランジスタ17，19，21，23によって供給される正の帰還を通して少なくとも１つのトランジスタ（例えば図２ｅおよび２ｆに示されるように、トランジスタ11）を、ノード12および13上での実質的に共通な電圧でラッチするように応答する。Dataおよび
0004138878.tif 000013
線での電圧レベル（図２ｉおよび２ｊに示される）は分離し、センスサイクル54において迅速にラッチされる（そして引続くセンスおよびプリチャージサイクルにおいては、そのサンプルが間隔50に示されている）。増幅器回路は前述したように、イネーブル信号27の周期的なイネーブルおよびディセーブルロジックレベルに応答してリセットされその後プリチャージされる。
したがって本発明のセンス増幅器は、通常の差動増幅器として動作し、またすぐれたノイズ除去作用によってラッチ動作を迅速に生じさせるための正の帰還を有する。
【図１】
0004138878.tif 000014
【図２】
0004138878.tif 000015