(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に形成された第１導電型の第１ウェル、第１導電型の第２ウェル、第２導電型の第１ウェル並びに前記第１導電型の第１ウェルと前記第１導電型の第２ウェルとを分離させるために前記第１導電型の第２ウェルを取り囲む第２導電型の第２ウェルで構成され、前記第２導電型の第２ウェルは基板の表面から基板内に第１深さになる領域まで延設された側壁領域と、前記側壁領域の下端部と連結され、基板から第２深さになる領域に形成されたベース領域とから構成されている半導体素子のトリプルウェルの製造方法において、
前記第１導電型の半導体基板を提供する段階と、
前記半導体基板上に前記第２導電型の第２ウェルの側壁領域と前記第２導電型の第１ウェルとを限定する第１マスクパターンを形成する段階と、
前記第１マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を前記基板に注入して、前記第２導電型の第２ウェルの側壁領域と前記第２導電型の第１ウェルを形成する段階と、
前記半導体基板上に前記第２導電型の第２ウェルのベース領域を限定する第２マスクパターンを形成する段階と、
前記第２マスクパターンをイオン注入マスクとして使用し第２導電型の不純物が前記半導体基板に垂直な方向と入射角θをなしながら傾斜させて前記基板の表面に入射させ、前記第２導電型の不純物を前記第２深さで、前記第２マスクパターンにより露出された領域より広い領域に注入し、前記第２導電型の第２ウェルのベース領域を形成する段階と、
前記第２マスクパターンをイオン注入マスクとして使用し第１導電型の不純物を注入して前記第２マスクパターンにより露出された領域内に前記第１導電型の第２ウェルを形成する段階と、
を含むことを特徴とする半導体メモリ装置のトリプルウェルの製造方法。
【請求項２】
前記入射角θは５゜乃至３０゜であることを特徴とする請求項１に記載の半導体メモリ装置のトリプルウェルの製造方法。
【請求項３】
第１導電型の半導体基板内に形成された第１導電型の第１ウェル、第１導電型の第２ウェル、第２導電型の第１ウェル並びに前記第１導電型の第１ウェルと前記第１導電型の第２ウェルとを分離させるために前記第１導電型の第２ウェルを取り囲む第２導電型の第２ウェルで構成され、前記第２導電型の第２ウェルは基板の表面から基板内に第１深さになる領域まで延設された側壁領域と、前記側壁領域の下端部と連結され、基板から第２深さになる領域に形成されたベース領域とから構成される半導体素子のトリプルウェルの製造方法において、
前記第１導電型の半導体基板を提供する段階と、
前記半導体基板上に前記第２導電型の第２ウェルの側壁領域と前記第２導電型の第１ウェルを限定する第１マスクパターンを形成する段階と、
前記第１マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を前記基板に注入して、前記第２導電型の第２ウェルの側壁領域と前記第２導電型の第１ウェルを形成する段階と、
前記第１導電型の半導体基板上に前記第２導電型の第２ウェルのベース領域を限定する第２マスクパターンを形成する段階と、
前記第２マスクパターンをイオン注入マスクとして使用し第２導電型の不純物が前記半導体基板に垂直な方向と入射角θをなしながら傾斜させて前記基板の表面に入射させ、前記第２導電型の不純物を前記第２深さで、前記第２マスクパターンにより露出された領域より広い領域に注入し、前記第２導電型の第２ウェルのベース領域を形成する段階と、
前記第２マスクパターンをイオン注入マスクとして使用し第１導電型の不純物を注入して前記第２マスクパターンにより露出された領域内に前記第１導電型の第２ウェルを形成する段階と、を含み、
前記第１導電型の第２ウェルは半導体メモリ素子のメモリアレイ領域であり、前記第１導電型の第１ウェル及び前記第２導電型の第１ウェルは前記半導体素子の周辺回路領域に配置されたトランジスタのウェルであることを特徴とする半導体メモリ装置のトリプルウェルの製造方法。
【請求項４】
前記入射角θは５゜乃至３０゜であることを特徴とする請求項３に記載の半導体メモリ装置のトリプルウェルの製造方法。
【請求項５】
前記第２導電型の第２ウェルのベース領域を限定する前記第２マスクパターンは、前記第２導電型の第２ウェルの側壁領域の内側壁により限定される半導体基板領域を露出させるように形成されることを特徴とする請求項３に記載の半導体メモリ装置のトリプルウェルの製造方法。
【請求項６】
第１導電型の半導体基板内に形成された第１導電型の第１ウェル、第１導電型の第２ウェル、第２導電型の第１ウェル並びに前記第１導電型の第１ウェルと前記第１導電型の第２ウェルを分離させるために前記第１導電型の第２ウェルを取り囲む第２導電型の第２ウェルで構成され、前記第２導電型の第２ウェルは基板の表面から基板内に第１深さになる領域まで延設された側壁領域と、前記側壁領域の下端部と連結され、基板から第２深さになる領域に形成されたベース領域とから構成される半導体素子のトリプルウェルの製造方法において、
前記第１導電型の半導体基板を提供する段階と、
前記第１導電型の半導体基板上に前記第２導電型の第２ウェルの側壁領域と前記第２導電型の第１ウェルとを共に限定する第１マスクパターンを形成する段階と、
前記第１マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を第１エネルギーで注入して前記基板の表面から第１深さになる領域まで延設された前記側壁領域及び前記第２導電型の第１ウェルを同時に形成する段階と、
前記第１マスクパターンを取り除く段階と、
前記半導体基板上に前記第２導電型の第２ウェルのベース領域を限定する第２マスクパターンを形成する段階と、
前記第２マスクパターンをイオン注入マスクとして使用し前記第２導電型の不純物を前記第１エネルギーと同一の第２エネルギーで注入して前記第１深さと同一の第２深さに該当する領域に前記第２導電型の第２ウェルのベース領域を形成する段階と、
前記第２マスクパターンをイオン注入マスクとして使用し第１導電型の不純物を注入して前記第２マスクパターンにより露出された領域内に前記第１導電型の第２ウェルを形成する段階と、を含み、
前記第２導電型の第２ウェルのベース領域を形成する段階は、
前記第２マスクパターンをイオン注入マスクとして使用し前記第２導電型の不純物を前記半導体基板に垂直な方向と入射角θをなしながら傾斜させて前記基板の表面に入射させ、前記第２導電型の不純物を前記第２深さで前記第２マスクパターンにより露出された領域より広い領域に注入し、前記第２導電型の第２ウェルのベース領域を形成する段階であることを特徴とする半導体メモリ装置のトリプルウェルの製造方法。
【請求項７】
第１導電型の半導体基板内に形成された第１導電型の第１ウェル、第１導電型の第２ウェル、第２導電型の第１ウェル並びに前記第１導電型の第１ウェルと前記第１導電型の第２ウェルを分離させるために前記第１導電型の第２ウェルを取り囲む第２導電型の第２ウェルで構成され、前記第２導電型の第２ウェルは、基板の表面から基板内に第１深さになる領域まで延設された側壁領域と、前記側壁領域の下端部と連結され、基板から第２深さになる領域に形成されたベース領域とから構成された半導体素子のトリプルウェルの製造方法において、
前記第１導電型の半導体基板を提供する段階と、
前記第１導電型の半導体基板上に前記第２導電型の第２ウェルの側壁領域と前記第２導電型の第１ウェルとを共に限定する第１マスクパターンを形成する段階と、
前記第１マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を注入して前記基板の表面から第１深さになる領域まで延設された前記側壁領域及び前記第２導電型の第１ウェルを同時に形成する段階と、
前記第１マスクパターンを取り除く段階と、
前記第１導電型の半導体基板上に前記第２導電型の第２ウェルのベース領域を限定する第２マスクパターンを形成する段階と、
前記第２マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を前記第２深さに注入して前記第２導電型の第２ウェルのベース領域を形成する段階と、
前記第２マスクパターンの側壁にスペーサを形成する段階と、
前記第２マスクパターン並びにスペーサをイオン注入マスクとして使用し第１導電型の不純物を注入して前記第１導電型の第２ウェルを形成する段階と、
を含むことを特徴とする半導体メモリ装置のトリプルウェルの製造方法。
【請求項８】
前記スペーサを形成する段階は、
前記第２導電型の第２ウェルのベース領域が形成された半導体基板の全面に絶縁膜を形成する段階と、
前記絶縁膜を異方性蝕刻して前記第２マスクパターンの側壁にスペーサを形成する段階とでなされたことを特徴とする請求項７に記載の半導体メモリ装置のトリプルウェルの製造方法。
【請求項９】
前記第２マスクパターンを形成する段階は、
前記基板の全面にフォトレジスト膜を形成した後、パタニングして前記第２導電型の第２ウェルのベース領域を限定するフォトレジストパターンを形成する段階であり、
前記絶縁膜を形成する段階前に、
前記フォトレジストパターンをベークする段階をさらに備え、
前記絶縁膜を形成する段階は、
低温酸化膜を形成する段階であることを特徴とする請求項８に記載の半導体メモリ装置のトリプルウェルの製造方法。
【請求項１０】
前記第２マスクパターンは、前記第１導電型の第２ウェルの側面に形成される前記第２導電型の第２ウェルの側壁領域を一部または全部露出させ、
前記スペーサは、前記第２マスクパターンにより露出された前記第２導電型の第２ウェルの側壁領域を覆うことを特徴とする請求項７に記載の半導体メモリ装置のトリプルウェルの製造方法。
【請求項１１】
第１導電型の半導体基板内に形成された第１導電型の第１ウェル、第１導電型の第２ウェル、第２導電型の第１ウェル並びに前記第１導電型の第１ウェルと前記第１導電型の第２ウェルを分離させるために前記第１導電型の第２ウェルを取り囲む第２導電型の第２ウェルで構成され、前記第２導電型の第２ウェルは基板の表面から基板内に第１深さになる領域まで延設された側壁領域と、前記側壁領域の下端部と連結され、基板から第２深さになる領域に形成されたベース領域とから構成される半導体素子のトリプルウェルの製造方法において、
前記第１導電型の半導体基板を提供する段階と、
前記第１導電型の半導体基板上に前記第２導電型の第２ウェルの側壁領域と前記第２導電型の第１ウェルとを共に限定する第１マスクパターンを形成する段階と、
前記第１マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を第１エネルギーで注入して前記基板の表面から第１深さになる領域まで延設された前記側壁領域及び前記第２導電型の第１ウェルを同時に形成する段階と、
前記第１マスクパターンを取り除く段階と、
前記第１導電型の半導体基板上に前記第１導電型の第２ウェルを限定する第２マスクパターンを形成する段階と、
前記第２マスクパターンをイオン注入マスクとして使用し第１導電型の不純物を注入して前記第１導電型の第２ウェルを形成する段階と、
前記第２マスクパターンを縮少させて前記第２マスクパターンにより露出された領域より広い領域を露出させる第３マスクパターンで形成する段階と、
前記第３マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を前記第２深さに注入して前記第１導電型の第２ウェルの下に前記第１導電型の第２ウェルより大きい幅を有する前記第２導電型の第２ウェルのベース領域を形成する段階を含み、
前記第１導電型の第２ウェルは半導体メモリ素子のメモリアレイ領域であり、前記第１導電型の第１ウェル及び前記第２導電型の第１ウェルは前記半導体素子の周辺回路領域に配置されたトランジスタのウェルであることを特徴とする半導体メモリ装置のトリプルウェルの製造方法。
【請求項１２】
前記第１マスクパターンを形成する段階は、
前記半導体基板の全面にフォトレジスト膜を形成した後パタニングして前記第１導電型の第２ウェルが形成される領域を露出させる第１フォトレジストパターンを形成する段階であり、
前記第２マスクパターンを形成する段階は、
前記第１フォトレジストパターンを等方性蝕刻して前記第１フォトレジストパターンにより露出された領域より広い領域を露出させる第２フォトレジストパターンを形成する段階であることを特徴とする請求項１１に記載の半導体メモリ装置のトリプルウェルの製造方法。
【請求項１３】
前記第２マスクパターンは、前記第１導電型の第２ウェルの側壁に形成される前記第２導電型の第２ウェルの側壁領域を一部または全部を露出させるように形成されることを特徴とする請求項１１に記載の半導体メモリ装置のトリプルウェルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置の製造方法に係り、特に半導体メモリ装置のトリプルウェルの製造方法に関する。
【０００２】
【従来の技術】
通常、ＣＭＯＳ  ＤＲＡＭ装置はラッチアップ免疫性、セル隔離並びに動作速度を改善するために、基板にバックバイアス電圧(back bias voltage：以下ＶＢＢ）を印加する。しかし、サブミクロン装置のような高集積半導体メモリ装置において、前記バックバイアス電圧はＮチャンネルトランジスタで短チャンネル効果を増やすという短所がある。このような問題点を解決するために、メモリセルアレイ領域にはバックバイアス電圧ＶＢＢを印加して周辺回路領域中Ｎチャンネルトランジスタが形成される領域には接地電圧ＶＳＳを印加してメモリ装置の特性を向上させることができるトリプルウェル(triple well)構造が提案された。
【０００３】
このようなトリプルウェル構造を採用する半導体メモリ装置が図１に示されている。図１を参照すれば、Ｐ型基板１００上に各々ソース並びにドレーン領域になるＮ型不純物領域１１２、１２２並びにゲート酸化膜１１４、１２４を介在して形成されたゲート１１６、１２６で構成されるＮチャンネルトランジスタが形成されるＰ型第１ウェル１１０並びにＰ型第２ウェル１２０が形成されている。また周辺回路領域には、ソース並びにドレーン領域になるＰ型不純物領域１３２、ゲート酸化膜１３４並びにゲート１３６で構成されるＰチャンネルトランジスタが形成されるＮ型第１ウェル１３０が形成されている。
【０００４】
また、Ｐ型第１ウェル１１０とＰ型第２ウェル１２０は、Ｐ型第２ウェル１２０を包んでいるＮ型第２ウェル１４０により分離されている。Ｎ型第２ウェル１４０は、基板の表面から第１深さになる領域まで垂直に延設される側壁領域１４２と、側壁領域１４２の下端部と連結され、基板から第２深さになる領域に水平に形成されたベース領域１４４とで構成されている。
【０００５】
したがって、Ｐ型第２ウェル１２０内に形成されたＰ型不純物領域１２８にはバックバイアス電圧ＶＢＢが印加され、Ｐ型第１ウェル１１０内に形成されたＰ型不純物領域１１８には接地電圧ＶＳＳが印加される。そして、Ｎ型第１ウェル１３０内に形成されたＮ型不純物領域１３８には電源電圧ＶＣＣが印加される。
【０００６】
ところが図１に示されたように、Ｐ型第１ウェル１１０、Ｐ型第２ウェル１２０、Ｎ型第１ウェル１３０、Ｎ型第２ウェル１４０のベース領域１４４並びに側壁領域１４２で構成されたトリプルウェル構造を製造するためには最小４回以上の写真蝕刻工程が要求されて工程が非常に複雑になるという短所がある。
【０００７】
そして、トリプルウェル構造では、ベース領域１４４と側壁領域１４２でなされたＮ型第２ウェル１４０がＰ型第２ウェル１２０を完全に包んでＰ型第１ウェル１１０と電気的に完全に分離させることが重要である。ところが、ベース領域１４４を形成するための写真蝕刻工程時ミスアラインが発生して点線で表示されたようなＮ型第２ウェルのベース１４４′が形成される場合、ベース１４４′と側壁領域１４２が十分にオーバーラップ出来なくＰ型第１ウェル１１０とＰ型第２ウェル１２０が短絡されるという問題点が発生する。
【０００８】
【発明が解決しようとする課題】
本発明が果たそうとする技術的課題は単純化された工程で電気的特性が向上されたトリプルウェルを製造できるトリプルウェルの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の製造方法によって形成されるトリプルウェルは、第１導電型の半導体基板内に形成された第１導電型の第１ウェル、第１導電型の第２ウェル、第２導電型の第１ウェル並びに前記第１導電型の第１ウェルと前記第１導電型の第２ウェルを分離させるために前記第１導電型の第２ウェルを包む第２導電型の第２ウェルで構成される。そして、前記第２導電型の第２ウェルは、基板の表面から基板内に第１深さになる領域まで延設された側壁領域と、前記側壁領域の下端部と連結されて基板から第２深さになる領域に水平に形成されたベース領域とから構成される。
【００１０】
前記トリプルウェルを製造するための本発明の一態様によれば、前記第２導電型の第２ウェルのベース領域と前記第１導電型の第２ウェルは、一つのマスクパターンをイオン注入マスクとして使用して形成する。そして、前記第２導電型の第２ウェルのベース領域を形成する時、前記マスクパターンをイオン注入マスクとして使用し第２導電型の不純物が前記半導体基板に垂直な方向と入射角θをなしながら傾斜するように前記基板の表面に入射されるように前記第２導電型の不純物を注入して前記マスクパターンにより露出された領域より広い領域に前記第２導電型の第２ウェルのベース領域を形成する。
【００１１】
前記入射角θは５゜乃至３０゜であることが望ましい。また、前記第２導電型の第２ウェルのベース領域を限定するマスクパターンは、前記第２導電型の第２ウェルの側壁領域の内側壁により限定される半導体基板領域を露出させるように形成されることが望ましい。
【００１２】
前記トリプルウェルを製造するための本発明の他の態様によれば、前記側壁領域を形成するためのイオン注入エネルギーと前記ベース領域を形成するためのイオン注入エネルギーを同一または類似にして前記側壁領域と前記ベース領域を形成することによって、前記側壁領域と前記ベース領域がオーバーラップされて前記第１導電型の第１ウェルと前記第１導電型の第２ウェルを完全に分離させるようにし、前記ベース領域と前記第１導電型の第２ウェルは同一マスクパターンをイオン注入マスクとして使用して形成する。
【００１３】
前記第２導電型の第２ウェルの側壁領域とベース領域を形成する段階は、先に、前記第１導電型の半導体基板を提供した後、前記第１導電型の半導体基板上に前記第２導電型の第２ウェルの側壁領域を限定する第１マスクパターンを形成する。次に、前記第１マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を第１エネルギーで注入する。続いて、前記第１マスクパターンを取り除いた後、前記半導体基板上に前記ベース領域を限定する第２マスクパターンを形成する。最後に前記第２マスクパターンをイオン注入マスクとして使用し前記第２導電型の不純物を前記第１エネルギーと同一または類似な第２エネルギーで注入して前記第１深さと同一または類似な第２深さに該当する領域に前記ベース領域を形成する。
【００１４】
望ましくは、前記第１マスクパターンを取り除く段階前に前記第１マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を前記第１エネルギーより大きいエネルギーで注入する段階をさらに実施する。
【００１５】
前記トリプルウェルを製造するための本発明のまた他の態様によれば、先に、前記第１導電型の半導体基板を提供した後、前記第１導電型の半導体基板上に前記第２導電型の第２ウェルのベース領域を限定するマスクパターンを形成する。次に、前記マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を注入して前記第２導電型の第２ウェルのベース領域を形成する。続いて、前記マスクパターンの側壁にスペーサを形成した後、前記マスクパターン並びにスペーサをイオン注入マスクとして使用し第１導電型の不純物を注入して前記第１導電型の第２ウェルを形成する。
【００１６】
前記マスクパターンは、前記第１導電型の第２ウェルの側壁に形成される前記第２導電型の第２ウェルの側壁領域を一部または全部露出させ、前記スペーサは、前記露出された第２ウェルの側壁領域をおおうことが望ましい。
【００１７】
前記トリプルウェルを製造するための本発明のまた他の態様によれば、先に、前記第１導電型の半導体基板を提供した後、前記第１導電型の半導体基板上に前記第１導電型の第２ウェルを限定する第１マスクパターンを形成する。次に、前記第１マスクパターンをイオン注入マスクとして使用し第１導電型の不純物を注入して前記第１導電型の第２ウェルを形成する。続いて、前記第１マスクパターンを縮少させて前記第１マスクパターンにより露出された領域より広い領域を露出させる第２マスクパターンで形成する。最後に、前記第２マスクパターンをイオン注入マスクとして使用し第２導電型の不純物を注入して前記第１導電型の第２ウェルの下に前記第１導電型の第２ウェルより大きい幅を有する前記第２導電型の第２ウェルを形成する。
【００１８】
前記第２マスクパターンは、前記第１導電型の第２ウェルの側壁に形成される前記第２導電型の第２ウェルの側壁領域を一部または全部を露出させるように形成されることが望ましい。
本発明によれば、簡単な工程で完全な構造のトリプルウェルを形成することができる。
【００１９】
【発明の実施の形態】
以下添付した図面を参照して本発明の望ましい実施の形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下で開示される実施の形態の一例に限らず相異なる多様な形態で具現されることであり、単に本実施の形態の一例は本発明の開示が完全なるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されることである。添付された図面で多様な膜と領域の厚さは明瞭性のために強調された。そして、図面に表示された導電型は例示のためのことであって基板の導電型がＰ型の場合を基準として示したことである。しかし、基板の導電型がＮ型の場合にも同じく適用でき、この場合ウェルの導電型も示された導電型と反対導電型を有するようになる。図面で同一参照符号は同一部材を示す。
【００２０】
＜実施例１＞
図２を参照すれば、第１導電型、例えばＰ型の半導体基板２００上にパッド酸化膜２０５を通常の方法で形成した後、第１導電型の第１ウェル、例えばＰ型第１ウェル２１０を限定する第１マスクパターン２１０Ｍを形成する。次に、第１マスクパターン２１０Ｍをイオン注入マスクとして使用し、Ｐ型不純物イオン２０９を注入することによってＰ型第１ウェル２１０を形成する。続いて、第１マスクパターン２１０Ｍを通常の方法で取り除く。
【００２１】
図３を参照すれば、Ｐ型第１ウェル２１０が形成された半導体基板２００の全面に第２導電型の第１ウェル、すなわち、Ｎ型第１ウェル並びに第２導電型の第２ウェル、すなわち、Ｎ型第２ウェルの側壁領域を限定する第２マスクパターン３４２Ｍを形成する。次に、第２マスクパターン３４２Ｍをイオン注入マスクとして使用しＮ型不純物イオン３４１を注入して、周辺回路領域にはＮ型第１ウェル３３０を、メモリセルアレイ領域にはＮ型第２ウェルの側壁領域３４２を、形成する。続いて、第２マスクパターン３４２Ｍを通常の方法で取り除く。
【００２２】
図４を参照すれば、Ｎ型第２ウェルのベース領域を限定する第３マスクパターン４４４Ｍを基板２００の全面に形成する。第３マスクパターン４４４ＭはＮ型第２ウェルの側壁領域３４２の内側壁により限定される半導体基板領域を露出させるように形成することが望ましい。
【００２３】
次に、第３マスクパターン４４４Ｍをイオン注入マスクとして使用し、Ｎ型不純物イオン４４３を傾斜するように注入してＮ型第２ウェルのベース領域４４４を形成して側壁領域３４２とベース領域４４４で構成されたＮ型第２ウェル４４０を完成する。
【００２４】
Ｎ型不純物イオン４４３を傾斜するように注入する方式としては、半導体基板２００をイオン注入装置（図示せず）内にローディングする時不純物イオンの入射方向と基板２００に垂直な方向が入射角θをなして傾斜するようにローディングする方式を使用する。したがって、不純物イオンが基板２００に垂直な方向と入射角θをなしながら傾斜するように基板２００表面に入射される。
【００２５】
この時、入射角θは５゜乃至３０゜になるようにすることが望ましい。入射角はベース領域４４４と側壁領域３４２がオーバーラップされる幅Ｗ１と不純物イオンの入射範囲値（Projected Range：基板の表面から不純物濃度最高地点までの距離、以下Ｒｐ）により決定される。
【００２６】
すなわち、入射角（傾斜角）θは下記式１により計算できる。
ｓｉｎθ＝Ｗ１Ｒｐ  …  式１
前記式中θは傾斜角であり、Ｗ１はベース領域４４４と側壁領域３４２がオーバーラップされる幅であり、Ｒｐは不純物イオンの入射範囲値である。
【００２７】
本発明によって製造されるトリプルウェルの適正Ｒｐは、１乃至１．８μｍであり、適正オーバーラップ幅Ｗ１が０．２乃至０．８μｍである。したがって、これを前記式１に代入して計算すればθが５゜乃至３０゜がなるようして不純物を注入することが望ましいということがわかる。
【００２８】
前述したように、本実施例ではＮ型の不純物４４３を傾斜するようにイオン注入するためにＮ型第２ウェルのベース領域４４４が第３マスクパターン４４４Ｍにより露出される領域より両側面にさらに拡張されて形成されることができる。したがって、Ｎ型第２ウェルのベース領域４４４がＮ型第２ウェルの側壁領域３４２とオーバーラップされる幅Ｗ１を増大させ、Ｐ型第１ウェル２１０と後続工程で形成されるＰ型第２ウェル（図５の５２０参考）を電気的に完全に分離させてこの二つのウェルが短絡されることを防止し、二つのウェル２１０、５２０に相異なる電圧を印加することが可能なようにする。
【００２９】
図５を参照すれば、Ｎ型第２ウェルのベース領域４４４を限定する第３マスクパターン４４４Ｍをそのままイオン注入マスクとして使用し、Ｐ型の不純物イオン５１９を注入してＰ型第２ウェル５２０を形成する。
【００３０】
前述したように本実施例によってトリプルウェル構造を形成すれば、Ｎ型第２ウェルのベース領域４４４と側壁領域３４２がオーバーラップされる幅Ｗ１を最大化できる。したがって、Ｐ型第１ウェル２１０とＰ型第２ウェル５２０が短絡されることを防止して電気的に完全に分離させることができる。また、Ｎ型第２ウェルのベース領域４４４とＰ型第２ウェル５２０を一つのマスクパターン４４４Ｍを使用して形成することができる。
【００３１】
すなわち、工程が複雑で生産コストに多くの影響を及ぼすマスクパターン形成工程、例えばフォトレジストパターン形成工程を減少させることができるので、工程が単純化されて生産コストを節減できる長所がある。
【００３２】
本実施例ではＰ型第１ウェル２１０、Ｎ型第１ウェル２３０並びにＮ型第２ウェルの側壁領域３４２を予め形成した後にＮ型第２ウェルのベース領域４４４とＰ型第２ウェル５２０を形成したが、その製造順序を変えて形成することができることはもちろんである。すなわち、Ｎ型第２ウェルのベース領域４４４とＰ型第２ウェル５２０を形成した後、Ｐ型第１ウェル２１０、Ｎ型第１ウェル２３０並びにＮ型第１ウェルの側壁領域３４２を形成することもできる。そして、Ｐ型第２ウェル５２０を先に形成してＮ型第２ウェルのベース領域４４４を形成することもできる。
【００３３】
＜実施例２＞
図６を参照すれば、Ｐ型第１ウェル６１０が形成されている半導体基板６００のパッド酸化膜６０５上にＮ型第１ウェル並びにＮ型第２ウェルの側壁領域を限定する第１マスクパターン６４２Ｍを形成する。第１マスクパターン６４２Ｍをイオン注入マスクとして使用し、Ｎ型不純物イオン６４１を０．２乃至１．０ＭｅＶで注入して深さがＤ１のＮ型第１ウェル６３０′並びにＮ型第２ウェルの側壁領域６４２′を形成する。
【００３４】
次に、図７に示されたように、第１マスクパターン６４２Ｍをそのままイオン注入マスクとして使用しイオン注入エネルギーを１．０乃至１．８ＭｅＶに変えてＮ型不純物イオン７４１を注入して深さがＤ２のＮ型第１ウェル７３０′並びにＮ型第２ウェルの側壁領域７４２′を形成する。したがって、深さがＤ１のＮ型第１ウェル６３０′と深さがＤ２のＮ型第１ウェル７３０′で構成されたＮ型第１ウェル７３０と深さがＤ１のＮ型第２ウェルの側壁領域６４２′並びに深さがＤ２のＮ型第２ウェルの側壁領域７４２′で構成されたＮ型第２ウェルの側壁領域７４２を完成する。続いて第１マスクパターン６４２Ｍを通常の方法で取り除く。
【００３５】
図８を参照すれば、Ｎ型第２ウェルのベース領域を限定する第２マスクパターン８４４Ｍをパッド酸化膜６０５上に形成する。次に、第２マスクパターン８４４Ｍをイオン注入マスクとして使用し、Ｎ型の不純物８４３を１．０乃至１．８ＭｅＶのイオン注入エネルギーで注入してＮ型第２ウェルのベース領域８４４を形成する。
【００３６】
したがって、Ｎ型第２ウェルの側壁領域７４２の最大Ｒｐとベース領域８４４の最大Ｒｐ値が同一になるので、図８に示されているように側壁領域７４２とベース領域８４４が十分にオーバーラップされて完全なＮ型第２ウェル８４０を完成できる。
【００３７】
図９を参照すれば、第２マスクパターン８４４Ｍをそのままイオン注入マスクとして使用し、Ｐ型不純物イオン９１９を１００乃至５００ＭｅＶで注入してＰ型第２ウェル９２０を形成する。
【００３８】
第２実施例では、Ｎ型第２ウェルの側壁領域７４２を２回のイオン注入工程を経て形成する。特に、Ｎ型第２ウェルのベース領域８４４を形成するための不純物のイオン注入エネルギーとＮ型第２ウェルの側壁領域７４２を最大深さＤ２に形成するためのイオン注入エネルギーを同一または類似にすることによりベース領域８４４と側壁領域７４２が垂直方向に十分にオーバーラップされて完全なＮ型第２ウェル８４０を形成することができるようにする。
【００３９】
また、Ｎ型第２ウェルのベース領域８４４とＰ型第２ウェル９２０を一つのマスクパターン８４４Ｍで限定するために工程が単純化されるという長所がある。
本実施例でＮ型第２ウェルの側壁領域７４２を形成するために相互異なるイオン注入エネルギーで２回のイオン注入工程を実施する理由は次の通りである。
【００４０】
Ｎ型第２ウェルのベース領域８４４が形成される深さであるＤ２が大きい場合、すなわち、ベース領域８４４を形成するためのイオン注入エネルギーが大きい場合、ベース領域８４４を形成するためのイオン注入エネルギーと同一または類似なエネルギーで１回のみイオン注入して側壁領域７４２を形成すれば、側壁領域が基板の表面からＤ２深さまで連続的に連結されなく基板の表面から分離されて深さがＤ２になる領域付近にのみ形成される場合を防止するためである。
【００４１】
したがって、側壁領域７４２とベース領域８４４を垂直方向に十分にオーバーラップさせて第１導電型の第１ウェル６１０と第２ウェル９２０を完全に分離させることができ、１回のイオン注入工程で側壁領域７４２を基板の表面からベース領域８４４が形成される深さ（例：Ｄ２）まで延設させることさえできるならば、ベース領域８４４を形成するためのイオン注入エネルギーと同一または類似なイオン注入エネルギーで１回のイオン注入工程を実施して側壁領域７４２を形成することがさらに望ましい。
また、必要に応じてはイオン注入工程の回数を２回以上に増やすことができることはもちろんである。
【００４２】
＜実施例３＞
図１０を参照すれば、第２実施例の図６乃至図７に示されているような同一な工程を経て、Ｐ型第１ウェル６１０、Ｎ型第１ウェル７３０並びにＮ型第２ウェルの側壁領域７４２を形成する。次に、Ｎ型第２ウェルのベース領域を限定するマスクパターン１０４４Ｍをパッド酸化膜６０５上に形成する。続いて、マスクパターン１０４４Ｍをイオン注入マスクとして使用し、Ｎ型不純物イオン１０４３が基板７００に対してθの角度をなしながら入射されるように注入する。その結果、側壁領域７４２と垂直方向でオーバーラップされるのみならず水平方向にもオーバーラップされるベース領域１０４４を形成してＮ型第２ウェル１０４０を完成する。
【００４３】
図１１を参照すれば、Ｎ型第２ウェルのベース領域１０４４を限定するマスクパターン１０４４Ｍをそのまま使用してＰ型不純物イオン１１１９を注入してＰ型第２ウェル１１２０を形成する。
【００４４】
本実施例によれば、Ｎ型第２ウェルの側壁領域７４２は相互異なるイオン注入エネルギーで２回以上イオン注入して形成し、ベース領域１０４４は不純物イオンを傾斜するように注入して形成するために、側壁領域７４２とベース領域１０４４が垂直方向並びに水平方向に広い領域に渡ってオーバーラップされるのでＰ型第１ウェル６１０とＰ型第２ウェル１１２０を電気的に完全に隔離させることができる。
【００４５】
また、第１実施例並びに第２実施例と同じく、一つのマスクパターン１０４４ＭでＮ型第２ウェルのベース領域１０４４とＰ型第２ウェル１１２０を同時に形成するために製造工程が簡単になり生産コストを節減できることはもちろんである。
【００４６】
＜実施例４＞
図１２を参照すれば、パッド酸化膜１２０５、Ｐ型第１ウェル１２１０、Ｎ型第１ウェル１２３０並びにＮ型第２ウェルの側壁領域１２４２が形成された半導体基板１２００上にＮ型第２ウェルのベース領域を限定するマスクパターン１２４４Ｍ、例えばフォトレジストパターンを形成する。次に、マスクパターン１２４４Ｍをイオン注入マスクとして使用し、Ｎ型不純物イオン１２４３を注入してＮ型第２ウェルのベース領域１２４４を形成する。
【００４７】
この時、マスクパターン１２４４Ｍは半導体基板１２００内に所定深さで形成された側壁領域１２４２の一部または全部を露出させるように形成されてベース領域１２４４が側壁領域１２４２と十分にオーバーラップされるようにする。その結果側壁領域１２４２とベース領域１２４４で構成されたＮ型第２ウェル１２４０を完成する。
【００４８】
次に、前記マスクパターン１２４４Ｍをフォトレジストパターンで形成した場合にはフォトレジストパターン１２４４Ｍと半導体基板１２００間の接着力を良くするためにベーク（ｂａｋｅ）工程を実施する。フォトレジストパターン１２４４Ｍのベーク工程は概略１８０乃至２３０℃程度で進めることが望ましく、約２００℃で進めることが望ましい。あまり高い温度でベーク工程を進めると、フォトレジストパターン１２４４Ｍが変形される場合もあるからである。
続いて、マスクパターン１２４４Ｍが形成されている半導体基板１２００の全面にスペーサ形成用絶縁膜（図示せず）を形成する。
【００４９】
絶縁膜としては酸化膜を使用することが望ましい。そして、マスクパターン１２４４Ｍをフォトレジストパターンに形成する場合、酸化膜を高温で形成すればフォトレジストパターンが縮まるパッドリング（puddling）が発生する。したがって、酸化膜は低温で形成することが望ましい。したがって、低温で酸化膜を形成することができるプラズマ化学気相蒸着法を使用して形成することが望ましく、蒸着温度は１８０乃至２５０℃に設定することが望ましい。
【００５０】
続けて、絶縁膜が形成された半導体基板の全面に対して異方性蝕刻を進めることによって、図１３に示されているように、マスクパターン１２４４Ｍの側壁に一定幅Ｗ２を有するスペーサ１３２０Ｓを形成する。
【００５１】
この時、酸化膜スペーサ１３２０Ｓの幅Ｗ２はマスクパターン１２４４Ｍの厚さ並びにマスクパターン１２４４Ｍが露出させている半導体基板１２００の露出幅ｄに依存する。例えばマスクパターン１２４４Ｍの厚さが４５００Åであり、マスクパターン１２４４Ｍにより露出された半導体基板の距離が数百μｍである時マスクパターン１２４４Ｍ上に形成される酸化膜の厚さは１０００乃至４０００Å程度で形成することが望ましい。１０００乃至４０００Å厚さで形成された酸化膜を異方性蝕刻すれば、マスクパターン１２４４Ｍの側壁に幅Ｗ２が１０００乃至４０００Åの酸化膜スペーサ１３２０Ｓを形成できるようになる。
【００５２】
この時形成される酸化膜スペーサ１３２０Ｓの幅Ｗ２がマスクパターン１２４４Ｍにより露出されたＮ型第２ウェルの側壁領域１２４２をすべて遮って側壁領域１２４２内の半導体基板１２００領域のみ露出させることができる大きさで形成されるべきことはもちろんである。
【００５３】
引続きマスクパターン１２４４Ｍとスペーサ１３２０Ｓをイオン注入マスクとして使用しＰ型不純物イオン１３１９を注入してＰ型第２ウェル１３２０を形成する。
【００５４】
本実施例によれば、酸化膜スペーサ１３２０Ｓの幅Ｗ２によってＮ型ウェルの側壁領域１２４２とベース領域１２４４がオーバーラップされる幅Ｗ１を自動的に決定できる。
【００５５】
再び言えば、酸化膜スペーサ１３２０Ｓを形成できる幅Ｗ２ほどのＮ型第２ウェルの側壁領域１２４２を露出させるマスクパターン１２４４Ｍを形成した後、Ｎ型不純物を注入してＮ型第２ウェルの側壁領域１２４２と一定幅Ｗ１ぐらいオーバーラップされるＮ型第２ウェルのベース領域１２４４を形成することができる。
【００５６】
また、酸化膜スペーサ１３２０Ｓを自己整列方式で形成することによってＰ型第２ウェル１３２０をＮ型第２ウェル１２４０内にのみ形成することができる。したがって、Ｐ型第１ウェル１２１０とＰ型第２ウェル１３２０間の短絡を効果的に防止できる。
【００５７】
また、前述した第１実施例乃至第３実施例と同じく一つのマスクパターン１２４４ＭのみでＮ型第２ウェルのベース領域１２４４とＰ型第２ウェル１３２０を同時に形成することができるために製造工程が簡単になり生産コストを節減できる。
【００５８】
＜第５実施例＞
図１４を参照すれば、パッド酸化膜１４０５が全面に形成され、Ｐ型第１ウェル１４１０並びにＮ型第１ウェル１４３０並びにＮ型第２ウェルの側壁領域１４４２が形成されている半導体基板１４００上にＰ型第２ウェル１４２０が形成される領域を露出させる第１マスクパターン１４２０Ｍを形成する。望ましくは、第１マスクパターン１４２０ＭはＮ型第２ウェルの側壁領域１４４２をすべて遮るように形成する。
【００５９】
続いて、前記第１マスクパターン１４２０Ｍをイオン注入マスクとして使用し、Ｐ型不純物イオン１４１９を注入してＮ型第２ウェルの側壁領域１４２４により限定された半導体基板１４００内にＰ型第２ウェル１４２０を形成する。
【００６０】
図１５を参照すれば、Ｐ型第２ウェル１４２０を形成した後、前記第１マスクパターン１４２０Ｍを縮少させる工程を進める。第１マスクパターン１４２０Ｍをフォトレジストパターンで形成した場合、フォトレジストパターン１４２０Ｍに対して等方性蝕刻を実施してフォトレジストパターンの大きさを縮少させる。等方性蝕刻は通常のプラズマ蝕刻方式を使用して進めたり通常的なデスカム（descum）装備を用いて進める。
【００６１】
すなわち、点線で示された元来の第１マスクパターン１４２０Ｍを縮少させて実線でなされた第２マスクパターン１５４４Ｍになるようにする。第２マスクパターン１５４４ＭはＮ型第２ウェルのベース領域を限定する。第２マスクパターン１５４４ＭはＮ型第２ウェルの側壁領域１４４２の一部または全部を露出させるように形成される。
【００６２】
第１マスクパターン１４２０Ｍが第１フォトレジストパターンであり、これを縮少させて第２マスクパターン１５４４Ｍ、すなわち第２フォトレジストパターンを形成する場合には第２フォトレジストパターンの厚さが概略２５００Å以上になるように工程条件を調節する。第２フォトレジストパターンがイオン注入マスクとしての役割を十分に遂行できるようにするためである。
【００６３】
続いて、第２マスクパターン１５４４Ｍをイオン注入マスクとして使用し、Ｎ型不純物イオン１５４３を注入してＮ型第２ウェルのベース領域１５４４を形成する。図１５に示されているように第１マスクパターン１４２０Ｍが縮少された幅Ｗ２が結局Ｎ型第２ウェルのベース領域１５４４とＮ型第２ウェルの側壁領域１５４２がオーバーラップされる幅Ｗ１を決定する。
【００６４】
すなわち、本実施例は一つのマスクパターン１４２０Ｍを形成した後、これを用いてＰ型第２ウェル１４２０を形成した後、その大きさを縮少させてＰ型第２ウェル１４２０より広い幅を有するＮ型第２ウェルのベース領域１５４４を形成する。したがって、Ｎ型第２ウェルのベース領域１５４４とＮ型第２ウェルの側壁領域１５４２を十分にオーバーラップさせて形成してＮ型第２ウェル１５４０を完成する。したがって、Ｐ型第１ウェル１４１０とＰ型第２ウェル１４２０間に短絡が発生する問題点を単純化された工程で効果的に防止できる。
【００６５】
【発明の効果】
本発明によれば、第１導電型の第２ウェルを取り囲んで第１導電型の第１ウェルと分離させて第１導電型の第１ウェルと第２ウェルに相異なる電圧が印加できるようにする第２導電型の第２ウェルのベース領域と第１導電型の第２ウェルを同一マスクを使用して形成する。また、第２導電型の第２ウェルのベース領域と側壁領域が完全に連結されるよう形成する。それゆえに、特性が向上されたトリプルウェル構造を単純化された工程で効果的に形成することができる。
【図面の簡単な説明】
【図１】  本発明で製造しようとするトリプルウェル構造を有する半導体メモリ装置の断面図である。
【図２】  本発明の第１実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図３】  本発明の第１実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図４】  本発明の第１実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図５】  本発明の第１実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図６】  本発明の第２実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図７】  本発明の第２実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図８】  本発明の第２実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図９】  本発明の第２実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図１０】  本発明の第３実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図１１】  本発明の第３実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図１２】  本発明の第４実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図１３】  本発明の第４実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図１４】  本発明の第５実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【図１５】  本発明の第５実施例によってトリプルウェルを製造する方法を説明するための製造工程中間段階構造物の断面図を示す。
【符号の説明】
１００  Ｐ型基板
１１０  Ｐ型第１ウェル
１１２、１２２、１３８  Ｎ型不純物領域
１１４、１２４  ゲート酸化膜
１１６、１２６、１３６  ゲート
１１８、１２８  Ｐ型不純物領域
１２０  Ｐ型第２ウェル
１３０  Ｎ型第１ウェル
１３２  Ｐ型不純物領域
１３４  ゲート酸化膜
１４０  Ｎ型第２ウェル
１４２  側壁領域
１４４  ベース領域
１４４′  ベース
【図１】
0004121201.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004121201.tif 000008
【図８】
0004121201.tif 000009
【図９】
0004121201.tif 000010
【図１０】
0004121201.tif 000011
【図１１】
0004121201.tif 000012
【図１２】
0004121201.tif 000013
【図１３】
0004121201.tif 000014
【図１４】
0004121201.tif 000015
【図１５】
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