(57)【特許請求の範囲】
【請求項１】
半導体基板を提供するステップと、
前記半導体基板上にドープドポリシリコン層を形成するステップと、
前記ドープドポリシリコン層上に非ドープドポリシリコン層を形成するステップと、
前記非ドープドポリシリコン層と前記ドープドポリシリコン層とをパターニングしてゲートを形成するステップと、
前記ゲートを含んだ全体構造の上面に酸化防止膜を形成するステップと、
前記ゲートの側面を覆う部分の前記酸化防止膜の側面に犠牲スペーサを形成するステップと、
前記酸化防止膜の露出された部分と前記犠牲スペーサを除去することによって、前記酸化防止膜を前記ゲートの側面から前記ゲートに隣接する部分の前記半導体基板の表面にかけて残すステップと、
酸化工程を進行し、前記全体構造を酸化処理するステップと、
前記半導体基板の表面と接する部分の前記酸化防止膜を透過するように前記ゲートの両側下部の前記半導体基板中に不純物をイオン注入して、前記酸化防止膜と接しない前記半導体基板部分内に高濃度不純物領域を形成すると同時に、前記酸化防止膜と接する前記半導体基板部分内に低濃度不純物領域を形成するステップと、
前記全体構造の全面に層間絶縁膜を形成するステップと、
前記層間絶縁膜と前記酸化処理された前記非ドープドポリシリコン層を選択的にパターニングし、前記ゲートの上面と前記高濃度不純物領域とを露出させるステップと、
前記全体構造の上面に導電性物質層を形成し、前記ゲートと前記高濃度不純物領域を接続させるステップとを有することを特徴とするＳＲＡＭセルの製造方法。
【請求項２】
前記ドープドポリシリコン層を形成するステップは、前記半導体基板上に非ドープドポリシリコン層を形成した後、この非ドープドポリシリコン層にｐ形不純物をイオン注入するステップからなることを特徴とする請求項１記載のＳＲＡＭセルの製造方法。
【請求項３】
前記ｐ形不純物には１１Ｂを使用することを特徴とする請求項２記載のＳＲＡＭセルの製造方法。
【請求項４】
前記ｐ形不純物イオン注入後、７５Ａｓをイオン注入するステップを更に含むことを特徴とする請求項２記載のＳＲＡＭセルの製造方法。
【請求項５】
前記酸化防止膜には、窒化膜を使用することを特徴とする請求項１記載のＳＲＡＭセルの製造方法。
【請求項６】
前記犠牲スペーサには、感光性物質、または、ＳＯＧを使用することを特徴とする請求項１記載のＳＲＡＭセルの製造方法。
【請求項７】
前記酸化防止膜と前記犠牲スペーサを除去するステップは、前記酸化防止膜を先に除去した後、前記犠牲スペーサを除去する順に進行することを特徴とする請求項１記載のＳＲＡＭセルの製造方法。
【請求項８】
前記酸化防止膜は、前記犠牲スペーサおよび前記ゲートをマスクとしたブランケットエッチングにより除去することを特徴とする請求項７記載のＳＲＡＭセルの製造方法。
【請求項９】
前記酸化防止膜は、マスクを使用して選択的にエッチングすることを特徴とする請求項１記載のＳＲＡＭセルの製造方法。
【請求項１０】
前記酸化処理時に前記非ドープドポリシリコン層上に酸化膜が１００Åの厚さで形成されることを特徴とする請求項１記載のＳＲＡＭセルの製造方法。
【請求項１１】
前記非ドープドポリシリコン層は１００Åの厚さで形成することを特徴とする請求項１記載のＳＲＡＭセルの製造方法。
【請求項１２】
前記酸化防止膜は、ゲートスペーサとして使用することを特徴とする請求項１記載のＳＲＡＭセルの製造方法。
【請求項１３】
半導体基板を提供するステップと、
前記半導体基板上にポリシリコン層を形成するステップと、
前記ポリシリコン層中に第１の導電形不純物と、第２の導電形不純物を順次イオン注入し、前記ポリシリコン層をドーピングさせるステップと、
前記ドーピングされた前記ポリシリコン層上に非ドープドポリシリコン層を形成するステップと、
前記非ドープドポリシリコン層と前記ドーピングされた前記ポリシリコン層をパターニングしてゲートを形成するステップと、
前記ゲートを含んだ全体構造の上面に窒化膜を形成するステップと、
前記ゲートの側面を覆う部分の前記窒化膜の側面に犠牲スペーサを形成するステップと、
前記窒化膜の露出された部分と前記犠牲スペーサを除去することによって、前記窒化膜を前記ゲートの側面から前記ゲートに隣接する部分の前記半導体基板の表面にかけて残すステップと、
酸化工程を進行し、全体構造を酸化処理するステップと、
前記半導体基板の表面と接する部分の前記窒化膜を透過するように前記ゲートの両側下部の前記半導体基板中に不純物をイオン注入して、前記窒化膜と接しない前記半導体基板部分内に高濃度不純物領域を形成すると同時に、前記窒化膜と接する前記半導体基板部分内に低濃度不純物領域を形成するステップと、
前記全体構造の全面に層間絶縁膜を形成するステップと、
前記層間絶縁膜と前記酸化処理された前記非ドープドポリシリコン層を選択的にパターニングし、前記ゲートの上面と前記高濃度不純物領域とを露出させるステップと、
前記全体構造の上面に導電性物質層を形成し、前記ゲートと前記高濃度不純物領域とを接続させるステップとを有することを特徴とするＳＲＡＭセルの製造方法。
【請求項１４】
前記第１の導電形不純物はｐ形不純物である１１Ｂを使用し、前記第２の導電形不純物はｎ形不純物である７５Ａｓを使用することを特徴とする請求項１３記載のＳＲＡＭセルの製造方法。
【請求項１５】
前記犠牲スペーサには、感光性物質、または、ＳＯＧを使用することを特徴とする請求項１３記載のＳＲＡＭセルの製造方法。
【請求項１６】
前記窒化膜は前記犠牲スペーサおよび前記ゲートをマスクとしたブランケットエッチング、または、マスクを使用したエッチングにより除去することを特徴とする請求項１３記載のＳＲＡＭセルの製造方法。
【請求項１７】
前記非ドープドポリシリコン層は１００Åの厚さで形成することを特徴とする請求項１３記載のＳＲＡＭセルの製造方法。
【請求項１８】
前記酸化処理の際、前記非ドープドポリシリコン層上に酸化膜が１００Åの厚さで形成されることを特徴とする請求項１３記載のＳＲＡＭセルの製造方法。
【請求項１９】
半導体基板を提供するステップと、
前記半導体基板上に第１の非ドープドポリシリコン層を形成するステップと、
前記第１の非ドープドポリシリコン層中にｐ形不純物とｎ形不純物とを順次イオン注入し、前記第１の非ドープドポリシリコン層をドーピングさせるステップと、
前記ドーピングされた前記第１の非ドープドポリシリコン層上に第２の非ドープドポリシリコン層を形成するステップと、
前記第２の非ドープドポリシリコン層と前記ドーピングされた前記第１の非ドープドポリシリコン層をパターニングし、ゲートを形成するステップと、前記ゲートを含んだ全体構造の上面に窒化膜を形成するステップと、
前記ゲートの側面を覆う部分の前記窒化膜の側面に感光性スペーサを形成するステップと、
前記感光性スペーサと前記ゲートとをマスクとして前記窒化膜の露出された部分を除去するステップと、
前記感光性スペーサを除去するステップと、
酸化工程を進行して全体構造を酸化処理するステップと、
前記半導体基板の表面と接する部分の前記窒化膜を透過するように前記ゲートの両側下部の前記半導体基板中に不純物をイオン注入して、前記窒化膜と接しない前記半導体基板部分内に高濃度不純物領域を形成すると同時に、前記窒化膜と接する前記半導体基板部分内に低濃度不純物領域を形成するステップと、
前記全体構造の全面に層間絶縁膜を形成するステップと、
前記層間絶縁膜と前記酸化処理された前記第２の非ドープドポリシリコン層を選択的にパターニングして前記ゲートの上面と前記高濃度不純物領域とを露出させるステップと、
前記全体構造の上面に導電性物質層を形成し、前記ゲートと前記高濃度不純物領域を接続させるステップとを有することを特徴とするＳＲＡＭセルの製造方法。
【請求項２０】
前記ｐ形不純物には１１Ｂを使用し、前記ｎ形不純物には７５Ａｓを使用することを特徴とする請求項１９記載のＳＲＡＭセルの製造方法。
【請求項２１】
前記窒化膜は、ブランケットエッチングによって除去することを特徴とする請求項１９記載のＳＲＡＭセルの製造方法。
【請求項２２】
前記第２の非ドープドポリシリコン層は１００Åの厚さで形成することを特徴とする請求項１９記載のＳＲＡＭセルの製造方法。
【請求項２３】
前記酸化処理の際、前記第２の非ドープドポリシリコン層上に酸化膜が１００Åの厚さで形成されることを特徴とする請求項１９記載のＳＲＡＭセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体素子に関し、より詳細には、ゲートと接合領域とを効果的にコンタクトが可能で、かつ、１回のイオン注入によりＬＤＤ領域と接合領域とを同時に形成することができるＳＲＡＭセルの製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置の１つとして、ＳＲＡＭセルについて、図１に示しているＳＲＡＭセルの１つのメモリセルを示す等価回路を通じて、簡略に説明すると次の通りである。
一般に、ＳＲＡＭセルは負荷としてｐ形ＭＯＳを使用し、６つのトランジスタからなる。より具体的には、ＳＲＡＭセルは１対のアクセストランジスタＱ３、Ｑ４（ｎ形ＭＯＳトランジスタ）と駆動のための１対の駆動用トランジスタＱ１、Ｑ２（ｎ形ＮＯＳトランジスタ）及び１対の負荷トランジスタＱ５、Ｑ６（ｐ形ＭＯＳトランジスタ）が相互連結された、フリップフロップ（ｆｌｉｐ−ｆｌｏｐ）回路からなる。
ここで、１対の負荷トランジスタＱ５、Ｑ６のソース領域等１１０ｂ、１１１ｂは電源Ｖｃｃに連結され、駆動用トランジスタＱ１、Ｑ２とソース領域は接地ＧＮＤに連結され、１対のアクセストランジスタＱ３、Ｑ４（ｎ形ＭＯＳトランジスタ）は貯蔵ノード等に各々連結している。
一方、図１に示しているビット線１０７は、アクセストランジスタＱのソース／ドレイン領域等中のいずれかに連結され、ビット線１０８はアクセストランジスタＱのソース／ドレイン領域等中のいずれかに連結され、アクセストランジスタＱ３、Ｑ４は、ワード線１０９に連結されている。
一方、ロードトランジスタＱ６のドレイン領域１１１ａとロードトランジスタＱ５のゲート電極Ｇ５はコンタクト（図示していない）を通じてドライバトランジスタＱ２のゲート電極Ｇ２に連結されている。
このような構成からなるＳＲＡＭセルの製造において、図１に示している“Ａ”でのｐ形ＭＯＳトランジスタからなるロードトランジスタＱ５のｐ形ゲート電極Ｇ５とロードトランジスタＱ６のドレイン領域１１１ａを相互連結するためのコンタクト形成がよくなされない場合が生じることになる。即ち、接合形成のためのイオン注入時に半導体基板の活性領域が受けることになるダメージの最小化のため、イオン注入前に進行する酸化工程時にゲートの上面に形成される酸化膜が完全に除去されないで、ゲート電極Ｇ５の上面が完全に露出されないようになることにより、ドレイン領域１１１ａとのコンタクトがなされなくなる。
【０００３】
このようなコンタクト不良が生じる従来技術にかかるＳＲＡＭセルの製造方法を図２ないし図５を参照して具体的に説明すると次の通りである。
図２ないし図５は従来技術にかかるＳＲＡＭセルの製造方法の説明のための工程断面図である。
従来技術にかかるＳＲＡＭセルの製造方法は、図２に示すように、先ず、半導体基板１上にｐ形ゲートの形成のため，非ドープドポリシリコン層３を形成し、前記非ドープドポリシリコン層３に、１次に、ボロン１１Ｂをイオン注入し、次に、２次にＡｓをイオン注入する。その際、前記７５Ａｓイオン注入は、コンタクト抵抗を低減させるために行う。また、７５Ａｓイオン注入を行う理由には、図１において、Ｇ５（Ｐ−ゲート）とＧ１（Ｎ−ゲート）、そして、Ｇ６（Ｐ−ゲート）とＧ２（Ｎ−ゲート）が１つのポリシリコンにより連結されてＰＮ接合をなすことにより、ＮＰ方向に電流が流れる場合に、その接合が抵抗の役目をすることにより、つまり、電流は流れなくなる。
従って、非ドープドポリシリコン層３上にＡｓイオン注入を行ってやることにより、イオン注入された部分が、ＮＰ方向に電流が流れる場合に通路の役目をすることになる。
次に、図３に示すように、イオン注入された前記非ドープドポリシリコン層３上に図面に示してはいないが、ゲートの形成部分を露出させる感光膜パターン（図示していない）を形成し、感光膜パターンをマスクとしてポリシリコン層３を選択的にパターニングしてＰ−ＭＯＳのゲート電極３ａを形成する。
次に、低濃度不純物領域及び高濃度不純物領域のためのイオン注入時に、半導体基板の活性領域が受けるダメージを最小化するため，酸化工程を進行して前記イオン注入された非ドープドポリシリコン層３の上面に酸化膜５を形成する。その際，前記酸化膜５は正常のポリシリコンの酸化工程時の量より約３ないし５倍程度の４００〜５００Åの厚さだけ不規則に成長する。
【０００４】
次に、酸化膜５とゲート電極３ａをマスクとして半導体基板１の露出された部分に低濃度不純物をイオン注入してＬＤＤ領域７を形成する。
次に、図４に示すように、全体構造の表面上に絶縁膜物質層を蒸着し、絶縁膜物質層を異方性エッチングにより選択的に除去し、酸化膜５とゲート電極３ａとの側面にスペーサ９を形成する。
次に、酸化膜５の上面とスペーサ９とをマスクとして半導体基板１の露出された部分に高濃度不純物をイオン注入し、ソース及びドレインに使用される高濃度不純物領域１１を形成する。
次に、図５に示すように、全体構造の上面上に層間絶縁膜１３を蒸着し、層間絶縁膜１３上に高濃度不純物領域１１を露出させるために感光膜（図示していない）を塗布する。
次に、感光膜（図示していない）をフォトリソグラフィーによる露光及び現像工程を通じて、選択的に感光膜パターン（図示していない）を形成する。
次に、前記感光膜パターン（図示していない）をマスクとして前記層間絶縁膜１３と酸化膜５とを選択的に除去し、前記高濃度不純物領域１１を露出させるコンタクトホール１５を形成する。その際、コンタクトホール１５の形成時に酸化膜５が完全に除去されないことにより前記ゲート電極３ａの上面が露出されない現像が生じる。
【０００５】
【発明が解決しようとする課題】
このような従来技術においては、コンタクト抵抗の減少のため、イオン注入されたポリシリコン層の界面に行った７５Ａｓドーピングによりポリシリコン層の酸化工程時に界面のポリシリコン部分が既存の正常の酸化工程時の酸化される量より約３ないし５倍程度の４００〜５００Å程度の厚さで酸化が多くなされる。従って、ゲート電極と活性領域である高濃度不純物領域とを同時に接触させるためのコンタクト工程時に図５の“Ｃ”に示すように、厚く形成された酸化膜の一部が完全に除去されないで、残留することにより、ゲート電極の上面が完全に露出されなくなる。これによって、高濃度不純物領域とゲート電極とのコンタクトがなされなくなる。更に、従来技術においてはポリシリコンゲート電極の酸化工程時に図３の“Ｂ”に示すように、ゲート電極の側壁の上側部分が下側部分より過度に酸化５ａが生じることにより、垂直なポリシリコンゲートが梯形に変更されることになる。このため、Ｎ−ＭＯＳゲートとＰ−ＭＯＳゲートとの連結部分でも使用されるゲートの抵抗を増加させることにより、素子の動作速度に悪影響を与えることになる。
【０００６】
そこで、本発明は、ポリゲートの過度な酸化を防止し、素子の動作速度を改善させることができるＳＲＡＭセルの製造方法を提供することを目的としている。
更に、本発明は、低濃度領域と高濃度不純物領域とを１回のイオン注入工程を通じて形成することができるので、製造工程を単純化させることができるＳＲＡＭセルの製造方法を提供することを目的としている。
更に、本発明は、ポリシリコンゲートと活性領域間のコンタクトの不良を低減し、歩留りを改善させることができるＳＲＡＭセルの製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、半導体基板を提供するステップと、前記半導体基板上にドープドポリシリコン層を形成するステップと、前記ドープドポリシリコン層上に非ドープドポリシリコン層を形成するステップと、前記非ドープドポリシリコン層と前記ドープドポリシリコン層とをパターニングしてゲートを形成するステップと、前記ゲートを含んだ全体構造の上面に酸化防止膜を形成するステップと、前記ゲートの側面を覆う部分の前記酸化防止膜の側面に犠牲スペーサを形成するステップと、前記酸化防止膜の露出された部分と前記犠牲スペーサを除去することによって、前記酸化防止膜を前記ゲートの側面から前記ゲートに隣接する部分の前記半導体基板の表面にかけて残すステップと、酸化工程を進行し、前記全体構造を酸化処理するステップと、前記半導体基板の表面と接する部分の前記酸化防止膜を透過するように前記ゲートの両側下部の前記半導体基板中に不純物をイオン注入して、前記酸化防止膜と接しない前記半導体基板部分内に高濃度不純物領域を形成すると同時に、前記酸化防止膜と接する前記半導体基板部分内に低濃度不純物領域を形成するステップと、前記全体構造の全面に層間絶縁膜を形成するステップと、前記層間絶縁膜と前記酸化処理された前記非ドープドポリシリコン層を選択的にパターニングし、前記ゲートの上面と前記高濃度不純物領域とを露出させるステップと、前記全体構造の上面に導電性物質層を形成し、前記ゲートと前記高濃度不純物領域を接続させるステップとを有することを特徴としている。また、請求項２に記載の発明は、前記ドープドポリシリコン層を形成するステップは、前記半導体基板上に非ドープドポリシリコン層を形成した後、この非ドープドポリシリコン層にｐ形不純物をイオン注入するステップからなることを特徴としている。また、請求項３に記載の発明は、前記ｐ形不純物には１１Ｂを使用することを特徴としている。また、請求項４に記載の発明は、前記ｐ形不純物イオン注入後、７５Ａｓをイオン注入するステップを更に含むことを特徴としている。また、請求項５に記載の発明は、前記酸化防止膜には、窒化膜を使用することを特徴としている。また、請求項６に記載の発明は、前記犠牲スペーサには、感光性物質、または、ＳＯＧを使用することを特徴としている。また、請求項７に記載の発明は、前記酸化防止膜と前記犠牲スペーサを除去するステップは、前記酸化防止膜を先に除去した後、前記犠牲スペーサを除去する順に進行することを特徴としている。また、請求項８に記載の発明は、前記酸化防止膜は、前記犠牲スペーサおよび前記ゲートをマスクとしたブランケットエッチングにより除去することを特徴としている。また、請求項９に記載の発明は、前記酸化防止膜は、マスクを使用して選択的にエッチングすることを特徴としている。また、請求項１０に記載の発明は、前記酸化処理時に前記非ドープドポリシリコン層上に酸化膜が１００Åの厚さで形成されることを特徴としている。また、請求項１１に記載の発明は、前記非ドープドポリシリコン層は１００Åの厚さで形成することを特徴としている。また、請求項１２に記載の発明は、前記酸化防止膜は、ゲートスペーサとして使用することを特徴としている。また、請求項１３に記載の発明は、半導体基板を提供するステップと、前記半導体基板上にポリシリコン層を形成するステップと、前記ポリシリコン層中に第１の導電形不純物と、第２の導電形不純物を順次イオン注入し、前記ポリシリコン層をドーピングさせるステップと、前記ドーピングされた前記ポリシリコン層上に非ドープドポリシリコン層を形成するステップと、前記非ドープドポリシリコン層と前記ドーピングされた前記ポリシリコン層をパターニングしてゲートを形成するステップと、前記ゲートを含んだ全体構造の上面に窒化膜を形成するステップと、前記ゲートの側面を覆う部分の前記窒化膜の側面に犠牲スペーサを形成するステップと、前記窒化膜の露出された部分と前記犠牲スペーサを除去することによって、前記窒化膜を前記ゲートの側面から前記ゲートに隣接する部分の前記半導体基板の表面にかけて残すステップと、酸化工程を進行し、全体構造を酸化処理するステップと、前記半導体基板の表面と接する部分の前記窒化膜を透過するように前記ゲートの両側下部の前記半導体基板中に不純物をイオン注入して、前記窒化膜と接しない前記半導体基板部分内に高濃度不純物領域を形成すると同時に、前記窒化膜と接する前記半導体基板部分内に低濃度不純物領域を形成するステップと、前記全体構造の全面に層間絶縁膜を形成するステップと、前記層間絶縁膜と前記酸化処理された前記非ドープドポリシリコン層を選択的にパターニングし、前記ゲートの上面と前記高濃度不純物領域とを露出させるステップと、前記全体構造の上面に導電性物質層を形成し、前記ゲートと前記高濃度不純物領域とを接続させるステップとを有することを特徴としている。また、請求項１４に記載の発明は、前記第１の導電形不純物はｐ形不純物である１１Ｂを使用し、前記第２の導電形不純物はｎ形不純物である７５Ａｓを使用することを特徴としている。また、請求項１５に記載の発明は、前記犠牲スペーサには、感光性物質、または、ＳＯＧを使用することを特徴としている。また、請求項１６に記載の発明は、前記窒化膜は前記犠牲スペーサおよび前記ゲートをマスクとしたブランケットエッチング、または、マスクを使用したエッチングにより除去することを特徴としている。また、請求項１７に記載の発明は、前記非ドープドポリシリコン層は１００Åの厚さで形成することを特徴としている。また、請求項１８に記載の発明は、前記酸化処理の際、前記非ドープドポリシリコン層上に酸化膜が１００Åの厚さで形成されることを特徴としている。また、請求項１９に記載の発明は、半導体基板を提供するステップと、前記半導体基板上に第１の非ドープドポリシリコン層を形成するステップと、前記第１の非ドープドポリシリコン層中にｐ形不純物とｎ形不純物とを順次イオン注入し、前記第１の非ドープドポリシリコン層をドーピングさせるステップと、前記ドーピングされた前記第１の非ドープドポリシリコン層上に第２の非ドープドポリシリコン層を形成するステップと、前記第２の非ドープドポリシリコン層と前記ドーピングされた前記第１の非ドープドポリシリコン層をパターニングし、ゲートを形成するステップと、前記ゲートを含んだ全体構造の上面に窒化膜を形成するステップと、前記ゲートの側面を覆う部分の前記窒化膜の側面に感光性スペーサを形成するステップと、前記感光性スペーサと前記ゲートとをマスクとして前記窒化膜の露出された部分を除去するステップと、前記感光性スペーサを除去するステップと、酸化工程を進行して全体構造を酸化処理するステップと、前記半導体基板の表面と接する部分の前記窒化膜を透過するように前記ゲートの両側下部の前記半導体基板中に不純物をイオン注入して、前記窒化膜と接しない前記半導体基板部分内に高濃度不純物領域を形成すると同時に、前記窒化膜と接する前記半導体基板部分内に低濃度不純物領域を形成するステップと、前記全体構造の全面に層間絶縁膜を形成するステップと、前記層間絶縁膜と前記酸化処理された前記第２の非ドープドポリシリコン層を選択的にパターニングして前記ゲートの上面と前記高濃度不純物領域とを露出させるステップと、前記全体構造の上面に導電性物質層を形成し、前記ゲートと前記高濃度不純物領域を接続させるステップとを有することを特徴としている。また、請求項２０に記載の発明は、前記ｐ形不純物には１１Ｂを使用し、前記ｎ形不純物には７５Ａｓを使用することを特徴としている。また、請求項２１に記載の発明は、前記窒化膜は、ブランケットエッチングによって除去することを特徴としている。また、請求項２２に記載の発明は、前記第２の非ドープドポリシリコン層は１００Åの厚さで形成することを特徴としている。また、請求項２３に記載の発明は、前記酸化処理の際、前記第２の非ドープドポリシリコン層上に酸化膜が１００Åの厚さで形成されることを特徴としている。
【０００８】
【発明の実施の形態】
以下、本発明にかかるＳＲＡＭセルの製造方法の望ましい実施の形態を添付の図面を参照しながら詳細に説明する。
図６ないし図１１は、本発明にかかるＳＲＡＭセルの製造方法の望ましい実施の形態を説明するための工程断面図である。
本発明にかかるＳＲＡＭセルの製造方法は、図６に示すように、先ず、ＳＲＡＭセルを構成する多数個のＮ−ＭＯＳとＰ−ＭＯＳとが形成される活性領域を定義する素子分離膜（図示していない）が形成された半導体基板２１を用意する。ここで、半導体基板２１上に形成されるＮ−ＭＯＳの製造工程に関する説明は省略する。
【０００９】
次に、半導体基板２１上に第１の非ドープドポリシリコン層２３を形成し、ｐ形ゲートを形成するため、第１の非ドープドポリシリコン層２３に、１次にボロン１１Ｂをイオン注入し、次に、２次に７５Ａｓをイオン注入する。その際、７５Ａｓイオン注入は、コンタクト抵抗の低減と共に、Ｐ形ゲートとＮ形ゲートとの間の円滑な電流の通路の役目のために行う。
次に、図７に示すように、イオン注入された第１の非ドープドポリシリコン層２３上に第２の非ドープドポリシリコン層２５を約１００Åの厚さで形成する。
次に、図示していないが、第２の非ドープドポリシリコン層２５上に第２の非ドープドポリシリコン層２５のゲート形成部分を露出させる感光膜パターン（図示していない）を形成し、感光膜パターンをマスクとして第２の非ドープドポリシリコン層２５及びイオン注入された第１の非ドープドポリシリコン層２３を選択的にパターニングしてＰ−ＭＯＳのゲート電極２３ａを形成する。
次に、感光膜パターンを除去し、選択的にパターニングされた第２の非ドープドポリシリコン層２５を含んだ全体構造の露出された表面上に、窒化膜２７を蒸着する。その際、窒化膜２７はゲート電極２３ａの側壁が酸化されることを防止するための保護膜として使用する。
次に、図８に示すように、窒化膜２７上に犠牲スペーサ用絶縁膜（図示していない）を蒸着し、犠牲スペーサ用絶縁膜（図示していない）を異方性エッチングにより選択的に除去し、窒化膜２７の側面に犠牲スペーサ２９を形成する。その際、犠牲スペーサ用絶縁膜には感光性物質、または、ＳＯＧ物質を使用することもできる。
【００１０】
次に、図９に示すように、ブランケットエッチング工程を進行して、窒化膜２７の露出された部分を選択的に除去した後、犠牲スペーサ２９を除去する。その際，窒化膜２７はブランケットエッチングにより除去しないで、マスク（図示していない）を用いてエッチングすることもできる。
次に、図１０に示すように、低濃度不純物領域及び高濃度不純物領域の形成のためのイオン注入時、半導体基板の活性領域が受けるダメージの最小化のため、酸化工程を進行して全体構造の表面を酸化処理する。
その際、第２の非ドープドポリシリコン層２５の表面上に約１００Å厚さの酸化膜３０が形成される。しかし、酸化工程時に、ゲート電極２３ａの側壁には窒化膜２７ａが形成されていて、酸化膜３０の形成が防止される。
次に、ゲート電極２３ａの側面に残っている窒化膜２７ａの両側下方の半導体基板２１に高濃度不純物をイオン注入して低濃度不純物領域３１と高濃度不純物領域３３を同時に形成する。その際、低濃度不純物領域３１は窒化膜２７ａと接触される半導体基板２１部分内に形成され、高濃度不純物領域３３は窒化膜２７ａと接触されない半導体基板２１部分内に形成される。
【００１１】
次に、図１１に示すように、全体構造の上面に層間絶縁膜３５を形成し、層間絶縁膜３５上に高濃度不純物領域を露出させるために感光膜（図示していない）を塗布する。
次に、感光膜（図示していない）をフォトリソグラフィーによる露光及び現像工程を通じて選択的に除去して、感光膜パターン（図示していない）を形成する。
次に、感光膜パターン（図示していない）をマスクとして、層間絶縁膜３５と酸化膜３０及び第２の非ドープドポリシリコン層２５を選択的に除去し、高濃度不純物領域３３を露出させるコンタクトホール３７を形成する。その際、コンタクトホール３７の形成の際、酸化膜３０と第２の非ドープドポリシリコン層２５の総厚さは約２００Å程度に過ぎないので、これらは容易に除去され、ゲート電極２３ａの上面を露出させることになる。
次に、図示していないが、前記コンタクトホール３７内に、金属物質を蒸着し、これをパターニングして前記ゲート電極２３ａと高濃度不純物領域３３とを接続させる配線３９を形成する。
【００１２】
【発明の効果】
以上、説明したように、本発明のかかるＳＲＡＭセルの製造方法においては、次のような効果がある。
本発明にかかるＳＲＡＭセルの製造方法においては、ポリシリコンゲートの上面に酸化が不規則に、また過度になされることを防止することができるので、ゲートと活性領域との間のコンタクト時に生じられるコンタクト不良を防止することができるので、歩留りを改善させることができる。
また、本発明にかかるＳＲＡＭセルの製造方法においては、高濃度不純物領域を形成するために行うイオン注入時にダメージを最小化するため、ポリシリコン層の側面に窒化膜を形成させることにより、ポリシリコンゲートの側壁の上側が下側に比べて過度に酸化されることを防止することができるので、素子の動作速度を改善させることができる。
そして、本発明にかかるＳＲＡＭセルの製造方法においては、ポリシリコンゲートの側面に窒化膜が形成されていて、低濃度不純物領域及び高濃度不純物領域を形成するためのイオン注入時に１回のイオン注入により低濃度不純物領域及び高濃度不純物領域を同時に形成することができるので、製造工程を単純化することができる。
【図面の簡単な説明】
【図１】一般のＳＲＡＭセルの等価回路図を示す図面である。
【図２】従来技術にかかるＳＲＡＭセルの製造方法を説明するための断面図である。
【図３】従来技術にかかるＳＲＡＭセルの製造方法を説明するための断面図である。
【図４】従来技術にかかるＳＲＡＭセルの製造方法を説明するための断面図である。
【図５】従来技術にかかるＳＲＡＭセルの製造方法を説明するための断面図である。
【図６】本発明にかかるＳＲＡＭセルの製造方法を説明するための断面図である。
【図７】本発明にかかるＳＲＡＭセルの製造方法を説明するための断面図である。
【図８】本発明にかかるＳＲＡＭセルの製造方法を説明するための断面図である。
【図９】本発明にかかるＳＲＡＭセルの製造方法を説明するための断面図である。
【図１０】本発明にかかるＳＲＡＭセルの製造方法を説明するための断面図である。
【図１１】本発明にかかるＳＲＡＭセルの製造方法を説明するための断面図である。
【符号の説明】
２１        半導体基板
２３        第１の非ドープドポリシリコン層
２３ａ      ゲート電極
２５        第２の非ドープドポリシリコン層
２７、２７ａ    窒化膜
２９        犠牲スペーサ
３０        酸化膜
３１        低濃度不純物領域
３３        高濃度不純物領域
３５        層間絶縁膜
３７        コンタクトホール
３９        配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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