(57)【特許請求の範囲】
【請求項１】
コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、前記センスアンプと第３のステージとの間で複数のデータをパラレルに転送するメモリデバイスにおいて、
第１のリードまたはライトコマンドに応答して、前記第２のステージは、前記センスアンプと前記第３のステージとの間でデータをパラレル転送した後に、前記センスアンプを非活性化してリセット動作を行い、
第２のリードまたはライトコマンドに応答して、前記第２のステージは、前記センスアンプと前記第３のステージとの間でデータをパラレル転送した後に、前記センスアンプの活性化を継続して前記リセット動作を行わず、
前記第２のリードまたはライトコマンドの後に供給され、当該第２のリードまたはライトコマンドのローアドレスと同じローアドレスに対する前記第１のリードまたはライトコマンドに応答して、前記活性化状態を継続中のセンスアンプと前記第３のステージとの間でデータがパラレル転送された後に、前記第２のステージは前記センスアンプを非活性化して前記リセット動作を行うことを特徴とするメモリデバイス。
【請求項２】
請求項１において、前記第２のリードまたはライトコマンドの後に供給される前記第１のリードまたはライトコマンドに応答して、前記活性化状態を継続中のセンスアンプと前記第３のステージとの間で、データがパラレル転送されることを特徴とするメモリデバイス。
【請求項３】
請求項１において、前記第３のステージは、前記センスアンプからパラレルに転送された複数のデータを、出力端子にシリアルに出力するパラレルシリアル変換回路と、入力端子からシリアルに入力された複数のデータを前記センスアンプにパラレルに出力するシリアルパラレル変換回路とを有することを特徴とするメモリデバイス。
【請求項４】
請求項１において、更に、前記第１のリードまたはライトコマンドに伴って供給されたローアドレスを保持するローアドレスラッチ回路を有することを特徴とするメモリデバイス。
【請求項５】
コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、前記センスアンプと第３のステージとの間で複数のデータをパラレルに転送するメモリデバイスにおいて、
リードまたはライトコマンドに応答して、前記第２のステージは、前記センスアンプと前記第３のステージとの間でデータをパラレル転送した後に、前記センスアンプを非活性化してリセット動作を行い、
通常のコマンドサイクルよりも短いタイミングであり直前の前記リードまたはライトコマンドに応答して活性化されたワード線が非活性化される前のタイミングで、同一のローアドレスを伴ってリードまたはライトコマンドが連続して供給された時に、前記第２のステージは、前記直前のリードまたはライトコマンドにかかわらず、前記センスアンプの活性化を継続して前記リセット動作を行わないことを特徴とするメモリデバイス。
【請求項６】
請求項５において、前記第１のステージは、連続して供給されるローアドレスを比較するローアドレス比較回路を有することを特徴とするメモリデバイス。
【請求項７】
請求項５において、前記第３のステージは、前記センスアンプからパラレルに転送された複数のデータを、出力端子にシリアルに出力するパラレルシリアル変換回路と、入力端子からシリアルに入力された複数のデータを前記センスアンプにパラレルに出力するシリアルパラレル変換回路とを有することを特徴とするメモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ランダムアドレスサイクルを短くすることができるファーストサイクルＲＡＭ、ＦＣＲＡＭ（Fast  Cycle Randum  access  Memory, 富士通株式会社により商標登録出願中）に関し、特にコラムアクセスモードとランダムアクセスモードとを切り換え可能にしたＦＣＲＡＭに関する。
【０００２】
【従来の技術】
従来のＤＲＡＭは、ローアドレスに応答してロー系の回路が動作してワード線及びセンスアンプが活性化してメモリセルからセンスアンプにデータが読み出され、その後コラムアドレスに応答してコラム系の回路が動作して選択されたセンスアンプからのデータが出力される。そして、データの出力が完了してから、ロー系の回路、コラム系の回路のリセット動作が行われる。従って、一般に、必要なデータの出力が完了するまでワード線とセンスアンプの活性化状態を維持する必要があり、ローアドレスの変更を伴うランダムアクセス動作のサイクルタイム（ランダムアドレスサイクルタイム）を短くすることができない。
【０００３】
図２０は、従来のＤＲＡＭのページモードでの読み出し動作を示すタイミングチャート図である。従来のＤＲＡＭのページモードでは、ローアドレスストローブ信号ＲＡＳに同期してローアドレスが供給され、ローデコード動作が活性化され１本のワード線が活性化されてセンスアンプがデータをラッチしている間に、コラムアドレスストローブ信号ＣＡＳのトグル動作により複数のデータを出力する。コラムアドレスストローブ信号ＣＡＳのトグル動作毎にコラムアドレスが内部で生成され、データが連続して出力される。従って、同一のワード線に接続されるメモリセルのデータを、活性化状態にあるセンスアンプ列から連続的に出力することで、見掛け上の列アクセスタイムｔＲＡＣを短くする。
【０００４】
図２１は、従来のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のバーストモードでの読み出し動作を示すタイミングチャート図である。図２１は、バーストレングスが２の場合である。この読み出し動作では、クロックＣＬＯＣＫの立ち上がりエッジに同期して供給されるアクティブコマンドＡＣＴＶに応答して、ローデコーダが活性化され１本のワード線が活性化される。そして、センスアンプが活性化されてデータをラッチしている間に、リードコマンドＲＥＡＤに応答して、コラムデコーダが活性化されＣＡＳ系回路にデータがラッチされ、そのデータが出力される。バーストレングスが２であるので、１つのリードコマンドＲＥＡＤに対して２つのデータが連続して出力される。そして、次のリードコマンドＲＥＡＤに応答して、更にそのコラムアドレスに対するコラムデコーダの活性化、データのラッチ、データ出力が連続して行われる。
【０００５】
シンクロナスＤＲＡＭの場合は、コラム系回路内をパイプライン構造にすることで、連続するリードコマンドのコラムデコードとデータラッチ動作を重ねることが可能になり、その分データ出力が高速化される。
【０００６】
上記の２つの読み出し動作は、いずれの場合でも、最初にローアドレスに対して、ワード線を活性化し、センスアンプが活性化してそのデータを保持している間に、同一ワード線上のデータをＣＡＳ系の動作を繰り返すことにより複数のデータを高速に読み出す。また、書き込み動作についても、基本的には、１本のワード線を活性化し、そこに対して複数の書き込みデータをセンスアンプを介して書き込む。
【０００７】
従って、一般的なシステム内のキャッシュメモリなどに利用される場合は、上記の従来の読み出し及び書き込み動作でも高速化を達成することができる。しかし、スーパーコンピュータの主記憶や３次元グラフィックス向けのようにデータ量が膨大な上に、任意の方向にアドレスが飛ぶ場合には、メモリデバイスは頻繁にランダムアクセス動作を行う必要がある。かかるランダムアクセス動作は、ワード線の活性化からデータ読み出し後のワード線のリセット動作までの長時間の動作を要し、高速化の弊害となる。
【０００８】
そこで、本出願人は、ランダムアクセス動作に対するサイクルタイムを短くすることができるファーストサイクルＲＡＭ（ＦＣＲＡＭ）を提案した。例えば、日経エレクトロニクス１９９８年６月１５日号、１６３−１７１頁、または、１９９８  ＳＹＭＰＯＳＩＵＭ  ＯＮ  ＶＬＳＩ  ＣＩＲＣＵＩＴＳ  DIGEST OF TECHNICAL PAPERS、２２−２５頁にて発表した。さらに、本出願人は、１９９８年６月３日付で国際特許出願、ＪＰ９８／０２４４３を行った。
【０００９】
かかるメモリデバイスは、メモリ・コア部のアーキテクチャが変更され、ランダム・アドレス・サイクル時間が大幅に短縮されている。その基本的な動作は、リードＲＥＡＤまたはライトＷＲＩＴＥなどの１つのコマンドに応答して、ワード線の活性化、センスアンプの活性化、データのラッチ及び出力、そしてリセット動作の一連の動作を連続して行い、バーストレングス分のデータを出力する。或いはバーストレングス分のデータを書き込む。従って、従来例の様にワード線とセンスアンプの活性化状態を続けることはない。
【００１０】
ＦＣＲＡＭでは、ランダムアドレスサイクル時間を短縮するために、センスアンプから１つの出力端子に対してバーストレングス分の複数のデータを、ＣＡＳ系の回路に一度に転送し、更に、ワード線の活性化及びセンスアンプの活性化を必要なサブセルマトリクス部分だけに限定してセンスアンプ活性化及びリセット期間を短くした。そして、コマンドデコード部分と、ロー系回路部分と、コラム系回路部分とをパイプライン構造にして、連続するランダムアクセス動作を、時間的に重なり合うようにして行うようにした。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記の提案されたＦＣＲＡＭでは、リードＲＥＡＤ、ライトＷＲＩＴＥ及びリフレッシュＲＥＦＲＥＳＨの３つのコマンドしか存在しない。また、別々のコマンドによるロー系動作とコラム系動作の分離もない。従って、同一のワード線上のデータを次々に読み出す場合でも、リードコマンドによりローデコード動作からリセット動作までの一連の動作を繰り返して行う必要がある。その結果、例えばデータの出力やデータの入力のレートが高くなっても、アクセスタイム及びアクセスサイクルタイムを短くすることができない。また、上記のランダムアクセス動作では、ページモードの様にセンスアンプに保持されているデータからデータ出力を行う場合に比較して、アクセスタイム及びアクセスサイクルタイムが遅くなってしまう。
【００１２】
第２に、リード動作には１種類のリードコマンドしか存在しないので、リード動作において、同一のワード線上のデータを連続して読み出すのか、異なるワード線上のデータを読み出すのかを、そのリードコマンドから判別することができない。また、ライト動作においても、同様である。
【００１３】
そこで、本発明の目的は、従来提案されているＦＣＲＡＭを更に改良した新規なＦＣＲＡＭを提供することにある。
【００１４】
更に、本発明の目的は、従来のＦＣＲＡＭにない新規な読み出しモードを有し、アクセスタイム及びアクセスサイクルタイムを速くすることができるＦＣＲＡＭを提供することにある。
【００１５】
更に、本発明の目的は、従来のＦＣＲＡＭにない新規な書き込みモードを有し、アクセスタイム及びアクセスサイクルタイムを速くすることができるＦＣＲＡＭを提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、センスアンプと第３のステージとの間で複数のデータをパラレルに転送するＦＣＲＡＭにおいて、通常のリードまたはライトコマンドに応答して、センスアンプと第３のステージとの間でデータをパラレル転送した後に、自動的にセンスアンプを非活性化してリセット動作を行う。そして、通常とは異なる第２のリードまたはライトコマンドに応答して、センスアンプと第３のステージとの間でデータをパラレル転送した後に、センスアンプの活性化を継続してリセット動作を行わない。そして、その後のリードまたはライトにおいては、センスアンプの活性化を省略して、活性化状態を継続中のセンスアンプに対してデータの転送を行う。こうすることにより、同じワード線上のメモリセルに読み出しまたは書き込みを継続する場合、その後のワード線とセンスアンプの活性化動作を省略することができ、高速に複数のデータのパラレル転送を行うことができ、実質的なサイクルタイムを短くすることができる。
【００１７】
本発明の別の例では、更に、通常とは異なる第２のリードまたはライトコマンドに応答して、内部でコラムアドレスをインクリメントする機能を有する。そして、その内部でインクリメントされたコラムアドレスに対応するセンスアンプに対して、複数のデータのパラレル転送を行う。
【００１８】
或いは、本発明の別の例では、同じローアドレスを有するリードまたはライトコマンドが連続して、短いタイミングで供給される場合に、データ転送後のセンスアンプの非活性化を含むリセット動作を行わないようにする。この方法では、特別の第２のリードまたはライトコマンドを設定する必要がない。
【００１９】
上記の目的を達成するために、本発明は、コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、前記センスアンプと第３のステージとの間で複数のデータをパラレルに転送するメモリデバイスにおいて、
第１のリードまたはライトコマンドに応答して、前記第２のステージは、前記センスアンプと前記第３のステージとの間でデータをパラレル転送した後に、前記センスアンプを非活性化してリセット動作を行い、
第２のリードまたはライトコマンドに応答して、前記第２のステージは、前記センスアンプと前記第３のステージとの間でデータをパラレル転送した後に、前記センスアンプの活性化を継続して前記リセット動作を行わないことを特徴とする。
【００２０】
上記の発明によれば、第２のリードまたはライトコマンドを利用して、その後の同じワード線上のメモリセルへの読み出しまたは書き込みを、新たなワード線とセンスアンプの活性化を省略して行うことができ、高速化を図ることができる。
【００２１】
上記の目的を達成するために、本発明は、コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、前記センスアンプと第３のステージとの間で複数のデータをパラレルに転送するメモリデバイスにおいて、
第１のリードまたはライトコマンドに応答して、前記第２のステージは、前記センスアンプと前記第３のステージとの間でデータをパラレル転送した後に、前記センスアンプを非活性化してリセット動作を行い、
第２のリードまたはライトコマンドに応答して、前記第２のステージは、前記センスアンプと前記第３のステージとの間でデータをパラレル転送した後に、前記センスアンプの活性化を継続して前記リセット動作を行わず、コラムアドレスをインクリメントして当該インクリメントされたコラムアドレスに対応するセンスアンプと前記第３のステージとの間でデータをパラレル転送することを特徴とする。
【００２２】
上記の発明によれば、第２のリードまたはライトコマンドを利用して、コラムアドレスを供給することなく、活性化状態を継続しているセンスアンプに対して、次々に読み出しまたは書き込み動作を行うことができ、高速化を図ることができる。
【００２３】
上記の目的を達成するために、本発明は、コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、前記センスアンプと第３のステージとの間で複数のデータをパラレルに転送するメモリデバイスにおいて、
リードまたはライトコマンドに応答して、前記第２のステージは、前記センスアンプと前記第３のステージとの間でデータをパラレル転送した後に、前記センスアンプを非活性化してリセット動作を行い、
通常のコマンドサイクルよりも短いタイミングで、同一のローアドレスを伴ってリードまたはライトコマンドが連続して供給された時に、前記第２のステージは、前記直前のリードまたはライトコマンドにかかわらず、前記センスアンプの活性化を継続して前記リセット動作を行わないことを特徴とする。
【００２４】
上記の発明によれば、特別のリードまたはライトコマンドを利用することなく、ローアドレスを同じにして通常と異なるタイミングでリードまたはライトコマンドを供給することで、センスアンプの活性化を維持して高速なコラムアクセス動作をさせることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００２６】
図１は、ＦＣＲＡＭのブロック図である。外部クロックＣＬＯＣＫがクロック入力バッファ１０に供給され、内部クロックｃｌｋが出力される。この内部クロックｃｌｋに応答して、コントロール信号ＣＮＴ、ローアドレスＲａｄｄ、コラムアドレスＣａｄｄが、それぞれの入力バッファ１１，１２，１３に入力されラッチされる。また、同様に内部クロックｃｌｋに応答して、データ出力端子ＤＱからデータが出力され、データ入力端子Ｄｉｎからデータが入力される。
【００２７】
コントロール信号ＣＮＴは、コマンドデコーダ１４に供給され、コマンドがデコードされる。また、初期状態において、コントロール信号ＣＮＴに応答して、ローアドレス端子Ｒａｄｄから供給される各種のモード設定値がモードレジスタ１５にラッチされる。通常動作において、コントロール信号ＣＮＴがコマンドデコーダ１４でデコードされ、そのデコード出力に応答して、ＲＡＳジェネレータ１６によりＲＡＳ活性化が検出されると、コントロールユニット１７によりデコーダなどの動作が制御される。具体的には、ワードデコーダ３０、ビット線トランスファーゲートデコーダ３１、センスアンプ活性化回路３２、１／４デコーダ３３、コラムデコーダ３４、コラム系コントロールユニット３５などである。
【００２８】
ローアドレス信号Ｒａｄｄは、入力バッファ１２によりラッチされ、ワードプリデコーダ１９によりプリデコードされる。そのプリデコードされた信号が、ワードデコーダ３０，ビット線トランスファーゲートデコーダ３１、センスアンプ活性化回路３２、１／４デコーダ３３、及びブロックデコーダ２０に供給される。また、コラムアドレスＣａｄｄは、入力バッファ１３によりラッチされ、コラムプリデコーダ２２によりプリデコードされる。そのプリデコードされた信号が、センスアンプ活性化回路３２、１／４デコーダ３３、コラムデコーダ３４、コラム系コントロールユニット３５、及び読み出し側パラレル・シリアル変換回路３７、書き込み側シリアル・パラレル変換回路４２に供給される。
【００２９】
ＦＣＲＡＭは、コントロール信号ＣＮＴをデコードして動作モードを検出する第１ステージ１００と、ローアドレス信号Ｒａｄｄをデコードしてワード線及びセンスアンプを活性化し、リード・ライト用バッファ回路３６にデータをパラレルに出力するまでの第２ステージ２００と、リード・ライト用バッファ回路３６にパラレルに出力されたデータをパラレル・シリアル変換回路３７でシリアルデータに変換し、データ出力バッファ３８から出力するまでの第３ステージ３００とに分けられる。第３ステージ３００には、書き込み用のデータをデータ入力バッファ４４に入力し、シリアル・パラレル変換し、リード・ライト用バッファ回路にデータをパラレルに供給するまでの回路も含まれる。第１、第２及び第３ステージ１００，２００，３００は、パイプライン構造を有し、それぞれのステージが独立して動作する。
【００３０】
メモリコア４０内には、図示しない１トランジスタと１キャパシタからなるメモリセルがビット線とサブワード線ＳＷＬとの交差位置に配置される。メモリコア４０は、後述する通り、ロー方向（図中横方向）について複数のサブセルマトリクスに分割され、センスアンプＳＡもそれぞれのサブセルマトリクス毎に設けられる。従って、サブセルマトリクスの選択には、コラムアドレスが利用される。そして、メインワードデコーダ３０がローアドレスに従ってメインワード線を選択し、そのメインワード線に接続されるサブワード線のうち、選択されたサブセルマトリクス内のサブワード線だけが活性化される。同様に、選択されたサブセルマトリクス内であって、選択されたサブワード線に対応するセンスアンプだけがセンスアンプ活性化回路により活性化される。
【００３１】
メモリコア４０内の読み出し時の動作は、一般的なＤＲＡＭと同じである。即ち、メインワード線に属し選択されたサブセルマトリクス内のサブワード線が活性化される。活性化されたサブワード線上のメモリのデータが、ビット線に読み出され、センスアンプの活性化に伴い増幅されラッチされる。センスアンプにラッチされたデータは、リード・ライト用バッファ３６にバーストレングス分だけ並列に出力される。その後は、パラレル・シリアル変換回路３７によりシリアルデータに変換され、データ出力バッファ３８から連続して出力される。パラレル・シリアル変換回路３７は、データレイテンシカウンタ２４により制御されるタイミングで、変換動作を行う。
【００３２】
第２ステージ２００、メモリコア４０及びリードライトバッファ３６とで、１つのブロックが構成される。通常、メモリデバイス内には複数のブロックが設けられる。従って、各ブロック内にはブロックデコーダ２０が設けられ、ローアドレス信号に応じて、選択されたか否かの信号を生成して、ワードデコーダ２０，ビット線トランスファーゲートデコーダ３１、センスアンプ活性化回路３２、１／４デコーダ３３に供給する。
【００３３】
図２は、ＦＣＲＡＭのメモリコア４０の構成を示す回路図である。図１にて説明した通り、ＦＣＲＡＭのメモリコア４０では、メインセルマトリクスＭＣＭがロー方向について、複数のサブセルマトリクスＳＣＭに分割される。図２には、２つのサブセルマトリクスＳＣＭが示される。それに伴い、コラムアドレスをもとにサブセルマトリクス選択信号φＳＣＭが供給される。また、コラム方向（図中縦方向）について、所定の本数のメインワード線ＭＷＬ毎に、センスアンプＳＡＯ、ＳＡＥとが配置される。図２の例では、リラックスセンスアンプが採用され、セルマトリクスの両側のセンスアンプＳＡＯ，ＳＡＥとで、１つのセンスアンプを構成する。
【００３４】
上記の構成について、図２中のメモリセルＭＣが選択された時の選択動作について説明する。メインワードデコーダ３０が、ローアドレスをデコードしてメインワード線ＭＷＬ（Ｓ）を活性化する。更に、メイン１／４ワードデコーダ３３も、ローアドレスをデコードしてメイン１／４デコード線φＭ１／４を活性化する。同時に、コラムアドレスをデコードしてサブセルマトリクス選択信号φＳＣＭ０が活性化される。メイン１／４デコード線φＭ１／４は、活性化状態のサブセルマトリクス選択信号φＳＣＭ０が供給されているサブ１／４デコーダ３９（Ｓ１／４）を介して、コラム方向（縦方向）に配列されるサブワードデコーダＳ１に供給される。そして、活性状態のメインワード線ＭＷＬ（Ｓ）が供給されているサブワードデコーダＳ１のみが、そのサブワード線ＳＷＬ（Ｓ）を活性化する。この様に、ＦＣＲＡＭのメモリコアでは、メインワード線ＭＷＬに接続される複数のサブワード線ＳＷＬのうち、一部のサブワード線のみが活性化される。その結果、ワード線活性化に要する時間を短くすることができる。
【００３５】
サブワード線ＳＷＬ（Ｓ）が活性化されるに伴い、ビット線トランスファーゲートデコーダ３１によりビット線トランスファ選択信号ＢＬＴＯ０とＢＬＴＥ０とが活性化され、活性化されたサブワード線ＳＷＬ（Ｓ）と交差するビット線対ＢＬが、その両側のセンスアンプＳＡＯ，ＳＡＥに接続される。また、センスアンプも、センスアンプ活性化信号φＬＥとサブセルマトリクス選択信号φＳＣＭ０に応答して、図中斜線で印した一部のセンスアンプＳＡＯ，ＳＡＥのみが活性化される。従って、センスアンプの活性化に要する時間も短くなる。
【００３６】
活性化されたサブセルマトリクスＳＣＭｏ内のセンスアンプのデータは、例えば４ビット単位でリード・ライト・バッファ３６に出力される。即ち、供給されたコラムアドレスがコラムデコーダ３４でデコードされ、図示しないコラム選択信号に応答して、４ビットのデータがリード・ライト・バッファ３６にパラレル出力される。そして、リード・ライト・バッファ３６にラッチされた４ビットのデータが、更に、パラレル・シリアル変換回路３７に転送される。そして、設定されたバーストレングスに応じて、必要な数のデータがシリアルに変換されて、データ出力バッファ３８から出力される。
【００３７】
即ち、１つのデータ出力端子に関して、少なくともバーストレングス分の複数のデータがパラレルにセンスアンプからリード・ライト・バッファ３６に出力される。従って、一括してバーストレングス分の複数データがリード・ライト・バッファ３６に出力されたあとは、すぐにサブワード線を非活性にしてメモリセルのセルトランジスタを閉じ、センスアンプを非活性にすることができ、次のサイクルのランダム・アクセス動作に移行することができる。その結果、第３ステージ３００でのパラレル・シリアル変換、データ出力動作が完了するのを待つことなく、第２ステージ２００は、次のワード線とセンスアンプの活性化動作に移行することができる。その結果、第２ステージの動作サイクルは、バーストレングスにかかわらず一定時間となり、自動リセットを可能にする。
【００３８】
図３は、パラレル・シリアル変換回路の構成図である。上記した通り、パラレル・シリアル変換回路３７は、設定されたバーストレングスに応じて、必要が数のデータをシリアルに出力する。例えば、リード・ライト・バッファ３６からパラレルに供給された４ビットのデータは、２ビットのコラムアドレスとバーストレングス１，２，４に対応して、それぞれ１ビット、２ビット、４ビットをシリアルに出力する。
【００３９】
データバススイッチ４４０は、４つのデータバスＤＢ１〜４のデータを、コラムアドレスとバーストレングスに応じてノードｄ１〜ｄ４に転送する。マスタフリップフロップ４５０は、制御信号φ１０に応答してノードｄ１〜ｄ４のデータをラッチし、更に、スレーブフリップフロップ４６０は、制御信号φ１１に応答してマスタフリップフロップ４５０がラッチしたデータをラッチする。４−２変換部４７０は、４ビットのデータを、コラムアドレスとバーストレングスに応じて２ビットづつノードｄｄ１，ｄｄ２に出力する。そして、２−１変換部４８０は、ノードｄｄ１，ｄｄ２の２ビットのデータを、バーストレングスに応じて順次１ビットづつラッチ・レベルシフタ回路４３０に供給する。
【００４０】
バーストレングスが４の場合は、データバススイッチ４４０のスイッチＳＷ１，２，３が同時に導通し、４つのデータバスＤＢ１〜ＤＢ４がそのままノードｄ１〜ｄ４に供給される。そして、マスタフリップフロップ４５０，スレーブフリップフロップ４６０にラッチされる。そして、制御信号φ２１に応答してノードｄ１のデータが出力レジスタ４２０にラッチされ、ノードｄ２のデータがフリップフロップ４０９にラッチされる。それに続いて、制御信号φ２２に応答して、フリップフロップ４０９のデータが出力レジスタ４２１にラッチされ、ノードｄ３のデータがフリップフロップ４１０にラッチされる。この時、制御信号φ３１に応答して、出力レジスタ４２０の第１のデータ出力がノードｄｄ１からスイッチＳＷ３１を介してラッチ・レベルシフタ回路４３０に供給される。
【００４１】
更に、制御信号φ２３に応答して、フリップフロップ４１０のデータが出力レジスタ４２２にラッチされ、ノードｄ４のデータがフリップフロップ４１１にラッチされる。その時、制御信号φ３２に応答して、出力レジスタ４２１の第２のデータ出力がノードｄｄ２からスイッチＳＷ３２を介してラッチ・レベルシフタ回路４３０に供給される。次に、制御信号φ２４に応答して、フリップフロップ４１１のデータが出力レジスタ４２３にラッチされる。その時、制御信号φ３１に応答して、出力レジスタ４２２の第３の出力がノードｄｄ１からスイッチＳＷ３１を介してラッチ・レベルシフタ回路４３０に出力される。そして、最後に、制御信号φ３２に応答して、出力レジスタ４２３の第４のデータが、ノードｄｄ２からスイッチＳＷ３２を介してラッチ・レベルシフタ回路４３０に出力される。
【００４２】
次に、バーストレングスが２の場合について説明する。バーストレングスが２の場合は、コラムアドレスによりデータバスＤＢ１，２かデータバスＤＢ３，４かのいずれかが、ノードｄ１，ｄ２に出力される。そのため、コラムアドレスに応じて、スイッチＳＷ１，２が導通、スイッチＳＷ３，ＳＷ１４，ＳＷ２４が非導通する第１の状態か、スイッチＳＷ１，２が非導通、スイッチＳＷ３，ＳＷ１４，ＳＷ２４が導通する第２の状態かのいずれかの状態が選択される。第１の状態であれば、データバスＤＢ１，２のデータがノードｄ１，ｄ２に供給され、第２の状態であれば、データバスＤＢ３，４のデータがノードｄ１，ｄ２に供給される。
【００４３】
その後、マスタフリップフロップ４５０，スレーブフリップフロップ４６０でラッチされ、制御信号φ２１に応答して、ノードｄ１のデータが出力レジスタ４２０にラッチされ、ノードｄ２のデータがフリップフロップ４０９にラッチされる。次に、制御信号φ２２に応答して、フリップフロップ４０９のデータが出力レジスタ４２１にラッチされる。この時、制御信号φ３１に応答して、出力レジスタ４２０の第１のデータがノードｄｄ１からスイッチＳＷ３１を介してラッチ・レベルシフタ回路４３０に出力される。その後、制御信号φ３２に応答して、出力レジスタ４２１の第２のデータがノードｄｄ２からスイッチＳＷ３２を介してラッチ・レベルシフタ回路４３０に出力される。
【００４４】
次に、バーストレングス１の場合について説明する。この場合は、２ビットのコラムアドレスにより選択されたデータバスＤＢのデータが、データバススイッチ部４４０内のスイッチＳＷ１２，ＳＷ１３，ＳＷ１４のいずれかを介してノードｄ１に供給される。その後は、１ビットのデータがフリップフロップ４０１，４０５，４２０と転送され、スイッチＳＷ３１を介してラッチ・レベルシフタ回路４３０に供給される。
【００４５】
尚、図示しないが、バーストレングスが８の場合は、２つのブロックからそれぞれ４ビットのデータを出力することで、８ビットのデータをシリアルに出力することができる。
【００４６】
図４は、ＦＣＲＡＭの読み出し動作のタイミングチャート図である。ＦＣＲＡＭの特徴的な構成は、第１に、ローアドレス及びコラムアドレスとコントロール信号の取り込み、及びコマンドデコード動作を行う第１ステージと、ワード線とセンスアンプの活性化及びリセットを行う第２ステージとを分けて、パイプライン動作させるようにし、第２に、メモリコア内を複数のサブセルマトリクスに分割し、コラムアドレスで選択されたサブセルマトリクス内のサブワード線とセンスアンプだけを活性化するようにし、第３に、バーストレングス分の複数のデータを一括してセンスアンプと第３ステージとの間で転送することにある。
【００４７】
図４に従って読み出し動作を以下に説明する。リードコマンドＲＥＡＤに同期して、ローアドレスＲａｄｄとコラムアドレスＣａｄｄとが非マルチプルで同時に或いは短い時間の間に連続して供給される。第１ステージ１００は、それらのアドレスとコントロール信号を取り込み、コントロール信号をデコードする。デコード結果に従って、第２ステージは、ローアドレスとコラムアドレスをデコードして、ワード線の駆動（活性化）とセンスアンプの駆動（活性化）を行う。上記の第２の特徴点により、ワード線及びセンスアンプの活性化動作は、高速化される。
【００４８】
第３ステージにおいて、センスアンプにより増幅されラッチされたデータは、ブロック内のデータバスを経由して、４ビット単位でリード・ライト・バッファ３７に出力されラッチされる。そして、その４ビットのデータは、パラレルにパラレル・シリアル変換回路３７に出力される。パラレル・シリアル変換回路３７は、設定されたバーストレングスに応じて必要な数のデータをシリアルに出力する。図４の例では、バーストレングスが２に設定されており、２ビットのデータがデータ出力端子ＤＱから出力される。
【００４９】
各ブロック内のリード・ライト・バッファ３７から４ビットのデータがブロックに共通に設けられたパラレル・シリアル変換回路３７に出力されると、ブロック内では自動的にリセット動作（プリチャージ動作）に入る。即ち、ワード線を非活性化し、センスアンプを非活性化し、ビット線やデータバス線の電位をリセット（プリチャージ）する。かかるリセット（プリチャージ）動作は、オートリセット回路１８により開始される。複数ビットのデータがパラレルに第３ステージのコラム系の回路に出力されることで、バーストレングスにかかわらずセンスアンプの活性化の期間を短くすることができる。従って、図２０及び図２１に示したように、バーストレングス分のデータが全て出力されるまで、ワード線やセンスアンプの活性化を継続する必要がなく、次のリードコマンドに対するワード線やセンスアンプの活性化動作に入ることができる。即ち、図４に示される通り、最初のリードコマンドに対するワード線とセンスアンプがリセットされた直後に、次のリードコマンドに対するワード線とセンスアンプの活性化が開始される。
【００５０】
上記の様に、ＦＣＲＡＭの特徴的な構成により、サイクルタイムｔＲＣは、アクセスタイムｔＲＡＣよりも短くなる。即ち、第１ステージと第２ステージをパイプライン構成にすることで、次のサイクルのアドレスとコントロール信号の取り込みとデコードを先行して始めることができ、メモリコアの改良とメモリコアからの複数ビットの一括出力によりワード線とセンスアンプの活性化の期間を短くすることができる。その結果、ランダム・アクセス動作に対しても短時間で行うことが可能になる。
【００５１】
［第１の実施の形態例］
図５は、第１の実施の形態例のＦＣＲＡＭのブロック図である。図１のＦＣＲＡＭのブロック図と同じ箇所には同じ引用番号を与えた。図５のＦＣＲＡＭの構成で、図１と異なる点は、ローアドレスＲａｄｄをラッチするローアドレスラッチ回路５０が追加されたことにある。
【００５２】
第１の実施の形態例では、通常のリードコマンドに加えて、自動リセット動作をせずにワード線とセンスアンプの活性化状態を継続する第２のリードコマンドを設定する。ここで、通常のリードコマンドをリードＡとし、第２のリードコマンドをリードＢと定義する。リードＢコマンドでは、第２ステージでのオートリセット動作が行われずセンスアンプの活性化状態が継続される。そして、次に供給される或いはその後供給されるリードＡコマンドが、先行するリードＢコマンドによって保持されているセンスアンプ内のデータを出力した後に、自動でリセット動作を行なう。それにより、リードＢコマンドに続く次のリードコマンドでの第２ステージでの動作時間を短くすることができる。
【００５３】
図６は、第１の実施の形態例の読み出し動作のタイミングチャート図である。図６には、リードＡコマンドＲＥＡＤＡ、リードＢコマンドＲＥＡＤＢ、そしてリードＡコマンドＲＥＡＤＡが供給された場合の動作が示される。リードＡコマンドが供給されると、通常のリード動作が行われる。即ち、リードＡコマンドＲＥＡＤＡが供給されると、パイプライン構成の第１ステージ１００において、ローアドレス及びコラムアドレスが取り込まれ、コントロール信号が取り込まれコマンドデコーダ１４でデコードされる。次に、第２ステージ２００において、ローアドレスがプリデコーダ１９で、コラムアドレスがプリデコーダ２２でそれぞれプリデコードされ、更に、メインワードデコーダ３０，ビット線トランスファーゲートデコーダ３１，センスアンプ活性化回路３２，１／４デコーダ回路３３、コラムデコーダ２４などにより、サブワード線が活性化され、対応するセンスアンプが活性化される。そして、第３ステージ３００において、センスアンプＳＡからデータバスを介して４ビット分のデータがリード・ライトバッファ３６に出力され、更にパラレル・シリアル変換回路３７に出力される。図６の例は、バーストレングスが２の例である。そして、最後に２ビットのデータがデータ出力回路３８から出力される。その時、第２ステージ２００では、ワード線とセンスアンプの非活性化及びビット線、データバス線のプリチャージなどのオートリセット動作が、データを第３ステージに転送した直後に自動的に行われる。
【００５４】
それに対して、リードＢコマンドＲＥＡＤＢが供給されると、第１ステージは、リードＡコマンドと同様にコントロール信号やアドレスの取り込みとコントロール信号のデコードを行う。そして、第２ステージはワード線とセンスアンプの活性化、データの出力を行うが、その後のオートリセット動作は行わないで、ワード線とセンスアンプの活性化を継続する。第３ステージは、パラレルに出力されたデータを１ビットづつデータ出力回路３８から出力する。
【００５５】
次に供給されるリードＡコマンドに応答して、第１ステージはコントロール信号やアドレスの取り込みとコントロール信号のデコードを行う。そして、第２ステージは、ローアドレスについてローアドレスラッチ回路５０にラッチされている１つ前の同じローアドレスを利用する。即ち、前のサイクルでの同じワード線の活性化状態及びセンスアンプの活性化状態が利用される。そして、リードＡコマンドと同時に供給されるコラムアドレスＣａｄｄが、プリデコードされ、デコードされ、選択されたコラムに対応するセンスアンプのラッチデータが、リード・ライトバッファ回路３６にパラレルに出力されラッチされる。メモリコアからデータが出力されると、第２ステージは、自動的にオートリセット動作を行う。そして、第３ステージは、出力された２ビットのデータを、１ビットづつ出力する。
【００５６】
リードＢコマンドの次にリードＢコマンドを供給することも可能である。その場合は、次のリードＢコマンドでもオートリセット動作は行われず、ワード線とセンスアンプの活性化状態が継続される。したがって、連続して出力したいデータの数だけ、リードＢコマンドを続けることで、所望の数のデータを連続して出力することができる。
【００５７】
上記の通り、リードＡコマンドでは第２ステージがオートリセット動作を行うことで、ランダムアクセス動作の場合のサイクルタイムｔＲＣを短くする。しかし、リードＢコマンドの場合は、第２ステージがオートリセット動作を行わない。従って、後続のリードコマンドでは、同じワード線のデータをセンスアンプから複数ビット並列に出力するコラムアクセスモードとなる。コラムアクセスモードでは、第２ステージが、ワード線とセンスアンプの活性化動作を新たに行わない。そして、前のサイクルで活性化されたセンスアンプが保持するデータから、複数のデータがパラレルにリード・ライトバッファ回路３６に出力される。従って、第２ステージの動作期間が短くなることが理解される。
【００５８】
ここで、従来例で説明したページモードやバーストモード（図２０，２１）での動作との違いを説明する。従来のページモードやバーストモードでは、センスアンプに保持されたデータが、次のサイクルに供給されるコラムアドレスにより選択されて１ビット単位で、出力回路に転送される。これに対して、第１の実施の形態例では、リードＢコマンドの後のリードコマンドでは、センスアンプに保持されたデータが、次のサイクルに供給されるコラムアドレスにより選択されてバーストレングス分の複数ビット単位で、出力回路に並列に転送される。即ち、上記のコラムアクセスモード動作となる。従って、リードＢコマンドに続くリードコマンドでのデータ出力を高速に行うことができる。更に、リードＢコマンドに続くリードＡコマンド後の、ランダムアクセス動作のサイクルタイムを速くすることができる。
【００５９】
図１８は、本実施の形態例におけるタイミング制御回路群の構成図である。また、図１９は、図６の動作を行った時のタイミング制御回路群の動作タイミングチャート図である。図１８のタイミング制御回路群の対応する回路には、図５の各回路の引用番号が与えられる。図１８中、ＷＬジェネレータ１７ＡとＣＬジェネレータ１７Ｂは、図５におけるコントロールユニット１７内の回路である。
【００６０】
コマンドデコーダ１４には、外部からコントロール信号ＣＮＴが供給される。コントロール信号ＣＮＴとして、上記のリードＡコマンドが供給された場合は、コマンドデコーダ１４により信号Ａが活性化される。また、上記のリードＢコマンドが供給された場合は、コマンドデコーダにより信号Ａに加えて信号Ｂも活性化される。更に、リードＢコマンドの後に供給されるリードコマンドに対しては、信号Ｃが活性化され、リードＢコマンドに後続するリードコマンドが、リードＡであれば信号Ａのみ活性化され、リードＢであれば信号Ａ，Ｂが活性化される。
【００６１】
上記のコマンドデコーダが生成する内部信号Ａ，Ｂ，Ｃを利用して、ＲＡＳジェネレータ１６、ローアドレスラッチ回路５０等の動作が制御され、上記のリードＡ、リードＢ、リードＡの順番にコマンドが供給された場合の動作が行われる。
【００６２】
図１９のタイミングチャートを参照して、上記のリードＡ、リードＢ、リードＡの順番にコマンドが供給された場合の動作を説明する。最初にリードＡコマンドが供給されると、コマンドデコーダ１４が、信号Ａを活性化する。信号Ａの活性化に応答して、ＲＡＳジェネレータ１６は、所定のタイミングでメモリコアの動作開始信号φＳＴをＨレベルにする。このコア動作開始信号φＳＴに応答して、ＷＬジェネレータ１７Ａは、所定のタイミングでワード線活性化信号φＷＬをＨレベルにする。ワード線活性化信号φＷＬは、例えばメインワードデコーダ３０に供給され、ワード線ＷＬを活性化するタイミングを制御する。
【００６３】
ＷＬジェネレータ１７Ａは、所定のタイミングで制御信号φＷＬ１をＬＥジェネレータ１７Ｂに与える。ＬＥジェネレータ１７Ｂは、その制御信号φＷＬ１に応答して、所定のタイミングでセンスアンプの活性化を制御するセンスアンプ活性化信号φＳＡをＨレベルにする。このセンスアンプ活性化信号φＳＡは、例えばセンスアンプ活性化回路３２に供給され、センスアンプを活性化するタイミングを制御する。
【００６４】
ＬＥジェネレータ１７Ｂは、センスアンプ活性化のタイミングに合わせて、コラムゲート制御信号φＣＬをＨレベルにし、センスアンプをデータバスに接続するコラムゲートを開くタイミングを制御する。コラムゲート制御信号φＣＬは、図１９に示される通り、一定のパルス幅信号であり、例えばコラムデコーダ３４に供給される。
【００６５】
本実施の形態例が適用されるＦＣＲＡＭでは、メモリコアが設けられた第２ステージのデータが、データバスを介してパラレルシリアル変換回路３７に供給されると、メモリコアは自動的にプリチャージ動作に入る。その為に、ＬＥジェネレータ１７Ｂは、コラムゲート制御信号φＣＬを発生した後に、メモリコア動作終了信号φENDをＨレベルにして、プリチャージジェネレータ１８に供給する。プリチャージジェネレータ１８は、それに応答して、ＲＡＳジェネレータ１６に供給するプリチャージ制御信号φPREをＨレベルにする。
【００６６】
ＲＡＳジェネレータ１６は、このプリチャージ制御信号φPREに応答して、コア動作開始信号φＳＴをＬレベルにして、メモリコアに対してプリチャージ動作に入るように制御する。ＷＬジェネレータ１７Ａは、それに応答して、ワード線活性化信号φＷＬをＬレベルにし、ワード線を非活性化状態に制御する。更にそれに続いて、ＬＥジェネレータ１７Ｂは、センスアンプ活性化信号φＳＡをＬレベルにして、センスアンプのプリチャージ動作を制御する。以上がオートプリチャージ動作である。
【００６７】
次に、リードＢコマンドが供給される。リードＢコマンドに応答して、コマンドデコーダ１４は、信号Ａ，Ｂを共に活性化する。信号Ａに応答して、ＲＡＳジェネレータ１６、ＷＬジェネレータ１７Ａ及びＬＥジェネレータ１７Ｂは、リードＡコマンドの場合と同様に、コア動作開始信号φＳＴ、ワード線活性化信号φＷＬ、センスアンプ活性化信号φＳＡ、コラムゲート活性化信号φＣＬ及び終了信号φENDを生成する。
【００６８】
また、ＲＡＳジェネレータ１６は、信号Ｂに応答して制御信号φＢ１をプリチャージジェネレータ１８に与える。プリチャージジェネレータ１８は、この制御信号φＢ１の受信に基づき、終了信号φENDに応答して発生するプリチャージ制御信号φPREの発生を禁止する。これにより、リードＡコマンドの時のオートプリチャージ動作は行われない。即ち、図１９の破線で示したオートプリチャージ動作は行われない。
【００６９】
更に、ローアドレスラッチ回路５０は、信号Ｂに応答して、ローアドレスをラッチする。そして、ローアドレスラッチ回路５０は、信号Ｂに応答して制御信号φＢ２をプリデコーダ１９に供給し、その後はローアドレスラッチ回路５０からのローアドレスを有効化するように指示する。上記のオートプリチャージ動作の禁止と相まって、メモリコアのワード線とセンスアンプの活性化状態は、そのまま維持される。
【００７０】
次に、リードＡコマンドが供給される。リードＢコマンド後のリードコマンドであるので、コマンドデコーダ１４は信号Ｃを活性化する。また、リードＡコマンドに対しては、コマンドデコーダ１４は信号Ａを活性化する。このコマンドサイクルでは、ロー系の回路の状態は維持されたままであり、ワード線活性化とセンスアンプ活性化は前のコマンドサイクルの状態が維持されている。従って、ＲＡＳジェネレータ１６は、コア動作開始信号φＳＴを生成することなく、所定のタイミングで制御信号φＣ１をＬＥジェネレータ１７Ｂに供給する。
【００７１】
ＬＥジェネレータ１７Ｂは、制御信号φＣ１に応答して、通常よりも早いタイミングでコラムゲート活性化信号φＣＬを生成する。これにより、活性化状態にあるセンスアンプのデータのうち、リードＡコマンドと同時に供給されたコラムアドレスに対応するデータが、リードライトバッファ３６に出力される。そのデータは、第３ステージのパラレル・シリアル変換回路３７を介して、出力端子ＤＱからクロックに同期してシリアルに出力される。
【００７２】
そして、ＬＥジェネレータ１７Ｂが終了信号φENDを生成すると、プリチャージジェネレータ１８は、プリチャージ制御信号φPREをＨレベルにする。リードＡコマンドの場合は、信号Ｂが活性化されていないので、制御信号φＢ１は活性化されておらず、プリチャージジェネレータ１８は、プリチャージ制御信号φPREを生成する。このプリチャージ制御信号φPREに応答して、上記したオートプリチャージ動作が行われる。
【００７３】
以上の通り、リードＢコマンド後のリードＡコマンドでは、従来のページモード動作と同様に、ワード線とセンスアンプの活性化動作を行うことなくコラムアドレスで指定されたデータの読み出し動作を行うことができる。従って、図１９に示される通り、リードＢコマンド後のリードＡコマンドに対する、コマンドの供給からコラムゲート制御信号φＣＬの発生までの時間ｔＢは、通常のリードＡコマンドに対する時間ｔＡよりも短くなる。
【００７４】
最後のリードＡコマンドの代わりにリードＢコマンドが再度供給された場合は、信号Ａ，Ｂ，Ｃが全て活性化される。この場合は、信号φＣによりワード線とセンスアンプ活性化動作を行うことなく、制御信号φＣ１により、コラムゲート制御信号φＣＬが生成され、ページモードによる高速読み出しが行われる。そして、信号Ｂにより制御信号φＢ１が生成され、プリチャージジェネレータ１８によるプリチャージ制御信号φPREの生成が禁止される。従って、オートプリチャージ動作は行われずに、ワード線とセンスアンプの活性化状態が次のコマンドサイクルまで維持される。このように、リードＢコマンドを供給し続ける限り、ページモード動作を繰り返すことができる。
【００７５】
図４、６の例では、例えば１０ｎｓ周期のクロックＣＬＯＣＫに対して、２クロック周期でリードコマンドが供給される。この２クロック周期の２０ｎｓは、第２ステージがワード線とセンスアンプを活性化してオートリセットする場合に必要なサイクルタイムである。そして、図６の例では、データ出力が１クロック周期（１０ｎｓ）で行われる。しかしながら、データ出力がそれの半分の周期（５ｎｓ）で行われる場合は、図６中の破線で示される通り、データＤ１，Ｄ２が最初の１０ｎｓの間で出力され、次の１０ｎｓ後に、データＤ３，Ｄ４が出力される。従って、データＤ１，Ｄ２とデータＤ３，Ｄ４との間に１０ｎｓのデータ出力の隙間が生じることになる。
【００７６】
しかしながら、上記したリードＢコマンドを利用することにより、次のサイクルのリードコマンドにおいて、ワード線とセンスアンプの活性化によるメモリセルからセンスアンプへのデータの読み出し動作を省略するコラムアクセスモードとなるので、次のサイクルのリードコマンドを、２０ｎｓではなくそれより短い例えば１０ｎｓ後に与えることが可能になる。即ち、メモリコア４０からバーストレングス分のデータをパラレルに出力することで、センスアンプから入出力回路３６，３７へのデータの受け渡しの頻度が、１／バーストレングスと少なくなった。それに伴い、データ出力用のクロック周期を１／バーストレングスとすることにより、データ出力をバーストレングス倍に速くすることが可能になる。
【００７７】
図７は、第１の実施の形態例における高速データ出力の読み出し動作のタイミングチャート図である。この例は、バーストレングスが２の場合である。そして、外部クロックＣＬＯＣＫが図６の場合と同じ１０ｎｓの周期であるのに対して、データの出力用のクロックｃｋｄは、それの１／バーストレングス＝１／２倍の５ｎｓの周期に設定される。その結果、データ出力回路３８からの出力レートは、図６の場合の２倍となる。
【００７８】
図７では、リードＡコマンドの後に、１０ｎｓ周期でリードＢコマンド、リードＢコマンド、リードＢコマンドそしてリードＡコマンドが続いて供給され、それぞれのが２ビットづつのデータを出力し、合計で、８ビットのデータＤ１〜Ｄ８が４０ｎｓの期間の間に出力される。リードＢコマンドに応答して、第２ステージは、オートリセット動作を行わずに、ローアドレスをラッチし、ワード線とセンスアンプの活性化状態を継続する。従って、後続する２つのリードＢコマンドと最後のリードＡコマンドに対して、第２ステージは、ワード線の駆動とセンスアンプの活性化を行う必要がなく、コラムアドレスにより選択されたセンスアンプのデータを次々に転送する。そして、第３ステージは、転送されたデータをパラレルシリアル変換し、データ用クロックｃｋｄに応答してデータ出力回路３８から高速にデータＤ１〜Ｄ８を出力する。従って、図７の例では、図６の場合の２倍の速度でデータが出力される。
【００７９】
最後のリードＡコマンドに応答して、データＤ７，Ｄ８が出力されると、第２ステージは、自動的にオートリセット動作を行う。
【００８０】
バーストレングスが４に設定される場合は、データ出力用のクロックｃｋｄを外部クロックＣＬＯＣＫの１／４の周期にすることが可能である。バーストレングス４の場合は、センスアンプＳＡから、メモリコア４０からリード・ライトバッファ回路３６、パラレルシリアル回路３７へのデータの受け渡しを４ビット単位で並列に行うことになる。従って、その４ビットのデータは、外部クロックＣＬＯＣＫの１／４の周期のデータ出力用のクロックｃｋｄで高速に出力することが可能になる。
【００８１】
以上の通り、データ出力用のクロックｃｋｄの周期を短くすると、図７の左側のリードＡコマンドが続く場合は、期間Ｔ１に示される出力データの隙間が発生するのに対して、リードＢコマンドを利用することで、後続するリードコマンドの第２ステージの動作を短くして期間Ｔ１の如き出力データの隙間をなくして、より高速にデータを出力することができる。
【００８２】
図８は、第１の実施の形態例の高速データ出力の読み出し動作のタイミングチャート図である。この例も、バーストレングスが２の場合である。そして、外部クロックＣＬＯＣＫが、図６の場合の１／バーストレングス＝１／２倍の５ｎｓに設定される。図７の場合と同様に、リードＢコマンドに続いて、リードＢコマンド、リードＢコマンド、そしてリードＡコマンドが供給される。この場合も、リードＢコマンドに続くリードコマンドは、１０ｎｓ間隔で供給することができ、サイクルタイムを短くすることができる。
【００８３】
図８の例では、外部クロックＣＬＯＣＫの周期が図７の例よりも短くなっている。従って、図８の場合は、クロックに同期して供給されるアドレスやデータのセットアップタイムやホールドタイムを短くすることができ、メモリコントローラの負担を軽くすることができる。一方、図７の例では、外部クロックＣＬＯＣＫの周期が長いので、セットアップタイムやホールドタイムが長く、メモリデバイス側の負担を軽くすることができる。
【００８４】
図９は、第１の実施の形態例の書き込み動作のタイミングチャート図である。この例は、上記の読み出しの場合と同様に、通常の書き込み動作を行うライトコマンドに加えて、第２ステージが書き込み後に自動で行うオートリセット（或いはオートプリチャージ）動作を行わない第２のライトコマンドを設定する。通常の書き込み動作を行わせるライトコマンドをライトＡコマンドと、第２のライトコマンドをライトＢコマンドと定義する。図９は、バーストレングスが２に設定されている例である。
【００８５】
図９の例では、まず、通常の書き込み動作を行うライトＡコマンドが供給される。このコマンドの場合は、まず第３ステージ３００が、データ入力回路４４でバーストレングス分のデータをシリアルに入力する。これらの２ビットのデータがリード・ライトバッファ回路３６にラッチされると、予め動作させておいたセンスアンプに２ビットのデータを並列に転送する。尚、第２ステージ２００の動作の前に、第１ステージ１００が、コントロール信号やアドレスを取り込み、コマンドデコードを完了する。そして、第２ステージ２００は、アドレスをデコードし、ワード線を活性化し、センスアンプを活性化する。即ち、書き込みが行われないメモリセルに対する再書き込みの準備が完了した状態となる。その後、シリアル・パラレル変換回路４２からリード・ライトバッファ回路３６に、２ビットの入力データがパラレルに転送され、更にセンスアンプに転送される。
【００８６】
リード・ライトバッファ回路３６から活性化状態にあるセンスアンプに対して、コラムアドレスによる選択に従って、２ビットの入力データが同時に書き込まれる。そして、２ビットの入力データがメモリコア４０に転送されると、第２ステージ２００は、自動的にワード線を非活性化し、センスアンプを非活性化し、プリチャージ動作を行う。
【００８７】
ＦＣＲＡＭは、書き込みの場合も、ロー側の回路を第１、第２ステージとパイプライン構造にし、メモリコア内をサブセルマトリクスに分割してワード線やセンスアンプの活性化を高速にし、センスアンプへのデータの転送を複数ビットで並列に行うようにし、そして、自動リセット機能をもたせることで、ランダムアクセスにおける書き込みのサイクルタイムを短くする。
【００８８】
第１の実施の形態例では、ライトＢコマンドＷＲＩＴＥＢを新たに設定し、ライトＢコマンドの場合は、第２ステージが自動リセット動作を行わない。従って、ワード線とセンスアンプの活性化状態は継続される。図９に示される通り、ライトＢコマンドの後に供給されるライトＡコマンドでは、同じワード線上のメモリセルへの書き込みが行われる。そして、ライトＢコマンドでのワード線とセンスアンプの活性化状態が維持されているので、第２ステージ２００では、ワード線の活性化とセンスアンプの活性化を省略することができ、第３ステージ３００からの複数ビットの入力データのセンスアンプへの転送を、ライトコマンドの供給から短時間後に行うことができる。具体的には、コラムアドレスＣａｄｄのデコード動作後に複数の入力データのセンスアンプへの転送を行うことができる。
【００８９】
読み出し動作の場合と同様に、本実施の形態例におけるライトＢコマンド後のライトコマンドでのコラムアクセス動作は、バーストレングス分の複数の入力データがメモリコア４０内のセンスアンプにパラレルに転送される。この点で、従来のページモードやバーストモードでの書き込み動作とは異なる。
【００９０】
ライトＢコマンドにおいて、図５に示したローアドレスラッチ回路５０がローアドレスをラッチし、次のライトコマンド時にロープリデコーダ１９にラッチしたローアドレスを供給する。また、ライトＢコマンドが検出されると、オートリセット回路１８により自動プリチャージ動作が行われない。
【００９１】
図１０は、第１の実施の形態例の高速データ入力の書き込み動作のタイミングチャート図である。この例では、外部クロックＣＬＯＣＫが１０ｎｓの周期であるのに対して、データ入力用のクロックｃｋｄが、それより１／バーストレングス＝１／２倍の周期に設定される。その結果、通常の書き込みコマンドであるライトＡを連続して供給するときに発生する入力データの隙間の期間Ｔ１を、ライトＢコマンドを利用することにより、なくすことができる。ＦＣＲＡＭは、バーストレングス分のデータを一括してメモリコア４０内に転送することができるので、かかる高速のデータ入力用クロックｃｋｄを利用することで、高速に入力データを入力して書き込みを行うことができる。
【００９２】
ライトＢコマンドＷＲＩＴＥＢに続くライトコマンドとして、ライトＢコマンド、ライトＢコマンドそしてライトＡコマンドＷＲＩＴＥＡの３つが、外部クロックＣＬＯＣＫの１０ｎｓの周期の間隔で、連続して供給される。そして、それぞれライトＢコマンドの後のライトサイクルでは、第２ステージ２００が、新たにワード線の活性化とセンスアンプの活性化を行うことなく、前のサイクルから活性化状態にあるセンスアンプにバーストレングス分の書き込みデータを転送し、最後のライトＡコマンドに応答して自動リセットされる時に、センスアンプ内の保持されているデータが、対応するメモリセルに書き込まれる。
【００９３】
図１１は、第１の実施の形態例の別の高速データ入力の書き込み動作のタイミングチャート図である。この例は、外部クロックＣＬＯＣＫが図１０の場合よりも１／バーストレングス＝１／２倍の周期になっている点で、図１０の例と異なる。それ以外は、同じである。外部クロックＣＬＯＣＫが高速になると、入力データやアドレスのセットアップタイム及びホールドタイムが短くなり、メモリコントローラの負担が軽くなるが、メモリデバイス側の負担は重くなる。図１１の場合も、ライトＢコマンドを利用することで、第２ステージ２００での自動リセット動作が行われず、後続のライトコマンドでは、高速に書き込みデータをメモリコアに転送することができる。従って、通常の書き込みコマンドであるライトＡコマンドを続ける場合に生じる、入力データの隙間の期間Ｔ１をなくすことができる。
【００９４】
［第２の実施の形態例］
第２の実施の形態例では、通常の読み出し動作を行うリードコマンドに加えて、バーストリードコマンドとバーストストップコマンドを設定する。バーストリードコマンドに対して、第２ステージは、ワード線及びセンスアンプの活性化状態をそのまま維持して、バーストレングス分のクロック毎にデータをメモリコアのセンスアンプから第３ステージに転送し続ける。その後、バーストストップコマンドが供給されると、メモリコアから第３ステージにデータを転送した後に、第２ステージの自動リセット動作を行い、次の動作の受け入れ可能状態とする。従って、バーストリードコマンドに応答して、内部でコラムアドレスがインクリメントされて、プリデコーダに供給される。
【００９５】
また、通常の書き込み動作を行うライトコマンドに加えて、バーストライトコマンドとバーストストップコマンドを設定する。この場合も、バーストライトコマンドに対して、第２ステージはワード線とセンスアンプの活性化状態を維持し、バーストレングス分のクロック毎にデータを第３ステージからメモリコアに転送し続ける。その後、バーストストップコマンドが供給されると、第３ステージからメモリコアにデータを転送した後に、第２ステージが自動リセット動作を行い、バーストレングス分のデータの書き込みが終了する。
【００９６】
図１２は、第２の実施の形態例のＦＣＲＡＭのブロック図である。図１２のブロック図は、図１のブロック図と同じ部分には同じ引用番号を与えた。図１２のブロック図は、図１のブロックの構成に加えて、バーストリードやバーストライトコマンドが供給された時に、コラムアドレスを内部でインクリメントしてプリデコーダ２２に与えるコラムアドレス発生回路５２が追加される。また、バーストリードやバーストライトコマンドに応答して、自動リセット回路１８は自動リセット（プリチャージ）動作を行わない。そして、その後のバーストストップコマンドに応答して、自動リセット回路１８は自動リセット動作を行う。
【００９７】
図１３は、第２の実施の形態例の読み出し動作のタイミングチャート図である。この例もバーストレングスは２の例である。通常の読み出し動作に対応するリードコマンドＲＥＡＤの動作は、図４の場合と同じである。それに対して、バーストリードコマンドＢｕｒｓｔＲＥＡＤが供給されると、最初に、供給されたコラムアドレスに従ってセンスアンプが選択され、第３ステージへ読み出しデータが転送される。そして、最初の転送が行われる時刻ｔ１０からバーストレングス分の２クロック後の時刻ｔ１１に、更に２ビットの読み出しデータが転送される。この時は、内部のコラムアドレス発生回路５２により最初のコラムアドレスをインクリメントして生成されたコラムアドレスによって、センスアンプの保持データが選択される。従って、バーストリードコマンドに応答して、第２ステージ２００内の自動リセット回路１８は、自動リセット動作を行わずに、センスアンプの活性化状態を継続する。
【００９８】
上記の通り、一旦バーストリードコマンドが供給されると、ワード線とセンスアンプを活性化したまま、内部でコラムアドレスが自動的に生成され、その生成されたアドレスにより選択されるバーストレングス分の複数のデータが、センスアンプからリード・ライトバッファ回路３６にパラレルに転送される。この複数のデータの転送は、バーストストップコマンドＢｕｒｓｔＳＴＯＰが供給されて、データがメモリコアから第３ステージ３００に転送されるまで続けられる。しかも、その転送レートは、データ出力回路の制御クロックの周期のバーストレングス倍の周期である。図１３の例では、２クロック（２０ｎｓ）毎である。そして、バーストストップコマンドに応答して、自動リセット回路１８は、ワード線とセンスアンプを非活性化し、プリチャージ動作を行う。また、コラムアドレス発生回路５２のインクリメント動作も停止する。
【００９９】
第２の実施の形態例の読み出し動作では、バーストリードコマンドが供給されると、その後は内部発生のコラムアドレスを利用して、同一のワード線上のデータがセンスアンプから次々に第３ステージの回路に転送される。第２の実施の形態例では、バーストリードコマンドが供給されると、第１ステージの動作と第２ステージのワード線とセンスアンプの活性化動作が不要となり、より速いレートでデータの読み出しを行うことができる。図示しないが、例えば、図７，８で示した通り、データ用のクロックの周期を短くして、高速読み出しを行うことができる。
【０１００】
第２の実施の形態例におけるバーストリードコマンドとバーストストップコマンドによる動作は、第１の実施の形態例で示した図１８のタイミング制御回路群により制御される。即ち、バーストリードコマンドに応答して、コマンドデコーダ１４は信号Ａ，Ｂを活性化する。この信号Ａに応答して、通常のワード線とセンスアンプの活性化が行われて、コラム制御信号φＣＬによりデータの読み出しが行われる。それと共に、信号Ｂに応答して、コラムアドレスラッチ及び発生回路５２が、コラムアドレスをラッチする。その後、コラムアドレス発生回路５２は、ラッチしたコラムアドレスをインクリメントし、制御信号φＢ４と共にインクリメントしたコラムアドレスC-Addをプリデコーダ２２に供給する。そして、インクリメントする毎にインクリメント信号φＢ３をＬＥジェネレータ１７Ｂに供給し、コラムゲート制御信号φＣＬの発生を促す。これにより、次々にセンスアンプからのデータが出力されるバーストモード動作が行われる。
【０１０１】
上記のバースト動作中、信号Ｂに応答して生成される制御信号φＢ１により、プリチャージジェネレータ１８によるプリチャージ制御信号φPREの生成は禁止され、ワード線とセンスアンプの活性化が維持される。
【０１０２】
やがて、バーストストップコマンドが供給され、コマンドデコーダは、信号Ａを活性化したまま信号Ｂを非活性化する。これにより、活性化状態のセンスアンプからのデータの読み出しが行われた後に、プリチャージジェネレータ１８によりプリチャージ信号φPREが生成され、オートプリチャージ動作が行われる。
【０１０３】
図１４は、第２の実施の形態例の書き込み動作のタイミングチャート図である。この例も、バーストレングスは２の例である。通常の書き込み動作に対応するライトコマンドＷＲＩＴＥの動作は、図９のライトＡコマンドの場合と同じである。それに対して、バーストライトコマンドＢｕｒｓｔＷＲＩＴＥが供給されると、最初の第３ステージからメモリコア内のセンスアンプへの書き込みデータの転送は、供給されたコラムアドレスに従って選択されたセンスアンプに対して行われる。そして、最初の転送が行われる時刻ｔ１０からバーストレングス分の２クロック後の時刻ｔ１１に、更に２ビットの書き込みデータが転送される。このデータの転送は、内部のコラムアドレス発生回路５２により最初のコラムアドレスをインクリメントして生成されたコラムアドレスによって、選択されたセンスアンプに対して行われる。更に、バーストライトコマンドに応答して、第２ステージ２００内の自動リセット回路１８は、自動リセット動作を行わずに、センスアンプの活性化状態を継続する。
【０１０４】
上記の通り、一旦バーストライトコマンドが供給されると、ワード線とセンスアンプを活性化したまま、内部でコラムアドレスが自動的に生成され、その生成されたアドレスにより選択されたセンスアンプに、バーストレングス分の複数のデータが、リード・ライトバッファ回路３６から活性化状態のセンスアンプにパラレルに転送される。この複数のデータの転送は、バーストストップコマンドＢｕｒｓｔＳＴＯＰが供給されて、データが第３ステージ３００からメモリコア４０に転送されるまで続けられる。しかも、その転送レートは、データ出力回路の制御クロックの周期のバーストレングス倍の周期である。図１４の例では、２クロック（２０ｎｓ）毎である。そして、バーストストップコマンドに応答して、自動リセット回路１８は、ワード線とセンスアンプを非活性化し、プリチャージ動作を行う。また、コラムアドレス発生回路５２のインクリメント動作も停止する。
【０１０５】
第２の実施の形態例の書き込み動作では、バーストライトコマンドが供給されると、その後は内部発生のコラムアドレスを利用して、第３ステージの回路から活性化状態のセンスアンプに複数データが次々に転送される。第２の実施の形態例では、バーストライトコマンドが供給されると、第１ステージの動作と第２ステージのワード線とセンスアンプの活性化動作が不要となり、より速いレートでデータの書き込みを行うことができる。図示しないが、例えば、図１０，１１で示した通り、データ用のクロックの周期を短くして、高速書き込みを行うことができる。
【０１０６】
［第３の実施の形態例］
上記の第１及び第２の実施の形態例では、自動リセット動作をせずにセンスアンプの活性化状態を継続してコラムアクセスモードにするために、特別のコマンドを設定した。それに対して、第３の実施の形態例では、特別のコマンドを利用せずに、リードコマンド或いはライトコマンドに続いて、同じローアドレスを伴うリードコマンド或いはライトコマンドを与え、しかも、そのコマンドを与えるタイミングを通常のランダムアクセス動作のサイクルタイムより速いタイミングで行うことで、メモリデバイス内部でコラムアクセスモードに移行することを判断させる。そのために、メモリデバイス内部に、ローアドレスをラッチし、連続するローアドレスを比較する回路を設ける。
【０１０７】
図１５は、第３の実施の形態例のＦＣＲＡＭのブロック図である。図１と同じ部分には同じ引用番号を与えた。図１５に示される通り、ローアドレスＲａｄｄをラッチするローアドレスラッチ回路５４と、連続するローアドレスを比較するローアドレス比較回路５６とが追加される。そして、ローアドレス比較回路５６の比較結果は、コマンドデコーダ１４に供給され、コマンドデコーダ１４にて、その比較結果とリードコマンド或いはライトコマンドが連続して供給されたか否かに応じて、自動リセット動作を禁止するか否かが判定される。
【０１０８】
図１６は、第３の実施の形態例の読み出し動作のタイミングチャート図である。この例も、バーストレングスが２の例である。図中、時刻ｔ３１でアドレスＡを伴うリードコマンドＲＥＡＤが供給される。それに応答して、第１ステージ１００ではコマンドデコードが行われ、第２ステージ２００がワード線とセンスアンプを活性化する。そして、バーストレングス分（２ビット）のデータＤ１，Ｄ２が、メモリコアからリード・ライトバッファ回路３６にパラレルに転送される。
【０１０９】
そこで、ワード線が非活性化される前の速いタイミングの時刻ｔ３２で、次のリードコマンドＲＥＡＤが同じアドレスＡを伴って供給される。それに応答して、ローアドレス比較回路５６が同じローアドレスであることを検出し、また、コマンドデコーダ１４が同じリードコマンドが供給されたことを検出する。その結果、時刻ｔ３１で供給されたリードコマンドに対する自動リセット動作が禁止され、ワード線とセンスアンプの活性化状態が維持される。また、時刻ｔ３２のリードコマンドに対応したメモリコアからリード・ライトバッファ回路３６へのデータの転送は行われない。
【０１１０】
そして、最初のリードコマンド（ｔ３１）から通常のサイクルタイムである２０ｎｓ後の時刻ｔ３３に、アドレスＢを伴ってリードコマンドＲＥＡＤが供給されると、そのコラムアドレスに対応するセンスアンプのデータＤ１，Ｄ２が、バーストレングス分（２ビット）だけパラレルにリード・ライトバッファ回路３６に転送される。その場合、新たなワード線の活性化及びセンスアンプの活性化は省略される。そして、リードコマンド（ｔ３３）に対応する自動リセット動作が行われる。
【０１１１】
尚、図１６の時刻ｔ３４で供給されるリードコマンドと時刻ｔ３５で供給されるリードコマンドとが、同じローアドレスを伴う場合は、ローアドレス比較回路５６によりローアドレスが一致した判定結果が出力されるが、リードコマンドが通常間隔より短いタイミングで供給されていないので、それぞれのリードコマンド（ｔ３４，ｔ３５）に対して自動リセット動作が行われる。
【０１１２】
図１６の読み出し動作では、外部クロックＣＬＯＣＫが１０ｎｓ周期となっているが、図８の例で示した様に外部クロックＣＬＯＣＫを５ｎｓの周期と高速にして、リードコマンドも５ｎｓサイクルで供給することで、同様に高速レートでデータを出力することが可能になる。即ち、同じローアドレスを有するリードコマンドを続けることで、第２ステージでのワード線とセンスアンプの活性化の時間を節約して、コラムアクセス動作により高速にデータを出力することができる。
【０１１３】
上記第３の実施の形態例における動作は、図１８に示したタイミング制御回路群により制御される。アドレス比較回路５６からローアドレスが一致することを検出する信号が供給されると、コマンドデコーダ１４は、信号Ｂを活性化する。それに伴い、ＲＡＳジェネレータ１６は制御信号φＢ１を活性化し、その後のオートプリチャージ動作を禁止する。
【０１１４】
次に、供給されるリードコマンドに応答して、コマンドデコーダ１４は、信号Ｃを活性化する。そして、そのリードコマンドと共に供給されるコラムアドレスaddBに対応するコラムゲートが、制御信号φＣ１に応答して生成されるコラムゲート制御信号φＣＬのタイミングで開かれ、活性化状態のセンスアンプのデータがリードライトバッファ３６に転送され、出力される。このコラムゲートを開くタイミングは、ワード線やセンスアンプの活性化を伴わないので、通常の動作よりも速いタイミングにすることができる。
【０１１５】
このリードコマンドにおいてもローアドレスが一致した場合は、コマンドデコーダ１４は更に信号Ｂを活性化する。それにより、オートプリチャージ動作が禁止され、更にページモード動作が継続される。ローアドレスが一致しない場合は、ページモードの終了を意味し、オートプリチャージ動作が行われる。
【０１１６】
図１７は、第３の実施の形態例における書き込み動作のタイミングチャート図である。図１７に示された書き込み動作は、図１６の読み出し動作と同様である。即ち、同じローアドレスを伴って、通常のタイミングよりも速いタイミングでライトコマンドＷＲＩＴＥが連続して供給された場合は、自動リセット動作を行わずに、ワード線とセンスアンプは活性化状態を維持する。図１７中、時刻ｔ３１で供給されるアドレスＡを伴うライトコマンドＷＲＩＴＥの後に、時刻ｔ３１で供給される同じアドレスＡを伴うライトマスクＷＲＩＴＥが供給されると、図１６の場合同様にして検出され、時刻ｔ３１のライトコマンドに対応する自動リセット動作が行われない。そして、時刻ｔ３２のライトコマンドに対応する書き込みは行われずに、時刻ｔ３３のライトコマンドに対応する書き込みが、同じワード線上の異なるコラムのメモリセルに対して行われる。そして、その後自動リセットが行われる。
【０１１７】
時刻ｔ３４とｔ３５で同じアドレスを伴うライトコマンドが連続して供給される場合、後続のライトコマンドが通常通りのタイミングで供給されるので、それぞれのライトコマンドに対して自動リセット動作が行われる。
【０１１８】
第３の実施の形態例の書き込み動作の場合も、第２ステージの動作が短縮される。従って、図１１で示した様に、外部クロックを高速クロックにして、同じローアドレスを伴うライトコマンドを５ｎｓ後に供給することで、５ｎｓのサイクルで書き込みデータを供給して書き込みを行うことができる。
【０１１９】
尚、時刻ｔ３３で更に同じローアドレスを伴うライトコマンドが供給される場合は、更に自動リセットが行われずにセンスアンプの活性化状態が維持され、更にコラムアクセス動作を続けることができる。
【０１２０】
【発明の効果】
以上説明した通り、本発明によれば、ランダムアドレス動作に対して短いサイクルタイムを提供するＦＣＲＡＭにおいて、リードコマンド或いはライトコマンドに対する自動リセット動作を行わずに、次のリードコマンド或いはライトコマンドにおいてワード線とセンスアンプの活性化を行わずに、メモリコアと入出力回路との間のデータの転送を高速に行うことができる。従って、同一のワード線上のメモリセルへのリードまたはライトを続ける場合に、高速動作を可能にする。その場合、センスアンプの活性化を継続して、バーストレングス分のデータを一度にパラレルに転送することができ、従来のページモードやバーストモードに比較しても、より高速な読み出し及び書き込みを行うことができる。
【０１２１】
本発明によれば、ランダムアドレス動作を高速化し、更に同一ワード線上のメモリセルへの読み出し、書き込み動作も更に高速化できるＦＣＲＡＭを提供することができる。
【図面の簡単な説明】
【図１】ＦＣＲＡＭのブロック図である。
【図２】ＦＣＲＡＭのメモリコアの構成を示す回路図である。
【図３】パラレル・シリアル変換回路の構成図である。
【図４】ＦＣＲＡＭの読み出し動作のタイミングチャート図である。
【図５】第１の実施の形態例のＦＣＲＡＭのブロック図である。
【図６】第１の実施の形態例の読み出し動作のタイミングチャート図である。
【図７】第１の実施の形態例の高速データ出力の読み出し動作のタイミングチャート図である。
【図８】第１の実施の形態例の別の高速データ出力の読み出し動作のタイミングチャート図である。
【図９】第１の実施の形態例の書き込み動作のタイミングチャート図である。
【図１０】第１の実施の形態例の高速データ入力の書き込み動作のタイミングチャート図である。
【図１１】第１の実施の形態例の別の高速データ入力の書き込み動作のタイミングチャート図である。
【図１２】第２の実施の形態例のＦＣＲＡＭのブロック図である。
【図１３】第２の実施の形態例の読み出し動作のタイミングチャート図である。
【図１４】第２の実施の形態例の書き込み動作のタイミングチャート図である。
【図１５】第３の実施の形態例のＦＣＲＡＭのブロック図である。
【図１６】第３の実施の形態例の読み出し動作のタイミングチャート図である。
【図１７】第３の実施の形態例の書き込み動作のタイミングチャート図である。
【図１８】タイミング制御回路群の構成図である。
【図１９】図６の動作を行った時のタイミング制御回路群の動作タイミングチャート図である。
【図２０】従来のＤＲＡＭのページモードでの読み出し動作を示すタイミングチャート図である。
【図２１】従来のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のバーストモードでの読み出し動作を示すタイミングチャート図である。
【符号の説明】
１００          第１のステージ
２００          第２のステージ
３００          第３のステージ
ＳＡ            センスアンプ
ＲＥＡＤＡ      第１のリードコマンド
ＲＥＡＤＢ      第２のリードコマンド
ＷＲＩＴＥＡ    第１のライトコマンド
ＷＲＩＴＥＢ    第２のライトコマンド
ＢｕｒｓｔＲＥＡＤ    第２のリードコマンド
ＢｕｒｓｔＷＲＩＴＥ  第２のライトコマンド
ＢｕｒｓｔＳＴＯＰ    停止コマンド
３７            パラレルシリアル変換回路
４２            シリアルパラレル変換回路
５０            ローアドレスラッチ回路
５２            コラムアドレス発生回路
５６            ローアドレス比較回路
【図１】
0004043151.tif 000002
【図２】
0004043151.tif 000003
【図３】
0004043151.tif 000004
【図４】
0004043151.tif 000005
【図５】
0004043151.tif 000006
【図６】
0004043151.tif 000007
【図７】
0004043151.tif 000008
【図８】
0004043151.tif 000009
【図９】
0004043151.tif 000010
【図１０】
0004043151.tif 000011
【図１１】
0004043151.tif 000012
【図１２】
0004043151.tif 000013
【図１３】
0004043151.tif 000014
【図１４】
0004043151.tif 000015
【図１５】
0004043151.tif 000016
【図１６】
0004043151.tif 000017
【図１７】
0004043151.tif 000018
【図１８】
0004043151.tif 000019
【図１９】
0004043151.tif 000020
【図２０】
0004043151.tif 000021
【図２１】
0004043151.tif 000022