(57)【特許請求の範囲】
【請求項１】
コレクタ領域、エミッタ領域およびベース領域を含有し、上層に第１導電型導電層を有するバイポーラトランジスタと、ソース／ドレイン領域、ゲート絶縁膜および第２導電型ゲート電極を含有する絶縁ゲート電界効果トランジスタとを、同一半導体基板上に形成する半導体装置の製造方法において、
前記半導体基板上において、前記バイポーラトランジスタを形成する部分および前記絶縁ゲート電界効果トランジスタを形成する部分にポリシリコン層を形成する第１工程と、
前記ポリシリコン層において前記絶縁ゲート電界効果トランジスタを形成する部分の上層のみにＰＳＧ（リンシリケートガラス）膜を形成する第２工程と、
熱処理を行うことによって、前記ＰＳＧ膜から前記第２導電型不純物であるリンを、前記ポリシリコン層において前記絶縁ゲート電界効果トランジスタを形成する部分へ拡散させると同時に、前記ポリシリコン層にプレイオンインプランテーションアニールを行う第３工程と、
前記ＰＳＧ膜が残された状態において、前記バイポーラトランジスタ部分の前記ポリシリコン層に第１導電型不純物を導入する第４工程と、
ランプアニールを行うことによって、前記ポリシリコン層において前記バイポーラトランジスタ部分に前記第１導電型不純物を拡散させる第５工程と、
前記１導電型不純物と前記第２導電型不純物とが拡散されたポリシリコン層から、前記第１導電型導電層および前記第２導電型ゲート電極を形成する第６工程と
を有する
半導体装置の製造方法。
【請求項２】
前記第３工程においては、前記第２工程にて前記ＰＳＧ膜が形成されたポリシリコン層上に、シリコン酸化膜を形成した後に、窒素雰囲気下において前記熱処理を行う、
請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタを高精度化することができる半導体装置の製造方法に関し、特に、同一基板上に、高精度化されたバイポーラトランジスタとＭＯＳトランジスタを形成することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
通信機器の高周波数化や、オーディオビジュアル機器の低消費電力化およびデジタル化が進行するにつれて、高周波数・低消費電力でありアナログ／デジタルを混載した半導体集積回路の重要性が高まっている。
バイポーラトランジスタの高周波化および低消費電力化を実現するには、エミッタ−ベース接合を浅く形成し（浅接合化）、ベース抵抗および寄生トランジスタ容量を低減させる必要がある。このため、ポリシリコンを用いた低抵抗外部ベース領域（グラフトベース）や、ポリシリコンからの不純物拡散による浅いエミッタ−ベース接合（真性ベース領域）を形成する技術が主流となっている。
【０００３】
また、さらに浅接合化するためには、全製造工程における熱処理量を低減することが必要であり、高温で短時間の加熱を行うことができるランプアニール技術が注目されている。ランプアニール技術による加熱を行うことでエミッタ−ベース接合をさらに浅接合化することができる。また、接合リーク電流を低減させ、さらに、低エネルギーイオン注入法により形成される不純物拡散層を低抵抗化することも可能である。
【０００４】
ランプアニールを行わない従来の半導体装置の製造方法においては、熱処理には温度制御性に優れた拡散炉が用いられ、熱的平衡状態で半導体基板の加熱が行われる。したがって、熱処理工程の再現性不足による製品の特性のばらつきという問題は起こらなかった。ランプアニールを行わない従来の半導体装置の製造方法の場合、製品の特性のばらつきは、熱処理工程によるよりもむしろ、不純物の活性化状態やポリシリコン膜等の成膜時の結晶状態が支配的要因となっていた。
【０００５】
ランプアニール技術を利用することにより総熱処理量を低減させたプロセスにおいては、不純物の活性化状態やポリシリコン膜等の結晶状態がランプアニール工程により決定される。ランプアニールは従来の拡散炉に比較して温度制御性が不十分であり、ランプアニール工程が素子特性のばらつきの支配的要因となりつつある。
【０００６】
特に、エミッタおよびグラフトベース領域が形成されるポリシリコン層あるいはポリシリコン抵抗においては、ポリシリコンの結晶状態の回復や不純物の活性化状態がランプアニール温度に大きく依存するため、ランプアニール温度を高精度で制御する必要がある。しかしながら、製造工程が複雑化し、ポリシリコン膜の膜厚、膜種、不純物導入量が異なる部分が混在していたり、あるいは、ポリシリコン膜上に異なる膜が形成されている場合等には、ランプアニールによりウェハ温度を高精度に制御することが困難になる。
【０００７】
ランプアニールでは、ウェハに光照射することによりウェハを加熱する。したがって、ポリシリコン膜上層に形成される膜（例えば、シリコン窒化膜やシリコン酸化膜）の不均一性や、ポリシリコン膜自体の膜厚、膜種、不純物濃度の不均一性により、ウェハの輻射率が変動する。そのため、ポリシリコン中の不純物の活性化状態や結晶回復にばらつきが生じ、素子特性のばらつきの原因となる。
【０００８】
ランプアニールにより素子特性が変動するのを防止するための技術としては、プレイオンインプランテーション（ＩＩ）アニール技術が効果的である。図１４に、プレＩＩアニールによるポリシリコン膜のシート抵抗の工程変動を示す。プレＩＩアニール処理を行わない場合、ポリシリコン酸化工程（８５０℃、２５分）の加熱によりシート抵抗が著しく増大する。窒素雰囲気で３０分間のプレＩＩアニールを行った場合には、シート抵抗の変動が抑制される。ランプアニール温度が９５０℃、１０００℃および１０５０℃の場合の結果を比較すると、高温で加熱する程シート抵抗が低くなり、また、シート抵抗の変動も抑制されることがわかる。
【０００９】
図１５に、プレＩＩアニールによる固相エピタキシャル成長抑制効果を示す。ランプアニールにより固相エピタキシャル層が成長すると、ポリシリコン膜の面内均一性が低下するため、固相エピタキシャル層の形成を抑制する必要がある。プレＩＩアニールを行わない場合、加熱（特に、１０５０℃前後）により面内均一性が著しく低下する。それに対し、３０分間のプレＩＩアニールを行った場合、１０５０℃程度までの加熱では面内均一性の低下が抑制される。図１５から、９７５℃または１０００℃のプレＩＩアニールを行った場合に、固相エピタキシャル層の成長が効果的に抑制されることがわかる。
【００１０】
また、従来のアナログ−デジタル混載ＩＣはピュアバイポーラにより達成されているが、スイッチングスピードをさらに向上させるため、スイッチ部にＣＭＯＳを利用する要求が高まっている。したがって、従来のバイポーラトランジスタの特性を向上させながら、ＣＭＯＳも付加する必要がある。例えば、Ｂｉ−ＣＭＯＳにおいては、従来確立されているダブルポリシリコン構造のバイポーラトランジスタの特性を向上させながら、新たな製造工程を極力追加させずに、シングルドレイン構造のＣＭＯＳを組み合わせる必要がある。
【００１１】
通常、新規に開発されるＢｉ−ＣＭＯＳプロセスにおいては、上記のポリシリコン抵抗は、製造工程を短縮させる観点からｎ型（ゲートポリシリコンと同導電型）にされる。本発明においては、ピュアバイポーラからＢｉ−ＣＭＯＳへの展開であるため、バイポーラトランジスタ部分には、設計環境の変更のない従来バイポーラプロセスにおいて使用されているｐ型のポリシリコン抵抗を利用することが好ましい。さらに、ｐ型ポリシリコン抵抗を高精度に低抵抗化させることが要求される。
【００１２】
従来のダブルポリシリコン構造のバイポーラトランジスタにシングルドレイン構造のＣＭＯＳを組み合わせたＢｉ−ＣＭＯＳプロセスで、本発明に関わる部分（本発明により改良される部分）を抜粋し、図を参照して製造工程を順に説明する。
まず、公知の方法によりダブルポリシリコン構造を形成する。図１６（Ａ）に示すように、ｐ型半導体基板１上にイオン注入によりＶ−ＮＰＮトランジスタの埋め込みコレクタ層４、およびＬ−ＰＮＰトランジスタのｎ型分離層５を形成し、その上層にｎ型エピタキシャル層６を形成する。
【００１３】
次に、ｎ型エピタキシャル層６表面に熱酸化により酸化膜７を形成してから、ＣＶＤ法によりシリコン窒化膜８を積層させ、素子分離（ＬＯＣＯＳ）形成領域の酸化膜７およびシリコン窒化膜８をエッチングして除去する。これにより、図１６（Ｂ）に示すような構造となる。シリコン窒化膜８をマスクとして熱酸化を行い、ＬＯＣＯＳ１０を形成した後、シリコン窒化膜８を除去すると、図１６（Ｃ）に示すような構造となる。
【００１４】
次に、図１７（Ａ）に示すように、フォトレジスト１３を堆積させ所定のパターニングを行ってから、フォトレジスト１３をマスクとしてｎ型不純物、例えばリン（Ｐ）をイオン注入する。
フォトレジスト１３を除去後、１０００℃、３０分のアニールを行ってリンを熱拡散させ、Ｖ−ＮＰＮトランジスタのコレクタープラグ１１およびＬ−ＰＮＰトランジスタのベースプラグ１２を形成する。これにより、図１７（Ｂ）に示すような構造となる。
【００１５】
次に、図１８（Ａ）に示すように、フォトレジスト１７を堆積させ所定のパターニングを行ってから、フォトレジスト１７をマスクとして、ｐ型不純物、例えばホウ素（Ｂ）をイオン注入する。フォトレジスト１７を除去後、８５０〜９００℃のアニールを行ってホウ素を熱拡散させ、ＬＯＣＯＳ１０下層に素子分離のためのｐ型埋め込み層１８を、また、ＭＯＳトランジスタ部分にｐウェル１９を形成する。これにより、図１８（Ｂ）に示すような構造となる。
【００１６】
次に、シリコン基板上に形成されたシリコン酸化膜（ＬＯＣＯＳを除く）７をウェットエッチングにより除去してから、ＣＭＯＳ部分のゲート酸化膜２１（膜厚１０〜２０ｎｍ程度）となる酸化膜を、熱酸化により全面に形成する。さらに、１００〜４００ｎｍ程度の膜厚のポリシリコン層２２”をＣＶＤ法により全面に堆積させ、その上層に、リン濃度が１０〜２０ｗｔ％であるリンシリケートガラス（ＰＳＧ）層２３をＣＶＤ法により全面に堆積させる。ＰＳＧ層２３の上層に、３００ｎｍ程度のシリコン酸化膜２５をＣＶＤ法により堆積させる。これにより、図１９（Ａ）に示すような構造となる。
【００１７】
続いて、熱処理を行ってＰＳＧ層２３からポリシリコン層２２”にリンを拡散させ、ポリシリコン層２２”をｎ型ポリシリコン層２２とする。その後、酸化膜２５およびＰＳＧ層２３をエッチングにより全面除去する。これにより、図１９（Ｂ）に示すような構造となる。
【００１８】
次に、フォトレジスト２９を堆積させ、公知のリソグラフィ工程によりＭＯＳトランジスタのソース／ドレイン領域２８のみ開口するようにフォトレジスト２９をパターニングする。フォトレジスト２９をマスクとしてリアクティブイオンエッチング（ＲＩＥ）を行い、ゲート酸化膜２１を残してｎ型ポリシリコン層２２を除去する。このＲＩＥはシリコン基板（ｎ型エピタキシャル層６）へのダメージを防ぐため、ｎ型ポリシリコン層２２とゲート酸化膜２１とのエッチング選択比を利用して、ゲート酸化膜２１がエッチングされない条件で行う。これにより、図２０（Ａ）に示すような構造となる。
【００１９】
ソース／ドレイン領域のｎ型ポリシリコン層２２を除去した後、ゲート電極下部を除くゲート酸化膜２１をウェットエッチングにより除去する。続いて、ＭＯＳトランジスタのソース／ドレイン領域２８に不純物をイオン注入するためのバッファー膜として、また、イオンのチャネリング防止用として酸化膜２７を１０〜２０ｎｍ形成する。その後、フォトレジスト２９をマスクとしてソース／ドレイン領域２８に不純物をイオン注入する。これにより、図２０（Ｂ）に示すような構造となる。
【００２０】
フォトレジスト２９を除去してアニールを行い、ソース／ドレイン領域２８に導入された不純物を拡散させ、ソース／ドレイン領域２８を形成すると、図２１（Ａ）に示すような構造となる。
その後、ＭＯＳトランジスタのゲート電極２６部分にのみｎ型ポリシリコン層２２が残るように、公知のフォトリソグラフィ技術およびＲＩＥにより、ｎ型ポリシリコン層２２を除去する。
【００２１】
次に、例えば、ＴＥＯＳ（テトラエトキシシラン）−Ｏ3 を原料としてＣＶＤを行い、全面に１００ｎｍ程度の酸化膜２０を形成する。これにより、図２１（Ｂ）に示すような構造となる。さらに、バイポーラトランジスタのアクティブ領域上部の酸化膜２０および酸化膜２１に、公知のフォトリソグラフィ技術およびＲＩＥにより開口を設ける。これにより、図２１（Ｃ）に示すような構造となる。
【００２２】
続いて、図２２（Ａ）に示すように、Ｖ−ＮＰＮトランジスタの低抵抗外部ベース領域およびｐ+ ポリシリコン抵抗を形成するためのポリシリコン層２２”を、全面に膜厚１５０ｎｍ程度で形成する。その上層に、膜厚３００ｎｍ程度の酸化膜２５”をＣＶＤ法により全面に堆積させてから、プレＩＩアニールを行う。このプレＩＩアニール工程により、ランプアニール工程におけるシート抵抗等の特性変動が抑制される。プレＩＩアニールの後、酸化膜２５”を除去し、図２２（Ｂ）に示すように、ポリシリコン抵抗を形成するための不純物をポリシリコン層２２”にイオン注入する。その後、ランプアニールにより不純物をポリシリコン層２２”に拡散させると、ｐ型ポリシリコン層２２’が形成される。
【００２３】
このポリシリコン層２２’の上層にフォトレジスト（不図示）を堆積させ、公知のフォトリソグラフィ技術によりフォトレジストのパターニングを行う。このフォトレジストをマスクとしてｐ型ポリシリコン層２２’にＲＩＥを行い、バイポーラトランジスタのアクティブ領域を被覆するｐ型ポリシリコン層２２’のみ残して除去する。フォトレジストを除去することにより図２３（Ａ）に示すような構造となり、Ｖ−ＮＰＮトランジスタの低抵抗外部ベース領域およびｐ型ポリシリコン抵抗が形成される。
【００２４】
その後、層間絶縁膜３０を堆積させ、層間絶縁膜３０に開口を設けてベース取り出し電極４０、コレクタ取り出し電極４１、エミッタ取り出し電極４２、コレクタ取り出し電極４３、ソース／ドレイン電極４４および金属配線４５を形成する。また、ｐ型ポリシリコン層２２’からの不純物拡散により、Ｖ−ＮＰＮトランジスタのグラフト−ベース領域３５、Ｌ−ＰＮＰトランジスタのエミッタ領域３６およびコレクタ領域３７が形成され、図２３（Ｂ）に示すような構造の半導体装置が得られる。
【００２５】
【発明が解決しようとする課題】
上記のように、バイポーラトランジスタにＭＯＳトランジスタが追加された集積回路においては、ＭＯＳトランジスタ部分のゲートポリシリコン膜に不純物を拡散させるアニール工程の際に、同時に、バイポーラトランジスタ部分に形成されている各不純物拡散層からの不純物拡散も促進される。アニール工程以前にバイポーラトランジスタ部分に形成される不純物拡散層としては、例えば、素子分離領域のｐ型埋め込み層、コレクタープラグ、コレクタ埋め込み層、ベースプラグや、ｎ型分離層等がある。
【００２６】
これらの部分で不純物の拡散が促進されると、拡散層間の距離が近づくことによりトランジスタの接合耐圧が低下する等、半導体装置の特性が変動する。このような耐圧の低下を防止するには、トランジスタ面積を拡大する方法があるが、トランジスタ面積を拡大すると寄生容量が大きくなるという問題が発生する。トランジスタの寄生容量が増大すると、トランジスタを高周波化する上で不利である。
【００２７】
また、上記の従来の半導体装置の製造方法によれば、ＭＯＳトランジスタのソース／ドレイン領域形成後にプレＩＩアニールが行われる。したがって、プレＩＩアニールにより不純物が熱拡散し、ソース／ドレイン領域が拡張される。これにより、チャネル長が減少してしきい値Ｖthが低下する、ショートチャネル効果が顕著に現れることになる。
ショートチャネル効果を防ぐには、実効ゲート長をショートチャネル効果の起こらない領域に確保する必要があり、このためゲート長を大きくすると、トランジスタ面積が大きくなるという問題がある。
【００２８】
さらに、半導体装置の用途によっては、回路的にＭＯＳトランジスタが不要となる場合も存在する。バイポーラトランジスタの高速・低消費電力化という観点からは、ＭＯＳの有無によりバイポーラ特性が変動することは望ましくない。しかしながら、従来の半導体装置の製造方法によれば、ＭＯＳを併設しない場合、ゲートポリシリコンへの不純物拡散工程が不要となり、プレＩＩアニール工程が省略されるため、熱処理によるバイポーラ特性の変動が問題となる。
【００２９】
本発明は上記の問題点を鑑みてなされたものであり、バイポーラトランジスタとＭＯＳトランジスタを混載する半導体装置の製造方法において、ランプアニールによるポリシリコン抵抗の抵抗変動を抑制することによりバイポーラ特性の変動を抑制し、従来よりも高速化および低消費電力化が実現され、ＭＯＳ部分が最小限の工程で追加された半導体装置の製造方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、コレクタ領域、エミッタ領域およびベース領域を含有し、上層に第１導電型導電層を有するバイポーラトランジスタと、ソース／ドレイン領域、ゲート絶縁膜および第２導電型ゲート電極を含有する絶縁ゲート電界効果トランジスタとを、同一半導体基板上に形成する半導体装置の製造方法において、前記半導体基板上において、前記バイポーラトランジスタを形成する部分および前記絶縁ゲート電界効果トランジスタを形成する部分にポリシリコン層を形成する第１工程と、前記ポリシリコン層において前記絶縁ゲート電界効果トランジスタを形成する部分の上層のみにＰＳＧ（リンシリケートガラス）膜を形成する第２工程と、熱処理を行うことによって、前記ＰＳＧ膜から前記第２導電型不純物であるリンを、前記ポリシリコン層において前記絶縁ゲート電界効果トランジスタを形成する部分へ拡散させると同時に、前記ポリシリコン層にプレイオンインプランテーションアニールを行う第３工程と、前記ＰＳＧ膜が残された状態において、前記バイポーラトランジスタ部分の前記ポリシリコン層に第１導電型不純物を導入する第４工程と、ランプアニールを行うことによって、前記ポリシリコン層において前記バイポーラトランジスタ部分に前記第１導電型不純物を拡散させる第５工程と、前記１導電型不純物と前記第２導電型不純物とが拡散されたポリシリコン層から、前記第１導電型導電層および前記第２導電型ゲート電極を形成する第６工程とを有する。
【００３１】
これにより、第１導電型導電層を有するバイポーラトランジスタと同一基板上に、第２導電型ゲート電極を有する絶縁ゲート電界効果トランジスタを、熱処理工程を増加させずに併設することができる。熱処理工程数を削減することにより、ポリシリコンからなる導電層の抵抗の変動を抑制することができる。
【００３４】
これにより、ランプアニールを行う前に既にソース／ドレイン領域に拡散されている不純物が、ランプアニールによりさらに拡散されて実効ゲート長が短縮され、接合電圧のしきい値が低下する現象（ショートチャネル効果）が起こるのを防止することができる。したがって、不純物が再拡散する分を予め含めてゲート長を設定する必要がなくなり、チップサイズを縮小することができる。
【００３７】
【発明の実施の形態】
（実施形態１）
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して下記に説明する。
図１に、本実施形態の半導体装置の製造方法により製造される半導体装置の断面図を示す。本実施形態においては、縦型（Ｖ−；ｖｅｒｔｉｃａｌ）ＮＰＮトランジスタ、横型（Ｌ−；ｌａｔｅｒａｌ）ＰＮＰトランジスタおよびｎチャネルＭＯＳトランジスタを同一基板上に製造する。
【００３８】
Ｖ−ＮＰＮトランジスタ部分には、ｎ型のエミッタポリシリコン３９、相互に接続する真性ベース領域３３とグラフトベース領域３５、およびｎ型埋め込みコレクタ層４が形成されている。Ｌ−ＰＮＰトランジスタ部分には、エミッタ領域３６、コレクタ領域３７が形成され、ｎ型エピタキシャル層６がベース領域となる。図１にはＣＭＯＳのＮＭＯＳ部分を示す。ＮＭＯＳ部分には、ｎ型エピタキシャル層６に形成されたｐウェル１９に、ソース／ドレイン領域２８が形成され、ゲート絶縁膜２１を介してｎ型ポリシリコン層２２からなるゲート電極が形成されている。各トランジスタ間は、ＬＯＣＯＳ１０およびＬＯＣＯＳ下層に形成された、ｐ型シリコン基板１まで接続するｐ型埋め込み層１８により素子分離されている。
【００３９】
上記の図１に示す半導体装置の製造方法を、以下に説明する。
まず、図２（Ａ）に示すように、ｐ型シリコン基板１上に酸化膜２を形成する。その上層にフォトレジスト３を堆積させ、Ｖ−ＮＰＮトランジスタのｎ埋め込みコレクタ層４およびＬ−ＰＮＰトランジスタのｎ型分離層５を形成する領域のフォトレジスト３に、リソグラフィ工程により開口を設ける。
例えば、Ｓｂ2 Ｏ3 を用いて１２００℃でＳｂを気相拡散させることにより、Ｖ−ＮＰＮトランジスタのｎ埋め込みコレクタ層４およびＬ−ＰＮＰトランジスタのｎ型分離層５を形成する。
【００４０】
フォトレジスト３および酸化膜２を除去した後、ｐ型シリコン基板１上にｎ型エピタキシャル層（ポリシリコン層）６を形成する。ｎ型エピタキシャル層６は、例えば、厚さ約１．０μｍ、抵抗率１．０Ωとなるように形成する。その上層に膜厚３０ｎｍ程度の酸化膜７を形成する。さらに、その上層に減圧プラズマＣＶＤ法により、膜厚６５ｎｍ程度のシリコン窒化膜（ＬＰ−Ｓｉ3 Ｎ4 膜）８を積層する。これにより、図２（Ｂ）に示すような構造となる。
【００４１】
続いて、全面にフォトレジスト９を堆積させ、素子分離領域（ＬＯＣＯＳ形成領域）のフォトレジスト９をリソグラフィ工程により除去する。フォトレジスト９をマスクとしてシリコン窒化膜８および酸化膜７のエッチングを行う。さらに、露出したｎ型エピタキシャル層６表面のポリシリコンをエッチングする。ポリシリコンをエッチングする深さは、ポリシリコンの酸化により形成される酸化膜（ＬＯＣＯＳ）の厚さの０．４５倍とする。本実施形態においては、厚さ８００ｎｍのＬＯＣＯＳを形成するため、約３５０ｎｍのエッチングを行う。これにより、図２（Ｃ）に示すような構造となる。
【００４２】
フォトレジスト９を剥離し、図２（Ｃ）において開口された部分を熱酸化（例えば、１０００〜１０５０℃、３〜８時間のスチーム酸化）して、約８００ｎｍの厚さのシリコン酸化膜（ＬＯＣＯＳ）１０を形成する。これにより、図３（Ａ）に示すような構造となる。さらに、１５０℃のリン酸（ホットリン酸）を用いてシリコン窒化膜８を除去すると、図３（Ｂ）に示すような構造となる。
【００４３】
次に、Ｖ−ＮＰＮトランジスタのコレクタープラグ１１およびＬ−ＰＮＰトランジスタのベースプラグ１２を形成するためのイオン注入を行う。全面に堆積したフォトレジスト１３の、コレクタープラグ部分１１およびベースプラグ部分１２をリソグラフィ工程により開口する。フォトレジスト１３をマスクとしてｎ型不純物（リンイオン）をエネルギー５０ｋｅＶ、導入量４．５×１０15／ｃｍ2 程度で注入する。これにより、図３（Ｃ）に示すような構造となる。その後、フォトレジスト１３を除去する。
【００４４】
注入したリンイオンがウェハ外部に拡散（アウトデフュージョン）するのを防ぎ、また、ＬＯＣＯＳ１０のバーズヘッドを平滑化させるため、ＣＶＤ法により３００ｎｍ程度の酸化膜（キャッピングＴＥＯＳ膜）１４を形成する。その後、加熱（１０００℃、３０分）を行って導入した不純物を熱拡散させる。これにより、図４（Ａ）に示すような構造となる。
【００４５】
さらに、フォトレジスト１５を全面に塗布してから、図４（Ｂ）に示すようにＬＯＣＯＳ１０のバーズヘッド部分のフォトレジスト１５に開口を設ける。フォトレジスト１５をマスクとしてライトエッチングを行い、バーズヘッドを平滑化する。
その後、フォトレジスト１５を除去してから全面にウェットエッチングを行い、ＬＯＣＯＳ１０以外の部分の酸化膜を除去する。これにより、図４（Ｃ）に示すような構造となる。
【００４６】
次に、熱酸化により全面に膜厚３０ｎｍ程度の酸化膜１６を形成し、その上層にフォトレジスト１７を堆積させる。素子分離のためのｐ型埋め込み層１８、およびＮＭＯＳトランジスタのｐウェル１９を形成する領域が開口するよう、フォトレジスト１７にパターニングを行う。フォトレジスト１７をマスクとしてホウ素イオン（Ｂ）を、例えば、イオンエネルギー４００ｋｅＶ、導入量４．０×１０13／ｃｍ2 の条件でイオン注入する。これにより、図５（Ａ）に示すような構造となる。
【００４７】
このイオン注入は、続く工程で熱拡散させることにより、導入されたｐ型不純物イオンがｐ型シリコン基板１まで至るような条件で行う。また、素子分離のためのｐ型埋め込み層１８とｐウェル１９は別工程で形成することもできるが、製造工程の簡略化のため本実施形態においては同一工程とした。
イオン注入を行った後、フォトレジスト１７を除去する。
【００４８】
次に、例えばＴＥＯＳを用いたＣＶＤ法により、全面に膜厚１００ｎｍ程度の酸化膜２０を堆積させる。フォトレジスト（不図示）を堆積させ、ＭＯＳトランジスタのアクティブ領域が開口するようにフォトレジストにパターニングを行う。フォトレジストをマスクとして酸化膜２０および酸化膜１６をエッチング除去する。このとき、シリコン基板（ｎ型エピタキシャル層６）にダメージが与えられるのを防ぐため、酸化膜２０、１６のエッチングはウェットエッチングで行うことが望ましい。
【００４９】
その後、フォトレジスト（不図示）を除去して、ＭＯＳトランジスタのアクティブ領域に、熱酸化により膜厚１０〜２０ｎｍ程度のゲート酸化膜２１を形成する。さらに、Ｖ−ＮＰＮトランジスタのアクティブ領域、およびＬ−ＰＮＰトランジスタのエミッタ、コレクタ形成領域の酸化膜２０、１６を、公知のフォトリソグラフィ工程およびＲＩＥにより除去する。これにより、図５（Ｂ）に示すような構造となる。
【００５０】
次に、例えばＣＶＤ法により全面に膜厚１５０ｎｍ程度のポリシリコン層２２を堆積させる。さらに、その上層にＰＳＧ膜２３を積層させ、これにより、図５（Ｃ）に示すような構造となる。
ポリシリコン層２２はＭＯＳトランジスタ部分のみｎ型とし、バイポーラトランジスタ部分はｐ型にする。そこで、ｎ型ポリシリコンとするＭＯＳ部分のＰＳＧ膜２３のみ残して、それ以外の部分のＰＳＧ膜２３をフォトリソグラフィ工程により除去する。具体的には、ＰＳＧ膜２３上に堆積したフォトレジスト２４にパターニングを行い、フォトレジスト２４をマスクとしてＰＳＧ膜２３にＲＩＥを行う。これにより、図６（Ａ）に示すような構造となる。
【００５１】
その後、フォトレジスト２４を除去してから、最表層に膜厚１００〜３００ｎｍのシリコン酸化膜２５をＣＶＤ法により堆積する。このシリコン酸化膜２５は、続いて行われる熱処理によりポリシリコン層２２が窒化されるのを防止するために形成される。
シリコン酸化膜２５を形成した後、ＰＳＧ膜２３からポリシリコン層２２へのリンの拡散、およびポリシリコン層２２のプレイオンインプランテーション（ＩＩ）アニールを目的として９７５℃、３０分程度の加熱を行う。
【００５２】
加熱はＮ2 雰囲気で行うが、リンの析出を防止するため微量のＯ2 を混入させて行ってもよい。また、このアニール工程によりｐ型埋め込み層１８およびｐウェル１９に導入されていた不純物がｐ型シリコン基板１に至るまで拡散し、ｐ型埋め込み層１８およびｐウェル１９が形成される。これにより、図６（Ｂ）に示すような構造となる。
【００５３】
次に、ＭＯＳトランジスタ部分にＰＳＧ膜２３が残された状態のまま、全面にＳｉ+ およびＢ+ をイオン注入する。イオン注入の条件は、例えば、Ｓｉ+ についてはイオンエネルギー７０ｋｅＶ、導入量２×１０15／ｃｍ2 、Ｂ+ についてはイオンエネルギー１５ｋｅＶ、導入量２×１０15／ｃｍ2 とする。イオン注入後、１０秒間程度のランプアニールを行い、不純物をポリシリコン層２２に拡散させる。ランプアニールは、例えばキセノンランプ等を光源として用いて行う。
【００５４】
イオン注入後、ポリシリコン層２２上に堆積したシリコン酸化膜２５およびＰＳＧ膜２３をウェットエッチングにより全面除去する。
これにより、図７（Ａ）に示すような構造となり、ＭＯＳトランジスタ部分にはｎ型ポリシリコン層２２が形成され、バイポーラトランジスタ部分にはｐ型ポリシリコン層２２’がｎ型ポリシリコン層２２と連続して形成される。
【００５５】
続いて、全面にフォトレジスト（不図示）を堆積させ、バイポーラトランジスタのポリシリコン抵抗部分、およびＭＯＳトランジスタのゲート電極２６部分のみフォトレジストが残るようにパターニングを行う。このフォトレジストをマスクとして、ＭＯＳトランジスタ部分のｎ型ポリシリコン層２２と、バイポーラトランジスタ部分のｐ型ポリシリコン層２２’に、同時にＲＩＥを行う。その後、フォトレジスト（不図示）を除去する。
さらに、ＭＯＳトランジスタのアクティブ領域に形成されているゲート酸化膜２１のゲート電極２６以外の部分を、ウェットエッチングにより除去する。これにより、図７（Ｂ）に示すような構造となる。
【００５６】
その後、ＴＥＯＳを用いたＣＶＤ法により、全面に膜厚１０ｎｍ程度のシリコン酸化膜２７を形成する。さらに、ＭＯＳトランジスタ部分のソース／ドレイン領域２８のＳｉ／ＳｉＯ2 界面状態を良好にするために熱酸化処理を行う。これにより、図８（Ａ）に示すような構造となる。
【００５７】
上層にフォトレジスト２９を堆積させ、フォトリソグラフィ工程によりＭＯＳトランジスタのソース／ドレイン領域２８が開口するようパターニングする。フォトレジスト２９をマスクとして、ヒ素のイオン注入を行う。イオン注入の条件は、例えば、イオンエネルギー５０ｋｅＶ、導入量３．０×１０15／ｃｍ2 とする。これにより、図８（Ｂ）に示すような構造となる。
【００５８】
フォトレジスト２９を除去した後、全面にＣＶＤによりシリコン酸化膜３０を形成し、その上層にフォトレジスト３１を堆積させる。フォトレジスト３１にＶ−ＮＰＮトランジスタの真性ベース領域が開口するようパターニングを行う。これにより、図９（Ａ）に示すような構造となる。
【００５９】
次に、フォトレジスト３１をマスクとしてシリコン酸化膜３０とｐ型ポリシリコン層２２’にＲＩＥを行う。その後、開口した部分（真性ベース領域）のｎ型エピタキシャル層６表面に、イオン注入時のチャネリング防止用の熱酸化膜３２を膜厚１０ｎｍ程度で形成する。真性ベース領域３３に、ホウ素をイオンエネルギー３０ｋｅＶ、導入量７．０×１０12／ｃｍ2 の条件でイオン注入する。これにより、図９（Ｂ）に示すような構造となる。
【００６０】
フォトレジスト３１を除去した後、ＴＥＯＳを用いたＣＶＤ法によりシリコン酸化膜３４を約５５０ｎｍの膜厚で形成する。続いて、９００℃、１５分の熱処理をＮ2 雰囲気中で行う。これにより、前工程で導入されたホウ素イオンが熱拡散され、真性ベース領域３３が形成される。同時に、この熱処理によりホウ素イオンが注入されたｐ型ポリシリコン層２２’からシリコン基板（ｎ型エピタキシャル層６）へホウ素が拡散され、Ｖ−ＮＰＮトランジスタのグラフト−ベース領域３５が形成されて、真性ベース領域３３とグラフト−ベース領域３５が接続する。
【００６１】
さらに、Ｌ−ＰＮＰトランジスタ部分においても、ホウ素イオンが注入されたｐ型ポリシリコン抵抗２２’からｎ型エピタキシャル層６へホウ素が拡散され、エミッタ領域３６およびコレクタ領域３７が形成される。また、この熱処理によりＭＯＳトランジスタ部分のソース／ドレイン領域に導入された不純物が熱拡散され、ソース／ドレイン領域２８が形成される。これにより、図１０（Ａ）に示すような構造となる。
【００６２】
次に、シリコン酸化膜３４に異方性エッチングを行い、Ｖ−ＮＰＮトランジスタの真性ベース領域３３の開口部側壁にのみシリコン酸化膜３４を残し、シリコン酸化膜３４を除去する。これにより、Ｖ−ＮＰＮトランジスタの開口部にサイドウォール３８が形成される。さらに、全面にＣＶＤ法によりポリシリコン層３９を例えば１５０ｎｍ程度、堆積させる。これにより、図１０（Ｂ）に示すような構造となる。
このポリシリコン層３９をエミッタポリシリコンとするため、ヒ素イオンをイオン注入する。イオン注入は、例えば、イオンエネルギー６０ｋｅＶ、導入量２．０×１０16／ｃｍ2 の条件で行う。
【００６３】
続いて、ポリシリコン層３９に注入されたヒ素イオンを、熱処理（１０５０℃、１０秒）によりＶ−ＮＰＮトランジスタのベース領域３３、３５に拡散させる。これにより、自己整合的にエミッタ領域が形成される。その後、公知のフォトリソグラフィ工程およびＲＩＥにより、エミッタ取り出し以外のポリシリコン層３９を除去する。
【００６４】
さらに、シリコン酸化膜（層間絶縁膜）３０に開口を設けてベース取り出し電極４０、コレクタ取り出し電極４１、エミッタ取り出し電極４２、コレクタ取り出し電極４３、ソース／ドレイン電極４４および金属配線４５を形成する。金属配線４５形成後、９５％のＮ2 ガスと５％のＨ2 ガスからなるフォーミングガス中で熱処理を行い（シンタリング）、図１に示す半導体装置が得られる。
【００６５】
また、配線層は２層以上の多層配線とすることも可能である。この場合、金属配線層を堆積して加工した後、プラズマＣＶＤ法により７５０ｎｍ程度の絶縁膜をボンディングパッド用のオーバーパッシベーション膜として全面に堆積する。オーバーパッシベーション膜のボンディング箇所をＲＩＥによりエッチングした後、９５％のＮ2 ガスと５％のＨ2 ガスからなるフォーミングガス中でシンタリングを行い、半導体装置を完成させる。
【００６６】
上記の本実施形態の半導体装置の製造方法によれば、ランプアニールによるポリシリコン抵抗の変動が抑制される。また、バイポーラトランジスタ部分においてはエミッタ−ベースが浅接合化される。ＭＯＳトランジスタ部分においては、プレＩＩアニールによりソース／ドレイン領域が拡散してショートチャネル効果が現れる問題が解消される。以上から、バイポーラトランジスタとＭＯＳトランジスタを混載したＢｉ−ＣＭＯＳの特性を向上させることができる。
【００６７】
（実施形態２）
上記の実施形態１においては、ＭＯＳトランジスタのゲートポリシリコンへのｎ型不純物の導入を、ＰＳＧ膜からリンを拡散させることにより行う。これに対して実施形態２においては、ゲートポリシリコンへのイオン注入によりｎ型不純物を導入する。実施形態２は、ＭＯＳトランジスタのゲートポリシリコンにｎ型不純物を導入する工程のみ実施形態１と異なり、図１〜図５（Ｂ）、および図７（Ａ）〜図１０（Ｂ）に示される工程は実施形態１と共通する。
【００６８】
実施形態２の半導体装置の製造方法によっても、実施形態１の製造方法により得られる半導体装置と同様の、図１に示すような半導体装置を製造することができる。以下に、実施形態２の製造方法の、実施形態１と異なる工程について図１１（Ａ）〜図１３（Ｂ）を参照して説明する。
【００６９】
図２（Ａ）〜図５（Ａ）に示される実施形態１の製造工程と同様にして、ダブルポリシリコン構造のシリコン基板（ｐ型シリコン基板１およびｎ型エピタキシャル層６）に、Ｖ−ＮＰＮトランジスタのｎ型埋め込みコレクタ層４およびコレクタープラグ１１、Ｌ−ＰＮＰトランジスタのｎ型分離層５およびベースプラグ１２、各トランジスタ間のＬＯＣＯＳ１０を形成する。また、ＬＯＣＯＳ１０下層の素子分離用ｐ型埋め込み層１８を形成する領域と、ＭＯＳトランジスタのｐウェル１９を形成する領域に不純物を導入する。これにより、図１１（Ａ）に示すような構造となる（図１１（Ａ）は、図５（Ｂ）と同一である）。
【００７０】
次に、例えばＣＶＤ法により、全面に膜厚１５０ｎｍ程度のポリシリコン層２２”を堆積させる。その上層にフォトレジスト２４’を堆積させ、ＭＯＳトランジスタのアクティブ領域が開口するようにパターニングを行う。これにより、図１１（Ｂ）に示すような構造となる。
続いて、フォトレジスト２４’をマスクとしてヒ素をイオン注入する。イオン注入は例えば、イオンエネルギー４０ｋｅＶ、導入量２．０×１０16／ｃｍ2 の条件で行う。これにより、ＭＯＳトランジスタのアクティブ領域のポリシリコン層２２”がｎ型ポリシリコン層２２となる。
【００７１】
その後、ポリシリコン層２２の上層に、膜厚１００〜３００ｎｍ程度の酸化膜２５’をＣＶＤ法により堆積させる。これにより、図１２（Ａ）に示すような構造となる。
ここで、素子分離用ｐ型埋め込み層１８およびｐウェル１９に導入されている不純物の拡散と、ポリシリコン層２２、２２”のプレＩＩアニールを目的とした熱処理（例えば、９７５℃、３０分程度）をＮ2 雰囲気中で行う。
これにより、図１２（Ｂ）に示すような構造となる。
【００７２】
さらに、フォトレジスト２４”を堆積し、図１３（Ａ）に示すように、ＭＯＳトランジスタのアクティブ領域のみ残るようにパターニングする。フォトレジスト２４”をマスクとして全面にＳｉ+ およびＢ+ のイオン注入を行う。イオン注入の条件は、例えば、Ｓｉ+ についてはイオンエネルギー７０ｋｅＶ、導入量２×１０15／ｃｍ2 、Ｂ+ についてはイオンエネルギー１５ｋｅＶ、導入量２×１０15／ｃｍ2 とする。イオン注入後、フォトレジスト２４”を除去する。
【００７３】
これにより、図１３（Ｂ）に示すような構造となり、ＭＯＳトランジスタ上部にｎ型ポリシリコン層２２が形成され、バイポーラトランジスタ上部にｎ型ポリシリコン層２２と連続してｐ型ポリシリコン層２２’が形成される。イオン注入後、ポリシリコン層２２上に堆積されているシリコン酸化膜２５’をウェットエッチングにより除去する。引き続き、図７（Ａ）〜図１０に示される実施形態１と同一の工程を行い、図１に示すような半導体装置が得られる。
上記の本実施形態の半導体装置の製造方法によれば、実施形態１の半導体装置の製造方法と同様に、ポリシリコン抵抗の変動が抑制された半導体装置を製造することができる。
【００７４】
本発明の半導体装置の製造方法は、上記の実施の形態に限定されない。例えば、ＭＯＳトランジスタを併設せずバイポーラトランジスタのみ形成する場合も、本発明の半導体装置の製造方法を適用することができる。その場合、導電層のプレＩＩアニールをいずれかの不純物拡散層の熱拡散と同一工程で行い（例えば、素子分離のための埋め込み層）、ランプアニールによりポリシリコン層（電極）に不純物を拡散させる工程において、同時にエミッタ、コレクタ領域を形成する。これにより、製造工程を増加させずに、ポリシリコン抵抗の変動が抑制されたバイポーラトランジスタを製造することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７５】
【発明の効果】
本発明の半導体装置の製造方法によれば、プレＩＩアニールによるソース／ドレイン等の不純物拡散が防止され、ショートチャネル効果による半導体装置の特性の低下を抑制することができる。また、本発明の半導体装置の製造方法によれば、ランプアニールにより導電層に不純物を拡散させるため、ポリシリコン抵抗の変動が抑制されたバイポーラトランジスタを単独で、あるいは異種のバイポーラトランジスタやＭＯＳトランジスタと共存させて、基板上に形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法により製造される半導体装置の断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図４】（Ａ）〜（Ｃ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図５】（Ａ）〜（Ｃ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図６】（Ａ）および（Ｂ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図７】（Ａ）および（Ｂ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図８】（Ａ）および（Ｂ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図９】（Ａ）および（Ｂ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１０】（Ａ）および（Ｂ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１１】（Ａ）および（Ｂ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１２】（Ａ）および（Ｂ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１３】（Ａ）および（Ｂ）は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図１４】プレイオンインプランテーションアニールによるシート抵抗の工程変動を表すグラフである。
【図１５】プレイオンインプランテーションアニールによる固相エピタキシャル抑制効果を表すグラフである。
【図１６】（Ａ）〜（Ｃ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図１７】（Ａ）および（Ｂ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図１８】（Ａ）および（Ｂ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図１９】（Ａ）および（Ｂ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図２０】（Ａ）および（Ｂ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図２１】（Ａ）〜（Ｃ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図２２】（Ａ）および（Ｂ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図２３】（Ａ）および（Ｂ）は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
１…ｐ型シリコン基板、２、７、１４、１６、２０、２５、２５’、２５”、２７、３０、３４…酸化膜、３、９、１３、１５、１７、２４、２４’、２４”、２９、３１…フォトレジスト、４…Ｖ−ＮＰＮトランジスタのｎ埋め込みコレクタ層、５…Ｌ−ＰＮＰトランジスタのｎ型分離層、６…ｎ型エピタキシャル層、８…シリコン窒化膜、１０…ＬＯＣＯＳ、１１…Ｖ−ＮＰＮトランジスタのコレクタープラグ、１２…Ｌ−ＰＮＰトランジスタのベースプラグ、１８…ｐ型埋め込み層、１９…ｐウェル、２１…ゲート酸化膜、２２、３９…ｎ型ポリシリコン層、２２’…ｐ型ポリシリコン層、２２”…ポリシリコン層、２３…ＰＳＧ膜、２６…ゲート電極、２８…ソース／ドレイン領域、３３…真性ベース領域、３５…グラフト−ベース領域、３６…エミッタ領域、３７…コレクタ領域、３８…サイドウォール、４０…ベース取り出し電極、４１…コレクタ取り出し電極、４２…ソース／ドレイン電極、４３…金属配線。
【図１】
0004048604.tif 000002
【図２】
0004048604.tif 000003
【図３】
0004048604.tif 000004
【図４】
0004048604.tif 000005
【図５】
0004048604.tif 000006
【図６】
0004048604.tif 000007
【図７】
0004048604.tif 000008
【図８】
0004048604.tif 000009
【図９】
0004048604.tif 000010
【図１０】
0004048604.tif 000011
【図１１】
0004048604.tif 000012
【図１２】
0004048604.tif 000013
【図１３】
0004048604.tif 000014
【図１４】
0004048604.tif 000015
【図１５】
0004048604.tif 000016
【図１６】
0004048604.tif 000017
【図１７】
0004048604.tif 000018
【図１８】
0004048604.tif 000019
【図１９】
0004048604.tif 000020
【図２０】
0004048604.tif 000021
【図２１】
0004048604.tif 000022
【図２２】
0004048604.tif 000023
【図２３】
0004048604.tif 000024