(57)【特許請求の範囲】
【請求項１】
クロック発振回路と送信側回路と複数の受信側回路とクロック伝送路とを備え、
前記クロック発振回路から発振されるクロックを前記複数の受信側回路の各々にて使用するために、該クロックを前記送信側回路およびクロック伝送路を介して複数の受信側回路の各々に伝送するクロック伝送装置において、
前記送信側回路は、前記クロック発振回路から発振されるクロックをスペクトラム拡散し、この拡散によって得られる変調クロックを出力する変調回路を有し、
前記クロック伝送路は、前記変調回路から出力された変調クロックを前記複数の受信側回路の各々に伝送する伝送路を有し、
前記複数の受信側回路に含まれる第１受信側回路は、前記変調クロックを復調せずに第１デバイスに供給するように設定され、
前記複数の受信側回路に含まれる第２受信側回路は、前記変調クロックを逆拡散してこの逆拡散によって得られる復調クロックを出力する復調回路を有し、前記復調クロックを第２デバイスに供給するように設定されていることを特徴とするクロック伝送装置。
【請求項２】
前記変調回路は、
前記クロック発振回路から発振されるクロックを分周することによって第１分周信号を出力する第１分周器と、前記第１分周器と同じ分周比の分周器であり且つ前記変調クロックを分周することによって第２分周信号を出力する第２分周器と、前記第１分周信号の位相と前記第２分周信号の位相とを比較する第１位相比較器と、前記第１位相比較器の比較結果を平滑化して出力する第１ループフィルタと、前記第１分周信号を積分することによって積分信号を出力する積分器と、前記第１ループフィルタの出力に前記積分信号を加算することによって得られる加算信号を出力する加算器と、前記加算信号に基づいて前記変調クロックを出力する第１電圧制御型発振器と、を有し、
前記復調回路は、
前記クロック伝送路を介して伝送されてきた変調クロックを分周することによって第３分周信号を出力する第３分周器と、前記第３分周器と同じ分周比の分周器であり且つ前記復調クロックを分周することによって第４分周信号を出力する第４分周器と、前記第３分周信号の位相と前記第４分周信号の位相とを比較する第２位相比較器と、前記第２位相比較器の比較結果を平滑化して出力する第２ループフィルタと、前記第２ループフィルタの出力に基づいて前記復調クロックを出力する第２電圧制御型発振器と、を有することを特徴とする請求項１に記載のクロック伝送装置。
【請求項３】
前記第１分周器、前記第２分周器、前記第３分周器、前記第４分周器の各々の分周比は、整数であることを特徴とする請求項２に記載のクロック伝送装置。
【請求項４】
前記第１分周器、前記第２分周器、前記第３分周器、前記第４分周器の各々の分周比は、２の階乗であることを特徴とする請求項３に記載のクロック伝送装置。
【請求項５】
請求項１から４のいずれか１項に記載のクロック伝送装置を備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、回路間で共通に使用するクロックを伝送する装置におけるＥＭＩ対策に関し、特にそのクロックには一部の回路間でタイミングを厳密に一致させる必要があるものに関し、さらにそのようなタイミングを厳密に一致させる必要があるクロックを使用する画像形成装置に関する。
【０００２】
【従来の技術】
近年、水晶発振器等で発生されるクロックの周波数が高くなり、ＥＭＩ（Electromagnetic Interference）の対策が必要になっている。そして、ＥＭＩノイズは、回路基板等に対してはシールド板等で或る程度の対策が可能であるが、相互に離間した回路間で共通のクロックを使用するためにクロック伝送線路を引回した場合には、シールド筐体の隙間からの漏れなどによって、充分に対策することは容易ではない。
【０００３】
特に、たとえば複写機やファクシミリ装置等の画像形成装置では、原稿画像を読取るＣＣＤの基準クロックは、構造的に複数の基板間にまたがって配置される場合が多く、また周波数自体も比較的高いものとなるので、ＥＭＩとして問題となるケースが頻発している。
【０００４】
一方、ＥＭＩノイズレベルは、アンテナで受信した電磁波を各周波数成分毎に所定時間積分した値であり、そこで従来からのＥＭＩ対策では、クロックの周波数を常に変動させておくことで、特定の周波数の輻射ノイズを抑制するというスペクトラム拡散の手法が用いられている。前記スペクトラム拡散によるＥＭＩ対策は、たとえばＵＳＰ．５，４８８，６２７号で示されている。
【０００５】
しかしながら、このような従来技術は、マイクロプロッセッサ等のクロック周波数に或る程度のゆらぎが許容されるような回路には適用することができるけれども、前記画像形成装置では、たとえばポリゴンミラーと前記ＣＣＤとのように、一部に、タイミングを厳密に一致させる必要のある回路がある。
【０００６】
そこで、このような問題を解決する他の従来技術は、図８で示される。このクロック伝送装置８１では、クロック発振回路８２で発生されたクロックＣＬＫは、送信バッファ８３からクロック伝送路８４および受信バッファ８５を介して、タイミングを厳密に一致させる必要のあるデバイス８６に直接供給される。また、前記クロックＣＬＫは、変調回路８７において、前記スペクトラム拡散されたクロックＣＬＫａに変調された後、送信バッファ８８からクロック伝送路８９および受信バッファ９０を介して、周波数ゆらぎの許容されるデバイス９１に供給される。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のような従来技術では、スペクトラム拡散の変調が加えられていないクロック伝送路８４が残ることになり、ＥＭＩノイズを確実に抑制できないという問題がある。
【０００８】
本発明の目的は、ＥＭＩノイズを抑制しつつ、特定の回路間の厳密なタイミングも維持することができるクロック伝送装置および画像形成装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明のクロック伝送装置は、共通のクロックを複数の回路間で使用するために該クロックを伝送する装置において、送信側回路に設けられ、前記クロックをスペクトラム拡散する変調回路と、前記スペクトラム拡散されたクロックを前記複数の受信側回路に分配するクロック伝送路と、周波数ゆらぎの許されない一部の受信側回路に設けられ、前記クロック伝送路からの前記スペクトラム拡散されたクロックを逆拡散して、前記周波数ゆらぎのないクロックを復元する復調回路とを含むことを特徴とする。
【００１０】
上記の構成によれば、回路間のタイミングを一致させるために引回されるクロックにＥＭＩノイズの対策を施すにあたって、先ずスペクトラム拡散の手法を用い、総てのクロック伝送路における前記ＥＭＩノイズを確実に抑制する。そして、画像形成装置の一部の回路間のように、タイミングを厳密に一致させる必要があり、周波数ゆらぎが許容されない回路間では、スペクトラム拡散されたクロックを逆拡散して、前記周波数ゆらぎのないクロックを復元して共通に使用する。
【００１１】
したがって、クロックを伝送するにあたって、ＥＭＩノイズを確実に抑制しつつ、特定の回路間の厳密なタイミングも維持することができる。
【００１２】
また、本発明のクロック伝送装置では、前記分周比は、整数であることを特徴とする。
【００１３】
上記の構成によれば、分周器を、カウンタなどの簡単な構成で実現することができる。
【００１４】
さらにまた、本発明のクロック伝送装置では、前記分周比は、２の階乗単位で設定されることを特徴とする。
【００１５】
上記の構成によれば、前記カウンタで構成される分周器を、簡単なバイナリカウンタで構成することができる。
【００１６】
また、本発明のクロック伝送装置では、前記復調回路は、相互に等しい分周比に設定され、かつ前記クロック伝送路からの前記スペクトラム拡散されたクロックを受信して分周する分周器からの分周信号が入力され、該分周信号のデューティに応答して、前記分周器をリセットするデューティ判別回路を備えることを特徴とする。
【００１７】
上記の構成によれば、復調回路から出力されるクロック間の位相まで、厳密に一致させることができる。
【００１８】
さらにまた、本発明の画像形成装置は、上記の何れかのクロック伝送装置を用いることを特徴とする。
【００１９】
上記の構成によれば、画像形成装置は、ポリゴンミラーと画像読取り素子との間などのように、厳密にタイミングを一致させなければならず、ＥＭＩ対策にスペクトラム拡散の手法を用いることができない回路が搭載されており、したがって上記の手法がＥＭＩ対策に特に効果的である。
【００２０】
【発明の実施の形態】
本発明の実施の第１の形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００２１】
図１は、本発明の実施の第１の形態のクロック伝送装置１の電気的構成を示すブロック図である。このクロック伝送装置１は、各部のデバイス１１，２１，３１，４１間に、クロック発振回路２で発生されたクロックＣＬＫ１を共用するために用いられる。注目すべきは、このクロック伝送装置１では、前記クロックＣＬＫ１の伝送にあたってはスペクトラム拡散変調が用いられ、デバイス１１，２１は、その変調されたクロックＣＬＫ２をそのまま用いて動作を行い、これに対してデバイス３１，４１は、前記ポリゴンミラーとＣＣＤとのように、タイミングが厳密に一致した周波数ゆらぎのないクロックＣＬＫ３，ＣＬＫ４をそれぞれ用いて動作を行うことである。
【００２２】
このため、送信側の変調回路３には、前記クロック発振回路２で発生されたクロックＣＬＫ１を１／ｍ（ｍは整数）に分周する分周器４と、前記クロックＣＬＫ２を発生するＶＣＯ（電圧制御型発振器）５と、前記ＶＣＯ５で発生されたクロックＣＬＫ２を前記１／ｍに分周する分周器６と、前記分周器４，６からの分周信号Ｓ１，Ｓ２の位相を相互に比較する位相比較器７と、前記位相比較器７からの出力を平滑化するループフィルタ８と、前記分周器４からの分周信号Ｓ１を積分する積分器９と、前記積分器９からの積分出力Ｓ３を前記位相比較器７からの出力に加算して前記ＶＣＯ５に与える加算器１０とを備えて構成される。
【００２３】
変調された前記クロックＣＬＫ２は、送信バッファ５１からクロック伝送路５２へ出力される。これに対して、前記デバイス１１，２１の受信側は、受信バッファ１２，２２で前記クロックＣＬＫ２を受信し、それぞれ対応するデバイス１１，２１に与える。一方、前記デバイス３１，４１の受信側では、受信バッファ３２，４２で受信された前記クロックＣＬＫ２は、復調回路３３，４３においてクロックＣＬＫ３，ＣＬＫ４に復調された後、それぞれ対応するデバイス３１，４１に与えられる。
【００２４】
前記復調回路３３は、前記変調されたクロックＣＬＫ２を前記１／ｍに分周する分周器３４と、前記クロックＣＬＫ３を発生するＶＣＯ３５と、前記ＶＣＯ３５で発生されたクロックＣＬＫ３を前記１／ｍに分周する分周器３６と、前記分周器３４，３６からの分周信号Ｓ４，Ｓ５の位相を相互に比較する位相比較器３７と、前記位相比較器３７からの出力を平滑化して前記ＶＣＯ３５に与えるループフィルタ３８とを備えて構成される。
【００２５】
同様に、前記復調回路４３は、前記変調されたクロックＣＬＫ２を１／ｎ（ｎは整数）に分周する分周器４４と、前記クロックＣＬＫ４を発生するＶＣＯ４５と、前記ＶＣＯ４５で発生されたクロックＣＬＫ４を前記１／ｎに分周する分周器４６と、前記分周器４４，４６からの分周信号Ｓ６，Ｓ７の位相を相互に比較する位相比較器４７と、前記位相比較器４７からの出力を平滑化して前記ＶＣＯ４５に与えるループフィルタ４８とを備えて構成される。
【００２６】
図２は、上述のように構成されるクロック伝送装置１の動作を説明するための波形図である。前記変調回路３において、前記積分器９および加算器１０を除いた構成は通常のフェイズロックループ回路の構成であり、この場合、クロック発振回路２で発生されたクロックＣＬＫ１と、ＶＣＯ５で発生されたクロックＣＬＫ２とは、分周器４，６の分周比が共に１／ｍで等しいので、相互に等しい周波数で、かつ相互に位相が一致した信号となる。
【００２７】
しかしながら、この変調回路３では、前記分周器４からの分周信号Ｓ１のレベルが切換わることで、その分周信号Ｓ１が与えられる前記積分器９の積分出力Ｓ３も、前記分周信号Ｓ１のレベルに応答して増減が切換わっている。このため、その積分出力Ｓ３をループフィルタ８からの出力に加算することで、前記クロックＣＬＫ２は、中心周波数が前記クロックＣＬＫ１に等しく、その周波数に分周信号Ｓ１の周期でゆらぎが与えられた信号となっている。
【００２８】
これによって、クロック伝送路５２におけるＥＭＩノイズレベルを確実に抑制することができる。前記分周信号Ｓ１と分周信号Ｓ２とは、位相比較器７が両者の位相が相互に等しくなるように出力を導出するので、伝送開始時に位相差があっても、定常状態となると、図２で示すように、相互に同期している。
【００２９】
一方、復調回路３３，４３は、通常のフェイズロックループ回路の構成である。そして、位相比較器３７，４７が分周信号Ｓ４と分周信号Ｓ５との間および分周信号Ｓ６と分周信号Ｓ７との間の位相がそれぞれ相互に等しくなるように出力を導出するので、伝送開始時に位相差があっても、定常状態となると、図２で示すように、相互に同期している。また、分周器３４，３６；４４，４６間の分周比がそれぞれ１／ｍおよび１／ｎで相互に等しいので、前記クロックＣＬＫ３，ＣＬＫ４は、図２で示すように、周波数が前記クロックＣＬＫ２の前記中心周波数と等しく、かつ毎パルスの周期が一定の周波数ゆらぎのない信号、すなわち前記クロックＣＬＫ１と等しい信号となる。これによって、デバイス３１，４１間の厳密なタイミングも維持することができる。
【００３０】
また、分周比ｍ，ｎは整数であるので、前記分周器４，６；３４，３６；４４，４６を、カウンタなどの簡単な構成で実現することができる。
【００３１】
なお、クロックＣＬＫ１，ＣＬＫ３，ＣＬＫ４は、上述のように相互に等しい周波数でなくてもよく、前記分周器３４と３６との間および分周器４４と４６との間の分周比を相互に異なる値に設定することで、相互に異なる周波数に設定することができる。
【００３２】
また、上述の説明では、分周器３４，３６と分周器４４，４６との分周比をｍ，ｎとしているけれども、図２で示すように、復調されるクロックＣＬＫ３とクロックＣＬＫ４との周波数が等しければ、通常、同一の分周比に選ばれる（ｎ＝ｍ）。
【００３３】
さらにまた、図２では、前述のように、復調されるクロックＣＬＫ３とクロックＣＬＫ４との周波数が等しく、受信側の分周信号Ｓ６，Ｓ７を分周信号Ｓ４，Ｓ５と等しく示しているけども、たとえばｎ＝２ｍのように、送信側の分周比の１／ｍに対して、受信側の分周比の１／ｎを、整数分の１としてもよい。しかしながら、前記ｎ＝ｍの場合は、伝送開始時に前記分周信号Ｓ１，Ｓ２（Ｓ４，Ｓ５）と分周信号Ｓ６，Ｓ７との間に位相差があっても、位相比較器４７が該分周信号Ｓ１，Ｓ２（Ｓ４，Ｓ５）と分周信号Ｓ６，Ｓ７との間のデューティを５０％に維持するように出力を導出するので、定常状態となると、図２で示すように、相互に同期しているのに対して、分周比ｎを、ｍの２ｋ（ｋは整数）倍とすると、分周信号Ｓ６，Ｓ７はクロックＣＬＫ２の任意の切換わりタイミングで切換わっても前記分周信号Ｓ１，Ｓ２（Ｓ４，Ｓ５）のデューティの５０％を維持できるので、該分周信号Ｓ１，Ｓ２（Ｓ４，Ｓ５）と位相がずれて安定することもある。ｋ＝１、すなわち前記ｎ＝２ｍの場合の一例を、前記図２において、参照符Ｓ６’，Ｓ７’で示す。
【００３４】
本発明の実施の第２の形態について、図３に基づいて説明すれば、以下のとおりである。
【００３５】
図３は、本発明の実施の第２の形態のクロック伝送装置６１の電気的構成を示すブロック図である。このクロック伝送装置６１は、上述のクロック伝送装置１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このクロック伝送装置６１では、送信側の変調回路３ａの分周器４ａ，６ａおよび受信側の復調回路３３ａ，４３ａの分周器３４ａ，３６ａ；４４ａ，４６ａの分周比が、２の階乗単位で設定されることである。
【００３６】
したがって、前記カウンタで構成されるこれらの分周器４ａ，６ａ；３４ａ，３６ａ；４４ａ，４６ａを、簡単なバイナリカウンタで構成することができる。
【００３７】
本発明の実施の第３の形態について、図４〜図７および前述の図２に基づいて説明すれば、以下のとおりである。
【００３８】
図４は、本発明の実施の第３の形態のクロック伝送装置７１の電気的構成を示すブロック図である。このクロック伝送装置７１は、上述のクロック伝送装置６１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このクロック伝送装置７１では、受信側の復調回路３３ｂ，４３ｂの分周器３４ｂ，４４ｂが、該分周器３４ｂ，４４ｂからの分周信号Ｓ４''，Ｓ６''に応答して、デューティ判別回路３９，４９によってリセットされることである。そして、復調回路３３ｂ，４３ｂは、分周比が相互に等しい（この図４では１／２n としている）分周器３４ｂ，３６ｂ；４４ｂ，４６ｂ  を使用している。
【００３９】
図５は、前記位相比較器３７，４７の一構成例を示すブロック図である。この位相比較器３７，４７は、モトローラ社製のＰＬＬＩＣ１４０４６などで実現され、大略的に、Ｄフリップフロップ７２と、ＯＲゲート７３，７４と、排他的論理和ゲート７５とを備えて構成される。
【００４０】
ＶＣＯ３５，４５側の分周器３６ｂ，４６ｂからの分周信号Ｓ５''，Ｓ７''である入力ＰＣＢｉｎと、前記クロックＣＬＫ２側の分周器３４ｂ，４４ｂからの分周信号Ｓ４''，Ｓ６''である入力ＰＣＡｉｎとの２つの入力に対して、前記排他的論理和ゲート７５は、図６で示すような出力ＰＣ１ｏｕｔを、前記デューティ判別回路３９，４９に与える。
【００４１】
また、前記２つの入力ＰＣＢｉｎ，ＰＣＡｉｎはＯＲゲート７３，７４の一方の入力にそれぞれ与えられており、これらのＯＲゲート７３，７４の他方の入力にはＤフリップフロップ７２の出力／Ｑ，Ｑ（／は反転出力であることを表す）がそれぞれ与えられており、これらのＯＲゲート７３，７４の出力は前記Ｄフリップフロップ７２のセット入力Ｓおよびリセット入力Ｒにそれぞれ与えられる。したがって、Ｄフリップフロップ７２の出力Ｑからは、図７で示すような出力ＰＣ２ｏｕｔが出力され、前記ループフィルタ３８，４８に入力される。このループフィルタ３８，４８からの平滑出力もＶＣＯｉｎとして、図７に示す。
【００４２】
上述のように構成される前記位相比較器３７，４７によって、ループフィルタへの出力ＰＣ２ｏｕｔは、２つの入力ＰＣＢｉｎ，ＰＣＡｉｎの立ち上がりのエッジを一致させるようにＶＣＯ３５，４５を制御する。
【００４３】
一方、前記分周器３６ｂ，４６ｂは、ＶＣＯ３５，４５の出力を分周しているので、デューティは５０％で一定であり、前記排他的論理和ゲート７５の出力ＰＣ１ｏｕｔは、分周信号Ｓ４''，Ｓ６''の立ち上がりが分周信号Ｓ５''，Ｓ７''に一致して、かつ該分周信号Ｓ４''，Ｓ６''のデューティが５０％になれば常に出力はローとなり、分周信号Ｓ４''，Ｓ６''のデューティが５０％からずれていると、前記分周信号Ｓ５''，Ｓ７''との差分だけハイになる。
【００４４】
したがって、前記デューティ判別回路３９，４９は、排他的論理和ゲート７５の出力ＰＣ１ｏｕｔと分周信号Ｓ４''，Ｓ６''とを相互に比較することによって、デューティが５０％より上か下かを判定でき、前記出力ＰＣ１ｏｕｔとＶＣＯ３５，４５からのクロックＣＬＫ３，ＣＬＫ４との比較によって、デューティのずれの量を判定することができる。これによって、前記デューティ判別回路３９，４９は、前記積分器９からの積分出力Ｓ３の立ち上がりタイミングまたは立ち下がりタイミングで前記分周器３４ｂ，４４ｂをリセットすることで、分周信号Ｓ４''，Ｓ６''と分周信号Ｓ５''，Ｓ７''との位相、したがってクロックＣＬＫ３とクロックＣＬＫ４との位相まで、厳密に一致させることができる。前記分周信号Ｓ４''，Ｓ５''，Ｓ６''，Ｓ７''が前記分周信号Ｓ１，Ｓ２に位相が一致した状態を、前記図２に合わせて示す。
【００４５】
本発明のクロック伝送装置１，６１，７１は、前述のようにクロックＣＬＫ１をスペクトラム拡散したクロックＣＬＫ２を伝送することでＥＭＩ対策を行うにあたって、復調されたクロックＣＬＫ３，ＣＬＫ４の間および／またはそれらのクロックＣＬＫ３，ＣＬＫ４とクロックＣＬＫ１との間のタイミングを厳密に一致させなければならない画像形成装置に対して、特に効果的である。
【００４６】
【発明の効果】
本発明のクロック伝送装置は、以上のように、回路間のタイミングを一致させるために引回されるクロックにＥＭＩノイズの対策を施すにあたって、先ずスペクトラム拡散の手法を用い、総てのクロック伝送路における前記ＥＭＩノイズを確実に抑制し、さらにタイミングを厳密に一致させる必要があり、周波数ゆらぎが許容されない回路間では、スペクトラム拡散されたクロックを逆拡散して、前記周波数ゆらぎのないクロックを復元して共通に使用する。
【００４７】
それゆえ、ＥＭＩノイズを確実に抑制しつつ、特定の回路間の厳密なタイミングも維持することができる。
【００４８】
また、本発明のクロック伝送装置は、以上のように、前記分周比を整数とする。
【００４９】
それゆえ、分周器を、カウンタなどの簡単な構成で実現することができる。
【００５０】
さらにまた、本発明のクロック伝送装置は、以上のように、前記分周比を２の階乗単位で設定する。
【００５１】
それゆえ、前記カウンタで構成される分周器を、簡単なバイナリカウンタで構成することができる。
【００５２】
また、本発明のクロック伝送装置は、以上のように、前記復調回路を、相互に等しい分周比に設定し、かつ前記クロック伝送路からの前記スペクトラム拡散されたクロックを受信して分周する分周器からの分周信号が入力され、該分周信号のデューティに応答して、前記分周器をリセットするデューティ判別回路を備える。
【００５３】
それゆえ、復調回路から出力されるクロック間の位相まで、厳密に一致させることができる。
【００５４】
また、本発明の画像形成装置は、以上のように、上記の何れかのクロック伝送装置を用いる。
【００５５】
それゆえ、画像形成装置には、ポリゴンミラーと画像読取り素子との間などのように、厳密にタイミングを一致させなければならず、ＥＭＩ対策にスペクトラム拡散の手法を用いることができない回路が搭載されており、特に効果的である。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態のクロック伝送装置の電気的構成を示すブロック図である。
【図２】図１および図４のクロック伝送装置の動作を説明するための波形図である。
【図３】本発明の実施の第２の形態のクロック伝送装置の電気的構成を示すブロック図である。
【図４】本発明の実施の第３の形態のクロック伝送装置の電気的構成を示すブロック図である。
【図５】図４で示すクロック伝送装置における位相比較器の一構成例を示すブロック図である。
【図６】図５で示す位相比較器の動作を説明するための波形図である。
【図７】図５で示す位相比較器の動作を説明するための波形図である。
【図８】従来技術のクロック伝送装置の電気的構成を示すブロック図である。
【符号の説明】
１，６１，７１    クロック伝送装置
２    クロック発振回路
３，３ａ    変調回路
４，６；４ａ，６ａ    分周器
５，３５，４５    ＶＣＯ
７，３７，４７    位相比較器
８，３８，４８    ループフィルタ
９    積分器
１０    加算器
１１，２１，３１，４１    デバイス
１２，２２，３２，４２    受信バッファ
３３，３３ａ，３３ｂ；４３，４３ａ，４３ｂ    復調回路
３４，３４ａ，３４ｂ；３６，３６ａ，３６ｂ    分周器
３９，４９    デューティ判別回路
４４，４４ａ，４４ｂ；４６，４６ａ，４６ｂ    分周器
５１    送信バッファ
５２    クロック伝送路
７２    Ｄフリップフロップ
７３，７４    ＯＲゲート
７５    排他的論理和ゲート
【図１】
0004040357.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004040357.tif 000009