(57)【特許請求の範囲】
【請求項１】
複数のＮＡＮＤセルストリングでなったメインメモリアレイとスペアメモリアレイとをもつメモリセルアレイを備えた不揮発性半導体メモリ装置に用いるデータリード方法において、
ページ単位でリード動作を行うに際し、
外部コマンドに応答して、前記スペアメモリアレイを先にリードした後に、前記メインメモリアレイをリードするように読出しアドレスの指定を行うスペアスタート全体ページシーケンシャルリードモードを備えたことを特徴とする不揮発性半導体メモリ装置のデータリード方法。
【請求項２】
前記スペアメモリアレイには、エラー訂正コードデータまたはページ情報データのいずれかが貯蔵されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
【請求項３】
メインスタート全体ページシーケンシャルリードモードに進入する外部コマンドに対応して前記スペアメモリアレイの論理的アドレスを前記メインメモリアレイの論理的アドレスよりも後にくるように指定することにより、前記メインメモリアレイに貯蔵されたデータが優先的にリードされるようにするリードモードをさらに有することを特徴とする請求項１に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
【請求項４】
前記スペアスタート全体ページシーケンシャルリードモードへの進入の際には、前記スペアメモリアレイの論理的アドレスは０から１５番地までに指定され、前記メインメモリアレイの論理的アドレスは１６から５２７番地までに指定されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
【請求項５】
前記論理的アドレスを先にくるように指定することは、アドレスカウンタのカウンティング動作により行われることを特徴とする請求項１に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
【請求項６】
複数のＮＡＮＤセルストリングでなったメインメモリアレイ及びスペアメモリアレイを有するメモリセルアレイと、前記メモリセルアレイのコラムパスを選択するためのコラムセレクタと、前記コラムセレクタにコラムデコーディング信号を印加するコラムデコーダーと、を備えた不揮発性半導体メモリ装置において、
印加される外部アドレスをカウンティングしてコラムアドレスカウンティング信号を前記コラムデコーダーに出力し、
ページ単位でスペアスタート全体ページシーケンシャルリードモードに進入する外部コマンドの入力の際に、前記スペアメモリアレイを先にリードした後に、前記メインメモリアレイをリードするよう読出しアドレスの指定を行うアドレスカウンタと、
スペアスタートリード信号とスペアイネーブル信号を受信してファイナルポイント信号を生成するファイナルポイント移動回路と、
次の番のスペアスタート全体ページシーケンシャルリードモードに進入するため前記ファイナルポイント信号に応じて最後のコラムアドレスを検出し、これをページエンド信号として出力するファイナルコラムアドレス検出器と、
スペアスタートリード信号に応じてリセットに関連したスペア対メイン信号を生成するスペア対メインコントローラーと、
前記ページエンド信号及び前記スペア対メイン信号に応答して前記アドレスカウンタをリセットしてカウンティング値を論理的アドレス開始番地に戻すためのリセットコントローラーとを含むことを特徴とする不揮発性半導体メモリ装置。
【請求項７】
前記アドレスカウンタは、総１０ビットのカウンティング出力端を有することを特徴とする請求項６に不揮発性半導体メモリ装置。
【請求項８】
前記アドレスカウンタは、それぞれ１ビットの出力端を有し互いに接続したＴ−フリップフロップの単位ビットカウンタで構成されることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記スペアメモリアレイには、エラー訂正コードデータまたはページ情報データが貯蔵されることを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記不揮発性半導体メモリ装置は、メインスタート全体ページシーケンシャルリードモードでは前記メインメモリアレイに貯蔵されたデータが優先的にリードされるようにするリードモードをさらに有することを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記スペアスタート全体ページシーケンシャルリードモードへの進入の際には、前記スペアメモリアレイの論理的アドレスは０から１５番地までに指定され、前記メインメモリアレイの論理的アドレスは１６から５２７番地までに指定されることを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
【請求項１２】
メインメモリアレイとスペアメモリアレイとにコラム的に区分されるメモリセルアレイを具備し、前記メモリセルアレイからのデータのリードに際し、メインデータオンリーシーケンシャルリードモードと、スペアデータオンリーシーケンシャルリードモードと、メインスタート全体ページシーケンシャルリードモードとが実行可能な不揮発性半導体メモリ装置に用いるデータリード方法において、
ページ単位でリード動作を行うに際し、
外部コマンドに応答して、前記スペアメモリアレイを先にリードした後に、前記メインメモリアレイをリードするように読出しアドレスの指定を行うことにより、
前記スペアメモリアレイに貯蔵されたデータが優先的にリードされるようにするスペアスタート全体ページシーケンシャルリードモードの動作を実行可能とすることを特徴とする不揮発性半導体メモリ装置に用いるデータリード方法。
【請求項１３】
前記スペアメモリアレイの物理的アドレスは、前記メインメモリアレイの物理的アドレスの後ろに位置することを特徴とする請求項１２に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
【請求項１４】
前記メインスタート全体ページシーケンシャルリードモードで前記メインメモリアレイの論理的アドレスは、住所０番地に設定されることを特徴とする請求項１２に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、電気的に消去及びプログラム可能な不揮発性半導体メモリ装置及びこれに用いるデータリード方法に係るもので、特に、ＮＡＮＤ構造からなったメモリセルを有する電気的に消去及びプログラム可能な不揮発性半導体メモリ装置の及びこれに用いるデータリード方法に関する。
【０００２】
【従来の技術】
通常、半導体メモリ装置は、大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。ここで、揮発性半導体メモリ装置は、さらに、ダイナミックランダムアクセスメモリとステーティックランダムアクセスメモリとに分類される。このような揮発性半導体メモリ装置は、読み出しと書き込みの速度面においては速いが、外部電源供給が切れるとメモリセルに貯蔵された内容が消えてしまうという短所を有している。一方、不揮発性半導体メモリ装置は、ＭＲＯＭ（ｍａｓｋ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）、ＰＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）、消去及びプログラム可能なＥＰＲＯＭ（ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）、電気的に消去及びプログラム可能なＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）などに分類される。
【０００３】
このような種類の不揮発性半導体メモリ装置は、外部の電源供給が中断されてもメモリセル内にその内容を永久的に保存できるので、電源供給の如何にかかわらずに保存されるべき内容を記憶させるに主に用いられる。しかし、前述したＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭの場合には、一般の使用者が電子的システムを通じて自体的に消去と書込（またはプログラム）を行う作業が自由でない。即ち、オン−ボード状態でプログラムされた内容を消去するかまたは再プログラムすることが容易でないのである。これとは異なって、ＥＥＰＲＯＭの場合には電気的に消去及び書込を行う作業がシステム自体で可能であるので、継続的な内容更新を必要とするシステムプログラム貯蔵装置及び補助記憶装置への応用が持続的に拡大されつつある。
【０００４】
即ち、最近のコンピューターまたはマイクロプロセッサにより制御される種々の電子的装置では、高密度の電気的に消去及びプログラム可能なＥＥＰＲＯＭの開発が一層要求されている。さらに、携帯用コンピューターまたはノートブックに用いる大きさのバッテリ電源コンピューターシステムにおいて、補助メモリ装置として回転磁気ディスクを有するハードディスク装置を使用するのは、相対的に広い面積を占有するため、そのようなシステムの設計者はより小さい面積を占有する高密度、高性能のＥＥＰＲＯＭの開発に大きな興味を感じてきた。
【０００５】
高密度ＥＥＰＲＯＭを達成するためには、メモリセルが占有する面積を減らすことが主に重要な課題である。このような課題を解決するため、セル当たり選択トランジスタの個数とビットラインとの接続開口の個数を減らし得るＮＡＮＤ構造からなったメモリセルを有するＥＥＰＲＯＭが開発された。このようなＮＡＮＤ構造セルは、１９８８年に発行されたＩＥＤＭ、ページ４１２〜４１５において題目“ＮＥＷ  ＤＥＶＩＣＥ  ＴＥＣＨＮＯＬＯＧＩＥＳ  ＦＯＲ  ５Ｖ−ＯＮＬＹ  ４Ｍｂ  ＥＥＰＲＯＭ  ＷＩＴＨ  ＮＡＮＤ  ＳＴＲＵＣＴＵＲＥ  ＣＥＬＬ”の下に開示されている。
【０００６】
また、ＮＡＮＤセルストリング（またはＮＡＮＤセルユニット）がＮ型半導体基板に形成されたＰ型ウェル領域上に形成される改良された装置構造と、この装置構造を用いる改良された消去及び再プログラム技術が１９９０年に発行されたＳｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ、ページ１２９〜１３０において題目“Ａ  ＮＡＮＤ  ＳＴＲＵＣＴＲＵＥＤ  ＣＥＬＬ  ＷＩＴＨ  Ａ  ＮＥＷ  ＰＲＯＧＲＡＭＩＮＧ  ＴＥＣＨＮＯＬＯＧＹ  ＦＯＲ  ＨＩＧＨＬＹ  ＲＥＬＩＡＢＬＥ  ５Ｖ−ＯＮＬＹ  ＦＬＡＳＨ  ＥＥＰＲＯＭ”の下に開示されている。
【０００７】
上記のようにＥＥＰＲＯＭ設計技術が進歩するのに従い出現したフラッシュ消去機能を有するＮＡＮＤ型フラッシュＥＥＰＲＯＭは、通常のＥＥＰＲＯＭに比べ集積度が高くて大容量補助記憶装置への応用に非常に有利である。このフラッシュＥＥＰＲＯＭは、単位メモリセルアレイ構成をどんな形態にするかに従いＮＡＮＤ型、ＮＯＲ型、またはＡＮＤ型に区別され、ＮＡＮＤ型がＮＯＲ型及びＡＮＤ型に比べ高い集積度を有する。
【０００８】
このＮＡＮＤフラッシュＥＥＰＲＯＭのメモリセルは、一般にｐ−型基板の上面にソース、ドレイン領域として機能するｎ−型の領域を一定した間隔をおき形成した後、ソースとドレイン領域との間に位置するチャンネル領域の上部に互いに絶縁層により隔離されたフローティングゲート及びコントロールゲートを順次形成することにより作られる。そして、絶縁層で覆われる導電層のフローティングゲート（ＦＧ）には、コントロールゲート（ＣＧ）に印加されるプログラム電圧によりプログラムデータとして機能する電荷が蓄積される。
【０００９】
以下、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの動作中で消去、書き込み及び読み出し動作を説明する。消去と書込動作は、上記の場合に普通Ｆ−Ｎトンネリング電流（トンネル電流）を用いることにより達成される。例えば、消去のときには、基板に相当に高い電位を印加してコントロールゲートに低い電位を印加する。この場合、コントロールゲート及びフローティングゲート間のキャパシタンスとフローティングゲート及び基板間のキャパシタンスとの比により決定された電位がフローティングゲートに印加される。このフローティングゲートに印加されたフローティングゲート電圧Ｖｆｇと基板に印加された基板電圧Ｖｓｕｂとの間の電位差がＦ−Ｎトンネリングを起こし得る電位差よりも大きければ、フローティングゲートに集まっていた電子がフローティングゲートから基板へ移動する。このような動作が起きればコントロールゲート、フローティングゲート、ソース及びドレインから構成されたメモリセルトランジスタのしきい電圧Ｖｔが低くなる。しきい電圧Ｖｔが充分に低くなってコントロールゲートとソースとに０Ｖを印加してドレインに適当に高い量の電圧を加えたときに電流が流れると、通常これを“ＥＲＡＳＥ”されたといい、論理的に“１”を書いて表示する。
【００１０】
一方、書き込みのときには、ソースとドレインとに０Ｖを印加しコントロールゲートに非常に高い電圧を印加する。このとき、チャンネル領域には、反転層が形成されながらソースとドレインとの全てが０Ｖの電位を有する。コントロールゲートとフローティングゲートとの間、そしてフローティングゲート及びチャンネル領域間のキャパシタンスの比により決定されたＶｆｇとＶｃｈａｎｎｅｌ（０Ｖ）との間に印加された電位差がＦ−Ｎトンネリングを起こし得る程度に充分に大きくなれば、電子がチャンネル領域からフローティングゲートに移動する。この場合、しきい電圧Ｖｔが増加し、予め設定された量の電圧をコントロールゲートに加えソースには０Ｖを加えドレインに適当量の電圧を加えたときに電流が流れなくなると、通常これを“ＰＲＯＧＲＡＭ”されたといい、論理的に“０”を表示する。
【００１１】
このようなＮＡＮＤフラッシュメモリでメモリセルアレイの基本単位は、第１選択トランジスタ、第２選択トランジスタ、そして前記第１、第２選択トランジスタの間でフローティングゲートをそれぞれ有し、ドレイン−ソースチャンネルが互いに直列に接続した複数個のメモリセルトランジスタから構成されたセルストリングを単位構造として有する。ここで、このセルストリングは、本分野でＮＡＮＤセルユニットとも称されることを注目されたい。
【００１２】
通常のＮＡＮＤフラッシュメモリは、セルストリングを複数に有するメモリセルアレイと、このセルストリングにデータをやり取りするためのビットラインと、このビットラインと交差してセルストリング内のメモリセルトランジスタ及び選択トランジスタのゲートを制御するためのワードラインと、このワードラインを選択するためのＸ−デコーダーと、メモリセルトランジスタの入出力データを感知し貯蔵するためビットラインに接続したページバッファと、このページバッファにデータ入出力を調節するＹデコーダー回路と、を含む。
【００１３】
メモリセルアレイの構成においてページ単位は、一つのワードラインにコントロールゲートを共通に接続した全てのメモリセルトランジスタをいう。複数個のメモリセルトランジスタを含む複数個のページは、セルブロックと称され、一つのセルブロックの単位は通常ビットライン当たり１個または複数個のセルストリングを含む。
【００１４】
このようなＮＡＮＤフラッシュメモリは、一般にリード、プログラム動作をページ単位で行い、消去動作をブロック単位で行う。実際的にメモリセルトランジスタのフローティングゲートとチャンネルとの間で電子が移動する現象は、プログラム及び消去動作でのみ起こり、リード動作においては前述した動作が終了した後にメモリセルトランジスタに貯蔵されたデータを害さずにそのまま読み取りだけをする動作が起こる。
【００１５】
このリード動作においてＮＡＮＤフラッシュメモリの非選択されたコントロールゲートには、選択されたメモリセルのコントロールゲートに印加される電圧よりも一層高い電圧が印加される。すると、選択されたメモリセルトランジスタのプログラム状態に従い対応するビットライン上には、電流が流れるかまたは流れなくなる。決められた電圧条件でプログラムされたメモリセルのしきい電圧が基準値よりも高いと、そのメモリセルはオフセルに判読されて対応するビットライン上には高いレベルの電圧が充電される。反対に、プログラムされたメモリセルのしきい電圧が基準値よりも低いと、そのメモリセルはオンセルに判読されて該当するビットラインは低いレベルに放電される。このようなビットラインの状態は、ページバッファともいわれるセンスアンプを通じて“０”または“１”に最終的に判読されるのである。
【００１６】
ところが、一つのビットラインに接続されたセルストリングの個数が多くなるわけで、ビットラインのローディングが大きく、オンセルを感知する過程においてオンセルを通じて流れる電流の量が少ない。従って、電圧発生時間（ｖｏｌｔａｇｅ  ｄｅｖｅｌｏｐｉｎｇ  ｔｉｍｅ）を比較的長くすべきであるのでセンシングタイムが長くなる。つまり、ページバッファでデータを判読する時間がそれほど長くなってリード動作が相対的に遅くなる。上記のような問題点を解決するためＮＡＮＤフラッシュメモリは、リード動作のときにページ単位の動作をする。このページ単位の動作においては、１ページにある全てのセルのデータを一度に判読して順次その結果を出す動作、即ち、シリアルアクセス動作が起こる。従って、データの容量が多いときに一ビット当たりデータ判読時間を結果的に減らすことにより、単位セルでの相対的に長いセンシングタイムを補償することができるようになる。
【００１７】
このメモリセルアレイ内で一つのページは、メインメモリアレイのページとスペアメモリアレイのページとに区分され、メインメモリアレイは一般のデータを貯蔵するに用いられ、スペアメモリアレイはエラー訂正コード或いはページ情報などを貯蔵するに用いられる。
【００１８】
通常のＮＡＮＤフラッシュメモリにおいては、メインメモリアレイ内で別途のコマンドなしに次のページのメインメモリアレイにリード動作が移されるメインシーケンシャルリード（ｍａｉｎ  ｓｅｑｕｅｎｔｉａｌ  ｒｅａｄ）動作モードと、スペアメモリアレイ内でのみリードが行われるスペアシーケンシャルリード動作モードと、メインメモリアレイ及びスペアメモリアレイの全てを連続的に読み出す全体ページシーケンシャルリード動作モードとがあり、これによりデータを効果的にリードしていた。
【００１９】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体メモリ装置では、全体ページシーケンシャルリード動作において、各シーケンシャルリードでのスタートアドレスがかならずメインメモリアレイに決められている。従って、スペアメモリアレイ内のページ情報を予め読んでからメインメモリアレイにアクセスしようとする使用者では、このシーケンシャルリード動作モードを最適に活用することができないという問題点がある。
また、従来の不揮発性半導体メモリ装置では、高速のランダムアクセスを必要とするエラー訂正コード情報及び貯蔵データに対するページ情報などのような少数のデータを予めリードしようとする場合、ＮＡＮＤ型フラッシュメモリでは最適の動作モードを支援することが難しくなる。
【００２０】
本発明はこのような課題を解決し、外部コマンド或いはオプション信号としてスペアメモリアレイの論理的アドレスをメインメモリアレイの前後で自由に指定することができる不揮発性半導体メモリ装置を提供することを目的とする。
また、本発明の他の目的は、全体ページシーケンシャルリード動作モードを最適に支援することができる不揮発性半導体メモリ装置を提供することにある。
また、本発明の更なる他の目的は、メインメモリアレイ内のデータよりもスペアメモリアレイ内の特定したデータを先にアクセスできるように支援する不揮発性半導体メモリ装置の及びこれに用いるデータリード方法を提供することにある。
さらに、本発明の更なる他の目的は、複数のメインメモリアレイの物理的アドレスがスペアメモリアレイの物理的アドレスよりも先にある場合にもスペアメモリアレイに貯蔵されたデータを優先的にリードすることができる不揮発性半導体メモリ装置及びこれに用いるデータリード方法を提供することにある。
【００２１】
【課題を解決するための手段】
本発明は上述の課題を解決するために、複数のＮＡＮＤセルストリングからなったメインメモリアレイとスペアメモリアレイとを有するメモリセルアレイを備えた不揮発性半導体メモリ装置に用いるデータリード方法であって、メインメモリアレイの物理的アドレスがスペアメモリアレイの物理的アドレスよりも先にある場合にもスペアスタート全体ページシーケンシャルリードモードに進入する外部コマンドに応じて、スペアメモリアレイの論理的アドレスをメインメモリアレイの論理的アドレスよりも先に指定することにより、スペアメモリアレイに貯蔵されたデータが優先的にリードされるようにする。
【００２２】
また、本発明は上述の課題を解決するために、複数のＮＡＮＤセルストリングからなったメインメモリアレイとスペアメモリアレイを有するメモリセルアレイ及びメモリセルアレイのコラムパスを選択するためのコラムセレクタ並びにコラムセレクタにコラムデコーディング信号を印加するコラムデコーダーを備えた不揮発性半導体メモリ装置であって、印加される外部アドレスをカウンティングしてコラムアドレスカウンティング信号をコラムデコーダーに出力してメインメモリアレイの物理的アドレスがスペアメモリアレイの物理的アドレスよりも先にある場合にもスペアスタート全体ページシーケンシャルリードモードに進入する外部コマンドの入力のときにスペアメモリアレイの論理的アドレスをメインメモリアレイの論理的アドレスよりも先に指定されるようにするアドレスカウンタと、スペアスタートリード信号及びスペアイネーブル信号を受信してファイナルポイント信号を生成するファイナルポイント移動回路と、次の番のスペアスタート全体ページシーケンシャルリードモードに進入するためファイナルポイント信号に応じて最後のコラムアドレスを検出しこれをページエンド信号として出力するファイナルコラムアドレス検出器と、スペアスタートリード信号に応じてリセットに関連されたスペア対メイン信号を生成するスペア対メインコントローラーと、ページエンド信号及びスペア対メイン信号に応じてアドレスカウンタをリセットしてカウンティング値を論理的アドレス開始番地に戻すためのリセットコントローラーとを備える。
【００２３】
ここで、スペアメモリアレイの論理的アドレスは、メインメモリアレイの前後で移動するように形成し、通常のシーケンシャルリードモードに加えてスペアスタートシーケンシャルリードモードを追加的に支援し、スペアメモリアレイに貯蔵した情報を先にリードすることが必要なメモリ応用分野においてその使用が拡張できるように設けることが好ましい。
【００２４】
【発明の実施の形態】
以下、本発明による不揮発性半導体メモリ装置及びこれに用いるデータリード方法の実施の形態について図面を用いて詳しく説明する。尚、図１以外の他の図面には、図１に示した構成要素と同一乃至類似した機能を行う構成要素に同一の参照符号を付して示す。
【００２５】
図１は、本発明による不揮発性半導体メモリ装置の一実施形態にそって区別されたメモリセルアレイの物理的アドレスマップとメイン及びスペアスタートリードモードでの論理的アドレスマップとの間の関係を示す図である。図１に示すように、本発明による不揮発性半導体メモリ装置の一実施形態は、ＮＡＮＤフラッシュメモリのコラムアドレス構造を用いた例であり、物理的なアドレスの０番地から５１１番地まではメインメモリアレイ１０に割り当てられ、物理的なアドレスの５１２番地から５２７番地まではスペアメモリアレイ２０に割り当てられる。上記のようなコラムアドレスの構造は、コマンド（ｃｏｍｍａｎｄ）に従い論理的なアドレスが変わるようになっている。
【００２６】
即ち、通常使用する００ｈ、０１ｈ、５０ｈコマンドを印加すると、論理的なアドレスは物理的アドレスと一致する。スペアスタート全体ページシーケンシャルリードをさす本実施例のコマンドを印加すると、この論理的アドレスはスペアメモリアレイ２０に０番地から１５番地までが割り当てられ、メインメモリアレイ１０には１６番地から５２７番地までが割り当てられる。従って、本実施の形態では、使用者にリードモードを最適に多様に支援するためスペアメモリアレイ２０がまずアクセスされた後、メインメモリアレイ１０がアクセスされるようにするスペアスタート全体ページシーケンシャルリードをコンベンショナルモードに追加的に提供するのである。
【００２７】
図２〜図５は、各種シーケンシャルリードの実施例を示す図である。図２は、図１に示した不揮発性半導体メモリ装置による通常のメインデータオンリーシーケンシャルリード(ｍａｉｎ  ｄａｔａ  ｏｎｌｙ  ｓｅｑｕｅｎｔｉａｌ  ｒｅｅｄ)モードの動作を示す図である。この場合にスペアメモリアレイ２０に対するアクセスは起こらず、メインメモリアレイ１０内で別途のコマンドなしで次のページのメインメモリアレイ１０へリード動作が移される。
【００２８】
図３は、図１に示した不揮発性半導体メモリ装置によるスペアデータオンリーシーケンシャルリード(ｓｐａｒｅ  ｄａｔａ  ｏｎｌｙ  ｓｅｑｕｅｎｔｉａｌ  ｒｅｅｄ)モードの動作を示す図である。この場合は、スペアメモリアレイ２０内でのみデータリードが行われる。
【００２９】
図４は、図１に示した不揮発性半導体メモリ装置によるメインスタート全体ページシーケンシャルリード(ｍａｉｎ  ｓｔａｒｔ  ｗｈｏｌｅ  ｐａｇｅ  ｓｅｑｕｅｎｔｉａｌ  ｒｅｅｄ)モードの動作を示す図であり、メインメモリアレイ１０とスペアメモリアレイ２０の全てを連続的に読み出す。ここで、論理的アドレスは、メインメモリアレイ１０に０番地から５１１番地まで割り当てられ、スペアメモリアレイ２０には５１２番地から５２７番地まで割り当てられる。この図４に示した場合に使用者は、スペアメモリアレイ２０をメインメモリアレイ１０よりも先にアクセスすることができないため、その使用に制限がある。従って、図５に示すような動作モードが必要なのである。
【００３０】
図５は、図１に示した不揮発性半導体メモリ装置によるスペアスタート全体ページシーケンシャルリード（ｓｐａｒｅ  ｓｔａｒｔ  ｗｈｏｌｅ  ｐａｇｅ  ｓｅｑｕｅｎｔｉａｌ  ｒｅｅｄ)モードの動作を示す図である。ここで、論理的アドレスは、スペアメモリアレイ２０に０番地から１５番地まで割り当てられ、メインメモリアレイ１０には１６番地から５２７番地まで割り当てられる。
【００３１】
そして、この図５に示したようなスペアスタート全体ページシーケンシャルリードモードの動作と、図４に示したようなメインスタート全体ページシーケンシャルリードモードの動作とを全て支援するため、図６に示したような機能ブロックを有する不揮発性半導体メモリ装置を備えることが必要になる。図６は、図１に示した不揮発性半導体メモリ装置がスペアスタートリードとメインスタートリードとを行うための関連回路を示すブロック図である。
【００３２】
図６に示すように、本発明による不揮発性半導体メモリ装置の一実施形態は、ＮＡＮＤセルストリングを複数に有するメモリセルアレイを構成するメインメモリアレイ１０及びスペアメモリアレイ２０と、このＮＡＮＤセルストリングに接続されたワードラインを選択するためのＸデコーダー２と、ＮＡＮＤセルストリング内のメモリセルトランジスタの入出力データを感知し貯蔵するためビットラインを通じて接続したセンスアンプ及びラッチ４、６と、このセンスアンプ及びラッチ４、６に接続されて指定されたコラムパスを選択するためのコラムセレクタ７、８と、このコラムセレクタ７、８に接続されてコラムパス選択動作が行われるようにするためコラムデコーディング信号を印加するコラムデコーダー３０と、外部から印加されるアドレスを臨時で貯蔵及びバッファーリングするためのアドレスバッファ７０と、このアドレスバッファ７０から出力されたアドレスを受信してコラムアドレスカウンティング信号をコラムデコーダー３０に出力するアドレスカウンター１００と、外部クロックに応じてクロックを生成することによりアドレスカウンタ１００でアドレスカウンティング値が一つずつ増加されるようにするためのクロック発生器９０と、次の番のシーケンシャルリードに進入するため最後のコラムアドレスを検出してページエンド信号を出力するファイナルＹアドレス検出器（ＦＹＡＤ）４０と、シーケンシャルリードの時にページエンド信号に応じてアドレスカウンタ１００をリセットしてカウンティング値を論理的アドレス０番地に戻すためのリセットコントローラー７５と、スペアスタートリード信号及びスペアオンリーリード信号をゲーティングしてその応答をアドレスカウンタ１００に印加するためのゲーティング部６０と、スペアスタートリード信号及びスペアイネーブル信号を受信してファイナルポイント信号を生成しこれをファイナルＹアドレス検出器４０に印加するファイナルポイント移動回路５０と、スペアスタートリード信号に応じてリセットに関連したスペア対メイン信号をリセットコントローラー７５に印加するためのスペア対メインコントローラー８０と、から構成される。
【００３３】
一方、図７は、図４に示したようなメインスタート全体ページシーケンシャルリードモードの動作だけを支援するコンベンショナル技術を示すブロック図である。図７の構成は、図６に示した構成においてファイナルポイント移動回路５０、ゲーティング部６０、及びスペア対メインコントローラー８０の構成が除外されている。
【００３４】
図８は、図６に示した中のアドレスカウンタ１００の細部を示す回路図である。スペアスタート全体ページシーケンシャルリードモードの動作を行うためにアドレスカウンタ１００は、スペアメモリアレイへの進入を知らせるＡｓ、Ａ０からＡ８までを合算して総１０ビットのカウンティング出力端を有する。それぞれ１ビットの出力端を有して互いに接続された単位ビットカウンタ１０５、１１５、１２５はＴ−フリップフロップでそれぞれ構成され、一つのＴ−フリップフロップは入力端子としてデータＤＡＴＡ、クロックＣＬＫ、セットＳＥＴ、及びリセットＲＥＳＥＴ端を有し、出力端子として正出力端子Ｑと反転出力端子ｎＱとを備えている。
【００３５】
単位ビットカウンタ１０５は、クロック端にクロックＣＬＫを受信し、セット端にコラムアドレス（Ｙアドレス）０とロードイネーブル信号とをＡＮＤゲーティングするＡＮＤゲート１０３の出力をセットＳＥＴ信号として受信する。また、リセット端に印加されるリセットＲＥＳＥＴ信号は、インバーター１０１、ＡＮＤゲート１０２、ＯＲゲート１０４により生成される。このインバーター１０１はコラムアドレス（Ｙアドレス）０を反転し、ＡＮＤゲート１０２はインバーター１０１の出力とロードイネーブル信号とをＡＮＤゲーティングし、更にＯＲゲート１０４はＡＮＤゲート１０２の出力とメインリセット信号とをＯＲゲーティングする。
【００３６】
同様に単位ビットカウンタ１１５は、クロック端に前述した単位ビットカウンタ１０５の端に接続したＴ−フリップフロップの反転出力端子ｎＱの出力を受信し、セット端にコラムアドレス（Ｙアドレス）８とロードイネーブル信号とをＡＮＤゲーティングするＡＮＤゲート１０３の出力をセットＳＥＴ信号として受信する。また、リセット端に印加されるリセットＲＥＳＥＴ信号は、インバーター１１１、ＡＮＤゲート１１２、ＯＲゲート１１４により生成される。単位ビットカウンタ１２５は、クロック端にＴ−フリップフロップ（単位ビットカウンタ）１１５の反転出力端子ｎＱの出力を受信し、セット端にＡＮＤゲート１２３の出力をセットＳＥＴ信号として受信する。また、リセット端に印加されるリセットＲＥＳＥＴ信号は、インバーター１２１、ＡＮＤゲート１２２、ＯＲゲート１２４により生成される。
【００３７】
インバーター１２１は、図６に示したゲーティング部６０の出力ＡｓＲｅｓｅｔを反転し、ＡＮＤゲート１２２はインバーター１２１の出力とロードイネーブル信号とをＡＮＤゲーティングし、ＯＲゲート１２４はＡＮＤゲート１２２の出力とスペアリセット信号とをＯＲゲーティングする。
【００３８】
図８に示したアドレスカウンタ１００の単位カウンタは、ロードイネーブル信号が入力されてアドレスバッファ７０（図６参照）で入力されたアドレスが０または１であれば、それぞれセットＳＥＴ端子及びリセットＲＥＳＥＴ端子が活性化される。従って、正出力端子Ｑの論理は、１又は０になる。図８に示したアドレスカウンタ１００の正出力端子Ｑと反転出力端子ｎＱとは、クロックＣＬＫの立ち上がりエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）でそれぞれ現在の状態と反転された論理とを有し、結果的にアドレスカウンティングを行うことになる。
【００３９】
図９は、図６に示したスペア対メインコントローラー８０の細部を示す回路図で、カウンティング出力ＡｓとＡ３をアンドゲーティングするＡＮＤゲート８１、ＣＬＫを反転するインバーター８２、クロック端にＡＮＤゲート８１の出力を受信しリセット端にインバーター８２の出力を受信してラッチするＤ−フリップフロップ８３、及びこのＤ−フリップフロップ８３の出力とスペアスタートリード信号をＡＮＤゲーティングするＡＮＤゲート８４で構成される。
【００４０】
図１０は、図６に示したリセットコントローラー７５の細部を示す回路図であり、スペアオンリーリード信号を反転するインバーター７５−１と、このインバーター７５−１の出力とネクスト（ｎｅｘｔ）ページリード信号（ページエンド信号の遅延信号）とをＡＮＤゲーティングするＡＮＤゲート７５−２と、パワーアップ信号及びＡＮＤゲート７５−２の出力並びにスペア対メイン信号を受信してＯＲゲーティングするＯＲゲート７５−３と、スペア対メイン信号及びパワーアップ信号並びにネクストページリード信号（ページエンド信号の遅延信号）を受信してＯＲゲーティングするＯＲゲート７５−４と、から構成される。そして、ＯＲゲート７５−３の出力はスペアリセット信号となり、ＯＲゲート７５−４の出力はメインリセット信号となる。
【００４１】
一方、図１１は、図７に示したリセットコントローラーの細部を示す回路図であり、（図１０と同様に）インバーター７６−１、ＡＮＤゲート７６−２、及びＯＲゲート７６−３、７６−４から構成されている。しかし、この図１１に示した構成ではスペア対メイン信号が印加されないことを注目したい。
【００４２】
図１２は、図９に示したスペア対メインコントローラー８０の動作タイミング図であり、スペアメモリアレイとメインメモリアレイを区別するスペア対メイン信号の生成タイミングを示している。
図１３は、図６に示したファイナルポイント移動回路５０の細部を示す回路図であり、スペアスタートリード信号を反転するインバーター５１と、このインバーター５１の出力及びスペアイネーブル信号をＡＮＤゲーティングするＡＮＤゲート５２と、から構成される。このＡＮＤゲート５２の出力は、ファイナルポイント信号ｆｉｎａｌ＿５２７となる。
【００４３】
図１４は、図６に示したファイナルＹアドレス検出器（ＦＹＡＤ）４０の細部を示す回路図であり、スペアメモリアレイファイナルアドレス信号とファイナルポイント信号とをＮＡＮＤゲーティングするためのＮＡＮＤゲート４１、ファイナルポイント信号を反転するためのインバーター４２、このインバーター４２の出力とメインフィールドファイナルアドレス信号とをＮＡＮＤゲーティングするＮＡＮＤゲート４３、及びＮＡＮＤゲート４１、４３の各出力を受信してＮＯＲ応答を生成するためのＮＯＲゲート４４から構成される。そして、このＮＯＲゲート４４の出力はページエンド信号になる。
【００４４】
以下、このような本発明による不揮発性半導体メモリ装置及びこれに用いるデータリード方法の一実施形態により実行するスペアスタート全体ページシーケンシャルリードモードの動作を詳細に説明する。
【００４５】
まず、Ｘデコーダー２のローデコーディング動作により図６に示したメインメモリアレイ１０とスペアメモリアレイ２０とにある１ページのメモリセルトランジスタがローアドレスに応じて選択される。従って、１ページにある全てのメモリセルのデータは、ページバッファともいわれるセンスアンプ及びラッチ４、６に一度に貯蔵される。その後、スペアスタート全体ページシーケンシャルリードモードの動作を行うためにコラムセレクタ７は、スペアメモリアレイ２０に接続したセンスアンプ及びラッチ６をメインメモリアレイ１０に接続したセンスアンプ及びラッチ４よりもさきにラッチイネーブルさせてスペアメモリアレイ２０の貯蔵データが出力されるようにしなければならない。ここで、本実施形態の場合、コラムセレクタ７及びコラムデコーダー３０の内部的構成が通常の構成と差異がなく同一であり、コラムアドレスカウンタ１００のカウンティング動作だけが異なっている。
【００４６】
リードモードにおいて図６に示したゲーティング部６０は、活性化されたスペアスタートリード信号を受信して図８に示したコラムアドレスカウンタ１００のＴ−フリップフロップ（単位ビットカウンタ）１２５に接続したＡＮＤゲート１２３の一側入力にスペアリセット（ＡｓＲｅｓｅｔ）信号として提供する。このスペアリセット信号は、ＡＮＤゲート１２３によりロードイネーブル信号と共にＡＮＤゲーティングされ、その結果は単位ビットカウンタ１２５のセット端ＳＥＴに印加されて単位ビットカウンタ１２５をセットさせる。
【００４７】
図８に示したアドレスカウンタ１００内で単位カウンタとして機能する単位ビットカウンタ（Ｔ−フリップフロップ）１０５、１１５、１２５のセットＳＥＴ端子及びリセットＲＥＳＥＴ端子は、それぞれロードイネーブル信号が印加されるとき、アドレスバッファ７０（図６参照）から印加されたアドレスが０または１であればそれぞれ活性化されて、正出力端Ｑの論理値は１または０として現れる。また、クロックＣＬＫが単位ビットカウンタ１０５に印加されると、クロックの立ち上がりエッジで正出力端Ｑと反転出力端ｎＱとにそれぞれ現在状態と反転された位相を有し、結果的に（反転した状態で）カウンティングがなされるように構成される。
【００４８】
このような動作をするアドレスカウンタ１００によりスペアメモリアレイ２０には論理的アドレス０番地から１５番地までが割り当てられ、メインメモリアレイ１０には１６番地から５２７番地までが割り当てられる。即ち、図８に示したアドレスカウンタ１００は、図１に示した物理的アドレスを基準にし５１２、５１３、．．．、５２６、５２７、０、１、．．．、５１０、５１１の順にカウンティングする予定（方法）でカウンティングをする。
【００４９】
この際、アドレスカウンタ１００のカウンティング動作が５２７番地から０番地へ超える（移る）ことができるように、５２７番地が選択された後、次に入るクロックにおいてアドレスカウンタ１００はリセット（０番地に）される。以下、アドレスカウンタ１００をリセットするリセットコントローラー７５の動作を詳細に説明する。
【００５０】
図１０に示したように構成されたリセットコントローラー７５は、スペア対メイン信号を図９に示した構成によるスペア対メインコントローラー８０から受信し、スペアリセット信号とメインリセット信号とを生成して図８に示した単位ビットカウンタ（Ｔ−フリップフロップ）１０５、１１５、１２５のリセットＲＥＳＥＴ端子に接続されたＯＲゲート１０４、１１４、１２４の一側入力に印加する。よって、アドレスカウンタ１００は、物理的アドレスを基準にして５２７番地までをカウンティングした後リセットされ、０番地から５１１番地までを新しくカウンティングし始める。
【００５１】
また、図９に示したように構成されたスペア対メインコントローラー８０がスペア対メイン信号を生成する動作は以下の通りである。図９に示したように、Ｄ−フリップフロップ８３のリセットＲＥＳＥＴ端子にはクロックＣＬＫの反転した信号が入力されため、出力端ＱにはクロックＣＬＫの下がりエッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）で常に０値が現れる。この出力端Ｑの論理値が１になる場合は、スペアメモリアレイ２０へのアドレス進入の後、即ち、Ａｓ＝１で、Ａ３が１の場合である。
【００５２】
即ち、物理的アドレスが５２７の場合だけである。Ｄ−フリップフロップ８３は、続いて発生するクロックの下がりエッジでリセットされるので出力端Ｑの出力はクロックに同期される。このフリップフロップ８３の出力は、ＡＮＤゲート８４によりスペアスタートリード信号と共にＡＮＤゲーティングされる。従って、スペアスタートリード信号が活性化されたときにのみスペア対メイン信号が生成され、その他の場合には常に０の値に固定されることになる。図１２には、図９に示したスペア対メインコントローラー８０より発生するスペア対メイン信号の生成タイミングを具体的に示している。
【００５３】
つまり、このような動作をするリセットコントローラー７５によりアドレスカウンタ１００は、本実施例によるリードモードの場合に物理的アドレスを基準にして５１２、５１３、．．．、５２６、５２７、０、１、．．．、５１０、５１１の順にカウンティングを行う。
【００５４】
その後、次のページに対するスペアスタート全体ページシーケンシャルリードモードの動作が行われなければならない。このとき、現在リードアウトされるデータが最後のコラムアドレスに対応した（達した）データであることを感知する必要がある。この機能を行うブロックがファイナルＹアドレス検出器（ＦＹＡＤ）４０である。即ち、ＦＹＡＤ４０は、物理的アドレス５１１番地で活性化されてページエンド信号を出力する。このページエンド信号は、所定タイムだけ遅延された後にリセットコントローラー７５に印加される。
【００５５】
通常のメインメモリアレイオンリーシーケンシャルリードモードの動作においてＦＹＡＤ４０は、メインメモリアレイの最後のコラムアドレスで活性化される。また、スペアメモリアレイオンリーシーケンシャルリードモードの動作とメインスタート全体ページシーケンシャルリードモードとの動作でＦＹＡＤ４０は、スペアメモリアレイの最後のコラムアドレスで活性化される。さらに、本実施の形態により実行するスペアスタート全体ページシーケンシャルリードモードの動作においても、メインメモリアレイの最後のコラムアドレスでＦＹＡＤ４０は活性化される。しかし、この場合には、活性化される最後のコラムアドレスが異なってくる。
【００５６】
即ち、通常のシーケンシャルリードにおいて最後のコラムアドレスが５２７になる場合には、スペアメモリアレイイネーブル信号が活性化されているときだけである。ところが、スペアスタート全体ページシーケンシャルリードモードの動作においては、イネーブル信号が活性化されていながら最後のコラムアドレスはメインメモリアレイの最後のコラムアドレス、即ち、５１１番地である。従って、ＦＹＡＤ４０を５２７番地で活性化させていた信号を５１１番地で活性化するようにすべきである。
【００５７】
これは図１３に示したように構成されたファイナルポイント移動回路５０により達成される。図１３に示したファイナルポイントの出力信号ｆｉａｎｌ＿５２７が実質的に５１２番地で活性化されると、これは図１４に示した構成からなるＦＹＡＤ４０のインバーター４２及びＮＡＮＤゲート４１の一側入力に印加される。これにより、ＦＹＡＤ４０は、最後のコラムアドレス５１１番地でＮＯＲゲート４４を介してページエンド信号を出力する。従って、リセットコントローラー７５は、アドレスカウンタ１００をリセットするとともに、このアドレスカウンタ１００が次のページに対しても物理的アドレスを基準にして５１２、５１３、．．．、５２６、５２７、０、１、．．．、５１０、５１１の順にカウンティングを行う。
【００５８】
このように本発明による不揮発性半導体メモリ装置及びこれに用いるデータリード方法の一実施形態は、物理的アドレスを選択するコラムセレクタ７及びコラムデコーダー３０の構成を変化させず、図７に示した構成に比べ（加えて）追加構成された図６に示した機能ブロックを用いることで、外部コマンドに従いスペアスタート全体ページシーケンシャルリードモードの動作を良好に行うことが可能になる。
【００５９】
以上、本発明による不揮発性半導体メモリ装置及びこれに用いるデータリード方法の実施形態を図面にそって詳細に説明したが、本発明の技術的思想の範囲内で本発明を変形または変更できるのは本発明が属する分野の当業者には明白なものであり、このような変形及び変更もやはり本発明の特許請求の範囲に属すると言える。
例えば、本発明による不揮発性半導体メモリ装置を思案（用途）の異なった種々の電子機器に用いる場合、アドレスカウンタ（１００）の内部構造及びそれに従うカウンティングを変更できるのは勿論可能である。
【００６０】
【発明の効果】
このように本発明による不揮発性半導体メモリ装置及びこれに用いるデータリード方法によれば、外部コマンドに従いスペアメモリアレイの論理的アドレスをメインメモリアレイの前後に移動できるため、通常のシーケンシャルリードモードに加えてスペアスタートシーケンシャルリードモードを追加的に支援する効果を備えることができる。従って、スペアメモリアレイに貯蔵された情報を先にリードすることが必要なメモリ応用分野においてその使用が拡張されるという効果がある。
【図面の簡単な説明】
【図１】本発明による不揮発性半導体メモリ装置の一実施形態にそって区別されたメモリセルアレイの物理的アドレスマップとメイン及びスペアスタートリードモードでの論理的アドレスマップとの間の関係を示す図。
【図２】図１に示した不揮発性半導体メモリ装置による通常のメインデータオンリーシーケンシャルリードモードの動作を示す図。
【図３】図１に示した不揮発性半導体メモリ装置によるスペアデータオンリーシーケンシャルリードモードの動作を示す図。
【図４】図１に示した不揮発性半導体メモリ装置によるメインスタート全体ページシーケンシャルリードモードの動作を示す図。
【図５】図１に示した不揮発性半導体メモリ装置によるスペアスタート全体ページシーケンシャルリードモードの動作を示す図。
【図６】図１に示した不揮発性半導体メモリ装置がスペアスタートリードとメインスタートリードとを行うための関連回路を示すブロック図。
【図７】図４に示したメインスタート全体ページシーケンシャルリードモードの動作だけを支援するコンベンショナル技術を示すブロック図。
【図８】図６に示したアドレスカウンタの細部を示す回路図。
【図９】図６に示したスペア対メインコントローラーの細部を示す回路図。
【図１０】図６に示したリセットコントローラーの細部を示す回路図。
【図１１】図７に示したリセットコントローラーの細部を示す回路図。
【図１２】図９に示したスペア対メインコントローラーの動作タイミングを示す図。
【図１３】図６に示したファイナルポイント移動回路の細部を示す回路図。
【図１４】図６に示したファイナルＹアドレス検出器の細部を示す回路図。
【符号の説明】
２    Ｘデコーダー
４、６    センスアップ及びラッチ
７、８    コラムセレクタ
３０    コラムデコーダー
４０    ファイナルＹアドレス検出器
５０    ファイナルポイント移動回路
６０    ゲーティング部
７０    アドレスバッファ
７５    リセットコントローラー
８０    スペア対メインコントローラー
９０    クロック発生器
【図１】
0004101535.tif 000002
【図２】
0004101535.tif 000003
【図３】
0004101535.tif 000004
【図４】
0004101535.tif 000005
【図５】
0004101535.tif 000006
【図６】
0004101535.tif 000007
【図７】
0004101535.tif 000008
【図８】
0004101535.tif 000009
【図９】
0004101535.tif 000010
【図１０】
0004101535.tif 000011
【図１１】
0004101535.tif 000012
【図１２】
0004101535.tif 000013
【図１３】
0004101535.tif 000014
【図１４】
0004101535.tif 000015