(57)【特許請求の範囲】
【請求項１】
ＳＯＩ構造のＭＯＳ電界効果トランジスタであって、
ソース領域とドレイン領域とによって挟まれ、第１の端部と第２の端部とを有するボディ領域と、
ゲート絶縁膜を介して前記ボディ領域上に形成され、前記第１の端部から前記第２の端部へ延びるゲート電極と、
前記ゲート電極を覆うように形成された酸化膜と、
前記ゲート電極へ入力されるゲート信号を伝達するゲート信号配線と、
前記ゲート電極と前記ボディ領域とを電気的に接続する第１ポリシリコン膜と、
前記第１ポリシリコン膜上に形成されたアルミ充填膜と、を備え、
前記ゲート信号配線の一部は、前記酸化膜の前記第１の端部側に形成された第１のスルーホール内に形成されて前記ゲート電極と接しており、
前記アルミ充填膜及び前記第１ポリシリコン膜は、前記酸化膜の前記第２の端部側に形成された第２のスルーホール内に形成され、
前記ゲート電極及び前記ボディ領域は、前記第１ポリシリコン膜とそれぞれ接しており、かつ、該第１ポリシリコン膜を介して前記アルミ充填膜とそれぞれ電気的に接続している、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。
【請求項２】
請求項１において、
前記ゲート信号配線と前記ゲート電極との接続部と前記第１ポリシリコン膜と前記ボディ領域との接続部との間の抵抗値は、前記電界効果トランジスタのＯＮ抵抗値より大きい、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。
【請求項３】
請求項２において、
前記ゲート信号配線と前記ゲート電極との接続部と前記第１ポリシリコン膜と前記ボディ領域との接続部との間の抵抗値は、前記電界効果トランジスタのＯＮ抵抗値より１０倍以上大きい、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１ポリシリコン膜は、ｉ型、ｐ型又はｎ型である、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第１ポリシリコン膜の導電型は、前記ボディ領域の導電型と逆の導電型である、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。
【請求項６】
請求項１〜５のいずれかにおいて、
前記ゲート電極は、第１の導電型の第２ポリシリコン膜を含む膜で構成され、
前記第１ポリシリコン膜は、第２の導電型である、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。
【請求項７】
ＳＯＩ構造のＭＯＳ電界効果トランジスタであって、
ソース領域とドレイン領域とによって挟まれ、第１の端部と第２の端部とを有するボディ領域と、
ゲート絶縁膜を介して前記ボディ領域上に形成され、前記第１の端部から前記第２の端部へ延び、かつ、前記第１の端部側では他の配線と電気的に接続されていないゲート電極と、
前記ゲート電極を覆うように形成された酸化膜と、
前記ゲート電極と前記ボディ領域とを電気的に接続するポリシリコン膜と、
前記ゲート電極へ入力されるゲート信号を伝達するゲート信号配線と、
を備え、
前記ゲート信号配線の一部及び前記ポリシリコン膜は、前記酸化膜の前記第１の端部側に形成されたスルーホール内に形成されており、
前記ゲート電極及び前記ボディ領域は、前記ポリシリコン膜とそれぞれ接しており、かつ、前記ポリシリコン膜を介して前記ゲート信号配線とそれぞれ電気的に接続している、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。
【請求項８】
請求項１〜７のいずれかにおいて、
前記電界効果トランジスタは、部分空乏型である、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。
【請求項９】
請求項１〜７のいずれかにおいて、
前記電界効果トランジスタは、完全空乏型である、ＳＯＩ構造のＭＯＳ電界効果トランジスタ。
【請求項１０】
ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法であって、
（ａ）ＳＯＩ基板の埋め込み酸化膜上の第１の端部と第２の端部とを有するボディ領域となる領域を含むシリコン層にイオン注入する工程と、
（ｂ）前記ボディ領域上に、前記第１の端部から前記第２の端部へ延びているゲート電極を、ゲート絶縁膜を介して形成する工程と、
（ｃ）前記ゲート電極をマスクとして、前記シリコン層にイオンを注入し、前記ボディ領域を挟むように、ソース領域及びドレイン領域を形成する工程と、
（ｄ）前記ゲート電極を覆うように酸化膜を形成する工程と、
（ｅ）前記酸化膜の前記第１の端部側に第１のスルーホールを形成するとともに、前記酸化膜の前記第２の端部側に第２のスルーホールを形成する工程と、
（ｆ）前記ゲート電極及び前記ボディ領域の両方に接するポリシリコン膜を、前記第２のスルーホール内に形成する工程と、
（ｇ）前記ゲート電極へ入力されるゲート信号を伝達するゲート信号配線を前記絶縁膜上及び前記第１のスルーホール内に形成し、前記ゲート電極と前記ゲート信号配線を電気的に接続するとともに、前記ゲート電極及び前記ボディ領域のそれぞれと前記ポリシリコン膜を介して電気的に接続されるアルミ充填膜を、前記ポリシリコン膜上かつ前記第２のスルーホール内に形成する工程と、を備える、
ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法。
【請求項１１】
ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法であって、
（ａ）ＳＯＩ基板の埋め込み酸化膜上の第１の端部と第２の端部とを有するボディ領域となる領域を含むシリコン層にイオン注入する工程と、
（ｂ）前記ボディ領域上に、前記第１の端部から前記第２の端部へ延び、前記第１の端部側では他の配線と電気的に接続されていないゲート電極を、ゲート絶縁膜を介して形成する工程と、
（ｃ）前記ゲート電極をマスクとして、前記シリコン層にイオンを注入し、前記ボディ領域を挟むように、ソース領域及びドレイン領域を形成する工程と、
（ｄ）前記ゲート電極を覆うように酸化膜を形成する工程と、
（ｅ）前記酸化膜の前記第２の端部側にスルーホールを形成する工程と、
（ｆ）前記ゲート電極及び前記ボディ領域の両方に接するポリシリコン膜を、前記スルーホール内に形成する工程と、
（ｇ）前記ゲート電極及び前記ボディ領域のそれぞれと前記ポリシリコン膜を介して電気的に接続され、前記ゲート電極へ入力されるゲート信号を伝達するゲート信号配線を形成する工程であって、該ゲート信号配線の一部を前記ポリシリコン膜上かつ前記スルーホール内に形成する工程と、を備える、ＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造のＭＯＳ電界効果トランジスタ及びその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
ＳＯＩ構造のＭＯＳ電界効果トランジスタは、通常のＭＯＳ電界効果トランジスタに比べ、低消費電力で、かつ高速で駆動させることができる。
【０００３】
図２６は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。シリコン基板１０００上には、シリコン酸化膜からなる埋め込み酸化膜１１００が形成されている。埋め込み酸化膜１１００上には、ソース領域１２００とドレイン領域１３００とが互いに間を設けて形成されている。埋め込み酸化膜１１００上であって、かつソース領域１２００とドレイン領域１３００との間には、ボディ領域１４００が形成されている。ボディ領域１４００上には、ゲート絶縁膜を介してゲート電極１５００が形成されている。
【０００４】
図２６に示すＭＯＳ電界効果トランジスタのボディ領域１４００は、フローティングの状態にある。このため、インパクトイオン化現象により発生したキャリアは、ボディ領域１４００に蓄積されることになる。キャリアが蓄積されると、ボディ領域１４００の電位が変化する。これが基板浮遊効果とよばれる現象である。これにより、キンク現象や寄生バイポーラ効果（Ｐａｒａｓｉｔｉｃ  Ｂ−ｉｐｏｌａｒ  Ｅｆｆｅｃｔ）等の様々な不都合が、ＭＯＳ電界効果トランジスタに生じる。
【０００５】
基板浮遊効果を抑制することができるＳＯＩ構造のＭＯＳ電界効果トランジスタがある。図２７は、このＭＯＳ電界効果トランジタの模式図である。このＭＯＳ電界効果トランジタは、ＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ）と呼ばれる。図２６に示すＭＯＳ電界効果トランジスタとの違いは、ボディ領域１４００とゲート電極１５００とが電気的に接続されている点である。この接続により、ボディ領域１４００内に蓄積された過剰なキャリアをボディ領域１４００外に引き抜くことができる。これにより、ボディ領域の電位が安定し、基板浮遊効果の発生を防ぐことができる。
【０００６】
ところが、ＤＴＭＯＳにはゲート電圧が１Ｖ程度以下という低いゲート電圧条件下でしか、実用的な使用ができないという問題がる。すなわち、ＤＴＭＯＳにおいて、ゲート電極に印加された電圧と同じ値の電圧がボディ領域に印加される。ボディ領域に電圧が印加されることにより、ボディ領域とソース領域とで構成されるｐｎ接合に順バイアス電圧が印加される。ｐｎ接合の順方向耐圧は通常０.７Ｖ程度であるから、ゲート電圧がこれより大きくなると、ボディ領域とソース領域との間に大きな電流が流れる。この電流により、ＳＯＩ構造の目的である低消費電力化が達成できなくなる。また、この電流により、ＳＯＩ構造を含む回路が誤動作することがある。さらに、たとえゲート電圧が０.７Ｖ以下でこのＤＴＭＯＳを使用したとしても、ボディ領域とソース領域との間に少量の順方向電流が流れるので、低消費電力化を達成するには不利である。
【０００７】
本発明の目的は、ゲート電圧が比較的高い条件下で使用される場合であっても、低消費電力にすることが可能なＳＯＩ構造のＭＯＳ電界効果トランジスタ及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
（１）本発明は、ＳＯＩ基板上に形成されたＭＯＳ電界効果トランジスタであって、ソース領域、ドレイン領域、ボディ領域、ゲート電極、ゲート絶縁膜、第１のコンタクト部、第２のコンタクト部及び抵抗部を備え、ボディ領域は、ソース領域とドレイン領域とによって挟まれており、かつ第１の端部と第２の端部とを有し、ゲート電極は、ゲート絶縁膜を介してボディ領域上に形成されており、かつ第１の端部から第２の端部へ向かう方向に延びており、第１のコンタクト部において、ゲート電極とゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続され、第２のコンタクト部において、ゲート電極とボディ領域とが電気的に接続され、第１のコンタクト部と第２のコンタクト部とは、抵抗部を介して電気的に接続されている。
【０００９】
ＤＴＭＯＳにおいて、ボディ領域とゲート電極とは、電気的に接続されている。また、ボディ領域とソース領域とは、ｐｎ接合となっている。このため、例えば、ｎＭＯＳで説明すると、ゲート電極に正電圧が印加されたとき、上記ｐｎ接合に順方向の電圧が印加されることになる。そして、上記ｐｎ接合の順方向耐圧以上の電圧が、ゲート電極とソース領域との間に印加されると、ボディ領域を介して、ゲート電極とソース領域との間に電流が流れることになる。ゲート電圧を上げていくと、この電流も大きくなる。よって、ゲート電圧が比較的高い条件下で使用される場合、ＤＴＭＯＳの消費電力が大きくなる。
【００１０】
本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部と第２のコンタクト部とは、抵抗部を介して電気的に接続されている。このため、上記ｐｎ接合に流れる順方向電流は抵抗部によって制限され、ボディ領域とソース領域との間の電流を低く抑えることができる。この結果、ゲート電圧が比較的高い条件下で本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、ＭＯＳ電界効果トランジスタの消費電力を低くすることができる。
【００１１】
本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、電界効果トランジスタが部分空乏型、完全空乏型のいずれでも消費電力を低くする効果がある。理由は、発明の実施の形態の［実験例］で説明する。
【００１２】
（２）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部と第２のコンタクト部との間の抵抗値としては、例えば、次の値がある。第１のコンタクト部と第２のコンタクト部との間の抵抗値は、電界効果トランジスタのＯＮ抵抗値より大きい。
【００１３】
第１のコンタクト部と第２のコンタクト部との間の抵抗値は、電界効果トランジスタのＯＮ抵抗値より１０倍以上大きいのが好ましい。電界効果トランジスタに流れる電流は、ドレイン領域とソース領域との間の電流（Ｉｄｓ）の値に、ゲート電極とソース領域との間の電流（Ｉｇｓ）の値を加えた値となる。第１のコンタクト部と第２のコンタクト部との間の抵抗値が、電界効果トランジスタのＯＮ抵抗値より１０倍以上大きいと、次のことがいえる。すなわち、ドレイン領域とソース領域との間の電流の値に対して、ゲート電極とソース領域との間の電流の値が、約十分の一以下になるのである。ところで、半導体装置の電気的特性には、１０％程度のばらつきが不可避的に生じる。よって、ゲート電極とソース領域との間の電流の値が、ドレイン領域とソース領域との間の電流の値に加算されても、この合計値は、ドレイン−ソース電流（Ｉｄｓ）の値の誤差の範囲内となるのである。
【００１４】
（３）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、抵抗部は、ボディ領域とオーミック接触可能な第１の膜を含み、第１の膜は、第２のコンタクト部に形成され、第１の膜は、ゲート電極及びボディ領域と接触している、のが好ましい。
【００１５】
第１の膜は、シリコン膜又はシリコン化合物膜を含む、のが好ましい。シリコン膜とはポリシリコン膜、単結晶シリコン膜又は非晶質シリコン膜をいう。シリコン化合物膜として、例えば  シリコンゲルマニウム膜がある。特に、第１の膜としては、ポリシリコン膜を含むのが好ましい。ポリシリコン膜は、抵抗値の制御が比較的容易だからである。すなわち、ポリシリコン膜中に含まれる不純物濃度を変えることにより、抵抗値の制御をすることができる。なお、ポリシリコン膜の厚みを変えることによっても、抵抗値の制御をすることができる。
【００１６】
第１の膜の厚みとしては、例えば、５〜２０ｎｍである。第１の膜の抵抗値としては、例えば、シート抵抗値が１０4〜１０7Ω／□である。
【００１７】
第１の膜の導電型としては、ｉ型、ｐ型又はｎ型がある。これらの型は、ボディ領域がｎ型、ｐ型いずれの場合でも適用できる。とくに、次の組み合わせが好ましい。第１の膜の導電型がｐ型の場合、ボディ領域がｎ型であれば、第１の膜とボディ領域とでｐｎ接合のダイオードが構成されることになる。このダイオードには、逆方向に電圧が印加される。このため、第１の膜自身の抵抗値に、逆方向に電圧が印加された場合におけるダイオードの抵抗値を加えた値が、抵抗部の抵抗値となる。また、第１の膜の導電型がｎ型で、ボディ領域がｐ型の組み合わせでも同じことがいえる。
【００１８】
第１の膜の導電型は、ボディ領域の導電型と逆の導電型であるのが好ましい。これにより、第１の膜とボディ領域とを含むダイオードが形成されるからである。このダイオードは上記ポリシリコン膜の説明箇所で説明したダイオードと同じ働きをする。
【００１９】
ゲート電極は第１の導電型のポリシリコン膜を含む膜で構成され、第１の膜は第２の導電型であるのが好ましい。これにより、ゲート電極と第１の膜とを含むダイオードが形成されるからである。このダイオードは上記ポリシリコン膜の説明箇所で説明したダイオードと同じ働きをする。
【００２０】
第１の膜は第１及び第２の層を含む積層構造であるのが好ましい。この場合、第１の層の導電型と第２の層の導電型とは異なるのが好ましい。これにより、第１の層と第２の層とを含むダイオードが形成されるからである。このダイオードは上記ポリシリコン膜の説明箇所で説明したダイオードと同じ働きをする。
【００２１】
本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、抵抗部は、ボディ領域及びゲート電極の少なくともいずれか一方とオーミック接触しない第２の膜を含み、第２の膜は、第２のコンタクト部に形成され、かつボディ領域及びゲート電極と接触している、のが好ましい。第２の膜は、ボディ領域及びゲート電極の少なくともいずれか一方とオーミック接触しない。このため、第２の膜とボディ領域との接触抵抗及び／又は第２の膜とゲート電極との接触抵抗は、比較的大きくなる。よって、第２の膜自身の抵抗値に、この接触抵抗の値を加えた値が抵抗部の抵抗値となる。
【００２２】
第２の膜としては、例えば、金属膜、金属シリサイド膜又はＩＴＯ膜がある。金属膜の材質としては、例えば、Ａｌ、Ｃｕ、Ｃｒ、Ｍｏ、Ｎｉ、Ｐｔ、Ｗ、Ｔｉがある。金属シリサイド膜とは、シリコンと上記金属とにより形成された膜である。第２の膜は積層構造であるのが好ましい。このようなＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００２３】
（ａ）ＳＯＩ基板上に、第１の端部と第２の端部とを有するボディ領域を形成する工程と、
（ｂ）ボディ領域上に、第１の端部から第２の端部へ向かう方向に延びているゲート電極を形成する工程と、
（ｃ）ゲート電極をマスクとして、ＳＯＩ基板にイオンを注入し、ボディ領域を挟むように、ソース領域及びドレイン領域を形成する工程と、
（ｄ）第２の端部側に、ゲート電極とボディ領域とを電気的に接続する抵抗部を形成する工程。
【００２４】
（４）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部は第１の端部側に形成され、第２のコンタクト部は第２の端部側に形成されているのが好ましい。したがって、この構造によれば、第１のコンタクト部及び第２のコンタクト部が第２の端部側に形成された構造に比べ、第１のコンタクト部と第２のコンタクト部とを電気的に接続する配線の長さは大きくなる。このため、配線自身を抵抗とすることができる。配線には、ゲート電極が含まれる。配線を抵抗部として機能させるために、ゲート電極のシート抵抗値は、例えば、１０2〜１０5Ω／□である。ゲート電極がポリシリコン膜を含む場合は、ポリシリコン膜中の不純物濃度により、ゲート電極のシート抵抗値を制御できる。
【００２５】
このようなＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００２６】
工程（ｄ）の後に、
（ｅ）ゲート電極と電気的に接続される配線を形成する工程を備え、
配線とゲート電極とは、第１の端部側で電気的に接続されている。
【００２７】
このようなＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程によっても製造することができる。
【００２８】
（ｇ）ＳＯＩ基板上に、第１の端部と第２の端部とを有するボディ領域を形成する工程と、
（ｈ）ボディ領域上に、第１の端部から第２の端部へ向かう方向に延びているゲート電極を形成する工程と、
（ｉ）ゲート電極をマスクとして、ＳＯＩ基板にイオンを注入し、ボディ領域を挟むように、ソース領域及びドレイン領域を形成する工程と、
（ｊ）第１の端部側に、第１のコンタクト部を形成し、第２の端部側に第２のコンタクト部を形成する工程と、を備え、
第１のコンタクト部において、ゲート電極とゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続され、
第２のコンタクト部において、ゲート電極とボディ領域とが電気的に接続される。
【００２９】
（５）本発明に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部は第２の端部側に形成されており、第２のコンタクト部は第２の端部側に形成されており、ゲート電極は、第１の端部側で他の配線と電気的に接続されていない、のが好ましい。このような構造であると、第１の端部側において、ゲート電極を他の配線と電気的に接続させるための領域の確保が不要となる。よって、第１の端部側の素子分離領域を縮小できる。
【００３０】
このようなＳＯＩ構造のＭＯＳ電界効果トランジスタは、以下の工程により製造することができる。
【００３１】
工程（ｄ）の後に、
（ｆ）ゲート電極と電気的に接続される配線を形成する工程を備え、
配線とゲート電極とは、第２の端部側で電気的に接続されている。
【００３２】
【発明の実施の形態】
［第１の実施の形態］
｛構造の説明｝
図２は、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図１は、図２に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。このＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、ゲート電極２４及びポリシリコン膜３２が抵抗部となる。図２を参考にしながら、図１に示すＳＯＩ構造のＭＯＳ電界効果トランジスタの構造を説明する。ＳＯＩ基板は、シリコン基板１０、埋め込み酸化膜１２及びシリコン層から構成されている。シリコン基板１０上には、シリコン酸化膜からなる埋め込み酸化膜１２が形成されている。埋め込み酸化膜１２上には、シリコン層が形成されている。シリコン層には、ボディ領域（ｐ-領域１４、ｐ+領域１６）等が形成されている。
【００３３】
埋め込み酸化膜１２上には、ｐ-領域１４及びｐ+領域１６を挟むように、フィールド酸化膜１８、２０が形成されている。ｐ-領域１４を挟むようにドレイン領域３８とソース領域４０とが形成されている（図２）。ｐ-領域１４上には、ゲート酸化膜２２が形成されている。ゲート酸化膜２２上には、ゲート電極２４が形成されている。ゲート電極２４は、フィールド酸化膜２０上にまで延びている。
【００３４】
ゲート電極２４を覆うように、ＳＯＩ基板上には、シリコン酸化膜２６が形成されている。シリコン酸化膜２６には、スルーホール２８、３０が形成されている。スルーホール２８は、ボディ領域（ｐ-領域１４、ｐ+領域１６）の第２の端部１５側に形成されている。スルーホール２８により、ｐ+領域１６が露出している。スルーホール２８には、ポリシリコン膜３２が形成されている。ポリシリコン膜３２は、抵抗部となる。
【００３５】
アルミ充填膜３４が、スルーホール２８内に充填されている。アルミ充填膜３４及びポリシリコン膜３２により、ゲート電極２４とｐ+領域１６とが電気的に接続される。ゲート電極２４とｐ+領域１６との接続部が、第２のコンタクト部５０となる。
【００３６】
スルーホール３０は、ボディ領域（ｐ-領域１４、ｐ+領域１６）の第１の端部１７側に形成されている。シリコン酸化膜２６上には、ゲート信号配線３６が形成されている。ゲート電極２４へ入力されるゲート信号は、ゲート信号配線３６から伝達される。ゲート信号配線３６はアルミニウムから構成されている。ゲート信号配線３６は、スルーホール３０内にも充填されている。ゲート信号配線３６とゲート電極２４とは、スルーホール３０内に充填されたゲート信号配線３６を介して電気的に接続されている。ゲート信号配線３６とゲート電極２４との接続部が、第１のコンタクト部４２となる。ゲート信号は、第１のコンタクト部４２を通り、ゲート電極２４に伝達される。
【００３７】
図１及び図２に示す本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの等価回路を表した図が、図３である。１４及び１６はボディ領域（ｐ-領域１４、ｐ+領域１６）、２４はゲート電極、３８はドレイン領域、４０はソース領域を示している。
【００３８】
｛製造方法の説明｝
本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法を説明する。図５は、ＳＯＩ基板の平面図である。図４は、図５に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。図４及び図５に示すように、ＳＯＩ基板は、シリコン基板１０と、シリコン基板１０上に形成された埋め込み酸化膜１２と、埋め込み酸化膜１２上に形成されたシリコン層１３と、備える。
【００３９】
図６及び図７（図６は、図７に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＬＯＣＯＳ法を用いて、シリコン層１３に、フィールド酸化膜１８、２０を形成する。フィールド酸化膜１８、２０は、ｎＭＯＳ電界効果トランジスタが形成される領域を囲むように形成されている。次に、フィールド酸化膜１８、２０をマスクとして、シリコン層１３にｐ型のイオンを注入し、ｎＭＯＳ電界効果トランジスタが形成される領域にｐ-領域１４を形成する。ｐ型のアクセプタとしては、例えば、ボロンがある。イオン注入のエネルギーとしては、例えば、２０ｋｅＶ程度である。ドーズ量としては、例えば、６×１０12／ｃｍ2である。
【００４０】
図８及び図９（図８は、図９に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、次に、例えば、熱酸化により、ｐ-領域１４上にゲート酸化膜２２となる薄い酸化膜（膜厚７ｎｍ）を形成する。
【００４１】
次に、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にゲート電極２４となるポリシリコン膜（膜厚２５０ｎｍ）を形成する。
【００４２】
次に、ポリシリコン膜をフォトリソグラフィ技術とエッチング技術とにより、パターンニングし、ゲート電極２４を形成する。ボディ領域の第２の端部１５側において、ゲート電極２４は、フィールド酸化膜１８上に乗り上げていない。ゲート電極２４とフィールド酸化膜１８との間の領域を、領域４６とする。一方、ボディ領域の第１の端部１７側において、ゲート電極２４は、フィールド酸化膜２０上に乗り上げている。
【００４３】
図１０及び図１１（図１０は、図１１に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、領域４６を覆うレジスト４４を形成する。レジスト４４及びフィールド酸化膜１８、２０をマスクとして、ｎ型のイオンをｎＭＯＳ電界効果トランジスタが形成される領域に注入し、ソース領域４０とドレイン領域３８とを形成する。ｎ型のイオンとしては、例えば、リンがある。イオン注入のエネルギーとしては、例えば、４０ｋｅＶである。ドーズ量としては、例えば、２×１０15／ｃｍ2
図１２及び図１３（図１２は、図１３に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、領域４６を露出するレジスト４８を形成する。レジスト４８をマスクとして、ｐ型のイオンを領域４６に注入し、ｐ+領域１６を形成する。ｐ型のイオンとしては、例えば、ボロンがある。イオン注入のエネルギーとしては、例えば、２０ｋｅＶである。ドーズ量としては、例えば、２×１０15／ｃｍ2である。
【００４４】
図１４及び図１５（図１４は、図１５に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＣＶＤ法により、ＳＯＩ基板の全面上にシリコン酸化膜２６（膜厚５００ｎｍ）を形成する。フォトリソグラフィ技術及びエッチング技術により、シリコン酸化膜２６を選択的に除去し、ｐ+領域１６を露出させるスルーホール２８を形成する。
【００４５】
図１６及び図１７（図１６は、図１７に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、例えば、ＣＶＤ法により、シリコン酸化膜２６上にポリシリコン膜３２（膜厚５〜２０ｎｍ）を形成する。ポリシリコン膜３２は、スルーホール２８内にも形成されている。ポリシリコン膜３２により、ゲート電極２４とｐ+領域１６とが電気的に接続される。ゲート電極２４とｐ+領域１６との接続部が、第２のコンタクト部５０となる。
【００４６】
そして、スルーホール２８内にポリシリコン膜３２が残るように、ポリシリコン膜３２を、フォトリソグラフィ技術及びエッチング技術により、パターンニングする。なお、ポリシリコン膜３２の抵抗値を制御するために、イオン注入法によりポリシリコン膜３２中に不純物を導入してもよい。イオン注入はパターンニング前後いずれでもよい。
【００４７】
図１８及び図１９（図１８は、図１９に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜２６を選択的に除去し、スルーホール３０を形成する。スルーホール３０は、ゲート電極２４のうち、ボディ領域の第１の端部１７側に位置している部分を露出するように形成されている。なお、スルーホール３０はスルーホール２８と同時に形成してもよい。
【００４８】
図１及び図２に示すように、例えば、スパッタリング法により、ＳＯＩ基板の全面上にアルミニウム膜（膜厚５００ｎｍ）を形成する。
【００４９】
アルミニウム膜を、例えば、フォトリソグラフィ技術及びエッチング技術により、パターンニングし、アルミ充填膜３４、ゲート信号配線３６を形成する。以上により、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００５０】
｛効果の説明｝
図１に示すように、本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、ボディ領域（ｐ-領域１４、ｐ+領域１６）とゲート電極２４とは、ポリシリコン膜３２を介して電気的に接続されている。ポリシリコン膜３２は、抵抗部Ｒとなる。ポリシリコン膜３２の抵抗値は、例えば、０.０１〜１０Ωｃｍである。
【００５１】
また、図１に示すように、第１のコンタクト部４２は、第１の端部１７側に形成されている。第２のコンタクト部５０は、第２の端部１５側に形成されている。したがって、この構造によれば、第１のコンタクト部と第２のコンタクト部とが第２の端部１５側に形成された構造に比べ、第１のコンタクト部と第２のコンタクト部とを電気的に接続する配線の長さを大きくすることができる。このため、配線自身を抵抗部Ｒとすることができる。配線の抵抗値は、例えば、１０3〜１０6Ω／□である。
【００５２】
上記二つの抵抗部を備えることにより、以下に説明する効果が生じる。図３に示すように、ゲート電極２４に正電圧が印加されると、抵抗部Ｒを介してボディ領域（ｐ-領域１４、ｐ+領域１６）にも同じ値の正電圧が印加される。ボディ領域はｐ型であり、かつソース領域４０はｎ型であるので、ボディ領域とソース領域４０とでｐｎ接合が形成される。通常、ソース領域４０は基準電圧なので、ゲート電極２４への正電圧印加により、ボディ領域とソース領域４０とのｐｎ接合に順方向電圧が印加されることになる。従って、もし抵抗部Ｒがないと、ゲート電極２４とソース領域４０との間に電流（Ｉｇｓ）が流れることになる。この電流は通常のＭＯＳ電界効果トランジスタでは流れることのない電流なので、望ましくない電流である。しかも、上記ｐｎ接合の順方向耐圧以上の電圧が、ゲート電極２４とソース領域４０との間に印加されると、ゲート電極２４とソース領域４０との間を流れる電流（Ｉｇｓ）が、ソース領域４０とドレイン領域３８との間を流れる電流（Ｉｄｓ）より大きくなることがある。
【００５３】
本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタは抵抗部Ｒを備えている。このため、上記ｐｎ接合に流れる順方向電流は抵抗部Ｒによって制限され、ボディ領域とソース領域４０との間の電流を低く抑えることができる。この結果、ゲート電圧が比較的高い条件下で第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、ＭＯＳ電界効果トランジスタの消費電力を低くすることができる。
【００５４】
第１の実施の形態は、上記二つの抵抗部を備えている。このため、一つの抵抗部を備える場合に比べ、抵抗部の抵抗値を容易に高くすることができる。したがって、ボディ領域とソース領域４０との間の電流をより低くすることができる。
【００５５】
なお、第１の実施の形態は、ｎＭＯＳ電界効果トランジスタについて説明したが、ｐＭＯＳ電界効果トランジスタについても同様の効果が生じる。
【００５６】
［第２の実施の形態］
｛構造の説明｝
図２１は、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図２０は、図２１に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタとの違いは、ゲート電極２４とｐ+領域１６とが電気的に接続される第２のコンタクト部５０には、ポリシリコン膜３２がない点である。ゲート電極２４とｐ+領域１６とは、アルミ充填膜３４によって電気的に接続されている。本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの構成要素と同一要素については、同一符号を用いることにより、説明を省略する。
【００５７】
｛製造方法の説明｝
図１２及び図１３に示す工程まで、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法は、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と同じである。図１２及び図１３に示す工程後、図２２及び図２３（図２２は、図２３に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。）に示すように、ＳＯＩ基板全面上にシリコン酸化膜２６を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。次に、フォトリソグラフィ技術とエッチング技術とにより、シリコン酸化膜２６を選択的に除去し、スルーホール２８、３０を形成する。スルーホール２８は、ｐ+領域１６を露出させるように形成されている。スルーホール３０は、ゲート電極２４のうち、ボディ領域の第１の端部１７側に位置している部分を露出するように形成されている。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。
【００５８】
図２０及び図２１に示すように、例えば、スパッタリング法により、ＳＯＩ基板の全面上にアルミニウム膜（膜厚５００〜６００ｎｍ）を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。アルミニウム膜を、例えば、フォトリソグラフィ技術及びエッチング技術により、パターンニングし、アルミ充填膜３４、ゲート信号配線３６を形成する。以上により、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００５９】
｛効果の説明｝
図２０及び図２１に示すように、本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部４２は、第１の端部１７側に形成されている。第２のコンタクト部５０は、第２の端部１５側に形成されている。したがって、この構造によれば、第１のコンタクト部と第２のコンタクト部とが第２の端部１５側に形成された構造に比べ、第１のコンタクト部と第２のコンタクト部とを電気的に接続する配線の長さを大きくすることができる。このため、配線自身を抵抗部Ｒとすることができる。
【００６０】
この配線自身が、上記第１の実施の形態の｛効果の説明｝で説明した電流制限を生じさせる抵抗部Ｒとなる。第１の実施の形態と同様に、ゲート電圧が比較的高い条件下で、第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、半導体装置の消費電力を低くすることができる。
【００６１】
第２の実施の形態は、第１の実施の形態に比べ、ポリシリコン膜３２形成工程がないので、製造工程の簡略化を図ることができる。
【００６２】
第２の実施の形態は、ｎＭＯＳ電界効果トランジスタについて説明したが、ｐＭＯＳ電界効果トランジスタについても同様の効果が生じる。
【００６３】
［第３の実施の形態］
｛構造の説明｝
図２５は、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。図２４は、図２５に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタとの違いは、第１のコンタクト部４２と第２のコンタクト部５０とが第２の端部１５側に形成された構造という点である。ゲート信号配線３６は、ゲート信号をゲート電極２４へ伝達する配線の役割の他、ゲート電極２４とボディ領域のｐ+領域１６とを電気的に接続する配線としての役割も有する。
【００６４】
本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、図１及び図２に示す第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの構成要素と同一要素については、同一符号を用いることにより、説明を省略する。
【００６５】
｛製造方法の説明｝
図１６及び図１７に示す工程まで、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法は、第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法と同じである。図１６及び図１７に示す工程後、図２４及び図２５に示すように、例えば、スパッタリング法により、ＳＯＩ基板の全面上にアルミニウム膜（膜厚５００〜６００ｎｍ）を形成する。形成方法、条件は、第１の実施の形態と同じ方法、条件を用いることができる。
【００６６】
アルミニウム膜を、例えば、フォトリソグラフィ技術により、パターンニングし、ゲート信号配線３６を形成する。以上により、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタが完成する。
【００６７】
｛効果の説明｝
図２４に示すように、本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、ボディ領域（ｐ-領域１４、ｐ+領域１６）とゲート電極２４とは、ポリシリコン膜３２を介して電気的に接続されている。ポリシリコン膜３２は、抵抗部Ｒとなる。ポリシリコン膜３２の抵抗値は、例えば、０.０１〜１００Ωｃｍである。
【００６８】
このポリシリコン膜３２が、上記第１の実施の形態の｛効果の説明｝で説明した電流制限を生じさせる抵抗部Ｒとなる。よって、第１の実施の形態と同様に、ゲート電圧が比較的高い条件下で、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタを使用しても、半導体装置の消費電力を低くすることができる。
【００６９】
また、第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタにおいて、第１のコンタクト部４２は、第２の端部１５側に形成されている。ゲート電極２４は、第１の端部１７側で他の配線と電気的に接続されていない。このため、第１の端部１７側において、ゲート電極２４を他の配線と電気的に接続させるための領域の確保が不要となる。よって、第１の端部１７側の素子分離領域を縮小できる。
【００７０】
［実験例］
ＤＴＭＯＳの特性を説明しながら、抵抗部Ｒを備えることにより生じる効果を、実験例を用いて説明する。図２６は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。この構造は、背景技術の欄ですでに説明した。この構造を、以下、フローティングボディ型電界効果トランジスタと呼ぶ。図２７は、ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例の模式図である。この構造は、背景技術の欄ですでに説明した。この構造を、以下、ＤＴＭＯＳ型電界効果トランジスタと呼ぶ。図２８は、本発明の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図である。図２８に示す構造と図２７に示す構造との違いは、図２８に示す構造は、抵抗部Ｒを備えている点である。この構造を、以下、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタと呼ぶ。
【００７１】
そして、これらのＭＯＳ電界効果トランジスタの動作モードには、完全空乏型（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ）と、部分空乏型（Ｐａｒｔｉａｌｌｙ  Ｄ−ｅｐｌｅｔｅｄ）と、がある。一般的に、完全空乏型は、部分空乏型よりもボディ領域の厚さが小さい。このため、ボディ領域がすべて空乏層となる。これに対して、部分空乏型は、ボディ領域の底部が空乏層とならない。
【００７２】
図２９は、フローティングボディ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００７３】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：無し
グラフから分かるように、ゲート電圧（Ｖｇ）が０.５Ｖ近辺の範囲のとき、ドレイン電圧（Ｖｄ）が上昇すると、ゲート電圧（Ｖｇ）が同じでも、電流（Ｉｄｓ）が急上昇する。これは、ドレイン電圧（Ｖｄ）が上昇すると基板浮遊効果が生じるので、しきい値の低下が起きるからである。
【００７４】
ちなみに電流（Ｉｄｓ）が、例えば、１.Ｅ−０３（Ａ）とは、ドレイン−ソース間に１ｍＡの電流が流れていることを示している。
【００７５】
１.Ｅ−０３（Ａ）＝１.０×１０-3（Ａ）＝１.０（ｍＡ）
なお、図２９から図３５に示すＶｇ−Ｉｄｓ特性において、縦軸（Ｉｄｓ）は電界効果トランジスタのドレイン−ソース間の電流にゲート−ソース間の電流を加えた値を示している。
【００７６】
図３０は、フローティングボディ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００７７】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：無し
グラフから分かるように、完全空乏型では、上記した部分空乏型で生じる現象が生じていない。
【００７８】
図３１は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００７９】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：無し
グラフから分かるように、ＤＴＭＯＳ型電界効果トランジスタだと、部分空乏型であっても、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００８０】
しかし、図２９と比べて、（Ｖｇ）が０.８Ｖ以上の領域では（Ｉｄｓ）が異常に増加している。これはゲート電極からボディ領域を介してソース領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加わっているためである。この電流（Ｉｇｓ）の増大が抵抗部Ｒを有さないＤＴＭＯＳ型電界効果トランジスタの実用的に使用できる電源電圧の範囲を制限している理由である。
【００８１】
図３２は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００８２】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：無し
グラフから分かるように、ＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）も、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象がほとんど生じていない。
【００８３】
しかし、図３０と比べて（Ｖｇ）が０.７Ｖ付近以上の領域で（Ｉｄｓ）が異常に増加している。この原因は、ゲート電極からボディ領域を介してソース領域に流れる電流（Ｉｇｓ）がドレイン−ソース間の電流に加わっているためである。  図３３は、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００８４】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：有り（５０ｋΩ）
本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、抵抗部Ｒを備えている。グラフから分かるように、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、ゲート電圧（Ｖｇ）が比較的高くても（１.０Ｖ以上）、電流Ｉｄｓが１.Ｅ−０３近辺の範囲以下に抑えられている。これは、抵抗部Ｒにより、ボディ領域とソース領域との間の電流が抑制されるからである。よって、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタは、ゲート電圧が比較的高い条件下で使用されても、電流（Ｉｄｓ）、すなわち消費電力を低くすることができる。これに対して、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタ（図３１）は、ゲート電圧（Ｖｇ）が比較的高くなると（１.０Ｖ以上）、電流（Ｉｄｓ）を１.Ｅ−０３近辺の範囲以下に抑えることができなくなる。
【００８５】
また、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタも、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００８６】
図３４は、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ドレイン−ソース電流（Ｉｄｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００８７】
動作モード：完全空乏型
ボディ領域の厚さ：５５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
ドレイン電圧Ｖｄ：０.１Ｖ、１.１Ｖ、２.１Ｖ
抵抗部：有り（５０ｋΩ）
図３４において、Ｖｇ（０.７Ｖ以上）でも、図３２に見られるような（Ｉｄｓ）の異常な増加は見あたらない。抵抗部Ｒにより（Ｉｇｓ）が制限されているからである。
【００８８】
また、本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタも、上記したフローティングボディ型電界効果トランジスタ（部分空乏型）で生じる現象が生じていない。
【００８９】
図３５は、抵抗部Ｒが有る場合と、抵抗部Ｒがない場合とを、一緒に表したグラフである。すなわち、図３５には、図３１に示すグラフのうち、ドレイン電圧（Ｖｄ）が１.１Ｖのときのグラフが表されている。また、図３５には、図３３に示すグラフのうち、ドレイン電圧（Ｖｄ）が１.１Ｖのときのグラフが表されている。ゲート電圧（Ｖｇ）が比較的高い場合（１.０Ｖ以上）、抵抗部Ｒを備えるＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）は、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）に比べて、低いことが分かる。
【００９０】
図３６は、ＤＴＭＯＳ型電界効果トランジスタのゲート電圧（Ｖｇ）と、ゲート電極からボディ領域を通りソース領域へ流れる電流（Ｉｇｓ）と、の関係を示したグラフである。条件は、以下のとおりである。
【００９１】
動作モード：部分空乏型
ボディ領域の厚さ：１７５ｎｍ
素子分離法：ＬＯＣＯＳ法
ゲート電極の幅：２５μｍ
ゲート電極の長さ：０.６μｍ
グラフから分かるように、抵抗部Ｒ（５０ｋΩ）がある場合は、抵抗部Ｒがない場合に比べて、ゲート電圧（Ｖｇ）が比較的高い場合（０.７〜０.８Ｖ以上）、電流（Ｉｇｓ）が抑制されていることが分かる。上記で説明した本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタの電流（Ｉｄｓ）を比較的低い値にできるのは、電流（Ｉｇｓ）が抑制されているからである。
【図面の簡単な説明】
【図１】図２に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図３】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの等価回路図である。
【図４】図５に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図５】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第１工程を説明するためのＳＯＩ基板の平面図である。
【図６】図７に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図７】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第２工程を説明するためのＳＯＩ基板の平面図である。
【図８】図９に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図９】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第３工程を説明するためのＳＯＩ基板の平面図である。
【図１０】図１１に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１１】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第４工程を説明するためのＳＯＩ基板の平面図である。
【図１２】図１３に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１３】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第５工程を説明するためのＳＯＩ基板の平面図である。
【図１４】図１５に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１５】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第６工程を説明するためのＳＯＩ基板の平面図である。
【図１６】図１７に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１７】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第７工程を説明するためのＳＯＩ基板の平面図である。
【図１８】図１９に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図１９】本発明の第１の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法の第８工程を説明するためのＳＯＩ基板の平面図である。
【図２０】図２１に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２１】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図２２】図２３に示すＳＯＩ基板をＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２３】本発明の第２の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの製造方法を説明するためのＳＯＩ基板の平面図である。
【図２４】図２５に示すＳＯＩ構造のＭＯＳ電界効果トランジスタをＡ−Ａ線に沿って切断した状態を示す断面構造図である。
【図２５】本発明の第３の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの平面図である。
【図２６】ＳＯＩ構造のＭＯＳ電界効果トランジスタの一例の模式図である。
【図２７】ＳＯＩ構造のＭＯＳ電界効果トランジスタの他の例の模式図である。
【図２８】本発明の実施の形態に係るＳＯＩ構造のＭＯＳ電界効果トランジスタの模式図である。
【図２９】フローティングボディ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図３０】フローティングボディ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図３１】ＤＴＭＯＳ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図３２】ＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図３３】本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタ（部分空乏型）の特性を示したグラフである。
【図３４】本発明の実施の形態に係るＤＴＭＯＳ型電界効果トランジスタ（完全空乏型）の特性を示したグラフである。
【図３５】抵抗部Ｒを備えたＤＴＭＯＳ型電界効果トランジスタの特性と、抵抗部Ｒを備えないＤＴＭＯＳ型電界効果トランジスタの特性と、を比較したグラフである。
【図３６】ＤＴＭＯＳ型電界効果トランジスタのゲート電圧Ｖｇと、ゲート電極からボディ領域を通りソース領域へ流れる電流Ｉｇｓと、の関係を示したグラフである。
【符号の説明】
１０  シリコン基板
１２  埋め込み酸化膜
１３  シリコン層
１４  ｐ-領域
１５  第２の端部
１６  ｐ+領域
１７  第１の端部
１８  フィールド酸化膜
２０  フィールド酸化膜
２２  ゲート酸化膜
２４  ゲート電極
２６  シリコン酸化膜
２８  スルーホール
３０  スルーホール
３２  ポリシリコン膜
３４  アルミ充填膜
３６  ゲート信号配線
３８  ドレイン領域
４０  ソース領域
４２  第１のコンタクト部
４４  レジスト
４６  領域
４８  レジスト
５０  第２のコンタクト部
【図１】
0004138158.tif 000002
【図２】
0004138158.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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