(57)【特許請求の範囲】
【請求項１】
各々が同数のメモリセルを有している第１および第２のセルアレイと、
第１乃至第２ｎ−１（ｎ≧１）の出力選択制御回路と、
前記第１乃至第２ｎ−１の出力選択制御回路に対応して設けられ、対応する出力選択制御回路の出力を受ける第１乃至第２ｎ−１の出力トランジスタ回路と、
第１乃至第４ｎ−２の出力信号線とを備え、
前記第１および第２のセルアレイは、各々ｋ（ｋ≧２）個の第１乃至第ｋのセクション部に分割され、各セクション部は２ｎ−１個の第１乃至第２ｎ−１の入出力部と少なくとも１個の予備の入出力部とを有し、
前記第ｉ（ｉ＝１，…ｎ−１）の出力選択制御回路は、第１のセルアレイの第１乃至第ｋのセクション部の各々の第２ｉ−１の入出力部の出力を第２ｉ−１の出力信号線を介して受けるとともに第１のセルアレイの第１乃至第ｋのセクション部の各々の第２ｉの入出力部の出力を第２ｉの出力信号線を介して受け、
前記第ｎの出力選択制御回路は第１のセルアレイの第１乃至第ｋのセクション部の各々の第２ｎ−１の入出力部の出力を第２ｎ−１の出力信号線を介して受けるとともに第１のセルアレイの各セクション部の予備の入出力部の出力を第２ｎの出力信号線を介して受け、
前記第ｎ＋ｉ（ｉ＝１，…，ｎ−１）の出力選択制御回路は第２のセルアレイの第１乃至第ｋのセクション部の各々の第２ｉ−１の入出力部の出力を第（２ｎ＋２ｉ−１）の出力信号線を介して受けるとともに第２のセルアレイの第１乃至第ｋのセクション部の各々の第２ｉの入出力部の出力を第（２ｎ＋２ｉ）の出力信号線を介して受ける、ことを特徴とする半導体記憶装置。
【請求項２】
前記第１乃至第２ｎ−１の出力選択制御回路は、２つの入力信号のうちの一方を、付加信号に基づいて選択し、対応する出力トランジスタ回路に送出することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
各々が同数のメモリセルを有している第１および第２のセルアレイと、
第１乃至第４ｎ−２（ｎ≧１）の出力選択制御回路と、
前記第１乃至第４ｎ−２の出力選択制御回路に対応して設けられ、対応する出力選択制御回路の出力を受ける第１乃至第４ｎ−２の出力トランジスタ回路と、
第１乃至第４ｎ−２の出力信号線とを備え、
前記第１および第２のセルアレイは、各々ｋ（ｋ≧２）個の第１乃至第ｋのセクション部に分割され、各セクション部は２ｎ−１個の第１乃至第２ｎ−１の入出力部と少なくとも１個の予備の入出力部とを有し、
前記第ｉ（ｉ＝１，…２ｎ−１）の出力選択制御回路は、第１のセルアレイの第１乃至第ｋのセクション部の各々の第ｉの入出力部の出力を第ｉの出力信号線を介して受け、
前記第２ｎ−１＋ｉ（ｉ＝１，…，２ｎ−１）の出力選択制御回路は第２のセルアレイの第１乃至第ｋのセクション部の各々の第ｉの入出力部の出力を第２ｎ−１＋ｉの出力信号線を介して受ける、ことを特徴とする半導体記憶装置。
【請求項４】
前記第１乃至第４ｎ−２の出力選択制御回路は、２つの入力信号のうちの一方を、付加信号に基づいて選択し、対応する出力トランジスタ回路に送出することを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に半導体記憶装置、例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の設計においては、客先の要求に応じて同一の記憶容量でも、異なるビット構成の製品を同時期に設計している。例えば９Ｍビットの記憶容量を有するＳＲＡＭとしては、冗長部を含めそのビット構成は２５６ｋワード×３６ビットまたは５１２ｋワード×１８ビットといったように用途によって様々である。
【０００３】
通常、これらの異なるビット構成の製品は、同一チップにおいて特定のレイヤのマスクの切り換えによって配線層を変えることによって実現している。
【０００４】
一般的なＳＲＡＭのメモリセルアレイのレイアウトを図４に示す。このＳＲＡＭにおいては、チップ上でメモリセルアレイが２つのセルアレイのＡr1、Ａr2 に分割され、各セルアレイＡri（ｉ＝１，２）はｋ個のセクション部Ｓ1，…Ｓkから構成されている。そしてセルアレイＡr1の各セクション部Ｓi（ｉ＝１，…，ｋ）は、ｎ個の入出力部Ｉ／Ｏ1 ，…Ｉ／Ｏn を有しており、セルアレイＡr2の各セクション部Ｓj （ｊ＝１，…，ｋ）は、ｎ個の入出力部Ｉ／Ｏn+1 ，…Ｉ／Ｏ2n を有している構成となっている。
【０００５】
この図４に示すメモリセルアレイのレイアウトを有する従来の半導体記憶装置の構成を図５に示す。この従来の半導体記憶装置においては、セルアレイＡr1 の各セクション部Ｓi（ｉ＝１，…，ｋ）のｎ個の入出力部Ｉ／Ｏ1，…，Ｉ／Ｏn はｎ本の第１乃至第ｎの出力信号線の一端に接続される。セルアレイＡr2 の各セクション部Ｓj （ｊ＝１，…，ｋ）のｎ個の入出力部Ｉ／Ｏ1 ，…Ｉ／Ｏn はｎ本の第ｎ＋１乃至第２ｎの出力信号線の一端に接続された構成となっている。すなわち、セルアレイＡr1 のセクション部Ｓi（ｉ＝１，…，ｋ）のｊ（ｊ＝１，…，ｎ）番目の入出力部Ｉ／Ｏj は第ｊの出力信号線の一端に接続される。そしてセルアレイＡr2 のセクション部Ｓi（ｉ＝１，…，ｋ）の第ｊ（ｊ＝１，…，ｋ）番目の入出力部Ｉ／Ｏは第ｎ＋ｊの出力信号線の一端に接続される。
【０００６】
また上記半導体記憶装置は２ｎ個の出力制御回路３1 ，…３2n と、２ｎ個の出力トランジスタ回路（以下、出力Ｔr回路ともいう）５1 ，…５2nとを備えている。そして上記第ｉ（ｉ＝１，…，２ｎ）の出力信号線の他端は、出力制御回路３i に接続された構成となっている。
【０００７】
したがって、セルアレイＡr1 のセクション部Ｓ1 ，…Ｓk の各々の第ｉ（ｉ＝１，…，ｎ）番目の入出力部Ｉ／Ｏi は第ｉの出力信号線を介して出力制御回路３iに接続された構成となっている。また、セルアレイＡr2 のセクション部Ｓ1 ，…Ｓkの各々の第ｉ（ｉ＝１，…，ｎ）番目の入出力部Ｉ／Ｏi は第ｎ＋ｉの出力信号線を介して出力制御回路３n+iに接続された構成となっている。なお、出力制御回路３i （ｉ＝１，…，２ｎ）の出力は対応する出力Ｔｒ回路５iに送られる。
【０００８】
この図５に示す半導体記憶装置においては、各出力信号線の総配線容量は、どのセクション部についても、またどの入出力部についても一定である。
【０００９】
これに対して図４に示すメモリセルアレイのレイアウトを有する従来の他の半導体記憶装置の構成を図６に示す。この半導体記憶装置は、図５に示す半導体記憶装置において新たに付加信号Ａｄを導入して、付加信号ＡｄでセルアレイＡr1を選択し、その反転信号である付加信号／ＡｄでセルアレイＡr2 を選択するように構成したものである。そして、２ｎ個の出力制御回路３1 ，…，３2n と、ｎ個の出力Ｔｒ回路５1 ，…５nとの間に新たにｎ個の選択回路４1 ，…，４nを設けた構成となっている。
【００１０】
選択回路４i（ｉ＝１，…，ｎ）は付加信号Ａｄに基づいて出力制御回路３iの出力かまたは出力制御回路３n+ｉの出力を選択し、対応する出力Ｔｒ回路５iに送出する。
【００１１】
このような構成とすることにより、図５に示す半導体記憶装置のワード長をＷLとすると図６に示す半導体記憶装置は２ＷL×ｎのビット構成の製品となる。なお図５に示す半導体記憶装置はＷL×２ｎのビット構成の製品である。
【００１２】
この図６に示す従来の半導体記憶装置は、パッケージのピン配置によるが、セルアレイＡr1 側のｎ個の出力トランジスタ回路のうち半分（＝ｎ／２）の出力トランジスタ回路を使用し、残りの半分の出力トランジスタを未使用とする。セルアレイＡr2 側のｎ個の出力トランジスタ回路についても同様である。すなわち、図５において、ｎ個の出力トランジスタ回路５1，…，５nのうち半分の出力トランジスタ、例えば出力トランジスタ回路５1，…，５n/2を、図６のセルアレイＡr1 の出力トランジスタ回路として使用し、図５においてｎ個の出力トランジスタ回路５n+1，…，５2nのうち例えば出力トランジスタ回路５n+1，…，５3n/2を使用し、他の出力トランジスタを未使用とする。
【００１３】
この図６に示す半導体記憶装置を製作する際に、ＡＬマスタースライス等のＡＬ配線を変更することによって行う場合は、図４に示すレイアウトを使用するため、図６に示すように各出力制御回路３i（ｉ＝１，…，２ｎ）の出力線１５を新たに引き廻す必要が生じる。
【００１４】
このため図６に示す従来の半導体記憶装置においては、上記配線１５の遅延時間分だけ図５に示す半導体記憶装置の構成に比べてアクセス時間の特性が劣化する。このアクセス時間の特性の劣化は、大容量の記憶装置であるほど、引き廻し配線１５の長さが長くなるため、顕著となる。
【００１５】
次に、図４に示すメモリセルのレイアウトを有する従来の更に他の半導体記憶装置の構成を図７に示す。この半導体記憶装置は、図５に示す半導体記憶装置において、新たに付加信号Ａｄを導入して付加信号ＡｄでセルアレイＡr1 を選択し、付加信号／ＡｄでセルアレイＡr2 を選択するように構成したものである。そしてセルアレイＡr1 のｋ個のセクション部Ｓ1，…，Ｓkの各々の第ｉ（ｉ＝１，…，ｎ）番目の入出力部Ｉ／Ｏiは第１の出力信号線を介して出力選択回路２iに接続されている。またセルアレイＡr2 のｋ個のセクション部Ｓ1，…，Ｓkの各々の第ｉ（ｉ＝１，…，ｎ）番目の入出力部Ｉ／Ｏiは第ｎ＋ｉの出力信号線を介して出力選択制御回路２iに接続された構成となっている。
【００１６】
各出力選択制御回路２i（ｉ＝１，…，ｎ）は、第ｉの出力信号線を介して送られてくるセルアレイＡr2 の出力かまたは第ｎ＋ｉの出力信号線を介して送られてくるセルアレイＡr2 の出力かを付加信号Ａｄに基づいて選択し、対応する出力トランジスタ５iに送出する。
【００１７】
この図７に示す半導体記憶装置は、出力制御回路２1，…，２nと、出力トランジスタ回路５1，…，５nとを有している。この図７に示す半導体記憶装置は、図６に示す場合と同様に２ＷＬ×ｎのビット構成の製品となる。
【００１８】
しかし、この図７に示す半導体記憶装置においては、図７に示すように、セルアレイＡr2 側から出力選択制御回路２1，…，２nまで出力信号線１６を引き廻す必要があり、図５に示す従来半導体記憶装置に比べて、出力信号線の長さが長くなる。このためアクセス時間の特性が図６に示す場合と同様に劣化することになる。
【００１９】
【発明が解決しようとする課題】
このようなアクセス時間の特性の劣化を防止するために、図８に示す構成の半導体記憶装置が考えられる。この図８に示す半導体記憶装置は、付加信号Ａｄを導入することで、２・ＷL×ｎのビット構成の製品を得るように構成されている。この半導体記憶装置においては、セルアレイＡr1 のｋ個のセクション部Ｓ1，…，Ｓkの各々の第２ｉ−１（ｉ＝１，…，ｎ／２）番目の入出力部は第２ｉ−１の出力信号線を介して出力選択制御回路２iに接続され、第２ｉ番目の入出力部は第２ｉの出力信号線を介して出力選択制御回路２iに接続された構成となっている。また、セルアレイＡr2 のｋ個のセクション部Ｓ1，…，Ｓkの第２ｉ−１（ｉ＝１，…，ｎ／２）番目の入出力部は第（ｎ／２＋２ｉ−１）の出力信号線を介して出力選択制御回路２n/2+iに接続され、第２ｉ番目の入出力部は第（ｎ／２＋２ｉ）の出力信号線を介して出力選択制御回路２n/2+iに接続された構成となっている。
【００２０】
各出力選択制御回路２i（ｉ＝１，…，ｎ）においては、どちらの入力を選択するかは付加信号Ａｄまたは付加信号／Ａｄに基づいて行い、選択した入力を、対応する出力トランジスタ５iに送出する構成となっている。
【００２１】
この半導体記憶装置は、出力選択制御回路２1，…，２nと、出力トランジスタ回路５1，…，５nとを有している。
【００２２】
このため、図８に示す半導体記憶装置においては、各セクション部Ｓi（ｉ＝１，…，ｋ）は、図９に示すように同一の出力選択制御回路２m（ｍ＝１，…，ｎ／２）に接続される２個の入出力部Ｉ／Ｏmを有している構成となっており、これらの２個の入出力部Ｉ／Ｏmの出力の内のどちらを選択するかは付加信号Ａｄまたは付加信号／Ａｄによって決定される。
【００２３】
なお、図９においては、説明を簡単にするためにセルアレイＡr1のセクション部Ｓ１について示しているが、他のセクション部についても同様である。
【００２４】
この図８に示す半導体記憶装置は、出力信号線の長さが図５に示す半導体記憶装置のそれと同じとなるため、アクセス時間の特性の劣化を抑えることができる。
【００２５】
しかし、これが有効なのは、上述の説明から分かるように、１つのセクション部の入出力部Ｉ／Ｏnの個数ｎが偶数個の場合のみであり、奇数個の場合は、有効ではない。
【００２６】
ｎが奇数個の場合は、図１０に示すようにセルアレイＡr1の各セクション部Ｓi（ｉ＝１，…、ｋ）は、付加信号Ａdおよび付加信号／Ａdの組によって選択されない入出力部が１個存在する。また同様に図１１に示すようにセルアレイＡr2各セクション部Ｓi（ｉ＝１，…，ｋ）も付加信号Ａdおよび付加信号／Ａdの組によって選択されない入出力部が１個存在することになる。
【００２７】
このため、ｎが奇数個の場合の半導体記憶装置は図１２に示すように、セルアレイＡr1とセルアレイＡr2に跨って入出力部を配置せざるを得ず、特定の１個の入出力部だけ出力信号線２０を引き廻す必要が生じる。これにより、この特定の入出力部（図１２においては入出力部Ｉ／Ｏ(n+1)/2）のアクセス時間の特定が劣化することになる。
【００２８】
なお、各セルアレイの入出力部の個数が奇数個であること実際の半導体記憶装置においては良く用いられることである。これを図１３および図１４を参照して説明する。
【００２９】
図１３はＩ／Ｏピンが奇数個の４組のＩ／Ｏピン群を有するパッケージの平面図である。図１４は図１３に示すパッケージに用いられるチップの構成を示すレイアウト図である。このパッケージに用いられるチップ１００のほぼ中央部には４個のメモリセルアレイＭＡr1，…，ＭＡr4があり、その各々の近傍には奇数個のパッドからなるパッド群３０1，３０2，３０3，３０4が設けられた配置となっている。各パッド群３０i（ｉ＝１，…，４）は図１３に示すＩ／Ｏピン群４０とワイヤボンディング等で接続されるとともに、メモリセルアレイＭＡriとも接続される構成となっている。このため、メモリセルアレイＭＡri（ｉ＝１，…，４）を構成するセクション部Ｓ1，…，Ｓkは各々奇数個の入出力部を有することになる。
【００３０】
本発明は上記事情を考慮してなされたものであって、出力信号線間にアクセス特性の劣化が生じるのを可及的に防止することのできる半導体記憶装置を定期要することを目的とする。
【００３１】
【課題を解決するための手段】
本発明による半導体記憶装置は、各々が同数のメモリセルを有している第１および第２のセルアレイと、第１乃至第２ｎ−１（ｎ≧１）の出力選択制御回路と、前記第１乃至第２ｎ−１の出力選択制御回路に対応して設けられ、対応する出力選択制御回路の出力を受ける第１乃至第２ｎ−１の出力トランジスタ回路と、第１乃至第４ｎ−２の出力信号線とを備え、前記第１および第２のセルアレイは、各々ｋ（ｋ≧２）個の第１乃至第ｋのセクション部に分割され、各セクション部は２ｎ−１個の第１乃至第２ｎ−１の出力部と少なくとも１個の予備の入出力部とを有し、前記第ｉ（ｉ＝１，…ｎ−１）の出力選択制御部は、第１のセルアレイの第１乃至第ｋのセクション部の各々の第２ｉ−１の入出力部の出力を第２ｉ−１の出力信号線を介して受けるとともに第１のセルアレイの第１乃至第ｋのセクション部の各々の第２ｉの入出力部の出力を第２ｉの出力信号線を介して受け、前記第ｎの出力選択制御部は第１のセルアレイの第１乃至第ｋのセクション部の各々の第２ｎ−１の入出力部の出力を第２ｎ−１の出力信号線介して受けるとともに第１のセルアレイの各セクション部の予備の入出力部の出力を第２ｎの出力信号線を介して受け、前記第ｎ＋ｉ（ｉ＝１，…，ｎ−１）の出力制御回路は第２のセルアレイの第１乃至第ｋのセクション部の各々の第２ｉ−１の入出力部の出力を第（２ｎ＋２ｉ−１）の出力信号線を介して受けるとともに第２のセルアレイの第１乃至第ｋのセクション部の各々の第２ｉの入出力部の出力を第（２ｎ＋２ｉ）の出力信号線を介して受ける、ことを特徴とする。
【００３２】
なお、前記第１乃至第２ｎ−１の出力選択制御回路は、２つの入力信号のうちの一方を、付加信号に基づいて選択し、対応する出力トランジスタ回路に送出することが好ましい。
【００３３】
【発明の実施の形態】
本発明による半導体記憶装置の一実施の形態を図１乃至図３を参照して説明する。図１は本実施の形態の半導体記憶装置の構成を示すブロック図、図２は本実施の形態にかかるセルアレイＡr1のセクション部の構成を示すブロック図、図３は本実施の形態にかかるセルアレイＡr2のセクション部の構成を示すプロック図である。
【００３４】
この実施の形態の半導体記憶装置は、２つのセルアレイＡr1，Ａr2に分割されたメモリセルアレイと、２ｎ−１個の出力選択制御回路２1，…，２2n-1と、２ｎ−１個の出力トランジスタ回路５1，…，５2n-1と、第１乃至第４ｎ−２の出 力信号線ＳＬ1，…，ＳＬ4n-2と、を備えている。なお、ここでｎは自然数を示 す。そしてこの実施の形態においては、上記出力トランジスタ回路５1，…，５2n-1に対応して２ｎ−１個の出力パッド（図示せず）が設けられた構成となって いる。
【００３５】
各セルアレイＡri（ｉ＝１，２）はｋ個のセクション部Ｓ1，…，Ｓkから構成されている。そして、セルアレイＡr1の各セクショ部Ｓj（ｊ＝１，…，ｋ）は 、図２に示すように２ｎ−１個の入出力部Ｉ／Ｏ1，…Ｉ／０2n-1と、予備の入 出力部１０とを備えている。なお、各入出力部は各々が同数個のカラムを有し、各カラムは同数個のメモリセルからなっている。
【００３６】
そして、各セクショ部Ｓj（ｊ＝１，…，ｋ）において、入出力部Ｉ／Ｏ2i-1 （ｉ＝１，…，ｎ）を入出力部I／Ｏiaと表わし、入出力部Ｉ／Ｏ2i（ｉ＝１， …，ｎ−１）を入出力部Ｉ／Ｏibと表わす。なお予備の入出力部１０を入出力部Ｉ／Ｏnbと表わす。
【００３７】
すると、本実施の形態においては、セルアレイＡr1の各セクション部Ｓj（ｊ ＝１，…，ｋ）の入出力部Ｉ／Ｏiaは第２ｉ−１の出力信号線ＳＬ2i-1を介して出力選択制御回路２iに接続され、入出力部Ｉ／Ｏibは第２ｉの出力信号線ＳＬ2iを介して出力選択制御回路２iに接続された構成となっている。
【００３８】
出力選択制御回路２i（ｉ＝１，…，ｎ）は入出力部Ｉ／Ｏiaまたは入出力部 Ｉ／Ｏibのうちのどちらの出力を選択するかは付加信号Ａｄまたはその反転信号である付加信号／Ａｄによって決定する。例えば付加信号Ａｄが活性状態（＝「１」）のときは入出力部Ｉ／Ｏiaからの出力を選択し、付加信号／Ａｄが活性状態（＝「１」）のときは入出力部Ｉ／Ｏibからの出力を選択する。そして、この選択した信号を対応する出力トランジスタ回路５iを介して外部に送出する。
【００３９】
またセルアレイＡr2の各セクション部Ｓj（ｊ＝１，…，ｋ）は図３に示すよ うに２ｎ−１個の入出力部Ｉ／Ｏ2n，…，Ｉ／Ｏ4n-2と、予備の入出力部１２とを備えている。なお、これらの各入出力部もセルアレイＡr1の場合と同様に、各々が同数のカラムを有し、各カラムは同数個のメモリセルからなっている。そして各セクション部Ｓｊ（ｊ＝１，…，ｋ）において、入出力部Ｉ／Ｏ2i（ｉ＝ｎ，…，２ｎ−２）を入出力部Ｉ／Ｏ(i+1)aと表し、入出力部Ｉ／Ｏ2i+1（ｉ＝ｎ，…，２ｎ−２）を入出力部Ｉ／Ｏ(i+1)bと表す。すると、本実施の形態においては、セルアレイＡr2の各セクション部Ｓj（ｊ＝１，…，ｋ）の入出力部Ｉ／ Ｏ(i+1)a（ｉ−ｎ，…，２ｎ−２）は、第２ｉの出力信号線ＳＬ2iを介して出力選択回路２i+1に接続され、入出力部Ｉ／Ｏ(i+1)bは第２ｉ＋１の出力信号線を 介して出力選択制御回路２i+1に接続された構成となっている。
【００４０】
出力選択制御回路２i（ｉ＝ｎ＋１，…，２ｎ−１）は入出力部Ｉ／Ｏiaの出 力または入出力部Ｉ／Ｏibの出力のうちのどちらの出力を選択するかは付加信号Ａｄまたは付加信号／Ａｄによって決定する。例えば、付加信号Ａｄが活性状態（＝「１」）のときは入出力部Ｉ／Ｏiaからの出力を選択し、付加信号／Ａｄが活性状態（＝「１」）のときは入出力部Ｉ／Ｏibからの出力を選択する。そして、この選択した信号を、対応する出力トランジスタ回路５ｉを介して外部に送出する。なお、このセルアレイＡr2の各セクション部Ｓj（ｊ＝１，…，ｋ）の入出力部Ｉ／Ｏ4n-2および予備の入出力部１２は本実施の形態においては使用されない。
【００４１】
以上説明したようにこの実施の形態の半導体記憶装置においては、どの出力信号線ＳＬｉ（ｉ＝１，…，４ｎ−２）もほぼ同じ長さとなり、出力信号線間にアクセス特性の劣化が生じない。
【００４２】
また、この実施の形態の半導体記憶装置においては、２ＷL×（２ｎ−１）の 構成の製品となる
この実施の形態の半導体記憶装置と同じメモリセルアレイを有し、出力選択制御回路および出力トランジスタの各々の個数が本実施の形態の２倍、すなわち４ｎ−２（＝２×（２ｎ−１））である半導体記憶装置を形成する場合について以下、説明する。
【００４３】
この半導体記憶装置においては、セルアレイＡr1の各セクション部Ｓj（ｊ＝ １，…，ｋ）の 入出力部Ｉ／Ｏｉ（ｉ＝１，…，２ｎ−１）からの出力信号線を介して第ｉの出力選択制御回路に送られ、更にこの第ｉの出力選択制御回路から第ｉの出力トランジスタを介して外部に送出される構成となる。またセルアレイＡr2の各セクション部Ｓｊ（ｊ＝１，…，ｋ）の入出力部Ｉ／Ｏｉ（ｉ＝２ｎ，…，４ｎ−２）からの出力は第ｉの出力信号線を介して第ｉの出力選択制御回路に送られ、更に第ｉの出力制御から第ｉの出力トランジスタを介して外部に送出される構成となる。
【００４４】
これにより上記半導体記憶装置はＷL×（４ｎ−２）の構成の製品となる。
【００４５】
【発明の効果】
以上、述べたように本発明によれば、各セルアレイと各出力選択制御回路との間の各出力信号線間にアクセス特性の劣化が生じるのを可及的に防止することができる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の一実施の形態の構成を示すブロック図。
【図２】図１に示す実施の形態にかかるセルアレイＡｒ１側の構成を示すブロック図。
【図３】図１に示す実施の形態にかかるセルアレイＡｒ２側の構成を示すブロック図。
【図４】半導体記憶装置のメモリセルアレイの一般的な構成を示すブロック図。
【図５】従来の半導体記憶装置の構成を示すブロック図。
【図６】従来の他の半導体記憶装置の構成を示すブロック図。
【図７】従来の他の半導体記憶装置の構成を示すブロック図。
【図８】従来の他の半導体記憶装置の構成を示すブロック図。
【図９】図８に示す半導体記憶装置の問題点を説明する図。
【図１０】図８に示す半導体記憶装置の問題点を説明する図。
【図１１】図８に示す半導体記憶装置の問題点を説明する図。
【図１２】従来の他の半導体記憶装置の構成を示すブロック図。
【図１３】Ｉ／Ｏピンの個数が奇数個である半導体パッケージの平面図。
【図１４】図１３に示す半導体パッケージのチップの構成を示すレイアウト図。
【符号の説明】
２ｉ（ｉ＝１，…，２ｎ−１）  出力選択制御回路
５ｉ（ｉ＝１，…，２ｎ−１）  出力トランジスタ回路
Ａｒ１（ｉ＝１，２）  セルアレイ
ＳＬｉ（ｉ＝１，…，４ｎ−２）  出力信号線
Ｓｉ（ｉ＝１，…，ｋ）  セクション部
Ｉ／Ｏｉ（ｉ＝１，…，４ｎ−１）  入出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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