(57)【特許請求の範囲】
【請求項１】
アドレスデータを入力される複数の入力バッファと、
クロック信号に従って、前記複数の入力バッファに保持されるアドレスデータを保持し、前記アドレスデータを出力する複数の入力ラッチと、
前記複数の入力ラッチからのアドレスデータをプリデコードする複数のプリデコーダと、
前記複数のプリデコーダによりプリデコードされたアドレスデータをデコードする複数のデコーダと、
データ信号を保持し、前記複数のデコーダによりデコードされたアドレスデータに基づき、前記データ信号のうち所定のものを、複数のビット線を介して出力する複数のメモリセルを有するメモリセルアレーと、
前記複数のビット線に出力された出力データ信号を増幅するセンスアンプと、
クロック信号に従って、前記センスアンプからの増幅された出力データ信号のうちの１つを選択するセレクタアドレスデータを保持し、前記セレクタアドレスデータを出力するセレクタアドレスラッチと、
前記セレクタアドレスラッチからのセレクタアドレスデータをデコードする複数のセレクタアドレスデコーダと、
クロック信号に従って、前記センスアンプからの増幅された出力データ信号を保持し、前記増幅された出力データ信号を出力するセンスアンプ出力ラッチと、
前記複数のセレクタアドレスデコーダによりデコードされたセレクタアドレスデータに従って、前記センスアンプ出力ラッチに保持される増幅された出力データ信号のうちの１つを選択するセレクタと、
クロック信号に従って、前記セレクタからの増幅された出力データ信号を保持する出力ラッチと、
前記出力ラッチからの増幅された出力データ信号を入力され、前記増幅された出力データ信号を出力する出力バッファと、
を有する同期式メモリ装置。
【請求項２】
アドレスデータを入力される複数の入力バッファと、
クロック信号に従って、前記複数の入力バッファに保持されるアドレスデータを保持し、前記アドレスデータを出力する複数の入力ラッチと、
前記複数の入力ラッチからのアドレスデータをプリデコードする複数のプリデコーダと、
前記プリデコーダによりプリデコードされたアドレスデータをデコードする複数のデコーダと、
データ信号を保持し、前記デコーダによりデコードされたアドレスデータに基づいて、前記データ信号のうち所定のものを、複数のビット線を介して出力する複数のメモリセルを有するメモリセルアレーと、
前記複数のビット線に出力される出力データ信号を増幅するセンスアンプと、
前記センスアンプからの出力データ信号を保持するセンスアンプ出力ラッチと、
クロック信号に従って、前記センスアンプからの増幅された出力データ信号のうちの１つを選択するセレクタアドレスデータを保持し、前記セレクタアドレスデータを出力するセレクタアドレスラッチと、
前記セレクタアドレスラッチからのセレクタアドレスデータをデコードする複数のセレクタアドレスデコーダと、
前記セレクタアドレスデコーダによりデコードされたセレクタアドレスデータをパルス信号に変換するパルス化回路と、
前記パルス化回路からの出力パルス信号に基づき、前記センスアンプ出力ラッチからの増幅された出力データ信号のうちの１つを選択するセレクタと、
クロック信号に従って、前記セレクタからの増幅された出力データ信号を保持し、前記増幅された出力データ信号を出力する出力ラッチと、
前記出力ラッチからの増幅された出力データ信号を入力され、前記増幅された出力データ信号を出力する出力バッファと、
を有する同期式メモリ装置。
【請求項３】
請求項２に記載の同期式メモリ装置において、
前記パルス化回路は、前記セレクタアドレスラッチと前記複数のセレクタアドレスデコーダとの間に配置される同期式メモリ装置。
【請求項４】
請求項２または３に記載の同期式メモリ装置において、
前記プリデコーダによりプリデコードされたアドレスデータの一部は、前記複数のセレクタアドレスデコーダに直接入力される同期式メモリ装置。
【請求項５】
請求項４に記載の同期式メモリ装置において、
前記パルス化回路は、前記プリデコーダによりプリデコードされたアドレスデータの一部をパルス信号に変換するために前記プリデコーダと前記セレクタアドレスデコーダとの間に配置される同期式メモリ装置。
【請求項６】
請求項１〜５のいずれか１項に記載の同期式メモリ装置において、
前記アドレスデータは、前記メモリセルアレーのＸアドレスとＹアドレスとを含み、
前記プリデコーダは、前記Ｘアドレスと前記ＹアドレスをそれぞれプリデコードするＸアドレスプリデコーダとＹアドレスプリデコーダとを含み、
前記アドレスデコーダは、前記Ｘアドレスと前記ＹアドレスをそれぞれデコードするＸデコーダとＹデコーダとを含む同期式メモリ装置。
【請求項７】
請求項６に記載の同期式メモリ装置において、
書込みデータを入力される複数の第２入力バッファと、
クロックに従って、前記複数の第２入力バッファに保持される書込みデータを取り込み、出力する複数の第２入力ラッチと、
前記複数のプリデコーダからの信号をデコードする第２セレクタアドレスデコーダと、
前記第２セレクタアドレスデコーダに対応して前記メモリセルアレーの複数のメモリセルに前記入力ラッチからの書込みデータを書き込む書込み回路と、
制御信号を入力される第３入力バッファと、
クロック信号に従って、前記第３入力バッファに保持される制御信号を取り込み、出力する第３入力ラッチと、
前記第３入力ラッチからの制御信号を入力され、前記書込み回路と前記センスアンプを制御する信号を出力するリード／ライト制御回路と、
をさらに有する同期式メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ装置に係り、特に同期をとってデータの読み出し、書き込みを行うメモリ装置に関する。
【０００２】
【従来の技術】
図１３に従来例を示す。従来例は、Ｘアドレスデータを入力するためのＸアドレス入力バッファと、  Ｙアドレスデータを入力するためのＹアドレス入力バッファと、上記入力バッファに保持された上記アドレスデータを１番目のクロック信号（ＣＬＫ１）によって、取り込み、出力するＸアドレス入力ラッチ、Ｙアドレス入力ラッチと、上記入力ラッチからのアドレスデータをデコードするＸデコーダ、Ｙデコーダと、上記デコーダからのアドレスデータを２番目のクロック信号（ＣＬＫ２）によって、取り込み、出力するＸデコーダラッチ、Ｙデコーダラッチと、上記Ｘ、Ｙデコーダラッチの出力に基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力し、また、所定の複数のメモリセルにビット線を介して書き込みデータが書き込まれるメモリセルを複数有してなるメモリセルアレーと、出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、上記センスアンプの複数のデータから上記Ｙデコーダラッチの出力に基づいて、１つのデータを選択するセレクタと、上記セレクタからのデータを３番目のクロック信号（ＣＬＫ３）によって、取り込み、出力する出力ラッチと、上記出力ラッチからのデータを保持し、出力する出力バッファと、書き込みデータを入力するための入力バッファと、上記入力バッファに保持された上記書き込みデータをＣＬＫ１によって、取り込み、出力する書き込みデータ入力ラッチと、上記書き込みデータ入力ラッチからの書き込みデータをＣＬＫ２によって、取り込み、出力する書き込みデータラッチと、上記書き込みデータラッチからの書き込みデータを上記Ｙデコーダラッチの出力に基づいて、上記メモリセルアレーのメモリセルに書き込みデータを書き込む書き込み回路と、制御信号を入力するための入力バッファと、上記入力バッファに保持された上記制御信号をＣＬＫ１によって、取り込み、出力する制御信号入力ラッチと、上記制御信号入力ラッチからの制御信号をＣＬＫ２によって、取り込み、出力する制御信号ラッチと、上記制御信号ラッチからの制御信号が入力され、上記書き込み回路及び上記センスアンプの制御信号を出力するＲｅａｄ／Ｗｒｉｔｅ制御回路と、外部クロック信号から各ラッチへのクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３）を生成するＣＬＫ発生回路とから構成される。
【０００３】
図１４に図１３の従来例におけるアドレス、データ、クロックの流れを簡略化して示す。まず、アドレスが入力バッファを通してアドレスラッチに保持される。その後、ＣＬＫ１がアドレスラッチに入力すると、ラッチからアドレスが出力され、そのアドレスはプリデコーダ、デコーダによってデコードされてデコーダラッチに保持される。その後、ＣＬＫ２がデコーダラッチに入力すると、デコードされたアドレスが出力され、デコードに基づいたメモリセルが選択される。その後、選択されたメモリセルよりデータが出力され、センスアンプにて増幅される。増幅されたデータは、セレクタにより１つのデータが選択され、出力データラッチに保持される。その後、ＣＬＫ３が出力データラッチに入力すると、出力バッファを通してチップ外部にデータが出力される。
【０００４】
図１５に従来例における読み出し時の動作波形を示す。まず、チップ外部からアドレスが入力され、入力バッファを通してアドレスラッチに保持される。その後、１番目の外部クロック入力（１ｓｔ）からｔ１後にＣＬＫ１がアドレスラッチに入力され、アドレスデータが出力される。その出力はｔａ後にデコーダラッチに保持される。そして、２番目の外部クロック入力（２ｎｄ）からｔ２後にＣＬＫ２がデコーダラッチに入力され、アドレスのデコード信号が出力される。その出力に基づきワード線が選択され、メモリセルからデータが読み出され、センスアンプにて増幅される。その後セレクタにて１つのデータが選択され、その選択されたデータが出力ラッチに保持される。この間の所要時間はｔｂである。最後に、３番目の外部クロック入力（３ｒｄ）からｔ３後にＣＬＫ３が出力ラッチに入力され、出力データが出力される。その出力データはｔｃ後に出力バッファを通してチップ外部に出力される。このとき、ｔ３＋ｔｃ  ＝  ｔａｃｋ（クロックアクセス時間）である。また、上記動作を保証するためには、ｔ１＋ｔａ  ＜  ｔｃｙｃｌｅ（サイクル時間）＋ｔ２、ｔ２＋ｔｂ  ＜  ｔｃｙｃｌｅ＋ｔ３を満たさなければならない。
【０００５】
図１６に従来例における書き込み時の動作波形を示す。まず、チップ外部から書き込みデータが入力され、入力バッファを通して書き込みデータ入力ラッチに保持される。次に、１番目の外部クロック入力（１Ｓｔ）からｔ１ｗ後にＣＬＫ１が書き込みデータ入力ラッチに入力され、書き込みデータが出力される。その出力はｔａｗ後に書き込みデータラッチに保持される。そして、２番目の外部クロック入力（２ｎｄ）からｔ２ｗ後にＣＬＫ２が書き込みデータラッチに入力され、書き込みデータが出力される。その出力は書き込み回路に入力され、Ｘアドレス、Ｙアドレスに基づきメモリセルに書き込まれる。この間の所要時間はｔｂｗである。この結果、書き込み時間ｔｗは、ｔｗ＝ｔｃｙｃｌｅ＋ｔ２ｗ＋ｔｂｗとなる。また、上記動作を保証するためには、ｔ１ｗ＋ｔａｗ  ＜  ｔｃｙｃｌｅ＋ｔ２ｗを満たさなければならない。
【０００６】
なお、このような構成を有する回路に関しては、例えば、特開昭６４−２１７８６号に開示されている。
【０００７】
また、複数個のラッチを用いた回路を示すものとしては、特開平０１−２０４２９２号、特開平０３−１２２８９５号、特開平０４−８５７９２号、特開平０４−３５８３９２号、特開平０９−２２３３９３号、特開平０９−２５１７７４号がある。
【０００８】
【発明が解決しようとする課題】
一般に、同期式メモリ装置のサイクル時間は、アドレス信号やチップ選択信号のデータを保持する入力ラッチと、データを出力するための出力ラッチとの間の最大の遅延時間によって限定されるので、サイクル時間はこの時間間隔よりも短くすることができない。
【０００９】
そこで、入力ラッチと出力ラッチとは別に、中間ラッチを設けてラッチ間の遅延時間を低減し、サイクル時間を短くする方式が提案された。これが、従来例に示されている。
【００１０】
しかし、従来例ではワード線等の信号線数の多い部分にラッチを設けるので、必然的にラッチ回路の個数が多くなりチップ面積が増大するという問題点がある。例えば、２ＭビットＣＭＯＳキャッシュＳＲＡＭ（×３６）では、Ｘアドレスが８本、Ｙアドレスが８本あるため、５１２個のデコーダラッチが必要となる。
【００１１】
また、従来例では、メモリセルへの書き込みに必ず２サイクル必要とする。そのため、１サイクル時間以下には書き込み時間を短縮できない。
【００１２】
本発明の目的は、サイクル時間を短くするためのラッチ回路の挿入によって生じるチップ面積の増大を抑える同期式メモリ装置の提供にある。
【００１３】
さらに、本発明の目的は、書き込み時間を短縮する同期式メモリ装置の提供にもある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る同期式メモリ装置は、従来例におけるアドレスデコーダラッチを廃止し、セレクタと出力ラッチ間にセレクタ出力ラッチを設けると共に、従来例における書き込みデータラッチと制御信号ラッチを廃止することを特徴とする。
【００１５】
また、上記目的を達成するために、従来例におけるアドレスデコーダラッチを廃止し、セレクタアドレスデコーダとセレクタ間及びセンスアンプとセレクタ間にラッチを設けると共に、従来例における書き込みデータラッチと制御信号ラッチを廃止することを特徴とする。
【００１６】
さらに、上記目的を達成するために、従来例におけるアドレスデコーダラッチを廃止し、Ｙアドレスプリデコーダとセレクタアドレスデコーダ間及びセンスアンプとセレクタ間にラッチを設けると共に、従来例における書き込みデータラッチと制御信号ラッチを廃止することを特徴とする。
【００１７】
上記の本願発明の形態において、より好ましい形態は、少なくとも２つのラッチ（あるいはフリップフロップ）を用いるものである。そして、そのラッチの構成はエッジトリガータイプのラッチとする。そして、少なくとも２つのラッチはセンスアンプの後段、さらに好ましくは、セレクタの後段にあるものとする。
【００１８】
本願発明は複数のラッチを利用することにより、SRAMの高速化（たとえばクロック周波数２００MHz以上）に伴うリードレイテンシ４の実現を可能とする。すなわち本願発明においては、アドレスが入力されてから出力データが出力されるまでにクロックが３サイクル消費される。従来の技術において、リードレイテンシが例えば３の場合には、アドレスが入力されてから出力データが出力されるまでにクロックが２サイクル消費される。このため、アドレス入力から出力データの出力までの遅延時間が同一の場合、レイテンシ４の回路はレイテンシ３の回路に比べて、クロックサイクルを高速化することが可能となる。
【００１９】
また、クロックサイクルの高速化のためにはエッジトリガータイプのラッチを用いることが好ましい。エッジトリガータイプのラッチに対応する概念として、レベルトリガー型のラッチがあるが、クロックサイクルが高速化するに伴い、レベルトリガー型ラッチではデータラッチが難しくなるからである。エッジトリガー型ラッチは、通常、レベルトリガー型ラッチを２つ直列接続した回路構成をとる。
【００２０】
具体的にはエッジトリガー型ラッチ回路は、直列接続した第１のラッチと第２のラッチを含む構成となり、例えば、直列接続した第１のインバーターと第２のインバータを含み、第１のインバータの前段にある第１のスイッチと、第１のインバーターと第２のインバーターの間にある第２のスイッチを有し、第１のスイッチと第２のスイッチは相補的に動作する。
【００２１】
ラッチを挿入する箇所も重要である。本願発明ではラッチを複数用い、当該ラッチを信号線本数の少ない箇所に配置することにより、回路規模の増大を回避することができる。たとえば、ラッチをセンスアンプの前段のビット線に対して設けると、ラッチ回路はビット線分必要となり、回路規模は著しく増大するが、本願発明のようにセンスアンプの後段、さらに好ましくはセレクタの後段に設けることにより、ラッチ回路の個数を圧縮することができる。特に、エッジトリガー型ラッチはレベルトリガー型ラッチに比べ２倍の回路規模を必要とするため、このような回路規模圧縮の工夫は重要である。また、遅延時間の配分の上からも、ラッチ回路はセンスアンプの後段がよい。
【００２２】
【発明の実施の形態】
以下、本発明に係る同期式メモリ装置の好適な実施の形態について、添付図面を用いて説明する。
【００２３】
図１は、本発明の同期式メモリ装置の第１の実施例である。図１は、Ｘアドレスデータを入力するためのＸアドレス入力バッファと、Ｙアドレスデータを入力するためのＹアドレス入力バッファと、上記入力バッファに保持された上記アドレスデータを第１のクロック信号（ＣＬＫ１）によって、取り込み、出力するＸアドレス入力ラッチ、Ｙアドレス入力ラッチと、上記入力ラッチからのＸ、Ｙアドレスデータをデコードするデコーダと、上記Ｘ、Ｙデコーダのデコードに基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力し、また、所定の複数のメモリセルにビット線を介して書き込みデータが書き込まれるメモリセルを複数有してなるメモリセルアレーと、出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、上記センスアンプの複数のデータから上記Ｙアドレスデコーダのデコードに基づいて、１つのデータを選択するセレクタと、上記セレクタからのデータを第２のクロック信号（ＣＬＫ２）によって、取り込み、出力するセレクタ出力ラッチと、上記セレクタ出力ラッチからのデータを第３のクロック信号（ＣＬＫ３）によって、取り込み、出力する出力ラッチと、上記出力ラッチからのデータを保持し、出力する出力バッファと、書き込みデータを入力するための書き込みデータ入力バッファと、上記書き込みデータ入力バッファに保持された上記書き込みデータをＣＬＫ１によって、取り込み、出力する書き込みデータ入力ラッチと、上記書き込みデータ入力ラッチからの書き込みデータを上記Ｙアドレスデコーダのデコードに基づいて、上記メモリセルアレーのメモリセルに書き込む書き込み回路と、制御信号を入力するための制御信号入力バッファと、上記制御信号入力バッファに保持された上記制御信号をＣＬＫ１によって、取り込み、出力する制御信号入力ラッチと、上記制御信号入力ラッチからの制御信号が入力され、上記書き込み回路及び上記センスアンプの制御信号を出力するＲＥａｄ／ＷｒｉｔＥ制御回路と、外部クロック信号から各ラッチへのクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３）を生成するＣＬＫ発生回路とから構成される。
【００２４】
上記構成を用いると、２ＭビットＣＭＯＳキャッシュＳＲＡＭ（×３６）において、従来例では５１２個必要であったデコーダラッチ回路が、３６個のセレクタ出力ラッチ回路で済む。つまり、ラッチ回路の数は約１／１３に減る。これにより、サイクル時間を短くするためのラッチ回路の挿入によって生じるチップ面積の増大を抑えられる。また、上記構成では、従来例で必要とした書き込みデータラッチと制御信号ラッチを削除できるので、ラッチ回路数の増大を抑えられる。２ＭビットＣＭＯＳキャッシュＳＲＡＭ（×３６）では、従来例に対し、書き込みデータラッチ回路と制御信号ラッチ回路の計３７個を削除できる。
【００２５】
図２に図１に示す第１の実施例におけるアドレス、データ、クロックの流れを簡略化して示す。まず、アドレスが入力バッファを通してアドレスラッチに保持される。その後、ＣＬＫ１がアドレスラッチに入力すると、ラッチからアドレスが出力され、そのアドレスはプリデコーダ、デコーダによってデコードされる。このデコードに基づいてメモリセルが選択される。その後、選択されたメモリセルよりデータが出力され、センスアンプにて増幅される。増幅されたデータは、セレクタにより１つのデータが選択され、セレクタ出力ラッチに保持される。その後、ＣＬＫ２がセレクタ出力ラッチに入力すると、データが出力され、出力データラッチに保持される。その後、ＣＬＫ３が出力データラッチに入力すると、出力バッファを通してチップ外部にデータが出力される。
【００２６】
図３に図１に示す第１の実施例における読み出し時の動作波形を示す。まず、チップ外部からアドレスが入力され、入力バッファを通してアドレスラッチに保持される。その後、１番目の外部クロック入力（１Ｓｔ）からｔ１３後にＣＬＫ１がアドレスラッチに入力され、アドレスデータが出力される。その出力はプリデコーダ、デコーダを通してデコードされ、そのデコードに基づきワード線が選択され、メモリセルからデータが読み出され、センスアンプにて増幅される。その後セレクタにて１つのデータが選択され、その選択されたデータがセレクタ出力ラッチに保持される。この間の所要時間はｔａ３である。その後、２番目の外部クロック入力（２ｎｄ）からｔ２３後にＣＬＫ２がセレクタ出力ラッチに入力され、データが出力される。その出力はｔｂ３後に出力ラッチに保持される。最後に、３番目の外部クロック入力（３ｒｄ）からｔ３３後にＣＬＫ３が出力ラッチに入力され、出力データが出力される。その出力データはｔｃ３後に出力バッファを通してチップ外部に出力される。このとき、ｔ３３＋ｔｃ３  ＝ｔａｃｋ（クロックアクセス時間）である。また、上記動作を保証するためには、ｔ１３＋ｔａ３  ＜  ｔｃｙｃｌｅ＋ｔ２３、ｔ２３＋ｔｂ３  ＜  ｔｃｙｃｌｅ＋ｔ３３を満たさなければならない。このように、図１に示す第１の実施例の構成では、従来例と同様に３サイクル目にデータをチップ外部に出力できる。
【００２７】
図４に図１に示す第１の実施例における書き込み時の動作波形を示す。まず、チップ外部から書き込みデータが入力され、入力バッファを通して書き込みデータ入力ラッチに保持される。次に、１番目の外部クロック入力（１Ｓｔ）からｔ１４後にＣＬＫ１が書き込みデータ入力ラッチに入力され、書き込みデータが出力される。その出力は書き込み回路に入力され、Ｘアドレス、Ｙアドレスに基づきメモリセルに書き込まれる。この間の所要時間はｔａ４である。この結果、書き込み時間ｔｗ４は、ｔｗ４＝ｔ１４＋ｔａ４となる。このように、第１の実施例では、従来例に対し、デコーダラッチを廃止して１サイクル目にワード線を選択できるようにし、書き込みデータラッチ及び制御信号ラッチを削除して１サイクル目に書き込みデータがメモリセルへ到達できるようにしたため、１サイクル目にデータを書き込むことが可能となった。よって、２サイクル目にデータを書き込む従来例に対し、書き込み時間を短縮できる。図１６において、ｔ１ｗ＋ｔａｗ  ＜  ｔｃｙｃｌｅの場合は、約（（ｔｃｙｃｌｅ−（ｔ１ｗ＋ｔａｗ））＋ｔ２ｗ）短縮でき、  ｔ１ｗ＋ｔａｗ  ＞  ｔｃｙｃｌｅの場合は、約（ｔ２ｗ−（（ｔ１ｗ＋ｔａｗ）−ｔｃｙｃｌｅ））短縮できる。
【００２８】
図５は、本発明の同期式メモリ装置の第２の実施例である。図５は、Ｘアドレスデータを入力するためのＸアドレス入力バッファと、Ｙアドレスデータを入力するためのＹアドレス入力バッファと、上記入力バッファに保持された上記アドレスデータを第１のクロック信号（ＣＬＫ１）によって、取り込み、出力するＸアドレス入力ラッチ、Ｙアドレス入力ラッチと、上記入力ラッチからのＸ、ＹアドレスデータをプリデコードするＸ、Ｙプリデコーダと、上記Ｘ、ＹプリデコーダからのＸ、ＹプリデコードデータをデコードするＸ、Ｙデコーダと、上記Ｘ、Ｙデコーダのデコードに基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力し、また、所定の複数のメモリセルにビット線を介して書き込みデータが書き込まれるメモリセルを複数有してなるメモリセルアレーと、出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、上記センスアンプの出力を第２の外部クロック（ＣＬＫ２）  によって、取り込み、出力するセンスアンプ出力ラッチと、上記Ｙプリデコーダの出力を第２の外部クロック（ＣＬＫ２）  によって、取り込み、出力するセレクタアドレスラッチと、上記セレクタアドレスラッチからのプリデコードデータをデコードする第１のセレクタアドレスデコーダと、上記センスアンプ出力ラッチの複数のデータから上記第１のセレクタアドレスデコーダのデコードに基づいて、１つのデータを選択するセレクタと、上記セレクタからのデータを第３のクロック信号（ＣＬＫ３）によって、取り込み、出力する出力ラッチと、上記出力ラッチからのデータを保持し、出力する出力バッファと、書き込みデータを入力するための書き込みデータ入力バッファと、上記書き込みデータ入力バッファに保持された上記書き込みデータをＣＬＫ１によって、取り込み、出力する書き込みデータ入力ラッチと、上記Ｙプリデコーダの出力をデコードする第２のセレクタアドレスデコーダと、上記書き込みデータ入力ラッチからの書き込みデータを上記第２のセレクタアドレスデコーダのデコードに基づいて、上記メモリセルアレーのメモリセルに書き込む書き込み回路と、制御信号を入力するための制御信号入力バッファと、上記制御信号入力バッファに保持された上記制御信号をＣＬＫ１によって、取り込み、出力する制御信号入力ラッチと、上記制御信号入力ラッチからの制御信号が入力され、上記書き込み回路及び上記センスアンプの制御信号を出力するＲＥａｄ／ＷｒｉｔＥ制御回路と、外部クロック信号から各ラッチへのクロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３）を生成するＣＬＫ発生回路とから構成される。このとき、第１の外部クロックで取り込まれるＹアドレスと第２の外部クロックで取り込まれるＹアドレスが１ビット以上同じであり、そのアドレスがセレクタアドレスである場合は、図５に示す点線のように、そのアドレスをアドレスラッチに入力せずに、直接第１のセレクタアドレスデコーダに入力してもよい。また、セレクタアドレスラッチは、第１のセレクタアドレスデコーダとセレクタの間に配置してもよく、このとき、第１、２のセレクタアドレスデコーダを共通としてもよい。
【００２９】
上記構成を用いると、２ＭビットＣＭＯＳキャッシュＳＲＡＭ（×３６）において、従来例では５１２個必要であったデコーダラッチ回路が、７２個のセンスアンプ出力ラッチ回路と２個のセレクタアドレスラッチ回路で済む。つまり、ラッチ回路の数は約１／６に減る。これにより、サイクル時間を短くするためのラッチ回路の挿入によって生じるチップ面積の増大を抑えられる。また、上記構成では、従来例で必要とした書き込みデータラッチと制御信号ラッチを削除できるので、ラッチ回路数の増大を抑えられる。２ＭビットＣＭＯＳキャッシュＳＲＡＭ（×３６）では、従来例に対し、書き込みデータラッチ回路と制御信号ラッチ回路の計３７個を削除できる。
【００３０】
図６に図５に示す第２の実施例におけるアドレス、データ、クロックの流れを簡略化して示す。まず、アドレスが入力バッファを通してアドレスラッチに保持される。その後、ＣＬＫ１がアドレスラッチに入力すると、ラッチからアドレスが出力され、そのアドレスはプリデコーダ、デコーダによってデコードされる。このデコードに基づいてメモリセルが選択される。その後、選択されたメモリセルよりデータが出力され、センスアンプにて増幅される。増幅されたデータは、センスアンプ出力ラッチに保持される。また、上記プリデコーダでプリデコードされたアドレスの一部はセレクタアドレスラッチに保持される。その後、ＣＬＫ２がセレクタアドレスラッチに入力すると、その出力がセレクタアドレスデコーダにてデコードされ、セレクタに入力される。また、ＣＬＫ２がセンスアンプ出力ラッチに入力すると、そのデータはセレクタに入力され、上記セレクタアドレスデコーダのデコードに基づき１つのデータが選択され、出力データラッチに保持される。その後、ＣＬＫ３が出力データラッチに入力すると、出力バッファを通してチップ外部にデータが出力される。
【００３１】
図７に図５に示す第２の実施例における読み出し時の動作波形を示す。まず、チップ外部からアドレスが入力され、入力バッファを通してアドレスラッチに保持される。その後、１番目の外部クロック入力（１Ｓｔ）からｔ１７後にＣＬＫ１がアドレスラッチに入力され、アドレスデータが出力される。その出力はプリデコーダ、デコーダを通してデコードされ、そのデコードに基づきワード線が選択される。その後、メモリセルから複数のデータが読み出され、上記複数のデータはセンスアンプにて増幅され、センスアンプ出力ラッチに保持される。この間の所要時間はｔａ７１である。また、上記プリデコーダの出力の一部はセレクタアドレスとして、セレクタアドレスラッチに保持される。このとき、ＣＬＫ１のアドレスラッチ入力からの所要時間はｔａ７０である。図７では、ｔａ７０＜ｔａ７１としたが、ｔａ７０＞ｔａ７１の場合もありえる。その後、２番目の外部クロック入力（２ｎｄ）からｔ２７０後にＣＬＫ２がセレクタラッチに入力され、セレクタアドレスのプリデコード信号が出力される。その出力はセレクタアドレスデコーダでデコードされセレクタに入力される。また、２番目の外部クロック入力（２ｎｄ）からｔ２７１後（図７ではｔ２７０＜ｔ２７１としたがｔ２７０＞ｔ２７１の場合もありえる）にＣＬＫ２がセンスアンプ出力ラッチに入力され、上記複数のデータが出力される。その複数の出力は上記セレクタに入力される。その後、上記セレクタにて、上記デコード信号に基づき上記複数のデータからデータが１つ選択され、その選択されたデータが出力ラッチに保持される。この間の所要時間は、ＣＬＫ２のセレクタアドレス入力からはｔｂ７０であり、ＣＬＫ２のセンスアンプ出力ラッチ入力からはｔｂ７１である。最後に、３番目の外部クロック入力（３ｒｄ）からｔ３７後にＣＬＫ３が出力ラッチに入力され、出力データが出力される。その出力データはｔｃ７後に出力バッファを通してチップ外部に出力される。このとき、ｔ３７＋ｔｃ７  ＝  ｔａｃｋ（クロックアクセス時間）である。また、上記動作を保証するためには、ｔ１７＋ｔａ７０  ＜  ｔｃｙｃｌｅ＋ｔ２７０、  ｔ１７＋ｔａ７１  ＜  ｔｃｙｃｌｅ＋ｔ２７１、ｔ２７０＋ｔｂ７０  ＜  ｔｃｙｃｌｅ＋ｔ３７、ｔ２７１＋ｔｂ７１  ＜ｔｃｙｃｌｅ＋ｔ３７を満たさなければならない。このように、図５に示す第２の実施例の構成では、従来例と同様に３サイクル目にデータをチップ外部に出力できる。
【００３２】
図５に示す第２の実施例における書き込み時の動作波形は、第１の実施例における書き込み時の動作波形（図４）と同じである。よって、第２の実施例では、第１の実施例同様、従来例に対し、デコーダラッチを廃止して１サイクル目にワード線を選択できるようにし、書き込みデータラッチ及び制御信号ラッチを削除して１サイクル目に書き込みデータがメモリセルへ到達できるようにしたため、１サイクル目にデータを書き込むことが可能となった。よって、２サイクル目にデータを書き込む従来例に対し、書き込み時間を短縮できる。
【００３３】
図８は、本発明の同期式メモリ装置の第３の実施例である。図８は、Ｘアドレスデータを入力するためのＸアドレス入力バッファと、Ｙアドレスデータを入力するためのＹアドレス入力バッファと、上記入力バッファに保持された上記アドレスデータを第１のクロック信号（ＣＬＫ１）によって、取り込み、出力するＸアドレス入力ラッチ、Ｙアドレス入力ラッチと、上記入力ラッチからのＸ、ＹアドレスデータをプリデコードするＸ、Ｙプリデコーダと、上記Ｘ、ＹプリデコーダからのＸ、ＹプリデコードデータをデコードするＸ、Ｙデコーダと、上記Ｘ、Ｙデコーダのデコードに基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力し、また、所定の複数のメモリセルにビット線を介して書き込みデータが書き込まれるメモリセルを複数有してなるメモリセルアレーと、出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、上記センスアンプの出力をラッチするセンスアンプ出力ラッチと、上記Ｙプリデコーダの出力を第２の外部クロック（ＣＬＫ２）  によって、取り込み、出力するセレクタアドレスラッチと、上記セレクタアドレスラッチからのプリデコードデータをデコードする第１のセレクタアドレスデコーダと、上記セレクタアドレスデコーダの出力とパルス発生回路でクロック信号（ＣＬＫ０）から生成されるワンショットパルス（ＰＵＬＳＥ）のＡＮＤ論理を取りセレクタアドレスをパルス化するＡＮＤ回路と、上記センスアンプ出力ラッチの複数のデータから上記パルス化されたデコードアドレスに基づいて、１つのデータを選択するセレクタと、上記セレクタからのデータを第３のクロック信号（ＣＬＫ３）によって、取り込み、出力する出力ラッチと、上記出力ラッチからのデータを保持し、出力する出力バッファと、書き込みデータを入力するための書き込みデータ入力バッファと、上記書き込みデータ入力バッファに保持された上記書き込みデータをＣＬＫ１によって、取り込み、出力する書き込みデータ入力ラッチと、上記Ｙプリデコーダの出力をデコードする第２のセレクタアドレスデコーダと、上記書き込みデータ入力ラッチからの書き込みデータを上記第２のセレクタアドレスデコーダのデコードに基づいて、上記メモリセルアレーのメモリセルに書き込む書き込み回路と、制御信号を入力するための制御信号入力バッファと、上記制御信号入力バッファに保持された上記制御信号をＣＬＫ１によって、取り込み、出力する制御信号入力ラッチと、上記制御信号入力ラッチからの制御信号が入力され、上記書き込み回路及び上記センスアンプの制御信号を出力するＲｅａｄ／Ｗｒｉｔｅ制御回路と、外部クロック信号から各ラッチへのクロック信号（ＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３）を生成するＣＬＫ発生回路と、ＣＬＫ発生回路から出力されるクロック信号からＰＵＬＳＥを生成するパルス発生回路とから構成される。このとき、第１の外部クロックで取り込まれるＹアドレスと第２の外部クロックで取り込まれるＹアドレスが１ビット以上同じであり、そのアドレスがセレクタアドレスである場合は、図８に示す点線のように、そのアドレスをアドレスラッチに入力せずに、直接第１のセレクタアドレスデコーダに入力���てもよい。また、セレクタアドレスラッチは、第１のセレクタアドレスデコーダとセレクタの間に配置してもよく、このとき、第１、２のセレクタアドレスデコーダを共通としてもよい。また、セレクタアドレスのパルス化は、セレクタアドレスラッチとセレクタアドレスデコーダ間に実施してもよい。このとき、上記第１の外部クロックで取り込まれるＹアドレスと第２の外部クロックで取り込まれるＹアドレスが１ビット以上同じである場合は、直接第１のセレクタアドレスデコーダに入力されるアドレスに対して、Ｙアドレスラッチとセレクタアドレスデコーダ間でパルス化を実施してもよい。
【００３４】
上記構成を用いると、２ＭビットＣＭＯＳキャッシュＳＲＡＭ（×３６）において、従来例では５１２個必要であったデコーダラッチ回路が、７２個のセンスアンプ出力ラッチ回路と２個のセレクタアドレスラッチ回路で済む。つまり、ラッチ回路の数は約１／６に減る。これにより、サイクル時間を短くするためのラッチ回路の挿入によって生じるチップ面積の増大を抑えられる。また、上記構成では、従来例で必要とした書き込みデータラッチと制御信号ラッチを削除できるので、ラッチ回路数の増大を抑えられる。２ＭビットＣＭＯＳキャッシュＳＲＡＭ（×３６）では、従来例に対し、書き込みデータラッチ回路と制御信号ラッチ回路の計３７個を削除できる。
【００３５】
図９に図８に示す第３の実施例におけるアドレス、データ、クロックの流れを簡略化して示す。まず、アドレスが入力バッファを通してアドレスラッチに保持される。その後、ＣＬＫ１がアドレスラッチに入力すると、ラッチからアドレスが出力され、そのアドレスはプリデコーダ、デコーダによってデコードされる。このデコードに基づいてメモリセルが選択される。その後、選択されたメモリセルよりデータが出力され、センスアンプにて増幅される。増幅されたデータは、センスアンプ出力ラッチに保持される。また、上記プリデコーダでプリデコードされたアドレスの一部はセレクタアドレスラッチに保持される。その後、ＣＬＫ２がセレクタアドレスラッチに入力すると、その出力がセレクタアドレスデコーダにてデコードされ、パルス発生回路でクロック信号から生成されたワンショットパルス（ＰＵＬＳＥ）にてパルス化されてセレクタに入力される。その後、上記セレクタにて、上記セレクタアドレスデコーダのデコードに基づき上記センスアンプ出力ラッチのデータが１つ選択され、出力データラッチに保持される。その後、ＣＬＫ３が出力データラッチに入力すると、出力バッファを通してチップ外部にデータが出力される。
【００３６】
図１０に図８に示す第２の実施例における読み出し時の動作波形を示す。まず、チップ外部からアドレスが入力され、入力バッファを通してアドレスラッチに保持される。その後、１番目の外部クロック入力（１Ｓｔ）からｔ１１０後にＣＬＫ１がアドレスラッチに入力され、アドレスデータが出力される。その出力はプリデコーダ、デコーダを通してデコードされ、そのデコードに基づきワード線が選択される。その後、メモリセルから複数のデータが読み出され、上記複数のデータはセンスアンプにて増幅され、センスアンプ出力ラッチに保持される。この間の所要時間はｔａ１０１である。また、上記プリデコーダの出力の一部はセレクタアドレスとして、セレクタアドレスラッチに保持される。このとき、ＣＬＫ１のアドレスラッチ入力からの所要時間はｔａ１００である。図１０では、ｔａ１００＜ｔａ１０１としたが、ｔａ１００＞ｔａ１０１の場合もありえる。その後、２番目の外部クロック入力（２ｎｄ）からｔ２１００後にＣＬＫ２がセレクタアドレスラッチに入力され、その出力がセレクタアドレスデコーダでデコードされ、パルス発生回路でクロック信号から生成されたワンショットパルスにてパルス化されてセレクタに入力される。このとき、２番目の外部クロック入力（２ｎｄ）からの所要時間はｔ２１０１である。その後、セレクタにて、上記セレクタアドレスデコーダのデコードに基づき上記複数のデータから１つのデータが選択され、その選択されたデータが出力ラッチに保持される。この間の所要時間はｔｂ１０である。最後に、３番目の外部クロック入力（３ｒｄ）からｔ３１０後にＣＬＫ３が出力ラッチに入力され、出力データが出力される。その出力データはｔｃ１０後に出力バッファを通してチップ外部に出力される。このとき、ｔ３１０＋ｔｃ１０  ＝  ｔａｃｋ（クロックアクセス時間）である。また、上記動作を保証するためには、ｔ１１０＋ｔａ１００  ＜  ｔｃｙｃｌｅ＋ｔ２１００、ｔ２１０１＋ｔｂ１０  ＜  ｔｃｙｃｌｅ＋ｔ３１０を満たさなければならない。さらに、  ｔ１１０＋ｔａ１０１  ＜  ｔｃｙｃｌｅ＋ｔ２１０１として、前サイクルのデータがセレクタ次段以降に伝わらないようにするのが望ましい。このように、図８に示す第３の実施例の構成では、従来例と同様に３サイクル目にデータをチップ外部に出力できる。
【００３７】
図８に示す第３の実施例における書き込み時の動作波形は、第１の実施例における書き込み時の動作波形（図４）と同じである。よって、第３の実施例では、第１の実施例同様、従来例に対し、デコーダラッチを廃止して１サイクル目にワード線を選択できるようにし、書き込みデータラッチ及び制御信号ラッチを削除して１サイクル目に書き込みデータがメモリセルへ到達できるようにしたため、１サイクル目にデータを書き込むことが可能となった。よって、２サイクル目にデータを書き込む従来例に対し、書き込み時間を短縮できる。
【００３８】
図１１に、上記第３の実施例におけるセンスアンプ出力ラッチ回路及びセレクタ回路の１例を示す。センスアンプ出力ラッチ回路（ＬＡＴ）は、センスアンプ（ＳＡ）の出力（ＳＡＴ、ＳＡＢ）を入力とする２つのＮＡＮＤ（ＮＡ１、ＮＡ２）で構成されたフリップフロップである。また、セレクタ回路（ＳＥＬ）は、ゲートがパルス化されたセレクタアドレスデコード信号の反転信号（／ＡＳｉ）に接続され、ソースが上記センスアンプ出力ラッチの一方の出力（ＮＴ）に接続されたＰＭＯＳ（ＰＭ１）と、ゲートが／ＡＳｉに接続され、ソースが接地電位に接続され、ドレインがＰＭ１のドレイン（Ｎ０）に接続されたＮＭＯＳ（ＮＭ１）と、ゲートがＮ０に接続され、ソースが接地電位に接続され、ドレインがデータ線（ＩＯ）に接続されたＮＭＯＳ（ＮＭ２）とから構成される。また、上記データ線は、出力データラッチに接続されると共に、ゲートがデータ線プリチャージ制御信号（ＰＲ）に接続され、ソースが電源電圧（Ｖｄｄ）に接続されたＰＭＯＳ（ＰＭ２）のドレインに接続されている。
【００３９】
図１２に図１１に示す回路の動作波形を示す。１番目の外部クロック（１ｓｔ）に同期してアドレスが入力され、プリデコーダ、デコーダを通して上記アドレスがデコードされる。その後、上記デコードされたアドレスに基づいて、ワード線が選択され、メモリセルからデータが読み出される。その読み出されたデータは、センスアンプで増幅され（ＳＡＴ、ＳＡＢ）、ＬＡＴにて保持される（ＮＴ、ＮＢ）。このとき、／ＡＳｉはハイレベルであるため、ＰＭ１はオフ。よって、ＮＴ（ハイレベルとする）のデータはＮ０には伝わらない。その後、第２の外部クロックが入力され、ＣＬＫ２がセレクタアドレスラッチに入力されると、セレクタアドレスのプリデコード信号が出力される。その出力は、セレクタアドレスデコーダでデコードされ、クロック信号からパルス発生回路で生成されたワンショットパルスにてパルス化され、セレクタに入力される。その結果、／ＡＳｉがローレベルとなり、ＮＴのデータがＮ０に伝わり、ＮＭ２を駆動して、データをＩＯに伝える。このとき、ＰＲはハイレベルであるため、ＰＭ２はオフしている。よって、ＶｄｄからＰＭ２、ＮＭ２を通して接地電位へは余計な電流が流れない。その後、パルス化された／ＡＳｉはハイレベルとなり、ＰＭ１はオフ、ＮＭ１はオンして、Ｎ０はローレベルとなり、ＮＭ２はオフする。このとき、ＰＲはローレベルとなり、ＩＯはＶｄｄにプリチャージされる。この結果、各ノード（Ｎ０、ＩＯ）は次データ読み出しの初期状態となる。
【００４０】
本願発明の各実施例においては、ラッチ回路としてエッジトリガー型のラッチを用いることにより、従来技術よりもさらに高速の動作が可能となる。特に、上述の実施例においてセンスアンプ出力ラッチ回路や、出力データラッチ回路にエッジトリガー型ラッチ回路を用いることが好ましい。
【００４１】
図１７及び図１８に、エッジトリガー型ラッチ回路の例を示す。図１９にはその動作を示す。
【００４２】
図１７に示すエッジトリガー型ラッチ回路は、第１のラッチＬ１と第２のラッチを含み、それらの間にはスイッチＣが配置されている。これらスイッチや回路はＭＯＳＦＥＴ等のトランジスタで構成することができる。第１のラッチＬ１はDATANEWが入力端子に入力され、第２のラッチＬ２は出力端子にDATAOLDを出力する。
【００４３】
第１のラッチＬ１は、入力端子に接続されてDATANEWを入力するスイッチAを有しており、スイッチBはスイッチAとは逆極性を有している。スイッチBの入力端子はスイッチAの出力端子に結合されている。第１のラッチＬ１はまた、インバーターINV1を有し、インバーターINV1の入力端子はスイッチAの出力に結合されている。そして、インバーターINV3はインバーターINV1の出力を入力とし、インバーターINV3の出力はスイッチBに入力される。インバーターINV1の出力とインバーターINV3の入力はスイッチCの入力に結合されている。スイッチCの極性はスイッチBと同じである。
【００４４】
第２のラッチＬ２は、スイッチCの出力を入力とするインバーターINV2を有し、このINV2の出力は、DATAOLDの出力されるラッチＬ２の出力端子に結合される。インバーターINV2の出力はまたインバーターINV4の入力に結合されている。インバーターINV4の出力端子はスイッチDの入力端子に結合される。スイッチDの極性はスイッチAと同じとする。スイッチDの出力はインバーターINV2に入力される。
【００４５】
図１８に示すエッジトリガー型ラッチ回路の第２の例では、第１のラッチＬ１と第２のラッチＬ２を含んでいる。それらの間にはスイッチＣが配置されている。第１のラッチＬ１はDATANEWが入力端子に入力され、第２のラッチＬ２は出力端子にDATAOLDを出力する。
【００４６】
第１のラッチＬ１は、入力端子に接続されてDATANEWを入力するスイッチAを有している。第１のラッチＬ１はまた、インバーターINV1を有し、インバーターINV1の入力端子はスイッチAの出力に結合されている。そして、インバーターINV1の出力がスイッチCに入力されている。インバーターINV5は、その出力がインバーターINV1の入力に結合され、インバーターINV6の出力がインバーターINV5の入力に、インバーターINV5の出力がインバーターINV6の入力にそれぞれ結合されている。
【００４７】
第２のラッチＬ２は入力がスイッチCの出力に結合され、出力がDATAOLDを出力する出力端子に結合されたインバータINV2を有する。インバーターINV7は、その出力がインバーターINV2の入力に結合され、インバーターINV8の出力がインバーターINV7の入力に、インバーターINV7の出力がインバーターINV8の入力にそれぞれ結合されている。ここでは、スイッチAとスイッチCの極性が逆になっていることが重要である。
【００４８】
図１７の回路の動作を説明する。クロックがlowのとき、スイッチAはon状態となり、新しいデータ（DATANEW）がスイッチAの入力端子からインバーターINV1の入力端子へ伝達される。インバータINV1はDATANEWを反転し、インバータINV3の入力端子とスイッチCへこれを出力する。スイッチBがoffであることによりインバーターINV3の出力端子からのDATANEWの出力が妨げられ、スイッチCがoffであることによりインバーターINV1の出力端子から第２のラッチへのDATANEWの出力が妨げられる。スイッチDがonであることにより、インバーターINV4の出力からインバーターINV2にデータが出力されることが許容され、ラッチ２にラッチされていた一つ前のデータ（DATAOLD）がラッチ２の出力端子から出力される。
【００４９】
クロックCLKがhighの場合にはスイッチAがoffになり、インバーターINV1の入力端子に次のDATANEWが伝達されることが妨げられる。スイッチBがonであることにより、インバーターINV3の出力端子から、DATANEWがインバーターINV1の入力端子に伝達される。さらに、スイッチCがonであることによりインバーターINV1の出力端子からDATANEWがインバーターINV2の入力端子に伝達され、DATAOLDとなる。スイッチDがoffであることにより、インバーターINV4の出力端子からインバーターINV2の入力端子へのDATAOLDの伝達が阻害される。すなわち、スイッチCからインバーターINV2の入力端子に供給されたDATANEWは、次のクロックlowで第２のラッチL2にラッチされたDATAOLDとなり、これは次のタイミング（クロックhigh)で第２のラッチの出力端子に出力される。
【００５０】
図１８に記載された他のエッジトリガー型のラッチの動作も、上記とほぼ同様のものである。すなわち、クロックCLKがlowの場合、スイッチAはonであり、DATANEWはラッチ１にラッチされ、スイッチCがoffであることにより、DATANEWは第１のラッチに留め置かれる。一方、第２のラッチＬ２は出力端子にDATAOLDを出力する。クロックCLKがhighになると、スイッチAはoffであり、DATANEWはラッチ１に入力されない。そして、スイッチCはonになり、第１のラッチＬ１から第２のラッチＬ２にデータが送られる。すなわち、DATANEWが第２のラッチＬ２にラッチされる。
【００５１】
これら図１８及び図１９のエッジトリガー型のラッチにおいて重要な点は、データはクロックの立ち上がりまたは立ち下がりエッジでラッチされ（エッジトリガー）、クロックが所定のレベルに達しているタイミングでラッチされる（レベルトリガー）のではない点にある。このようなエッジトリガー型のラッチの動作方式は、特にクロックサイクルの短い装置においても、安定に動作することを可能とする。
【００５２】
以上、本発明の好適な実施の形態について説明したが、本発明は前記実施の形態に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【００５３】
【発明の効果】
前述した実施の形態から明らかなように、本発明によれば、デコーダラッチ回路を廃止し、セレクタ出力ラッチ、または、セレクタアドレスラッチ及びセンスアンプ出力ラッチを設けることにより、サイクル時間を短くするためのラッチ回路の挿入によって生じるチップ面積の増大を抑えられる。また、書き込みデータラッチと制御信号ラッチを削除することにより、１サイクル目にデータを書き込めるため、書き込み時間を短縮できる。
【図面の簡単な説明】
【図１】本発明に係る同期式メモリ装置の第１の実施の形態を示す構成図である。
【図２】第１の実施例におけるアドレス、データ、クロックの流れを簡略化した構成図である。
【図３】第１の実施例における読み出し時の動作波形である。
【図４】第１の実施例における書き込み時の動作波形である。
【図５】本発明に係る同期式メモリ装置の第２の実施の形態を示す構成図である。
【図６】第２の実施例におけるアドレス、データ、クロックの流れを簡略化した構成図である。
【図７】第２の実施例における読み出し時の動作波形である。
【図８】本発明に係る同期式メモリ装置の第３の実施の形態を示す構成図である。
【図９】第３の実施例におけるアドレス、データ、クロックの流れを簡略化した構成図である。
【図１０】第３の実施例における読み出し時の動作波形である。
【図１１】第３の実施例におけるセンスアンプ出力ラッチ回路及びセレクタ回路の一例である。
【図１２】図１１に示すセンスアンプ出力ラッチ回路及びセレクタ回路の動作波形である。
【図１３】従来例の形態を示す構成図である。
【図１４】従来例におけるアドレス、データ、クロックの流れを簡略化した構成図である。
【図１５】従来例における読み出し時の動作波形である。
【図１６】従来例における書き込み時の動作波形である。
【図１７】エッジトリガー型ラッチの回路図である。
【図１８】エッジトリガー型ラッチの他の回路図である。
【符号の説明】
ＣＬＫ０〜ＣＬＫ３…内部クロック信号、ＰＵＬＳＥ…ワンショットパルス、ＮＡ０〜ＮＡ２…ＮＡＮＤ回路、ＳＡ…センスアンプ、ＬＡＴ…センスアンプ出力ラッチ、ＳＥＬ…セレクタ、／ＡＳｉ…セレクタアドレスデコード信号の反転信号、ＰＭ１〜ＰＭ２…ＰＭＯＳトランジスタ、ＮＭ１〜ＮＭ２…ＮＭＯＳトランジスタ、ＩＯ…データ線、ＰＲ…データ線イコライズ制御信号、Ｖｄｄ…電源電圧  、ＳＡＴ、ＳＡＢ、ＮＴ、ＮＢ、Ｎ０…ノード名。
【図１】
0004045023.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
0004045023.tif 000015
【図１５】
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【図１６】
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【図１７】
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【図１８】
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