(57)【特許請求の範囲】
【請求項１】
ラインイメージセンサをその主走査ラインに交わる副走査方向に相対移動させながら該センサにより基準白板を読み取り、得た白データに基づいて該センサの読み取り出力を一定化するためのシェーディング補正用データを生成するシェーディング補正用データ生成手段を備えた画像読み取り装置であって、前記シェーディング補正用データ生成手段により生成されたシェーディング補正用データの主走査方向に並ぶ画素列における前画素のベース部分と現画素の差分値を求め、差分値が規定範囲内か否かを判断し、規定範囲以内であることを条件に、変動部分のデータ処理として、求めた差分値のみを出力するとともに、当該ベース部分がどれだけ連続しているかを示すベース連続数を１増やす処理を行い、また、規定範囲を超えることを条件に、ベース部分のデータ処理として、現画素の値をベース部分の値として出力するとともに、前画素のベース部分と現画素の差分値を０にし、かつベース連続数を初期化する処理を行うデータ圧縮手段と、前記データ圧縮手段で変動部分のデータ処理として処理された画素列のデータを記憶する変動分記憶手段と、前記データ圧縮手段でベース部分のデータ処理として処理された画素列のデータを記憶するベース分記憶手段と、前記変動分記憶手段及びベース分記憶手段からデータを読み出し、シェーディング補正用データを復元するデータ伸張手段を備えたことを特徴とする画像読み取り装置。
【請求項２】
請求項１に記載された画像読み取り装置において、前記ラインイメージセンサにより基準白板を複数ラインにわたり読み取り、前記シェーディング補正用データ生成手段は、読み取った現ラインの白データと前記データ伸張手段により復元した前ラインのシェーディング補正用データに基づいて現ラインのシェーディング補正用データを演算する手段によりシェーディング補正用データを生成することを特徴とする画像読み取り装置。
【請求項３】
請求項１又は２に記載された画像読み取り装置において、前記ベース分記憶手段が、複数系統のＦＩＦＯを持ち、該ＦＩＦＯを順次動作させるようにした記憶手段であることを特徴とする画像読み取り装置。
【請求項４】
請求項１又は２に記載された画像読み取り装置において、前記ベース分記憶手段が、連続したアドレスをループ状に動作させる１系統の記憶手段であることを特徴とする画像読み取り装置。
【請求項５】
請求項１乃至４のいずれかに記載された画像読み取り装置において、前記データ圧縮手段が、読み取りデータの系統に応じて系統毎に分割・圧縮処理を行う手段であることを特徴とする画像読み取り装置。
【請求項６】
請求項１乃至５のいずれかに記載された画像読み取り装置と、画像読み取り装置から出力される画像データに基づいて画像を形成する手段を備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、原稿からイメージセンサにより画像を読み取る画像読み取り装置、及び該画像読み取り装置から出力される画像データをもとに画像を形成する複写機等の画像形成装置に関し、より詳細には、読み取り画像データ出力を補正するシェーディング補正用データの生成に用いる記憶手段の小規模化を図った前記画像読み取り装置及び画像形成装置に関する。
【０００２】
【従来の技術】
現在普及しているデジタル複写機、スキャナ等に装備される画像読み取り装置においては、ランプにより照明された原稿に対しＣＣＤラインセンサ（或いはセンサが受け取る原稿画像）をその主走査ラインに交わる副走査方向に相対移動させ、２次元走査することにより原稿全面の読み取りを行う方法が採用されている。  このような方法で原稿を読み取るときに、経時的に照明条件等が変動するために、ラインセンサの出力にこの変動による誤差分が含まれる。この誤差は、通常、原稿の読み取りを行う前に、所定の場所に設置された基準体（基準白板）を原稿におけると同様の動作により読み取り、検出された白データ（基準白板読み取りデータ）に基づいて画素毎の補正値を持つシェーディングデータを生成し、このデータを用いて適正な画像データの出力を確保している。
【０００３】
ここで、かかるシェーディングデータの生成を行うために採用されている従来技術について述べる。
図１７は、従来のシェーディングデータの生成回路の一例を示す。
図１７に示した例は、シェーディングデータの生成演算を１／４重加算、即ち、現ラインのデータを１／４の重みで前ラインのデータに加算するという方法により行うもので、次の演算式に従いその出力を行う。
基準白板１ライン目：Ｄｓ＝３×Ｄ０／４
基準白板２ライン目：Ｄｓ＝（３×Ｄｓ’＋Ｄｎ）／４
ここに、Ｄｎ：ｎ＋１ライン目の該当画素データ
Ｄｓ：生成されたシェーディングデータ
Ｄｓ’：前ラインで生成されたシェーディングデータ
上記の１／４重加算の演算を行うために、図１７に示すように、２つのセレクタＳＥＬ(1)１，ＳＥＬ(2)２、乗算器３、加算器４、ＦＩＦＯ５をシェーディングデータの生成回路に備え、その入力としては、黒レベルが００ｈに補正された８ビットの画像データＤｉｎとともに、Ｄｉｎをラッチする為の画素クロックＳＣＬＫ、ＦＩＦＯ５のリードデータのアドレスを初期化するＸＲＲＳＴ信号、ＦＩＦＯ５へのデータ書込みのアドレスを初期化するＸＷＲＳＴ信号、シェーディングデータ生成領域の最初のラインを示すＸＳＨ１ＳＴ信号が入力される。
【０００４】
図１８は、動作に関係する信号のタイムチャートを示し、（Ａ）はシェーディングデータ生成領域を示すＳＨＧＴ信号と上記した各入力信号、（Ｂ）は時間を拡大して示すＸＲＲＳＴ信号・ＸＷＲＳＴ信号、ＳＣＬＫ、Ｄｉｎ、ＦＩＦＯ５にアクセスする読み出しデータＤｒ、書き込みデータＤｗのタイムチャートを示す。
図１８に示すように、ＸＲＲＳＴは１ラインの画像データ中、有効画素を除く領域でアクティブ（“Ｌ”）であり、ＸＷＲＳＴはＳＨＧＴが“Ｈ”の間はＸＲＲＳＴと同じであるが、ＳＨＧＴが“Ｌ”の間は“Ｌ”である（つまり、ＳＨＧＴとＸＲＲＳＴの論理積を取った信号）。
また、ＸＳＨ１ＳＴはＳＨＧＴが“Ｈ”となる最初の１ラインの有効画素領域のみ“Ｌ”の信号である。
【０００５】
以下に、図１７のシェーディングデータの生成回路の動作を図１８を参照して、説明する。
最初、ＳＨＧＴが“Ｌ”の領域では、Ｄｉｎはシェーディングデータ生成領域以外の画像データとなっている。この時，ＸＲＲＳＴが入力されているので、ＦＩＦＯ５からは１ライン中の有効画素領域で画素位置に応じたアドレスのＦＩＦＯ５のデータＤｒが読み出されている（ＦＩＦＯ５から読み出されるデータは前回スキャン時のシェーディングデータである）。また、ＸＷＲＳＴは“Ｌ”であるので、ＦＩＦＯ５に加算器（ＡＤＤ）４の出力データは書き込まれない。
次に、ＳＨＧＴが“Ｈ”となった最初の１ラインでは、ＸＳＨ１ＳＴが入力されているので、セレクタＳＥＬ(1)１，ＳＥＬ(2)２のｓｅｌ  ａ端子は、“Ｌ”となり、ＳＥＬ(1)１の出力はＤｉｎとなり、ＳＥＬ(2)２の出力は“００ｈ”となる。この時、乗算器（ＭＵＬＴ）３の出力は、
Ｄｉｎ×０３ｈ
となり、加算器（ＡＤＤ）４の出力は加算結果の上位８ｂｉｔが出力されるので、
（Ｄｉｎ×０３ｈ＋００ｈ）／４
となる。この結果が、画素毎のシェーディングデータとしてＦＩＦＯ５の該当アドレスに書き込む。
【０００６】
次のライン以降は、ＸＳＨ１ＳＴは常に“Ｈ”なので、セレクタＳＥＬ(1)１は１ライン目のときと切り替えて、その出力をＦＩＦＯ５のＤｒ（前ラインで演算されたシェーディングデータ）とし、乗算器（ＭＵＬＴ）３出力では、
Ｄｓ’×０３ｈ
となり、セレクタＳＥＬ(2)２１ライン目のときと切り替えて、その出力をＤｉｎとするので、加算器（ＡＤＤ）４の出力は、
（Ｄｓ’×０３ｈ＋Ｄｉｎ）／４
となり、１ライン目と同様に画素毎のシェーディングデータとしてＦＩＦＯ５の該当アドレスに書き込む。この操作をシェーディングデータの生成領域として設定されたＳＨＧＴ“Ｈ”期間、継続して行う（図１８（Ｂ）参照）。
次に、ＳＨＧＴが“Ｌ”となると、上記と同様に演算自体は行うが、ＸＷＲＳＴが“Ｌ”であるので、ＦＩＦＯ５への書込みは行わず、ＳＨＧＴが“Ｈ”の間の最後のラインで生成されたシェーディングデータがＦＩＦＯ５より読み出され、シェーディング補正処理のために使用される。
このように、この従来例では、各画素のシェーディングデータをＦＩＦＯ５に保存しているので、全有効画素数に応じたＦＩＦＯのワード長が必要となる。例えば、６００ｄｐｉで１２インチ幅を１画素当たり８ｂｉｔで読みこむ場合、有効画素数は７２００画素となり、７２００バイト（＝７２００×８ｂｉｔ＝５７６００ｂｉｔ）のＦＩＦＯが必要となる。
【０００７】
【発明が解決しようとする課題】
ところで、上記したシェーディング補正の機能は、従来のデジタル複写機においては、本体側に置かれた大規模な画像処理用ＩＣの中に組み込まれており、この機能を実現する為に必要な記憶手段等にかかるコストはあまり顕在化していなかった。
しかしながら、デジタル複写機のユニットのモジュール化を考えた場合、スキャナユニットの中にシェーディング補正機能やスキャナガンマ補正機能等を持ち、スキャナユニットとしてある決まった出力特性を持つようにすることがユニットの究極的な形態として必要とされ、ユニット内でこうした機能を実現しようとすると、これまでユニットには上記画像処理ＩＣの様な大規模ＩＣを持っていなかったために、小規模のＩＣにこれらの機能を追加して組み込むことになって、直ちに組み込む機能の規模がコストに影響してしまう。
本発明は、従来の画像読み取り装置における上記した問題点に鑑みてなされたもので、その目的は、大容量の記憶手段を持つ大規模ＩＣを用いて行っていた従来のシェーディングデータ生成手段の小規模化を図り、小規模ＩＣにシェーディングデータ生成機能を組み込む場合のコスト上昇を押えることを可能にする画像読み取り装置（例えば、スキャナ等）及び該画像読み取り装置を備えた画像形成装置（複写機、ファクシミリ等）を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１の発明は、ラインイメージセンサをその主走査ラインに交わる副走査方向に相対移動させながら該センサにより基準白板を読み取り、得た白データに基づいて該センサの読み取り出力を一定化するためのシェーディング補正用データを生成するシェーディング補正用データ生成手段を備えた画像読み取り装置であって、前記シェーディング補正用データ生成手段により生成されたシェーディング補正用データの主走査方向に並ぶ画素列における前画素のベース部分と現画素の差分値を求め、差分値が規定範囲内か否かを判断し、規定範囲以内であることを条件に、変動部分のデータ処理として、求めた差分値のみを出力するとともに、当該ベース部分がどれだけ連続しているかを示すベース連続数を１増やす処理を行い、また、規定範囲を超えることを条件に、ベース部分のデータ処理として、現画素の値をベース部分の値として出力するとともに、前画素のベース部分と現画素の差分値を０にし、かつベース連続数を初期化する処理を行うデータ圧縮手段と、前記データ圧縮手段で変動部分のデータ処理として処理された画素列のデータを記憶する変動分記憶手段と、前記データ圧縮手段でベース部分のデータ処理として処理された画素列のデータを記憶するベース分記憶手段と、前記変動分記憶手段及びベース分記憶手段からデータを読み出し、シェーディング補正用データを復元するデータ伸張手段を備えたことを特徴とする画像読み取り装置である。
【０００９】
請求項２の発明は、請求項１に記載された画像読み取り装置において、前記ラインイメージセンサにより基準白板を複数ラインにわたり読み取り、前記シェーディング補正用データ生成手段は、読み取った現ラインの白データと前記データ伸張手段により復元した前ラインのシェーディング補正用データに基づいて現ラインのシェーディング補正用データを演算する手段によりシェーディング補正用データを生成することを特徴とする画像読み取り装置である。
【００１０】
請求項３の発明は、請求項１又は２に記載された画像読み取り装置において、前記ベース分記憶手段が、複数系統のＦＩＦＯを持ち、該ＦＩＦＯを順次動作させるようにした記憶手段であることを特徴とするものである。
【００１１】
請求項４の発明は、請求項１又は２に記載された画像読み取り装置において、前記ベース分記憶手段が、連続したアドレスをループ状に動作させる１系統の記憶手段であることを特徴とするものである。
【００１２】
請求項５の発明は、請求項１乃至４のいずれかに記載された画像読み取り装置において、前記データ圧縮手段が、読み取りデータの系統に応じて系統毎に分割・圧縮処理を行う手段であることを特徴とするものである。
【００１３】
請求項６の発明は、請求項１乃至５のいずれかに記載された画像読み取り装置と、画像読み取り装置から出力される画像データに基づいて画像を形成する手段を備えたことを特徴とする画像形成装置である。
【００１４】
【発明の実施の形態】
本発明の画像読み取り装置及び画像形成装置を添付する図面とともに示す以下の実施例に基づき説明する。
下記に実施例として示す画像読み取り装置は、単体のイメージスキャナ等の読み取り装置として構成し得るが、原稿画像の読み取り出力を画像を形成するための書き込み信号等に利用して、画像を再生するデジタル複写機、ファクシミリ等の画像形成装置の読み取り部にも用いることが可能である。
そこで、先ず、本発明に係わる画像読み取り装置を読み取り部に装備した画像形成装置としてのＤＰＰＣ（Digital Plane Paper Copy-machine、所謂、デジタル複写機）について説明する。
図１は、本発明の実施例に係わるＤＰＰＣの構成を概略図として示す。
本実施例のＤＰＰＣの構造を図１を参照して説明すると、図示のＤＰＰＣは、大きくは自動原稿搬送装置（ＡＤＦ）３４と、画像読み取り装置３５と、画像形成部５０と、操作部（図示せず）とからなる。
ＡＤＦ３４は、原稿載置台３０と反転トレイ３１とＡＲＤＦ駆動モータ３２を備え、複写原稿を読み取り位置を経由して搬送・排紙する操作を行う。
画像読み取り装置３５は、キャリッジ上に露光ランプ６１とミラー群６２を備えた走査系６３と受光部（結像レンズ、受光素子としてのイメージセンサ、センサ出力を処理する回路基板等からなる）６０とスキャナ駆動モータ３３を備え、ＡＤＦ３４を用いて原稿を搬送するシートスルー方式と、プラテンに載置された原稿を走査するスキャナ移動方式の２方式に対応する読み取りを行う。
【００１５】
画像形成部５０は、転写紙を排紙する機内排紙部３６と、原稿画像データ等により駆動されるレーザダイオード３８からのレーザを反射するポリゴンモータ及びミラー３７と、レーザを発光するレーザダイオード３８と、レーザ書き込みによる静電潜像を形成する感光体ドラム３９と、レジストローラ４０と、転写紙を手差しで給紙する場合に開く手差しドア４１と、転写紙上のトナーを転写紙に定着させるための定着ユニット４２と、第１の給紙カセット４４及び第２の給紙カセット４５に格納された転写紙を給紙する給紙コロ４３と、転写紙を格納する第１の給紙カセット４４及び第２の給紙カセット４５と、給紙コロ４３により給紙された転写紙を搬送する搬送コロ４６と、排出転写紙を直接排出する際に開く排紙カバー４７と、排紙カバー４７もしくは機内排紙部３６のどちらかに転写紙の排出を切り換える切り替え手段４８と、転写紙を構内排紙部３６に搬送する搬送コロ４９とを備え、転写紙を操作し、画像形成を行う。
操作部は、ＤＰＰＣの種々の動作を設定するためにオペレータによるキー等の操作入力を受け付け、又機械の動作状態をオペレータに知らせる機能を果たす。
【００１６】
次に、本発明の画像読み取り装置に係わる実施例を説明する。なお、以下に示す実施例は、単体のイメージスキャナー等の読み取り装置として構成し得るが、上記したように、原稿画像の読み取り出力を画像を形成するための書き込み信号等に利用して、画像を再生するデジタル複写機、ファクシミリ等の画像形成装置の読み取り部に装備することが可能である。
図２は、本実施例の画像読み取り装置の構成の概略を示す図である。
図２において、１１は読み取り原稿、１２は原稿台としてのコンタクトガラス、Ｃ１は露光ランプ１３と第１ミラー１４を一体化して有し、読み取り走査を行う第１キヤリッジ、Ｃ２は第２ミラー１５と第３ミラー１６を一体化して有し、第１キャリッジＣ１からの原稿露光部の像を受光部に導く第２キャリッジである。
受光部は、結像レンズ１７、受光素子としてのラインイメージセンサ１８、センサ出力を処理する回路基板（図示せず）等からなり、この回路基板には、後記するシェーディングデータを生成するための機能を実現する手段を備える。
読み取り時に、第１キヤリッジＣ１を図示の矢印Ａ方向に移動させ、原稿を露光走査し、原稿露光部からの反射光を第１〜３ミラー１４，１５，１６により受光部に伝達する。この時、光路長を一定にするように第２キヤリッジＣ２を図示の矢印Ａ′方向に移動させる。走査された原稿露光部は、受光部の結像レンズ１７により受光素子を有するイメージセンサ１８の受光面に結像され、光電変換された後、画像信号として出力される。
また、光電変換後の画像信号にシェーディング補正等の補正を施した後、所定の原稿読み取り出力として、その画像信号を次の画像処理部（図示せず）へ送出し、そこで画像形成データを作成する処理に用いる。シェーディング補正は、スキャナ動作により基準白板２０を読み取り、得た出力（白）画像をもとにシェーディングデータを生成し（詳細は後述）、これを読み取り画像信号の補正に用いる。
【００１７】
次に、上記した画像読み取り装置のシェーディングデータの生成回路に係わる実施例を説明する。
本発明は、シェーディングデータ生成回路をイメージセンサの全画素を記憶する容量を用意した従来技術よりも小規模の記憶容量により生成を可能とする方式を採用して構成するもので、記憶容量の小規模化は、記憶部に保存するデータの圧縮による。
データを圧縮するために、本発明では、作成されたシェーディングデータをベース部分と変動部分に分割し、ベース部分を複数画素にわたり共通化する。こうすることにより、画素毎に完全なデータを保存していた従来のデータ量を縮小することを可能にする。このために、データの記憶手段として、新たにベース分記憶部と変動部記憶部を用意するとともに、データ圧縮部、データ伸張部及びこれら各部を制御するための制御部を新たな構成要素として回路を構成する。
【００１８】
図３は、シェーディングデータの生成回路の第１の実施例を示すブロック図である。図３に示すように、回路への入力は、シェーディング（ＳＨ）データを演算するＳＨ演算部２００へ入力する基準白板２０を読み取り画像Ｄｉｎと、この回路の動作を制御する制御部１００へ入力するタイミング信号であり、出力は、Ｄｓ伸張部６００から出力する保存されたＳＨデータの再生信号Ｄｓである。また、図３の回路は、回路要素として制御部１００の制御下に、Ｄｓ’圧縮部５００、変動分記憶部３００、ベース分記憶部４００を有する。
【００１９】
この回路の各部の機能とともに、回路の動作を説明すると、読み取られた画像データＤｉｎはＳＨ演算部２００に入力される。一方、Ｄｓ伸張部６００では、前ラインの処理で、圧縮して記憶されているＳＨのベース分データＤｂと変動分データＤｖから前ラインの該当画素のＳＨデータを再生し、ＳＨ演算部２００に出力する。ＳＨ演算部２００では規定の演算式（例えば、従来例に示したような重加算による）に従い現ライン・現画素のＳＨデータＤｓ’を生成し、Ｄｓ’圧縮部５００に出力する。
Ｄｓ’圧縮部５００では、主走査方向に並ぶ画素の前画素のベース分Ｄｂと現画素のＤｓ’との差分Ｄｖを求め、Ｄｖが規定範囲内にあれば、Ｄｖを変動分記憶部３００に書きこむと共にベース連続数Ｎｂに“１”加える。また、差分Ｄｖが規定範囲を超える場合は、現在のＤｂとＮｂをベース分記憶部４００に書きこむ、即ち、Ｄｂ＝Ｄｓ’と同時にＮｂを初期化するとともに、Ｄｖは“０”を書きこむ。
Ｄｓ伸張部６００は、変動分記憶部３００からは差分Ｄｖ、ベース分記憶部４００からはＤｂ・Ｎｂを読み込み、ＳＨデータＤｓ＝Ｄｖ＋Ｄｂとして出力すると共に、同じＤｂを適用した画素数をカウントし、Ｎｂで示される画素数にＤｂを適用したら、次に新しいＤｂ・Ｎｂをベース分記憶部４００から読みこむ。
なお、ブロックの各部の動作タイミングは、入力されたタイミング信号を基に制御部１００でコントロールされる。
【００２０】
第２の実施例として、第１の実施例におけるベース分記憶部を２バンク構成にした例により、シェーディングデータ生成回路をより詳細に説明する。
図４は、シェーディングデータ生成回路の第２の実施例を示すブロック図である。図４はベース分記憶部４００をバンク(0)とバンク(1)の２バンク構成としている。ここでは、各バンクをＦＩＦＯにより構成するとともに、画像データに対して画素毎にバンクを交互にアクセスするような方法で使用することにより、処理の高速化を図るとともに、奇数、偶数画素データを分離し、それぞれのバンクを奇数、偶数画素用として利用することも可能になる。
なお、図４に示す回路は、２バンク構成と、各部への制御（タイミング）信号、信号端子が詳細に示されている以外、図３の回路と基本的に変わりがない。
図４に示した回路の要部の構成を、以下に示す図５〜１２に基づいてさらに詳細に説明する。
図５は、図４に示す制御部１００の詳細回路を示す。
制御部１００は、回路要素として、ＡＮＤ回路（ＡＮＤ(1),(2),(3)）１０１，１０５，１０９、Ｄ−フリップフロップ（Ｄ−ＦＦ(1),(2),(3),(4)）１０２，１０３，１０４，１１１、カウンタ（ＣＵＮＴ(1),(2)）１０６，１０７、インバータ（ＩＮＶ(1),(2)）１０８，１１０を有し、図５に示すように構成する。
【００２１】
図６は、制御部１００に関係する信号（図５中に記す）のタイミングチャートを示す。なお、図６中の（Ｂ）は、（Ａ）に比べて、時間を拡大して示す。
制御部１００への入力信号は、ＳＨＧＴ、ＬＳＹＮＣ、ＳＣＬＫ信号で、これらは、
ＳＨＧＴ：“Ｈ”で基準白板の有効な領域を示す。この信号が“Ｈ”の期間にＳＨデータを生成する。ここでは、６走査ライン分を有効領域としている。
ＬＳＹＮＣ：１ラインの先頭に発生するライン同期信号を示す。
ＳＣＬＫ：画素クロックを示す。
制御部１００からの出力信号は、ＢＥＮ、ＢＥＮＢ、ＳＨ１ＳＴ、ＬＧＡＴＥ、ＬＧ＿Ｄ１で、これらは、
ＢＥＮ：バンク切換え信号を示す。ＳＨＧＴ“Ｈ”期間でトグルし、ＳＨＧＴが“Ｌ”となる直前の状態を次にＳＨＧＴが“Ｈ”となるまで保持する。
ＢＥＮＢ：ＢＥＮの反転信号を示す。
ＳＨ１ＳＴ：ＳＨＧＴが“Ｈ”となった直後の１ラインのみ“Ｈ”となる信号を示す。
ＬＧＡＴＥ：ＬＳＹＮＣを基準に１ライン中の有効画素領域を示す信号を示す。
ＬＧ＿Ｄ１：ＬＧＡＴＥを１画素分遅らした信号を示す。
【００２２】
図７は、図４に示すＤｓ’圧縮部５００の詳細回路を示す。
Ｄｓ’圧縮部５００は、回路要素として、減算器（ＳＵＢ（Ａ−Ｂ））５０１、ＡＮＤ回路（ＡＮＤ(1),(2),(3),(4)）５０４，５０５，５０２，５０９、ノア回路（ＮＯＲ）５０３、インバータ（ＩＮＶ(1)）５０６、オア回路（ＯＲ）５０７、ラッチ（ＬＡＴＣＨ）５０８、カウンタ（ＣＵＮＴ）５１０を有し、図７に示すように構成する。なお、図７に示す例は、Ｄｓ’・Ｄｂ・Ｎｂ：各８ビット、Ｄｖ：４ビットの例を示す。
Ｄｓ’圧縮部５００への入力信号は、Ｄｓ’、ＳＣＬＫ、ｅｎで、これらは、
Ｄｓ’：生成されたＳＨデータを示す。
ＳＣＬＫ：画素クロックを示す。
ｅｎ：圧縮動作許可信号（ｅｎが“Ｌ”の間ｗｅｎも“Ｌ”となる）を示す。
Ｄｓ’圧縮部５００からの出力信号は、Ｄｖ、ｗｅｎ、Ｄｂ、Ｎｂで、これらは、
Ｄｖ：変動分データ（Ｄｓ’−Ｄｂ）を示す。
ｗｅｎ：ベース分記憶許可信号を示す。
Ｄｂ：ベース部分のデータを示す。
Ｎｂ：Ｄｂ連続数−１を示す。
【００２３】
Ｄｓ’圧縮部５００の動作は、減算器（ＳＵＢ（Ａ−Ｂ））５０１でＤｓ’−Ｄｂを行い、その結果が下位４ｂｉｔに入っているかをＮＯＲ５０３、ＡＮＤ(1),(2)５０４，５０５で判断し、下位４ｂｉｔに入っていれば（ＡＮＤ(2)５０５の出力“Ｌ”）、カウンタ（ＣＵＮＴ）５１０を１進める。
又、下位４ｂｉｔに入っていなければ（ＡＮＤ(2)５０５の出力“Ｈ”）、オア回路（ＯＲ）５０７の出力であるｗｅｎを“Ｈ”とし、ベース分記憶部４００への書込みを許可する。さらに、ＡＮＤ(2)５０５の出力“Ｈ”で、ラッチ（ＬＡＴＣＨ）５０８をイネーブルとし、Ｄｂ＝Ｄｓ’にすると同時に、カウンタ（ＣＵＮＴ）５１０をゼロにクリアする。この時、出力“Ｌ”のインバータ（ＩＮＶ(1)）５０６を入力とするＡＮＤ(3)５０２によりＤｖは“０”が出力される。なお、ＮｂはＤｂを適用した画素数−１の値が入る。
図８は、Ｄｓ’圧縮部５００に関係する信号（図７中に記す）のタイミングチャートを示す。図８中の（Ａ）は、生成されたＳＨデータＤｓ’の画素単位のデータの変動が大きく頻繁にベース部分のデータＤｂを変化させている例であり同図中の（Ｂ）は、Ｄｓ’の変動が小さく、Ｎｂが２５５となった場合を示している。（Ｂ）の例では、２５５となった場合に強制的にｗｅｎを“Ｈ”とし、ベース分記憶部４００への書込みを行うようにしている。なお、図８の各データの線図に付随して付けられた数字はデータ値を例示するものである。
また、上記実施例では触れなかったが、このＳＨデータ生成回路に入力されてくる画像データが、イメージセンサからＡＤ変換までのいわゆるアナログ系の処理を奇数、偶数画素の２系統に分けて行われたものである場合に、このような入力画像データに対しては、系統毎に分割して上記したＤｓ’圧縮部５００のベース部分と変動部分の分割、ベース部分の圧縮処理を行うことを可能にするようにＤｓ’圧縮部５００を構成にする。このようにすれば、奇数、偶数画素のレベル差により、奇数、偶数画素系統の分割処理を行わない場合に起きる圧縮率の低下を回避することが可能になる。
【００２４】
図９は、図４に示すＤｓ伸張部６００の詳細回路を示す。
Ｄｓ伸張部６００は、回路要素として、加算器（ＡＤＤ）６０１、カウンタ（ＣＵＮＴ）６０２、減算器（ＳＵＢ（Ａ−Ｂ））６０３、ノア回路（ＮＯＲ）６０４を有し、図９に示すように構成する。
Ｄｓ伸張部６００への入力信号は、Ｄｖ、Ｄｂ、Ｎｂ、ＳＣＬＫ、ｅｎで、これらは、
Ｄｖ：変動分データ（Ｄｓ’−Ｄｂ）を示す。
Ｄｂ：ベース部分のデータを示す。
Ｎｂ：Ｄｂ連続数−１を示す。
ＳＣＬＫ：画素クロックを示す。
ｅｎ：圧縮動作許可信号（ｅｎが“Ｌ”の間ｗｅｎも“Ｌ”となる）を示す。
Ｄｓ伸張部６００からの出力信号は、Ｄｓ、ｒｅｎで、これらは、
ｒｅｎ：ベース分読み出し許可信号を示す。
Ｄｓ：再生されたＳＨデータを示す。
Ｄｓ伸張部６００の動作は、変動分記憶部３００から読み出したＤｖとベース分記憶部４００から読み出したＤｂを加算器（ＡＤＤ）６０１で加算し、Ｄｓとして出力する。
また、Ｄｂ適用画素数カウンタ（ＣＵＮＴ）６０２はＤｂ・Ｎｂ読み出し時にクリアされ、画素毎にカウントアップして行く。カウンタ（ＣＵＮＴ）６０２の出力とＮｂが等しくなったら、減算器（ＳＵＢ（Ａ−Ｂ））６０３の出力を受けるノア回路（ＮＯＲ）６０４の出力であるｒｅｎを“Ｈ”とし、カウンタ（ＣＵＮＴ）６０２のクリアと新しいＤｂ・Ｎｂの読み出しを行う。
図１０は、Ｄｓ伸張部６００に関係する信号（図９中に記す）のタイミングチャートを示す。なお、図１０の各データの線図に付随して付けられた数字はデータ値を例示するものである。
【００２５】
図１１は、図４に示すベース分記憶部４００の詳細回路を示す。
ベース分記憶部４００は、回路要素として、セレクタ（ＳＥＬ）４０１、記憶手段（バンク(0),(1)）４０２，４０３、ＡＮＤ回路（ＡＮＤ(1),(2),(3)）４０９，４１０，４０４、インバータ（ＩＮＶ(1),(2)）４０５，４１３、オア回路（ＯＲ(1),(2),(3)）４０７，４０８，４０６、ナンド回路（ＮＡＮＤ(1),(2)）４１１，４１２を有し、図１１に示すように構成する。
ベース分記憶部４００への入力信号は、ｘｗｓｔ、Ｄｗｂ、Ｄｗｎ、ｗｃｋ、ｗｂ、ｗｅｎ、ｒｃｋ、ｒｂ、ｒｅｎで、これらは、
ｘｗｓｔ：ライトアドレスリセット信号を示す。
Ｄｗｂ：ベース部分書き込みデータを示す。
Ｄｗｎ：Ｄｂ連続数−１書き込みデータを示す。
ｗｃｋ：書き込みクロックを示す。
ｗｂ：ライトバンク指定信号を示す。
ｗｅｎ：ベース分記憶許可信号を示す。
ｒｃｋ：読み出しクロックを示す。
ｒｂ：リードバンク指定信号を示す。
ｒｅｎ：ベース分読み出し許可信号を示す。
ベース分記憶部４００からの出力信号は、Ｄｒｂ、Ｄｒｎで、これらは、
Ｄｒｂ：ベース部分読み出しデータを示す。
Ｄｒｎ：Ｄｂ連続数−１読み出しデータを示す。
【００２６】
図１２は、ベース分記憶部４００に関係する信号（図１１中に記す）のタイミングチャートを示す。なお、図１２の各データの線図に付随して付けられた数字はデータ値を例示するものである。
図１１、図１２を参照すると、ベース分記憶部４００の書き込み動作は、この例では２バイト（１６ｂｉｔ）構成の書込みデータであり、書き込みデータの下位バイト（Ｄｗ０〜７）にベース分（Ｄｗｂ）を割り振り、上位バイト（Ｄｗ８〜１５）にＤｂ連続数（Ｄｗｎ）を割り振る。書き込みデータは、バンク(0)４０２、バンク(1)４０３の両方の入力端子Ｄｗへの接続を通して入力可能とされる。
バンクへの書き込み制御は、各バンクの書き込みクロックｗｃｋの制御で行われる。ｗｂが“Ｌ”の場合（図１２（Ａ）はこの場合を示す）、ｗｅｎ“Ｈ”又はｘｗｒｓｔ“Ｌ”の時（この時には、バンク(0),(1)とも、ｗｃｋがそのまま入る）に、バンク(0)４０２にはｗｃｋが入力される。又、ｗｂ“Ｈ”ではバンク(1)４０３にｗｃｋが入力される。
バンクからの読み出し制御は、バンク(0),(1)同時に行われ、ｘｒｒｓｔ“Ｌ”又はｒｅｎ“Ｈ”で読み出される（図１２（Ｂ）参照、図示はｗｂが“Ｌ”の場合を示す）。なお、セレクタ（ＳＥＬ）４０１により出力を選択し、ＳＥＬ４０１に入力されるｒｂ信号が“Ｌ”では、バンク(0)４０２が、又、“Ｈ”ではバンク(1)４０３が、Ｄｒｂ（Ｄｒ０〜７）、Ｄｒｎ（Ｄｒ８〜１５）として出力される。
【００２７】
ここで、上記第２の実施例（図４〜１２）に示した２バンク構成のシェーディングデータ生成回路によるデータ生成手順を図１３に示すフローチャートに従い説明する。
このフローは、画像読み取り装置内に設けたスキャナ動作を制御するためのコントローラにより実行する。
装置の電源投入時にフローを開始し、先ず、初期設定として、ベース分記憶部４００のバンク(0)４０２、バンク(1)４０３を指定するために、リードバンク指定信号ｒｂ＝０，ライトバンク指定信号ｗｂ＝１、或いはｒｂ＝１，ｗｂ＝０とする（Ｓ１３１）。
キャリッジＣ１，Ｃ２を移動（副走査）させ、基準白板２０を読み取る領域に入ったか否かをチェックする（Ｓ１３２）。基準白板領域に入ったことを確認した（Ｓ１３２−YES）後、読み取ったデータが基準白板２０の有効画素領域の画像データであるか否かをチェックし（Ｓ１３５）、有効範囲内の画素データについて処理を行うようにするが、その前に、リード・ライトバンクの入れ替え、即ち、ｒｂ⇔ｗｂを行い（Ｓ１３３）、又、ベース分記憶部４００における有効画素カウンタ、リードベースカウンタ、ライトベースカウンタの各カウンタを初期化、即ち、ｐｉｘ＝ｒｂｃ＝ｗｂｃ＝０とする（Ｓ１３４）。
【００２８】
次に、ラインにおける有効画素領域内の所定ラインにわたり入力される画像データについて、各ラインのシェーディング（ＳＨ）補正データをＳＨ演算部２００により算出し、ベースＤｂ（ｒｂ、ｒｂｃ）の連続数：Ｎｂ（ｒｂ、ｒｂｃ）を−１する（Ｓ１３６）。
ここで行うＳＨ補正データの算出は、ｐｉｘ画素の画像データ：Ｄｉｎ(ｐｉｘ)とすると、
１ライン目のＳＨ補正データ：Ｄｓは、
Ｄｓ＝３×Ｄｉｎ(ｐｉｘ)／４
２ライン目以降のＳＨ補正データ：Ｄｓは、
Ｄｓ＝（３×Ｄｓ’＋Ｄｉｎ(ｐｉｘ)）／４
により求める。なお、上記式中、前ラインのＳＨ補正データ：Ｄｓ’＝Ｄｂ（ｒｂ，ｒｂｃ）＋Ｄｖ（ｐｉｘ）、但し、Ｄｂ（ｒｂ，ｒｂｃ）：前ラインのＳＨ補正データのベース分、Ｄｖ（ｐｉｘ）：前ラインのＳＨ補正データの変動分である。
この後、Ｓ１３６でベースＤｂ（ｒｂ、ｒｂｃ）の連続数を−１した後の連続数が０であるか否か、即ちＮｂ（ｒｂ、ｒｂｃ）＝０をチェックし、０の場合、Ｄｂ（ｒｂ，ｒｂｃ）を使う画素が無くなったため、リードベースカウンタを１進める、つまりｒｂｃ＝ｒｂｃ＋１とする。なお、０ではない場合、Ｓ１３８をパスさせる。
【００２９】
次いで、Ｄｓの変動分（前画素のベース分との差）が規定の範囲内であるか否かをチェックする（Ｓ１３９）。ここでは、−８〜７の範囲内であるか、即ち−８≦Ｄｓ−Ｄｂ（ｗｂ，ｗｂｃ）＜８を判断し、範囲外である場合、ｗｂｃを１進めるために、ｗｂｃ＝ｗｂｃ＋１とし、ベースの連続数を０に初期化するために、Ｎｂ（ｗｂ，ｗｂｃ）＝０とし、ベースをシェーディングデータとするために、Ｄｂ（ｗｂ，ｗｂｃ）＝Ｄｓとして、ベース分記憶部４００に記憶させる（Ｓ１４０）。
Ｓ１３９で変動分Ｄｓ−Ｄｂ（ｗｂ，ｗｂｃ）が規定範囲内である場合、Ｓ１４０をパスさせ、次の各処理を行う（Ｓ１４１）。ベース連続数を１増やすために、Ｎｂ（ｗｂ，ｗｂｃ）＝Ｎｂ（ｗｂ，ｗｂｃ）＋１とし、変動分Ｄｖ（ｐｉｘ）を算出するために、Ｄｓ−Ｄｂ（ｗｂ，ｗｂｃ）を演算し、変動分記憶部３００に記憶させる。この時、画素カウンタを１進めるために、ｐｉｘ＝ｐｉｘ＋１とする。
次に、画素毎にＳ１３３からのステップを行うために有効画素範囲内の画素であるか否かをチェックし（Ｓ１４２）、１ライン内に未処理の有効画素があれば（Ｓ１４２−YES）、Ｓ１３３に戻し、それ以降のステップを行わせる。この時、Ｓ１３３でリード・ライトバンクの入れ替えを行うので偶数番目と奇数番目の画素群によりバンク(0)４０２、バンク(1)４０３を使い分けることになる。
また、１ライン内に有効画素がなければ（Ｓ１４２−NO）、次のラインの処理を行うためにＳ１３２に戻し、それ以降のステップを行わせる。
【００３０】
次に、シェーディングデータの生成回路に係わる第３の実施例を説明する。
この実施例は、図３に示した本発明の基本的な要素を備えて構成した第１の実施例におけるベース分記憶部に、１系統の連続したアドレスを持つメモリをループ状に動作させる記憶部を採用したものである。
図１４は、本実施例のシェーディングデータの生成回路を示す。
なお、図１４に示す回路は、構成各部への制御（タイミング）信号、信号端子が詳細に示されている以外、図３の回路と基本的に変わりがない。
本実施例を特徴付ける図１４に示したベース分記憶部４００の構成を以下に示す図１５，１６に基づいて詳細に説明する。
図１５は、本実施例のＳＨデータ生成回路（図１４）のベース分記憶部４００の詳細回路を示す。
ベース分記憶部４００は、回路要素として、デュアルポートメモリ４２１、オア回路（ＯＲ）４２２、カウンタ（ＣＵＮＴ(1),(2)）４２３，４２４、ラッチ（ＬＡＴＣＨ）４２５、ノア回路（ＮＯＲ）４２６、インバータ（ＩＮＶ(1),(2)）４２７，４２８、ＡＮＤ回路（ＡＮＤ）４２９を有し、図１５に示すように構成する。
ベース分記憶部４００への入力信号は、Ｄｗｂ、Ｄｗｎ、ｗｃｋ、ｗｅｎ、ｒｃｋ、ｒｅｎ、ｓｈｇｔ、ｓｈ１ｓｔ、ｌｇａｔｅ、ｌｇ＿ｄ１で、これらは、
Ｄｗｂ：ベース部分書き込みデータを示す。
Ｄｗｎ：Ｄｂ連続数−１書き込みデータを示す。
ｗｃｋ：書き込みクロックを示す。
ｗｅｎ：ベース分記憶許可信号を示す。
ｒｃｋ：読み出しクロックを示す。
ｒｅｎ：ベース分読み出し許可信号を示す。
ｓｈｇｔ：基準白板有効領域信号を示す。
ｓｈ１ｓｔ：ｓｈｇｔ直後１ライン目信号
ｌｇａｔｅ：有効画素領域信号を示す。
ｌｇ＿ｄ１：ｌｇａｔｅを１画素遅らした信号を示す。
ベース分記憶部４００からの出力信号は、Ｄｒｂ、Ｄｒｎで、これらは、
Ｄｒｂ：ベース部分読み出しデータを示す。
Ｄｒｎ：Ｄｂ連続数−１読み出しデータを示す。
【００３１】
図１６は、ベース分記憶部４００に関係する信号（図１５中に信号名、或いは端子名により該当端子への入力信号を記す）のタイミングチャートを示す。
図１５、図１６を参照すると、この例では１０２４ワードの容量を持つデュアルポートメモリ４２１を用い、前述の実施例（図４）のベース分記憶部と同様に、２バイト（１６ｂｉｔ）構成のデータとし、データの下位バイトにベース分、上位バイトにＤｂ連続数を割り振る（即ち、Ｄｗｂ（ベース分）はＤｗ０〜７、Ｄｗｎ（Ｄｂ連続数）はＤｗ８〜１５に、Ｄｒｂ（ベース分）はＤｒ０〜７、Ｄｒｎ（Ｄｂ連続数）はＤｒ８〜１５に割り振る）。Ｄｗはデュアルポートメモリ４２１の書き込みポートに、Ｄｒは読み出しポートに関わり、書き込みアドレス（ｗａｄｒ）、読み出しアドレス（ｒａｄｒ）はそれぞれ書き込みアドレスカウンタＣＵＮＴ(2)４２４、読み出しアドレスカウンタＣＵＮＴ(1)４２３によりセットする。
書き込みを行うＣＵＮＴ(2)４２４はｓｈｇｔ“Ｌ”期間中クリアされ（図１６中、ＣＵＮＴ(2)ＣＬＲに示す）、ｗｅｎ“Ｈ”毎に順次カウントアップして行く。このとき、デュアルポートメモリ４２１として、容量１０２４ワードの連続したアドレスを持つメモリを用い、これをループ状に動作させるので、ＣＵＮＴ(2)４２４はカウンタ値が１０２３となると、次は０からカウントを行うようにする。
【００３２】
また、読み出しを行うＣＵＮＴ(1)４２３は、ｓｈ１ｓｔでクリアされ（図１６中、ＣＵＮＴ(1)ＣＬＲに示す）、ｓｈｇｔ“Ｈ”中はｒｅｎ“Ｈ”毎に順次カウントアップされる。さらに、ラッチ（ＬＡＴＣＨ）４２５では、ｓｈｇｔ“Ｈ”中のｌｇａｔｅの最初の画素でｗａｄｒ（ＣＵＮＴ(2)４２４のカウンタ値）をラッチし（図１６中、ＬＡＴＣＨ  ＥＮに示す）、ラッチしたアドレスをＣＵＮＴ(1)４２３の読み出し開始アドレスとしてセットし、ｒｅｎ“Ｈ”毎にカウントアップする。この為、ｓｈｇｔが“Ｈ”の間、ライン毎に読み出し開始アドレスをＬＡＴＣＨ４２５によりセットする（図１６中、ＬＡＴＣＨ  ＤＯに示す。基準白板有効領域の最初のアドレスは０となる）。また、ｓｈｇｔが“Ｌ”となった時は最後のラインの書き込み開始アドレスが保持される。ｓｈｇｔ“Ｌ”での読み出しは、ＬＡＴＣＨ４２５により保持された最終ライン書き込み開始アドレス（ＳＨデータアドレス）をライン毎にＣＵＮＴ(1)４２３でロードし、ｒｅｎ“Ｈ”毎にカウントアップする。
本実施例の１系統の連続したアドレスを持つメモリをループ状に動作させる記憶部では、レベル差が生じる可能性がある奇数画素と偶数画素のデータが連続して入力される場合でも、圧縮率の低下を回避することが可能になる。
【００３３】
上記した各実施例に示したように、生成ＳＨ補正用データ（Ｄｓ’）：８ビット、ベース部分（Ｄｂ）：８ビット、ベース連続数（Ｎｂ）：８ビット、変動部分（Ｄｖ）：４ビットの場合、有効画素数を７４５０画素とすると、画像データのＳ／Ｎにもよるが、
Ｄｖ：４ｂｉｔ×７４５０
Ｄｂ：８ビット×２５６ワード
Ｎｂ：８ビット×２５６ワード
となる。
これより、必要となるメモリ容量は、
「実施例２」
４×７４５０＋８×２５６×２×２＝３７９９２（ｂｉｔ）
「実施例３」
４×７４５０＋８×２５６×２×１＝３３８９６（ｂｉｔ）
となる。なお、ここでは、ベース分の圧縮率の変化を半分程度までと見込んでいる。
従来例では、画素毎に完全なデータを保存するので、
８×７４５０＝５９６００（ｂｉｔ）
である。
従って、従来例に対して、
「実施例２」：６３．７％
「請求項３」：５６．９％
のメモリ量で済み、シェーディング補正用データの記憶部の縮小が行える。
【００３４】
【発明の効果】
（１）請求項１，２の発明に対応する効果
請求項１，２の発明によると、シェーディング補正用データ生成手段の小規模化、コスト低減が可能になり、延いては、画像読み取り装置をデジタル複写機等のユニットとする場合、ユニット内の小規模ＩＣにシェーディングデータ生成機能を組み込むことが可能になるので、ユニットの性能の向上が図れる。
（２）請求項３の発明に対応する効果
上記（１）の効果に加え、圧縮したベース部分のデータを記憶する記憶手段として、複数系統のＦＩＦＯを順次動作させる（例えば２バンク構成にして交互に動作させる）手段を用いるようにしたことにより、処理の高速化を図ることが可能になる。
（３）請求項４の発明に対応する効果
上記（１）の効果に加え、圧縮したベース部分のデータを記憶する記憶手段として、連続したアドレスをループ状に動作させる１系統の記憶手段を用いるようにしたことにより、メモリ容量をより縮小することが可能であり、レベル差が生じた奇数画素と偶数画素のデータが連続して入力される場合でも、圧縮率の低下を回避することが可能になる。
【００３５】
（４）  請求項５の発明に対応する効果
上記（１）〜（３）の効果に加え、データ圧縮を読み取りデータの系統に応じて系統毎に分割・圧縮処理を行うようにしたことにより、前段のアナログ処理を別系統で行う場合に生じるレベル差（例えば、奇数、偶数画素のレベル差）のために、データ圧縮を系統別に処理しないときに起きる圧縮率の低下を回避することが可能になる。
（５）  請求項６の発明に対応する効果
上記（１）〜（４）の効果を複写機、ファクシミリ等の画像形成装置において実現することができ、画像形成装置の性能を向上させることが可能になる。
【図面の簡単な説明】
【図１】  本発明の実施例に係わるＤＰＰＣの構造を概略図として示す。
【図２】  本発明の実施例に係わる画像読み取り装置を概略図として示す。
【図３】  シェーディングデータの生成回路の第１の実施例を示すブロック図である。
【図４】  シェーディングデータの生成回路の第２の実施例を示すブロック図である。
【図５】  図４に示す制御部の詳細回路を示す。
【図６】  制御部に関係する信号（図５中に記す）のタイミングチャートを示す。
【図７】  図４に示すＤｓ’圧縮部の詳細回路を示す。
【図８】  Ｄｓ’圧縮部に関係する信号（図７中に記す）のタイミングチャートを示す。
【図９】   図４に示すＤｓ伸張部の詳細回路を示す。
【図１０】  Ｄｓ伸張部に関係する信号（図９中に記す）のタイミングチャートを示す。
【図１１】  図４に示すベース分記憶部の詳細回路を示す。
【図１２】  ベース分記憶部に関係する信号（図１１中に記す）のタイミングチャートを示す。
【図１３】  ２バンク構成のシェーディングデータ生成回路によるデータ生成手順の実施例フローを示す。
【図１４】  シェーディングデータの生成回路に係わる第３の実施例を示すブロック図である。
【図１５】  図１４に示すベース分記憶部の詳細回路を示す。
【図１６】  ベース分記憶部に関係する信号（図１５中に記す）のタイミングチャートを示す。
【図１７】  従来のシェーディングデータの生成回路の一例を示す。
【図１８】  図１７のシェーディングデータの生成回路に関係する信号（図１７中に記す）のタイミングチャートを示す。
【符号の説明】
１１…原稿、                        １２…コンタクトガラス、
Ｃ１…第１キャリッジ、              Ｃ２…第２キャリッジ、
１３…露光ランプ、                  １４，１５，１６…ミラー、
１７…結像レンズ、                  １８…受光素子（イメージセンサ）、
２０…基準白板、                    ３５…画像読み取り装置、
１００…制御部、                    ２００…シェーディングデータ演算部、
３００…変動分記憶部、              ４００…ベース分記憶部、
５００…Ｄｓ’圧縮部、              ６００…Ｄｓ伸張部。
【図１】
0004121007.tif 000002
【図２】
0004121007.tif 000003
【図３】
0004121007.tif 000004
【図４】
0004121007.tif 000005
【図５】
0004121007.tif 000006
【図６】
0004121007.tif 000007
【図７】
0004121007.tif 000008
【図８】
0004121007.tif 000009
【図９】
0004121007.tif 000010
【図１０】
0004121007.tif 000011
【図１１】
0004121007.tif 000012
【図１２】
0004121007.tif 000013
【図１３】
0004121007.tif 000014
【図１４】
0004121007.tif 000015
【図１５】
0004121007.tif 000016
【図１６】
0004121007.tif 000017
【図１７】
0004121007.tif 000018
【図１８】
0004121007.tif 000019