(57)【特許請求の範囲】
【請求項１】
ＰＣＭ符号化された少なくとも３つの信号をそれぞれ受け取り、前記各信号のそれぞれのサンプリング周波数を取得する少なくとも３つの取得手段と、
前記各取得手段によりそれぞれ取得した前記少なくとも３つのサンプリング周波数のうち、所定のサンプリング周波数として１つのサンプリング周波数を選択する選択手段と、
前記各取得手段によりそれぞれ取得された前記各サンプリング周波数と前記選択手段により選択された前記所定のサンプリング周波数とをそれぞれ比較して、それぞれの比較結果に基づく制御信号を生成する制御信号生成手段と、
前記各取得手段により受け取られた前記各信号および前記制御信号生成手段により生成された前記各制御信号がそれぞれ入力される少なくとも３つの周波数変換手段であって、該周波数変換手段のそれぞれが、入力される前記制御信号に基づいて、入力される前記信号の前記サンプリング周波数を前記所定のサンプリング周波数にそれぞれ変換する、周波数変換手段とを備え、
前記各周波数変換手段は、
異なる種類の周波数変換を行う少なくとも２つの周波数変換器と、
第１遅延回路と、
入力される前記制御信号によって制御される第１スイッチであって、入力される前記信号を前記少なくとも２つの周波数変換器および前記第１遅延回路のいずれか一つに選択的に入力する第１スイッチと、
入力される前記制御信号によって制御される第２スイッチであって、前記少なくとも２つの周波数変換器の出力および前記第１遅延回路の出力のいずれか一つを選択的に出力する第２スイッチと、
前記少なくとも２つの周波数変換器と前記第２スイッチとの間にそれぞれ設けられた第２遅延回路と
を備えていることを特徴とする信号処理装置。
【請求項２】
前記選択手段は、前記各取得手段によりそれぞれ取得した少なくとも３つのサンプリング周波数の最大値を選択する、請求項１に記載の信号処理装置。
【請求項３】
前記選択手段は、前記各取得手段によりそれぞれ取得した少なくとも３つのサンプリング周波数の最小値を選択する、請求項１に記載の信号処理装置。
【請求項４】
前記各周波数変換手段における前記第１遅延回路の遅延時間は、それぞれの周波数変換手段に入力される前記信号のサンプリング周波数と当該周波数変換手段に設けられた前記少なくとも２つの周波数変換器の性能とに基づいて可変に制御される、請求項１に記載の信号処理装置。
【請求項５】
前記各周波数変換手段にそれぞれ設けられた前記各第２遅延回路の遅延時間は、当該第２遅延回路のそれぞれに接続された前記各周波数変換器のそれぞれが周波数変換を行うことによる信号の時間のずれを補正するよう制御される、請求項１に記載の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＣＭ符号化された複数の信号に対して信号処理を行う信号処理装置に関する。
【０００２】
【従来の技術】
近年、映像、音響分野において、音楽や映画を家庭で楽しむために映像を大画面に表示したり臨場感のある音声を再生することが望まれている。映像と音声とを記録可能な記録媒体として、ＤＶＤなどの光ディスクが開発されている。
【０００３】
このような記録媒体には、所定の方式に従ってＰＣＭ符号化された信号が記録される。
【０００４】
図１８は、ＰＣＭ符号化された信号を記録するために使用される従来の信号処理装置４００の構成を示す。
【０００５】
端子４０１を介して、９６ＫＨｚのサンプリング周波数を有する信号Ｓ1が入力される。信号Ｓ1は、遅延回路４０４によって遅延される。遅延回路４０４による遅延時間ｔ1は、遅延時間設定回路４０７によって設定される。遅延回路４０４から遅延時間ｔ1だけ遅延された信号Ｓ1’が出力される。
【０００６】
端子４０２を介して、４８ＫＨｚのサンプリング周波数を有する信号Ｓ2が入力される。信号Ｓ2は、アップサンプリングＦＩＲフィルタ４０５によって４８ＫＨｚの２倍の９６ＫＨｚのサンプリング周波数を有する信号Ｓ2’に変換される。
【０００７】
端子４０３を介して、４８ＫＨｚのサンプリング周波数を有する信号Ｓ3が入力される。信号Ｓ3は、アップサンプリングＦＩＲフィルタ４０６によって４８ＫＨｚの２倍の９６ＫＨｚのサンプリング周波数を有する信号Ｓ3’に変換される。
【０００８】
このようにして、同一のサンプリング周波数（９６ＫＨｚ）を有する信号Ｓ1’と信号Ｓ2’と信号Ｓ3’とが記録回路４０８によって記録される。
【０００９】
遅延時間設定回路４０７によって設定される遅延時間ｔ1は、アップサンプリングＦＩＲフィルタ４０５、４０６による周波数変換において発生する遅延時間と等しくなるように予め決定される。これは、信号Ｓ1’と信号Ｓ2’と信号Ｓ3’との間の時間的な同期を保証するためである。
【００１０】
図１９は、ＰＣＭ符号化された信号を記録するために使用される従来の信号処理装置５００の構成を示す。
【００１１】
端子５０１を介して、２４ビットのビット幅を有する信号Ｓ1が入力される。信号Ｓ1は、遅延回路５０４によって遅延される。遅延回路５０４による遅延時間ｔ2は、遅延時間設定回路５０７によって設定される。遅延回路５０４から遅延時間ｔ2だけ遅延された信号Ｓ1’が出力される。
【００１２】
端子５０２を介して、１６ビットのビット幅を有する信号Ｓ2が入力される。信号Ｓ2は、ビット幅変換回路５０５によって２４ビットのビット幅を有する信号Ｓ2’に変換される。
【００１３】
端子５０３を介して、１６ビットのビット幅を有する信号Ｓ3が入力される。信号Ｓ3は、ビット幅変換回路５０６によって２４ビットのビット幅を有する信号Ｓ3’に変換される。
【００１４】
このようにして、同一のビット幅（２４ビット）を有する信号Ｓ1’と信号Ｓ2’と信号Ｓ3’とが記録回路５０８によって記録される。
【００１５】
遅延時間設定回路５０７によって設定される遅延時間ｔ2は、ビット幅変換回路５０５、５０６によるビット幅変換において発生する遅延時間と等しくなるように予め決定される。これは、信号Ｓ1’と信号Ｓ2’と信号Ｓ3’との間の時間的な同期を保証するためである。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来の信号処理装置４００によれば、信号Ｓ1、Ｓ2およびＳ3のサンプリング周波数がそれぞれ９６ＫＨｚ、４８ＫＨｚおよび４８ＫＨｚの場合にのみ同一のサンプリング周波数を有する信号Ｓ1’、Ｓ2’およびＳ3’が出力され、それ以外の場合には同一のサンプリング周波数を有する信号Ｓ1’、Ｓ2’およびＳ3’は出力されない。さらに、信号Ｓ1、Ｓ2およびＳ3のサンプリング周波数が信号処理装置４００に入力される以前に既知であることが周波数変換の前提条件とされる。すなわち、信号Ｓ1、Ｓ2およびＳ3のサンプリング周波数が知られていない場合には信号処理装置４００を使用することができないという課題があった。
【００１７】
同様に、従来の信号処理装置５００によれば、信号Ｓ1、Ｓ2およびＳ3のビット幅がそれぞれ２４ビット、１６ビットおよび１６ビットの場合にのみ同一のビット幅を有する信号Ｓ1’、Ｓ2’およびＳ3’が出力され、それ以外の場合には同一のビット幅を有する信号Ｓ1’、Ｓ2’およびＳ3’は出力されない。さらに、信号Ｓ1、Ｓ2およびＳ3のビット幅が信号処理装置５００に入力される以前に既知であることがビット幅変換の前提条件とされる。すなわち、信号Ｓ1、Ｓ2およびＳ3のビット幅が知られていない場合には信号処理装置５００を使用することができないという課題があった。
【００１８】
本発明は、上記課題に鑑みてなされたものであり、サンプリング周波数やビット幅などの入力信号のパラメータを検出することにより、入力信号に適応した処理を自動的に行うことが可能な信号処理装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の信号処理装置は、ＰＣＭ符号化された少なくとも３つの信号をそれぞれ受け取り、前記各信号のそれぞれのサンプリング周波数を取得する少なくとも３つの取得手段と、前記各取得手段によりそれぞれ取得した前記少なくとも３つのサンプリング周波数のうち、所定のサンプリング周波数として１つのサンプリング周波数を選択する選択手段と、前記各取得手段によりそれぞれ取得された前記各サンプリング周波数と前記選択手段により選択された前記所定のサンプリング周波数とをそれぞれ比較して、それぞれの比較結果に基づく制御信号を生成する制御信号生成手段と、前記各取得手段により受け取られた前記各信号および前記制御信号生成手段により生成された前記各制御信号がそれぞれ入力される少なくとも３つの周波数変換手段であって、該周波数変換手段のそれぞれが、入力される前記制御信号に基づいて、入力される前記信号の前記サンプリング周波数を前記所定のサンプリング周波数にそれぞれ変換する、周波数変換手段とを備え、前記各周波数変換手段は、異なる種類の周波数変換を行う少なくとも２つの周波数変換器と、第１遅延回路と、入力される前記制御信号によって制御される第１スイッチであって、入力される前記信号を前記少なくとも２つの周波数変換器および前記第１遅延回路のいずれか一つに選択的に入力する第１スイッチと、入力される前記制御信号によって制御される第２スイッチであって、前記少なくとも２つの周波数変換器の出力および前記第１遅延回路の出力のいずれか一つを選択的に出力する第２スイッチと、前記少なくとも２つの周波数変換器と前記第２スイッチとの間にそれぞれ設けられた第２遅延回路とを備えていることを特徴とし、これにより、上記目的が達成される。
【００２０】
前記選択手段は、前記各取得手段によりそれぞれ取得した少なくとも３つのサンプリング周波数の最大値を選択してもよい。
【００２１】
前記選択手段は、前記各取得手段によりそれぞれ取得した少なくとも３つのサンプリング周波数の最小値を選択してもよい。
【００２７】
前記各周波数変換手段における前記第１遅延回路の遅延時間は、それぞれの周波数変換手段に入力される前記信号のサンプリング周波数と当該周波数変換手段に設けられた前記少なくとも２つの周波数変換器の性能とに基づいて可変に制御されてもよい。
前記各周波数変換手段にそれぞれ設けられた前記各第２遅延回路の遅延時間は、当該第２遅延回路のそれぞれに接続された前記各周波数変換器のそれぞれが周波数変換を行うことによる信号の時間のずれを補正するよう制御されてもよい。
【００３３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１の信号処理装置１の構成を示す。複数の信号が予めＰＣＭ（Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｌａｔｉｏｎ）符号化される。信号処理装置１は、ＰＣＭ符号化された複数の信号を受け取り、その複数の信号が同一のサンプリング周波数を有するようにその複数の信号のサンプリング周波数のうち少なくとも１つを変換する。ＰＣＭ符号された複数の信号は、例えば、左（Ｌ）チャンネルに対応する信号、中央（Ｃ）チャンネルに対応する信号および右（Ｒ）チャンネルに対応する信号の少なくとも１つを含む。
【００３５】
ＰＣＭ符号化された信号Ｓ1、Ｓ2およびＳ3が、端子１１、１２および１３を介して信号処理装置１にそれぞれ入力される。信号処理装置１は、周波数取得回路１６〜１８と、制御信号生成回路１９と、周波数変換回路２０〜２２とを含んでいる。
【００３６】
周波数取得回路１６は、信号Ｓ1のサンプリング周波数ｆ1を取得する。周波数取得回路１７は、信号Ｓ2のサンプリング周波数ｆ2を取得する。周波数取得回路１８は、信号Ｓ3のサンプリング周波数ｆ3を取得する。信号Ｓ1のサンプリング周波数ｆ1と信号Ｓ2のサンプリング周波数ｆ2と信号Ｓ3のサンプリング周波数ｆ3とは、制御信号生成回路１９に出力される。
【００３７】
制御信号生成回路１９は、信号Ｓ1のサンプリング周波数ｆ1と所定のサンプリング周波数ｆpとを比較することにより制御信号Ｃ1を生成し、信号Ｓ2のサンプリング周波数ｆ2と所定のサンプリング周波数ｆpとを比較することにより制御信号Ｃ2を生成し、信号Ｓ3のサンプリング周波数ｆ3と所定のサンプリング周波数ｆpとを比較することにより制御信号Ｃ3を生成する。所定のサンプリング周波数ｆpは、例えば、制御信号生成回路１９内のメモリ１９ａに予め格納されている。制御信号Ｃ1は、周波数変換回路２０に出力される。制御信号Ｃ2は、周波数変換回路２１に出力される。制御信号Ｃ3は、周波数変換回路２２に出力される。
【００３８】
周波数変換回路２０は、制御信号Ｃ1に従って、信号Ｓ1のサンプリング周波数ｆ1を変換する。変換された信号Ｓ1は、信号Ｓ1’として記録回路８に出力される。周波数変換回路２１は、制御信号Ｃ2に従って、信号Ｓ2のサンプリング周波数ｆ2を変換する。変換された信号Ｓ2は、信号Ｓ2’として記録回路８に出力される。周波数変換回路２２は、制御信号Ｃ3に従って、信号Ｓ3のサンプリング周波数ｆ3を変換する。変換された信号Ｓ3は、信号Ｓ3’として記録回路８に出力される。信号Ｓ1’と信号Ｓ2’と信号Ｓ3’とは、同一のサンプリング周波数を有している。
【００３９】
記録回路８は、信号Ｓ1’と信号Ｓ2’と信号Ｓ3’とを所定のフォーマットに従って記録回路８内のメモリ（図示せず）に記録する。あるいは、記録回路８は、これらの信号をＤＶＤなどの記録媒体に記録するようにしてもよい。
【００４０】
以下、図１を参照しながら、信号処理装置１の動作を説明する。以下の説明では、信号Ｓ1のサンプリング周波数ｆ1は９６ＫＨｚであり、信号Ｓ2のサンプリング周波数ｆ2は４８ＫＨｚであり、信号Ｓ3のサンプリング周波数ｆ3は４８ＫＨｚであると仮定する。この場合、周波数取得回路１６によって取得される値は９６ＫＨｚであり、周波数取得回路１７によって取得される値は４８ＫＨｚであり、周波数取得回路１８によって取得される値は４８ＫＨｚである。
【００４１】
例えば、ＰＣＭ符号化された信号がＩＥＣ９５８の規格に従って伝送される場合には、伝送されるべきデータ以外にその伝送されるべきデータの属性を示す属性データ（ステータスビット）を伝送することができる。ＰＣＭ符号化された信号のサンプリング周波数は、その属性データ（ステータスビット）に記述される。従って、属性データ（ステータスビット）を参照することにより、周波数取得回路１６〜１８は、信号Ｓ1〜Ｓ3のサンプリング周波数を取得することができる。
【００４２】
あるいは、ＰＣＭ符号化された信号に含まれる３種類の信号（データ信号、ビットクロック信号、ＬＲクロック信号）のうち、ＬＲクロック信号のビット幅を測定することにより、信号Ｓ1〜Ｓ3のサンプリング周波数を取得するようにしてもよい。ただし、ＩＥＣ９５８の規格に従ってデータ信号として交互に伝送されるＬ信号とＲ信号とのうちの一方のみ（例えば、Ｌ信号のみ）を使用することが前提となる。
【００４３】
なお、ＰＣＭ符号化された信号のサンプリング周波数を取得する方法は、上述した方法に限定されない。周波数取得回路１６〜１８は、任意の方法に従って信号Ｓ1〜Ｓ3のサンプリング周波数を取得し得る。
【００４４】
制御信号生成回路１９内のメモリ１９ａには、所定の値（例えば、９６ＫＨｚ）が予め格納されている。以下の説明では、制御信号生成回路１９内のメモリ１９ａに格納されている値は、９６ＫＨｚであると仮定する。
【００４５】
制御信号生成回路１９は、周波数取得回路１６によって取得された値９６ＫＨｚと所定の値９６ＫＨｚとを比較する。周波数取得回路１６によって取得された値は所定の値に等しいため、制御信号生成回路１９は、「周波数変換する必要なし」ということを示す制御信号Ｃ1を周波数変換回路２０に出力する。
【００４６】
周波数変換回路２０は、「周波数変換する必要なし」ということを示す制御信号Ｃ1を受け取った場合には、信号Ｓ1のサンプリング周波数ｆ1を変換することなく、信号Ｓ1を信号Ｓ1’として記録回路８に出力する。
【００４７】
さらに、制御信号生成回路１９は、周波数取得回路１７によって取得された値４８ＫＨｚと所定の値９６ＫＨｚとを比較し、「２倍の周波数にアップサンプリングする必要あり」ということを示す制御信号Ｃ2を周波数変換回路２１に出力する。周波数変換回路２１は、「２倍の周波数にアップサンプリングする必要あり」ということを示す制御信号Ｃ2を受け取った場合には、信号Ｓ2のサンプリング周波数ｆ2を（２×ｆ2）に変換し、変換された信号Ｓ2を信号Ｓ2’として記録回路８に出力する。
【００４８】
さらに、制御信号生成回路１９は、周波数取得回路１８によって取得された値４８ＫＨｚと所定の値９６ＫＨｚとを比較し、「２倍の周波数にアップサンプリングする必要あり」ということを示す制御信号Ｃ3を周波数変換回路２２に出力する。周波数変換回路２２は、「２倍の周波数にアップサンプリングする必要あり」ということを示す制御信号Ｃ3を受け取った場合には、信号Ｓ3のサンプリング周波数ｆ3を（２×ｆ3）に変換し、変換された信号Ｓ3を信号Ｓ3’として記録回路８に出力する。
【００４９】
このようにして、信号Ｓ1’と信号Ｓ2’と信号Ｓ3’とが共通のサンプリング周波数（９８ＫＨｚ）を有するように、信号Ｓ1と信号Ｓ2と信号Ｓ3のうちの少なくとも１つが変換される。
【００５０】
図２は、周波数変換回路２０の構成を示す。周波数変換回路２１および２２は、周波数変換回路２０の構成と同様の構成を有している。
【００５１】
周波数変換回路２０は、制御信号Ｃ1によって制御されるスイッチ２０ａ、２０ｅと、導線２０ｂと、２倍アップサンプリングコンバータ２０ｃと、１／２ダウンサンプリングコンバータ２０ｄとを含む。
【００５２】
制御信号Ｃ1は、例えば、値「０」、「１」および「２」のいずれかをとる。制御信号Ｃ1の値が「０」であることは、「周波数変換する必要なし」ということを示す。制御信号Ｃ1の値が「１」であることは、「２倍の周波数にアップサンプリングする必要あり」ということを示す。制御信号Ｃ1の値が「２」であることは、「１／２倍の周波数にダウンサンプリングする必要あり」ということを示す。
【００５３】
制御信号Ｃ1の値が「０」である場合には、スイッチ２０ａは接点２１０と接点２１２とが電気的に接続されるように制御され、スイッチ２０ｅは接点２２０と接点２２２とが電気的に接続されるように制御される。その結果、信号Ｓ1は、導線２０ｂを通過する。その結果、信号Ｓ1のサンプリング周波数ｆ1が変換されることなく、信号Ｓ1がそのまま周波数変換回路２０から出力される。
【００５４】
制御信号Ｃ1の値が「１」である場合には、スイッチ２０ａは接点２１０と接点２１４とが電気的に接続されるように制御され、スイッチ２０ｅは接点２２０と接点２２４とが電気的に接続されるように制御される。その結果、信号Ｓ1は、２倍アップサンプリングコンバータ２０ｃを通過する。その結果、信号Ｓ1のサンプリング周波数ｆ1が２倍にアップサンプリングされる。その結果、信号Ｓ1のサンプリング周波数ｆ1の２倍のサンプリング周波数を有する信号Ｓ1’が周波数変換回路２０から出力される。
【００５５】
制御信号Ｃ1の値が「２」である場合には、スイッチ２０ａは接点２１０と接点２１６とが電気的に接続されるように制御され、スイッチ２０ｅは接点２２０と接点２２６とが電気的に接続されるように制御される。その結果、信号Ｓ1は、１／２倍ダウンサンプリングコンバータ２０ｄを通過する。その結果、信号Ｓ1のサンプリング周波数ｆ1が１／２倍にダウンサンプリングされる。その結果、信号Ｓ1のサンプリング周波数ｆ1の１／２倍のサンプリング周波数を有する信号Ｓ1’が周波数変換回路２０から出力される。
【００５６】
図３は、図２に示される２倍アップサンプリングコンバータ２０ｃの構成を示す。２倍アップサンプリングコンバータ２０ｃは、加算器２３２とＦＩＲフィルタ２３４とを含んでいる。
【００５７】
加算器２３２は、入力信号に値「０」を有するデータを挿入する。例えば、信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）が加算器２３２に入力された場合には、信号（Ａ，０，Ｂ，０，Ｃ，０，Ｄ，０，Ｅ，０）が加算器２３２から出力される。ここで、Ａ〜ＥのそれぞれはＰＣＭ符号化されたデータを示す。このように、信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）に値「０」を有するデータを挿入することにより、入力信号のサンプリング周波数は２倍になる。
【００５８】
ＦＩＲフィルタ２３４は、入力信号のサンプリング周波数をカットオフ周波数Ｆcとして有するローパスフィルタである。カットオフ周波数Ｆcは、例えば、４８ＫＨｚである。ＦＩＲフィルタ２３４は、値「０」を有するデータを挿入することにより発生するカットオフ周波数Ｆc以上の周波数を有するエアリアジング信号を削除するために設けられている。
【００５９】
図４は、図２に示される１／２倍ダウンサンプリングコンバータ２０ｄの構成を示す。１／２倍ダウンサンプリングコンバータ２０ｄは、間引き演算器２４２とＦＩＲフィルタ２４４とを含んでいる。
【００６０】
間引き演算器２４２は、入力信号から所定の間隔でデータを間引く。例えば、信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）が間引き演算器２４２に入力された場合には、信号（Ａ，Ｃ，Ｅ）が間引き演算器２４２から出力される。ここで、Ａ〜ＥのそれぞれはＰＣＭ符号化されたデータを示す。このように、信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）から所定の間隔でデータを間引くことにより、入力信号のサンプリング周波数は１／２倍になる。
【００６１】
ＦＩＲフィルタ２４４は、入力信号のサンプリング周波数の１／２をカットオフ周波数Ｆcとして有するローパスフィルタである。カットオフ周波数Ｆcは、例えば、４８ＫＨｚである。ＦＩＲフィルタ２４４は、データを間引くことにより発生するカットオフ周波数Ｆc以上の周波数を有するエアリアジング信号を削除するために設けられている。
【００６２】
なお、図２〜図４に示される例では、アップサンプリングまたはダウンサンプリングのための倍数は２であるとした。しかし、アップサンプリングまたはダウンサンプリングのための倍数は２には限定されない。加算器２３２（図３）によって挿入される「０」の割合を変化させることにより、任意の倍数のアップサンプリングを行うことができる。また、間引き演算器２４２（図４）によって間引きされるデータの割合を変化させることにより、任意の倍数のダウンサンプリングを行うことができる。
【００６３】
図５は、周波数変換回路２０の他の構成を示す。図５に示される周波数変換回路２０では、接点２１２と接点２２２との間に遅延回路２０ｆが設けられている。「周波数変換する必要なし」ということを示す制御信号Ｃ1が周波数変換回路２０に入力された場合には、スイッチ２０ａは接点２１０と接点２１２とが電気的に接続されるように制御され、スイッチ２０ｅは接点２２０と接点２２２とが電気的に接続されるように制御される。その結果、信号Ｓ1は、遅延回路２０ｆを通過する。これにより、信号Ｓ1は、遅延回路２０ｆの遅延量に相当する時間だけ遅延する。
【００６４】
遅延回路２０ｆの遅延量は、２倍アップサンプリングコンバータ２０ｃおよび１／２倍ダウンサンプリングコンバータ２０ｄによる周波数変換によって生じる遅延量に等しくなるように予め設定されている。これにより、周波数変換を行う場合と周波数変換を行わない場合との信号の時間ずれを補正することが可能になる。
【００６５】
周波数変換回路２１および２２にも、遅延回路２０ｆと同一の遅延回路が設けられている。これにより、周波数変換回路２０、２１および２２からそれぞれ出力される信号の同期を合わせることが可能になる。
【００６６】
図６は、周波数変換回路２０の他の構成を示す。図６に示される周波数変換回路２０では、接点２１２と接点２２２との間に遅延回路２０ｆが設けられていることに加えて、２倍アップサンプリングコンバータ２０ｃと接点２２４との間に遅延回路２０ｇが設けられ、１／２倍ダウンサンプリングコンバータ２０ｄと接点２２６との間に遅延回路２０ｈが設けられている。
【００６７】
遅延回路２０ｇの遅延量と遅延回路２０ｈの遅延量とは、２倍アップサンプリングコンバータ２０ｃによる周波数変換に要する時間と１／２倍ダウンサンプリングコンバータ２０ｄによる周波数変換に要する時間との差を吸収するように予め設定される。これにより、異なる種類の周波数変換を行うことによる信号の時間ずれを補正することが可能になる。
【００６８】
周波数変換回路２１および２２にも、遅延回路２０ｆ、２０ｇおよび２０ｈと同一の遅延回路が設けられている。これにより、周波数変換回路２０、２１および２２からそれぞれ出力される信号の同期を合わせることが可能になる。
【００６９】
図７は、周波数変換回路２０の他の構成を示す。図７に示される周波数変換回路２０では、接点２１２と接点２２２との間に遅延回路２０ｆが設けられている。
【００７０】
遅延回路２０ｆの遅延量は、周波数取得回路１６によって取得される信号Ｓ1のサンプリング周波数ｆ1と２倍アップサンプリングコンバータ２０ｃの性能（例えば、２倍アップサンプリングコンバータ２０ｃのタップ数）と１／２倍ダウンサンプリングコンバータ２０ｄの性能（例えば、１／２倍ダウンサンプリングコンバータ２０ｄのタップ数）とに応じて可変に制御される。これにより、入力信号のサンプリング周波数とフィルタ回路の規模とに応じて遅延回路２０ｆの遅延量を自動的に決定することが可能になる。
【００７１】
周波数変換回路２１および２２にも、遅延回路２０ｆと同一の遅延回路が設けられている。
【００７２】
図８は、図１に示される信号処理装置１の構成の変形例を示す。図８に示される信号処理装置１は、図１に示される構成に加えて、最大値取得回路２４を含む。なお、図１に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【００７３】
最大値取得回路２４は、信号Ｓ1、Ｓ2およびＳ3のサンプリング周波数のうちの最大値Ｍａｘを取得する。例えば、信号Ｓ1のサンプリング周波数ｆ1が９６ＫＨｚであり、信号Ｓ2のサンプリング周波数ｆ2が４８ＫＨｚであり、信号Ｓ3のサンプリング周波数ｆ3が４８ＫＨｚである場合には、最大値取得回路２４は最大値Ｍａｘとして９６ＫＨｚを取得し、その最大値Ｍａｘを制御信号生成回路１９に出力する。
【００７４】
制御信号生成回路１９は、その最大値Ｍａｘを所定のサンプリング周波数ｆpとして制御信号生成回路１９内のメモリ１９ａに格納する。制御信号生成回路１９によるサンプリング周波数ｆ1〜ｆ3と所定のサンプリング周波数ｆpとの比較および制御信号Ｃ1〜Ｃ3の生成は、図１を参照して上述したとおりである。
【００７５】
図９は、図１に示される信号処理装置１の構成の変形例を示す。図９に示される信号処理装置１は、図１に示される構成に加えて、最小値取得回路２５を含む。なお、図１に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【００７６】
最小値取得回路２５は、信号Ｓ1、Ｓ2およびＳ3のサンプリング周波数のうちの最小値Ｍｉｎを取得する。例えば、信号Ｓ1のサンプリング周波数ｆ1が９６ＫＨｚであり、信号Ｓ2のサンプリング周波数ｆ2が４８ＫＨｚであり、信号Ｓ3のサンプリング周波数ｆ3が４８ＫＨｚである場合には、最小値取得回路２５は最小値Ｍｉｎとして４８ＫＨｚを取得し、その最小値Ｍｉｎを制御信号生成回路１９に出力する。
【００７７】
制御信号生成回路１９は、その最小値Ｍｉｎを所定のサンプリング周波数ｆpとして制御信号生成回路１９内のメモリ１９ａに格納する。
【００７８】
制御信号生成回路１９は、サンプリング周波数ｆ1〜ｆ3と所定のサンプリング周波数ｆpとを比較することにより、「１／２倍の周波数にダウンサンプリングする必要あり」ということを示す制御信号Ｃ1と「周波数変換する必要なし」ということを示す制御信号Ｃ2と「周波数変換する必要なし」ということを示す制御信号Ｃ3とを生成する。
【００７９】
周波数変換回路２０は、制御信号Ｃ1に従って、信号Ｓ1のサンプリング周波数ｆ1を１／２にダウンサンプリングする。周波数変換回路２１は、制御信号Ｃ2に従って、信号Ｓ2のサンプリング周波数ｆ2を変換することなく信号Ｓ2を出力する。周波数変換回路２２は、制御信号Ｃ3に従って、信号Ｓ3のサンプリング周波数ｆ3を変換することなく信号Ｓ3を出力する。
【００８０】
なお、上述した最大値Ｍａｘまたは最小値Ｍｉｎの代わりに、所定のサンプリング周波数ｆpとして任意の値を使用してもよい。
【００８１】
図１０は、図１に示される信号処理装置１の構成の他の変形例を示す。図１０に示される信号処理装置１は、図１に示される構成に加えて、設定回路２６を含む。なお、図１に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【００８２】
設定回路２６は、任意の値を設定し、その設定した値を制御信号生成回路１９に出力する。
【００８３】
制御信号生成回路１９は、その設定回路２６によって設定された値を所定のサンプリング周波数ｆpとして制御信号生成回路１９内のメモリ１９ａに格納する。
【００８４】
図１１は、図１に示される信号処理装置１の構成の他の変形例を示す。図１１に示される信号処理装置１は、図１に示される構成に加えて、遅延回路２９、３０および３１を含む。なお、図１に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【００８５】
遅延回路２９、３０および３１は、信号Ｓ1、Ｓ2およびＳ3をそれぞれ遅延させる。遅延回路２９、３０および３１における遅延量は、周波数取得回路１６、１７および１８がサンプリング周波数の取得を開始してから周波数変換回路２０、２１および２２に制御信号が伝達されるまでの時間に基づいて予め設定される。
【００８６】
これにより、入力信号Ｓ1〜Ｓ3と周波数変換回路２０〜２２から出力される出力信号Ｓ1’〜Ｓ3’との同期を合わせることが可能になる。その結果、入力信号Ｓ1〜Ｓ3の先頭から適切な周波数変換が行われた信号を得ることができる。
【００８７】
図１２は、図１１に示される信号処理装置１の構成の他の変形例を示す。遅延回路２９、３０および３１には、周波数取得回路１６、１７および１８によって取得されたサンプリング周波数ｆ1、ｆ2およびｆ3がそれぞれ入力される。
【００８８】
遅延回路２９、３０および３１における遅延量は、サンプリング周波数ｆ1、ｆ2およびｆ3に基づいて決定される。例えば、遅延回路２９、３０および３１がＰＣＭ符号化された信号を１サンプルずつ記憶することにより遅延を実現する場合には、遅延時間は、サンプル数で制御することになる。遅延時間は、信号のサンプリング周波数とサンプル数との対応で（遅延時間＝サンプル数／サンプリング周波数）決定される。
【００８９】
これにより、入力信号Ｓ1〜Ｓ3と周波数変換回路２０〜２２から出力される出力信号Ｓ1’〜Ｓ3’との同期を合わせることが可能になる。その結果、入力信号Ｓ1〜Ｓ3の先頭から適切な周波数変換が行われた信号を得ることができる。
【００９０】
（実施の形態２）
図１３は、本発明の実施の形態２の信号処理装置２の構成を示す。信号処理装置２は、ＰＣＭ符号化された複数の信号を受け取り、その複数の信号が同一の量子化ビット幅を有するようにその複数の信号のビット幅のうち少なくとも１つを変換する。
【００９１】
ＰＣＭ符号化された信号Ｓ1、Ｓ2およびＳ3が、端子１１１、１１２および１１３を介して信号処理装置２にそれぞれ入力される。信号処理装置２は、ビット幅取得回路１１６〜１１８と、制御信号生成回路１１９と、ビット幅変換回路１２０〜１２２とを含んでいる。
【００９２】
ビット幅取得回路１１６は、信号Ｓ1のビット幅ｗ1を取得する。ビット幅取得回路１１７は、信号Ｓ2のビット幅ｗ2を取得する。ビット幅取得回路１１８は、信号Ｓ3のビット幅ｗ3を取得する。信号Ｓ1のビット幅ｗ1と信号Ｓ2のビット幅ｗ2と信号Ｓ3のビット幅ｗ3とは、制御信号生成回路１１９に出力される。
【００９３】
制御信号生成回路１１９は、信号Ｓ1のビット幅ｗ1と所定のビット幅ｗpとを比較することにより制御信号Ｃ1を生成し、信号Ｓ2のビット幅ｗ2と所定のビット幅ｗpとを比較することにより制御信号Ｃ2を生成し、信号Ｓ3のビット幅ｗ3と所定のビット幅ｗpとを比較することにより制御信号Ｃ3を生成する。所定のビット幅ｗpは、例えば、制御信号生成回路１１９内のメモリ１１９ａに予め格納されている。制御信号Ｃ1は、ビット幅変換回路１２０に出力される。制御信号Ｃ2は、ビット幅変換回路１２１に出力される。制御信号Ｃ3は、ビット幅変換回路１２２に出力される。
【００９４】
ビット幅変換回路１２０は、制御信号Ｃ1に従って、信号Ｓ1のビット幅ｗ1を変換する。変換された信号Ｓ1は、信号Ｓ1’として記録回路１０８に出力される。ビット幅変換回路１２１は、制御信号Ｃ2に従って、信号Ｓ2のビット幅ｗ2を変換する。変換された信号Ｓ2は、信号Ｓ2’として記録回路１０８に出力される。ビット幅変換回路１２２は、制御信号Ｃ3に従って、信号Ｓ3のビット幅ｗ3を変換する。変換された信号Ｓ3は、信号Ｓ3’として記録回路１０８に出力される。信号Ｓ1’と信号Ｓ2’と信号Ｓ3’とは、同一のビット幅を有している。
【００９５】
記録回路１０８は、信号Ｓ1’と信号Ｓ2’と信号Ｓ3’とを所定のフォーマットに従って記録回路１０８内のメモリ（図示せず）に記録する。あるいは、記録回路１０８は、これらの信号をＤＶＤなどの記録媒体に記録するようにしてもよい。
【００９６】
以下、図１３を参照しながら、信号処理装置２の動作を説明する。以下の説明では、信号Ｓ1のビット幅ｗ1は２４ビットであり、信号Ｓ2のビット幅ｗ2は１６ビットであり、信号Ｓ3のビット幅ｗ3は１６ビットであると仮定する。この場合、ビット幅取得回路１１６によって取得される値は２４ビットであり、ビット幅取得回路１１７によって取得される値は１６ビットであり、ビット幅取得回路１１８によって取得される値は１６ビットである。
【００９７】
例えば、ＰＣＭ符号化された信号がＩＥＣ９５８の規格に従って伝送される場合には、伝送されるべきデータ以外にその伝送されるべきデータの属性を示す属性データ（ステータスビット）を伝送することができる。ＰＣＭ符号化された信号のビット幅は、その属性データ（ステータスビット）に記述される。従って、属性データ（ステータスビット）を参照することにより、ビット幅取得回路１１６〜１１８は、信号Ｓ1〜Ｓ3のビット幅を取得することができる。
【００９８】
あるいは、ＰＣＭ符号化された信号のビット幅は、例えば、固定長のデータの先頭から連続する”０”または”１”の数を検出することによって取得され得る。例えば、２４ビット固定長のデータの列が伝送されると仮定する。この場合、その固定長データの先頭から８ビットが連続して”０”（または、その固定長データの先頭から８ビットが連続して”１”）である場合には、ＰＣＭ符号化された信号のビット幅は１６（＝２４−８）ビットであると判定される。その固定長データの先頭から４ビットが連続して”０”（または、その固定長データの先頭から４ビットが連続して”１”）である場合には、ＰＣＭ符号化された信号のビット幅は２０（＝２４−４）ビットであると判定される。その固定長データの先頭から”０”または”１”が連続しない場合には、ＰＣＭ符号化された信号のビット幅は２４（＝２４−０）ビットであると判定される。
【００９９】
なお、ＰＣＭ符号化された信号のビット幅を取得する方法は、上述した方法に限定されない。ビット幅取得回路１１６〜１１８は、任意の方法に従って信号Ｓ1〜Ｓ3のビット幅を取得し得る。
【０１００】
制御信号生成回路１１９内のメモリ１１９ａには、所定の値（例えば、２４ビット）が予め格納されている。以下の説明では、制御信号生成回路１１９内のメモリ１１９ａに格納されている値は、２４ビットであると仮定する。
【０１０１】
制御信号生成回路１１９は、ビット幅取得回路１１６によって取得された値２４ビットと所定の値２４ビットとを比較する。ビット幅取得回路１１６によって取得された値は所定の値に等しいため、制御信号生成回路１１９は、「ビット幅変換する必要なし」ということを示す制御信号Ｃ1をビット幅変換回路１２０に出力する。
【０１０２】
ビット幅変換回路１２０は、「ビット幅変換する必要なし」ということを示す制御信号Ｃ1を受け取った場合には、信号Ｓ1のビット幅ｗ1を変換することなく、信号Ｓ1を信号Ｓ1’として記録回路１０８に出力する。
【０１０３】
さらに、制御信号生成回路１１９は、ビット幅取得回路１１７によって取得された値１６ビットと所定の値２４ビットとを比較し、「２４ビットにビット幅変換する必要あり」ということを示す制御信号Ｃ2をビット幅変換回路１２１に出力する。ビット幅変換回路１２１は、「２４ビットにビット幅変換する必要あり」ということを示す制御信号Ｃ2を受け取った場合には、信号Ｓ2のビット幅ｗ2を２４ビットに変換し、変換された信号Ｓ2を信号Ｓ2’として記録回路１０８に出力する。
【０１０４】
ビット幅が１６ビットである信号Ｓ2からビット幅が２４ビットである信号Ｓ2’への変換は、例えば、１６ビットのデータの最下位ビットに８個の”０”を追加することによってなされる。
【０１０５】
さらに、制御信号生成回路１１９は、ビット幅取得回路１１８によって取得された値１６ビットと所定の値２４ビットとを比較し、「２４ビットにビット幅変換する必要あり」ということを示す制御信号Ｃ3をビット幅変換回路１２２に出力する。ビット幅変換回路１２２は、「２４ビットにビット幅変換する必要あり」ということを示す制御信号Ｃ3を受け取った場合には、信号Ｓ3のビット幅ｗ3を２４ビットに変換し、変換された信号Ｓ3を信号Ｓ3’として記録回路１０８に出力する。
【０１０６】
ビット幅が１６ビットである信号Ｓ3からビット幅が２４ビットである信号Ｓ3’への変換は、例えば、１６ビットのデータの最下位ビットに８個の”０”を追加することによってなされる。
【０１０７】
このようにして、信号Ｓ1’と信号Ｓ2’と信号Ｓ3’とが共通のビット幅（２４ビット）を有するように、信号Ｓ1と信号Ｓ2と信号Ｓ3のそれぞれが変換される。
【０１０８】
なお、ビット幅が２４ビットである信号からビット幅が１６ビットである信号への変換は、例えば、２４ビットのデータの下位８ビットを切り捨てることによってなされる。あるいは、２４ビットのデータの下位７ビットを切り捨て１７ビット目を四捨五入して１６ビット目に反映させるようにしてもよい。
【０１０９】
図１４〜図１７は、図１３に示される信号処理装置２の構成の変形例を示す。なお、図１４〜図１７において、図１３に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【０１１０】
図１４に示される信号処理装置２は、信号Ｓ1〜信号Ｓ3のビット幅の最大値Ｍａｘを取得し、その最大値Ｍａｘを制御信号生成回路１１９に出力する最大値取得回路１２４を含む。最大値Ｍａｘは、所定のビット幅ｗpとして制御信号生成回路１１９内のメモリ１１９ａに格納される。
【０１１１】
図１５に示される信号処理装置２は、信号Ｓ1〜信号Ｓ3のビット幅の最小値Ｍｉｎを取得し、その最小値Ｍｉｎを制御信号生成回路１１９に出力する最小値取得回路１２５を含む。最小値Ｍｉｎは、所定のビット幅ｗpとして制御信号生成回路１１９内のメモリ１１９ａに格納される。
【０１１２】
図１６に示される信号処理装置２は、任意のビット幅のデータを設定する設定回路１２６を含む。設定回路１２６によって設定されたデータのビット幅は、所定のビット幅ｗpとして制御信号生成回路１１９内のメモリ１１９ａに格納される。
【０１１３】
図１７に示される信号処理装置２は、遅延回路１２９、１３０および１３１を含む。遅延回路１２９、１３０および１３１は、信号Ｓ1、Ｓ2およびＳ3をそれぞれ遅延させる。遅延回路１２９、１３０および１３１における遅延量は、ビット幅取得回路１１６、１１７および１１８がサンプリング周波数の取得を開始してからビット幅変換回路１２０、１２１および１２２に制御信号が伝達されるまでの時間に基づいて予め設定される。
【０１１４】
これにより、入力信号Ｓ1〜Ｓ3とビット幅変換回路１２０〜１２２から出力される出力信号Ｓ1’〜Ｓ3’との同期を合わせることが可能になる。その結果、入力信号Ｓ1〜Ｓ3の先頭から適切なビット幅変換が行われた信号を得ることができる。
【０１１５】
なお、周波数取得回路１６、１７および１８によって取得されたサンプリング周波数ｆ1、ｆ2およびｆ3は、サンプリング周波数を示す数値（例えば、９６ＫＨｚ、４８ＫＨｚ）の形式で制御信号生成回路１９に伝達されてもよいし、その数値に対応するコード（例えば、１、２）の形式で制御信号生成回路１９に伝達されてもよい。ビット幅取得回路１１６、１１７および１１８から制御信号生成回路１１９への伝達形式についても同様である。
【０１１６】
また、上述した実施の形態では、主としてハードウェアによって構成される回路の例を説明したが、そのような回路をソフトウェアによって実現することもできる。ソフトウェアは、例えば、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）によって実行される。
【０１１７】
【発明の効果】
本発明によれば、サンプリング周波数やビット幅などの入力信号のパラメータを検出することにより、入力信号に適応した処理を自動的に行うことが可能な信号処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の信号処理装置１の構成を示す図である。
【図２】図１に示される周波数変換回路２０の構成を示す図である。
【図３】図２に示される２倍アップサンプリングコンバータ２０ｃの構成を示す図である。
【図４】図２に示される１／２倍ダウンサンプリングコンバータ２０ｄの構成を示す図である。
【図５】周波数変換回路２０の他の構成を示す図である。
【図６】周波数変換回路２０の他の構成を示す図である。
【図７】周波数変換回路２０の他の構成を示す図である。
【図８】図１に示される信号処理装置１の構成の変形例を示す図である。
【図９】図１に示される信号処理装置１の構成の他の変形例を示す図である。
【図１０】図１に示される信号処理装置１の構成の他の変形例を示す図である。
【図１１】図１に示される信号処理装置１の構成の他の変形例を示す図である。
【図１２】図１に示される信号処理装置１の構成の他の変形例を示す図である。
【図１３】本発明の実施の形態２の信号処理装置２の構成を示す図である。
【図１４】図１３に示される信号処理装置２の構成の変形例を示す図である。
【図１５】図１３に示される信号処理装置２の構成の他の変形例を示す図である。
【図１６】図１３に示される信号処理装置２の構成の他の変形例を示す図である。
【図１７】図１３に示される信号処理装置２の構成の他の変形例を示す図である。
【図１８】従来の信号処理装置４００の構成を示す図である。
【図１９】従来の信号処理装置５００の構成を示す図である。
【符号の説明】
１  信号処理装置
２  信号処理装置
８  記録回路
１１、１２、１３  端子
１６、１７、１８  周波数取得回路
１９  制御信号生成回路
２０、２１、２２  周波数変換回路
２４  最大値取得回路
２５  最小値取得回路
２６  設定回路
２９、３０、３１  遅延回路
１０８  記録回路
１１１、１１２、１１３  端子
１１６、１１７、１１８  ビット幅取得回路
１１９  制御信号生成回路
１２０、１２１、１２２  ビット幅変換回路
１２４  最大値取得回路
１２５  最小値取得回路
１２６  設定回路
１２９、１３０、１３１  遅延回路
【図１】
0004121199.tif 000002
【図２】
0004121199.tif 000003
【図３】
0004121199.tif 000004
【図４】
0004121199.tif 000005
【図５】
0004121199.tif 000006
【図６】
0004121199.tif 000007
【図７】
0004121199.tif 000008
【図８】
0004121199.tif 000009
【図９】
0004121199.tif 000010
【図１０】
0004121199.tif 000011
【図１１】
0004121199.tif 000012
【図１２】
0004121199.tif 000013
【図１３】
0004121199.tif 000014
【図１４】
0004121199.tif 000015
【図１５】
0004121199.tif 000016
【図１６】
0004121199.tif 000017
【図１７】
0004121199.tif 000018
【図１８】
0004121199.tif 000019
【図１９】
0004121199.tif 000020