(57)【特許請求の範囲】
【請求項１】
入力されたｎ個（ｎは正数）ずつの画素データを画素電圧信号に変換して少なくとも２分割して出力するデジタル−アナログ変換集積回路と、前記デジタル−アナログ変換集積回路から少なくとも２分割されて供給される画素電圧信号をそれぞれ入力してｎ個ずつのデータラインに信号緩衝させて出力する、前記デジタル−アナログ変換集積回路のそれぞれに少なくとも２個が共通に接続されたｎチャンネルの出力バッファ集積回路と、前記デジタル−アナログ変換集積回路及び出力バッファ集積回路を制御すると共に前記デジタル−アナログ変換集積回路のそれぞれに供給する２ｎ個の画素データを前記少なくとも２個の出力バッファ集積回路に供給される順序に対応して再整列させて、前記ｎ個ずつの画素データに構成される少なくとも２個の区間に時分割して供給するタイミング制御部とを具備してなり、前記デジタル−アナログ変換集積回路は液晶パネルに接続されるテープ・キャリアー・パッケージ上に実装されており、前記出力バッファ集積回路は前記液晶パネル上に実装されていることを特徴とする液晶表示装置のデータ駆動装置。
【請求項２】
前記デジタル−アナログ変換集積回路のそれぞれは、前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、前記タイミング制御部と前記サンプリング信号に応答して前記タイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用して前記ｎ個の画素データを正極性及び負極性の画素電圧信号に同時に変換して、前記タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択して、前記少なくとも２個の出力バッファ集積回路のそれぞれに供給するデジタル−アナログ変換部とを具備することを特徴とする請求項１記載の液晶表示装置のデータ駆動装置。
【請求項３】
前記出力バッファ集積回路のそれぞれは、前記デジタル−アナログ変換集積回路で出力されるｎ個の画素電圧信号のうちのｎ／２個の画素電圧信号を入力して、前記タイミング制御部のソース入力イネーブル信号に応答してｎ個の出力ラインに選択的に供給するデマルチプレクサと、前記ｎ個のデータラインに接続されて前記デマルチプレクサからｎ／２個ずつ入力される画素電圧信号をホールディングしてｎ個の画素電圧信号がすべて入力されると信号緩衝させて出力する出力バッファ部とを具備することを特徴とする請求項１記載の液晶表示装置のデータ駆動装置。
【請求項４】
入力されたｎ個（ｎは正数）ずつの画素データを画素電圧信号に変換して、変換されたｎ個の画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割して出力するデジタル−アナログ変換集積回路と、前記デジタル−アナログ変換集積回路からｋ個ずつ供給される画素電圧信号をホールディングして２ｎ個の画素電圧信号がすべて入力されると信号緩衝させて２ｎ個のデータラインに同時に出力する２ｎチャンネルの出力バッファ集積回路と、前記デジタル−アナログ変換集積回路及び出力バッファ集積回路を制御すると共に前記デジタル−アナログ変換集積回路のそれぞれに供給する２ｎ個の画素データを前記ｎ個ずつ時分割して供給するタイミング制御部とを具備してなり、前記デジタル−アナログ変換集積回路は液晶パネルに接続されるテープ・キャリア・パッケージ上に実装されており、前記出力バッファ集積回路は前記液晶パネル上に実装されていることを特徴とする液晶表示装置のデータ駆動装置。
【請求項５】
前記デジタル−アナログ変換集積回路のそれぞれは、前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、前記タイミング制御部の制御と前記サンプリング信号に応答して前記タイミング制御部から入力されるｎ個の画素データなどを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用して前記ｎ個の画素データを正極性及び負極性の画素電圧信号に同時に変換して、前記タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択すると同時に、前記タイミング制御部の選択制御信号に応答してそのｎ個の画素電圧信号を時分割してｋ個ずつ出力するデジタル−アナログ変換部とを具備することを特徴とする請求項４記載の液晶表示装置のデータ駆動装置。
【請求項６】
前記出力バッファ集積回路のそれぞれは、前記デジタル−アナログ変換集積回路で出力されるｋ個ずつの画素電圧信号を入力しての前記タイミング制御部のソース入力イネーブル信号に応答して２ｎ個の出力ラインに選択的に供給するデマルチプレクサと、前記２ｎ個のデータラインなどに接続されて前記デマルチプレクサからｋ個ずつ入力される画素電圧信号をホールディングして２ｎ個の画素電圧信号がすべて入力されると信号緩衝させて出力する出力バッファ部とを具備することを特徴とする請求項４記載の液晶表示装置のデータ駆動装置。
【請求項７】
入力されたｎ個（ｎは正数）ずつの画素データを画素電圧信号に変換して、変換されたｎ個の画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割して出力するデジタル−アナログ変換集積回路と、前記デジタル−アナログ変換集積回路からｋ個ずつ供給される画素電圧信号をホールディングしてｎ個の画素電圧信号がすべて入力されると信号緩衝させてｎ個のデータラインに出力する、前記デジタル−アナログ変換集積回路のそれぞれに少なくとも２個が共通に接続された出力バッファの集積回路と、前記デジタル−アナログ変換集積回路及び出力バッファ集積回路のそれぞれを制御すると共に前記デジタル−アナログ変換集積回路に供給する画素データを、前記ｎ個ずつの画素データに構成される少なくとも２個の区間に時分割して供給するタイミング制御部とを具備してなり、前記デジタル−アナログ変換集積回路は液晶パネルに接続されるテープ・キャリア・パッケージ上に実装されており、前記出力バッファ集積回路は前記液晶パネル上に実装されていることを特徴とする液晶表示装置のデータ駆動装置。
【請求項８】
前記デジタル−アナログ変換集積回路のそれぞれは、前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、前記タイミング制御部の制御と前記サンプリング信号に応答して前記タイミング制御部から入力されるｎ個の画素データなどを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用して前記ｎ個の画素データを正極性及び負極性の画素電圧信号に同時に変換して、前記タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択すると同時に、前記タイミング制御部の第１選択制御信号に応答してそのｎ個の画素電圧信号を時分割してｋ個ずつ出力するデジタル−アナログ変換部と、前記タイミング制御部からの第２選択信号に応答して前記ｋ個ずつ順次的に出力される画素電圧信号を前記少なくとも２個の出力バッファ集積回路に選択的に出力するデマルチプレクサとを具備することを特徴とする請求項７記載の液晶表示装置のデータ駆動装置。
【請求項９】
前記選択制御信号は、前記ｎ個の画素電圧信号を前記ｋ個ずつの画素電圧信号に時分割する回数に相当するビット数を有することを特徴とする請求項８記載の液晶表示装置のデータ駆動装置。
【請求項１０】
前記デジタル−アナログ変換集積回路のそれぞれは、前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、前記タイミング制御部の制御と前記サンプリング信号に応答して前記タイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用して前記ｎ個の画素データを正極性及び負極性の画素電圧信号に同時に変換して、前記タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択して出力するデジタル−アナログ変換部と、前記ｎ個の画素電圧信号を前記タイミング制御部の第１選択制御信号に応答して少なくとも２個の出力段に選択的に出力するデマルチプレクサと、前記少なくとも２個の出力段のそれぞれに接続されて前記ｎ個の画素電圧信号を前記タイミング制御部からの第２選択信号に応答して前記ｋ個ずつ時分割して出力する少なくとも２個のデマルチプレクサとを具備することを特徴とする請求項７記載の液晶表示装置のデータ駆動装置。
【請求項１１】
前記第１選択制御信号は前記ラッチ部の出力を制御する出力イネーブル信号の周期毎に選択制御信号の論理状態が反転されて、前記第２選択制御信号は前記ｎ個の画素電圧信号を前記ｋ個ずつの画素電圧信号に時分割する回数に相当するビット数を有することを特徴とする請求項１０記載の液晶表示装置のデータ駆動装置。
【請求項１２】
前記出力バッファ集積回路のそれぞれは、前記デジタル−アナログ集積回路で出力されるｋ個ずつの画素電圧信号を入力して前記タイミング制御部のソース入力イネーブル信号に応答してｎ個の出力ラインに選択的に供給するデマルチプレクサと、前記ｎ個のデータラインに接続されて前記デマルチプレクサからｋ個ずつ入力される画素電圧信号をホールディングしてｎ個の画素電圧信号がすべて入力されると信号緩衝させ出力する出力バッファ部とを具備することを特徴とする請求項７記載の液晶表示装置のデータ駆動装置。
【請求項１３】
前記ソース入力イネーブル信号は、前記ｎ個の画素電圧信号を前記ｋ個ずつ画素電圧信号に時分割する回数に相当するビット数を有することを特徴とする請求項１２記載の液晶表示装置のデータ駆動装置。
【請求項１４】
前記出力バッファ部は前記ｎ個のデータラインにそれぞれ接続されるｎ個の出力バッファセルで構成されており、前記出力バッファセルそれぞれに直列接続されて入力された画素電圧信号を信号緩衝する第１電圧の追従機と、前記第１ボルテージフォロワの入力段及び出力段の中のいずれか一つに接続されて前記画素電圧信号をホールディングするホールディング手段と、前記タイミング制御部からの出力イネーブル信号に応答して前記ホールディングされた画素電圧信号を出力するスイッチング手段と、前記スイッチング手段から出力される画素電圧信号を信号緩衝して出力する第２ボルテージフォロワとを具備することを特徴とする請求項１２記載の液晶表示装置のデータ駆動装置。
【請求項１５】
前記デジタル−アナログ変換集積回路のそれぞれは、前記デジタル−アナログ変換集積回路の構成要素のそれぞれに前記タイミング制御部からの制御信号と画素データを中継して供給する信号制御部と、入力ガンマ基準電圧を細分化して前記ガンマ電圧を発生するガンマの電圧部とを更に具備することを特徴とする請求項７記載の液晶表示装置のデータ駆動装置。
【請求項１６】
前記タイミング制御部は、前記画素データをオド画素データの電送ラインとイブン画素データの電送ラインを通して前記デジタル−アナログ変換集積回路のそれぞれに供給して、前記タイミング制御部から前記デジタル−アナログ変換集積回路に供給される制御信号と画素データの周波数が少なくとも２倍以上増加されていることを特徴とする請求項７記載の液晶表示装置のデータ駆動装置。
【請求項１７】
前記デジタル−アナログ変換集積回路は第１及び第２ブロックに分けられており、前記タイミング制御部は、前記画素データを第１オド画素データの電送ラインと第１イブン画素データの電送ラインを通して前記第１ブロックに含まれるデジタル−アナログ変換集積回路に供給し、また、前記画素データを第２オド画素データの電送ラインと第２イブン画素データの電送ラインを通して前記第２ブロックに含まれるデジタル−アナログ変換集積回路に供給することを特徴とする請求項７記載の液晶表示装置のデータ駆動装置。
【請求項１８】
前記デジタル−アナログ変換集積回路が奇数個である場合において、それらの中の一つのデジタル−アナログ変換集積回路は前記第１及び第２オド画素データの電送ラインのうちのいずれか一つに接続された第１入力ポートと前記第１及び第２イブン画素データの電送ラインのうちのいずれか一つに接続された第２入力ポートとを具備しており、前記第１及び第２入力ポートは独立的に駆動されることを特徴とする請求項１７記載の液晶表示装置のデータ駆動装置。
【請求項１９】
液晶パネルに配置されたデータラインを駆動するためのデータ駆動装置の駆動方法において、前記データ駆動装置は、タイミング制御部に接続されたデジタル−アナログ変換集積回路と、ｎ個（ｎは正数）ずつのデータラインに接続された出力バッファの集積回路で構成されており、前記タイミング制御部で入力された画素データを再整列して前記デジタル−アナログ変換集積回路のそれぞれに入力されたｎ個の画素データを画素電圧信号に変換して、変換された画素電圧信号をｎ／２個ずつ分割して２個の出力バッファの集積回路のそれぞれに出力する段階と、前記出力バッファの集積回路のそれぞれにｎ／２個ずつ供給される画素電圧信号をホールディングする段階と、前記タイミング制御部で前記デジタル−アナログ変換集積回路のそれぞれに残りのｎ個の画素データを供給する段階と、前記デジタル−アナログ変換集積回路のそれぞれで入力された残りのｎ個の画素データをアナログ形態である画素電圧信号に変換して、変換された画素電圧信号をｎ／２個ずつ分割して２個の出力バッファの集積回路のそれぞれに出力する段階と、前記出力バッファの集積回路のそれぞれで１／２個ずつ供給される画素電圧信号を前記段階でホールディングされた画素電圧信号と共に信号緩衝させて前記データラインに同時に供給する段階とを含むことを特徴とする液晶表示装置のデータ駆動方法。
【請求項２０】
液晶パネルに配置されたデータラインを駆動するためのデータ駆動装置の駆動方法において、前記データ駆動装置は、タイミング制御部に接続されたデジタル−アナログ変換集積回路と、前記デジタル−アナログ変換集積回路のそれぞれに接続されると共に２ｎ個（ｎは正数）ずつのデータラインに接続された出力バッファ集積回路で構成されており、前記タイミング制御部により前記デジタル−アナログ変換集積回路のそれぞれに２ｎ個の画素データのうちのｎ個の画素データを供給する段階と、前記デジタル−アナログ変換集積回路のそれぞれに入力されたｎ個の画素データを画素電圧信号に変換して、変換された画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ分割して該当する出力バッファの集積回路に出力する段階と、前記出力バッファの集積回路のそれぞれでｋ個ずつ供給される画素電圧信号を順次的にホールディングしてｎ個の画素電圧信号をホールディングする段階と、前記タイミング制御部で前記デジタル−アナログ変換集積回路のそれぞれに残りのｎ個の画素データを供給する段階と、前記デジタル−アナログ変換集積回路のそれぞれに入力された残りのｎ個の画素データをアナログ形態である画素電圧信号に変換して、変換された画素電圧信号をｋ個ずつ分割して該当する出力バッファの集積回路に出力する段階と、前記出力バッファ集積回路のそれぞれにｋ個ずつ供給される画素電圧信号をホールディングして、ｎ個の画素電圧信号が入力されると前記段階でホールディングされたｎ個の画素電圧信号と共に信号緩衝させて前記２ｎ個のデータラインに同時に供給する段階とを含むことを特徴とする液晶表示装置のデータ駆動方法。
【請求項２１】
前記タイミング制御部は、前記画素データをオド画素データの電送ラインとイブン画素データの電送ラインを通して前記デジタル−アナログ変換集積回路のそれぞれに供給して、前記タイミング制御部から前記デジタル−アナログ変換集積回路に供給される制御信号と画素データの周波数が少なくとも２倍以上増加されていることを特徴とする請求項２０記載の液晶表示装置のデータ駆動方法。
【請求項２２】
前記デジタル−アナログ変換集積回路は第１及び第２ブロックに分けられており、前記タイミング制御部は、第１オド画素データの電送ラインと第１イブン画素データの電送ラインを通して画素データを前記第１ブロックに含まれるデジタル−アナログ変換集積回路に供給し、第２オド画素データの電送ラインと第２イブン画素データの電送ラインを通して画素データを前記第２ブロックに含まれるデジタル−アナログ変換集積回路に供給することを特徴とする請求項２０記載の液晶表示装置のデータ駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に関するもので、特にデジタル−アナログ変換部を時分割駆動して出力バッファ部と分離して集積化することで、デジタル−アナログ変換集積回路とテープ・キャリア・パッケージの数を減らすことができるようにした液晶表示装置のデータの駆動装置及び方法に関するものである。
【０００２】
【従来の技術】
一般的に、液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示する。このために液晶表示装置は、液晶セルがマトリックス形態で配列された液晶パネルと、この液晶パネルを駆動するための駆動回路とを具備する。液晶パネルには複数のゲートラインと複数のデータラインが交差して配列されており、そのゲートラインとデータラインが交差して設けられる領域に液晶セルが位置する。この液晶パネルには、液晶セルのそれぞれに電界を印加するための画素電極と共通電極が設けられる。画素電極のそれぞれは、スイッチング素子である薄膜トランジスタ（ＴＦＴ）のソース及びドレイン端子などを経由してデータラインのうちのいずれか一つに接続される。薄膜トランジスタのゲート端子は、画素電圧信号が１ライン分ずつの画素電極に印加されるようにするゲートラインのうちのいずれか一つに接続される。駆動回路は、ゲートラインを駆動するためのゲート駆動装置と、データラインを駆動するためのデータ駆動装置と、共通電極を駆動するための共通電圧発生部とを具備する。ゲート駆動装置は走査信号をゲートラインに順次的に供給して液晶パネル上の液晶セルを１ライン分ずつ順次的に駆動する。データ駆動装置は、ゲートラインのうちのいずれか一つにゲート信号が供給される毎にデータラインのそれぞれに画素電圧信号を供給する。共通電圧発生部は、共通電極に共通電圧信号を供給する。これにより液晶表示装置は、液晶セル別に画素電圧信号により画素電極と共通電極の間に印加される電界により光透過率を調節することで画像を表示する。データ駆動装置とゲート駆動装置は、多数個の集積回路（以下「ＩＣ」という）に集積化される。集積化されたデータ駆動ＩＣとゲート駆動ＩＣのそれぞれはテープ・キャリア・パッケージ（以下「ＴＣＰ」という）上に実装されてＴＡＢ（テープ・オートメ−テッド・ボンディンブ）方式で液晶パネルに接続されるか、ＣＯＧ（チップ・オン・グラス）方式で液晶パネル上に実装される。
【０００３】
図１は従来の液晶表示装置のデータ駆動ブロックを概略的に図示したもので、データ駆動ブロックは、ＴＣＰ（６）を通して液晶パネル（２）と接続された複数のデータ駆動ＩＣ（４）と、ＴＣＰ（６）を通してデータ駆動ＩＣ（４）と接続されたデータ印刷回路基板（以下印刷回路基板を「ＰＣＢ」という）（８）とを具備する。
【０００４】
データＰＣＢ（８）は、タイミング制御部（図示しない）から供給される各種の制御信号及びデータ信号とパワー部（図示しない）からの駆動電圧信号を入力してデータ駆動ＩＣ（４）に中継する役割をする。ＴＣＰ（６）は、液晶パネル（２）の上段部に設けられたデータパッドと電気的に接続されると共に、データＰＣＢ（８）に設けられた出力パッドと電気的に接続される。データ駆動ＩＣ（４）は、デジタル信号である画素データ信号をアナログ信号である画素電圧信号に変換して液晶パネル（２）上のデータラインに供給する。
【０００５】
このために、データ駆動ＩＣ（４）のそれぞれは、図２に図示されたように順次的にサンプリング信号を供給するシフト・レジスタ部（１４）と、サンプリング信号に応答して画素データ（ＶＤ）を順次的にラッチして同時に出力するラッチ部（１６）と、ラッチ部（１６）からの画素データ（ＶＤ）を画素電圧信号に変換するデジタル−アナログ変換部（以下、ＤＡＣ部という）（１８）と、ＤＡＣ部（１８）からの画素電圧信号を緩衝して出力する出力バッファ部（２６）とを具備する。また、データ駆動ＩＣ（４）は、タイミング制御部（図示しない）から供給される各種の制御信号と画素データ（ＶＤ）とを中継する信号制御部（１０）と、ＤＡＣ部（１８）で必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（１２）とを更に具備する。このような構成を有するデータ駆動ＩＣ（４）のそれぞれは、ｎ個ずつのデータライン（ＤＬ１乃至ＤＬｎ）を駆動する。
【０００６】
信号制御部（１０）は、タイミング制御部（図示しない）からの各種の制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）が所定の構成要素に出力されるように制御する。
【０００７】
ガンマ電圧部（１２）は、ガンマ基準電圧の発生部（図示しない）から入力される多数のガンマ基準電圧をグレイ別に細分化して出力する。
シフト・レジスタ部（１４）に含まれたｎ/６個のシフト・レジスタは、信号制御部（１０）からのソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）により順次的にシフトさせてサンプリング信号として出力する。
【０００８】
ラッチ部（１６）は、シフト・レジスタ部（１４）からのサンプリング信号に応答して信号制御部（１０）からの画素データ（ＶＤ）を一定の単位ずつ順次的にサンプリングしてラッチする。このためにラッチ部は、ｎ個の画素データ（ＶＤ）をラッチするためにｎ個のラッチで構成されており、そのラッチのそれぞれは、画素データ（ＶＤ）のビット数（３ビットまたは６ビット）に対応する大きさを有する。特にタイミング制御部（図示しない）は、伝送周波数を減らすために画素データ（ＶＤ）をイブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）に分けて、それぞれの伝送ラインを通して同時に出力する。ここで、イブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）のそれぞれは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素データを含む。これによりラッチ部（１６）は、サンプリング信号毎に信号制御部（１０）を経由して供給されるイブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）、即ち６個の画素データを同時にラッチする。続いて、ラッチ部（１６）は、信号制御部（１０）からのソース出力イネーブル信号（ＳＯＥ）に応答してラッチされたｎ個の画素データ（ＶＤ）を同時に出力する。この場合、ラッチ部（１６）は、データ反転の選択信号（ＲＥＶ）に応答してトランジションのビット数が減るように変造された画素データ（ＶＤ）を復元させて出力する。これはタイミング制御部でデータ電送の際に電磁気的干渉（ＥＭＩ）を最小化するために、トランジションされるビット数が基準値を超える画素データ（ＶＤ）はトランジションのビット数が減るように変造して供給するためである。
【０００９】
ＤＡＣ部（１８）は、ラッチ部（１６）からの画素データ（ＶＤ）を同時に正極及び負極性の画素電圧信号に変換して出力する。このために、ＤＡＣ部（１８）はラッチ部（１６）に共通接続されたＰデコーディング部（２０）及びＮデコーディング部（２２）と、Ｐデコーディング部（２０）及びＮデコーディング部（２２）の出力信号を選択するためのマルチプレクサ（２４）とを具備する。
Ｐデコーディング部（２０）に含まれるｎ個のＰデコーダは、ラッチ部（１６）から同時に入力されるｎ個の画素データをガンマ電圧部（１２）からの正極性のガンマ電圧を利用して正極性の画素電圧信号に変換する。Ｎデコーディング部（２２）に含まれるｎ個のＮデコーダは、ラッチ部（１６）から同時に入力されるｎ個の画素データをガンマ電圧部（１２）からの負極性のガンマ電圧を利用して負極性の画素電圧信号に変換する。マルチプレクサ（２４）は、信号制御部（１０）からの極性制御信号（ＰＯＬ）に応答してＰデコーディング部（２０）からの正極性の画素電圧信号またはＮデコーディング部（２２）からの負極性の画素電圧信号を選択して出力する。
【００１０】
出力バッファ部（２６）に含まれるｎ個の出力バッファは、ｎ個のデータライン（Ｄ１乃至Ｄｎ）に直列にそれぞれ接続されたボルテージフォロワで構成される。このような出力バッファはＤＡＣ部（１８）からの画素電圧信号を信号緩衝してデータライン（ＤＬ１乃至ＤＬｎ）に供給する。
【００１１】
このように従来のデータ駆動ＩＣ（４）のそれぞれは、ｎ個のデータライン（ＤＬ１乃至ＤＬｎ）を駆動するために、ｎ個ずつのラッチと２ｎ個のデコーダを含まなければならない。この結果、従来のデータ駆動Ｃ（４）は、その構成が複雑で製造単価が相対的に高い短所を有する。
【００１２】
【発明が解決しようとする課題】
従って本発明の目的は、ＤＡＣ部を時分割駆動して出力バッファ部を分離して液晶パネルの上に実装することにより、でＤＡＣ・ＩＣ及びＴＣＰの数を減らすことができる液晶表示装置のデータ駆動装置及び方法を提供することである。
【００１３】
【課題を解決するための手段】
前記目的を達成するために、本発明の一つ特徴による液晶表示装置のデータ駆動装置は、入力されたｎ個（ｎは正数）ずつの画素データを画素電圧信号に変換して少なくとも２分割して出力するデジタル−アナログ変換集積回路と、デジタル−アナログ変換集積回路から少なくとも２分割されて供給される画素電圧信号をそれぞれ入力してｎ個ずつのデータラインに信号緩衝させて出力する、前記デジタル−アナログ変換集積回路のそれぞれに少なくとも２個が共通に接続されたｎチャンネルの出力バッファ集積回路と、デジタル−アナログ変換集積回路及び出力バッファの集積回路を制御すると共に前記デジタル−アナログ変換集積回路のそれぞれに供給する２ｎ個の画素データを前記少なくとも２個の出力バッファの集積回路に供給される順序に対応して再整列させて、ｎ個ずつの画素データに構成される少なくとも２個の区間に時分割して供給するタイミング制御部とを具備しており、前記デジタル−アナログ変換集積回路は液晶パネルに接続されるテープ・キャリアー・パッケージ上に実装されており、前記出力集積回路は前記液晶パネル上に実装されている。
【００１４】
ここで、前記デジタル−アナログ変換集積回路のそれぞれは、前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、タイミング制御部と前記サンプリング信号に応答して前記タイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用して前記ｎ個の画素データを正極性及び負極性の画素電圧信号に同時に変換して、前記タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択して前記少なくとも２個の出力バッファ集積回路のそれぞれに供給するデジタル−アナログ変換部とを具備することを特徴とする。
【００１５】
そして、出力バッファ集積回路のそれぞれは、前記デジタル−アナログの変換集積回路で出力されるｎ個の画素電圧信号のうちのｎ／２個の画素電圧信号を入力して前記タイミング制御部のソース入力イネーブル信号に応答してｎ個の出力ラインに選択的に供給するデマルチプレクサと、前記ｎ個のデータラインに接続されてデマルチプレックサからｎ／２個ずつ入力される画素電圧信号をホールディングしてｎ個の画素電圧信号がすべて入力されると信号緩衝させて出力する出力バッファ部とを具備することを特徴とする。
【００１６】
本発明の異なる特徴による液晶表示装置のデータ駆動装置は、入力されたｎ個（ｎは正数）ずつの画素データを画素電圧信号に変換して、変換されたｎ個の画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割して出力するデジタル−アナログ変換集積回路と、デジタル−アナログ変換集積回路からｋ個ずつ供給される画素電圧信号をホールディングして２ｎ個の画素電圧信号がすべて入力されると信号緩衝させて２ｎ個のデータラインに同時に出力する２ｎチャンネルの出力バッファの集積回路と、デジタル−アナログ変換集積回路及び出力バッファの集積回路を制御すると共に前記デジタル−アナログ変換集積回路のそれぞれに供給する２ｎ個の画素データを前記ｎ個ずつ時分割して供給するタイミング制御部とを具備しており、デジタル−アナログ変換集積回路は液晶パネルに接続されるテープ・キャリア・パッケージ上に実装されており、出力バッファの集積回路は前記液晶パネル上に実装されている。
【００１７】
ここで、デジタル−アナログ変換集積回路のそれぞれは、前記タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、タイミング制御部の制御とサンプリング信号に応答してタイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用してｎ個の画素データを正極性及び負極性の画素電圧信号に同時に変換して、タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択すると同時に、タイミング制御部の選択制御信号に応答してそのｎ個の画素電圧信号を時分割してｋ個ずつ出力するデジタル−アナログ変換部とを具備することを特徴とする。
【００１８】
そして、出力バッファ集積回路のそれぞれは、デジタル−アナログ変換集積回路で出力されるｋ個ずつの画素電圧信号を入力してタイミング制御部のソース入力イネーブル信号に応答して２ｎ個の出力ラインに選択的に供給するデマルチプレクサと、２ｎ個のデータラインに接続されて前記デマルチプレクサからｋ個ずつ入力される画素電圧信号をホールディングして２ｎ個の画素電圧信号がすべて入力されると信号緩衝させて出力する出力バッファ部とを具備することを特徴とする。
【００１９】
本発明のまた異なる特徴による液晶表示装置のデータ駆動装置は、入力されたｎ個（ｎは正数）ずつの画素データを画素電圧信号に変化して変換されたｎ個の画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ時分割して出力するデジタル−アナログの変換の集積回路と、デジタル−アナログ変換集積回路からｋ個ずつ供給される画素電圧信号をホールディングしてｎ個の画素電圧信号がすべて入力されると信号緩衝させてｎ個のデータラインに出力して、デジタル−アナログ変換集積回路のそれぞれに少なくとも２個が共通に接続された出力バッファの集積回路と、デジタル−アナログ変換集積回路及び出力バッファの集積回路のそれぞれを制御すると共にデジタル−アナログ変換集積回路に供給する画素データを前記ｎ個ずつの画素データに構成される少なくとも２個の区間に時分割して供給するタイミング制御部とを具備しており、デジタル−アナログ変換集積回路は液晶パネルに接続されるテープ・キャリア・パッケージ上に実装されており、出力バッファの集積回路は前記液晶パネル上に実装されている。
【００２０】
ここで、デジタル−アナログ変換集積回路のそれぞれは、タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、タイミング制御部の制御とサンプリング信号に応答してタイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用してｎ個の画素データを正極性及び負極性の画素電圧信号に同時に変換して、タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択すると同時に、タイミング制御部の第１選択制御信号に応答してそのｎ個の画素電圧信号を時分割してｋ個ずつ出力するデジタル−アナログ変換部と、前記タイミング制御部からの第２選択信号に応答して前記ｋ個ずつ順次的に出力される画素電圧信号を前記少なくとも２個の出力バッファの集積回路に選択的に出力するデマルチプレクサとを具備することを特徴とする。
【００２１】
特に、選択制御信号はｎ個の画素電圧信号をｋ個ずつの画素電圧信号に時分割する回数に相当するビット数を有することを特徴とする。
【００２２】
そして、デジタル−アナログ変換集積回路のそれぞれは、タイミング制御部の制御に応答してサンプリング信号を順次的に出力するシフト・レジスタ部と、タイミング制御部の制御とサンプリング信号に応答してタイミング制御部から入力されるｎ個の画素データを順次的にラッチして同時に出力するラッチ部と、入力ガンマ電圧を利用してｎ個の画素データを正極性及び負極性の画素電圧信号に同時に変換して、タイミング制御部の極性の制御信号に応答するｎ個の画素電圧信号を選択して出力するデジタル−アナログ変換部と、前記ｎ個の画素電圧信号をタイミング制御部の第１選択制御信号に応答して少なくとも２個の出力段に選択的に出力するデマルチプレクサと、少なくとも２個の出力段のそれぞれに接続されて前記ｎ個の画素電圧信号をタイミング制御部からの第２選択信号に応答して前記ｋ個ずつ時分割して出力する少なくとも２個のデマルチプレクサとを具備することを特徴とする。
【００２３】
特に、第１選択制御信号は、前記ラッチ部の出力を制御する出力イネーブル信号の周期毎に選択制御信号の論理状態が反転されて、第２選択制御信号は前記ｎ個の画素電圧信号を前記ｋ個ずつの画素電圧信号に時分割する回数に相当するビット数を有することを特徴とする。
【００２４】
そして、出力バッファ集積回路のそれぞれは、デジタル−アナログ集積回路で出力されるｋ個ずつの画素電圧信号を入力してタイミング制御部のソース入力イネーブル信号に応答してｎ個の出力ラインに選択的に供給するデマルチプレクサと、ｎ個のデータラインに接続されてデマルチプレクサからｋ個ずつ入力される画素電圧信号をホールディングしてｎ個の画素電圧信号がすべて入力されると信号緩衝させて出力する出力バッファ部とを具備することを特徴とする。
【００２５】
ここで、ソース入力イネーブル信号は前記ｎ個の画素電圧信号をｋ個ずつ画素電圧信号に時分割する回数に相当するビット数を有することを特徴とする。
【００２６】
そして、出力バッファ部は、ｎ個のデータラインにそれぞれ接続されるｎ個の出力バッファセルで構成されており、出力バッファセルのそれぞれは、直列接続されて入力された画素電圧信号を信号緩衝する第１ボルテージフォロワと、第１ボルテージフォロワの入力段及び出力段の中のいずれか一つに接続されて画素電圧信号をホールディングするホールディング手段と、タイミング制御部からの出力イネーブル信号に応答してホールディングされた画素電圧信号を出力するスイッチング手段と、スイッチング手段から出力される画素電圧信号を信号緩衝して出力する第２ボルテージフォロワとを具備することを特徴とする。
【００２７】
また、デジタル−アナログ変換集積回路のそれぞれは、前記デジタル−アナログ変換集積回路の構成要素のそれぞれに前記タイミング制御部からの制御信号と画素データを中継して供給する信号制御部と、入力ガンマの基準電圧を細分化してガンマ電圧を発生するガンマの電圧部とを更に具備することを特徴とする。
【００２８】
特に、タイミング制御部は、前記画素データをオド画素データの電送ラインとイブン画素データの電送ラインを通して前記デジタル−アナログの変換集積回路のそれぞれに供給して、タイミング制御部からデジタル−アナログ変換集積回路に供給される制御信号と画素データの周波数が少なくとも２倍以上増加されていることを特徴とする。
【００２９】
これとは異なり、デジタル−アナログ変換集積回路を第１及び第２ブロックに分けて、タイミング制御部は画素データを第１オド画素データの電送ラインと第１イブン画素データの電送ラインを通して第１ブロックに含まれるデジタル−アナログ変換集積回路に供給して、画素データを第２オド画素データの電送ラインと第２イブン画素データの電送ラインを通して第２ブロックに含まれるデジタル−アナログ変換集積回路に供給することを特徴とする。
【００３０】
本発明の一つの特徴による液晶表示装置のデータ駆動方法は、液晶パネルに配置されたデータラインを駆動するためのデータ駆動装置の駆動方法において、データ駆動装置は、タイミング制御部に接続されたデジタル−アナログ変換集積回路と、ｎ個（ｎは正数）ずつのデータラインに接続された出力バッファの集積回路で構成されており、タイミング制御部で入力された画素データを再整列してデジタル−アナログ変換集積回路のそれぞれで入力されたｎ個の画素データを画素電圧信号に変換して、変換された画素電圧信号をｎ／２個ずつ分割して２個の出力バッファの集積回路のそれぞれに出力する段階と、出力バッファの集積回路のそれぞれでｎ／２個ずつ供給される画素電圧信号をホールディングする段階と、前記タイミング制御部でデジタル−アナログ変換集積回路などのそれぞれに残りのｎ個の画素データを供給する段階と、デジタル−アナログ変換集積回路のそれぞれで入力された残りのｎ個の画素データをアナログ形態である画素電圧信号に変換して、変換された画素電圧信号をｎ／２個ずつ分割して２個の出力バッファの集積回路のそれぞれに出力する段階と、出力バッファの集積回路のそれぞれでｎ／２個ずつ供給される画素電圧信号を前記段階でホールディングされた画素電圧信号と共に信号緩衝させてデータラインに同時に供給する段階を含む。
【００３１】
本発明の異なる特徴による液晶表示装置のデータ駆動方法は、液晶パネルに配置されたデータラインを駆動するためのデータ駆動装置の駆動方法において、データ駆動装置は、タイミング制御部に接続されたデジタル−アナログ変換集積回路と、デジタル−アナログ変換集積回路のそれぞれに接続されると共に２ｎ個（ｎは正数）ずつのデータラインに接続された出力バッファの集積回路で構成されて、タイミング制御部でデジタル−アナログ変換集積回路のそれぞれに２ｎ個の画素データのうちのｎ個の画素データを供給する段階と、デジタル−アナログ変換集積回路のそれぞれで入力されたｎ個の画素データを画素電圧信号に変換して、変換された画素電圧信号をｋ個（ｋは正数、ｋ＜ｎ）ずつ分割して該当する出力バッファ集積回路に出力する段階と、前記出力バッファの集積回路のそれぞれでｋ個ずつ供給される画素電圧信号を順次的にホールディングしてｎ個の画素電圧信号をホールディングする段階と、タイミング制御部で前記デジタル−アナログ変換集積回路のそれぞれに残りのｎ個の画素データを供給する段階と、デジタル−アナログ変換集積回路のそれぞれで入力された残りのｎ個の画素データをアナログ形態である画素電圧信号に変換して、変換された画素電圧信号をｋ個ずつ分割して該当する出力バッファの集積回路に出力する段階と、出力バッファ集積回路のそれぞれでｋ個ずつ供給される画素電圧信号をホールディングしてｎ個の画素電圧信号が入力される段階でホールディングされたｎ個の画素電圧信号と共に信号緩衝させて２ｎ個のデータラインに同時に供給する段階とを含む。
【００３２】
【作用】
本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣ部を時分割駆動して出力バッファを分離して液晶パネルの上に実装することで、ＤＡＣ・ＩＣ及びＴＣＰの数を半分に減らすことができるようになるので、製造単価を節減することができる。また、本発明による液晶表示装置のデータ駆動装置及び方法によると、データ駆動ＩＣで出力バッファ部を分離してＤＡＣ機能だけをさせるようにすることで駆動ＩＣの構成がより簡素化されて製造効率を向上させることができる。更に、本発明による液晶表示装置のデータ駆動装置及び方法によるとデータ駆動ＩＣがＤＡＣ・ＩＣと出力バッファＩＣに分離されて集積化されることでＩＣの精密度を向上させることができるので、ＩＣの駆動信頼性を向上させることができる。
【００３３】
【発明の実施態様】
以下、図３乃至図１１を参照して本発明の好ましい実施例について説明する。
【００３４】
図３は本発明の第１実施例による液晶表示装置のデータ駆動ユニットの構成を図示したブロック図である。
【００３５】
図３でタイミング制御部（２８）に接続されたデータ駆動ユニットは、大きくＤＡＣ機能をするＤＡＣ手段と出力バッファリング機能をするバッファリング手段に分離されて別途のチップに集積化される。換言すると、もう一度言って、データ駆動ユニットは、一つのＤＡＣ・ＩＣ（３０）と少なくとも２個の出力バッファＩＣ（４８Ａ、４８Ｂ）に分離されて構成される。ここでは一つのＤＡＣ・ＩＣ（３０）に第１及び第２出力バッファＩＣ（４８Ａ、４８Ｂ）が共通に接続された場合を例えて説明する。これによりＤＡＣ・ＩＣ（３０）は２個の区間に時分割されてＤＡＣ機能を遂行することでｎ個ずつの出力チャンネルを有する第１及び第２出力バッファＩＣ（４８Ａ、４８Ｂ）を通して２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）を駆動する。
【００３６】
タイミング制御部（２８）は、データの駆動ユニットを制御するための各種の制御信号と画素データ（ＶＤ）を供給する。このためにタイミング制御部（２８）は、制御信号発生部（２７）と画素データ再整列部（２９）とを具備する。
【００３７】
制御信号発生部（２７）は、外部から入力される垂直及び水平の同期信号とドットクロック信号を利用してデータユニットを制御するための各種の制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、ＳＩＥ、ＳＯＥ２など）を発生する。
【００３８】
画素データ再整列部（２９）は、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）の整列順序を再整列した後、ｎ個ずつ時分割して順次的に供給する。例えば、画素データ再整列部（２９）は、ｎ個ずつ供給される画素データ（ＶＤ）に第１及び第２出力バッファＩＣ（４８Ａ）に供給される画素データがｎ／２個ずつ含まれるように再整列して供給する。また、画素データ再整列部（２９）は、伝送周波数を減らすために画素データ（ＶＤ）をイブン画素データ（ＶＤｅｖｅｎ）とオド画素データ（ＶＤｏｄｄ）に分けてそれぞれの伝送ラインを通して同時に出力する。ここで、イブン画素データ（ＶＤｅｖｅｎ）とオド画素データ（ＶＤｏｄｄ）のそれぞれは赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。特に、画素データ再整列部（２９）は、データ電送の際に電磁気的干渉（ＥＭＩ）を最小化するために、トランジションされるビット数が基準値を超えた場合は、画素データ（ＶＤ）はトランジションのビット数を減らすように変造して出力する。
【００３９】
ＤＡＣ・ＩＣ（３０）には、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割されて入力される。ＤＡＣ・ＩＣ（３０）は先に入力されたｎ個の画素データをアナログ信号である画素電圧信号に変換する。そしてＤＡＣ・ＩＣ（３０）は、アナログ信号に変換されたｎ個の画素電圧信号を更にｎ／２個ずつ物理的に分割して第１及び第２出力バッファＩＣ（５０）に同時に供給する。続いてＤＡＣ・ＩＣ（３０）は次に入力された残りのｎ個の画素データに対して前記のようなＤＡＣ動作を繰り返す。
【００４０】
このために、ＤＡＣ・ＩＣ（３０）は、順次的のサンプリング信号を供給するシフト・レジスタ部（３６）と、サンプリング信号に応答して画素データ（ＶＤ）を順次的にラッチして同時に出力するラッチ部（３８）と、ラッチ部（３８）からの画素データ（ＶＤ）を画素電圧信号に変換するＤＡＣ部（４０）とを具備する。また、ＤＡＣ・ＩＣ（３０）は、タイミング制御部（２８）から供給される制御信号と画素データ（ＶＤ）を中継する信号制御部（３２）と、ＤＡＣ部（４０）に必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（３４）とを更に具備する。
【００４１】
信号制御部（３２）は、タイミング制御部（２８）からの各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）を該当する構成要素に出力するように制御する。
【００４２】
ガンマ電圧部（３４）は、ガンマ基準電圧の発生部（図示しない）から入力される多数個のガンマ基準電圧をグレイ別に細分化して出力する。
【００４３】
シフト・レジスタ部（３６）に含まれるｎ/６つのシフト・レジスタは、信号制御部（３２）からのソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）により順次的にシフトさせてサンプリング信号に出力する。
【００４４】
ラッチ部（３８）は、シフト・レジスタ部（３６）からのサンプリング信号に応答して信号の制御部（３２）からの画素データ（ＶＤ）を一定単位ずつ順次的にサンプリングしてラッチする。このために、ラッチ部（３８）はｎ個の画素データ（ＶＤ）をラッチするためにｎ個のラッチで構成されており、そのラッチのそれぞれは画素データ（ＶＤ）のビット数（３ビットまたは６ビット）に対応する大きさを有する。このようなラッチ部（３８）は、サンプリング信号毎に信号制御部（３２）を経由して供給されるイブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）、即ち、６個の画素データを同時にラッチする。続いて、ラッチ部（３８）は、信号制御部（３２）からの第１ソース出力イネーブル信号（ＳＯＥ１）に応答してラッチされたｎ個の画素データ（ＶＤ）を同時に出力する。この場合、ラッチ部（３２）は、データ反転選択信号（ＲＥＶ）に応答してトランジションビット数を減らすように変造された画素データ（ＶＤ）を復元させて出力する。
【００４５】
ＤＡＣ部（４０）は、ラッチ部（３８）からのｎ個の画素データ（ＶＤ）を同時に正極性及び負極性の画素電圧信号に変換して極性制御信号（ＰＯＬ）に応答して正極性及び負極性の画素電圧信号を選択的に出力する。このために、ＤＡＣ部（４０）は、ラッチ部（３８）に共通接続されたＰデコーディング部（４２）及びＮデコーディング部（４４）と、Ｐデコーディング部（４２）及びＮデコーディング部（４４）の出力信号を選択するためのマルチプレクサ（４６）とを具備する。
【００４６】
Ｐデコーディング部（４２）に含まれるｎ個のＰデコーダは、ラッチ部（３８）から同時に入力されるｎ個の画素データを、ガンマ電圧部（３４）からの正極性のガンマ電圧を利用して正極性の画素電圧信号に変換する。Ｎデコーディング部（４４）に含まれるｎ個のＮデコーダは、ラッチ部（３８）から同時に入力されるｎ個の画素データをガンマ電圧部（３４）からの負極性のガンマ電圧を利用して負極性の画素電圧信号に変換する。マルチプレクサ（４６）は、信号制御部（３２）からの極性制御信号（ＰＯＬ）に応答してＰデコーディング部（４２）からの正極性の画素電圧信号またはＮデコーディング部（４４）からの負極性の画素電圧信号を選択してｎ個の画素電圧信号を出力する。
【００４７】
出力バッファ部（２６）に含まれるｎ個の出力バッファは、ｎ個のデータライン（ＤＬ１乃至ＤＬｎ）に直列にそれぞれ接続されたボルテージフォロワで構成される。このような出力バッファは、ＤＡＣ部（４０）からの画素電圧信号を信号緩衝してデータライン（ＤＬ１乃至ＤＬｎ）に供給する。特に、マルチプレクサ（４６）は、出力チャンネルのうちのｎ／２個の出力チャンネルは、第１出力バッファＩＣ（４８Ａ）に接続されおり、残りのｎ／２個の出力チャンネルは第２出力バッファＩＣ（４８Ｂ）に接続されている。これにより、マルチプレクサ（４６）で出力されるｎ個の画素電圧信号は、ｎ／２個ずつ分離して第１及び第２出力バッファＩＣ（４８Ａ、４８Ｂ）に同時に供給される。
【００４８】
第１及び第２出力バッファＩＣ（４８Ａ、４８Ｂ）のそれぞれは、ＤＡＣ・ＩＣ（３０）からｎ／２個ずつ入力される画素電圧信号をサンプリングした後、ホールディングしてｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に同時に出力する。このために、第１及び第２出力バッファＩＣ（４８Ａ、４８Ｂ）のそれぞれは、デマルチプレクサ（５０Ａまたは５０Ｂ）と出力バッファ部（５２Ａまたは５２Ｂ）で構成される。
【００４９】
デマルチプレクサ（５０Ａまたは５０Ｂ）のそれぞれは、ＤＡＣ・ＩＣ（３０）から同時に入力されるｎ／２個ずつの画素電圧信号をタイミング制御部（２８）から供給されるソース入力イネーブルに応答して出力バッファ部（５２Ａ、５２Ｂ）に含まれるｎ個の出力バッファセルに選択的に供給する。
【００５０】
出力バッファ部（５２Ａ、５２Ｂ）のそれぞれは、デマルチプレクサ（５０Ａまたは５０Ｂ）のそれぞれから供給されるｎ／２個ずつの画素電圧信号を順次的に入力してホールディングさせる。このように、出力バッファ部（５２Ａ、５２Ｂ）のそれぞれにｎ／２個ずつ入力されたｎ個の画素電圧信号がすべて入力されてホールディングされると、タイミング制御部（２８）からの第２ソース出力イネーブル信号（ＳＥＯ２）に応答してホールディングされたｎ個の画素電圧信号を同時に該当するデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給する。このような出力バッファ部（５２Ａ、５２Ｂ）のそれぞれは、該当するデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に一対一に接続されるｎ個の出力バッファセルで構成される。
【００５１】
図４に図示されたように、出力バッファセル（５４）のそれぞれは、入力画素電圧信号（ＶＳｉｎ）を緩衝して出力する第１ボルテージフォロワ（５６）と、第１ボルテージフォロワ（５６）からの画素電圧信号をホールディングするためのキャパシティ（Ｃ）と、タイミング制御部（３８）からのソース出力イネーブル信号（ＳＥＯ２）に応答してホールディングされた画素電圧信号を出力するスイッチング素子（ＳＷ）と、スイッチング素子（ＳＷ）に接続されて画素電圧信号を信号緩衝して出力の画素電圧信号（ＶＳｏｕｔ）に出力するための第２ボルテージフォロワ（５７）で構成される。ここで、キャパシティは、第１ボルテージフォロワ（５６）の出力段と基底電圧源の間に接続するか第１ボルテージフォロワ（５６）の入力段と基底電圧源の間に接続することができる。
【００５２】
図５は、本発明の第２実施例による液晶表示装置のデータ駆動ユニットの構成を図示したブロック図である。図５でタイミング制御部（５８）に接続されたデータ駆動ユニットは、図３に図示されたデータユニットと対比して大きく異なる点は出力バッファＩＣ（７８）が２ｎ出力チャンネルを有することである。
【００５３】
タイミング制御部（５８）は、データ駆動ユニットを制御するための各種の制御信号と画素データ（ＶＤ）とを供給する。このために、タイミング制御部（５８）は制御信号発生部（５７）と画素データ再整列部（５９）とを具備する。
【００５４】
制御信号発生部（５７）は、外部から入力される垂直及び水平の同期信号とドットクロック信号を利用してデータ駆動ユニットを制御するための各種の制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、ＳＩＥ、ＳＯＥ２など）を発生する。
【００５５】
画素データ再整列部（５９）は、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）を時分割して順次的に供給する。また、画素データ再整列部（５９）は、伝送周波数を減らすために画素データ（ＶＤ）をイブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）に分けて、それぞれの伝送ラインを通して同時に出力する。ここで、イブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）のそれぞれは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。特に、画素データ再整列部（５９）は、データ電送の際に電磁気的干渉（ＥＭＩ）を最小化するために、トランジションされるビット数が基準値を超えた場合は、画素データ（ＶＤ）はトランジションのビット数を減らすように変造して出力する。
【００５６】
ＤＡＣ・ＩＣ（６０）には、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割されて入力される。ＤＡＣ・ＩＣ（６０）は、先に入力されたｎ個の画素データをアナログ信号である画素電圧信号に変換する。そして、ＤＡＣ・ＩＣ（６０）は、アナログ信号に変換されたｎ個の画素電圧信号を更にｎ／２個ずつ物理的に分割して第１及び第２出力バッファＩＣ（７８）に同時に供給する。続いて、ＤＡＣ・ＩＣ（６０）は、次に入力された残りのｎ個の画素データに対して前記のようなＤＡＣ動作を繰り返す。
【００５７】
このために、ＤＡＣ・ＩＣ（６０）は、順次的のサンプリング信号を供給するシフト・レジスタ部（６６）と、サンプリング信号に応答して画素データ（ＶＤ）を順次的にラッチして同時に出力するラッチ部（６８）と、ラッチ部（６８）からの画素データ（ＶＤ）を画素電圧信号に変換するＤＡＣ部（７０）とを具備する。また、ＤＡＣ・ＩＣ（６０）はタイミング制御部（５８）から供給される制御信号と画素データ（ＶＤ）とを中継する信号制御部（６２）と、ＤＡＣ部（７０）に必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（６４）とを更に具備する。
【００５８】
信号制御部（６２）は、タイミング制御部（５８）からの各種制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）と画素データ（ＶＤ）を該当する構成要素で出力するように制御する。
【００５９】
ガンマ電圧部（６４）は、ガンマ基準電圧の発生部（図示しない）から入力される多数個のガンマ基準電圧をグレイ別に細分化して出力する。
【００６０】
シフト・レジスタ部（６６）に含まれるｎ/６つのシフト・レジスタは、信号制御部（６２）からのソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）により順次的にシフトさせてサンプリング信号として出力する。
【００６１】
ラッチ部（６８）は、シフト・レジスタ部（６６）からのサンプリング信号に応答して、信号制御部（６２）からの画素データ（ＶＤ）を一定単位ずつ順次的にサンプリングしてラッチする。このためにラッチ部（６８）は、ｎ個の画素データ（ＶＤ）をラッチするためにｎ個のラッチで構成されており、そのラッチのそれぞれは、画素データ（ＶＤ）のビット数（３ビットまたは６ビット）に対応する大きさを有する。このようなラッチ部（３８）は、サンプリング信号毎に信号制御部（６２）を経由して供給されるイブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）、即ち、６個の画素データを同時にラッチする。続いて、ラッチ部（６８）は、信号制御部（６２）からの第１ソース出力イネーブル信号（ＳＯＥ１）に応答してラッチされたｎ個の画素データ（ＶＤ）を同時に出力する。この場合、ラッチ部（６２）は、データ反転選択信号（ＲＥＶ）に応答してトランジションビット数を減らすように変造された画素データ（ＶＤ）を復元させて出力する。
【００６２】
ＤＡＣ部（７０）は、ラッチ部（６８）からのｎ個の画素データ（ＶＤ）を同時に正極及び負極性の画素電圧信号に変換して、極性制御信号（ＰＯＬ）に応答して正極性及び負極性の画素電圧信号を選択的に出力する。このために、ＤＡＣ部（７０）は、ラッチ部（６８）に共通接続されたＰデコーディング部（７２）及びＮデコーディング部（７４）と、Ｐデコーディング部（７２）及びＮデコーディング部（７４）の出力信号を選択するためのマルチプレクサ（７６）とを具備する。
【００６３】
Ｐデコーディング部（７２）に含まれるｎ個のＰデコーダは、ラッチ部（６８）から同時に入力されるｎ個の画素データをガンマ電圧部（６４）からの正極性のガンマ電圧を利用して正極性の画素電圧信号に変換する。Ｎデコーディング部（７４）に含まれるｎ個のＮデコーダは、ラッチ部（６８）から同時に入力されるｎ個の画素データをガンマ電圧部（６４）からの負極性のガンマ電圧を利用して負極性の画素電圧信号に変換する。マルチプレクサ（７６）は、信号制御部（６２）からの極性制御信号（ＰＯＬ）に応答してＰデコーディング部（７２）からの正極性の画素電圧信号またはＮデコーディング部（７４）からの負極性の画素電圧信号を選択すると同時に、選択制御信号（ＳＥＬ）に応答してｎ個の画素電圧信号をｋ個ずつ分けて出力する。この場合、選択制御信号（ＳＥＬ）のビット数は、ｎ個の画素電圧信号を分割する回数（ｊ）により定められる。例えば、ｎ個の画素電圧信号を８（ｊ＝８）分割して出力する場合に、選択制御信号（ＳＥＬ）は３ビットに構成されると十分である。このように、ＤＡＣ部（７０）は、ｎ個ずつの画素データを画素電圧信号に変換してｎ個の画素電圧信号をそれより小さいｋ個ずつ時分割して出力する。
【００６４】
出力バッファＩＣ（７８）はＤＡＣ・ＩＣ（６０）からｋ個ずつ入力される画素電圧信号をサンプリングした後、ホールディングして２ｎ個のデータライン（ＤＬ１乃至ＤＬ２ｎ）のうちｎ個のデータラインに同時に出力する。このような出力バッファＩＣ（７８）は、デマルチプレクサ（８０）と出力バッファ部（８２）とを具備する。
【００６５】
デマルチプレクサ（８０）は、マルチプレクサ（７６）からｋ個ずつ入力される画素電圧信号を、タイミング制御部（５８）から供給されるソース入力イネーブル（ＳＩＥ）に応答して、出力バッファ部（８２）に含まれる２ｎ個の出力バッファセルのうちのｎ個の出力バッファセルにｋ個ずつ選択的に供給する。この場合、ソース入力イネーブル（ＳＩＥ）もまた、前記選択制御信号（ＳＥＬ）と同時にｎ個の画素電圧信号が分割された回数（ｊ）に相当するビット数を有する。
【００６６】
出力バッファ部（８２）は、図５に示されたような構成を有して２ｎ個のデータライン（ＤＬ１乃至ＤＬ２ｎ）に一対一に接続される２ｎ個の出力バッファセルとを具備する。このように出力バッファ部（８２）は、デマルチプレクサ（８０）から供給されるｋ個ずつの画素電圧信号を順次的に入力してｎ個の画素電圧信号がホールディングされるようにする。このようなｎ個の画素電圧信号のそれぞれをホールディングしているｎ個の出力バッファセルは、前述したＤＡＣ変換動作を繰り返して残りのｎ個の出力バッファセルに残りのｎ個の画素電圧信号がすべて入力されるまでホールディング状態を維持する。そして、出力バッファ部（８２）にｋ個ずつ入力された２ｎ個の画素電圧信号がすべて入力されてホールディングされると、タイミング制御部（５８）からの第２ソース出力イネーブル信号（ＳＥＯ２）に応答してホールディングされた２ｎ個の画素電圧信号を２ｎ個のデータライン（ＤＬ１乃至ＤＬ２ｎ）に同時に供給する。
【００６７】
図６は、本発明の第３実施例による液晶表示装置のデータ駆動ユニットの構成を示したブロック図である。図６に示されたデータ駆動ユニットは、図３に示されたデータ駆動ユニットと対比してＤＡＣ・ＩＣ（９０）の出力段に第１出力バッファＩＣ（１１０Ａ）と第２出力バッファＩＣ（１１０Ｂ）を順次的に駆動するための第１デマルチプレクサ（１０８）が更に追加されたことを除いては同一の構成要素を具備する。そして、図６に示されたデータユニットは、図５に示されたタイミング制御部（５８）のような制御方式で制御される。
【００６８】
タイミング制御部（５８）は、データ駆動ユニットを制御するための各種の制御信号と画素データ（ＶＤ）を供給する。このためにタイミング制御部（５８）は、制御信号発生部（５７）と画素データ再整列部（５９）とを具備する。
【００６９】
制御信号発生部（５７）は、外部から入力される垂直及び水平の同期信号とドットクロック信号を利用してデータユニットを制御するための各種の制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、ＳＩＥ、ＳＯＥ２など）を発生する。
【００７０】
画素データ再整列部（５９）は、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）を時分割して順次的に供給する。また、画素データ再整列部（５９）は、伝送周波数を減らすために画素データ（ＶＤ）をイブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）に分けて、それぞれの伝送ラインを通して同時に出力する。ここで、イブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）のそれぞれは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。特に、画素データ再整列部（５９）は、データ電送の際に電磁気的干渉（ＥＭＩ）を最小化するために、トランジションされるビット数が基準値を超えた場合は、画素データ（ＶＤ）はトランジションのビット数を減らすように変造して出力する。
【００７１】
ＤＡＣ・ＩＣ（９０）には、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割されて入力される。ＤＡＣ・ＩＣ（９０）は、先に入力されたｎ個の画素データをアナログ信号である画素電圧信号に変換する。そしてＤＡＣ・ＩＣ（９０）は、アナログ信号に変換されたｎ個の画素電圧信号をまたｋ個（＜ｎ）ずつ分割して第１及び第２出力バッファＩＣ（１１０Ａ、１１０Ｂ）に選択的に供給する。
【００７２】
このために、ＤＡＣ・ＩＣ（９０）は、順次的のサンプリング信号を供給するシフト・レジスタ部（６６）と、サンプリング信号に応答して画素データ（ＶＤ）を順次的にラッチして同時に出力するラッチ部（９８）と、ラッチ部（９８）からの画素データ（ＶＤ）を画素電圧信号に変換するＤＡＣ部（１００）と、ＤＡＣ（１００）からの画素電圧信号を２個の出力バッファＩＣ（１１０Ａ、１１０Ｂ）に選択的に供給する第１デマルチプレクサ（１０８）とを具備する。また、ＤＡＣ・ＩＣ（９０）は、タイミング制御部（５８）から供給される各種の制御信号と画素データ（ＶＤ）を中継する信号制御部（９２）と、ＤＡＣ部（１００）に必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（９４）とを更に具備する。
【００７３】
信号制御部（９２）は、タイミング制御部（５８）からの各種の制御信号（ＣＬＫ、ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬ、ＳＥＬ１、ＳＥＬ２など）と画素データ（ＶＤ）を該当する構成要素に出力するように制御される。
【００７４】
ガンマ電圧部（９４）は、ガンマ基準電圧の発生部（図示しない）から入力される多数個のガンマ基準電圧をグレイ別に細分化して出力する。
【００７５】
シフト・レジスタ部（９６）に含まれるｎ/６個のシフト・レジスタは、信号制御部（９２）からのソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）により順次的にシフトさせサンプリング信号として出力する。
【００７６】
ラッチ部（９８）は、シフト・レジスタ部（９６）からのサンプリング信号に応答して、信号制御部（９２）からの画素データ（ＶＤ）を一定単位ずつ順次的にサンプリングしてラッチする。このためにラッチ部（９８）は、ｎ個の画素データ（ＶＤ）をラッチするためにｎ個のラッチで構成されており、そのラッチのそれぞれは、画素データ（ＶＤ）のビット数（３ビットまたは６ビット）に対応する大きさを有する。このようなラッチ部（９８）は、サンプリング信号毎に信号制御部（９２）を経由して供給されるイブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）、即ち、６個の画素データを同時にラッチする。続いて、ラッチ部（９８）は、信号制御部（９２）からの第１ソース出力イネーブル信号（ＳＯＥ１）に応答してラッチされたｎ個の画素データ（ＶＤ）を同時に出力する。この場合、ラッチ部（９８）はデータ反転選択信号（ＲＥＶ）に応答してトランジションビット数を減らすように変造された画素データ（ＶＤ）を復元させて出力する。
【００７７】
ＤＡＣ部（１００）は、ラッチ部（９８）からのｎ個の画素データ（ＶＤ）を同時に正極及び負極性の画素電圧信号に変換して、極性制御信号（ＰＯＬ）に応答して正極性及び負極性の画素電圧信号を選択的に出力する。このために、ＤＡＣ部（１００）は、ラッチ部（９８）に共通接続されたＰデコーディング部（１０２）及びＮデコーディング部（１０４）と、Ｐデコーディング部（１０２）及びＮデコーディング部（１０４）の出力信号を選択するためのマルチプレクサ（１０６）とを具備する。
【００７８】
Ｐデコーディング部（１０２）に含まれるｎ個のＰデコーダは、ラッチ部（９８）から同時に入力されるｎ個の画素データをガンマ電圧部（９４）からの正極性のガンマ電圧を利用して正極性の画素電圧信号に変換する。Ｎデコーディング部（１０４）に含まれるｎ個のＮデコーダは、ラッチ部（９８）から同時に入力されるｎ個の画素データをガンマ電圧部（９４）からの負極性のガンマ電圧を利用して負極性の画素電圧信号に変換する。マルチプレクサ（１０６）は、信号制御部（９２）からの極性制御信号（ＰＯＬ）に応答して、Ｐデコーダ（１０２）からの正極性の画素電圧信号またはＮデコーダ（１０４）からの負極性の画素電圧信号を選択すると同時に、第１選択制御信号（ＳＥＬ１）に応答してｎ個の画素電圧信号をｋ個ずつ分けて出力する。この場合、第１選択制御信号（ＳＥＬ１）のビット数は、ｎ個の画素電圧信号を分割する回数（ｊ）により定められる。例えば、ｎ個の画素電圧信号を８（ｊ＝８）分割して出力する場合に、第１選択制御信号（ＳＥＬ１）は３ビットに構成されると十分である。このように、ＤＡＣ部（１００）は、ｎ個ずつの画素データを画素電圧信号に変換して、ｎ個の画素電圧信号をそれより小さいｋ個ずつ時分割して出力する。
【００７９】
第１デマルチプレクサ（１０８）は、マルチプレクサ（１０６）からｋ個ずつ入力される画素電圧信号を、信号制御部（９２）から入力される第２選択制御信号（ＳＥＬ２）に応答して、第１出力バッファＩＣ（１１０Ａ）または第２出力バッファＩＣ（１１０Ｂ）に出力する。この場合、第２選択制御信号（ＳＥＬ２）もｎ個の画素電圧信号が分割された回数（ｊ）により定められるので、前記第１選択制御信号（ＳＥＬ１）と同一のビット数を有する。
【００８０】
第１及び第２出力バッファＩＣ（１１０Ａ、１１０Ｂ）のそれぞれは、ＤＡＣ・ＩＣ（９０）からｋ個ずつ入力される画素電圧信号をサンプリングした後、ホールディングしてｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に同時に出力する。このために、第１及び第２出力バッファＩＣ（１１０Ａ、１１０Ｂ）のそれぞれは、第２デマルチプレクサ（１１２Ａまたは１１２Ｂ）と出力バッファ部（１１４Ａ、１１４Ｂ）で構成される。
【００８１】
第２デマルチプレクサ（１１２Ａまたは１１２Ｂ）のそれぞれは、第１デマルチプレクサ（１０８）からｋ個ずつ入力される画素電圧信号を、タイミング制御部（５８）から供給されるソース入力イネーブル（ＳＩＥ）に応答して出力バッファ部（１１４Ａ、１１４Ｂ）に含まれるｎ個の出力バッファセルに選択的に供給する。
【００８２】
出力バッファ部（１１４Ａ、１１４Ｂ）のそれぞれは、該当するデータライン（ＤＬ１１乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に一対一に接続されており、図４に示されたような構成を有するｎ個の出力バッファセルで構成される。このように、出力バッファ部（１１４Ａ、１１４Ｂ）のそれぞれは、デマルチプレクサ（１１２Ａ、１１２Ｂ）のそれぞれから供給されるｋ個ずつの画素電圧信号を順次的に入力してホールディングさせる。このように出力バッファ部（１１４Ａ、１１４Ｂ）のそれぞれにｋ個ずつ入力されたｎ個の画素電圧信号がすべて入力されてホールディングされると、タイミング制御部（５８）からの第２ソース出力イネーブル信号（ＳＥＯ２）に応答してホールディングされたｎ個の画素電圧信号を同時に該当するデータライン（ＤＬ１乃至ＤＬ２ｎ）に供給する。
【００８３】
図７は、本発明の第４実施例による液晶表示装置のデータ駆動ユニットの構成を示したブロック図である。図７に示されたデータ駆動ユニットは、図６に示されたデータ駆動ユニットと対比して図６のマルチプレクサ（１０６）が有するｎ個の画素電圧信号の分割機能を遂行するための２個のマルチプレクサ（１４０、１４２）が追加されたことを除いては同一の構成要素を具備する。そして、図７に示されたデータユニットは、図５に示されたタイミング制御部（５８）のような制御方式で制御される。
【００８４】
タイミング制御部（５８）は、データ駆動ユニットを制御するための各種の制御信号と画素データ（ＶＤ）を供給する。このためにタイミング制御部（５８）は、制御信号発生部（５７）と画素データ再整列部（５９）とを具備する。
【００８５】
制御信号発生部（５７）は、外部から入力される垂直及び水平の同期信号とドットクロック信号を利用してデータユニットを制御するための各種の制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ１、ＲＥＶ、ＰＯＬ、ＳＩＥ、ＳＯＥ２など）を発生する。
【００８６】
画素データ再整列部（５９）は、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データ（ＶＤ）を時分割して順次的に供給する。また、画素データ再整列部（５９）は、伝送周波数を減らすために画素データ（ＶＤ）をイブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）に分けてそれぞれの伝送ラインを通して同時に出力する。ここで、イブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）のそれぞれは赤（Ｒ）、緑（Ｇ）、青（Ｂ）画素データを含む。特に、画素データ再整列部（５９）は、データ電送の際に電磁気的干渉（ＥＭＩ）を最小化するために、トランジションされるビット数が基準値を超える場合は、画素データ（ＶＤ）はトランジションのビット数を減らすように変造して出力する。
【００８７】
ＤＡＣ・ＩＣ（１２０）には、２ｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎ、ＤＬ２１乃至ＤＬ２ｎ）に供給される２ｎ個の画素データがｎ個ずつ時分割されて入力される。ＤＡＣ・ＩＣ（１２０）は、入力されたｎ個の画素データをアナログ信号である画素電圧信号に変換する。そしてＤＡＣ・ＩＣ（１２０）は、アナログ信号に変換されたｎ個の画素電圧信号をまたｋ個（＜ｎ）ずつ分割して第１及び第２出力バッファＩＣ（１４４Ａ、１４４Ｂ）に選択的に供給する。
【００８８】
このために、ＤＡＣ・ＩＣ（１２０）は、順次的のサンプリング信号を供給するシフト・レジスタ部（１２６）と、サンプリング信号に応答して画素データ（ＶＤ）を順次的にラッチして同時に出力するラッチ部（１２８）と、ラッチ部（１２８）からの画素データ（ＶＤ）を画素電圧信号に変換するＤＡＣ部（１３０）と、ＤＡＣ部（１３０）からの画素電圧信号を２個のマルチプレクサ（１４０、１４２）に選択的に供給する第１デマルチプレクサ（１３８）からの画素電圧信号を、時分割して第１及び第２出力バッファＩＣ（１４４Ａ、１４４Ｂ）のそれぞれに供給する第２及び第３マルチプレクサ（１４０、１４２）とを具備する。また、ＤＡＣ・ＩＣ（１２０）は、タイミング制御部（５８）から供給される各種の制御信号と画素データ（ＶＤ）を中継する信号制御部（１２２）と、ＤＡＣ部（１３０）に必要とする正極性及び負極性のガンマ電圧を供給するガンマ電圧部（１２４）とを更に具備する。
【００８９】
信号制御部（１２２）は、タイミング制御部（５８）からの各種制御信号（ＣＬＫ、ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬ、ＳＥＬ１、ＳＥＬ２など）と画素データ（ＶＤ）を該当する構成要素に出力するように制御される。
【００９０】
ガンマ電圧部（１２４）は、ガンマ基準電圧の発生部（図示しない）から入力される多数個のガンマ基準電圧をグレイ別に細分化して出力する。
【００９１】
シフト・レジスタ部（１２６）に含まれるｎ/６つのシフト・レジスタは、信号制御部（１２２）からのソース・スタート・パルス（ＳＳＰ）をソース・サンプリング・クロック信号（ＳＳＣ）により順次的にシフトさせてサンプリング信号に出力する。
【００９２】
ラッチ部（１２８）は、シフト・レジスタ部（１２６）からのサンプリング信号に応答して、信号制御部（１２２）からの画素データ（ＶＤ）を一定単位ずつ順次的にサンプリングしてラッチする。このためにラッチ部（１２８）は、ｎ個の画素データ（ＶＤ）をラッチするためのｎ個のラッチで構成されており、そのラッチのそれぞれは、画素データ（ＶＤ）のビット数（３ビットまたは６ビット）に対応する大きさを有する。このようなラッチ部（１２８）は、サンプリング信号毎に信号制御部（１２２）を経由して供給されるイブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）、即ち、６個の画素データを同時にラッチする。続いて、ラッチ部（１２８）は、信号制御部（１２２）からの第１ソース出力イネーブル信号（ＳＯＥ１）に応答してラッチされたｎ個の画素データ（ＶＤ）を同時に出力する。この場合、ラッチ部（１２８）は、データ反転選択信号（ＲＥＶ）に応答してトランジションビット数を減らすように変造された画素データ（ＶＤ）を復元させて出力する。
【００９３】
ＤＡＣ部（１３０）は、ラッチ部（１２８）からのｎ個の画素データ（ＶＤ）を同時に正極及び負極性の画素電圧信号に変換して、極性制御信号（ＰＯＬ）に応答して正極性及び負極性の画素電圧信号を選択的に出力する。このために、ＤＡＣ部（１３０）は、ラッチ部（１２８）に共通接続されたＰデコーディング部（１３２）及びＮデコーディング部（１３４）と、Ｐデコーディング部（１３２）及びＮデコーディング部（１３４）の出力信号を選択するための第１マルチプレクサ（１３６）とを具備する。
【００９４】
Ｐデコーディング部（１３２）に含まれるｎ個のＰデコーダは、ラッチ部（１２８）から同時に入力されるｎ個の画素データをガンマ電圧部（１２４）からの正極性のガンマ電圧を利用して正極性の画素電圧信号に変換する。Ｎデコーディング部（１３４）に含まれるｎ個のＮデコーダは、ラッチ部（１２８）から同時に入力されるｎ個の画素データをガンマ電圧部（１２４）からの負極性のガンマ電圧を利用して負極性の画素電圧信号に変換する。第１マルチプレクサ（１３６）は、信号制御部（１２２）からの極性制御信号（ＰＯＬ）に応答してＰデコーディング部（１３２）からの正極性の画素電圧信号またはＮデコーディング部（１３４）からの負極性の画素電圧信号を選択して出力する。
【００９５】
第１デマルチプレクサ（１３８）は、第１マルチプレクサ（１３６）から入力されるｎ個の画素電圧信号を、信号制御部（１２２）から入力される第１選択制御信号（ＳＥＬ１）に応答して第２及び第３マルチプレクサ（１４０、１４２）に選択的に出力する。第１選択制御信号（ＳＥＬ１）は、ラッチ部（１２８）に供給されるソース入力イネーブル信号（ＳＯＥ）の一周期毎に論理値が反転されることで、ｎ個ずつの画素電圧信号が２個の第２マルチプレクサ（１４０、１４２）に選択的に出力される。
【００９６】
第２及び第３マルチプレクサ（１４０、１４２）のそれぞれは、第１デマルチプレクサ（１３８）からｎ個ずつ供給される画素電圧信号を、信号制御部（１２２）から第２選択制御信号（ＳＥＬ２）に応答してｋ個ずつ分けて出力する。この場合、第２選択制御信号（ＳＥＬ２）のビット数は、ｎ個の画素電圧信号を分割する回数（ｊ）により定められる。例えば、ｎ個の画素電圧信号を８（ｊ＝８）分割して出力する場合に、第２選択制御信号（ＳＥＬ２）は３ビットで構成されると十分である。
【００９７】
第１及び第２出力バッファＩＣ（１４４Ａ、１４４Ｂ）のそれぞれは、ＤＡＣ・ＩＣ（１２０）の第２及び第３マルチプレクサ（１４０、１４２）のそれぞれからｋ個ずつ入力される画素電圧信号をサンプリングした後、ホールディングしてｎ個のデータライン（ＤＬ１１乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に同時に出力する。このために、第１及び第２出力バッファＩＣ（１４４Ａ、１４４Ｂ）のそれぞれは、第２デマルチプレクサ（１４６Ａまたは１４６Ｂ）と出力バッファ部（１４４Ａ、１４４Ｂ）で構成される。
【００９８】
第２デマルチプレクサ（１４６Ａまたは１４６Ｂ）のそれぞれは、第２及び第３デマルチプレクサ（１４０、１４２）のそれぞれからｋ個ずつ入力される画素電圧信号を、タイミング制御部（５８）から供給されるソース入力イネーブル（ＳＩＥ）に応答して出力バッファ部（１４４Ａ、１４４Ｂ）に含まれるｎ個の出力バッファセルに選択的に供給する。
【００９９】
出力バッファ部（１４４Ａ、１４４Ｂ）のそれぞれは、該当するデータライン（ＤＬ１１乃至ＤＬ１ｎまたはＤＬ２１乃至ＤＬ２ｎ）に一対一に接続された図４に示されたような構成を有するｎ個の出力バッファセルで構成される。このように、出力バッファ部（１４４Ａ、１４４Ｂ）のそれぞれは、デマルチプレクサ（１４６Ａ、１４６Ｂ）のそれぞれから供給されるｋ個ずつの画素電圧信号を順次的に入力してホールディングさせる。このように出力バッファ部（１４４Ａ、１４４Ｂ）のそれぞれにｋ個ずつ入力されたｎ個の画素電圧信号がすべて入力されてホールディングされると、タイミング制御部（５８）からの第２ソース出力イネーブル信号（ＳＥＯ２）に応答してホールディングされたｎ個の画素電圧信号を同時に該当するデータライン（ＤＬ１乃至ＤＬ２ｎ）に供給する。
【０１００】
以上、説明したように、本発明の実施例によるデータ駆動ユニットは、ＤＡＣ・ＩＣと出力バッファＩＣに分離されて集積化される。そして、一つのＤＡＣ・ＩＣが時分割駆動されて、そのＤＡＣ・ＩＣにｎチャンネルを有する少なくとも２個の出力バッファＩＣが共通接続されるか２ｎチャンネルを有する出力バッファＩＣが接続されることで、ＤＡＣ・ＩＣ数を１/２に減らすことができる。更にこのように必要な個数が減ったＤＡＣ・ＩＣは、ＴＣＰ上に実装し、出力バッファＩＣはＣＯＧ型に液晶パネル上に実装することでＴＣＰの個数を従来より１/２に減らすことができる。
【０１０１】
詳細に説明すると、図８に示されたように、ＤＡＣ・ＩＣ（１５６）はＴＣＰ（１５４）上に、出力バッファＩＣ（１１８Ａ、１１８Ｂ）は液晶パネル（１６０）上に分離されて実装されている。図８は時分割駆動されるＤＡＣ・ＩＣ（１５６）のそれぞれに２個の出力バッファＩＣ（１１８Ａ、１１８Ｂ）が共通接続された場合を示した液晶表示装置のデータ駆動装置を示す。
【０１０２】
出力バッファＩＣ（１１８Ａ、１１８Ｂ）は液晶パネル（１６０）上にＣＯＧ型に実装される。ＤＡＣ・ＩＣ（１５６）が実装されたＴＣＰ（１５４）は、液晶パネル（１６０）の上段部に設けられたパッドなどを通して出力バッファＩＣ（１１８Ａ、１１８Ｂ）と電気的に接続されると共にデータＰＣＢ（１５２）に設けられた出力パッドなどと電気的に接続される。データＰＣＢ（１５２）はタイミング制御部（１１０）から供給される各種の制御信号と画素データ信号をＤＡＣ・ＩＣ（１５６）に伝送する役割をする。
【０１０３】
タイミング制御部（１１０）は、伝送周波数を減らせるために画素データ（ＶＤ）をイブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）に分けてそれぞれの伝送ラインを通して出力する。そして、タイミング制御部（１１０）は、イブン画素データ（ＶＤeven）とオド画素データ（ＶＤodd）を多数個のＤＡＣ・ＩＣなど（１５６）に順次的に供給する。ここで、出力バッファＩＣ（１１８Ａ、１１８Ｂ）のそれぞれがｎ個の出力チャンネルを有する場合、タイミング制御部（１１０）はＤＡＣ・ＩＣ（１５６）のそれぞれに２ｎ個の画素データをｎ個ずつ時分割して供給する。これにより、ＤＡＣ・ＩＣ（１５６）のそれぞれは、１水平周期の内にｎ個ずつ２回ＤＡＣ機能を遂行しなければならないので、従来に比べて２倍の速度で駆動されるべきである。このために、タイミング制御部（１１０）は、ＤＡＣ・ＩＣ（１５６）のそれぞれに供給する各種の制御信号（ＳＳＣ、ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）及び画素データ（ＶＤ）が従来に比べて２倍の周波数で供給される。このようにＴＣＰ（１５４）上には、時分割駆動されるＤＡＣ・ＩＣ（１５６）だけが実装されることで、そのＤＡＣ・ＩＣ（１５６）と共にＴＣＰ（１５４）の個数を半分に減らすことができるので、その分製造単価を低くすることができる。
【０１０４】
これとは異なり、時分割駆動されるＤＡＣ・ＩＣの駆動周波数を２倍に増加させないためには、図９に示されたようにタイミング制御部（１７０）からＤＡＣ・ＩＣ（１７６）に画素データを供給する伝送ラインを物理的に分離する。換言すると、タイミング制御部（１７０）からの画素データを伝送するための伝送ラインは、第１イブン画素データ（ＶＤeven１）伝送ライン、第１オド画素データ（ＶＤodd１）伝送ライン、第２イブン画素データ（ＶＤeven２）伝送ライン、そして第２オド画素データ（ＶＤodd２）伝送ラインに分離される。ここで、第１イブン画素データ（ＶＤeven１）伝送ライン及び第１オド画素データ（ＶＤodd１）伝送ラインは、４個のＤＡＣ・ＩＣ（１７４）のうちの２個のＤＡＣ・ＩＣ（１７４）に接続されて、第２イブン画素データ（ＶＤeven２）伝送ライン及び第２オド画素データ（ＶＤodd２）伝送ラインは残りの２個のＤＡＣ・ＩＣ（１７４）に接続される。このように、データ電送ラインを２倍に追加してＤＡＣ・ＩＣ（１７４）に分離して接続させることで、２個のＤＡＣ・ＩＣ（１７４）に画素データ（ＶＤ）をラッチする時間の間に４個のＤＡＣ・ＩＣ（１７４）に画素データ（ＶＤ）をラッチすることができる。タイミング制御部（１７）は、このような画素データラッチ時間の短縮のためにＤＡＣ・ＩＣ（１７６）が時分割駆動されても、図８に示された液晶表示装置のデータ駆動装置の駆動周波数の増加なしに既存と同一の駆動周波数にてＤＡＣ・ＩＣ（１７６）を駆動することができる。
【０１０５】
ＤＡＣ・ＩＣ（１７６）が実装されたＴＣＰ（１７４）のそれぞれに２個ずつ共通に接続される出力バッファＩＣ（１７８Ａ、１７８Ｂ）は、液晶パネル（１８０）上にＣＧＯ型に実装される。ＴＣＰ（１７４）は、液晶パネル（１８０）の上段部に設けられたパッドを通して出力バッファＩＣ（１７８Ａ、１７８Ｂ）と電気的に接続されると共に、データＰＣＢ（１７２）に設けられた出力パッドと電気的に接続される。データＰＣＢ（１７２）は、タイミング制御部（１７０）から供給される各種の制御信号と画素データ信号をＤＡＣ・ＩＣ（１７６）に伝送する役割をする。
【０１０６】
一方、図１０に示されたように、ＤＡＣ・ＩＣ（１９６）の個数が従来対比の奇数個、例えば５個に減る場合に、図９のようにデータ電送ラインを分離するためには、その５個のＤＡＣ・ＩＣ（１９６）のうちの中央に位置する一つのＤＡＣ・ＩＣ（１９５Ｃ）はポート１とポート２のそれぞれを通して画素データを入力しなければならない。
【０１０７】
例えば、液晶パネル（２００）がＳＸＧＡモード（１２８０＊１２０４）である場合に、４８０チャンネルのデータ駆動ＩＣを使用する場合には、８個のデータ駆動ＩＣを必要とし、３８４チャンネルのデータ駆動ＩＣを使用する場合には１０個のデータ駆動ＩＣ  出力バッファＩＣを必要とする。このようなデータ駆動ＩＣをＤＡＣ・ＩＣと出力バッファＩＣに分離してＤＡＣ・ＩＣを時分割駆動することで、ＤＡＣ・ＩＣの個数を半分に減らすことができる。本発明では、４個の４８０チャンネルＤＡＣ・ＩＣまたは５個の３８４チャンネルのＤＡＣ・ＩＣが必要になる。ここで、４個の４８０チャンネルを使用するＤＡＣ・ＩＣを使用する場合に駆動周波数の増加を防止するためには、図９に示されたように、データ電送ラインを２分してＤＡＣ・ＩＣを２個ずつ分離駆動する。しかし、４８０チャンネルのＤＡＣ・ＩＣは３８４チャンネルのＤＡＣ・ＩＣより製造単価が高い短所を有する。
【０１０８】
これにより、５個の３８４チャンネルのＤＡＣ・ＩＣを使用する場合にデータ電送ラインを２分して駆動周波数の増加を防止するためには、５個のＤＡＣ・ＩＣのうちの一つのＤＡＣ・ＩＣ（１９５Ｃ）は、データ入力ポートが独立的に駆動されるポート１とポート２で構成されるべきである。図１０を参照すると、５個のＤＡＣ・ＩＣ（１９６、１９６Ｃ）のうちの第１及び第２ＤＡＣ・ＩＣ（１９６）は、第２イブン画素データ（ＶＤeven２）伝送ライン及び第２オド画素データ（ＶＤodd２）伝送ラインに共通に接続されて、第４及び第５ＤＡＣ・ＩＣ（１９６）は、第１イブン画素データ（ＶＤeven１）伝送ライン及び第１オド画素データ（ＶＤodd１）伝送ラインに共通に接続される。特に、第３ＤＡＣ・ＩＣ（１９６Ｃ）は、画素データの入力のために図１１に示されたように、独立的に駆動されるポート１とポート２とを具備する。ポート１は第２イブン画素データ（ＶＤeven２）伝送ラインに接続されて、ポート２は第１イブン画素データ（ＶＤeven１）伝送ラインに接続される。ポート１は、タイミング制御部（１９０）から供給される第１ソース・サンプリング・クロック（ＳＳＣ１）と第１ストロブネイブル信号（ＳＴＢ１）に応答して、第２オド画素データ（ＶＤodd２）伝送ラインを通して入力されるオド画素データなどを入力する。ポート２は、タイミング制御部（１９０）から供給される第２ソース・サンプリング・クロック（ＳＳＣ２）と第２ストロブネイブル信号（ＳＴＢ２）に応答して、第１イブン画素データ（ＶＤeven１）伝送ラインを通して入力されるイブン画素データを入力する。
【０１０９】
このように、奇数個のＤＡＣ・ＩＣ（１９６、１９６Ｃ）を２分されたデータ電送ラインに分離して接続させることで、２.５個のＤＡＣ・ＩＣに画素データ（ＶＤ）をラッチする時間の間に、５個のＤＡＣ・ＩＣ（１９６、１９６Ｃ）に画素データ（ＶＤ）をラッチすることができる。タイミング制御部（１９０）は、このような画素データのラッチ時間を短縮のためにＤＡＣ・ＩＣ（１９６、１９６Ｃ）が時分割駆動されても、図８に示された液晶表示装置のデータ駆動装置の駆動周波数の増加なしに既存と同一の駆動周波数にてＤＡＣ・ＩＣ（１９６、１９６Ｃ）を駆動することができる。
【０１１０】
このようなＤＡＣ・ＩＣ（１９６、１９６Ｃ）が実装されたＴＣＰ（１９４）のそれぞれに２個ずつ共通に接続される出力バッファＩＣ（１９８Ａ、１９８Ｂ）は、液晶パネル（２００）上にＣＧＯ型に実装される。ＴＣＰ（１９４）は、液晶パネル（２００）の上段部に設けられたパッドを通して出力バッファＩＣ（１９８Ａ、１９８Ｂ）と電気的に接続されると共に、データＰＣＢ（１９２）に設けられた出力パッドと電気的に接続される。データＰＣＢ（１９２）は、タイミング制御部（１９０）から供給される各種の制御信号と画素データ信号をＤＡＣ・ＩＣ（１９６、１９６Ｃ）に伝送する役割をする。
【０１１１】
【発明の効果】
上述したように、本発明による液晶表示装置のデータ駆動装置及び方法では、ＤＡＣ部を時分割駆動して出力バッファ部を分離して液晶パネル上に実装することで、ＤＡＣ・ＩＣ部及びＴＣＰの数を半分に減らすことができるので製造単価を節減することができる。また、本発明による液晶表示装置のデータ駆動装置及び方法によると、データ駆動ＩＣで出力バッファ部を分離してＤＡＣ機能だけをするようにすることで、ドライバＩＣの構成がより簡素化され製造数率を向上させることができる。更に、本発明による液晶表示装置のデータ駆動装置及び方法によると、データ駆動ＩＣがＤＡＣ・ＩＣと出力バッファＩＣに分離されて集積化されることで、ＩＣの精密度を向上させることができるのでＩＣの駆動信頼性を向上させることができる。
【０１１２】
以上説明した内容を通して、当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正の可能である。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定めなければならない。
【図面の簡単な説明】
【図１】  従来の液晶表示装置のデータ駆動装置を概略的に図示した画面である。
【図２】  図１に示されたデータ駆動装置の集積回路の詳細の構成を示したブロック図である。
【図３】  本発明の第１実施例による液晶表示装置のデータ駆動ユニットを図示したブロック図である。
【図４】  図３に示された出力バッファ部に含まれる出力バッファセルの詳細な構成を示した図面である。
【図５】  本発明の第２実施例による液晶表示装置のデータ駆動ユニットを示したブロック図である。
【図６】  本発明の第３実施例による液晶表示装置のデータ駆動ユニットを示したブロック図である。
【図７】  本発明の第４実施例による液晶表示装置のデータ駆動ユニットを示したブロック図である。
【図８】  本発明によるデータ駆動ユニットを含む液晶表示装置のデータ駆動装置を概略的に示した図面である。
【図９】  本発明によるデータ駆動ユニットを含む異なる液晶表示装置のデータ駆動装置を概略的に示した図面である。
【図１０】  本発明によるデータ駆動ユニットを含む更に異なる液晶表示装置のデータ駆動装置を概略的に示した図面である。
【図１１】  図１０に示された第３デジタル・アナログ変換集積回路のメカニズムを説明するための図面である。
【符号の説明】
２、１６０、１８０、２００：液晶パネル
４：データ駆動集積回路（ＩＣ）
６、１５４、１７４、１９４：テープ・キャリア・パッケージ（ＴＣＰ）
８、１５２、１７２、１９２：データ印刷回路基板（ＰＣＢ）
１０、３２、６２、９２、１２２：信号制御部
１２、３４、６４、９４、１２４：ガンマ電圧部
１４、３６、６６、９６、１２６：シフト・レジスタ部
１６、３８、６８、９８、１２８：ラッチ部
１８、４０、７０、１００、１３０：デジタル−アナログ変換（ＤＡＣ）部
２０、４２、７２、１０２、１３２：Ｐデコーディング部
２２、４４、７４、１０４、１３４：Ｎデコーディング部
２４、４６、７６、１０６、１３６：マルチプレクサ（ＭＵＸ）
２６、５２Ａ、５２Ｂ、８２、１１４Ａ、１１４Ｂ、１４８Ａ、
１４８Ｂ：出力バッファ部
２８、５８、１５０：タイミング制御部
２９、５９：ビデオデータ整列部
３０、６０、９０、１２０、１５６、１７６、１９６、１９６Ｃ：デジタル−アナログ変換集積回路
４８Ａ、４８Ｂ、７８、１１０Ａ、１１０Ｂ、１４４Ａ、１４４Ｂ、１５８Ａ、１５８Ｂ、１７８Ａ、１７８Ｂ、１９８Ａ、１９８Ｂ：出力バッファ集積回路
５０Ａ、５０Ｂ、８０、１０８、１１２Ａ、１１２Ｂ、１４６Ａ、１４６Ｂ：デマルチプレクサ（ＤＥＭＵＸ）
５４：出力バッファセル
５６、５７：バッファ
【図１】
0004140755.tif 000002
【図２】
0004140755.tif 000003
【図３】
0004140755.tif 000004
【図４】
0004140755.tif 000005
【図５】
0004140755.tif 000006
【図６】
0004140755.tif 000007
【図７】
0004140755.tif 000008
【図８】
0004140755.tif 000009
【図９】
0004140755.tif 000010
【図１０】
0004140755.tif 000011
【図１１】
0004140755.tif 000012