(57)【特許請求の範囲】
【請求項１】
電圧レールの一方(101)及び電圧レールの他方(112)に接続され、マグネトレジスティブ素子(110)にバイアスをかけ前記マグネトレジスティブ素子(110)により発生する信号を増幅し、第１の出力端子(105)及び第２の出力端子(104)から出力するマグネトレジスティブヘッド用増幅回路であって：
差動対を構成する第１のトランジスタ(108)及び第２のトランジスタ(107)、第１の抵抗(103)及び第２の抵抗(102)、第１の電流源(204)及び第２の電流源(203)、電圧源(201)を有し；
前記第１のトランジスタ(108)の出力側端子には前記第１の出力端子(105)及び前記第１の抵抗(103)の一方の端子が接続され；
前記第２のトランジスタ(107)の出力側端子には前記第２の出力端子(104)及び前記第２の抵抗(102)の一方の端子が接続され；
前記第１の抵抗(103)の他方の端子及び前記第２の抵抗(102)の他方の端子が前記電圧レールの一方(101)に接続され；
前記第１のトランジスタ(108)の制御側端子及び前記第２のトランジスタ(107)の制御側端子が前記電圧源(201)の一方に接続され；
前記第１のトランジスタ(108)の入力側端子に前記マグネトレジスティブ素子(110)の一方の端子が接続され；
前記マグネトレジスティブ素子(110)の他方の端子に前記第１の電流源(204)の一方の端子が接続され；
前記第２のトランジスタ(107)の入力側端子に第２の電流源(203)の一方の端子が接続され；
前記第１の電流源(204)の他方の端子，前記第２の電流源(203)の他方の端子及び前記電圧源(201)の他方の端子が前記電圧レールの他方(112)に接続されている：
マグネトレジスティブヘッド用増幅回路。
【請求項２】
さらに、前記第１の電流源(204)の一方の端子と前記第２の電流源(203)の一方の端子との間にキャパシタ(202)が接続された：
請求項１記載のマグネトレジスティブヘッド用増幅回路。
【請求項３】
さらに、前記第１のトランジスタ(108A)の出力側端子にカスコード接続された第３のトランジスタ(302)と；
前記第２のトランジスタ(107A)の出力側端子にカスコード接続された第４のトランジスタ(301)と；
前記第３のトランジスタ(302)及び第４のトランジスタ(301)各々の制御端子に接続されて前記第３のトランジスタ(302)及び第４のトランジスタ(301)にバイアス電圧を提供する第２の電圧源(303)を有する、
請求項１又は請求項２記載のマグネトレジスティブヘッド用増幅回路。
【請求項４】
第１のマグネトレジスティブ素子(RH0)及び第２のマグネトレジスティブ素子(RH1)を有し、前記第１のマグネトレジスティブ素子(RH0)又は前記第２のマグネトレジスティブ素子(RH1)を選択するマグネトレジスティブヘッド用増幅回路であって：
第１のトランジスタ(Q1A)と第２のトランジスタ(Q1B)が差動対接続された第１のトランジスタ差動対を有し前記第１のトランジスタ(Q1A)の入力側端子に第１のマグネトレジスティブ素子(RH0)の一方の端子が接続されて前記第１のマグネトレジスティブ素子(RH0)の抵抗値の変動から生じる電流偏差を増幅する第１の増幅段と；
第３のトランジスタ(Q2A)と第４のトランジスタ(Q2B)が差動対接続された第２のトランジスタ差動対を有し前記第３のトランジスタ(Q2A)の入力側端子に前記第２のマグネトレジスティブ素子(RH1)の一方の端子が接続されて前記第２のマグネトレジスティブ素子(RH1)の抵抗値の変動から生じる電流偏差を増幅する第２の増幅段と；
前記第１のトランジスタ(Q1A)と前記第２のトランジスタ(Q1B)各々の制御端子に接続され、前記第１のトランジスタ(Q1A)及び前記第２のトランジスタ(Q1B)にバイアス電圧を供給する第１の電圧源トランジスタ(M5)と；
前記第３のトランジスタ(Q2A)と前記第４のトランジスタ(Q2B)各々の制御端子に接続され、前記第３のトランジスタ(Q2A)及び前記第４のトランジスタ(Q2B)にバイアス電圧を供給する第２の電圧源トランジスタ(M6)と；
前記第１のトランジスタ(Q1A)及び前記第３のトランジスタ(Q2A)各々の入力側端子が、前記第１のマグネトレジスティブ素子(RH0)又は前記第２のマグネトレジスティブ素子(RH1)を介して、一方の端子に接続され、他方の端子が電源に接続された第１の電流源トランジスタ(M1)と；
前記第２のトランジスタ(Q1B)の入力端子と前記第４のトランジスタ(Q2B)の入力側端子が、抵抗(R1)を介して一方の端子に接続され、他方の端子が電源とに接続された第２の電流源トランジスタ(M2)と；
前記第１のトランジスタ(Q1A)の出力側端子と前記第３のトランジスタ(Q2A)の出力側端子が接続された出力ノード(OUT1)及び前記第２のトランジスタ(Q1B)の出力側端子と前記第４のトランジスタ(Q2B)の出力側端子が接続された出力ノード(OUT2)と；
前記第１のトランジスタ(Q1A)の出力側端子と前記第３のトランジスタ(Q2A)の出力側端子と電源（Vcc)との間に接続された抵抗(R6)及び前記第２のトランジスタ(Q1B)の出力側端子と前記第４のトランジスタ(Q2B)の出力側端子と前記電源（Vcc)との間に接続された抵抗(R7)と；
前記第１の電圧源トランジスタ(M5)又は前記第２の電圧源トランジスタ(M6)を選択することにより前記第１のマグネトレジスティブ素子(RH0)又は前記第２のマグネトレジスティブ素子(RH1)の一方を活性化し他方を非活性化する選択手段を備える、
マグネトレジスティブヘッド用増幅回路。
【請求項５】
前記選択手段が前記電圧源トランジスタ(M5, M6)を前記電源(Vcc)に選択的に接続するための選択部(SEL0, SEL1)を有する、
請求項４記載のマグネトレジスティブヘッド用増幅回路。
【請求項６】
さらに、前記第１のトランジスタ(Q1A)の出力側端子と前記第３のトランジスタ(Q2A)の出力側端子が接続された出力ノード(OUT1)及び前記第２のトランジスタ(Q1B)の出力側端子と前記第４のトランジスタ(Q2B)の出力側端子が接続された出力ノード(OUT2)に増幅器(A1)が接続された、
請求項３又は請求項４記載のマグネトレジスティブヘッド用増幅回路。
【請求項７】
さらに、前記第１の電流源トランジスタ(M1)の一方の端子と前記第２の電流源トランジスタ(M2)の一方の端子との間にキャパシタ(CB)が接続された、
請求項４，請求項５又は請求項６記載のマグネトレジスティブヘッド用増幅回路。
【請求項８】
第１のマグネトレジスティブ素子(110A)及び第２のマグネトレジスティブ素子(110B)にバイアスをかけ、前記第１のマグネトレジスティブ素子(110A)及び前記第２のマグネトレジスティブ素子(110B)により発生される信号を増幅するマグネトレジスティブヘッド用増幅回路であって：
前記マグネトレジスティブヘッド用増幅回路は、
差動対接続された第１のトランジスタ(108A)及び第２のトランジスタ(107A)と差動対構成で接続された第３のトランジスタ(108B)及び第４のトランジスタ(107B)を有し、前記第１のトランジスタ(108A)の入力側端子が前記第１のマグネトレジスティブ素子(110A)の一方の端子に接続され；
前記第３のトランジスタ(108B)の入力側端子が前記第２のマグネトレジスティブ素子(110B)の一方の端子に接続され；
前記第１のマグネトレジスティブ素子(l10A)の他方の端子及び第２のマグネトレジスティブ素子(110B)の他方の端子と電源(l12)との間に第１の電流源(204)が接続され；
前記第２のトランジスタ(107A)の入力側端子及び前記第４のトランジスタ(107B)の入力側端子と電源(112)との間に第２の電流源(203)が接続され；
前記第１のトランジスタ(108A)及び前記第２のトランジスタ(107A)の各制御端子に接続され、バイアス電圧を供給し前記第１のマグネトレジスティブ素子(l10A)を選択的に活性化する第１の電圧源(201A)及び前記第３のトランジスタ(108B)及び前記第４のトランジスタ(107B)の各制御端子に接続され、バイアス電圧を供給し前記第２のマグネトレジスティブ素子(l10B)を選択的に活性化する第２の電圧源(201B)と；
前記第１のトランジスタ(108A)の出力側端子及び前記第３のトランジスタ(108B)の出力側端子に入力側端子がカスコード接続され、出力側端子に第１の出力手段(105)が接続され、制御側端子が電圧源(303)に接続された第５のトランジスタ(302)と：
前記第２のトランジスタ(107A)の出力側端子及び前記第４のトランジスタ(107B)の出力側端子に入力側端子がカスコード接続され、出力側端子に第２の出力手段(104)が接続され、制御側端子が電圧源(303)に接続されたされた第６のトランジスタ(301)と：
前記第５のトランジスタ(302)の出力側端子が第１の抵抗(103)を介して、前記第６のトランジスタ(301)の出力側端子が第２の抵抗(102)を介して、電源(101)に接続される；
マグネトレジスティブヘッド用増幅回路。
【請求項９】
さらに、前記第１の電流源(204)と第２の電流源(203)とに接続されたキャパシタ(202)とで構成された、
請求項８記載のマグネトレジスティブヘッド用増幅回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、マグネトレジスティブセンサ用増幅器の分野に関するものである。
【０００２】
【従来の技術】
マグネトレジスティブ（ＭＲ＝Magnetoresistive）センサにバイアスをかけ、ＭＲセンサにより発生する出力信号を検出するために前置増幅回路が用いられている。ＭＲセンサは高磁化フィルム媒体を有するディスクから磁気的に記録されたデータを読み取るためのトランスデューサとして用いられる。ＭＲセンサは単位時間あたりの磁束の変化ではなく磁束を検知するという点で誘導センサと異なる。高密度ディスク用途では間隔の狭いデータ・トラックを必要とするためＭＲセンサは低密度媒体よりも低い信号磁束を示す。信号磁束が低いにもかかわらずＭＲセンサは一般的には高密度用途の誘導ヘッドよりも大きな読取り信号を発生する。したがって、ＭＲセンサにより高密度記録用途では誘導型ヘッドよりも読取り性能の改善を提供する。
【０００３】
ＭＲ読取りセンサは例えばディスク媒体に直角に取付けたＮｉ−Ｆｅのような細い線条材料で構成されている。このＭＲセンサの寸法は高さｈ，幅ｗであり、センサの抵抗は高さｈに反比例する。マグネトレジスティブ効果によりセンサの抵抗は媒体からその上に入射する磁気磁束にもとづいて変化する。
【０００４】
増幅器回路はＭＲセンサにバイアスをかけるために感知電流を供給し、センサが発生する読取り信号を増幅する。ＭＲセンサ用の感知電流は定電圧または定電流手段により供給することができる。同様に抵抗信号の電子検出は２つの本質的に異なる形態をとる。すなわち、高入力インピーダンス電圧増幅器の手段によるセンサ上の電圧の検出または実質的に短絡した入力部のある電流増幅器の手段によるセンサを通じての電流の検出である。
【０００５】
前置増幅回路は感知電流を供給し、これがＭＲセンサに加えられ、その応答にバイアスをかけ、磁界に対する抵抗の最適な変化率が得られる。したがって、ディスク上に磁化された場所として保存されたデータはデータがＭＲ読取り機構の下を通ると、ＭＲセンサの抵抗が変化する。前置増幅回路はＭＲセンサ上の抵抗の変化により電圧の変化を検出し、センサにより発生されるこの読取り信号を増幅する。こうして、前置増幅回路により適切にバイアスがかけられたＭＲセンサはディスク媒体のセンサを通過する瞬間磁界に対する直線的な応答を提供する。
【０００６】
ＭＲセンサの抵抗は高さｈに反比例しているので、製造工程または摩耗による線条の高さの変動に不感であるようセンサにバイアスをかけることが望ましい。こうして各ＭＲセンサの高さの違いと関連した難点が減少する。とくに、その抵抗△Ｒh／Ｒhにより正規化されたセンサ抵抗の変化に比例している電圧を有するセンサ信号を発生させることが望ましい。この場合△Ｒhは磁界がＭＲセンサ上に入射するときのその定常状態の抵抗からのＭＲセンサ抵抗Ｒhの変化である。なお、Ｒhの定常状態の値はバイアスがかかっている間のＲhの抵抗値であるが、磁界にはバイアスがかけられていない。
【０００７】
従来技術の前置増幅器を示す線図が図１に示してある。この回路にはＮＰＮトランジスタ１０７と１０８，増幅器１０６，ＭＲセンサ１１０，キャパシタ１０９及び電流源１１１が含まれている。＋Ｖsの電圧での電圧レール１０１は抵抗１０２の第１端子と抵抗１０３の第１端子に接続されている。抵抗１０２と１０３の値は両方ともＲcである。抵抗１０２の第２端子は出力端子１０４，トランスコンダクタンス増幅器１０６の反転入力部及びＮＰＮトランジスタ１０７の出力側端子であるコレクタに接続されている。抵抗１０３の第２端子は出力端子１０５，トランスコンダクタンス増幅器１０６の非反転入力部及びＮＰＮトランジスタ１０８のコレクタに接続されている。増幅器１０６の出力部はキャパシタ１０９の第１端子とトランジスタ１０８の制御端子であるベースに接続されている。キャパシタ１０９の第２端子はグランドに接続されている。
【０００８】
トランジスタ１０７のベースはグランドに接続されている。トランジスタ１０７の入力側端子であるエミッタは電流源１１１の第１端子に接続されている。トランジスタ１０８のエミッタはＭＲセンサ１１０の第１端子に接続されている。ＭＲセンサ１１０の抵抗値はＲhである。ＭＲセンサ１１０の第２端子は電流源１１１の第１端子に接続されている。２ＩBの電流は電流源１１１の第１端子から第２端子へ流れる。電流源１１１の第２端子は電圧レール１１２に接続されている。電圧レール１１２の電圧は−Ｖsである。出力端子１０４と１０５で見られる差動出力信号はＶOUTである。
【０００９】
図１は抵抗Ｒhを有するＭＲセンサ１１０にバイアスをかけＭＲセンサ１１０により発生する信号を増幅する従来技術による回路を示している。電流源１１１は一定値２ＩBと等しいトランジスタ１０７と１０８からのエミッタ電流を吸い込む。ＭＲセンサ１１０は差動対を通る２つの電流経路で電流不均衡をひき起こし、結果として出力端子１０５と１０４上に電圧を生じさせる。差動対により発生する出力信号Ｖoutは増幅器１０６とキャパシタ１０９を通ってトランジスタ１０８のベースへフィードバックし、ＭＲセンサ１１０の定常状態の抵抗値及びトランジスタ１０７と１０８の特性の違いによる直流オフセットの補正を行なう。このフィードバックにより差動増幅器の各経路を通る平衡電流が得られる。この構成による低周波数応答は遮断周波数を適切に設定するためにフィードバックループの増幅器１０６とキャパシタ１０９の利得を調節することにより修正される。
【００１０】
従来技術による回路の不利な点は一つのセンサから別のセンサへスイッチするとき、図１に示されているような回路を安定化させるにはかなりの回復時間が必要なことである。先行技術は一つのセンサ及び関連入力段を非活性化させ、また別のセンサを活性化させることによって行なう。先行技術ではスイッチオーバー中に低域遮断周波数を変更させるための回路について述べられている。しかし、回復時間はフィードバックループ制御信号が入力段に差動的に加えられるという事実により依然としてかなりかかる。したがって、差動段の出力部での過渡現象は低レベルの読取り信号を分離するよう充分に減少しなければならないが、このプロセスには充分な時間が必要である。もう一つの不利な点は従来技術による増幅器には追加の非線形回路が必要であり、これにより回路の複雑性が増大することである。
【００１１】
【発明の概要】
ＭＲセンサにバイアスをかけＭＲセンサにより発生する信号を増幅させるための前置増幅器回路について説明する。この前置増幅器は各ＭＲ読取りヘッド間の入力段をスイッチするときの回復時間の改善を提供し、また設計が簡単であり、有効である。
【００１２】
本発明により各差動対に各々別の平衡電流源を供給することによって従来技術による解決手段の不利な点が回避される。こうして、本発明により差動対の一方のトランジスタのバイアスを調節し、平衡を維持するためのエラー増幅器の必要がなくなる。差動対の両方のトランジスタに同じ電圧源によりバイアスがかけられることにより本発明は例えばＭＲヘッドを選択する場合のように差動対の両方のトランジスタが同時にスイッチされることを可能にし、また先行技術による回路を用いてヘッドを選択する場合に起こるスイッチ過渡現象を除去する。
【００１３】
実施例では前置増幅回路がＭＲセンサにバイアスをかけ、トラック密度の増大による低信号強度に特徴づけられるディスク媒体上に保存されたデータの磁界に対する最大の直線応答が得られる。前置増幅回路がこのようなバイアスをかけることにより、磁界に対するセンサ抵抗の最大の変化が得られる。センサのストライプ高の変動を補正するために、前置増幅器は前置回路の各経路を通る平衡電流を通じてその出力端子での各センサの可変直流オフセットを取り除く。直流信号レベルについては同じ電圧源を用いて前置増幅器の各トランジスタにバイアスをかけ、また別の電流源を用いて各トランジスタから等しいエミッタ電流を引き出し、前置増幅器出力電圧の可変オフセットを取り除くことにより、平衡電流が得られる。エミッタ電流が定常状態で確実に等しくなるようにすることによりＭＲヘッドの定常状態の抵抗の長期間の変動が自動的に補正される。
【００１４】
交流信号についてはキャパシタにより第１トランジスタのエミッタと第１電流源との間の第１ノードがＭＲセンサと第２電流源との間の第２ノードに接続されている。ＭＲセンサは交流信号用差動対での縮退結合した抵抗として考えられる。
【００１５】
同じバイアス電圧源はすべての差動対増幅器トランジスタに用いられ、トランジスタが別のバイアス電圧源に接続されている場合に見られるスイッチング過渡現象の可能性がなくなる。さらに、この開ループ法により差動対の両半分のコレクタ電流が互いに独立して設定され、均衡状態の電流が維持され、電流不均衡を補正するためのエラー増幅器の必要がなくなる。こうして、ＭＲセンサにバイアスをかけ読取り信号を発生させる単純化した方法が得られ、従来技術の不利な点が克服された。
【００１６】
【実施例】
ＭＲセンサにバイアスをかけＭＲセンサが発生する信号を検出するための増幅回路について説明する。以下の説明では本発明がさらに明らかとなるよう、外部トランジスタの数や性質，コンデンサ，半導体の種類など多数の明細事項が記されている。しかし、技術に精通した者にとってはこれらの明細事項なしに本発明を実施できることは明らかである。その他の場合には説明を不明確にしないよう既知の特徴については詳細に説明しなかった。
【００１７】
本発明はバイポーラ技術を用いた装置で実施するものとして説明されているがその他の技術を用いて実施しても理解され、これらの技術としてはＣＭＯＳ技術があげられるがこれに限定されるものではない。
【００１８】
バイポーラトランジスタやＦＥＴのような半導体増幅装置及びスイッチング装置について説明するが本発明はどんな種類の増幅装置及びスイッチング装置でも実施できる。
【００１９】
磁気媒体からの信号を読み取るには磁気センサが必要である。従来誘導型磁気センサが使用されてきたが、高密度媒体からの情報をより良く読み取ることができるためＭＲセンサがしだいに一般的になりつつある。しかし、ＭＲセンサを適切に作動させるにはバイアス電流が必要である。ＭＲセンサはまた発生した信号を増幅するのに増幅回路が必要である。増幅回路はＭＲセンサの定常状態の抵抗変動，素子間の変動及び多重のＭＲセンサ間のスイッチングからのノイズと干渉に相対的に強くなければならない。したがって、これらの必要条件に合致するＭＲヘッド増幅器が必要である。
【００２０】
本発明により従来技術の不利な点が回避される。本発明には交流周波数での共通ベース差動増幅器入力段としての機能に構成された一対のトランジスタが含まれている。直流では各トランジスタは分離されており、トランジスタを通る直流を独立して制御することができる。別の平衡電流源により２つのトランジスタを通るのと同等の電流が供給される。一方のトランジスタを通る電流はまたＭＲセンサを通って流れる。こうして、本発明によりＭＲセンサのバイアス電流が得られる。電流は別の平衡電流源によって制御されるので同じバイアス電圧源が２つのトランジスタのそれぞれに用いられる。こうして、バイアス電圧の揺らぎは共通モード電圧にしかならず、差動増幅器構成はこれに対する高度の耐性を示す。
【００２１】
本発明によりまた多重のＭＲセンサと入力段を用いることができる。同じバイアス電圧源は差動対の２つのトランジスタのそれぞれに用いられるので、バイアス電圧は入力段と関連したＭＲセンサを選択または非選択するために用いられる。ＭＲセンサを選択し非選択するために共通モード信号を用いることにより、スイッチング過渡現象の可能性が軽減される。システムに多くのＭＲセンサが含まれている場合にはそれらを結合しているラインと関連したキャパシタンスは大きくなる。存在する抵抗と結合するとこれらのキャパシタンスが帯域幅を小さくする。この問題に対応するには入力段に共通ベース段を追加しカスコード構成を形成するとよい。カスコード構成により帯域幅が改善される。
【００２２】
本発明の実施例が図２に示してある。図２において、＋Ｖsの電位を有する一方の電圧レール１０１は第１の抵抗１０２の一方の端子と第２の抵抗１０３の一方の端子と第１のトランジスタ１０３の第１端子に接続されている。抵抗１０２の第２端子は出力端子１０４とトランジスタ１０７のコレクタに接続されている。トランジスタ１０３の第２端子は出力端子１０５とトランジスタ１０８のコレクタに接続されている。トランジスタ１０７と１０８の各ベースは電圧源２０１の正の端子に接続されている。電圧源２０１の負の端子は電圧レール１１２に接続されている。
【００２３】
一方のトランジスタ１０７の入力側電極（エミッタ）はキャパシタ２０２の一方の端子と電流源２０３の一方の端子に接続されている。もう一方のトランジスタ１０８の入力側電極（エミッタ）はＭＲ素子１１０の一方の端子に接続されている。ＭＲ素子１１０のもう一方の端子はキャパシタ２０２のもう一方の端子ともう一方の電流源２０４の一方の端子に接続されている。一方の電流源２０３ともう一方の電流源２０４はそれぞれの一方の端子からもう一方の端子へ流れる電流Ｉ1を有する。一方の電流源２０３のもう一方の端子はもう一方の電圧レール１１２に接続されている。もう一方の電流源２０４のもう一方の端子は他方の電圧レール１１２に接続されている。もう一方の電圧レール１１２は−Ｖsの電位を有する。
【００２４】
図２の交流周波数でキャパシタ２０２は電流源２０３の第１端子を電流源２０４の第１端子に接続する。こうして、交流周波数でトランジスタ１０７と１０８は共通ベース差動増幅器を形成する。しかし、キャパシタ２０２が直流を遮断し電流源２０３と２０４を通る直流がそれぞれの電流源によって独立して制御される。電流源２０３と２０４により差動対のトランジスタ１０７と１０８を通る一定の等しい電流が維持される。トランジスタ１０８を通る電流もまたＭＲ素子１１０を通って流れる。こうして、ＭＲ素子１１０は一定の直流によりバイアスされる。
【００２５】
電流源２０３と２０４によりトランジスタ１０７と１０８を通る平衡電流が維持されるためトランジスタ１０７と１０８の各ベースに与えられる信号を別々に制御する必要がない。こうして、信号電圧源２０１は両方のトランジスタ１０７と１０８の各ベースに接続されている。両方のトランジスタ１０７と１０８にバイアスをかけるために単一電圧を用いると、電圧は共通モード電圧であるから差動モードバイアス構成での場合と異なりバイアス電源の変動が出力に影響を与えないため有利である。
【００２６】
コレクタ抵抗１０２と１０３は電圧レール１０１に接続されている。したがって、既知量の電流が抵抗１０２と１０３を通って流れている場合には抵抗１０２と１０３上の電圧降下は容易に測定することができる。また、出力部１０４と１０５の各電圧も測定することができる。ＭＲ素子１１０が磁界にさらされるとＭＲ素子１１０は抵抗△Ｒhの要素をもち、磁化と電流との間の角度のコサインの２乗に応じて変化する。与えられた磁界の抵抗変化は典型的なＭＲ材料の定常状態の抵抗Ｒhの約２％以下である。
【００２７】
ＭＲ素子が方向変化磁界に露出されると、ＭＲ素子の直流バイアス電流は変化磁界を表わす交流要素によって変調される。ＭＲ素子を通る電流の交流揺らぎはまた抵抗１０３を通る電流を変化させるため、出力部１０５の電圧は変化する。差動増幅器構成により出力部１０４の電圧もまた変化し、出力部１０４と１０５上に差動出力信号が得られる。こうして、図２の回路によりＭＲ素子１１０のバイアスが得られ、またＭＲ素子１１０が露出されている変化する磁界が増幅され、出力部１０４と１０５上に差動出力が得られる。トランジスタ１０７と１０８のエミッタでの入力インピーダンスは本質的に低いため、図２の回路によりＭＲ素子１１０を通る電流の変化を増幅するトランスインピーダンス増幅器が得られ、出力部１０４と１０５上の電圧が変化する。したがって、△Ｒh／ＲhはＭＲ素子１１０を通る電流を検出することによって見出される。
【００２８】
出力部１０４と１０５上の電圧は以下の式によって表わされる：
Ｖout∝△ＲhＩRh／（△Ｒin＋Ｒh）
したがって、Ｒin→０のとき
Ｖout∝（△Ｒh／Ｒh）ＩRh
となる。
この場合、Ｖoutは出力部１０４と１０５との間の電圧差であり、ＩRhはＭＲ素子１１０を通るバイアス電流であり、ＲinはＭＲ素子１１０から見たトランジスタ１０７と１０８を含む入力段の入力インピーダンスであり、ＲhはＭＲ素子１１０の抵抗であり、△Ｒhは磁界が入射しているときのＭＲ素子１１０の抵抗の変化である。
【００２９】
差動出力電圧がＭＲ素子の定常状態の抵抗値の変化によって影響を受ける程度は入力段の入力インピーダンスの値によって決まる。
【００３０】
入力段の入力インピーダンスが低い場合には差動出力電圧はＭＲ素子の定常の抵抗値の変動に対して感度が低い。
【００３１】
したがって、Ｒinが低くＩRhが一定である場合には出力電圧Ｖoutは△Ｒh／Ｒhに比例する。
【００３２】
こうして、図２の回路によりＭＲ素子１１０がたとえば回転式磁気媒体を読み取る読取りヘッドによって遭遇されるような変化磁界に露出されているときに、△Ｒh／Ｒhにもとづく出力が得られる。
【００３３】
本発明の他の実施例が図３に示してある。図３の他の実施例では＋Ｖsの電位を有する電圧レール１０１は抵抗１０２の第１端子と抵抗１０３の第１端子に接続されている。抵抗１０２の第２端子はトランジスタ３０１のコレクタと出力端子１０４に接続されている。抵抗１０３の第２端子は出力端子１０５とトランジスタ３０２のコレクタ端子に接続されている。トランジスタ３０１と３０２の各ベースは電圧源３０３の正の端子に接続されている。電圧源３０３の負の端子は−Ｖsの電位を有する電圧レール１１２に接続されている。
【００３４】
トランジスタ３０１のエミッタ端子はトランジスタ１０７Aと１０７Bのコレクタ端子に接続されている。トランジスタ３０２のエミッタ端子はトランジスタ１０８Aと１０８Bのコレクタ端子に接続されている。トランジスタ１０７Aと１０８Aの各ベースは電圧源２０１Aの正の端子に接続されている。電圧源２０１Aの負の端子は電圧レール１１２に接続されている。トランジスタ１０７Bと１０８Bの各ベースは電圧源２０１Bの正の端子に接続されている。電圧源２０１Bの負の端子は電圧レール１１２に接続されている。
【００３５】
トランジスタ１０７Aのエミッタはトランジスタ１０７Bのエミッタ端子，キャパシタ２０２の第１端子及び電流源２０３の第１端子に接続されている。トランジスタ１０８Aのエミッタ端子はＭＲ素子１１０Aの第１端子に接続されている。トランジスタ１０８Bのエミッタ端子はＭＲ素子１１０Bの第１端子に接続されている。ＭＲ素子１１０Aの第２端子はＭＲ素子１１０Bの第２端子，キャパシタ２０２の第２端子及び電流源２０４の第１端子に接続されている。電流源２０３の第２端子は電圧レール１１２に接続されている。電流源２０４の第２端子は電圧レール１１２に接続されている。ＭＲ素子１１０AはＲh10の値を有する。ＭＲ素子１１０BはＲh1の値を有する。電流源２０３と２０４はＩ1の値を有する。
【００３６】
図３の回路により多重のＭＲ素子を使用することができる。本発明はいくつのＭＲ素子でも実施できるが、図３の回路には２つのＭＲ素子１１０Aと１１０Bのみが示してある。各ＭＲ素子にはそれぞれと関連した２個のトランジスタで構成される入力段がある。ＭＲ素子１１０Aはトランジスタ１０７Aと１０８Aを含む入力段と関連している。ＭＲ素子１１０Bはトランジスタ１０７Bと１０８Bを含む入力段と関連している。トランジスタ１０７Aと１０８Aは電圧源２０１Aによってバイアスがかけられる。トランジスタ１０７Bと１０８Bは電圧源２０１Bによってバイアスがかけられる。
【００３７】
電圧源２０１Aからのバイアス電圧をトランジスタ１０７Aと１０８Aに加えるが、電圧源２０１Bに不適切な電圧を設定しトランジスタ１０７Bと１０８Bにバイアス（例えばゼロＶ）をかけることによりＭＲ素子１１０Aが選択でき、またＭＲ素子１１０Bを解除できる。電圧源２０１Bからのバイアス電圧をトランジスタ１０７Bと１０８Bに加えるが、不適切な電圧を設定しトランジスタ１０７Aと１０８Aにバイアス（例えばゼロＶ）をかけることによりＭＲ素子１１０Bが選択でき、またＭＲ素子１１０Aを解除できる。
【００３８】
選択されるＭＲ素子を変更するには電圧源２０１Aと２０１Bの各電圧を瞬間的に変化させてもよい。各電圧が変化する割合を制御し、さらに確実にスイッチング過渡現象を軽減することができる。例えばＭＲ素子１１０Aが選択されＭＲ素子１１０Aを解除し、その代わりとしてＭＲ素子１１０Bを選択することが望ましい場合には電圧源２０１Aの電圧を一定時間にわたってそのフルバイアス電圧からゼロへ直線的に低下させ、電圧源２０１Bの電圧を同じ時間にわたってゼロからフルバイアス電圧へ上昇させる。電圧の同時変化を回避することによりスイッチング過渡現象を軽減することができる。
【００３９】
ＭＲ素子１１０Aが選択されＭＲ素子１１０Bが解除されていると仮定すると、電圧源２０１Bの電圧はトランジスタ１０７Bと１０８BをＯＦＦにするのに充分に低い電圧に設定され電圧源２０１Aはトランジスタ１０７Aと１０８Aにバイアス電圧を供給しており、これにより共通ベース差動入力段が形成される。差動対の各半分を通る電流はＭＲ素子の成分特性または定常状態抵抗の変動に関係なく各半分を通る等電流を維持するよう入力段は別々に制御される。電流源２０３はトランジスタ１０８Aを通じて電流源２０４により供給される定電流と等しい定電流をトランジスタ１０７Aを通じて供給する。
【００４０】
トランジスタ１０８Aを通る電流源２０４からの電流はまたＭＲ素子１１０Aを通って流れる。こうして、ＭＲ素子１１０Aは充分なバイアス電流が供給されＭＲ検出が行なわれる。
【００４１】
交流信号に対してキャパシタ２０２は低インピーダンスを示し、差動対入力段の各半分を結合し、入力段を差動増幅器として機能させる。しかし、差動対の各半分を通る直流定常電流はキャパシタ２０２により遮断される。電流源２０３と２０４は等電流を供給し、電流はキャパシタ２０２により差動対の反対側に進むことを遮断されるため、等電流は差動対入力段の各半分に維持される。
【００４２】
多重の入力段が存在する場合には多くの場合それらを残りの回路に結合させたラインに大きなキャパシタンスが存在する。これらのキャパシタンスが各ラインと成分に存在する抵抗と結合するとこれらにはフィルタ効果が見られ帯域幅を制限する。帯域幅の減少を回避するには入力段を追加の共通ベース段に回路に加え、カスコードベース構成を形成する。図３の追加の共通ベース段にはトランジスタ３０１と３０２及び電圧源３０３が含まれている。
【００４３】
一般に、カスコード構成には増幅トランジスタとその抵抗コレクタとの間にトランジスタを挿入する必要があり、これによりミラー効果を軽減しまたコレクタ電流を変化しない抵抗の中を通過させる間のスイングから増幅器トランジスタのコレクタを保護することによってその他の容量性効果を削減する。挿入したトランジスタには一定電圧でバイアスをかけ、一般的には増幅器トランジスタのコレクタ上に充分な電圧を維持し、活性領域でこれを維持するよう増幅器トランジスタのエミッタ電圧より数ボルト高く設定する。
【００４４】
図３ではトランジスタ３０１はトランジスタ１０７Aのコレクタと抵抗１０２の間に挿入されており、トランジスタ３０２はトランジスタ１０８Aのコレクタと抵抗１０３の間に挿入されている。トランジスタ３０１と３０２は一定バイアス電圧を供給する電圧源３０３によりバイアスがかけられる。こうして、トランジスタ３０１と３０２が電圧源３０３と一緒に、トランジスタ１０７Aを含む差動対入力段の半分を用いてカスコード構成を形成するため、多重のＭＲ素子と関連したキャパシタンス増の悪影響を軽減する。
【００４５】
定常状態では電流は抵抗１０２，トランジスタ３０１と１０７A及び電流源２０３を通って流れる。電流はまた抵抗１０３，トランジスタ３０２と１０８A及び電流源２０４を通っても流れる。キャパシタ２０２は差動対の各半分の間の直流を遮断する。電流源２０３と２０４は差動対の各半分を通る等量の電流を供給する。こうして、差動対の定常状態平衡が維持される。
【００４６】
磁界がＭＲ素子１１０Aに入射するとＭＲ素子１１０Aの抵抗はその定常状態値から変化する。ＭＲ素子の抵抗の変動によりＭＲ素子を通る電流が変動する。この電流の変動は差動対１０７Aと１０８Aによって増幅され、その結果として抵抗１０２と１０３を通る電流が変動する。抵抗１０２と１０３は電圧レール１０１に接続しているため抵抗１０２と１０３を通る電流の変動は出力部１０４と１０５の電圧の変動をひき起こす。こうして、出力部１０４と１０５はＭＲ素子１１０Aに入射している磁界を表わす信号を供給する。
【００４７】
上記の説明はＭＲ素子１１０Aが選択され、ＭＲ素子１１０Bが解除されたことを仮定したが、これが図３の回路により操作できる唯一のモードではない。別の操作モードによりＭＲ素子１１０Bを選択しＭＲ素子１１０Aを解除することができる。ＭＲ素子１１０Bを選択するには電圧源２０１Aをトランジスタ１０７Aと１０８AをＯＦＦにする電圧に設定し、また電圧源２０１Bを電流がトランジスタ１０７Bと１０８Bを通ることができる電圧に設定する。解除と選択は同時にまたは削除のあとに選択を行なうことにより連続して行うことができる。選択したＭＲ素子１１０Bを用いるとトランジスタ１０７Bの機能はＭＲ素子１１０Aを選択したときのトランジスタ１０７Aの機能と等しくまたトランジスタ１０８Bの機能はトランジスタ１０８Aと等しい。したがって、トランジスタ１０７Aと１０８A，ＭＲ素子１１０A及び電圧源２０１Aの操作についての上記の説明はトランジスタ１０７Bと１０８B及び電圧源２０１Bがそれぞれトランジスタ１０７Aと１０８A及び電圧源２０１Aの代わりに用いられる場合にはＭＲ素子１１０Bにも適用される。
【００４８】
図３の回路については別の操作モードもある。電圧源２０１Aと２０１Bの両方がそれぞれのトランジスタにバイアスをかけるのに不充分な電圧に設定されている場合には回路を非活動状態にし、各ＭＲ素子から入力が望ましくないときの電力消費を最少にする。
【００４９】
本発明の第２の他の実施態様が図４に示してある。図４の他の実施態様では電圧源ＶCCは抵抗Ｒ6とＲ7の第１端子に接続されている。抵抗Ｒ6の第２端子はトランジスタＱ1AとＱ2Aの各コレクタ及びノードＯＵＴ1で増幅器Ａ1の非反転入力部に接続されている。抵抗Ｒ7の第２端子はトランジスタＱ1BとＱ2Bの各コレクタ及びノードＯＵＴ2で増幅器Ａ1の反転入力部に接続されている。増幅器Ａ1により出力ＤXとＤYが得られる。
【００５０】
トランジスタＱ1AのエミッタはＭＲ素子ＲH0の第１端子に接続されている。トランジスタＱ2AのエミッタはＭＲ素子ＲH1の第１端子に接続されている。ＭＲ素子ＲH0とＲH1の各第２端子は互いに接続され、またキャパシタＣBの第１端子と電界効果トランジスタ（ＦＥＴ）Ｍ1のドレインに接続されている。トランジスタＱ1BとＱ2Bの各エミッタは互いに接続され、またキャパシタＣBの第２端子と抵抗Ｒ1の第１端子に接続されている。抵抗Ｒ1の第２端子はＦＥＴ−Ｍ2のドレインに接続されている
【００５１】
電圧源ＶBIASは増幅器Ａ2の非反転入力部に接続されている。増幅器Ａ2の出力部はトランジスタＱ3のベースに接続されている。トランジスタＱ3のコレクタは電圧源ＶCCに接続されている。トランジスタＱ3のエミッタはトランジスタＱ6のコレクタとベース，トランジスタＱ4のベース，ＦＥＴ−Ｍ5とＭ6の各ドレイン及びキャパシタＣF2の第１端子に接続されている。キャパシタＣF2の第２端子は電圧源ＧＮＤに接続されている。ＦＥＴ−Ｍ5のソースはトランジスタＱ1AとＱ1Bの各ベースに接続されている。ＦＥＴ−Ｍ6のソースはトランジスタＱ2AとＱ2Bの各ベースに接続されている。ＦＥＴ−Ｍ5のゲートは入力信号ＳＥＬ0に接続されている。ＦＥＴ−Ｍ6のゲートは入力信号ＳＥＬ1に接続されている。トランジスタＱ6のエミッタは増幅器Ａ2の反転入力部と抵抗Ｒ5の第１端子に接続されている。抵抗Ｒ5の第２端子はＦＥＴ−Ｍ3のドレインに接続されている。
【００５２】
バンドギャップ電圧ＶBGは増幅器Ａ4の非反転入力部に接続されている。増幅器Ａ4の出力部はトランジスタＱ5のベースに接続されている。トランジスタＱ5のエミッタは増幅器Ａ4の反転入力部と抵抗ＲSETの第１端子に接続されている。抵抗ＲSETの第２端子は電圧源ＧＮＤに接続されている。
【００５３】
電圧源ＶCCは抵抗Ｒ3とＲ4の各第１端子に接続されている。抵抗Ｒ3の第２端子は増幅器Ａ3の反転入力部とトランジスタＱ4のコレクタに接続されている。抵抗Ｒ4の第２端子は増幅器Ａ3の非反転入力部とトランジスタＱ5のコレクタに接続されている。トランジスタＱ4のエミッタは抵抗Ｒ2の第１端子に接続されている。抵抗Ｒ2の第２端子はＦＥＴ−Ｍ4のドレインに接続されている。増幅器Ａ3の出力部はＦＥＴ−Ｍ1，Ｍ2，Ｍ3及びＭ4の各ゲートとキャパシタＣF1の第１端子に接続されている。キャパシタＣF1の第２端子は電圧源ＧＮＤに接続されている。ＦＥＴ−Ｍ1，Ｍ2，Ｍ3及びＭ4の各ソースは電圧源ＧＮＤに接続されている。
【００５４】
図４の回路により多重のＭＲ素子を用いることができる。図４の回路には２つのＭＲ素子が示されているが本発明は図４に示されているＭＲ素子よりも多くのＭＲ素子を用いて実施することができる。
【００５５】
図４においてＭＲ素子ＲH0はトランジスタＱ1AとＱ1Bを含む共通ベース差動対入力段に接続されている。ＭＲ素子ＲH1はトランジスタＱ2AとＱ2Bを含む共通ベース差動対入力段に接続されている。ＦＥＴスイッチＭ5を用いてトランジスタＱ1AとＱ1Bの各ベースをノードＶBIAS＋ＶBEで存在するバイアス電圧に接続または切離す。こうして、ＦＥＴスイッチＭ5を用いて入力部ＳＥＬ0を活性化または非活性化することによりＭＲ素子ＲH0を選択または解除する。同様に、ＦＥＴスイッチＭ6を用いてトランジスタＱ2AとＱ2Bの各ベースノードＶBIAS＋ＶBEで存在するバイアス電圧に接続または切離す。こうして、ＦＥＴスイッチＭ6を用いて入力部ＳＥＬ1を活性化または非活性化することによりＭＲ素子ＲH0を選択または解除する。入力部ＳＥＬ0とＳＥＬ1の両方を非活性化することにより回路を休止状態に配置し、ＭＲ素子からの入力が必要でないときに電力消費を最少にすることができる。
【００５６】
ＭＲ素子ＲH0と関連した入力段にはトランジスタＱ1AとＱ1B及び入力部ＳＥＬ0を有するＦＥＴスイッチＭ5が含まれている。ＭＲ素子ＲH1と関連した入力段にはトランジスタＱ2AとＱ2B及び入力部ＳＥＬ1を有するＦＥＴスイッチＭ6が含まれている。どのＭＲ素子を選択するかに関係なく選択したＭＲ素子と関連した入力段は定電流を供給する２つの電流源Ｍ1とＭ2によってバイアスがかけられる。Ｍ1により供給される電流は選択したＭＲ素子のセンス電流として使われる。また、どちらの入力段が選択されても各半分はキャパシタＣBによって交流的に結合されている。
【００５７】
入力段Ｑ1AとＱ1BまたはＱ2AとＱ2Bに加えられるバイアス電圧は増幅器Ａ2，トランジスタＱ3とＱ6，抵抗Ｒ5及び電流源Ｍ3を含む回路の一部により供給される。増幅器Ａ2はその非反転入力部で電圧入力ＶBIASを受ける。この実施例のＶBIASの電圧は０.５Ｖであるが、その他のレベルも用いてもよい。トランジスタＱ6にはそのベースに接続されたコレクタがあり、その半導体材料の特性，幾何学的形状及びそのベースとエミッタ間にコレクタ電流による電圧降下ＶBEを供給するようになっている。用いられる材料によりＶBEは約０.８Ｖまたはそれよりも高い場合も低い場合もある。トランジスタＱ3は増幅器Ａ2上のエミッタフォロアとして構成されている。抵抗Ｒ5と電流源Ｍ3は電圧源ＧＮＤへの電流経路を提供する。
【００５８】
トランジスタＱ6はＶBEの電圧降下を増幅器Ａ2の負のフィードバックループに導入するため増幅器Ａ2の出力は非反転電圧入力部ＶBIASからのＶBEによりオフセットされる。したがって、ノードＶBIAS＋ＶBEでの電圧はＶBIASとＶBEの合計と等しい。ＶBIAS＋ＶBEでの電圧はキャパシタＣF2によりフィルタされ選択的にＦＥＴスイッチＳＥＬ0を通じてトランジスタＱ1AとＱ1Bの各ベース及びＦＥＴスイッチＳＥＬ1を通じてトランジスタＱ2AとＱ2Bの各ベースに加えられる。ノードＶBIAS＋ＶBEはまたエミッタフォロアとして構成されているトランジスタＱ4のベースに電圧を供給する。
【００５９】
ＶBIAS＋ＶBEでの電圧はトランジスタＱ1A，Ｑ1B，Ｑ2A，Ｑ2B，Ｑ6及びＱ4の各ベースに接続されており、これらトランジスタのベースとエミッタ間にＶBEの特徴的な電圧降下が存在し、これらトランジスタの各エミッタはすべてＶBIASの電圧レベルである。この配置はドレインを超えて電流源Ｍ1，Ｍ2，Ｍ3及びＭ4の各ソース電圧との同等性を維持する。
【００６０】
この実施例の電流制御は増幅器Ａ3とＡ4，トランジスタＱ4とＱ5，ＦＥＴ−Ｍ1，Ｍ2，Ｍ3及びＭ4，抵抗ＲSET，Ｒ2，Ｒ3及びＲ4及びキャパシタＣF1によって供給される。先行技術において多くの電流制御法が知られており、本発明は図４に示されている特殊電流制御配置に限定されるものではなくその他の電流制御法を用いても実施できることが理解される。
【００６１】
用いられている半導体材料に特有のバンドギャップ電圧である基準電圧ＶBGが増幅器Ａ4の非反転入力部に加えられる。電圧基準ＶBGの電圧は１.２６Ｖであるが用いられる材料によりこれより高くても低くてもよい。増幅器Ａ4によりエミッタフォロアとして構成されているトランジスタＱ5のエミッタである出力部が得られる。トランジスタＱ5のエミッタは増幅器Ａ4の反転入力部に接続されているため、負のフィードバックループが得られる。また、Ｑ5をソースフォロアとして構成されているＦＥＴに代えることができる。こうして、増幅器Ａ4はその出力を調節し、非反転入力部での電圧基準ＶBGと等しい反転基準での電圧を供給する。バンドギャップ電圧（１.２６Ｖ）以外の基準電圧をＶBG入力部用に用いることができる。
【００６２】
増幅器Ａ4の反転入力部での電圧は電圧基準ＶBGのレベルで固定されているため、抵抗ＲSETの抵抗を選択し抵抗ＲSETを通って流れるＩREFと呼ばれる電流の量を決定することができ、これはまた抵抗Ｒ4を通る電流ＩR4を決定する。
【００６３】
増幅器Ａ3はＲ3上の電圧をＲ4上の電圧と比較するが、これはＲ4のＩR4倍に等しい。Ｒ3とＲ4のおよその比を選択することにより抵抗Ｒ3を通る電流の量を設定することができる。この実施例ではＲ4とＲ3の比が４：１に設定され、抵抗Ｒ3を通る電流（ＩＲ3）と抵抗Ｒ4を通る電流（ＩR4）の比として４：１が得られる。本発明はまたその他の比で実施してもよい。Ｒ3を通る電流はまたトランジスタＱ4，抵抗Ｒ2及びＦＥＴを備えた電流源Ｍ4を通って流れる。増幅器Ａ4の出力部はキャパシタＣＦ1によりフィルタされており、またＦＥＴ電流源Ｍ4のゲートに接続されているため電流を制御するための閉ループが得られる。
【００６４】
図４の回路によりＦＥＴ電流源Ｍ1〜Ｍ4のドレイン電圧を等しく設定することもできる。ドレイン電圧はＶBIASから各トランジスタエミッタとＦＥＴ電流源ドレインとの間に位置した各抵抗上の電圧降下を引いた値に等しい。したがって、ＦＥＴ電流源Ｍ1のドレイン電圧はＶBIASから選択されたＭＲ素子上の電圧降下を引いた値に等しい（両方のＭＲ素子は等しい抵抗をもつよう選択される）。同様に、ＦＥＴ電流源Ｍ2のドレイン電圧はＶBIASから抵抗Ｒ1上の電圧降下を引いた値に等しい（抵抗Ｒ1はＭＲ素子ＲH0とＲH1と同じ抵抗をもつよう選択される）。
【００６５】
各抵抗の値は電流源Ｍ1，Ｍ2，Ｍ3及びＭ4を通る所望電流を設定するよう選ぶことができる。抵抗Ｒ4を通る電流ＩR4を決定するために抵抗ＲSETの値は選択される。抵抗Ｒ3の値はＩR3が４倍のＩR4に等しくなるように抵抗Ｒ4の値の４分の１であるよう選択される。抵抗Ｒ3とＲ4の比により電流源Ｍ4を通る電流が設定される。Ｍ1，Ｍ2及びＭ3を通る電流はＭ4の幾何学的形状に対するＦＥＴのＭ1，Ｍ2及びＭ3のおよその幾何学的形状を選ぶことによりＭ4を通る電流に対して設定する。こうして選択された電流の比はＩM1：ＩM2：ＩM3：ＩM4＝３２：３２：１：４である。しかし、本発明はその他の抵抗または電流比あるいはその他の幾何学的形状を用いて実施してもよい。
【００６６】
ＭＲ素子の抵抗はＭＲ素子の使用目的の必要条件によってＭＲ素子の構造及び設計に課せられた制限により一定であると想定されるため、その他の抵抗はすべてＭＲ素子の抵抗にもとづいて選択される。多重のＭＲ素子設計ではすべてのＭＲ素子の抵抗は等しくまたはほぼ等しくなるよう選ぶことができる。電流源Ｍ4を通る電流（ＩM4）のみが増幅器Ａ3のフィードバックループにより制御されるため、電流源Ｍ1，Ｍ2，Ｍ3及びＭ4の等しいドレイン電圧を維持し、電流源Ｍ4が探知され所望電流調整が得られるよう各抵抗の値を設定することが重要である。電流源Ｍ1の一貫した性能を維持するには等しい抵抗またはほぼ等しい抵抗をもつようＭＲ素子ＲH0とＲH1を選ぶ。電流源Ｍ2のドレイン電圧を電流源Ｍ1のドレイン電圧と等しくするには抵抗Ｒ1の値をＭＲ素子ＲH0とＲH1の値と等しくなるよう選択される。電流源Ｍ3のドレイン電圧を等しくするには抵抗Ｒ5の値をＭＲ素子ＲH0とＲH1の定常抵抗の３２倍になるよう選択される。電流源Ｍ4のドレイン電圧を等しくするには抵抗Ｒ2の値をＭＲ素子ＲH0とＲH1の定常抵抗の８倍になるよう選択される。これらの値を有する抵抗により電流源Ｍ1，Ｍ2，Ｍ3及びＭ4のドレイン電圧は等しく維持される。本発明は広範囲な抵抗値で実施されるが典型的な抵抗値は次の通りである。
ＲH0＝１２Ω，ＲH1＝１２Ω，
Ｒ1＝１２Ω，Ｒ5＝３８４Ω，Ｒ2＝９６Ω，Ｒ3＝５００Ω，Ｒ4＝２ＫΩ。
【００６７】
電流源Ｍ4のみが増幅器Ａ3により閉ループモードで調整されまた電流源Ｍ1，Ｍ2及びＭ3はすべて開ループモードで作動しているため、電流源Ｍ1，Ｍ2，Ｍ3及びＭ4の各特性をしっかりと整合させ、４つのすべての電流源を通る電流の適切な調整を保証しなければならない。図４の各記号トランジスタは一つまたはそれ以上の実際のトランジスタとして実施してもよい。多数の実際のトランジスタを用いることにより、実際に用いられるトランジスタの数はその装置の電流容量規定に比例する。したがって、電流容量規定は最小のトランジスタレイアウトを維持している間に合致する。図４の各記号トランジスタとして多数の実際のトランジスタを用いると、要素特性の整合の程度が増大する。全体としてトランジスタの特性の変動は集積回路の特定の実際のトランジスタで見られる変動ほど大きくはない。特性の最良の整合を保証するには図４の４つの電流源Ｍ1〜Ｍ4の個々の実際のトランジスタを互に接続する。互に接続するには一つの電流源のトランジスタをすべて集積回路で互いに隣接して配置するのではなく、その他の電流源のトランジスタと混ざり合わせ、各電流源の実際のトランジスタの平均位置がほぼ同じになるよう各電流源の個々の実際のトランジスタを配置することが必要である。特性の整合を改善するために技術上既知のその他の方法を用いて適切な整合を保証してもよい。
【００６８】
図４の回路の一つの利点はトランジスタＱ1A，Ｑ1B，Ｑ2A，Ｑ2B及びＦＥＴスイッチＭ5とＭ6が低供給電圧で多重ＭＲ素子の増幅と選択が可能であるように配置されている点である。図４の入力段には電圧ソースＶCCから電圧ソースＧＮＤへのどの経路にも一つのトランジスタしかないため、どの入力段の電流経路にもＶBEの電圧降下は一つしかない。こうして、多重の一連のＶBE電圧降下を有する回路のために高い電圧を供給する必要がなくなる。しかし、図３に示した通り本発明は入力段の各電流経路にトランジスタが一つしかない回路に限定されない。
【００６９】
どのＭＲ素子を選択するかにかかわらず選択したＭＲ素子と関連した入力部からの出力はノードＯＵＴ1とＯＵＴ2でのコレクタ抵抗Ｒ6とＲ7の端子上に現われる。ノードＯＵＴ1とＯＵＴ2からの各信号は増幅器Ａ1により増幅され、出力ＤXとＤYが得られる。
【００７０】
こうして、各ＭＲ素子を選択しバイアスをかけ、そこからの信号を広範囲な周波数にわたって増幅し、またスイッチ過渡現象を最小にするための簡単でより効果的な回路が提供される。
【図面の簡単な説明】
【図１】従来技術によるＭＲヘッド増幅器器の回路図。
【図２】本発明によるＭＲヘッド増幅器器の回路図。
【図３】２つのＭＲヘッドからの信号を増幅するための本発明によるＭＲヘッド増幅器の回路図。
【図４】２つのＭＲヘッドからの信号を増幅するための本発明によるヘッド制御回路を含む詳細なＭＲヘッド増幅器の回路図。
【符号の説明】
１０１，１１２  電圧レール
１０２，１０３，Ｒ1，Ｒ2，Ｒ4，Ｒ6，Ｒ7，ＲSET  抵抗
１０３，１０７，１０８，１０７A，１０８A，３０１，３０２，Ｑ4，Ｑ5，Ｑ6，Ｑ4，Ｑ1A，Ｑ1B，Ｑ2A，Ｑ2B  トランジスタ
Ｍ1，Ｍ2，Ｍ3，Ｍ4，Ｍ5，Ｍ6  ＦＥＴ
１０４，１０５  出力端子
１０６，Ａ1，Ａ2，Ａ3，Ａ4  増幅器
１０９，２０２，ＣB，ＣF1，ＣF2  キャパシタ
１１０，１１０A，１１０B，ＲH0，ＲH1  ＭＲ素子
１１１，２０３，２０４  電流源
２０１，３０３，２０１A，２０１B，ＶCC，ＶBIAS  電圧源
ＳＥＬ0，ＳＥＬ1  入力信号
ＯＵＴ1，ＯＵＴ2  ノード
ＤX，ＤY  出力
【図１】
0004055960.tif 000002
【図２】
0004055960.tif 000003
【図３】
0004055960.tif 000004
【図４】
0004055960.tif 000005