(57)【特許請求の範囲】
【請求項１】
ビット線と、
ワード線と、
前記ビット線と前記ワード線とに電気的に接続された強誘電性コンデンサと、
前記ビット線と前記ワード線とに電気的に接続された参照コンデンサと、
前記ビット線に電気的に接続されたノードと、
前記ノードに電気的に接続された第１スイッチと、
前記第１スイッチに電気的に接続された信号源と、
前記ノードに電気的に接続された第２スイッチと、
フィードバックコンデンサと、前記フィードバックコンデンサの第１端子と第２端子とを電気的に接続することができる第３スイッチと、増幅器と、を有し、前記第２スイッチに電気的に接続された電荷集積回路と、を備え、
前記強誘電性コンデンサの第１端子が前記ビット線と前記電荷集積回路とに電気的に接続され、前記参照コンデンサの第１端子が前記ビット線と前記電荷集積回路とに電気的に接続され、前記ワード線が前記強誘電性コンデンサの第２端子に電気的に接続され、前記参照コンデンサの第２端子が接地され、前記増幅器の出力端子が前記フィードバックコンデンサの第１端子に電気的に接続され、前記増幅器のふたつの入力端子のひとつが前記フィードバックコンデンサの第２端子に電気的に接続され、
第１期間において前記フィードバックコンデンサをリセットするために前記第３スイッチが閉じられ、
第２期間において前記ビット線と前記信号源とを切り離すために前記第１スイッチが開かれ、
第３期間において前記増幅器と前記強誘電性コンデンサとを電気的に接続するために前記第２スイッチが閉じられ、
第４期間において前記第３スイッチが開かれるものであり、
前記第１〜４期間が、前記第１期間、前記第３期間、前記第２期間及び前記第４期間の順に行われるものである、
ことを特徴とする検知回路。
【請求項２】
請求項１に記載の検知回路において、
前記電荷集積回路からの出力信号と参照電圧信号とを入力する識別回路を含む、
ことを特徴とする検知回路。
【請求項３】
請求項２に記載の検知回路において、
前記識別回路が、前記電荷集積回路からの出力信号の大きさが前記電圧信号をこえる場合、第１レベルから前記第１レベルとは異なる第２レベルに変化する出力信号を供給するよう配置されたインバータ回路からなる、
ことを特徴とする検知回路。
【請求項４】
請求項２又は３に記載の検知回路において、
前記識別回路からの出力信号と電圧源からの検知パルス信号とを入力するエナーブル回路を含む、
ことを特徴とする検知回路。
【請求項５】
請求項４に記載の検知回路において、
前記エナーブル回路からの出力を入力するバッファ回路を含む、
ことを特徴とする検知回路。
【請求項６】
請求項５に記載の検知回路において、
前記バッファ回路からの出力を入力する出力ターミナルを含む、
ことを特徴とする検知回路。
【請求項７】
請求項１乃至６のいずれか一項に記載の検知回路を含むことを特徴とするバイオセンサ。
【請求項８】
ビット線と、ワード線と、前記ビット線と前記ワード線とに電気的に接続された強誘電性コンデンサと、前記ビット線と前記ワード線とに電気的に接続された参照コンデンサと、前記ビット線に電気的に接続されたノードと、前記ノードに電気的に接続された第１スイッチと、前記第１スイッチに電気的に接続された信号源と、前記ノードに電気的に接続された第２スイッチと、フィードバックコンデンサと、前記フィードバックコンデンサの第１端子と第２端子とを電気的に接続することができる第３スイッチと、増幅器と、を有し、前記第２スイッチに電気的に接続された電荷集積回路と、を備え、前記強誘電性コンデンサの第１端子が前記ビット線と前記電荷集積回路とに電気的に接続され、前記参照コンデンサの第１端子が前記ビット線と前記電荷集積回路とに電気的に接続され、前記ワード線が前記強誘電性コンデンサの第２端子に電気的に接続され、前記参照コンデンサの第２端子が接地され、前記増幅器の出力端子が前記フィードバックコンデンサの第１端子に電気的に接続され、前記増幅器のふたつの入力端子のひとつが前記フィードバックコンデンサの第２端子に電気的に接続される検知回路の駆動方法であって、
第１期間において前記フィードバックコンデンサをリセットするために前記第３スイッチを閉じ、
第２期間において前記ビット線と前記信号源とを切り離すために前記第１スイッチを開き、
第３期間において前記増幅器と前記強誘電性コンデンサとを電気的に接続するために前記第２スイッチを閉じ、
第４期間において前記第３スイッチを開くものであり、
前記第１〜４期間が、前記第１期間、前記第３期間、前記第２期間及び前記第４期間の順に行われるものである、
ことを特徴とする検知回路の駆動方法。
【請求項９】
請求項８に記載の検知回路の駆動方法において、
前記第１期間に先立ち、前記信号源から前記強誘電性コンデンサの前記第１端子に第１パルス信号が印加され、前記第３期間の後、前記第１パルス信号が前記フィードバックコンデンサの第１端子および第２端子に印加され、前記第４期間の後、前記ワード線から前記強誘電性コンデンサの前記第２端子に第２パルス信号が印加されるよう駆動されるものである、
ことを特徴とする検知回路の駆動方法。
【請求項１０】
請求項９に記載の検知回路の駆動方法において、
前記第１パルス信号と前記第２パルス信号の電位差により前記強誘電性コンデンサの分極状態が切り替わった場合、前記フィードバックコンデンサに印加された前記第１パルス信号により供給された電荷が変化し、前記電荷集積回路からの出力信号がマイナス値に変化する、
ことを特徴とする検知回路の駆動方法。
【請求項１１】
請求項１０に記載の検知回路の駆動方法において、
前記電荷集積回路からの出力信号と参照電圧信号とを入力する識別回路を含み、前記強誘電性コンデンサの分極状態が切り替わった場合、前記識別回路が前記電荷集積回路からの出力信号を調整する、
ことを特徴とする検知回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は検知回路に関する。
【背景技術】
【０００２】
一般に、検知増幅器という形での検知回路が広く使われている。検知増幅器は、ランダム・アクセス・メモリ（RAM）の不可欠な構成要素であると考えられ、その機能は、メモリ・セルのマトリックス内で記憶素子に蓄積され、デジタル情報を表す電圧レベルを認識し増幅するものである。
【０００３】
メモリ・セルのマトリックスは、蓄積コンデンサのマトリックスとして考えることができ、既存の検知増幅器の多くは、蓄積コンデンサに蓄積される電荷を検出する電圧に基づいている。蓄積コンデンサに印加される電圧レベルは、コンデンサ内部に蓄積される情報や論理状態（「0」または「1」）に相当するものである。検知回路の最も単純な形では、蓄積コンデンサに印加される電圧レベルは、中間値と比較され、その差は、蓄積コンデンサに記憶される論理状態が「0」か「1」を示すように増幅される。しかし、情報が当該セルに供給されるとき、少量の電荷分布のみが蓄積コンデンサに発生し、それ故、メモリ・セル配列の任意の蓄積コンデンサに蓄積される電圧レベルは非常に低い。したがって、検知増幅器は任意のセルに蓄積される論理「0」および論理「1」との間の差異を認めることはむずかしい。故に非常に高感度で高利得の増幅器を使わねばならず、結果としてコスト高となる。
【０００４】
今まで、検知回路の改良型が提案されてきた。ここでは、相補的ロジックとしてデジタル情報を蓄積する１対のメモリセルの電圧が比較される。そして、正の帰還が、１対のセルの間に生じるわずかな電圧差を増幅するのに使用される。しかし、電圧差がわずかであるので、非常に高感度で高利得の増幅器を使わねばならない。
【０００５】
さらに、又強誘電性のメモリとしてRAM回路を構成することは公知である。ここでは、メモリ・セルの従来のコンデンサは、強誘電性のコンデンサによって構成される。この種の強誘電性RAMにおいて、強誘電性のコンデンサ全体に印加される電圧がゼロであるときに、論理状態  「0」または「1」はコンデンサの分極状態と一致する。
【０００６】
強誘電性コンデンサの典型的特徴が、第１図に示される。第１図によれば、強誘電性のコンデンサは、2つの分極状態を有し、誘電ヒステリシスを示すことが解る。この種の強誘電性のコンデンサを、その電流極性に依存する1つの分極状態から他の分極状態に切り替えるには、電圧-VCよりよりマイナス側である負の電圧パルスか、電圧Vcよりよりプラス側にある正の電圧パルスをセルに印加しなければならない。このように、論理状態「１」のような情報を書きこむためには、大きさVWの負のパルスが印加される。これは、電圧-Vcよりよりマイナス側にあり、結果としてセル内に電荷Q「1」が蓄積される。セルの分極状態の検出、即ち、電荷Q「1」または、Q「０」が蓄積されるか否かは、電圧Vcよりよりプラス側にあり大きさVRの正の読み取りパルスを印加し、セルの分極状態がどのように切り替えられているかをチェックすることによって実行される。たとえば、論理状態「１」がまず、最初にセル内に格納されると仮定する。従って、強誘電性コンデンサに蓄積される電荷は、第１図に示されるように、Q「1」である。読み出しパルスVRを印加することで、強誘電性のコンデンサは、分極状態を切り替え、その結果、読み出しパルスの休止の後、電荷Q「0」となる。電荷Q「1」- Q「０」の変化は、セル内に格納される情報が論理「1」であったことを示す。しかし、もし、論理「0」がまず、最初にセルに格納された場合、読み込まれた正のパルスVRを印加することが、強誘電性コンデンサの分極状態を変えることにはならない。それゆえに、分極状態の変化が生じない為に、電荷の変化は、最小であり、そして、これは論理状態「0」がセルに格納されていたことを示す。
【０００７】
分極状態の切り替えにより電荷が流れ出すこととなり、それは、検知増幅器により検出される。しかし、読み出しパルスVRが印加され分極が生じると、強誘電性コンデンサの電荷は電荷Q「1」から電荷Q「0」に変化することが、第１図から見ることができる。もし、少なくとも-Vcよりマイナス側の大きさの負のパルスが印加されなければ、電荷は、Q「1」に戻らない。それゆえに、分極状態の変化が起こるときは、初めに格納された論理状態は消され、蓄積データは失われる。そして、それが他の目的のために継続して必要な場合、補給されなければならない。蓄積された論理状態が失われるので、セル内の情報の読み出しは、破壊的な読み出しとなることが公知である。
【０００８】
電圧検知増幅器が、強誘電性コンデンサから流出しているいかなる電荷も検出するために改良されることが提案されてきた。そして、そのような回路が図式的に第2図に示されている。一般に、強誘電性のダイナミックRAMは、ビット線BL、情報がセルから読み出される場合セル内で蓄積される論理状態を示す電圧、強誘電性コンデンサの１行、第２図に示されるこのコンデンサの行のひとつである強誘電性コンデンサCFEに読み出し信号を同時的に印加するワード線WLから構成される。増幅器2は、ビット線BLに接続され、当該ビット線は、セルが読まれる時、分極状態の電荷の変化で発生して強誘電性のコンデンサから流れる電流に対応して、出力信号O/Pを供給する。ビット線参照コンデンサCBLは、ビット線BLに接続されて提供され、ここでは、強誘電性コンデンサの分極の切り替えに起因する電荷の変化は、参照コンデンサCBLをよぎる電圧の変化として反映される。この電圧は、ビット線BLの上に現れ、出力信号O/Pを提供するために増幅器2によって増幅される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
合理的な大きさで出力信号O/Pの揺動を提供するには、参照コンデンサCBLの値は、比較的小さくしておかれなければならない。この検知技術に関する課題は、もし強誘電性のコンデンサCFEの分極の切り替えがあった場合、参照コンデンサCBLに蓄積される電圧によってワード線WLとビット線BL間の有効電圧が減らされることである。これにより、セル配列の全体的消費電力を減少させる目的でセルを問い出すために、第１図に示すような電圧VRを読み出したり、微小な励起を用いたりすることが困難となる。蓄積セルの寸法を減らすことによって参照コンデンサCBLの大きさを減らすことは可能である、しかし、分極状態が変わる場合、蓄積された電荷は再度減少する。したがって、増幅器２への出力端で低い電圧となる。これは、増幅器２が分極の変化とともに出力信号O/Pの充分な変化を提供するようなより高い感度を有していなければならないことを意味する。
【００１０】
また、ダイナミックRAMセルは、メモリ・セル・レイアウトに固有で、減少することができないビット線容量を呈することが公知である。単位ビットあたりより多くのセルを得て全体的により大きなメモリ容量を得ようとして参照コンデンサCBLの値がセルサイズの減少につれて小さくなると、メモリ容量は容易に限界に至る。それは参照コンデンサCBLと比較した場合ビット線容量が大きく支配的になるためである。この結果として、読み出しの間、ビット線電圧の揺動は大幅な減少に至る。この減少のため、信頼に足る読み出しを得るには、非常に高感度で高利得の増幅器の使用を必要とし、それにより高コストとなる
【課題を解決するための手段】
【００１１】
したがって、本発明は、好適な応用において、RAMシステムのメモリ容量の増加を可能にし、また、メモリ・セルおよびそれゆえに、システムの電力消費を減少するのを可能にする検知回路の改良された形体を提供しようとするものである。本発明は、又、検知回路を動作する改良された方法を提供する。
【００１２】
本発明に係る検知回路の態様のひとつは、ビット線と、ワード線と、前記ビット線と前記ワード線とに電気的に接続された強誘電性コンデンサと、前記ビット線と前記ワード線とに電気的に接続された参照コンデンサと、前記ビット線に電気的に接続されたノードと、前記ノードに電気的に接続された第１スイッチと、前記第１スイッチに電気的に接続された信号源と、前記ノードに電気的に接続された第２スイッチと、フィードバックコンデンサと、前記フィードバックコンデンサの第１端子と第２端子とを電気的に接続することができる第３スイッチと、増幅器と、を有し、前記第２スイッチに電気的に接続された電荷集積回路と、を備え、前記強誘電性コンデンサの第１端子が前記ビット線と前記電荷集積回路とに電気的に接続され、前記参照コンデンサの第１端子が前記ビット線と前記電荷集積回路とに電気的に接続され、前記ワード線が前記強誘電性コンデンサの第２端子に電気的に接続され、前記参照コンデンサの第２端子が接地され、前記増幅器の出力端子が前記フィードバックコンデンサの第１端子に電気的に接続され、前記増幅器のふたつの入力端子のひとつが前記フィードバックコンデンサの第２端子に電気的に接続され、第１期間において前記フィードバックコンデンサをリセットするために前記第３スイッチが閉じられ、第２期間において前記ビット線と前記信号源とを切り離すために前記第１スイッチが開かれ、第３期間において前記増幅器と前記強誘電性コンデンサとを電気的に接続するために前記第２スイッチが閉じられ、第４期間において前記第３スイッチが開かれるものであり、前記第１〜４期間が、前記第１期間、前記第３期間、前記第２期間及び前記第４期間の順に行われるものである、ことを特徴とする。
また、本発明に係る検知回路の駆動方法の態様のひとつは、ビット線と、ワード線と、前記ビット線と前記ワード線とに電気的に接続された強誘電性コンデンサと、前記ビット線と前記ワード線とに電気的に接続された参照コンデンサと、前記ビット線に電気的に接続されたノードと、前記ノードに電気的に接続された第１スイッチと、前記第１スイッチに電気的に接続された信号源と、前記ノードに電気的に接続された第２スイッチと、フィードバックコンデンサと、前記フィードバックコンデンサの第１端子と第２端子とを電気的に接続することができる第３スイッチと、増幅器と、を有し、前記第２スイッチに電気的に接続された電荷集積回路と、を備え、前記強誘電性コンデンサの第１端子が前記ビット線と前記電荷集積回路とに電気的に接続され、前記参照コンデンサの第１端子が前記ビット線と前記電荷集積回路とに電気的に接続され、前記ワード線が前記強誘電性コンデンサの第２端子に電気的に接続され、前記参照コンデンサの第２端子が接地され、前記増幅器の出力端子が前記フィードバックコンデンサの第１端子に電気的に接続され、前記増幅器のふたつの入力端子のひとつが前記フィードバックコンデンサの第２端子に電気的に接続される検知回路の駆動方法であって、第１期間において前記フィードバックコンデンサをリセットするために前記第３スイッチを閉じ、第２期間において前記ビット線と前記信号源とを切り離すために前記第１スイッチを開き、第３期間において前記増幅器と前記強誘電性コンデンサとを電気的に接続するために前記第２スイッチを閉じ、第４期間において前記第３スイッチを開くものであり、前記第１〜４期間が、前記第１期間、前記第３期間、前記第２期間及び前記第４期間の順に行われるものである、ことを特徴とする。
上記検知回路の駆動方法において、前記第１期間に先立ち、前記信号源から前記強誘電性コンデンサの前記第１端子に第１パルス信号が印加され、前記第３期間の後、前記第１パルス信号が前記フィードバックコンデンサの第１端子および第２端子に印加され、前記第４期間の後、前記ワード線から前記強誘電性コンデンサの前記第２端子に第２パルス信号が印加されるよう駆動されるものである、ことが好ましい。
上記検知回路の駆動方法において、前記第１パルス信号と前記第２パルス信号の電位差により前記強誘電性コンデンサの分極状態が切り替わった場合、前記フィードバックコンデンサに印加された前記第１パルス信号により供給された電荷が変化し、前記電荷集積回路からの出力信号がマイナス値に変化する、ことが好ましい。
上記検知回路の駆動方法において、前記電荷集積回路からの出力信号と参照電圧信号とを入力する識別回路を含み、前記強誘電性コンデンサの分極状態が切り替わった場合、前記識別回路が前記電荷集積回路からの出力信号を調整する、ことが好ましい。
【００１３】  本発明の第１の態様によれば、コンデンサ素子に蓄積される電荷を検出するための検知回路において、当該検知回路は、コンデンサ素子からの電荷を受け取るために配置された負荷集積回路と、該負荷集積回路と直列的に接続され、該負荷集積回路からの出力信号を入力するために配置された第１入力および参照電圧信号を入力するために配置された第２入力を有する識別回路とから構成される。 前記電荷集積回路は、増幅器、コンデンサ素子から入力される電荷を蓄積するために該増幅器の入力端と出力端との間に接続されたフィードバック・コンデンサ、第1の電気供給回路に該フィードバック・コンデンサの一端を接続する第１スイッチ手段  および他の電気供給回路に前記フィードバック・コンデンサの他端を接続する第２スイッチ手段より構成されてもよい。【００１４】  代替の配置として、前記識別回路は、前記集積回路からの出力信号の大きさが前記参照値をこえる場合、第１レベルから該第１レベルとは異なる第２レベルに変化する出力信号を供給するよう配置されたインバータ回路から構成される。【００１５】
本発明の第２の態様によれば、識別回路と直列接続され、各々が電荷を蓄積するコンデンサ素子列からなるコンデンサ素子に蓄積された電荷を入力するよう配置されてなる電荷集積回路から構成される検知回路を駆動する方法において、当該列の該コンデンサ素子および選択された他のコンデンサ素子に第１パルス信号を供給し、当該列の該コンデンサ素子および選択された他のコンデンサ素子に第２パルス信号を供給し、当該列の該コンデンサ素子および選択された他のコンデンサ素子に第３パルス信号および第４パルス信号を供給し、前記第１パルス信号、第２パルス信号、第３パルス信号および第４パルス信号は、前記コンデンサ素子に蓄積された電荷が前記電荷集積回路に転送されるが、他のコンデンサ素子に蓄積された電荷は前記電荷集積回路に転送されないように配置されてなることを特徴とする検知回路を駆動する方法を提供するものである。
【００１６】
本発明は、又、本発明の第１の態様に相当し、あるいは本発明の第２の態様に相当する方法で駆動される検知回路が含まれる、ランダム・アクセス・メモリ回路またはDNAセンサまたは指紋センサのようなバイオセンサあるいはカメラまたは顕微鏡のような電荷結合デバイスを提供するものである。
【発明を実施するための最良の形態】
【００１７】
第３図によれば、本発明の検知回路は、識別回路6と直列に接続される集積回路4から成る。集積回路4は、フィードバック・コンデンサ10とフィードバック・コンデンサ10に並列接続されるスイッチ手段SASと増幅器8からなる。
【００１８】
増幅器8は、第1のスイッチ手段BLSを経由した強誘電性RAM12に接続することができる第１インバータ入力と接地された第２非インバータ入力を有する。
【００１９】
実施例に示す識別回路6は、電荷集積回路４の出力に接続された第１入力と基準電圧源VREFに接続された第2の入力とを有する比較器で構成される。
識別回路６の出力は、エナーブル回路14とバッファ回路16を介し、出力ロジックが供給される出力ターミナル18に接続される。
【００２０】
エナーブル回路14は、識別回路6からの出力信号を入力するために接続された第１入力とエナーブル信号SENを入力するために接続されている第２入力とを有するＡＮＤ回路の形を形成する。  
RAM 12は、行および列で配置されるメモリ・セルのマトリックス配列から成り、そして、ある配列の任意のセルは、当該配列のセルに選択的に接続されるワード線とビット線に沿って適切な信号を印加することによって選択的にアドレス指定される。単純のために、この種のメモリ・セルの1本の行だけが、第3図に示される。この図から、本質的に、当該配列中の各行は、ビット線BLに接続された複数の強誘電体コンデンサCFEからなり、セルの本質的なレイアウト故にその配列の各行はビッ線容量C1を含むことがわかる。列の各セルは、また、それぞれのワード線WLに接続している。RAM 12の各セルは,各セルに格納される論理状態を決定するために連続的に問い出される。そして、それゆえに、使用中に、RAM 12は、第３図に示すセル行のうち非動作の複数のセル22の数と組み合わせた動作セル20から構成されているものとみなされる。
【００２１】
動作セル20のワード線WLは、信号源24に接続している。これは、第４図に示すようにワード動作読み出しWAR信号およびワード動作書き込みWAW信号を供給する。複数の非動作セル22は、それぞれのワード線によって、信号源26に接続されている。この信号源は、ワード非動作読み出しWIR信号およびワード非動作書き込みWIW信号を供給する。
【００２２】
スイッチBLSおよびRAM 12間のノード28は、さらなるスイッチBLDを介して信号源30の形でビット線駆動回路に接続される。この信号源はプレチャージしたり、RAM 12のセルに、データを書き込んだりするのに用いられる。信号源30は、スイッチBLDを介してRAMのビット線BLに、ビット非動作読み出しBIR信号、ビット非動作書き込みBIW信号、ビット動作読み出しBAR信号、およびビット動作書き込みBAW信号を選択的に供給する。
【００２３】
スイッチSAS、BLSおよびBLDは接触スイッチとして図式的に第３図に示されている。しかし、実際問題として、これらのスイッチは、例えばMOSFETまたは薄膜トランジスタのような適切な固体スイッチデバイスによって構成される。
【００２４】
本発明の検知回路は、動作セル20から入力される電荷を集積するする演算増幅器に基づく。演算増幅器の1つの入力が接地されているので、ビット線電圧も仮想的接地で効果的にクランプされる。これにより、強誘電性コンデンサ全体の電圧揺動が最大となり、故に、動作セルの分極の切り替えがあれば、動作セル20からの電荷が出力される。ビット線BLの電圧が仮想的接地で効果的に固定されると、ビット線静電容量の効果もまた減少し、支配的とならない。
それゆえに、電荷集積回路４のフィードバック・コンデンサ10はより少ない容量値となるよう選択され、故に、電圧変換利得に電荷が追加され好ましい回路感度を提供する。
【００２５】
動作中、まず、スイッチBLSは開いており、スイッチBLDは閉じている。ビット動作書き込みBAW信号が信号源30からビット線BLに供給される。同時に、ワード非動作書き込みWIW信号が信号源26によって非動作セル24のワード線に供給され、ワード動作書き込みWAW信号は、動作セル20のワード線に供給される。動作セル20のワード線とビット線との間に付与される２つの書き込み信号BAWおよびWAWの電圧の大きさは、第１図に示す-Vcの電圧よりより負側にある。それ故、データは、電荷Q「1」として、動作セルに蓄積される。さらに  信号BAWおよびWAWの休止期間内に、動作セルにはゼロ電圧が付与される。
【００２６】
典型的な読み出しサイクルの間のタイミング図が、第４図に示される。
蓄積されたデータを読み出すため、まず、スイッチSASは、閉じられ放電される。故に電荷集積器４のフィードバック・コンデンサ10は、リセットされる。
スイッチSASは第４図に示される時間Aまで、閉じたままである。第４図に示される期間AからBは、スイッチSASを開くために必要な時間である。時間Aのすぐ前の時間Cの時点で、信号源30をRAM 12に接続するために閉じていたスイッチBLDは、ビット線を信号源30から切り離すために開けられる。そして、スイッチBLSは、増幅器8の第１または非反転入力をRAM 12のビット線BL、即ち動作セル20に接続するため閉じられる。スイッチSAS、BLSおよびBLDの動作のためのタイミングが、第４図に示されている。
【００２７】
スイッチSASが開いている場合、電荷の集積は時間Bから開始することができ、スイッチSASがコンデンサ10をリセットするためにもう一度閉じるときまで、開いた状態が続く。スイッチSASの終了のためのこのタイミングは、第４図の時間Dとして示される。しかし、第１図で示す強誘電性のコンデンサCFEの特徴からみて、分極状態の切り替えが存在するかどうかを決定するために強誘電性のコンデンサを励起する必要がある。これは、動作セル20に信号WARおよびBARを、非動作セル22に信号WIRおよびBIRを印加することによって達成される。これらの信号のための波形およびタイミングも、第４図に示される。  
RAMは実際には、メモリ・セルのマトリックス配列から成り、そして、このマトリックス配列の1本の行だけが、実際に第３図に示されている。このように、配列のビット線およびワード線がある特定の時に動作状態になると、RAMは、本質的に、動作セルと３つの形態となる非動作セルを含む。
【００２８】
動作ビットおよびワード線間の交差点位置のセルは、動作セルとなる。
実施例は第３図に示されるセルの行のための動作セル20である。それは、動作ワード線WLおよび動作ビット線BLの交差点位置にある。しかし、RAMはまた、第３図に示す非動作セル22のように、この動作中のビット線上で相当するワード線が非動作であるが故に非動作のままのセル（非動作ビット線と動作ワード線との交差点での非動作セル）を含む。また、RAMは、動作ワード線に接続しているが、そのビット線は非動作であるために非動作となるセルを含む（動作ワード線と非動作ビット線との交差点での非動作セル）。これは、ワード線WLに接続しているマトリックスの別の行にあるセルと同様である（第３図には示されていない）。さらに、RAMは、又、非動作ワード線と非動作ビット線との交点にある非動作セルを含む。これは、第３図に示された動作ワード線WLに接続していないマトリックス（第３図には示されていない）上の別の行のセルと同様である。
【００２９】
第３図に示されるセル行の非動作セル22のように、動作ビット線と非動作ワード線との交点にあるRAMの非動作セルのために、信号BARおよびWIRが、各々これらのセルのビット線およびワード線に印加される。
【００３０】
非動作ビット線と非動作ワード線との交点にあるRAMの非動作セルのために、信号BIRおよびWIRが、各々これらのセルのビット線およびワード線に印加される。
【００３１】
非動作ビット線と動作ワード線との交点にあるRAMの非動作セルのために、信号BIRおよびWARが、各々これらのセルのビット線およびワード線に印加される。
【００３２】
信号のWIRは、検知サイクルの全体にわたって印加される一定のレベルの信号であることが第４図からわかる。信号のBIRは電荷集積の期間全体にわたって、即ち、第４図のBからDの期間として示されるスイッチSASが開いたままである期間にわたって、非動作セル22に印加される。第４図に示される実施例において、信号BIRは、約100μSの周期であり、検知サイクル開始後の約30μSから始まり、検知サイクル終了前の約20μSまで続く。信号BIRは、電荷集積期間の完了直前で印加されその直後にその印加が終了する。非動作セルのビット線とワード線との間の電圧は、検知サイクル全体にわたって安定である。信号BAR-WIR、BIR-WARおよびBIR-WIRの組合せは第４図に示すように、電荷集積期間の全体にわたって、大きさXであるすべての非動作セルのビット線とワード線との間の電圧を提供する。このXという値は、第１図に示す電圧Vc以下であるので、これらのセルは、BからDまでの電荷集積期間の周期の間、非動作のままである。
【００３３】
信号BARと同様に、信号BIRは、また、パルス信号であり、そして、これは、非動作セル22のビット線に印加されるパルス信号BIRと同じタイミングでかつ同じ周期で、動作セルのビット線に印加される。しかし、パルス信号BARは、パルス信号BIRと反対の極性である。パルス信号BIRおよびBARが同じタイミングでかつ同じ周期で印加されるため、これは、都合のいいことに、逆極性をもつ２つのパルスを提供するインバータを介して通過するこれらのパルス信号のうちの１つとともに、共有信号源30から供給されることを意味する。これは、検知回路のための信号源に必要な回路条件を最小にするのに役立つ。
【００３４】
動作ビット線BLおよび動作ワード線WLの交点に位置する第３図に示す動作セル20のために、パルス信号BARは信号源30からビット線へ印加され、そして、パルス信号WARは信号源24からワード線へ印加される。信号BARは、電荷集積期間の全体にわたって動作セル20に印加される約100μSのパルスである。すなわち、この周期は、少なくとも第４図のBからDの期間に示すように、スイッチSASが開いたままの期間である。第４図に示される実施例において、信号WARは、約50μSの周期を有する。
【００３５】
パルス信号WARは、スイッチSASが開いた後、即ち、電荷集積期間の開始時に効果的に、ほぼ直ぐに動作セル20のワード線に印加される。信号パルスWARは約50μSの周期をもって配置される、そして、信号パルスBARはスイッチSASを開ける前にビット線BLに付与される。信号のパルスWAR-BARの組合せは、第４図に示すように、電圧Yを発生させ、検知サイクルの間、信号パルスWARの周期で、動作セル20に印加される。電圧Yは、第１図に示される電圧Vcを超えており、したがって、動作セルの強誘電性コンデンサを励起し、該コンデンサの分極状態を変えるに十分である。信号WARが電荷集積期間の開始とほぼ時期を同じくして動作セルに印加されるため、強誘電性のコンデンサは、電荷転送を確実に完了するに十分な期間、励起することができる。なお、ここで示す実施例では、パルス信号WARは、50μSの周期を有し、この期間は、検知サイクルにおいて、検知エナーブルパルスSENをエナーブル回路14へ印加し、次のサイクルでスイッチSAS、BLSおよびBLDを作動するための準備に十分な時間を与える。しかし、特定のタイミングおよびパルス周期が第４図に示されるが、これらは、単に例示的であり、より速いタイミングでそれ故により簡明な検知サイクルが達成できることも認識すべきである。さらに、また、電荷集積回路4においてより速い増幅器および／またはより速い反応タイミングを有する強誘電性の材料が、使われてもよい。
【００３６】
パルス・タイミングに関して、検知パルスSENは、信号パルスWARの休止の後直ぐに、タイミングNで発生するものとして第４図に示される。分極が変化するため、第１図に示される電荷Q「0」- Q「1」の変化に等しい電荷Qが電荷集積回路4のコンデンサ10へ流れる。電荷転送が終了し、電荷集積回路4の出力端32での電圧VOUTが定常状態状態に達したときに、電圧VOUTは次式によって与えられる。
VOUT = VOS（Q）Cfb
ここで、VOSは、増幅器8の非反転入力での入力オフセット電圧であり、Cfbはフィードバック・コンデンサ10の値である。前記したように、Vosは仮想接地に維持され、固有のビット線容量は支配的でないので、フィードバック・コンデンサ10の値であるCfbは、非常に小さくすることができる。それゆえに、出力電圧VOUTにおいて比較的大きい揺動が、相対的に小さな値であるQに対して得ることができる。電荷集積回路4の出力端末32で発生する電圧VOUTの変化もまた、第４図で示される。電荷集積期間の開始時では、電圧VOUTは仮想接地にあり、そして、動作セル20から外へ供給され、コンデンサ10内に流入する電荷の変化により、電荷集積器の出力電圧はマイナスになる。電荷集積器の出力電圧はマイナスになる度合いは、動作セル２０に論理「1」又は論理「０」が蓄積されているかに依存する。論理「1」が格納される場合、論理「0」が格納されているのにくらべ、電圧VOUTがよりマイナスとなる。それは、論理「1」の場合、動作セルの分極状態が変化し、それ故に、コンデンサ10には、大量の正味の電荷量が流れるからである。しかし、いずれにせよ、電荷転送は、検知サイクルで比較的早く完了し、出力電圧VOUTは第４図に示すように、論理「０」又は論理「１」に依存した２つの安定したマイナス値のうちの１つをとる。従って、電荷転送が完了後、検知パルスSENはいつでも印加でき、出力電圧VOUTはこれらの安定した状態値のどちらか一方を採用する。故に、第４図のタイミングMで示すように、検知パルスはまた、信号パルスWARの終了の前に印加することができ、これにより、検知サイクルの間の周期の全体的な減少を生じることができる。
【００３７】
出力電圧VOUTは、識別器6の比較回路で電圧VREFと比較され、識別器6の出力34での電圧は、出力32での電圧が電圧VREFを上回った場合、+Vに、出力32での電圧が電圧VREFを下回った場合、-Vボルトに調整される。それゆえに、分極の状態変化が起こる際動作セルから供給される電荷Qの値が例え小さいものであっても、出力34での電圧での大きな正の遥動を得ることができる。
【００３８】
出力34での+Vボルト電圧は、AND回路の形であるエナーブル回路14の入力の１つに供給される。AND回路の他方の入力は、電圧源SENから信号を受け取り、この信号は集積期間の間に発生する短いパルスである。それゆえに、大きさ+Vボルトのパルスが、バッファ回路16を介して出力18に供給されるエナーブル回路14の出力で発生する。
【００３９】
AND回路が第３図に示されているが、AND機能はまた、NOR回路およびインバータの組合などのような他の回路構成によっても提供することができる。
【００４０】
上記の説明から、例え相対的に小さな電荷Qであったとしても出力18では、動作セルの極性の変化と動作セルの論理状態の非常に明確な指示が示されることが認識される。さらに、電荷集積に基づく検知増幅器が使われるので、分極の変化が発生する場合、動作セルのワード線とビット線の間の有効電圧における減少はない。それ故、相対的に小さな励起電圧を使用することができるので、消費電力を低減できる。さらに、ビット線電圧が有効に仮想接地にクランプされるので、極性切り替えがある際、強誘電性のコンデンサの電圧揺動およびその出力電荷を最大にすることができる。その上、ビット線電圧が固定されるので、固有のビット線容量の効果は減少する。即ち、検知集積増幅器のフィードバック・コンデンサの値をより小さくすることができ、従って、電圧変換利得の変化を最大にすることができる。
【００４１】
第３図に示される実施例において、電荷集合が発生するとき、電荷集積器4の出力電圧は、マイナスになり、故に識別器6はマイナス入力電圧を処理できるよう設計されねばならない。基準電圧VREFはまた、全体的な回路設計の複雑さを増すことになるマイナスの電圧として提供されなければならない。
第５図は、プラス電圧VOUTを提供する電荷集積器4の別の実施例を示す。この電圧は、電荷集積器の出力に供給されるので正の電圧が常に識別器6に確実に供給されることになる。これは、又、基準電圧VREFがプラス電圧として提供されるのを可能にし、全体的な回路設計を単純化する。
【００４２】
第５図に示される電荷集積器4は、増幅器8およびフィードバック・コンデンサ10から構成される。増幅器8は、第３図に示される実施例と同様に回路のワード線およびビット線に接続される。しかし、本実施例においては、リセットスイッチSASは提供されず、その代わりに、コンデンサ10の各々の側は、それぞれプレチャージスイッチVPRE1およびVPRE２を経由して適当な電圧源に接続されている。この電源は、電荷集積器の出力をエナーブルにし、故に識別器6の非反転入力を正の電圧にプレチャージする。都合の良いことに、VPRE1およびVPRE2は、それぞれ、仮想接地点および検知回路用の正の供給電圧VDDに接続している。
【００４３】
動作中に、第５図の電荷集積器4が検知サイクルの開始より前にリセットされると、スイッチVPRE1およびVPRE2は両方とも閉じる。したがって、コンデンサ10の一方の側は、スイッチVPRE1を介して仮想接地点に、およびコンデンサ1の他方の側は、即ち電荷集積器の出力側は、正の供給電圧VDDに接続される。したがって、この実施例では、出力電圧は、供給電圧VDDにプレチャージされる。
【００４４】
第６図は、この実施例の検知サイクルの間、電荷集積器の出力における電圧VOUTを示す。スイッチVPRE1およびVPRE2が開けられ、電荷集積サイクルが始まると、コンデンサ10に充電される動作セルの電荷の変化により、電荷集積器４の電圧VOUTはマイナス側で揺動が生じる。しかし、電圧VOUTがプラスの供給電圧VDDにプレチャージされているので、第６図に示すように、出力された電圧VOUTは検知サイクルの全体にわたって正のままである。本実施例は、検知回路がプラスの電圧信号だけによって作動するのを可能とする特別の利点があるので、回路を大幅に単純化できると考えられる。
【００４５】
本発明は、RAM配列の単一のビット線について記載された。しかし、集積検知増幅器は、一群のビット線に接続し、マルチプレクサ回路によって任意のビット線の選択を制御するようにしてもよい。故に、本発明は、高容量不揮発性メモリ回路に低消費動作で用いることができる。したがって、特に、ラップトップコンピュータのような集積された電圧源で作動している携帯軽量機器の用途に適している。さらに、集積検知増幅器は、アクテブ又はパッシブ  マトリックス構成の強誘電性RAMで使用することができる。
【００４６】
上述した内容は、実施例として記載されており、当該技術分野での当業者であれば、本発明の範疇を超えないで修正を加えることは認識される。たとえば、上述の実施例において、識別器は比較回路から成る。しかし、インバータ回路は、参照値を上回る出力信号が電荷集積回路から入力される場合、そのインバータ出力が2つのレベル間を切り替えよう配置されるように用いてもよい。インバータ出力は、参照値を超えられる場合あるいはその逆の場合、その出力がハイレベルからローレベルへ切り替えるよう配置してもよい。
【産業上の利用可能性】
【００４７】
本発明は非常に有効な電荷電圧転換を提供するので、バイオセンサのような電荷レベルでのわずかな変化を検知するような応用にも使うことができる。これらのセンサは、指紋センサとかDNAセンサであり、ここでの検知は、CCDカメラや顕微鏡のような電荷結合素子や電極上の電荷を蓄積することに基づいているタイプのものである。
【図面の簡単な説明】
【００４８】
【図１】強誘電性コンデンサの典型的な電荷-電圧特性を示す。
【図２】強誘電性メモリと共に用いられる電圧を検知する検知回路を示す。
【図３】本発明に係る検知回路を含み強誘電性メモリに蓄積されたデータを検知する検知回路を示す。
【図４】本発明に係る検知回路の動作の波形タイミング図を示す。
【図５】第３図で例示された回路で用いられる電荷集積回路の別の実施例を示す。
【図６】検知サイクルの間、第５図で例示される電荷集積回路の出力電圧を示す。
【図１】
0004192701.tif 000002
【図２】
0004192701.tif 000003
【図３】
0004192701.tif 000004
【図４】
0004192701.tif 000005
【図５】
0004192701.tif 000006
【図６】
0004192701.tif 000007