(57)【特許請求の範囲】
【請求項１】
半導体基板上方に、下部電極を形成する工程と、
前記下部電極上に、アモルファス状のタンタル酸化膜を堆積する工程と、
前記タンタル酸化膜を堆積する工程の後に、前記タンタル酸化膜上に、水素に対して触媒作用を有する金属膜を形成する工程と、
前記金属膜を形成する工程の後に、前記タンタル酸化膜が形成された前記基板を水素を含む雰囲気中で熱処理し、前記金属膜の触媒作用によって水素ラジカルを生成して前記タンタル酸化膜を結晶化する工程と、
前記タンタル酸化膜を結晶化する工程の後に、前記金属膜を除去し、前記タンタル酸化膜上に上部電極を形成する工程と
を有する事を特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記金属膜が、プラチナ膜、ルテニウム膜、パラジウム膜、オスミウム膜、又はイリジウム膜である
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記タンタル酸化膜を結晶化する工程の後に、酸素を含む雰囲気中で熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、タンタル酸化膜を有する半導体装置の製造方法に係り、特に、タンタル酸化膜を低温で結晶化する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成しうる半導体記憶装置であり、従来より、高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。近年、ギガビット級の記憶容量を有するＤＲＡＭの開発が行われているが、このようなギガビット級のＤＲＡＭでは、単位面積あたりの蓄積容量を増加してキャパシタによる所有面積を狭めるべく、キャパシタ誘電体膜として、従来より広く用いられていたシリコン酸化膜やシリコン窒化膜よりも誘電率の大きなタンタル酸化膜（Ｔａ2Ｏ5）などの高誘電率膜を採用することが検討されている。
【０００３】
ＤＲＡＭのキャパシタ誘電体膜としてタンタル酸化膜を用いる場合、通常、その成膜にはＣＶＤ法が用いられていた。これは、ＣＶＤにより形成したタンタル酸化膜が高い誘電率を有すること、リーク電流が小さいこと及びステップカバレッジに優れた膜を形成できることによる。
【０００４】
ただし、ＣＶＤにより形成したタンタル酸化膜はアモルファス状態であるため、高い誘電率を有する膜を形成するためには、ＣＶＤ法による成膜後に結晶化のための熱処理を行う必要がある。タンタル酸化膜の結晶化に必要な熱処理温度は、下地膜にも依存するが、下地がシリコン窒化膜の場合は約７００℃程度、下地膜がルテニウム（Ｒｕ）の場合は低くても約６３０℃程度であった（例えば、S.Kamiyama et al., J.Elctrochem.Soc. Vol.140 (1993) pp.1617-1625、K.Kishiro et al., Jpn.J.Appl.Phys. Vol 37 (1998) pp.1336-1339、J.Lin et al., Appl.Phys.Lett., Vol.74 (1999) pp.2370-2372等を参照）。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような高い温度でタンタル酸化膜の結晶化熱処理を行うと、下地構造が破壊されることがあった。例えば、ルテニウムなどよりなる蓄積電極の下地には蓄積電極と下層膜との反応を抑止するバリアメタル層が形成されるが、高温の熱処理によってバリアメタル層が破壊されてコンタクト抵抗が増大し、最悪の場合には蓄積電極が剥がれることもあった。このため、タンタル酸化膜の結晶化温度を低温化することが望まれていた。
【０００６】
また、上記従来の方法で形成したタンタル酸化膜を用いて、Ｒｕ／Ｔａ2Ｏ5／Ｒｕ構造のキャパシタを形成した場合、トランジスタ等の特性向上のために行われるフォーミングガスアニールによって、キャパシタの電気特性が劣化することがあった。
【０００７】
本発明の目的は、タンタル酸化膜をより低温で結晶化しうる半導体装置の製造方法を提供することにある。また、本発明の他の目的は、フォーミングガスアニールによるキャパシタ電気特性の劣化を防止しうる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的は、半導体基板上方に、下部電極を形成する工程と、前記下部電極上に、アモルファス状のタンタル酸化膜を堆積する工程と、前記タンタル酸化膜を堆積する工程の後に、前記タンタル酸化膜上に、水素に対して触媒作用を有する金属膜を形成する工程と、前記金属膜を形成する工程の後に、前記タンタル酸化膜が形成された前記基板を水素を含む雰囲気中で熱処理し、前記金属膜の触媒作用によって水素ラジカルを生成して前記タンタル酸化膜を結晶化する工程と、前記タンタル酸化膜を結晶化する工程の後に、前記金属膜を除去し、前記タンタル酸化膜上に上部電極を形成する工程とを有する事を特徴とする半導体装置の製造方法によって達成される。
【００１０】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１２を用いて説明する。
【００１１】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図１２は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１２】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。
【００１３】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２４、２６とを有するメモリセルトランジスタが形成されている。ゲート電極２０は、図１に示すように、ワード線を兼ねる導電膜としても機能する。メモリセルトランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層２４に接続されたプラグ３６及びソース／ドレイン拡散層２６に接続されたプラグ３８とが埋め込まれた層間絶縁膜３０が形成されている。
【００１４】
層間絶縁膜３０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０上には、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８が形成されている。ビット線４８は、図１に示すように、ワード線（ゲート電極２０）と交わる方向に延在して複数形成されている。ビット線４８が形成された層間絶縁膜４０上には、層間絶縁膜５８が形成されている。層間絶縁膜５８には、プラグ３８に接続されたプラグ６２が埋め込まれている。
【００１５】
層間絶縁膜５８上には、エッチングストッパ膜６４、層間絶縁膜６６及びエッチングストッパ膜６８が形成されている。エッチングストッパ膜６８上には、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を貫きプラグ６２に接続され、エッチングストッパ膜６８上に突出して形成されたシリンダ状の蓄積電極７６が形成されている。蓄積電極７６上には、タンタル酸化膜（Ｔａ2Ｏ5）よりなるキャパシタ誘電体膜７８を介して、ルテニウム膜よりなるプレート電極８８が形成されている。
【００１６】
プレート電極８８上には、層間絶縁膜９０が形成されている。層間絶縁膜９０上には、プラグ９６を介してプレート電極８８に接続され、或いは、プラグ９８を介してビット線４８に接続された配線層１００が形成されている。配線層１００が形成された層間絶縁膜９０上には、層間絶縁膜１０２が形成されている。
【００１７】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００１８】
次に、本実施形態による半導体装置の製造方法について図３乃至図１２を用いて説明する。なお、図３及び図４は図１のＡ−Ａ′線断面における工程断面図を表し、図５乃至図１２は、図１のＢ−Ｂ′線断面における工程断面図を表している。
【００１９】
まず、シリコン基板１０の主表面上に、例えば、ＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する（図３（ａ））。例えば、まず、シリコン基板１０上に膜厚１００ｎｍのシリコン窒化膜（図示せず）を形成する。次いで、このシリコン窒化膜を、素子領域となる領域に残存するようにパターニングする。次いで、パターニングしたシリコン窒化膜をハードマスクとしてシリコン基板１０をエッチングし、シリコン基板１０に例えば深さ２００ｎｍの素子分離溝を形成する。次いで、例えばＣＶＤ法によりシリコン酸化膜を全面に堆積した後、シリコン窒化膜が露出するまでこのシリコン酸化膜をＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法により研磨し、素子分離溝内に選択的にシリコン酸化膜を残存させる。この後、シリコン窒化膜を除去し、シリコン基板１０の素子分離溝に埋め込まれたシリコン酸化膜よりなる素子分離膜１２を形成する。
【００２０】
次いで、メモリセル領域のシリコン基板１０中にＰウェル（図示せず）を形成し、しきい値電圧制御のためのイオン注入を行う。
【００２１】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する。なお、ゲート絶縁膜１４としては、シリコン窒化酸化膜などの他の絶縁膜を適用してもよい。
【００２２】
次いで、ゲート絶縁膜１４上に、例えばポリシリコン膜１６とタングステン膜１８との積層膜よりなるポリメタル構造のゲート電極２０を形成する（図３（ｂ））。例えば、膜厚７０ｎｍのポリシリコン膜１６と、膜厚５ｎｍのタングステンナイトライド（ＷＮ）膜（図示せず）と、膜厚４０ｎｍのタングステン膜１８と、膜厚２００ｎｍのシリコン窒化膜２２とを順次堆積した後、リソグラフィー技術及びエッチング技術によりこれら膜を同一の形状にパターニングし、上面がシリコン窒化膜２２で覆われ、タングステンナイトライド膜を介してポリシリコン膜１６及びタングステン膜１８が積層されてなるポリメタル構造のゲート電極２０を形成する。なお、ゲート電極２０は、ポリメタル構造に限られるものではなく、ポリゲート構造、ポリサイド構造、或いは、金属ゲート等を適用してもよい。
【００２３】
次いで、ゲート電極２０をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２４、２６を形成する。
【００２４】
こうして、シリコン基板１０上に、ゲート電極２０、ソース／ドレイン拡散層２４、２６を有するメモリセルトランジスタを形成する。
【００２５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３５ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０及びシリコン窒化膜２２の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２８を形成する（図３（ｃ）、図５（ａ））。
【００２６】
次いで、全面に、例えばＣＶＤ法により例えばＢＰＳＧ膜を堆積した後、リフロー法及びＣＭＰ法等により、シリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化されたＢＰＳＧ膜よりなる層間絶縁膜３０を形成する。
【００２７】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０に、ソース／ドレイン拡散層２４に達するスルーホール３２と、ソース／ドレイン拡散層２６に達するコンタクトホール３４とを、ゲート電極２０及びサイドウォール絶縁膜２８に対して自己整合的に形成する（図３（ｄ）、図５（ｂ））。
【００２８】
次いで、層間絶縁膜３０に開口されたコンタクトホール３２、３４内に、プラグ３６、３８をそれぞれ埋め込む（図４（ａ）、図５（ｃ））。例えば、ＣＶＤ法により、砒素ドープした多結晶シリコン膜を堆積した後、ＣＭＰ法によりシリコン窒化膜２２が露出するまで研磨し、コンタクトホール３２、３４内のみに多結晶シリコン膜よりなるプラグ３６、３８を選択的に残存させる。
【００２９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４０を形成する。
【００３０】
次いで、リソグラフィー技術及びエッチング技術により、プラグ３６に達するコンタクトホール４２を層間絶縁膜４０に形成する（図４（ｂ）、図５（ｄ））。
【００３１】
次いで、層間絶縁膜４０上に、コンタクトホール４２を介してプラグ３６に接続されたビット線４８を形成する（図４（ｃ）、図６（ａ））。例えば、まず、スパッタ法により、膜厚４５ｎｍの窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造よりなる密着層５０と、膜厚２５０ｎｍのタングステン（Ｗ）膜５１とを順次堆積する。次いで、ＣＭＰ法によりタングステン膜５１を研磨し、コンタクトホール４２内にタングステン膜５１よりなるプラグを埋め込む。次いで、スパッタ法により、膜厚３０ｎｍのタングステン膜５２を堆積する。次いで、ＣＶＤ法により、タングステン膜５２上に、膜厚２００ｎｍのシリコン窒化膜５４を堆積する。次いで、リソグラフィー技術及びエッチング技術により、シリコン窒化膜５４、タングステン膜５２及び密着層５０をパターニングし、上面がシリコン窒化膜５４に覆われ、密着層５０及びタングステン膜５２よりなり、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８を形成する。
【００３２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ビット線４８及びシリコン窒化膜５４の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜５６を形成する（図６（ｂ））。
【００３３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５８を形成する。
【００３４】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜５８、４０に、プラグ３８に達するコンタクトホール６０を形成する（図６（ｃ））。このとき、シリコン窒化膜に対して高い選択比をもつエッチング条件でシリコン酸化膜をエッチングすることにより、ビット線４８上を覆うシリコン窒化膜５４及びビット線４８の側壁に形成されたサイドウォール絶縁膜５６に自己整合でコンタクトホール６０を開口することができる。
【００３５】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜５８の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール６０内に埋め込まれたプラグ６２を形成する（図７（ａ））。
【００３６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６４を形成する。
【００３７】
次いで、エッチングストッパ膜６４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【００３８】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６８を形成する。
【００３９】
次いで、エッチングストッパ膜６８上に、例えばＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７０を形成する（図７（ｂ））。
【００４０】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４をパターニングし、蓄積電極の形成予定領域に、これら膜を貫いてプラグ６２に達する開口部７２を形成する（図８（ａ））。
【００４１】
次いで、全面に、例えばＣＶＤ法により、膜厚１０ｎｍの窒化チタン膜と、膜厚４０ｎｍのルテニウム（Ｒｕ）膜とを堆積する。
【００４２】
次いで、フォトレジスト膜（図示せず）を塗布し、窒化チタン膜及びルテニウム膜が形成された開口部７２内を埋め込む。
【００４３】
次いで、例えばＣＭＰ法及び反応性イオンエッチング法により、層間絶縁膜７０の表面が露出するまでフォトレジスト膜、ルテニウム膜及び窒化チタン膜を研磨するとともに、開口部７２内のフォトレジスト膜を除去し、開口部７２の内壁に沿って形成され、窒化チタン膜よりなる密着層７４と、ルテニウム膜よりなる蓄積電極７６とを形成する（図８（ｂ））。
【００４４】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６８をストッパとして、層間絶縁膜７０を選択的にエッチングする。
【００４５】
次いで、密着層７４を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７６、エッチングストッパ膜６８、層間絶縁膜６６に対して選択的にエッチングする（図９（ａ））。このエッチングは、密着層７４と後に形成するキャパシタ誘電体膜７８との相性が悪い場合を考慮したものであり、密着層７４と蓄積電極７６との相性がよい場合には、必ずしも密着層７４を除去する必要はない。密着層７４のエッチングは、少なくともエッチングストッパ膜６８と蓄積電極７６との間に間隙が形成されるまで行うことが望ましい。なお、キャパシタ誘電体膜との相性に基づいて密着層を除去する技術については、例えば、同一出願人による特願平１０−３１５３７０号明細書に詳述されている。
【００４６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのタンタル酸化膜を堆積し、タンタル酸化膜よりなるキャパシタ誘電体膜７８を形成する。例えば、酸素とペントエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）との混合ガスを用い、基板温度を４６０℃、圧力を０．５Ｔｏｒｒとして成膜することにより、タンタル酸化膜（Ｔａ2Ｏ5）よりなるキャパシタ誘電体膜７８を形成する。なお、このように成膜されたタンタル酸化膜はアモルファス状態である。
【００４７】
次いで、水素ラジカル中で、例えば温度４００℃、１時間の熱処理を行い、タンタル酸化膜を結晶化させる。水素ラジカル中での熱処理は、例えばダウンフロータイプのプラズマ発生装置を用い、水素ガスやアンモニア等の水素を含むガスをプラズマ化して水素ラジカルを生成し、基板をこの水素ラジカルに曝すことにより行うことができる。水素ラジカル中における熱処理を行うことにより、きわめて低温での結晶化が可能となる。
【００４８】
タンタル酸化膜を水素ラジカルに曝すことによって結晶化温度を低温化できる詳細なメカニズムは明らかではないが、本願発明者らは次のように考えている。すなわち、水素ラジカルはタンタル酸化膜中に含まれる炭素などの不純物を除去する効果がある。このため、このような不純物が膜中から取り除かれることによってタンタル酸化膜の結晶化が促進されるためと考えられる。
【００４９】
水素ラジカル中にて行う熱処理は、２００〜６００℃の温度範囲で行う。熱処理温度が２００℃よりも低いとタンタル酸化膜が結晶化せず、６００℃よりも高いと下層構造を破壊する虞があるからである。また、３００℃〜５００℃の温度範囲で行うことが更に好ましい。熱処理温度が低すぎると処理時間が長くなり、また、バックエンドプロセスにおける熱処理温度との整合を考慮すると約５００℃以下の熱処理が妥当だからである。
【００５０】
なお、本願発明者等が鋭意検討を行ったところ、フォーミングガスアニールによってキャパシタの電気特性が劣化する原因は、タンタル酸化膜中に含まれる不純物がフォーミングガスアニール中にキャパシタ誘電体膜７８とプレート電極８８との界面に析出してバリアハイトを下げるためであることが判った。すなわち、フォーミングガス中に含まれる水素が内部に浸入すると、プレート電極８８を構成するルテニウムの触媒作用によって水素ラジカルが発生してタンタル酸化膜中から不純物を除去するように作用するが、タンタル酸化膜中から放出された不純物はプレート電極８８を通り抜けることができずにキャパシタ誘電体膜７８とプレート電極８８との界面に析出し、その結果、キャパシタ誘電体膜７８のバリアハイトが低下してリーク電流が増大してしまう。
【００５１】
本実施形態による半導体装置の製造方法のように、プレート電極８８の形成前に予めタンタル酸化膜中から不純物を取り除いておくことにより、フォーミングガスアニール中に不純物がキャパシタ誘電体膜７８とプレート電極８８との界面に析出することはなく、キャパシタのリーク電流を低減することができる。かかる観点から考慮すると、水素ラジカル中での熱処理工程は、フォーミングガスアニールと同程度或いはそれ以上の熱処理を加えることが好ましいと考えられる。
【００５２】
次いで、酸素を含む雰囲気中で熱処理を行い、タンタル酸化膜中の酸素空孔を充填する。この熱処理により、キャパシタのリーク電流を更に低減することができる。例えば、ＵＶ−Ｏ3中で、温度４８０℃、２時間の熱処理を行い、タンタル酸化膜中の酸素空孔を充填する。
【００５３】
このようにして、水素ラジカル中及びＵＶ−Ｏ3中においてタンタル酸化膜の熱処理を行うことにより、タンタル酸化膜を結晶化して高い誘電率を有しリーク電流の少ない良質なキャパシタ誘電体膜７８を形成することができる（図９（ｂ））。
【００５４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０〜５０ｎｍのルテニウム膜を堆積する。例えば、スパッタ法により膜厚約１０ｎｍのシード層を形成した後、ＣＶＤ法によりルテニウム膜を堆積することにより、所定膜厚のルテニウム膜を形成する。ＣＶＤによる成膜では、例えば、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、ルテニウム源としてのＲｕ（ＥｔＣｐ）2の流量を０．０６ｃｃ、Ｏ2ガス流量を１６０ｓｃｃｍとしてルテニウム膜を成膜する。
【００５５】
次いで、リソグラフィー技術及びエッチング技術により、ルテニウム膜をパターニングし、ルテニウム膜よりなるプレート電極８８を形成する（図１０）。例えば、ルテニウム膜は、圧力を０．１Ｔｏｒｒ、パワーを５００Ｗ、ガス流量をＣｌ2／Ｏ2＝５０／５００ｓｃｃｍとしてエッチングすることができる。
【００５６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜９０を形成する。
【００５７】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜９０を貫きプレート電極８８に達するコンタクトホール９２と、層間絶縁膜９０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４及びシリコン窒化膜５４を貫きビット線４８に達するコンタクトホール９４とを形成する（図１１）。例えば、層間絶縁膜９０及び層間絶縁膜６６は、圧力を０．０５Ｔｏｒｒ、パワーを１５００Ｗ、ガス流量をＣ4Ｆ8／ＣＯ／Ａｒ／Ｏ2＝１５／３００／３５０／５ｓｃｃｍとして、シリコン窒化膜に対してエッチング選択性を確保しうる条件でエッチングし、エッチングストッパ膜６８、６４及びシリコン窒化膜５４は、圧力を０．０５Ｔｏｒｒ、パワーを１５００Ｗ、ガス流量をＣＨＦ3／ＣＯ／Ｏ2＝５０／１５０／５ｓｃｃｍとして、シリコン酸化膜に対してエッチング選択性を確保しうる条件でエッチングする。
【００５８】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜９０の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール９２内に埋め込まれたプラグ９６と、コンタクトホール９４内に埋め込まれたプラグ９８とを形成する。
【００５９】
次いで、フォーミングガス（３％Ｈ2＋９７％Ｎ2）中で、例えば４００℃、１時間のアニールを行う。この際、フォーミングガス中に含まれる水素が内部に浸入し、プレート電極８８を構成するルテニウムの触媒作用により水素ラジカルが発生するが、前述の水素ラジカル中での熱処理によってタンタル酸化膜中の不純物は除去されているため、フォーミングガスアニール中に不純物がキャパシタ誘電体膜７８とプレート電極８８との界面に析出してタンタル酸化膜の特性を劣化することはない。
【００６０】
次いで、全面に、例えばスパッタ法により、膜厚１０ｎｍのバリアメタルとなる窒化チタン膜と、膜厚３００ｎｍのアルミ膜或いは銅膜とを堆積してパターニングし、プラグ９６、９８を介して下層配線に接続された配線層１００を形成する。
【００６１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜１０２を形成する。
【００６２】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造することができる。
【００６３】
このように、本実施形態によれば、タンタル酸化膜の成膜後に水素ラジカル中で熱処理を行うので、タンタル酸化膜の結晶化温度を大幅に低減することができる。また、この熱処理をプレート電極の形成前に行うので、タンタル酸化膜中の不純物が効果的に除去され、フォーミングガスアニールによるキャパシタの電気特性劣化を防止することができる。
【００６４】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図１３を用いて説明する。なお、図１乃至図１２に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００６５】
図１３は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６６】
まず、例えば図３（ａ）乃至図４（ｃ）及び図５（ａ）乃至図９（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、蓄積電極７６等を形成する。
【００６７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのタンタル酸化膜を堆積し、タンタル酸化膜よりなるキャパシタ誘電体膜７８を形成する。
【００６８】
次いで、全面に、例えばスパッタ法により、例えば膜厚約１０ｎｍのルテニウム膜８０を形成する。このとき、スパッタ法による成膜はステップカバレッジに劣っているため、蓄積電極７６の間隙などの狭い領域には堆積されず、蓄積電極７６の最上部や蓄積電極７６が形成されていない領域に堆積される（図１３（ａ））。なお、このルテニウム膜８０は、後工程でルテニウム膜よりなるプレート電極８８をＣＶＤ法にて形成する際に、シード層として用いることができる。
【００６９】
次いで、水素を含む雰囲気、例えばフォーミングガス（３％Ｈ2＋９７％Ｎ2）雰囲気中で、例えば温度４００℃、１時間の熱処理を行う。この熱処理の際、基板に到達した水素ガスはルテニウム膜８０による触媒作用によって水素ラジカルとなり、第１実施形態による場合と同様に、タンタル酸化膜を結晶化するとともに膜中の不純物を除去する。これにより、タンタル酸化膜の膜質を向上することができる。
【００７０】
蓄積電極７６の最上部にはルテニウム膜８０があるため、この領域のキャパシタ誘電体膜７８とルテニウム膜８８との界面には不純物が析出して残存する可能性がある。しかしながら、この領域のキャパシタ誘電体膜７８の膜質劣化による電気特性への影響は全体としてみれば僅かであるので、不純物除去の効果は十分に得ることができる。なお、ルテニウム膜８０は、タンタル酸化膜の結晶化には何ら影響を与えるものではない。
【００７１】
次いで、ＵＶ−Ｏ3中で、例えば温度４８０℃、２時間の熱処理を行い、タンタル酸化膜中の酸素空孔を充填する。この熱処理により、キャパシタのリーク電流を更に低減することができる。
【００７２】
このようにして、水素ガスを含む雰囲気中及びＵＶ−Ｏ3中においてタンタル酸化膜の熱処理を行うことにより、タンタル酸化膜を結晶化して高い誘電率を有しリーク電流の少ない良質な膜を形成することができる。
【００７３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０〜５０ｎｍのルテニウム膜８２を堆積する。例えば、ルテニウム膜８０をシード層として、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、ルテニウム源としてのＲｕ（ＥｔＣｐ）2の流量を０．０６ｃｃ、Ｏ2ガス流量を１６０ｓｃｃｍとしてルテニウム膜８２を成膜する。
【００７４】
次いで、リソグラフィー技術及びエッチング技術により、ルテニウム膜８０，８２をパターニングし、ルテニウム膜よりなるプレート電極８８を形成する（図１３（ｂ））。
【００７５】
この後、例えば図１１及び図１２に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜９０，１０２、プラグ９６，９８、配線１００等を形成し、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造する。
【００７６】
このように、本実施形態によれば、タンタル酸化膜上にルテニウム膜が形成された状態で水素ガスを含む雰囲気中で熱処理を行うので、ルテニウムの触媒作用によって水素ラジカルが生成され、タンタル酸化膜の結晶化温度を大幅に低減することができる。また、この熱処理をプレート電極の形成前に行うので、タンタル酸化膜中の不純物が効果的に除去され、フォーミングガスアニールによるキャパシタの電気特性劣化を防止することができる。
【００７７】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図１４及び図１５を用いて説明する。なお、図１乃至図１３に示す第１及び第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００７８】
図１４は本実施形態による半導体装置の製造方法を示す工程断面図、図１５は種々の熱処理条件によってタンタル酸化膜の結晶化を行った試料におけるＸ線回折スペクトルを示すグラフである。
【００７９】
まず、例えば図３（ａ）乃至図４（ｃ）及び図５（ａ）乃至図９（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、蓄積電極７６等を形成する。
【００８０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのタンタル酸化膜を堆積し、タンタル酸化膜よりなるキャパシタ誘電体膜７８を形成する。
【００８１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０〜５０ｎｍのルテニウム膜８４を堆積する。例えば、スパッタ法により膜厚約５〜１５ｎｍのシード層を形成した後、ＣＶＤ法によりルテニウム膜を堆積することにより、所定膜厚のルテニウム膜８４を形成する（図１４（ａ））。ＣＶＤによる成膜では、例えば、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、ルテニウム源としてのＲｕ（ＥｔＣｐ）2の流量を０．０６ｃｃ、Ｏ2ガス流量を１６０ｓｃｃｍとしてルテニウム膜を成膜する。
【００８２】
次いで、水素を含む雰囲気、例えばフォーミングガス（３％Ｈ2＋９７％Ｎ2）雰囲気中で、例えば温度４００℃、１時間の熱処理を行う。この熱処理の際、基板に到達した水素ガスはルテニウム膜８４による触媒作用によって水素ラジカルとなり、第１実施形態による場合と同様に、タンタル酸化膜を結晶化するとともに膜中の不純物を除去する。これにより、タンタル酸化膜の膜質を向上することができる。
【００８３】
次いで、例えばＣｅ（ＮＨ3）4・２ＮＨ3＋ＨＮＯ3を用いたウェットエッチングにより、ルテニウム膜８４を選択的に除去する。
【００８４】
次いで、ＵＶ−Ｏ3中で、例えば温度４８０℃、２時間の熱処理を行い、タンタル酸化膜中の酸素空孔を充填する。この熱処理により、キャパシタのリーク電流を更に低減することができる。
【００８５】
このようにして、水素ガスを含む雰囲気中及びＵＶ−Ｏ3中においてタンタル酸化膜の熱処理を行うことにより、タンタル酸化膜を結晶化して高い誘電率を有しリーク電流の少ない良質な膜を形成することができる。
【００８６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０〜５０ｎｍのルテニウム膜８２を堆積する。例えば、ルテニウム膜８０をシード層として、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、ルテニウム源としてのＲｕ（ＥｔＣｐ）2の流量を０．０６ｃｃ、Ｏ2ガス流量を１６０ｓｃｃｍとしてルテニウム膜８２を成膜する。
【００８７】
次いで、リソグラフィー技術及びエッチング技術により、ルテニウム膜８０，８２をパターニングし、ルテニウム膜よりなるプレート電極８８を形成する（図１４（ｂ））。
【００８８】
この後、例えば図１１及び図１２に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜９０，１０２、プラグ９６，９８、配線１００等を形成し、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造する。
【００８９】
図１５は、種々の熱処理条件によってタンタル酸化膜の結晶化を行った試料におけるＸ線回折スペクトルを示すグラフである。なお、図１５（ａ）は２θ＝１５〜７５度の範囲におけるスペクトルを示しており、図１５（ｂ）は図１５（ａ）における２θ＝１９〜２３度の範囲の拡大図を示している。
【００９０】
図中、○印は結晶化の熱処理を行っていない試料（比較例）のスペクトルを、△印は窒素雰囲気中で５００℃、１時間の熱処理を行った試料（比較例）のスペクトルを、×印はフォーミングガス雰囲気中で４００℃、１時間の熱処理を行った試料（本発明）のスペクトルを、□印は窒素雰囲気中で５００℃、１時間の熱処理を行った後、フォーミングガス雰囲気中で４００℃、１時間の熱処理を行った試料（比較例）のスペクトルを示している。測定した試料の構造は、シリコン基板上に、バリアメタル層としてのＴｉＮ膜／Ｔｉ膜、スパッタにより堆積した膜厚５０ｎｍのルテニウム膜（蓄積電極）、ＣＶＤにより堆積した膜厚１５ｎｍのタンタル酸化膜（キャパシタ誘電体膜）、スパッタにより堆積した膜厚１０ｎｍのルテニウム膜（プレート電極）を順次形成したものである。
【００９１】
図示するように、上記試料のうち、フォーミングガス雰囲気中で４００℃、１時間の熱処理を行った試料（×印）では、２θが約２１℃の近傍にタンタル酸化膜（１ １１ ０）及びタンタル酸化膜（２ ０ ０）のピークが観察されており、タンタル酸化膜が結晶化していることが判った。なお、図示しないが、タンタル酸化膜が結晶化していることは、透過型電子顕微鏡による断面観察によっても確認された。一方、窒素雰囲気中で熱処理を行った試料では、たとえ窒素アニール後にフォーミングガスアニールを行ってもタンタル酸化膜は結晶化しなかった。
【００９２】
このように、本実施形態によれば、タンタル酸化膜上にルテニウム膜が形成された状態で水素ガスを含む雰囲気中で熱処理を行うので、ルテニウムの触媒作用によって水素ラジカルが生成され、タンタル酸化膜の結晶化温度を大幅に低減することができる。また、この熱処理をプレート電極の形成前に行うので、タンタル酸化膜中の不純物が効果的に除去され、フォーミングガスアニールによるキャパシタの電気特性劣化を防止することができる。
【００９３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００９４】
例えば、上記第２及び第３実施形態では、堆積直後のタンタル酸化膜中に含まれる不純物が結晶化の際にプレート電極とキャパシタ誘電体膜との界面に析出することを考慮して、キャパシタ誘電体膜上の一部のみにルテニウム膜を形成し、或いは、キャパシタ誘電体膜上を覆うルテニウム膜を結晶化の後に除去するようにしているが、必ずしもこのようにする必要はない。例えば、不純物混入の少ない良質のタンタル酸化膜の成膜が可能であり結晶化の際の析出による影響が少ないような場合には、全面を覆うルテニウム膜を形成した後に結晶化を行い、このルテニウム膜をプレート電極として用いてもよい。
【００９５】
また、上記実施形態では、ルテニウム膜によりプレート電極を形成したが、他の材料によってプレート電極を形成してもよい。プレート電極を構成する材料としては、キャパシタ誘電体膜を構成するタンタル酸化膜と相性のよい材料を適宜選択すればよく、例えば、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）等を適用することができる。これら材料はいずれもがルテニウムと同様に水素に対する触媒作用を有しており、触媒作用を利用する第２及び第３実施形態にも適用可能である。
【００９６】
また、上記実施形態では、組成比がＴａ2Ｏ5であるタンタル酸化膜のみを記載しているが、化学量論的組成を有するタンタル酸化膜を代表的に記述しただけであり、他の組成比を有するタンタル酸化膜を排除するものではない。例えば、上記組成比近傍の組成比を有するタンタル酸化膜であっても、本発明を同様に適用することができる。
【００９７】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【００９８】
（付記１）  基板上に、アモルファス状のタンタル酸化膜を堆積する工程と、前記タンタル酸化膜が形成された前記基板を水素ラジカルを含む雰囲気中で熱処理し、前記タンタル酸化膜を結晶化する工程とを有することを特徴とするタンタル酸化膜の結晶化方法。
【００９９】
（付記２）  付記１記載のタンタル酸化膜の結晶化方法において、前記タンタル酸化膜を堆積する工程の後に、前記タンタル酸化膜上に、水素に対して触媒作用を有する金属膜を形成する工程を更に有し、前記タンタル酸化膜を結晶化する工程では、水素を含む雰囲気中で熱処理を行い、前記金属膜の触媒作用によって水素ラジカルを生成することを特徴とするタンタル酸化膜の結晶化方法。
【０１００】
（付記３）  付記１又は２記載のタンタル酸化膜の結晶化方法において、前記タンタル酸化膜を結晶化する工程の後に、酸素を含む雰囲気中で熱処理を行う工程を更に有することを特徴とするタンタル酸化膜の結晶化方法。
【０１０１】
（付記４）  付記２又は３記載のタンタル酸化膜の結晶化方法において、前記金属膜は、プラチナ膜、ルテニウム膜、パラジウム膜、オスミウム膜又はイリジウム膜であることを特徴とするタンタル酸化膜の結晶化方法。
【０１０２】
（付記５）  半導体基板上に、下部電極を形成する工程と、前記下部電極上に、アモルファス状のタンタル酸化膜を堆積する工程と、前記タンタル酸化膜が形成された前記基板を水素ラジカルを含む雰囲気中で熱処理し、前記タンタル酸化膜を結晶化する工程とを有することを特徴とする半導体装置の製造方法。
【０１０３】
（付記６）  付記５記載の半導体装置の製造方法において、前記タンタル酸化膜を堆積する工程の後に、前記タンタル酸化膜上に、水素に対して触媒作用を有する金属膜を形成する工程を更に有し、前記タンタル酸化膜を結晶化する工程では、水素を含む雰囲気中で熱処理を行い、前記金属膜の触媒作用によって水素ラジカルを生成することを特徴とする半導体装置の製造方法。
【０１０４】
（付記７）  付記６記載の半導体装置の製造方法において、前記タンタル酸化膜を結晶化する工程の後に、前記金属膜を除去する工程と、前記タンタル酸化膜上に上部電極を形成する工程とを更に有することを特徴とする半導体装置の製造方法。
【０１０５】
（付記８）  付記６記載の半導体装置の製造方法において、前記金属膜により上部電極を形成することを特徴とする半導体装置の製造方法。
【０１０６】
（付記９）  付記５乃至８のいずれか１項に記載の半導体装置の製造方法において、前記タンタル酸化膜を結晶化する工程の後に、酸素を含む雰囲気中で熱処理を行う工程を更に有することを特徴とする半導体装置の製造方法。
【０１０７】
（付記１０）  付記５乃至９のいずれか１項に記載の半導体装置の製造方法において、前記金属膜は、プラチナ膜、ルテニウム膜、パラジウム膜、オスミウム膜又はイリジウム膜であることを特徴とする半導体装置の製造方法。
【０１０８】
【発明の効果】
以上の通り、本発明によれば、タンタル酸化膜の堆積後に水素ラジカルを含む雰囲気中で熱処理を行うことにより、タンタル酸化膜の結晶化温度を大幅に低減することができる。また、この熱処理をプレート電極の形成前に行うことにより、タンタル酸化膜中の不純物が効果的に除去され、フォーミングガスアニールによるキャパシタの電気特性劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図１４】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図１５】種々の熱処理条件によってタンタル酸化膜の結晶化を行った試料におけるＸ線回折スペクトルを示すグラフである。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…多結晶シリコン膜
１８，５２…タングステン膜
２０…ゲート電極
２２、５４…シリコン窒化膜
２４、２６…ソース／ドレイン拡散層
２８、５６…サイドウォール絶縁膜
３０、４０、５８、６６、７０、９０、１０２…層間絶縁膜
３２、３４、６０、９２、９４…コンタクトホール
３６、３８、６２、９６、９８…プラグ
４８…ビット線
５０、７４…密着層
６４、６８…エッチングストッパ膜
７２…開口部
７６…蓄積電極
７８…キャパシタ誘電体膜
８０，８２，８４…ルテニウム膜
８８…プレート電極
１００…配線層
【図１】
0004162879.tif 000002
【図２】
0004162879.tif 000003
【図３】
0004162879.tif 000004
【図４】
0004162879.tif 000005
【図５】
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【図６】
0004162879.tif 000007
【図７】
0004162879.tif 000008
【図８】
0004162879.tif 000009
【図９】
0004162879.tif 000010
【図１０】
0004162879.tif 000011
【図１１】
0004162879.tif 000012
【図１２】
0004162879.tif 000013
【図１３】
0004162879.tif 000014
【図１４】
0004162879.tif 000015
【図１５】
0004162879.tif 000016