(57)【特許請求の範囲】
【請求項１】
Ｐ型半導体基板上にマトリクス状に配置され、それぞれが浮遊ゲート及び制御ゲートを有する複数のメモリ素子からなり、Ｎ型拡散領域で構成され、一方向に延長して設けられたソース領域と、該ソース領域と平行し、かつ、前記ソース領域を挟むようにして設けられた制御ゲートからなるワード線と、該ワード線を挟んで前記ソース領域と対向する位置に設けられたＮ型拡散領域で構成された複数のドレイン領域からなり、前記ワード線と交差する方向に延長して形成される複数のドレイン領域に電気的に接続された複数のビット線により構成され、かつ、メモリ素子の読み出し条件に選択ワード線とソース領域に正電圧を印加し、選択ビット線電位を接地し、非選択ワード線及び非選択ビット線をそれぞれ接地電位、フローティングにすることを特徴とする不揮発性半導体記憶装置の製造方法であって、
（ａ）前記ワード線形成後に、該ワード線に自己整合的にソース領域とドレイン領域にＮ型拡散層を形成する工程と、
（ｂ）ホトレジストをマスクに、前記ドレイン領域に前記Ｎ型拡散層よりも高濃度のＮ型拡散層を形成する工程とを施すことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１記載の不揮発性半導体記憶装置の製造方法であって、前記浮遊ゲート形成のために第１の導電層を生成する工程と、該第１の導電層をホトレジストをマスクにビット線と平行にパターニングする工程と、ソース線の第１の導電層が除去された領域にＮ型拡散層を形成する工程と、制御ゲートとなる第２の導電層を生成する工程と、ワード線を形成する工程とを施すことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
Ｐ型半導体基板上にマトリクス状に配置され、それぞれが浮遊ゲート及び制御ゲートを有する複数のメモリ素子からなり、Ｎ型拡散領域で構成され、一方向に延長して設けられたソース領域と、該ソース領域と平行し、かつ、前記ソース領域を挟むようにして設けられた制御ゲートからなるワード線と、該ワード線を挟んで前記ソース領域と対向する位置に設けられたＮ型拡散領域で構成された複数のドレイン領域からなり、前記ワード線と交差する方向に延長して形成される複数のドレイン領域に電気的に接続された複数のビット線により構成され、かつ、メモリ素子の読み出し条件に選択ワード線とソース領域に正電圧を印加し、選択ビット線電位を接地し、非選択ワード線及び非選択ビット線をそれぞれ接地電位、フローティングにすることを特徴とする不揮発性半導体記憶装置の製造方法であって、
（ａ）前記ワード線形成後に、ホトレジストをマスクにしてドレイン領域にＮ型拡散層を形成する工程と、
（ｂ）前記ワード線に自己整合的にソース領域とドレイン領域に同時に前記Ｎ型拡散層よりも低濃度のＮ型拡散層を形成する工程と、
（ｃ）前記ワード線の側面に絶縁膜からなる側壁膜を形成する工程と、
（ｄ）前記側壁膜とワード線に対して自己整合的に前記ソース領域に形成されたＮ型拡散層よりも高濃度のＮ型拡散層を形成する工程とを施すことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
Ｐ型半導体基板上にマトリクス状に配置され、それぞれが浮遊ゲート及び制御ゲートを有する複数のメモリ素子からなり、Ｎ型拡散領域で構成され、一方向に延長して設けられたソース領域と、該ソース領域と平行し、かつ、前記ソース領域を挟むようにして設けられた制御ゲートからなるワード線と、該ワード線を挟んで前記ソース領域と対向する位置に設けられたＮ型拡散領域で構成された複数のドレイン領域からなり、前記ワード線と交差する方向に延長して形成される複数のドレイン領域に電気的に接続された複数のビット線により構成され、かつ、メモリ素子の読み出し条件に選択ワード線とソース領域に正電圧を印加し、選択ビット線電位を接地し、非選択ワード線及び非選択ビット線をそれぞれ接地電位、フローティングにすることを特徴とする不揮発性半導体記憶装置の製造方法であって、
（ａ）前記ワード線形成後に、ホトレジストをマスクにソース領域に接したワード線に対して自己整合的に絶縁膜を除去し、ソース線を形成する工程と、
（ｂ）前記ホトレジストをマスクにソース領域にＮ型拡散層を形成する工程と、
（ｃ）ホトレジストをマスクにドレイン領域に前記ソース領域に形成されたＮ型拡散層濃度よりも高濃度のＮ型拡散層を形成する工程とを施すことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、この種の不揮発性半導体記憶装置としては、以下に示すようなものがあった。
【０００３】
図９はかかる従来の不揮発性半導体記憶装置の構造図であり、図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＡ−Ａ′線断面図、図９（ｃ）は図９（ａ）のＢ−Ｂ′線断面図である。
【０００４】
通常、Ｐ型シリコン基板１上に素子分離法を用いて能動領域２と素子分離領域３を形成する。そして、その能動領域２上に１００Å程度の極薄シリコン酸化膜４を介して、その上にＮ型に不純物をドープされた第１の多結晶シリコン膜５、更に絶縁膜となる２００Å程度のシリコン酸化膜６と、第２のゲートとなる多結晶シリコン膜７と、高融点金属膜８との積層膜の構造にする。また、その積層膜を一括にパターン形成した後に、自己整合的にＡｓ+ を６０ｋｅＶ、５×１０15程度でイオン注入することにより、Ｎ型ソース領域９とＮ型ドレイン領域１０を形成する。
【０００５】
通常、Ｎ型ソース領域９は、図９（ｂ）に示すように、２本のワード線となる複合膜７，８に挟まれる箇所に位置し、電気的には全てのメモリセルが共有する形態をとっている。一方、Ｎ型ドレイン領域１０は２つのメモリセルで共有するようにコンタクト１１部を介して金属配線１２等で結線される。また、高融点金属膜８と金属配線１２の間には電気的に絶縁するためのシリコン酸化膜１３を１００００Å程度堆積させる。その後は、一般的な保護膜（図示なし）を形成して不揮発性半導体メモリ素子が完成する。
【０００６】
また、近年ではメモリセル縮小のために、ソース領域の形成方法にＳＡＳ（セルフ・アライン・ソース）を用いる場合が多い。それを以下に示す。作製手順は、積層膜のパターン形成までは前述と同様である。
【０００７】
図１０は従来の不揮発性半導体装置の構造図（その２）であり、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＡ−Ａ′線断面図、図１０（ｃ）は図１０（ａ）のＢ−Ｂ′線断面図、図１０（ｄ）は図１０（ａ）のＣ−Ｃ′線断面図である。
このような積層膜パターン形成後の形状を、図１１に示す。前述の従来例との違いはソース領域のパターンが能動領域２の形成時にはパターン形成されていない。したがって、この時点では、図１１（ａ）に示すように、能動領域２は第２のゲートとなる多結晶シリコン膜７及び高融点金属膜８に直交するようなパターンになっている。
【０００８】
その後、図１１（ｂ），図１１（ｃ）に示すように、ドレイン領域及びワード線７，８の一部を覆うようにホトレジストをパターニングした後、シリコン酸化膜を異方的にエッチングする。その時のエッチング条件はシリコン酸化膜とシリコン膜の選択性の良い条件を選ぶため、図１１（ｄ）に示すように、素子分離領域３と能動領域２のシリコン酸化膜が除去される。
【０００９】
その後、前記ホトレジストを除去した後、自己整合的にＡｓ+ を６０ｋｅＶ  ５×１０15程度でイオン注入することにより、図１０に示すように、Ｎ型ソース領域９とＮ型ドレイン領域１０を形成する。
【００１０】
ドレイン領域１０は２つのメモリセルで共有するようにコンタクト１１部を介して金属１２配線等で結線される。また、高融点金属膜８と金属配線１２の間には電気的に絶縁するためのシリコン酸化膜１３を１００００Å程度堆積させる。その後、一般的な保護膜（図示なし）を形成して不揮発性半導体メモリ素子を完成する。
【００１１】
このＳＡＳを使用することにより、ソース領域９はワード線７，８に対して自己整合的に作製できるので、ソース領域９の能動領域２とワード線７，８との間にパターン合せのズレを見込んだ余裕をとる必要がないので、メモリセル面積を縮小できる。
【００１２】
次に、一般的なメモリアレイのプログラムの時のバイアス条件とリード時のバイアス条件をそれぞれ図１２と図１３に示す。
【００１３】
図１２は従来の不揮発性半導体装置のプログラムバイアス条件を示す図、図１３はその不揮発性半導体装置のリードバイアス条件を示す図である。
【００１４】
バイアス条件については、前述した２つの従来例について共通なので１つの方法について説明する。
【００１５】
プログラムはメモリセルを選択的にプログラムする必要があるので、メモリセルが共有しているソース領域ではなくドレイン領域に正の電圧を印加し、選択したワード線の電圧を負電圧にすることにより、ドレイン側に第１のゲート中の電子を引き抜く。この時にＮ型拡散層の濃度は５×１０15ｃｍ-2以上であることが望ましい。
【００１６】
一方、リードもドレイン領域に正の電圧を印加して選択したワード線の電圧を３Ｖ程度にすることにより、メモリセルのソース・ドレイン間の電流を検知し、センスできる以上の電流が検知できる場合をプログラム状態、逆に電流を検知できないレベルの時を消去（ＥＲＡＳＥ）状態とする。
【００１７】
【発明が解決しようとする課題】
しかしながら、上記した従来の不揮発性半導体記憶装置では、図１３（ｃ）に示すように、リード時に同一ビット線を共有する非選択メモリ素子にも、ビット電圧が印加されることによって、選択されていないメモリセルのデータ（第１の多結晶シリコン中に蓄積された電子）が、極薄シリコン酸化膜をトンネリングして徐々に抜けていくために、保証使用年数の１０年間を保証できないという問題点があった。
【００１８】
本発明は、上記問題点を除去し、極薄シリコン酸化膜にかかる電界が小さくなり、第１のゲートからの電子の放出される量を減らすことができる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕Ｐ型半導体基板上にマトリクス状に配置され、それぞれが浮遊ゲート及び制御ゲートを有する複数のメモリ素子からなり、Ｎ型拡散領域で構成され、一方向に延長して設けられたソース領域と、このソース領域と平行し、かつ、前記ソース領域を挟むようにして設けられた制御ゲートからなるワード線と、このワード線を挟んで前記ソース領域と対向する位置に設けられたＮ型拡散領域で構成された複数のドレイン領域からなり、前記ワード線と交差する方向に延長して形成される複数のドレイン領域に電気的に接続された複数のビット線により構成され、かつ、メモリ素子の読み出し条件に選択ワード線とソース領域に正電圧を印加し、選択ビット線電位を接地し、非選択ワード線及び非選択ビット線をそれぞれ接地電位、フローティングにすることを特徴とする不揮発性半導体記憶装置の製造方法であって、前記ワード線形成後に、このワード線に自己整合的にソース領域とドレイン領域にＮ型拡散層を形成する工程と、ホトレジストをマスクに、前記ドレイン領域に前記Ｎ型拡散層よりも高濃度のＮ型拡散層を形成する工程とを施すようにしたものである。
【００２０】
〔２〕上記〔１〕記載の不揮発性半導体記憶装置の製造方法であって、前記浮遊ゲート形成のために第１の導電層を生成する工程と、この第１の導電層をホトレジストをマスクにビット線と平行にパターニングする工程と、ソース線の第１の導電層が除去された領域にＮ型拡散層を形成する工程と、制御ゲートとなる第２の導電層を生成する工程と、ワード線を形成する工程とを施すようにしたものである。
【００２１】
〔３〕Ｐ型半導体基板上にマトリクス状に配置され、それぞれが浮遊ゲート及び制御ゲートを有する複数のメモリ素子からなり、Ｎ型拡散領域で構成され、一方向に延長して設けられたソース領域と、このソース領域と平行し、かつ、前記ソース領域を挟むようにして設けられた制御ゲートからなるワード線と、このワード線を挟んで前記ソース領域と対向する位置に設けられたＮ型拡散領域で構成された複数のドレイン領域からなり、前記ワード線と交差する方向に延長して形成される複数のドレイン領域に電気的に接続された複数のビット線により構成され、かつ、メモリ素子の読み出し条件に選択ワード線とソース領域に正電圧を印加し、選択ビット線電位を接地し、非選択ワード線及び非選択ビット線をそれぞれ接地電位、フローティングにすることを特徴とする不揮発性半導体記憶装置の製造方法であって、前記ワード線形成後に、ホトレジストをマスクにしてドレイン領域にＮ型拡散層を形成する工程と、前記ワード線に自己整合的にソース領域とドレイン領域に同時に前記Ｎ型拡散層よりも低濃度のＮ型拡散層を形成する工程と、前記ワード線の側面に絶縁膜からなる側壁膜を形成する工程と、前記側壁膜とワード線に対して自己整合的に前記ソース領域に形成されたＮ型拡散層よりも高濃度のＮ型拡散層を形成する工程とを施すようにしたものである。
【００２２】
〔４〕Ｐ型半導体基板上にマトリクス状に配置され、それぞれが浮遊ゲート及び制御ゲートを有する複数のメモリ素子からなり、Ｎ型拡散領域で構成され、一方向に延長して設けられたソース領域と、このソース領域と平行し、かつ、前記ソース領域を挟むようにして設けられた制御ゲートからなるワード線と、このワード線を挟んで前記ソース領域と対向する位置に設けられたＮ型拡散領域で構成された複数のドレイン領域からなり、前記ワード線と交差する方向に延長して形成される複数のドレイン領域に電気的に接続された複数のビット線により構成され、かつ、メモリ素子の読み出し条件に選択ワード線とソース領域に正電圧を印加し、選択ビット線電位を接地し、非選択ワード線及び非選択ビット線をそれぞれ接地電位、フローティングにすることを特徴とする不揮発性半導体記憶装置の製造方法であって、前記ワード線形成後に、ホトレジストをマスクにソース領域に接したワード線に対して自己整合的に絶縁膜を除去し、ソース線を形成する工程と、前記ホトレジストをマスクにソース領域にＮ型拡散層を形成する工程と、ホトレジストをマスクにドレイン領域に前記ソース領域に形成されたＮ型拡散層濃度よりも高濃度のＮ型拡散層を形成する工程とを施すようにしたものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２４】
まず、本発明の第１実施例について説明する。
【００２５】
図１乃至図３は本発明の第１実施例を示す不揮発性半導体装置の製造工程断面図である。なお、右側は図９のＢ−Ｂ′線に対応した断面図、左側は図９のＡ−Ａ′線に対応した断面図である。
【００２６】
（１）まず、図１（ａ）に示すように、比抵抗２０Ω・ｃｍ程度のＰ型シリコン基板３１を用意する。
【００２７】
（２）次に、図１（ｂ）に示すように、通常のＬＯＣＯＳ法を用いて素子分離領域と能動領域を形成する。このとき素子分離酸化膜３２は不揮発性半導体で使用される高い電圧に対しても十分素子分離できうる膜厚に設定する。例えば、１０００℃のウエット酸化にて６０００Å程度にする。その後、メモリセルのトンネル酸化膜になる極薄シリコン酸化膜３３を、８５０℃のウエット酸化にて１００Å生成する。
【００２８】
（３）しかる後に、図１（ｃ）に示すように、最終的にはメモリセルのデータ蓄積層となる第１のゲート３４を、ＬＰＣＶＤ法により、多結晶シリコン膜１０００Å堆積させる。その後、その第１のゲート３４にＮ型の不純物を導入するが、一般的にはＰ+ を２０ｋｅＶ程度１×１０15ｃｍ-2でイオン注入する。それから、第１のゲート３４をメモリセルの所定の位置に配置するために、この時点ではワード線に直交する方向のみのパターン形成をする。第１のゲート３４上にホトレジスト４３を所望のパターンになるように露光し、多結晶シリコン膜（第１のゲート）３４の一部を選択的にドライエッチングする。
【００２９】
（４）しかる後に、図２（ａ）に示すように、ホトレジスト４３を除去し、当該パターンが形成された第１のゲート３４上に、９５０℃の熱酸化にて２００Å程度の酸化シリコン膜３５を形成する。この場合、酸化シリコン膜３５の代わりに、酸化シリコン膜−窒化シリコン膜−酸化シリコン膜の３層構造の複合膜を用いるようにしてもよい。
【００３０】
このときの条件としては、第１のゲート３４上に９５０℃の熱酸化法にて、１００Å程度酸化シリコン膜を生成し、その後、ＬＰＣＶＤ法にて窒化シリコン膜を１００Å堆積する。この後、１０００℃のウエット酸化で当該窒化シリコン膜上に５０Å程度の酸化シリコン膜を生成する。この時に、最終的な３層の複合膜の膜厚が酸化シリコン膜換算で２００Åになる。その後、当該酸化シリコン膜３５上に多結晶シリコン膜３６を２０００Å程度ＬＰＣＶＤ法にて生成する。
【００３１】
しかる後に、その多結晶シリコン膜３６にＰＯＣ１3 の拡散法により、５×１０20ｃｍ3 のリンを拡散させる。これはこの多結晶シリコン膜３６を含む膜を最終的にワード線として配線に用いるために必要である。その後、その多結晶シリコン膜３６上に、タングステン等の高融点金属膜３７をスパッタ法にて生成する。
【００３２】
最終的には、この高融点金属膜３７と多結晶シリコン膜３６の複合膜がコントロールゲートとして機能するワード線となる。
【００３３】
（５）その後、図２（ｂ）に示すように、ワード線形成のために所望の位置にホトレジスト３８を残すように露光し、第１のゲート３４，酸化シリコン膜３５，多結晶シリコン膜３６，高融点金属膜３７からなる積層膜を、選択的に異方性エッチングする。この時に、第１のゲート３４はワード線方向にパターニングされるので、この時点で初めてフローティングゲートが形成されたことになる。
【００３４】
（６）しかる後に、図２（ｃ）に示すように、ホトレジスト３８を除去し、ウエハ全面に９００℃の熱処理により、高融点金属がシリサイド化されると同時に酸化されるため、熱酸化シリコン膜３９を１００Å程度生成する。
【００３５】
（７）その後、図３（ａ）に示すように、そのワード線をマスクにしてイオン注入法により、リンを１２０ｋｅＶ，５×１０13ｃｍ-2程度シリコン基板３１中に注入する。この図３（ａ）では、ソース領域４０ａと、ドレイン領域４０ｂの薄いＮ型の拡散層を同時に形成したことになる。
【００３６】
（８）その後、図３（ｂ）に示すように、ソース領域４０ａとワード線ゲート３６，３７の一部を覆うようにホトレジスト４２をパターニングして、その後、イオン注入法により、砒素を４０ｋｅＶ，５×１０15ｃｍ-2注入し、前記Ｎ型拡散層（ドレイン領域４０ｂ）よりも高濃度の拡散層４１を形成する。
【００３７】
その後は、図示していないがホトレジスト４２を除去して、中間絶縁膜となる酸化シリコン膜をＬＰＣＶＤ法にて堆積した後、所望の位置にコンタクトホールを形成してシリコンを含むＡｌ膜をスパッタ法にて生成し、パターニング等を行う。その後は、保護膜となる窒化シリコン膜等を生成して、不揮発性メモリ素子が完成する。
【００３８】
次に、本発明の不揮発性半導体装置のバイアス条件を説明する。
【００３９】
図４は本発明の第１実施例の不揮発性半導体装置のリードバイアス条件を説明する図である。
【００４０】
従来の方式と異なり、ソース線には１Ｖ程度のバイアスを印加する。あるメモリセルを選択する場合は、そのメモリセルのワード線の電圧を３Ｖ程度にし（この場合はＶｗｌ３）、選択ビットを０Ｖにする（この場合はＶｂｉｔ２）。非選択ワード線と非選択ビット線はそれぞれ０Ｖとオープンとする。これをマトリスク的に示したのが、図４（ａ）である。
【００４１】
このときに選択セルにかかるバイアスは、図４（ｂ）に示すようになる。
【００４２】
一方、非選択セルには、図４（ｃ）のようなバイアスがかかることになる。
【００４３】
このように、第１実施例によれば、プログラム時に正の電位を印加する拡散層領域とリード時に電圧を印加する拡散層領域を別にし、かつ、リード時に電圧を印加する拡散層濃度を従来より低濃度にしたので、リード時に拡散層に印加される電圧は変わらないが、実効的に極薄シリコン酸化膜にかかる電界が小さくなり、第１のゲートからの電子の放出される量を減らすことができる。
【００４４】
つまり、拡散層濃度を低濃度にしたことにより、リード時には第１ゲート直下のＮ型拡散層は、従来よりも空乏層が拡がり、そのために、極薄シリコン酸化膜にかかる電界が緩和される。
【００４５】
次に、本発明の第２実施例について説明する。
【００４６】
図５は本発明の第２実施例を示す不揮発性半導体装置の要部製造工程断面図である。なお、メモリセルにかかるリードバイアス条件は、第１実施例と同じである。
【００４７】
製造方法は第１実施例の図１（ａ）〜図２（ｃ）までは同一であるのでそれ以降について詳細に説明する。
【００４８】
（１）図５（ａ）に示すように、最終的にドレインとなる領域とワード線の一部を覆うようにホトレジスト５０をパターニングして残し、イオン注入法により、リンを１２０ｋｅＶ，５×１０13ｃｍ-2程度シリコン基板３１に注入する。この工程でソース領域５１が形成される。
【００４９】
（２）しかる後に、そのホトレジスト５０を除去し、図５（ｂ）に示すように、ソース領域５１とワード線の一部を覆うようにパターニングされたホトレジスト５２を残し、イオン注入法により、ドレイン領域５３を生成する。イオン注入の条件は砒素を４０ｋｅＶ，５×１０15ｃｍ-2程度である。その後の工程である中間絶縁膜形成からは第１実施例と同様である。
【００５０】
このように第２実施例によれば、ソース領域とドレイン領域を別々に形成するようにしたので、ドレイン領域はＤＤＤ構造ではなくシングルドレイン構造になるため、メモリセルの実効ゲート長を第１実施例より小さくすることができる。しかも、リード時の電荷抜け耐性については第１実施例と同等の効果が得られる。
【００５１】
次に、本発明の第３実施例について説明する。
【００５２】
図６は本発明の第３実施例を示す不揮発性半導体装置の要部製造工程断面図である。なお、メモリセル部の上面図を図６の右側に記載する。
【００５３】
ただし、ここで、第１実施例の図１（ａ）〜（ｃ）までは、この第３実施例と同一であるのでそれ以降の工程を説明する。
【００５４】
（１）まず、図６（ａ）に示すように、第１のゲート３４のパターニングを終了する。
【００５５】
（２）その後に、図６（ｂ）に示すように、第１のゲート３４のパターニングに用いたホトレジスト６０は除去せずに残しておき、イオン注入法により、砒素を４０ｋｅＶ，５×１０15ｃｍ-2程度注入する。この時点で砒素が注入されるのはソース線の一部だけである〔図６（ｂ）のハッチング部参照〕。
【００５６】
その後は、ホトレジスト６０を除去し、第１実施例の図２（ａ）以降の製造工程に従う。
【００５７】
このように第３実施例によれば、共通のソース領域の一部に高濃度のＮ型拡散層を形成するようにしたので、ソース領域の拡散層抵抗を小さくすることができ、リードのアクセススピードが向上する。しかも、メモリセルの第１のゲート３４直下のＮ型拡散層濃度は低濃度のままに保持できるので、リード時の非選択セルの電荷抜け耐性は第１実施例と同等の効果が得られる。
【００５８】
次に、本発明の第４実施例について説明する。
【００５９】
この第４実施例は第２実施例と第３実施例を同時に行うものである。つまり、ソース線の一部に高濃度のＮ型拡散層を形成する〔図６（ｂ）工程参照〕とともに、第２実施例での特徴である第１のゲート形成後に、Ｎ型のイオン注入を行い、ソース領域とドレイン領域を別々に形成する〔図５（ａ）及び図５（ｂ）工程参照〕ようにしたものである。
【００６０】
このように第４実施例によれば、ソース線の一部に高濃度のＮ型拡散層を形成することにより、ソース線拡散層抵抗を低減できるため、リード時のアクセスタイムを向上させることができ、しかも、ソース領域とドレイン領域を独立に生成できるので、ドレイン拡散層をシングルドレインにでき、実効ゲート長の短いセルサイズの縮小化を図ることができる。
【００６１】
次に、本発明の第５実施例について説明する。
【００６２】
図７は本発明の第５実施例を示す不揮発性半導体装置の要部製造工程断面図である。第１実施例の図１（ａ）〜図２（ｃ）までは同一工程であるからそれ以降について詳細に説明する。
【００６３】
（１）図７（ａ）に示すように、ワード線形成後、熱酸化シリコン膜３９を１００Å程度生成した後、ソース領域とワード線の一部を覆うようにパターニングされたホトレジスト７０を残し、イオン注入法により、砒素を４０ｋｅＶ，５×１０15ｃｍ-2程度シリコン基板３１に注入する。この時にドレイン領域７１を形成する。
【００６４】
（２）次いで、ホトレジスト７０を除去し、図７（ｂ）に示すように、ワード線をマスクに自己整合的にイオン注入法により、ソース領域７２ａとドレイン領域７２ｂを形成する。この時のイオン注入条件は、リンを１２０ｋｅＶ，５×１０14ｃｍ-2程度である。
【００６５】
（３）その後、図７（ｃ）に示すように、全面にＬＰＣＶＤ法によるＰＳＧ膜７３を４０００Å堆積させる。
【００６６】
（４）次に、図７（ｄ）に示すように、ＰＳＧ膜７３を異方的にエッチングすることにより、メモリセル側壁にＰＳＧ膜によるサイドウォール７４を形成する。その後、そのサイドウォール７４とワード線をマスクにして、砒素を４０ｋｅＶ，５×１０15ｃｍ-2程度注入することにより、ソース領域の一部に高濃度のＮ型拡散層領域７５を形成する。
【００６７】
その後は中間絶縁膜形成になるが、その工程以降は第１実施例に従う。
【００６８】
このように第５実施例によれば、共通のソース領域に高濃度のＮ型拡散層を形成するようにし、かつ第１ゲート直下のＮ型拡散層濃度は低くすることができるので、リード時のデータ抜けは、第１実施例と同様に抑えることができ、しかもソース領域の拡散層抵抗が第１実施例や第２実施例に比較してさらに小さくなるため、さらにリード時のアクセススピードを向上させることができる。
【００６９】
次に、本発明の第６実施例について説明する。
【００７０】
図８は本発明の第６実施例を示す不揮発性半導体装置の要部製造工程断面図である。この実施例は、一般的なＳＡＳ構造のメモリセルの応用であるので、図１０で示したような能動領域構造になっている。図８では図１０のＡ−Ａ′断面とＣ−Ｃ′断面とを示している。
【００７１】
製造工程に関しては、第１実施例の図１（ａ）〜図２（ｂ）までは同一であるのでそれ以降について詳細に説明する。
【００７２】
（１）ワード線のパターニング後を、図８（ａ）に示す。
【００７３】
（２）その後、図８（ｂ）に示すように、最終的にドレインとなる領域とワード線の一部を覆うようにパターニングされたホトレジスト８０を残す。その後、ソース線となる領域の酸化シリコン膜（素子分離酸化膜）３２と３３をワード線に対して自己整合的に形成するように異方的にエッチングする。この時のエッチング条件は、シリコンに対して選択性のよい条件を選択する。その後、ホトレジスト８０は除去せずに、イオン注入法により、ソース領域８１を形成する。イオン注入条件は、リン１２０ｋｅＶ，４×１０15ｃｍ-2程度である。
【００７４】
（３）しかる後に、図８（ｃ）に示すように、ソース領域８１とワード線の一部を覆うようにホトレジスト８３を残し、イオン注入にてドレイン領域８４を形成する。
【００７５】
その後は、中間絶縁膜形成になるが、この工程以降は第１実施例と同様なのでそれに従う。
【００７６】
このように、第６実施例によれば、一般的なＳＡＳ形成プロセスにおいても、新しくマスクステップを増やすことなく、メモリセルのゲート直下のソース拡散層濃度を低濃度に保つことができるので、リード時の電荷保持耐性を向上することができる。
【００７７】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００７８】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
【００７９】
（Ａ）半導体記憶装置のプログラム時に正の電位を印加する拡散層領域と、リード時に電圧を印加する拡散層領域を別にし、かつ、リード時に電圧を印加する拡散層濃度を従来より低濃度にするようにしたので、リード時に拡散層に印加される電圧は変わらないが、実効的に極薄シリコン酸化膜にかかる電界が小さくなり、第１のゲートからの電子の放出される量を減らすことができる。
【００８０】
つまり、拡散層濃度を低濃度にしたことにより、リード時には第１ゲート直下のＮ型拡散層は、従来よりも空乏層が拡がり、そのために、極薄シリコン酸化膜にかかる電界が緩和される。
【００８１】
（Ｂ）ソース領域とドレイン領域を別々に形成するようにしたので、ドレイン領域はＤＤＤ構造ではなくシングルドレイン構造になるため、メモリセルの実効ゲート長を上記（Ａ）より小さくすることができる。しかも、リード時の電荷抜け耐性については上記（Ａ）と同等の効果が得られる。
【００８２】
（Ｃ）共通のソース領域の一部に高濃度のＮ型拡散層を形成するようにしたので、ソース領域の拡散層抵抗を小さくすることができ、リードのアクセススピードが向上する。しかも、メモリセルの第１のゲート直下のＮ型拡散層濃度は低濃度のままに保持することができるので、リード時の非選択セルの電荷抜け耐性は、上記（１）と同等の効果が得られる。
【００８３】
（Ｄ）ソース線の一部に高濃度のＮ型拡散層を形成することにより、ソース線拡散層抵抗を低減できるので、リード時のアクセスタイムを向上させることができる。しかも、ソース領域とドレイン領域を独立に生成できるのでドレイン拡散層をシングルドレインにできるため、実効ゲート長が短くなり、セルサイズの縮小化を図ることができる。
【００８４】
（Ｅ）共通のソース領域に高濃度のＮ型拡散層を形成するようにし、かつ、第１ゲート直下のＮ型拡散層濃度は低くすることができるので、リード時のデータ抜けは、上記（Ａ）と同様に抑えることができる。しかも、ソース領域の拡散層抵抗が上記（Ａ）や上記（Ｂ）に比較してさらに小さくなるため、さらにリード時のアクセススピードを向上させることができる。
【００８５】
（Ｆ）一般的なＳＡＳ形成プロセスにおいても新しくマスクステップを増やすことなく、メモリセルのゲート直下のソース拡散層濃度を低濃度に保つことができるので、リード時の電荷保持耐性を向上することができる。
【図面の簡単な説明】
【図１】  本発明の第１実施例を示す不揮発性半導体装置の製造工程断面図（その１）である。
【図２】  本発明の第１実施例を示す不揮発性半導体装置の製造工程断面図（その２）である。
【図３】  本発明の第１実施例を示す不揮発性半導体装置の製造工程断面図（その３）である。
【図４】  本発明の第１実施例を示す不揮発性半導体装置のリードバイアス条件を説明する図である。
【図５】  本発明の第２実施例を示す不揮発性半導体装置の要部製造工程断面図である。
【図６】  本発明の第３実施例を示す不揮発性半導体装置の要部製造工程断面図である。
【図７】  本発明の第５実施例を示す不揮発性半導体装置の要部製造工程断面図である。
【図８】  本発明の第６実施例を示す不揮発性半導体装置の要部製造工程断面図である。
【図９】  従来の不揮発性半導体記憶装置の構造図（その１）である。
【図１０】  従来の不揮発性半導体記憶装置の構造図（その２）である。
【図１１】  従来の不揮発性半導体記憶装置の構造図（その３）である。
【図１２】  従来の不揮発性半導体装置のプログラムバイアス条件を示す図である。
【図１３】  従来の不揮発性半導体装置のリードバイアス条件を示す図である。
【符号の説明】
３１    Ｐ型シリコン基板
３２    素子分離酸化膜
３３    極薄シリコン酸化膜
３４    第１のゲート
３５    酸化シリコン膜
３６    多結晶シリコン膜
３７    高融点金属膜
３８    ホトレジスト
３９    熱酸化シリコン膜
４０ａ，５１，７２ａ，８１    ソース領域
４０ｂ，５３，７１，７２ｂ，８４    ドレイン領域
４１    高濃度の拡散層
４２，４３，５０，５２，６０，７０，８０，８３    ホトレジスト
７３    ＰＳＧ膜
７４    サイドウォール
７５    高濃度のＮ型拡散層領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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