(57)【特許請求の範囲】
【請求項１】
第１制御信号を出力すると共に、外部リセット信号により、保持された内容がリセットされる第１制御レジスタと、
前記第１制御信号がゲートに印加されるトランジスタと、
前記トランジスタのオンオフにより、電源電圧の供給が制御され、前記電源電圧の低電圧を検知し、検知信号を出力する低電圧検知回路と、
前記第１制御信号を反転し、反転信号を出力するインバータと、
前記反転信号と前記検知信号を受け、リセット信号を作成し、出力するロジック回路と、
第２制御信号を出力すると共に、前記リセット信号により、保持された内容がリセットされ、第２制御レジスタと、
前記第２制御信号により、不揮発性メモリに対する書き込み状態となるか読み込む状態となるかが決定される制御回路と、を備えたことを特徴とする誤書き込み防止回路。
【請求項２】
第２インバータを備え、
前記第２インバータには、前記第１制御信号が印加され、前記ゲートに印加することを特徴とする請求項1記載の誤書き込み回路。
【請求項３】
前記第２インバータのスレショルドレベルを高くすることを特徴とする請求項２記載の誤書き込み回路。
【請求項４】
前記インバータのスレショルドレベルを低くすることを特徴とする請求項３記載の誤書き込み回路。
【請求項５】
請求項４記載の誤書き込み回路と、不揮発性メモリと、マイクロコンピュータと、備えることを特徴する誤書込み防止回路を含む半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、低電圧検知回路と、低電圧検知回路のバイアス電流をカット出来るスイッチと、バイアス電流カット時に補完的にリセット動作を行う回路を備えた誤書込み防止回路に関する。
【０００２】
【従来の技術】
ＥＰＲＯＭ、ＥＥＰＲＯＭ、いわゆる一括消去可能なフラシュメモリなどの不揮発性メモリは、電源電圧がオフされても、データを保持することができる。その為、マイクロコンピュータ（以下マイコンと言う）のメモリの一部として用いられ、書き換えプログラムを搭載させ、プログラム自体を書き直せることができ、プログラム評価時、プログラムのバグなどを容易に直すことができる。
【０００３】
不揮発性メモリには、電源投入時、および電源電圧ＶＤＤ低下の状態では動作が不安定な状況になる。その理由は、例えばフラシュメモリではフローティングゲートに電荷を注入するからであり、電圧が低い状況では、不揮発性メモリは、十分な電荷をフローティングゲートに注入することが出来なくなり、所定のデータ保持特性を保証できなくなるからである。その様な事態を防ぐために、不揮発性メモリ自体に、低電圧検知回路を搭載することが従来から一般的になっている。
【０００４】
電源投入時や電源電圧ＶＤＤの低下により、電源電圧ＶＤＤが低下したことを検知すると、自動的に不揮発性メモリの書込み読込みを制御部にリセット信号を出す構成となっており、電源電圧ＶＤＤが低い状況では、書込みを禁止している。これにより、不揮発性メモリへの書込みができる場合のみ、確実に書込みができる。
【０００５】
近年、上記の如く、マイコンのメモリの一部として、不揮発性メモリを用いる場合があり、この場合はマイコンと不揮発性メモリが、半導体基板上に１チップ化されており、１チップ化されたマイコン及び、不揮発性メモリの電源電圧ＶＤＤに低電圧検知回路が接続され、低電圧状態を監視している。
【０００６】
また、不揮発性メモリ単体では、スタンバイ制御などの消費電力の削減機能を、一般的に装備していない。通常は、不揮発性メモリと１チップ化されたマイコンにスタンバイモードがあり、システム全体のパワーオン、オフの制御に伴い、低電圧検知回路も、オン、オフさせ消費電力を抑えるようにしている。
【０００７】
図３は、従来の構成を示したものである。１は電源電圧ＶＤＤの低下を検知する低電圧検知回路、２は電源電圧ＶＤＤを抵抗分割する抵抗、３は電源電圧ＶＤＤを抵抗分割する抵抗、４は電圧検知レベルとしての基準値Ｖrefを発生する基準電圧発生回路、５は抵抗２及び抵抗３の中点電圧及び基準値Ｖrefを比較する比較器、６は比較器５の出力信号を反転するインバータ、７はインバータ、８は不揮発性メモリ、９は不揮発性メモリ８に対して書込み及び読み出しの設定等を制御し、低電圧検知回路１の出力信号にリセットされるモード制御レジスタ、１０はモード制御レジスタ９の出力信号に基づき、不揮発性メモリ８に対してリードイネーブル、ライトイネーブル、アドレス信号の出力、データの入出力を実行する書込み読み込み制御部、１１はチップ内に内蔵されたマイコン、１２は外部リセット信号によりリセットされるスタンバイ制御レジスタ、１３はスタンバイモードの制御データに応じて低電圧検知回路１のバイアスをオン、オフするトランジスタ、１４はＩＣ化されたマイコンに外付けされる一般的な外部リセット回路であり、１５は入力段に設けられたシュミット・タイプのバッファである。
【０００８】
図３において、低電圧検知回路１は、スタンバイモード以外では、常に電源電圧ＶＤＤの低下を監視するために、動作状態にする必要があり、低電圧検知回路１にはバイアス電圧が常時かけられており、動作状態では常に電力が消費されている。
【０００９】
電源電圧ＶＤＤが低下した場合、低電圧検知回路１において、電源電圧ＶＤＤは、抵抗２、抵抗３によって分圧され、反転入力端子に入力される。電圧比較器の非反転入力端子に接続される基準電圧Ｖrefの電圧と、上記の反転入力端子に入力される電圧が比較される。抵抗２および３から作成された分圧中点電圧をＶＩＮとすると、信号ＢはＶＩＮ＞Ｖrefの場合は「Ｌ」、ＶＩＮ＜Ｖrefの場合は「Ｈ」となる。更に、信号Ｂは、インバータ６に入力されるので、判定結果は反転し、ＶＩＮ＞Ｖrefの場合は「Ｈ」、ＶＩＮ＜Ｖrefの場合は「Ｌ」となる。これにより、低電圧を検知した場合、「Ｌ」アクティブのリセット信号を作成する。
【００１０】
低電圧検知回路１の出力信号である前記リセット信号は、モード制御レジスタ９に印加され、低電圧を検知した場合にモード制御レジスタ９を初期状態とし、同時にモード制御レジスタ９は、書込み読込み制御部１０の動作モードを初期状態とする。電源電圧ＶＤＤが低電圧状態から復帰すると、低電圧検知回路１の出力信号は「Ｌ」レベルから「Ｈ」レベルとなり、モード制御レジスタ９は、書込み読込み制御部１０の動作モードの初期状態を解除する。
【００１１】
例えば、不揮発性メモリ８にデータを書込み中に、電源電圧ＶＤＤが検知レベルより低下した場合、低電圧検知回路１が低電圧を検知し、低電圧検知回路１はリセット信号をモード制御レジスタ９に出力し、モード制御レジスタ９は初期化され、同時に書込み読込み制御部１０の動作モードが初期状態になり、書込み読込み制御部１０が初期状態では書込みは中断され、低電圧時でおける書込みを防止することが出来、電圧が低い状況で、不揮発性メモリ８に十分な電荷をフローティングゲートに注入出来ない状態での書込みを防止することが出来る。
【００１２】
電源投入時、スタンバイ制御レジスタ１２は、外部リセット回路１４から初期リセット信号を受けると、初期値である「Ｌ」レベルに設定され、前記「Ｌ」レベルをインバータ７へ出力し、引き続き、前記「Ｌ」レベルはインバータ７により反転され「Ｈ」レベルになり、トランジスタ１３は「Ｈ」レベルを受け、トランジスタ１３は「Ｈ」レベルでオン状態となり、低電圧検知回路１にバイアス電流が流れ、低電圧検知回路１は低電圧を検知可能な状態となる。
【００１３】
また、消費電流を抑えるため、スタンバイ状態に設定されると、マイコンからのスタンバイモード信号により、スタンバイ制御レジスタ１２は「Ｈ」レベル設定され、前記「Ｈ」レベルをインバータ７へ出力し、引き続き、前記「Ｈ」レベルはインバータ７により反転され、「Ｌ」レベルになり、トランジスタ１３は「Ｌ」レベルを受け、トランジスタ１３はオフ状態となり、低電圧検知回路１のバイアス電流がカットされ、消費電流を抑えることが出来る。但し、バイアス電流がカットされた状態では、低電圧検知回路１は低電圧を検知不可能となる。
【００１４】
【特許文献１】
特開平８−９５８６５号公報
【００１５】
【特許文献２】
特開平２００２−３６６４３６号公報
【００１６】
【発明が解決しようとする課題】
ところで、低電圧検知回路１は、スタンバイ制御レジスタ１２により、プログラマブルに制御できることが一般的になっている。ノイズの影響により、瞬間的にＴｒ駆動電圧以下に電源電圧ＶＤＤが下がるという瞬時停電が起こることがある。
【００１７】
瞬時停電によるＴｒ駆動電圧レベル以下の低電圧時からの復帰には、外部リセット回路の構成により、１例として示される外部リセット回路１４では、電源電圧ＶＤＤの変化が、外部リセット回路１４に含まれるコンデンサの時定数より速いので放電が出来ず、その為、外部リセット回路１４から、瞬時停電に伴うリセット信号をスタンバイ制御レジスタ１２へ出力できない事態となる。
【００１８】
Ｔｒ駆動電圧より電圧が下がったのち、Ｔｒ駆動電圧復帰時には、スタンバイ制御レジスタ１２の設定が不定値になり、必ずトランジスタ１３をオンにすることが出来ず、低電圧検知回路１にバイアス電流が供給されない場合があり、その場合、低電圧検知回路１はオフしたままであり、低電圧状態を検知して、自動的にリセット信号を発生することは出来ない。
【００１９】
前記リセット信号が発生しない場合、モード制御レジスタ９は、Ｔｒ駆動電圧以下まで下がっているので、Ｔｒ駆動電圧復帰時には、トランジスタの状態が確定されないことから、モード制御レジスタ９の設定が不定値になり、書込み読込み制御部１０のモードを決定するモード信号が、どの様な値になるか確定出来ない。例えば、瞬時停電前には、リードモードだったが、瞬時停電から復帰後は、いきなりライトモードになることがある。
【００２０】
上述したように、瞬時停電の場合、外部リセット信号及び低電圧検知回路の出力信号が出力されない場合、モード制御レジスタ９はリセットされず、瞬時停電復帰後、誤動作する恐れがあり、モード制御レジスタ９が誤動作すると不揮発性メモリ８に誤書込みを起す問題があった。
【００２１】
【課題を解決するための手段】
電源電圧の低下を検知する検知動作を行うと共に、該検知動作を行うか否かを制御端子からの制御信号に応じて切換えることができる検知回路を備え、該検知回路の出力信号に応じて、メモリにおける書き込み動作を禁止する誤書き込み防止回路であって、前記制御信号に応じて、前記メモリへの書き込みを禁止したことを特徴とする。
【００２２】
【発明の実施の形態】
図１は、本発明の実施形態を示すブロック図であり、１６はスタンバイ制御レジスタ１２からの出力信号である信号Ｅのラインに設けたインバータであり、１７は信号Ｃと信号Ｆの論理積をとるアンドゲートである。尚、従来と同一の回路については、同一符合を付し、説明を省略する。
【００２３】
本実施形態の特徴とするところは、瞬時停電状態において、外部リセット回路１４及び低電圧検知回路１が動作しない場合でも、インバータ１６からの出力である信号Ｆがアクティブ（「Ｌ」レベル）になることで、自動的に、モード制御レジスタ９のリセットを可能にしたことである。
【００２４】
瞬時停電が発生、電源電圧ＶＤＤが図４（ＶＤＤ）のように変化した場合、一端、Ｔｒ駆動電圧以下まで下がっているので、瞬時停電から復帰の際、スタンバイ制御レジスタ１２からの出力信号Ｅは、どのような値で復帰するか不明確な状況であり、図４（Ｅ）に示すように最初は上昇し、途中から下降することがある。
【００２５】
この時、外部リセット回路１４に含まれるコンデンサの時定数より速く放電が間に合わず、リセット動作が働かず、外部リセット回路１４からの信号Ａが、図４（Ａ）のように電源電圧ＶＤＤと同様に変化することがある。
【００２６】
信号Ｃは、バイアス電流がカットされているため、低電圧検知回路１は働かずに、図４（Ｃ）のように、電源電圧ＶＤＤと同様に変化することがある。また、インバータ７及び、インバータ１６を構成するトランジスタの「１」と「０」を判定するスレショルド・レベルは、電源電圧ＶＤＤに比例し、電源電圧ＶＤＤの変化に追従するように変化し、図４（Ｅ）の破線に示される。
【００２７】
一方、信号Ｆは、電源電圧ＶＤＤと同様に上がって行き、信号Ｅの電圧レベルがＴｒ駆動電圧に達すると「Ｌ」レベルになり、その後、信号Ｅの電圧レベルが下がり、スレショルド・レベル以下になると、反転し「Ｈ」レベルになり、モード制御レジスタ９のリセット状態は解除される。この時の信号Ｆの変化を、図４（Ｆ）に示す。信号Ｆは、一定の区間は、「Ｌ」レベルになる。
【００２８】
信号Ｇは、モード制御レジスタ９のリセット信号であり、信号Ｆが「Ｌ」レベルの間に同様に変化し、図４（Ｇ）に示され、モード制御レジスタ９を初期化する。モード制御レジスタ９は、書込み読込み制御部１０を初期状態に設定し、初期状態に設定された書込み読込み制御部１０は、不揮発性メモリ８に誤書込みを起す事態は無い。
【００２９】
従って、瞬時停電が発生し、外部リセット回路１４からリセット信号が来ない状況あっても、インバータ１６の出力である信号Ｆが「Ｌ」レベルになったことで、自動的にモード制御レジスタ９へのリセット信号が出力され、不揮発性メモリ８に誤書込みを起す事態は回避される。
【００３０】
図５は、スタンバイ制御レジスタ１２からの信号Ｅが、図５（Ｅ）に示すように、図４の状況と違い途中で下がらずに、そのまま電源電圧ＶＤＤと同様に「Ｈ」レベルなった場合、電源電圧ＶＤＤの変化を図５（ＶＤＤ）、信号Ａの変化を図５（Ａ）、信号Ｅの変化を図５（Ｅ）、信号Ｃの変化を図５（Ｃ）、信号Ｆの変化を図５（Ｆ）、信号Ｇの変化を図５（Ｇ）に、それぞれ示す。
【００３１】
信号Ｆは、信号Ｅの電圧レベルがＴｒ駆動電圧に達すると、「Ｌ」レベルになり、そのまま「Ｌ」レベルを保持し、モード制御レジスタ９のリセット信号である信号Ｇは、信号Ｆと同様に変化し、同様に「Ｌ」レベルを保持する。
【００３２】
従って、不揮発性メモリ部８は、リセット状態が続き、書込み及び読込みなど一切動作することは出来ない。しかし、リセット信号が正常に来ない状況では、モード制御レジスタ９からの出力であるモード信号の値は不確定な状況であり、リセット状態を維持することで、不揮発性メモリ８に対して致命的な誤書込みを回避することが出来る。
【００３３】
これにより、スタンバイ制御を行うトランジスタ１３の搭載により消費電力を削減可能にし、尚且つ、瞬時停電が発生、電源電圧ＶＤＤがＴｒ駆動電圧以下まで下がり、外部リセット回路１４からリセット信号Ａが来ない状況において、スタンバイ制御レジスタ１２からの出力信号Ｅが、最初は上昇し途中から下降たり、電源電圧ＶＤＤと同様に上昇したりしても、モード制御レジスタ９に対して、リセット信号を出力するか、又はリセット信号を保持し、確実に誤書込みを禁止することが可能になった。
【００３４】
図２は、発明の他の実施形態を示すブロック図であり、本実施形態において、図１と異なる点は、インバータ１６を低Ｖｔインバータ１８に変更し、更にインバータ７を高Ｖｔインバータ１９に変更した点である。低Ｖｔ及び高Ｖｔは、低スレショルド、高スレショルドを意味する。
【００３５】
低Ｖｔインバータ１８は、低スレショルドのため、標準的なスレショルドを持つインバータに比べ、入力電圧が低い状態で、「Ｌ」レベルになる。従って、インバータ１８の出力信号である信号Ｈは、標準的なスレショルドを持つインバータに比べ「Ｌ」レベルになり易く、モード制御レジスタ９にリセット信号を出力し易い構成となっている。
【００３６】
また、高Ｖｔインバータ１９は、高スレショルドのため、標準的なスレショルドを持つインバータに比べ、入力電圧が高くならないと、「Ｌ」レベルにならない。従って、信号Ｉは、「Ｈ」レベルを出力し易い構成となっている。信号Ｉが「Ｈ」の時、トランジスタ１３はオンになりバイアス電流が流れ、低電圧検知回路１は、標準的なスレショルドを持つインバータに比べ、低電圧を検知できる状態となり易い。
【００３７】
図２の実施形態において、電源電圧ＶＤＤが瞬時停電により、図６（ＶＤＤ）のように変化した場合、スタンバイ制御レジスタ１２からの出力である信号Ｅは、不安定な状況であり、図６（Ｅ）に示す様に変化することがある。電源電圧ＶＤＤの変化を図６（ＶＤＤ）、信号Ａの変化を図６（Ａ）、信号Ｅの変化を図６（Ｅ）、信号Ｈの変化を図６（Ｈ）、信号Ｉの変化を図６（Ｉ）、信号Ｊの変化を図６（Ｊ）、信号Ｋの変化を図６（Ｋ）に、それぞれ示す。
【００３８】
また、低Ｖｔ及び高Ｖｔのスレショルド・ラインを図６（Ｅ）に破線で示す。低Ｖｔ及び高Ｖｔスレショルド・ラインは、電源電圧ＶＤＤに比例して追従する。
【００３９】
信号Ｈは、信号Ｅの電圧レベルがＴｒ駆動電圧に達すると、「Ｌ」レベルになり、その後、信号Ｅが低スレショルド・レベル以下になると、反転し「Ｈ」レベルになり、リセット状態は解除される。
【００４０】
一方、信号Iは、信号Ｅが途中から下がり、高Ｖｔスレショルド・ライン以下になると、「Ｈ」レベルになり、トランジスタ１３がオンになり、バイアス電流が流れ、低電圧検知回路１は低電圧を検知可能となる。
【００４１】
信号Ｊは、最初、電源電圧ＶＤＤと同様に上がって行くが、信号Ｉが「Ｈ」レベルになると、低電圧検知回路１が動作し、一端、「Ｌ」レベルに下がり、リセット信号を出力し、引き続き、電源電圧ＶＤＤが上昇し検知レベルを越えると、今度は、「Ｈ」レベルになり、モード制御レジスタ９に対して、リセット信号状態を解除する。
【００４２】
また、図６において、低、高スレショルドを用いた事で、信号Ｈと信号Ｊで、リセット信号が重複する区間「ｔ」が発生する。信号Ｋは、信号Ｈと信号Ｉの論理積であり、重複するリセット区間がある方が、より安定動作を行うことが出来る。
【００４３】
【発明の効果】
上述の如く、本発明によれば、スタンバイ電流をカットすることが出来、低電圧検知回路１のバイアス電流のオン、オフに関係なく、確実にリセット信号を発生させることで誤書込みを防止し、ノイズに対して飛躍的に信頼性を向上した。
【図面の簡単な説明】
【図１】本発明の実施形態を示すブロック図である。
【図２】本発明の他の実施形態を示すブロック図である。
【図３】従来例を示すブロック図である。
【図４】図１の実施形態を説明するタイミング図である。
【図５】図１の実施形態を説明するタイミング図である。
【図６】図２の実施形態の動作を説明するタイミング図である。
【符号の説明】
１  低電圧検知回路、２  抵抗、３  抵抗、４  基準電圧発生回路、５  比較器、６  インバータ、７  インバータ、８  不揮発性メモリ、９  モード制御レジスタ、１０  書込み読み込み制御部、１１  マイコン、１２  スタンバイ制御レジスタ、１３  トランジスタ、１４  外部リセット回路、１５  バッファ、１６  インバータ、１７  アンドゲート、１８  低Ｖｔインバータ、１９  高Ｖｔインバータ。
【図１】
0004201629.tif 000002
【図２】
0004201629.tif 000003
【図３】
0004201629.tif 000004
【図４】
0004201629.tif 000005
【図５】
0004201629.tif 000006
【図６】
0004201629.tif 000007