(57)【特許請求の範囲】
【請求項１】
ビット線を階層構造にしたメモリアレイと、このメモリアレイのワード線を選択するＸデコーダ、メインビット線を選択するＹデコーダ、およびサブビット線を選択するセレクトゲートデコーダとを有する半導体記憶装置であって、
前記Ｘデコーダおよび前記セレクトゲートデコーダは、前記メモリアレイに対して同一側に配置され、前記メモリアレイに近い所に前記Ｘデコーダが配置され、その外側に前記セレクトゲートデコーダが配置されると共に、
前記メインビット線に第１のサブビット線と第２のサブビット線とが概略並行して配置され、前記第１のサブビット線と前記メインビット線とが接続される第１接続点と前記第２のサブビット線と前記メインビット線とが接続される第２接続点とが、各々のサブビット線に流れる電流が相対するように設けられていることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記セレクトゲートデコーダの出力線は、セレクトゲートにより前記Ｘデコーダの配置の規則性がなくなった所で、このＸデコーダの間を通って前記メモリアレイに供給されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置であって、
前記セレクトゲートデコーダの外側に、アドレスバッファ、Ｘプリデコーダが配置されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置であって、
前記Ｘデコーダと前記セレクトゲートデコーダとの間に、信号線を共用するための信号線領域が設けられていることを特徴とする半導体記憶装置。
【請求項５】
ビット線を階層構造にしたメモリアレイと、このメモリアレイのワード線を選択するＸデコーダ、メインビット線を選択するＹデコーダ、およびサブビット線を選択するセレクトゲートデコーダとを有する半導体記憶装置であって、
前記Ｘデコーダおよび前記セレクトゲートデコーダは、前記メモリアレイに対して同一側であって前記Ｘデコーダが前記メモリアレイに近い側に配置され、
前記メインビット線に第１サブビット線と第２サブビット線とが概略並行して配置され、前記第１サブビット線と前記メインビット線との接続点は前記第２サブビット線と前記メインビット線との接続点に対して各々のサブビット線に接続されるメモリセルに共通して接続されるワード線を介して相対するように配置されていることを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置であって、
前記メモリアレイのソース線およびウェル給電線は、前記メモリアレイの第１のＸデコーダに接続される第１メモリブロックと第２のＸデコーダに接続される第２メモリセルブロックの間を通って前記メモリアレイに供給されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１、２、３、４、５または６記載の半導体記憶装置であって、
前記半導体記憶装置は、フラッシュＥＥＰＲＯＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置技術に関し、特にビット線を階層構造にしたメモリアレイを有するフラッシュＥＥＰＲＯＭ（フラッシュメモリ）などの半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討した技術として、ビット線を階層構造にしたメモリアレイを有するフラッシュメモリの一例としてのＤＩＮＯＲ（ＤＩｖｉｄｅｄ  ｂｉｔ  ｌｉｎｅ  ＮＯＲ）型においては、ワード線を選択するＸデコーダ、メインビット線を選択するＹデコーダの他に、サブビット線を選択するセレクトゲートデコーダが必要であり、このセレクトゲートデコーダの出力線はワード線と並行に走るので、Ｘデコーダとセレクトゲートデコーダとはメモリアレイに対して同じ方向に配置する技術が一般的に知られている。
【０００３】
なお、このようなフラッシュメモリなどの半導体記憶装置に関する技術としては、たとえば１９９４年１１月５日、株式会社培風館発行の「アドバンスト  エレクトロニクスＩ−９  超ＬＳＩメモリ」Ｐ２３〜Ｐ２８などに記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】
ところで、前記のようなフラッシュメモリにおいては、たとえば図１０に示すようにＸデコーダＸＤとセレクトゲートデコーダＳＤとはメモリアレイＭＡのメモリセルブロックＢＬＫに対して同じ方向、すなわちメモリアレイＭＡを挟んで両側に配置しているため、デコーダ用の電源配線、信号配線ＬはメモリアレイＭＡの両側に渡る配置となり、レイアウト面積の増大を生じている。また、寄生容量も増大するため、消費電力も増大することが考えられる。
【０００５】
そこで、本発明の目的は、ビット線を階層構造にしたメモリアレイに対するＸデコーダおよびセレクトゲートデコーダの配置を工夫して、レイアウト面積の増大を防ぎ、さらに消費電力の増大を抑制することができるフラッシュメモリなどの半導体記憶装置を提供するものである。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
すなわち、本発明の半導体記憶装置は、ビット線を階層構造にしたメモリアレイと、このメモリアレイのワード線を選択するＸデコーダ、メインビット線を選択するＹデコーダ、およびサブビット線を選択するセレクトゲートデコーダとを有する構成において、Ｘデコーダおよびセレクトゲートデコーダがメモリアレイに対して同一側に配置されて構成されるものである。
【０００９】
この構成において、メモリアレイに近い所にＸデコーダ、その外側にセレクトゲートデコーダが配置され、さらにセレクトゲートデコーダの出力線は、セレクトゲートによりＸデコーダの配置の規則性がなくなった所で、このＸデコーダの間を通ってメモリアレイに供給されているものである。
【００１０】
さらに、セレクトゲートデコーダの外側に、アドレスバッファ、プリデコーダが配置されたり、Ｘデコーダとセレクトゲートデコーダとの間に、信号線を共用するための信号線領域が設けられているものである。
【００１１】
また、メモリアレイのソース線およびウェル給電線の駆動回路がセレクトゲートデコーダと同じ所に配置され、さらにソース線およびウェル給電線は、メモリアレイのメモリセルブロックの分離で、Ｘデコーダの規則性がなくなった所で、このＸデコーダの間を通ってメモリアレイに供給されているものである。
【００１２】
特に、フラッシュメモリなど、たとえばＤＩＮＯＲ型などのビット線を階層構造にしたメモリアレイを有する半導体記憶装置に適用するものである。
【００１３】
よって、前記半導体記憶装置によれば、たとえばＤＩＮＯＲ型などのフラッシュメモリのアレイサイズを縮小することができる。この結果、チップサイズの縮小によるコストの低減、歩留りの向上が可能となる。また、配線長の縮小によって消費電力を低減することができる。
【００１４】
これは、Ｘデコーダ、セレクトゲートデコーダをメモリアレイに対して同一側に配置することにより、デコーダ間を渡る電源配線、信号配線がなくなり、チップサイズが小さくなるためである。これにより、ウェハ当たりのチップ取得数が増加、歩留りが向上するので、コスト低減が図れる。また、信号配線の寄生容量が減るので、消費電力を低減できる。
【００１５】
特に、ＤＩＮＯＲ型などのフラッシュメモリに効果的であり、さらにビット線を階層構造にしたＤＲＡＭ、ＳＲＡＭ、ＦＲＡＭなどに応用でき、エンベデッド製品などに適用することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は本発明の実施の形態１である半導体記憶装置を示すブロック図、図２は本実施の形態の半導体記憶装置において、メモリアレイとその周辺回路の概略を示す回路図、図３はメモリアレイを詳細に示す回路図、図４(a),(b) はメモリセルブロックとウェル層との関係を示す平面図と断面図、図５(a),(b) はメモリセルの構造と消去時、書き込み時のバイアス状態を示す断面図、図６は多値メモリセルを示す特性図、図７はメモリセルブロックの他の分割例を示すブロック図である。
【００１８】
まず、図１により本実施の形態の半導体記憶装置の構成を説明する。
【００１９】
本実施の形態の半導体記憶装置は、たとえばＤＩＮＯＲ型のフラッシュメモリとされ、ビット線を階層構造にした複数のメモリセルからなるメモリアレイＭＡと、このメモリアレイＭＡのワード線を選択するＸデコーダＸＤ、メインビット線を選択するＹデコーダＹＤ、およびサブビット線を選択するセレクトゲートデコーダＳＤと、ＹゲートＹＧ、センスアンプＳＡ、書き込み制御回路ＷＣ、ＸプリデコーダＸＰＤ、ＹプリデコーダＹＰＤ、アドレスバッファＡＢ、Ｉ／ＯバッファＩ／ＯＢ、電源回路ＰＣ、制御回路ＣＣなどの一般的な構成からなり、周知の半導体製造技術によって１個の半導体チップ上に形成されている。
【００２０】
メモリアレイＭＡは、たとえば図２および図３に示すように２つのメモリセルブロックＢＬＫ０，ＢＬＫ２に分けられ、メモリセルＭＣがビット線を階層構造にしたＤＩＮＯＲ型接続となっている。特に、本実施の形態においては、メモリアレイＭＡの各メモリセルブロックＢＬＫに対して同一側（図２においては左側）に、ＸデコーダＸＤ、その外側にセレクトゲートデコーダＳＤが配置され、ソース線ＳＬ、ウェル給電線ＷＥＬＬの駆動回路も同一側のセレクトゲートデコーダＳＤ内に配置されている。さらに、セレクトゲート線ＳＧは、セレクトゲートによりＸデコーダＸＤの規則性がなくなった所でＸデコーダＸＤの間を通し、またソース線ＳＬ、ウェル給電線ＷＥＬＬはメモリセルブロックＢＬＫの分離で、同様にＸデコーダＸＤの規則性がなくなった所でＸデコーダＸＤの間を通して配置されている。
【００２１】
メモリアレイＭＡのそれぞれのメモリセルブロックＢＬＫ内は、ＸデコーダＸＤの出力である所定数のワード線Ｗ単位で２分割される。またＹゲートＹＧの選択ＭＯＳトランジスタに接続される１本のメインビット線ＭＢＬを、この両側に１本ずつ配置される２本のサブビット線ＳＢＬで共有する接続方式が採用される。一方のサブビット線ＳＢＬに接続されるメモリセルＭＣはセレクトゲートデコーダＳＤの出力によりセレクトゲートの選択ＭＯＳトランジスタを介して選択される。また、メインビット線ＭＢＬは、ＹデコーダＹＤの出力である列選択信号によりＹゲートＹＧの選択ＭＯＳトランジスタを制御して選択される。
【００２２】
このメモリアレイＭＡにおいては、メインビット線ＭＢＬは分割されたメモリセルブロックＢＬＫを渡って配置されている。また、各メモリセルブロックＢＬＫには、セレクトゲートデコーダＳＤからソース線ＳＬ、ウェル給電線ＷＥＬＬが供給されている。これらのワード線Ｗ、メインビット線ＭＢＬ、サブビット線ＳＢＬ、ソース線ＳＬ、ウェル給電線ＷＥＬＬは、たとえばビット線方向の配線ピッチを緩くするために、ワード線方向が第１金属配線層、ビット線方向が第２金属配線層に形成しているが、この逆でもよい。
【００２３】
さて、１つのメモリセルブロックＢＬＫ０では、ワード線Ｗ００〜Ｗ０ｍと、メインビット線ＭＢＬ０の両側に配置されたサブビット線ＳＢＬ００，ＳＢＬ０１との間に接続されるメモリセルＭＣは、ＸデコーダＸＤ００によりワード線Ｗ００〜Ｗ０ｍが選択され、かつＹデコーダＹＤによりメインビット線ＭＢＬ０が選択され、セレクトゲートデコーダＳＤ００により一方のセレクトゲート線ＳＧ００を介して一方のサブビット線ＳＢＬ０１が選択され、他方のセレクトゲート線ＳＧ０１を介して他方のサブビット線ＳＢＬ００が選択される。これにより任意に選択されたワード線Ｗ００〜Ｗ０ｍ、メインビット線ＭＢＬ０を介したサブビット線ＳＢＬ００，ＳＢＬ０１に接続される全てのメモリセルＭＣの読み出し動作、書き込み動作、消去動作が行われる。
【００２４】
読み出し動作の際には、ＸデコーダＸＤ００によるワード線Ｗ００〜Ｗ０ｍの選択、およびＹデコーダＹＤによるメインビット線ＭＢＬ０、セレクトゲートデコーダＳＤによるサブビット線ＳＢＬ００，ＳＢＬ０１の選択により、メモリアレイＭＡ内の任意のメモリセルＭＣを指定する。このメモリセルＭＣのデータをＩ／Ｏ線Ｉ／Ｏに読み出し、センスアンプＳＡで増幅した後にＩ／ＯバッファＩ／ＯＢから出力する。書き込み動作は、ワード線Ｗ００〜Ｗ０ｍ、およびメインビット線ＭＢＬ０、サブビット線ＳＢＬ００，ＳＢＬ０１の選択により任意のメモリセルＭＣを指定して、書き込み制御回路ＷＣからＩ／Ｏ線Ｉ／Ｏを経てメモリセルＭＣにデータを書き込むことができる。他のメモリセルブロックＢＬＫ１、さらにワード線Ｗ１０〜Ｗ１ｍ、メインビット線ＭＢＬ１に関するブロックについても同様である。
【００２５】
このメモリアレイＭＡは、たとえば図４に示すように、基板１０上においてメモリセルブロックＢＬＫ毎にブロック用ウェル層１１が分離され、この分離領域が基板分離用ウェル層１２となっており、それぞれ電源線がつなげられている。この断面を示す図４(b) のように、分離された基板１０上の各ブロック用ウェル層１１内に、メモリアレイＭＡの各メモリセルブロックＢＬＫが形成される。このブロック用ウェル層１１の間に形成された隙間は規則性がなくなる領域となり、基板分離用ウェル層１２としてソース線ＳＬ、ウェル給電線ＷＥＬＬが通されている。
【００２６】
また、メモリアレイＭＡの各メモリセルＭＣは、たとえば図５に示すように、単結晶Ｐ型シリコンからなる基板１０上のＰ型ブロック用ウェル層１１内に、Ｎ型拡散層によるソース領域１３およびドレイン領域１４が形成され、その主面上にトンネル絶縁膜１５、フローティングゲート１６、層間絶縁膜１７、コントロールゲート１８が順に積層され、トランジスタ１素子によって１つのフラッシュ消去型の不揮発性メモリセルＭＣが構成されている。このメモリセルＭＣのコントロールゲート１８、ソース領域１３、ドレイン領域１４から引き出されて、それぞれゲート電極、ソース電極、ドレイン電極が割り当てられている。
【００２７】
たとえば、消去時には、図５(a) に示すようにコントロールゲート１８に正の高電圧（＋１２Ｖ）、ブロック用ウェル層１１とソース領域１３に負の高電圧（−１１Ｖ）をそれぞれ印加し、ドレイン領域１４はフローティングによるバイアス状態にして、フローティングゲート１６に電子を注入する。これにより、メモリセルＭＣのしきい値が上がる。また、書き込み時には、図５(b) に示すようにコントロールゲート１８に負の高電圧（−１１Ｖ）、ドレイン領域１４に正電圧（＋８Ｖ）をそれぞれ印加し、ブロック用ウェル層１１は０Ｖ、ソース領域１３はフローティングによるバイアス状態にして、フローティングゲート１６から電子を放出する。これにより、メモリセルＭＣのしきい値が下がる。そして、読み出しの際には、高いしきい値電圧に対応した“１”、低いしきい値電圧に対応した“０”の１メモリセルＭＣ当たり１ビットのデータがそれぞれ出力される。
【００２８】
また、このメモリセルＭＣを、１メモリセルＭＣ当たり２ビット以上の多値記憶のメモリセルＭＣとすることも可能である。たとえば、図６に示すように４値で２ビットを記憶する場合には、消去時のしきい値を基準電圧ＥＶ、書き込み時のしきい値を基準電圧Ｐ１，Ｐ２，Ｐ３として設定することにより、読み出し時に、しきい値電圧が読み出し時の基準電圧Ｒ１未満のときにはレベル０の“１１”、基準電圧Ｒ１以上で基準電圧Ｒ２未満のときにはレベル１の“１０”、基準電圧Ｒ２以上で基準電圧Ｒ３未満のときにはレベル２の“０１”、基準電圧Ｒ３以上のときにはレベル３の“００”のデータがそれぞれ出力される。このように、消去時、書き込み時のしきい値を複数レベルで設定することにより、多値メモリセルとすることができる。
【００２９】
以上のように、ＤＩＮＯＲ型のフラッシュメモリでは、セレクトゲート線ＳＧがワード線Ｗと並行に配置されており、このセレクトゲート線ＳＧも選択的に駆動する必要がある。また、ソース線ＳＬ、ウェル給電線ＷＥＬＬも前記図５のフラッシュメモリの動作で説明したように選択的に駆動する必要がある。従来のＤＩＮＯＲ型のフラッシュメモリでは、前記図１０に示すようにＸデコーダＸＤ、セレクトゲートデコーダＳＤはメモリアレイＭＡを挟んで両側に配置していたため、電源配線、信号配線は両デコーダに渡って配置されるので、レイアウト面積が増大し、チップサイズが大きくなる要因となっていた。
【００３０】
そこで、本発明の実施の形態では、前記図２に示すようにＸデコーダＸＤ、セレクトゲートデコーダＳＤをメモリアレイＭＡに対して同一側に配置して、セレクトゲート線ＳＧはＸデコーダＸＤの規則性がなくなった所で、ＸデコーダＸＤの間を通すことにより、レイアウト面積を増加させることなく、配線を通すことができる。さらに、ソース線ＳＬ、ウェル給電線ＷＥＬＬの駆動回路も同一側に配置して、ソース線ＳＬ、ウェル給電線ＷＥＬＬも、メモリセルブロックＢＬＫの分離領域で、ＸデコーダＸＤの規則性がなくなった所で、ＸデコーダＸＤの間を通すことにより、一層、レイアウト面積の増加を抑えることができる。
【００３１】
従って、本実施の形態の半導体記憶装置によれば、ＸデコーダＸＤ、セレクトゲートデコーダＳＤをメモリアレイＭＡに対して同一側に配置することにより、デコーダ間を渡る電源配線、信号配線がなくなり、レイアウト面積の増加を抑えることができるので、チップサイズを小さくすることができる。この結果、ウェハ当たりのチップ取得数が増加、歩留りが向上するので、コストを低減することができる。また、配線長の縮小によって信号配線の寄生容量が減るので、消費電力を低減することができる。さらに、ソース線ＳＬ、ウェル給電線ＷＥＬＬの駆動回路も同一側に配置することで、一層、レイアウト面積の増加を抑えることができる。
【００３２】
なお、本実施の形態においては、メインビット線ＭＢＬの両側にサブビット線ＳＢＬを１本ずつ、２本配置しているが、サブビット線ＳＢＬを４本あるいは６本、それ以上配置してもよい。この場合、サブビット線ＳＢＬの選択ＭＯＳトランジスタは増える。従って、ＸデコーダＸＤ間の隙間が広がり、セレクトゲートデコーダＳＤをＸデコーダＸＤの間に配置でき、さらにレイアウト面積を縮小することができる。また、ソース線ＳＬ、ウェル給電線ＷＥＬＬの駆動回路もＸデコーダＸＤ間に配置できる。
【００３３】
また、メモリアレイＭＡは、２つのメモリセルブロックＢＬＫに分ける他に、たとえば図７に示すように４つのメモリセルブロックＢＬＫ０〜ＢＬＫ３に分割したり、それ以上に分けることも可能である。この場合にも、メインビット線ＭＢＬは、メモリセルブロックＢＬＫに分けてある全てのメモリセルブロックＢＬＫ間を渡って配置される。
【００３４】
（実施の形態２）
図８は本発明の実施の形態２である半導体記憶装置において、メモリアレイとその周辺回路の概略を示すブロック図である。
【００３５】
本実施の形態の半導体記憶装置は、前記実施の形態１と同様にＤＩＮＯＲ型のフラッシュメモリとされ、メモリアレイＭＡ、ＸデコーダＸＤ、ＹデコーダＹＤ、セレクトゲートデコーダＳＤ、ＹゲートＹＧ、センスアンプＳＡ、書き込み制御回路ＷＣ、ＸプリデコーダＸＰＤ、ＹプリデコーダＹＰＤ、アドレスバッファＡＢ、Ｉ／ＯバッファＩ／ＯＢ、電源回路ＰＣ、制御回路ＣＣなどからなり、前記実施の形態１との相違点は、ＸデコーダＸＤ、セレクトゲートデコーダＳＤに加えて、アドレスバッファＡＢおよびＸプリデコーダＸＰＤの配置も考慮した点である。
【００３６】
すなわち、本実施の形態においては、図８に示すように、ＸデコーダＸＤ、セレクトゲートデコーダＳＤ、アドレスバッファＡＢおよびＸプリデコーダＸＰＤをメモリアレイＭＡの同一側、すなわち各メモリセルブロックＢＬＫに対して同一側に、ＸデコーダＸＤ、その外側にセレクトゲートデコーダＳＤ、さらにその外側にアドレスバッファＡＢおよびＸプリデコーダＸＰＤを配置し、アドレスバッファＡＢから、ＸプリデコーダＸＰＤおよびＸデコーダＸＤと、セレクトゲートデコーダＳＤとを経由したメモリアレイＭＡへの信号配線の配線長が縮小できるので、アクセスの高速化とチップサイズの縮小に有効となる。
【００３７】
従って、本実施の形態の半導体記憶装置によれば、ＸデコーダＸＤ、セレクトゲートデコーダＳＤに加えて、アドレスバッファＡＢおよびＸプリデコーダＸＰＤをメモリアレイＭＡに対して同一側に配置することにより、一層、チップサイズを小さくすることができるので、ウェハ当たりのチップ取得数が増加、歩留りが向上するので、コストを低減することができ、また配線長の縮小によって信号配線の寄生容量が減るので、消費電力を低減することができ、さらにアクセスの高速化を実現することができる。
【００３８】
（実施の形態３）
図９は本発明の実施の形態３である半導体記憶装置において、メモリアレイとその周辺回路の概略を示すブロック図である。
【００３９】
本実施の形態の半導体記憶装置は、前記実施の形態１，２と同様にＤＩＮＯＲ型のフラッシュメモリとされ、メモリアレイＭＡ、ＸデコーダＸＤ、ＹデコーダＹＤ、セレクトゲートデコーダＳＤ、ＹゲートＹＧ、センスアンプＳＡ、書き込み制御回路ＷＣ、ＸプリデコーダＸＰＤ、ＹプリデコーダＹＰＤ、アドレスバッファＡＢ、Ｉ／ＯバッファＩ／ＯＢ、電源回路ＰＣ、制御回路ＣＣなどからなり、前記実施の形態１，２との相違点は、ＸデコーダＸＤとセレクトゲートデコーダＳＤとの間の信号線の配置も考慮した点である。
【００４０】
すなわち、本実施の形態においては、図９に示すように、ＸデコーダＸＤ、セレクトゲートデコーダＳＤの間に信号線領域ＡＤＤを設け、ＸデコーダＸＤとセレクトゲートデコーダＳＤの両デコーダで一部の信号線を共有することができ、信号線の寄生容量の低減に有効となる。
【００４１】
従って、本実施の形態の半導体記憶装置によれば、ＸデコーダＸＤ、セレクトゲートデコーダＳＤ、アドレスバッファＡＢおよびＸプリデコーダＸＰＤをメモリアレイＭＡに対して同一側に配置し、ＸデコーダＸＤとセレクトゲートデコーダＳＤとの間に信号線領域ＡＤＤを設けることにより、チップサイズを小さくすることができるので、ウェハ当たりのチップ取得数が増加、歩留りが向上するので、コストを低減することができ、また一層、配線長の縮小によって信号配線の寄生容量が減るので、消費電力を低減することができる。
【００４２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４３】
たとえば、前記実施の形態においては、ＤＩＮＯＲ型のフラッシュメモリについて説明したが、これに限定されるものではなく、ＡＮＤ型、一部のＮＯＲ型などのフラッシュメモリや、ビット線を階層構造にしたＤＲＡＭ、ＳＲＡＭ、ＦＲＡＭなどの他の半導体記憶装置、さらにエンベデッド製品などについても広く適用可能である。
【００４４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００４５】
(1).Ｘデコーダおよびセレクトゲートデコーダがメモリアレイに対して同一側に配置され、メモリアレイに近い所にＸデコーダ、その外側にセレクトゲートデコーダが配置されることで、デコーダ間を渡る電源配線、信号配線がなくなるので、チップサイズの縮小が可能となる。
【００４６】
(2).前記(1) により、チップサイズが縮小するので、ウェハ当たりのチップ取得数が増加し、歩留りが向上するので、コストの低減が可能となる。
【００４７】
(3).セレクトゲートデコーダの出力線は、セレクトゲートによりＸデコーダの配置の規則性がなくなった所で、このＸデコーダの間を通ってメモリアレイに供給されることで、配線長の縮小によって信号配線の寄生容量が減るので、消費電力の低減が可能となる。
【００４８】
(4).セレクトゲートデコーダの外側に、アドレスバッファ、プリデコーダが配置されることで、信号配線の配線長が縮小できるので、アクセスの高速化とチップサイズの縮小が可能となる。
【００４９】
(5).Ｘデコーダとセレクトゲートデコーダとの間に、信号線を共用するための信号線領域が設けられることで、一部の信号線を共有することができるので、信号線の寄生容量の低減が可能となる。
【００５０】
(6).メモリアレイのソース線およびウェル給電線の駆動回路がセレクトゲートデコーダと同じ所に配置され、さらにソース線およびウェル給電線は、メモリアレイのメモリセルブロックの分離で、Ｘデコーダの規則性がなくなった所で、このＸデコーダの間を通ってメモリアレイに供給されることで、配線長の縮小によって信号配線の寄生容量が減るので、消費電力の低減が可能となる。
【００５１】
(7).前記(1) 〜(6) により、ＤＩＮＯＲ型などのビット線を階層構造にしたメモリアレイを有するフラッシュメモリなどの半導体記憶装置において、メモリアレイに対するＸデコーダ、セレクトゲートデコーダ、アドレスバッファ、プリデコーダなどの配置を工夫することで、レイアウト面積の増大を防ぎ、コストの低減、歩留りの向上、消費電力の低減が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体記憶装置を示すブロック図である。
【図２】本発明の実施の形態１の半導体記憶装置において、メモリアレイとその周辺回路の概略を示す回路図である。
【図３】本発明の実施の形態１の半導体記憶装置において、メモリアレイを詳細に示す回路図である。
【図４】  (a),(b) は本発明の実施の形態１の半導体記憶装置において、メモリセルブロックとウェル層との関係を示す平面図と断面図である。
【図５】  (a),(b) は本発明の実施の形態１の半導体記憶装置において、メモリセルの構造と消去時、書き込み時のバイアス状態を示す断面図である。
【図６】本発明の実施の形態１の半導体記憶装置において、多値メモリセルを示す特性図である。
【図７】本発明の実施の形態１の半導体記憶装置において、メモリセルブロックの他の分割例を示すブロック図である。
【図８】本発明の実施の形態２である半導体記憶装置において、メモリアレイとその周辺回路の概略を示すブロック図である。
【図９】本発明の実施の形態３である半導体記憶装置において、メモリアレイとその周辺回路の概略を示すブロック図である。
【図１０】本発明の前提となる半導体記憶装置において、メモリアレイとその周辺回路の概略を示すブロック図である。
【符号の説明】
ＭＡ  メモリアレイ
ＸＤ  Ｘデコーダ
ＹＤ  Ｙデコーダ
ＳＤ  セレクトゲートデコーダ
ＹＧ  Ｙゲート
ＳＡ  センスアンプ
ＷＣ  書き込み制御回路
ＸＰＤ  Ｘプリデコーダ
ＹＰＤ  Ｙプリデコーダ
ＡＢ  アドレスバッファ
Ｉ／ＯＢ  Ｉ／Ｏバッファ
ＰＣ  電源回路
ＣＣ  制御回路
ＢＬＫ  メモリセルブロック
ＭＣ  メモリセル
Ｗ  ワード線
ＭＢＬ  メインビット線
ＳＢＬ  サブビット線
ＳＧ  セレクトゲート線
ＳＬ  ソース線
ＷＥＬＬ  ウェル給電線
Ｉ／Ｏ  Ｉ／Ｏ線
ＡＤＤ  信号線領域
１０  基板
１１  ブロック用ウェル層
１２  基板分離用ウェル層
１３  ソース領域
１４  ドレイン領域
１５  トンネル絶縁膜
１６  フローティングゲート
１７  層間絶縁膜
１８  コントロールゲート
【図１】
0004045011.tif 000002
【図２】
0004045011.tif 000003
【図３】
0004045011.tif 000004
【図４】
0004045011.tif 000005
【図５】
0004045011.tif 000006
【図６】
0004045011.tif 000007
【図７】
0004045011.tif 000008
【図８】
0004045011.tif 000009
【図９】
0004045011.tif 000010
【図１０】
0004045011.tif 000011