(57)【特許請求の範囲】
【請求項１】
ボロン濃度が１０18atoms ／ｃｍ3 以上であるシリコン単結晶板上に、シリコン単結晶層を形成するシリコン単結晶層形成工程と、
前記シリコン単結晶板及びシリコン単結晶層からなる積層体に、４５０〜７５０℃の温度領域で３時間以上の熱処理を行う第１の熱処理工程と、
前記第１の熱処理工程後に、９００〜１１００℃の温度領域で熱処理を行う第２の熱処理工程を備え、
前記第１及び第２の熱処理工程並びに完成後の半導体基板を用いた半導体装置製造工程中におけるすべての熱処理工程による前記シリコン単結晶板表面からの酸素拡散深さが、デバイス特性への悪影響を防止するのに十分な、前記シリコン単結晶板表面からの無欠陥層深さを確保できるように、前記第２の熱処理工程の時間を設定することを特徴とする半導体基板の製造方法。
【請求項２】
請求項１に記載の半導体基板の製造方法において、前記シリコン単結晶板は、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法あるいはその変形法により形成された単結晶シリコンから切り出された基板であり、前記シリコン単結晶層形成工程は、エピタキシャル成長法による形成工程であることを特徴とする半導体基板の製造方法。
【請求項３】
第１の熱処理工程が４５０〜６００℃の温度領域で、第２の熱処理工程が９００〜１０００℃の温度領域で行われることを特徴とする請求項１に記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体基板の製造方法及び半導体基板の検査方法に関し、特にＭＯＳ構造を有するメモリデバイス、ロジックデバイスに使用される半導体基板に好適なものである。
【０００２】
【従来の技術】
半導体装置の基板となるシリコンウェーハには、チョクラルスキ法（ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法）によって製造された単結晶シリコンから切り出したＣＺシリコン基板が主として用いられている。また、ＣＺシリコン基板上に気相エピタキシャル成長法によって単結晶Ｓｉ層（エピタキシャル層）を形成した基板（エピタキシャルウェーハ）も広く用いられている。
【０００３】
シリコン基板にＭＯＳキャパシタを形成してゲート酸化膜耐圧を評価したとき、ＣＺシリコン基板に含まれている酸素が析出した酸素析出物（ＢＭＤ：Ｂｕｌｋ  Ｍｉｃｒｏ  Ｄｅｆｅｃｔ）が特性劣化要因となることが知られているが、エピタキシャルウェーハのエピタキシャル層においては、エピタキシャル成長中に気相から酸素が混入することはなく、ＣＺシリコン基板からエピタキシャル成長工程中に拡散してくる格子間酸素のみが含有されるため、酸素濃度が非常に低く、ゲート酸化膜の耐圧不良はほとんど発生しない。
【０００４】
また、エピタキシャルウェーハの場合、基板の導電型とは異なる導電型のエピタキシャル層を形成することが可能であり、回路設計上もラッチアップを回避し易い等の利点が多い。特に、ｐ+ 型基板上にｐ- 型層が形成されていてるｐ  ｏｎ  ｐ+ 構造のウェーハは、ソフトエラー耐性の向上、ｐ+ 型領域のボロンによる金属不純物のゲッタリング作用等の利点があり、高集積の半導体装置においては理想的な基板である。また、ＤＲＡＭ装置のメモリセルとして基板内に形成するトレンチキャパシタを使用する場合、ある一定レベル以上の電荷量をキャパシタに保持する必要があるが、ｐ+ 型基板を用いることによりトレンチキャパシタ周囲の空乏層の拡張を抑制することが可能であり、電荷容量の確保が容易である。
【０００５】
【発明が解決しようとする課題】
ｐ  ｏｎ  ｐ+ ウェーハまたはｎ  ｏｎ  ｐ+ ウェーハは、その構造上、高集積デバイス用基板として適しているが、導電型がｐ+ 型であることに起因する問題点が存在する。シリコン基板中のボロン濃度が高くなるに伴い（特に１０18atoms ／ｃｍ3 以上）、格子間酸素の析出が急激に増加する傾向があることは既に知られている。
【０００６】
図１４ は、シリコンウェーハに６００℃の温度で３時間、１０００℃の温度で１６時間の熱処理を施した後におけるＢＭＤ密度のボロン濃度依存性を示すグラフである。ＢＭＤ密度は、ボロン濃度約１０18atoms ／ｃｍ3 を境に急激に高くなることが分かる。
【０００７】
前述したトレンチキャパシタ構造を有するＤＲＡＭの場合、ｐ+ 型領域にトレンチキャパシタを形成することになるため、高密度に存在するＢＭＤがトレンチキャパシタの酸化膜耐圧の劣化等、デバイス特性に悪影響を与えることが予想される。
【０００８】
また、トレンチ構造を有しないデバイスにおいてもＰＮ接合がＢＭＤ発生基板部分に掛かるとリーク電流増加等のＰＮ接合劣化が起こる。トレンチ構造を用いないデバイスでは素子活性層深さが比較的浅いため、例えば、ｐ  ｏｎ  ｐ+ 構造のエピウェーハではエピ層を厚くすることにより深いＰＮ接合が基板に掛からないように出来るが、デバイスの微細化が進むと、ウェーハの高平坦度が要求され、エピ厚が厚くなるとエピ厚不均一性のため平坦度が劣化し、エピ厚を厚くするには限界がある。
【０００９】
ここで、この問題点を解決するための従来技術及びその技術的知見について説明する。
ＣＺ法は、石英坩堝中で溶解したシリコンを原料とし、単結晶シリコンを種結晶として単結晶成長させるものである。シリコン溶解液中には、坩堝、雰囲気から酸素が混入し、固化する過程で単結晶シリコン中に取り込まれる。したがって、室温まで冷却された単結晶シリコン中には、固溶限以上の酸素が存在する。単結晶シリコン中に固溶している酸素はシリコン格子間に存在している。この単結晶シリコンを約８００℃以下の比較的低温で加熱することにより、固溶限以上に存在している酸素がシリコン結晶中で析出し、シリコンと酸素とからなる酸素析出核を形成する。析出速度は、過飽和度と酸素の拡散速度に依存し、過飽和度は温度が低いほど大きく、酸素の拡散速度は温度が高いほど大きいことから、およそ６００〜８００℃程度の温度領域の熱処理（低温熱処理）が最も析出核を形成しやすい。析出核のサイズは非常に小さく、１ｎｍ以下であると予測されている。酸素析出核は、１０００℃程度の温度領域の熱処理（中温熱処理）を加えることで析出核周辺の酸素が集まってサイズが大きくなり酸素析出物（ＢＭＤ）となる。このように成長した酸素析出物（ＢＭＤ）は、電子顕微鏡、赤外散乱法、選択的エッチング法等により容易に観察することが可能である。
【００１０】
また、低温熱処理、中温熱処理の際に、酸素析出核が成長するか縮小するかは、析出した酸素析出核のサイズと半導体基板中の酸素濃度とに依存することが知られている。酸素析出核のサイズが一定以上のときは熱処理により酸素析出核は成長するが、酸素析出核のサイズが一定以下のときは熱処理により酸素析出核は縮小する。酸素析出核の成長・縮小の臨界サイズは、半導体基板中の酸素濃度が低いほど大きい。
【００１１】
酸素析出物密度は、格子間酸素濃度が高いほど、低温熱処理時間とその後の中温熱処理時間とが長いほど、高くなるため、表面から１０μｍ程度の深さまでの、デバイスが形成される領域に無欠陥層（ＤＺ：Ｄｅｎｕｄｅｄ  Ｚｏｎｅ）を形成するためには、表層の格子間酸素濃度を低くする必要がある。
【００１２】
素子形成領域にＤＺを形成するために、非酸化雰囲気中でウェーハを高温アニールすることにより、格子間酸素を外方拡散させてシリコン表層の酸素濃度を低減させる方法が一般的に用いられている。このときの温度は高い方が効率良く酸素を外方拡散させることができ、１２００℃程度の温度が用いられる。
【００１３】
しかしながら、約１１００℃を超える高温熱処理は高度の技術を要し、設備投資等も大きくなるため、最終的に得られる半導体製品がコスト高になるという問題点があった。また、ｐ  ｏｎ  ｐ+ エピウェーハに高温熱処理を行なうとボロン再分布によるデバイス特性への影響の問題があった。
【００１４】
本発明は以上の問題を解決するためなされたもので、ｐ+ ウェーハまたはｐ  ｏｎ  ｐ+ エピウェーハを用いて半導体装置を製造する場合に、デバイス特性への悪影響を防止するに十分な深さの無欠陥層（ＤＺ）を、高温熱処理過程を回避しつつ、形成可能な半導体基板の製造方法を提供するとともに、半導体基板中の酸素析出物（ＢＭＤ）密度の適正な検査方法を提供することである。
【００１５】
本発明にかかる半導体基板の製造方法によれば、ボロン濃度が１０18atoms ／ｃｍ3 以上であるシリコン単結晶板上に、シリコン単結晶層を形成するシリコン単結晶層形成工程と、前記シリコン単結晶板及びシリコン単結晶層からなる積層体に、４５０〜７５０℃の温度領域で３時間以上の熱処理を行う第１の熱処理工程と、前記第１の熱処理工程後に、９００〜１１００℃の温度領域で熱処理を行う第２の熱処理工程を備え、前記第１及び第２の熱処理工程並びに完成後の半導体基板を用いた半導体装置製造工程中におけるすべての熱処理工程による前記シリコン単結晶板表面からの酸素拡散深さが、デバイス特性への悪影響を防止するのに十分な、前記シリコン単結晶板表面からの無欠陥層深さを確保できるように、前記第２の熱処理工程の時間を設定することを特徴とする半導体基板の製造方法が提供される。
【００１６】
この方法により、ｐ+ ウェーハを用いて半導体装置を製造する場合に、デバイス特性への悪影響を防止するに十分な深さの無欠陥層（ＤＺ）を有する半導体基板を提供することが可能となる。
【００２２】
この態様でも、デバイス特性への悪影響を防止するに十分な深さの無欠陥層（ＤＺ）を有する半導体基板（ｐ  ｏｎ  ｐ+ エピウェーハ）を提供することが可能となる。
【００３２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態のいくつかをを説明する。
【００３３】
本発明は、ｐ+ ウェーハあるいはｐ  ｏｎ  ｐ+ エピウェーハを用いてデバイスを製造する場合に、デバイス特性に悪影響を及ぼす可能性のあるＢＭＤのウェーハ表層における形成を防止するものである。具体的には、高密度でボロンを含有するＰ型ウェーハに、およそ４５０〜７５０℃の温度範囲における熱処理を所定時間施すことにより、爾後の必要十分な時間の中温熱処理（およそ９００〜１１００℃）によって、素子の形成されない電気的に不活性なバルク領域には酸素析出物（ＢＭＤ）が形成される一方、素子の形成される表層には十分な無欠陥層（ＤＺ）が形成されるようにしたものである。
【００３４】
本発明は、上述した従来技術における技術的知見に加えて、さらに、以下に説明する実験結果等から得られた新たな知見に基づいてなされた。
【００３５】
ｐ- ウェーハ（抵抗率５Ωｃｍ、ボロン濃度２．７×１０15ｃｍ-3）とｐ+ ウェーハ（抵抗率０．００８Ωｃｍ、ボロン濃度２×１０19ｃｍ-3）とにそれぞれ単結晶シリコンを３μｍの厚さにエピタキシャル成長させた半導体基板を用い、酸素析出核を形成する低温熱処理温度をパラメータとして以下の実験を行った。基体ウェーハは、いずれも格子間酸素濃度が１．０×１０18atoms ／ｃｍ3 のＣＺ基板である。２段階熱処理（低温＋中温（約１０００℃））において、低温熱処理温度をおよそ４００〜８００℃とし、２段階熱処理後の半導体基板の断面をＨＦ：１００ＣＣ、ＣｒＯ２：５０ｇ、Ｈ２Ｏ：１００ＣＣを含むエッチング液を用いるジルトル（Ｓｉｒｔｌ）エッチング法でエッチングすることによりＢＭＤを選択的にエッチングし、ＢＭＤ密度を求めた。
【００３６】
図６は、半導体基板中のＢＭＤ密度の低温熱処理温度依存性を示すグラフである。図６に示すように、ｐ+ ウェーハを基体として用いたウェーハは、およそ４５０〜７５０℃の温度範囲でＢＭＤ密度が非常に高く、特に約６００℃のときに最大値となっていることが分かる。
【００３７】
次に、ｐ- ウェーハ（抵抗率５Ωｃｍ、ボロン濃度２．７×１０15ｃｍ-3）とｐ+ ウェーハ（抵抗率０．００８Ωｃｍ、ボロン濃度２×１０19ｃｍ-3）を用いて以下の実験を行った。
【００３８】
２段階熱処理（低温（約６００℃）＋中温（約１０００℃））において、低温熱処理時間を一定にした場合において、中温熱処理時間をパラメータとして、中温熱処理時間とＢＭＤ密度との関係、中温熱処理時間とＤＺ深さとの関係をそれぞれ求めた。また、２段階熱処理（低温（約６００℃）＋中温（約１０００℃））において、中温熱処理時間を一定にした場合において、低温熱処理時間をパラメータとして、低温熱処理時間とＢＭＤ密度との関係、低温熱処理時間とＤＺ深さとの関係をそれぞれ求めた。格子間酸素濃度はいずれも１．０×１０18atoms ／ｃｍ3 のＣＺ基板である。
【００３９】
図７、図８は、２段階熱処理（低温（約６００℃）＋中温（約１０００℃））において、低温熱処理時間を一定にした場合における中温熱処理時間とＢＭＤ密度との関係（ＢＭＤ密度の１０００℃アニール時間依存性）、中温熱処理時間とＤＺ深さとの関係（ＤＺ深さの１０００℃アニール時間依存性）をそれぞれ示すグラフである。また、図９、図１０は、２段階熱処理（低温（約６００℃）＋中温（約１０００℃））において、中温熱処理時間を一定にした場合における低温熱処理時間とＢＭＤ密度との関係（ＢＭＤ密度の６００℃アニール時間依存性）、低温熱処理時間とＤＺ深さとの関係（ＤＺ深さの６００℃アニール時間依存性）をそれぞれ示すグラフである。ＢＭＤ密度とＤＺ深さの測定には、ウェーハ表面から赤外線を入射してその散乱光を評価する方法を用いた。
【００４０】
この結果から次のことがいえる。ｐ- ウェーハでは、いずれの条件においてもＤＺは形成されないのに対し、ｐ+ ウェーハでは、中温熱処理時間を長くすることによりＤＺ深さが増加し、また、低温熱処理時間を長くすることによってもＤＺ深さが大きくなる。
【００４１】
さらに、実験結果等から判明しているＤＺ深さのボロン濃度依存性、ＤＺ深さの低温熱処理依存性、ＤＺ深さの中温熱処理依存性についてのグラフを示す。図１１は、ＤＺ深さのボロン濃度依存性を示すグラフ、図１２は、ＤＺ深さの低温熱処理温度依存性を示すグラフ、図１３は、ＤＺ深さの中温熱処理温度依存性を示すグラフである。
【００４２】
図１１から、半導体基板のボロン濃度約１×１０18ｃｍ-3を境に、形成されるＤＺ深さが急激に大きくなり、ボロン濃度約１×１０19ｃｍ-3前後ではＤＺ深さが１２〜１３μｍと高い水準で安定していることが分かる。図１２からは、低温熱処理温度をおよそ４５０〜７５０℃としたときに十分なＤＺ深さが得られていることが分かる。図１３からは、中温熱処理温度約８５０℃を境に、形成されるＤＺ深さが急激に大きくなり、約９００℃以上で十分なＤＺ深さが得られていることが分かる。また、図１２及び図１３からも、ｐ- ウェーハでは、いずれの条件においてもＤＺは形成されないことが分かる。
【００４３】
以上の現象は次のように解釈される。ボロンを１０18ｃｍ-3以上に高濃度に含有するシリコンウェーハは、酸素析出核形成速度が非常に速いため、酸素析出核が高密度で発生する。これは、図１４に示した通りである。
【００４４】
また、図８に示すように中温熱処理時間が長いほどＤＺ深さが増加するため、表層の酸素析出核だけでなく、酸素析出核から成長した酸素析出物が中温熱処理で消滅することが分かる。
【００４５】
従来、成長した酸素析出物の消滅には１２００℃程度の高温熱処理が必要といわれてきたが、本発明ではＢＭＤ密度が非常に高く、１つ１つのＢＭＤサイズが小さいため、９００℃〜１１００℃という中温熱処理でも酸素析出物の縮小、消滅が起こる。
【００４６】
すなわち、ボロンを高密度で含有するシリコン単結晶においては、低温熱処理により酸素析出核が高密度で発生するが、それに引き続く約１０００℃程度の中温熱処理により容易に表面近傍にＤＺ領域を形成することが可能である。
【００４７】
以上説明した実験結果及び技術的新知見から、本発明に係る半導体基板の製造方法の条件が導き出された。第１の条件は、半導体基板に含有されるボロン濃度は約１０18ｃｍ-3以上であることである。これは、酸素析出核が十分に高い密度で形成される濃度である。第２の条件は、低温熱処理温度はおよそ４５０〜７５０℃であることである。これは、必要十分な濃度と適当なサイズの酸素析出核が形成される温度である。第３の条件は、低温熱処理時間は約３時間以上であることである。第４の条件は、中温熱処理温度はおよそ９００〜１１００℃であることである。これは、デバイス非形成領域にはＢＭＤを成長させることにより、デバイス形成領域にはＤＺを形成する温度である。第５の条件は、中温熱処理時間は約６時間以上であることである。しかし、以上の各条件はいずれも、結果的に十分なＤＺ深さが得られること、という条件で規定されることとなる。
【００４８】
半導体基板への高濃度ボロンの導入方法は、ｐ+ 型のシリコン単結晶を用いてウェーハを作製したものに限らず、イオン注入、固相拡散等の方法によってｐ+ 型領域を形成したウェーハを用いても良い。
【００４９】
なお、ｐ+ ウェーハ上への単結晶シリコン層のエピタキシャル成長の時点は低温熱処理または中温熱処理の前後にかかわらず、本発明に係る半導体基板の製造方法により、ｐ+ ウェーハの素子形成領域には十分な深さのＤＺを形成できることが実験結果等から判明した。また、ｐ+ ウェーハ上に形成する単結晶シリコン層は、ｐ型であってもｎ型であっても良い。
【００５０】
図１は、本発明に係る半導体基板の製造方法による製造過程を模式的に表した説明図である。
含有されるボロン濃度が約１０18ｃｍ-3以上のｐ+ ウェーハ１を用意する（図１（ａ））。このｐ+ ウェーハ１におよそ４５０〜７５０℃の温度範囲の低温熱処理を約３時間以上施し、必要十分な濃度とサイズの酸素析出核２を形成する（図１（ｂ））。さらに、およそ９００〜１１００℃の温度範囲の中温熱処理を約６時間以上施すと、素子の形成されない電気的に不活性なバルク領域には酸素析出物（ＢＭＤ）３が形成される一方、素子の形成される表層には十分な深さを有する無欠陥層（ＤＺ）４が形成される（図１（ｃ））。
【００５１】
以下、本発明に係る半導体基板の製造方法に従って作製した各実施例に係るウェーハの作製条件について説明する。
【００５２】
第１の実施例に係るウェーハは以下のように作製した。
ボロンを１×１０19〜２×１０19atoms ／ｃｍ3 、酸素を８×１０17atoms ／ｃｍ3 含有する直径２００ｍｍのシリコンウェーハ上に、厚さ２．５μｍ、ボロン濃度２×１０15atoms ／ｃｍ3 のシリコン単結晶層をトリクロルシラン（ＳｉＨＣｌ3 ）を原料ガスとして用いて１１５０℃でエピタキシャル成長させる。このウェーハを縦型抵抗加熱炉を用いて６００℃の温度で６時間、乾燥酸素雰囲気中に保持する。このウェーハをデバイス製造用の基板として使用する。
【００５３】
第２の実施例に係るウェーハは以下のように作製した。
第１の実施例と同様の方法で製造したエピタキシャル層を有するシリコンウェーハを縦型抵抗加熱炉内で乾燥酸素雰囲気中に６００℃の温度で６時間保持した後、５℃／分で１０００℃まで昇温し、１０時間保持する。その後、８００℃まで−１０℃／分で降温し、ウェーハを炉から取り出す。このウェーハをデバイス製造用の基板として使用する。
【００５４】
第３の実施例に係るウェーハは以下のように作製した。
ボロンを１×１０19〜２×１０19atoms ／ｃｍ3 の範囲で含む単結晶インゴットを７００℃の温度で１０時間抵抗加熱炉内に保持する。その後、このインゴットからウェーハを切り出して、エピタキシャル層を３μｍ形成する。このウェーハをデバイス製造用の基板として使用する。
【００５５】
第４の実施例に係るウェーハは以下のように作製した。
ボロンを１×１０19〜２×１０19atoms ／ｃｍ3 、酸素を８×１０17atoms ／ｃｍ3 含有する直径２００ｍｍのシリコンウェーハを、縦型抵抗加熱炉内において６００℃の温度で６時間、乾燥酸素雰囲気中に保持する。その後、厚さ３μｍ、ボロン濃度２×１０15atoms ／ｃｍ3 のシリコン単結晶層を、トリクロルシラン（ＳｉＨＣｌ3 ）を原料ガスとして用いて１１５０℃でエピタキシャル成長させる。このウェーハをデバイス製造用の基板として使用する。
【００５６】
第５の実施例に係るウェーハは以下のように作製した。
ボロンを１×１０19atoms ／ｃｍ3 、酸素を１．０×１０18atoms ／ｃｍ3 含有するシリコンウェーハに多結晶シリコンを減圧ＣＶＤ法で厚さ２μｍに成長させる。温度は約６２０℃、原料ガスはシラン（ＳｉＨ4 ）である。ウェーハの一方の面のみ化学的機械研磨により多結晶シリコン層とその下の単結晶シリコン層の一部を除去し、鏡面を形成する。このウェーハをデバイス製造用の基板として使用する。
【００５７】
第６の実施例に係るウェーハは以下のように作製した。
ボロンを２×１０19atoms ／ｃｍ3 、酸素を７×１０17atoms ／ｃｍ3 含有するシリコンウェーハ上に、厚さ３μｍ、ボロン濃度２×１０15atoms ／ｃｍ3 のシリコン層を気相中でエピタキシャル成長させる。このウェーハを通常の抵抗加熱炉に６００℃の温度で６時間、乾燥酸素雰囲気中に保持した後、５℃／分で１０００℃まで昇温し、１０時間保持する。その後、８００℃まで−１０℃／分で降温し、ウェーハを炉から取り出す。このウェーハをデバイス製造用の基板として使用する。
【００５８】
第７の実施例に係るウェーハは以下のように作製した。
ボロンを１．５×１０19atoms ／ｃｍ3 含有するシリコンウェーハ上に、厚さ２．５μｍ、ボロン濃度２．５×１０16atoms ／ｃｍ3 含有するシリコン単結晶層をエピタキシャル成長させたウェーハに、トレンチキャパシタを有するＤＲＡＭを製造する工程において、トレンチをＲＩＥ(Reactive Ion Etching)法により開口した後、トレンチ内にＬＰ−ＣＶＤ法により、多結晶シリコンを埋め込む。この工程の処理温度は、６２５℃であり、処理時間は３時間である。この工程の後、窒素雰囲気中に１０００℃の温度で１６時間保持する。
【００５９】
第８の実施例に係るウェーハは以下のように作製した。
ボロンを１×１０19atoms ／ｃｍ3 含有するシリコンウェーハ上に、厚さ２．５μｍ、リン濃度１×１０15atoms ／ｃｍ3 のシリコン単結晶層を気相中でエピタキシャル成長法により形成する。このウェーハを通常の抵抗加熱炉に６００℃の温度で６時間、乾燥酸素雰囲気中に保持した後、５℃／分で１０００℃まで昇温し、１０時間保持する。その後、８００℃まで−１０℃／分で降温し、ウェーハを炉から取り出す。このウェーハをデバイス製造用の基板として使用する。
【００６０】
以上の各実施例においては、上述したように、低温熱処理の温度領域は図６に示すようにＢＭＤを高密度に形成するため、およそ４５０〜７５０℃である必要がある。また、低温熱処理時間は、図１０に示すように十分なＤＺ深さを得るためには３時間以上であることが望ましい。
【００６１】
なお、以上の各実施例におけるおよそ４５０〜７５０℃での熱処理の雰囲気は、酸素以外にも窒素、水素、アルゴンあるいはこれらの混合ガスを用いても同様の効果が得られる。すなわち、温度条件が本発明の条件に適合していれば、低温熱処理時の雰囲気として用いる気体の種類は特に限定されない。また、第５の実施例のように、多結晶シリコン層を堆積させるような工程でも、原料ガスの種類にかかわらず、温度と時間の条件が満たされていれば同様の効果が得られる。
【００６２】
以上の各実施例で製造した、ボロン濃度が１０16〜１０21atoms ／ｃｍ3 の領域に含まれるシリコン単結晶基板を用いて半導体装置を製造した場合に、ＢＭＤ密度及びＤＺ深さがどの程度のものとなるかを予測するための半導体基板の検査方法を実施するためには、酸素析出核形成のためのおよそ４５０〜７５０℃の温度範囲の低温熱処理及び酸素析出核の成長とＤＺ形成とを兼ねたおよそ９００〜１１００℃の温度範囲の中温熱処理を行った後、酸素析出物の密度を測定する必要がある。このとき、上述のように、酸素拡散による酸素深さ分布と中温熱処理によりＤＺ深さが決まるため、およそ９００℃以上の熱処理がＤＺ形成に関与する。このため半導体装置の製造工程において形成されるＤＺ深さをより正確に予測するためには、半導体装置製造工程での熱履歴を正確に模擬する必要がある。
【００６３】
具体的には、第１及び第２の熱処理工程並びに完成後の半導体基板を用いた半導体装置製造工程中におけるすべての熱処理工程による酸素拡散深さが、必要とされる無欠陥層深さを確保できるものとなるように、中温熱処理時間を設定すればよい。温度Ｔ1 ，Ｔ2 ，…，Ｔn においてそれぞれ時間ｔ1 ，ｔ2 ，…，ｔn の熱処理を行ったときの拡散深さＬは、それぞれの温度におけるシリコン中での酸素の拡散係数をＤ1 ，Ｄ2 ，…，Ｄn としたとき、Ｌ＝（Ｄ1 ｔ1 ＋Ｄ2 ｔ2 …＋Ｄn ｔn ）1/2 で求められる。
【００６５】
以上説明した各実施例、実験結果等からも明らかなように、本発明に係る半導体基板の製造方法により、ｐ  ｏｎ  ｐ+ 構造またはｎ  ｏｎ  ｐ+ 構造を有するシリコンウェーハにおいて、素子が形成される領域を無欠陥層とすることが可能である。その半導体基板を用いた半導体装置の一実施例を以下のように作製した。
【００６６】
ボロンを２×１０19atoms ／ｃｍ3 、酸素を７×１０17atoms ／ｃｍ3 含有するシリコンウェーハ上に、厚さ２．５μｍ、ボロン濃度２×１０15atoms ／ｃｍ3 のシリコン層を気相中でエピタキシャル成長させる。このウェーハを通常の抵抗加熱炉に６００℃の温度で６時間、乾燥酸素雰囲気中に保持した後、５℃／分で１０００℃まで昇温し、１０時間保持する。８００℃まで−１０℃／分で降温し、ウェーハを炉から取り出す。このウェーハを深さ７．５μｍのトレンチキャパシタを有するＤＲＡＭ製造用の基板として使用する。
【００６７】
図２（ａ）は、本発明に係る半導体基板の製造方法により製造したＤＲＡＭの断面図、図２（ｂ）は従来の製造方法により製造したＤＲＡＭの断面図である。ともに、半導体基板は、ｐ+ ウェーハ９上に単結晶シリコン層１０をエピタキシャル成長させたものであるが、上述のように、ボロン濃度、酸素濃度、熱処理工程等が異なっている。
【００６８】
図２（ａ）においては、半導体基板中に深さ７．５μｍのトレンチキャパシタ１１を有するＤＲＡＭの断面構造を示しており、素子形成領域にＢＭＤ１３が存在せずＤＺ１２が形成されている。一方、図２（ｂ）においては、本発明に係る半導体基板の製造方法により製造したＤＲＡＭのＤＺ１２に相当する部分である素子形成領域１４にも、ＢＭＤ１３が形成されている。深さ１０μｍ以上の、素子形成領域外におけるＢＭＤ密度は、本発明及び従来の基板でそれぞれ
５×１０10ｃｍ-3、３×１０10ｃｍ-3とほとんど差はない。
【００６９】
図３は、本発明及び従来のウェーハのＤＺ深さを赤外散乱法と透過電子顕微鏡とを用いて測定した結果を示すグラフである。従来の製造方法による半導体基板のほとんどは、ＤＺ深さが１０μｍ以下であるのに対し、本発明に係る半導体基板では、１０μｍ以上のＤＺ深さが確保されており、デバイスが形成される領域で十分な無欠陥層が形成されていることが明らかである。
【００７０】
なお、上記第１から第７までの実施例に係るウェーハを用いてＤＲＡＭを形成した後のＤＺ幅は、それぞれ１２μｍ、１２μｍ、１３μｍ、１１μｍ、１２μｍ、１３μｍ、１３μｍであった。
【００７１】
図４は、本発明及び従来のシリコンウェーハに幅０．６μｍ、深さ７μｍのトレンチキャパシタを形成し、その酸化膜耐圧を評価した結果を示すグラフである。ゲート酸化膜は厚さ１０ｎｍの熱酸化膜であり、破壊電界が８ＭＶ／ｃｍ以上のものを合格とした。結果は図４に示すように、本発明により、酸化膜耐圧が非常に向上していることが分かる。
【００７２】
以上説明したように本発明に係る半導体基板の製造方法により製造した半導体基板を用いて製造する半導体装置は、ＢＭＤ密度の広い範囲で素子形成領域を無欠陥層とすることができる。
【００７３】
図５は、本発明に係る半導体基板の検査方法によりＤＺ深さを評価し、それらの基板を用いて６４Ｍ  ＤＲＡＭを製造したときの歩留りのＤＺ深さ依存性を示すグラフである。ＤＺ深さが狭すぎると明らかな歩留りの低下が見られた。
【００７４】
適正なＤＺ深さはデバイスにより異なるが、本発明を用いれば中温熱処理条件（時間、温度）だけでなく、低温熱処理条件（時間、温度）を変えてもＤＺ幅を変える事ができる。
【００７５】
また、トレンチ型デバイスの例を示したが、同様の効果はスタック型デバイス、あるいはプロセッサ等のトレンチ型以外のデバイスでも得られる。
【００７６】
なお、本発明の第１の熱処理、及び第２の熱処理はデバイス製造工程でも行っても良い。この場合、第１の熱処理、第２の熱処理いずれも一つの熱工程としてもよいし、所定のＢＭＤ密度、ＤＺ深さとなるように複数の熱工程を組み合わせても良い。また、ＤＺ形成を直接の目的としないＣＶＤ工程、あるいは酸化工程等の熱処理をＤＺ形成に流用してもよい。第５の実施例でも述べたようにＤＺ形成には熱処理の温度と時間が影響し雰囲気、被膜の影響はないため、ＣＶＤ工程でもＤＺ形成用熱工程として使用出来る。
【００７７】
さらに第１のシリコン単結晶層の形成にはＣＺ法の変形法、例えばＭＣＺ（磁界印加ＣＺ）法、ＣＣＺ（連続ＣＺ）法、ＤＬＣＺ（２層ＣＺ）法を用いることができる。ＭＣＺ法においては、どのような磁界方向、形状でも採用される。
【００７８】
【発明の効果】
以上の通り、本発明にかかる半導体基板の製造方法によれば、第１の濃度のボロンを含有する領域を有するシリコン単結晶に対し、酸素析出核を析出させ、あるいは該酸素析出核から酸素析出物を成長させる第１の熱処理工程と、この第１の熱処理工程における温度よりも高く、前記酸素析出核あるいは該析出核が成長した酸素析出物が縮小するのに十分高く、ボロン再分布が素子特性に影響を与えない程度に十分低い範囲内の温度で加熱処理を行い、前記一主面側の所定領域内に無欠陥層を所定深さで形成する第２の熱処理工程とを備えているので、ｐ+ ウェーハを用いて半導体装置を製造する場合に、高温熱処理過程を回避しつつデバイス特性への悪影響を防止するに十分な深さの無欠陥層（ＤＺ）を有する半導体基板を製造することができる。
【００７９】
この方法は第２のシリコン単結晶層の形成工程を備えたｐ  ｏｎ  ｐ+ エピウェーハにも適用でき、同様に高温熱処理過程を回避しつつデバイス特性への悪影響を防止するに十分な深さの無欠陥層（ＤＺ）を有する半導体基板を製造することができる。
【００８０】
また、本発明にかかる半導体基板の検査方法によれば、第２の熱処理工程後に、前記シリコン単結晶中に析出した酸素析出核のうち酸素析出物に成長したものの密度を測定する測定工程とを備えているので、第２の熱処理工程の時間を正確に設定することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体基板の製造方法による製造過程を模式的に表した説明図である。
【図２】（ａ）は本発明に係る半導体基板の製造方法により製造したＤＲＡＭの断面図、（ｂ）は従来の製造方法により製造したＤＲＡＭの断面図である。
【図３】本発明及び従来の半導体基板のＤＺ深さを赤外散乱法と透過電子顕微鏡とを用いて測定した結果を示すグラフである。
【図４】本発明及び従来の半導体基板にトレンチキャパシタを形成し、その酸化膜耐圧を評価した結果を示すグラフである。
【図５】本発明に係る半導体基板を用いて製造したＤＲＡＭの歩留りのＤＺ深さ依存性を示すグラフである。
【図６】２段階熱処理を施した場合における半導体基板中のＢＭＤ密度の低温熱処理温度依存性を示すグラフである。
【図７】２段階熱処理を施した場合において、低温熱処理時間を一定にした場合における中温熱処理時間とＢＭＤ密度との関係を示すグラフである。
【図８】２段階熱処理を施した場合において、低温熱処理時間を一定にした場合における中温熱処理時間とＤＺ深さとの関係をそれぞれ示すグラフである。
【図９】２段階熱処理を施した場合において、中温熱処理時間を一定にした場合における低温熱処理時間とＢＭＤ密度との関係を示すグラフである。
【図１０】２段階熱処理を施した場合において、中温熱処理時間を一定にした場合における低温熱処理時間とＤＺ深さとの関係を示すグラフである。
【図１１】ＤＺ深さのボロン濃度依存性を示すグラフである。
【図１２】ＤＺ深さの低温熱処理温度依存性を示すグラフである。
【図１３】ＤＺ深さの低温熱処理温度依存性を示すグラフである。
【図１４】ＢＭＤ密度のボロン濃度依存性を示すグラフである。
【符号の説明】
１  Ｐ+ ウェーハ
２  酸素析出核
３  酸素析出物（ＢＭＤ）
４  無欠陥層（ＤＺ）
９  高濃度ボロン含有シリコン単結晶
１０  単結晶シリコン層
１１  トレンチキャパシタ
１２  ＤＺ
１３  ＢＭＤ
１４  素子形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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