(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート酸化膜を形成するステップと、前記ゲート酸化膜上に少なくとも１つ以上の金属膜を含むゲート電極を形成するステップと、前記ゲート電極を含む半導体基板全面に、前記金属膜の酸化温度より低い温度で酸化膜を形成するステップと、非活性ガス、または還元性ガスのいずれかの雰囲気下で７００℃乃至１０００℃の温度での熱処理を経て前記酸化膜を緻密化させるステップと、前記緻密化された酸化膜上に窒化物を形成するステップと、前記ゲート電極の側壁に接する前記酸化膜スペーサを形成するのと同時に、前記窒化膜をエッチバック（ｅｔｃｈｂａｃｋ）して、窒化膜スペーサを形成するステップとを含んでなり、前記酸化膜を形成するステップは、少なくともＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）をソースガスとしたプラズマ化学蒸着法により、前記ソースガスにＯ２、またはＯ３のいずれか一つを添加し、１．０Ｔｏｒｒ乃至５．０Ｔｏｒｒの圧力と３００℃乃至６００℃の温度で５０Å乃至５００Åの厚さに蒸着することを特徴とする半導体素子の製造方法。
【請求項２】
前記ゲート電極を形成するステップは、前記ゲート酸化膜上にポリシリコン膜と金属膜とを順に形成するステップと、前記金属膜とポリシリコン膜とを選択的にエッチングするステップと、前記ポリシリコン膜の側面を選択的に酸化させるステップとをさらに含んでなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
半導体基板上にゲート酸化膜を形成するステップと、前記ゲート酸化膜上にシリコン系の導電膜と金属膜の順に積層されたゲート電極を形成するステップと、前記金属膜を酸化させる温度より低い温度で前記ゲート電極を含む半導体基板全面に酸化膜を形成するステップと、前記酸化膜を全面エッチングして、前記ゲート電極の側壁上に酸化膜スペーサを形成するステップと、Ｈ２雰囲気下で酸化剤としてＨ２Ｏを利用して７００℃乃至９００℃の温度での熱処理を経て前記酸化膜スペーサに接する前記導電膜の側面を選択的に酸化させるステップと、前記導電膜の側面を選択的に酸化させるステップの後、前記酸化膜スペーサを含む半導体基板全面に低圧化学蒸着法により窒化物を蒸着するステップと、前記窒化物を全面エッチングして、前記酸化膜スペーサ上に窒化膜スペーサを形成するステップとを含んでなり、前記酸化膜を形成するステップは、少なくともＴＥＯＳをソースガスとしたプラズマ化学蒸着法により、前記ソースガスにＯ２、またはＯ３のいずれか一つを添加し、１．０Ｔｏｒｒ乃至５．０Ｔｏｒｒの圧力と３００℃乃至６００℃の温度で５０Å乃至５００Åの厚さに蒸着することを特徴とする半導体素子の製造方法。
【請求項４】
前記酸化膜を形成するステップの後、熱処理を経て前記酸化膜を緻密化させるステップをさらに含むことを特徴とする請求項３に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体素子の製造方法に関し、特にホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）信頼性及びリフレッシュ（ｒｅｆｒｅｓｈ）特性が改善された半導体素子の製造方法に関する。
【０００２】
【従来の技術】
通常、ゲート電極は、ＭＯＳトランジスタを選択するための電極であって、主に不純物がドープされたポリシリコン膜（ＰｏｌｙＳｉｌｉｃｏｎ）より形成するが、ゲート電極の比抵抗を低めるため、不純物のドープされたポリシリコン膜とタングステンシリサイド膜（ＷＳｉ２）、またはドープされたポリシリコン膜とチタニウムシリサイド膜（ＴｉＳｉ２）との積層構造に形成する。
【０００３】
しかし、ドープされたポリシリコン膜と金属シリサイド膜との積層構造にゲート電極を形成する場合、低い集積度を有する半導体素子では容易に用いられるが、高集積化された半導体素子の微細ゲート電極では低い抵抗値が得られないので、これを使用するのには問題点がある。
すなわち、タングステンシリサイド膜の比抵抗は、約１００μΩ−ｃｍの値を有するが、１Ｇｂ  ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）以上のメモリ素子では、微細線幅において高速に動作する素子を得るため、ゲート電極の抵抗をより減少させなければならない。
【０００４】
したがって、０．１３μｍ以下の微細回路線幅技術が適用される次世代半導体素子の場合、約１０μΩ−ｃｍの比抵抗値を有し、タングステンシリサイド膜、またはチタニウムシリサイド膜より導電特性に優れたタングステン（Ｗ）、チタニウム（Ｔｉ）、またはモリブデン（Ｍｏ）などの単一金属をポリシリコン膜の上部に積層してゲート電極として利用する。
【０００５】
図１及び図２は、従来の技術に係る半導体素子の製造方法を説明するための工程断面図である。
図１に示すように、半導体基板１１上にゲート酸化膜１２を形成し、ゲート酸化膜１２上にポリシリコン膜１３、タングステン膜１４及びハードマスク１５を順に蒸着する。
【０００６】
次いで、ハードマスク１５上にゲート電極を形成するためのマスク（図示せず）を形成し、マスクでハードマスク１５を先にエッチングした後、マスクを除去する。
次いで、エッチング処理されたハードマスク１５でタングステン膜１４とポリシリコン膜１３とをエッチングして、ポリシリコン膜１３とタングステン膜１４の順に積層されたゲート電極を形成する。
【０００７】
次いで、ゲート電極を形成するためのエッチング工程において、ゲート酸化膜１２の表面に発生した損傷及びエッチング残渣を除去し、ゲート酸化膜１２の信頼性を回復するために選択的にポリシリコン膜１３のみを再酸化させる再酸化工程を通して、ポリシリコン膜１３の側面に酸化膜１３Ａを形成する。
ここで、再酸化工程を実施すると、ゲート電極の隅の部分に電場が集中することを防止できる。
次いで、ゲート電極をマスクとして不純物をイオン注入して半導体基板内に低濃度の不純物領域（通常ｎＭＯＳＦＥＴの場合、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域という）１６を形成した後、ゲート電極を含む全面にスペーサ用の絶縁膜１７を蒸着する。
【０００８】
図２に示すように、スペーサ用絶縁膜１７をエッチバックして、ゲート電極の両側壁に接するスペーサ１８を形成する。この時、スペーサ１８の形成時に露出される半導体基板１１上のゲート酸化膜１２も同時にエッチングされる。
次いで、ゲート電極及びスペーサ１８をマスクとして高濃度の不純物をイオン注入して、低濃度の不純物領域１６に電気的に接続される高濃度の不純物領域（通常ソース／ドレーン領域という）１９を形成する。
【０００９】
上述した従来の技術では、再酸化工程が、例えば、８００℃以上で熱酸化工程がなされるので、再酸化工程によってタングステン膜１４の側面部分が大きく酸化されることを防止するため、ポリシリコン膜１３のみを選択的に酸化させる。
もし、タングステン膜１４が酸化された場合には、ゲート電極の形態を破壊することになり、これによってゲート電極を構成するタングステン膜１４の有効線幅が非常に減少して、ゲート電極の導電特性を確保することが困難となる。
【００１０】
しかし、上述した従来の技術では、タングステン膜１４が４００℃以上の温度では容易に酸化される特性があるため、スペーサ１８となる絶縁膜として蒸着温度が６００℃以上である低圧化学蒸着法（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＬＰＣＶＤ）による酸化物（Ｏｘｉｄｅ）を利用できない。
例えば、低圧化学蒸着法による高温酸化膜（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；ＨＴＯ）の場合、蒸着温度が７５０℃以上であり、蒸着時に利用するＮ２Ｏガスによりタングステン膜を酸化させる。
また、低圧化学蒸着法によるＬＰＴＥＯＳ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）の場合も、６００℃以上の蒸着温度でＴＥＯＳの熱分解により膜を蒸着させるが、ＴＥＯＳの熱分解時に発生する酸素によりタングステン膜を酸化させる。
【００１１】
したがって、タングステンのような金属をゲート電極として利用する半導体素子の製造において、低圧化学蒸着法を通した窒化物（Ｎｉｔｒｉｄｅ）をスペーサとして利用することによって、ゲート電極に含まれた金属の酸化を抑制している。
しかし、ゲート電極を形成するためのエッチング工程後、直ちに窒化物を蒸着する場合、ゲート電極の下側の隅にストレスが集中して、ホットキャリア寿命が減少し、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）及びリフレッシュなど、素子特性の低下をもたらす。
【００１２】
したがって、最近ではスペーサ物質として低温蒸着が可能なＰＥＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＴＥＯＳ）を利用しようとする試みがなされている（例えば、特許文献１参照）。
しかし、ＰＥＴＥＯＳの場合、膜の密度（ｄｅｎｓｉｔｙ）が低下するため、スペーサとして利用することに限界がある。
【００１３】
【特許文献１】
米国特許第６２６５２９５号明細書（ｃｏｌ．４〜ｃｏｌ．５、図２〜図３）
【００１４】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、ゲート電極に含まれる金属の酸化を防止しながら、ゲート電極の下側の隅に集中するストレスを抑制することに好適な半導体素子の製造方法を提供することにある。
また、本発明の他の目的は、ゲート酸化膜の品質が改良された半導体素子の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、半導体基板上にゲート酸化膜を形成するステップと、前記ゲート酸化膜上に少なくとも１つ以上の金属膜を含むゲート電極を形成するステップと、前記ゲート電極を含む半導体基板全面に、前記金属膜の酸化温度より低い温度で酸化膜を形成するステップと、非活性ガス、または還元性ガスのいずれかの雰囲気下で７００℃乃至１０００℃の温度での熱処理を経て前記酸化膜を緻密化させるステップと、前記緻密化された酸化膜上に窒化物を形成するステップと、前記ゲート電極の側壁に接する前記酸化膜スペーサを形成するのと同時に、前記窒化膜をエッチバック（ｅｔｃｈｂａｃｋ）して、窒化膜スペーサを形成するステップとを含んでなり、前記酸化膜を形成するステップは、少なくともＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）をソースガスとしたプラズマ化学蒸着法により、前記ソースガスにＯ２、またはＯ３のいずれか一つを添加し、１．０Ｔｏｒｒ乃至５．０Ｔｏｒｒの圧力と３００℃乃至６００℃の温度で５０Å乃至５００Åの厚さに蒸着することを特徴とする。
【００１６】
また、上記目的を達成するためになされた本発明による半導体素子の製造方法は、半導体基板上にゲート酸化膜を形成するステップと、前記ゲート酸化膜上にシリコン系の導電膜と金属膜の順に積層されたゲート電極を形成するステップと、前記金属膜を酸化させる温度より低い温度で前記ゲート電極を含む半導体基板全面に酸化膜を形成するステップと、前記酸化膜を全面エッチングして、前記ゲート電極の側壁上に酸化膜スペーサを形成するステップと、Ｈ２雰囲気下で酸化剤としてＨ２Ｏを利用して７００℃乃至９００℃の温度での熱処理を経て前記酸化膜スペーサに接する前記導電膜の側面を選択的に酸化させるステップと、前記導電膜の側面を選択的に酸化させるステップの後、前記酸化膜スペーサを含む半導体基板全面に低圧化学蒸着法により窒化物を蒸着するステップと、前記窒化物を全面エッチングして、前記酸化膜スペーサ上に窒化膜スペーサを形成するステップとを含んでなり、前記酸化膜を形成するステップは、少なくともＴＥＯＳをソースガスとしたプラズマ化学蒸着法により、前記ソースガスにＯ２、またはＯ３のいずれか一つを添加し、１．０Ｔｏｒｒ乃至５．０Ｔｏｒｒの圧力と３００℃乃至６００℃の温度で５０Å乃至５００Åの厚さに蒸着することを特徴とする。
【００１７】
【発明の実施の形態】
次に、本発明に係る半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
図３乃至図６は、本発明の第１の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【００１８】
図３に示すように、半導体基板２１上にゲート酸化膜２２を形成し、ゲート酸化膜２２上にポリシリコン膜２３と、タングステン膜２４及びハードマスク２５を順に蒸着する。
ここで、ハードマスク２５には窒化物を利用する。
【００１９】
次いで、ハードマスク２５上にゲート電極を形成するための感光膜マスク（図示せず）を形成し、感光膜マスクでハードマスク２５を先にエッチングした後、感光膜マスクを除去する。次いで、エッチング処理されたハードマスク２５でタングステン膜２４とポリシリコン膜２３をエッチングして、ポリシリコン膜２３とタングステン膜２４の順に積層されたゲート電極を形成する。
【００２０】
次いで、ゲート電極を形成するためのエッチング工程において、ゲート酸化膜２２の表面に発生した損傷及びエッチング残渣を除去し、ゲート酸化膜２２の信頼性を回復するため、選択的にポリシリコン膜２３のみを再酸化させる再酸化工程を通して、ポリシリコン膜２３の側面に酸化膜２３Ａを形成させる。
この場合、再酸化工程は、公知の再酸化工程の条件、例えば８００℃以上で熱酸化工程を利用する。
上述した再酸化工程を実施すると、ゲート電極の隅の部分に電場が集中することを防止できる。
【００２１】
次いで、ゲート電極をイオン注入マスクにして低濃度の不純物をイオン注入して、半導体基板２１内に低濃度の不純物領域（通常、ｎＭＯＳＦＥＴの場合、ＬＤＤ領域という）２６を形成した後、ゲート電極を含む全面にスペーサ用の絶縁膜としてプラズマ化学蒸着法（ＰＥＣＶＤ）を通してＴＥＯＳ（以下、ＰＥＴＥＯＳという）２７を蒸着する。
この場合、ＰＥＴＥＯＳ２７は、プラズマ（ｐｌａｓｍａ）エネルギーによりソースガスであるＴＥＯＳを熱分解させて蒸着した酸化物であって、４００℃以下の低温で蒸着できるものとして知られている。したがって、ゲート電極として利用されたタングステン膜２４がＰＥＴＥＯＳ２７を蒸着する時に酸化されない。
【００２２】
一方、ＰＥＴＥＯＳ２７も蒸着する際に熱分解により酸素が発生すると報告されたことがあるが、蒸着温度が顕著に低いため、酸素によるタングステン膜２４の酸化現象が発生しない。
上述したＰＥＴＥＯＳ２７を蒸着する時の条件は、ソースガスはＯ２、またはＯ３のいずれか一つとＴＥＯＳを利用し、蒸着圧力は、１．０Ｔｏｒｒ〜５．０Ｔｏｒｒの範囲で可能であるが、３．０Ｔｏｒｒが好ましく、５０Å乃至５００Åの厚さで蒸着可能であるが、スペーサとして利用するための厚さは、２００Å乃至３００Åが好ましい。そして、蒸着温度は、３００℃乃至６００℃の範囲で可能であるが、４００℃が膜特性及びタングステン膜の酸化を抑制できる最適の温度である。
【００２３】
図４に示すように、ＰＥＴＥＯＳ２７の膜質を緻密化するため、酸素を含まない雰囲気ガス、例えば、非活性ガス雰囲気（窒素、またはアルゴン）、または還元ガス雰囲気（水素、またはアンモニア）下で７００℃乃至１０００℃の温度で熱処理を実施する。
このように高温熱処理を実施すると、ＰＥＴＥＯＳ２７は絶縁膜として使用可能な密度、すなわち、初期蒸着時に絶縁膜として適用し難い低密度の特性を有するＰＥＴＥＯＳ２７は、初期蒸着密度より緻密した密度を有する高密度ＰＥＴＥＯＳ２８に改質される。これは、図４に示すように、高温熱処理後に初期蒸着ＰＥＴＥＯＳ２７が硬化（ｈａｒｄｅｎｉｎｇ）されることにより、たとえ厚さは薄くなっても膜の密度が増大する。
【００２４】
したがって、熱処理温度と時間を適切に調節すると、後続スペーサ形成のための窒化物をエッチバックする時、高密度ＰＥＴＥＯＳ２８がエッチングされる量（エッチング率）を調節できる。
一方、初期ＰＥＴＥＯＳ２７の熱処理の際、タングステンが酸化される可能性が存在するが、熱処理時に雰囲気ガスとして非活性ガス、または還元性ガスを利用するので、酸化現象は発生しないし、しかもＰＥＴＥＯＳ２７が硬化されることによって、熱処理雰囲気ガスの侵入を抑制することになる。もし、タングステン酸化が発生する場合には、その酸化要因がＰＥＴＥＯＳ２７によるものではなく、熱処理雰囲気ガスによるものである可能性が大きいため、熱処理条件を適切に調節することが好ましい。
【００２５】
図５に示すように、高密度のＰＥＴＥＯＳ２８上に低圧化学蒸着法（ＬＰＣＶＤ）により窒化物２９を蒸着する。この時、高密度のＰＥＴＥＯＳ２８に窒化物２９を蒸着する際、ゲート電極の下側の隅と半導体基板２１の表面にストレスが集中することを防止するバッファ層の役割をする。
一方、窒化物２９蒸着の際、６５０℃乃至７５０℃の温度で、ゲート電極（またはワードライン）間の間隔及び高密度のＰＥＴＥＯＳ２８の厚さを考慮して、１００Å乃至３００Åの厚さに蒸着することが好ましい。
【００２６】
図６に示すように、窒化物２９をエッチバックして、ゲート電極の両側壁に接する窒化物スペーサ３０を形成する。
この場合、高密度ＰＥＴＥＯＳ２８も同時にエッチングされて、高密度ＰＥＴＥＯＳ２８からなるＰＥＴＥＯＳ−スペーサ３１が形成される。結果として、ゲート電極に接するＰＥＴＥＯＳ−スペーサ３１とＰＥＴＥＯＳ−スペーサ３１を取り囲む窒化物スペーサ３０の二重スペーサが形成される。
後続工程として、ゲート電極と二重スペーサとをイオン注入マスクとして、高濃度の不純物をイオン注入して低濃度の不純物領域２７に電気的に接続される高濃度の不純物領域であるソース／ドレーン領域３２を形成する。
【００２７】
【表１】
0004057904.tif 000002
表１は、８５０℃の窒素雰囲気下で３０分熱処理した低圧化学蒸着法によるＴＥＯＳのＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）ケミカルにおける損失を、高温酸化膜及び熱処理を実施しないＬＰＴＥＯＳと比較したものであって、熱処理により薄膜の特性が改良されていることが分かる。
ＰＥＴＥＯＳの場合も熱処理温度及び時間を調節することによって、薄膜の特性を改良できる。
【００２８】
図７乃至図１１は、本発明の第２の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
図７に示すように、半導体基板４１上にゲート酸化膜４２を形成し、ゲート酸化膜４２上にポリシリコン膜４３、タングステン膜４４及びハードマスク４５を順に蒸着する。ここで、ハードマスク４５には窒化物を利用する。
【００２９】
次いで、ハードマスク４５上にゲート電極を形成するためのマスク（図示せず）を形成し、マスクでハードマスク４５を先にエッチングした後、マスクを除去する。次いで、エッチング処理されたハードマスク４５でタングステン膜４４とポリシリコン膜４３をエッチングして、ポリシリコン膜４３とタングステン膜４４の順に積層されたゲート電極を形成する。
次いで、ゲート電極を含む全面にスペーサ用の絶縁膜として低密度のＰＥＴＥＯＳ４７を蒸着する。
【００３０】
この場合、ＰＥＴＥＯＳ４７は、プラズマエネルギーによりソースガスであるＴＥＯＳを熱分解させて蒸着した酸化物であって、４００℃以下の低温で蒸着できるものと知られている。したがって、ゲート電極として利用されたタングステン膜４４がＰＥＴＥＯＳ４７の蒸着時に酸化されない。
上述したように、ＰＥＴＥＯＳ４７の蒸着条件は、ソースガスはＯ２、またはＯ３のいずれか一つとＴＥＯＳを利用し、蒸着圧力は、１．０Ｔｏｒｒ〜５．０Ｔｏｒｒの範囲で可能であるが、３．０Ｔｏｒｒが好ましく、５０Å乃至５００Åの厚さに蒸着可能であるが、スペーサとして利用するための厚さは、２００Å乃至３００Åが好ましい。そして、蒸着温度は、３００℃乃至６００℃の範囲で可能であるが、４００℃が膜特性及びタングステン膜の酸化を抑制できる最適の温度である。
【００３１】
図８に示すように、ＰＥＴＥＯＳ４７をエッチバックしてゲート電極の両側壁に接するＰＥＴＥＯＳ−スペーサ４８を形成する。この時、ＰＥＴＥＯＳ４７のエッチング時に露出されるゲート酸化膜４２も同時にエッチングされる。
【００３２】
図９に示すように、ゲート電極を形成するためのエッチング工程において、ゲート酸化膜４２の表面に発生した損傷及びエッチング残渣を除去し、ゲート酸化膜４２の信頼性を回復するために選択的にポリシリコン膜４３のみを再酸化させる再酸化工程を通して、ポリシリコン膜４３の側面に酸化膜４３Ａを形成させる。
再酸化工程は、Ｈ２雰囲気下で酸化剤としてＨ２Ｏを利用して行なわれるが、雰囲気ガスのＨ２と酸化剤のＨ２Ｏが容易にＰＥＴＥＯＳ−スペーサ４８を侵入してポリシリコン膜４３のみの選択酸化が可能であり、雰囲気ガスのＨ２ガスにより還元雰囲気が維持されるので、タングステン膜４４の酸化が抑制される。
【００３３】
そして、再酸化工程を７００℃乃至９００℃の高温で実施するが、このように高温で再酸化工程を実施すると、ＰＥＴＥＯＳ−スペーサ４８の膜質が緻密化される効果が得られる。すなわち、プラズマ蒸着法によるＴＥＯＳは、７５０℃以上で熱処理する場合、膜質が緻密化され、８００℃以上で熱処理する場合、低圧化学蒸着法による高温酸化膜（ＨＴＯ）に近い膜質が得られる。
上述した再酸化工程を通して、ＰＥＴＥＯＳ−スペーサ４８は絶縁膜としての特性改善がなされる。
【００３４】
図１０に示すように、再酸化工程後に結果物の全面に低圧化学蒸着法（ＬＰＣＶＤ）により窒化物４９を蒸着する。この時、ＰＥＴＥＯＳ−スペーサ４８に窒化物４９を蒸着する時、ゲート電極下側の隅と半導体基板４１の表面にストレスが集中することを防止するバッファ層の役割をする。
一方、窒化物４９の蒸着時、６５０℃乃至７５０℃の温度で、ゲート電極（またはワードライン）間の間隔及びＰＥＴＥＯＳ−スペーサ４８の厚さを考慮して、１００Å乃至３００Åの厚さに蒸着することが好ましい。
【００３５】
図１１に示すように、窒化物４９をエッチバックして、ゲート電極の両側壁に接するＰＥＴＥＯＳ−スペーサ４８を取り囲む窒化物スペーサ５０を形成する。
結果として、ＰＥＴＥＯＳ−スペーサ４８と窒化物スペーサ５０とからなる二重スペーサが形成される。
後続工程において、ゲート電極と二重スペーサとをイオン注入マスクにして、高濃度の不純物をイオン注入して、低濃度の不純物領域４６に電気的に接続される高濃度の不純物領域であるソース／ドレーン領域５１を形成する。
【００３６】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３７】
【発明の効果】
上述したようになされる本発明による半導体素子の製造方法は、金属が含まれたゲート電極のスペーサに、プラズマ化学蒸着法によるＰＥＴＥＯＳを利用することによって、ゲート電極内の金属膜の酸化を防止できる効果がある。
また、窒化物の蒸着前にＰＥＴＥＯＳを形成することによって、窒化物の蒸着によるストレスを低減させてホットキャリア寿命を増加させ、ＧＩＤＬを減少させ、リフレッシュ特性を改善させることのできる効果がある。
【図面の簡単な説明】
【図１】従来の技術に係る半導体素子の製造方法を説明するための工程断面図である。
【図２】従来の技術に係る半導体素子の製造方法を説明するための工程断面図である。
【図３】本発明の第１の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図４】本発明の第１の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図５】本発明の第１の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図６】本発明の第１の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図７】本発明の第２の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図８】本発明の第２の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図９】本発明の第２の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図１０】本発明の第２の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図１１】本発明の第２の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【符号の説明】
２１、４１      半導体基板
２２、４２      ゲート酸化膜
２３、４３      ポリシリコン膜
２３Ａ、４３Ａ    酸化膜
２４、４４      タングステン膜
２５、４５      ハードマスク
２６、４６      低濃度の不純物領域
２７、４７      ＰＥＴＥＯＳ
２８        高密度のＰＥＴＥＯＳ
２９、４９      窒化物
３０、５０      窒化物スペーサ
３１、４８      ＰＥＴＥＯＳ−スペーサ
【図１】
0004057904.tif 000003
【図２】
0004057904.tif 000004
【図３】
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【図４】
0004057904.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004057904.tif 000011
【図１０】
0004057904.tif 000012
【図１１】
0004057904.tif 000013