(57)【特許請求の範囲】
【請求項１】
第１及び第２の入力信号並びに第１のテストモード信号を受け、前記第１の入力信号をバッファリング処理して内部信号を出力する第１の入出力バッファセルを有する半導体装置であって、
前記第１の入出力バッファセルは、
前記第１の入力信号を受け、前記第１の入力信号を所定の遅延時間遅延させて第１の遅延入力信号を出力する遅延手段と、
前記第１のテストモード信号に基づき、前記第１の遅延入力信号及び前記第２の入力信号のうち一方の信号を第１の選択信号として出力する第１の入力信号選択手段と、
前記第１の選択信号に基づき動作制御され、前記第１の入力信号をバッファリング処理して前記内部信号を出力する内部信号出力手段とを備える、
半導体装置。
【請求項２】
前記第２の入力信号に基づき動作制御され、前記内部信号をバッファリング処理して出力信号を外部に出力する第２の入出力バッファセルをさらに備える、
請求項１記載の半導体装置。
【請求項３】
前記内部信号に対して所定の信号処理を施して信号処理済み信号を出力する内部信号処理回路と、
第２のテストモード信号を受け、該第２のテストモード信号に基づき、前記信号処理済み信号の前記第１及び第２の入出力バッファセルへの出力の有効／無効を制御する信号制御手段とをさらに備える、
請求項２記載の半導体装置。
【請求項４】
前記内部信号に対して所定の信号処理を施して信号処理済み信号を出力する内部信号処理回路と、
第２のテストモード信号を受け、該第２のテストモード信号に基づき、前記信号処理済み信号及び前記内部信号のうち一方の信号を第２の選択信号として出力する第２の信号選択手段と、
前記第２の入力信号に基づき動作制御され、前記第２の選択信号をバッファリング処理して出力信号を外部に出力する第２の入出力バッファセルとをさらに備える、
請求項１記載の半導体装置。
【請求項５】
前記遅延手段は、
複数のインバータを直列に接続してなるインバータチェーンを備え、前記複数のインバータのうち初段のインバータの入力部に前記第１の入力信号を受け、
前記複数のインバータそれぞれの信号伝搬遅延時間を制御するインバータ遅延時間制御手段と、
前記複数のインバータの出力のうち一の出力に関連した信号を前記第１の遅延入力信号として選択的に出力するセレクタとを備える、
請求項１記載の半導体装置。
【請求項６】
前記複数のインバータの最終段のインバータの出力が前記初段のインバータの入力に接続されることにより、前記複数のインバータはループ接続され、前記複数のインバータは３以上の奇数個のインバータを含み、
前記インバータ遅延時間制御手段は、
ループ接続された前記３以上の奇数個のインバータを発振させて得られる発振信号の所定期間内の発振回数と基準発振回数とを比較して、その比較結果を出力する信号比較手段と、
前記比較結果に基づき前記信号伝搬遅延時間を決定し、前記信号伝搬遅延時間を指示する制御信号を前記複数のインバータに与える制御信号出力手段とを含む、
請求項５記載の半導体装置。
【請求項７】
前記複数のインバータの信号伝搬遅延時間の総計は、前記第１の入力信号の周期と同じ時間に設定される、
請求項６記載の半導体装置。
【請求項８】
第１及び第２の入力端子と、前記第２の入力端子より得られる信号に基づき動作制御され、前記第１の入力端子より得られる信号をバッファリング処理して内部信号を出力する入出力バッファセルとを少なくとも有する半導体装置の試験用の試験ボードであって、
前記試験ボードは、
第１の信号伝搬遅延時間で自身を伝搬する信号を遅延させる第１の遅延手段と、
前記第１の信号伝搬遅延時間とは異なる第２の信号伝搬遅延時間で自身を伝搬する信号を遅延させる第２の遅延手段と、
第１のテスト信号を受け、第１のテストモード時に、前記第１のテスト信号を前記第１の遅延手段を介して前記半導体装置の前記第１の入力端子に付与する第１の信号伝送線路を形成するとともに、前記第１のテスト信号を第２の遅延手段を介して前記半導体装置の前記第２の入力端子に付与する第２の信号伝送線路を形成する信号伝送線路形成手段とを備える、
試験ボード。
【請求項９】
前記第２の信号伝搬遅延時間は前記第１の信号伝搬遅延時間よりも長く設定され、
第３の信号伝搬遅延時間で自身を伝搬する信号を遅延させる第３の遅延手段と、
前記第３の信号伝搬遅延時間より短い第４の信号伝搬遅延時間で自身を伝搬する信号を遅延させる第４の遅延手段とをさらに備え、
前記信号伝送線路形成手段は、
第２のテスト信号をさらに受け、第２のテストモード時に、前記第２のテスト信号を前記第３の遅延手段を介して前記半導体装置の前記第１の入力端子に付与する第３の信号伝送線路を形成するとともに、前記第２のテスト信号を前記第４の遅延手段を介して前記半導体装置の前記第２の入力端子に付与する第４の信号伝送線路を形成する、
請求項８記載の試験ボード。
【請求項１０】
前記半導体装置は、所定の条件設定時に前記第１の入力端子より得られる信号を論理的な信号処理を施すことなく出力可能な出力端子をさらに有し、
前記試験用ボートは、
第３の信号伝搬遅延時間で自身を伝搬する信号を遅延させる第３の遅延手段と、
所定の許容出力時間で自身を伝搬する信号を遅延させる許容出力時間遅延手段とをさらに備え、
前記信号伝送線路形成手段は、
第２のテスト信号をさらに受け、
出力時間テスト用第１のモード時に、前記第２のテスト信号を前記第３の遅延手段及び前記許容出力時間遅延手段を介して得られる信号を第１の比較信号として外部に出力可能な第１の出力時間テスト用信号伝送線路を形成し、
出力時間テスト用第２のモード時に、前記第１及び第２のテスト信号を前記第１及び第３の遅延手段を介して前記第１及び第２の入力端子にそれぞれ接続する第２及び第３の出力時間テスト用信号伝送線路を形成するとともに、前記出力端子より得られる信号を第２の比較信号として外部に出力可能な第４の出力時間テスト用信号伝送線路を形成する、
請求項８記載の試験ボード。
【請求項１１】
前記信号伝送線路形成手段は、
前記第１のテストモード時に、前記第１の入力端子を第１の終端抵抗を介して終端するとともに、前記第２の入力端子を第２の終端抵抗を介して終端する、
請求項８記載の試験ボード。
【請求項１２】
前記第２の入力端子は第１及び第２の差動入力端子を含み、前記半導体装置は前記第１及び第２の差動入力端子より得られる信号に基づき動作制御され、
前記信号伝送線路形成手段は、
前記第１のテストモード時に、前記第１のテスト信号を前記第２の遅延手段を介して前記半導体装置の前記第２の入力端子の前記第１の差動入力端子に接続するとともに、前記第２の差動入力端子に固定電圧を付与する、
請求項８記載の試験ボード。
【請求項１３】
前記信号伝送線路形成手段は、
前記第１のテストモード時に、前記第１の入力端子を第１の終端抵抗を介して終端するとともに、前記第１，第２の差動入力端子間を抵抗素子で接続する、
請求項１２記載の試験ボード。
【請求項１４】
前記第１及び第２の信号伝送線路は、電磁リレー、ＭＯＳトランジスタあるいはパワースプリッタを用いて前記第１のテスト信号からの伝送線路を２つに分岐させることにより形成される、
請求項８ないし請求項１３のうちいずれか１項に記載の試験ボード。
【請求項１５】
前記第１及び第２の遅延手段は、長さによって遅延時間が決定する同軸ケーブル、あるいは所定の設定操作によって遅延時間が設定可能なアクティブ遅延素子を用いて形成される、
請求項８ないし請求項１３のうちいずれか１項に記載の試験ボード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置（以下、「ＬＳＩ」と略す場合あり）の高精度なタイミング検証試験を実施可能にするための内部の入出力（Ｉ／Ｏ）バッファの回路構成等に関するものである。
【０００２】
【従来の技術】
図２３に半導体試験装置（以下、「ＬＳＩテスタ」と略す場合あり）を用いた従来のＬＳＩの試験実施時の構成を示す。
【０００３】
ＬＳＩテスタ５００はテスタ本体５０４とテストヘッド５０６とから構成され、テスタ本体５０４は、ＬＳＩ試験条件として必要なタイミング信号を発生するタイミングジェネレータ５０１、立ち上がり，立ち下がりのタイミング等の波形を決定する波形フォーマッタ５０２、及びデバイス駆動用電源、デバイスのＤＣ測定部等を有する電源・ＤＣ測定ユニット５０３を有している。テストヘッド５０６は、テスタ本体５０４からのケーブル５０７を介して得られる制御信号に基づき被試験ＬＳＩ５０５との間で信号の授受を直接行う。
【０００４】
被試験ＬＳＩ５０５の試験時には、テストヘッド５０６内に格納されているピンエレクトロニクスのテスタドライバ５０９からテスト信号が発生され、そのテスト信号はポゴピン５１０、ＤＵＴボード５１１の配線５１２、ソケット５１３の電極５１４及びＬＳＩパッケージ５１５の配線５１６を介して被試験ＬＳＩ５０５に印加される。逆にＬＳＩ５０５の動作後の反応信号は同様の経路を介してＬＳＩテスタ５００のテスタコンパレータ５１７に伝達され、テスタコンパレータ５１７によって期待値ＥＸＰとの比較が行われることによりＬＳＩ５０５が設計通りに動作しているかどうかをＬＳＩテスタ５００が判定する。
【０００５】
【発明が解決しようとする課題】
上記のようにＬＳＩテスタ５００を用いてＬＳＩ５０５の試験を実施する場合、昨今、試験項目の一つであるタイミング検証試験の際に以下に述べる問題が発生してきた。ＬＳＩ５０５の動作が高速化するにつれ、ＬＳＩ５０５のインターフェースは数百ＭＨｚ級のクロックでの動作要求がなされ、ＬＳＩ５０５の製品スペックであるセットアップやホールドタイミング値等が非常に小さくなるため、ＬＳＩテスタ５００を用いて、厳しいタイミング条件でのタイミング検証試験を正確に行うことが困難になってきている。
【０００６】
具体例を説明するために、従来のＩ／Ｏバッファセル５２０の構成を示した図２４と、タイミング検証試験時のデータ端子５２１とクロック端子５２２のタイミング関係を示した図２５とを用いる。
【０００７】
図２４に示すように、クロック端子５２２より得られるクロックＣＬＫがクロック入力部６１１を介してドライバ５２４及びレシーバ５２５の制御入力に付与される。ドライバ５２４及びレシーバ５２５はクロックＣＬＫによって動作制御される。
【０００８】
また、データ端子５２１より得られるデータＤＡＴＡはデータ入出力部６１２を介してレシーバ５２５に一方入力に与えられ、基準電圧入力部６０７を介して基準電圧ＶREFがレシーバ５２５の他方入力に与えられる。レシーバ５２５はデータＤＡＴＡと基準電圧ＶREFとを比較して、その比較結果に基づきバッファリング処理して得られる内部信号を信号出力部６１０を介して内部ロジック５２３に出力する。
【０００９】
また、内部ロジック５２３からの出力は信号入力部６０９を介してドライバ５２４への入力として取り込み、ドライバ５２４の出力がデータ入出力部６１２を介してデータ端子５２１に出力される。
【００１０】
例えば、被試験ＬＳＩ５０５に搭載されたＩ／Ｏバッファセル５２０のクロックＣＬＫに対するデータＤＡＴＡのセットアップタイミングの製品規格を仮に０．２ｎｓとして、セットアップタイム０．２ｎｓのタイミング条件を被試験ＬＳＩ５０５内のＩ／Ｏバッファセル５２０が満足するか否かのタイミング検証試験をＬＳＩテスタ５００を用いて行う場合を考える。
【００１１】
図２５のデータＤＡＴＡの波形がＬ１で、クロックＣＬＫの波形がＬ３の場合のセットアップタイムＴＳ０のタイミング検証試験を行う場合でも、実際にはデータＤＡＴＡとクロックＣＬＫそれぞれにスキューαが生じるため、データＤＡＴＡの位相が波形Ｌ２のように早くなり、クロックＣＬＫの位相が波形Ｌ４のように遅くなると、当初設定したセットアップタイムＴＳ１よりかなり大きいセットアップタイムＴＳ２でタイミング検証試験を行ってしまうことになる。
【００１２】
具体的には、ＬＳＩテスタ５００が発生する信号のタイミングスキューによる信号伝搬時間のばらつきが±０．１５ｎｓ、ＤＵＴボード５１１の配線５１２やソケット５１３の電極５１４の長さによる信号伝搬時間のばらつきが±０．０５ｎｓ、パッケージ５１５の配線５１６の長さによる信号伝搬時間のばらつきが±０．１ｎｓとすると、クロックＣＬＫとデータＤＡＴＡとの信号の位相差は最大０．６ｎｓとなる。
【００１３】
したがって、クロックＣＬＫがデータＤＡＴＡより０．６ｎｓの位相遅れがある場合でも、製品規格のセットアップである０．２ｎｓを確実に保証するためにはテスタプログラム値を−０．４ｎｓ（クロックＣＬＫの位相をデータＤＡＴＡより０．４ｎｓを早める）としなければならない。なぜならば、テストプログラム値ｔｐを−０．４ｎｓより大きな値に設定にすると、クロックＣＬＫがデータＤＡＴＡより０．６ｎｓの位相遅れがある場合に、０．２より大きい（ｔｐ＋０．６）セットアップタイムでタイミング検証試験が行われることになり、セットアップタイム０．２ｎｓを満足しない被試験ＬＳＩ５０５を誤って良と判定してしまう危険性があるからである。
【００１４】
しかしながら、テストプログラム値ｔｐを−０．４ｎｓに設定したところで、ＬＳＩテスタ５００のタイミングスキューは存在するため、実際にＬＳＩ５０５に印加されるタイミングが最悪の場合（データＤＡＴＡがクロックＣＬＫより０．６ｎＳ位相が遅れる場合）、−１．０ｎｓをとりうる可能性がある。
【００１５】
上記最悪のタイミングがＬＳＩ５０５に印加された場合には、本来なら良と判定されるべき被試験ＬＳＩ５０５の大半が不良と判定されることになり、ＬＳＩ５０５の歩留りの極端な低下を招く事態となる。
【００１６】
この発明は上記問題点を解決するためになされたもので、テスタのタイミングスキューに依存しない高精度なタイミング検証試験が実現可能な半導体装置及びその試験（ＤＵＴ）ボードを得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明にかかる請求項１記載の半導体装置は、第１及び第２の入力信号並びに第１のテストモード信号を受け、前記第１の入力信号をバッファリング処理して内部信号を出力する第１の入出力バッファセルを有しており、前記第１の入出力バッファセルは、前記第１の入力信号を受け、前記第１の入力信号を所定の遅延時間遅延させて第１の遅延入力信号を出力する遅延手段と、前記第１のテストモード信号に基づき、前記第１の遅延入力信号及び前記第２の入力信号のうち一方の信号を第１の選択信号として出力する第１の入力信号選択手段と、前記第１の選択信号に基づき動作制御され、前記第１の入力信号をバッファリング処理して前記内部信号を出力する内部信号出力手段とを備えている。
【００１８】
また、請求項２記載の半導体装置は、前記第２の入力信号に基づき動作制御され、前記内部信号をバッファリング処理して出力信号を外部に出力する第２の入出力バッファセルをさらに備えている。
【００１９】
また、請求項３記載の半導体装置は、前記内部信号に対して所定の信号処理を施して信号処理済み信号を出力する内部信号処理回路と、第２のテストモード信号を受け、該第２のテストモード信号に基づき、前記信号処理済み信号の前記第１及び第２の入出力バッファセルへの出力の有効／無効を制御する信号制御手段とをさらに備えている。
【００２０】
また、請求項４記載の半導体装置は、前記内部信号に対して所定の信号処理を施して信号処理済み信号を出力する内部信号処理回路と、第２のテストモード信号を受け、該第２のテストモード信号に基づき、前記信号処理済み信号及び前記内部信号のうち一方の信号を第２の選択信号として出力する第２の信号選択手段と、前記第２の入力信号に基づき動作制御され、前記第２の選択信号をバッファリング処理して出力信号を外部に出力する第２の入出力バッファセルとをさらに備えている。
【００２１】
また、請求項５記載の半導体装置において、前記遅延手段は、複数のインバータを直列に接続してなるインバータチェーンを備え、前記複数のインバータのうち初段のインバータの入力部に前記第１の入力信号を受け、前記複数のインバータそれぞれの信号伝搬遅延時間を制御するインバータ遅延時間制御手段と、前記複数のインバータの出力のうち一の出力に関連した信号を前記第１の遅延入力信号として選択的に出力するセレクタとを備えている。
【００２２】
また、請求項６記載の半導体装置において、前記複数のインバータの最終段のインバータの出力が前記初段のインバータの入力に接続されることにより、前記複数のインバータはループ接続され、前記複数のインバータは３以上の奇数個のインバータを含み、前記インバータ遅延時間制御手段は、ループ接続された前記３以上の奇数個のインバータを発振させて得られる発振信号の所定期間内の発振回数と基準発振回数とを比較して、その比較結果を出力する信号比較手段と、前記比較結果に基づき前記信号伝搬遅延時間を決定し、前記信号伝搬遅延時間を指示する制御信号を前記複数のインバータに与える制御信号出力手段とを含んでいる。
【００２３】
また、請求項７記載の半導体装置は、前記複数のインバータの信号伝搬遅延時間の総計は、前記第１の入力信号の周期と同じ時間に設定されている。
【００２４】
この発明にかかる請求項８記載の試験ボードは、第１及び第２の入力端子と、前記第２の入力端子より得られる信号に基づき動作制御され、前記第１の入力端子より得られる信号をバッファリング処理して内部信号を出力する入出力バッファセルとを少なくとも有する半導体装置の試験用のボードであって、第１の信号伝搬遅延時間で自身を伝搬する信号を遅延させる第１の遅延手段と、前記第１の信号伝搬遅延時間とは異なる第２の信号伝搬遅延時間で自身を伝搬する信号を遅延させる第２の遅延手段と、第１のテスト信号を受け、第１のテストモード時に、前記第１のテスト信号を前記第１の遅延手段を介して前記半導体装置の前記第１の入力端子に付与する第１の信号伝送線路を形成するとともに、前記第１のテスト信号を第２の遅延手段を介して前記半導体装置の前記第２の入力端子に付与する第２の信号伝送線路を形成する信号伝送線路形成手段とを備えている。
【００２５】
また、請求項９記載の試験ボードにおいて、前記第２の信号伝搬遅延時間は前記第１の信号伝搬遅延時間よりも長く設定され、第３の信号伝搬遅延時間で自身を伝搬する信号を遅延させる第３の遅延手段と、前記第３の信号伝搬遅延時間より短い第４の信号伝搬遅延時間で自身を伝搬する信号を遅延させる第４の遅延手段とをさらに備え、前記信号伝送線路形成手段は、第２のテスト信号をさらに受け、第２のテストモード時に、前記第２のテスト信号を前記第３の遅延手段を介して前記半導体装置の前記第１の入力端子に付与する第３の信号伝送線路を形成するとともに、前記第２のテスト信号を前記第４の遅延手段を介して前記半導体装置の前記第２の入力端子に付与する第４の信号伝送線路を形成している。
【００２６】
また、請求項１０記載の試験ボードにおいて、試験対象となる前記半導体装置は、所定の条件設定時に前記第１の入力端子より得られる信号を論理的な信号処理を施すことなく出力可能な出力端子をさらに有し、前記試験用ボートは、第３の信号伝搬遅延時間で自身を伝搬する信号を遅延させる第３の遅延手段と、所定の許容出力時間で自身を伝搬する信号を遅延させる許容出力時間遅延手段とをさらに備え、前記信号伝送線路形成手段は、第２のテスト信号をさらに受け、出力時間テスト用第１のモード時に、前記第２のテスト信号を前記第３の遅延手段及び前記許容出力時間遅延手段を介して得られる信号を第１の比較信号として外部に出力可能な第１の出力時間テスト用信号伝送線路を形成し、出力時間テスト用第２のモード時に、前記第１及び第２のテスト信号を前記第１及び第３の遅延手段を介して前記第１及び第２の入力端子にそれぞれ接続する第２及び第３の出力時間テスト用信号伝送線路を形成するとともに、前記出力端子より得られる信号を第２の比較信号として外部に出力可能な第４の出力時間テスト用信号伝送線路を形成している。
【００２７】
また、請求項１１記載の試験ボードにおいて、前記信号伝送線路形成手段は、前記第１のテストモード時に、前記第１の入力端子を第１の終端抵抗を介して終端するとともに、前記第２の入力端子を第２の終端抵抗を介して終端している。
【００２８】
また、請求項１２記載の試験ボードにおいて、前記第２の入力端子は第１及び第２の差動入力端子を含み、前記半導体装置は前記第１及び第２の差動入力端子より得られる信号に基づき動作制御され、前記信号伝送線路形成手段は、前記第１のテストモード時に、前記第１のテスト信号を前記第２の遅延手段を介して前記半導体装置の前記第２の入力端子の前記第１の差動入力端子に接続するとともに、前記第２の差動入力端子に固定電圧を付与している。
【００２９】
また、請求項１３記載の試験ボードにおいて、前記信号伝送線路形成手段は、前記第１のテストモード時に、前記第１の入力端子を第１の終端抵抗を介して終端するとともに、前記第１，第２の差動入力端子間を抵抗素子で接続している。
【００３０】
また、請求項１４記載の試験ボードにおいて、前記第１及び第２の信号伝送線路は、電磁リレー、ＭＯＳトランジスタあるいはパワースプリッタを用いて前記第１のテスト信号からの伝送線路を２つに分岐させることにより形成される。
【００３１】
また、請求項１５記載の試験ボードにおいて、前記第１及び第２の遅延手段は、長さによって遅延時間が決定する同軸ケーブル、あるいは所定の設定操作によって遅延時間が設定可能なアクティブ遅延素子を用いて形成される。
【００３２】
【発明の実施の形態】
＜＜実施の形態１＞＞
図１はこの発明の実施の形態１であるＬＳＩのＩ／Ｏバッファセルの構成を示す回路図である。
【００３３】
Ｉ／Ｏバッファセル１は外部に設けられたデータ端子５、クロック端子１３及びテストモード端子１４それぞれを介して信号の授受が可能である。なお、データ端子５、クロック端子１３及びテストモード端子１４はボンディングパッドあるいはパッケージ端子として設けられる。
【００３４】
クロック端子１３より入力されるクロックＣＬＫはクロック入力部１１を介してマルチプレクサ（ＭＵＸ）３の一方入力として付与される。データ端子５より入力されるデータＤＡＴＡ１はデータ入出力部１２を介して遅延回路２に付与されるとともに、レシーバ６の一方入力に付与される。
【００３５】
遅延回路２はデータＤＡＴＡ１を所定時間遅延して遅延データＤＤＴをＭＵＸ３の他方入力に出力する。テストモード端子１４より入力されるテストモード信号ＳＴＭはＭＵＸ３の制御入力に付与される。ＭＵＸ３はテストモード信号ＳＴＭに基づきクロックＣＬＫ及び遅延データＤＤＴのうち、一方をレシーバ６及びドライバ８の制御入力に出力する。
【００３６】
レシーバ６及びドライバ８は制御入力より得られる信号に基づき動作制御され、レシーバ６は基準電圧入力部７を介して基準電圧ＶREFを他方入力に受ける。なお、基準電圧ＶREFは外部から与えても、ＬＳＩ内部で発生するようにしてもよい。そして、レシーバ６はデータＤＡＴＡ１と基準電圧ＶREFとを比較し、その比較結果に基づきバッファリング処理して内部信号（ＬＳＩの内部回路と授受する信号）を信号出力部１０から内部回路（図示せず）に出力する。
【００３７】
ドライバ８は信号入力部９を介して得られる内部信号をドライブしてその出力信号をデータ入出力部１２を介してデータ端子５からデータＤＡＴＡ１として出力する。
【００３８】
なお、遅延回路２の遅延時間Δｔ２は、ＭＵＸ３の遅延時間Δｔ３を製品のタイミング規格より差し引いた値とする。すなわち、Ｔ２３＝（Δｔ２＋Δｔ３）がセットアップタイム等の製品のタイミング規格となる。
【００３９】
上記構成の実施の形態１のＬＳＩを通常動作させる場合は、クロックＣＬＫの選択を指示するテストモード信号ＳＴＭをテストモード端子１４に付与すればよい。
【００４０】
一方、図２３で示したようにＬＳＩテスタ５００を、ＤＵＴボード５１１及びソケット５１３を用いたタイミング検証試験を実施の形態１のＬＳＩに対して行う場合は以下のようになる。
【００４１】
まず、遅延データＤＤＴの選択を指示するテストモード信号ＳＴＭを与え、この状態で所定のクロックをデータＤＡＴＡ１としてデータ端子５に与える。すると、レシーバ６の一方入力に付与される所定クロックに対して制御入力に付与される所定のクロックは正確に遅延時間Ｔ２３遅延したクロックとなる。
【００４２】
例えば、遅延時間Ｔ２３を０．２ｎｓに設定すれば、セットアップタイム０．２ｎｓのタイミング条件で正確なタイミング検証を実施の形態１のＬＳＩに対して行うことができる。
【００４３】
この際、レシーバ６の一方入力及び制御入力に付与されるそれぞれの信号は、データＤＡＴＡ１として得られた全く同一のクロックであり、ＬＳＩテスタ５００〜被試験ＬＳＩ５０５に至るまでの信号伝搬経路が同一になるため、ＬＳＩテスタ５００が発生する信号のタイミングスキュー、ＤＵＴボード５１１の配線５１２やソケット５１３の電極５１４の長さのばらつきによる信号伝搬時間のばらつき及びパッケージ５１５の配線５１６の長さばらつきによる信号伝搬時間のばらつきが実施の形態１のＬＳＩのタイミング検証時に生じることはあり得ない。
【００４４】
その結果、上記したように、データ端子５に所定のクロックを用いてタイミング検証試験を行うことにより、実施の形態１のＬＳＩに対する高精度なタイミング検証試験を行うことができる。
【００４５】
加えて、実施の形態１のＬＳＩのタイミング試験を行うＬＳＩテスタ５００等のテスト装置は高性能なものを用いることなく、実施の形態１のＬＳＩに対する高精度なタイミング検証試験を行うことができるため、テストコストを上昇させることはない。
【００４６】
なお、テストモード端子１４を設けることなく、データ端子５より得られるデータＤＡＴＡ１に基づきテストモード信号ＳＴＭを内部で発生させてテストモード入力部４に付与する構成も理論的には可能である。
【００４７】
＜＜実施の形態２＞＞
図２は実施の形態２のＬＳＩの構成を示す説明図である。同図に示すように、実施の形態２のＬＳＩはＩ／Ｏバッファセル１５及び１６から構成される。Ｉ／Ｏバッファセル１５は図１で示した実施の形態１のＩ／Ｏバッファセル１と同じ構成をしている。一方、Ｉ／Ｏバッファセル１６は図１で示した実施の形態１のＩ／Ｏバッファセル１を用いて、常にＭＵＸ３がクロックＣＬＫを選択するように設定しても、Ｉ／Ｏバッファセル１の構成から、遅延回路２、ＭＵＸ３及びテストモード入力部４を取り除いた従来構成のセルを用いてもよい。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００４８】
データ端子５より入力されるデータＤＡＴＡ１はＩ／Ｏバッファセル１５のデータ入出力部１２に付与される。また、テストモード端子１４より入力されるテストモード信号ＳＴＭはＩ／Ｏバッファセル１５のテストモード入力部４に付与される。
【００４９】
また、Ｉ／Ｏバッファセル１５の信号出力部１０はＩ／Ｏバッファセル１６の信号入力部９に直接接続される。クロックＣＬＫが入力されるクロック端子１３はＩ／Ｏバッファセル１５のクロック入力部１１及びＩ／Ｏバッファセル１６のクロック入力部１１に共通に付与される。そして、Ｉ／Ｏバッファセル１６のデータ入出力部１２よりデータＤＡＴＡ２がデータ端子１７から出力される。
【００５０】
このような構成の実施の形態２のＬＳＩは、タイミング検証試験時にＩ／Ｏバッファセル１５でフェッチしたデータＤＡＴＡ１をＩ／Ｏバッファセル１６を介してデータ端子１７からデータＤＡＴＡ２として外部に出力することにより、テスト内容を容易にモニタすることができる。
【００５１】
＜＜実施の形態３＞＞
図３は実施の形態３のＬＳＩの構成を示す説明図である。同図に示すように、実施の形態３のＬＳＩはＩ／Ｏバッファセル１５，１６、バッファ１８、ＭＵＸ１９及びランダムロジック２０から構成される。Ｉ／Ｏバッファセル１５，１６は図２で示した実施の形態２と同様な内部構成である。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００５２】
Ｉ／Ｏバッファセル１５の信号出力部１０はバッファ１８の入力に接続される。バッファ１８は出力の一方をＭＵＸ１９の一方入力に接続し、他方をランダムロジック２０に出力する。ＭＵＸ１９は他方入力にランダムロジック２０からの出力を受ける。ＭＵＸ１９は制御入力にテストモード端子２１より得られるマルチプレクサ制御信号Ｓ１９を受ける。
【００５３】
他の構成は図２で示した実施の形態２のＬＳＩと同様であるため説明を省略する。
【００５４】
このような構成の実施の形態３のＬＳＩは、通常動作時にＭＵＸ３によるクロックＣＬＫの選択を指示するテストモード信号ＳＴＭをテストモード端子１４に与え、ＭＵＸ１９によるランダムロジック２０の出力の選択を指示するマルチプレクサ制御信号Ｓ１９をテストモード端子２１に与えることにより、ランダムロジック２０はＩ／Ｏバッファセル１５の信号出力部１０から得られる信号に基づき演算処理を行いその処理結果をＩ／Ｏバッファセル１６の信号入力部９に出力することができる。
【００５５】
一方、テスト動作時にＭＵＸ３による遅延データＤＤＴの選択を指示するテストモード信号ＳＴＭをテストモード端子１４に与え、ＭＵＸ１９によるバッファ１８の出力の選択を指示するマルチプレクサ制御信号Ｓ１９をテストモード端子２１に与えることにより、Ｉ／Ｏバッファセル１５でフェッチしたデータＤＡＴＡ１をＩ／Ｏバッファセル１６を介してデータ端子１７からデータＤＡＴＡ２として外部に容易に出力することができる。
【００５６】
実施の形態３のＬＳＩは、通常動作時にはランダムロジック２０の演算処理結果の出力用に設けられたデータ端子１７を、テスト動作時にＩ／Ｏバッファセル１５にフェッチされたデータＤＡＴＡ１の出力用に用いることにより、外部端子数の有効を利用を図ることができる。
【００５７】
なお、テストモード端子２１を設けることなく、テストモード端子１４より得られるテストモード信号ＳＴＭに基づきマルチプレクサ制御信号Ｓ１９を内部で生成してＭＵＸ１９の制御入力に与えるように構成してもよい。
【００５８】
＜＜実施の形態４＞＞
＜第１の構成＞
図４及び図５は実施の形態４のＬＳＩにおける遅延回路の第１の構成の内部構成を示す回路図である。
【００５９】
図４及び図５に示すように、遅延回路２の入力部２Ａはトランスファゲート６４を介してインバータチェーン３３の初段のインバータ３４に入力されるとともに、インバータ２７に入力される。
【００６０】
インバータチェーン３３は１７個のインバータ（１６個のインバータ３４＋１個のインバータ２５）を直列に接続し、インバータ２５の出力をトランスファゲート６３を介して初段のインバータ３４の入力に接続することにより構成される。すなわち、上記１７個のインバータはループ接続される。１６個のインバータ３４及びインバータ２５は電源制御線３９を制御入力に共通に受け、それぞれの出力（初段のインバータ３４は入力も）が、１７個の（差動）バッファＢ１〜Ｂ１７のうち対応するバッファの一方入力に出力される。
【００６１】
バッファＢ１〜Ｂ１７の他方入力は共通に基準電圧Ｖｒを受ける。そして、バッファＢ１〜Ｂ１７のうちＢｉ（ｉ＝１，３，…，１７）は非反転出力をマルチプレクサＭｉのＡ入力に出力し反転出力をマルチプレクサＭｉのＢ入力に出力する。一方、バッファＢ１〜Ｂ１７のうちＢｊ（ｊ＝２，４，…，１６）は反転出力をマルチプレクサＭｊのＡ入力に出力し非反転出力をマルチプレクサＭｊのＢ入力に出力する。
【００６２】
マルチプレクサＭ１〜Ｍ１７は制御入力にＩ／Ｏバッファ入力部５１ｆより得られる信号に基づき、Ａ入力及びＢ入力に得られる信号のうち一方の信号をセレクタ５０に出力する。
【００６３】
セレクタ５０はＩ／Ｏバッファ入力部５１ａ〜５１ｅより得られる信号に基づき、マルチプレクサＭ１〜Ｍ１７の出力のうち、一の出力を遅延データＤＤＴとして出力する。
【００６４】
テストモード関連信号入力部２８より得られる信号はインバータ２４を介してトランスファゲート６３のＮＭＯＳトランジスタのゲートに入力される。なお
テストモード関連信号入力部２８には、テストモード端子１４より得られるテストモード信号ＳＴＭに基づき内部で生成される信号が入力される。
【００６５】
クロック入力部３８より得られる信号はバッファ１８１を介してトランスファゲート３６のＮＭＯＳトランジスタのゲートに入力される。
【００６６】
インバータ２７の出力はトランスファゲート３６、ラッチ部６５を介してカウンタ３７に入力される。カウンタ３７は５個のＤフリップフロップ３７１〜３７５間のＱ出力とクロック入力との直列接続により構成され、ラッチ部６５の出力を初段のＤフリップフロップ３７１のクロック入力に受ける。また、Ｄフリップフロップ３７１〜３７５はそれぞれ自身の反転Ｑ出力がＤ入力に接続される。
【００６７】
データ入力部６９より得られる信号はバッファ１８２を介してＤフリップフロップ６８１のＤ入力に付与され、スキャンクロック入力部７０より得られる信号はバッファ１８３を介してＤフリップフロップ６８１〜６８５のクロック入力に共通に付与される。
【００６８】
Ｄフリップフロップ６８１〜６８５はＱ出力とＤ入力との直列接続により構成され、Ｄフリップフロップ６８１〜６８５の反転Ｑ出力がトランスファゲート６７１〜６７５を介してカウンタレジスタ４４のラッチ部４４１〜４４５にそれぞれラッチされる。
【００６９】
テストモード関連信号入力部２８より得られる信号がインバータ６６で反転されて、トランスファゲート６７１〜６７５のＮＭＯＳトランジスタのゲートに共通に付与される。
【００７０】
ＥＸ−ＮＯＲゲート７１１〜７１５はそれぞれカウンタ３７のＤフリップフロップ３７１〜３７５のＱ出力を一方入力に受け、カウンタレジスタ４４のラッチ部４４１〜４４５のラッチデータを他方入力に受ける。
【００７１】
ＡＮＤゲート４６はＥＸ−ＮＯＲゲート７１１〜７１５の出力を受け、そのＡＮＤ演算結果をインバータ２６を介して、トランスファゲート４７のＮＭＯＳトランジスタのゲートに出力する。
【００７２】
クロック入力部４５より得られる信号はバッファ１８４、トランスファゲート４７、ラッチ部２３を介してカウンタ部４３に与えられる。
【００７３】
カウンタ部４３は、Ｑ出力とクロック入力とが直列に接続された４個のＤフリップフロップ４３１〜４３４により構成される。また、Ｄフリップフロップ４３１〜４３４はそれぞれ自身の反転Ｑ出力とＤ入力とが接続される。
【００７４】
Ｄフリップフロップ４３１〜４３４のＱ出力はそれぞれ可変抵抗部４１のＮＭＯＳトランジスタ４０ａ〜４０ｄのゲートにそれぞれ付与される。ＮＭＯＳトランジスタ４０ａ〜４０ｄは電源と電源制御線３９との間に並列に設けられる。
【００７５】
このような構成において、インバータチェーン３３内の１６個のインバータ３４それぞれの信号伝搬遅延時間（比較的小さな遅延時間）は電源制御線３９の制御電位によって決定することができる。また、Ｉ／Ｏバッファ入力部５１ａ〜５１ｅに与える信号によって、セレクタ５０はマルチプレクサＭ１〜Ｍ１７のうちの一の出力を遅延データＤＤＴとしてデータ端子５から出力させることにより比較的大きな遅延時間の変動を制御できる。
【００７６】
図４及び図５で示した例では１７段のインバータチェーンを示しているが、遅延回路２による入力部２Ａで得られた信号がインバータチェーン３３を経由してトランスファゲート３６に到達する遅延時間Δｔ３６を１．７ｎｓとした場合に、インバータチェーン３３を伝搬するクロック信号が、トランスファゲート６３、インバータ２７、トランスファゲート３６及びラッチ部６５を介して、カウンタ３７で１７回カウントされれば、インバータ３４の一段あたりの信号伝搬遅延時間は１００ｐｓとなる。また、遅延時間Δｔ３６を５１０ｐｓとして同様に１７回のクロック入力をカウンタ３７でカウントすればインバータ３４の一段あたりの信号伝搬遅延時間は３０ｐｓとなる。
【００７７】
なお、インバータ２７の信号伝搬遅延時間を無視できるレベルに設定したり、インバータ２７の信号伝搬遅延時間を加味してカウンタ３７のカウント数を決定するようにする等により、インバータ２７の存在によって生じる悪影響を取り除くことができる。
【００７８】
遅延時間Δｔ３６はクロック入力部３８から周期（２・Δｔ３６）のクロックを与えて、そのクロックが“Ｈ”の期間（Δｔ３６）中（トランスファゲート３６がオン状態）において、インバータチェーン３３の所定のエッジ変化（“Ｈ”立ち上がり、あるいは“Ｌ”立ち下がり）をカウンタ３７によってカウントさせることにより設定することができる。なお、カウンタ３７にカウントさせる際、テストモード関連信号入力部２８に“Ｌ”の信号を与えてトランスファゲート６３をオン状態にしておく必要がある。
【００７９】
カウンタレジスタ４４のラッチ部４４１〜４４５にラッチされる設定カウント値は以下のようにして予め格納する。データ入力部６９より５ビットのシリアルデータをスキャンクロック入力部７０に与えるスキャンクロックに同期させて順次入力することにより、Ｄフリップフロップ６８１〜６８５に５ビットシリアルデータを書き込み、Ｄフリップフロップ６８１〜６８５に書き込まれたデータがトランスファゲート６７１〜６７５を介して、上記設定カウント値としてカウンタレジスタ４４のラッチ部４４１〜４４５にラッチされる。なお、カウンタレジスタ４４への設定カウント値の設定の際、テストモード関連信号入力部２８に与える信号を“Ｌ”にしてトランスファゲート６７１〜６７５をオン状態にしておく必要がある。
【００８０】
カウンタレジスタ４４への設定カウント値が設定された後、クロック入力部３８から周期（２・Δｔ３６）のクロックを与えるとともに、（２・Δｔ３６）の２倍以上の周期のクロックをクロック入力部４５から与えることにより、カウンタ部４３のカウント値を“１”から１ずつ繰り上げる。
【００８１】
カウンタ３７でカウントされるカウント値とカウンタレジスタ４４のカウント値が不一致の場合、ＥＸ−ＮＯＲゲート７１１〜７１５のうちいずれかの出力が“Ｌ”となるため、ＡＮＤゲート４６の出力は“Ｌ”となり、ＡＮＤゲート４６の“Ｌ”がインバータ２６で“Ｈ”に反転されてトランスファゲート４７のＮＭＯＳトランジスタのゲートに付与されるため、カウンタ部４３によるカウンタ設定クロック入力部４５から与えられるクロックのカウント動作が続行される。
【００８２】
カウンタ３７でカウントされるカウント値とカウンタレジスタ４４の設定カウント値が一致した場合、ＥＸ−ＮＯＲゲート７１１〜７１５のすべての出力が“Ｈ”となるため、ＡＮＤゲート４６の出力は“Ｈ”となるため、カウンタ部４３によるカウント動作が終了し、電源制御線３９の制御電位が決定する。
【００８３】
このように、電源制御線３９の制御電位を決定しインバータチェーン３３の各インバータ３４の信号伝搬遅延時間及びインバータ２４の信号伝搬遅延時間が設定された後、テストモード関連信号入力部２８にテスト信号“Ｈ”を印加し、テストモード状態にする。この状態では、遅延回路２の入力部２ＡにデータＤＡＴＡを印加することができ、データＤＡＴＡはインバータチェーン３３の初段インバータ３４の入力部に伝達する。上述したように、インバータチェーン３３の何段目のインバータ３４を選択するかは、Ｉ／Ｏバッファ入力部５１ａ〜５１ｅに入力される信号によって決定される。
【００８４】
このように、実施の形態４のＬＳＩにおける遅延回路の第１の構成によれば、チップ内部で高分解能の遅延時間でデータＤＡＴＡを遅延させて遅延データＤＤＴを出力することができるため、実施の形態４の第１の構成のＬＳＩに対して高精度なタイミング検証テストを実施することができる。
【００８５】
マルチプレクサＭ１〜Ｍ１７は、セレクタ５０への出力信号を遅延回路２の入力部２Ａに印加された波形と同じ真理値あるいは反転した真理値にするために設けられ、バッファＢ１〜Ｂ１７の出力信号を適宜選択して出力する。また、テストモード時にテストモード関連信号入力部２８より得られるテスト信号は“Ｈ”にすれば、トランスファゲート６３はオフしインバータチェーン３３が自走することは停止され、トランスファゲート６４はオンしデータＤＡＴＡ１をインバータチェーン３３に伝達する。ラッチ部６５はトランスファゲート３６がオフ状態のときにカウンタ３７のＤフリップフロップ３７１のクロック入力が不確定になることを避けるために設けられる。
【００８６】
＜第２の構成＞
図６及び図７は、実施の形態４のＬＳＩにおける遅延回路２の第２の構成の内部構成を示す回路図である。同図に示すように、インバータチェーン８３は１７個のインバータを（１６個の２出力インバータＣ１〜Ｃ１６と１個のインバータ２５）直列にループ接続することにより構成される。
【００８７】
２出力インバータＣ１〜Ｃ１６のうち、Ｃｉ（ｉ＝１，３，…，１５）は非反転出力をマルチプレクサＭｉのＡ入力に出力し、反転出力をマルチプレクサＭｉのＢ入力に出力する。一方、２出力インバータＣ１〜Ｃ１６のうち、Ｃｊ（ｊ＝２，４，…，１６）は反転出力をマルチプレクサＭｊのＡ入力に出力し、非反転出力をマルチプレクサＭｊのＢ入力に出力する。
【００８８】
マルチプレクサＭ１〜Ｍ１６は制御入力にＩ／Ｏバッファ入力部５１ｆより得られる信号に基づき、Ａ入力及びＢ入力に得られる信号のうち一方の信号をセレクタ５０Ａに出力する。
【００８９】
各マルチプレクサＭ１〜Ｍ１６の出力はバッファ８２を介してセレクタ５０Ａに与えられる。セレクタ５０ＡはＩ／Ｏバッファ入力部５１ａ〜５１ｄより得られる信号に基づき、バッファ８２を介して得られるマルチプレクサＭ１〜Ｍ１６の出力のうち、一の出力を遅延データＤＤＴとして出力する。
【００９０】
なお、他の構成は、図４及び図５で示した遅延回路２の第１の構成と同様である。このような構成の遅延回路２を有する実施の形態４の第２の構成のＬＳＩは、実施の形態４の第１の構成のＬＳＩと同様、チップ内部で高分解能の遅延時間でデータＤＡＴＡを遅延させて遅延データＤＤＴを出力することができるため、実施の形態４の第２の構成のＬＳＩに対して高精度なタイミング検証テストを実施することができる。
【００９１】
＜第３の構成＞
なお、インバータチェーン３３内の１６個のインバータ３４及びインバータ２５をループする遅延時間総和を、テスト時に入力部２Ａに入力されるテストクロックの周期と同一時間に設定すると、以下のようにセットアップタイム検証とともにホールドタイム検証試験を行うことができる。
【００９２】
上記遅延時間総和が上記テストクロックの半周期以上の場合は、実質的にはテストクロックの位相を（テストクロック周期−上記遅延時間総和）進めたことになる。
【００９３】
その結果、テストクロックをデータ端子５に与えるだけで、テストクロックをテスタ等で出力する場合に生じるテストクロックのタイミングスキューには依存することなく、上記（テストクロック周期−上記遅延時間総和）をホールドタイムとしたホールドタイム検証試験を行うこともできる。
【００９４】
このように、実施の形態４の第３の構成は、インバータチェーン３３内の１６個のインバータ３４及びインバータ２５をループする遅延時間総和を、テスト時に入力部２Ａに入力されるテストクロックの周期と同一時間に設定することにより、セットアップタイム検証は勿論、ホールドタイム検証用の遅延時間を設定することもできる。
【００９５】
＜＜実施の形態５＞＞
＜第１の構成＞
前述の実施の形態１から実施の形態４はＬＳＩチップ内部の改良、特にＩ／Ｏバッファセル内の回路構成の改良について示してきたが、試験時に被試験用ＬＳＩを搭載するＤＵＴボードの構成でも同様なことが実現できる。そこで、ＬＳＩ内部ではなく、ＬＳＩテスタ〜デバイス（ＬＳＩ）の端子（パッケージ、ＬＳＩチップのパッドでも構わない）間の信号伝搬経路上にタイミングディレイを設けたＤＵＴボード１が実施の形態５である。
【００９６】
図８は実施の形態５であるＤＵＴボードの第１の構成を示す説明図である。同図に示すように、ＬＳＩテスタ５００のドライバ１００から出力された信号は、ＤＵＴボード１０２Ａ上の（電磁）リレー１０１及び伝送線路１０３を介してデバイス９９のデータ端子１０５に伝達される。伝送線路１０３上には同軸ケーブル１０４が設けられる。
【００９７】
さらにＬＳＩテスタ５００のドライバ１００から出力された信号は、ＤＵＴボード１０２Ａ上のリレー１０１、伝送線路１０６及びリレー１１０を介してデバイス９９のクロック端子１０７に伝達される。伝送線路１０６上には同軸ケーブル１０８が設けられる。また、ドライバ１０９の出力は伝送線路１１１に接続され、伝送線路１１１上に同軸ケーブル１１３が設けられる。
【００９８】
このとき、クロック系の伝送線路１０６上に設けられた同軸ケーブル１０８を、データ系の伝送線路１０３上に設けられた同軸ケーブル１０４よりも、セットアップタイムＴｓに相当する分長くする。セットアップタイムＴｓは例えば２００ｐｓ等が考えられる。
【００９９】
なお、クロック端子１０７に接続していたＬＳＩテスタ５００のドライバ１００の出力は、デバイス９９の近傍に設けたリレー１１０により遮断される。デバイス９９の近傍にリレー１１０を設ける理由は、ＬＳＩテスタ５００のドライバ１０９から出力される信号の伝送線路１１１の浮遊容量１１２の容量負荷をなくすためである。なお、１１４，１１５はレシーバである。
【０１００】
図９は実施の形態５の第１の構成のＤＵＴボード１０２Ａを用いてデバイス９９に対してタイミング検証を行う場合のテスト内容を示すタイミング図である。
【０１０１】
同図に示すように、ＬＳＩテスタ５００のドライバ１００の出力Ｓ１００が変化すると、信号Ｓ１００が同軸ケーブル１０４を伝搬する遅延時間Ｔ１０４遅れてデータ入力端子１０５に伝わり、信号Ｓ１００が同軸ケーブル１０８を伝搬する遅延時間Ｔ１０８（＝Ｔ１０４＋Ｔｓ）遅れてクロック端子１０７に伝わる。
【０１０２】
したがって、セットアップタイムＴｓが０．２ｎｓになるように同軸ケーブル１０４及び同軸ケーブル１０８の長さを設定すれば、セットアップタイム０．２ｎｓのタイミング条件で正確なタイミング検証を実施の形態１のＬＳＩに対して行うことができる。
【０１０３】
この際、ＤＵＴボード１０２Ａは、ＬＳＩテスタ５００から発生する同一の信号をリレー１０１によって２つに分岐してデバイス９９のデータ入力端子１０５及びクロック端子１０７に付与しているため、ＬＳＩテスタ５００が発生する信号のタイミングスキュー、ＤＵＴボード５１１の配線５１２による信号伝搬時間のばらつきが実施の形態５の第１の構成のＤＵＴボード１０２Ａを用いたＬＳＩのタイミング検証時に生じることはあり得ない。
【０１０４】
その結果、実施の形態５の第１の構成のＤＵＴボード１０２Ａにデバイス９９を用いてタイミング検証を行うことにより、デバイスに対する高精度なタイミング試験を行うことができる。
【０１０５】
加えて、ＤＵＴボード１０２Ａ上で一度リレーの設置、同軸ケーブルの長さ設定をしてしまえば、物理的な電気長が固定される。量産工場では温度が一定になるよう管理されており、テスト環境下においてはタイミングが狂う要因がない。したがって、量産時においてはいつも安定した時間差が実現でき、高精度なタイミング検証試験が実現可能となる。また、同軸ケーブルは長さを調整することにより、容易にタイミング条件を変更することができる。
【０１０６】
＜第２の構成＞
図１０は実施の形態５であるＤＵＴボードの第２の構成を示す説明図である。同図に示すように、ＬＳＩテスタ５００のドライバ１０９から出力された信号は、ＤＵＴボード１０２Ｂ上のリレー１２２、伝送線路１２０を介してデバイス９９のデータ端子１０５に伝達される。伝送線路１２０上には同軸ケーブル１２１が設けられる。
【０１０７】
さらにＬＳＩテスタ５００のドライバ１０９から出力された信号は、ＤＵＴボード１０２Ｂ上のリレー１２２、伝送線路１１１及びリレー１１０を介してデバイス９９のクロック端子１０７に伝達される。伝送線路１１１上には同軸ケーブル１１３が設けられる。
【０１０８】
このとき、データ系の伝送線路１２０上に設けられた同軸ケーブル１２１を、クロック系の伝送線路１１１上に設けられた同軸ケーブル１１３よりも、ホールドタイムＴｈに相当する分長くする。ホールドタイムＴｈは例えば４００ｐｓ等が考えられる。
【０１０９】
なお、データ入力端子１０５に接続していたＬＳＩテスタ５００のドライバ１００の出力は、デバイス９９の近傍に設けたリレー１２４により遮断される。デバイス９９の近傍にリレー１２４を設ける理由は、ＬＳＩテスタ５００のドライバ１００から出力される信号の伝送線路１０３の浮遊容量１２３の容量負荷をなくすためである。なお、１１４，１１５はコンパレータである。また、伝送線路１０６（同軸ケーブル１０８）はスイッチ１１６，１１７によって確実に遮断される。
【０１１０】
図１１は実施の形態５の第２の構成のＤＵＴボード１０２Ｂを用いてデバイス９９に対してタイミング検証を行う場合のテスト内容を示すタイミング図である。
【０１１１】
同図に示すように、ＬＳＩテスタ５００のドライバ１０９の出力信号Ｓ１０９が変化すると、信号Ｓ１０９が同軸ケーブル１２１を伝搬する遅延時間Ｔ１２１遅れてデータ入力端子１０５に伝わり、信号Ｓ１０９が同軸ケーブル１１３を伝搬する遅延時間Ｔ１１３（＝Ｔ１２１−Ｔｈ）遅れてクロック端子１０７に伝わる。
【０１１２】
したがって、ホールドタイムＴｈが０．４ｎｓになるように同軸ケーブル１２１及び同軸ケーブル１１３の長さを設定すれば、ホールドタイムＴｈ０．４ｎｓのタイミング条件で正確なタイミング検証を実施の形態１のＬＳＩに対して行うことができる。
【０１１３】
その結果、実施の形態５の第２の構成のＤＵＴボード１０２Ｂにデバイス９９を用いてタイミング検証を行うことにより、第１の構成と同様、デバイスに対する高精度なタイミング検証試験を行うことができる。
【０１１４】
なお、実施の形態５の第２の構成は、スイッチ１１６，１１７をオン状態にし、リレー１２４を伝送線路１２０ではなく伝送線路１０３に接続し、リレー１１０を伝送線路１１１ではなく伝送線路１０６に接続することにより、第１の構成のようにセットアップタイムＴｓのタイミング検証試験を行うことができる。
【０１１５】
なお、セットアップタイムＴｓの試験時はドライバ１００の出力（データ系）を用い、ホールドタイムＴｈの試験時はドライバ１０９の出力（クロック系）を用いるのは、データ系及びクロック系の一方にセットアップとホールドと２種類の分岐（計４つの分岐）をもたせると負荷が集中するためである。
【０１１６】
＜＜実施の形態６＞＞
＜構成＞
図１２及び図１３は実施の形態６であるＤＵＴボードの構成を示す説明図である。同図に示すように、基本的な構成は図１０で示した実施の形態５の第２の構成と同様である。以下、図１２及び図１３を参照して実施の形態５の第２の構成と異なる点を中心に実施の形態６のＤＵＴボード１０２Ｃについて述べる。
【０１１７】
ＤＵＴボード１０２Ｃは、リレー１１０の代わりにリレー１３３を設け、リレー１３３は、デバイス９９のクロック端子１０７及び伝送線路１２９のうち一方と、伝送線路１０６及び伝送線路１１１のうちの一方とを接続制御する。
【０１１８】
伝送線路１２９上にはリファレンス同軸ケーブル１３１が設けられる。リファレンス同軸ケーブル１３１の長さは、クロック端子１０７に入力されるクロックのエッジ変化時にデータ入力端子１０５を介して取り込まれるデータが出力されるまでの許容出力時間ＴＱ（Ｃｌｏｃｋ  ｔｏ  Ｑ）に相当する長さに設定する。
【０１１９】
また、リレー１３４によって伝送線路１３８の接続先をデバイス９９のデータ出力端子１３７あるいは伝送線路１２９に切り換えることができる。伝送線路１３８上には同軸ケーブル１３５（遅延時間Ｔ１３５）を設けられ、伝送線路１３８はＬＳＩテスタ５００のコンパレータ１３０の入力及びドライバ１３６の出力に接続される。他の構成は、図１０で示した実施の形態５の第２の構成と同様である。
【０１２０】
このような構成の実施の形態６のＤＵＴボード１０２Ｃにデバイス９９を搭載して、デバイス９９の出力時間を以下のようにしてテストする。
【０１２１】
まず、図１２のように、リレー１３３によって伝送線路１１１と伝送線路１２９とを接続し、リレー１３４によって伝送線路１２９と伝送線路１３８とを接続した状態で、ドライバ１０９からクロックを供給する。そして、ドライバ１０９から供給されるクロックが同軸ケーブル１１３、リファレンス同軸ケーブル１３１及び同軸ケーブル１３５を介して得られる信号のエッジ変化をコンパレータ１３０によって検出する。
【０１２２】
すると、図１４に示すように、クロック端子１０７に入力されるクロックの立ち上がり時刻ｔ０から、参照遅延時間ＴＲ（許容出力時間ＴＱ＋Ｔ１３５）遅れた時刻ｔ１にコンパレータ１３０によってデバイス伝搬波形の立ち上がりを検出することができる。
【０１２３】
次に、図１３に示すように、リレー１３３によって伝送線路１１１とクロック端子１０７とを接続し、リレー１３４によってデータ出力端子１３７と伝送線路１３８とを接続し、リレー１０１によってドライバ１００の出力と伝送線路１０３とを接続し、リレー１２４によって伝送線路１０３とデータ入力端子１０５とを接続した状態で、ドライバ１００からデータ、ドライバ１０９からクロックをそれぞれ供給し、デバイス９９を動作させる。
【０１２４】
すると、図１４に示すように、クロック端子１０７に入力されるクロックの立ち上がり時刻ｔ０から、動作遅延時間ＴＡ（デバイス９９の出力時間＋Ｔ１３５）遅れた時刻ｔ２にコンパレータ１３０によってデバイス伝搬波形の立ち上がりを検出することができる。
【０１２５】
そして、時刻ｔ２と時刻ｔ１とを大小比較して、ｔ２＜ｔ１の場合はデバイス９９の出力時間が許容出力時間ＴＱより小さく設定されているため良品と判定（ＰＡＳＳ）し、ｔ２＞ｔ１の場合はデバイス９９の出力時間が許容出力時間ＴＱより大きくなっているため不良品と判定（ＦＡＩＬ）する。
【０１２６】
このように、実施の形態６では、クロック端子１０７に付与すべきクロックを全く同一条件にして、時刻ｔ１と時刻ｔ２とを比較することにより、デバイス９９の出力時間の良否を正確に測定することができる。
【０１２７】
なお、時刻ｔ１と時刻ｔ２とを同じコンパレータ１３０で検出するメリットは、異なるコンパレータを用いることにより生じるスキューのばらつきがなく、ＬＳＩテスタ５００で可能な最小のタイミングでブロックの立ち上がりエッジのタイミング比較検証が可能となることである。
【０１２８】
＜デバイス内部具体例＞
図１５は実施の形態６のＤＵＴボード１０２Ｃを用いてデバイス９９に対する試験を行う場合の具体例を示した説明図である。デバイス９９のチップ内でのバッファセル間の接続仕様を示した図である。ＤＵＴボード上のリレーの接続仕様はセットアップ検証試験時の状態を示している。
【０１２９】
デバイス９９内の被試験Ｉ／Ｏバッファは、実際にユーザーが使用する入出力Ｉ／Ｏバッファ１４０，１４１を用いて行うのが確実である。したがって、図１５に示すように、ユーザーファンクションとテスト用と兼用できる仕様が理想である。
【０１３０】
デバイス９９にテストモード端子１４２と入出力バッファセル１４０、１４１の入力部ｃｎｔ１〜ｃｎｔｎそれぞれとの間にＭＵＸ１４３を挿入する。各ＭＵＸ１４３は一方入力はユーザーロジック１４５に接続され、他方入力は制御信号（内部の固定電圧あるいは外部から与えられる信号）が付与され、テストモード端子１４２より得られる信号に基づき、一方入力あるいは他方入力より得られる信号を入出力バッファセル１４０、１４１それぞれの入力部ｃｎｔ１〜ｃｎｔｎに出力する。
【０１３１】
Ｉ／Ｏバッファセル１４０のＱ出力はバッファ１４６を介してユーザーロジック１４５及びバッファ１４７の入力に与えられる。バッファ１４７の出力はＩ／Ｏバッファセル１４１のＤ入力に与えられる。
【０１３２】
このような構成のデバイス９９に対し、テストモード端子１４２からＭＵＸ１４３の他方入力の選択を指示する信号を与えることにより、Ｉ／Ｏバッファセル１４０，１４１が直結される。なお、上記制御信号はＩ／Ｏバッファセル１４０，１４１がそれぞれＤ入力をそのままＱ出力として出力できるように設定される。
【０１３３】
このとき、ユーザーロジック１４５の演算結果を無効にした状態となるため、デバイス９９の試験時に、データ入力端子１０５に入力されるデータを確実データ出力端子１３７からモニタすることができる。
【０１３４】
すなわち、図１５で示した構成のデバイス９９に対して、ユーザーロジック１４５にＩ／Ｏバッファセル１４０，Ｉ／Ｏバッファセル１４１の直結を指示する信号を与えることなく（通常のＬＳＩには図１５に示すようなＩ／Ｏバッファセル１４０，１４１間を直結した配線はなされていない）、比較的容易にセットアップタイム検証をモニタすることができる。
【０１３５】
なお、ユーザーロジック１４５への配線容量の負荷を減らすため、入力側のＩ／Ｏバッファセル１４０と出力側のＩ／Ｏバッファセル１４１とをレイアウト上できるだけ近くなるように配置する方が望ましい。また、ユーザーロジック１４５への配線容量負荷が多少増えるため信号波形の改善のため、バッファ１４６，１４７を設けている。
【０１３６】
＜＜実施の形態７＞＞
図１６は実施の形態７のＤＵＴボードの構成を示す説明図である。同図に示すように、ＤＵＴボード１０２Ｄはデータ入力端子１０５を終端抵抗１５０を介して定電圧源１５１に接続することにより終端している。同様に、クロック端子１０７を終端抵抗１５２を介して定電圧源１５３に接続することにより終端している。
【０１３７】
このように、実施の形態７のＤＵＴボード１０２Ｄは、デバイス９９のデータ入力端子１０５及びクロック端子１０７を終端抵抗１５０及び１５２によってそれぞれ終端するため、データ入力端子１０５及びクロック端子１０７に付与される信号の反射ノイズの発生を防止することができる。
【０１３８】
なお、終端抵抗１５０及び１５２は、反射ノイズの発生の防止効果を高めるにはそれぞれの抵抗値を伝送線路１０３及び伝送線路１０６の配線インピーダンスと同程度に設定し、さらに、終端抵抗１５０及び１５２をデバイス９９の端子１０５及び１０７の近傍（ソケットのピンの近く）に配置することが望ましい。他の構成は図８で示した実施の形態５の第１の構成と同様である。
【０１３９】
＜＜実施の形態８＞＞
図１７は実施の形態８のＤＵＴボードの構成を示す説明図である。同図に示すように、ＬＳＩテスタ５００のドライバ１００から出力された信号は、ＤＵＴボード１０２Ｅ上のリレー１０１及び伝送線路１０３を介してデバイス９９のデータ端子１０５に伝達される。伝送線路１０３上には同軸ケーブル１０４が設けられる。
【０１４０】
さらにＬＳＩテスタ５００のドライバ１００から出力された信号は、ＤＵＴボード１０２Ｅ上のリレー１０１、伝送線路１０６及びリレー１１０を介して差動第１クロック端子１６０に伝達される。伝送線路１０６上には同軸ケーブル１０８が設けられる。なお、リレー１１０は伝送線路１０６及び伝送線路１１１の一方と差動第１クロック端子１６０とを選択的に接続する。
【０１４１】
このとき、クロック系の伝送線路１０６上に設けられた同軸ケーブル１０８を、データ系の伝送線路１０３上に設けられた同軸ケーブル１０４よりも、セットアップタイムＴｓに相当する分長くする。
【０１４２】
また、ドライバ１０９の出力は伝送線路１１１に接続され、ドライバ１２５の出力は伝送線路１２８と接続され、伝送線路１１１及び伝送線路１２８上には同軸ケーブル１１３及び１２７がそれぞれ設けられる。
【０１４３】
リレー１５４は伝送線路１２８及び定電圧源１５５のうちの一方と差動第２クロック端子１６１とを選択的に接続する。なお、定電圧源１５５の電位Ｖ１５５は“Ｈ”，“Ｌ”の中間電位にするのが望ましい。
【０１４４】
このような構成の実施の形態８のＤＵＴボード１０２Ｅにおいて、図１７に示すように、リレー１１０によって伝送線路１０６と差動第１クロック端子１６０とを接続し、リレー１５４によって定電圧源１５５と差動第２クロック端子１６１とを接続して、デバイス９８に対してタイミング検証を行う。
【０１４５】
図１８は実施の形態８構成のＤＵＴボード１０２Ｅを用いてデバイス９８に対してタイミング検証試験を行う場合のテスト内容を示すタイミング図である。
【０１４６】
同図に示すように、ＬＳＩテスタ５００のドライバ１００の出力Ｓ１００が変化すると、信号Ｓ１００が同軸ケーブル１０４を伝搬する遅延時間Ｔ１０４遅れてデータ入力端子１０５に伝わり、信号Ｓ１００が同軸ケーブル１０８を伝搬する遅延時間Ｔ１０８（＝Ｔ１０４＋Ｔｓ）遅れて差動第１クロック端子１６０に伝わる。
【０１４７】
したがって、実施の形態８のＤＵＴボード１０２Ｅは、実施の形態５の第１の構成と同様、セットアップタイム０．２ｎｓのタイミング条件で正確なタイミング検証をデバイス９８に対して行うことができる。
【０１４８】
また、差動第２クロック端子１６１には電位Ｖ１５５で固定されている。したがって、差動第２クロック端子１６１のクロックエッジのスキュー（ＬＳＩテスタ５００のドライバ１０９とドライバ１２５の出力との間におけるタイミングエッジのスキュー）を皆無にすることができ、より一層正確なタイミング検証をデバイス９８に対して行うことができる。
【０１４９】
＜＜実施の形態９＞＞
＜構成＞
図１９は実施の形態９のＤＵＴボードの構成を示す説明図である。同図に示すように、セットアップタイム検証試験モード時に、リレー１５６によってＤＵＴボード１０２Ｆのデータ入力端子１０５及び終端抵抗１５０を介して定電圧源１５１に接続することにより終端している。
【０１５０】
また、セットアップタイム検証試験モード時に、リレー１５７，１５８によって差動第１クロック端子１６０と差動第２クロック端子１６１との間に抵抗素子１７０を介して接続するとともに、定電圧源１７１を差動第２クロック端子１６１に接続している。
【０１５１】
このように、実施の形態９のＤＵＴボード１０２Ｆは、デバイス９８のデータ入力端子１０５を終端抵抗１５０によって終端するとともに、差動第１クロック端子１６０と差動第２クロック端子１６１との間を抵抗素子１７０を介して接続することのより、データ入力端子１０５、差動第１クロック端子１６０及び差動第２クロック端子１６１に付与される信号の反射ノイズの発生を防止することができる。
【０１５２】
なお、終端抵抗１５０は反射ノイズの発生の防止効果を高めるにはそれぞれの抵抗値を伝送線路１０３の配線インピーダンスと同程度に設定し、抵抗素子１７０は伝送線路１０６の配線インピーダンスにデバイス９８の内部抵抗を加味した抵抗値に設定する方が望ましい。さらに、終端抵抗１５０及び抵抗素子１７０をデバイス９８の端子１０５及び１０７の近傍（ソケットのピンの近く）に配置することが望ましい。他の構成は図１７で示した実施の形態８の構成と同様である。
【０１５３】
図２０は、実施の形態９のＤＵＴボード１０２Ｆを用いてデバイス９８に対するタイミング検証時の伝送される信号の波形をシミュレーションする場合の説明図である。同図に示すように、データ入力端子１０５、差動第１クロック端子１６０及び差動第２クロック端子１６１をそれぞれ第１〜第３の観測ポイントＰ１〜Ｐ３として波形観測する。
【０１５４】
＜シミュレーション結果＞
図２０で示した第１〜第３の観測ポイントＰ１〜Ｐ３でのシミュレーション結果を図２１及び図２２に示す。図２１は差動第１クロック端子１６０に印加されるクロックが比較的低速な場合、図２２は差動第１クロック端子１６０に印加されるクロックが比較的高速な場合のシミュレーション結果を示している。
【０１５５】
図２１において、Ｌ１１〜Ｌ１３が観測ポイントＰ１〜Ｐ３でのシミュレーション結果による波形を示している。図２１に示すように、波形Ｌ１１，Ｌ１２にリンギングや反射ノイズなど安定していることがわかる。また、波形Ｌ１３も安定した電位になっている。
【０１５６】
図２２において、Ｌ２１〜Ｌ２３が観測ポイントＰ１〜Ｐ３でのシミュレーション結果による波形を示している。図２２に示すように、波形Ｌ２１，Ｌ２２にリンギングや反射ノイズなど安定していることがわかる。また、波形Ｌ２３も比較的安定した電位になっている。図２２からＬＳＩテスタ５００のドライバ１００の出力として高速なクロックを分岐させてデータ入力端子１０５及び差動第１クロック端子１６０に供給しても、終端抵抗１５０及び抵抗素子１７０が効果的に反射ノイズを抑えていることがわかる。
【０１５７】
このように、実施の形態９のＤＵＴボード１０２Ｆは、終端抵抗１５０及び抵抗素子１７０を設けることにより、高品質な信号を、高いタイミング精度で、デバイス９８に印加することができる。
【０１５８】
＜＜その他＞＞
実施の形態５ないし実施の形態９では、ドライバ１００の出力であるテスト信号等をリレーを用いて分岐して２つの信号伝送線路を形成したが、リレーの代わりにＭＯＳトランジスタあるいはパワースプリッタを用いて分岐してもよい。
【０１５９】
リレー、ＭＯＳトランジスタを用いることにより、電気信号制御によって形成される信号伝送線路の有効／無効が簡単に制御できる。一方、パワースプリッタを用いれば分岐前後のインピーダンス整合がとれるため、データ入力端子やクロック端子に付与される信号の反射ノイズの発生を抑制することができる。また、ＭＯＳトランジスタを用いれば高速に信号伝送線路の切換を行うことができる。
【０１６０】
また、実施の形態５〜実施の形態９では、同軸ケーブルを用いて信号伝搬遅延時間を設定したが、同軸ケーブルの代わりに所定の設定操作によって遅延時間が設定可能なアクティブ遅延素子を用いても良い。
【０１６１】
同軸ケーブルはその形成長を変更することにより、アクティブ遅延素子は所定の設定操作を行うことにより、比較的容易にその遅延時間を変更することができる。
【０１６２】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置の入出力バッファセルは、第１の入力信号を所定の遅延時間遅延させて第１の遅延入力信号を出力する遅延手段と、第１のテストモード信号に基づき、第１の遅延入力信号及び第２の信号のうち一方の信号を第１の選択信号として出力する第１の入力信号選択手段と、第１の選択信号に基づき動作制御され、第１の入力信号をバッファリング処理して内部信号を出力する内部信号出力手段とを備えている。
【０１６３】
したがって、第１の遅延入力信号の選択を指示する第１のテストモード信号及びテスト用の信号を第１の入力信号として第１の入出力バッファに与えるテスト状態にすると、内部信号出力手段は第１の入力信号が所定時間遅延された第１の遅延入力信号に基づき動作制御され、第１の入力信号をバッファリング処理して内部信号を出力する。
【０１６４】
その結果、テスト用の信号を第１の入力信号として与えるだけで、第１の入力信号をテスタ等で出力する場合に生じる第１の入力信号のタイミングスキューには依存することなく、上記遅延時間をセットアップタイムとしたセットアップタイム検証試験を行うことができる。
【０１６５】
請求項２記載の半導体装置は、内部信号をバッファリング処理して出力信号を外部に出力する第２の入出力バッファセルをさらに備えているため、上記テスト状態時に内部信号を出力信号として外部でモニタすることができる。
【０１６６】
さらに、請求項３記載の半導体装置は、第２のテストモード信号に基づき、信号処理済み信号の第１及び第２の入出力バッファへの出力の有効／無効を制御する信号制御手段をさらに備えているため、上記テスト状態時に第１及び第２の入出力バッファへの出力の無効を指示する第２のテストモード信号を信号制御手段に付与することにより、簡単に内部信号処理回路の影響を受けないようにすることができる。
【０１６７】
請求項４記載の半導体装置は、第２のテストモード信号に基づき、信号処理済み信号及び内部信号のうち一方の信号を第２の選択信号として出力する第２の信号選択手段と、第２の入力信号に基づき動作制御され、第２の選択信号をバッファリング処理して出力信号を外部に出力する第２の入出力バッファセルとをさらに備えている。
【０１６８】
上記テスト状態時に内部信号の選択を指示する第２のテストモード信号を第２の入力信号選択手段に付与することにより、内部信号を出力信号として外部でモニタすることができる。
【０１６９】
また、通常時に信号処理済み信号の選択を指示する第２のテストモード信号を第２の信号選択手段に付与することにより、信号処理済み信号を出力信号として外部に出力することもできる。その結果、信号処理済み信号及び内部信号を外部に出力するための出力端子数を最小限に抑えることができる。
【０１７０】
請求項５記載の半導体装置の遅延手段は、複数のインバータそれぞれの信号伝搬遅延時間を制御するインバータ遅延時間制御手段と、複数のインバータの出力のうち一の出力に関連した信号を第１の遅延入力信号として選択的に出力するセレクタと備えている。
【０１７１】
したがって、所定の遅延時間の比較的小さな変更をインバータ遅延手段による制御で行い、所定の遅延時間の比較的大きな変更をセレクタによる選択処理によって行うことができる。
【０１７２】
請求項６記載の半導体装置は、比較手段によって奇数個のインバータの発振させて得られる発振信号の所定期間内の発振回数と基準発振回数とを比較して比較結果を出力させ、制御信号出力手段によって比較結果に基づく上記信号伝搬遅延時間を決定している。
【０１７３】
したがって、上記所定期間と上記基準発振回数に基づき所定の遅延時間を精度良く設定することができる。
【０１７４】
請求項７記載の半導体装置において、複数のインバータの信号伝搬遅延時間の総計は、第１の入力信号の周期と同じ時間に設定される。
【０１７５】
したがって、所定の遅延時間が第１の入力信号の半周期以上の場合は、実質的には第１の入力信号の位相を（第１の入力信号の周期−所定の遅延時間）進めたことになる。
【０１７６】
その結果、テスト用の信号を第１の入力信号として第１の入出力バッファセルに与えるだけで、第１の入力信号をテスタ等で出力する場合に生じる第１の入力信号のタイミングスキューには依存することなく、上記（第１の入力信号の周期−所定の遅延時間）をホールドタイムとしたホールドタイム検証試験を行うこともできる。
【０１７７】
この発明おける請求項８記載の試験ボードにおける信号伝送線路形成手段は、第１のテストモード時に、第１のテスト信号を第１の遅延手段を介して半導体装置の第１の入力端子に付与する第１の信号伝送線路を形成するとともに、第１のテスト信号を第２の遅延手段を介して半導体装置の第２の入力端子に付与する第２の信号伝送線路形成する。
【０１７８】
したがって、第１の入力端子と第２の入力端子に、第１及び第２の信号伝搬遅延時間の時間差をセットアップタイムあるいはホールドタイムとした信号を与えてタイミング検証試験を行うことができる。このとき、第１のテスト信号をテスタ等で出力する場合に生じる第１のテスト信号のタイミングスキューによる影響は受けないため、正確なタイミング検証試験を行うことができる。
【０１７９】
さらに、請求項９記載の試験ボードにおける信号伝送線路形成手段は、第２のテストモード時に、第２のテスト信号を第３の遅延手段を介して半導体装置の第１の入力端子に付与する第３の信号伝送線路を形成するとともに、第２のテスト信号を第４の遅延手段を介して半導体装置の第２の入力端子に付与する第４の信号伝送線路を形成する。
【０１８０】
そして、第２の信号伝搬遅延時間は第１の信号伝搬遅延時間よりも長く設定され、第４の信号伝搬遅延時間は第３の信号伝搬遅延時間よりも長く設定される。
【０１８１】
したがって、第１のテストモード時には、第１及び第２の信号伝搬遅延時間の時間差をセットアップタイムとしたタイミング検証試験を行うことができ、第２のテストモード時には、第１及び第２の信号伝搬遅延時間の時間差をホールドタイムとしたタイミング検証試験を行うことができる。
【０１８２】
また、第１及び第２のテストモード時に用いる第１及び第２のテスト信号を異なるものにすれば、第１及び第２のテスト信号を出力するテスタ等にかかる負荷を分散することができる。
【０１８３】
請求項１０記載の試験ボードにおける信号伝送線路形成手段は、出力時間テスト用第１のモード時に、第２のテスト信号を第３の遅延手段及び許容出力時間遅延手段を介して得られる信号を第１の比較信号として外部に出力可能な第１の出力時間テスト用信号伝送線路を形成し、出力時間テスト用第２のモード時に、第１及び第２のテスト信号を第１及び第３の遅延手段を介して第１及び第２の入力端子にそれぞれ接続する第２及び第３の出力時間テスト用信号伝送線路を形成するとともに、出力端子より得られる信号を第２の比較信号として外部に出力可能な第４の出力時間テスト用信号伝送線路を形成する。
【０１８４】
したがって、出力時間テスト用第１及び第２のモードを順次設定して、第２のテスト信号の信号変化が第１の比較信号に現れる時間と、第２のテスト信号の信号変化が第２の比較信号に現れる時間とを比較することにより、半導体装置の出力時間が許容出力時間を満足する良品か、満足しない不良品かを判定することができる。
【０１８５】
請求項１１記載の試験ボードにおける信号伝送線路形成手段は、第１のテストモード時に、第１の入力端子を第１の終端抵抗を介して終端するとともに、第２の入力端子を第２の終端抵抗を介して終端するため、第１及び第２の入力端子に付与される信号の反射ノイズの発生を防止することができる。
【０１８６】
請求項１２記載の試験ボードにおける信号伝送線路形成手段は、第１のテストモード時に、第１のテスト信号を第２の遅延手段を介して半導体装置の第２の入力端子の第１の差動入力端子に接続するとともに、第２の差動入力端子に固定電圧を付与するため、第２の差動入力端子に付与される信号に生じるスキューをなくすことができ、精度よくタイミング検証試験を行うことができる。
【０１８７】
請求項１３記載の試験ボードにおける信号伝送線路形成手段は、第１のテストモード時に、第１の入力端子を第１の終端抵抗を介して終端するとともに、第１，第２の差動入力端子間を抵抗素子で接続するため、第１の入力端子並びに第１及び第２の差動入力端子に付与される信号の反射ノイズの発生を防止することができる。
【０１８８】
請求項１４記載の試験ボードにおいて第１及び第２の信号伝送線路は、電磁リレー、トランジスタあるいはパワースプリッタを用いて第１のテスト信号からの伝送線路を２つに分岐させることにより形成される。
【０１８９】
電磁リレー、ＭＯＳトランジスタを用いることにより、電気信号制御によって第１及び第２の信号伝送線路の有効／無効が簡単に制御できる。一方、パワースプリッタを用いれば分岐前後のインピーダンス整合がとれるため、第１及び第２の入力端子に付与される信号の反射ノイズの発生を抑制することができる。
【０１９０】
請求項１５記載の試験ボードにおいて、第１及び第２の遅延手段は、長さによって遅延時間が決定する同軸ケーブル、あるいは所定の設定操作によって遅延時間が設定可能なアクティブ遅延素子を用いて形成される。
【０１９１】
同軸ケーブルはその形成長を変更することにより、アクティブ遅延素子は所定の設定操作を行うことにより、比較的容易にその遅延時間を変更することができ、第１及び第２の信号伝搬遅延時間の可変設定を簡単に行える。
【図面の簡単な説明】
【図１】  この発明の実施の形態１のＬＳＩのＩ／Ｏバッファセルの内部構成を示す回路図である。
【図２】  実施の形態２のＬＳＩのＩ／Ｏバッファセルの周辺の構成を示す説明図である。
【図３】  実施の形態３のＬＳＩのＩ／Ｏバッファセルの周辺の構成を示す説明図である。
【図４】  実施の形態４のＬＳＩの遅延回路の第１の構成を示す回路図である。
【図５】  実施の形態４のＬＳＩの遅延回路の第１の構成を示す回路図である。
【図６】  実施の形態４のＬＳＩの遅延回路の第２の構成を示す回路図である。
【図７】  実施の形態４のＬＳＩの遅延回路の第２の構成を示す回路図である。
【図８】  実施の形態５のＤＵＴボードの第１の構成を示す説明図である。
【図９】  実施の形態５の第１の構成のＤＵＴボードを用いたテスト動作を示すタイミング図である。
【図１０】  実施の形態５のＤＵＴボードの第２の構成を示す説明図である。
【図１１】  実施の形態５の第２の構成のＤＵＴボードを用いたテスト動作を示すタイミング図である。
【図１２】  実施の形態６のＤＵＴボードの構成を示す説明図である。
【図１３】  実施の形態６のＤＵＴボードの構成を示す説明図である。
【図１４】  実施の形態６のＤＵＴボードを用いたテスト動作を示すタイミング図である。
【図１５】  実施の形態６のＤＵＴボードを用いてデバイスに対するテストを行う場合の具体例を示した説明図である。
【図１６】  実施の形態７のＤＵＴボードの構成を示す説明図である。
【図１７】  実施の形態８のＤＵＴボードの構成を示す説明図である。
【図１８】  実施の形態８のＤＵＴボードを用いたテスト動作を示すタイミング図である。
【図１９】  実施の形態９のＤＵＴボードの構成を示す説明図である。
【図２０】  実施の形態９のＤＵＴボードを用いたテスト動作のシミュレーション時の観測ポイント示す説明図である。
【図２１】  実施の形態９のＤＵＴボードを用いたテスト動作のシミュレーション結果（低速クロック入力時）を示すグラフである。
【図２２】  実施の形態９のＤＵＴボードを用いたテスト動作のシミュレーション結果（高速クロック入力時）を示すグラフである。
【図２３】  ＬＳＩテスタを用いたＬＳＩの試験実施時の構成を示す説明図である。
【図２４】  従来のＬＳＩのＩ／Ｏバッファセルの内部構成を示す回路図である。
【図２５】  データとクロックとの間に生じるスキューを示したタイミング図である。
【符号の説明】
１，１５，１６  Ｉ／Ｏバッファセル、２  遅延回路、３  ＭＵＸ（マルチプレクサ）、３３  インバータチェーン、５０  セレクタ、１０２Ａ〜１０２Ｆ  ＤＵＴボード、１０４，１０８，１１３，１２１，１３１  同軸ケーブル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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