(57)【特許請求の範囲】
【請求項１】
各々がデータを記憶する複数のメモリセル、
データ読出モード時、前記複数のメモリセルのうちの選択メモリセルのデータを通過させるためのゲート回路、
データ出力許可時、前記ゲート回路から与えられたデータを外部に出力するための出力回路、および
クロック信号に同期して前記ゲート回路を導通させるとともにデータ出力不許可移行に応答して、前記ゲート回路を前記クロック信号と独立に非導通状態とするための出力制御回路を備え、
前記出力制御回路は、
前記データ読出モードを指定するデータ読出指示に従って前記クロック信号の所定数のサイクル後に内部読出許可信号を活性化するための手段と、
前記内部読出許可信号を所定時間遅延するための第１の遅延回路と、
前記第１の遅延回路の出力信号と前記クロック信号とを受け、前記第１の遅延回路の出力信号の活性状態の間前記クロック信号に同期して前記ゲート回路を導通させる制御論理と、
前記第１の遅延回路の出力信号をさらに所定時間遅延して前記出力回路へ与え、該出力信号の活性状態の間前記出力回路に前記ゲート回路からのデータを外部に出力させるための第２の遅延回路を備える、半導体記憶装置。
【請求項２】
前記出力制御回路は、
前記出力回路からの選択メモリセルのデータの出力にマスクをかけるためのマスク指示の活性化に応答して、前記第１の遅延回路へ与えられる内部読出許可信号を非活性化する手段をさらに備える、請求項１記載の半導体記憶装置。
【請求項３】
各々がデータを記憶する複数のメモリセル、
データ読出モード時、前記複数のメモリセルのうちの選択メモリセルのデータを通過させるためのゲート回路、
データ出力許可時、前記ゲート回路から与えられたデータを外部に出力するための出力回路、
および
クロック信号に同期して前記ゲート回路を導通させるとともにデータ出力不許可移行に応答して、前記ゲート回路を前記クロック信号と独立に非導通状態とするための出力制御回路を備え、
前記出力制御回路は、
前記データ読出モードを指定するデータ読出指示に従って前記クロック信号の所定数のサイクル後に内部読出許可信号を活性化するための手段と、
前記内部読出許可信号を遅延して第１の遅延時間を有する第１の遅延信号、前記第１の遅延時間よりも長い第２の遅延時間を有しかつ前記クロック信号に同期しかつ前記出力回路へ与えられる第２の遅延信号および前記第２の遅延時間よりも長い第３の遅延時間を有する第３の遅延信号を発生するための遅延手段と、
前記第１および第３の遅延信号と前記クロック信号とを受け、前記第１および第３の遅延信号の活性状態の間、前記クロック信号に同期して前記ゲート回路を導通状態とする制御論理を含む、半導体記憶装置。
【請求項４】
前記遅延手段は、前記クロック信号に同期して動作し、前記内部読出許可信号を前記クロック信号の半サイクル、１サイクル、および１．５サイクルそれぞれ遅延して前記第１、第２および第３の遅延信号を生成する遅延回路を含む、請求項３記載の半導体記憶装置。
【請求項５】
前記出力制御回路はさらに、
前記出力回路からの選択メモリセルデータの外部への出力にマスクをかけるマスク指示に応答して、前記遅延手段へ与えられる内部読出許可信号を非活性化するための手段をさらに備える、請求項４記載の半導体記憶装置。
【請求項６】
各々がデータを記憶する複数のメモリセル、
データ読出モード時、前記複数のメモリセルのうちの選択メモリセルのデータを通過させるためのゲート回路、
データ出力許可時、前記ゲート回路から与えられたデータを外部に出力するための出力回路、
前記出力回路からの選択メモリセルデータの出力にマスクをかけるマスク指示に応答して、内部マスク指示信号を発生させるための手段、および
クロック信号に同期して前記ゲート回路を導通させるとともにデータ出力不許可移行に応答して、前記ゲート回路を前記クロック信号と独立に非導通状態とするための出力制御回路を備え、
前記出力制御回路は、
前記データ読出モードを指定するデータ読出指示に従って前記クロック信号の所定数のサイクル後に内部読出許可信号を発生するための手段と、
前記内部読出許可信号を遅延して第１の遅延時間を有する第１の遅延読出信号、前記第１の遅延時間よりも長い第２の遅延時間を有しかつ前記クロック信号に同期した第２の遅延読出信号および前記第２の遅延時間よりも長い第３の遅延時間を有する第３の遅延読出信号を発生するための読出遅延回路と、
前記内部マスク指示信号を受け、それぞれ前記第１、第２および第３の遅延時間を有する第１、第２および第３の遅延マスク指示信号を発生するためのマスク遅延手段と、
前記第１の遅延読出信号、前記第１の遅延マスク指示信号および前記クロック信号を受け、前記第１の遅延読出信号の活性状態および前記第１の遅延マスク指示信号の非活性状態の間、前記クロック信号に同期して前記ゲート回路を導通させる制御論理を備え、
前記出力回路は、
前記第２の遅延読出信号の活性状態と前記第２の遅延マスク指示信号の非活性状態とに応答して、前記ゲート回路から与えられる選択メモリセルデータを外部へ出力するための手段を含む、半導体記憶装置。
【請求項７】
前記第３の遅延読出信号と前記第３の遅延マスク指示信号とを受け、前記第３の遅延読出信号の活性状態と前記第３の遅延マスク指示信号の非活性状態とに応答して、前記制御論理の出力信号を前記ゲート回路へ与え、前記第３の遅延読出信号および前記第３の遅延マスク指示信号がそれぞれ活性状態および非活性状態の組合せのとき以外の状態の時には前記制御論理の出力信号の論理レベルに拘らず前記ゲート回路を導通状態にする第２の制御論理をさらに備える、請求項６記載の半導体記憶装置。
【請求項８】
前記第１、第２および第３の遅延時間は前記クロック信号の半サイクル、１サイクル、および１．５サイクル期間である、請求項６記載の半導体記憶装置。
【請求項９】
各々がデータを記憶する複数のメモリセル、
データ読出モード時、前記複数のメモリセルのうちの選択メモリセルのデータを通過させるためのゲート回路、
データ出力許可時、前記ゲート回路から与えられたデータを外部に出力するための出力回路、
前記出力回路からの選択メモリセルデータの出力にマスクをかけるマスク指示に応答して、内部マスク指示信号を発生するための手段、および
クロック信号に同期して前記ゲート回路を導通させるとともにデータ出力不許可移行に応答して、前記ゲート回路を前記クロック信号と独立に非導通状態とするための出力制御回路を備え、
前記出力制御回路は、
前記データ読出モードを指定するデータ読出指示に従って前記クロック信号の所定数のサイクル後に内部読出許可信号を生成するための手段と、
前記内部読出許可信号を遅延して出力許可信号を生成する手段と、
前記内部マスク指示信号を受けて、第１の遅延時間および前記第１の遅延時間よりも長い第２の遅延時間を前記内部マスク指示信号に対してそれぞれ有する第１および第２の遅延マスク指示信号を生成するための遅延回路と、
前記第１の遅延マスク指示信号と前記クロック信号とを受け、前記第１の遅延マスク指示信号の非活性時前記クロック信号に同期して前記ゲート回路を導通させる制御論理とを備え、
前記出力回路は、
前記出力許可信号の活性状態と前記第２の遅延マスク指示信号の非活性状態とに応答して前記ゲート回路から与えられたデータを外部へ出力し、それ以外出力ハイインピーダンス状態となる、半導体記憶装置。
【請求項１０】
前記出力許可信号生成手段は、前記クロック信号に同期して動作し、前記内部読出許可信号を前記クロック信号の所定サイクル期間遅延して前記出力許可信号を生成するための手段を含み、
前記遅延回路は前記クロック信号の半サイクルおよび１クロックサイクル期間前記内部マスク指示信号を遅延して前記第１および第２の遅延マスク指示信号を生成する手段を含む、請求項９記載の半導体記憶装置。
【請求項１１】
前記ゲート回路前段に設けられ、前記ゲート回路へ与えられるデータをラッチするデータラッチをさらに備える、請求項１０記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、クロック信号に同期して動作する同期型半導体記憶装置に関する。より特定的には、同期型半導体記憶装置のデータ出力に対する制御回路に関し、より具体的には、無効データの出力を防止するための構成に関する。
【０００２】
【従来の技術】
図２１は、従来の同期型半導体記憶装置のデータ読出時の動作を示すタイミングチャート図である。以下、図２１を参照して同期型半導体記憶装置の動作について説明する。
【０００３】
この同期型半導体記憶装置は、外部から与えられるクロック信号ｅｘｔＣＬＫに同期して外部から与えられる制御信号の取込およびデータの出力を行なう。外部クロック信号ｅｘｔＣＬＫは、たとえばシステムクロックである。
【０００４】
クロックサイクル♯１の外部クロック信号ｅｘｔＣＬＫの立上がりエッジにおいて、ロウアドレスストローブ信号／ＲＡＳをＬレベルに設定しかつコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥをＨレベルに設定する。これらの制御信号の状態の組合せは、アクティブコマンドと呼ばれ、同期型半導体記憶装置において、そのとき同時に与えられるアドレス信号に従って行選択動作が行なわれる。標準ＤＲＡＭのＲＡＳ−ＣＡＳ遅延時間が経過すると、内部で列選択動作を行なうことができる。
【０００５】
クロックサイクル♯３において、外部クロック信号ｅｘｔＣＬＫの立上がりエッジにおいて、ロウアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥをＨレベルに設定しかつコラムアドレスストローブ信号／ＣＡＳをＬレベルに設定する。これらの制御信号の状態の組合せは、リードコマンドと呼ばれ、そのとき同時に与えられるアドレス信号に従って列選択動作が行なわれ、選択メモリセルのデータの読出が行なわれる。
【０００６】
このデータ読出時において、内部で列選択を行ない、この選択列上の選択メモリセルのデータを外部へ読出すために、内部でのデータ転送に時間を要する。したがって、クロック信号♯４において最初のデータが出力され、クロックサイクル♯５のクロック信号ｅｘｔＣＬＫの立上がりエッジにおいて出力データＤｏｕｔが確定状態となる。以降、内部で最初のアドレス信号を先頭アドレスとして、所定のシーケンスで列アドレス信号が生成されて列選択が行なわれ、連続的に、データの読出が行なわれる。したがって、クロックサイクル♯６、♯７および♯８それぞれの外部クロック信号ｅｘｔＣＬＫの立上がりエッジにおいてデータがそれぞれ確定状態となり、外部の装置によりサンプリングされる。
【０００７】
リードコマンドが与えられてから有効データが現れるまでのクロックサイクル数をＣＡＳレイテンシと呼び、１つのリードコマンドが与えられたときに連続的に読出されるデータの数（１つのデータ出力端子あたり）をバースト長と呼ぶ。図２１において、ＣＡＳレイテンシが２であり、バースト長が４の場合の読出動作が一例として示される。
【０００８】
クロックサイクル♯９の外部クロック信号ｅｘｔＣＬＫの立上がりエッジにおいて、ロウアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥをＬレベルに設定しかつコラムアドレスストローブ信号／ＣＡＳをＨレベルに設定する。これらの制御信号の状態の組合せは、プリチャージコマンドと呼ばれ、アレイのプリチャージ動作が指示される。すなわち、内部での選択行が非選択状態へ駆動され、メモリセルアレイが所定のプリチャージ状態に復帰し、この同期型半導体記憶装置はスタンバイ状態となる。
【０００９】
図２１に示すように、外部クロック信号ｅｘｔＣＬＫに同期して外部信号を取込むことにより、各制御信号の確定タイミングは、外部クロック信号ｅｘｔＣＬＫに対して決定され、制御信号のスキューなどに対するタイミングマージンを考慮する必要がなく、内部動作を速いタイミングで行なうことができ、高速アクセスが可能となる。また、データＤｏｕｔを外部クロック信号ｅｘｔＣＬＫに同期して出力するため、高速のデータ転送が可能となる。
【００１０】
図２２は、従来の同期型半導体記憶装置のデータ読出に関連する部分の構成を概略的に示す図である。図２２において、従来の同期型半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイ９００と、外部から与えられるアドレス信号をクロック信号に同期して取込み内部行および列アドレス信号を生成するアドレス入力バッファ９０２と、アドレス入力バッファ９０２から与えられた内部行アドレス信号に従って、メモリセルアレイ９００のアドレス指定された行（ワード線）を選択状態へ駆動するための行選択回路９０４と、アドレス入力バッファ９０２からの内部列アドレス信号に従ってメモリセルアレイ９００のアドレス指定された列（ビット線対）を選択するための列選択回路９０６と、データ読出時、列選択回路９０６により選択された列上のメモリセルのデータを読出すための読出回路９０８と、活性化時内部クロック信号ＣＬＫＯに同期して読出回路９０８から与えられた読出データＲＤを受けてバッファ処理し、外部データＤｏｕｔを生成する出力回路９１０と、外部から与えられるクロック信号ｅｘｔＣＬＫをバッファ処理して内部クロック信号ｉｎｔＣＬＫおよびＣＬＫＯを生成するクロックバッファ９１２と、内部クロック信号ｉｎｔＣＬＫに同期して外部から与えられる制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの論理状態を判定し、該判定結果を示す信号を生成するコマンドデコーダ９１４と、このコマンドデコーダ９１４からの出力信号に従って指定された動作を行なうための制御回路９１６を含む。
【００１１】
制御回路９１６は、コマンドデコーダ９１４から行選択動作に関連する動作モード指示（アクティブコマンドおよびプリチャージコマンド）が与えられたとき活性化され、行選択に関連する回路の動作を制御する行系制御回路９１６ａと、コマンドデコーダ９１４からの列選択に関連する指示（リードコマンドおよびデータ書込を示すライトコマンド）が与えられると活性化され、列選択に関連する回路の動作を制御する列系制御回路９１６ｂと、列系制御回路９１６ｂからの読出許可信号ＯＥＭＦに従って出力回路９１０を活性化する出力制御回路９１６ｃを含む。この出力制御回路９１６ｃからの出力許可信号（出力バッファイネーブル信号）ＯＥＭの活性化時、出力回路９１０が活性化され、内部クロック信号ＣＬＫＯに同期してデータＤｏｕｔを出力する。
【００１２】
行系制御回路９１６ａは、アドレス入力バッファ９０２、行選択回路９０４、図示しないビット線プリチャージ回路およびセンスアンプ回路の動作を制御するが、図２２においては、行選択回路９０４の動作を制御するように示す。列系制御回路９１６ｂは、アクセスコマンド（リードコマンドおよびライトコマンド）が与えられたときに、読出許可信号ＯＥＭＦを活性化する。この読出許可信号ＯＥＭＦの活性状態の間、列選択および内部データの読出が行なわれる。列選択回路９０６は、コラムデコーダおよび選択列を内部データ線に接続するＩ／Ｏゲートを含む。読出回路９０８は、内部データ線上のデータを増幅するプリアンプ回路を含む。この読出回路は、また内部構成に応じて、内部クロック信号ｉｎｔＣＬＫに同期してプリアンプ回路の出力信号を転送する転送ゲートを含んでもよい。
【００１３】
出力回路９１０は、内部クロック信号ＣＬＫＯに同期して読出回路９０８から与えられる読出データＲＤを取込むゲート回路と、出力許可信号ＯＥＭの活性化時、このゲート回路の出力信号をバッファ処理して出力する出力バッファを含む。列系制御回路９１６ｂは、またアドレス入力バッファ９０２の列アドレス取込タイミングをも決定するが、図２２において、図面を簡略化するために示していない。
【００１４】
図２３は、図２２に示すクロックバッファ９１２の構成の一例を示す図である。図２３においてクロックバッファ９１２は、外部クロック信号ｅｘｔＣＬＫをバッファ処理して内部クロック信号ｉｎｔＣＬＫを生成するバッファ回路９１２ａと、外部クロック信号ｅｘｔＣＬＫをバッファ処理して読出用内部クロック信号ＣＬＫＯを生成するバッファ回路９１２ｂを含む。内部クロック信号ｉｎｔＣＬＫと読出用の内部クロック信号ＣＬＫＯは、互いに同期した信号である。これらの内部クロック信号ｉｎｔＣＬＫおよびＣＬＫＯは、常時発生される（クロックイネーブル信号を用いない場合）。
【００１５】
図２４は、図２２に示す列系制御回路９１６ｂに含まれるＯＥＭＦ信号発生回路の構成の一例を示す図である。図２４において、ＯＥＭＦ信号発生回路は、内部クロック信号ｉｎｔＣＬＫに同期して動作し、データ読出指示信号／ＲＥＡＤをバースト長期間遅延するバースト長カウンタ９２０ａと、データ読出指示信号／ＲＥＡＤを一方入力に受けるＮＡＮＤ回路９２０ｂと、バースト長カウンタ９２０ａの出力するリセット信号／ＲＳＴとＮＡＮＤ回路９２０ｂの出力信号とを受けるＮＡＮＤ回路９２０ｃとを含む。ＮＡＮＤ回路９２０ｂは、その他方入力に、ＮＡＮＤ回路９２０ｃの出力信号を受けて、読出許可信号ＯＥＭＦを出力する。読出指示信号／ＲＥＡＤはリードコマンドが与えられたとき、所定期間活性状態のＬレベルとなる信号である。バースト長カウンタ９２０ａは、内部クロック信号ｉｎｔＣＬＫに同期して動作し、この読出指示信号／ＲＥＡＤをバースト長期間シフトし、バースト長期間経過後、リセット信号／ＲＳＴを活性化する。次にこの図２４に示すＯＥＭＦ信号発生回路の動作を図２５に示すタイミングチャート図を参照して説明する。
【００１６】
外部クロック信号ｅｘｔＣＬＫの立上がりエッジでリードコマンドが与えられると、図２２に示すコマンドデコーダ９１４は、内部クロック信号ｉｎｔＣＬＫに同期してリードコマンドが与えられたことを検出し、読出指示信号／ＲＥＡＤを所定期間Ｌレベルの活性状態に駆動する。この読出指示信号／ＲＥＡＤの活性化に応答して、ＮＡＮＤ回路９２０ｂからの読出許可信号ＯＥＭＦがＨレベルの活性状態となる。リセット信号／ＲＳＴは、Ｈレベルであり、ＮＡＮＤ回路９２０ｃが両入力にＨレベルの信号を受け、その出力信号をＬレベルへ駆動する。これにより、読出指示信号／ＲＥＡＤがＨレベルに立上がっても、読出許可信号ＯＥＭＦは、Ｈレベルの活性状態を維持する。この読出許可信号ＯＥＭＦの活性状態の間、列系制御回路９１６ｂの制御のもとに、メモリセル列の選択、選択メモリセルデータの読出が行なわれる。バースト長期間（図２５においてバースト長４の場合の動作を示す）をカウントするバースト長カウンタ９２０ａは、リードコマンドが与えられてから４クロックサイクル（バースト長期間）経過後に、リセット信号／ＲＳＴを内部クロック信号ｉｎｔＣＬＫに同期してＬレベルの活性状態へ１クロックサイクル期間駆動する。このリセット信号／ＲＳＴがＬレベルに立下がると、ＮＡＮＤ回路９２０ｃの出力信号がＨレベルとなり、ＮＡＮＤ回路９２０ｂは、両入力の信号がともにＨレベルとなり、読出許可信号ＯＥＭＦをＬレベルに駆動する。これにより、ＮＡＮＤ回路９２０ｃの出力信号はＨレベルに固定され、リセット信号／ＲＳＴがＨレベルに復帰しても、読出許可信号ＯＥＭＦは、非活性状態を維持する。
【００１７】
この読出許可信号ＯＥＭＦをバースト長期間のみ活性化することにより、バースト長のデータの読出が行なわれる。
【００１８】
図２６は、図２２に示す出力制御回路９１６ｃおよび出力回路９１０の構成の一例を示す図である。図２６において、出力制御回路９１６ｃは、図２２に示す列系制御回路９１６ｂから出力される読出許可信号ＯＥＭＦを内部クロック信号ｉｎｔＣＬＫの（ＣＡＳレイテンシ−１）クロックサイクル遅延する（ＣＡＳレイテンシ−１）クロックシフタ９１６ｃａを含む。（ＣＡＳレイテンシ−１）クロックシフタ９１６ｃａは、内部クロック信号ｉｎｔＣＬＫに同期してシフト動作を行ない、読出許可信号ＯＥＭＦを（ＣＡＳレイテンシ−１）クロックサイクル期間遅延して出力許可信号（出力バッファイネーブル信号）ＯＥＭを生成する。
【００１９】
出力回路９１０は、内部クロック信号ＣＬＫＯに同期して動作し、図２２に示す読出回路９０８からの内部読出データを取込みラッチするゲート回路９１０ａと、出力許可信号ＯＥＭの活性化時活性化され、ゲート回路９１０ａのラッチデータＤＤを装置外部へ出力する出力バッファ回路９１０ｂを含む。
【００２０】
ゲート回路９１０ａは、内部クロック信号ＣＬＫＯがＨレベルのときに活性化されて内部読出データＲＤを反転するトライステートインバータバッファ９１０ａａと、このトライステートインバータバッファ９１０ａａの出力信号を反転して内部データＤＤを出力バッファ回路９１０ｂへ与えるインバータ回路９１０ａｂと、インバータ回路９１０ａｂの出力データＤＤを反転してインバータ９１０ａｂの入力部へ伝達するインバータ回路９１０ａｃを含む。インバータ回路９１０ａｂおよび９１０ａｃはインバータラッチを構成する。
【００２１】
出力バッファ回路９１０ｂは、データＤＤを反転するインバータ回路９１０ｂａと、出力許可信号ＯＥＭとデータＤＤを受けるＡＮＤ回路９１０ｂｂと、インバータ９１０ｂａの出力信号と出力許可信号ＯＥＭを受けるＡＮＤ回路９１０ｂｃと、ＡＮＤ回路９１０ｂｂの出力信号がＨレベルのときに導通し、電源電圧Ｖｃｃレベルの出力データＤｏｕｔを生成するｎチャネルＭＯＳトランジスタ９１０ｂｄと、ＡＮＤ回路９１０ｂｃの出力信号がＨレベルのとき導通し、接地電圧ＶＳＳレベルの出力データＤｏｕｔを生成するｎチャネルＭＯＳトランジスタ９１０ｂｅを含む。ＡＮＤ回路９１０ｂｂおよび９１０ｂｃ各々は、通常、ＮＡＮＤ回路とインバータ回路で構成される。次にこの図２６に示す出力制御回路９１６ｃおよび出力回路９１０の動作を図２７に示すタイミングチャート図を参照して説明する。
【００２２】
内部クロック信号ｉｎｔＣＬＫおよびＣＬＫＯは、外部クロック信号ｅｘｔＣＬＫに同期して発生される。したがって、ゲート回路９１０ａのトライステートインバータバッファ９１０ａａは、常時活性／非活性を繰返し、内部読出データＲＤの取込みおよびラッチを繰返す。
【００２３】
クロックサイクル♯０においてリードコマンドが与えられると、このクロックサイクル♯０において、読出許可信号ＯＥＭＦがＨレベルの活性状態となる。ここで、ＣＡＳレイテンシが２でありバースト長が４の動作について説明する。この読出許可信号ＯＥＭＦの活性化に従って、列系制御回路９１６ｂ（図２２参照）の制御のもとに、メモリセルの選択が行なわれ、選択メモリセルのデータが読出される。
【００２４】
この内部読出データＲＤが、クロックサイクル♯１において、内部クロック信号ＣＬＫＯの立上がりに応答してゲート回路９１０ａに取込まれ、この内部クロック信号ＣＬＫＯの立下がりに応答してラッチされる。ＣＡＳレイテンシが２であるため、（ＣＡＳレイテンシ−１）クロックシフタ９１６ｃａからの出力許可信号ＯＥＭが、クロックサイクル♯１において、内部クロック信号ｉｎｔＣＬＫに同期して活性状態となる。この出力許可信号ＯＥＭがＨレベルの活性状態となると、出力バッファ回路９１０ｂが活性化されて出力低インピーダンス状態となり、ゲート回路９１０ａから与えられたデータをバッファ処理して出力する。
【００２５】
バースト長が４であるため、読出許可信号ＯＥＭＦが、クロックサイクル♯４において非活性状態となり、読出回路９０８（図２２参照）の読出動作が停止される。一方、内部クロック信号ＣＬＫＯは常時発生されており、この内部読出データＲＤの取込ラッチ動作を繰返す。したがって、このゲート回路９１０ａは、クロックサイクル♯４において、最後のバースト長データを内部クロック信号ＣＬＫＯの立上がりに同期して取込み、その立下がりに同期してラッチする。このバースト長のデータの最後のデータが出力されると、クロックサイクル♯５において、出力許可信号ＯＥＭがＬレベルの非活性状態となり、出力バッファ回路９１０ｂは出力ハイインピーダンス状態となる。これにより、バースト長４のデータが外部クロック信号ｅｘｔＣＬＫに同期して順次出力される。
【００２６】
なお、図２７に示すタイミングチャート図において斜線で示す領域は、無効データの領域である。
【００２７】
図２８は、従来の同期型半導体記憶装置の他の構成を示す図である。この図２８に示す同期型半導体記憶装置は、図２２に示す同期型半導体記憶装置と、出力回路９１０からのデータ出力に対しマスクをかける機能を備えている点で異なる。すなわち、この図２８に示す同期型半導体記憶装置は、外部から与えられるデータ出力マスク指示ＤＱＭに応答して、内部クロック信号ｉｎｔＣＬＫに同期して内部マスク指示信号ＤＱＭ０を発生して出力制御回路９１６ｃへ与える内部マスク指示信号発生回路９３０を含む。この出力制御回路９１６ｃは、内部マスク指示信号発生回路９３０からの内部マスク指示信号ＤＱＭ０が活性状態にあり、データ出力にマスクをかけることを示しているときには、出力許可信号ＯＥＭを非活性状態へ駆動し、出力回路９１０を出力ハイインピーダンス状態に設定する。他の構成は、図２２に示す構成と同じであり、対応する部分には同一参照番号を付す。
【００２８】
図２９は、図２８に示す内部マスク指示信号発生回路９３０の構成を概略的に示す図である。図２９において、内部マスク指示信号発生回路９３０は、外部から与えられるデータマスク指示ＤＱＭを受けてバッファ処理する入力バッファ９３０ａと、入力バッファ９３０ａからの信号が活性状態にあるとき内部クロック信号ｉｎｔＣＬＫの立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路９３０ｂと、ワンショットパルス発生回路９３０ｂからのワンショットパルス信号ＤＱＭ０Ｆを内部クロック信号ｉｎｔＣＬＫに同期してラッチするラッチ回路９３０ｃを含む。
【００２９】
この図２９に示す内部マスク指示信号発生回路９３０の構成においては、外部からのマスク指示ＤＱＭが活性状態となると、次のクロックサイクルにおけるデータ出力に対しマスクがかけられる。
【００３０】
図３０は、図２９に示すワンショットパルス発生回路９３０ｂの構成の一例を示す図である。図３０において、ワンショットパルス発生回路９３０ｂは、内部クロック信号ｉｎｔＣＬＫと入力バッファの出力信号ＤＱＭｉを受けるＡＮＤ回路９３０ｂａと、ＡＮＤ回路９３０ｂａの出力信号を反転しかつ所定時間遅延する反転遅延回路９３０ｂｂと、ＡＮＤ回路９３０ｂａの出力信号と反転遅延回路９３０ｂｂの出力信号を受けて信号ＤＱＭ０Ｆを出力するＡＮＤ回路９３０ｂｃを含む。図２９に示す入力バッファ９３０ａの出力する信号ＤＱＭｉは、活性化時Ｈレベルである。したがって、内部クロック信号ｉｎｔＣＬＫがＨレベルに立上がると、マスク指示が与えられたときにはＡＮＤ回路９３０ｂａの出力信号がＨレベルに立上がり、信号ＤＱＭ０Ｆが所定期間Ｈレベルの活性状態となる。
【００３１】
なお、図３０に示すワンショットパルス発生回路の構成に代えて、ＡＮＤ回路９３０ｂａの出力信号がＨレベルのときにセットされ、所定時間経過後にリセットされるセット／リセットフリップフロップが用いられてもよい。このセット／リセットフリップフロップから、信号ＤＱＭ０Ｆが出力される。
【００３２】
図３１は、図２９に示すラッチ回路９３０ｃの構成の一例を示す図である。図３１において、ラッチ回路９３０ｃは、信号ＤＱＭ０Ｆを反転するインバータ９３０ｃａと、内部クロック信号ｉｎｔＣＬＫと信号ＤＱＭ０Ｆを受けるＮＡＮＤ回路９３０ｃｂと、インバータ９３０ｃａの出力信号と内部クロック信号ｉｎｔＣＬＫを受けるＮＡＮＤ回路９３０ｃｃと、ＮＡＮＤ回路９３０ｃｂの出力信号を一方入力に受けるＮＡＮＤ回路９３０ｃｄと、ＮＡＮＤ回路９３０ｃｃの出力信号とＮＡＮＤ回路９３０ｃｄの出力信号とを受けるＮＡＮＤ回路９３０ｃｅを含む。ＮＡＮＤ回路９３０ｃｅの出力信号がＮＡＮＤ回路９３０ｃｄの他方入力へ与えられる。ＮＡＮＤ回路９３０ｃｄから内部マスク指示信号ＤＱＭ０が出力される。
【００３３】
この図３１に示すラッチ回路９３０ｃにおいては、内部クロック信号ｉｎｔＣＬＫがＨレベルのときに、ＮＡＮＤ回路９３０ｃｂおよび９３０ｃｃがインバータとして動作し、信号ＤＱＭ０Ｆを通過させる。ＮＡＮＤ回路９３０ｃｄおよび９３０ｃｅは、ラッチ回路を構成し、これらのＮＡＮＤ回路９３０ｃｂおよび９３０ｃｃから与えられた信号をラッチする。したがって、信号ＤＱＭ０Ｆが活性状態となると、内部クロック信号ｉｎｔＣＬＫに同期してこのラッチ回路内に取込まれてラッチされ、そのクロックサイクル期間ラッチ状態に維持される。次に、この図２９から図３１に示す内部マスク指示信号発生回路９３０の動作を図３２に示す波形図を参照して説明する。
【００３４】
クロックサイクル♯０において、外部からのマスク指示ＤＱＭがＨレベルに駆動され、クロックサイクル♯１の外部クロック信号ｅｘｔＣＬＫの立上がりエッジにおいて、Ｈレベルに保持される。内部クロック信号ｉｎｔＣＬＫは、外部クロック信号ｅｘｔＣＬＫに同期して発生されており、図３０に示すワンショットパルス発生回路９３０ｂから、この内部クロック信号ｉｎｔＣＬＫの立上がりに応答して、信号ＤＱＭ０Ｆが所定時間Ｈレベルとなる。内部クロック信号ｉｎｔＣＬＫがＨレベルのとき、ラッチ回路９３０ｃが与えられた信号を取込むため、このＨレベルの信号ＤＱＭ０Ｆがラッチ回路９３０ｃに取込まれ、内部マスク指示信号ＤＱＭ０がＨレベルに立上がる。この内部クロック信号ｉｎｔＣＬＫがＨレベルの間、信号ＤＱＭ０ＦはＨレベルを保持する。内部クロック信号ｉｎｔＣＬＫがＬレベルに立下がると、ラッチ回路９３０ｃは、ＮＡＮＤ回路９３０ｃｂおよび９３０ｃｃの出力信号がＨレベルとなり、ラッチ状態になる。
【００３５】
クロックサイクル♯２において再び内部クロック信号ｉｎｔＣＬＫがＨレベルに立上がったとき、外部からのマスク指示ＤＱＭがＬレベルであれば、ワンショットパルス発生回路９３０ｂからの信号ＤＱＭ０ＦはＬレベルであり、応じてこの内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、ラッチ回路９３０ｃからの内部マスク指示信号ＤＱＭ０がＬレベルへ駆動される。この内部マスク指示信号ＤＱＭ０に従って出力許可信号ＯＥＭが非活性化される。したがって、クロックサイクル♯１の立上がりエッジにおいて外部からマスク指示が与えられたとき、クロックサイクル♯２において確定状態となるべきデータに対するマスクがかけられる。
【００３６】
図３３は、図２８に示す出力制御回路９１６ｃの構成を概略的に示す図である。図３３において、出力制御回路９１６ｃは、列系制御回路９１６ｂ（図２８参照）からの内部読出許可信号ＯＥＭＦを（ＣＡＳレイテンシ−２）クロックサイクル遅延する（ＣＡＳレイテンシ−２）クロックシフタ９４０ａと、内部マスク指示信号ＤＱＭ０を反転するインバータ９４０ｂと、（ＣＡＳレイテンシ−２）クロックシフタ９４０ａの出力信号とインバータ９４０ｂの出力信号とを受けるＡＮＤ回路９４０ｃと、ＡＮＤ回路９４０ｃの出力信号を内部クロック信号ｉｎｔＣＬＫの１クロックサイクル期間遅延する１クロックシフタ９４０ｄを含む。この１クロックシフタ９４０ｄから出力許可信号ＯＥＭが出力される。
【００３７】
（ＣＡＳレイテンシ−２）クロックシフタ９４０ａおよび１クロックシフタ９４０ｄは、ともに内部クロック信号ｉｎｔＣＬＫに同期してシフト動作を行なう回路であり、その基本構成は、図３１に示すラッチ回路と同様である。
【００３８】
出力回路の構成は、先の図２６に示す構成と同じであり、１クロックシフタ９４０ｄからの出力許可信号ＯＥＭの活性化時、出力回路が、内部クロック信号ｉｎｔＣＬＫに同期してデータを出力する。
【００３９】
図３４は、図２８に示す同期型半導体記憶装置のデータ読出シーケンスを示すタイミングチャート図である。この図３４において、ＣＡＳレイテンシが２であり、またバースト長が４の場合のデータ読出動作が示される。ＣＡＳレイテンシが２の場合、図３３に示す（ＣＡＳレイテンシ−２）クロックシフタ９４０ａは、遅延動作は行なわないため、読出許可信号ＯＥＭＦと（ＣＡＳレイテンシ−２）クロックシフタ９４０ａの出力信号ＯＥＭＦＳは同じタイミングで発生される。以下、図２８から図３４を参照して、この図２８に示す同期型半導体記憶装置のデータ読出動作について説明する。
【００４０】
クロックサイクル♯０においてリードコマンドが与えられる。このリードコマンドに従って、クロックサイクル♯０から読出許可信号ＯＥＭＦがバースト長期間の間Ｈレベルの活性状態へ駆動される。このとき、また（ＣＡＳレイテンシ−２）クロックシフタ９４０ａからの信号ＯＥＭＦＳも同様にＨレベルの活性状態へ駆動される。この読出許可信号ＯＥＭＦに従って、内部でメモリセルの列選択および内部データの読出が行なわれる。
【００４１】
クロックサイクル♯１のクロック信号ｅｘｔＣＬＫの立上がりエッジで、外部からのマスク指示信号ＤＱＭがＨレベルに設定され、データ出力マスクの指示が与えられる。このデータ出力マスク指示に応答して、クロックサイクル♯１において内部マスク指示信号ＤＱＭ０が１クロックサイクル期間Ｈレベルに立上がり、図３３に示すインバータ９４０ｂの出力信号がＬレベルとなる。出力許可信号ＯＥＭは、クロックサイクル♯１から活性状態となる。内部マスク指示信号ＤＱＭ０が活性状態とされても、これは図３３に示す１クロックシフタ９４０ｄに与えられるため、このクロックサイクル♯１において、出力許可信号ＯＥＭは活性状態を保持する。これにより、内部で読出回路から読出されたＲＤに従って出力回路において内部読出データＤＤが生成されて外部へ出力される。
【００４２】
クロックサイクル♯２においては、図３３に示す１クロックシフタ９４０ｄからの出力許可信号ＯＥＭが、この内部マスク指示信号ＤＱＭ０に従って１クロックサイクル期間Ｌレベルの非活性状態となり、応じて出力回路が出力ハイインピーダンス状態となる。内部読出データＲＤの出力回路での転送は行なわれるが、外部へは出力されず、データ出力にマスクがかけられる。データ出力マスク指示ＤＱＭは、クロックサイクル♯１の外部クロック信号ｅｘｔＣＬＫの立上がりエッジにおいて活性状態とされているだけである。したがって、クロックサイクル♯２、♯３および♯４においては、内部マスク指示信号ＤＱＭ０は、再び非活性状態となり、応じてクロックサイクル♯３および♯４においては、出力許可信号ＯＥＭが再びＨレベルの活性状態となり、内部読出データＲＤに従って出力回路において内部読出データＤＤが生成されて外部へ出力される。
【００４３】
この図３４に示すように、クロックサイクル♯１においてデータ出力マスク指示ＤＱＭを活性状態とすることにより、２クロックサイクル目のデータ出力に対し、マスクをかけることができる。これにより、外部のプロセサは、必要なデータのみを取込むことができる。
【００４４】
【発明が解決しようとする課題】
図２６に示す出力制御回路および出力回路の構成においては、出力許可信号ＯＥＭがＬレベルからＨレベルになるときに、ゲート回路からのデータＤＤが確定状態となっていなければ、すなわちこの出力許可信号ＯＥＭに対する内部データＤＤのセットアップ時間ｔＳが十分でない場合には、図２７のＤｏｕｔ２に示すように、無効データが出力される。出力許可信号ＯＥＭの立上がりに対する内部データＤＤのセットアップ時間ｔＳが十分な長さを有し、この出力許可信号ＯＥＭの活性化時、内部データＤＤが確定状態にあれば、図２７の出力データＤｏｕｔ１に示すように、先頭データにおいて無効データは出力されない。
【００４５】
また、出力許可信号ＯＥＭがＨレベルからＬレベルの非活性状態に移行するとき、内部データＤＤは、確定状態を保持している必要がある。すなわち、この出力許可信号ＯＥＭの非活性化に対する内部ＤＤのホールド時間ｔＨが短い場合には、図２７に示すように、出力データＤｏｕｔ１に無効データが出力される。このホールド時間ｔＨが十分な長さであれば、図２７の出力データＤｏｕｔ２に示すように、無効データが出力されない。
【００４６】
しかしながら、内部データＤＤは、内部クロック信号ＣＬＫＯに同期して出力回路に取込まれており、また出力許可信号ＯＥＭも、内部クロック信号ｉｎｔＣＬＫに同期して変化する。これらの内部クロック信号ＣＬＫＯおよびｉｎｔＣＬＫは、外部クロック信号ｅｘｔＣＬＫから生成されており、互いに同期したクロック信号である。したがって、これらの出力許可信号ＯＥＭおよび内部データＤＤは、ほぼ同じタイミングで変化するため、十分な長さのセットアップ時間ｔＳおよびホールド時間ｔＨをともに実現するのは困難である。したがって、内部データＤＤおよび出力許可信号ＯＥＭの発生タイミングを全体としてずらせるために、出力許可信号ＯＥＭが内部データＤＤに対し前方向に移行するかまたは後ろ方向に移行することができるだけであり、セットアップ時間ｔＳが短くなるかまたはホールド時間ｔＨが短くなり、出力データとして、図２７に示す出力データＤｏｕｔ１またはＤｏｕｔ２が得られ、無効データをなくすのが困難である。
【００４７】
この無効データは、出力データＤｏｕｔの外部クロック信号ｅｘｔＣＬＫに対するセットアップ時間およびホールド時間ならびにアクセス時間（リードコマンドから与えられてから有効データを読出すことができるまでの時間）などの仕様値を満足していれば、データ処理に対して、この無効データはサンプリングされないため、また有効データが確実にサンプリングされるため特に問題は生じない。しかしながら、このような無効データが出力された場合、短期間に出力データＤｏｕｔが変化するため、この出力回路において電源ノイズが発生し、回路誤動作を生じさせるという問題が生じる。特に、この電源ノイズがシステム電源に乗る場合、このデータをサンプリングするプロセサにおいて、その動作電源電圧が変動し、誤動作（ハイレベル／ローレベルの誤判定、データ入出力タイミングのずれによる回路誤動作）などが生じ、正確なデータ処理を行なうことができず、正確に動作するシステムを構築することができなくなるという問題が生じる。また、このような無効データが生じる場合、この無効データに対するマージンを見込んでアクセス時間を考慮する必要があり、アクセス時間を短くすることができなくなるという問題が生じる。
また、図３３に示す出力制御回路を用いてデータ出力を行なう場合、出力許可信号ＯＥＭは、先の図２７に示す場合と同様、先頭データおよび最終バーストデータに対するセットアップ時間およびホールド時間のみならず、データマスクのための問題が生じる。すなわち、内部データマスク指示信号ＤＱＭ０は図３１に示すように、内部クロック信号ｉｎｔＣＬＫに同期して変化する。したがって、出力許可信号ＯＥＭも、その内部クロック信号ｉｎｔＣＬＫに同期して変化するため、データマスク指示が与えられたときの出力許可信号の非活性化および活性化に対するセットアップ時間およびホールド時間が問題となる。すなわち、図３４に示すように、クロックサイクル♯２における出力許可信号ＯＥＭの非活性化に対し、この内部データＤＤ（０）のホールド時間ｔＨが短ければ、このデータ出力マスク時において無効データが生じる（出力データＤｏｕｔ１）。また、このクロックサイクル♯３における出力許可信号ＯＥＭの活性化時において、３番目のデータ（２）のセットアップ時間ｔＳが短い場合には、同様に、図３４の出力データＤｏｕｔ２に示すように無効データが出力される。したがってデータ出力マスクをかける場合においても、無効データが出力され、電源ノイズなどによる回路誤動作を生じさせる。
【００４８】
それゆえに、この発明の目的は、無効データが出力されるのを確実に防止することができる出力回路を備える同期型半導体記憶装置を提供することである。
【００４９】
この発明の他の目的は、出力許可信号に対する内部データのセットアップ時間およびホールド時間を十分に確保することのできる出力制御回路を提供することである。
【００５０】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、要約すれば、有効データのみを、出力バッファ回路へ伝達するように構成したものである。すなわち、出力バッファ回路へ内部読出データを伝達するゲート回路を、必要な期間のみ導通状態とする。
【００５１】
請求項１に係る半導体記憶装置は、複数のメモリセルと、データ読出モード時、これら複数のメモリセルのうちの選択メモリセルのデータを通過させるためのゲート回路と、データ出力許可時このゲート回路から与えられたデータを外部へ出力するための出力回路と、クロック信号に同期してこのゲート回路を導通させるための出力制御回路を備える。この出力制御回路は、データ出力不許可移行に応答してゲート回路をクロック信号と独立に非導通状態とする。
【００５５】
出力制御回路が、データ読出モードを指定するデータ読出指示に従ってクロック信号の所定数のサイクル後に内部読出許可信号を活性化するための手段と、この内部読出許可信号を所定時間遅延する第１の遅延回路と、この第１の遅延回路の出力信号とクロック信号とを受け、第１の遅延回路の出力信号の活性状態の間クロック信号に同期してゲート回路を導通させる制御論理と、第１の遅延回路の出力信号を所定時間さらに遅延して出力回路へ与えて、その出力信号の活性状態の間出力回路にゲート回路からのデータを外部に出力させるための第２の遅延回路とを備える。
【００５６】
請求項２に係る半導体記憶装置は、請求項１の出力制御回路が、この出力回路からの選択メモリセルデータの出力にマスクをかけるためのマスク指示の活性化時、第１の遅延回路へ与えられる読出許可信号を非活性化する手段をさらに備える。
【００５７】
請求項３に係る半導体記憶装置は、複数のメモリセルと、データ読出モード時、これら複数のメモリセルのうちの選択メモリセルのデータを通過させるためのゲート回路と、データ出力許可時このゲート回路から与えられたデータを外部へ出力するための出力回路と、クロック信号に同期してこのゲート回路を導通させるための出力制御回路とを備える。この出力制御回路は、データ出力不許可移行に応答してゲート回路をクロック信号と独立に非導通状態とする。出力制御回路は、データ読出モードを指定するデータ読出指示に従ってクロック信号の所定数のサイクル後に内部読出許可信号を活性化するための手段と、この内部読出許可信号を遅延して第１の遅延時間を有する第１の遅延信号と、この第１の遅延時間よりも長い第２の遅延時間を有する第２の遅延信号と、この第２の遅延時間よりも長い第３の遅延時間を有する第３の遅延信号を発生する遅延手段とを備える。第２の遅延信号は、クロック信号に同期して発生されて出力回路へ与えられる。
【００５８】
この請求項３の出力制御回路はさらに、第１および第３の遅延信号とクロック信号とを受け、第１および第３の遅延信号の活性状態の間クロック信号に同期してゲート回路を導通状態とする制御論理とを含む。
【００５９】
請求項４に係る半導体記憶装置は、請求項３の遅延手段が、クロック信号に同期して動作し、内部読出許可信号をクロック信号の半サイクル、１サイクルおよび１．５サイクル遅延して前記第１、第２および第３の遅延信号をそれぞれ生成する遅延回路を含む。
【００６０】
請求項５に係る半導体記憶装置は、請求項４の出力制御回路がさらに、この出力回路からの選択メモリセルデータの出力にマスクをかけるマスク指示に応答して、遅延手段へ与えられる読出許可信号を非活性するための手段を備える。
【００６１】
請求項６に係る半導体記憶装置は、複数のメモリセルと、データ読出モード時、これら複数のメモリセルのうちの選択メモリセルのデータを通過させるためのゲート回路と、データ出力許可時このゲート回路から与えられたデータを外部へ出力するための出力回路と、クロック信号に同期してこのゲート回路を導通させるための出力制御回路とを備える。この出力制御回路は、データ出力不許可移行に応答してゲート回路をクロック信号と独立に非導通状態とする。出力制御回路は、データ読出モードを指定するデータ読出指示に従ってクロック信号の所定数のサイクル後に内部読出許可信号を発生するための手段と、この内部読出許可信号を遅延して第１の遅延時間を有する第１の遅延読出信号と、この第１の遅延時間よりも長い第２の遅延時間を有しかつクロック信号に同期した第２の遅延読出信号と、第２の遅延時間よりも長い第３の遅延時間を有する第３の遅延読出信号を発生するための読出遅延回路と、出力バッファ回路からの選択メモリセルデータの出力にマスクをかけるマスク指示に応答して内部マスク指示信号を発生させるための手段と、内部マスク指示信号を受け、それぞれ第１、第２および第３の遅延時間を有する第１、第２および第３の遅延マスク指示信号を発生するためのマスク遅延手段と、第１の遅延読出信号と第１の遅延マスク指示信号とクロック信号とを受け、第１の遅延読出信号の活性状態および第１の遅延マスク指示信号の非活性状態時にクロック信号に同期してゲート回路を導通させる制御論理を備える。出力バッファ回路は、第２の遅延読出信号の活性状態と第２の遅延マスク指示信号の非活性状態とに応答してゲート回路から与えられた選択メモリセルデータを外部へ出力する手段を含む。
【００６２】
請求項７に係る半導体記憶装置は、請求項６の装置が、さらに、第３の遅延読出信号と第３の遅延マスク指示信号とを受け、第３の遅延読出信号の活性状態と第３の遅延マスク指示信号の非活性状態とに応答して制御論理の出力信号をゲート回路へ与えて、この制御論理の出力信号に従ってゲート回路の導通非導通を制御しかつそれ以外の状態の組合せのときにはこの制御論理の出力信号の論理レベルに拘らずゲート回路を導通状態にする第２の制御論理を備える。
【００６３】
請求項８に係る半導体記憶装置は、請求項６の装置において第１、第２および第３の遅延時間は、それぞれ、クロック信号の半サイクル、１サイクル、および１．５サイクル期間である。
【００６４】
請求項９に係る半導体記憶装置は、複数のメモリセルと、データ読出モード時、これら複数のメモリセルのうちの選択メモリセルのデータを通過させるためのゲート回路と、データ出力許可時このゲート回路から与えられたデータを外部へ出力するための出力回路と、出力バッファ回路からの選択メモリセルデータの出力にマスクをかけるマスク指示に応答して内部マスク指示信号を発生するための手段と、クロック信号に同期してこのゲート回路を導通させるための出力制御回路とを備える。この出力制御回路は、データ出力不許可移行に応答してゲート回路をクロック信号と独立に非導通状態とする。出力制御回路は、データ読出モードを指定するデータ読出指示に従ってクロック信号の所定サイクル後に内部読出許可信号を生成する手段と、この内部読出許可信号を遅延して出力許可信号を生成する手段と、内部マスク指示信号を受けて第１の遅延時間およびこの第１の遅延時間よりも長い第２の遅延時間を内部マスク指示信号に対して有する第１および第２の遅延マスク指示信号を生成する遅延回路と、第１の遅延マスク指示信号とクロック信号とを受け、第１の遅延マスク指示信号の非活性時クロック信号に同期してゲート回路を導通させる制御論理を備える。出力回路は、出力許可信号の活性状態と第２の遅延マスク指示信号の非活性状態に応答してゲート回路からのデータを外部へ出力し、それ以外出力ハイインピーダンス状態となる。
【００６５】
請求項１０に係る半導体記憶装置は、請求項９の出力許可信号生成手段が、クロック信号に同期して動作し内部読出許可信号をクロック信号の所定サイクル期間遅延して出力許可信号を生成する手段を含む。遅延回路はこのクロック信号の半サイクルおよび１クロックサイクル期間内部マスク指示信号を遅延して第１および第２の遅延マスク指示信号を生成する手段を含む。
【００６６】
請求項１１に係る半導体記憶装置は、請求項１０の装置がさらに、ゲート回路前段に設けられ、ゲート回路へ与えられるデータをラッチするデータラッチを含む。
【００６７】
出力回路からのデータ出力を不許可するデータ出力不許可のときには、この出力バッファ回路へ読出データを伝達するゲート回路を、クロック信号と独立に非導通状態として出力回路へのデータの伝達を禁止する。これにより、出力回路へは、出力すべきデータのみが伝達されることになり、無効データが外部へ出力されるのを防止することができる。
【００６８】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う同期型半導体記憶装置のデータ読出部の構成を概略的に示す図である。図１において、同期型半導体記憶装置は、従来と同様、メモリセルアレイ９００、このメモリセルアレイ９００のアドレス指定された列を選択するための列選択回路９０６、列選択回路９０６により選択されたメモリセルデータを読出すための読出回路９０８、およびこの読出回路９０８からの内部読出データＲＤを外部へ出力データＤｏｕｔとして出力するための出力回路９１０を含む。出力回路９１０の構成は、図２６に示す構成と同様、クロック信号に応答して導通し、内部読出データＲＤから内部データＤＤを生成するゲート回路９１０ａと、この内部データＤＤをバッファ処理して出力データＤｏｕｔを生成する出力バッファ９１０ｂを含む。
【００６９】
この同期型半導体記憶装置は、さらに、外部クロック信号ｅｘｔＣＬＫを受けて、この外部クロック信号ｅｘｔＣＬＫに同期した内部クロック信号ｉｎｔＣＬＫを生成するクロック入力バッファ２と、外部から与えられる制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを受けて内部クロック信号ｉｎｔＣＬＫの立上がりエッジでこれらの制御信号の論理状態を判定して与えられたコマンドを識別するコマンドデコーダ９１４と、コマンドデコーダ９１４からの内部読出指示信号／ＲＥＡＤに従って列選択動作を制御する列系制御回路９１６ｂを含む。列系制御回路９１６ｂは、コマンドデコーダ９１４からの内部読出指示信号／ＲＥＡＤに従ってバースト長期間活性状態となる信号ＯＥＭＦを生成するＯＥＭＦ信号発生回路９２０と、この信号ＯＥＭＦの活性化時活性化され、列選択回路９０６および読出回路９０８の動作を制御する選択／読出制御回路９２１を含む。ＯＥＭＦ信号発生回路９２０の構成は、図２４に示す構成と同じである。
【００７０】
同期型半導体記憶装置はさらに、ＯＥＭＦ信号発生回路９２０からの信号ＯＥＭＦと外部から与えられるデータ出力マスク指示ＤＱＭとを受け、データ出力用の内部クロック信号ｉｎｔＣＬＫＯおよび出力許可信号ＯＥＭを生成するデータ出力制御回路１を含む。このデータ出力制御回路１は、出力許可信号（出力バッファイネーブル信号）ＯＥＭを、出力回路９１０に含まれる出力バッファ９１０ｂへ与え、出力用の内部クロック信号ｉｎｔＣＬＫＯを、ゲート回路９１０ａに与える。データ出力制御回路１は、データ出力にマスクをかけるときおよび出力許可信号ＯＥＭの非活性化移行時、ゲート回路９１０ａを非導通状態とし、読出回路９０８からの内部読出データＲＤが、出力バッファ９１０ｂへ伝達されるのを禁止する。また、出力許可信号ＯＥＭの活性化時、ゲート回路９１０ａを出力バッファ回路９１０ｂの活性化より早いタイミングで導通状態へ駆動する。これにより、後に説明するように、不要データの伝達による無効データの外部出力を防止する。次に各部の構成について説明する。
【００７１】
［クロック入力バッファ］
図２（Ａ）は、図１に示すクロック入力バッファ２の構成の一例を示す図である。図２（Ａ）において、クロック入力バッファ２は、外部からのクロック信号ｅｘｔＣＬＫとクロックイネーブル信号ＥＮＡＢＬＥを受けるＮＡＮＤ回路２ａと、ＮＡＮＤ回路２ａの出力信号を反転して内部クロック信号ｉｎｔＣＬＫを生成するインバータ回路２ｂを含む。クロックイネーブル信号ＥＮＡＢＬＥは、外部から与えられるクロックイネーブル信号であってもよく、また内部で、特定の動作モード（たとえばパワーダウンモード）が指定されたときに内部で発生される信号であってもよい。
【００７２】
この図２（Ａ）に示すクロック入力バッファ２の構成においては、その動作波形図を図２（Ｂ）に示すように、クロックイネーブル信号ＥＮＡＢＬＥがＬレベルの非活性状態のときには、ＮＡＮＤ回路２ａの出力信号がＨレベルに固定され、内部クロック信号ｉｎｔＣＬＫはＬレベルに固定される。したがってクロックイネーブル信号ＥＮＡＢＬＥが非活性状態の間、内部回路は新たな動作を行なわず、先の状態を保持する。したがって内部回路は動作せず信号線の充放電は行なわれず、消費電流が低減される。たとえばパワーダウンモードまたはスリープモードなどのように、長時間にわたってスタンバイ状態に同期型半導体記憶装置が置かれる場合に、このクロックイネーブル信号ＥＮＡＢＬＥを非活性状態として、消費電流を低減する。クロックイネーブル信号ＥＮＡＢＬＥがＨレベルに立上がると、ＮＡＮＤ回路２ａがインバータとして動作し、外部クロック信号ｅｘｔＣＬＫに従って内部クロック信号ｉｎｔＣＬＫが生成される。
【００７３】
［クロック入力バッファ２］
図３（Ａ）は、図１に示すクロック入力バッファの他の構成例を示す図である。図３（Ａ）において、クロック入力バッファ２は、外部クロック信号ｅｘｔＣＬＫを所定時間遅延しかつ反転する反転遅延回路２ｃと、外部クロック信号ｅｘｔＣＬＫと反転遅延回路２ｃの出力信号とを受けるＮＡＮＤ回路２ｄと、ＮＡＮＤ回路２ｄの出力信号を反転して内部クロック信号ｉｎｔＣＬＫを生成するインバータ２ｅを含む。反転遅延回路２ｃの有する遅延時間は、外部クロック信号ｅｘｔＣＬＫのＨレベル期間よりも短い。
【００７４】
この図３（Ａ）に示すクロック入力バッファ２においては、図３（Ｂ）の波形図に示すように、外部クロック信号ｅｘｔＣＬＫがＨレベルに立上がると、反転遅延回路２ｃの出力信号はまだＨレベルにあり、ＮＡＮＤ回路２ｄの出力信号がＬレベルとなり、応じて内部クロック信号ｉｎｔＣＬＫがインバータ回路２ｅによりＨレベルへ駆動される。反転遅延回路２ｃの有する遅延時間が経過すると、反転遅延回路２ｃの出力信号がＬレベルに立下がり、応じてＮＡＮＤ回路２ｄの出力信号がＨレベルとなり、内部クロック信号ｉｎｔＣＬＫがＬレベルとなる。したがって、この図３（Ａ）に示すクロック入力バッファ２の構成の場合、内部クロック信号ｉｎｔＣＬＫは、外部クロック信号ｅｘｔＣＬＫに同期した一定のパルス幅を有する信号となる。これにより、外部クロック信号ｅｘｔＣＬＫのパルス幅が、ノイズなどの影響により変動しても、内部クロック信号ｉｎｔＣＬＫのパルス幅は一定であり、内部クロック信号ｉｎｔＣＬＫに同期して動作する回路部分を正確に、外部クロック信号ｅｘｔＣＬＫのノイズの影響を受けることなく動作させることができる。
【００７５】
［クロック入力バッファ３］
図４（Ａ）は、クロック入力バッファのさらに他の構成を示す図である。図４（Ａ）において、クロック入力バッファ２は、奇数段のインバータで構成され、外部クロック信号ｅｘｔＣＬＫを所定時間遅延しかつ反転する反転遅延回路２ｆと、クロックイネーブル信号ＥＮＡＢＬＥと外部クロック信号ｅｘｔＣＬＫと反転遅延回路２ｆの出力信号とを受けるＮＡＮＤ回路２ｇと、ＮＡＮＤ回路２ｇの出力信号を反転して内部クロック信号ｉｎｔＣＬＫを生成するインバータ回路２ｈを含む。反転遅延回路２ｆの有する遅延時間は、外部クロック信号ｅｘｔＣＬＫのＨレベル期間よりも短い。
【００７６】
この図４（Ａ）に示すクロック入力バッファの構成においては、図４（Ｂ）にその動作波形図を示すように、クロックイネーブル信号ＥＮＡＢＬＥがＬレベルのときには、ＮＡＮＤ回路２ｇの出力信号がＨレベルに固定され、内部クロック信号ｉｎｔＣＬＫがＬレベルに固定される。したがって、この状態においては、内部回路の動作は停止される。
【００７７】
クロックイネーブル信号ＥＮＡＢＬＥがＨレベルに立上がると、図３（Ａ）に示すクロック入力バッファの構成と同様、外部クロック信号ｅｘｔＣＬＫの立上がりに同期して、内部クロック信号ｉｎｔＣＬＫがＨレベルに立上がる。反転遅延回路２ｆの有する遅延時間が経過すると、この内部クロック信号ｉｎｔＣＬＫがＬレベルに低下する。したがって、この図４（Ａ）に示すクロック入力バッファの構成においても、クロックイネーブル信号ＥＮＡＢＬＥに従って、内部回路の動作を停止させて低消費電流を実現し、また内部クロック信号ｉｎｔＣＬＫが発生されるときには、そのパルス幅を一定とし内部回路動作タイミングを一定とする。
【００７８】
この図２（Ａ）、図３（Ａ）、および図４（Ａ）に示すクロック入力バッファのいずれの構成が用いられてもよく、また従来と同様、単に外部クロック信号ｅｘｔＣＬＫをバッファ処理するバッファ回路が用いられてもよい。
【００７９】
［データ出力制御回路の構成１］
図５は、図１に示すデータ出力制御回路１と出力回路の構成を概略的に示す図である。出力回路９１０のゲート回路９１０ａおよび出力バッファ回路９１０ｂは、図２６に示す従来の出力回路と同じ構成であり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【００８０】
図５において、データ出力制御回路１は、外部から与えられるデータ出力マスク指示ＤＱＭに従って内部マスク指示信号ＤＱＭ０を生成する内部マスク指示信号発生回路１ａと、図１に示すＯＥＭＦ信号発生回路から与えられる読出許可信号ＯＥＭＦを（ＣＡＳレイテンシ−２）クロックサイクル遅延する（ＣＡＳレイテンシ−２）クロックシフタ１ｂと、内部マスク指示信号ＤＱＭ０を反転するインバータ回路１ｃと、（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号とインバータ回路１ｃの出力信号とを受けるＡＮＤ回路１ｄと、ＡＮＤ回路１ｄの出力信号を内部クロック信号ｉｎｔＣＬＫの１クロックサイクル期間遅延する１クロックシフタ１ｅと、１クロックシフタ１ｅからの出力許可信号ＯＥＭと内部クロック信号ｉｎｔＣＬＫとに従ってゲート回路９１０ａの導通／非導通を制御する制御論理ゲート１ｆと、１クロックシフタ１ｅからの出力許可信号ＯＥＭを所定時間遅延して出力バッファ回路９１０ｂへ与える遅延回路１ｇを含む。
【００８１】
内部マスク指示信号発生回路１ａは、図２９から図３１に示す内部マスク指示信号発生回路と同じ構成を備え、外部から与えられるデータ出力マスク指示ＤＱＭの活性化時、内部クロック信号ｉｎｔＣＬＫに同期して１クロックサイクル期間内部マスク指示信号ＤＱＭ０を活性化する。
【００８２】
ＡＮＤ回路１ｄは、インバータ回路１ｃの出力信号と（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号ＯＥＭＦＳを受けるＮＡＮＤゲートと、このＮＡＮＤゲートの出力信号を受けるインバータを含む。制御論理ゲート１ｆは、内部クロック信号ｉｎｔＣＬＫと出力許可信号ＯＥＭを受けるＮＡＮＤゲートと、このＮＡＮＤゲートの出力信号を受けるインバータとを含み、相補な出力用内部クロック信号ＣＬＫＯおよび／ＣＬＫＯを生成する。制御論理ゲート１ｆは、内部クロック信号ｉｎｔＣＬＫおよび出力許可信号ＯＥＭがＨレベルにあり、データ出力が許可されているときに、ゲート回路９１０ａに含まれるトライステートインバータバッファ９１０ａａを能動化し、読出回路から与えられたデータＲＤを取込み出力バッファ回路９１０ｂへ与えさせる。
【００８３】
図６は、図５に示す（ＣＡＳレイテンシ−２）クロックシフタ１ｂの構成を概略的に示す図である。図６において、（ＣＡＳレイテンシ−２）クロックシフタ１ｂは、内部クロック信号ｉｎｔＣＬＫに同期して、読出許可信号ＯＥＭＦを１クロックサイクル期間遅延する１クロックシフタ１ｂａと、この１クロックシフタ１ｂａの出力信号を、さらに内部クロック信号ｉｎｔＣＬＫに同期して１クロックサイクル期間遅延する１クロックシフタ１ｂｂと、ＣＡＳレイテンシが４であることを示す信号ＣＬ４および／ＣＬ４の活性化時１クロックシフタ１ｂｂの出力信号を通過させるトライステートバッファ１ｂｃと、ＣＡＳレイテンシが３であることを示す信号ＣＬ３および／ＣＬ３の活性化時１クロックシフタ１ｂａの出力信号を通過させるトライステートバッファ１ｂｄと、ＣＡＳレイテンシが２であることを示す信号ＣＬ２および／ＣＬ２の活性化時読出許可信号ＯＥＭＦを通過させるトライステートバッファ１ｂｅと、これらのトライステートバッファ１ｂｃ、１ｂｄおよび１ｂｅの出力信号を共通に受けて反転して信号ＯＥＭＦＳを生成するインバータ１ｂｆを含む。
【００８４】
図７は、図６に示す（ＣＡＳレイテンシ−２）クロックシフタ１ｂの動作を示すタイミングチャート図である。以下、図６および図７を参照して、この図６に示す（ＣＡＳレイテンシ−２）クロックシフタの動作について説明する。
【００８５】
リードコマンドが与えられると、その外部クロック信号のクロックサイクル（内部クロック信号ｉｎｔＣＬＫのクロックサイクル♯０）から、読出許可信号ＯＥＭＦがバースト長期間Ｈレベルとなる。図７においては、バースト長が４であり、４クロックサイクル期間読出許可信号ＯＥＭＦがＨレベルの活性状態となり、内部クロック信号ｉｎｔＣＬＫのサイクル♯４において読出許可信号ＯＥＭＦがＬレベルの非活性状態になる動作が一例として示される。
【００８６】
ＣＡＳレイテンシ（ＣＬ）が２の場合には、トライステートバッファ１ｂｅ（図６参照）が動作し、残りのトライステートバッファ１ｂｃおよび１ｂｄは、出力ハイインピーダンス状態となる。したがって、ＣＡＳレイテンシが２の場合には、この読出許可信号ＯＥＭＦがトライステートバッファ１ｂｅおよびインバータ１ｂｆにより選択されて、内部クロック信号ｉｎｔＣＬＫのクロックサイクル♯０からバースト長期間Ｈレベルの活性状態となる。
【００８７】
ＣＡＳレイテンシが３の場合（ＣＬ＝３）、トライステートバッファ１ｂｄが動作し、残りのトライステートバッファ１ｂｃおよび１ｂｅは、出力ハイインピーダンス状態となる。したがって、１クロックシフタ１ｂａの出力信号が選択されて信号ＯＥＭＦＳが出力されるため、内部クロック信号ｉｎｔＣＬＫのサイクル♯１から信号ＯＥＭＦＳがＨレベルの活性状態となり、クロックサイクル♯５においてＬレベルの非活性状態となる。
【００８８】
ＣＡＳレイテンシが４の場合（ＣＬ＝４）、トライステートバッファ１ｂｃが動作し、トライステートバッファ１ｂｄおよび１ｂｅが出力ハイインピーダンス状態となる。したがって、１クロックシフタ１ｂａおよび１ｂｂを通した信号が選択されて信号ＯＥＭＦＳが出力される。すなわち、ＣＡＳレイテンシが４の場合には、読出許可信号ＯＥＭＦよりも２クロックサイクル遅れた信号ＯＥＭＦＳが生成される。すなわち、内部クロック信号のサイクル♯２からサイクル♯６の間、信号ＯＥＭＦＳがＨレベルの活性状態となる。このトライステートバッファ１ｂｃ〜１ｂｅを用いて読出許可信号のシフト期間（遅延期間）を調整することにより、ＣＡＳレイテンシに応じて、信号ＯＥＭＦＳの活性化タイミングを調整することができ、複数のＣＡＳレイテンシに１つの半導体記憶装置で対処することができる。
【００８９】
図８（Ａ）は、図６に示す１クロックシフタ１ｂａおよび１ｂｂならびに図５に示す１クロックシフタ１ｅの構成を示す図である。図８（Ａ）においては、これらの１クロックシフタを共通に示すため、入力信号ＩＮおよび出力信号ＯＵＴを用いる。図８（Ａ）において、１クロックシフタは、入力信号ＩＮを反転するインバータ１ｘａと、インバータ１ｘａを介して与えられる内部クロック信号ｉｎｔＣＬＫと入力信号ＩＮを受けるＮＡＮＤ回路１ｘｂと、インバータ１ｘａからの内部クロック信号／ｉｎｔＣＬＫとインバータ１ｘａの出力信号とを受けるＮＡＮＤ回路１ｘｃと、インバータ１ｘｂの出力信号を一方入力に受けるＮＡＮＤ回路１ｘｂと、ＮＡＮＤ回路１ｘｃの出力信号とＮＡＮＤ回路１ｘｄの出力信号φＡとを受けるＮＡＮＤ回路１ｘｆを含む。ＮＡＮＤ回路１ｘｆの出力信号がＮＡＮＤ回路１ｘｄの他方入力へ与えられる。ＮＡＮＤ回路１ｘｄおよび１ｘｆはフリップフロップを構成する。
【００９０】
１クロックシフタは、さらに、内部クロック信号ｉｎｔＣＬＫとＮＡＮＤ回路１ｘｄの出力信号φＡとを受けるＮＡＮＤ回路１ｘｇと、内部クロック信号ｉｎｔＣＬＫとＮＡＮＤ回路１ｘｆの出力信号とを受けるＮＡＮＤ回路１ｘｈと、ＮＡＮＤ回路１ｘｇの出力信号を一方入力に受けるＮＡＮＤ回路１ｘｉと、ＮＡＮＤ回路１ｘｈおよび１ｘｉのそれぞれの出力信号を受けるＮＡＮＤ回路１ｘｊを含む。ＮＡＮＤ回路１ｘｊの出力信号がＮＡＮＤ回路１ｘｉの他方入力へ与えられる。ＮＡＮＤ回路１ｘｉから出力信号ＯＵＴが出力される。次に、この図８（Ａ）に示す１クロックシフタの動作を図８（Ｂ）に示すタイミングチャート図を参照して説明する。
【００９１】
クロックサイクル♯ａにおいて、入力信号ＩＮがＨレベルに立上がる。このとき、内部クロック信号／ｉｎｔＣＬＫはＬレベルであり、ＮＡＮＤ回路１ｘｂおよび１ｘｃは、その出力信号がＨレベルに固定されており、信号φＡの状態は変化しない。したがって、出力信号ＯＵＴはその状態が変化せずＬレベルを維持する。
【００９２】
このクロックサイクル♯ａにおいて内部クロック信号ｉｎｔＣＬＫがＬレベルに立下がると、応じて補の内部クロック信号／ｉｎｔＣＬＫがＨレベルに立上がり、ＮＡＮＤ回路１ｘｂおよび１ｘｃがインバータとして動作し、入力信号ＩＮがＮＡＮＤ回路１ｘｂを介してＮＡＮＤ回路１ｘｄへ与えられ、信号φＡの状態が変化する。このとき、内部クロック信号ｉｎｔＣＬＫはＬレベルであり、ＮＡＮＤ回路１ｘｇおよび１ｘｈのそれぞれの出力信号はＨレベルに固定されており、出力信号ＯＵＴの状態が変化しない。したがって、このＮＡＮＤ回路１ｘｂ〜１ｘｄおよび１ｘｆにより、半クロックサイクル遅延する遅延回路が実現される。
【００９３】
クロックサイクル♯ｂにおいて内部クロック信号ｉｎｔＣＬＫがＨレベルに立上がると、ＮＡＮＤ回路１ｘｇおよび１ｘｈがインバータとして動作し、信号φＡを通過させ、出力信号ＯＵＴが応じて変化する。この動作が繰返され、入力信号ＩＮがＨレベルの間、出力信号ＯＵＴがＨレベルを維持する。
【００９４】
クロックサイクル♯ｃにおいて入力信号ＩＮがＬレベルに立下がると、クロックサイクル♯ｃの内部クロック信号ｉｎｔＣＬＫの立下がりに応答して、この入力信号ＩＮが伝達されて内部信号φＡの状態が変化する。内部クロック信号ｉｎｔＣＬＫはＬレベルであり、出力信号ＯＵＴの状態は変化しない。クロックサイクル♯ｄにおいて内部クロック信号ｉｎｔＣＬＫがＨレベルに立上がると、ＮＡＮＤ回路１ｘｇを介して信号φＡが伝達され、出力信号ＯＵＴが変化する。したがって、入力信号ＩＮを内部クロック信号ｉｎｔＣＬＫの１クロックサイクル期間遅延した信号ＯＵＴをシフト動作により得ることができる。
【００９５】
次に、図９に示すタイミングチャート図を参照して、図５に示すデータ出力制御回路および出力回路の動作について説明する。ここで、図９においては、ＣＡＳレイテンシが２でありバースト長が４の場合のデータ読出動作が示される。また、内部クロック信号ｉｎｔＣＬＫは、外部クロック信号ｅｘｔＣＬＫに従って、ワンショットのパルス形態で発生される（図３（Ａ）または図４（Ａ）のクロック入力バッファを用いる）。
【００９６】
外部クロック信号ｅｘｔＣＬＫのサイクル♯０においてリードコマンドが与えられる。このリードコマンドに従って、クロックサイクル♯０において読出許可信号ＯＥＭＦが内部クロック信号ｉｎｔＣＬＫの立上がりに同期して活性状態へ駆動される。ＣＡＳレイテンシが２であるため、（ＣＡＳレイテンシ−２）クロックシフタ１ｂからの信号ＯＥＭＦＳも、この読出許可信号ＯＥＭと同時に活性状態へ駆動される。この読出許可信号ＯＥＭＦに従ってメモリセルアレイにおいて列選択動作が図１に示す選択／読出制御回路９２１の制御の下に行なわれ、選択メモリセルデータが読出回路９０８へ与えられる。この読出データＲＤが、クロックサイクル♯０の後半部において確定状態となる。
【００９７】
このクロックサイクル♯１の外部クロック信号ｅｘｔＣＬＫの立上がりエッジにおいて外部からのデータ出力マスク指示ＤＱＭがＨレベルの活性状態とされ、応じてクロックサイクル♯１から１クロックサイクル期間内部マスク指示信号ＤＱＭ０が活性状態となる。この内部データマスク指示信号ＤＱＭ０は、内部クロック信号ｉｎｔＣＬＫに同期して変化する（図２９から図３１参照）。
【００９８】
このクロックサイクル♯１においては、読出データＲＤが確定状態となる。制御論理ゲート１ｆ（図５参照）は、出力許可信号ＯＥＭがＬレベルの非活性状態にあるため、読出用のクロック信号ＣＬＫＯをＬレベルの非活性状態に保持する。クロックサイクル♯１において、出力許可信号ＯＥＭがＨレベルに立上がると、内部クロック信号ｉｎｔＣＬＫとこの出力許可信号ＯＥＭに従って読出用のクロック信号ＣＬＫＯがＨレベルへ駆動され、ゲート回路９１０ａが導通し、読出データＲＤが出力バッファ回路９１０ｂへ伝達される。この出力許可信号ＯＥＭは、内部クロック信号ｉｎｔＣＬＫに同期してＨレベルの活性状態へ駆動される。したがって、確定状態となった読出データＲＤを確実に出力バッファ回路９１０ｂへ伝達することができる。出力許可信号ＯＥＭは、遅延回路１ｇを介して出力バッファ回路９１０ｂへ与えられる。したがって、この遅延出力許可信号ＯＥＭＤに従って出力バッファ回路９１０ｂが能動化され、内部データＤＤをバッファ処理して外部読出データＤｏｕｔを生成する。したがって、図９に示す出力データＤｏｕｔ１に示すように、遅延出力許可信号ＯＥＭＤと出力許可信号ＯＥＭの間の遅延時間が十分な長さであれば、この遅延出力許可信号ＯＥＭＤに対する内部データＤＤのセットアップ時間を十分な長さにすることができ、無効データが出力されるのを防止することができる。
【００９９】
クロックサイクル♯１における外部マスク指示ＤＱＭの活性化に従って、クロックサイクル♯２において、出力許可信号ＯＥＭがＬレベルの非活性状態へ駆動される。これにより、クロックサイクル♯２におけるデータ出力用の内部クロック信号ＣＬＫＯは、非活性状態（Ｌレベル）を維持し、ゲート回路９１０ａは非導通状態を維持する。したがって、このゲート回路９１０ａは、クロックサイクル♯１において取込んだ読出データＲＤ（０）を持続的にこのクロックサイクル♯２においても出力し、内部データＤＤの、遅延出力許可信号ＯＥＭＤに対するホールド時間ｔＨは、次のクロックサイクル♯３における内部データＤＤの変化時点まであり、十分な長さのホールド時間を得ることができ、出力許可信号ＯＥＭの変化時における無効データの出力が防止される。
【０１００】
再び、クロックサイクル♯３において、出力許可信号ＯＥＭが活性状態となる。この出力許可信号ＯＥＭの活性化に応答して、出力用のクロック信号ＣＬＫＯがＨレベルに立上がり、ゲート回路９１０ａが導通し、読出回路から与えられたデータＲＤが、内部データＤＤとして出力バッファ回路９１０ｂへ伝達される。この場合においても、クロックサイクル♯１と同様にして、出力許可信号ＯＥＭは、出力用のクロック信号ＣＬＫＯと同期しており、遅延出力許可信号ＯＥＭＤの立上がりに対する内部データＤＤのセットアップ時間は遅延回路１ｇにより十分な長さにされており、無効データが出力されるのを防止することができる。
【０１０１】
以降クロックサイクル♯４においてバースト長の最後のデータが出力され、クロックサイクル♯５において出力許可信号ＯＥＭがＬレベルに立下がる。この出力許可信号ＯＥＭがＬレベルに立下がると、内部クロック信号ＣＬＫＯもＬレベルを維持し、ゲート回路９１０ａは、クロックサイクル♯４において取込みラッチしたデータを持続的に出力する。したがって、この遅延出力許可信号ＯＥＭＤに対するバースト長の最後のデータＤＤ（３）のホールド時間は十分な長さに設定することができ、この場合においても、無効データが出力されるのを防止することができる。
【０１０２】
この図５に示すデータ出力制御回路の構成においては、出力許可信号ＯＥＭがＨレベルのときのみ、出力用のクロック信号ＣＬＫＯを発生させ、データ出力マスク時およびバーストデータ終了時においてはこの出力用クロック信号ＣＬＫの発生を停止させるので、不安定な内部読出データＲＤが内部データＤＤとして出力バッファ回路に伝達されないように構成することができ、この出力許可信号ＯＥＭに対するホールド時間ｔＨを十分な長さに設定することができる。
【０１０３】
ゲート回路９１０ａの遅延時間が比較的短い場合には、内部データＤＤの出力許可信号ＯＥＭに対するセットアップ時間が短く無効データが出る可能性がある（図９の出力データＤｏｕｔ２参照）。しかしながら、遅延回路１ｇを用いて遅延出力許可信号ＯＥＭＤを生成して出力バッファ回路へ与えることにより、このセットアップ時間ｔＳを十分な長さに設定することができ、無効データの発生を確実に抑制することができる。
【０１０４】
以上のように、この発明の実施の形態１に従えば、出力許可信号が活性状態のときのみ内部クロック信号に同期してゲート回路を導通状態として内部読出データを取込んで出力バッファ回路へ伝達しているため、出力許可信号に対する内部データのホールド時間を十分な長さに設定することができ、出力バッファ回路が出力ハイインピーダンス状態となるときの無効データの出力を確実に防止することができる。また、この出力許可信号の遅延信号を用いて出力バッファ回路のイネーブル／ディスエーブルを制御することにより、内部データの出力バッファ回路イネーブルに対するセットアップ時間を十分な長さに設定することができ、セットアップ時間およびホールド時間ともに十分な長さをもつ内部データを生成することができ、応じて無効データの出力を確実に防止することができる。
【０１０５】
これにより、無効データに起因する電源ノイズの発生を抑制することができ、このシステム電源変動に起因するプロセサまたはロジックなどの回路部分における誤動作が生じるのを防止することができ、システム全体の動作マージンを改善することができる（ノイズに対するマージンを考慮して動作マージンを決定する必要があるため）。
【０１０６】
［実施の形態２］
図１０は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を示す図である。図１０においては、データ出力制御回路１および出力回路９１０の構成を示す。データ出力制御回路１は、先の実施の形態１（図５参照）と同様、内部マスク指示信号発生回路１ａと、（ＣＡＳレイテンシ−２）クロックシフタ１ｂと、内部マスク指示信号発生回路１ａと内部マスク指示信号ＤＱＭ０を反転するインバータ１ｃと、インバータ１ｃの出力信号と（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号を受けるＡＮＤ回路１ｄと、このＡＮＤ回路１ｄの出力信号を補の内部クロック信号／ｉｎｔＣＬＫに従ってシフトする半クロックシフタ１ｅａと、半クロックシフタ１ｅａの出力信号ＯＥＭＦＳ２を内部クロック信号ｉｎｔＣＬＫに従ってシフトする半クロックシフタ１ｅａと、この半クロックシフタ１ｅａの出力信号ＯＥＭＦＳ２と内部クロック信号ｉｎｔＣＬＫとに従ってゲート回路９１０ａに対する出力用内部クロック信号ＣＬＫＯおよび／ＣＬＫＯを生成する制御論理ゲート１ｈを含む。
【０１０７】
半クロックシフタ１ｅａおよび１ｅｂは、図８（Ａ）に示す１段のシフトステージにそれぞれ対応する。したがって、これらの半クロックシフタ１ｅａおよび１ｅｂは、実施の形態１における１クロックシフタ１ｅを、半クロックシフタに２分割したものと等価であり、出力許可信号ＯＥＭよりも半クロックサイクル進んだ信号ＯＥＭＦＳ２を用いて出力用の内部クロック信号ＣＬＫＯを生成する。この点が異なっているだけであり、他の構成は、実施の形態１（図５参照）と同様である。出力回路９１０も、実施の形態１と同様であり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１０８】
次に、この図１０に示す出力制御回路および出力回路の動作を図１１に示すタイミングチャート図を参照して説明する。ここで、図１１においては、ＣＡＳレイテンシが２であり、バースト長が４の場合のデータ読出動作が示される。
【０１０９】
外部クロック信号ｅｘｔＣＬＫのクロックサイクル♯０においてリードコマンドが与えられる。このリードコマンドに従って、読出許可信号ＯＥＭＦがＨレベルの活性状態となる。ＣＡＳレイテンシが２であるため、（ＣＡＳレイテンシ−２）クロックシフタ１ｂからの信号ＯＥＭＦＳも、このクロックサイクル♯０においてＨレベルに立上がる。このクロックサイクル♯０においては、外部マスク指示信号ＤＱＭはＬレベルであるため、ゲート回路１ｄからの信号ＯＥＭＦＳ２も、信号ＯＥＭＦＳの立上がりに応答してＨレベルに立上がる。次いで、半クロックシフタ１ｅａが、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、このゲート回路１ｄの出力信号ＯＥＭＦＳ２を取込み、信号ＯＥＭＦＳ２ＤをＨレベルに駆動する。このクロックサイクル♯０において、内部でメモリセル列の選択および選択メモリセルのデータの読出が行なわれ、クロックサイクル♯０の後半において、読出データＲＤが確定状態となる。信号ＯＥＭＦＳ２Ｄは、Ｈレベルになるが、内部クロック信号ｉｎｔＣＬＫはＬレベルであり、したがって、このクロックサイクル♯０においては、出力用のクロック信号ＣＬＫＯはＬレベルを保持する。
クロックサイクル♯１において、内部クロック信号ｉｎｔＣＬＫがＨレベルに立上がると、信号ＯＥＭＦＳ２ＤがＨレベルにあるため、応じて制御論理ゲート１ｈからの出力用のクロック信号ＣＬＫＯもＨレベルとなり、読出データＲＤがゲート回路９１０ａを介して出力バッファ回路９１０ｂへ伝達される。また、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、半クロックシフタ１ｅｂが、半クロックシフタ１ｅａの出力信号ＯＥＭＦＳ２Ｄを取込み、出力許可信号ＯＥＭをＨレベルに立上げる。この出力許可信号ＯＥＭがＨレベルに立上がると、出力バッファ回路９１０ｂが能動化され、この内部データＤＤをバッファ処理して外部データＤｏｕｔを生成する。
【０１１０】
また、このクロックサイクル♯１において、外部からのデータ出力マスク指示ＤＱＭが、Ｈレベルとなり、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、内部マスク指示信号ＤＱＭ０がＨレベルに立上がる。この内部マスク指示信号ＤＱＭ０がＨレベルに立上がると、半クロックシフタ１ｅａは、このゲート回路１ｄの出力信号ＯＥＭＦＳ２をＬレベルに立下げる。内部クロック信号ｉｎｔＣＬＫはＨレベルにあり、半クロックシフタ１ｅａは、ラッチ状態にあり、その出力信号ＯＥＭＦＳ２Ｄは、Ｈレベルにある。内部クロック信号ｉｎｔＣＬＫがＬレベルに立下がると、半クロックシフタ１ｅａがゲート回路１ｄの出力信号ＯＥＭＦＳ２を取込み、その出力信号ＯＥＭＦＳ２ＤをＬレベルに立下げ、出力用の内部クロック信号ＣＬＫＯをＬレベルに保持する。この内部クロック信号ｉｎｔＣＬＫの立下がりに応答して、半クロックシフタ１ｅｂは、ラッチ状態となるため、この半クロックシフタ１ｅｂからの出力許可信号ＯＥＭは、このクロックサイクル♯１の間Ｈレベルを維持する。
【０１１１】
クロックサイクル♯２においては、半クロックシフタ１ｅａは、内部クロック信号ｉｎｔＣＬＫがＨレベルの間ラッチ状態にあるため、その出力信号ＯＥＭＦＳ２Ｄは、Ｌレベルを維持し、出力用の内部クロック信号ＣＬＫＯは、制御論理ゲート１ｈにより、Ｌレベルに保持される。したがって、クロックサイクル♯１から♯２において読出されたデータＲＤ（１）のゲート回路９１０ａへの取込は禁止され、先のクロックサイクル♯１において読出されたデータＤＤ（０）が、出力バッファ回路９１０ｂへ与えられる。
【０１１２】
内部クロック信号ｉｎｔＣＬＫがＨレベルに立上がると、半クロックシフタ１ｅｂは、この半クロックシフタ１ｅａの出力信号ＯＥＭＦＳ２Ｄを取込み、出力許可信号ＯＥＭをＬレベルに立下げる。したがって、出力バッファ回路９１０ｂが出力ハイインピーダンス状態となる。この出力許可信号ＯＥＭの非活性化により、内部データＤＤは、ゲート回路９１０ａから持続的にこのクロックサイクル♯２の間与えられているため、十分なホールド時間ｔＨを確保することができ、無効データの出力は生じない。
【０１１３】
外部からのデータ出力マスク指示ＤＱＭは、クロックサイクル♯１において活性化されるだけであり、クロックサイクル♯２においては、Ｌレベルに駆動され、応じて内部マスク指示信号ＤＱＭ０も、このクロックサイクル♯２において内部クロック信号ｉｎｔＣＬＫの立上がりに同期してＬレベルに立下がる。この内部マスク指示信号ＤＱＭ０の立下がりに応答して、ゲート回路１ｄからの信号ＯＥＭＦＳ２がＨレベルに立上がる（信号ＯＥＭＦＳは、バースト長期間持続的にＨレベルを保持する）。クロックサイクル♯２において、信号ＯＥＭＦＳ２がＨレベルに立上がると、この内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、半クロックシフタ１ｅａが信号ＯＥＭＦ２を取込み、その出力信号ＯＥＭＦＳ２Ｄを、Ｈレベルに駆動する。このクロックサイクル♯２において、信号ＯＥＭＦＳ２ＤがＨレベルに立上がっても、半クロックシフタ１ｅｂは内部クロック信号ｉｎｔＣＬＫの立下がりに応答してラッチ状態にあり、出力許可信号ＯＥＭは、Ｌレベルの非活性状態を維持する。
【０１１４】
クロックサイクル♯３において、内部クロック信号ｉｎｔＣＬＫがＨレベルに立下がると、信号ＯＥＭＦＳ２Ｄは、Ｈレベルにあるため、出力用の内部クロック信号ＣＬＫＯがＨレベルに立上がり、ゲート回路９１０ａを導通状態とし、内部読出データＲＤ（２）を、出力バッファ回路９１０ｂへ伝達する。
【０１１５】
一方、半クロックシフタ１ｅｂは、この内部クロック信号ｉｎｔＣＬＫの立上がりに同期して半クロックシフタ１ｅａの出力信号ＯＥＭＦＳ２Ｄを取込み、出力許可信号ＯＥＭをＨレベルに駆動する。
【０１１６】
制御論理ゲート１ｈは、信号ＯＥＭＦＳ２Ｄが、Ｈレベル状態にあるときはバッファとして動作し、内部クロック信号ｉｎｔＣＬＫに従って出力用の内部クロック信号ＣＬＫＯを生成する。一方、半クロックシフタ１ｅｂは、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して信号ＯＥＭＦＳ２Ｄを取込み、出力許可信号ＯＥＭを生成する。したがって、データ出力用の内部クロック信号ＣＬＫＯの立上がりよりも遅いタイミングで、出力許可信号ＯＥＭがＨレベルの活性状態となる。したがって、ゲート回路９１０ａが、出力許可信号ＯＥＭが活性状態となるより早いタイミングで導通して内部読出データＲＤを取込み、出力バッファ回路９１０ｂへ伝達する。この後、出力許可信号ＯＥＭが活性状態となるため、この出力許可信号ＯＥＭに対する内部データＤＤのセットアップ時間ｔＳとしては、十分長い時間をとることができる。データ出力マスク状態からデータ出力状態への移行時においても、無効データが出力されることはなく、安定に、内部読出データＲＤに従って出力データＤｏｕｔを生成することができる。特に、半クロックシフタ１ｅｂの有する遅延時間が、ゲート回路９１０ａの有する遅延時間よりも、十分長ければ、このセットアップ時間ｔＳを十分な長さにすることができる。
【０１１７】
クロックサイクル♯４において、バースト長データはすべて読出されたため、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、読出許可信号ＯＥＭＦおよび（ＣＡＳレイテンシ−２）クロックシフタ１ｂからの信号ＯＥＭＦＳがＬレベルに立下がる。これにより、ゲート回路１ｄの出力信号ＯＥＭＦＳ２もＬレベルに立下がり、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して半クロックシフタ１ｅａがこの信号ＯＥＭＦＳ２を取込み、その出力信号ＯＥＭＦＳ２ＤをＬレベルに立下げる。半クロックシフタ１ｅｂは、内部クロック信号ｉｎｔＣＬＫの立下がりに同期してラッチ状態となり、出力許可信号ＯＥＭは、Ｈレベルを維持する。したがって、このクロックサイクル♯４において、内部読出データＲＤ（３）が、出力用の内部クロック信号ＣＬＫＯに従ってゲート回路９１０ａを介して出力バッファ回路９１０ｂへ伝達されて、出力データＤｏｕｔが出力バッファ回路９１０ｂにより生成される。
【０１１８】
クロックサイクル♯５において、半クロックシフタ１ｅｂが、Ｌレベルの信号ＯＥＭＦＳ２Ｄを取込み、出力許可信号ＯＥＭを、内部クロック信号ｉｎｔＣＬＫの立上がりに同期してＬレベルに駆動する。これにより、出力回路９１０が、出力ハイインピーダンス状態となる。この状態においてゲート回路９１０ａはラッチ状態にあり（内部クロック信号ＣＬＫＯは、信号ＯＥＭＦＳ２ＤがＬレベルであり、Ｌレベルを維持する）、データＤＤの出力許可信号ＯＥＭの立下がりに対するホールド時間は十分な長さであり、この出力ハイインピーダンス状態への移行時の無効データの出力は生じない。
【０１１９】
この図１０に示すように、出力許可信号ＯＥＭよりも半クロックサイクル早い信号ＯＥＭＦＳ２Ｄを用いて出力用の内部クロック信号ＣＬＫＯを生成することにより、出力許可信号の変化に対するセットアップ時間およびホールド時間を十分な長さに設定することができ、無効データの出力を防止することができる。
【０１２０】
特に、出力用の内部クロック信号ＣＬＫＯを生成する制御論理ゲート１ｈおよび内部読出データＲＤを取込んで出力バッファ回路９１０ｂへ内部データＤＤを伝達するゲート回路９１０ａの有する遅延時間を、半クロックシフタ１ｅｂの有する遅延時間に比べて無視することのできる値とすることにより、確実に、この出力許可信号ＯＥＭに対する内部データＤＤのセットアップ時間ｔＳを所望の時間に設定することができ、また出力許可信号ＯＥＭを遅延する必要がなく、高速のデータ読出が可能となる。
【０１２１】
［実施の形態３］
図１２は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を示す図である。図１２においても、データ出力制御回路１および出力回路９１０の構成が示される。図１２において、データ出力制御回路１は、図示しないＯＥＭＦ信号発生回路からの読出許可信号ＯＥＭＦを内部クロック信号ｉｎｔＣＬＫに従ってシフトする（ＣＡＳレイテンシ−２）クロックシフタ１ｂと、（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号ＯＥＭＦＳを内部クロック信号ｉｎｔＣＬＫの半クロックシフトする半クロックシフタ１ｅａと、半クロックシフタ１ｅａの出力信号ＯＥＭＦＳＤを内部クロック信号ｉｎｔＣＬＫの半クロックサイクルシフトする半クロックシフタ１ｅｂと、半クロックシフタ１ｅｂの出力信号ＯＥＭを、さらに内部クロック信号ｉｎｔＣＬＫの半クロックサイクルシフトする半クロックシフタ１ｅｃと、半クロックシフタ１ｅａおよび１ｅｃの出力信号ＯＥＭＦＳＤおよびＯＥＭＤと内部クロック信号ｉｎｔＣＬＫとに従ってデータ出力用の内部クロック信号ＣＬＫＯを生成する制御論理ゲート１ｉを含む。
【０１２２】
半クロックシフタ１ｅｂからの出力許可信号ＯＥＭは、出力バッファ回路９１０ｂへ与えられる。半クロックシフタ１ｅａおよび１ｅｃは、補の内部クロック信号／ｉｎｔＣＬＫに同期して与えられた信号を取込み、半クロックシフタ１ｅｂは、内部クロック信号ｉｎｔＣＬＫに同期して与えられた信号を取込む。
【０１２３】
制御論理ゲート１ｉは、内部クロック信号ｉｎｔＣＬＫと半クロックシフタ１ｅａからの信号ＯＥＭＦＳＤを受けるＮＡＮＤ回路１ｉａと、ＮＡＮＤ回路１ｉａの出力信号と半クロックシフタ１ｅｃからの信号ＯＥＭＤを受けてデータ出力用の内部クロック信号ＣＬＫＯを生成するＮＡＮＤ回路１ｉｂを含む。ゲート回路９１０ａおよび出力バッファ回路９１０ｂの構成は、先の実施の形態に示す構成と同じであり、対応する部分には同一の参照番号を付し、その説明は省略する。
【０１２４】
この図１２に示す構成においては、半クロックシフタ１ｅｃからの信号ＯＥＭＤがＬレベルの非活性状態のときには、データ出力用の内部クロック信号ＣＬＫＯはＨレベルとなり、ゲート回路９１０ａは、内部読出データＲＤを出力バッファ回路９１０へ伝達する。したがって、出力許可信号ＯＥＭが活性状態となる前に、内部読出データＲＤが出力バッファ回路９１０ｂに伝達されるため、内部データＤＤの出力許可信号ＯＥＭに対するセットアップ時間を長くとることができる。また、信号ＯＥＭＦＳＤがＬレベルの非活性状態となりかつ信号ＯＥＭＤがＨレベルの活性状態のときには、データ出力用の内部クロック信号ＣＬＫＯがＬレベルとなり、ゲート回路９１０ａは非導通状態となり、与えられたデータのラッチ状態となる。したがって、出力許可信号ＯＥＭが非活性状態となる前に、ゲート回路９１０ａがラッチ状態となり、この内部データＤＤの出力許可信号ＯＥＭに対するホールド時間を長くすることができる。これにより、無効データの出力を防止することができる。以下、図１３に示すタイミングチャート図を参照してこの図１２に示すデータ出力制御回路および出力回路の動作について説明する。
【０１２５】
クロックサイクル♯０においてリードコマンドが与えられると、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、読出許可信号ＯＥＭＦがＨレベルに立上がる。ＣＡＳレイテンシが２であるため、（ＣＡＳレイテンシ−２）クロックシフタ１ｂからの信号ＯＥＭＦＳもＨレベルに立上がる。半クロックシフタ１ｅａは、補の内部クロック信号／ｉｎｔＣＬＫに同期して与えられた信号を取込むため、このクロックサイクル♯０において内部クロック信号ｉｎｔＣＬＫに従って信号ＯＥＭＦＳＤがＨレベルに立上がる。このクロックサイクル♯０においては、出力許可信号ＯＥＭおよび信号ＯＥＭＤは、ともにＬレベルの非活性状態にあり、出力バッファ回路９１０ｂは出力ハイインピーダンス状態にある。一方、制御論理ゲート１ｉの出力する内部クロック信号ＣＬＫＯはＨレベルとなり、ゲート回路９１０ａのトライステートインバータバッファ９１０ａａが作動状態にある。したがって、サイクル♯０において読出されたデータＲＤが、ゲート回路９１０ａを介して出力バッファ回路９１０ｂにまで伝達される。
【０１２６】
クロックサイクル♯１において、内部クロック信号ｉｎｔＣＬＫに同期して半クロックシフタ１ｅｂが、与えられた信号ＯＥＭＦＳＤを取込み、出力許可信号ＯＥＭをＨレベルに駆動する。これにより、出力バッファ回路９１０ｂが、出力低インピーダンス状態となり、内部データＤＤをバッファ処理して、出力データＤｏｕｔを生成する。出力バッファ回路９１０ｂが作動状態となったとき、すなわち出力許可信号ＯＥＭがＨレベルの活性状態となったときには、既に内部データＤＤは伝達されているため、この出力許可信号ＯＥＭに対する内部データＤＤのセットアップ時間ｔＳは十分な長さを有しており、無効データを生じることなく内部データＤＤに従って出力データＤｏｕｔが生成される。
【０１２７】
このクロックサイクル♯１において、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、半クロックシフタ１ｅｃが出力許可信号ＯＥＭを取込み、その出力信号ＯＥＭＤをＨレベルに駆動し、制御論理ゲート１ｉに含まれるＮＡＮＤ回路１ｉｂが、インバータとして動作する。このときには、信号ＯＥＭＦＳＤもＨレベルであり、ＮＡＮＤ回路１ｉａもインバータとして動作し、内部クロック信号ｉｎｔＣＬＫに従って出力用の内部クロック信号ＣＬＫＯが生成される。したがって、バースト長期間の間、すなわちクロックサイクル♯２、♯３および♯４の間、内部読出データＲＤに従って内部データＤＤが生成されて出力データＤｏｕｔが生成される。
【０１２８】
クロックサイクル♯４において、バースト長期間が経過するため、読出許可信号ＯＥＭＦが非活性状態となり、また（ＣＡＳレイテンシ−２）クロックシフタ１ｂからの信号ＯＥＭＦＳもＬレベルに立下がる。内部クロック信号ｉｎｔＣＬＫがＨレベルの間、半クロックシフタ１ｅａはラッチ状態にあるため、信号ＯＥＭＦＳＤはＨレベルを保持し、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、信号ＯＥＭＦＳＤがＬレベルに立下がる。これにより、ＮＡＮＤ回路１ｉａの出力信号がＨレベルとなり、信号ＯＥＭＤがこのときまだＨレベルにあるため、ＮＡＮＤ回路１ｉｂからのクロック信号ＣＬＫＯはＬレベルに保持される。
【０１２９】
クロックサイクル♯５において、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、半クロックシフタ１ｅｂが、信号ＯＥＭＦＳＤを取込み、出力許可信号ＯＥＭを、非活性状態のＬレベルへ駆動する。これにより、出力バッファ回路９１０ｂが出力ハイインピーダンス状態となる。このクロックサイクル♯５において内部クロック信号ｉｎｔＣＬＫがＨレベルへ立上がっても、信号ＯＥＭＤがＨレベルにあるため、制御論理ゲート１ｉからのクロック信号ＣＬＫＯは、Ｌレベルを維持し、ゲート回路９１０ａは、ラッチ状態を維持する。
【０１３０】
出力用内部クロック信号ＣＬＫＯは、クロックサイクル♯５における内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、半クロックシフタ１ｅｃが出力許可信号ＯＥＭを取込み、信号ＯＥＭＤをＬレベルに駆動するまでＬレベルに保持される。したがって、出力許可信号ＯＥＭの非活性化時における内部データＤＤは、出力許可信号ＯＥＭに対し内部クロック信号ｉｎｔＣＬＫの半クロックサイクル期間のホールド時間ｔＨを有し、確実に、この出力許可信号ＯＥＭの非活性化時における無効データの出力を防止することができる。以降、内部クロック信号ＣＬＫＯはＨレベルに保持され、ゲート回路９１０ａが導通状態に保持されるものの、出力バッファ回路９１０ｂは、出力許可信号ＯＥＭの非活性化により、出力ハイインピーダンス状態を保持する。
【０１３１】
以上のように、この発明の実施の形態３に従えば、出力用の内部クロック信号ＣＬＫは、ゲート回路を導通状態に保持する状態に設定し、出力バッファ回路の出力インピーダンスを制御する出力許可信号の遅延信号により、内部クロック信号に従って出力用クロック信号を生成し、かつこの出力許可信号よりも半クロックサイクル進んだ信号を用いて内部クロック信号の発生を停止し、その後遅延出力許可信号により、ゲート回路を導通状態に保持しているため、出力許可信号の活性化時には、既にデータが出力バッファ回路へ与えられており、また出力許可信号ＯＥＭの非活性化時には、内部クロック信号の発生が停止され、ゲート回路がラッチ状態となっているため、内部データのセットアップ時間およびホールド時間を十分な長さにすることができ、無効データの出力を防止することができる。
【０１３２】
［実施の形態４］
図１４は、この発明の実施の形態４に従う半導体記憶装置の要部の構成を示す図である。この図１４においても、データ出力制御回路１および出力回路９１０の構成が示される。この図１４に示す構成は、内部マスク指示信号発生回路１ａからの内部マスク指示信号ＤＱＭ０と（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号ＯＥＭＦＳとを用いて、出力用の内部クロック信号ＣＬＫＯおよび出力許可信号ＯＥＭを生成する点において、図１２に示す構成とは異なっている。
【０１３３】
すなわち、図１４に示す構成においては、内部マスク指示信号発生回路１ａからの内部マスク指示信号ＤＱＭ０を反転するインバータ１ｃと、インバータ１ｃの出力信号と（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号ＯＥＭＦＳとを受けてその出力信号ＯＥＭＦＳ２を半クロックシフタ１ｅａへ与えるＡＮＤ回路１ｄが設けられる。他の構成は、図１２に示す構成と同じであり、単に半クロックシフタ１ｅａからの信号名が異なるだけである。次に、この図１４に示す回路の動作を図１５に示すタイミングチャート図を参照して説明する。
【０１３４】
クロックサイクル♯０においてリードコマンドが与えられ、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、読出許可信号ＯＥＭＦがＨレベルに立上がり、バースト長が４であるため、クロックサイクル♯４までそのＨレベルを維持する。ＣＡＳレイテンシが２であるため、（ＣＡＳレイテンシ−２）クロックシフタ１ｂからの信号ＯＥＭＦＳも内部クロック信号ｉｎｔＣＬＫの立上がりに同期してＨレベルに立上がり、応じてＡＮＤ回路１ｄの出力信号ＯＥＭＦＳ２もＨレベルに立上がる。信号ＯＥＭＤは、Ｌレベルにあるため、制御論理ゲート１ｉにおけるＮＡＮＤ回路１ｉｂから出力される内部クロック信号ＣＬＫＯは、Ｈレベルを維持し、ゲート回路９１０ａは導通状態にある。
【０１３５】
このクロックサイクル♯０において、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、半クロックシフタ１ｅａから出力される信号ＯＥＭＦＳ２ＤがＨレベルに立上がる。
【０１３６】
クロックサイクル♯１において、外部からのデータ出力マスク指示ＤＱＭがＨレベルとなり、内部クロック信号ｉｎｔＣＬＫの立上がりに従って、内部マスク指示信号ＤＱＭ０がＨレベルとなり、応じて、ＡＮＤ回路１ｄからの信号ＯＥＭＦＳ２がＬレベルに立下がる。半クロックシフタ１ｅａが、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、信号ＯＥＭＦＳ２を取込み、その出力信号ＯＥＭＦＳ２ＤをＬレベルに駆動する。
【０１３７】
一方、半クロックシフタ１ｅｂは、このクロックサイクル♯１の内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、Ｈレベルの信号ＯＥＭＦＳ２Ｄを取込み、出力許可信号ＯＥＭをＨレベルへ駆動する。このとき、内部読出データＲＤは、導通状態のゲート回路９１０ａを介して出力バッファ回路９１０ｂにまで伝達されており、出力バッファ回路９１０ｂは、この活性状態の出力許可信号ＯＥＭに従って内部データＤＤをバッファ処理して出力データＤｏｕｔを生成する。したがって、この場合、先の実施の形態３と同様、内部データＤＤのセットアップ時間ｔＳは十分な長さを有しており、無効データを伴うことなく出力データＤｏｕｔが生成される。
【０１３８】
このクロックサイクル♯１において、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、半クロックシフタ１ｅｃが、Ｈレベルの出力許可信号ＯＥＭを取込み、その出力信号ＯＥＭＤをＨレベルへ駆動する。信号ＯＥＭＦＳ２Ｄは、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、Ｌレベルに駆動されており、したがって制御論理ゲート１ｉのＮＡＮＤ回路１ｉｂは、その両入力がＨレベルとなり、内部クロック信号ＣＬＫＯをＬレベルに固定する。
【０１３９】
クロックサイクル♯２において、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、内部マスク指示信号ＤＱＭ０がＬレベルに立下がる（外部からのデータ出力マスク指示ＤＱＭは、２番目に出力されるデータに対するマスクのみを指示する）。この内部マスク指示信号ＤＱＭ０の立下がりに応答して、ＡＮＤ回路１ｄからの信号ＯＥＭＦＳ２がＨレベルへ立上がり、続いて、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、半クロックシフタ１ｅａからの信号ＯＥＭＦＳ２ＤがＨレベルに立上がり、制御論理ゲート１ｉのＮＡＮＤ回路１ｉａが、インバータとして動作する。
【０１４０】
このクロックサイクル♯２においては、また半クロックシフタ１ｅｂが、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、Ｌレベルの信号ＯＥＭＦＳ２Ｄを取込むため、出力許可信号ＯＥＭがＬレベルに駆動され、出力バッファ回路９１０ｂが出力ハイインピーダンス状態となる。このクロックサイクル♯２においては、出力用内部クロック信号ＣＬＫＯは、内部クロック信号ｉｎｔＣＬＫがＨレベルの間Ｌレベルに固定されており、したがって、ゲート回路９１０ａはラッチ状態にある。続いて内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、半クロックシフタ１ｅｃからの信号ＯＥＭＤがＬレベルに立下がり、内部クロック信号ＣＬＫＯがＨレベルとなる。したがって、このクロックサイクル♯２において出力許可信号ＯＥＭが、Ｌレベルの非活性状態へ移行したとき、内部データＤＤは、内部クロック信号ｉｎｔＣＬＫの半クロックサイクル期間ラッチ状態にあるため、十分なホールド時間ｔＨを出力許可信号ＯＥＭに対して有している。したがって、このマスク状態への移行時に、無効データが出力されるのを防止することができる。
【０１４１】
内部クロック信号ＣＬＫＯがＨレベルに立上がると、ゲート回路９１０ａが導通し、内部読出データＲＤ（１）を出力バッファ回路９１０ｂへ伝達する。しかしながら、この状態においては、既に出力許可信号ＯＥＭがＬレベルに駆動されており、出力バッファ回路９１０ｂは出力ハイインピーダンス状態にあり、この伝達されたデータＤＤ（１）は出力されない。続いてクロックサイクル♯２において、新たな内部読出データＲＤが伝達されて確定状態となる。内部クロック信号ＣＬＫＯはＨレベルにあり、ゲート回路９１０ａは導通状態にあるため、読出データＲＤ（２）が出力バッファ回路９１０ｂに伝達される。
【０１４２】
クロックサイクル♯３において、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、半クロックシフタ１ｅｂがＨレベルの信号ＯＥＭＦＳ２Ｄを取込むため、出力許可信号ＯＥＭがＨレベルへ立上がり、続いて内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、半クロックシフタ１ｅｃからの信号ＯＥＭＤがＨレベルに立上がる。したがって、出力許可信号ＯＥＭの活性状態への移行時、既に内部読出データＲＤ（２）が、データＤＤ（２）として、出力バッファ回路９１０ｂへ伝達されているため、セットアップ時間ｔＳは十分な長さであり、無効データを伴うことなく内部データＤＤ（２）をバッファ処理して、出力データＤｏｕｔ（２）が出力される。
【０１４３】
続いてクロックサイクル♯４において、バースト長期間が経過したため、信号ＯＥＭＦおよびＯＥＭＦＳがＬレベルに立下がり、続いて信号ＯＥＭＦＳ２がＬレベルに立下がると、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、信号ＯＥＭＦＳ２ＤもＬレベルに立下がり、ＮＡＮＤ回路１ｉａの出力信号がＨレベルに固定される。したがって、このクロックサイクル♯４においては、内部クロック信号ｉｎｔＣＬＫがＨレベルの期間、信号ＯＥＭＦＳ２ＤおよびＯＥＭＤがともにＬレベルにあるため、内部クロック信号ｉｎｔＣＬＫに従って内部クロック信号ＣＬＫＯが出力され、内部読出データＲＤが出力バッファ回路９１０ｂへ伝達されて出力される。内部クロック信号ｉｎｔＣＬＫがＬレベルに立下がると、信号ＯＥＭＦＳ２ＤがＬレベルとなり、ＮＡＮＤ回路１ｉｂ、その両入力がＨレベルとなるため、その出力される内部クロック信号ＣＬＫＯをＨレベルに固定する。これにより、ゲート回路９１０ａがラッチ状態となる。
【０１４４】
クロックサイクル♯５において、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、半クロックシフタ１ｅｂがＬレベルの信号ＯＥＭＦＳ２Ｄを取込み、出力許可信号ＯＥＭをＬレベルへ立下げる。このときには、まだ内部クロック信号ＣＬＫＯはＬレベルにあり、ゲート回路９１０ａはラッチ状態にある。内部クロック信号ｉｎｔＣＬＫがＬレベルに立下がると、半クロックシフタ１ｅｃがこのＬレベルの出力許可信号ＯＥＭを取込み、その出力信号ＯＥＭＤをＬレベルに駆動する。これにより、出力用の内部クロック信号ＣＬＫＯがＨレベルに固定される。したがって、出力許可信号ＯＥＭの非活性化への移行時、内部読出データＤＤは、半クロックサイクル期間ラッチ状態にあるため、ホールド時間ｔＨは十分な長さを有しており、無効データの出力は防止される。
【０１４５】
すなわち、出力許可信号ＯＥＭが同期する内部クロック信号ｉｎｔＣＬＫに従って内部読出データを出力バッファ回路へ転送していないため、内部データの出力許可信号に対するセットアップ時間およびホールド時間を十分な長さに設定することができ、無効データの出力を防止することができる。出力許可信号の活性化への移行時には、先に内部読出データを出力バッファ回路へ伝達し、出力許可信号の非活性化時には、このゲート回路をラッチ状態に保持しているためである。
【０１４６】
［実施の形態５］
図１６は、この発明の実施の形態５に従う半導体記憶装置の要部の構成を示す図である。図１６においても、データ出力制御回路１および出力回路９１０の部分の構成を示す。図１６において、データ出力制御回路１は、図１２に示すデータ出力制御回路１と同様、読出許可信号ＯＥＭＦを（ＣＡＳレイテンシ−２）クロックサイクル遅延させる（ＣＡＳレイテンシ−２）クロックシフタ１ｂと、この（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号ＯＥＭＦＳを半クロックサイクル遅延する半クロックシフタ１ｅｄと、半クロックシフタ１ｅｄの出力信号ＯＥＭＦＳＤをさらに半クロックサイクル遅延する半クロックシフタ１ｅｆと、半クロックシフタ１ｅｆの出力信号ＯＥＭをさらに半クロックサイクル遅延する半クロックシフタ１ｅｇを含む。半クロックシフタ１ｅｄおよび１ｅｇは、補の内部クロック信号／ｉｎｔＣＬＫに従って与えられた信号を取込みラッチする。半クロックシフタ１ｅｆは、内部クロック信号ｉｎｔＣＬＫに従って与えられた信号を取込みラッチする。
【０１４７】
データ出力制御回路１は、さらに、外部から与えられるデータ出力マスク指示ｅｘｔＤＱＭに従って内部マスク指示信号ＤＱＭ０を生成する内部マスク指示信号発生回路１ａと、この内部マスク指示信号発生回路１ａからの内部マスク指示信号ＤＱＭ０を半クロックサイクル遅延する半クロックシフタ１ｊａと、半クロックシフタ１ｊａの出力信号ＤＱＭ０Ｄをさらに半クロック遅延する半クロックシフタ１ｊｂと、半クロックシフタ１ｊｂの出力信号ＤＱＭｉをさらに半クロック遅延する半クロックシフタ１ｊｃを含む。半クロックシフタ１ｊａおよび１ｊｃが、補の内部クロック信号／ｉｎｔＣＬＫに従って与えられた信号を取込みラッチし、半クロックシフタ１ｊｂが、内部クロック信号ｉｎｔＣＬＫに従って与えられた信号を取込みラッチする。
【０１４８】
データ出力制御回路１は、さらに、半クロックシフタ１ｅｄからの信号ＯＥＭＦＳＤと、半クロックシフタ１ｊａの出力信号ＤＱＭ０Ｄと半クロックシフタ１ａｃの出力信号ＤＱＭＤに従ってデータ出力用の内部クロック信号ＣＬＫＯを生成する制御論理ゲート１ｋを含む。この制御論理ゲート１ｋは、内部クロック信号ｉｎｔＣＬＫと半クロックシフタ１ｅｄの出力信号ＯＥＭＦＳＤとインバータ１ｘを介して与えられる半クロックシフタ１ｊａの出力信号ＤＱＭ０Ｄを受けるＮＡＮＤ回路１ｋａと、半クロックシフタ１ｅｇの出力信号ＯＥＭＤとＮＡＮＤ回路１ｋａの出力信号とインバータ１ｙを介して与えられる半クロックシフタ１ｊｃの出力信号ＤＱＭＤを受けて、データ出力用の内部クロック信号ＣＬＫＯを生成するＮＡＮＤ回路１ｋｂを含む。この内部クロック信号ＣＬＫＯは、インバータにより反転されて補の内部クロック信号／ＣＬＫＯとなり、ゲート回路９１０ａに含まれるトライステートインバータバッファ９１０ａａの導通／非導通を制御する。
【０１４９】
ゲート回路９１０ａは、従来と同様の構成を備える。出力バッファ回路９１０ｂは、ゲート回路９１０ａの出力信号を反転するインバータ９１０ｂａと、半クロックシフタ１ｅｆからの出力許可信号ＯＥＭと半クロックシフタ１ｊｂからの内部マスク指示ＤＱＭｉとゲート回路９１０ａの出力信号とを受けるＡＮＤ回路９１０ｂｆと、出力許可信号ＯＥＭと内部データ出力マスク指示ＤＱＭｉとインバータ９１０ｂａの出力信号とを受けるＡＮＤ回路９１０ｂｇと、ＡＮＤ回路９１０ｂｆの出力信号がＨレベルのとき導通し、Ｈレベル（電源電圧レベル）の出力信号Ｄｏｕｔを生成するｎチャネルＭＯＳトランジスタ９１０ｂｄと、ＡＮＤ回路９１０ｂｇの出力信号がＨレベルのとき導通し、接地電圧レベルの出力信号Ｄｏｕｔを生成するｎチャネルＭＯＳトランジスタ９１０ｂｅを含む。
【０１５０】
出力バッファ回路９１０ｂは、したがって出力許可信号ＯＥＭが活性状態にありかつ内部データ出力マスク指示ＤＱＭｉが非活性状態のときに、ゲート回路９１０ａから与えられたデータに従って出力データＤｏｕｔを生成する。この図１６に示すデータ出力制御回路１の構成においては、内部マスク指示信号ＤＱＭｉと出力許可信号ＯＥＭとが別々の経路を介して形成され、出力バッファ回路９１０ｂにおいて、これらの出力許可信号ＯＥＭおよび内部データ出力マスク指示ＤＱＭｉに従ってその出力インピーダンスを制御する。
【０１５１】
制御論理ゲート１ｋは、出力バッファ回路９１０ｂの出力ハイインピーダンス移行時においては、ゲート回路９１０ａをラッチ状態に設定し、出力低インピーダンス状態への移行時には、速いタイミングでゲート回路９１０ａを導通状態に設定し、これにより、セットアップ時間およびホールド時間を長くする。次に、この図１６に示すデータ出力制御回路１および出力回路９１０の動作を図１７に示すタイミングチャート図を参照して説明する。なお、図１７においても、ＣＡＳレイテンシが２でありバースト長が４である場合のデータ読出動作が示される。
【０１５２】
クロックサイクル♯０においてリードコマンドが与えられ、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して内部読出許可信号ＯＥＭＦがＨレベルに立上がり、また（ＣＡＳレイテンシ−２）クロックシフタ１ｂからの信号ＯＥＭＦＳもＨレベルに立上がり、次いで、半クロックシフタ１ｅｄからの出力信号ＯＥＭＦＳＤが、内部クロック信号ｉｎｔＣＬＫの立下がりに同期してＨレベルに立上がる。この読出許可信号ＯＥＭＦの活性化に従って内部でメモリセルの選択が行なわれデータの読出が行なわれる。
【０１５３】
クロックサイクル♯１において、外部から与えられるデータ出力マスクｅｘｔＤＱＭがＨレベルとなり、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、内部マスク指示信号発生回路１ａからの信号ＤＱＭ０がＨレベルに立上がる。また、半クロックシフタ１ｅｆからの出力許可信号ＯＥＭが内部クロック信号ｉｎｔＣＬＫの立上がりに同期してＨレベルの活性状態へ移行し、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、半クロックシフタ１ｅｇからの信号ＯＥＭＤがＨレベルに立上がる。この信号ＯＥＭＤがＨレベルに立上がると、そのときには既に半クロックシフタ１ｊａからの信号ＤＱＭ０ＤがＨレベルに立上がり、インバータ１ｘの出力信号がＬレベルとなり、ＮＡＮＤ回路１ｋａの出力信号がＨレベルとなる。半クロックシフタ１ａｃからの信号ＤＱＭＤはまだＬレベルであり、インバータ１ｙの出力信号はＨレベルである。したがって、ＮＡＮＤ回路１ｋｂからの出力信号ＣＬＫＯは、この信号ＯＥＭＤの立上がりに応答してＬレベルへ立下がる。これにより、クロックサイクル♯１において読出された内部読出データＲＤが、ゲート回路９１０ａに取込まれて次いでラッチ状態となる。
【０１５４】
出力許可信号ＯＥＭが、Ｈレベルであるため、また内部読出データ出力マスク指示ＤＱＭｉもＬレベルであるため、出力バッファ回路９１０ｂが、このゲート回路９１０ａを介して与えられたデータＤＤに従った出力データＤｏｕｔを生成する。出力許可信号ＯＥＭの活性化への移行時においては、既にＨレベルの内部クロック信号ＣＬＫＯに従ってゲート回路９１０ａが内部読出データＲＤを出力バッファ回路９１０ｂに転送しており、十分なセットアップ時間が与えられており、無効データを出力することなく、有効データのみが出力される。
【０１５５】
半クロックシフタ１ｊａからの信号ＤＱＭ０ＤがＨレベルの１クロックサイクルの間、インバータ１ｘの出力信号はＬレベルであり、応じてＮＡＮＤ回路１ｋａの出力信号がＨレベルにあり、半クロックシフタ１ｊｃの出力信号ＤＱＭＤがＨレベルに立上がるまで、出力用の内部クロック信号ＣＬＫＯはＬレベルを保持する。したがってこの状態においてゲート回路９１０ａがラッチ状態を保持し、クロックサイクル♯２において内部読出データＲＤが伝達されても、この内部読出データＲＤは、この間転送されない。
【０１５６】
クロックサイクル♯２の内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、半クロックシフタ１ｊｃの出力信号ＤＱＭＤがＨレベルに立上がると、インバータ１ｙの出力信号がＬレベルとなり、ＮＡＮＤ回路１ｋｂの出力信号ＣＬＫＯがＨレベルとなり、ゲート回路９１０ａが導通し、読出データＲＤが出力バッファ回路９１０ｂに伝達される。しかしながら、このとき、クロックサイクル♯２の内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、半クロックシフタ１ｊｂからの信号ＤＱＭｉがＨレベルに立上がり、応じて補の内部マスク信号／ＤＭＱｉがＬレベルとなるため、出力バッファ回路９１０ｂは出力ハイインピーダンス状態にあり、したがってこの無効データＤＤ（１）は出力されない。
【０１５７】
クロックサイクル♯３において内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、半クロックシフタ１ｊｂからの信号ＤＱＭｉがＬレベルに立下がり、応じて補の内部マスク信号／ＤＱＭｉがＨレベルとなり、再び出力バッファ回路９１０ｂが出力低インピーダンス状態となる。このとき、内部クロック信号ＣＬＫＯはクロックサイクル♯２の内部クロック信号ｉｎｔＣＬＫの立下がりに同期して信号ＤＱＭＤに従ってＨレベルに立上がっており、この状態は、クロックサイクル♯３の内部クロック信号ｉｎｔＣＬＫが立下がるまで保持される。したがって、この信号ＤＱＭｉが立下がる前に、内部読出データＲＤが出力バッファ回路９１０ｂまで伝達されており、したがって十分なセットアップ時間があり、無効データは出力されることなく、有効データが出力される。
【０１５８】
クロックサイクル♯４においては、信号ＤＱＭ０ＤおよびＤＱＭＤがともにＬレベルとなり、また信号ＯＥＭＤはＨレベルであるため、内部クロック信号ｉｎｔＣＬＫに従って出力用の内部クロック信号ＣＬＫＯが生成され、内部読出データＲＤ（３）がゲート回路９１０ａを介して出力バッファ回路９１０ｂへ与えられて、最後のデータＤｏｕｔ（３）が出力される。
【０１５９】
クロックサイクル♯５において内部クロック信号ｉｎｔＣＬＫの立上がりに同期して出力許可信号ＯＥＭがＬレベルに立下がり、出力バッファ回路９１０ｂが出力ハイインピーダンス状態となる。このとき、信号ＯＥＭＦＳＤが、クロックサイクル♯４の内部クロック信号ｉｎｔＣＬＫの立下がりに同期してＬレベルに立下がっており、制御論理ゲート１ｋのＮＡＮＤ回路１ｋａの出力信号がＨレベルとなり、応じてＮＡＮＤ回路１ｋｂの出力信号もＬレベルとなっており、ゲート回路９１０ａはラッチ状態にある。出力用内部クロック信号ＣＬＫＯは、このクロックサイクル♯５における内部クロック信号ｉｎｔＣＬＫの立下がりに同期して信号ＯＥＭＤがＬレベルに立下がるとＨレベルに復帰する。したがって、この内部クロック信号ｉｎｔＣＬＫの半クロックサイクル期間、ゲート回路９１０ａはラッチ状態にあり、出力許可信号ＯＥＭの非活性化時における内部データＤＤのホールド時間ｔＨは十分な長さを有しており、無効データの出力は防止される。
【０１６０】
以上のように、この発明の実施の形態５に従えば、出力許可信号ＯＥＭと内部データ出力マスク指示ＤＱＭｉが別々の経路を介して生成されて出力バッファ回路において両者に従って出力インピーダンスが制御される構成においても、データ出力許可移行時においては、ゲート回路を導通状態として先に出力バッファ回路へデータを転送し、データ出力許可からデータ出力不許可移行時においては、ゲート回路をラッチ状態に保持するように出力許可信号および内部データ出力マスク指示信号の半クロックサイクル位相のずれた信号を用いてゲート回路の導通／非導通を制御しているため、内部データ信号のセットアップ時間およびホールド時間を十分な長さに設定することができ、無効データが出力されることのない出力回路を実現することができる。
【０１６１】
［実施の形態６］
図１８は、この発明の実施の形態６に従う半導体記憶装置の要部の構成を示す図である。この図１８においても、データ出力制御回路１および出力回路９１０の部分の構成が示される。図１８において、データ出力制御回路１は、読出許可信号ＯＥＭＦを（ＣＡＳレイテンシ−２）クロックサイクル遅延する（ＣＡＳレイテンシ−２）クロックシフタ１ｂと、この（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号ＯＥＭＦＳを１クロックサイクル遅延して出力許可信号ＯＥＭを生成する１クロックシフタ１ｅと、外部からのデータ出力マスク指示ｅｘｔＤＱＭに従って内部マスク指示信号ＤＱＭ０を生成する内部マスク指示信号発生回路１ａと、この内部マスク指示信号ＤＱＭ０をクロック信号ｉｎｔＣＬＫの半クロックサイクル期間遅延する半クロックシフタ１ｊａと、半クロックシフタ１ｊａの出力信号ＤＱＭ０Ｄを内部クロック信号の半クロックサイクル遅延して内部データ出力マスク指示ＤＱＭｉを生成する半クロックシフタ１ｊｂと、半クロックシフタ１ｊａの出力信号ＤＱＭ０Ｄと内部クロック信号ｉｎｔＣＬＫに従ってデータ出力用の内部クロック信号ＣＬＫＯおよび／ＣＬＫＯを生成する制御論理ゲート１ｍを含む。
【０１６２】
この制御論理ゲート１ｍは、インバータ１ｍｃを介して与えられる信号ＤＱＭ０Ｄおよび内部クロック信号ｉｎｔＣＬＫを受けて補の内部クロック信号／ＣＬＫＯを生成するＮＡＮＤ回路１ｍａと、ＮＡＮＤ回路１ｍａの出力信号を反転して出力用内部クロック信号ＣＬＫＯを生成するインバータ１ｍｂを含む。
【０１６３】
出力回路９１０は、出力用内部クロック信号ＣＬＫＯおよび／ＣＬＫＯに従って導通状態およびラッチ状態となるゲート回路９１０ａと、出力許可信号ＯＥＭおよび内部データ出力マスク指示／ＤＱＭｉに従ってその出力インピーダンスが制御され、ゲート回路９１０ａからの内部データＤＤを出力する出力バッファ回路９１０ｂを含む。このゲート回路９１０ａおよび出力バッファ回路９１０ｂの構成は、先の図１６に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０１６４】
この出力バッファ回路９１０ｂは、内部データ出力マスク指示／ＤＱＭｉおよび出力許可信号ＯＥＭを受けている。しかしながら、（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号ＯＥＭＦＳと内部マスク指示信号ＤＱＭ０を受けるＡＮＤ回路の出力信号を１クロックシフタ１ｅへ与える図５に示す構成と同じ構成が用いられてもよい。
【０１６５】
この図１８に示すデータ出力制御回路１においては、制御論理ゲート１ｍが、データマスク指示信号ＤＱＭ０Ｄに従って出力用内部クロック信号ＣＬＫＯの発生を停止している。したがってマスクがかけられる期間のみ、内部クロック信号ＣＬＫＯの生成が停止される。すなわちゲート回路９１０ａがラッチ状態となる。次にこの図１８に示す回路の動作を図１９に示すタイミングチャート図を参照して説明する。ここで、図１９においては、ＣＡＳレイテンシが２であり、バースト長が４である場合の動作が示される。
【０１６６】
クロックサイクル♯０においてリードコマンドが与えられ、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、読出許可信号ＯＥＭＦがＨレベルに立上がり、また（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号ＯＥＭＦＳもＨレベルに立上がる。内部マスク指示信号ＤＱＭ０は非活性状態のＬレベルであり、また信号ＤＱＭ０ＤもＬレベルであり、内部クロック信号ｉｎｔＣＬＫに従って出力用内部クロック信号ＣＬＫＯおよび／ＣＬＫＯが生成される。このクロックサイクル♯０において選択メモリセルのデータの読出が行なわれる。
【０１６７】
クロックサイクル♯１において、外部からのマスク指示ｅｘｔＤＱＭがＨレベルとなり、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、内部マスク指示信号ＤＱＭ０が１クロックサイクル期間Ｈレベルになる（データ出力マスクは、クロックサイクル♯１においてのみ与えられる）。次いで、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して半クロックシフタ１ｊａの出力信号ＤＱＭ０ＤがＨレベルに立上がり、制御論理ゲート１ｍに含まれるＮＡＮＤ回路１ｍａの出力信号がＨレベル、インバータ１ｍｂの出力信号ＣＬＫＯがＬレベルとなり、ゲート回路９１０ａはラッチ状態となる。このクロックサイクル♯１において、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して出力許可信号ＯＥＭがＨレベルへ立上がり、ゲート回路９１０ａにより伝送された内部データＤＤに従って出力データＤｏｕｔが生成される。
【０１６８】
クロックサイクル♯２においては、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、内部データ出力マスク指示ＤＱＭｉがＨレベルとなり、出力バッファ回路９１０ｂが出力ハイインピーダンス状態となる。この状態において、出力用内部クロック信号ＣＬＫＯはＬレベルを保持するため、ゲート回路９１０ａはラッチ状態を保持し、この出力バッファ回路９１０ｂが出力ハイインピーダンス状態へ移行するときの内部データＤＤのホールド時間ｔＨは、１クロックサイクル期間となり、十分な長さであり、無効データは出力されない。クロックサイクル♯２において、内部クロック信号ｉｎｔＣＬＫの立下がりに同期して、半クロックシフタ１ｊａの出力信号ＤＱＭ０ＤがＬレベルとなり、応じて制御論理ゲート１ｍが、内部クロック信号ｉｎｔＣＬＫに従って出力用内部クロック信号ＣＬＫＯおよび／ＣＬＫＯを生成する。
【０１６９】
クロックサイクル♯３において、内部クロック信号ｉｎｔＣＬＫの立上がりに同期して、内部データ出力マスク指示ＤＱＭｉがＬレベルとなり、出力バッファ回路９１０ｂが、与えられた内部データＤＤに従って出力データＤｏｕｔを生成する。
【０１７０】
次に、クロックサイクル♯４において、バースト長期間が経過し、読出許可信号ＯＥＭＦが内部クロック信号ｉｎｔＣＬＫの立上がりに同期してＬレベルに立下がり、また（ＣＡＳレイテンシ−２）クロックシフタ１ｂの出力信号ＯＥＭＦＳもＬレベルに立下がる。このときまだ出力許可信号ＯＥＭはＨレベルであり、また内部クロック信号ＣＬＫＯが生成されるため、この内部読出データＲＤ（３）がクロック信号ＣＬＫＯに従ってゲート回路９１０ａを介して出力バッファ回路９１０ｂへ与えられ、バースト長の最後のデータＤＤ（３）が出力データとして生成される。
【０１７１】
次いでクロックサイクル♯５において、出力許可信号ＯＥＭがＬレベルに内部クロック信号ｉｎｔＣＬＫの立上がりに同期して立下がり、出力バッファ回路９１０ｂが出力ハイインピーダンス状態となる。
【０１７２】
この出力許可信号ＯＥＭに対する内部データＤＤのセットアップ時間ｔＳは、１クロックシフタ１ｅの遅延時間（ゲート遅延カウントを、制御論理ゲート１ｍの有する遅延時間およびゲート回路９１０ａの有する遅延時間よりも長くすることにより、十分な長さにすることができる。しかしながら、この場合、出力許可信号ＯＥＭの非活性化への移行時内部データＤＤのホールド時間ｔＨが短くなり、図１９の出力データＤｏｕｔ１において出力ハイインピーダンス移行時に無効データが出力される可能性がある。逆に、セットアップ時間ｔＳを短くした場合、ホールド時間ｔＨが長くなり、出力許可信号ＯＥＭの非活性化への移行時の無効データは出力されないものの、セットアップ時間ｔＳが短くなり、図１９に示すデータＤｏｕｔ２のように、無効データが出力される可能性がある。これを防止するためには、バースト長の最後のデータ出力時においては、内部読出データＲＤ′をラッチ状態に保持する。この場合、セットアップ時間ｔＳを十分な長さにとっておけば、すなわち、出力許可信号ＯＥＭの活性化よりも速いタイミングでデータ出力用内部クロック信号ＣＬＫＯがＨレベルへ立上がり、ゲート回路９１０ａが導通する構成とすれば、ホールド時間ｔＨは十分な長さを有するため、内部データＤＤ′および出力データＤｏｕｔ１′に示すように、無効データは出力されない。この内部データＤＤ′に対しては、内部クロック信号ＣＬＫＯが生成され、ラッチされた読出データＲＤ′（３）が繰返し与えられるため、内部データＤＤ′としても同じデータが持続的に与えられるため、ホールド時間ｔＨを長くすることができる。
【０１７３】
図２０は、この内部読出データＲＤ′および内部データＤＤ′を生成するための部分の構成を示す図である。
【０１７４】
図２０において、読出回路９０８と出力回路９１０の間に、信号ＯＥＭＦＳに従って導通状態／ラッチ状態となる転送回路１０が設けられる。この転送回路１０は、信号ＯＥＭＦＳの活性化時読出回路９０８から与えられる内部読出データＲＤを反転するトライステートインバータバッファ１０ａと、トライステートインバータバッファ１０ａの出力信号を反転して内部読出データＲＤ′を生成するインバータ１０ｂと、インバータ１０ｂの出力信号ＲＤ′を反転してインバータ１０ｂの入力部へ伝達するインバータ１０ｃを含む。インバータ１０ｂおよび１０ｃは、インバータラッチを構成する。
【０１７５】
この図２０に示す構成に従えば、転送回路１０は、図１９に示す信号波形図において、クロックサイクル♯０から♯４において与えられた内部読出データＲＤに従って読出データＲＤ′を生成して出力回路９１０のゲート回路９１０ａへ与える。信号ＯＥＭＦＳがＬレベルの非活性状態のときにはトライステートインバータバッファ１０ａは出力ハイインピーダンス状態となり、転送回路１０は、ラッチ状態となる。したがって、クロックサイクル♯４において信号ＯＥＭＦＳが、内部クロック信号ｉｎｔＣＬＫの立上がりに同期してＬレベルに立下がると、そのときに与えられている内部読出データＲＤ（３）をラッチした状態となり、出力許可信号ＯＥＭの立下がりに対する内部データＤＤ′のホールド時間を十分に長くすることができる。信号ＯＥＭＦＳは、出力許可信号ＯＥＭよりも、１クロックサイクル進んだ信号であり、出力許可信号ＯＥＭに対する内部データＤＤ′のセットアップ時間ｔＳを十分な長さに取っても、この出力許可信号ＯＥＭの非活性化時の内部データＤＤ′のホールド時間ｔＨを十分な長さに設定することができ、無効データの出力を防止することができる。
【０１７６】
なお、この図２０に示す構成に代えて、読出回路９０８の最終段において内部読出データバスを駆動するプリアンプに、ラッチ機能を持たせるように構成してもよい。この場合、プリチャージコマンドが与えられたときに、このプリアンプをリセットし、内部読出データバス線を所定の電圧レベルにプリチャージする構成が用いられればよい。なお、図２０に示すラッチを行なう構成は単なる一例であり、この転送回路１０が、読出回路９０８に含まれてもよい。また、バースト長の最終データがラッチされる構成であれば、任意の構成を利用することができる。
【０１７７】
以上のように、この発明の実施の形態６に従えば、内部データマスク指示に従って出力用の内部クロック信号の発生を停止しているため、データ出力マスク時において無効データが出力されるのを防止することができる。特に、バースト長の最終データをラッチすることにより、セットアップ時間およびホールド時間をともに十分な長さに設定することができ、確実に無効データの出力を防止することができる。
【０１７８】
【発明の効果】
以上のように、この発明に従えば、データ出力不許可移行時においては、出力バッファ回路へは、確定状態のデータが常時与えられるように、内部データを出力バッファ回路へ伝達するゲート回路へ与えられるクロック信号の発生を制御しているため、無効データの発生を確実に防止することができる。
【０１７９】
すなわち、請求項１に係る発明に従えば、出力バッファ回路を介して外部へ出力される選択メモリセルデータを出力バッファ回路へ与えるゲート回路の導通／非導通を、データ出力不許可移行に応答してクロック信号と独立に非導通状態とするように構成しているため、データ出力不許可移行時における出力バッファ回路へ与えられるデータのホールド時間を十分な長さに保持することができ、無効データの出力を防止することができる。
【０１８３】
請求項１に係る発明に従えば、さらに、データ読出許可信号の遅延信号を用いて出力バッファ回路を活性化しかつこの出力バッファ回路活性化よりも速い信号を用いてクロック信号に同期してゲート回路を導通させているため、出力バッファ回路が作動状態となる前に、確定データを出力バッファ回路へ伝達することができ、無効データの出力を防止することができる。
【０１８４】
請求項２に係る発明に従えば、マスク指示の活性化時、この内部読出許可信号を非活性化して、クロック信号を非活性化してゲート回路を非導通状態に保持しているため、ゲート回路がラッチ状態となり、出力バッファ回路から、マスク時において無効データを出力するのを防止することができる。またマスク終了時においては、速いタイミングで、クロック信号が生成されてゲート回路が導通しているため、確定データを、確実に、出力バッファ回路へ与えることができ、またこのときにも無効データの出力が防止される。
【０１８５】
請求項３に係る発明に従えば、出力バッファ回路を活性／非活性化する第２の遅延信号よりも位相の進んだ第１の遅延信号および遅れた第３の遅延信号両者を用いてゲート回路の導通／非導通をクロック信号に同期して行なっているため、出力バッファ回路動作時においては、速いタイミングでゲート回路が導通して、確定データを出力バッファ回路へ与え、出力バッファ回路の非活性化移行時においては、ゲート回路が速いタイミングでラッチ状態となるため、この非活性化移行時において無効データが出力されるのを防止することができる。
【０１８６】
請求項４に係る発明に従えば、内部読出許可信号をクロック信号の半サイクルずつ遅延して第１、第２および第３の遅延信号を生成して、ゲート回路の導通／ラッチを制御しているため、正確なタイミングでゲート回路の導通／ラッチを制御することができ、確実に無効データが出力されるのを防止することができる。
【０１８７】
請求項５に係る発明に従えば、マスク指示が与えられたときには、内部読出許可信号を非活性化しているため、確実に、マスク時において、無効データが出力バッファ回路へゲート回路を介して伝達されるのを防止することができる。
【０１８８】
請求項６に係る発明に従えば、データ読出指示が与えられたときに活性化される読出許可信号を遅延して第１、第２および第３の遅延読出信号を生成し、また別系統において、マスク指示信号に従って第１、第２および第３の遅延マスク指示信号を生成し、第１の遅延読出信号、第１の遅延マスク指示信号およびクロック信号に従ってゲート回路の導通／ラッチを制御しているため、出力バッファ回路がデータ出力を行なうべきでないときには、無効データの伝達を確実に防止することができる。
【０１８９】
請求項７に係る発明に従えば、さらに第３の遅延読出信号と第３の遅延マスク指示信号とに従って、データ出力不許可移行時においては、このゲート回路をラッチ状態に設定しているため、正確に、データ出力終了時におけるデータのホールド時間を十分な長さに取ることができ、また、その後はゲート回路を導通させており、確定データを出力バッファ回路へ伝達することができ、無効データの出力を防止することができる。
【０１９０】
請求項８に係る発明に従えば、これら第１、第２および第３の遅延時間は、クロック信号の半サイクル、１サイクルおよび１．５サイクルに設定しており、正確なタイミングで各遅延信号を生成してゲート回路の導通／ラッチを制御することができる。
【０１９１】
請求項９に係る発明に従えば、読出許可信号に従って出力許可信号を生成して出力バッファ回路を活性化し、マスク指示が与えられると、このマスク指示信号の活性／非活性に従ってクロック信号を選択的にゲート回路へ与えてゲート回路の導通／ラッチを制御しているため、データ出力にマスクをかけるときに確実にゲート回路を非導通状態のラッチ状態として、出力バッファ回路に無効データが伝達されるのを防止することができる。
【０１９２】
請求項１０に係る発明に従えば、遅延マスク指示信号を、半サイクルおよび１クロックサイクルマスク指示信号を遅延して生成しているため、正確なタイミングでこれらの遅延信号を生成してゲート回路の導通／ラッチを制御することができ、確実に無効データを出力バッファ回路を介して外部へ出力されるのを防止することができる。
【０１９３】
請求項１１に係る発明に従えば、このゲート回路前段に、バースト長の最終データをラッチする回路を設けているため、出力バッファ回路が出力ハイインピーダンス状態となるとき、確実に、確定データを出力バッファ回路へ与えることができ、無効データの出力が防止される。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】  （Ａ）は、図１に示すクロック入力バッファの構成の一例を示す図であり、（Ｂ）は、（Ａ）に示す回路の動作を示す信号波形図である。
【図３】  （Ａ）は、図１に示すクロック入力バッファの他の構成例を示す図であり、（Ｂ）は、その動作波形を示す図である。
【図４】  （Ａ）は、図１に示すクロック入力バッファのさらに他の構成を示す図であり、（Ｂ）は、その動作波形を示す図である。
【図５】  この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図６】  図５に示す（ＣＡＳレイテンシ−２）クロックシフタの構成を概略的に示す図である。
【図７】  図６に示す回路の動作を示す信号波形図である。
【図８】  （Ａ）は、図５および図６に示す１クロックシフタの構成の一例を示し、（Ｂ）は、そのタイミングチャート図である。
【図９】  図５に示す回路の動作を示すタイミングチャート図である。
【図１０】  この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１１】  図１０に示す回路の動作を示すタイミングチャート図である。
【図１２】  この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１３】  図１２に示す回路の動作を示すタイミングチャート図である。
【図１４】  この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１５】  図１４に示す回路の動作を示すタイミングチャート図である。
【図１６】  この発明の実施の形態５に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１７】  図１６に示す回路の動作を示すタイミングチャート図である。
【図１８】  この発明の実施の形態６に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１９】  図１８に示す回路の動作を示すタイミングチャート図である。
【図２０】  図１９に示す動作波形図に示されるラッチを実現するための回路構成を概略的に示す図である。
【図２１】  従来の同期型半導体記憶装置のデータ読出動作を示すタイミングチャート図である。
【図２２】  従来の同期型半導体記憶装置の全体の構成を概略的に示す図である。
【図２３】  図２２に示すクロックバッファの構成を概略的に示す図である。
【図２４】  図２２に示す信号ＯＥＭＦを発生する部分の構成を概略的に示す図である。
【図２５】  図２４に示す回路の動作を示すタイミングチャート図である。
【図２６】  図２２に示す出力制御回路および出力回路の構成を概略的に示す図である。
【図２７】  図２６に示す回路の動作を示すタイミングチャート図である。
【図２８】  従来の同期型半導体記憶装置の他の構成を概略的に示す図である。
【図２９】  図２８に示す内部マスク指示信号発生回路の構成を概略的に示す図である。
【図３０】  図２９に示すワンショットパルス発生回路の構成の一例を示す図である。
【図３１】  図２９に示すラッチ回路の構成を概略的に示す図である。
【図３２】  図２９から図３１に示す回路の動作を示すタイミングチャート図である。
【図３３】  図２８に示す出力制御回路の構成を概略的に示す図である。
【図３４】  図２８に示す半導体記憶装置のデータ読出動作を示すタイミングチャート図である。
【符号の説明】
１  データ出力制御回路、２  クロック入力バッファ、９００  メモリアレイ、９０６  列選択回路、９０８  読出回路、９１０  出力回路、９１０ａ  ゲート回路、９１０ｂ  出力バッファ回路、９１６ｂ  列系制御回路、９２０  ＯＥＭＦ信号発生回路、１ａ  内部マスク指示信号発生回路、１ｂ  （ＣＡＳレイテンシ−２）クロックシフタ、１ｄ  ゲート回路、１ｅ  １クロックシフタ、１ｆ制御論理ゲート、１ｇ  遅延回路、１ｅａ，１ｅｂ  半クロックシフタ、１ｈ制御論理ゲート、１ｉ  制御論理ゲート、１ｅｃ  半クロックシフタ、１ｋ制御論理ゲート、１ｅｄ，１ｅｆ，１ｅｇ  半クロックシフタ、１ｊａ，１ｊｂ，１ｊｃ  半クロックシフタ、１ｍ  制御論理ゲート、１０  転送回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004057125.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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