(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板上に、Ｇｅ組成比が表面に向けて漸次増加するＳｉＧｅの傾斜組成層を複数層積層状態としたＳｉＧｅバッファ層を成膜する方法であって、
積層方向に隣接する２つの傾斜組成層の上側の傾斜組成層の下面側のＧｅ組成比が下側の傾斜組成層の上面側のＧｅ組成比より大で不連続となり、かつ、各傾斜組成層で漸次増加させるＧｅ組成比と、隣接する上下の傾斜組成層で不連続とされるＧｅ組成比とが、等しくなるよう設定されるように、前記ＳｉＧｅの傾斜組成層をエピタキシャル成長する工程を複数回繰り返し、各々のＳｉＧｅの傾斜組成層を成膜するとともに、
それぞれの傾斜組成層の膜厚Ｔ１ が臨界膜厚ＴＣ に対して、
１＜ＴＣ ／Ｔ１ ＜２０
となるよう設定され、かつ、
各傾斜組成層の膜厚が等しく設定され、
前記ＳｉＧｅバッファ層として下側から、
Ｇｅ組成比を０．０３３から０．０６７まで漸次増加させる第１の傾斜組成層を成長し、
Ｇｅ組成比を０．１００から０．１３３まで漸次増加させる第２の傾斜組成層を成長し、
Ｇｅ組成比を０．１６７から０．２００まで漸次増加させる第３の傾斜組成層を成長し、
Ｇｅ組成比を０．２３３から０．２６７まで漸次増加させる第４の傾斜組成層を成長することを特徴とするＳｉＧｅ層の形成方法。
【請求項２】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、
前記Ｓｉ基板上に、請求項１記載のＳｉＧｅ層の形成方法によりＳｉＧｅバッファ層をエピタキシャル成長する工程と、
該ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程とを有することを特徴とする歪みＳｉ層の形成方法。
【請求項３】
請求項２記載の歪みＳｉ層の形成方法において、
前記ＳｉＧｅバッファ層上にＧｅ組成比が０．３で一定の緩和層を積層することを特徴とする歪みＳｉ層の形成方法。
【請求項４】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項２または３記載の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項５】
Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、
請求項１記載のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成されていることを特徴とする半導体基板。
【請求項６】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、
請求項２または３記載の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする半導体基板。
【請求項７】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
請求項２または３記載の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板と電界効果型トランジスタ並びに歪みＳｉ層等を形成するために好適なＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）ウェーハ上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより、通常の１．３〜８倍程度の高速化したＦＥＴが可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用できるため、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている（U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等）。
現状では、歪みＳｉ−ＦＥＴ用のＳｉ基板は、例えば、Ｓｉ（００１）基板上に、ＳｉＧｅのＧｅ組成比を０から高濃度まで連続的に変化させたＳｉＧｅバッファ層を成膜することにより、高速ＦＥＴが実現可能となっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたＳｉＧｅの結晶性は、貫通転位密度がデバイスとして要望されるレベルには及ばない悪い状態であった。また、実際にデバイスを作製する際に不良原因となる表面ラフネスについても転位密度が低い状態で良好なものを得ることが困難であった。この表面ラフネスは、内部の転位のために生じた凹凸が表面にまで影響を及ぼしたものである。
【０００６】
例えば、Ｇｅ組成比を傾斜させたバッファ層を用いる場合では、貫通転位密度を比較的低くすることができるが、表面ラフネスが悪化してしまう不都合があり、逆にＧｅ組成比を階段状にしたバッファ層を用いる場合では、表面ラフネスを比較的少なくすることができるが、貫通転位密度が多くなってしまう不都合があった。また、オフカットウェーハを用いる場合では、転位が成膜方向ではなく横に抜け易くなるが、まだ十分な低転位化を図ることができていない。
したがって、貫通転位によるＦＥＴの動作不良を防ぐためには、貫通転位密度を低減する必要がある。
【０００７】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度が低くかつ表面ラフネスも小さい半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明のＳｉＧｅ層の形成方法は、Ｓｉ基板上に、Ｇｅ組成比が表面に向けて漸次増加するＳｉＧｅの傾斜組成層を複数層積層状態としたＳｉＧｅバッファ層を成膜する方法であって、
積層方向に隣接する２つの傾斜組成層の上側の傾斜組成層の下面側のＧｅ組成比が下側の傾斜組成層の上面側のＧｅ組成比より大で不連続となり、かつ、各傾斜組成層で漸次増加させるＧｅ組成比と、隣接する上下の傾斜組成層で不連続とされるＧｅ組成比とが、等しくなるよう設定されるように、前記ＳｉＧｅの傾斜組成層をエピタキシャル成長する工程を複数回繰り返し、各々のＳｉＧｅの傾斜組成層を成膜するとともに、
それぞれの傾斜組成層の膜厚Ｔ１ が臨界膜厚ＴＣ に対して、
１＜ＴＣ ／Ｔ１ ＜２０
となるよう設定され、かつ、
各傾斜組成層の膜厚が等しく設定され、
前記ＳｉＧｅバッファ層として下側から、
Ｇｅ組成比を０．０３３から０．０６７まで漸次増加させる第１の傾斜組成層を成長し、
Ｇｅ組成比を０．１００から０．１３３まで漸次増加させる第２の傾斜組成層を成長し、
Ｇｅ組成比を０．１６７から０．２００まで漸次増加させる第３の傾斜組成層を成長し、
Ｇｅ組成比を０．２３３から０．２６７まで漸次増加させる第４の傾斜組成層を成長することを特徴とする。
本発明の歪みＳｉ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、
前記Ｓｉ基板上に、上記のいずれか記載のＳｉＧｅ層の形成方法によりＳｉＧｅバッファ層をエピタキシャル成長する工程と、
該ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程とを有することを特徴とする。
本発明は、上記の歪みＳｉ層の形成方法において、
前記ＳｉＧｅバッファ層上にＧｅ組成比が０．３で一定の緩和層を積層することができる。
本発明の半導体基板は、Ｓｉ基板上に、Ｇｅ組成比が表面に向けて漸次増加するＳｉＧｅの傾斜組成層を複数層積層状態としたＳｉＧｅバッファ層を備え、これらの傾斜組成層各々は、隣接する２つの傾斜組成層のうち上側の傾斜組成層の下面側のＧｅ組成比は、下側の傾斜組成層の上面側のＧｅ組成比より大であることを特徴とする。
【０００９】
また、本発明のＳｉＧｅ層の形成方法は、Ｓｉ基板上に、Ｇｅ組成比が表面に向けて漸次増加するＳｉＧｅの傾斜組成層を複数層積層状態としたＳｉＧｅバッファ層を成膜する方法であって、積層方向に隣接する２つの傾斜組成層の上側の傾斜組成層の下面側のＧｅ組成比が下側の傾斜組成層の上面側のＧｅ組成比より大であるように、前記ＳｉＧｅの傾斜組成層をエピタキシャル成長する工程を複数回繰り返し、各々のＳｉＧｅの傾斜組成層を成膜することを特徴とする。
【００１０】
本発明者らは、ＳｉＧｅの成膜技術について研究を行ってきた結果、結晶中の転位が以下のような傾向を有することがわかった。
すなわち、ＳｉＧｅ層を成膜する際に、成膜中に発生する転位は成膜方向に対して斜め方向又は横方向（成膜方向に直交する方向：＜１１０＞方向）のいずれかに走り易い特性を持っている。また、転位は層の界面で横方向に走り易いが、組成が急峻に変化する界面では、上記斜め方向に走り易くなると共に多くの転位が高密度に発生すると考えられる。
【００１１】
したがって、Ｇｅ組成比を単純な階段状にして成膜すると、急峻な組成変化となる界面部分で多くの転位が高密度に生じると共に、転位が成膜方向の斜め方向に走り易く、貫通転位となるおそれが高いと考えられる。また、Ｇｅ組成比を単純に緩く傾斜させて成膜すると、上記斜め方向に走った転位が横方向に逃げるきっかけとなる部分（界面等）が無く、表面にまで貫通してしまうと考えられる。
【００１２】
これらに対し、本発明のＳｉＧｅ層の形成方法では、上側の傾斜組成層の下面側のＧｅ組成比が、下側の傾斜組成層の上面側のＧｅ組成比より大となるように、Ｇｅ組成比が表面に向けて漸次増加するＳｉＧｅの傾斜組成層をエピタキシャル成長する工程を複数回繰り返し、各ＳｉＧｅの傾斜組成層を成膜し、また、本発明の半導体基板では、Ｇｅ組成比が表面に向けて漸次増加するＳｉＧｅの傾斜組成層各々が、隣接する２つの傾斜組成層のうち上側の傾斜組成層の下面側のＧｅ組成比を下側の傾斜組成層の上面側のＧｅ組成比より大としたＳｉＧｅバッファ層を備えているので、積層された各傾斜組成層の界面がＧｅ組成比が不連続な面となり、転位密度が小さくかつ表面ラフネスが小さいＳｉＧｅ層を形成することができる。
【００１３】
すなわち、界面において転位が横方向に走り易くなり、貫通転位が生じ難くなる。また、界面での組成変化が小さいので、界面での転位発生が抑制され、傾斜組成層の層内で転位が均等に発生して、表面ラフネスの悪化を抑制することができる。
【００１４】
本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層が形成された半導体基板であって、上述した本発明のＳｉＧｅ層の形成方法により前記ＳｉＧｅ層が形成されていることを特徴とする。
すなわち、この半導体基板では、上記本発明のＳｉＧｅ層の形成方法によりＳｉＧｅ層が形成されているので、転位密度が小さくかつ表面ラフネスが小さい良質なＳｉＧｅ層が得られ、例えば歪みＳｉ層をＳｉＧｅ層上に形成するための基板として好適である。
【００１５】
本発明の半導体基板は、上記本発明の半導体基板の前記ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して形成された歪みＳｉ層を備えていることを特徴とする。
また、本発明の歪みＳｉ層の形成方法は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層を形成する方法であって、前記Ｓｉ基板上に、上記本発明のＳｉＧｅ層の形成方法によりＳｉＧｅバッファ層をエピタキシャル成長する工程と、該ＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長する工程とを有することを特徴とする。
また、本発明の半導体基板は、Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板であって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする。
【００１６】
上記半導体基板では、上記本発明の半導体基板のＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して形成された歪みＳｉ層を備え、また上記歪みＳｉ層の形成方法では、上記本発明のＳｉＧｅ層の形成方法によりエピタキシャル成長したＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長し、また上記半導体基板では、上記本発明の歪みＳｉ層の形成方法により歪みＳｉ層が形成されているので、貫通転位密度が低減されかつ表面状態が良好なＳｉＧｅ層上に歪みＳｉ層を成膜することにより、良質な歪みＳｉ層を形成することができる。例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の基板として好適である。
【００１７】
本発明の電界効果型トランジスタは、ＳｉＧｅ層上の歪みＳｉ層にチャネル領域を有する電界効果型トランジスタであって、上記本発明の半導体基板の前記歪みＳｉ層に前記チャネル領域を有することを特徴とする。
また、本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の歪みＳｉ層の形成方法により前記歪みＳｉ層が形成されていることを特徴とする。
【００１８】
これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の半導体基板の前記歪みＳｉ層にチャネル領域が形成され、又は上記本発明の歪みＳｉ層の形成方法により、チャネル領域が形成される歪みＳｉ層が形成されるので、良質な歪みＳｉ層により高速動作可能等の高特性を有する電界効果型トランジスタを高歩留まりで得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明に係る一実施形態を、図面を参照しながら説明する。
【００２０】
図１は、本発明に係る一実施形態の半導体ウェーハ（半導体基板）Ｗ０及び歪みＳｉ層を備えた半導体ウェーハ（半導体基板）Ｗ１を示す断面図であり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法で引上成長して作製されたＳｉ基板１上に、Ｇｅ組成比ｘが０からｙ（例えばｙ＝０．２６７）まで成膜方向に傾斜をもって段階的に変化するＳｉ1-xＧｅxのステップ傾斜層（ＳｉＧｅバッファ層）２を減圧ＣＶＤ法によりエピタキシャル成長する。なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ2を用い、ソースガスとしてＳｉＨ4及びＧｅＨ4を用いている。
【００２１】
次に、ステップ傾斜層２上にＧｅ組成比ｚが一定（例えばｚ＝０．３）であるＳｉ1-yＧｅyの緩和層３をエピタキシャル成長して半導体ウェーハＷ０を作製する。さらに、Ｓｉ1-zＧｅzの緩和層３上にＳｉをエピタキシャル成長して歪みＳｉ層４を形成することにより、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷ１が作製される。なお、各層の膜厚は、例えば、ステップ傾斜層２が１〜２μｍ、緩和層３が０．５〜１μｍ、歪みＳｉ層４が１５〜２５ｎｍである。
【００２２】
上記ステップ傾斜層２の成膜は、図２及び図３に示すように、ステップ傾斜層２の第１の傾斜組成層２ａのＳｉ基板１側のＧｅ組成比が、Ｓｉ基板１に対して不連続となるように、Ｓｉ基板１のＧｅ組成比より大とし、さらに、第４の傾斜組成層２ｄ上に、Ｇｅ組成比が第４の傾斜組成層２ｄの最終的な組成比である上面側のＧｅ組成比より大とされ、かつＧｅ組成比が膜厚方向で一定であるＳｉＧｅの一定組成層がエピタキシャル成長されている。
【００２３】
例えば、本実施形態では、１回のＳｉＧｅの傾斜組成層のエピタキシャル成長工程を１ステップとすると、まず最初のステップとして、Ｓｉ基板１上に第１の傾斜組成層２ａを、Ｇｅ組成比を０．０３３から０．０６７まで漸次増加させて成長させる。次に、第２のステップとして、第１の傾斜組成層２ａ上に第２の傾斜組成層２ｂを、Ｇｅ組成比を０．１００から０．１３３まで漸次増加させて成長させる。
【００２４】
次に、第３のステップとして、第２の傾斜組成層２ｂ上に第３の傾斜組成層２ｃを、Ｇｅ組成比を０．１６７から０．２００まで漸次増加させて成長させる。次に、第４のステップとして、第３の傾斜組成層２ｃ上に第４の傾斜組成層２ｄを、Ｇｅ組成比を０．２３３から０．２６７まで漸次増加させて成長させる。
【００２５】
ここでは、第１の傾斜組成層２ａ〜第４の傾斜組成層２ｄそれぞれの膜厚は、いずれも同一になるように設定されている。
すなわち、第１の傾斜組成層２ａの膜厚をｌ1、第２の傾斜組成層２ｂの膜厚をｌ2、第３の傾斜組成層２ｃの膜厚をｌ3、第４の傾斜組成層２ｄの膜厚ａをｌ4とすると、ｌ1＝ｌ2＝ｌ3＝ｌ4となるように積層されている。
【００２６】
このように、第１の傾斜組成層２ａ〜第４の傾斜組成層２ｄ各々は、隣接する２つの傾斜組成層のうち上側の傾斜組成層の下面側のＧｅ組成比は、下側の傾斜組成層の上面側のＧｅ組成比より大であるとされている。
すなわち、第２の傾斜組成層２ｂの下面側のＧｅ組成比は、第１の傾斜組成層２ａの上面側のＧｅ組成比より大とされ、第１の傾斜組成層２ａと第２の傾斜組成層２ｂとの界面におけるＧｅ組成比は不連続とされている。
【００２７】
第３の傾斜組成層２ｃも同様に、その下面側のＧｅ組成比は、第２の傾斜組成層２ｂの上面側のＧｅ組成比より大とされ、この界面におけるＧｅ組成比は不連続とされている。第４の傾斜組成層２ｄも同様に、その下面側のＧｅ組成比は、第３の傾斜組成層２ｃの上面側のＧｅ組成比より大とされ、この界面におけるＧｅ組成比は不連続とされている。
【００２８】
ここで、傾斜組成層のエピタキシャル成長工程を４回（ステップ数４）繰り返し行い、第１の傾斜組成層２ａ〜第４の傾斜組成層２ｄが積層されたステップ傾斜層２としたのは、貫通転位密度及び表面ラフネスの両方を低くすることができるからである。
【００２９】
図４は、上記のエピタキシャル成長工程を、ＳｉＧｅバッファ層が全体で１．５μｍとなるように繰り返した場合のステップ数（Ｎ）と成膜表面の貫通転位密度との関係を示す図であり、この図４によれば、貫通転位密度はステップ数が２以上であればステップ数が１の場合の約半分以下になることが分かった。また、ここでは図示しないが、ステップ数と表面ラフネス（ＲＭＳ：Root Mean Square）との関係により、表面ラフネスはステップ数が１以上であればステップが無
い場合に比べて非常に小さくなることが分かっている。
【００３０】
貫通転位密度を低減するためには、各傾斜組成層の厚みを臨界膜厚（Ｔc）以下とすることが有効である。
この点について図５及び図６に基づき説明する。
図５は、Ｓｉ基板上のＧｅ組成比を０とし、表面に向けて漸次組成比が増加するＧｅ組成比プロファイルであり、このプロファイルにおいては、Ｇｅ組成比が不連続に変化する部分を有し、かつＧｅ組成比がｘ1でｇ0からｇ（ｘ1）に不連続に変化した場合、Ｇｅ組成比が連続的に変化する区間（Ｔ1）の始点ｘ1のＧｅ組成比ｇ（ｘ1）は、終点ｘ2のＧｅ組成比ｇ（ｘ2）よりも低くなる。
【００３１】
このように、膜中でＧｅ組成比が変化する膜の臨界膜厚（Ｔc）は、例えば次のように評価することができる。
Ｇｅ組成比が連続的に変化する区間（Ｔ1） の平均Ｇｅ組成比Ｇは、
【数１】
0004039013.tif 000002
として求めることができる。
【００３２】
求められた平均Ｇｅ組成比Ｇを用いれば、ＰｅｏｐｌｅとＢｅａｎの理論（R.People and J.C.Bean, Appl. Phys. Lett. 47, 322(1985); 49, 229(1986)）から臨界膜厚（Ｔc）を求めることができる。
貫通転位密度を低減するためには、
Ｔc／Ｔ1≧１
とすることが有効である。
【００３３】
このようにして成膜した場合のＳｉ基板の表面における貫通転位密度は、Ｇｅ組成比が０から高い組成比まで連続的に変化したＳｉＧｅの傾斜組成層における貫通転位密度よりも小さくなっている。
この貫通転位密度の低減効果は、特に１＜Ｔc／Ｔ1＜２０の範囲で顕著である。
【００３４】
本実施形態の半導体ウェーハＷ０及び歪みＳｉ層を備えた半導体ウェーハＷ１では、Ｓｉ基板１上に、下地材料（成長する際の下地がＳｉ基板１の場合はＳｉ、傾斜組成層２ａ〜２ｄの場合はＳｉＧｅ）のＧｅ組成比からＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程を複数回繰り返すことにより、傾斜組成層２ａ〜２ｄからなるステップ傾斜層２を形成したので、傾斜組成層２ａ〜２ｄ各々の界面におけるＧｅ組成比が不連続となり、上述したように転位密度が少なくかつ表面ラフネスが少ないステップ傾斜層２を形成することができる。
【００３５】
すなわち、本実施形態では、上記成膜方法により、格子緩和に必要な転位を均等に発生させると共に、転位をできるだけ横方向に走らせて表面上に貫通して出ないようにＳｉＧｅ層を成膜することができるので、このように良好な表面状態を得ることができる。
【００３６】
図７は、本発明のステップ傾斜層の変形例を示す図であり、ステップ傾斜層の膜厚に対するＧｅ組成比を示している。
このステップ傾斜層は、上述したステップ傾斜層２の第４の傾斜組成層２ｄ上に、Ｇｅ組成比が第４の傾斜組成層２ｄの最終的な組成比である上面側のＧｅ組成比より大とされ、かつＧｅ組成比が膜厚方向で一定であるＳｉＧｅの一定組成層をエピタキシャル成長している。
【００３７】
図８は、本発明のステップ傾斜層の他の変形例を示す図である。
このステップ傾斜層は、上述したステップ傾斜層２の第１の傾斜組成層２ａのＳｉ基板１側のＧｅ組成比が、Ｓｉ基板１に対して不連続となるように、Ｓｉ基板１のＧｅ組成比より大とされている。
【００３８】
図９は、本発明のステップ傾斜層の他の変形例を示す図である。
このステップ傾斜層は、上述したステップ傾斜層２の第１の傾斜組成層２ａのＳｉ基板１側のＧｅ組成比が、Ｓｉ基板１に対して不連続となるように、Ｓｉ基板１のＧｅ組成比より大とし、さらに、第４の傾斜組成層２ｄ上に、Ｇｅ組成比が第４の傾斜組成層２ｄの最終的な組成比である上面側のＧｅ組成比と同一であり、かつＧｅ組成比が膜厚方向で一定であるＳｉＧｅの一定組成層をエピタキシャル成長している。
【００３９】
図１０は、本発明のステップ傾斜層のさらに他の変形例を示す図である。
このステップ傾斜層は、下地材料のＧｅ組成比からＧｅ組成比を所定値まで漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程を複数回繰り返すことにより行われ、ここでは、４層のＳｉＧｅの傾斜組成層２ａ〜２ｄが積層されたステップ傾斜層２が得られる。
【００４０】
次に、本発明の上記歪みＳｉ層を備えた半導体ウェーハＷ１を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図１１を参照して説明する。
図１１は、本発明の電界効果型トランジスタの概略的な構造を示す断面図であり、この電界効果型トランジスタを製造するには、上記の製造工程で作製した歪みＳｉ層を備えた半導体ウェーハＷ１の表面の歪みＳｉ層４上にＳｉＯ2のゲート酸化膜５及びゲートポリシリコン膜６を順次堆積する。そして、チャネル領域となる部分の上のゲートポリシリコン膜６の上に、ゲート電極（図示略）をパターニングして形成する。
【００４１】
次に、ゲート酸化膜５もパターニングすることにより、ゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層４及び緩和層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。次いで、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成し、歪みＳｉ層４がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００４２】
このＭＯＳＦＥＴでは、歪みＳｉ層を備えた半導体ウェーハＷ１の歪みＳｉ層４にチャネル領域を形成したので、良質な歪みＳｉ層４により高速動作可能等の高特性を有するＭＯＳＦＥＴを高歩留まりで得ることができる。
【００４３】
なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態の半導体ウェーハＷ１の歪みＳｉ層４上に、さらにＳｉＧｅ層を備えた構成としてもよい。また、ＳｉＧｅ層３の上にさらにＳｉＧｅ層を成膜した構成としてもよい。
また、上記実施形態では、傾斜組成層のエピタキシャル成長工程を繰り返す回数を４回（ステップ数４）としたが、４回に限定することなく、貫通転位密度及び表面ラフネスの両方を効果的に低下させることを条件に回数を設定しても良い。
【００４４】
また、上記実施形態では、ＭＯＳＦＥＴ用の基板として歪みＳｉ層を備えた半導体ウェーハＷ１を作製したが、他の用途に適用する基板としても構わない。例えば、本発明のＳｉＧｅ層の形成方法及び半導体基板を太陽電池用の基板に適用してもよい。すなわち、上述した各実施形態のいずれかのシリコン基板上に最表面で１００％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜組成層のＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００４５】
【実施例】
次に、本発明に係る半導体基板の実施例について説明する。
まず、比較対象としてのＳｉ（００１）基板上にＧｅ組成を０から３０％まで連続的に変化させた傾斜組成層（区間膜厚：１５００ｎｍ）を有する試料を作製し、比較例とした。
【００４６】
一方、本実施例に係る試料として、上記の傾斜組成層（区間膜厚：１５００ｎｍ）をＮ区間に分割（ステップ１〜ステップＮ）し、各ステップでＧｅ濃度を３０／（２Ｎ＋１）％だけ不連続に変化させた後、１５００／Ｎ（ｎｍ）の区間をＧｅ濃度を３０／（２Ｎ＋１）％だけ増加するプロファイルとした。
表１に作製した各試料の例を示した。
【００４７】
【表１】
0004039013.tif 000003
【００４８】
各試料は、さらに共通の構造として、厚み７５０ｎｍのＧｅ組成が３０％の層と、厚み２０ｎｍのＳｉ層を成膜し、最表面における貫通転位密度を測定した。
その結果、図４に示したように、貫通転位密度は、ステップ数Ｎが２以上で比較対象試料（比較例）の転位密度１．２×１０6ｃｍ-2よりも小さく、効果があることが分かった。
【００４９】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板によれば、Ｓｉ基板上に、Ｇｅ組成比が表面に向けて漸次増加するＳｉＧｅの傾斜組成層を複数層積層状態としたＳｉＧｅバッファ層を備え、これらの傾斜組成層各々は、隣接する２つの傾斜組成層のうち上側の傾斜組成層の下面側のＧｅ組成比は、下側の傾斜組成層の上面側のＧｅ組成比より大としたので、転位を横方向に走らせて表面上に貫通する転位を低減することができる。また、界面での組成変化が小さいので、界面での転位発生を抑制することができる。
【００５０】
したがって、格子緩和に必要な転位を均等に発生させて表面ラフネスを低減させると共に、転位をできるだけ横方向に走らせて貫通転位を低減させて成膜を施すことができ、貫通転位密度及び表面ラフネスの小さい良質な結晶性を得ることができる。
【００５１】
また、本発明のＳｉＧｅ層の形成方法によれば、積層方向に隣接する２つの傾斜組成層の上側の傾斜組成層の下面側のＧｅ組成比が下側の傾斜組成層の上面側のＧｅ組成比より大であるように、前記ＳｉＧｅの傾斜組成層をエピタキシャル成長する工程を複数回繰り返し、各々のＳｉＧｅの傾斜組成層を成膜するので、界面での集中的な転位発生を抑制し、さらに転位を横方向に走らせて表面上に貫通する転位を低減し、貫通転位密度及び表面ラフネスの小さい良質な結晶性を有する半導体基板を容易に製造することができる。
【００５２】
また、本発明の歪みＳｉ層を備えた半導体基板によれば、本発明の半導体基板のＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して形成された歪みＳｉ層を備えたので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜することができ、良質な歪みＳｉ層を形成することができる。
【００５３】
また本発明の歪みＳｉ層の形成方法によれば、本発明のＳｉＧｅ層の形成方法によりエピタキシャル成長したＳｉＧｅバッファ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長するので、表面状態が良好なＳｉＧｅ層上にＳｉ層を成膜でき、良質な歪みＳｉ層を形成することができる。
【００５４】
また、本発明の電界効果型トランジスタによれば、本発明の半導体基板の前記歪みＳｉ層にチャネル領域が形成されているので、良質な歪みＳｉ層により高速動作可能等の高特性を有するＭＯＳＦＥＴを得ることができる。
【００５５】
また、本発明の電界効果型トランジスタの製造方法によれば、本発明の歪みＳｉ層の形成方法によりチャネル領域となる歪みＳｉ層が形成されているので、良質な歪みＳｉ層により高速動作可能等の高特性を有するＭＯＳＦＥＴを高歩留まりで作製することができる。
【図面の簡単な説明】
【図１】  本発明に係る一実施形態の半導体ウェーハを示す断面図である。
【図２】  本発明に係る一実施形態のステップ傾斜層を示す断面図である。
【図３】  本発明に係る一実施形態のステップ傾斜層の膜厚に対するＧｅ組成比を示す図である。
【図４】  本発明に係る一実施形態のステップ数と貫通転位密度との関係を示す図である。
【図５】  本発明に係る一実施形態のＳｉ基板上のステップ傾斜層の膜厚に対するＧｅ組成比を示す説明図である。
【図６】  本発明に係る一実施形態のＳｉ基板上のステップ傾斜層の膜厚に対するＧｅ組成比を示す説明図である。
【図７】  本発明に係る一実施形態のステップ傾斜層の変形例を示す図である。
【図８】  本発明に係る一実施形態のステップ傾斜層の他の変形例を示す図である。
【図９】  本発明に係る一実施形態のステップ傾斜層の他の変形例を示す図である。
【図１０】  本発明に係る一実施形態のステップ傾斜層の他の変形例を示す図である。
【図１１】  本発明に係る一実施形態のＭＯＳＦＥＴを示す概略断面図である。
【符号の説明】
１  Ｓｉ基板
２  ステップ傾斜層（ＳｉＧｅバッファ層）
２ａ〜２ｄ、傾斜組成層
３  緩和層
４  歪みＳｉ層
５  ＳｉＯ2ゲート酸化膜
６  ゲートポリシリコン膜
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｗ０  半導体ウェーハ（半導体基板）
Ｗ１  歪みＳｉ層を備えた半導体ウェーハ（半導体基板）
【図１】
0004039013.tif 000004
【図２】
0004039013.tif 000005
【図３】
0004039013.tif 000006
【図４】
0004039013.tif 000007
【図５】
0004039013.tif 000008
【図６】
0004039013.tif 000009
【図７】
0004039013.tif 000010
【図８】
0004039013.tif 000011
【図９】
0004039013.tif 000012
【図１０】
0004039013.tif 000013
【図１１】
0004039013.tif 000014