(57)【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極と、該第１の電極および該第２の電極の間に形成された誘電体とからなる第１のトンネル接合と、
前記第１のトンネル接合と直列の第２のトンネル接合であって、前記第１の電極と、第３の電極と、該第１の電極および該第３の電極の間に形成された誘電体とからなる第２のトンネル接合と、を備え、
前記第１のトンネル接合は、前記第２のトンネル接合よりも低い破壊電圧を有し、書き込み電流または書き込み電圧が印加された時に、前記第２のトンネル接合が短絡されない状態のままで、該第１のトンネル接合は、所定の抵抗値を有する第１の抵抗状態から短絡状態に変化する、
メモリ・セル。
【請求項２】
第１の電極と、第２の電極と、該第１の電極および該第２の電極の間に形成された誘電体とからなる第１のトンネル接合と、
前記第１のトンネル接合と直列の第２のトンネル接合であって、前記第１の電極と、第３の電極と、該第１の電極および該第３の電極の間に形成された誘電体とからなる第２のトンネル接合と、を備え、
前記第１のトンネル接合は、前記第２のトンネル接合よりも高い抵抗を有し、書き込み電流が印加された時に、前記第２のトンネル接合が短絡されない状態のままで、該第１のトンネル接合は、所定の抵抗値を有する第１の抵抗状態から短絡状態に変化する、
メモリ・セル。
【請求項３】
前記第１のトンネル接合のトンネリング領域は、前記第２のトンネル接合のトンネリング領域よりも小さい、
請求項１または２に記載のメモリ・セル。
【請求項４】
前記第１のトンネル接合の前記誘電体は、不均一な厚さを有する、
請求項１または２に記載のメモリ・セル。
【請求項５】
前記第１のトンネル接合の前記誘電体は、該第１のトンネル接合のトンネリング領域を画定する特徴形状を含む、
請求項１または２に記載のメモリ・セル。
【請求項６】
メモリ・セルのアレイと、
前記メモリ・セルに接続された複数のワード線と、
前記メモリ・セルに接続された複数のビット線と、を備えるメモリ・アレイであって、
前記ワード線は、該メモリ・セルにおいて前記ビット線と交差しており、
前記メモリ・セルのそれぞれは、さらに、
第１の電極と、第２の電極と、該第１の電極および該第２の電極の間に形成された誘電体とからなる第１のトンネル接合と、
前記第１のトンネル接合に直列の第２のトンネル接合であって、前記第１の電極と、第３の電極と、該第１の電極および該第３の電極の間に形成された誘電体とからなる第２のトンネル接合と、を備え、
前記第１のトンネル接合は、前記第２のトンネル接合よりも低い破壊電圧を有し、書き込み電流または書き込み電圧が印加された時に、前記第２のトンネル接合が短絡されない状態のままで、該第１のトンネル接合は、所定の抵抗値を有する第１の抵抗状態から短絡状態に変化する、
メモリ・アレイ。
【請求項７】
メモリ・セルのアレイと、
前記メモリ・セルに接続された複数のワード線と、
前記メモリ・セルに接続された複数のビット線と、を備えるメモリ・アレイであって、
前記ワード線は、該メモリ・セルにおいて前記ビット線と交差しており、
前記メモリ・セルのそれぞれは、さらに、
第１の電極と、第２の電極と、該第１の電極および該第２の電極の間に形成された誘電体とからなる第１のトンネル接合と、
前記第１のトンネル接合に直列の第２のトンネル接合であって、前記第１の電極と、第３の電極と、該第１の電極および該第３の電極の間に形成された誘電体とからなる第２のトンネル接合と、を備え、
前記第１のトンネル接合は、前記第２のトンネル接合よりも高い抵抗を有し、書き込み電流が印加された時に、前記第２のトンネル接合が短絡されない状態のままで、該第１のトンネル接合は、所定の抵抗値を有する第１の抵抗状態から短絡状態に変化する、
メモリ・アレイ。
【請求項８】
前記第１のトンネル接合のトンネリング領域は、前記第２のトンネル接合のトンネリング領域よりも小さい、
請求項６または７に記載のメモリ・アレイ。
【請求項９】
前記第１のトンネル接合の前記誘電体は、不均一な厚さを有しており、さらに、該第１のトンネル接合の該誘電体は、該第１のトンネル接合のトンネリング領域を画定する特徴形状を有する、
請求項６または７に記載のメモリ・アレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、データを記憶するメモリ・デバイスに関し、より具体的には、直列のトンネル接合を備えたメモリ・セルを有するメモリ・デバイスに関する。
【０００２】
【従来の技術】
民生の電子製品において、該製品によって使用される命令などのデータを記憶するのにメモリ・デバイスが使用される。不揮発性メモリ・デバイスは、データを保持するのに電力を必要としないので望ましい。したがって、不揮発性メモリ・デバイスに記憶されたデータは、電源が消耗しつくされたりメモリ・デバイスから切断されたりしたときでも維持される。また、消費者は、ボリュームが小さくかつ低価格の製品を好み、不揮発性、高密度および低価格の要件は、メモリ・デバイスの設計上の主な決定要因である。また、より小さい電源を使用するほど民生電子製品のサイズを小さくすることができるので、消費電力が少ないことが望ましい。
【０００３】
不揮発性メモリ・デバイスは、一般に、ワンタイム・プログラム可能（ＯＴＰ）または再プログラム可能なメモリ・セルを有する。再プログラム可能なメモリ・セルは、２値状態の間で切り替えることができる。ＯＴＰメモリ・セルの状態は、一端セルがプログラムされた後は恒久的なものとなる。ＯＴＰメモリ・デバイスは、一般に、ヒューズ、アンチヒューズ、電荷蓄積、またはマスク読み取り専用メモリ（マスクＲＯＭ）として分類されることができる。
【０００４】
ヒューズ・メモリ・セルは、プログラミング中にセルが「飛ばされる」ように、セルの両端に大きな電圧を印加することによってプログラムされる。ヒューズ・メモリ・セルの２値状態は、読み取りプロセス中に測定されるセル両端の抵抗として検出されることができる。ヒューズ・メモリ・デバイスは、ヒューズ・メモリ・セルをプログラムするために大きい電流が必要になるので、あまり普及していない。プログラミング電流が大きいと、大きい駆動トランジスタを有する高圧電源または電荷ポンプ回路が必要とされる。また、ヒューズ・メモリ・セルは、それぞれのヒューズ要素に必要なコンタクト領域のために、基板の大きな領域を占める。セル・サイズが大きいと、アレイ密度が低下し、ヒューズ・メモリ・デバイスのサイズが大きくなる。
【０００５】
ヒューズ・メモリ・セルは、ダイオードやトランジスタなどの分離素子を含むことが多く、これにより、セル・サイズがさらに大きくなる。ヒューズ・メモリ・セル内に使用される分離ダイオードおよびトランジスタは、電流性能が制限されており、メモリ・セルをプログラムするのに必要な大きい書き込み電流によって損傷されることがある。さらに、絶縁ダイオードおよびトランジスタは、一般にシリコン・ベースの能動素子であり、これは、シリコン結晶基板上に最も容易に形成される。この種の分離素子は、多層のヒューズＯＴＰアレイの積み重ねを含まず、よって可能なアレイ密度を低下させる。微結晶および非晶質のダイオードおよびトランジスタなどの他のシリコン・ベースの分離素子は、積み重ね（スタック）を可能にするが、製作の複雑さおよびコストを増やす。最後に、ヒューズ・メモリ・セルは、破壊しきい値分布が広いという特徴がある。破壊しきい値分布が広いということは、セルをプログラムするために書き込み電流の大きな変化を必要とすることを意味する。一般に、広い破壊しきい値分布を考慮するためには、書き込み電流を大きくしなければならない。
【０００６】
従来のアンチヒューズ・メモリ・セルは、一般に、金属−誘電体−金属のスタックを含む。従来のアンチヒューズ・メモリ・セルは、セルの両端に大きい書き込み電位を印加することによってプログラムされる。この書き込み電位は、アンチヒューズをトリガし、プログラムされたメモリ・セルの両端の抵抗を小さくする。従来のアンチヒューズ・メモリ・セルには、ヒューズ／トランジスタ・セルと同じ多数の欠点がある。例えば、従来のアンチヒューズ・メモリ・セルは、高い書き込み電位を必要とし、シリコン・ベースの能動分離素子を必要とすることがある。
【０００７】
一般の電荷蓄積メモリは、ＥＰＲＯＭである。ＥＰＲＯＭメモリは、ファウラー＝ノルトハイム・トンネル効果（Fowler-Nordheim tunneling）を利用して、基板からメモリ・セル内のフローティング・ゲートに電荷を送る。ＥＰＲＯＭメモリは、高い書き込み電圧を必要とし、ＥＰＲＯＭ素子の書き込み速度は、トンネル電流密度によって制限される。
【０００８】
マスクＲＯＭメモリは、ユーザ・レベル（「フィールド・プログラミング」）でではなく製造時にプログラムされる。したがって、マスクＲＯＭ素子の各バッチは、アプリケーション（用途）固有である。ほとんどの製造プロセスに見られるように、コストの削減は量を増やすことにより実現される。したがって、マスクＲＯＭの生産のコスト効率を高めるためには、アプリケーション固有のメモリに大きな需要がなければならない。大規模な処理を求めるこの要件により、多くのアプリケーションにとってマスクＲＯＭは高価になりすぎる。
【０００９】
【発明が解決しようとする課題】
したがって、高密度配列が可能なメモリ・セルを有する低コストのメモリ・デバイスが必要とされている。また、高速処理が可能で過度の処理電力を必要としないメモリ・デバイスが必要とされている。
【００１０】
【課題を解決するための手段】
第１の側面によると、メモリ・デバイスは、第１のトンネル接合と、第１のトンネル接合と直列な第２のトンネル接合とを有するデュアル・トンネル接合メモリ・セルを含む。第１のトンネル接合を、第１の抵抗状態から第２の抵抗状態に変化させることができる。メモリ・セルは、メモリ・デバイスのデータ記憶要素であり、この２つの抵抗状態は、メモリ・セルの２値状態を表す。第１と第２のトンネル接合は、異なるアンチヒューズ特性を有し、第２のトンネル接合抵抗が実質的に変化しないままで第１のトンネル接合が短絡されるように、メモリ・セルをプログラムすることができる。
【００１１】
第１の側面によれば、第１のトンネル接合が短絡された場合、第２のトンネル接合は、プログラムされたメモリ・セルの分離機能を提供する。したがって、メモリ・デバイス内のメモリ・セルを分離（絶縁）するために、シリコン・ベースの能動的な分離ダイオードおよび／またはトランジスタが不要となる。したがって、メモリ・デバイスは、スタック型のメモリ要素を含むことができ、アレイ密度を高めることができる。
【００１２】
また、第１の側面によれば、トンネル接合メモリ・セルは、ダイオード／トランジスタの分離素子を有する従来のメモリ・セルよりも小さい。この側面により、さらに、アレイ密度が向上する。また、ダイオード／トランジスタの分離素子が無いので、メモリ・デバイスの製造が単純になる。
【００１３】
第２の側面によれば、メモリ・セルに書き込み電流を印加することによって、選択されたメモリ・セルをプログラムすることができる。第１のトンネル接合の抵抗を、第２のトンネル接合の抵抗よりも高くして、書き込み電流が印加されたときに、第１のトンネル接合の両端に高い電圧が生成されるようにすることができる。
【００１４】
第２の側面によれば、第１のトンネル接合の両端の高い電圧は、第１のトンネル接合の破壊電圧を超えることができ、選択されたセルをプログラムするのに使用されることができる。第１のトンネル接合のトンネリング領域を減少させ、誘電体内にあり得る欠陥領域を有利に減少させることによって、第１のトンネル接合の抵抗を増やすことができる。該あり得る欠陥が減少するので、メモリ・デバイスの電圧／電流プログラミング分布（破壊しきい値分布）が小さくなり、それによりメモリ・デバイスの電力要件が低減する。
【００１５】
本発明の第３の側面によると、第１のトンネル接合の破壊電圧を超える書き込み電圧を印加することによって、デュアル・トンネル接合メモリ・セルをプログラムすることができる。第１のトンネル接合の破壊電圧は、第１のトンネル接合内の誘電体を形成するのに使用される材料とその厚さによって決定されることができる。
【００１６】
第３の側面によれば、トンネル接合のプログラミング電圧は、誘電層の破壊電圧を低下させることによって低下させることができる。したがって、プログラミング電圧を、従来のアンチヒューズ素子よりも低くすることができる。プログラミング電圧が低いと、メモリ・デバイス内の書き込み回路を小さくし、消費電力を少なくすることができる。
【００１７】
第４の側面によれば、不均一な厚さを有する第１のトンネル接合に誘電体を設けることによって、第１のトンネル接合の破壊しきい値分布を小さくすることができる。この不均一な厚さは、誘電体内に特徴形状を形成することによって確立されることができ、この場合、書き込みプロセス中、トンネル効果は該特徴形状において生じる。
【００１８】
第４の側面によれば、特徴形状は、誘電体の薄い領域に作られることができ、これにより、第１のトンネル接合の破壊電圧を低くすることができる。また、特徴形状は、第１のトンネル接合に比較的小さいトンネリング領域を提供し、これにより、メモリ・デバイスの破壊しきい値分布を小さくする。
【００１９】
他の側面および利点は、図と関連して行われる以下の詳細な説明から明らかになるであろう。詳細な説明は、同じ番号が同じ要素を示す図面を参照する。
【００２０】
【発明の実施の形態】
好ましい実施形態および図面によって、デュアル・トンネル接合メモリ・セルを有するメモリ・デバイスについて説明する。
【００２１】
図１は、デュアル・トンネル接合メモリ・セル１３０を有するメモリ・アレイ１００の回路の斜視図である。このメモリ・アレイ１００において、ワード線１１０が横の行に延び、ビット線１２０が縦の列に延びる。ワード線１１０は、メモリ・セル１３０においてビット線１２０と交差する。各メモリ・セル１３０は、「１」または「０」の２値状態を記憶することができる。図１において、デュアル・トンネル接合メモリ・セル１３０は、２つの抵抗型素子として象徴的に示されている。各抵抗型素子は、メモリ・セル１３０内のトンネル接合に対応する。
【００２２】
図２は、図１に示したようなメモリ・アレイ１００と、関連する読み書き回路とを含むメモリ・デバイス１０の概略図である。メモリ・デバイス１０は、メモリ・アレイ１００、メモリ・アレイ１００の行１〜６に結合された行デコーダ３００、メモリ・アレイ１００の列１〜７に結合された列デコーダ４００、および読み取りプロセス中にメモリ・セル１３０の２値状態を検出するセンス・アンプ５００を含む。図２において、説明のために、４２個のメモリ・セル１３０で交差する６つの行のワード線１１０と７つの列のビット線１２０が示されている。実際には、例えば１０２４×１０２４個以上のメモリ・セルのアレイを使用することができる。
【００２３】
行デコーダ３００は、書き込みプロセス中に選択されたメモリ・セル１３０を含む行に、書き込み電圧Ｖｗまたは書き込み電流Ｉｗを選択的に印加したり、読み取りプロセス中に読み取り電位Ｖｒを印加したりするための複数のスイッチを含む。同様に、列デコーダ４００は、書き込みプロセス中に選択されたメモリ・セル１３０を含む選択された列をアースに接続したり、読み取りプロセス中に選択された列をセンス・アンプ５００に接続したりするための複数のスイッチを含むことができる。
【００２４】
選択されたメモリ・セル１３０をプログラムし、すなわちそれに「書き込む」ために、行デコーダ３００は、書き込み電圧Ｖｗまたは書き込み電流Ｉｗと、選択された列のワード線１１０との間のスイッチを閉じ、列デコーダ４００は、アースと、選択された列のビット線１２０との間のスイッチを閉じる。書き込み電圧Ｖｗか書き込み電流Ｉｗかの選択は、メモリ・アレイ１００に含まれるデュアル・トンネル接合メモリ・セル１３０の種類に依存することがある。選択されたメモリ・セル１３０に印加される書き込み電圧Ｖｗまたは書き込み電流Ｉｗは、選択されたメモリ・セル１３０の第１のトンネル接合を絶縁破壊すなわち「飛ばす（blow）」のに十分であり、これにより、選択されたメモリ・セル１３０の両端の抵抗を変化させる。書き込み電圧Ｖｗまたは書き込み電流Ｉｗは、メモリ・セル１３０の第２のトンネル接合を「飛ばす」のに不十分である。プログラムされたメモリ・セル１３０内の第２のトンネル接合は、実質的に、その書き込み前の抵抗を維持することができ、プログラムされたメモリ・セル１３０の分離素子として機能する。メモリ・セル１３０と書き込みプロセスの実施形態については、後で詳しく説明する。
【００２５】
図３Ａは、図１に示したメモリ・アレイ１００の実施形態の一部を示す断面図であり、メモリ・セル１３０の実施形態を含む。図３Ｂは、メモリ・アレイ１００の一部の上面図である。図３Ｃは、図３Ａに示したようなメモリ・セル１３０の側面図である。
【００２６】
図３Ａおよび３Ｂ参照すると、メモリ・アレイ１００の図示される部分は、ワード線１１０とビット線１２０の交点に配置された複数のメモリ・セル１３０を含む。ビット線１２０は、メモリ・アレイ１００の基板１３２上に配置された絶縁層１２８上に配置される。絶縁層１２８は、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘ、および他の非導電材料であることができる。基板１３２は、例えば半導体基板である。基板１３２は電子回路を含むことができ、絶縁層１２８は、回路とメモリ・セル１３０の間を絶縁する。代替的に、ビット線１２０は、基板１３２のすぐ上に配置されてもよい。絶縁層１２８上のメモリ・セル１３０間に、絶縁体１２５が配置される。絶縁体１２５は、説明のため図３Ｂには示されていない。絶縁体１２５は、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡＩＮｘ、および他の非導電材料である。
【００２７】
図３Ｃを参照すると、メモリ・セル１３０は、第１のトンネル接合１３４と、該第１のトンネル接合１３４に直列な第２のトンネル接合１３６とを含む。第１のトンネル接合１３４は、第２のトンネル接合１３６と異なるアンチヒューズ特性を有する。メモリ・セル１３０は、第１のトンネル接合１３４を絶縁破壊、すなわち「飛ばす」のに十分な書き込み電流Ｉｗをメモリ・セル１３０に印加し、メモリ・セル１３０の抵抗状態を変化させることによって、プログラムすなわち書き込まれる。その結果である第２の抵抗状態は、第１のトンネル接合１３４の短絡状態となりうる。第２のトンネル接合１３６は、書き込み電流Ｉｗがメモリ・セル１３０に印加されたときに第２のトンネル接合１３６を短絡するのに不十分なように設計される。したがって、第２のトンネル接合１３６は、第１のトンネル接合１３４が飛ばされた後、メモリ・セル１３０における分離機能としてはたらき、これによってシリコン・ベースの能動的な分離素子が不要となる。第１と第２のトンネル接合１３４、１３６の異なるアンチヒューズ特性は、この書き込み方式を可能にし、これについては後で説明する。
【００２８】
第１のトンネル接合１３４は、第１の電極１４２、誘電体１４４、および第２の電極１４６を含む。第１のトンネル接合１３４のトンネリング領域は、誘電体１４４が第１の電極１４２と接触している部分である。第２の電極１４６は、誘電体１４４をワード線１１０に電気的に結合する。代替的に、第２の電極１４６を省略することができ、ワード線１１０を誘電体１４４に直接結合することができる。誘電体１４４は、例えばＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘ、および他の誘電体材料からなることができる。誘電体１４４は、例えば、０．５ｎｍ〜５０ｎｍ程度の厚さを有する。第１と第２の電極１４２、１４６は、例えば、アルミニウム、銅、銀、金、および他の導電体などの任意の導電体材料であることができる。また、第１のトンネル接合１３４は、スペーサ１３９を含む。スペーサ１３９は、メモリ・セル１３０の製造中に、誘電体１４４の第１の電極１４２と接触する面積を小さくするのに使用され、これによって第１のトンネル接合１３４のトンネリング領域が小さくなる。
【００２９】
第２のトンネル接合１３６は、第１のトンネル接合１３４と直列であり、デュアル・トンネル接合メモリ・セル１３０を形成する。第２のトンネル接合１３６は、第１の電極１４２を第１のトンネル接合１３４と共用し、また誘電体１４８および第３の電極１５０を含む。誘電体１４８は、例えばＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘ、および他の誘電体材料から作成されることができる。誘電体１４８は、例えば約０．５ｎｍ〜５０ｎｍ程度の厚さを有することができる。第３の電極１５０は、誘電体１４８をビット線１２０に電気的に結合する。代替的に、誘電体１４４は、ビット線１２０のすぐ上に配置されてもよく、この場合、第３の電極１５０を省略することができる。
【００３０】
第１のトンネル接合１３４は、書き込み電流Ｉｗが印加されたときに第２のトンネル接合１３６よりも前に絶縁破壊するように設計されている。トンネル接合の絶縁破損は、電極材料、誘電体材料、誘電体の製造方法、および誘電体の厚さを含むいくつかの要因に依存する。一般に、トンネル接合の両端の抵抗は、トンネル接合の面積に反比例する。図３Ａ〜図３Ｃに示した実施形態において、トンネル接合１３４のトンネル効果が生じる領域は、第２の電極１４６の底部と第１の電極１４２の頂部の間の誘電体１４４の領域である。この領域は、メモリ・アレイ１００の製造中、誘電体１４４を形成する前にスペーサ１３９を形成することによって、比較的小さくされる。第２のトンネル接合１３６の領域は、誘電体１４８の第１と第３の電極１４２、１５０と接触している領域であり、第１のトンネル接合１３４のトンネリング領域よりも大きい。誘電体１４４、１４８の厚さと材料が同様のものである場合、第１のトンネル接合１３４のトンネリング領域の方が小さいため、第１のトンネル接合１３４は、第２のトンネル接合１３６の抵抗Ｒ２よりも大きい抵抗Ｒ１を有する。
【００３１】
トンネル接合の破壊電圧（breakdown voltage）は、トンネル接合の誘電体障壁層を形成するのに使用される厚さおよび材料に依存する。メモリ・セル１３０において、第１と第２のトンネル接合１３４、１３６の破壊電圧を、ほぼ等しくすることができる。
【００３２】
書き込みプロセスは、書き込み電流Ｉｗが印加されたときに生成される電圧に関して以下のように説明することができる。
【００３３】
【数１】
Ｖ１＝Ｉｗ・Ｒ１
Ｖ２＝Ｉｗ・Ｒ２
【００３４】
ここで、
Ｖ１は、第１のトンネル接合１３４の両端の電圧であり、
Ｖ２は、第２のトンネル接合１３６の両端の電圧であり、
Ｒ１は、第１のトンネル接合１３４の抵抗であり、
Ｒ２は、第２のトンネル接合１３６の抵抗である。
【００３５】
Ｖ１とＶ２の式に示されるように、第１のトンネル接合１３４の抵抗Ｒ１が、第２のトンネル接合１３６の抵抗Ｒ２よりも高いので、第１のトンネル接合１３４の両端の電圧Ｖ１は、Ｖ２よりも高い。アンチヒューズ素子は、トンネル接合がその破壊電圧よりも高い電位にさらされたとき、金属または他の導電性エレメントが誘電体中に拡散することによって「短絡」する。この拡散は、アンチヒューズの両端の電圧によって引き起こされる。したがって、第１のトンネル接合１３４の電流の流れＩｗにより、電圧Ｖ１は第１のトンネル接合の破壊電圧を超えるが、電圧Ｖ２は第２のトンネル接合１３６の破壊電圧を超えない。第１のトンネル接合１３４の絶縁破壊により、第２の電極１４６から誘電体１４４を横切るよう導電性エレメントが拡散することとなり、それにより、第１のトンネル接合１３４が短絡する。また、書き込み電流Ｉｗの方向を逆にして、第１の電極１４２から誘電体１４４を横切るよう導電性エレメントを拡散させることもできる。
【００３６】
図３Ａ〜図３Ｃに示した実施形態において、第２のトンネル接合１３６と第１のトンネル接合１３４の面積比は、約１．５：１であることができる。誘電体１４４、１４８を形成するのに使用される材料およびその厚さが同様のものである場合は、抵抗Ｒ１とＲ２の比率も約１．５：１である。したがって、Ｖ１は、Ｖ２の１．５倍以上であり、書き込みプロセス中に第２のトンネル接合１３６に著しい変化が起こらないよう、Ｖ２を十分低くすることができる。トンネル接合１３６、１３４間の面積比を大きくして、書き込みプロセス中に第２のトンネル接合１３６に変化が起こる前に確実に第１のトンネル接合１３４が飛ぶようにすることができる。この面積比はまた、メモリ・セル１３０が使用される用途によっては、１．５：１よりも小さくすることができる。
【００３７】
図３Ａと図３Ｂにおいて誘電体の厚さが等しいように示したが、この構成は、異なるアンチヒューズ特性を得るのには必要とされない。例えば、誘電体のどちらかが、厚さが小さく破壊電界が高い誘電体材料（例えば、Ａ１２Ｏ３は約２．７ｘ１０＋７Ｖ／ｃｍの破壊電界を有する）でよく、厚さが大きく破壊電界が低い誘電体材料（例えば、Ｓｉ０２は、約０．６ｘ１０＋６Ｖ／ｃｍの破壊電界を有し、ＺｎＳは、約１．７ｘ１０＋６Ｖ／ｃｍの破壊電界を有する）でもよい。また、トンネル接合の破壊電圧は等しくなくてもよい。上記の実施形態において、重要な設計要素は、第２のトンネル接合１３６が短絡されない状態のままで、書き込み電流Ｉｗが、第１のトンネル接合１３４の抵抗状態を第１の状態から第２の状態に変化させることである。
【００３８】
図４Ａおよび図４Ｂは、トンネル接合が直列に配列されたデュアル・トンネル接合メモリ・セル２３０の代替実施形態を示す。図４Ａは、メモリ・セル２３０の斜視図であり、図４Ｂは、図４Ａにおいて線４Ｂ−４Ｂで切断した断面図である。メモリ・セル２３０は、図２に示したようなメモリ・アレイ１００で使用されることができる。
【００３９】
メモリ・セル２３０は、ワード線１１０とビット線１２０の間に挟まれた第１のトンネル接合２３４と第２のトンネル接合２３６とを含む。第１のトンネル接合２３４は、不均一な厚さの誘電体２４４（分解形式で示されている）を有し、第２のトンネル接合２３６と異なるアンチヒューズ特性を有する。第１のトンネル接合２３４は、第１の電極２４２、誘電体２４４、および第２の電極２４６を含む。第２のトンネル接合２３６は、第１の電極２４６を第１のトンネル接合２３４と共用し、また誘電体２４０（分解形式で示されている）と第３の電極２５０を含む。
【００４０】
図４Ａおよび図４Ｂに示されるように、誘電体２４４は、不均一な厚さを有し、誘電体２４４内に延びる特徴形状すなわち溝２４８を含む。第１のトンネル接合２３４のトンネリング領域は、本質的に、溝２４８の底の領域に等しい。したがって、溝２４８によって、第１のトンネル接合２３４の破壊電圧が低減する。溝２４８の下の誘電体２４４の厚さを変化させ、誘電体２４４の材料を変更することによって、誘電体２４４の破壊電圧を容易に調整することができる。
【００４１】
メモリ・セル２３０は、書き込み電流Ｉｗまたは書き込み電圧Ｖｗをメモリ・セル２３０に印加することによってプログラムされる。溝２４８の下の誘電体２４４の比較的薄い領域は、書き込み電流Ｉｗまたは書き込み電圧Ｖｗが印加されたときの第１のトンネル接合２３４の絶縁破壊の場所であり、ここで、電極２４２、２４４の一方から金属が、溝２４８の下の誘電体２４４に拡散する。溝２４８の下の比較的小さいトンネリング領域は、局所的な拡散領域を提供し、その結果、メモリ・セル２３０の破壊しきい値分布が小さくなる。破壊しきい値分布が小さいと、誘電体２４４の欠陥によって第１のトンネル接合２３４内の破壊電圧に変動がもたらされる可能性が低くなる。したがって、メモリ・セル２３０をプログラムするために使用される書き込み電流Ｉｗまたは書き込み電圧Ｖｗを小さくすることができる。また、この特徴は、書き込みプロセス中に第２のトンネル接合２３６が不慮に変化する可能性を小さくする。
【００４２】
第２のトンネル接合２３６の厚さと材料は、（プログラミング前に）第２のトンネル接合２３６の抵抗が第１のトンネル接合２３４の抵抗とほぼ等しくなるように選択することができる。この実施形態において、書き込みプロセスにおいて第１のトンネル接合２３４が短絡されると、メモリ・セル１３０の全抵抗を約半分に減少させることができる。
【００４３】
図４Ｂにおいて、第２および第３の電極２４６、２５０は必須ではなく、代わりに、誘電体をワード線とビット線に直接結合してもよい。
【００４４】
図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７、および図８は、メモリ・セル２３０に使用するのに適した誘電体の代替実施形態を示す。それぞれの実施形態は、低い破壊電圧と小さいトンネリング領域を提供するのに異なる特徴を有する。
【００４５】
図５Ａは、底が尖った凹部３４８を有する誘電体３４４を示す。図５Ｂに示したように、凹部３４８は、その最も低い場所で厚さが比較的小さく、誘電体３４４に小さいトンネリング領域を提供する。図６Ａおよび図６Ｂは、Ｖ字形の切り欠き形状の凹部４４８を有する誘電体４４４を示す。図７および図８は、円錐形の切り欠き形状の凹部５４８を有する誘電体５４４を示す。これらのすべての特徴形状は、低い破壊電圧と、小さい破壊しきい値分布を提供する。図４〜図７に示した特徴形状２４８、３４８、４４８、５４８は、例えば刻印プロセス（imprinting process）によって誘電体に形成することができる。
【００４６】
低い破壊電圧を得るために、不均一な誘電体を設けたり誘電体の表面積を小さくしなくてもよい。例えば、厚さが薄い誘電体を使用することによって、または低い破壊電界の誘電体材料を使用することによって、または材料と幾何学形状の違いを組み合わせることによっても、低い破壊電圧を得ることができる。メモリ・セルの代替実施形態（図示せず）は、比較的薄い誘電体を有する第１のトンネル接合と、より厚い誘電体を有する第２のトンネル接合とを含むことができる。両方の誘電体は、類似の形状（例えば、平行六面体）を有することができ、類似の材料で作成することができる。第１のトンネル接合２３４の薄い誘電体は、書き込み電流または書き込み電圧Ｖｗが印加されたときに第１のトンネル接合２３４が第２のトンネル接合２３６よりも前に飛ばされることができるように、異なるアンチヒューズ特性（この実施形態では、より低い破壊電圧）を提供する。
【００４７】
上記の実施形態によれば、メモリ・デバイス１０は、メモリ・アレイ１００内のメモリ・セルを分離するために、ダイオードやトランジスタなどのシリコン・ベースの能動的な分離素子を必要としない。したがって、メモリ・デバイス１０は、スタック型のメモリ要素を含むことができ、アレイ密度を高めることができる。トンネル接合を比較的小さくすることができ、それによりアレイ１００について可能なアレイ密度をさらに高める。さらに、トンネル接合の破壊電圧は、誘電体の厚さ、材料、および幾何学形状を調整することによって容易に操作される。したがって、所望のトンネル接合特性を選択することによって、書き込み電流Ｉｗまたは書き込み電圧Ｖｗを低減させることができる。
【００４８】
上記の実施形態のもう１つの利点は、第１のトンネル接合における誘電体によって提供される小さな破壊しきい値分布である。誘電体の破壊電圧の変動が低減されるので、メモリ・セルをプログラムするのに使用される書き込み電圧Ｖｗまたは書き込み電流Ｉｗの分布（電圧／電流プログラミング分布）を制御することができる。この態様は、メモリ・デバイス１０の電力要件を減少させ、メモリ・デバイス１０内の選択されていない要素が、書き込みプロセスで不慮に変更される可能性を減少させる。
【００４９】
次に、図２および図３Ａ〜図３Ｃに示したメモリ・セルの実施形態と関連して、メモリ・デバイス１０の書き込みプロセスを説明する。この実施形態では、メモリ・セル１３０をプログラムするために書き込み電流Ｉｗが印加される。
【００５０】
図２を参照すると、選択されたメモリ・セル１３０に書き込むために、選択されたメモリ・セル１３０と交差するワード線１１０に書き込み電流Ｉｗが印加される。選択されたワード線１１０をＩｗに接続する行デコーダ３００内のスイッチを閉じることによって、書き込み電流Ｉｗを印加することができる。選択されていないワード線１１０に接続された行デコーダ３００内のスイッチは、開いている。同時に、列デコーダ４００は、選択されたメモリ・セル１３０と交差するビット線１２０をアースに接続する。したがって、書き込み電流Ｉｗは、選択されたワード線１１０と、選択されたメモリ・セル１３０と、選択されたビット線１２０とを通ってアースに流れる。選択されていないビット線１２０へのスイッチは開いている。
【００５１】
図３Ｃを参照すると、書き込み電流Ｉｗは、選択されたメモリ・セル１３０内の第１のトンネル接合１３４を飛ばすのに十分な電圧Ｖ１を誘電体１４４の両端に生成し、第２のトンネル接合１３６を飛ばすのに不十分な電圧Ｖ２を誘電体１４８の両端に生成するように選択される。電圧Ｖ１は、第２の電極１４６から誘電体１４４への導電性エレメントの拡散を引き起こし、第２の電極１４６（およびビット線１１０）を第１の電極１４２に電気的に接続する。第２の電極１４６と第１の電極１４２が繋がると、メモリ・セル１３０の抵抗が第１の状態から第２の状態に変化し、これは、読み取りプロセスによって検出可能である。第１のトンネル接合１３４が飛ばされた後、アンチヒューズの働きにより、第１のトンネル接合１３４の両端の抵抗をほぼゼロに減少させることができる（すなわち、短絡）。したがって、書き込みプロセスの後では、メモリ・セル１３０の両端の抵抗は、第２のトンネル接合１３６の両端の抵抗に近いものとなる。
【００５２】
図４〜図８に示した実施形態の書き込みプロセスは、上記の実施形態と類似している。図４〜図８の実施形態は、書き込み電流Ｉｗまたは書き込み電圧Ｖｗを印加することによってプログラムすることができる。図２は、メモリ・セル１３０を有するアレイ１００を示すが、メモリ・デバイス１０に、図４Ａおよび図４Ｂに示されるセルのようなメモリ・セル２３０を使用することもできる。メモリ・セル２３０をプログラムする書き込みプロセスを以下に説明する。
【００５３】
図２および図４Ｂを参照すると、選択されたメモリ・セル２３０は、選択されたメモリ・セル２３０と交差するワード線１１０に書き込み電圧Ｖｗまたは書き込み電流Ｉｗを印加することによってプログラムされる。書き込み電圧Ｖｗまたは書き込み電流Ｉｗは、行デコーダ３００内のスイッチを閉じて、選択したワード線１１０をＶｗまたはＩｗに接続することによって印加されることができる。選択していないワード線１１０に接続された行デコーダ３００内のスイッチは開いている。これと同時に、列デコーダ４００は、選択されたメモリ・セル２３０と交差するビット線１２０をアースに接続する。これにより、書き込み電圧Ｖｗまたは書き込み電流Ｉｗが、選択されたメモリ・セル２３０に印加される。残りのビット線１２０へのスイッチは開いている。
【００５４】
図４Ｂを参照すると、選択されたメモリ・セルの両端の書き込み電圧Ｖｗは、Ｖ１の第１のトンネル接合２３４とＶ２の第２のトンネル接合２３６の間で分配される。ここで、Ｖｗ＝Ｖ１＋Ｖ２である。書き込み電圧Ｖｗは、選択されたメモリ・セル２３０に直接印加されてもよく、または、選択されたメモリ・セル２３０に印加される書き込み電流Ｉｗから生じたものでもよい。Ｖ１は、選択されたメモリ・セル２３０内の第１のトンネル接合２３４を飛ばすのに十分であるが、Ｖ２は、第２のトンネル接合２３６を飛ばすのに不十分である。書き込み電圧Ｖｗの印加は、第１のトンネル接合２３４が短絡されたときに第２のトンネル接合２３６に著しい電流増加が生じないように、電流制限機能によって制御されてもよい。電圧Ｖ１は、第２の電極２４６から誘電体２４４への導電性エレメントの拡散を引き起こし、これにより、第２の電極２４６（およびビット線１１０）を第１の電極２４２に電気的に接続する。第２の電極２４６と第１の電極２４２とが繋がると、メモリ・セル２３０の抵抗が変化し、これは、読み取りプロセスによって検出可能である。第１のトンネル接合２３４が飛ばされた後、アンチヒューズの働きにより、第１のトンネル接合２３４の両端の抵抗をほぼゼロに減少させることができる（すなわち短絡）。
【００５５】
上記の電圧書き込みプロセスに代えて、行デコーダ３００と列デコーダ４００は、選択されたメモリ・セルを流れる電流を検知するフィードバック・センサ（図示せず）に応答することができる。フィードバック・センサは、選択されたメモリ・セルの第１のトンネル接合が飛ばされたことを示し、そのとき、書き込みプロセスを中止して第２のトンネル接合が不慮に飛ばされないようにすることができる。
【００５６】
次に、図２を参照して、メモリ・デバイス１０の読み取りプロセスを説明する。メモリ・デバイス１０は、Ｔｒａｎらに対する米国特許第６，２５９，６４４号に開示されているような等電位読み取りプロセス（equipotential read process ）を有利に使用することができ、この特許の内容は、参照よりここに組み込まれる。等電位読み取りプロセスについては、後でメモリ・セル１３０に関して概略的に説明するが、ここで説明するプロセスは、本明細書に記載されている代替メモリ・セルの実施形態を使用するメモリ・デバイス１０に適している。
【００５７】
選択されたメモリ・セル１３０の２値状態を求めるために（すなわち、読み取るために）、読み取り電位Ｖｒが、選択されたメモリ・セル１３０の行に対応するワード線１１０に印加され、選択されたメモリ・セル１３０の列に対応するビット線１２０が、列デコーダ４００を介してセンス・アンプ５００に結合される。メモリ・アレイ１００内の他のすべてのビット線１２０に、等しい電位を印加することができる。センス・アンプ５００は、選択されたビット線１２０からの電流を検出して、選択されたメモリ・セル１３０の２値状態を求める。この２値状態は、センス・アンプ５００の出力に結合された処理装置（図示せず）によって検出されることができ、センス・アンプ５００の出力は、選択されたメモリ・セル１３０の抵抗状態を示す。代替的に、センス・アンプ５００は、２値状態を求めて該２値状態を処理装置に出力する回路を含むことができる。
【００５８】
選択されたメモリ・セル１３０の２値状態は、選択されたメモリ・セル１３０の抵抗の第１の高い値から、書き込みプロセス後の第２の低い値への変化として求めることができる。例えば、第１の高い抵抗状態では、メモリ・セル１３０内の電流が少なくなり、これは、２値状態の「０」を表すことができる。第２の低い抵抗状態（第１のトンネル接合１３４を飛ばした後）では、メモリ・セル１３０内の電流が多くなり、２値状態の「１」を表すことができる。
【００５９】
書き込みプロセス後で、メモリ・セル１３０は、第２のトンネル接合１３６を非短絡状態に維持する。したがって、選択されたメモリ・セル１３０をプログラムした後において、メモリ・アレイ１００内に短絡はない。この分離機能により、メモリ・アレイ１００内の読書きプロセスに悪影響を及ぼすことなく、複数のセル１３０をプログラムすることができる。
【００６０】
上記の実施形態によると、２値状態の「１」または「０」をメモリ・セルに記憶することができる。書き込み前のメモリ・セルの第１の高抵抗状態は、メモリ・セルの２値状態の「０」に対応することができ、第２の低抵抗状態は、２値状態の「１」に対応することができる。しかしながら、この取り決めは任意なものであり、２値状態の「０」の割り当てを、「１」または他の任意の記号値に割り当て直すことができる。
【００６１】
次に、図９〜図２０を参照して、メモリ・アレイ１００を作成する方法を説明する。
【００６２】
図９〜図２０において、“（Ａ）”によって示される図は、製作されているメモリ・アレイの行に沿った断面図であり、“（Ｂ）”によって示される図は、平面図である。図９〜図２０は、図３Ａおよび図３Ｂに示されるようなメモリ・セル１３０を有するメモリ・アレイ１００の製作を示す。
【００６３】
図９Ａおよび図９Ｂを参照すると、製作プロセスは、最初に基板１３２を提供する。例えば、基板１３２は、単結晶シリコン・ウェハのような半導体基板である。
【００６４】
基板１３２の上に絶縁層１２８が形成される。絶縁層１２８は、例えば、ＣＶＤ（化学蒸着法）、プラズマＣＶＤ（ＰＥＣＶＤ）、および他の堆積プロセスによって堆積された二酸化ケイ素である。絶縁層１２８の他の適切な材料には、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘ、および他の誘電体材料を含むことができる。二酸化ケイ素は、例えば、シリコン層を堆積し、次に該シリコンを酸化させることによって形成されることができる。
【００６５】
次に、絶縁層１２８の上に第１の導電層７００が形成される。第１の導電層は、ビット線１２０を形成する。第１の導電層７００は、例えば、銀、金、銅、アルミニウム、および他の金属であることができる。第１の導電層７００は、例えばＤＣまたはＲＦスパッタ堆積、および他の堆積法で形成することができる。また、第１の導電層７００は、例えばドープされた半導体層である。
【００６６】
第１の導電層７００上に第２の導電層７０２が形成される。第２の導電層７０２は、例えば、銀、金、銅、アルミニウム、および他の金属であることができる。第２の導電層７０２は、例えばＤＣまたはＲＦスパッタ堆積法、および他の堆積法で堆積することができる。第２の導電層７０２は、第２のトンネル接合１３６をビット線１２０に結合する第３の電極１５０となり、したがって必須ではない。
【００６７】
第２の導電層７０２上に誘電層７０４が形成される。誘電層７０４は、例えばＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡＩＮｘ、および他の誘電体材料であることができる。誘電層７０４は、例えばＣＶＤ、ＰＥＣＶＤ、および他の堆積法で堆積させることができ、例えば、約０．５ｎｍ〜５０ｎｍの厚さを有することができる。二酸化ケイ素は、例えば、シリコン層を堆積させ、次に該シリコンを酸化させることによって形成されることができる。
【００６８】
誘電層７０４の上に第３の導電層７０６が形成される。第３の導電層７０６は、例えば銀、金、銅、アルミニウム、および他の導体であることができる。第３の導電層７０６は、例えばＤＣまたはＲＦスパッタ堆積、および他の堆積法で堆積させることができる。層７００、７０２、７０４、７０６を堆積させた後で、製作しているメモリ・アレイ上にフォトレジスト・マスク７０８が置かれる。
【００６９】
図１０Ａおよび図１０Ｂを参照すると、層７００、７０２、７０４、７０６は、エッチング・プロセスでパターン形成される。エッチング・プロセスにより、行７１０が得られる。次に、マスク７０８は、アッシング・プロセス（ashing process）によって除去される。
【００７０】
図１１Ａおよび図１１Ｂを参照すると、上部の２つの導電層および誘電層が、フォトレジスト・マスク７１２を使用してパターン形成される。行７１０の一番下の導電層はパターン形成されず、よってビット線１２０が残る。このパターン形成のステップによって、ビット線１２０上に配置される導体／誘電体／導体ポスト（柱）７１４が得られる。ポスト７１４は、第２のトンネル接合１３６に対応する。次に、図１２Ａおｙび図１２Ｂに示されるように、フォトレジスト・マスク７１２が、アッシング・プロセスによって除去される。
【００７１】
図１３Ａおよび１３Ｂを参照すると、製作されているメモリ・アレイ上に絶縁体７１６が形成される。絶縁体７１６は、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘ、および他の絶縁体であることができる。絶縁体７１６は、例えばＣＶＤ、ＰＥＣＶＤ、および他の堆積法で堆積されることができる。次に、絶縁体７１６の表面が、例えば化学機械研磨（ＣＭＰ）などの方法を使用して平坦化されることができる。
【００７２】
図１４Ａおよび図１４Ｂを参照すると、絶縁体７１６の上にフォトレジスト・マスク７１８が置かれ、ポスト７１４上の絶縁体７１６領域が露出される。その後、ポスト７１４上の絶縁体７１６が、エッチングで除去される。
【００７３】
図１５Ａおよび図１５Ｂを参照すると、フォトレジスト・マスク７１８は、アッシング・プロセスによって除去される。次に、アレイ上にスペーサ層７２０が形成される。スペーサ層７２０は、例えば窒化シリコンであることができる。スペーサ層７２０は、例えばＣＶＤ、ＰＥＣＶＤ、および他の堆積法によって堆積されることができる。
【００７４】
図１６Ａおよび図１６Ｂを参照すると、スペーサ層７２０が、スペーサ７２２に形作られる。スペーサ７２２は、例えば異方性エッチングによって形成されることができる。スペーサ７２２は、ポスト７１４上に、比較的小さい露出した表面積を残す。
【００７５】
図１７Ａおよび図１７Ｂを参照すると、アレイの上に誘電層７２４が形成される。誘電層７２４は、例えばＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡＩＮｘ、および他の誘電体材料であることができる。誘電層７２４は、例えばＣＶＤ、ＰＥＣＶＤ、および他の堆積法で堆積させることができる。
【００７６】
誘電層７２４の上に第４の導電層７２６が形成される。第４の導電層７２６は、例えば銀、金、銅、アルミニウム、および他の金属であることができる。第４の導電体層７２６は、例えばＤＣまたはＲＦスパッタ堆積、および他の堆積法で堆積されることができる。
【００７７】
図１８Ａおよび図１８Ｂを参照すると、フォトリソグラフィ／エッチング・プロセスによって電極１４６が形成される。フォトレジスト・マスクは、図１４Ｂに示したマスク７１８でよい。こうして、ポスト７１４上に第１のトンネル接合が形成される。
【００７８】
図１９Ａおよび図１９Ｂを参照すると、アッシング・プロセスによってフォトレジスト・マスク７１８が除去される。次に、アレイ上に第５の導電層７３０が形成される。第５の導電層７３０は、例えば、銀、金、銅、アルミニウム、および他の導体であることができる。第５の導電層７３０は、例えばＤＣまたはＲＦスパッタ堆積法、および他の堆積法で形成されることができる。また、第５の導電層７３０は、例えばドープされた半導体層でもよい。
【００７９】
図２０Ａおよび図２０Ｂを参照すると、第５の導電層７３０は、フォトリソグラフィ／エッチング・プロセスを使用してワード線１１０にパターン形成される。図２０Ａおよび図２０Ｂに、完成したメモリ・アレイの一部を示す。図２０Ａおよび図２０Ｂにおいて、ビット線１２０は、絶縁体で覆われてもよい。図２０Ｂでは、ビット線１２０の位置を示すために該絶縁体は省略されている。
【００８０】
図９〜図１４と図２１〜図２２を参照して、図４〜図８に示した代替のメモリ・セルを有するメモリ・アレイ１００を製作する代替の方法を説明する。
【００８１】
一般に、前述のプロセスは、図３Ａ〜図３Ｃに示したようなメモリ・セル１３０を有するメモリ・アレイ１００を作成するよう適合される。図４〜図８に示したようなセルを有するメモリ・アレイ１００は、異なる製作方法を必要とする。そのようなメモリ・アレイを製作する方法は、一般に、図９〜図１４に示した方法に対応し、この時点で、異なるものとなる。図１４Ａと図１４Ｂに示したステップよりも後の代替方法のステップについて、以下に説明する。
【００８２】
図２１Ａおよび図２１Ｂを参照すると、図１４Ａおよび図１４Ｂに示したようにポスト７１４上の絶縁体７１６の領域を露出させた後、アレイ上に第２の誘電層８０２が形成される。誘電層８０２は、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＴａＯｘ、ＴｉＯｘ、ＡｌＮｘ、および他の誘電体材料であることができる。二酸化ケイ素は、例えば、シリコン層を堆積し、次に該シリコンを酸化させることによって形成されることができる。次に、各メモリ・セルの個々の誘電体を、図１４Ｂに示したマスク７１８と同様のマスクを使用するフォトリソグラフィ／エッチング・プロセスを用いて形成されることができる。
【００８３】
図２２Ａおよび図２２Ｂを参照すると、誘電体８４４は、図４〜図８に示した誘電体２４４、３４４、４４４および５４４のいずれかに対応することができる。特徴形状２４８、３４８、４４８、５４８は、誘電体２４４、３４４、４４４、５４４に、例えば刻印プロセスなどの方法によって形成されることができる。
【００８４】
誘電体２４４、３４４、４４４および５４４のうちの選択されたものを形成した後で、導電層（図示せず）がアレイ上に堆積され、誘電体８４４上に、該導電層から電極２４６がパターン形成される。次に、ワード線１１０を、図１９および図２０に示したように、アレイ上に形成することができる。代替的に、誘電体８４４までのバイア（via）を埋めるよう単一層を堆積し、ワード線１１０を形成することができる。ビット線１２０の位置を示すために、図２２Ｂでは絶縁体が省略されている。
【００８５】
上記のプロセスにより、図４Ａおよび図４Ｂに示されるようなメモリ・セル２３０を有するメモリ・アレイが得られる。メモリ・セル２３０は、誘電体２４４、３４４、４４４、５４４のうち任意のものを含むことができる。
【００８６】
この仕様において、メモリ・アレイに「０」と「１」の状態を書き込む電流についての取り決めは任意であり、メモリ・デバイス１０の任意の所望の用途（アプリケーション）に適合するように割り当てなおすことができる。
【００８７】
上記の実施形態は、メモリ・セルの抵抗を第１の高い状態から第２の低い状態に変化させるために、第１のトンネル接合を短絡するという点から説明されている。メモリ・セルの抵抗はまた、第１のトンネル接合の誘電体に導電性エレメントを部分的に拡散させることによって変化させることができる。これは、「部分的な飛ばし（partial blow）」と呼ばれる。トンネル接合の部分的な飛ばしは、トンネル接合を短絡させることなく、トンネル接合の両端の抵抗を減少させる。誘電体への導電性エレメントの拡散は、メモリ・セルの抵抗をかなり減少させ、この抵抗の変化を、読み取りプロセスで検出することができる。
【００８８】
本明細書において、「行」および「列」という用語は、メモリ・アレイ内の固定された向きを意味するものではない。さらに、「行」と「列」という用語は、必ずしも直角の関係を意味するものではない。
【００８９】
図２に示したセンス・アンプ５００は、メモリ・デバイス１０内のメモリ・セルの２値状態を検出するための検出デバイスの例である。実際には、例えばトランスインピーダンス・センス・アンプ、電荷注入センス・アンプ、差動センス・アンプ、デジタル差動センス・アンプなどの他の検出デバイスを使用することができる。
【００９０】
図３に、メモリ・セル２３０の２値状態を検出する１つのセンス・アンプ５００が示されている。実際には、１つのメモリ・アレイに多数の検出デバイスを結合することができる。例えば、メモリ・アレイ内の各ビット線ごとにセンス・アンプを含んでもよく、メモリ・アレイ内の複数のビット線ごとにセンス・アンプを含んでもよい。
【００９１】
メモリ・アレイ１００は、様々な用途に使用することができる。１つの用途は、例えば、記憶モジュールを有するコンピューティング装置である。記憶モジュールは、長期記憶のために１つまたは複数のメモリ・アレイ１００を含むことがある。記憶モジュールは、ラップトップ・コンピュータ、パーソナル・コンピュータ、およびサーバなどの装置に使用されることができる。
【００９２】
メモリ・デバイス１０は、例示的な実施形態に関して説明されたが、当業者には多くの変形が容易に明らかであり、本開示は、それらの変形を含むように意図されている。
【００９３】
本発明は、以下の実施態様を含む。
（１）第１のトンネル接合（１３４、２３４）と、
前記第１のトンネル接合（１３４、２３４）と直列の第２のトンネル接合（１３６、２３６）とを備え、
前記第１のトンネル接合（１３４、２３４）を第１の抵抗状態から第２の抵抗状態に変化させることができ、該第１のトンネル接合（１３４、２３４）が、該第２のトンネル接合（１３６、２３６）と異なるアンチヒューズ特性を有するメモリ・セル（１３０、２３０）。
（２）前記第２の抵抗状態は、短絡状態である上記（１）に記載のメモリ・セル（１３０、２３０）。
（３）前記アンチヒューズ特性は、破壊電圧であり、前記第１のトンネル接合（１３４、２３４）は、前記第２のトンネル接合（１３６、２３６）より低い破壊電圧を有する上記（１）に記載のメモリ・セル（１３０、２３０）。
（４）前記第１のトンネル接合（１３４、２３４）は、誘電体（１４４、２４４、３４４、４４４、５４４）を含み、前記第２のトンネル接合（１３６、２３６）は、誘電体（１４８、２４０）を含む上記（３）に記載のメモリ・セル（１３０、２３０）。
（５）前記第１のトンネル接合（１３４、２３４）のトンネリング領域は、前記第２のトンネル接合（１３６、２３６）のトンネリング領域よりも小さい上記（４）に記載のメモリ・セル（１３０、２３０）。
【００９４】
（６）前記第１のトンネル接合（２３４）の前記誘電体（２４４、３４４、４４４、５４４）は、不均一な厚さを有する上記（４）に記載のメモリ・セル（２３０）。
（７）前記第１のトンネル接合（２３４）の前記誘電体（２４４、３４４、４４４、５４４）は、特徴形状（２４８）を含み、該特徴形状（２４８）は、該第１のトンネル接合（２３４）のトンネリング領域を画定する上記（６）に記載のメモリ・セル（２３０）。
（８）前記アンチヒューズ特性は、抵抗であり、前記第１のトンネル接合（１３４）は、書き込みプロセス前に前記第２のトンネル接合（１３６）よりも高い抵抗を有する上記（１）に記載のメモリ・セル（１３０）。
（９）前記第１のトンネル接合（１３４）は、誘電体（１４４）を含み、前記第２のトンネル接合（１３６）は、誘電体（１４８）を含む上記（８）に記載のメモリ・セル（１３０）。
（１０）前記第１のトンネル接合（１３４）のトンネリング領域は、前記第２のトンネル接合（１３６）のトンネリング領域よりも小さい上記（９）に記載のメモリ・セル（１３０）。
【図面の簡単な説明】
【図１】デュアル・トンネル接合メモリ・セルを有するメモリ・アレイの概略的な斜視図である。
【図２】  図１に示したメモリ・アレイとそれに関連した読み書き回路を含むメモリ・デバイスの概略図。
【図３Ａ】図１に示したメモリ・アレイの一部の断面図。
【図３Ｂ】図３Ａに示したメモリ・アレイの一部の上面図。
【図３Ｃ】図３Ａに示したようなメモリ・セルの一実施形態の側面図。
【図４Ａ】メモリ・セルの代替の実施形態の斜視図。
【図４Ｂ】図４Ａに示したメモリ・セルの線４Ｂ−４Ｂに沿った断面図。
【図５Ａ】誘電体の一実施形態の平面図。
【図５Ｂ】図５Ａの線５Ｂ−５Ｂに沿った断面図。
【図６Ａ】誘電体のもう他の代替の実施形態の平面図。
【図６Ｂ】図６Ａの線６Ｂ−６Ｂに沿った断面図。
【図７】誘電体の他の代替の実施形態の平面図。
【図８】図７の線８−８に沿った断面図。
【図９】図１に示したメモリ・アレイを作成する方法を示す図。
【図１０】図１に示したメモリ・アレイを作成する方法を示す図。
【図１１】図１に示したメモリ・アレイを作成する方法を示す図。
【図１２】図１に示したメモリ・アレイを作成する方法を示す図。
【図１３】図１に示したメモリ・アレイを作成する方法を示す図。
【図１４】図１に示したメモリ・アレイを作成する方法を示す図。
【図１５】図１に示したメモリ・アレイを作成する方法を示す図。
【図１６】図１に示したメモリ・アレイを作成する方法を示す図。
【図１７】図１に示したメモリ・アレイを作成する方法を示す図。
【図１８】図１に示したメモリ・アレイを作成する方法を示す図。
【図１９】図１に示したメモリ・アレイを作成する方法を示す図。
【図２０】図１に示したメモリ・アレイを作成する方法を示す図。
【図２１】図１に示したメモリ・アレイを作成する代替の方法を示す図。
【図２２】図１に示したメモリ・アレイを作成する代替の方法を示す図。
【符号の説明】
１３０、２３０  メモリ・セル
１３４、２３４  第１のトンネル接合
１３６、２３６  第２のトンネル接合
１４４、２４４、３４４、４４４、５４４  誘電体
２４８  特徴形状
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
0004140886.tif 000007
【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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