(57)【特許請求の範囲】
【請求項１】
リフレッシュ動作を必要とするメモリ回路において、
メモリセルを有するメモリコアと
２回以上のＭ回の外部動作サイクルに対して、Ｍより多く２Ｍより小さいＮ回の内部動作サイクルを有するメモリ制御回路と、
前記外部動作サイクルを画定する外部クロックに従って、前記内部動作サイクルを画定する内部クロックであって、Ｍ個の外部クロックのサイクルを前記Ｎで分割したＮ個の内部クロックを繰り返し生成する内部クロック発生回路と、
リフレッシュコマンドを発生するリフレッシュコマンド発生回路とを有し、
前記Ｎ回の内部動作サイクルは、前記外部動作サイクルに対応する外部コマンドを実行する第１の内部動作サイクルと、前記リフレッシュコマンドを実行する第２の内部動作サイクルとを有し、前記Ｎ回の内部動作サイクル中のあらかじめ決められた内部動作サイクルに、前記第１の内部動作サイクルと第２の内部動作サイクルとが割り当てられることを特徴とするメモリ回路。
【請求項２】
請求項１において、
前記外部コマンドは、前記外部クロックに同期して入力され、前記内部動作サイクルは、前記内部クロックに同期していることを特徴とするメモリ回路。
【請求項３】
請求項１，２のいずれかにおいて、
前記メモリ制御回路は、前記リフレッシュコマンドに対応する単一のリフレッシュ動作の制御を、複数の第２の内部動作サイクルに分割して行うことを特徴とするメモリ回路。
【請求項４】
クロックに同期して動作する集積回路装置において、
２回以上のＭ回の外部動作サイクルに対して、Ｍより多く２Ｍより小さいＮ回の内部動作サイクルを有する内部回路を有し、
前記外部動作サイクルを画定する外部クロックに従って、前記内部動作サイクルを画定する内部クロックであって、前記Ｍ個の外部クロックのサイクルを前記Ｎで分割したＮ個の内部クロックを繰り返し生成する内部クロック発生回路と、
前記Ｎ回の内部動作サイクルは、前記外部動作サイクルに対応する外部コマンドを実行する第１の内部動作サイクルと、内部コマンドを実行する第２の内部動作サイクルとを有し、
前記Ｎ回の内部動作サイクル中のあらかじめ決められた内部動作サイクルに、前記第１の内部動作サイクルと第２の内部動作サイクルとが割り当てられることを特徴とする集積回路装置。
【請求項５】
リフレッシュ動作を必要とするメモリ回路において、
メモリセルを有するメモリコアと
２回以上のＭ回の外部動作サイクルに対して、Ｍより多く２Ｍより小さいＮ回の内部動作サイクルを有するメモリ制御回路と、
前記外部動作サイクルを画定する外部クロックに従って、前記内部動作サイクルを画定する内部クロックであって、前記外部クロックによるＭ個の外部動作サイクルを前記Ｎで分割したＮ個の内部クロックを繰り返し生成する内部クロック発生回路と、
リフレッシュコマンドを発生するリフレッシュコマンド発生回路とを有し、
前記Ｎ回の内部動作サイクルは、前記外部動作サイクルに対応する外部コマンドを実行する第１の内部動作サイクルと、前記リフレッシュコマンドを実行する第２の内部動作サイクルとを有し、
前記外部クロックの周波数が前記外部動作サイクルの周波数よりも高く、前記外部コマンドは前記外部クロックに同期して入力され、
前記リフレッシュコマンド発生回路は、２つの連続する前記外部クロックに同期して入力される前記外部コマンドに応じたタイミングで前記リフレッシュコマンドの発生を許可することを特徴とするメモリ回路。
【請求項６】
請求項５において、
前記Ｎ回の内部動作サイクル中のあらかじめ決められた内部動作サイクルに、前記第１の内部動作サイクルと第２の内部動作サイクルとが割り当てられることを特徴とするメモリ回路。
【請求項７】
リフレッシュ動作を必要とするメモリ回路において、
メモリセルを有するメモリコアと
外部クロックに同期して供給されたコマンドを受信し内部に第１の内部コマンドを生成する第１の回路と、
前記外部クロックサイクルより大きい所定のリフレッシュ周期で、内部にリフレッシュコマンドを生成する第２の回路と、
前記外部クロックに同期した第１の内部動作サイクルと、当該第１の内部動作サイクルより短い第２の内部動作サイクルとを有し、前記第１の内部コマンドに対応する制御を前記第１の内部動作サイクルで実行し、前記リフレッシュコマンドが発行された時、当該リフレッシュコマンドに対応する制御と、前記第１の内部コマンドに対応する制御とを、前記第２の内部動作サイクルで順次実行するメモリ制御回路とを有することを特徴とするメモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック・ランダム・アクセス・メモリなどの定期的にリフレッシュ動作が必要なメモリ回路に関し、外部からのリフレッシュコマンドを必要とせず自動的にリフレッシュ動作を実行し、更に外部からの動作コマンドに対応して内部動作を高速に行うことができるメモリ回路に関する。更に、本発明は、外部コマンドに加えて自動的に内部でコマンドを発生して実行することができる集積回路装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、大容量メモリとして広く利用されている。ＤＲＡＭは、揮発性メモリであるので、リフレッシュ動作が必要である。
【０００３】
図１は、従来のメモリ回路の構成図である。従来のメモリ回路は、外部クロックＣＬＫを入力しそれに同期した内部クロックCLK1を生成するクロックバッファ１０と、内部クロックCLK1に同期してコマンドを入力するコマンドデコーダ１１、アドレスを入力するアドレスバッファ１２、データの入出力を行うデータ入出力バッファ１３を有する。更に、制御回路１４は、コマンドデコーダ１１が入力したコマンドCMDに応答して、メモリコア１５の動作を制御する。メモリコアの動作制御も、内部クロックCLK1に同期して行われる。
【０００４】
上記のようにクロック同期型のＤＲＡＭ（ＳＤＲＡＭ）は、リフレッシュ動作として、オートリフレッシュとセルフリフレッシュとを有する。オートリフレッシュは、通常の読み出し・書き込み動作の間に定期的に実施されるリフレッシュ動作であり、外部から供給されるオートリフレッシュコマンドにより実行される。即ち、外部からオートリフレッシュコマンドが入力されると、コマンドデコーダ１１がオートリフレッシュコマンドAR1を生成し、それに応答してリフレッシュ制御回路１６が内部リフレッシュコマンドREFを生成する。この内部リフレッシュコマンドREFにより、制御回路１４がリフレッシュ動作を制御する。セレクタ１８は、リフレッシュアドレスカウンタ１７からのアドレスを選択し、アドレスラッチ回路１９に出力する。
【０００５】
一方、セルフリフレッシュは、パワーダウンモード状態の間に、内部のオシレータOSCが自動的に生成するリフレッシュタイミングに応答して、メモリデバイス側が自分で実施するリフレッシュ動作である。パワーダウンモード状態では、外部からコマンド（読み出しと書き込み）が供給されないので、任意のタイミングで生成されるリフレッシュタイミングに応答して、リフレッシュ制御回路１６が内部リフレッシュコマンドREFを生成する。これにより、制御回路１４がリフレッシュ動作を制御する。
【０００６】
以上の様に、通常動作状態の間は、外部からコマンドが供給されるので、リフレッシュコマンドも外部から供給してもらい、それに応答してリフレッシュ動作を実行する。また、パワーダウン状態の間は、外部からコマンドを供給されないので、内部で自動的にリフレッシュタイミングを生成し、リフレッシュ動作を実行する。
【０００７】
【発明が解決しようとする課題】
上記の通り、従来のメモリ回路では、メモリ回路を制御するメモリコントローラは、通常動作状態の間ではリフレッシュタイミングの制御を行う必要がある。即ち、メモリコントローラは、タイマーを搭載し、リフレッシュタイミングになるたびにオートリフレッシュコマンドをメモリ回路に発行する必要がある。従って、メモリコントローラは、メモリ回路の制御が複雑になるという課題を有する。
【０００８】
従来のメモリ回路では、クロックに同期して供給される読み出し、書き込みコマンドに応答して、制御回路１４が対応する制御を実行する。その場合、制御回路１４が前の内部動作を実行中であると、新たに供給されたコマンドに応答して以前の内部動作にかかわらず次の内部動作を実行することになる。或いは、以前の内部動作を実行中に、外部から新たなコマンドが供給されると、そのコマンドを拒否するメモリ回路も提案されている。
【０００９】
上記後者の場合、即ち、メモリコントローラからのコマンドを拒否することは、好ましくないので、一般のメモリ回路は、前者のように、供給されたコマンドに応答して内部動作をそのまま実行する。従って、通常動作状態において、メモリ回路内で自発的にリフレッシュコマンドを発行してリフレッシュ動作を実行すると、その動作中に供給されるコマンドによって、そのリフレッシュ動作がディスターブされてしまう。また、後者のように供給されるコマンドを拒否すると、メモリコントローラの制御はますます複雑化する。
【００１０】
そこで、本発明の目的は、メモリコントローラからのリフレッシュコマンドを受信することなく、自動的にリフレッシュ動作を実行することができるメモリ回路を提供することにある。
【００１１】
本発明の別の目的は、通常動作時において、外部からのリフレッシュコマンドを必要とせずに、自動的にリフレッシュ動作を実行することができ、更に、外部からの通常コマンドに応答して高速に内部動作を実行することができるメモリ回路を提供することにある。
【００１２】
更に、本発明の別の目的は、外部コマンドの供給を受ける以外に内部コマンドを自動的に発行して、外部コマンドに対応する動作をディスターブすることなく内部コマンドを実行することができる集積回路装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面は、集積回路装置において、クロックに同期してコマンドを受信し内部に第１の内部コマンドを生成する第１の回路と、所定のサイクルで内部に第２の内部コマンドを生成する第２の回路とを有することを特徴とする。そして、内部回路が、第１の内部コマンドに従って対応する内部動作をクロック同期動作で実行し、第２の内部コマンドが発行されると、第２の内部コマンドに対応する内部動作と、第１の内部コマンドに対応する内部動作とをクロック非同期動作で順次実行する。
【００１４】
より好ましい実施例では、前記集積回路装置は、リフレッシュ動作が必要なメモリ回路であり、前記第１の内部コマンドは、読み出し又は書き込みコマンドであり、前記第２の内部コマンドは、リフレッシュコマンドであり、内部回路はメモリ制御回路である。即ち、この実施例によれば、通常状態では、メモリ制御回路が、クロック同期で受信したコマンドに従って、第１の内部コマンドに対応する制御動作をクロック同期動作で実行する。そして、内部で第２の内部コマンドとしてリフレッシュコマンドが発生すると、メモリ制御回路は、クロック非同期動作で、そのリフレッシュコマンドと第１の内部コマンドに対応する制御動作を順次実行する。やがて、内部動作サイクルが外部動作サイクルに追いつくと、メモリ制御回路は、再度クロック同期動作で第１の内部コマンドに対応する制御動作を実行する。
【００１５】
別の好ましい実施例では、集積回路装置が、外部クロックに同期した第１の内部クロックと、前記外部クロックより高速の第２の内部クロックとを発生する内部クロック発生回路を更に有し、前記内部回路は、通常時は、第１の内部コマンドに対応する内部動作を第１の内部クロックに同期して実行し、第２の内部コマンドが発生されると、当該第２の内部コマンドに対応する内部動作と、第１の内部コマンドに対応する内部動作とを第２の内部クロックに同期して実行する。
【００１６】
本発明の第１の側面は、非同期のメモリ回路にも適用できる。この場合、外部コマンドの供給が許される最短外部コマンドサイクルがスペックで定められ、メモリ制御回路がその最短外部コマンドサイクルより短い内部動作サイクルを有する。そして、メモリ制御回路は、通常動作時は、外部コマンドに応答して内部動作を実行し、内部リフレッシュコマンドが発生した時は、内部動作サイクルで連続して内部動作を実行する。
【００１７】
本発明の第２の側面は、クロック同期型の集積回路装置において、Ｍ（Ｍ≧２）回の外部動作サイクルに対して、Ｍより多いＮ（Ｍ＜Ｎ＜２Ｍ）回の内部動作サイクルを有することを特徴とする。そして、Ｍ回の外部動作サイクルに対して、最大でＭ回の外部コマンドに対応するＭ回の内部動作サイクルと、外部コマンドに対応しない内部コマンドに対応する少なくとも１回の内部動作サイクルとが割り当てられる。即ち、内部動作サイクルを外部動作サイクルよりも僅かに短くすることで、Ｍ回の外部動作サイクルからなる拡大動作サイクル内で発生するかもしれない内部コマンドの実行を可能にする。
【００１８】
上記第２の側面におけるより好ましい実施例では、リフレッシュ動作が必要なメモリ回路に適用される。その場合、Ｍ回の動作サイクルからなる拡大動作サイクルの間に、内部でリフレッシュコマンドが発生すると、（Ｎ−Ｍ）回の内部動作サイクルを利用して、そのリフレッシュ動作を実行する。この（Ｎ−Ｍ）回は、拡大動作サイクル内の内部動作サイクル回数Ｎと外部動作サイクル回数Ｍの差である。しかも、外部コマンドの入力からリードデータ出力までのレイテンシを複数クロックにすることで、外部のメモリコントローラに対しては、連続する外部コマンドに対応して連続してリードデータを出力することが可能になる。
【００１９】
上記好ましい実施例のメモリ回路では、Ｍ個の外部クロックからなる拡大動作サイクルの間に、Ｎ個の内部クロックを発生する内部クロック発生回路が設けられる。そして、外部コマンドは、外部クロックに同期して（又は所定の位相差を持って）入力され、内部コマンドは内部クロックに同期して生成される。また、リードデータは、遅延内部クロックに同期してメモリコアから出力され、データ出力端子からは外部クロックに同期して出力される。同様に、ライトデータは、外部クロックに同期してデータ入力端子から入力され、内部クロックに同期してメモリコアに入力される。従って、外部クロックと内部クロックとの位相差が、コマンドやデータの入出力回路部で吸収される。
【００２０】
上記第２の側面における別の好ましい実施例では、同様に、リフレッシュ動作が必要なメモリ回路に適用される。その場合、Ｍ回の動作サイクルからなる拡大動作サイクルの間に、内部でリフレッシュコマンドが発生すると、（Ｎ−Ｍ）回の内部動作サイクルを利用して、そのリフレッシュ動作を実行する。更に、リフレッシュ動作は、複数回の内部動作サイクルに分轄されて実行されることもできる。そうすることにより、外部コマンドの入力からリードデータの出力までのレイテンシ（アクセスタイム）を短くすることができ、高速動作を保証することができる。
【００２１】
上記の別の好ましい実施例では、リフレッシュ動作を、ワード線駆動動作と、メモリセルへの再書き込み動作とに分ける場合は、リフレッシュ動作時のリフレッシュアドレス（ローアドレス）とその後のリードまたはライト動作のアドレス（ローアドレス）とが一致する場合は、前半のリフレッシュ動作時に読み出して保持しておいたデータが、その後のリードまたはライト動作用の読み出しデータとして利用される。これにより、前半のリフレッシュ動作時にメモリセルのデータが破壊されていても、何らその後の動作に支障を与えない。
【００２２】
本発明の第３の側面は、上記第２の側面において、外部コマンドの入力を制御する外部クロックが、外部動作サイクルよりも短いサイクルの場合に、外部クロックに同期して入力される外部コマンドに応じて、第２の内部動作サイクルが生成されることを特徴とする。従って、第３の側面が、メモリ回路に適用される場合は、リフレッシュコマンド発生回路は、外部コマンドの入力状況に応じて、リフレッシュコマンドを発生する。
【００２３】
第３の側面によれば、高速クロックのシステム内に搭載される集積回路装置やメモリ回路であっても、自主的に第２の内部動作サイクルを生成して実行することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。また、以下の実施の形態例は、メモリ回路を例にして説明するが、本発明はメモリ回路に限定されず一般的な集積回路装置にも適用できる。
【００２５】
［第１の実施の形態例］
図２は、第１の実施の形態例におけるメモリ回路の全体構成図である。図１と同じ要素には同じ引用番号を与えている。外部から供給される外部クロックCLKがクロックバッファ１０に入力され、それに同期し位相が僅かにずれた内部クロックCLK1が生成される。この内部クロックCLK1は、図示しないが、コマンドデコーダ・レジスタ１１，アドレスバッファ・レジスタ１２，データ入出力バッファ・レジスタ１３，メモリ制御回路１４，リフレッシュコマンド発生回路２０などの各回路に供給され、クロックに同期した動作に寄与する。クロックイネーブル信号CKEは、通常状態とパワーダウン状態とを示す信号である。
【００２６】
第１の実施の形態例におけるメモリ回路は、コマンドデコーダ・レジスタ１１が、クロックCLK1に同期してコマンドCMDを受信し、リードコマンドＲＤまたはライトコマンドＷＲを生成し、メモリ制御回路１４に供給する。また、リフレッシュコマンド発生回路２０は、内蔵するリフレッシュタイマ２１が一定のリフレッシュサイクルで発生するリフレッシュタイマ信号REFTMに応答して、リフレッシュコマンドREFを生成する。リフレッシュコマンド発生回路２０は、従来例と異なり、通常状態でもパワーダウンモードでも、リフレッシュタイマ信号REFTMに応答して、リフレッシュコマンドREFを生成する。
【００２７】
メモリ制御回路１４は、通常は、内部コマンドRD,WRに従って、リード制御動作またはライト制御動作をクロック同期動作で実行する。また、リフレッシュコマンドREFが生成されると、メモリ制御回路１４は、クロック非同期動作で、リフレッシュ制御動作または後続する内部コマンド制御動作を実行する。制御回路１４は、例えば、ワード線駆動信号、センスアンプ活性化信号、コラム選択信号、プリチャージ信号などをメモリコア１５に供給することにより、コマンドに対応する制御動作を実行する。
【００２８】
その為に、メモリ制御回路１４は、１つの動作サイクルが終了すると次のコマンドを受け付けるコマンド受付信号CMDENを生成する。また、コマンド受付信号CMDEN発生後に内部コマンドRD,WR,REFを受け付けると、コマンドデコーダ・レジスタ１１にリセット信号RST1を、リフレッシュコマンド発生回路２０にリセット信号RST2を供給し、それぞれの内部コマンドをリセットする。
【００２９】
図３は、クロック同期動作とクロック非同期動作を示す図である。図３（Ａ）はクロック同期動作を説明する図である。コマンドRD,WRは、クロックCLK1に同期して入力、生成され、コマンドレジスタ１１により保持される。また、メモリ制御回路１４は、コマンドレジスタ１１が保持する内部コマンドRD,WRを、コマンド受付信号CMDENがＨレベルの間に取り込む。そして、内部コマンドに対応する制御動作を実行する。
【００３０】
メモリコア１５は、メモリセルアレイを有するが、このメモリセルアレイでの最小動作サイクルは、ワード線立ち上げｔａ、ビット線増幅ｔｂ、ワード線立ち下げｔｃ、ビット線プリチャージｔｄからなる。これらが、メモリセルアレイ動作期間ｔmcaを構成する。
【００３１】
通常の同期型ＤＲＡＭでは、製造プロセスによるバラツキなどを考慮して、クロックCLK1に同期してメモリセルアレイ動作期間ｔmcaが繰り返されても、そのメモリセルアレイ動作期間ｔmcaの間に、コマンド待ち時間ｔ１を有する。従って、図３（Ａ）に示される通り、メモリセルアレイ動作期間ｔmcaが終了してコマンド受付信号CMDENが生成されても、コマンド待ち時間ｔ１後でなければ、新しいコマンドが入力されない。そして、新しいコマンドが入力されてから、メモリ制御回路１４にその内部コマンドが取り込まれ、対応する制御動作が開始する。その結果、メモリセルアレイ動作期間ｔmcaは、クロックCLK1に同期して繰り返される。
【００３２】
次に、図３（Ｂ）は、クロック非同期動作を示す。コマンドRD,WRは、クロックCLK1に同期して保持されるか、図示しないリフレッシュコマンドREFが非同期で生成される。そして、メモリセルアレイ動作期間ｔmcaが終了した時点で、すでに内部コマンドRD,WR,REFが発生しているので、メモリ制御回路１４は、コマンド受付信号CMDENに応答して、その内部コマンドを受け付け、対応するメモリセルアレイ動作期間が開始される。従って、この場合は、メモリセルアレイ動作期間ｔmcaの間には、コマンド待ち時間ｔ１が存在せず、最小動作サイクルでメモリセルアレイ動作が繰り返される。
【００３３】
クロック非同期動作を行う場合は、コマンド待ち時間ｔ１が存在しないので、クロックCLK1の位相から遅れてメモリセルアレイ動作が開始されても、複数のコマンドを最小動作サイクルで実行することで、メモリセルアレイ動作はやがてクロックCLK1の位相に追いつくことができる。
【００３４】
以上の様に、クロック同期動作は通常動作であり、クロック非同期動作は高速動作に対応する。この通常動作と高速動作の切り替えは、コマンドレジスタ１１が保持する内部コマンドと動作期間が終了した時に発生するコマンド受付信号CMDENとの論理積をとることにより、簡単に行うことができる。即ち、コマンド受付信号CMDENが先に発生すれば、後からクロックに同期して生成される内部コマンドに従ってメモリセルアレイ動作期間が開始される。従って、この場合は、図３（Ａ）のクロック同期動作（通常動作）である。逆に、内部コマンドが先に存在すれば、後から生成されるコマンド受付信号CMDENに応答して、待ち時間ｔ１なしでメモリセルアレイ動作期間が開始される。この場合は、図３（Ｂ）のクロック非同期動作（高速動作）である。
【００３５】
そして、メモリセルアレイがコマンドに応じた動作を開始したら、コマンド受付信号CMDENをリセットすると共に、コマンドレジスタ１１の内部コマンドをリセットする。また、リフレッシュコマンド発生回路２０のリフレッシュコマンドをリセットする。
【００３６】
図４は、メモリ制御回路１４の構成例を示す図である。メモリ制御回路１４は、内部コマンドに対応して、メモリコア１５に各種制御信号φを供給する制御信号発生回路２４と、内部コマンド入力バッファ２５，２６，２７とを有する。制御信号には、ワード線を駆動するワード線駆動信号φWLと、ビット線対とセンスアンプとの間のビット線トランスファーゲートを駆動するビット線トランスファーゲート信号φBTRと、センスアンプを活性化する活性化信号φLEと、コラムゲート駆動信号φCLと、プリチャージ信号φPREなどが含まれる。
【００３７】
更に、メモリ制御回路１４は、入力パルスの立ち下がり時にパルスを発生するパルス生成回路２８，３０，３２，３３と、コマンド受付信号CMDENを生成するフリップフロップFFを有する。内部コマンドRD,WR,REFは、例えばＬレベルで非活性状態、Ｈレベルで活性状態とする。
【００３８】
図５は、リフレッシュコマンドが発生した時のクロック同期動作からクロック非同期動作に移行する場合を示すタイミングチャート図である。クロックCLK1の立ち上がりエッジＣ１まで、メモリセルアレイはクロックに同期した通常動作を繰り返しているとする。従って、クロックの立ち上がりエッジＣ１の前に、コマンド受付信号CMDENが発生している。また、クロックの立ち上がりエッジＣ１より前に、リフレッシュタイマ信号REFTMが発生しているとする。
【００３９】
動作サイクル１より前にリフレッシュタイマ信号REFTMが発生すると、リフレッシュコマンド発生回路２０は、その後のクロック立ち上がりエッジＣ１から所定時間遅延後に、リフレッシュコマンドREFを発生する。これにより、外部からのコマンドに対応する内部コマンドRD(A0)を優先して受け付けて、内部の動作サイクルを実行することができる。
【００４０】
立ち上がりエッジＣ１で発生した内部コマンドRD(A0)（読み出しコマンド）は、コマンド受付信号CMDENが受け付け状態であるので、クロックCLK1に同期してメモリ制御回路１４のコマンド入力バッファ２５に入力される。従って、制御信号発生回路２４により各種制御信号が発生され、サイクル１は、リーディングエッジＣ１から開始する。サイクル１では、読み出し動作のためにワード線駆動信号φWL、センスアンプ活性化信号φLE、コラム選択信号φCLなどが生成し、最後にプリチャージ信号φPREが生成される。そして、プリチャージ期間が終了すると、フリップフロップFFはコマンド受付信号CMDENを発生する。尚、内部コマンドRD(A0)の動作が開始されると、リセット信号RST1によりコマンドはリセットされる。
【００４１】
この時点で、リフレッシュコマンドREFが生成されているので、コマンド受付信号CMDENに応答して、コマンド入力バッファ２７がこのコマンドREFを入力し、制御信号発生回路２４が、リフレッシュ動作に対応して各種制御信号φを発生する。実際には、リフレッシュ動作は読み出し動作と同じである。そして、コマンドREFを入力すると、リセット信号RESETが生成され、コマンド受付信号CMDENがＬレベルになる。同時に、リセット信号RST2が生成され、リフレッシュコマンドREFがリセットされる。従って、リフレッシュコマンドに対応するサイクル２の動作は、待ち時間ｔ１を介在することなく、クロック立ち上がりエッジＣ２より前に開始される。つまり、クロック非同期動作である。
【００４２】
リフレッシュ動作が終了すると、再度コマンド受付信号CMDENが生成される。この時、既にクロックエッジＣ２に同期して内部コマンドRD(A1)がコマンドレジスタ１１に保持されている。従って、この内部コマンドRD(A1)がコマンド受付信号CMDENに応答して、コマンド入力バッファ２５に入力され、次のサイクル３の動作が開始する。この動作もクロック非同期動作である。
【００４３】
以下、同様にして、クロックエッジに同期して生成された内部コマンドが、順次クロック非同期動作で実行される。クロック非同期動作では、待ち時間なしの高速動作であるので、やがて内部動作サイクルがクロックCLK1のサイクルに追いつき、コマンド受付信号CMDENがクロックCLK1の立ち上がりエッジの位相より早まることになる。その結果、内部動作サイクルは、待ち時間ｔ１を間に挟んでクロックCLK1に同期したクロック同期動作になる。
【００４４】
図６は、第１の実施の形態例におけるクロック同期動作とクロック非同期動作（高速動作）とを示すタイミングチャート図である。図６は、図５の動作をより多くの動作サイクルで示している。外部からのコマンドCMDは、クロックCLK1に同期して供給され、コマンドレジスタ１１により内部コマンドが保持される。図６の例は、リードコマンドRDが連続して供給されている。
【００４５】
最初は、クロックCLK1に同期して内部動作サイクルRD0-2が実行される。内部動作サイクルRD1の時にリフレッシュタイマがリフレッシュタイマ信号REFTMを生成すると、一定の遅延後に内部リフレッシュコマンドREFが出力される。そして、内部動作サイクルRD2が終了すると、即リフレッシュコマンドREFに従う内部動作サイクルが開始する。その後は、クロック非同期動作に移行し、内部動作サイクルRD3-7までが高速動作になる。やがて、内部動作サイクルがクロックCLK1のサイクルに追いつくと、再度内部動作サイクルRD8以降がクロック同期動作になる。
【００４６】
即ち、連続されて入力されるリードコマンドに対して、全てを入力して保持し、必要に応じてリフレッシュ動作サイクルを割り込ませ、クロック非同期の高速動作で保持されたリードコマンドを実行する。従って、データ出力端子DQには、読み出しデータが連続して出力され、メモリコントローラは、内部のリフレッシュ動作は見えず、通常の連続読み出しが行われているように見える。
【００４７】
図７は、より低速の外部クロックの場合におけるクロック同期動作とクロック非同期動作（高速動作）とを示すタイミングチャート図である。この場合は、内部の高速動作（クロック非同期動作）サイクルが、クロックCLK1に比較してかなり短い。従って、リフレッシュコマンドREF発生後のリフレッシュ動作サイクルREFからクロック非同期動作になるが、その高速動作は次のリード動作サイクルRD3までで、その後はクロック同期動作になる。つまり、リフレッシュ動作実行後に内部動作サイクルがクロックCLK1のサイクルに追いつくまでの期間が短くなる。
【００４８】
図８は、更に低速の外部クロックの場合におけるクロック同期動作とクロック非同期動作（高速動作）とを示すタイミングチャート図である。この場合は、３番目のリード動作サイクルRDの後でリフレッシュ動作がクロック非同期で行われるが、そのリフレッシュ動作が次のクロックCLK1の立ち上がりエッジより前に終了し、次のリード動作サイクルからクロック同期動作に戻る。
【００４９】
図６，７，８のいずれの場合も、外部コマンドの入力から２クロック後にデータ出力端子DQに読み出しデータが出力されるように内部回路を制御することで、通常動作中連続するコマンドを処理中にリフレッシュ動作を割り込ませても、問題なく読み出しデータを連続して出力することができる。
【００５０】
図９は、外部クロックCLK1のサイクルに比較して内部動作サイクルが２倍長い場合のクロック同期動作とクロック非同期動作（高速動作）とを示すタイミングチャート図である。メモリデバイスが搭載されるシステム内のクロックCLK1が高速で、それに対してデバイス内部の動作が低速の場合の例である。この場合は、スペック上、外部からのコマンドは、外部クロックCLK1に同期して連続して供給することは許されない。従って、最速で、外部からのコマンドは、奇数番目または偶数番目のクロックの立ち上がりエッジに同期して供給される。この場合でも、図９に示される通り、図６の場合と同様にして内部動作サイクルの間の待ち時間ｔ１を利用して、リフレッシュ動作サイクルを挿入することが可能になる。但し、図９の場合は、外部コマンドの入力から４クロック後に読み出しデータがデータ出力端子DQに出力される。
【００５１】
また、奇数番目のクロックに同期してコマンドが入力された後、偶数番目のクロックに同期してコマンドが供給される場合もある。しかし、その場合でも、連続するクロックに同期してコマンドは供給されない。従って、その場合は、コマンドの間に２クロックサイクルが存在することになり、内部のリフレッシュ動作サイクルの挿入に何ら支障は生じない。
【００５２】
上記第１の実施の形態例において、リフレッシュタイマ信号REFTMは、クロックCLKに対して、例えば２桁程低い周波数である。従って、数１００クロックCLKに対して、リフレッシュタイマ信号REFTMは１回発生する程度である。その結果、数１００サイクルの外部動作サイクルに対して、数１００サイクルに１サイクル加えた内部動作サイクルになる。全ての外部動作サイクルに対して、内部動作サイクルとリフレッシュ用の動作サイクルの２つの内部動作サイクルが割り当てられる必要はなく、通常動作では高速動作が保証されるのである。
【００５３】
［第２の実施の形態例］
第２の実施の形態例は、外部動作サイクルより短い内部動作サイクルでコマンドを実行するメモリ回路である。リフレッシュ動作を必要とするメモリ回路において、メモリ制御回路は、Ｍ（Ｍ≧２）回の外部動作サイクルに対して、Ｍより多いＮ（Ｍ＜Ｎ＜２Ｍ）回の内部動作サイクルを有する。外部コマンドは、外部動作サイクルに同期して入力される。また、リードデータの出力及びライトデータの入力も、外部動作サイクルに同期して行われる。それに対して、Ｎ回の内部動作サイクルは、外部動作サイクルに対応する外部コマンドを実行する第１の内部動作サイクルと、リフレッシュコマンドを実行する第２の内部動作サイクルとを有する。そして、内部でリフレッシュコマンドが発行された場合は、上記第２の内部動作サイクルを利用してリフレッシュ動作が行われる。
【００５４】
以上の様に、第２の実施の形態例におけるメモリ回路は、Ｍ回の外部動作サイクルからなる拡大動作サイクル内に、Ｍ回より多いＮ回の内部動作サイクルを生成し、（Ｎ−Ｍ）回の内部動作サイクルを利用して、内部で自動発生するリフレッシュコマンドに対応するリフレッシュ動作を実行する。但し、外部動作サイクルに同期してコマンドやライトデータが入力され、リードデータが出力されるので、メモリコントローラからは、メモリ回路が外部動作サイクルに同期して動作しているように見える。また、Ｍ回より１サイクルまたは数サイクル多いＮ回の内部動作サイクルにすれば、連続するリードコマンドに対して、所定のリードレイテンシの遅れで、外部動作サイクルに同期してリードデータを連続して出力することができる。
【００５５】
以下の実施の形態例では、Ｍ＝７、Ｎ＝８の場合が説明される。
【００５６】
図１０は、第２の実施の形態例におけるメモリ回路の構成図である。図２と同じ部分には同じ引用番号が与えられる。また、図１１は、その動作タイミングチャート図である。図１０のメモリ回路は、図２と比較すると、外部クロックECLKから、外部クロックに同期したクロックECLK1と、内部動作サイクルを制御する内部クロックICLK1〜ICLK3、REF-CLKとを生成するクロック発生回路が設けられる点で異なる。図１１に示される通り、内部クロックは、７回の外部動作サイクルに対して発生する８回の内部動作サイクルを画定する。従って、内部クロックの周期は、外部クロックの周期よりもわずかに短い。
【００５７】
上記のクロック発生回路３５が生成するクロックにおいて、外部クロックECLK1は、外部クロックECLKに同期しており、コマンド、アドレス、データの入出力タイミングを制御する。内部クロックICL1は、外部コマンドを実行する内部動作サイクルの開始を制御する。内部クロックICLK2は、上記クロックICLK1を遅延させたクロックであり、メモリコアから読み出したデータをデータバスBD2に出力するクロックである。出力ラッチクロックICLK3は、データバスDB2に出力されたデータをデータ入出力回路１３内の出力レジスタ１３４に取り込むクロックである。そして、リフレッシュクロックREF-CLKは、リフレッシュ内部動作サイクルを制御するクロックである。
【００５８】
従って、図１０のメモリ回路では、クロックECLK1に同期して、外部コマンドCMDがコマンドデコーダ11Aに、外部アドレスがアドレスバッファ12Aにそれぞれ入力される。また、データ入出力バッファ１３において、クロックECLK1に同期して、リードデータが出力バッファ１３３から出力され、ライトデータが入力バッファ１３１に入力される。
【００５９】
それに対して、コマンドレジスタ１１Ｂとアドレスレジスタ１２Ｂが、内部クロックICLK1に同期して、コマンドRD,WR及び外部アドレスEAddをメモリ制御回路１４やメモリコア１５に供給する。同様に、リードデータは、内部クロックICLK2に同期してメモリコアからセンスバッファに出力され、出力ラッチクロックICLK3に同期してデータバスのリードデータがレジスタ１３４にラッチされる。また、ライトデータは、内部クロックICLK1に同期してレジスタ１３２にラッチされる。従って、レジスタ11B,12B,134,132は、外部クロックと内部クロックとの位相のずれを吸収して、対応する信号を内部動作サイクルにあわせてラッチし伝達する。
【００６０】
図１１のタイミングチャート図は、外部コマンドとしてリードコマンドRead-0〜Read12が、外部クロックECLKに同期して供給される場合を示す。７つの外部クロックECLKからなるサイクルを拡大動作サイクルと称する。この拡大動作サイクルに対して、７個の内部クロックICLK1と１個のリフレッシュクロックREF-CLKが発生する。
【００６１】
まず、外部クロックECLK1に同期して、外部コマンドはコマンドデコーダ11Aに入力され、外部アドレスもアドレスバッファ12Aに入力される。最初のリードコマンドRead-0は、内部クロックICLK1に同期してレジスタ１１Ｂにラッチされ、メモリ制御回路１４に供給される。そして、内部クロックICLK1に同期して、リード動作サイクルが実行される。メモリコア１５から読み出されたリードデータは、内部クロックICLK2に同期してセンスバッファＳＢによりデータバスDB2に出力され、出力ラッチクロックICLK3に同期して出力レジスタ１３４にラッチされる。そして、最後に、外部クロックECLK1に同期して、出力バッファ１３３から出力端子ＤＱにリードデータが出力される。図１１の例では、最初のリードコマンドRead-0の入力からリードデータＱ０が出力されるまでのレイテンシは、２外部クロックサイクルである。
【００６２】
図１１の例では、拡大動作サイクル内の２番目の内部動作サイクルが、リフレッシュ動作サイクルに割り当てられる。従って、２番目の内部クロックとしてリフレッシュクロックREF-CLKが発生する。リフレッシュタイマ２１によりリフレッシュサイクル毎に発生するリフレッシュタイマ信号REFTMに応答して、リフレッシュコマンド発生回路２０は、リフレッシュクロックREF-CLKに同期してリフレッシュコマンドREFを発生する。従って、リフレッシュタイマ信号が生成された時に、拡大動作サイクル内の２番目の内部動作サイクルで、リフレッシュ動作が実行される。リフレッシュ動作では、セレクタ１８がリフレッシュアドレスカウンタ１７のリフレッシュアドレスRAddを選択して、ローデコーダRDECに供給する。リフレッシュ動作が実行されると、リフレッシュアドレスカウンタ１７はカウントアップする。リフレッシュタイマ信号が生成されない場合は、２番目の内部動作サイクルでは、何らの動作も行われない。そして、３番目から８番目までの内部動作サイクルは、残りの６つのリードコマンドRead-1〜Read-6に対応するリード動作が実行される。
【００６３】
従って、リフレッシュ動作が割り込まれた後の内部動作サイクルは、外部動作サイクル（外部クロックECLKのサイクル）に比較して、かなり遅延しているが、内部動作サイクルが外部クロックサイクルよりも１／８ずつ短いので、内部動作サイクルは少しずつ外部クロックサイクルに近づき、やがて拡大動作サイクルの最後で追いつく。
【００６４】
図１２は、リードコマンドとライトコマンドとが混在する場合の動作タイミングチャート図である。この場合も、図１１の場合と同様に７つの外部クロックに対して、８つの内部動作サイクルが存在する。そして、ライトデータＤ２は、外部クロックに同期して入力され、内部動作サイクルに同期してライト動作が実行される。また、リードレイテンシが２であるので、リードコマンドRead-1から４クロック後に次のライトコマンドWrite-2が供給される。これにより、入出力端子ＤＢでリードデータＱ１とライトデータＤ２とがコンフリクトすることがさけられる。
【００６５】
図１３は、クロック発生回路の回路図である。また、図１４は、その動作タイミングチャート図である。クロック発生回路３５は、外部クロックECLKを入力バッファ３９に入力し、パルス幅調整回路４０により立ち上がりエッジから３ゲート分のパルス幅を有するクロックECLK1を生成する。従って、このクロックECLK1は、外部クロックECLKと同期し、位相が少し遅れたクロックである。
【００６６】
パルス幅調整回路４０の出力Ｎ１は、位相比較器４１の一方の入力に供給されると共に、可変遅延素子Ｄ１〜Ｄ８を経由して他方の入力にも供給される。そして、位相比較器４１により検出される位相差に対して、位相差がなくなるように、遅延制御回路４２が遅延制御電圧Ｖｃを出力する。この遅延制御電圧Ｖｃに従って、各可変遅延素子Ｄ１〜Ｄ８の遅延時間が調整される。
【００６７】
従って、各可変遅延素子の出力として、外部クロックECLKの１サイクルを８等分した位相のずれを有する８個の内部クロックN1〜Ｎ８が生成される。この内部クロックＮ１〜Ｎ８が、シフトレジスタ３７が出力する選択信号Ｓ１〜Ｓ８に従って、マルチプレクサ３８により選択され、内部クロックＮ１０として出力される。シフトレジスタ３７は、内部クロックN10のダウンエッジでシフトする。そして、順番に発生する選択信号S1〜S8は、S1,S8,S7….S2の順番で内部クロックN1〜N8を選択する。この結果、内部クロックＮ１０は、外部クロックECLKの７／８サイクルを有する短サイクルのクロックとなり、外部クロックECLKより１／８サイクルづつ位相が進んだクロックになる。
【００６８】
この内部クロックN10から、NORゲート４４によって、２番目のクロックが除去されて、７個の内部クロックICLK1が生成される。また、NANDゲート４３によって、２番目のクロックが選択されて、１個のリフレッシュクロックREF-CLKが生成される。また、内部クロックICLK1に対して、可変遅延素子Ｄ９〜Ｄ１２の遅延時間だけ位相が遅れた内部クロックICLK2が生成される。また、クロックN4からインバータ２段分位相が遅れた出力ラッチクロックICLK3が生成される。クロックN4を選択することにより、内部クロックICLK2のＣ１とＣ２及び出力ラッチクロックICLK3のＣ３，Ｃ４，Ｃ５とが、C3-C1-C4-C2-C5の順番で生成される。こうすることで、２番目の動作内部サイクルにリフレッシュ動作が挿入されても、連続するリードコマンドに対して、そのリードデータを同じ順番で連続して出力レジスタ１３４にラッチすることができる。
【００６９】
図１５は、リフレッシュコマンド発生回路とその動作タイミングチャートとを示す図である。リフレッシュコマンド発生回路２０は、遅延フリップフロップ４６，４７と、NANDゲート４８，遅延回路４９を有する。動作タイミングチャート図に示される通り、リフレッシュタイマ信号REFTMが発生した後の、リフレッシュクロックREF-CLKに同期して、信号N22がＨレベルになり、リフレッシュコマンドREFが生成される。そして、遅延回路４９の遅延後に、カウントアップ信号UPが生成され、リフレッシュアドレスカウンタ１７のアドレスをカウントアップする。それにより、フリップフロップ４６，４７はリセットされる。
【００７０】
このように、拡大動作サイクル内の８内部動作サイクルのうち、２番目の内部動作サイクルが、リフレッシュ動作用に確保される。そして、リフレッシュタイマ信号REFTMが発生した時は、その直後の２番目の内部動作サイクルで、リフレッシュコマンドREFが生成され、メモリコア１５でリフレッシュ動作が実行される。このリフレッシュ動作では、リフレッシュアドレスカウンタからのリフレッシュアドレスRAddに対応するワード線が駆動され、ビット線対に読み出されたデータがセンスアンプSAで増幅され、メモリセルに再書き込みされる。その後、ワード線が立ち下げられ、プリチャージ動作が行われる。
【００７１】
［第３の実施の形態例］
第２の実施の形態例では、２番目の内部動作サイクルをリフレッシュ動作サイクルに割り当てている。従って、１番目の内部動作サイクルに対応するリードコマンドのリードアクセス時間（リードレイテンシ）は、図１１に示される通り比較的長くなる。これは、２番目の内部動作サイクルの前後のサイクルでのリードデータの出力タイミングを、外部クロックに同期して連続させるためである。
【００７２】
これに対して、第３の実施の形態例では、８つの外部動作サイクルの中に、外部コマンドを実行する８つの第１の内部動作サイクルと、リフレッシュ動作を行う２つの第２の内部動作サイクルとを有する。リフレッシュ動作用の第２の内部動作サイクルは、第１の内部動作サイクルの半分程度の長さであり、１回のリフレッシュ動作が２回に分けて行われる。その結果、最悪のリードアクセス時間を、第２の実施の形態例より短くすることができる。
【００７３】
図１６は、第３の実施の形態例におけるメモリ回路の構成図である。図１０と異なるところは、２つのリフレッシュコマンドREF1,REF2が生成されることと、リフレッシュアドレスRAddと外部アドレスEAddとを比較して比較結果信号を生成する比較器５０が設けられていることである。更に、メモリコア１５内に、メモリセルのリードデータを一時的に保持するデータレジスタDRGと、セルアレイMCA内の図示しないビット線対とデータレジスタDRGとの間に設けられる転送ゲートTRGとが設けられていることも、図１０と異なる構成である。データレジスタDRGは、センスアンプSAと実質的に同じ回路であり、前半のリフレッシュ動作サイクルで、ビット線対の電圧を増幅して保持する。それ以外は、同じ引用番号を与えているので、説明を省略する。
【００７４】
図１７，１８は、第３の実施の形態例のリフレッシュ動作を説明する図である。図１７（Ａ）は、通常のリフレッシュ動作とリードまたはライト動作を示す。いずれの場合も、ローアドレスにより選択されたワード線ＷＬを駆動して、メモリセル内のデータをビット線対BL,/BLに読み出し、それをセンスアンプSAで増幅し、再書き込みの後に、プリチャージを行う。
【００７５】
図１７（Ｂ）は、本実施の形態例でのリフレッシュ動作を示す。本実施の形態例でのリフレッシュ動作は、２つのリフレッシュ動作サイクルREF1,REF2に分けて実行される。最初のリフレッシュステップ１では、ワード線を駆動して被リフレッシュメモリセルを選択し、そのデータをビット線対と転送ゲートTRGを介して、データレジスタDRGに転送する。データレジスタDRGは、実質的にセンスアンプと同じ回路であり、ビット線対を増幅することができ、そのデータを保持する。次にリフレッシュステップ２では、被リフレッシュメモリセルを再度選択して、データレジスタが保持するデータを転送ゲート経由でメモリセルに再書き込みする。いずれのリフレッシュステップでも、最後にプリチャージを行う。更に、２つのリフレッシュステップの間に、外部コマンドに対応する通常のリードまたはライト動作サイクルが挿入される。
【００７６】
図１８（Ｃ）は、本実施の形態例での別のリフレッシュ動作を示す。リフレッシュ動作を２つの動作サイクルに分割したことにより、最初のリフレッシュステップ１では、被リフレッシュメモリセルのデータが破壊される。数内部動作サイクル後のリフレッシュステップ２でデータレジスタから再書き込みが行われるが、その間の通常内部動作サイクルで、被リフレッシュメモリセルと同じローアドレスがアクセスされると、リードまたはライト動作を正常に行うことができない。
【００７７】
そこで、図１８に示される通り、被リフレッシュメモリセルのローアドレスAaと、その後の通常内部動作のローアドレスAaとが一致する場合は、その内部動作サイクルにおいて、転送ゲートTRGを開いて、データレジスタDRGが保持するデータをリードし、またはライトアンプWAからライトデータに応じたデータをデータレジスタDRGに書き込む。従って、この時の内部動作サイクルでは、必ずしもワード線を駆動する必要はない。
【００７８】
その後のリフレッシュステップ２では、ワード線が駆動され、再度転送ゲートTRGが開かれて、データレジスタDRGに保持されたデータが、ビット線対を経由してメモリセルに書き込まれる。これにより、リード動作の再書き込みと、ライト動作の再書き込みとが行われる。
【００７９】
そのために、図１６に示した通り、アドレス比較器５０が設けられ、比較結果信号に応じて、メモリ制御回路１４が転送ゲートTRGの開閉を制御する。このアドレス比較器５０は、最初のリフレッシュコマンドREF1と次のリフレッシュコマンドREF2との間の期間だけ、比較器５０にイネーブル信号ENを出力し、その期間内でリフレッシュアドレスRAddと外部アドレスEAddとを比較させる。
【００８０】
図１９は、第３の実施の形態例におけるタイミングチャート図である。８回の外部動作サイクルに対して、１０回の内部動作サイクルが発生する。そして、２番目と７番目に２つに分割されたリフレッシュ動作サイクルRef1-aとRef2-aとが実行される。従って、リフレッシュ動作サイクルは、外部コマンドを実行する４回の通常内部動作サイクル毎に実行される。しかも、リフレッシュ動作が２回に分割されているので、個々のリフレッシュ動作サイクルは、通常の内部動作サイクルの約半分の時間で終了する。その結果、リードコマンドRead-0に対するアクセス時間が図１１に比較して短くなる。これは、内部動作サイクルRead-0の後のリフレッシュ動作サイクルRef1-aの時間が短いので、内部動作サイクルRead-0の出力データＱ０と後続する内部動作サイクルRead-1の出力データＱ１とを連続させても、出力データＱ０をそれほど遅くする必要がないからである。
【００８１】
図１９に示される通り、８個の外部クロックECLKに対して、外部コマンドの実行を制御する８個の内部クロックICLK1と、２個のリフレッシュクロックREF-CLKとが生成される。これにより、１０の内部動作サイクルが生成される。
【００８２】
図２０は、第３の実施の形態例に適用するクロック発生回路３５を示す図である。図１３と同じ引用番号が与えられる。また、図２１は、その動作タイミングチャート図である。図１３のクロック発生回路と異なり、図２０のクロック発生回路は、シフトレジスタ３７が、５段構成になっている。そして、シフトレジスタ３７が生成する選択信号Ｓ１，Ｓ５，Ｓ４，Ｓ３，Ｓ２がマルチプレクサ３８に与えられ、内部クロックN10として、N1,N8,N4,N3,N2の順番に選択される。従って、４個の外部クロックECLKに対して、５個の内部クロックN10が生成される。
【００８３】
そして、NANDゲート４３により、クロックN8のタイミングの内部クロックN10が選択されて、リフレッシュクロックREF-CLKが生成される。また、NORゲート４４により、クロックN8のタイミングの内部クロックN10が除去されて、内部動作サイクルを開始する内部クロックICLK1が生成される。内部クロックICLK1は、遅延素子D9-D12により遅延され、別の内部クロックICLK2となる。図２０には、出力ラッチクロックICLK3の生成回路は、省略されている。
【００８４】
図２２は、第３の実施の形態例に適用するリフレッシュコマンド発生回路とその動作タイミングチャート図である。図１５に示した第２の実施の形態例に適用されるリフレッシュコマンド発生回路と比較すると、図２２のリフレッシュコマンド発生回路は、フリップフロップ６０，６１，６２及びNANDゲート６３が追加されている。従って、フリップフロップ４６，４７とNANDゲート４８とで、リフレッシュタイマ信号REFTMが生成してから、次のリフレッシュクロックREF-CLKに同期して、第１のリフレッシュコマンドREF1が生成される。そして、フリップフロップ６０，６１，６２及びNANDゲート６３により、リフレッシュタイマ信号REFTMが生成してから、２番目のリフレッシュクロックREF-CLKに同期して、第２のリフレッシュコマンドREF2が生成される。そして、フリップフロップ６４により、第１のリフレッシュコマンドREF1が生成されてから、第２のリフレッシュコマンドREF2が生成されるまでの期間、比較器イネーブル信号ENが生成される。また、第２のリフレッシュコマンドREF2が生成されてから後に、遅延回路４９を介してカウントアップ信号UPが生成される。
【００８５】
図１０に示した第２の実施の形態例と、図１６に示した第３の実施の形態例において、クロックイネーブル信号CKEが外部から供給されている。このクロックイネーブル信号CKEは、通常動作状態とパワーダウン状態とを指示する信号である。即ち、クロックイネーブル信号CKEがＨレベルの時が通常動作状態（活性状態）であり、Ｌレベルの時がパワーダウン状態である。パワーダウン状態では、クロック発生回路３５が各種クロックの発生を停止する。その結果、外部クロックCLK1が供給されるコマンド、アドレス、データの入出力回路は、外部信号の入力や出力を停止する。また、メモリ制御回路１４も外部コマンドに対応する動作を停止する。
【００８６】
図２３は、パワーダウン状態でのリフレッシュコマンド発生回路とその動作タイミングチャートを示す図である。図１５のリフレッシュコマンド発生回路と比較すると、NANDゲート６６，６７が追加され、クロックイネーブル信号CKEが供給されている。
【００８７】
タイミングチャート図に示される通り、クロックイネーブル信号CKEがＨレベルの通常動作状態の時は、図１５と同様に、リフレッシュタイマ信号REFTMが生成した後に、リフレッシュクロックREF-CLKに同期してリフレッシュコマンドREFが生成される。一方、クロックイネーブル信号CKEがＬレベルのパワーダウン状態では、リフレッシュタイマ信号REFTMが生成すると即リフレッシュコマンドREFが生成される。パワーダウン状態では、リフレッシュクロックREF-CLKが生成されないからである。
【００８８】
［第４の実施の形態例］
第２及び第３の実施の形態例では、外部動作サイクルと外部クロックサイクルとが同じである。しかし、高速クロックに同期したシステムに搭載される集積回路装置やメモリ回路は、内部動作サイクルよりも２倍以上短いサイクルの高速外部クロックに対して内部動作を行う必要がある。その場合は、外部動作サイクルは、集積回路装置やメモリ回路の内部動作サイクルと整合した長さになる。
【００８９】
第４の実施の形態例は、例えば外部動作サイクルが２０nsに対して外部クロックサイクルが１０nsのような場合に適用されるメモリ回路である。即ち、このメモリ回路は、外部動作サイクルが５０ＭＨｚで動作可能であり、更に、クロックサイクルが１００ＭＨｚのシステムに搭載することができる。かかる場合、高速クロックで動作するシステムは、メモリ回路の動作サイクルにあわせて、コマンド入力の間隔が２クロック以上に制約される。従って、最も高速なコマンド入力でも、一つおきの外部クロックに同期して外部コマンドが入力される。また、外部コマンドは、奇数外部クロックエッジと偶数外部クロックエッジのいずれかに同期して入力することが許される。その結果、奇数クロックエッジで外部コマンドが供給された後に、偶数クロックエッジで次の外部コマンドを供給する場合は、間に２外部クロックを挟まなければならない。
【００９０】
図２４は、第４の実施の形態例におけるメモリ回路を示す図である。図２５〜２８は、第４の実施の形態例の動作タイミングチャート図である。図２５はその基本的動作を、図２６は外部クロックECLKの位相ａ側で外部コマンドが入力される動作を、図２７は外部クロックECLKの位相ｂ側で外部コマンドが入力される動作を、図２８は外部クロックECLKの位相ａ側とｂ側の両方でアトランダムに外部コマンドが入力される動作をそれぞれ示す。
【００９１】
このように、第４の実施の形態例では、外部動作サイクルと内部動作サイクルとの位相関係が２種類存在する。即ち、図２６と図２７の２種類である。従って、図２６に示される通り、位相ａ側で外部コマンドが入力される場合は、７個の外部動作サイクルからなる拡大サイクル内に生成される８個の内部動作サイクルのうち、２番目の内部動作サイクルがリフレッシュ動作用に割り当てられる。一方、図２７に示される通り、位相ｂ側で外部コマンドが入力される場合は、８個の内部動作サイクルのうち、６番目の内部動作サイクルがリフレッシュ動作用に割り当てられる。更に、図２８に示される通り、外部コマンドがランダムに入力される場合は、リフレッシュ動作用の内部動作サイクルをあらかじめ定めることができない。従って、第４の実施の形態例では、外部コマンドの入力状況に応じてリフレッシュ動作用サイクルが決定される。具体的には、リフレッシュコマンド発生回路２０が、２つの連続外部クロックに同期した外部コマンドの入力状況に応じて、リフレッシュコマンドの発生を許可する状態になる。
【００９２】
更に、メモリ回路側は、いずれの位相で外部コマンドが供給されるか予測できないので、外部コマンドを入力するコマンドデコーダ11Aは、外部クロックに同期して、位相ａ，ｂ側の両方で外部コマンドを入力して内部コマンドを保持しなければならない。従って、図２４に示される通り、コマンドレジスタ11Bは、外部クロックの位相ａで入力される外部コマンドに対する内部コマンドを保持するレジスタ1aと、位相ｂの内部コマンドを保持するレジスタ1bとを有する。これらレジスタ1a,1bは、外部クロックECLKを２分周したクロックECLK1-aとECLK1-bとの同期して、コマンドを保持する。
【００９３】
これらの初段のレジスタ1a,1bの内部コマンドは、スイッチSW1a,SW1bを介して、後段のレジスタ２に、内部クロックICLK1に同期して保持される。内部クロックICLK1は、前述の実施の形態例と同様に外部動作サイクルの８／７倍の周波数（７／８倍のサイクル）を有する。後段レジスタ２は、例えばＯＲ論理入力を有し、前段レジスタ1a,1bのいずれか一方に保持された内部コマンドを保持する。前段レジスタ1a,1bに内部コマンドが保持されていない場合は、後段レジスタ２は、内部コマンドを保持しない。
【００９４】
コマンドレジスタ11Bをこのような構成にして、図２５のコマンドレジスタ1a,1bに記入される通り、各内部動作サイクルでは、スイッチSW1,SW2を同時に導通させて、両初段レジスタ1a,1bの内部コマンドを同時に後段レジスタ２に転送する。いずれか一方の位相ａ，ｂで外部コマンドが入力されるので、その一方の内部コマンドRD,WRが、後段レジスタ２に転送され、制御回路１４により実行される。
【００９５】
更に、拡大サイクル内の８個の内部動作サイクルのうち、２番目の内部動作サイクルでは、初段レジスタ１ｂのみを後段レジスタ２に転送する。同様に、６番目の内部動作サイクルでは、初段レジスタ1aのみを後段に転送する。そして、リフレッシュコマンド発生回路２０は、後段レジスタ２が何らかの内部コマンドRD,WRを保持している場合は、リフレッシュコマンドの発生を禁止され、いずれの内部コマンドRD,WRも保持していない場合は、リフレッシュコマンドの発生を許可される。
【００９６】
上記の動作が意味するところは、次の通りである。２番目の内部動作サイクルでは、初段レジスタ１ｂのみを監視するので、外部クロック１ｂで外部コマンドが入力しなかった場合は、リフレッシュ動作サイクルRefに割り当てられることになる。この動作は、図２６に示される。次に、６番目の内部動作サイクルでは、初段レジスタ１ａのみを監視するので、外部クロック５ａで外部コマンドが入力しなかった場合は、リフレッシュ動作サイクルRefに割り当てられる。この動作は、図２７に示される。
【００９７】
そして、通常の内部動作サイクルであっても、外部クロックECLKの両位相ａ，ｂで連続して外部コマンドが入力されない場合も、後段レジスタ２が内部コマンドを保持しないので、リフレッシュ動作サイクルとして割り当てられる。この動作は、図２８に示される。図２８の様に、外部クロックの両位相ａ，ｂでランダムに外部コマンドが入力される場合は、外部コマンドの間に２外部クロックのインターバルが必要になるので、リフレッシュ動作サイクルとなる内部動作サイクルは多くなる。
【００９８】
以上の様に、外部コマンドの入力状況に応じて、内部動作サイクルがリフレッシュ動作サイクルに割り当てられる。そして、リフレッシュコマンド発生回路２０は、リフレッシュタイマ信号REFTMが発生した時に、リフレッシュ動作サイクルでリフレッシュコマンドを発生する。
【００９９】
図２６，２７，２８に示される通り、内部クロックICLK1は、７個の外部動作サイクル（２外部クロックECLKサイクルに該当）に対して、８個生成される。そして、データバスDB2へのリードデータの出力を制御する第２の内部クロックICLK2は、第１の内部クロックICLK1から遅延すると共に、リフレッシュ動作サイクルの時のクロックを除いて生成される。更に、出力ラッチクロックECLK-Lは、外部コマンドの入力が位相ａかｂかに応じて、外部クロックECLKの一方のクロックを、所定時間遅延させて生成される。出力ラッチクロックECLK-Lは、従って、外部クロックに同期したクロックである。図２６では、出力ラッチクロックECLK-Lは、位相ａの外部クロックECLKを遅延したクロックであり、図２７では、位相ｂの外部クロックECLKを遅延したクロックである。図２８の場合は、両位相の外部クロックの遅延クロックが混在する。
【０１００】
図２４に戻り、初段レジスタ1a,1bの何れかに内部コマンドが保持されると、アドレスレジスタ１２Ｃから外部アドレスが入力される。また、初段レジスタ1a、1bの何れかにライトコマンドＷＲが保持されると、データレジスタ１３５からライトデータが入力される。いずれも、有効外部クロックに同期して、外部アドレスとライトデータとが入力されることを意味する。
【０１０１】
図２９は、第４の実施の形態例に適用されるクロック発生回路を示す図である。また、図３０は、その動作タイミングチャート図である。図１３のクロック発生回路と同様に、８段のシフトレジスタ３７と、マルチプレクサ３８と、位相比較回路４１、遅延制御回路４２、及び可変遅延素子Ｄ１〜Ｄ８からなるＤＬＬ回路が設けられる。図１３の例と異なるところは、分周器７０により外部クロックECLKから初段レジスタ制御のクロックECLK1-a,1-bが生成されることと、リードコマンドＲＤが発生した時にNANDゲート７１により第２の内部クロックICLK2が生成されることと、出力ラッチクロックECLK-Lが、初段コマンドレジスタの出力のリードコマンドRD1(a)、RD1(b)が発生した時に、分周外部クロックのタイミングを遅延させて生成されることである。更に、スイッチ信号Dis-a,bがシフトレジスタ２，６のタイミングで生成される。
【０１０２】
図３０の動作タイミングチャート図は、外部コマンドが、外部クロックECLK1の１ａ、２ａ、３ａ、４ｂ、６ａで入力された場合を示す。この場合は、内部動作サイクル２と６でリフレッシュ動作サイクルになる。そして、リードコマンドＲＤに応じて、第２の内部クロックICLK2が生成され、出力ラッチクロックECLK-Lが生成される。リードコマンドＲＤが発生しない時は、リードデータのメモリコアからの出力を制御する第２の内部クロックICLK2は生成されない。また、出力ラッチクロックECLK-Lは、分周された外部クロックECLK1-a,1-bから遅延し、コマンドレジスタ１のリードコマンドRD1の有無に応じて、生成される。
【０１０３】
図３１は、別のクロック発生回路を示す図である。このクロック発生回路は、図２９に示したクロック発生回路に対して、スイッチSW11,SW12を追加して、シフトレジスタ３７の選択信号SR3,4に応じてスイッチSW11がクロックN2,3,4のうちのいずれかを選択し、選択信号SR7,8に応じてスイッチSW12がクロックN6,7,8のいずれかを選択する。
【０１０４】
図３２は、図３１のクロック発生回路の動作タイミングチャート図である。図３１及び図３２に示される通り、スイッチSW11は、シフトレジスタ３７の選択信号SR3=Hの時はクロックN2を選択し、選択信号SR4=Hの時はクロックN4を選択し、それ以外ではクロックN3を選択する。その結果、図３２に示される通り、出力ラッチクロックECLK-L(1a)は、僅かに位相が進み、内部クロックICLK2(1)、ECLK-L(1a)、ICLK2(2)とが重なることなく生成されることになる。同様に、出力ラッチクロックECLK-L(2a)は、僅かに位相が遅れ、内部クロックICLK2(3)が発生後に発生するようになる。これにより、リードデータがメモリコアからデータバスDB2に出力され、出力レジスタ134にラッチされる動作マージンを大きくすることができる。スイッチSW12も同様の構成と動作である。つまり、選択信号SR7＝Ｈの時はクロックＮ６を選択し、選択信号SR8＝Ｈの時はクロックＮ８を選択し、それ以外ではクロックＮ７を選択する。
【０１０５】
図３３は、第４の実施の形態例に適用されるリフレッシュコマンド発生回路とその動作を示す図である。図２３に示したリフレッシュコマンド発生回路とは、リフレッシュクロックREF-CLKが、内部リードコマンドRDとライトコマンドWRに応じて生成される構成が異なる。即ち、内部動作サイクルの開始を制御する内部クロックICLK1が、小さい遅延回路８２を経由して、NANDゲート８１に供給される。そして、内部動作コマンドRD,WRが後段のコマンドレジスタ２から出力されていれば、NORゲート８０によって、リフレッシュクロックREF-CLKの生成は禁止される。一方、内部動作コマンドRD,WRが後段のコマンドレジスタ２から出力されていなければ、NORゲート８０によって、リフレッシュクロックREF-CLKの生成が許可される。
【０１０６】
従って、通常動作状態（CKE=H）の時は、リフレッシュタイマ信号REFTMが発生後、リフレッシュクロックREF-CLKが生成すれば、リフレッシュコマンドREFが生成され、カウントアップUPが生成される。一方、パワーダウンモード（CKE=L）の時は、リフレッシュタイマ信号REFTMが発生すれば即リフレッシュコマンドREFが生成される。
【０１０７】
前述の通り、図２４のコマンドレジスタ11Bと図３３のリフレッシュコマンド発生回路との組み合わせにより、外部コマンドの入力状況に応じて、内部のリフレッシュコマンドREFの発生が許可されることになる。
【０１０８】
図３４は、第４の実施の形態例に適用される別のコマンドレジスタ回路を示す図である。図２４に示したコマンドレジスタ11Bは、外部クロックECLKの位相ａ，ｂに対応して並列に２列の初段コマンドレジスタを設けた。それに対して、図３４の回路例では、外部クロックECLKの両位相に同期して内部コマンドを保持するコマンドレジスタを直列（FF1,FF2とFF4,FF5）に設けて、スイッチSW1a,1bの変わりに、ゲートG1,G3を設けた。それぞれのフリップフロップFF3,FF6は、後段のコマンドレジスタ２に対応する。
【０１０９】
図３４のコマンドレジスタ回路では、外部クロックに同期して生成されるクロックECLK1（分周していない）に同期して、コマンドデコーダ11Aがデコードして生成した最新のライトコマンドとリードコマンドとを、フリップフロップFF1,FF4にそれぞれラッチする。更に、フリップフロップFF2,FF5には、１つ前の外部クロックECLK1に同期してラッチされたコマンドが、分周内部クロックICLK1に同期してラッチされる。そして、クロック発生回路３５から生成される選択信号Disに応じて、ゲートG1,G2,G3からなるＯＲ回路により、フリップフロップFF1,FF2のライトコマンドの論理和か（Dis=L）、前段のフリップフロップFF1のライトコマンドか（Dis=H）が、後段フリップフロップFF3に保持される。リードコマンド側も同様である。アドレス取り込み信号Aenが内部リードコマンドRD1と内部ライトコマンドWR1の論理和がNORゲート８５とインバータによって生成され、データ取り込み信号Denが内部ライトコマンドWR1によって生成される。
【０１１０】
図３５，３６は、図３４のコマンドレジスタ回路を使用した場合のメモリ回路の動作タイミングチャート図である。図３５は、基本動作を示し、図３６は、図２８と同じように外部コマンドが外部クロックの位相ａとｂにランダムに供給された場合の動作を示す。
【０１１１】
図３４のコマンドレジスタ回路は、初段のレジスタを並列構成ではなく、直列構成にした。従って、図３５に示される通り、フリップフロップFF4,5には、連続する外部クロックECLK1に同期してラッチされたリードコマンドが並ぶことになる。その結果、リードコマンドRD1,RD2は、位相a,bの順番になる場合と、位相b,aの順番になる場合とが、交互に発生する。従って、図３４では、スイッチSW1a.1bの代わりに、常に初段フリップフロップFF1,4のコマンドRD1,WR1のみを後段フリップフロップFF3,FF6にラッチする。具体的には、スイッチ信号Disが２番目と６番目の内部動作サイクルでＨレベルになり、ゲートＧ１，Ｇ２が後段フリップフロップFF2,FF5の出力の伝播を禁止する。このようにすることで、図３５に示される通り、２番目の内部動作サイクルでは、位相1b側のコマンドが後段フリップフロップFF6に保持され、６番目の内部動作サイクルでは、位相5a側のコマンドが後段に保持される。つまり、図２５の動作と実質的に同じになる。
【０１１２】
図３６のランダムに外部コマンドが入力された場合は、太枠に有効な内部コマンドが保持され、内部動作サイクル１，４，７がリフレッシュ動作サイクルに割り当てられる。尚、外部コマンドが外部クロックの位相ａで連続して入力される場合は、図２６と同様に内部動作サイクル２がリフレッシュ動作サイクルに割り当てられ、外部コマンドが外部クロックの位相ｂで連続して入力される場合は、図２７と同様に内部動作サイクル６がリフレッシュ動作サイクルに割り当てられる。割り当てられたリフレッシュ動作サイクルで、リフレッシュタイマ信号REFTMが発生しておれば、リフレッシュコマンドREFが発生し、その動作が行われる。
【０１１３】
図３７は、図３４のコマンドレジスタを利用した場合のクロック発生回路の図である。また、図３８はその動作タイミングチャート図である。図３７のクロック発生回路は、図２９の例と比較すると、スイッチ信号Disがシフトレジスタ３７の２段目と６段目のタイミングの論理和として、NORゲート８５と後段インバータにより生成されることと、出力ラッチクロックECLK-Lが、リードコマンドRD1が生成される時に、出力クロックECLK1を遅延させて生成されることが異なる。図３４のコマンドレジスタを直列回路構成にしたことにより、出力ラッチクロックECLK-Lの生成回路が簡素化することができる。但し、図２９の出力ラッチクロック生成回路でも適用可能である。前述したとおり、２，６番目の内部動作サイクルでスイッチ信号DisがＨレベルになり、図３４の前段フリップフロップFF1,FF4のみが後段フリップフロップFF3,FF6に転送される。
【０１１４】
図３８の動作タイミングチャート図は、図３０と比較すると、分周クロックECLK1-a,1-bが存在せず、初段コマンドレジスタのリードコマンドRD1の保持期間が半分になっていることである。図３８での外部コマンドの組み合わせは、図３０と同じであり、従って、全体の動作は同じである。即ち、リフレッシュ動作サイクルREFでは、内部クロックICLK2が生成されず、リードコマンドRD1に合わせて、一定の遅延後に出力ラッチクロックECLK-Lが生成される。
【０１１５】
［第５の実施の形態例］
第５の実施の形態例は、外部動作サイクルに対して外部クロックサイクルが１／３の場合、つまり外部クロックの周波数が内部クロックに比較して３倍の場合のメモリ回路である。例えば、外部動作サイクル３０nsのメモリデバイスをクロックサイクル１０nsのシステムに搭載できるようにする例である。
【０１１６】
図３９は、第５の実施の形態例におけるメモリ回路の構成図である。第４の実施の形態例を示す図２４と比較すると、図３９では、コマンドレジスタ11Bの構成が異なる。図３９では、外部クロックECLKが３倍の周波数を有するので、コマンドレジスタ11Bは、３つの並列の初段レジスタ1a,1b,1cとスイッチSW1a,1b,1cとで構成される。その為に、外部クロックECLKを1/3に分周したクロックECLK1-a,b,cが、初段レジスタのコマンド取り込みタイミングを制御する。それ以外の構成は、図24 と同じである。
【０１１７】
図４０は、図３９のメモリ回路の信号の流れを示し、図４１は、外部コマンドが位相a,b,cにランダムに入力される場合の動作を示す。これらは、５個の外部動作サイクルで拡大サイクルが構成され、拡大サイクル内に、６個の内部動作サイクルが生成される。外部クロックECLKを１／３分周した３相クロックECLK1-a,b,cに従って、コマンドレジスタ11b内の初段レジスタ1a,1b,1cが、順次内部コマンドを保持する。そして、スイッチSW1a,1b,1cにより、位相a,b,cのコマンド全ての論理和を後段レジスタ２に転送するサイクルと、順次位相組み合わせをb,c−a,b−c,aと変化させてコマンドの論理和を転送するサイクルとを、交互に発生する。従って、図４０に示されるとおり、内部サイクル１，３，５では位相あ、ｂ、ｃのコマンドの論理和、内部サイクル２，４，６では位相ｂｃ，ａｂ，ｃａのコマンドの論理和となっている。全ての論理和を転送するサイクルを複数サイクル連続させることも可能であるが、図４０では紙面の関係上、最短の１サイクルにしている。
【０１１８】
図４０に示される通り、内部動作サイクル２では、位相1b,1cのコマンドの論理和が後段のレジスタに転送される。従って、位相ａに同期して最短のサイクルで外部コマンドが入力する場合は、２番目の内部動作サイクルで、リフレッシュ動作サイクルになる。同様に、位相ｂに同期して連続して外部コマンドが入力する場合は、６番目の内部動作サイクルがリフレッシュサイクルになる。また、位相ｃに同期して連続して外部コマンドが入力する場合は、４番目の内部動作サイクルがリフレッシュサイクルになる。
【０１１９】
図４１は、外部コマンドが位相1a,2a,3b,4b,5cで入力される場合の動作を示す。コマンドレジスタの太枠に有効な内部コマンドが発生している。従って、後段のコマンドレジスタに有効なコマンドが発生していない内部動作サイクル２，６で、リフレッシュ動作可能サイクルREFになっている。このタイミングでリフレッシュタイマ信号REFTMが発生すれば、リフレッシュコマンド発生回路２０がリフレッシュコマンドREFを発生する。
【０１２０】
図４２は、第５の実施の形態例に適用される別のコマンドレジスタ回路を示す図である。このコマンドレジスタ回路11Bは、初段レジスタが３段直列接続した例であり、２段直列接続した図３４に対応する。図４２では、リードコマンドが、外部クロックECLKと同期したクロックECLK1に同期して、フリップフロップFF10にラッチされ、順次後段のフリップフロップFF11,FF12に転送される。そして、それらの３つのフリップフロップの出力RD1,RD2,RD3の論理和がゲートＧ３，Ｇ５を経由して、後段レジスタFF13に転送される。また、スイッチ信号DisがＨレベルになると、ゲートＧ３により３段目のフリップフロップFF13の出力RD3が削除されて、残りの出力RD1,RD2の論理和が後段レジスタFF13に転送される。ライトコマンド側も同じ構成、動作である。
【０１２１】
図４３は、図４２の信号の流れを示す図である。図４０と比較すると、各コマンドレジスタのコマンドRD1,2,3を保持する時間が短くなり、外部クロックECLK1に同期して順にシフトしているところが異なる。それ以外は、同じである。図４３の場合は、コマンドRD1,2,3が順にシフトしていくので、選択信号Disの位相を選択することにより、コマンドRD1,RD2が位相c,b−b,a−a,cの外部コマンドに対応することになり、図４２に示した３つのコマンドRD1,2,3のうち２つのコマンドRD1,2の論理和を取るコマンドレジスタ回路に対応することができる。この場合も、内部動作サイクル２が、連続して位相ａで外部コマンドが入力された場合のリフレッシュ動作サイクルになる。
【０１２２】
図４４は、外部コマンドが、外部クロック1a,2a,3b,4b,5cに同期して入力した場合の動作を示す図である。図４１に対応する図である。図４１と異なるところは、コマンドレジスタ内の有効コマンドを示す太枠の長さが短い点である。それ以外は同じであり、内部動作サイクル２，６で有効なコマンドが保持されていないので、そのサイクルがリフレッシュ動作サイクルに割り当てられている。この場合も、リフレッシュタイマ信号が発生していれば、リフレッシュコマンドが生成される。
【０１２３】
第５の実施の形態例を拡張すると、外部動作サイクルのＬ（Ｌは４以上）倍の外部クロックに対応するメモリ回路を構成することが可能になる。その場合は、連続するＬ個の外部クロックに同期して入力される外部コマンドの状況によって、リフレッシュコマンドの発生が許可される。そのときに、リフレッシュタイマ信号が発生してリフレッシュすべき時期であることが示されていれば、実際に内部動作がリフレッシュ動作となる。
【０１２４】
［別のクロック発生回路］
図４５，４６，４７は、別のクロック発生回路を示す図である。前述の様なこのクロック発生回路は、図４５に示される通り、外部クロックECLKのサイクルが外部動作サイクルEcyc及び内部動作サイクルIcycに対して十分短く、外部動作サイクルEcyc及び内部動作サイクルIcycが、外部クロックECLKのサイクルの整数倍になる場合に適用される。図４５の例では、外部動作サイクルEcycが外部クロックECLKのサイクルの５倍、内部動作サイクルIcycが同４倍の例である。従って、拡大サイクルLcycは、４つの外部動作サイクルEcyc、５つの内部動作サイクルIcycを有する。この場合、外部コマンドRDは、外部クロックECLKのいずれの立ち上がりエッジにも同期して供給されるが、隣接する外部コマンド間は最低で４外部クロックECLKを挿入する必要がある。
【０１２５】
上記のような場合は、図４６に示される通り、クロック発生回路は、可変遅延素子と、位相比較回路と、遅延制御回路とからなるDLL回路を必要としない。つまり、外部クロックECLKをベースにして、内部クロックを生成することができる。
【０１２６】
図４６のクロック発生回路は、図１３に示したクロック発生回路と比較すると、シフトレジスタ３７とマルチプレクサ３８が設けられていることでは共通するが、DLL回路は使用していない。その代わりに、外部クロックECLKから生成したクロックECLK1と、シフトレジスタ９０の出力とのAND論理信号N1〜N5を生成している。図４７の動作タイミングチャートに示される通り、第１のシフトレジスタ９０は、外部クロックECLK1に同期してシフトする。従って、それらのシフト信号と外部クロックECLK1との論理積をとったクロックN1〜N5は、図１３のDLL回路の出力N1〜N9と類似する。そこで、これらのクロックN1〜N5を、第２のシフトレジスタ３７の出力で選択することにより、外部クロックECLK1の４倍のサイクル長を有する内部クロックICLK1を生成することができる。また、メモリコアからデータバスDB2にリードデータを出力するタイミングを制御する第２の内部クロックICLK2は、フリップフロップ91,92,93及びNANDゲート９４を介して、２外部クロック分遅延したタイミングで生成される。
【０１２７】
図４６のクロック発生回路を利用する場合は、５つの内部動作サイクル内の適切な動作サイクルをリフレッシュ動作に利用できるようにすれば良い。更に、外部クロックに同期して入力される外部コマンドの状況に応じて、内部動作サイクルを適宜リフレッシュ動作に利用すれば良い。
【０１２８】
［第１の実施の形態の変形例１］
図４８は、第１の実施の形態における変形例のメモリ回路を示す図である。図２−１０に示した第１の実施の形態例では、通常動作状態の時は外部クロックに同期して内部コマンドに対応した動作を実行し、リフレッシュコマンドが発行された後は、リフレッシュコマンドに対応した動作と内部コマンドに対応した動作とを外部クロックに非同期で実行する。非同期での動作では、外部コマンドより短いサイクルの内部動作サイクルでメモリアレイ動作が行われ、通常動作時よりも高速動作になっている。
【０１２９】
これに対して、図４８の変形例では、外部クロックECLK1より高速のクロックICLK3を発生するクロック発生回路１０２とスイッチ回路ＳＷとを設けて、通常動作状態では、外部クロックECLKに同期した内部クロックICLK2を生成しそれに同期して内部動作を制御し、内部でリフレッシュコマンドが発生した後は、外部クロックECLKより高速のクロックICLK3に同期した内部クロックICLK2を生成し、それに同期して内部動作を制御する。内部動作サイクルが外部クロックサイクルに追いついた後は、通常動作状態にもどり、外部クロックECLKに同期した内部クロックICLK2を生成する。
【０１３０】
このような内部動作タイミング用の内部クロックICLK2の切換のために、図４８のメモリ回路では、リードコマンドＲＤとライトコマンドＷＲとリフレッシュコマンドＲＥＦの論理和をとるＯＲゲート１０４と、その出力Ｓ１がＨレベルになるタイミングとコマンド受付信号CMDENがＨレベルになるタイミングとを比較する比較器１０３とを設けている。そして、コマンド受付信号CMDENのタイミングが早い間は、通常動作状態と判断され、動作切換信号OSWがＬレベルになり、外部クロックECLKに同期したクロックECLK1が内部クロックICLK2として出力される。また、いずれかのコマンドの発生（ＯＲゲート１０４の出力Ｓ１）のタイミングが早い間は、高速動作状態と判断され、動作切換信号OSWがＨレベルになり、クロック発生回路１０２が生成する高速クロックICLK3が内部クロックICLK2として出力される。
【０１３１】
図４９は、図４８の変形例の動作タイミングチャート図である。この例では、リードコマンドRDが外部クロックECLK1に同期して入力する。それに応答して、コマンドレジスタ１１がリードコマンドを保持すると共に出力する。また、リフレッシュタイマ２１が所定の周期で発生するリフレッシュタイマ信号REFTMに応答して、リフレッシュコマンド発生回路２０がリフレッシュコマンドREFを発生する。一方、制御回路１４は、コマンドに対応する内部動作が終了するたびにコマンド受付信号CMDENを発生し、次のコマンドの受付を行う。
【０１３２】
そこで、比較器１０３は、コマンド受付信号CMDENの立ち上がりエッジと、リードコマンドＲＤ、ライトコマンドＷＲ及びリフレッシュコマンドREFの立ち上がりエッジ（又はＨレベル開始時）とのタイミングを比較し、コマンド受付信号CMDENが早ければ動作切換信号OSWをＬレベルにし通常動作モードとし、コマンドのタイミングが早ければ動作切換信号OSWをＨレベルにして高速動作モードにする。つまり、この切換信号OSWに応じて、切換回路ＳＷが外部クロックECLK1か高速クロックICLK3かを選択し、内部クロックICLK2として出力する。制御回路１４は、この内部クロックICLK2に同期してメモリコア１５を制御する。但し、リードデータの出力タイミングやライトデータの入力タイミングは、外部クロックECLK1に同期して行われる。
【０１３３】
図４９の例では、リードコマンドRD-0A〜RD-A2までは通常動作状態であり、外部クロックECLK1に同期した内部クロックICLK2が生成されるが、リフレッシュコマンドREFが発生した後は、高速動作状態になり、高速クロックICLK3に同期した内部クロックICLK2が生成されている。やがて、リードコマンドRD-A7で内部動作サイクルが外部クロックサイクルに追いついて、リードコマンドRD-A8以降は、通常動作状態に戻っている。
【０１３４】
［第１の実施の形態の変形例２］
図５０は、更に第１の実施の形態における別の変形例のメモリ回路を示す図である。この変形例のメモリ回路は、外部クロックが供給されないで、非同期で動作するダイナミックランダムアクセスメモリである。かかる非同期型のDRAMに、第１の実施の形態の動作が適用される。
【０１３５】
非同期型のDRAMは、外部コマンドを供給できる最小外部コマンド間隔がスペックに定められている。従って、メモリコントローラは、このスペックで定められた最小外部コマンド間隔より狭い時間間隔で外部コマンドを供給することはできない。そして、メモリ回路は、外部コマンドを受信してから内部のメモリ動作を行い、リードデータを出力する。リードコマンドを入力してからリードデータが出力されるまでのアクセスタイムが、スペックで定められている。従って、メモリコントローラは、外部コマンドを与えてから、上記アクセスタイムより遅れたタイミングでリードデータを取得する。リードデータを取得した時点で、メモリコントローラは、リードデータ取得を示す通知信号をメモリ回路に返信する。
【０１３６】
第１の実施の形態例は、通常動作時には、外部コマンドに応答して動作し、内部リフレッシュコマンドが発生した時は、外部コマンドサイクルより短く外部クロックに非同期の内部動作サイクルで動作する。従って、通常動作時は低速動作モードで動作し、内部リフレッシュコマンドが発生した時は高速動作モードで動作する。この動作を、非同期型DRAMに適用することは容易である。
【０１３７】
図５０に示した変形例のメモリ回路は、図２のメモリ回路と比較すると、クロックバッファ１０が設けられていない。そして、出力タイミング信号SOUTを生成する遅延回路１００が新たに設けられている。この出力タイミング信号SOUTに応答してデータI/Oバッファ・レジスタ１３が、リードデータを出力する。この遅延回路の遅延時間が、前述のアクセスタイムに対応する。それ以外の構成は、図２と同じである。
【０１３８】
制御回路１４は、図４に示したものと同じであり、コマンドに対応した制御信号を発生してメモリアレイでの動作が終了すると、コマンド受付信号CMDENを生成し、次のコマンドを取得して対応する制御信号を発生する。そして、本変形例では、内部動作サイクルに対応するメモリアレイでの動作期間が、最小外部コマンド間隔より短く設計されている。その結果、通常動作では、外部コマンドの入力タイミングに同期して内部動作サイクルを繰り返すことができる。一方、内部でリフレッシュコマンドが発生した時は、外部コマンドの入力タイミングに同期せずに内部動作サイクルを連続して実行する。つまり、通常動作では、外部コマンドタイミングに同期して低速動作モードとなり、内部リフレッシュコマンドが発生すると、内部動作サイクルに従って高速動作モードとなる。そして、内部動作サイクルが外部コマンドタイミングに追いついたら、低速動作モードに戻る。
【０１３９】
図５１は、変形例の動作を示すタイミングチャートである。図５１（Ａ）が通常動作時であり、外部コマンドのタイミングに同期した低速動作モードである。図示されるとおり、メモリアレイでの動作期間tmcaは、最小外部コマンド間隔tecmdよりも短くなるように設計されている。従って、内部動作サイクルであるメモリアレイ動作が、外部コマンドに同期して開始すると、次の外部コマンドが供給されるより前にその動作が終了する。メモリアレイ動作の終了に応答して、コマンド受付信号CMDENがＨレベルに立ち上がるが、その時点では、次の外部コマンド（RD,WR)は供給されていない。所定の時間経過後に、次の外部コマンドが供給されると、それに応答して次のメモリアレイ動作が開始する。非同期型DRAMであっても、内部動作サイクルtmcaが最小外部コマンド間隔tecmdより短いので、通常動作では、内部動作サイクルが外部コマンドのタイミングに同期して繰り返すことができる。
【０１４０】
図５１（Ｂ）は、内部リフレッシュコマンドREFが発生した時の外部コマンドタイミングに同期しない高速動作モードである。内部リフレッシュ動作が割り込まれたため、メモリアレイ動作が次の外部コマンドのタイミングまでに終了することができない。従って、次のメモリアレイ動作は、コマンド受付信号CMDENの立ち上がりに応答して連続して実行される。つまり、次の外部コマンドのタイミングを待つことなく、内部動作サイクルが連続して実行される。
【０１４１】
図５２は、変形例における通常動作から内部リフレッシュコマンドが発生して高速動作モードに移行する場合の動作タイミングチャート図である。図５の動作タイミングチャート図からクロックCLK1を除いたものと同じである。最初のリードコマンドRD(A0)が発生した時は、既に前のメモリアレイ動作が終了してコマンド受付信号CMDENはＨレベルになっている。従って、内部のメモリアレイ動作は、リードコマンドRD(A0)のタイミングに応答して開始する。これがサイクル１である。メモリアレイ動作は、前述のとおり、ワード線駆動（制御信号φWL）、センスアンプ活性化（制御信号φLE）、コラムゲート選択（制御信号φCL)、そしてプリチャージ（φPRE)で構成される。プリチャージ制御信号φPREが発生すると、コマンド受付信号CMDENがＨレベルになる。
【０１４２】
図５２の例では、最初のリード動作実行中にリフレッシュタイマREFTMがＨレベルになり、内部リフレッシュのタイミングになったことを通知している。それに応答して、内部リフレッシュコマンドREF(Aa)が発生している。そして、最初のリードコマンドに対応するメモリアレイ動作が終了してコマンド受付信号CMDENがＨレベルになった時点では、すでにリフレッシュコマンドREF(Aa)が発生しており、即座にリフレッシュコマンドに対応するリフレッシュ動作が開始する。これがサイクル２である。リフレッシュ動作は、コラムゲート選択が伴わないリード動作と同じである。
【０１４３】
更に、内部でリフレッシュ動作中に、次のリードコマンドRD(A1)が供給されているので、リフレッシュ動作が終了すると、続けて内部のリード動作が開始する。これがサイクル３である。
【０１４４】
図５３は、変形例における低速動作モードと高速動作モードの動作タイミングチャート図である。この図は、図６からクロックCLK1を除いたものと同じである。即ち、クロック非同期のDRAMであり、外部コマンドCMDは、最小外部コマンド間隔以上の間隔で供給され、外部コマンドの供給から一定の遅延時間DELAY後にリードデータがＤＱ端子から出力される。図５３の例では、最初の３つのリードコマンドRD-A0〜A2までは、外部コマンドに同期して内部動作が実行される低速動作モードである。そして、リフレッシュコマンドREFが発生した後のリードコマンドRD-A4〜A7までが、内部動作サイクルで動作が繰り返される高速動作モードである。内部動作サイクルが外部コマンドのタイミングに追いつくと、リードコマンドRD-A8以降は、外部コマンドに同期した低速動作モードに戻っている。
【０１４５】
以上のとおり、第１の実施の形態においては、外部コマンドが外部クロックに同期して供給されている場合でも、外部クロックに非同期に供給されている場合でも、内部動作サイクルを外部動作サイクルまたは最短外部コマンドサイクルより短くしておくことにより、内部で発生するリフレッシュコマンドを通常コマンド（リードやライト）の間に割り込ませて実行することができる。
【０１４６】
以上の実施の形態例をまとめると次の付記の通りである。
【０１４７】
（付記１）リフレッシュ動作を必要とするメモリ回路において、
メモリセルを有するメモリコアと
クロックに同期して供給されたコマンドを受信し内部に第１の内部コマンドを生成する第１の回路と、
前記クロックサイクルより大きい所定のリフレッシュサイクルで、内部にリフレッシュコマンドを生成する第２の回路と、
前記第１の内部コマンドに従って、対応する制御をクロック同期動作で実行し、前記リフレッシュコマンドが発行されると、当該リフレッシュコマンドに対応する制御と、前記第１の内部コマンドに対応する制御とをクロック非同期動作で順次実行するメモリ制御回路とを有することを特徴とするメモリ回路。
【０１４８】
（付記２）付記１において、
前記第１の回路は、前記供給コマンドに対応する前記第１の内部コマンドを保持し、
前記メモリ制御回路は、動作サイクル終了時に内部コマンド受付信号を生成し、当該内部コマンド受付信号に応答して、前記第１の内部コマンドまたはリフレッシュコマンドを受け付け、対応する制御を実行することを特徴とするメモリ回路。
【０１４９】
（付記３）付記２において、
前記メモリ制御回路は、前記第１の内部コマンドの受け付けに応答して、前記第１の回路のコマンドをリセットし、前記リフレッシュコマンドの受付に応答して、前記第２の回路のコマンドをリセットすることを特徴とするメモリ回路。
【０１５０】
（付記４）付記２において、
前記メモリ制御回路は、前記内部コマンド受付信号が発生した時に前記第１の内部コマンドまたはリフレッシュコマンドが発生していれば、当該コマンドに対応する制御をクロック非同期動作で実行し、
前記内部コマンド受付信号が発生した時に前記第１の内部コマンドまたはリフレッシュコマンドが発生していなければ、当該コマンドが発生するのを待ち、その後発生したコマンドに対応する制御を実行することを特徴とするメモリ回路。
【０１５１】
（付記５）付記１乃至４のいずれかにおいて、
更に、タイマー回路を有し、
前記第２の回路は、該タイマー回路が生成するリフレッシュタイミング信号に基づいて、前記リフレッシュコマンドを生成することを特徴とするメモリ回路。
【０１５２】
（付記６）集積回路装置において、
クロックに同期して供給されたコマンドを受信し内部に第１の内部コマンドを生成する第１の回路と、
前記クロックサイクルより大きい所定のサイクルで、内部に第２のコマンドを生成する第２の回路と、
前記第１の内部コマンドに従って、対応する制御をクロック同期動作で実行し、前記第２のコマンドが発行されると、当該第２のコマンドに対応する制御と、前記第１の内部コマンドに対応する制御とをクロック非同期動作で順次実行する内部回路とを有することを特徴とする集積回路装置。
【０１５３】
（付記７）リフレッシュ動作を必要とするメモリ回路において、
メモリセルを有するメモリコアと
Ｍ（Ｍ≧２）回の外部動作サイクルに対して、Ｍより多いＮ（Ｍ＜Ｎ＜２Ｍ）回の内部動作サイクルを有するメモリ制御回路と、
リフレッシュコマンドを発生するリフレッシュコマンド発生回路とを有し、
前記Ｎ回の内部動作サイクルは、前記外部動作サイクルに対応する外部コマンドを実行する第１の内部動作サイクルと、前記リフレッシュコマンドを実行する第２の内部動作サイクルとを有することを特徴とするメモリ回路。
【０１５４】
（付記８）付記７において、
更に、前記外部動作サイクルを画定する外部クロックに従って、前記内部動作サイクルを画定する内部クロックを生成する内部クロック発生回路を有し、
前記外部コマンドは、前記外部クロックに同期して入力され、前記内部動作サイクルは、前記内部クロックに同期していることを特徴とするメモリ回路。
【０１５５】
（付記９）付記８において、
リードデータの出力及びライトデータの入力は、前記外部クロックに同期して行われ、当該リードデータの前記メモリコアからの出力及びライトデータの前記メモリコアへの入力は、前記内部クロックに同期して行われることを特徴とするメモリ回路。
【０１５６】
（付記１０）付記８において、
前記内部クロック発生回路は、前記Ｍ個の外部クロックに対して、前記Ｎ個の内部クロックを発生し、当該Ｎ個の内部クロックは、前記第１の内部動作サイクルを制御する第１の内部クロックと、前記第２の内部動作サイクルを制御する第２の内部クロックとを有し、
前記メモリ制御回路は、前記内部で発生するリフレッシュコマンドに応答して、前記第２の内部クロックに同期してリフレッシュ動作を実行することを特徴とするメモリ回路。
【０１５７】
（付記１１）付記８において、
前記内部クロック発生回路は、前記Ｍ個の外部クロックに対して、前記Ｎ個の内部クロックを発生し、当該Ｎ個の内部クロックは、前記第１の内部動作サイクルを制御する第１の内部クロックと、前記第２の内部動作サイクルを制御する第２の内部クロックとを有し、
更に、所定のリフレッシュサイクルで生成されるリフレッシュタイマ信号と前記第２の内部クロックに応答して、前記リフレッシュコマンドを生成するリフレッシュコマンド発生回路を有し、
前記メモリ制御回路は、前記リフレッシュコマンドに応じてリフレッシュ動作を実行することを特徴とするメモリ回路。
【０１５８】
（付記１２）付記１０において、
更に、前記外部クロックが入力されないパワーダウンモードを有し、
当該パワーダウンモード時には、前記メモリ制御回路は、所定のリフレッシュサイクルで生成されるリフレッシュタイマ信号に応答して、前記内部クロックにかかわらず、前記リフレッシュ動作を実行することを特徴とするメモリ回路。
【０１５９】
（付記１３）付記１１において、
更に、前記外部クロックが入力されないパワーダウンモードを有し、
前記リフレッシュコマンド発生回路は、前記リフレッシュタイマ信号に応答して、前記第２の内部クロックにかかわらず、前記リフレッシュコマンドを生成することを特徴とするメモリ回路。
【０１６０】
（付記１４）付記７，８，９のいずれかにおいて、
前記メモリ制御回路は、前記リフレッシュコマンドに対応する制御を、複数の第２の内部動作サイクルに分割して行うことを特徴とするメモリ回路。
【０１６１】
（付記１５）付記１４において、
前記複数の第２の内部動作サイクルは、所定数の連続する第１の内部動作サイクルを間に挟んでいることを特徴とするメモリ回路。
【０１６２】
（付記１６）付記１４において、
前記複数の第２の内部動作サイクルは、所定数の連続する第１の内部動作サイクルを間に挟んでいて、前記第２の内部動作サイクルは、前記第１の内部動作サイクルより短いことを特徴とするメモリ回路。
【０１６３】
（付記１７）付記１４において、
前記メモリコアは、被リフレッシュメモリセルのデータを一時的に保持するデータレジスタを有し、
前記メモリ制御回路は、最初の第２の内部動作サイクルで前記被リフレッシュメモリセルのデータを読み出して前記データレジスタに保持し、次の第２の動作サイクルで前記データレジスタ内に保持されたデータを前記被リフレッシュメモリセルに再書き込みすることを特徴とするメモリ回路。
【０１６４】
（付記１８）付記１７において、
前記最初の第２の内部動作サイクルにおけるアドレスと、後続する第１の内部動作サイクルにおけるアドレスが一致する場合は、当該後続する第１の内部動作サイクルにおいて、前記データレジスタが保持するデータに従って、読み出しまたは再書き込みが行われることを特徴とするメモリ回路。
【０１６５】
（付記１９）クロックに同期して動作する集積回路装置において、
Ｍ（Ｍ≧２）回の外部動作サイクルに対して、Ｍより多いＮ（Ｍ＜Ｎ＜２Ｍ）回の内部動作サイクルを有する内部回路を有し、
前記Ｎ回の内部動作サイクルは、前記外部動作サイクルに対応する外部コマンドを実行する第１の内部動作サイクルと、内部コマンドを実行する第２の内部動作サイクルとを有することを特徴とする集積回路装置。
【０１６６】
（付記２０）付記１９において、
更に、前記外部動作サイクルを画定する外部クロックに従って、前記内部動作サイクルを画定する内部クロックを生成する内部クロック発生回路を有し、
前記外部コマンドは、前記外部クロックに同期して入力され、前記内部動作サイクルは、前記内部クロックに同期していることを特徴とする集積回路装置。
【０１６７】
（付記２１）リフレッシュ動作を必要とするメモリ回路において、
メモリセルを有するメモリコアと
Ｍ（Ｍ≧２）回の外部動作サイクルに対して、Ｍより多いＮ（Ｍ＜Ｎ＜２Ｍ）回の内部動作サイクルを有するメモリ制御回路と、
リフレッシュコマンドを発生するリフレッシュコマンド発生回路とを有し、
前記Ｎ回の内部動作サイクルは、前記外部動作サイクルに対応する外部コマンドを実行する第１の内部動作サイクルと、前記リフレッシュコマンドを実行する第２の内部動作サイクルとを有し、
前記リフレッシュコマンド発生回路は、前記外部コマンドに応じて前記リフレッシュコマンドを発生することを特徴とするメモリ回路。
【０１６８】
（付記２２）付記２１において、
前記外部クロックの周波数が、前記外部動作サイクルよりも高く、当該外部クロックに従って前記内部動作サイクルを画定する内部クロックを生成する内部クロック発生回路を有し、
前記外部コマンドは、前記外部動作サイクル以上のサイクルで供給され、更に、前記外部クロックに同期して入力されることを特徴とするメモリ回路。
【０１６９】
（付記２３）付記２２において、
前記リフレッシュコマンド発生回路は、所定数の前記外部クロックに同期して入力される外部コマンドの組み合わせに応じて、前記リフレッシュコマンドの発生を許可することを特徴とするメモリ回路。
【０１７０】
（付記２４）付記２２において、
前記リフレッシュコマンド発生回路は、所定数の連続する前記外部クロックのうち何れかの外部クロックに同期して前記外部コマンドが入力されない時に、前記リフレッシュコマンドの発生を許可することを特徴とするメモリ回路。
【０１７１】
（付記２５）付記２２において、
前記外部コマンドの周波数が、前記外部動作サイクルのＬ倍の場合に、
前記リフレッシュコマンド発生回路は、前記Ｌ個の連続する外部クロックのうち何れか（Ｌ−１）個の外部クロックに同期して前記外部コマンドが入力されない時に、前記リフレッシュコマンドの発生を許可し、更に、前記Ｍ個の外部動作サイクル内において、前記（Ｌ−１）個の外部クロックの組み合わせが循環することを特徴とするメモリ回路。
【０１７２】
（付記２６）付記２２において、
前記外部コマンドの周波数が、前記外部動作サイクルのＬ倍の場合に、
更に、最新の前記Ｌ個の外部クロックにおける前記外部コマンドを保持し、該保持した外部コマンドに従って、対応する内部コマンドを発生する内部コマンドレジスタを有し、
前記内部コマンドレジスタは、前記Ｎ回の内部動作サイクルの間での所定のサイクルにおいて、前記Ｌ個の保持した外部コマンドのうち、一部のサイクルの保持外部コマンドを無視して、前記内部コマンドを発生することを特徴とするメモリ回路。
【０１７３】
（付記２７）付記２６において、
前記リフレッシュコマンド発生回路は、前記内部コマンドレジスタが発生する内部コマンドに応じて、前記リフレッシュコマンドの発生を許可することを特徴とするメモリ回路。
【０１７４】
（付記２８）付記２６において、
前記リフレッシュコマンド発生回路は、前記内部コマンドレジスタが発生する内部コマンドが存在しない時に、前記リフレッシュコマンドの発生を許可することを特徴とするメモリ回路。
【０１７５】
（付記２９）付記２３乃至２８のいずれかにおいて、
前記リフレッシュコマンド発生回路は、所定のタイミングで発生するリフレッシュタイマ信号の発生に応答して、前記リフレッシュコマンド発生許可状態の時に、前記リフレッシュコマンドを発生することを特徴とするメモリ回路。
【０１７６】
（付記３０）リフレッシュ動作を必要とするメモリ回路において、
メモリセルを有するメモリコアと
外部クロックに同期して供給されたコマンドを受信し内部に第１の内部コマンドを生成する第１の回路と、
前記外部クロックサイクルより大きい所定のリフレッシュサイクルで、内部にリフレッシュコマンドを生成する第２の回路と、
前記外部クロックに同期した第１の内部動作サイクルと、当該第１の内部動作サイクルより短い第２の内部動作サイクルとを有し、前記第１の内部コマンドに対応する制御を前記第１の内部動作サイクルで実行し、前記リフレッシュコマンドが発行された時、当該リフレッシュコマンドに対応する制御と、前記第１の内部コマンドに対応する制御とを、前記第２の内部動作サイクルで順次実行するメモリ制御回路とを有することを特徴とするメモリ回路。
【０１７７】
（付記３１）付記３０において、
更に、前記第１の内部コマンドまたはリフレッシュコマンドの発生タイミングより内部動作の終了タイミングが早い間は、前記メモリ制御回路は、前記第１の内部動作サイクルで対応する制御を実行し、前記内部動作の終了タイミングより前記第１の内部コマンドまたはリフレッシュコマンドの発生タイミングが早い間は、前記メモリ制御回路は、前記第２の内部動作サイクルで対応する制御を実行することを特徴とするメモリ回路。
【０１７８】
（付記３２）クロックに同期して動作する集積回路装置において、
外部から受信したコマンドに従い内部に第1の内部コマンドを生成する第1の回路と、
外部動作サイクルより長いサイクルで内部に第２の内部コマンドを生成する第２の回路と、
前記外部動作サイクルに同期して内部動作を実行する第1の内部動作サイクルと、当該第１の内部動作サイクルより短いサイクルで内部動作を実行する第２の内部動作サイクルとを有する内部回路とを有し、
前記内部回路は、通常は第1の内部動作サイクルで前記第１の内部コマンドに対応する動作を実行し、該第２の内部コマンドが発生したら所定の期間該第２の動作サイクルで前記第１及び第２の内部コマンドに対応する動作を実行することを特徴とする集積回路装置。
【０１７９】
（付記３３）最小外部コマンドサイクル以上の間隔で供給される外部コマンドを受信するメモリ装置において、
メモリセルを有し、前記最小外部コマンドサイクルより短い内部動作サイクルを有するメモリコアと、
前記セルをリフレッシュするリフレッシュコマンドを内部で生成するリフレッシュコマンド生成回路と、
前記外部コマンドとリフレッシュコマンドとを受信し、前記メモリコアを制御する制御回路とを有し、
前記制御回路は、前記制御回路が前記外部コマンド及びリフレッシュコマンドをコマンド受付期間の開始時に受信しない場合は、前記メモリコアが前記外部コマンドまたはリフレッシュコマンドを受信したときに内部動作サイクルを実行開始し、前記制御回路が前記外部コマンドまたはリフレッシュコマンドをコマンド受付期間の開始時に受信している場合は、前記メモリコアが前記コマンド受付期間に入った直後に前記内部動作サイクルを実行開始するよう制御することを特徴とするメモリ装置。
【０１８０】
（付記３４）付記３３において、
前記制御回路が前記外部コマンド及びリフレッシュコマンドをコマンド受付期間の開始時に受信しない場合、前記外部コマンドまたはリフレッシュコマンドの受信タイミングと前記コマンド受付期間の開始タイミングとの間に所定の期間を有することを特徴とするメモリ装置。
（付記３５）付記３３において、
前記制御回路が前記外部コマンドまたはリフレッシュコマンドをコマンド受付期間の開始時に受信している間は、前記複数の内部動作サイクルが連続して実行されることを特徴とするメモリ装置。
（付記３６）付記３３において、
外部クロックが供給されない非同期型メモリであることを特徴とするメモリ装置。
（付記３７）付記３３において、
前記外部コマンドは読み出しコマンドまたは書き込みコマンドであることを特徴とするメモリ装置。
（付記３８）付記３３において、
前記リフレッシュコマンド生成回路は、通常動作モードとパワーダウンモードの両方において前記リフレッシュコマンドを生成することを特徴とするメモリ装置。
（付記３９）付記３３において、
前記内部動作サイクルは、ワード線の活性化と、ビット線電圧の増幅と、前記ワード線の非活性化とを有することを特徴とするメモリ装置。
（付記４０）付記３３において、
前記制御回路は、ビット線のプリチャージのためのプリチャージ信号に応答して生成されるコマンド受付信号を受信することを特徴するメモリ装置。
（付記４１）付記４０において、
前記コマンド受付信号の変化が前記コマンド受付期間の開始に対応することを特徴とするメモリ装置。
（付記４２）付記３３において、
更に、前記外部コマンドを記憶し、前記外部コマンドを制御回路に供給するコマンドレジスタを有することを特徴とするメモリ装置。
（付記４３）付記４２において、
前記コマンドレジスタは、前記内部動作サイクルの開始時にリセットされることを特徴とするメモリ装置。
【０１８１】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【０１８２】
【発明の効果】
以上、本発明によれば、クロック同期型の集積回路において、外部からの命令に対応しない所定の内部動作サイクルを自発的に生成して実行することができるので、外部コントローラの制御を容易にすることができる。
【０１８３】
また、本発明によれば、リフレッシュを必要とするメモリ回路において、通常動作状態でも、外部コントローラからリフレッシュコマンドを与えることなく、内部で自動的にリフレッシュ動作サイクルを生成することができる。
【図面の簡単な説明】
【図１】従来のメモリ回路の構成図である。
【図２】第１の実施の形態例におけるメモリ回路の全体構成図である。
【図３】クロック同期動作とクロック非同期動作を示す図である。
【図４】メモリ制御回路１４の構成例を示す図である。
【図５】リフレッシュコマンドが発生した時のクロック同期動作からクロック非同期動作に移行する場合を示すタイミングチャート図である。
【図６】第１の実施の形態例におけるクロック同期動作とクロック非同期動作とを示すタイミングチャート図である。
【図７】より低速の外部クロックの場合のクロック同期動作とクロック非同期動作とを示すタイミングチャート図である。
【図８】更に低速の外部クロックの場合のクロック同期動作とクロック非同期動作とを示すタイミングチャート図である。
【図９】外部クロックCLK1のサイクルに比較して内部動作サイクルが２倍長い場合のクロック同期動作とクロック非同期動作とを示すタイミングチャート図である。
【図１０】第２の実施の形態例におけるメモリ回路の構成図である。
【図１１】第２の実施の形態例のメモリ回路の動作タイミングチャート図である。
【図１２】リードコマンドとライトコマンドとが混在する場合の動作タイミングチャート図である。
【図１３】クロック発生回路の回路図である。
【図１４】クロック発生回路の動作タイミングチャート図である。
【図１５】リフレッシュコマンド発生回路とその動作タイミングチャートとを示す図である。
【図１６】第３の実施の形態例におけるメモリ回路の構成図である。
【図１７】第３の実施の形態例のリフレッシュ動作を説明する図である。
【図１８】第３の実施の形態例のリフレッシュ動作を説明する図である。
【図１９】第３の実施の形態例の動作タイミングチャート図である。
【図２０】第３の実施の形態例に適用するクロック発生回路を示す図である。
【図２１】クロック発生回路の動作タイミングチャート図である。
【図２２】第３の実施の形態例に適用するリフレッシュコマンド発生回路とその動作タイミングチャートを示す図である。
【図２３】パワーダウン状態でのリフレッシュコマンド発生回路とその動作タイミングチャートを示す図である。
【図２４】第４の実施の形態例におけるメモリ回路を示す図である。
【図２５】第４の実施の形態例の動作タイミングチャート図である。
【図２６】第４の実施の形態例の動作タイミングチャート図である。
【図２７】第４の実施の形態例の動作タイミングチャート図である。
【図２８】第４の実施の形態例の動作タイミングチャート図である。
【図２９】第４の実施の形態例に適用されるクロック発生回路を示す図である。
【図３０】図２９のクロック発生回路の動作タイミングチャート図である。
【図３１】第４の実施の形態例に適用される別のクロック発生回路を示す図である。
【図３２】図２９のクロック発生回路の動作タイミングチャート図である。
【図３３】第４の実施の形態例に適用されるリフレッシュコマンド発生回路とその動作を示す図である。
【図３４】第４の実施の形態例における別のコマンドレジスタ回路を示す図である。
【図３５】図３４のコマンドレジスタ回路を使用した場合のメモリ回路の動作タイミングチャート図である。
【図３６】図３４のコマンドレジスタ回路を使用した場合のメモリ回路の動作タイミングチャート図である。
【図３７】図３４のコマンドレジスタを利用した場合のクロック発生回路の図である。
【図３８】図３７のクロック発生回路の動作タイミングチャート図である。
【図３９】第５の実施の形態例におけるメモリ回路の構成図である。
【図４０】図３９の信号の流れを示す図である。
【図４１】図３９の動作タイミングチャート図である。
【図４２】第５の実施の形態例における別のコマンドレジスタ回路の図である。
【図４３】図４２の信号の流れを示す図である。
【図４４】図４２の動作タイミングチャート図である。
【図４５】別のクロック発生回路が適用される外部動作サイクルと内部動作サイクルとの関係を示す図である。
【図４６】別のクロック発生回路を示す図である。
【図４７】図４６のクロック発生回路の動作タイミングチャート図である。
【図４８】第１の実施の形態における変形例のメモリ回路を示す図である。
【図４９】図４８の変形例の動作タイミングチャート図である。
【図５０】第１の実施の形態における別の変形例のメモリ回路を示す図である。
【図５１】変形例の動作を示すタイミングチャートである。
【図５２】変形例における通常動作から内部リフレッシュコマンドが発生して高速動作モードに移行する場合の動作タイミングチャート図である。
【図５３】変形例における低速動作モードと高速動作モードの動作タイミングチャート図である。
【符号の説明】
１１        コマンドデコーダ、コマンドレジスタ(11B)
１２        アドレスバッファ、アドレスレジスタ
１３        データ入出力バッファ、データ入出力レジスタ
１４        制御回路、メモリ制御回路
１５        メモリコア
２０        リフレッシュコマンド発生回路
２１        リフレッシュタイマ
３５        クロック発生回路
５０        アドレス比較器
ECLK        外部クロック
ECLK1      外部クロック同期のクロック
ICLK1,2,3    内部クロック
ICLK-L      出力ラッチクロック
CMD        外部コマンド
RD,WR      内部コマンド、リードコマンド、ライトコマンド
REF-CLK    リフレッシュクロック
REFTM      リフレッシュタイマ信号
REF          リフレッシュコマンド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0004201490.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004201490.tif 000017
【図１７】
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【図１８】
0004201490.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
0004201490.tif 000037
【図３７】
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【図３８】
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【図３９】
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【図４０】
0004201490.tif 000041
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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