(57)【特許請求の範囲】
【請求項１】
第１及び第２のメモリセルと、
前記第１及び第２のメモリセルから読み出された情報に基づく電位をそれぞれ伝達する第１及び第２のビット線からなるビット線対と、
前記第１のビット線に接続された第１の入出力端子と前記第２のビット線に接続された第２の入出力端子とを有し、前記第１及び第２のビット線の電位を検知し、電源電位を用いて前記ビット線対の電位差の増幅を行い、前記第１及び第２のビット線に前記情報に基づく新たな電位を印加する増幅手段と、
前記増幅手段の前記第１の入出力端子に接続された第１の導通電極と、前記第１のメモリセル及び前記第１のビット線に接続された第２の導通電極と、前記第２の入出力端子に接続され、前記第２の入出力端子及び前記第１の導通電極間の電位差に基づき前記第１及び第２の導通電極間の導通又は遮断を制御する第１の制御電極とを有し、かつ、前記新たな電位の印加によって前記第１のビット線の電位が上昇する際に、前記第２の入出力端子と前記第１の導通電極間の電位が所定の電位より上昇した場合、前記増幅手段の前記第１の入出力端子と前記第１のビット線との間を遮断する第１のスイッチング素子と、
前記増幅手段の前記第２の入出力端子に接続された第３の導通電極と、前記第２のメモリセル及び前記第２のビット線に接続された第４の導通電極と、前記第１の入出力端子に接続され、前記第１の入出力端子及び前記第３の導通電極間の電位差に基づき前記第３及び第４の導通電極間の導通又は遮断を制御する第２の制御電極とを有し、かつ、前記新たな電位の印加によって前記第２のビット線の電位が上昇する際に、前記第１の入出力端子と前記第３の導通電極間の電位が所定の電位より上昇した場合、前記増幅手段の前記第２の入出力端子と前記第２のビット線との間を遮断する第２のスイッチング素子と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第１及び第２のスイッチング素子は、ディプレッション型のＮチャネル型電界効果トランジスタでそれぞれ構成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、
前記増幅手段は、
前記第１の入出力端子と、
前記第２の入出力端子と、
高電源電位が印加されるソース、前記第１の入出力端子に接続されたドレイン、及び前記第２の入出力端子に接続されたゲートを有する第１のＰチャネル型電界効果トランジスタと、
低電源電位が印加されるソース、前記第１の入出力端子に接続されたドレイン、及び前記第２の入出力端子に接続されたゲートを有する第１のＮチャネル型電界効果トランジスタと、
前記高電源電位が印加されるソース、前記第２の入出力端子に接続されたドレイン、及び前記第１の入出力端子に接続されたゲートを有する第２のＰチャネル型電界効果トランジスタと、
前記低電源電位が印加されるソース、前記第２の入出力端子に接続されたドレイン、及び前記第１の入出力端子に接続されたゲートを有する第２のＮチャネル型電界効果トランジスタと、
により構成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ラッチ型センスアンプ回路を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；菅野卓雄監修、飯塚哲哉編集「ＣＭＯＳ超ＬＳＩの設計」（１９８９）培風館発行、P.186-187
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという。）等に使用され、該ＤＲＡＭ中のメモリセルが蓄えた微弱な電荷に起因した信号を高速かつ高感度に増幅する回路に、上記文献に示されたラッチ型センスアンプ回路がある。ラッチ型センスアンプ回路は、２本のビット線からなるビット線対に接続され、該２本のビット線の電位を電源電位又は接地電位に設定する機能を有している。
ＤＲＡＭの選択されたメモリセルからデータを読み出す場合、対象のメモリセルに対応する２本のビット線（ビット線対）は、プリチャージ電圧にプリチャージされ、同電位に設定される。その後、２本のビット線対の電位バランスが、該ビット線に接続されたメモリセルに蓄えられた電荷によって変動して崩れる。このとき、ラッチ型センスアンプ回路は、電位の高い方のビット線を電源電位に幅増し、低い方のビット線を接地電位に増幅する。よって、ラッチ型センスアンプ回路は増幅率が無限大であり、非常に感度が高く高速なセンスアンプといえる。ＤＲＡＭの場合には、ラッチ型センスアンプ回路を用いて読み出し動作を行うことにより、同時にリフレッシュが行えるので都合がよい。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のラッチ型センスアンプ回路を有する半導体記憶装置では、次のような課題があった。
読み出し時に、対をなす２本のビット線のうちの一方が電源電位に設定され、それがメモリセルに印加される。そのため、ラッチ型センスアンプ回路を組み込むと、ＤＲＡＭ以外では、電源電位からの電流がビット線及びメモリセルを介して流れて消費電流が増加するので、使用しにくいという課題があった。
【０００４】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体記憶装置では、第１及び第２のメモリセルと、前記第１及び第２のメモリセルから読み出された情報に基づく電位をそれぞれ伝達する第１及び第２のビット線からなるビット線対と、増幅手段と、第１及び第２のスイッチング素子とを備えている。
ここで、前記増幅手段は、前記第１のビット線に接続された第１の入出力端子と前記第２のビット線に接続された第２の入出力端子とを有し、前記第１及び第２のビット線の電位を検知し、電源電位を用いて前記ビット線対の電位差の増幅を行い、前記第１及び第２のビット線に前記情報に基づく新たな電位を印加する回路である。前記第１のスイッチング素子は、前記増幅手段の前記第１の入出力端子に接続された第１の導通電極と、前記第１のメモリセル及び前記第１のビット線に接続された第２の導通電極と、前記第２の入出力端子に接続され、前記第２の入出力端子及び前記第１の導通電極間の電位差に基づき前記第１及び第２の導通電極間の導通又は遮断を制御する第１の制御電極とを有し、かつ、前記新たな電位の印加によって前記第１のビット線の電位が上昇する際に、前記第２の入出力端子と前記第１の導通電極間の電位が所定の電位より上昇した場合、前記増幅手段の前記第１の入出力端子と前記第１のビット線との間を遮断する素子である。
更に、前記第２のスイッチング素子は、前記増幅手段の前記第２の入出力端子に接続された第３の導通電極と、前記第２のメモリセル及び前記第２のビット線に接続された第４の導通電極と、前記第１の入出力端子に接続され、前記第１の入出力端子及び前記第３の導通電極間の電位差に基づき前記第３及び第４の導通電極間の導通又は遮断を制御する第２の制御電極とを有し、かつ、前記新たな電位の印加によって前記第２のビット線の電位が上昇する際に、前記第１の入出力端子と前記第３の導通電極間の電位が所定の電位より上昇した場合、前記増幅手段の前記第２の入出力端子と前記第２のビット線との間を遮断する素子である。
【０００５】
本発明によれば、以上のように半導体記憶装置を構成したので、第１及び第２のビット線は、メモリセルの保持した情報に基づく電位を伝達し、増幅手段が電源電位を用いた増幅を行い第１及び第２のビット線に該情報に対応した電位を設定して印加する。そのため、第１及び第２のビット線が上昇又は降下する。ここで、第１又は第２のスイッチング素子により、第１又は第２のビット線が所定の電位よりも上昇又は降下したときに、増幅手段の入出力端子と第１又は第２ビット線との間が遮断される。従って、前記課題を解決できるのである。
【０００６】
【発明の実施の形態】
図１は、本発明の実施形態を示す半導体記憶装置の要部の回路図である。
この半導体記憶装置は、複数のワード線ＷＬと、対をなす第１及び第２のビット線Ｓ，Ｓ／（但し、「／」は反転を意味する。）で構成された複数のビット線対ＢＰとを有している。複数のワード線ＷＬとビット線Ｓ，Ｓ／とは、図示しない絶縁膜を介して交差するように配置されている。各ワード線ＷＬと各ビット線Ｓ，Ｓ／との交差箇所に、フラッシュメモリで形成された複数のメモリセルＭＣａと該メモリセルＭＣａに対して相補的な情報を記憶する複数のメモリセルＭＣｂとが対をなして配列されている。
ビット線Ｓには、メモリセルＭＣａのドレインが接続され、該メモリセルＭＣａのソースが接地されている。ビット線Ｓ／には、メモリセルＭＣｂのドレインが接続され、該メモリセルＭＣｂのソースが接地されている。ワード線ＷＬは、対をなすメモリセルＭＣａ及びＭＣｂのゲートに共通に接続されている。
ビット線対ＢＰごとに、センスアンプ回路１０と、プリチャージ回路２０とが設けられている。
【０００７】
センスアンプ回路１０は、２個の入出力端子Ｎ１，Ｎ２を有する増幅手段１１と、第１のスイッチング素子であるＮチャネル型電界効果トランジスタ（以下、ＮＭＯＳという。）１２と、第２のスイッチング素子であるＮＭＯＳ１３とを備えている。増幅手段１１は、前記文献に示されたラッチ型センスアンプ回路と同等の回路で構成され、入出力端子Ｎ１にドレインが接続された第１のＰチャネル型電界効果トランジスタ（以下、ＰＭＯＳという。）１１ａ及び第１のＮＭＯＳ１１ｂと、入出力端子Ｎ２にドレインが接続された第２のＰＭＯＳ１１ｃ及び第２のＮＭＯＳ１１ｄとを有している。ＰＭＯＳ１１ａ，１１ｃのソースは、高電位側の電源電位ＶHに接続され、ＮＭＯＳ１１ｂ，１１ｄのソースが低電位側の電源電位ＶLに接続されている。ＰＭＯＳ１１ａ及びＮＭＯＳ１１ｂのゲートは、入出力端子Ｎ２に接続され、ＰＭＯＳ１１ｃ及びＮＭＯＳ１１ｄのゲートが、入出力端子Ｎ１に接続されている。
【０００８】
ＮＭＯＳ１２，１３の基板電極は、増幅手段１１のＮＭＯＳ１１ｂ，１１ｄ及びＰＭＯＳ１１ａ，１１ｃや、メモリセルＭＣａ，ＭＣｄの基板とは絶縁されている。第１の導通電極であるＮＭＯＳ１２のソースは、該ＮＭＯＳ１２の基板電極及び入出力端子Ｎ１に接続され、第２の導通電極である該ＮＭＯＳ１２のドレインが、ビット線Ｓに接続されている。第３の導通電極であるＮＭＯＳ１３のソースは、該ＮＭＯＳ１３の基板電極及び入出力端子Ｎ２に接続され、第４の導通電極である該ＮＭＯＳ１３のドレインが、ビット線Ｓ／に接続されている。第１の制御電極であるＮＭＯＳ１２のゲートは、ＮＭＯＳ１３のソース及び入出力端子Ｎ２に接続され、第２の制御電極であるＮＭＯＳ１３のゲートが、ＮＭＯＳ１２のソース及び入出力端子Ｎ１に接続されている。
【０００９】
図２は、図１中のＮＭＯＳ１２，１３のゲート電圧対ドレイン電流特性図である。
各ＮＭＯＳ１２，１３は、いずれもディプレッション型であり、該ＮＭＯＳ１２，１３が遮断状態から導通状態に変化するゲート電圧Ｖｇ（閾値）は、負の電圧Ｖoffである。ゲート電圧Ｖｇが電圧Ｖoff以上の場合に、各ＮＭＯＳ１２，１３は導通状態になり、ドレイン電流Ｉｄを流す。
プリチャージ回路２０は、入出力端子Ｎ１，Ｎ２間にドレイン及びソースが接続されたＮＭＯＳ２１と、該入出力端子Ｎ１にドレインが接続されたＮＭＯＳ２２と、該入出力端子Ｎ２にドレインが接続されたＮＭＯＳ２３とを有している。各ＮＭＯＳ２１〜２３のゲートには、プリチャージ信号Ｐが入力される接続であり、ＮＭＯＳ２２及び２３のソースには、プリチャージ電圧Ｖpcが入力される接続になっている。
【００１０】
図３は、図１の動作波形を示すタイムチャートである。この図３を参照しつつ、図１の半導体記憶装置の動作を説明する。
プリチャージ信号Ｐを電源電圧Ｖｃｃの例えば５［Ｖ］にすると、ＮＭＯＳ２１，２２，２３が導通状態になり、入出力端子Ｎ１，Ｎ２には、ＮＭＯＳ２２，２３を介してプリチャージ電圧Ｖpcが印加される。ＮＭＯＳ２１は、その入出力端子Ｎ１，Ｎ２の電位を同電位に設定する。このときには、ＮＭＯＳ１２，１３が共に導通状態なので、ビット線Ｓ，Ｓ／の電位が共に電位Ｖpcに充電される。このプリチャージ電圧Ｖpcは、メモリセルＭＣａ，ＭＣｂが誤動作しない範囲で低く設定してもよく、Ｖｃｃが５［Ｖ］の場合には、Ｖpc＜Ｖｃｃ／２とすることが可能である。
プリチャージ信号Ｐが０［Ｖ］になると、ＮＭＯＳ２１〜２３が遮断状態になり、プリチャージ回路２０とビット線Ｓ，Ｓ／とが切り離される。この状態でワード線ＷＬが選択的に活性化され、情報の読み出しが行われる。対をなすメモリセルＭＣａ及びＭＣｂは相補的な情報を有するメモリセルであり、選択されたワード線ＷＬにゲートが接続されたメモリセルＭＣａ及びＭＣｂのうちの一方が導通状態になり、他方が遮断状態になる。そのため、ビット線Ｓ又はＳ／から電荷が抜け、ビット線Ｓ又はＳ／の電位が降下する。例えば、メモリセルＭＣｂが導通状態、ＭＣａが遮断状態になると、ビット線Ｓ／の電位が電位Ｖpcから降下する。これにより、入出力端子Ｎ２の電位も電位Ｖpcから降下する。
ここで、電源電位ＶHに例えば電圧Ｖｃｃの５［Ｖ］、電源電位ＶLに０［Ｖ］を印加しておくと、入出力端子Ｎ２の電位が降下し、増幅手段１１のＰＭＯＳ１１ａ及びＮＭＯＳ１１ｄが導通状態に設定され、ＮＭＯＳ１１ｂ及びＰＭＯＳ１１ｃが遮断状態に設定される。これにより、入出力端子Ｎ１に５［Ｖ］の電位ＶHが印加されると共に、入出力端子Ｎ２に０［Ｖ］の電位ＶLが印加され、ビット線対ＢＰの電位差が増幅される。
【００１１】
図４（ａ），（ｂ）は、図１中のビット線Ｓ，Ｓ／の電位を示す波形図である。
各入出力端子Ｎ１，Ｎ２の電位が、ゲート及びソースにそれぞれ入力された各ＮＭＯＳ１３，１２は、該入出力端子Ｎ１，Ｎ２の電位差を検出し、該電位差が｜Ｖoff｜以上になると、ＮＭＯＳ１３は導通状態に維持されるが、ＮＭＯＳ１２は遮断状態になる。よって、入出力端子Ｎ１とメモリセルＭＣａ側のビット線Ｓとの間が遮断され、図４（ａ）のように、ビット線Ｓ／の電位が０［Ｖ］に下がり、ビット線Ｓの電位は、｜Ｖoff｜＋αに維持される。なお、αは、ＮＭＯＳ１２が遮断状態になったときのビット線Ｓ／の電位であり、０＜α＜Ｖｃｃである。ここで、ビット線Ｓ／の電位が０［Ｖ］に下がった後に、ＮＭＯＳ１２が遮断状態になるような場合には、ビット線Ｓの電位は、図４（ｂ）のように｜Ｖoff｜に維持される。よって、｜Ｖoff｜＜Ｖｃｃとすることで、メモリセルＭＣａ或いはＭＣｂに印加される電位は、電圧Ｖｃｃ以下となり、低電圧でビット線Ｓ，Ｓ／とメモリセルＭＣａ及びＭＣｂを駆動することができる。
【００１２】
以上のように、本実施形態では、センスアンプ回路１０を、従来のラッチ型センスアンプ回路に相当する増幅手段１１と、入出力端子Ｎ１，Ｎ２とビット線Ｓ，Ｓ／との間をスイッチングするＮＭＯＳ１２，１３とで構成したので、入出力端子Ｎ１，Ｎ２の電位が上昇しても、ビット線，Ｓ，Ｓ／の遮断により、電源電位ＶHがメモリセルＭＣａ，ＭＣｂに印加されなくなる。よって、電流が流れなくなるので、ＤＲＡＭ以外の半導体記憶装置でも、ラッチ型センスアンプを適用できるようになる。そのうえ、ＮＭＯＳ１２，１３のゲートは、入出力端子Ｎ２又はＮ１にそれぞれ接続されているので、該ＮＭＯＳ１２，１３を遮断状態にするために、特別なタイミング信号を用いなくても、自動的に遮断状態にすることができる。
【００１３】
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１）  ビット線Ｓ，Ｓ／は、読み出された情報に応じた相補的な電位を伝達するものであり、メモリセルＭＣａ，ＭＣｂはフラッシュメモリではなく、ゲート膜が強誘電体で構成された電界効果トランジスタで形成したものでもよく、さらに、１個のメモリセルで構成してもよい。
（２）  上記実施形態では、メモリセルＭＣａ，ＭＣｂに高電位ＶHが印加されないようにしているが、ＮＭＯＳ１２，１３をＰＭＯＳに置換することにより、メモリセルＭＣａ，ＭＣｂに低電位ＶLが印加されないようにすることも可能である。
（３）  電源電位Ｖh及びＶLは、５［Ｖ］や０［Ｖ］以外に設定してもよい。
【００１４】
【発明の効果】
以上詳細に説明したように、本発明によれば、メモリセルに接続されたビット線対の各電位を検知し、その電位差を増幅するラッチ型センスアンプによって構成された増幅手段に対して、メモリセルと増幅手段の間の各ビット線を遮断する第１のスイッチング素子及び第２のスイッチング素子を設けたので、第１及び第２のビット線の電位が、例えば所定の値よりも高くなった場合には、第１及び第２のスイッチング素子が自動的に遮断状態になり、該第１及び第２のビット線が増幅手段から切り離される。そのため、ビット線対の間の電位差を検出する増幅手段の出力電位（即ち、増幅されたビット線電位）からメモリセルへ向かって流れる電流の発生を抑制でき、ＤＲＡＭ以外の半導体記憶装置に用いても、消費電力を低減できる。しかも、第１及び第２のスイッチング素子の遮断状態を設定するための別のタイミング信号等も不要になる。
【図面の簡単な説明】
【図１】  本発明の実施形態を示す半導体記憶装置の要部の回路図である。
【図２】  図１中のＮＭＯＳ１２，１３のゲート電圧対ドレイン電流特性図である。
【図３】  図１の動作波形を示すタイムチャートである。
【図４】  図１中のビット線Ｓ，Ｓ／の電位を示す波形図である。
【符号の説明】
１０                センスアンプ
１１                増幅手段
１２，１３          ＮＭＯＳ
２０                プリチャージ回路
Ｓ，Ｓ／            第１及び第２のビット線
ＷＬ                ワード線
ＭＣａ，ＭＣｂ      メモリセル
【図１】
0004140076.tif 000002
【図２】
0004140076.tif 000003
【図３】
0004140076.tif 000004
【図４】
0004140076.tif 000005