(57)【特許請求の範囲】
【請求項１】
半導体集積回路を試験する半導体試験装置において、
半導体集積回路の電源端子と半導体試験装置のデバイス用電源との間に流れる電流値を出力可能な電流値出力手段と、
タイミング回路より出力されるタイミング信号によって、前記電流値出力手段から出力される過去の一時点での電流値を保持し、次のタイミング信号が入力されるまで保持した電流値を継続して出力する電流値保持手段と、
前記電流値出力手段より出力される電流値から、電流値保持手段より出力される電流値を減じた値を出力する電流値差出力手段と、
該電流値差出力手段から出力される電流値と判定基準電流値とを比較することによって論理値に変換した判定結果を出力する電流値比較判定手段とを有することを特徴とする半導体試験装置。
【請求項２】
前記電流値出力手段、前記電流値保持手段、および前記電流値差出力手段の一部または全てにおいて、出力される値が電流値に対応した電圧値であることを特徴とする、請求項１に記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を試験する半導体試験装置に関するものである。
【０００２】
【従来の技術】
従来より、ＣＭＯＳ構成半導体集積回路を出荷するにあたり、出荷試験を実施している。この出荷試験の内容は多様であり、その中の一つとして、Ｉｄｄｑ（Ｉｄｄ  ｑｕｉｅｓｃｅｎｔ）試験が実施されている。この試験は、半導体集積回路の静止状態における電源電流（以降、「静止時電源電流」と呼ぶ。）を測定し、基準値により良否を判定するものである。
【０００３】
一般に、正常に製造された半導体集積回路において、静止時電源電流は、半導体集積回路上に作られたＣＭＯＳトランジスタのＯＦＦリーク電流の総和であり、この値は数μＡ程度である。しかしながら、製造工程の不具合により半導体集積回路に欠陥が発生すると、半導体集積回路の内部に異常な電流経路が形成される。この場合、静止時電源電流は正常に製造された場合と比較し１０倍か、またはそれ以上の大きな値となることが多い。この電流値差で半導体集積回路の良否を判定する試験がＩｄｄｑ試験である。
【０００４】
Ｉｄｄｑ試験の良否判定方法としては、半導体集積回路の内部を一定の論理状態に設定し、その時の静止時電源電流を一定の基準値と比較し判定する。必要に応じて、この操作を繰り返すことで、複数の論理状態で良否判定することが多い。
【０００５】
しかしながら、近年の半導体集積回路は、ＣＭＯＳプロセスの微細化に伴うトランジスタの低スレッショルド電圧化により、ＣＭＯＳトランジスタのＯＦＦリーク電流が増大する傾向にある。また、同時に高集積化も進み、ＣＭＯＳトランジスタのＯＦＦリーク電流の総和である静止時電源電流は指数関数的に増加している。その結果、Ｉｄｄｑ試験においては、半導体集積回路のＯＦＦリークによる電流が、半導体集積回路の欠陥による異常電流と同等か又はそれ以上となっている。更に、製造バラツキによる半導体集積回路のＯＦＦリーク電流値の変動幅は、半導体集積回路の欠陥による異常電流の大きさを上回ることが多く、静止時電源電流を一定の基準値と比較するのみでは良否判定が困難となっている。
【０００６】
そこで、半導体集積回路のＯＦＦリークが大きい場合でもＩｄｄｑ試験を精度良く実施するため、さまざまな方法が考案されている。
【０００７】
例えば、特開２００１−２１６０９号公報では、半導体集積回路の内部状態を、順次、変えながら、静止時電源電流を連続して測定し、それら測定値間の電流値差が一定の基準値以下か否かで良否判定する方法が考案されている。
【０００８】
この方法によると、静止時電源電流値の差をとることで、半導体集積回路のＯＦＦリーク電流が打ち消しあい、半導体集積回路の欠陥による異常電流を精度良く検出可能となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、特開２００１−２１６０９号公報の方法によると、各々の内部状態での半導体集積回路の静止時電源電流をすべて測定し、演算・判定する必要がある。通常の半導体集積回路を試験する半導体試験装置で一連の処理を実現する場合を考える。まず、内部状態を設定するために、半導体集積回路には半導体試験装置よりテストパターンが実行され与えられる。その後、静止時電源電流を測定するためにテストパターンを停止して測定処理に移る。そして、電流値が安定する時間をおいてから電流計により測定する。この時、半導体試験装置では演算を行なえるよう電流値をアナログ値からディジタル値へ変換し、その値を記憶する。この一連の動作を繰り返すことで複数の内部状態での測定値を取得している。しかしながら、テストパターンの実行や停止、電流値の測定処理や測定値のディジタル値変換の際には、半導体試験装置においてソフトウエア処理する時間が無視できず、実際の装置で上記Ｉｄｄｑ試験をおこなうと、１ポイントの測定に１ミリ秒程度必要とし、１０００ポイント程度の測定においては約１秒もの時間がかかる。半導体試験装置は高価であり、そのため、経済的に試験することができていないといった課題がある。
【００１０】
半導体試験装置において、1ポイントの測定毎にテストパターンの実行や停止を行なわず、更に電流値を直接測定せずに試験可能であると、大幅な試験時間短縮が実現できる。そのため、以上の課題を解決する手段が望まれている。
【００１１】
【課題を解決するための手段】
本発明は、このような課題を解決するためになされたものである。
【００１２】
本発明（第１発明）では、半導体集積回路の電源端子と半導体試験装置のデバイス用電源との間に流れる電流値を出力可能な電流値出力手段と、タイミング回路より出力されるタイミング信号によって、前記電流値出力手段から出力される過去の一時点での電流値を保持し、次のタイミング信号が入力されるまで保持した電流値を継続して出力する電流値保持手段と、電流値出力手段より出力される電流値から、電流値保持手段より出力される電流値を減じた値を出力する電流値差出力手段と、電流値差出力手段から出力される電流値と判定基準電流値とを比較することによって論理値に変換した判定結果を出力する電流値比較判定手段とを有することを特徴とする半導体試験装置を提供する。
【００１３】
また、本発明（第２発明）では、上記第１発明の半導体試験装置において、前記電流値出力手段、前記電流値保持手段、および前記電流値差出力手段の一部または全てにおいて、出力される値が電流値に対応した電圧値であることを特徴とする半導体試験装置を提供する。
【００１４】
【発明の実施の形態】
以下、本発明の一実施形態を図面を用いて詳細に説明する。
【００１５】
図１は、本発明の半導体試験装置の一実施形態のブロック構成図である。この例では、本発明による半導体試験装置のシステム構成を示している。ここで、デバイス電源１１、タイミング回路１２、基準値出力回路１３、及び判定結果入力回路１４については、一般的な半導体試験装置が当然に有しているものであるので。詳細な説明は省略する。
【００１６】
まず、半導体集積回路２に与えられる電源電流値を出力する電流値出力手段２１を、半導体試験装置１のデバイス電源１１と半導体集積回路２の電源端子との間に接続する。次に、電流値出力手段２１より出力される電流値を、電流値保持手段２２に入力する。電流値保持手段２２では、タイミング回路１２より出力されるタイミング信号によって、任意の時点での電流値を保持し、次のタイミング信号が入力されるまで保持した電流値を継続して出力する。さらに、電流値差出力手段２３は、電流値出力手段２１、電流値保持手段２２、電流値比較判定手段２４のそれぞれに接続される。電流値差出力手段２３では、電流値出力手段２１より現在の電流値が、また、電流値保持手段２２よりタイミング回路１２により決められた過去の一時点での電流値が入力され、双方の電流値差が電流値比較判定手段２４に出力される。最後に、電流値比較判定手段２４では、基準値出力回路１３より出力される判定基準値と、電流値差出力手段２３より出力される電流値とが比較され、判定結果を０、１の論理値で判定結果入力回路１４へ出力する。
【００１７】
以上より、本発明による半導体試験装置のシステム構成によると、任意の二時点での電源電流値の差をもって良否判定することにより、半導体集積回路２のＯＦＦリークが大きい場合でも、その影響をなくして半導体集積回路２の欠陥による異常電流を検知可能なＩｄｄｑ試験が提供されるといった試験目的を満たした上で、更に、直接、電源電流値を測定し統計処理する工程を含まず、判定結果が論理値で得られるため、Ｉｄｄｑ試験を通常の機能試験と同様に実施できる。これにより、１ポイントの測定には長くとも１０マイクロ秒程度しか必要とせず、１０００ポイントの測定時間は１０ミリ秒と、従来の１００分の１となり、Ｉｄｄｑ試験に要する試験時間を大幅に短縮できるため、高価な半導体試験装置を使用する時間が削減され、経済的に試験することができるものとなる。また、本発明による半導体試験装置のシステム構成で用いた回路は、いずれも一般に市販される簡易な部品で構成できるため、本発明を実施することで半導体試験装置の価格が高騰することはない。なお、本発明は半導体試験装置に内蔵するだけでなく、一般的な半導体試験装置を補完する外付け回路として付加することもできるものである。
【００１８】
図２は、図１で示す一実施形態における各部分の信号を示すタイミングチャートである。各サイクルでは、サイクル開始直後に半導体集積回路２を動作させ所望の内部状態とし、その後、サイクル終了まで動作を停止させることで電流値の安定化を図る。サイクル１では、電流値３１が安定した後、タイミング信号３２の立ち上がりにより電流値３１が保持され、保持電流値３３となっていることがわかる。サイクル２では、電流値３１と保持電流値３３の差が電流値差３４となっている。そして、電流値差３４が基準値３５を超える場合、判定結果３６は論理「１」に、また、超えない場合は論理「０」が電流値比較判定手段２４より出力される。判定結果入力回路１４に判定結果３６が入力されると、あらかじめ決められた判定タイミング３７において判定結果３６の論理を判定し、論理「０」ならば、「ＯＫ」と判定される。その後、タイミング信号３２により保持電流値３３が更新され、次のサイクルへと移る。以降のサイクルでは、この一連の処理を繰り返す。サイクル３では、半導体集積回路２の故障により、電流値３１に異常な電流が生じている。その結果、判定タイミング３７において判定結果３６は論理「１」を出力し、「ＮＧ」と判定される。サイクル４は、保持電流値３３がサイクル３での異常電流値となっているため、判定タイミング３７ではゼロ点を下回ることとなっているが、判定結果３６は論理「０」で「ＯＫ」と判定される。なお、当然ながら、サイクル３のように「ＮＧ」と判定されるサイクルが現れた場合、不良品として直ちに試験を終了してもよい。また、この例では電流値差３４と基準値３５は大小判定を行なったが、絶対値による大小判定を行い、サイクル４を「ＮＧ」と判定してもよい。更に、この例では、各サイクルにおいてタイミング信号３２を変化させ保持電流値３３を更新したが、例えば、サイクル１でのみタイミング信号３２を変化させ、以降のサイクルでは、サイクル１で保持された保持電流値３３を用いる構成としてもよい。
【００１９】
図３は、電流値出力手段２１から出力される電流値を、対応した電圧値として出力するよう、半導体試験装置１を構成した一具体例の構成図である。
【００２０】
ここで、電流検出抵抗４１および差動増幅器４２は電流値出力手段２１に、また、電圧値サンプル／ホールド（Ｓ／Ｈ）回路４３は電流値保持手段２２に、更に、差動増幅器４４は電流値差出力手段２３に、また、コンパレータ４５は電流値比較判定手段２４に、それぞれ相当するものである。
【００２１】
以下、具体的な値を用いて、動作を説明する。まず、電流検出抵抗４１の抵抗値が１００［Ω］、半導体集積回路２に流れる電源電流値が１００［μＡ］である場合、電流検出抵抗４１の両端の電圧値差は１０［ｍＶ］となる。差動増幅器４２では電流検出抵抗４１の両端の電圧値差を１００倍に増幅するようにして、出力される電圧値は１［Ｖ］となる。この値は、タイミング回路１２と電圧値サンプル／ホールド（Ｓ／Ｈ）回路４３により保持される。次のサイクルにおいて、半導体集積回路２に流れる電源電流値が２００［μＡ］となった場合、差動増幅器４２が出力する電圧値は２［Ｖ］となる。差動増幅器４４では、現在の電圧値である２［Ｖ］と、過去の一時点での電圧値である１［Ｖ］との差が出力され、出力電圧値は１［Ｖ］となる。ここで、基準値出力回路１３から０．５［Ｖ］の基準電圧値が出力されている場合、差動増幅器４４の出力電圧値の方が大きいため、コンパレータ４５は「ＮＧ」と判定する。仮に、基準値出力回路１３よりの基準値が１．５［Ｖ］であった場合は、「ＯＫ」と判定する。ちなみに、この例の場合、基準値出力回路１３の基準電圧値１［Ｖ］は、電源電流値１００［μＡ］に相当している。なお、上記の数値は一例であり、電流検出抵抗４１の抵抗値や差動増幅器４２の増幅率など、同様の機能を果たし得るものであればよい。また、判定結果入力回路１４に至る各システム構成要素においても、同様の機能を果たし得るものであれば、その形態は変化してもよい。
【００２２】
【発明の効果】
以上、詳細に説明したように、本発明の半導体試験装置によると、ＯＦＦリークの多い半導体集積回路の出荷試験において、半導体試験装置に簡易な回路を付加するのみで、Ｉｄｄｑ試験に要する時間を従来より大幅に短縮できるため、高価な半導体試験装置の使用時間を低減でき、試験を経済的に実施し、コストを低減することができるものである。詳しくは、半導体試験装置において、テストパターンの実行や停止、電流値の測定処理や測定値のディジタル値変換の際には、その処理のためのソフトウエア動作時間が無視できないため、１ポイントの測定に１ミリ秒程度必要とし、１０００ポイント程度の測定においては約１秒もの時間がかかるのに対して、本発明によると、半導体試験装置においてテストパターンの実行および停止を１度行なうだけで、複数の内部状態での静止時電源電流の電流値差を論理判定できるため、１ポイントの測定は１０マイクロ秒で済み、１０００ポイント程度の測定では約１０ミリ秒と従来の１００分の１となり、経済的なＩｄｄｑ試験を実施できるものとなるものである。
【図面の簡単な説明】
【図１】本発明による一実施形態の半導体試験装置の構成を示すブロック図である。
【図２】同実施形態における時間と各部位の値の変化を示すタイミング図である。
【図３】同実施形態の具体的一構成例を示す構成図である。
【符号の説明】
１    半導体試験装置
２    半導体集積回路
１１  デバイス電源
１２  タイミング回路
１３  基準値出力回路
１４  判定結果入力回路
２１  電流値出力手段
２２  電流値保持手段
２３  電流値差出力手段
２４  電流値比較判定手段
３１  電流値
３２  タイミング信号
３３  保持電流値
３４  電流値差
３５  基準値
３６  判定結果
３７  判定タイミング
４１  電流検出抵抗
４２  差動増幅器
４３  電圧値サンプル／ホールド（Ｓ／Ｈ）回路
４４  差動増幅器
４５  コンパレータ
【図１】
0004043743.tif 000002
【図２】
0004043743.tif 000003
【図３】
0004043743.tif 000004