(57)【特許請求の範囲】
【請求項１】
各々が複数のメモリセルを有しかつ互いに独立に活性／非活性状態へ駆動される複数のバンク、
前記複数のバンク各々に対応して設けられ、各々が活性化時対応のバンクの選択メモリセルのデータを増幅する複数のプリアンプ手段、および
前記複数のプリアンプ手段各々に対応して設けられ、各々が対応のプリアンプ手段のデータを保持する複数のリードレジスタ手段を備え、各前記リードレジスタ手段は、複数の互いに並列に設けられて順時能動化されるラッチ手段を備え、各前記リードレジスタ手段の複数のラッチ手段は、対応のプリアンプ手段の活性化に応答して順次能動化され、前記対応のプリアンプ手段の各活性化毎に出力される出力データを順次前記複数のラッチ手段の異なるラッチ手段によりラッチし、
前記複数のリードレジスタ手段各々に対応して設けられ、各々が対応のプリアンプ手段の活性化に応答して対応のリードレジスタ手段の複数のラッチ手段がラッチするデータを順次選択して転送する複数の転送手段、および
バンク特定信号に応答して、前記複数の転送手段の前記バンク特定信号により特定されたバンクに対応して設けられた転送手段の転送するデータを選択して装置外部へ出力する出力手段を備える、半導体記憶装置。
【請求項２】
前記出力手段は、
前記複数のバンク各々に共通に設けられ、前記バンク特定信号に従って特定されたバンクに対応して設けられた転送手段の出力データを選択して取込みラッチするデータラッチと、
前記データラッチからのデータをラッチしかつ装置外部へ出力する出力バッファ回路とを備える、請求項１記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置は、外部から繰返し与えられるクロック信号に同期して選択メモリセルデータを出力し、
前記複数の転送手段の各々は、
前記対応のプリアンプ手段の活性化に応答して、該対応のリードレジスタ手段に格納されたデータを該データの対応のリードレジスタ手段への取込から前記クロック信号の１クロックサイクル遅れて転送する手段を含む、請求項１または２記載の半導体記憶装置。
【請求項４】
前記装置はクロック信号に同期して選択メモリセルデータを装置外部へ出力し、
前記出力バッファ回路は、
前記データラッチのデータのラッチから前記クロック信号の１クロックサイクル経過後に、前記データラッチから与えられたデータを取込みラッチしかつ出力する手段を含む、請求項２記載の半導体記憶装置。
【請求項５】
前記複数のリードレジスタ手段の各々の複数のラッチ手段は、対応のプリアンプ手段に対して並列に設けられ、前記対応のプリアンプ手段の活性化に応答して交互に与えられたデータを取込みラッチする互いに並列に設けられる第１および第２の転送ラッチを備える、請求項１ないし４のいずれかに記載の半導体記憶装置。
【請求項６】
前記複数の転送手段の各々は、前記第１および第２の転送ラッチに対応して並列に設けられ、それぞれ対応の前記第１および第２の転送ラッチのラッチデータを転送する第１および第２の転送回路を含み、前記第１および第２の転送回路は、前記第１および第２の転送ラッチとの並列動作時、前記第２の転送ラッチのデータ取込時に第１の転送回路がデータ取込転送を行ないかつ前記第１の転送ラッチのデータ取込時に第２の転送回路がデータの取込転送を行なう態様でデータを転送する、請求項５記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置は、外部から繰返し与えられるクロック信号に同期してデータを装置外部へ出力し、
データ読出指示信号が与えられてから有効データが装置外部へ出力されるまでの前記クロック信号のサイクル数を示すＣＡＳレイテンシデータに従って、前記複数のリードレジスタ手段のうちの活性化されたプリアンプ手段に対応して設けられたリードレジスタ手段に含まれる複数のラッチ手段のうちの１つを与えられたデータをそのまま通過させるスルー状態に設定しかつ残りのラッチ手段のデータ取込およびラッチ動作を停止させる手段をさらに備える、請求項１記載の半導体記憶装置。
【請求項８】
前記ＣＡＳレイテンシデータに従って前記複数の転送手段および前記出力手段の活性化タイミングを決定する手段をさらに備える、請求項７記載の半導体記憶装置。
【請求項９】
前記複数のプリアンプ手段の各々は、活性化時相補データを生成して対応のリードレジスタ手段へ転送する手段を含む、請求項１ないし８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記複数のリードレジスタ手段の各ラッチ手段は、前記対応のプリアンプ手段の活性化に応答して選択的に出力ハイインピーダンス状態となるクロックトインバータを含む、請求項１ないし９のいずれかに記載の半導体記憶装置。
【請求項１１】
前記複数の転送手段の各々は相補データを伝達する手段を含む、請求項１または９記載の半導体記憶装置。
【請求項１２】
各前記リードレジスタ手段の出力ノードに設けられ、対応の転送手段のデータ転送完了に応答して前記出力ノードを所定電位に初期化する手段をさらに備える、請求項１ないし１１のいずれかに記載の半導体記憶装置。
【請求項１３】
前記データラッチの前記出力バッファ回路へのデータ転送完了に応答して前記データラッチの入力ノードを所定電位に初期化する手段をさらに備える、請求項２記載の半導体記憶装置。
【請求項１４】
前記複数のバンク各々に設けられ、活性化時与えられたアドレス信号に従って対応のメモリバンクのアドレス指定されたメモリセルを選択するための複数のデコーダ、
前記複数のバンク共通に設けられ、アクセス指示信号に応答してデコーダイネーブル信号を生成する手段、および
前記複数のデコーダ各々に対応して設けられ、前記デコーダイネーブル信号とバンク指定信号とに応答して対応のデコーダを活性化する複数のデコーダ活性化手段をさらに備える、請求項１ないし１３のいずれかに記載の半導体記憶装置。
【請求項１５】
前記複数のバンクの各々は、複数の内部データバスを含み、前記複数のプリアンプ手段の各々は、対応のバンクの複数の内部データバス各々に対して設けられかつ前記デコーダから与えられるバス選択信号とプリアンプ活性化信号に従って活性化される複数のプリアンプを含む、請求項１４記載の半導体記憶装置。
【請求項１６】
各前記リードレジスタ手段の複数のラッチ手段は、
対応のプリアンプ手段に対して並列に設けられ、前記対応のプリアンプ手段の活性化時前記対応のプリアンプ手段の出力信号を交互に受ける第1および第２の転送ゲートと、
前記第1および第２の転送ゲートを介して転送されたデータをラッチする第1および第２のリードラッチとを含み、
前記複数の転送手段の各々は、
対応のリードレジスタ手段の前記第１および第２のリードラッチに対応して互いに並列に設けられ、前記対応のプリアンプ手段の活性化時、前記第１および第２のリードラッチのラッチしたデータを前記出力回路へ交互に転送する第３および第４の転送ゲートを備える、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、クロック信号に同期して内部読出データを転送して出力する半導体記憶装置に関する。より特定的には、複数のバンクを有しかつクロック信号に同期して外部信号の取込およびデータの入出力を行なうマルチバンク同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
高速動作するマイクロプロセサなどの処理装置の動作速度に合わせてデータを転送するために、たとえばシステムクロックであるクロック信号に同期して外部信号（制御信号およびアドレス信号を含む）の取込およびデータの入出力を行なうクロック同期型半導体記憶装置が用いられる。
【０００３】
図４７は、従来のクロック同期型半導体記憶装置（以下、ＳＤＲＡＭと称す）のデータ読出および書込時の動作を示すタイミングチャート図である。以下、図４７を参照して、このＳＤＲＡＭのデータ読出／書込動作について説明する。
【０００４】
ＳＤＲＡＭにおいては、動作モードの指定は、複数の外部制御信号の状態の組合せ（コマンド）により行なわれる。
【０００５】
クロックサイクル１において、クロック信号ＣＬＫの立上がりエッジにおいて、ロウアドレスストローブ信号／ＲＡＳがＬレベル、かつコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがＨレベルのときには、アクティブコマンドが与えられ、メモリセルの選択動作が開始される（行選択動作が開始される）。このアクティブコマンドが与えられると、そのとき同時に与えられているアドレス信号ＡＤＤを、ロウアドレス信号Ｘａとして取込み、内部でこのロウアドレス信号Ｘａに従った行選択動作が行なわれる。
【０００６】
クロックサイクル３におけるクロック信号ＣＬＫの立上がりエッジで、ロウアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥをＨレベルに設定しかつコラムアドレスストローブ信号／ＣＡＳをＬレベルに設定すると、リードコマンドが与えられ、データ読出が指示される。このリードコマンドが与えられると、そのとき同時に与えられているアドレス信号ＡＤＤをコラムアドレス信号Ｙｂとして取込み、このコラムアドレス信号Ｙｂに従った列選択動作が行なわれ、選択列のデータが読出される。
【０００７】
クロックサイクル５の中間時点において、このメモリセルの読出データＱが出力され、クロックサイクル６のクロック信号ＣＬＫ６の立上がりエッジで最初の読出データｂ０が確定状態とされ、外部の装置によりサンプリングされる。以降、クロックサイクル１３のクロック信号ＣＬＫの立上がりエッジまで、各クロック信号の立上がりエッジで順次データｂ１〜ｂ７が確定状態とされる。この１つのアクセス指示（リードコマンド）により連続して読出されるデータａ（ｂ０〜ｂ７）の数はバースト長と呼ばれる。図４７においては、バースト長が８の場合のデータ読出動作が示されている。また、リードコマンドが与えられてから、有効データが出力されるまでのクロックサイクルの数をＣＡＳレイテンシと呼ぶ。このＣＡＳレイテンシは、内部でメモリセル列を選択し、出力バッファを介して出力するまでに必要とされる時間であり、図４７においてはＣＡＳレイテンシが３の場合が一例として示される。
【０００８】
なお、この図４７に示すタイミングチャート図において、ＳＤＲＡＭを選択状態におくチップセレクト信号／ＣＳは、Ｌレベルの活性状態に保持されている。
【０００９】
次にデータ書込動作について説明する。まず、クロックサイクル１６のクロック信号ＣＬＫの立上がりエッジでアクティブコマンドを与えると、そのときに与えられているアドレス信号Ｘｃをロウアドレス信号として行選択動作が行なわれる。クロックサイクル１８のクロック信号ＣＬＫの立上がりエッジにおいて、ロウアドレスストローブ信号／ＲＡＳをＨレベル、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥをともにＬレベルに設定すると、データ書込を指示するライトコマンドが与えられる。
【００１０】
このライトコマンドが与えられると、そのときに与えられるアドレス信号Ｙｄに従って列選択動作が行なわれる。このクロックサイクル１８のクロック信号ＣＬＫの立上がりエッジで与えられたデータｄ０が、ＳＤＲＡＭ内部に取込まれる。以降データｄ１〜ｄ７がクロックサイクル１９からクロックサイクル２５のそれぞれのクロック信号ＣＬＫの立上がりに同期してＳＤＲＡＭ内部へ取込まれる。このＳＤＲＡＭ内部に取込まれたデータｄ０〜ｄ７は所定のシーケンスで、内部の選択列（メモリセル）へ書込まれる。
【００１１】
このデータ書込動作時においても、１つのライトコマンドを与えることにより、書込データＤとしては、連続して８個のデータｄ０〜ｄ７を書込むことができる。図４７においてデータｃは、１つのライトコマンドにより書込まれるデータを示す。
【００１２】
また、図４７のライト動作において、ライトイネーブル信号／ＷＥは、データｄ０〜ｄ７の書込期間中Ｌレベルに設定されるのではなく、コラムアドレスストローブ信号／ＣＡＳと同様、クロックサイクル１８のクロック信号ＣＬＫの立上がり時においてＬレベルに保持されるワンショットパルスの形で与えられてもよい。
【００１３】
ＳＤＲＡＭにおいてクロック信号ＣＬＫに同期してアドレス信号および制御信号を取込むことにより、これらの信号のスキューに対するマージンを考慮して内部動作タイミングを決定する必要がない。したがって、内部動作を速いタイミングでコマンドに従って開始することができ、高速アクセスが可能となる。また、リードコマンドが与えられてからＣＡＳレイテンシで規定されるクロックサイクルが経過した後には、クロック信号ＣＬＫに同期してデータを出力することができ、データ書込時においては、クロック信号ＣＬＫに同期してデータの書込を行なうことができ、データの入出力速度は、このクロック信号ＣＬＫにより決定されることになり、高速でデータの入出力を行なうことができる。
【００１４】
図４８は、ＳＤＲＡＭのデータ読出部の構成を概略的に示す図である。図４８においては、偶数ビット線対ＢＬＰｅおよび奇数ビット線対ＢＬＰｏを代表的に示す。ビット線対ＢＬＰｅに対しては、活性化時このビット線対ＢＬＰｅの電位差を差動的に増幅しかつラッチするセンスアンプＳＡｅが設けられ、ビット線対ＢＬＰｏに対しては、活性化時このビット線対ＢＬＰｏの電位差（メモリセルデータ）を差動増幅してラッチするセンスアンプＳＡｏが設けられる。さらに、センスアンプＳＡｅおよびセンスアンプＳＡｏそれぞれに対して、コラムデコーダＣＤからの列選択信号ＣＳＬに応答して導通し、センスアンプＳＡｅおよびＳＡｏを、それぞれ明確に示さない内部データバスへ接続する列選択ゲートＩＧｅおよびＩＧｏが設けられる。列選択ゲートＩＧｅにより選択されたセンスアンプＳＡｅのラッチデータはプリアンプＰＡｅに与えられる。列選択ゲートＩＧｏにより選択されたセンスアンプＳＡｏのラッチデータはプリアンプＰＡｏに与えられる。
【００１５】
ＳＤＲＡＭのデータ読出部は、プリアンプＰＡｅおよびＰＡｏのデータをラッチしかつ選択的に順次伝達するセレクタＳＥＬと、このセレクタＳＥＬから伝送されるデータをラッチするラッチＬ２と、クロック信号φａに応答してラッチＬ２のラッチデータを出力回路ＯＤＣへ伝達するトランスファーゲートＸＦを備える。セレクタＳＥＬは、クロック信号φｂおよび／φｂに従ってラッチデータを伝達する２段のラッチＬｆおよびＬｂと、選択信号φｅの活性化に応答して導通し、プリアンプＰＡｅの出力データをラッチＬｆへ格納する転送ゲートＴＧ１と、選択信号／φｅの活性化（Ｈレベル）に応答して導通し、プリアンプＰＡｅの出力データをラッチＬｂへ格納する転送ゲートＴＧ２と、選択信号／φｅの活性化時導通し、プリアンプＰＡｏの出力データをラッチＬｆに格納する転送ゲートＴＧ３と、選択信号φｅの活性化時導通し、プリアンプＰＡｏの出力データをラッチＬｂに格納する転送ゲートＴＧ４と、クロック信号φｂに応答してラッチＬｆのラッチデータをラッチＬ２へ伝達する転送ゲートＴＧ５と、クロック信号／φｂに応答してラッチＬｂのラッチデータをラッチＬｆへ伝達する転送ゲートＴＧ６を含む。
【００１６】
選択信号φｅは、同時に選択されるビット線対ＢＬＰｅおよびＢＬＰｏのうち、最初に出力されるデータが偶数ビット線対のメモリセルデータの場合に活性状態とされる。逆の場合には、選択信号／φｅが活性状態のＨレベルとなる。
【００１７】
出力回路ＯＤＣは、転送ゲートＸＦを介して与えられるデータをラッチするラッチＬＯと、ラッチＬＯから与えられるデータをバッファ処理して出力データＤＱとして出力する出力バッファＯＢを含む。次に、この図４８に示すＳＤＲＡＭのデータ読出動作について、図４９に示すタイミングチャート図を参照して説明する。
【００１８】
図４９（ａ）に示すクロック信号ＣＬＫのクロックサイクル０において、リードコマンドが与えられる。このクロックサイクル０よりも前のサイクルにおいては、既にアクティブコマンドが与えられており、センスアンプＳＡｅおよびＳＡｏは活性状態にあり、図示しないメモリセルデータの検知増幅およびラッチを行なっている。このリードコマンドに従って、コラムデコーダＣＤが活性化され、列選択動作を行ない、列選択信号ＣＳＬが活性状態とされ、列選択ゲートＩＧｅおよびＩＧｏが導通し、センスアンプＳＡｅおよびＳＡｏのラッチデータがそれぞれプリアンプＰＡｅおよびＰＡｏへ与えられる。次いで、このリードコマンドに従ってプリアンプＰＡｅおよびＰＡｏが活性化され、図４９（ｂ）および（ｃ）に示すように、プリアンプＰＡｅおよびＰＡｏの出力データがそれぞれＤ０およびＤ１の確定状態とされる。ここで、プリアンプＰＡｅおよびＰＡｏはラッチ回路を内蔵しており、この増幅データＤ０およびＤ１をラッチしている。
【００１９】
次いで、クロックサイクル１において、選択信号φｅの状態が確定し、プリアンプＰＡｅおよびＰＡｏの出力データがセレクタＳＥＬのラッチＬｆおよびＬｂにラッチされる。図４９においては、選択信号φｅが活性状態とされ、ラッチＬｆにプリアンプＰＡｅの出力データがラッチされ、ラッチＬｂには、プリアンプＰＡｏの出力データがラッチされる動作シーケンスが一例として示される（図４９（ｄ）および（ｅ）参照）。
【００２０】
クロックサイクル２において、再びリードコマンドが与えられ、列選択動作が行なわれ、次いでプリアンプＰＡｅおよびＰＡｏが活性状態とされ、別の列上のメモリセルデータが増幅される（図４９（ｂ）および（ｃ）参照）。このクロックサイクル２において、またクロック信号φｂがハイレベルとなり、ラッチＬｆに格納されたデータがラッチＬ２へ転送され、またラッチＬｂにラッチされたデータがラッチＬｆに転送される。図４９（ｄ）に示すように、ラッチＬｆのラッチデータがデータＤ１に変化し、またラッチＬ２がデータＤ０を格納する。
【００２１】
クロックサイクル３において、クロック信号φａがＨレベルとなり、転送ゲートＸＦが導通し、ラッチＬ２にラッチされたデータが出力回路ＯＤＣへ与えられ、ラッチＬＯにラッチされる。出力回路ＯＤＣのラッチＬＯにラッチされたデータは出力バッファＯＢを介して出力データＤＱとして出力される（図４９（ｈ）参照）。
【００２２】
クロックサイクル４において、選択信号φｅに従って、プリアンプＰＡｅおよびＰＡｏの出力データＤ２およびＤ３がそれぞれラッチＬｆおよびＬｂに格納される。このクロックサイクル３においては、クロック信号φｂに従ってラッチＬｆに格納されたデータＤ１がラッチＬ２へ格納されている。したがって、新たにラッチＬｆに格納されたデータＤ２に従って、転送前のデータＤ１が破壊されるのは防止される。
【００２３】
クロックサイクル４において、再びこのラッチＬｆのラッチするデータＤ２がラッチＬ２へ転送されてラッチされる。以降この動作を繰返すことにより、ラッチＬ２へは１クロックサイクルごとに、データＤ２およびＤ３が順次与えられ、次いで転送ゲートＸＦを介して出力回路ＯＤＣへこのラッチＬ２のラッチデータが与えられる。これにより、クロック信号ＣＬＫの立上がりで確定状態とされたデータＤ１、Ｄ２およびＤ３が順次出力される。
【００２４】
この図４９のタイミングチャート図に示すように、ＳＤＲＡＭのデータ読出部は、３つのパイプラインステージに分割することができる。パイプラインステージＩは、センスアンプ出力ノードからセレクタＳＥＬまでである（転送ゲートＴＧ５は含まず）。パイプラインステージＩＩは、この転送ゲートＴＧ５とラッチＬ２で構成される。パイプラインステージＩＩＩは、転送ゲートＸＦと出力回路ＯＤＣで構成される。データ読出時において、最も時間を要するのは、このセンスアンプのラッチデータをプリアンプで増幅して、内部読出データバスへ転送する動作である。セレクタＳＥＬを用いて、２ビットを同時にラッチし、このラッチした２ビットデータを順次クロック信号に従って転送することにより、このセンスアンプからプリアンプの出力データのラッチまでの動作に対し、２クロックサイクルを割当てることができる。したがって、クロック信号ＣＬＫが高速であっても、データを余裕を持って転送することができる。すなわち、高速でデータを出力することができる。
【００２５】
【発明が解決しようとする課題】
図５０は、ＳＤＲＡＭのデータ読出部の構成を概略的に示す図である。偶数ビット線対ＢＬＰｅは、偶数メモリアレイＥＭＡに配置され、奇数ビット線対ＢＬＰｏは、奇数メモリアレイＯＭＡに配置される。これらの偶数メモリアレイＥＭＡおよび奇数メモリアレイＯＭＡに対しては、ロウデコーダおよびコラムデコーダがそれぞれ配置される。すなわち、この図５０に示すＳＤＲＡＭの構成においては、偶数メモリアレイＥＭＡおよび奇数メモリアレイＯＭＡから１ビットずつ合計２ビットのメモリセルデータを読出し、プリアンプＰＡｅおよびＰＡｏにより増幅した後、セレクタＳＥＬにより順次１ビットずつ転送し、ラッチＬ２および出力回路ＯＤＣを介してデータを出力する。
【００２６】
この偶数メモリアレイＥＭＡおよび奇数メモリアレイＯＭＡは、別々のメモリアレイであり、したがって、周辺回路（ロウデコーダおよびコラムデコーダを含む）は偶数メモリアレイＥＭＡおよび奇数メモリアレイＯＭＡそれぞれに別々に設けられる。この偶数メモリアレイＥＭＡおよび奇数メモリアレイＯＭＡをバンクとして利用することを考える。すなわち、奇数メモリアレイＯＭＡの活性／非活性状態の駆動と偶数メモリアレイＥＭＡの活性／非活性状態への駆動をそれぞれ独立に行なうことを考える。この偶数メモリアレイＥＭＡおよび奇数メモリアレイＯＭＡをバンクとして用いれば、偶数メモリアレイのメモリセルへのアクセス時に、奇数メモリアレイを選択状態として、（ワード線）を選択状態に保持することができる。したがって、この偶数メモリアレイＥＭＡおよび奇数メモリアレイＯＭＡへ交互にアクセスすることにより、いわゆるＲＡＳプリチャージ時間が不要となり、高速のアクセスを行なうことが可能となる。しかしながら、この偶数メモリアレイＥＭＡおよび奇数メモリアレイＯＭＡをバンクとして用いた場合以下のような問題が生じる。
【００２７】
図５１は、図５０に示す偶数メモリアレイＥＭＡおよび奇数メモリアレイＯＭＡをバンクとして利用するときのデータ読出動作を示すタイミングチャート図である。図５１においては、偶数メモリアレイＥＭＡへのアクセス時の動作が一例として示される。
【００２８】
偶数メモリアレイＥＭＡおよび奇数メモリアレイＯＭＡは、それぞれバンクである。したがって、この偶数メモリアレイＥＭＡからは、各クロックサイクルごとにメモリセルを選択してプリアンプＰＡｅで増幅する必要がある。図５１において、クロックサイクル０において、リードコマンドが与えられ、偶数メモリアレイＥＭＡのバンクが指定されて、プリアンプＰＡｅが活性化される。このプリアンプＰＡｅのデータ（図５１（ｂ）参照）がＰＡｅによりラッチされる。クロックサイクル１において、このプリアンプＰＡｅのラッチデータがセレクタＳＥＬに含まれるラッチＬｆへ与えられる（図５１（ｃ））。このとき、１つのアレイのみが用いられるため、セレクタＳＥＬにおいては、バンク特定信号に従って選択信号φｅの状態が決定される。すなわちクロックサイクル１において図５１（ｆ）に示す選択信号φｅに従ってメモリセルデータがラッチＬｆにラッチされる。このセレクタＳＥＬ内のラッチＬｆにラッチされたデータがラッチＬ２へ転送される。
【００２９】
クロックサイクル１においては、プリアンプＰＡｅによりデータ増幅動作が行なわれ、プリアンプＰＡｅの出力データが図５１（ｂ）に示すようにデータＤ１になる。このデータＤ１は、クロックサイクル２において、セレクタＳＥＬに含まれるラッチＬｆに転送される。このデータＤ１のラッチＬｆへの転送と、ラッチＬｆからラッチＬ２へのデータＤ０の転送が、同期して行なわれる。したがってこのとき、データＤ０が転送される前に、データＤ０がデータＤ１で書替えられ、ラッチＬ２へデータＤ１が転送される可能性がある。このデータの衝突を防止するために、転送クロック信号φｂを、クロック信号ＣＬＫの半クロックサイクル速くし、転送クロック信号φｂと選択信号φｅを逆相とすることが考えられる。しかしながら、この場合においても、以下に述べるような問題が生じる。
【００３０】
図５２は、この転送クロック信号φｂを、選択信号φｅと逆相で駆動する場合の動作を示すタイミングチャート図である。この図５２に示すタイミングチャート図において、クロック信号φｂは、図５１に示すタイミングチャート図よりも半クロックサイクル速くハイレベルとされる。したがって、クロックサイクル２において、ラッチＬ２のデータがＤ０となり、クロックサイクル３においてラッチＬ２のラッチデータがデータＤ１となる。したがって、、ラッチＬ２におけるデータの衝突は生じない。しかし、ＣＡＳレイテンシが４の場合、ラッチＬ２から出力回路ＯＤＣへのデータ転送は、クロックサイクル３において行なわれる。したがって、ラッチＬ２に格納されたデータＤ０は、出力回路ＯＤＣへ転送される前に、データＤ１により書替えられることになり、データＤ０を出力することができない。
【００３１】
すなわち、ＣＡＳレイテンシ４において、正確にデータを読出すことができなくなるという問題が生じる。
【００３２】
それゆえ、この発明の目的は、任意の数のバンクを有するバンク構成においても、高速で正確にデータを転送することのできる半導体記憶装置を提供することである。
【００３３】
この発明の他の目的は、１以上のバンクを含むバンク構成においても高速でパイプライン的にかつ正確にデータを転送する内部読出回路を備える同期型半導体記憶装置をを提供することである。
【００３４】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、各々が複数のメモリセルを有しかつ互いに独立に活性／非活性状態へ駆動される複数のバンクと、これら複数のバンク各々に対応して設けられ、活性化時対応のバンクの選択メモリセルのデータを増幅する複数のプリアンプ手段と、これら複数のプリアンプ手段各々に対応して設けられ、各々が対応のプリアンプ手段の出力するデータを保持する複数のリードレジスタ手段とを備える。各リードレジスタ手段は、複数の互いに並列に設けられて順次能動化されるラッチ手段を備える。各リードレジスタ手段の複数のラッチ手段は、対応のプリアンプ手段の活性化に応答して順次能動化され、対応のプリアンプ手段の各活性化毎に出力される出力データを順次これら複数のラッチ手段の異なるラッチ手段によりラッチする。この半導体記憶装置はさらに、これら複数のリードレジスタ手段各々に対応して設けられ、各々が対応のプリアンプ手段の活性化に応答して対応のリードレジスタ手段の複数のラッチ手段がラッチするデータを順次選択して転送する複数の転送手段と、バンク特定信号に応答してこれら複数の転送手段のバンク特定信号により特定されたバンクに対応して設けられた転送手段の転送するデータを選択して装置外部へ出力する出力手段を備える。
【００３５】
請求項２に係る半導体記憶装置は、請求項１の出力手段が、複数のバンクに共通に設けられ、バンク特定信号に従ってこのバンク特定信号が特定するバンクに対応して設けられた転送手段から転送されたデータを取込みラッチするデータラッチと、このデータラッチによりラッチされたデータに従って装置外部へデータを出力する出力バッファ回路を備える。
【００３６】
請求項３に係る半導体記憶装置は、請求項１または２の装置は、外部から繰返し与えられるクロック信号に同期して選択メモリセルデータを出力し、複数の転送手段の各々は、対応のプリアンプ手段の活性化に応答して、対応のリードレジスタ手段に格納されたデータを、データの対応のリードレジスタ手段への取込からクロック信号の１クロックサイクル遅れて転送する手段を含む。
【００３７】
請求項４に係る半導体記憶装置は、請求項２の出力バッファ回路が、データラッチのデータラッチ後、クロック信号の１クロックサイクル後にこのデータラッチから与えられたデータを取込みラッチしかつ出力する手段を含む。
【００３８】
請求項５に係る半導体記憶装置は、請求項１ないし４のいずれかの複数のリードレジスタ手段各々の複数のラッチ手段が、対応のプリアンプ手段に対して並列に設けられ、対応のプリアンプ手段の活性化に応答して交互に与えられたデータを取込みラッチする第１および第２の転送ラッチを備える。
【００３９】
請求項６に係る半導体記憶装置は、請求項５の複数の転送手段の各々が、第１および第２の転送ラッチに対応して並列に設けられ、それぞれ対応の第１および第２の転送ラッチのラッチデータを転送する第１および第２の転送回路を含み、第１および第２の転送回路は、第１および第２の転送ラッチとの並列動作時、第２の転送ラッチのデータ取込時に第１の転送回路がデータ取込転送を行ないかつ第１の転送ラッチのデータ取込時に第２の転送回路がデータの取込転送を行なう態様でデータを転送する。
【００４０】
請求項７に係る半導体記憶装置は、請求項１に係る半導体記憶装置であって、外部から繰返し与えられるクロック信号に同期してデータを装置外部へ出力し、データ読出指示信号が与えられてから有効データが装置外部へ出力されるまでのクロック信号のサイクル数を示すＣＡＳレイテンシデータに従って、複数のリードレジスタ手段のうちの活性化されたプリアンプ手段に対応して設けられたリードレジスタ手段に含まれる複数のラッチ手段のうち１つを与えられたデータをそのまま通過させるスルー状態に設定しかつ残りのラッチ手段のラッチ動作を停止させる手段をさらに備える。
【００４１】
請求項８に係る半導体記憶装置は、請求項７の装置が、さらに、ＣＡＳレイテンシデータに従って複数の転送手段および出力手段の活性化タイミングを決定する手段をさらに備える。
【００４２】
請求項９に係る半導体記憶装置は、請求項１ないし８のいずれかの複数のプリアンプ手段の各々が、活性化時相補データを生成して対応のリードレジスタ手段へ転送する手段を含む。
【００４３】
請求項１０に係る半導体記憶装置は、請求項１ないし９のいずれかに記載の複数のリードレジスタ手段の各ラッチ手段が、対応のプリアンプ手段の活性化に応答して選択的に出力ハイインピーダンス状態となるクロックトインバータを含む。
【００４４】
請求項１１に係る半導体記憶装置は、請求項１または９の複数の転送手段の各々が、相補データを転送する手段を含む。
【００４５】
請求項１２に係る半導体記憶装置は、請求項１ないし１１の複数のリードレジスタ手段の各々が、出力ノードに設けられ、対応の転送手段のデータ転送完了に応答して、該出力ノードを所定電位に初期化する手段をさらに備える。
【００４６】
請求項１３に係る半導体記憶装置は、請求項２の装置が、さらに、データラッチの出力バッファ回路へのデータ転送完了に応答してこのデータラッチの入力ノードを所定電位に初期化する手段をさらに備える。
【００４７】
請求項１４に係る半導体記憶装置は、請求項１ないし１３の半導体記憶装置が、さらに、複数のバンク各々に設けられ、活性化時与えられたアドレス信号に従って対応のメモリバンクのアドレス指定されたメモリセルを選択するための複数のデコーダと、複数のバンクに共通に設けられ、アクセス指示信号に応答してデコーダイネーブル信号を生成する手段と、複数のデコーダ各々に対応して設けられ、デコーダイネーブル信号とバンク指定信号とに応答して、対応のデコーダを活性化する複数のデコード活性化手段をさらに備える。
【００４８】
請求項１５に係る半導体記憶装置は、請求項１４の複数のバンクの各々が、複数の内部データバスを含み、プリアンプ手段は、各内部データバスに対応して設けられ、かつデコーダから与えられるバス選択信号とプリアンプ活性化信号に従って活性化される複数のプリアンプを含む。
請求項１６に係る半導体記憶装置は、請求項１の各リードレジスタ手段の複数のラッチ手段が、対応のプリアンプ手段に対して並列に設けられ、対応のプリアンプ手段の活性化時対応のプリアンプ手段の出力信号を交互に受ける第1および第２の転送ゲートと、第1および第２の転送ゲートを介して転送されたデータをラッチする第1および第２のリードラッチとを含み、複数の転送手段の各々が、対応のリードレジスタ手段の第１および第２のリードラッチに対応して互いに並列に設けられ、対応のプリアンプ手段の活性化時、第１および第２のリードラッチのラッチしたデータを出力回路へ交互に転送する第３および第４の転送ゲートを備える。
【００４９】
請求項１の半導体記憶装置において、各バンクのプリアンプ手段に対応して複数のラッチ手段を設け、これら複数のラッチ手段へ順次対応のプリアンプ手段の出力データを転送してラッチし、次いで順次転送することにより、各クロックサイクルにプリアンプ手段を活性化してこのプリアンプ手段からデータを出力してもデータの衝突が生じることがなく、正確にデータをパイプライン的に転送することができる。
【００５０】
請求項２の半導体記憶装置において、複数のバンクに共通にデータレジスタを設け、バンク特定信号に従ってこのデータレジスタに対応のバンクの転送手段からのデータをラッチし、次いで出力バッファ回路を介してデータを出力することにより、必要最小限の回路数をもって正確にパイプライン的にデータを転送することができる。
【００５１】
請求項３に係る半導体記憶装置において、複数の転送手段の各々が、対応のプリアンプ手段の活性化に応答して、対応のリードレジスタ手段に格納されたデータをクロック信号の１クロックサイクル送らせて転送することにより、ＣＡＳレイテンシが４の場合においても、正確にデータ転送を行なうことが可能となる。
【００５２】
請求項４に係る半導体装置において、出力バッファ回路において、データラッチをクロック信号の１クロックサイクル後に与えられたデータを取込みラッチしかつ出力することにより、正確に、ＣＡＳレイテンシに従ってデータを出力することが可能となる。
【００５３】
請求項５に係る半導体記憶装置において、複数のリードレジスタ手段の各々が、対応のプリアンプ手段に対して並列に設けられる第１および第２の転送ラッチを備えることにより、必要最小限の転送ラッチにより、データ衝突を伴うことなくデータ転送を各クロックサイクルに行なうことが可能となる。
【００５４】
請求項６に係る半導体記憶装置において、第１および第２の転送ラッチの取込動作と逆の態様で第１および第２の転送ラッチのラッチデータを選択して転送することにより、一方の転送ラッチへのデータ書込時、他方の転送ラッチからデータを読出すことができ、正確にデータの衝突を防止してデータ転送を行なうことができる。また、第１および第２の転送ラッチの書込および読出を交互に行なうことにより、必要最小限の転送ラッチで、データをパイプライン的に伝達することができる。
【００５５】
請求項７に係る半導体記憶装置において、ＣＡＳレイテンシデータに従って、リードレジスタ手段内の１つのラッチのみを用いてデータ転送を行なうことにより、ＣＡＳレイテンシが少なく高速でデータ転送を行なう必要がある場合においても、パイプラインステージの数を等価的に低減して、ＣＡＳレイテンシに従ったデータ転送を行なうことができる。
【００５６】
請求項８に係る半導体記憶装置において、ＣＡＳレイテンシデータに従って複数の転送手段および出力手段の活性化タイミングを決定することにより、ＣＡＳレイテンシに従った読出データ転送経路のパイプラインステージの段数の設定およびデータ転送を実現することができる。
【００５７】
請求項９に係る半導体記憶装置において、プリアンプ手段の出力データを相補データとして転送することにより、信号振幅が等価的に大きくなり、ノイズの影響を受けることなく正確にかつ高速でデータ転送を行なうことが可能となる。
【００５８】
請求項１０に係る半導体記憶装置において、リードレジスタ手段のラッチ手段は、クロックトインバータで構成することにより、正確にデータのラッチおよび高速データ転送を行なうことができる。
【００５９】
請求項１１に係る半導体記憶装置において、転送手段が相補データを転送することにより、ノイズの影響を受けることなく正確にかつ高速でデータの転送およびラッチを行なうことができる。
【００６０】
請求項１２に係る半導体記憶装置において、リードレジスタ手段の出力ノードをデータ転送完了後初期化することにより、次回のデータを受けるとき高速でその出力ノード電位を受けたデータに応じて変化させることができ、高速のデータ転送およびラッチを行なうことができる。
【００６１】
請求項１３に係る半導体記憶装置において、出力バッファ回路へのデータ転送完了後データラッチの入力ノードを所定電位に初期化することにより、そのラッチデータを与えられたデータに応じて変化させることができ、高速データ転送およびラッチを実現することができる。
【００６２】
請求項１４に係る半導体記憶装置において、バンクそれぞれに対して設けられたデコーダを、デコーダイネーブル信号およびバンク指定信号に従って活性化することにより、バンクアドレス信号を各デコーダへ与えてバンクそれぞれにおいてデコーダを活性化する構成に比べて、信号線の本数が低減され、配線レイアウトが容易となるとともに、活性状態とされる信号線の数を低減することができ、信号線充放電電流を低減することができる。また、レイアウトが容易となり、信号配線の配線長が短くなり、高速で信号を伝達することが可能となり、速いタイミングでデコーダを活性化してデコード動作を行なってメモリセルを選択することができる。
【００６３】
請求項１５に係る半導体記憶装置において、複数の内部データバスそれぞれに対してプリアンプを設け、このプリアンプを、デコーダの出力信号に従って選択的に活性化することにより、各プリアンプを、選択メモリセルに合わせて速いタイミングで活性状態とすることができ、高速データ転送を行なうことができる。
請求項１６に係る半導体記憶装置において、リードレジスタ手段おのおのにおいて交互にデータの転送を行なう第１および第２の転送ゲートおよびリードラッチを設け、転送手段において、対応の第１および第２のリードラッチのラッチするデータを交互に転送することにより、高速でプリアンプ手段からのデータを転送することができる。
【００６４】
【発明の実施の形態】
図１は、この発明に従うＳＤＲＡＭの要部の構成を概略的に示す図である。図１においては、１つのメモリアレイ（バンク）に対するデータ読出経路が代表的に示される。図１において、ＳＤＲＡＭは、メモリアレイから、内部データバスＧＩＯを介して与えられる選択メモリセルデータをプリアンプ活性化信号ＰＡＥの活性化に応答して増幅するプリアンプ１と、このプリアンプ１から与えられるデータＤＴ１を順次内部に含まれる複数のラッチに格納するリードレジスタ部２と、このリードレジスタ部２に格納されたデータを順次選択して転送するデータ転送部４と、このデータ転送部４から転送されたデータＤＴ２をアレイ（バンク）指定信号に従って順次取込み、外部読出データＤＱとして出力するデータ出力部６を含む。
【００６５】
リードレジスタ部２は、転送制御信号ＳＷ１ａに応答してプリアンプ１からのデータＤＴ１を転送する転送ゲート２ａと、この転送ゲート２ａから与えられるデータをラッチするラッチ回路２ｂと、転送ゲート２ａと並列に設けられ、転送制御信号ＳＷ２ａに応答してプリアンプ１からのデータＤＴ１を転送する転送ゲート２ｃと、転送ゲート２ｃから転送されるデータをラッチするラッチ回路２ｄを含む。転送ゲート２ａは、一例として、転送制御信号ＳＷ１ａをゲートに受けるｎチャネルＭＯＳトランジスタ２ａａで構成される。ラッチ回路２ｂは、この転送ゲート２ａから与えられるデータを反転するＣＭＯＳインバータ２ｂａと、このインバータ２ｂａの出力を反転してインバータ２ｂａの入力部へ伝達するＣＭＯＳインバータ２ｂｂを含む。転送ゲート２ｃは、一例として、転送制御信号ＳＷ２ａをゲートに受けるｎチャネルＭＯＳトランジスタ２ｃａで構成される。ラッチ回路２ｄは、転送ゲート２ｃからの転送されたデータを反転するＣＭＯＳインバータ２ｄａと、このインバータ２ｄａの出力データを反転してインバータ２ｄａの入力へ伝達するＣＭＯＳインバータ２ｂｂを含む。
【００６６】
データ転送部４は、転送制御信号ＳＷ１ｂに応答してラッチ回路２ｂのラッチデータを内部データバス５上に伝達する転送ゲート４ａと、転送制御信号ＳＷ２ｂに応答してラッチ回路２ｄのラッチデータを内部データバス５上に伝達する転送ゲート４ｂを含む。一例として、転送ゲート４ａは、転送制御信号ＳＷ１ｂをゲートに受けるｎチャネルＭＯＳトランジスタを含み、転送ゲート４ｂは、転送制御信号ＳＷ２ｂをゲートに受けるｎチャネルＭＯＳトランジスタ４ｂｂを含む。
【００６７】
データ出力部６は、アレイ指定情報を含む転送制御信号ＳＷ３に従ってデータ転送部４から内部データバス５上に転送されたデータＤＴ２を内部リードデータバスに転送する転送ゲート６ａと、転送ゲート６ａから転送されたデータをラッチするラッチ回路６ｂと、転送制御信号ＳＷ４に応答してラッチ回路６ｂにラッチされたデータを転送する転送ゲート６ｃと、転送ゲート６ｃから転送されたデータをラッチするラッチ回路６ｄと、出力活性化信号ＯＥの活性化に応答して、ラッチ回路６ｄにラッチされたデータをバッファ処理して出力データＤＱとして出力する出力バッファ６ｅを含む。
転送ゲート６ａは、一例として、転送制御信号ＳＷ３をゲートに受けるｎチャネルＭＯＳトランジスタ６ａａを含む。ラッチ回路６ｂは、転送ゲート６ａから転送されたデータを反転するＣＭＯＳインバータ６ｂａと、ＣＭＯＳインバータ６ｂａの出力データを反転してインバータ６ｂａの入力部へ伝達するＣＭＯＳインバータ６ｂｂを含む。転送ゲート６ｃは、一例として、転送制御信号ＳＷ４をゲートに受けるｎチャネルＭＯＳトランジスタ６ｃａを含む。ラッチ回路６ｂは、転送ゲート６ｃからの転送データを反転するＣＭＯＳインバータ６ｄａと、インバータ６ｄａの出力データを反転してインバータ６ｄａの入力部へ伝達するＣＭＯＳインバータ６ｄｂを含む。
【００６８】
出力バッファ６ｅは、ラッチ回路６ｄからのデータを反転するＣＭＯＳインバータ６ｅａと、ラッチ回路６ｄからのデータと出力活性化信号ＯＥを受けるＮＡＮＤ回路６ｅｂと、インバータ６ｅａの出力データと出力活性化信号ＯＥを受けるＮＡＮＤ回路６ｂｃと、ＮＡＮＤ回路６ｅｂの出力信号を反転するＣＭＯＳインバータ６ｅｄと、ＮＡＮＤ回路６ｅｃの出力信号を反転するＣＭＯＳインバータ６ｅｆと、インバータ６ｅｄの出力信号がＨレベルのとき導通し、電源電圧ＶＣＣレベルの信号を出力ノード（データＤＱ出力端子）へ伝達するｎチャネルＭＯＳトランジスタ６ｅｇと、インバータ６ｅｆの出力信号がＨレベルのとき導通し、データ出力ノードを接地電圧レベルへ放電するｎチャネルＭＯＳトランジスタ６ｅｈを含む。
【００６９】
図１においては明確に示してはいないが、インバータ６ｅｄはレベル変換機能を備えており、ＭＯＳトランジスタ６ｅｇのゲートへは、電源電圧ＶＣＣよりも高い電圧レベルの信号が与えられ、これにより、ＭＯＳトランジスタ６ｅｇは、電源電圧ＶＣＣレベルの信号を出力ノードへ伝達することができる。また転送制御信号ＳＷ３およびＳＷ４は、互いに重なり合わない２相の信号である。転送制御信号ＳＷ１ａおよびＳＷ１ｂも、互いに重なり合わない２相の転送制御信号であり、また転送制御信号ＳＷ２ａおよびＳＷ２ｂも互いに重なり合わない２相の信号である。転送制御信号ＳＷ１ａおよびＳＷ２ａが交互に活性化され、また転送制御信号ＳＷ１ｂおよびＳＷ２ｂが交互に活性化される。次に、この図１に示すＳＤＲＡＭのデータ読出部の動作をその動作タイミングチャート図である図２を参照して説明する。
【００７０】
クロックサイクル０以前において、アクティブコマンドが与えられており、アレイは選択状態にあり、メモリセルデータはセンスアンプによりラッチされてい。
【００７１】
クロックサイクル０において、データ読出を指示するリードコマンドが与えられる。このリードコマンドに従って、図２（ｂ）に示すように、プリアンプ活性化信号ＰＡＥが所定期間クロック信号に応答してＨレベルの活性状態とされる。このプリアンプ活性化信号ＰＡＥの活性化に応答して、プリアンプ１が内部データバス線ＧＩＯ上に読出されたメモリセルデータを増幅する。このプリアンプ１の増幅動作に応答して（プリアンプ活性化信号ＰＡＥの活性化に応答して）、図２（ｄ）に示す転送制御信号ＳＷ１ａがＨレベルとなり、転送ゲート２ａがプリアンプ１からのデータＤＴ１（Ｑ０）を転送し、ラッチ回路２ｂがこのデータＤＴ１（Ｑ０）をラッチする。
【００７２】
クロックサイクル１において、クロック信号ＣＬＫに応答して再びプリアンプ活性化信号ＰＡＥが再び活性化される。プリアンプ１が、増幅動作を行ない、出力データＤＴ１として、データＱ１を生成する。このクロックサイクル１においては、転送制御信号ＳＷ２ａがプリアンプ活性化信号ＰＡＥの活性化に応答して活性状態とされ、転送ゲート２ｃが導通し、このプリアンプ１からのデータＱ１が、ラッチ回路２ｄにラッチされる。このとき、また図２（ｂ）に示すように、転送制御信号ＳＷ１ｂがＨレベルとなり、転送ゲート４ａが導通し、ラッチ回路２ｂにラッチされたデータＱ０が内部データバス５上に伝達される。この転送制御信号ＳＷ１ｂの活性化時（Ｈレベル）、転送制御信号ＳＷ２ｂは非活性状態（Ｌレベル）である。したがって、内部データバス５上で、このラッチ回路２ｂのラッチデータと新たに取込まれたラッチ回路２ｄのラッチデータとの衝突は生じない。
【００７３】
クロックサイクル０および１においても、転送制御信号ＳＷ３およびＳＷ４が活性状態とされ、転送ゲート６ａおよび６ｃが転送動作を行なっている。しかしながら、出力活性化信号ＯＥは非活性状態のＬレベルであり、出力バッファ６ｅは、ＭＯＳトランジスタ６ｅｇおよび６ｅｈがともに非導通状態であり、出力ハイインピーダンス状態にある。
【００７４】
クロックサイクル２において、再びプリアンプ活性化信号ＰＡＥが活性化され、プリアンプ１から、データＤＴ１としてデータＱ２が出力される。このクロックサイクル２においては、転送制御信号ＳＷ１ａがＨレベルの活性状態、転送制御信号ＳＷ２ａは非活性状態のＬレベルである。したがってデータＱ２は、この転送ゲート２ａを介してラッチ回路２ｂに転送されてラッチされる。一方、このクロックサイクル２において、転送制御信号ＳＷ２ｂが活性化され、内部データバス５上に、転送ゲート４ｂを介して、ラッチ回路２ｄにラッチされたデータＱ１が転送される。このクロックサイクル２においては、転送制御信号ＳＷ３の活性化（Ｈレベル）に応答して、転送ゲート６ａが導通し、ラッチ回路６ｂに、データＱ０が格納される。
【００７５】
このクロックサイクル２において、転送制御信号ＳＷ２ｂと、転送制御信号ＳＷ３が同時にＨレベルとなり、転送ゲート４ｂおよび６ａが同時に導通状態となる期間が存在する。しかしながら、この内部データバス５上におけるデータ転送の遅延により、ラッチ回路６ｂのラッチデータが、この新たに転送ゲート４ｂから転送されるデータＱ１で書替えられるのは防止される。このラッチ回路６ｂへのデータ転送時においては、転送制御信号ＳＷ４は、非活性状態のＬレベルである。
【００７６】
クロックサイクル３において、転送制御信号ＳＷ４が活性状態のＨレベルとなり、転送ゲート６ｃが導通し、ラッチ回路６ｂのラッチデータがラッチ回路６ｄへ転送される。このクロックサイクル３において、出力活性化信号ＯＥが活性状態のＨレベルとなり、出力バッファ６ｅが活性化され、ラッチ回路６ｄから転送されたデータＱ０に従って読出データＤＱを出力する。このクロックサイクル３においては、また内部でバーストアドレスに従って選択動作が行なわれ、新たなメモリセルが選択され、次いでプリアンプ活性化信号ＰＡＥが活性状態とされ、プリアンプ１が増幅動作を行ない、データＤＴ１として、新たな選択メモリセルデータＱ３を生成する。このクロックサイクル３においては、転送制御信号ＳＷ２ａが活性状態のＨレベルとなり、転送ゲート２ｃを介してラッチ回路２ｄにデータＱ３がラッチされる。
【００７７】
一方、このクロックサイクル３において、転送制御信号ＳＷ１ｂが活性状態とされ、転送ゲート４ａが導通し、ラッチ回路２ｂにラッチされたデータが内部データバス５へ転送され、この内部データバス５上のデータＤＴ２が、データＱ２に変化する。またこのクロックサイクル３において、転送制御信号ＳＷ３が、活性状態となり、転送ゲート６ａが導通し、それまでに内部データバス５上に与えられていたデータＱ１が転送ゲート６ｂを介してラッチ回路６ｂに転送されてラッチされる。
【００７８】
クロックサイクル４において、転送制御信号ＳＷ４が活性状態となり、転送ゲート６ｃが導通し、ラッチ回路６ｂのラッチデータＱ１がラッチ回路６ｄへ転送され、活性状態の出力バッファ６ｅを介して装置外部へ出力される。クロックサイクル４においては、またバーストアドレスに従って列選択動作が行なわれ、プリアンプ活性化信号ＰＡＥが活性化され、プリアンプ１が、新たなメモリセルのデータを増幅してデータＱ４を生成する。このクロックサイクル４においては、転送制御信号ＳＷ１ａが活性状態とされ、このデータＱ４は、転送ゲート２ａを介してラッチ回路２ｂにラッチされる。このラッチ動作と並行して、転送制御信号ＳＷ２ｂが活性状態となり、転送ゲート４ｂを介してラッチ回路２ｄにラッチされたデータＱ３が内部データバス５上に転送される。また転送制御信号ＳＷ３が活性化され、転送ゲート６ａが内部データバス５上に読出されていたデータを取込み、ラッチ回路６ｂに転送し、これによりデータＱ２が、ラッチ回路６ｂにラッチされる。以降この動作が繰返される。ここで、バーストアドレスは、リードコマンド印加時のアドレスを先頭アドレスとして各クロックサイクル毎に内部で所定のシーケンスで変化するように発生されるアドレスである。
【００７９】
外部読出データＤＱは、クロック信号ＣＬＫの立上がりエッジで外部装置によりサンプリングされる。したがってこのリードレジスタ部２において、２つのラッチ回路２ｂおよび２ｄに交互にデータをラッチさせることにより、各クロックサイクルにおいて、プリアンプ１を活性化してデータ転送動作を行なうことができる。特にこのラッチ回路２ｂおよび２ｄの一方のデータラッチ動作時において、他方のラッチからそのラッチデータを内部データバス５へ転送しており、ラッチ回路が交互にラッチおよび転送を行なうことにより、内部データバス上でデータの衝突を伴うことなく、確実に各クロックサイクルにおいてメモリセルのデータの転送を行なうことができる。
【００８０】
図３は、転送制御信号発生部１０の構成を概略的に示す図である。この図３に示す転送制御信号発生部１０は、複数のバンクに共通に設けられる。この転送制御信号発生部１０からの転送制御信号ＳＷ１ａ、ＳＷ２ａ、ＳＷ１ｂおよびＳＷ２ｂが、各バンクへ与えられ、バンク活性化信号と論理積が取られて、対応のバンクの選択メモリセルのデータの読出が行なわれる。
【００８１】
図３において、転送制御信号発生部１０は、クロック信号φＣＬＫに応答して所定のパルス幅を有するプリアンプ活性化信号ＰＡＥを出力するパルス発生回路１０ａと、ＣＡＳレイテンシデータＣＬ４の活性化時活性化され、クロック信号ＣＬＫを分周し、このクロック信号φＣＬＫの２倍の周期の相補出力信号ＯＵＴ１およびＺＯＵＴ１を出力する分周回路１０ｂと、プリアンプ活性化信号ＰＡＥと分周回路１０ｂの出力信号ＯＵＴ１およびＺＯＵＴ１とを受け、ＣＡＳレイテンシデータＺＣＬ２の非活性化時（Ｈレベル）、転送制御信号ＳＷ１ａおよびＳＷ２ａを交互に活性状態とする制御信号発生回路１０ｃとを含む。
【００８２】
ＣＡＳレイテンシデータＣＬ４は、ＣＡＳレイテンシが４のときに活性状態のＨレベルに設定される。ＣＡＳレイテンシデータＺＣＬ２は、ＣＡＳレイテンシが２のときに活性状態のＬレベルとされる。後に詳細にその構成については説明するが、ＣＡＳレイテンシデータＣＬ４がＬレベルの非活性状態のときには、この分周回路１０ｂは、分周動作を行なわず、その出力信号ＯＵＴ１をＨレベル、補の出力信号ＺＯＵＴ１をＬレベルに保持する。制御信号発生回路１０ｃは、ＣＡＳレイテンシデータＺＣＬ２がＬレベルの活性状態のときには、転送制御信号ＳＷ１ａのみを各クロックサイクルごとに変化させ、転送制御信号ＳＷ２ａをＬレベルの非活性状態に固定する。したがって、この状態においては、図１に示すリードレジスタ部において、転送ゲート２ａおよびラッチ回路２ｂおよび転送ゲート４ａを介してデータの転送が行なわれる。
【００８３】
制御信号発生部１０は、さらに、分周回路１０ｂの出力信号ＯＵＴ１およびＺＯＵＴ１を、クロック信号φＣＬＫの１サイクル遅延して伝達する１クロックシフト回路１０ｄと、１クロックシフト回路１０ｄの出力信号ＯＵＴ１ＤおよびＺＯＵＴ１Ｄとプリアンプ活性化信号ＰＡＥを受け、転送制御信号ＳＷ１ｂおよびＳＷ２ｂを出力する制御信号発生回路１０ｅと、クロック信号φＣＬＫを所定時間遅延して転送制御信号ＳＷ３を生成する遅延回路１０ｆと、クロック信号φＣＬＫをバッファ処理して、クロック信号φＣＬＫに同期した転送制御信号ＳＷ４を出力するバッファ１０ｇを含む。クロック信号φＣＬＫは、リードコマンドが与えられたとき、バースト長とＣＡＳレイテンシの和に等しいクロックサイクル期間、外部クロック信号ＣＬＫに同期してＨレベルとされるクロック信号である。
【００８４】
図４は、図３に示す分周回路１０ｂの具体的構成の一例を示す図である。図４において、分周回路１０ｂは、転送クロック信号φＣＬＫと分周信号ＯＵＴ１を受けるＮＡＮＤ回路１０ｂａと、転送クロック信号φＣＬＫを一方入力に受けるＮＡＮＤ回路１０ｂｂと、ＮＡＮＤ回路１０ｂａの出力信号を一方入力に受けるＮＡＮＤ回路１０ｂｃと、ＮＡＮＤ回路１０ｂｂの出力信号を一方入力に受けるＮＡＮＤ回路１０ｂｄを含む。ＮＡＮＤ回路１０ｂｄの出力信号がＮＡＮＤ回路１０ｂｃの他方入力へ与えられ、ＮＡＮＤ回路１０ｂｃの出力信号がＮＡＮＤ回路１０ｂｄの他方入力へ与えられる。このＮＡＮＤ回路１０ｂｃおよび１０ｂｄはフリップフロップを構成する。
【００８５】
分周回路１０ｂは、さらに、ＮＡＮＤ回路１０ｂｃの出力信号と補の転送クロック信号φＺＣＬＫを受けるＮＡＮＤ回路１０ｂｅと、補の転送クロック信号φＺＣＬＫとＮＡＮＤ回路１０ｂｄの出力信号を受けるＮＡＮＤ回路１０ｂｆと、ＮＡＮＤ回路１０ｂｅの出力信号を一方入力に受けるＮＡＮＤ回路１０ｂｄと、ＮＡＮＤ回路１０ｂｆの出力信号とＮＡＮＤ回路１０ｂｇの出力信号とＣＡＳレイテンシデータＣＬ４を受けるＮＡＮＤ回路１０ｂｈと、このＮＡＮＤ回路１０ｂｈの出力信号を受けるインバータ１０ｂｉを含む。インバータ１０ｂｉから補の出力信号ＺＯＵＴ１が出力され、ＮＡＮＤ回路１０ｂｈから、出力信号ＯＵＴ１が出力される。次に、この図４に示す分周回路の動作を、図５（Ａ）および（Ｂ）に示すタイミングチャート図を参照して説明する。
【００８６】
まず、図５（Ａ）を参照して、ＣＡＳレイテンシが４に設定された場合の動作について説明する。今、時刻ｔ１において、図５（ａ）〜（ｄ）に示すように、出力信号ＯＵＴ１がＨレベルのときに、転送クロック信号φＣＬＫが立上がると、ＮＡＮＤ回路１０ｂａの出力信号がＬレベルとなり、ＮＡＮＤ回路１０ｂｃの出力信号がＨレベルとなる。補の出力信号ＺＯＵＴ１は、Ｌレベルであり、ＮＡＮＤ回路１０ｂｂの出力信号はＨレベルである。したがって、ノードＮ１にＮＡＮＤ回路１０ｂｄから出力される信号がＬレベルに確定する。
【００８７】
時刻ｔ２において、転送クロック信号φＣＬＫがＬレベルに立下がり、補の転送クロック信号φＺＣＬＫがＨレベルに立上がると、ＮＡＮＤ回路１０ｂａおよび１０ｂｂは、その出力信号がＨレベルとなり、ＮＡＮＤ回路１０ｂｃおよび１０ｂｄで構成されるフリップフロップがラッチ状態となる。一方、転送クロック信号φＺＣＬＫの立上がりに応答して、ＮＡＮＤ回路１０ｂｅおよび１０ｂｆがインバータとして作用し、ＮＡＮＤ回路１０ｂｆの出力信号がＨレベル、ＮＡＮＤ回路１０ｂｅの出力信号がＬレベルとなる。これにより、ＮＡＮＤ回路１０ｂｇの出力信号がＨレベルとなり、応じてＮＡＮＤ回路１０ｂｈの出力信号がＬレベルとなる。すなわち、時刻ｔ２において、出力信号ＯＵＴ１がＬレベルに立下がり、補の出力信号ＺＯＵＴ１がＨレベルに立上がる。
【００８８】
時刻ｔ３において、転送クロック信号φＣＬＫがＨレベルに立上がると、ＮＡＮＤ回路１０ｂｂの出力信号がＬレベルとなり、ノードＮ１の信号がＨレベルとなる。補のクロック信号φＺＣＬＫはＬレベルであり、ＮＡＮＤ回路１０ｂｅおよび１０ｂｆの出力信号はＨレベルでり、信号ＯＵＴ１およびＺＯＵＴ１の状態は変化しない。
【００８９】
時刻ｔ４において、転送クロック信号φＣＬＫがＬレベルに立下がると、ノードＮ１の信号がＨレベルであり、ＮＡＮＤ回路１０ｂｆの出力信号がＬレベルとなり、ＮＡＮＤ回路１０ｂｈの出力信号はＨレベルとなる。すなわち、出力信号ＯＵＴ１がＨレベル、補の出力信号ＺＯＵＴ１がＬレベルとなる。以降、この動作が繰返され、出力信号ＯＵＴ１およびＺＯＵＴ１は、転送クロック信号φＣＬＫの２倍の周期で変化する。
【００９０】
次に、ＣＡＳレイテンシが４以外の時の動作について、図５（Ｂ）を参照して説明する。この状態においては、ＣＡＳレイテンシデータＣＬ４はＬレベルに固定される。したがってＮＡＮＤ回路１０ｂｈの出力信号がＨレベルに固定され、出力信号ＯＵＴ１がＨレベル、補の出力信号ＺＯＵＴ１がＬレベルに固定される。応じて、ノードＮ１の電位レベルもＬレベルに固定される。
【００９１】
図６は、図３に示す制御信号発生回路１０ｃの構成の一例を示す図である。図６において、制御回路発生回路１０ｃは、プリアンプ活性化信号ＰＡＥを所定時間遅延する遅延回路１０ｃａと、遅延回路１０ｃａの出力信号と図４に示す分周回路の出力信号ＯＵＴ１を受けるＮＡＮＤ回路１０ｃｂと、遅延回路１０ｃａの出力信号と図３に示す分周回路１０ｂの補の出力信号ＺＯＵＴ１を受けるＮＡＮＤ回路１０ｃｃと、ＣＡＳレイテンシデータＺＣＬ２とＮＡＮＤ回路１０ｃｂの出力信号を受けるＮＡＮＤ回路１０ｃｄと、ＣＡＳレイテンシデータＺＣＬ２を受けるインバータ１０ｃｅと、インバータ１０ｃｅの出力信号とＮＡＮＤ回路１０ｃｃの出力信号を受けるＮＯＲ回路１０ｃｆを含む。ＮＡＮＤ回路１０ｃｄから転送制御信号ＳＷ１ａが出力され、ＮＯＲ回路１０ｃｆから転送制御信号ＳＷ２ａが出力される。次に、この図６に示す制御信号発生回路１０ｃの動作を、図７（Ａ）〜（Ｃ）に示すタイミングチャート図を参照して説明する。
【００９２】
まず図７（Ａ）を参照して、ＣＡＳレイテンシが４に設定された場合の動作について説明する。ＣＡＳレイテンシが４の場合には、ＣＡＳレイテンシデータＣＬ４がＨレベル、またＣＡＳレイテンシデータＺＣＬ２がＨレベルに設定される。この状態においては、ＮＡＮＤ回路１０ｃｄおよびＮＯＲ回路１０ｃｆがインバータとして作用する。リードコマンドが与えられ、転送クロック信号φＣＬＫが発生され、プリアンプ活性化信号ＰＡＥが活性状態とされると、このプリアンプ活性化信号ＰＡＥは遅延回路１０ｃａにより所定時間遅延される。この転送クロック信号φＣＬＫに同期して、信号ＯＵＴ１は、Ｈレベルに立上がる。したがって、プリアンプ活性化信号ＰＡＥが活性状態とされてから所定時間経過した後、この遅延プリアンプ活性化信号ＰＡＥと出力信号ＯＵＴ１がともにＨレベルの間、ＮＡＮＤ回路１０ｃｂの出力信号がＬレベルになり、応じてＮＡＮＤ回路１０ｃｄの出力する転送制御信号ＳＷ１ａがＨレベルとなる。この転送制御信号ＳＷ１ａの活性期間（Ｈレベル）は、プリアンプ活性化信号ＰＡＥの遅延量により決定される。プリアンプ活性化信号ＰＡＥは、転送クロック信号φＣＬＫに応答して所定期間活性状態とされている。したがって遅延回路１０ｃａの遅延時間は、この転送制御信号ＳＷ１ａのパルス幅を適当な値に定めるように適当に調整されればよい。
【００９３】
次のサイクル１において、再びプリアンプ活性化信号ＰＡＥが活性状態とされる。このサイクル２においては、出力信号ＯＵＴ１が転送クロック信号φＣＬＫの立下がりに同期してＬレベルに立下がり、一方、図示しない補の出力信号ＺＯＵＴ１がＨレベルに立上がる。したがって、この状態においては、ＮＡＮＤ回路１０ｃｂの出力信号はＨレベルであり、転送制御信号ＳＷ１ａはＬレベルを保持する。一方、ＮＡＮＤ回路１０ｃｃの出力信号は、遅延回路１０ｃａの出力信号に応答して所定期間Ｌレベルとなり、応じて、ＮＯＲ回路１０ｃｆからの転送制御信号ＳＷ２ａがＨレベルとなる。
【００９４】
クロックサイクル２において、再びプリアンプ活性化信号ＰＡＥが活性状態とされると、今度は、この転送クロック信号φＣＬＫの立下がりに同期して、出力信号ＯＵＴ１がＨレベルとなり、補の出力信号ＺＯＵＴ１は、Ｌレベルとなる。したがって、この状態においては、転送制御信号ＳＷ１ａがＨレベルとなり、一方、転送制御信号ＳＷ２ａはＬレベルを維持する。クロックサイクル３においては、またクロックサイクル１と同様にして、転送制御信号ＳＷ２ａが所定期間Ｈレベルとなり、一方、転送制御信号ＳＷ１ａはＬレベルを維持する。
【００９５】
上述のように、分周回路の出力信号とプリアンプ活性化信号ＰＡＥとの論理積をとることにより、転送制御信号ＳＷ１ａおよびＳＷ２ａを各クロックサイクル交互に活性状態とすることができる。
【００９６】
次に、図７（Ｂ）を参照して、ＣＡＳレイテンシが２または４以外の値に設定され、ＣＡＳレイテンシデータＺＣＬ２がＨレベル、ＣＡＳレイテンシデータＣＬ４がＬレベルに固定された状態の動作について説明する。
【００９７】
ＣＡＳレイテンシデータＣＬ４がＬレベルに固定されると、出力信号ＯＵＴ１は、Ｈレベルに固定される（図５（Ｂ）を参照）。したがって、ＮＡＮＤ回路１０ｃｃの出力信号はＨレベルに固定され、転送制御信号ＳＷ２ａはＬレベルを維持する。一方、ＣＡＳレイテンシデータＺＣＬ２はＨレベルであり、ＮＡＮＤ回路１０ｃｂがインバータとして作用する。したがって、この転送制御信号ＳＷ１ａのみが、遅延回路１０ｃａ、ＮＡＮＤ回路１０ｃｂおよび１０ｃｄの有する遅延時間を経過した後に、プリアンプ活性化信号ＰＡＥに従って活性状態とされる。すなわち、この状態においては、リードレジスタ部において、２つのラッチ回路のうち、一方のラッチ回路のみを用いてデータのパイプライン態様での転送が行なわれる。
【００９８】
次に図７（Ｃ）を参照して、ＣＡＳレイテンシが２に設定され、ＣＡＳレイテンシデータＺＣＬ２およびＣＬ４がともにＬレベルのときの動作について説明する。この状態においては、出力信号ＯＵＴ１はＨレベルに固定され、またＮＡＮＤ回路１０ｃｄの出力する転送制御信号ＳＷ１ａは、Ｈレベルに固定される。一方、ＮＯＲ回路１０ｃｆはインバータ１０ｃｅを介してＣＡＳレイテンシデータＺＣＬ２を受けるため、転送制御信号ＳＷ２ａはＬレベルに固定される。したがってＣＡＳレイテンシが２に設定された場合には、リードレジスタ部においては、ラッチ／転送というクロック動作は行なわれず、一方の転送ゲートのみがスルー状態に設定され、プリアンプにより増幅されたメモリセルデータが即座に転送される（このときにはラッチ回路がラッチ機能を有している）。したがって、この状態においては、プリアンプにより増幅されたメモリセルデータはリードレジスタ部を即座に通過することになる。
【００９９】
図８は、転送クロック信号φＣＬＫ発生部１５の構成を示す図である。図８において、転送クロック信号発生部１５は、外部からのクロック信号ＣＬＫ（バッファ処理されたクロック信号であってもよい）の立上がりに同期して、外部制御信号／ＲＡＳ、／ＣＳ、／ＣＡＳおよび／ＷＥの状態を判別し、その判別結果に従って読出動作モード指示信号φｒｅａｄを出力するコマンドデコード回路１５ａと、読出動作モード指示信号φｒｅａｄに応答して活性化され、バースト長期間カウントした後に、カウントアップ信号φｂｌを出力するバースト長カウンタ１５ｂと、読出動作モード指示信号φｒｅａｄの活性化に応答してセットされかつバースト長カウンタ１５ｂの出力信号φｂｌの活性化に応答してリセットされるフリップフロップ１５ｃと、フリップフロップ１５ｃの出力信号φｆｆをＣＡＳレイテンシ期間遅延して出力するレイテンシカウンタ１５ｄと、フリップフロップ１５ｃの出力信号φｆｆとレイテンシカウンタ１５ｄの出力信号（出力活性化信号）ＯＥを受けるＯＲ回路１５ｅと、ＯＲ回路１５ｅの出力信号とクロック信号ＣＬＫを受けるＮＡＮＤ回路１５ｆと、ＮＡＮＤ回路１５ｆの出力信号を反転するインバータ回路１５ｇを含む。インバータ回路１５ｇから転送クロック信号φＣＬＫが出力され、ＮＡＮＤ回路１５ｆから、補の転送クロック信号φＺＣＬＫが出力される。
【０１００】
バースト長カウンタ１５ｂおよびレイテンシカウンタ１５ｄは、その構成は後に説明するが、クロック信号ＣＬＫに同期して、与えられた信号を順次シフトするシフトレジスタの構成を備える。したがって、バースト長カウンタ１５ｂの出力信号φｂｌは、読出動作モード指示信号φｒｅａｄが活性化されてから、バースト長期間経過後に活性状態とされる。レイテンシカウンタ１５ｄの出力する出力活性化信号ＯＥは、フリップフロップ１５ｃがセットされてから、すなわちリードコマンドが与えられて、読出動作モード指示信号φｒｅａｄが活性状態とされてからＣＡＳレイテンシよりも１クロックサイクル前のサイクルで、活性状態とされる。この出力活性化信号ＯＥの活性化期間は、バースト長期間である。
【０１０１】
コマンドデコード回路１５ａは、ロウアドレスストローブ信号／ＲＡＳ、チップセレクト信号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびクロック信号ＣＬＫを受けるゲート回路１５ａａと、ゲート回路１５ａａの出力信号を反転するインバータ回路１５ａｂを含む。ゲート回路１５ａａは、ロウアドレスストローブ信号／ＲＡＳおよびチップセレクト信号／ＣＳがともにＬレベルであり、かつコラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびクロック信号ＣＬＫがＨレベルのときにＨレベルの信号を出力する。ゲート回路１５ａａは、クロック信号ＣＬＫがＨレベルのときにイネーブルされ、そのときの信号／ＲＡＳ、／ＣＳ、／ＣＡＳおよび／ＷＥの状態を判定する。このコマンドデコード回路１５ａのゲート回路１５ａａおよびインバータ１５ａｂは、リードコマンドデコーダを構成する。他のコマンドに対しても、それぞれコマンドデコード回路が設けられる。次に、この図８に示す転送クロック信号発生部の動作を図９に示すタイミングチャート図を参照して説明する。
【０１０２】
リードコマンドが与えられる前においては、読出動作モード指示信号φｒｅａｄはＬレベルであり（図９（ｂ）参照）、応じて信号φｂｌ、φｆｆ、ＯＥおよびφＣＬＫは非活性状態にある。
【０１０３】
クロックサイクル０においてリードコマンドが与えられると、コマンドデコード回路１５ａからの読出動作モード指示信号φｒｅａｄが所定時間Ｈレベルとなる。ここで、明確には示していないが、このコマンドデコード回路１５ａは、ワンショットのパルス発生回路を備えており、読出動作モード指示信号φｒｅａｄは、ゲート回路１５ａｂの出力信号の立上がりに応答して所定期間Ｈレベルとなるパルス信号を発生する。
【０１０４】
この読出動作モード指示信号φｒｅａｄの立上がりに応答して、フリップフロップ１５ｃがセットされ、図９（ｄ）に示す信号φｆｆが、Ｈレベルに立上がる。この信号φｆｆの立上がりに応答してＯＲ回路１５ｅの出力信号がＨレベルとなり、ＮＡＮＤ回路１５ｆおよびインバータ回路１５ｇにより、転送クロック信号φＣＬＫおよびφＺＣＬＫが、それぞれクロック信号ＣＬＫに同期して発生される。この読出動作モード指示信号φｒｅａｄがバースト長カウンタ１５ｂへ与えられ、またフリップフロップ１５ｃの出力信号φｆｆがレイテンシカウンタ１５ｄへ与えられる。ＣＡＳレイテンシよりも１クロックサイクル前のクロックサイクル３において、このＣＡＳレイテンシカウンタ１５ｄからの出力活性化信号ＯＥがＨレベルの活性状態となる。この出力活性化信号ＯＥに従ってデータＱが出力され、各クロックサイクル４、５、６および７のクロック信号ＣＬＫの立上がりエッジにおいて確定状態となる。このレイテンシカウンタ１５ｄは、フリップフロップ１５ｃの出力信号φｆｆをＣＡＳレイテンシよりも１クロックサイクル短い期間遅延して伝達している。バースト長は４に設定されており、リードコマンドが与えられてからバースト長に等しいクロックサイクル（４クロックサイクル）が経過すると、クロックサイクル４において、バースト長カウンタ１５ｂの出力信号φｂｌがＨレベルとなり、フリップフロップ１５ｃがリセットされ、信号φｆｆがＬレベルに立下がる。この状態においても、レイテンシカウンタ１５ａからの出力活性化信号ＯＥがＨレベルにあり、ＯＲ回路１５ｅの出力信号はＨレベルであり、転送クロック信号φＣＬＫおよびφＺＣＬＫは、クロック信号ＣＬＫに同期して出力される。
【０１０５】
このフリップフロップ１５ｃの出力信号φｆｆが立下がってから３クロック経過したクロックサイクル７において、レイテンシカウンタ１５ｄの出力信号ＯＥがＬレベルに立下がり、ＯＲ回路１５ｅの出力信号がＬレベルに立下がる。これにより、転送クロック信号φＣＬＫがＬレベルに固定され、補の転送クロック信号φＺＣＬＫがＨレベルに固定される。
【０１０６】
この図８に示す転送クロック制御信号発生部の構成を利用することにより、リードコマンドが与えられたときにのみ、転送クロック信号φＣＬＫおよびφＺＣＬＫを出力することができる。この転送クロック発生部１５は、複数のバンクに共通に設けられ、各信号は、バンクイネーブル信号と論理をとられて、各バンクの読出データ転送部へ与えられる。
【０１０７】
図１０は、図３に示す１クロックシフト回路１０ｄおよび制御信号発生回路１０ｅの具体的構成の一例を示す図である。図１０において、１クロックシフト回路１０ｄは、クロック信号ＣＬＫがＨレベルのとき活性化され、図３に示す分周回路１０ｂの出力信号ＯＵＴ１を通過させるクロックトインバータ１０ｄａと、電源電圧ＶＣＣを一方入力に受けてインバータとして作用するＮＡＮＤ回路１０ｂｂと、ＮＡＮＤ回路１５ｂｂの出力信号を反転してＮＡＮＤ回路１０ｄｂの他方入力へ与えるインバータ回路１０ｂｃと、クロック信号ＣＬＫがＬレベルのときに活性化されて、ＮＡＮＤ回路１０ｂｂの出力信号を通過させるクロックトインバータ１０ｂｂと、電源電圧ＶＣＣをその一方入力に受けてインバータとして動作するＮＡＮＤ回路１０ｄｅと、ＮＡＮＤ回路１０ｄｅの出力信号を反転してＮＡＮＤ回路１０ｄｅの他方入力へ与えるインバータ回路１０ｄｆと、ＮＡＮＤ回路１０ｄｅの出力信号を反転するインバータ回路１０ｄｄを含む。ＮＡＮＤ回路１０ｄｅから出力信号ＯＵＴ１Ｂが出力され、インバータ回路１０ｄｄから補の出力信号ＺＯＵＴ１Ｄが出力される。
【０１０８】
制御信号発生回路１０ｅは、プリアンプ活性化信号ＰＡＥを所定時間遅延する遅延回路１０ｅａと、遅延回路１０ｅａの出力信号と信号ＯＵＴ１Ｄを受けるＮＡＮＤ回路１０ｅｂと、遅延回路１０ｅａの出力信号と信号ＺＯＵＴ１Ｄを受けるＮＡＮＤ回路１０ｅｃと、ＮＡＮＤ回路１０ｅｂの出力信号を反転して転送制御信号ＳＷ１ｂを出力するインバータ回路１０ｅｄと、ＮＡＮＤ回路１０ｅｃの出力信号を反転して転送制御信号ＳＷ２ｂを出力するインバータ回路１０ｅｅを含む。次に、この図１０に示す１クロックシフト回路１０ｄおよび制御信号発生回路１０ｅの動作を、図１１および図１２に示すタイミングチャートを参照して説明する。
【０１０９】
まず、図１１を参照して、ＣＡＳレイテンシが４に設定された場合の動作について説明する。ＣＡＳレイテンシが４の場合には、ＣＡＳレイテンシデータＣＬ４はＨレベルに設定される（図１１（ｈ）参照）。
【０１１０】
クロックサイクル０においては、プリアンプ活性化信号ＰＡＥおよび転送クロック信号φＣＬＫはともにＬレベルにあり、転送制御信号ＳＷ１ｂおよびＳＷ２ｂはともにＬレベルにある。
【０１１１】
クロックサイクル１において、リードコマンドが与えられると、読出動作指示信号に従って分周回路が活性化され、転送クロック信号φＣＬＫが発生される。このリードコマンドに従ってプリアンプ活性化信号ＰＡＥが所定期間Ｈレベルとされる。この転送クロック信号φＣＬＫに従って、図４に示す分周回路からの出力信号ＯＵＴ１が、転送クロック信号φＣＬＫの２倍の周期で発生される。クロックサイクル１において、転送クロック信号φＣＬＫがＨレベルとなったときには、クロック信号ＣＬＫはＬレベルであり、クロックトインバータ１０ｄａは出力ハイインピーダンス状態にある。この状態においては、１クロックシフト回路１０ｄの出力信号ＯＵＴ１Ｄは、Ｌレベルを維持している。したがって、このクロックサイクル１においては、また転送制御信号ＳＷ１ｂおよびＳＷ２ｂはともにＬレベルにある。
【０１１２】
クロックサイクル２において、再びプリアンプ活性化信号ＰＡＥが所定期間Ｈレベルとされる。このクロックサイクル２においては、クロック信号ＣＬＫの立上がりに応答してクロックトインバータ１０ｄａが信号ＯＵＴ１を反転して、通過させる。クロックトインバータ１０ｄｄは、クロック信号ＣＬＫがＨレベルであるため、出力ハイインピーダンス状態にある。次いで、このクロックサイクル２において、クロック信号ＣＬＫがＬレベルに立下がると、クロックトインバータ１０ｄｄが動作し、ＮＡＮＤ回路１０ａｂおよびインバータ回路１０ｄｃによりラッチされた信号ＯＵＴ１を反転して通過させる。信号ＯＵＴ１Ｄがこれに応じてＨレベルに立上がる。このとき、クロックトインバータ１０ｂａは、出力ハイインピーダンス状態にある。
【０１１３】
このクロックサイクル２において、信号ＯＵＴ１ＤがＨレベルに立上がると、プリアンプ活性化信号ＰＡＥの活性化に応答して、遅延回路１０ｅａの有する遅延時間の経過後、ＮＡＮＤ回路１０ｅｂの出力信号がＬレベルとなり、転送制御信号ＳＷ１ｂがＨレベルとなる。一方、信号ＺＯＵＴ１Ｄは、信号ＯＵＴ１Ｂの反転信号であり、Ｌレベルであるため、ＮＡＮＤ回路１０ｅｃの出力信号はＨレベルであり、転送制御信号ＳＷ２ｂはＬレベルにある。
【０１１４】
クロックサイクル３において、クロック信号ＣＬＫの立上がりに同期して、クロックトインバータ１０ｄａが動作し、Ｌレベルの信号ＯＵＴ１を取込む。クロックトインバータ１０ｄｄは、クロック信号ＣＬＫがＨレベルであり、出力ハイインピーダンス状態にされ、信号ＯＵＴ１Ｄの状態は変化しない（Ｈレベルを維持する）。次いで、クロック信号ＣＬＫがＬレベルに立下がると、クロックトインバータ１０ｄａが出力ハイインピーダンス状態となり、一方、クロックトインバータ１０ｄｄが動作し、出力信号ＯＵＴ１Ｄが、Ｌレベルに立下がる。この信号ＯＵＴ１Ｄの立下がりと遅延回路１０ｅａの出力する遅延プリアンプ活性化信号の活性化（Ｈレベル）とに従って、ＮＡＮＤ回路１０ｅｃの出力信号がＬレベルとなり、転送制御信号ＳＷ２ｂが所定期間Ｈレベルとなる。ＮＡＮＤ回路１０ｅｂは、信号ＯＵＴ１Ｄが、Ｌレベルにあるため、Ｈレベルの信号を出力し、転送制御信号ＳＷ１ｂはＬレベルを維持する。
【０１１５】
クロックサイクル４において、クロック信号ＣＬＫが立上がり、再びプリアンプ活性化信号ＰＡＥが活性化される。このクロック信号ＣＬＫの立上がりに同期して、クロックトインバータ１０ｄａが動作し、Ｈレベルの出力信号ＯＵＴ１を通過させる。このクロック信号ＣＬＫの立下がりに同期して、クロックトインバータ１０ｄｄが動作し、信号ＯＵＴ１ＤをＨレベルに立上げる。したがって、このクロックサイクル４においては、遅延回路１０ｅａの出力信号がＨレベルとなると、ＮＡＮＤ回路１０ｅｄの出力信号がＬレベルとなり、転送制御信号ＳＷ１ｂがＨレベルとなる。一方、転送制御信号ＳＷ２ｂは、ＮＡＮＤ回路１０ｅｃの出力信号がＨレベルにあるため、Ｌレベルを維持する。
【０１１６】
以降、プリアンプ活性化信号ＰＡＥが活性状態とされるごとに、交互に転送制御信号ＳＷ１ｂおよびＳＷ２ｂが所定期間活性状態とされる。
【０１１７】
この１クロックシフト回路１０ｄを用いて信号ＯＵＴ１をクロック信号ＣＬＫの１クロックサイクル遅延させることにより、図１に示すラッチ回路２ｂへのデータのラッチ後、次のクロックサイクルにおいて、このラッチデータを内部データバスに転送することができる。
【０１１８】
図１２は、ＣＡＳレイテンシが４以外のときの、１クロックシフト回路１０ｄおよび制御信号発生回路１０ｅの動作を示すタイミングチャート図である。図１２（ｈ）に示すように、ＣＡＳレイテンシが４と異なる場合には、ＣＡＳレイテンシデータＣＬ４はＬレベルに固定される。このＣＡＳレイテンシデータＣＬ４がＬレベルのときには、図１２（ｄ）および（ｅ）に示すように、信号ＯＵＴ１は、Ｈレベルに固定され、応じて信号ＯＵＴ１Ｄも、転送クロック信号φＣＬＫの有無にかかわらず、Ｈレベルに固定される。この状態においては、ＮＡＮＤ回路１０ｅｂがインバータとして作用し、ＮＡＮＤ回路１０ｅｃの出力信号はＨレベルに固定され、転送制御信号ＳＷ２ｂはＬレベルに固定される。したがって、クロックサイクル０において、リードコマンドが与えられ、各クロックサイクルにおいてプリアンプ活性化信号ＰＡＥが活性化され遅延回路１０ｅａの出力信号が活性化されると、転送制御信号ＳＷ１ｂが所定期間Ｈレベルとなり、ラッチ回路に転送されたデータが内部データバスに読出される。以降各クロックサイクルにおいて、プリアンプ活性化信号ＰＡＥが活性化されると、これに応答して、転送制御信号ＳＷ１ｂが活性状態とされる。これにより、ＣＡＳレイテンシが４よりも短い場合においては、高速で、一方のラッチおよび転送ゲートのみを用いてこのプリアンプにより増幅されたデータが内部データバスに転送される。
【０１１９】
この１クロックシフト回路１０ｄはクロック信号φＣＬＫに従って転送動作を行なってもよい。
【０１２０】
図１３は、図８に示すフリップフロップ１５ｃおよびレイテンシカウンタ１５ｄの構成の一例を示す図である。図１３において、フリップフロップ１５ｃは、読出動作モード指示信号φｒｅａｄを受けるインバータ１５ｃａと、インバータ１５ｃａの出力信号を一方の入力ノードに受けるＮＡＮＤ回路１５ｃｂと、図８に示すバースト長カウンタ１５ｂの出力信号φｂｌとを受けるインバータ１５ｃｃと、インバータ１５ｃｃの出力信号とを受けるＮＡＮＤ回路１５ｃａとを含む。ＮＡＮＤ回路１５ｃｄの出力信号は、ＮＡＮＤ回路１５ｃｂの他方入力へ与えられる。
【０１２１】
レイテンシカウンタ１５ｄは、フリップフロップ１５ｃの出力信号φｆｆをクロック信号ＣＬＫに同期してシフトするシフタ１５ｄａと、シフタ１５ｄａの出力信号をクロック信号ＣＬＫに同期して転送するシフタ１５ｄｂと、シフタ１５ｄｂの出力信号をクロック信号ＣＬＫに同期して転送するシフタ１５ｄｃと、ＣＡＳレイテンシデータＣＬ２がＨレベルの活性状態のときシフタ１５ｄａの出力信号を選択して通過させる３状態インバータ１５ｄｂと、ＣＡＳレイテンシデータＣＬ３が活性状態（Ｈレベル）のときシフタ１５ｄｂの出力信号を選択して通過させる３状態インバータ１５ｄｅと、ＣＡＳレイテンシデータＣＬ４が活性状態のときにシフタ１５ｄｃの出力信号を選択して通過させる３状態インバータ１５ｄｆを含む。
【０１２２】
３状態インバータ１５ｄｄ、１５ｄｅおよび１５ｄｆの出力は、共通に信号線１５ｄｇに結合される。信号線１５ｄｇ上に出力活性化信号ＯＥが伝達される。シフタ１５ｄａ、１５ｄｄおよび１５ｄｃは、図１０に示す１クロックシフト回路と同様の構成を備える。次に、この図１３に示すフリップフロップ１５ｃおよびレイテンシカウンタ１５ｄの動作について説明する。
ＣＡＳレイテンシが２に設定される場合には、ＣＡＳレイテンシデータＣＬ２が活性状態に設定される。ＣＡＳレイテンシが３のときには、ＣＡＳレイテンシデータＣＬ３が活性状態に設定される。ＣＡＳレイテンシが４の場合には、ＣＡＳレイテンシデータＣＬ４が活性状態に設定される。これらのＣＡＳレイテンシデータは、先のバースト長データとともに、図示しないコマンドレジスタに格納される。このコマンドレジスタへのＣＡＳレイテンシデータおよびバースト長データの設定は、ユーザが、コマンドレジスタセットモードを用いてコマンドレジスタへ必要なデータを書込むことにより行なわれる。
【０１２３】
図１４を参照して、クロックサイクル０において、リードコマンドが与えられ、読出動作モード指示信号φｒｅａｄがワンショットパルスの形で発生される。これにより、フリップフロップ１５ｃにおいて、インバータ１５ｃａへの出力信号がＬレベルとなり、ＮＡＮＤ回路１５ｃｄからの信号φｆｆがＨレベルに立上がる。バースト長カウンタの出力信号φｂｌは、Ｌレベルであり、ＮＡＮＤ回路１５ｃｄの出力信号はＨレベルである。
【０１２４】
シフタ１５ｂａは、この信号φｆｆを１クロックサイクル遅延して出力し、シフタ１５ｂｂは、シフタ１５ｂａの出力信号を１クロックサイクル遅延して出力し、シフタ１５ｂｃは、このシフタ１５ｂｂの出力信号を１クロックサイクル遅延して出力する。したがって、ＣＡＳレイテンシデータＣＬ２が活性状態のときには、クロックサイクル１において、シフタ１５ｄａの出力信号がＨレベルとなり、応じて出力活性化信号ＯＥがＨレベルとされる。ＣＡＳレイテンシが３に設定される場合には、シフタ１５ｂｂの出力信号が活性状態となる。クロックサイクル２において、出力活性化信号ＯＥが活性状態とされる。ＣＡＳレイテンシが４に設定された場合には、シフタ１５ｄｃの出力信号がクロックサイクル３において活性状態となり、出力活性化信号ＯＥがクロックサイクル３においてＨレベルの活性状態となる。
【０１２５】
ＣＡＳレイテンシが２の場合には、このクロックサイクル２のクロック信号ＣＬＫの立上がりエッジで読出データＱが確定状態となり、ＣＡＳレイテンシが３の場合には、クロックサイクル３のクロック信号ＣＬＫの立上がりエッジでデータＱが確定状態となり、ＣＡＳレイテンシが４の場合には、クロックサイクル４のクロック信号ＣＬＫの立上がりエッジでデータＱが確定状態となる。
【０１２６】
なお、図１３に示す構成においては、出力活性化信号ＯＥは、活性化時Ｌレベルに立下がるように示される。しかしながら、信号線１５ｄｇにインバータ回路を挿入することにより、図１４に示す動作波形図を得ることができる。
【０１２７】
また、シフタ１５ｂａ、１５ｂｂおよび１５ｂｃとして、フリップフロップ１５ｃのＮＡＮＤ回路１５ｃｂおよび１５ｃｄの出力信号両者を用い、シフタ１５ｂａ、１５ｂｂおよび１５ｂｃをＮＡＮＤ型シフトレジスタで構成して、相補データを転送するように構成し、補の出力信号を３状態インバータ１５ｄｄ、１５ｄｅおよび１５ｄｆで選択する構成が用いられてもよい。
【０１２８】
バースト長カウンタの出力信号φｂｌがＨレベルに立上がると、インバータ１５ｃｃの出力信号がＬレベルとなり、ＮＡＮＤ回路１５ｃｄの出力信号がＨレベルとなり、応じてＮＡＮＤ回路１５ｃｂからの信号φｆｆがＬレベルとなる。したがって、出力活性化信号ＯＥは、バースト長のクロックサイクル期間Ｈレベルの活性状態とされる。
【０１２９】
図１５は、制御信号発生用の構成を概略的に示す図である。図１５においては、１つのメモリバンクＭＢＫに対する構成を示す。図３および図８にそれぞれ示す転送制御信号発生部１０および転送クロック発生部１５は、複数のメモリバンクに共通に設けられる。メモリバンクＭＢＫに対しては、この転送制御信号発生部１０からの転送制御信号ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、およびＳＷ３とバンク活性化回路１７からのバンク活性化信号ＢＥｉ（ｉ＝０〜ｍ）とに従って、対応のメモリアレイから読出されるデータを転送するローカルデータ転送回路２０が設けられる。
【０１３０】
バンク活性化回路１７は、転送クロック発生部１５に含まれるコマンドデコーダからの読出動作指示信号φｒｅａｄに応答して活性化され、バンクアドレス信号ＢＡ０〜ＢＡｋをデコードし、バンクアドレス信号が指定するメモリバンクに対するバンク活性化信号ＢＥｉを活性状態とする。図１５においては、バンク活性化回路１７からのバンク活性化信号ＢＥ０が、ローカルデータ転送回路２０へ与えられる状態が一例として示される。
【０１３１】
ローカルデータ転送回路２０は、バンク活性化回路１７からのバンク活性化信号ＢＥ０の活性化時活性化され、転送制御信号発生部１０からの転送制御信号ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂおよびＳＷ３に従ってローカル転送制御信号を発生するローカル転送制御信号発生回路２２と、このローカル転送制御信号発生回路２２からの転送制御信号ＬＳＷｌａ，ＬＳＷ２ａ、ＬＳＷ１ｂおよびＬＳＷ２ｂに従ってプリアンプ１から読出されるデータを転送するデータ転送回路２４と、このデータ転送回路２４から転送されたデータをローカル転送制御信号発生回路２２からのローカル転送制御信号ＬＳＷ３に従って伝達する転送ゲート６ａを含む。データ転送回路２４は、図１に示すリードレジスタ部２およびデータ転送部４を含む。転送ゲート６ａは、図１に示す転送ゲート６ａと同じである。この転送ゲート６ａの出力信号が出力バッファ回路６ｆへ与えられる。出力バッファ回路６ｆは、図１に示す出力部６のうち、転送ゲート６ａを除く構成要素を含む。この出力バッファ回路６ｆは、転送制御信号発生部１０からの転送制御信号ＳＷ４と転送クロック発生部１５からの出力活性化信号ＯＥに従ってデータを順次出力する。
【０１３２】
図１６は、図１５に示すバンク活性化回路１７の構成の一例を示す図である。図１６において、バンク活性化回路１７は、コマンドデコーダから出力されるバンクデコーダイネーブル信号φｂｄｅの活性化に応答して活性化され、バンクアドレス信号ＢＡ０〜ＢＡｋをデコードし、バンク指定信号ＢＹ０〜ＢＹｍの１つを活性状態へ駆動するバンクデコーダ１７ａと、バンク指定信号ＢＹ０〜ＢＹｍそれぞれに対応して設けられ、対応のバンク指定信号ＢＹ０〜ＢＹｍとデータ読出動作指示信号φｒｅａｄとの論理積をとるＮＡＮＤ回路１７ａ０〜１７ａｍと、ＮＡＮＤ回路１７ａ０〜１７ａｍそれぞれに対応して設けられ、対応のＮＡＮＤ回路１７ａ０〜１７ａｍの出力信号の活性化に応答してセットされ、バースト長カウンタの出力信号φｂｌの活性化時にリセットされるフリップフロップ１７ｂ０〜１７ｂｍを含む。
【０１３３】
フリップフロップ１７ｂ０〜１７ｂｍからそれぞれバンク活性化信号ＢＥ０〜ＢＥｍが出力される。バンクデコーダイネーブル信号φｂｄｅおよびデータ読出動作指示信号φｒｅａｄはコマンドデコーダから出力される。信号φｂｌは、図８に示すバースト長カウンタ１５ｂから出力される。次に、この図１６に示すバンク活性化回路１７の動作を、図１７に示すタイミングチャート図を参照して説明する。図１７においては、バースト長が４の場合の動作が一例として示される。
【０１３４】
クロックサイクル０においては、まだリードコマンドは与えられていないため、すべての信号はＬレベルの非活性状態にある。
【０１３５】
クロックサイクル１において、リードコマンドが与えられると、コマンドデコーダからの読出動作モード指示信号φｒｅａｄが所定期間Ｈレベルの活性状態とされる。この読出動作指示信号φｒｅａｄの活性化と同期してまたそれより先に、バンクデコーダイネーブル信号φｂｄｅが活性状態とされる。このバンクデコーダイネーブル信号φｂｄｅの活性化に応答してバンクデコーダ１７ａが与えられたバンクアドレスＢＡ０〜ＢＡｋをデコードし、バンク指定信号ＢＹ０〜ＢＹｍの１つを活性状態へ駆動する。図１７においては、バンク指定信号ＢＹ０が活性状態へ駆動される場合が一例として示される。
【０１３６】
このバンク指定信号ＢＹ０の活性化に応答して、ＮＡＮＤ回路１７ａ０の出力信号がＨレベルとなり、フリップフロップ１７ｂ０がセットされ、バンク活性化信号ＢＥ０が活性状態へ駆動される。他のバンク活性化信号ＢＥｍは、バンク指定信号ＢＹｍがＬレベルの非活性状態にあるため、非活性状態を維持する。
【０１３７】
バースト長が指定する４クロックサイクルが経過すると、クロックサイクル５において、バースト長カウンタからの信号φｂｌがＨレベルへ立上がり、フリップフロップ１７ｂ０がリセットされ、バンク活性化信号ＢＥ０が非活性状態のＬレベルへ駆動される。これにより、バンク指定信号ＢＹ０が指定するメモリバンクのデータ読出動作が完了する。
【０１３８】
図１８は、図１５に示すローカル転送制御信号発生回路２２に含まれるローカル転送制御信号ＬＳＷ１ａおよびＬＳＷ２ａ発生部の構成を示す図である。図１８において、ローカル転送制御信号発生回路２２は、バンク活性化信号ＢＥ０と転送制御信号ＳＷ１ａを受けるＡＮＤ回路２２ａａと、バンク活性化信号ＢＥ０と転送制御信号ＳＷ２ａを受けるＡＮＤ回路２２ａｂを含む。ＡＮＤ回路２２ａａからローカル転送制御信号ＬＳＷ１ａが出力され、ＡＮＤ回路２２ａｂからローカル転送制御信号ＬＳＷ２ａが出力される。このローカル転送制御信号ＬＳＷ１ａおよびＬＳＷ２ａに従って、対応のメモリバンクアレイＭＢＫ（図１５参照）から読出されて、次いでプリアンプ１により増幅されたデータが、順次転送されてラッチされる。次にこの図１８に示すローカル転送制御信号発生回路２２の動作を、その動作タイミングチャート図である図１９を参照して説明する。
【０１３９】
クロックサイクル０においては、まだリードコマンドは与えられておらず、転送制御信号はすべてＬレベルの非活性状態にあり、またバンク活性化信号ＢＥ０も非活性状態にある。
【０１４０】
クロックサイクル１において、リードコマンドが与えられ、このメモリバンクＭＢＫが指定されると、バンク活性化信号ＢＥ０がＨレベルの活性状態となる。次いで、この読出動作モード指示信号φｒｅａｄの活性化に応答して、転送制御信号発生部１０においては、先に説明したように、転送制御信号ＳＷ１ａおよびＳＷ２ａが各クロックサイクルごとに交互に活性状態とされる。プリアンプイネーブル信号ＰＡＥは、クロック信号φＣＬＫに応答して活性状態とされている。プリアンプイネーブル信号ＰＡＥはバースト長とＣＡＳレイテンシの和に等しい回数活性状態とされる。この転送制御信号ＳＷ１ａおよびＳＷ２ａに従って、ローカル転送制御信号ＬＳＷ１ａおよびＬＳＷ２ａがそれぞれクロックサイクル１から４において、交互に活性状態とされる。クロックサイクル５においては、バースト長に等しい数のデータが転送されたため、バンク活性化信号ＢＥ０がＬレベルの非活性状態とされる。したがってこの後、転送制御信号ＳＷ１ａおよびＳＷ２ａが活性状態とされても、ローカル転送制御信号ＳＷ１ａおよびＳＷ２ａは活性化されない。
【０１４１】
上述の構成により、バンク活性化信号ＢＥ０に従って、バースト長で指定されるデータを確実にプリアンプからラッチ回路へ交互に転送してラッチさせることができる。
【０１４２】
図２０は、図１５に示すローカル転送制御信号発生回路２２に含まれるローカル転送制御信号ＬＳＷ１ｂおよびＬＳＷ２ｂを発生する部分の構成を概略的に示す図である。図２０において、ローカル転送制御信号発生部は、バンク活性化信号ＢＥ０をクロック信号ＣＬＫの１クロックサイクル遅延して伝達するシフト回路２２ｂａと、シフト回路２２ｂａの出力信号とバンク活性化信号ＢＥ０を受けるＯＲ回路２２ｂｂと、ＯＲ回路２２ｂｂの出力信号ＢＥＤと転送制御信号ＳＷ１ｂを受けるＡＮＤ回路２２ｂｃと、信号ＢＥＤと転送制御信号ＳＷ２ｂを受けるＡＮＤ回路２２ｂｄを含む。ＡＮＤ回路２２ｂｃから、ローカル転送制御信号ＬＳＷ１ｂが出力され、ＡＮＤ回路２２ｂｂからローカル転送制御信号ＬＳＷ２ｂが出力される。次に、この図２０に示すローカル転送制御信号発生部の動作を、図２１および図２２に示すタイミングチャート図を参照して説明する。
【０１４３】
まず、図２１を参照して、ＣＡＳレイテンシが４の場合の動作について説明する。クロックサイクル０においてリードコマンドが与えられ、読出動作指示信号φｒｅａｄが所定期間Ｈレベルの活性状態とされ、応じてバンク活性化信号ＢＥ０がＨレベルとなる。このバンク活性化信号ＢＥ０の活性化に応答して、ＯＲ回路２２ｂからの拡張バンク活性化信号ＢＥＤもＨレベルの活性状態となる。転送制御信号ＳＷ１ｂおよびＳＷ２ｂは、このリードコマンドが与えられてから１クロックサイクル遅れたクロックサイクル１から交互に所定期間活性状態とされる。転送制御信号ＳＷ１ｂおよびＳＷ２ｂは、プリアンプ活性化信号ＰＡＥが、バースト長とＣＡＳレイテンシの和のクロックサイクル期間活性状態とされており、バースト長のクロックサイクルよりも長い期間活性状態とされる。
【０１４４】
クロックサイクル１において、転送制御信号ＳＷ１ｂが活性状態とされると、ＡＮＤ回路２２ｂｃからのローカル転送制御信号ＬＳＷ１ｂが活性状態とされる。クロックサイクル２において、転送制御信号ＳＷ２ｂが活性状態とされると、ＡＮＤ回路２２ｂｄからのローカル転送制御信号ＳＷ２ｂが活性状態とされる。クロックサイクル３において、転送制御信号ＳＷ１ｂの活性化に従って、ローカル転送制御信号ＬＳＷ１ｂが活性化される。
【０１４５】
クロックサイクル４において、バンク活性化信号ＢＥ０がＬレベルの非活性状態とされても、シフト回路２２ｂａからの出力信号がＨレベルの活性状態にあり、拡張バンク活性化信号ＢＥＤはまだ活性状態にある。したがって、このクロックサイクル４においては、転送制御信号ＳＷ２ｂに従って、ローカル転送制御信号ＬＳＷ２ｂが活性状態とされる。
【０１４６】
クロックサイクル５において、ＯＲ回路２２ｂｂからの拡張バンク活性化信号ＢＥＤはＬレベルの非活性状態とされる。したがって、この状態においては、転送制御信号ＳＷ１ｂおよびＳＷ２ｂが活性状態とされても、ローカル転送制御信号ＬＳＷ１ｂおよびＬＳＷ２ｂは非活性状態のＬレベルを維持する。これにより、ＣＡＳレイテンシが４の場合においても、バースト長のデータがすべて転送される。
【０１４７】
次に、図２２を参照して、ＣＡＳレイテンシが４以外の場合の動作について説明する。このＣＡＳレイテンシが４以外の場合には、転送制御信号ＳＷ２ｂは、Ｌレベルに固定される。したがって、ローカル転送制御信号ＬＳＷ２ｂもＬレベルに固定される。
【０１４８】
クロックサイクル０において、リードコマンドが与えられると、データ読出動作指示信号φｒｅａｄが活性状態とされ、バンク活性化信号ＢＥ０および拡張バンク活性化信号ＢＥＤがともにＨレベルの活性状態とされる。リードコマンドが与えられると、ＣＡＳレイテンシが４以外の場合には、このクロックサイクル０から転送制御信号ＳＷ１ｂがプリアンプ活性化信号ＰＡＥ（図示せず）に従って所定期間Ｈレベルの活性状態とされる（図１１参照）。したがって、このクロックサイクル０からクロックサイクル４までの期間、ローカル転送制御信号ＬＳＷ１ｂが、転送制御信号ＬＳＷ１ｂの活性化に従って活性状態とされる。これにより、ＣＡＳレイテンシが４以外の場合においても確実にデータの転送が行なわれる。バースト長が４の場合において、ＣＡＳレイテンシが４以外のときに、データ転送動作が５回行なわれている。この５回目のローカル転送制御信号ＬＳＷ１ｂは無効データを転送している。しかしながら、次に述べる信号ＬＳＷ３の活性化タイミングを調整することにより、不要データが内部データバスへ転送されるのが防止される。
【０１４９】
この図２０に示す構成においては、ＣＡＳレイテンシの値に関わらず、拡張バンク活性化信号をバースト長＋１のクロックサイクル期間活性状態としている。しかしながら、このＣＡＳレイテンシデータに従って、ＣＡＳレイテンシが４の場合には、拡張バンク活性化信号ＢＥＤを選択し、ＣＡＳレイテンシが４以外の場合には、バンク活性化信号ＢＥ０を選択してローカル転送制御信号ＬＳＷ１ｂおよびＬＳＷ２ｂの活性化期間を設定するように構成されてもよい。
【０１５０】
図２３は、図１５に示すローカル転送制御信号発生回路２２に含まれるローカル転送制御信号ＬＳＷ３を発生する部分の構成を概略的に示す図である。図２３において、ローカル転送制御信号発生回路２２は、バンク活性化信号ＢＥ０をクロック信号ＣＬＫの１クロックサイクル期間遅延して伝達するシフタ２２ｃａと、シフタ２２ｃａの出力信号をクロック信号ＣＬＫの１クロックサイクル期間遅延して伝達するシフタ２２ｃｂと、ＣＡＳレイテンシデータＣＬ２の活性化時活性化され、バンク活性化信号ＢＥ０を選択して伝達するトライステートバッファ２２ｃｃと、ＣＡＳレイテンシデータＣＬ３の活性化時活性化され、シフタ２２ｃａの出力信号を選択して伝達するトライステートバッファ２２ｃｄと、ＣＡＳレイテンシデータＣＬ４の活性化時活性化され、シフタ２２ｃｂの出力信号を選択して伝達するトライステートバッファ２２ｃｅを含む。
【０１５１】
トライステートバッファ２２ｃｃ、２２ｃｄおよび２２ｃｅの出力が共通に結合され、バンクデータイネーブル信号ＢＥＳを出力する。
【０１５２】
ローカル転送制御信号発生回路２２は、さらに、トライステートバッファ２２ｃｃ、２２ｃｄおよび２２ｃｅのいずれかからの信号ＢＥＳと転送制御信号ＳＷ３を受けるＡＮＤ回路２２ｃｆを含む。ＡＮＤ回路２２ｃｆからローカル転送制御信号ＬＳＷ３が出力される。シフタ２２ｃａおよび２２ｃｂは、先の図１０に示すシフタと同様の構成が用いられる。ＮＡＮＤ型フリップフロップを用いたシフト回路が利用されてもよい。次に、この図２３に示すローカル転送制御信号発生回路２２の動作を、図２４ないし図２６に示すタイミングチャート図を参照して説明する。
【０１５３】
まず、図２４を参照して、ＣＡＳレイテンシが２に設定された場合の動作について説明する。この場合には、ＣＡＳレイテンシデータＣＬ２がＨレベルに設定され、トライステートバッファ２２ｃｃが活性状態とされ、残りのトライステートバッファ２２ｃｄおよび２２ｃｅは出力ハイインピーダンス状態に設定される。
【０１５４】
クロックサイクル０において、リードコマンドが与えられ、データ読出動作指示信号φｒｅａｄが所定期間活性状態とされ、応じてバンク活性化信号ＢＥ０が４クロックサイクル期間Ｈレベルの活性状態とされる。転送制御信号ＳＷ３は、このデータ読出動作指示信号φｒｅａｄ（またはプリアンプ活性化信号）の活性化に応答して、クロックサイクル０から順次発生される。したがって、図２４（ｅ）に示すように、ローカル転送制御信号ＬＳＷ３は、クロックサイクル０から３の間、転送制御信号ＳＷ３に同期して活性状態とされる。クロックサイクル４において、バンク活性化信号ＢＥ０がＬレベルの非活性状態とされ、このクロックサイクル４以降、ローカル転送制御信号ＬＳＷ３はＬレベルの非活性状態を維持する。これにより、４つのデータが、順次図１５に示す転送ゲート６ａから出力バッファ回路６ｆへ伝達されて順次出力される。このＣＡＳレイテンシが２の場合には、クロックサイクル１において、出力活性化信号ＯＥがＨレベルの活性状態とされ、出力バッファ回路６ｆが活性化される。
【０１５５】
ＣＡＳレイテンシが１に設定された場合には、図２４に示すタイミングチャートと同じタイミングでローカル転送制御信号が発生される。この場合には、クロックサイクル０から、出力活性化信号ＯＥが活性状態とされる。
【０１５６】
次に、図２５を参照して、ＣＡＳレイテンシが３に設定された場合の動作について説明する。ＣＡＳレイテンシが３の場合には、ＣＡＳレイテンシデータＣＬ３がＨレベルに設定され、トライステートバッファ２２ｃｄが活性化され、残りのトライステートバッファ２２ｃｃおよび２２ｃｅは出力ハイインピーダンス状態に設定される。したがって、信号ＢＥＳは、シフタ２２ｃａの出力信号に従って変化する。
【０１５７】
クロックサイクル０において、リードコマンドが与えられ、データ読出動作指示信号φｒｅａｄが活性状態とされ、バンク活性化信号ＢＥ０が４クロックサイクル期間Ｈレベルの活性状態とされる。シフタ２２ｃａは、このバンク活性化信号ＢＥ０を１クロックサイクル遅延して伝達するため、クロックサイクル１からクロックサイクル４の間、信号ＢＥＳがＨレベルの活性状態とされる。クロックサイクル０から、プリアンプ活性化信号の活性化に応答して、転送制御信号ＳＷ３が所定期間活性状態とされる。したがって、クロックサイクル１から４の間、この転送制御信号ＳＷ３の活性化に従って、ローカル転送制御信号ＬＳＷ３が活性状態とされる。これにより、４つのデータが図１５に示す転送ゲート６ａを介して出力バッファ回路６ｆへ伝達されて出力される。ＣＡＳレイテンシが３の場合には、出力活性化信号ＯＥは、クロックサイクル２において活性状態とされ、有効データはクロックサイクル３の立上がりエッジで確定状態とされて、順次出力される。
【０１５８】
次に、図２６を参照して、ＣＡＳレイテンシが４に設定された場合の動作について説明する。ＣＡＳレイテンシが４に設定された場合、ＣＡＳレイテンシデータＣＬ４がＨレベルに設定され、トライステートバッファ２２ｃｅが活性化され、残りのトライステートバッファ２２ｃｃおよび２２ｃｄは出力ハイインピーダンス状態に設定される。したがって、信号ＢＥＳはシフタ２２ｃｅの出力信号に従って変化する。
【０１５９】
クロックサイクル０において、リードコマンドが与えられ、データ読出動作指示信号φｒｅａｄが活性化され、バンク活性化信号ＢＥ０がクロックサイクル０からクロックサイクル３の４クロックサイクルの間活性状態とされる。シフタ２２ｃａおよび２２ｃｂにより、このバンク活性化信号ＢＥ０は２クロックサイクル期間遅延される。したがって、信号ＢＥＳは、クロックサイクル２からクロックサイクル５の間Ｈレベルを活性状態とされる。クロックサイクル０から転送制御信号ＳＷ３が、プリアンプ活性化信号の活性化に従って活性化される。したがって、ＣＡＳレイテンシが４の場合には、クロックサイクル２から４回ローカル転送制御信号ＬＳＷ３が活性状態とされる。ＣＡＳレイテンシが４の場合には、出力活性化信号ＯＥは、クロックサイクル３において活性状態とされる。したがって最初のデータは、クロックサイクル４のクロック信号ＣＬＫの立上がりエッジで確定状態とされる。
【０１６０】
上述のように、このローカル転送制御信号発生回路２２において、ローカル転送制御信号ＬＳＷ３を、ＣＡＳレイテンシデータおよびバースト長データに従って、所定期間のみ活性状態とすることにより、連続的にバンクを切換えてアクセスを行なうときにおいても、必要なデータのみを選択して出力することができ、バンク切換時において、内部リードデータバス上でのバンクのデータの衝突は生じない。すなわち、たとえば、図２６において、クロックサイクル６において、別のバンクのデータを出力バッファ回路６ｆへ伝達することができる。
【０１６１】
図２７は、１つのメモリバンクにおけるデータ読出部の構成を概略的に示す図である。図２７において、データ読出部は、図示しないコマンドデコーダからのコラムデコーダイネーブル信号φｃｄｅとバンク活性化信号ＢＥ０を受けるＡＮＤ回路２５と、図示しないコラムアドレスバッファからのコラムアドレス信号Ｙ０〜ＹｋおよびＹｌ〜Ｙｓを受け、メモリセルアレイＭＢＫの１ビットのメモリセルのデータを選択する信号を出力する列選択回路３０を含む。この列選択回路３０は、ＡＮＤ回路２５の出力信号がＨレベルの活性状態のとき活性化されて与えられたアドレス信号Ｙ０〜ＹｋおよびＹｌ〜Ｙｓをデコードし、そのデコード結果を示す信号を出力する。
【０１６２】
メモリセルアレイＭＢＫＡに対して、複数の内部データバス（グローバルＩＯバス）ＧＩＯ０〜ＧＩＯｐが配設される。これらのグローバルＩＯバスＧＩＯ０〜ＧＩＯｐは、メモリセルアレイＭＢＫＡの列選択回路３０により選択された列と同時に接続される。プリアンプ群４０は、これらのグローバルＩＯバスＧＩＯ０〜ＧＩＯｐ各々に対し設けられるプリアンプを含む。このプリアンプ群４０では、列選択回路３０の出力信号ＰＡＥｉに従って選択的にプリアンプが活性状態とされ、その活性化されたプリアンプのデータが図１に示すリードレジスタへ与えられる。
【０１６３】
列選択回路３０は、ＡＮＤ回路２５の出力信号の活性化時活性化され、図示しないコラムアドレスバッファから与えられたコラムアドレス信号Ｙ０〜Ｙｋをデコードし、そのデコード結果に従って列選択信号ＣＳＬを出力するコラムデコーダ３０ａと、ＮＡＮＤ回路２５の出力信号の活性化時活性化され、コラムアドレス信号Ｙｌ〜Ｙｓをデコードし、そのデコード結果とプリアンプ活性化信号ＰＡＥとに従って、プリアンプ群４０に含まれるプリアンプを活性化するローカルプリアンプ活性化信号ＰＡＥｉを出力するプリアンプ制御回路３０ｂを含む。この列選択回路３０のプリアンプ制御回路３０ｂには、特に明確には示さないが、バーストアドレスレジスタが設けられており、クロック信号ＣＬＫに従って、そのアドレスが順次所定のシーケンスで変更される。これにより、１つの列選択信号ＣＳＬの活性化により同時に、グローバルＩＯバスＧＩＯ０〜ＧＩＯｐに読出されたメモリセルデータが、順次プリアンプにより増幅されて出力される。
【０１６４】
図２８は、図２７に示すプリアンプ制御回路３０ｂの構成の一例を示す図である。図２８において、プリアンプ制御回路３０ｂは、ＡＮＤ回路２５の出力信号φＢＡ０の活性化に応答して活性化され、与えられたコラムアドレス信号Ｙｌ〜Ｙｓをデコードし、グローバルＩＯ線特定信号ＹＧｉを出力するデコーダ３０ｂａと、プリアンプ活性化信号ＰＡＥとグローバルＩＯ線特定信号ＹＧｉを受け、ローカルプリアンプ活性化信号ＰＡＥｉを出力するＡＮＤ回路３０を含む。
【０１６５】
デコーダ３０ｂａは、ＡＮＤ型デコード回路であり、グローバルＩＯ線特定信号ＹＧｉは選択時、Ｈレベルの活性状態とされる。
【０１６６】
図２９は、図２７に示すプリアンプ群４０の構成を概略的に示す図である。図２９においてプリアンプ群４０は、グローバルＩＯバスＧＩＯ０〜ＧＩＯｐそれぞれに対応して設けられ、ローカルプリアンプ活性化信号ＰＡＥ０〜ＰＡＥｐに応答して活性化され、対応のグローバルＩＯバス上のデータを増幅するプリアンプ４０−０〜４０−ｐを含む。これらのプリアンプ４０−０〜４０−ｐは、非活性化時出力ハイインピーダンス状態とされる。したがって、リードレジスタ２へは、活性状態とされたプリアンプのデータのみが伝達される。
【０１６７】
図３０は、この発明に従うＳＤＲＡＭの要部の構成を概略的に示す図である。図３０において、ＳＤＲＡＭは、各々が独立に活性／非活性状態へ駆動される４つのメモリアレイＭＢ０、ＭＢ１、ＭＢ２およびＭＢ３を含む。これらのメモリアレイＭＢ０〜ＭＢ３の各々は、行列状に配列される複数のメモリセルを含む。メモリアレイＭＢ０〜ＭＢ３それぞれに対応して、列選択回路３０−０〜３０−３がそれぞれ設けられる。これらの列選択回路３０−０〜３０−３の各々は、図２７に示すコラムデコーダ３０ａおよびプリアンプ制御回路３０ｂを含む。
【０１６８】
メモリアレイＭＢ０〜ＭＢ３それぞれに対してさらに、活性化時選択メモリセルのデータを順次転送するデータ転送回路４２−０〜４２−３が設けられる。これらのデータ転送回路４２−０〜４２−３の各々は、図１５に示す転送ゲート６０ａおよびデータ転送回路２４を含む。これらのデータ転送回路４２−０〜４２−３は、共通に、これらのメモリアレイＭＢ０〜ＭＢ３の中央部に配置される出力バッファ回路６ｆに含まれるリードデータレジスタ６ｂに結合される。この出力バッファ回路６ｆは、またリードデータレジスタ６ｂからのデータを受けて、順次転送するデータ出力回路６ｇを含む。このデータ出力回路６ｇは、図１に示す転送ゲート６ｃ、ラッチ回路６ｄおよび出力バッファ６ｅを含む。
【０１６９】
メモリアレイＭＢ０〜ＭＢ３それぞれに対応して、さらに、ローカル制御部４５−０〜４５−３が配置される。これらのローカル制御部４５−０〜４５−３の各々は、対応の列選択回路３０−０〜３０−３およびデータ転送回路４２−０〜４２−３の動作を制御する。これらのローカル制御部４５−０〜４５−３は、共通にメイン制御部５０に結合され、このメイン制御部５０からの制御信号に従って、対応の列選択回路およびデータ転送回路の動作を制御する。メイン制御部５０は、図１５に示す転送制御信号発生部１０、転送クロック発生部１５およびバンク活性化回路１７を含む。
【０１７０】
メモリアレイＭＢ０−ＭＢ３各々に対して、活性化時対応のメモリアレイの１行のメモリセルを選択する行選択回路と、活性化時対応のメモリアレイの各列のメモリセルデータを検知し増幅するセンスアンプ群が設けられる。
【０１７１】
この図３０に示す構成においては、メモリアレイＭＢ０〜ＭＢ３が、それぞれバンクとして機能し、このＳＤＲＡＭは合計４つのバンクを含む。
【０１７２】
中央部に配置されるメイン制御部５０からの制御信号に従って、ローカル制御部４５−０〜４５−３のうちバンクアドレス信号が指定するバンクに対応するローカル制御部のみを活性化することにより、以下の利点が得られる。
【０１７３】
メイン制御部５０からローカル制御部４５−０〜４５−３に対する制御信号線５１のレイアウトが対称的となり、また最少の配線長をもって制御信号を伝達することができる。これにより高速で信号を伝播することができ、高速動作が可能となる。またバンクアドレス信号をデコードして得られるバンク特定信号に基づいたバンク活性化信号を利用することにより、各ローカル制御部へバンクアドレス信号を伝達する構成に比べて、信号線の充放電電流が少なくなる。すなわち、バンクアドレス信号を各ローカル制御部４５−０〜４５−３へ与える場合、４ビットの相補アドレス信号ＢＡ０，／ＢＡ０，ＢＡ１，／ＢＡ１を伝達する必要がある。したがってこの場合、合計２本の信号線が充電され、また２本の信号線が放電される。バンクアドレス信号の組合せがいずれであっても、これは常に生じ、したがって信号線の充放電電流が大きくなる。また、バンクアドレス信号をローカル制御部４５−０〜４５−３へ共通に与えるため、このバンクアドレス信号伝達線の負荷が大きくなり、高速でバンクアドレス信号を伝達することができず、バンクアドレスデコードタイミングが遅れ、内部動作開始タイミングが遅くなる。
【０１７４】
しかしながら、バンク活性化信号を利用することにより、４本のバンク活性化信号伝達線が必要とされるが、１つのバンク活性化信号のみが選択状態へ駆動されるため、信号線の充放電電流が低減する。また、バンク活性化信号伝達線は、それぞれ対応のローカル制御部のみへ伝達されるため、その信号伝達線の負荷が小さく、高速でローカル制御部４５−０〜４５−３へバンク活性化信号を伝達することができ、内部動作開始タイミングが速くなる。
【０１７５】
図３１は、図３０に示すメイン制御部５０に含まれる列選択に関連する部分の構成を概略的に示す図である。図３１において、メイン制御部５０は、与えられた外部制御信号の状態の組合せに従って、データ読出を示すリードコマンドまたはデータ書込を示すライトコマンドが与えられたとき、所定のタイミングでコラムデコーダイネーブル信号φｃｄｅを出力するコマンドデコード回路５０ａと、コラムデコーダイネーブル信号φｃｄｅとバンク活性化信号ＢＥ０を受けるＡＮＤ回路５０ｂと、コラムデコーダイネーブル信号φｃｄｅとバンク活性化信号ＢＥ１を受けるＡＮＤ回路５０ｃと、コラムデコーダイネーブル信号φｃｄｅとバンク活性化信号ＢＥ２を受けるＡＮＤ回路５０ｄと、コラムデコーダイネーブル信号φｃｄｅとバンク活性化信号ＢＥ３を受けるＡＮＤ回路５０ｅを含む。
【０１７６】
バンク活性化信号ＢＥ０〜ＢＥ３は、図１５に示すバンク活性化回路１７から出力される。ＡＮＤ回路５０ｂからのデコーダ活性化信号φＢＡ０が列選択回路３０−０へ与えられる。ＡＮＤ回路５０ｃからのデコーダ活性化信号φＢＡ１が列選択回路３０−１へ与えられる。ＡＮＤ回路５０ｄからのデコーダ活性化信号φＢＡ２が列選択回路３０−２へ与えられる。ＡＮＤ回路５０ｅからのデコーダ活性化信号φＢＡ３が列選択回路３０−３へ与えられる。
【０１７７】
この図３１に示すように、列選択回路３０−０〜３０−３それぞれは、デコーダ活性化信号φＢＡ０〜φＢＡ３それぞれに従って活性化される。ＡＮＤ回路５０ｂ−５０ｅの出力の負荷は、それぞれ対応の列選択回路３０−０〜３０−３のみであり、その負荷が軽減され、バンク活性化信号ＢＥ０〜ＢＥ３の活性化に従って、デコーダ活性化信号φＢＡ０〜φＢＡ３を早いタイミングで活性状態とし、応じて速いタイミングで列選択回路３０−０〜３０−３を活性状態とすることができる。したがって、この列選択回路３０−０〜３０−３へは、コラムアドレス信号が与えられるが、各クロックサイクルにおいて、速いタイミングで列選択動作を行なうことができ、クロック信号ＣＬＫが高速のクロック信号の場合においても、各クロックサイクルごとに確実に、列選択を行なって、プリアンプを活性化して対応のメモリセルデータを増幅して転送することができる。
【０１７８】
また、コマンドデコード回路５０ａは、単にメイン制御部５０に含まれるＡＮＤ回路５０ｂ〜５０ｅの入力部を駆動することが要求されるだけであり、コマンドデコード回路５０ａは、列選択回路３０−０〜３０−３それぞれを駆動する構成に比べて、その出力負荷が小さくなり、ＡＮＤ回路５０ｂ〜５０ｅに与えられるコラムデコーダイネーブル信号φｃｄｅを速いタイミングで確定状態とすることができる。
【０１７９】
なお、図３１に示す構成においては、メイン制御部５０内に、バンク活性化信号とコラムデコーダイネーブル信号φｃｄｅの論理積を取り、各デコーダ活性化信号φＢＡ０〜φＢＡ３を出力するＡＮＤ回路が配置されている。しかしながら、この構成に代えて、ＡＮＤ回路５０ｂ〜５０ｅが、それぞれ列選択回路３０−０〜３０−３近傍に配置されてもこの場合、コマンドデコード回路５０ａの負荷は大きくなるものの、バンク活性化信号の高速伝達および消費電流の低減は実現することができるため、速いタイミングでの列選択を行なうという効果は損なわれない。
【０１８０】
図３２は、図３０に示すデータ転送回路４２−０〜４２−３の出力部の構成を概略的に示す図である。図３２において、データ転送回路４２−０は、ローカル選択制御信号ＬＳＷ１ｂ０およびＬＳＷ２ｂ０に応答して与えられたデータを順次転送する転送ゲート４−０と、ローカル転送制御信号ＬＳＷ３０に応答して導通し、この転送ゲート４−０からのデータを内部リードデータバス５２を介してリードデータレジスタ６ｂへ伝達する転送ゲート６ａ−０を含む。データ転送回路４２−１は、ローカル転送制御信号ＬＳＷ１ｂ１およびＬＳＷ２ｂ１に応答して、順次与えられたデータを転送する転送ゲート４−１と、ローカル転送制御信号ＬＳＷ３１に応答して導通し、転送ゲート４−１から転送されたデータを内部リードデータバス５２上に伝達する転送ゲート６ａ−１を含む。
【０１８１】
データ転送回路４２−２は、ローカル転送制御信号ＬＳＷ１ｂ２およびＬＳＷ２ｂ２に応答して、順次転送する転送ゲート４−２と、ローカル転送制御信号ＬＳＷ３２に応答して転送ゲート４−２から与えられたデータを内部リードデータバス５２上に伝達する転送ゲート６ａ−２を含む。データ転送回路４２−３は、ローカル転送制御信号ＬＳＷ１ｂ３およびＬＳＷ２ｂ３に応答して、順次対応のメモリバンクの選択メモリセルのデータを転送する転送ゲート４−３と、ローカル転送制御信号ＬＳＷ３３に応答してこの転送ゲート４−３から転送されたデータを内部リードデータバス５２上に転送する転送ゲート６ａ−３を含む。
【０１８２】
転送ゲート４−０〜４−３の各々は、図１に示す転送ゲート４と同様の構成を備える。
【０１８３】
バンク活性化信号に基づいて生成されるローカル転送制御信号ＬＳＷ３０〜ＬＳＷ３３に従って転送ゲート６ａ−０〜６ａ−３の導通／非導通を制御することにより、この内部リードデータバス５２上で、複数のバンクのデータの衝突を伴うことなく連続的にデータを転送することができる。特に、ページ切換時（メモリアレイにおける選択状態のワード線から別のワード線を選択する時）、ＣＡＳレイテンシに合わせて、別のバンクで列選択動作を開始することにより、１つのバンクのページの最後のメモリセルデータを内部リードデータバス上に読出した後に、別のバンクからのメモリセルデータを連続的に内部リードデータバス５２上に伝達することができる。
【０１８４】
以上のように、この発明の実施の形態１に従えば、各メモリアレイに対して、プリアンプからの出力信号を、交互にラッチして転送する経路を設けたため、ＣＡＳレイテンシが４の場合においても、各クロックサイクルごとにデータを転送することができ、正確にデータの読出を高速で行なうことができる。
【０１８５】
［実施の形態２］
図３３は、この発明の実施の形態２に従うデータ読出部の構成を概略的に示す図である。図３３においては、１つのメモリバンクに対するデータ読出経路が示される。この図３３に示す転送部の構成が各バンクに対応して配置される。
【０１８６】
図３３において、このＳＤＲＡＭのデータ読出系は、プリアンプ活性化信号ＰＡＥｉの活性化に応答して活性化され、相補読出データＤＴ１およびＺＤＴ１を出力するプリアンプ１００と、このプリアンプ１００からの増幅データＤＴ１を交互に転送するデータ転送部１０４ａと、プリアンプ１００からの補の読出データＺＤＴ１を順次転送するデータ転送部１０４ｂを含む。
【０１８７】
データ転送部１０４ａは、転送制御信号ＬＳＷ１ａの活性化に応答して、このプリアンプ１００からのデータＤＴ１を通過させる転送ゲート１０２ａと、転送制御信号ＬＳＷ２ａの活性化に応答して、このプリアンプ１００からのデータＤＴ１を通過させる転送ゲート１０２ｂと、転送ゲート１０２ａの転送データをラッチするラッチ１０３ａと、転送ゲート１０２ｂから転送されたデータをラッチするラッチ１０３ｂと、転送制御信号ＬＳＷ１ｂの活性化に応答してラッチ１０３ａにラッチされたデータを転送する転送ゲート１０４ａと、転送制御信号ＬＳＷ２ｂの活性化に応答してラッチ１０３ｂにラッチされたデータを転送する転送ゲート１０４ｂと、転送制御信号ＬＳＷ３の活性化に応答して転送ゲート１０４ａまたは１０４ｂから与えられたデータを転送する転送ゲート１０６ａを含む。転送ゲート１０６ａからは、転送データＤＴ２が内部リードデータバス上に出力される。
データ転送部１０４ｂは、転送制御信号ＬＳＷ１ａの活性化に応答してプリアンプ１００からの補の読出データＺＤＴ１を転送する転送ゲート１０２ａｚと、転送制御信号ＬＳＷ２ａの活性化に応答してプリアンプ１００からの読出データＺＤＴ１を転送する転送ゲート１０２ｂｚと、転送ゲート１０２ａｚからの転送されたデータをラッチするラッチ１０３ａｚと、転送ゲート１０２ｂｚから転送されたデータをラッチするラッチ１０３ｂｚと、転送制御信号ＬＳＷ１ｂの活性化に応答してラッチ１０３ａｚのラッチデータを転送する転送ゲート１０４ａｚと、転送制御信号ＬＳＷ２ｂの活性化に応答してラッチ１０３ｂｚにラッチされたデータを転送する転送ゲート１０４ｂｚと、転送制御信号ＬＳＷ３の活性化に応答して転送ゲート１０４ａｚまたは１０４ｂｚから転送されたデータを転送する転送ゲート１０６ａｚを含む。転送ゲート１０６ａｚから、補のデータＺＤＴ２が内部リードデータバス上に転送される。
【０１８８】
転送ゲート１０６ａおよび１０６ａｚからの相補データＤＴ２およびＺＤＴ２は、リードデータレジスタ１０６ｂへ与えられてラッチされる。このリードデータレジスタ１０６ｂは、そのラッチデータを出力回路１０６ｇへ与える。出力回路１０６ｇは、この転送制御信号ＳＷ４に従って、リードデータレジスタ１０６ｂにラッチされたデータを転送して出力データＤＱを生成する。
【０１８９】
この図３３に示す構成において、転送ゲートおよびラッチは、先の実施の形態において説明したものと同じ構成を備える。すなわち、図１に示すデータ転送回路が相補データＤＴ１およびＺＤＴ１それぞれに対応して配置される。リードデータレジスタ１０６ｂは、相補データをラッチしかつ出力する。このリードデータレジスタ１０６ｂは、先の実施の形態１におけるリードデータレジスタ６ｂに対応する。出力回路１０６ｇは、図１に示す転送ゲート６ｃ、ラッチ回路６ｄおよび出力バッファ回路６ｅに対応する。異なるのは、これらの経路が、相補データ対を伝達する点であり、したがって、出力バッファ回路６ｅにおいて、図１に示すインバータ６ｅａが設けられる代わりに補のデータＺＤＴ３が与えられる。この図３３に示す構成において、転送制御信号ＬＳＷ１ａ、ＬＳＷ１ｂ、ＬＳＷ２ａ、ＬＳＷ２ｂおよびＬＳＷ３およびＬＳＷ４は、先の実施の形態１の場合と同様の制御信号である。この相補データＤＴ１およびＺＤＴ１を転送することにより、信号振幅が小さい場合においても、確実にデータを転送することができる。また、出力回路１０６ｇにおいても相補データが転送されるため、ノイズの影響が生じても、それらの相補データ対の論理が変化しない限り、正確に出力データを生成することができる。
【０１９０】
また、出力回路１０６ｇにおいて、相補データを与えることにより、低電源電圧動作時において、内部読出データの振幅が小さい場合においても、正確にデータの読出を行なうことができる。
【０１９１】
図３４は、この発明の実施の形態２の変更例の構成を示す図である。図３４においても、１つのメモリバンクからのデータ読出経路が代表的に示される。
【０１９２】
図３４において、データ読出部には、プリアンプ活性化信号ＰＡＥｉの活性化に応答して活性化され、グローバルＩＯ線ＧＩＯＬｉおよびＺＧＩＯＬｉ上の電位を差動的に増幅し、相補データＤＴ１およびＺＤＴ１を生成するプリアンプ１００ｉと、プリアンプ活性化信号ＰＡＥｊの活性化に応答して活性化され、グローバルＩＯバスＧＩＯｊ上の電位を差動的に増幅するプリアンプ１００ｊが設けられる。これらのプリアンプ１００ｉ…１００ｊの出力ノードは、ＯＲ接続される。これらのプリアンプ１００ｉ…１００ｊは同一の構成を備えるため、図３４においては、プリアンプ１００ｉの構成のみを具体的に示す。
【０１９３】
データ読出部はさらに、転送制御信号ＬＳＷ１ａの活性化に応答して活性化されたプリアンプから読出されたデータＤＴ１およびＺＤＴ１を転送する転送ゲート１１２ａと、この転送ゲート１１２ａと並列に設けられ、転送制御信号ＬＳＷ２ａの活性化に応答して導通し、活性化されたプリアンプからのデータＤＴ１およびＺＤＴ１を転送する転送ゲート１１２ｂと、転送ゲート１１２ａから転送されたデータをラッチするラッチ回路１１３ａと、転送ゲート１１２ｂから転送されたデータをラッチするラッチ回路１１３ｂと、転送制御信号ＬＳＷ１ｂの活性化に応答して導通し、ラッチ回路１１３ａのラッチデータを転送する転送ゲート１１４ａと、転送制御信号ＬＳＷ２ｂの活性化に応答して活性化され、ラッチ１１３ｂのラッチデータを転送する転送ゲート１１４ｂと、転送ゲート１１４ａおよび１１４ｂから転送されるデータをラッチするラッチ回路１１５と、転送制御信号ＬＳＷ３の活性化に応答して導通しラッチ回路１１５にラッチされたデータをリードデータレジスタ１０６ｂへ転送する転送ゲート１１６を含む。
【０１９４】
転送ゲート１１２ａおよび１１２ｂは同じ構成を備え、ラッチ回路１１３ａおよび１１３ｂも同じ構成を備え、転送ゲート１１４ａおよび１１４ｂも同一の構成を備えるため、図３４においては、転送ゲート１１２ａおよび１１４ａならびにラッチ回路１１３ａの構成のみを具体的に示す。リードデータレジスタ１０６ｂのラッチデータは、転送制御信号ＳＷ４に従って出力回路１０６ｅに取込まれて、外部読出データＤＱとして出力される。
【０１９５】
プリアンプ１００ｉは、電源ノードＶＣＣと出力ノードＮＤの間に接続され、そのゲートにプリアンプ活性化信号ＰＡＥｉを受けるｐチャネルＭＯＳトランジスタＰ１と、電源ノードＶＣＣと出力ノードＮＤの間に接続され、そのゲートが出力ノードＺＮＤに接続されるｐチャネルＭＯＳトランジスタＰ２と、電源ノードＶＣＣと出力ノードＺＮＤの間に接続され、かつそのゲートがノードＮＤに接続されるｐチャネルＭＯＳトランジスタＰ３と、電源ノードＶＣＣと出力ノードＺＮＤの間に接続され、かつそのゲートにプリアンプ活性化信号ＰＡＥｉを受けるｐチャネルＭＯＳトランジスタＰ４と、出力ノードＮＤと接地ノードの間に直列に接続されるｎチャネルＭＯＳトランジスタＮ１およびＮ２と、出力ノードＺＮＤと接地ノードの間に直列に接続されるｎチャネルＭＯＳトランジスタＮ３およびＮ４を含む。ＭＯＳトランジスタＮ１およびＮ３のゲートへはプリアンプ活性化信号ＰＡＥｉが与えられる。ＭＯＳトランジスタＮ２のゲートはグローバルＩＯ線ＺＧＩＯＬｉに接続される。ｎチャネルＭＯＳトランジスタＮ４のゲートは、グローバルＩＯ線ＧＩＯＬｉに接続される。
【０１９６】
このプリアンプ１００ｉにおいて、プリアンプ活性化信号ＰＡＥｉが非活性状態のときには、ｐチャネルＭＯＳトランジスタＰ１およびＰ４が導通状態、ｎチャネルＭＯＳトランジスタＮ１およびＮ３が非導通状態であり、出力ノードＮＤおよびＺＮＤは、ＭＯＳトランジスタＰ１およびＰ４により電源電圧ＶＣＣレベルにプルアップされる。ここで、ｐチャネルＭＯＳトランジスタＰ１およびＰ４は、単に出力ノードＮＤおよびＺＮＤがフローティング状態になるのを防止するためのプルアップ素子として用いられているだけであり、これらの電流駆動力は十分小さくされている。
【０１９７】
プリアンプ活性化信号ＰＡＥｉが活性状態のＨレベルとされると、ｐチャネルＭＯＳトランジスタＰ１およびＰ４が非導通状態となり、一方、ｎチャネルＭＯＳトランジスタＮ１およびＮ３が導通する。出力ノードＮＤおよびＺＮＤの一方が、グローバルＩＯ線ＺＧＩＯＬｉおよびＧＩＯＬｉの信号電位に応じて変化する。
【０１９８】
今、グローバルＩＯ線ＧＩＯＬｉ上の信号電位がＨレベルであり、グローバルＩＯ線ＺＧＩＯＬｉの信号電位がＬレベルのときには、ＭＯＳトランジスタＮ４のコンダクタンスが、ＭＯＳトランジスタＮ２のそれよりも大きくなり、ノードＺＮＤの電位がノードＮＤの電位よりも低下する。このノードＺＮＤの電位低下に伴って、ｐチャネルＭＯＳトランジスタＰ２が導通し、ノードＮＤへ電流を供給する。このノードＮＤの電位上昇に伴って、ｐチャネルＭＯＳトランジスタＰ３が非導通状態へ駆動され、ノードＺＮＤの電位がより低下する。最終的に出力ノードＺＮＤはＬレベルとなり、ノードＮＤの電位レベルはＨレベルとなる。これにより、データＤＴ１およびＺＤＴ１として、相補データが生成される。このとき、他のプリアンプ１００ｊにおいては、ｐチャネルＭＯＳトランジスタＰ１およびＰ４が導通状態にあるが、これらの電流駆動力が十分小さいため、データＤＴ１およびＺＤＴ１は、プリアンプ１００ｉの出力データに応じた電位レベルとなる。
【０１９９】
転送ゲート１１２ａは、転送制御信号ＬＳＷ１ａの活性化に応答して導通し、データＤＴ１を増幅して反転して出力するクロックトインバータ１１２ａａと、転送制御信号ＬＳＷ１ａの活性化に応答して活性化され、補のデータＺＤＴ１を、増幅しかつ反転するクロックトインバータ１１２ａｂを含む。転送ゲート１１２ｂも、同様の構成を備える。クロックトインバータ１１２ａａおよび１１２ａｂの活性化時、相補データＤＴ１およびＺＤＴ１の電位変化が小さい場合においても、小さな電位差はクロックトインバータ１１２ａａおよび１１２ａｂの増幅動作により十分拡大されてラッチ回路１１３へ伝達される。
【０２００】
ラッチ回路１１３は、クロックトインバータ１１２ａａの出力信号を反転してクロックトインバータ１１２ａｂの出力部へ伝達するインバータ１１３ａａと、クロックトインバータ１１２ａｂの出力信号を反転してクロックトインバータ１１２ａａの出力部へ伝達するインバータ１１３ａｂを含む。このラッチ回路１１３ａは、いわゆるインバータラッチである。したがって、このクロックトインバータ１１２ａａおよび１１２ａｂの出力信号の電位差が十分拡大されない場合においても、インバータ１１３ａａおよび１１３ａｂにより増幅されかつラッチされる。したがって、相補データＤＴ１およびＺＤＴ１の電位差が小さい場合においても、転送制御信号ＬＳＷ１ａの活性化に応答して、相補データがクロックトインバータ１１２ａａ、１１２ａｂおよびインバータ１１３ａａおよび１１３ａｂにより増幅されてラッチされる。これにより、正確にかつ速いタイミングでラッチ回路１１３のラッチデータを確定状態とすることができる。ラッチ回路１１３ｂもこのラッチ回路１１３ａと同じ構成を備える。
【０２０１】
転送ゲート１１４は、転送制御信号ＬＳＷ１ｂの活性化に応答して活性化され、インバータ１１３ａｂの出力信号を反転しかつ増幅して伝達するクロックトインバータ１１４ａａと、転送制御信号ＬＳＷ１ｂの活性化に応答して活性化され、インバータ回路１１３ａａの出力信号を増幅しかつ反転して伝達するクロックトインバータ１１４ａｂを含む。
【０２０２】
ラッチ回路１１５は、ノードＮＤＤ上の信号電位を反転してノードＺＮＤＤへ伝達するインバータ１１５ａと、ノードＺＮＤＤ上の信号電位を反転してノードＮＤＤへ伝達するインバータ１１５ｂを含む。このラッチ回路１１５へは、転送ゲート１１４ａおよび１１４ｂからの相補データが伝達される。一方の転送ゲートの活性化時には他方の転送ゲートは非活性状態にある。したがって、このラッチ回路１１５においてデータの衝突は生じない。また、ここで言うまでもなく、ラッチ回路１１５のラッチ能力は、転送ゲート１１４ａおよび１１４ｂに含まれるクロックトインバータ１１４ａａ、１１４ａｂの駆動力よりも十分小さくされている。
【０２０３】
転送ゲート１１６は  転送制御信号ＬＳＷ３の活性化に応答して活性化され、ノードＮＤＤ上の信号電位を増幅しかつ反転してリードデータレジスタ１０６ｂへ伝達するクロックトインバータ１１６ａと、転送制御信号ＬＳＷ３の活性化に応答して活性化され、ノードＺＮＤＤ上の信号電位を増幅しかつ反転してリードデータレジスタ１０６ｂへ伝達するクロックトインバータ１１６ｂを含む。
【０２０４】
このクロックトインバータ１１４ａおよび１１４ｂとラッチ回路１１５を用いることにより、信号振幅が小さい場合においても、相補データをラッチ回路１１５へ与えることにより、高速でこのインバータ１１５ａおよび１１５ｂにより構成されるラッチ回路よりノードＮＤＤおよびＺＮＤＤの電位が確定する。これにより、速いタイミングで、ノードＮＤＤおよびＺＮＤＤの電位を電源電圧および接地電圧レベルに確定状態とすることができる。
【０２０５】
この図３４に示す相補データを転送する構成を用いれば、微小信号電位を高速で増幅してラッチデータを確定状態とすることができ、高速データ転送を行なうことができる。また、ノイズが生じる場合、相補データに対し同相のノイズが重畳されるため、相補データの相対的な電位差は変化せず、正確にデータを転送することができかつラッチすることができる。
【０２０６】
以上のように、この発明の実施の形態２に従えば、相補データをプリアンプから順次伝達するように構成しているため、高速で小振幅信号を伝達して、速いタイミングでラッチデータを確定状態とすることができ、高速動作が可能となる。また、ノイズなどが生じた場合においてもこれらは、相補データに対し同相のノイズとなるため、正確なデータの転送およびラッチが可能となる。
【０２０７】
なお、プリアンプ１００ｉ…１００ｊとしては、いわゆるダイナミックラッチ型プリアンプでなく、別の構成が用いられてもよい。また、プリアンプ１００ｉ…１００ｊの出力ノードに共通に、ラッチ回路が設けられていてもよい。この場合、ラッチ回路は、ＮＡＮＤ型ラッチ回路となり、データＤＴ１およびＺＤＴ１がＨレベルのプリチャージ状態のときには、ラッチデータの電位レベルが変化しない構成とされる。
【０２０８】
［実施の形態３］
図３５は、この発明の実施の形態３に従うＳＤＲＡＭの要部の構成を示す図である。この図３５に示す構成において、図３３に示す構成と対応する部分には同一の参照番号を付し、その説明は省略する。図３５においては、出力回路１０６ｇの内部構成を概略的に示す。この出力回路１０６ｇは、転送制御信号ＳＷ４の活性化に応答してリードデータレジスタ１０６ｂａのラッチデータを転送する転送ゲート（ＴＧ）６ｂと、転送制御信号ＳＷ４の活性化に応答してリードデータレジスタ１０６ｂｂのラッチデータを転送する転送ゲート（ＴＧ）６ｂｚと、転送ゲート６ｂおよび６ｂｚを介して与えられるデータをラッチしかつ出力活性化信号ＯＥの活性化に応答してラッチデータに応じて出力データＤＱを生成する出力バッファ回路６ｆを含む。リードデータレジスタ１０６ｂａおよび１０６ｂｂは、図３３に示すリードレジスタ１０６ｂに含まれる。
【０２０９】
出力バッファ回路６ｆは、転送ゲート６ｂおよび６ｂｚを介して与えられるデータをそれぞれラッチするラッチ回路６ｄおよび６ｄｚと、出力活性化信号ＯＥの活性化に応答してラッチ回路６ｄおよび６ｂｚにラッチされたデータに従って出力データを生成する出力バッファ６ｅを含む。
【０２１０】
この出力バッファ６ｅは、ラッチ回路６ｄのラッチデータと出力活性化信号ＯＥを受けるＡＮＤ回路６ｍと、ラッチ回路６ｄｚのラッチデータと出力活性化信号ＯＥを受けるＡＮＤ回路６ｎと、ＡＮＤ回路６ｍの出力信号がＨレベルのときに出力ノードを電源電圧ＶＣＣレベルに駆動して、ＨレベルのデータＤＱを出力するｎチャネルＭＯＳトランジスタ６ｅｇと、ＡＮＤ回路６ｎの出力信号がＨレベルのときに導通し、出力ノードを放電してＬレベルの出力データＤＱを生成するｎチャネルＭＯＳトランジスタ９ｅｈを含む。
【０２１１】
この図３５に示す実施の形態３に従うＳＤＲＡＭにおいては、さらに、転送ゲート１０４ａと転送ゲート１０６ａの間の信号線（内部データバス線）を、初期化指示信号ＩＮＩＴ２に応答して所定電位（電源電圧レベル）にプリチャージする初期化ゲート１５０ａと、転送ゲート１０４ａｚおよび１０６ａｚの間の信号線に対して設けられ、初期化指示信号ＩＮＩＴ２に応答して活性化され、この信号線を所定電位（電源電圧レベル）にプリチャージする初期化ゲート１５０ｂと、転送ゲート１０６ａとリードデータレジスタ１０６ｂａの間の信号線（内部リードデータバス線）５２ａを、初期化指示信号ＩＮＴ３の活性化に応答して所定電位（電源電圧ＶＣＣレベル）にプリチャージする初期化ゲート１５５ａと、転送ゲート１０６ａｚとリードデータレジスタ１０６ｂｂの間の信号線５２ｂに対して初期化指示信号ＩＮＩＴ３の活性化に応答して所定電位（電源電圧レベル）にプリチャージする初期化ゲート１５５ｂが設けられる。
【０２１２】
初期化ゲート１５０ａは、初期化指示信号ＩＮＩＴ２をゲートに受けるｐチャネルＭＯＳトランジスタ１５０ａａで構成される。初期化ゲート１５０ｂは、初期化指示信号ＩＮＩＴ２をゲートに受けるｐチャネルＭＯＳトランジスタ１５０ｂａを含む。初期化ゲート１５５ａは、初期化指示信号ＩＮＩＴ３をゲートに受けるｐチャネルＭＯＳトランジスタ１５５ａａを含む。初期化ゲート１５５ｂは、初期化指示信号ＩＮＩＴ３をゲートに受けるｐチャネルＭＯＳトランジスタ１５５ｂａを含む。相補データを転送する場合、各データの転送後所定期間データ信号伝達線をプリチャージしておくことにより、相補データ伝達時に信号電位差を高速で拡大することができ、高速データ転送が可能となる。
【０２１３】
なお、図３５においては、相補データを伝達する場合について初期化ゲートを設けているが、相補データでなく、一方のデータのみを伝達する構成においても、この初期化ゲートが設けられてもよい。
【０２１４】
図３６は、初期化指示信号ＩＮＩＴ２を発生する部分の構成を示す図である。図３６において、初期化指示信号ＩＮＩＴ２発生回路１６０は、転送制御信号ＳＷ３の立下がりに応答して所定時間Ｌレベルに立下がるパルス幅を有するワンショットパルス発生回路１６０を含む。このワンショットパルス発生回路１６０は、転送制御信号ＳＷ３を反転し、かつ遅延する奇数段のインバータ（図３６においては３段）と、この奇数段のインバータの出力と転送制御信号ＳＷ３を受けるＮＯＲゲートと、ＮＯＲゲートの出力信号を反転するインバータとを含む。次に、この図３６に示すワンショットパルス発生回路１６０の動作について図３７に示すタイミングチャート図を参照して説明する。
【０２１５】
クロックサイクル０において、リードコマンドが与えられ、データ読出指示信号φｒｅａｄが所定期間Ｈレベルの活性状態とされる。このリードコマンドに従って、クロックサイクル０から、転送制御信号ＳＷ３がクロック信号ＣＬＫの立下がりに同期して立上がる。この転送制御信号ＳＷ３は、メイン制御回路から発生される転送制御信号である。この転送制御信号ＳＷ３の立下がりに同期して、初期化指示信号ＩＮＩＴ２が所定期間Ｌレベルの活性状態となる。これにより、初期化ゲート１５０ａおよび１５０ｂに含まれるＭＯＳトランジスタ１５０ａａおよび１５０ｂａが導通し、転送ゲート１０４ａおよび１０４ａｚの出力ノードが電源電圧レベルにプリチャージされる。
【０２１６】
この初期化指示信号ＩＮＩＴ２がＨレベルへ復帰すると、クロックサイクル１において、ローカル転送制御信号ＬＳＷ１ｂが活性状態のＨレベルとされる。以降各クロックサイクルにおいて、転送制御信号ＳＷ２の立下がりに同期して、所定期間初期化指示信号ＩＮＩＴ２がＬレベルの活性状態となる。この初期化指示信号ＩＮＩＴ２が非活性状態に復帰した後に、ローカル転送制御信号ＬＳＷ１ｂまたはＬＳＷ２ｂが活性状態のＨレベルとなる。したがって、転送ゲート１０６ａおよび１０６ａｚによるデータ転送動作完了後、初期化ゲート１５０ａおよび１５０ｂが活性化されて、転送ゲート１０４ａおよび１０４ａｚの出力ノードが電源電圧レベルにプリチャージされた後に、転送ゲート１０４ａおよび１０４ａｚが導通する。これにより、相補信号伝達時において、高速で信号を伝達することができる。
【０２１７】
図３８は、初期化指示信号ＩＮＩＴ３発生部の構成を概略的に示す図である。
図３８は、初期化指示信号ＩＮＩＴ３発生部の構成を概略的に示す図である。図３８において、初期化指示信号ＩＮＩＴ３発生部１７０は、プリアンプ活性化信号ＰＡＥを所定時間遅延する遅延回路１７０ａと、転送制御信号ＳＷ４と遅延回路１７０ａの出力信号を受けるゲート回路１７０ｂと、ゲート回路１７０ｂの出力信号の立下がりに応答して所定時間のパルス幅を有するワンショットパルスを発生するワンショットパルス発生回路１７０ｃと、ワンショットパルス発生回路１７０ｃの出力信号を反転するインバータ回路１７０ｄと、インバータ１７０ｄの出力信号と転送制御信号ＳＷ３を受けるＡＮＤ回路１７０ｅを含む。
【０２１８】
ＡＮＤ回路１７０ｅからの転送制御信号ＳＷ３Ｔが、転送制御信号ＳＷ３に代えて、各バンクのローカル転送制御信号発生部へ与えられる。すなわち、この転送制御信号ＳＷ３Ｔが、転送制御信号ＳＷ３に代えて用いられる。ゲート回路１７０ｂは、遅延回路１７０ａの出力信号がＬレベルにありかつ転送制御信号ＳＷ４がＨレベルのときにＨレベルの信号を出力する。このゲート回路１７０ｂの出力信号ＳＷ４Ｔが、転送制御信号ＳＷ４に代えて出力回路１０６ｇの転送ゲート６ｂおよび６ｂｚへ与えられる。このワンショットパルス発生回路１７０ｃの構成は、図３６に示す初期化指示信号ＩＮＩＴ２を発生させる際に用いられるワンショットパルス発生回路１６０の構成と同じである。次に、この図３８に示す初期化指示信号発生部１７０の動作をそのタイミングチャート図である図３９を参照して説明する。
【０２１９】
クロックサイクル０において、リードコマンドが与えられると、各クロックサイクルにおいて、クロック信号ＣＬＫの立上がりに応答して、所定時間プリアンプ活性化信号ＰＡＥが活性状態とされる。このプリアンプ活性化信号ＰＡＥは遅延回路１７０ａにより所定時間遅延される。転送制御信号ＳＷ４は、このリードコマンドが与えられると、クロック信号ＣＬＫの立上がりに同期して立上がる、クロック信号ＣＬＫと同期した信号である。したがって、このゲート回路１７０ｂからの出力信号は、転送制御信号ＳＷ４の立上がりに応答して立上がり、かつプリアンプ活性化信号ＰＡＥの遅延信号が立上がるとＬレベルとなるパルス信号となる。
【０２２０】
このゲート回路１７０ｂからの出力信号ＳＷ４Ｔが立下がると、ワンショットパルス発生回路１７０ｃが、所定の時間幅を有するパルス信号を発生する。これにより、インバータ１７０ｄからの初期化指示信号ＩＮＩＴ３が所定時間Ｌレベルの活性状態とされる。したがって、転送ゲート６ｂおよび６ｂｚが活性状態とされて転送動作を行なってその後非導通状態となったときに、初期化指示信号ＩＮＩＴ３が活性状態とされ、リードデータレジスタ１０６ｂａおよび１０６ｂｂの入力ノードを所定電位（電源電圧レベル）にプリチャージする。
【０２２１】
この初期化指示信号ＩＮＩＴ３がＬレベルの間、転送制御信号ＳＷ３ＴはＬレベルにある。この初期化ゲート１５５ａおよび１５５ｂによるプリチャージ動作が完了すると、初期化指示信号ＩＮＩＴ３がＨレベルに復帰する。これにより、転送制御信号ＳＷ３とＨレベルの初期化指示信号ＩＮＩＴ３とに従って転送制御信号ＳＷ３ＴがＨに立上がる。各クロックサイクルにおいて、この動作が繰返される。したがって、出力回路１０６ｇにおいては、転送ゲート６ｂおよび６ｂｚにより、データが取込まれて、ラッチ回路６ｄおよび６ｄｚによりラッチされて、転送ゲート６ｂおよび６ｂｚが非導通となると、リードデータレジスタ１０６ｂの入力ノードの初期化が行なわれる。この初期化が完了した後に、転送制御信号ＳＷ３Ｔが活性状態とされ、応じて転送制御信号ＳＷ３およびＬＳＷ３が活性状態とされ、転送ゲート１０６ａおよび１０６ａｚが導通する。したがって初期化動作が完了した後に、転送ゲート１０６ａおよび１０６ａｚを介して新たなデータがリードデータレジスタ１０６ｂａおよび１０６ｂｂへ伝達される。これにより、転送データが初期化動作により、破壊されるのが防止される。
【０２２２】
上述のように、データ転送時において、各信号線を所定電位にプリチャージしておくことにより、正確にデータを、特に相補データを転送することができる。特に、出力回路において、相補データを受けて、出力データを生成する場合、このプリチャージ電位から一方の論理の信号が変化するだけであり、正確にかつ高速で出力データを生成することができる。
【０２２３】
［変更例］
図４０は、この発明の実施の形態３の変更例の構成を示す図である。図４０においては、１つのメモリアレイのデータ転送部の構成を示す。図４０において、初期化指示信号ＩＮＩＴ１ａの活性化に応答して、ラッチ回路１０３ａの入力ノードを所定電位（電源電圧レベル）にプリチャージする初期化ゲート１８０ａａと、初期化指示信号ＩＮＩＴ１ｂの活性化に応答して活性化され、ラッチ回路１０３ｂの入力ノードを所定電位（電源電圧レベル）にプリチャージする初期化ゲート１８０ｂａと、初期化指示信号ＩＮＩＴ１ａの活性化に応答してラッチ回路１０３ａｚの入力ノードを所定電位にプリチャージする初期化ゲート１８０ａｂと、初期化指示信号ＩＮＩＴ１ｂの活性化に応答してラッチ回路１０３ｂｚの入力ノードを所定電位にプリチャージする初期化ゲート１８０ｂｂが設けられる。
【０２２４】
他の構成は、図３５に示す構成と同じであり、対応する部分には同一参照番号を付し、それらの説明は省略する。これらの初期化ゲート１８０ａａ、１８０ａｂ、１８０ｂａおよび１８０ｂｂの構成は、初期化ゲート１５０ａ、１５０ｂ、１５５ａおよび１５５ｂの構成と同じであり、たとえばｐチャネルＭＯＳトランジスタで構成される。
【０２２５】
初期化回路１８０ａａおよび１８０ａｂは、転送ゲート１０４ａおよび１０４ａｚによるデータ転送動作が完了すると、ローカル転送制御信号ＬＳＷ１ｂの立下がりに応答して所定期間活性状態とされる。初期化ゲート１８０ｂａおよび１８０ｂｂは、転送ゲート１０４ｂおよび１０４ｂｚによるデータ転送動作が完了すると、ローカル転送制御信号ＬＳＷ２ｂの立下がり（非活性化）に応答して所定期間活性状態とされる。これにより、プリアンプからのデータを転送ゲート１０２ａ、１０２ｂ、１０２ａｚおよび１０２ｂｚを介して高速でラッチ回路１０３ａ、１０３ｂ、１０３ａｚおよび１０３ｂｚへ転送してそこにプリアンプ１００のデータをラッチさせることができる。
【０２２６】
図４１は、図４０に示す初期化指示信号ＩＮＴＩ１ａおよびＩＮＩＴ１ｂを発生する部分の構成を示す図である。図４１において、初期化指示信号発生部１８２は、ローカル転送制御信号ＬＳＷ１ｂの立下がりに応答してワンショットのパルスを発生するワンショットパルス発生回路１８２ａと、ワンショットパルス発生回路１８２ａの出力信号を反転するインバータ１８２ｂと、ローカル転送制御信号ＬＳＷ２ｂの立下がりに応答して所定の時間幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路１８２ｃと、ワンショットパルス発生回路回路１８２ｃの出力信号を反転するインバータ１８２ｄを含む。
【０２２７】
インバータ１８２ｂから、初期化指示信号ＩＮＩＴ１ａが出力され、インバータ１８２ｄから初期化指示信号ＩＮＩＴ１ｂが出力される。ワンショットパルス発生回路１８２ａおよび１８２ｃは、図３６に示すＩＮＩＴ２を発生するワンショットパルス発生回路と同様の構成を備える。初期化指示信号発生部の動作を図４２に示すタイミングチャート図を参照して説明する。
【０２２８】
クロックサイクル０において、リードコマンドが与えられ、データ読出動作指示信号φｒｅｄが所定時間活性状態とされる。このリードコマンドが与えられると、クロックサイクル１では、ローカル転送制御信号ＬＳＷＩｂおよびＬＳＷ２ｂが交互に活性状態とされる。このローカル転送制御信号ＬＳＷ１ｂの立下がりに応答して、ワンショットパルス発生回路１８２ａがパルス信号を発生し、インバータ回路１８２ｂの出力信号に従って、初期化指示信号ＩＮＩＴ１ａが所定時間Ｌレベルの活性状態とされる。応じて、初期化ゲート１８０ａａおよび１８０ａｂが活性状態とされ、ラッチ回路１０３ａおよび１０３ａｚの入力ノードを所定電位にプリチャージする。一方、ローカル転送制御信号ＬＳＷ２ｂが活性状態のときには、このローカル転送制御信号ＬＳＷ２ｂの立下がりに応答して、ワンショットパルス発生回路１８２ｃおよびインバータ１８２ｄにより、初期指示信号ＩＮＩＴ１ｂが所定時間Ｌレベルの活性状態とされる。これにより、図４０に示す初期化ゲート１８０ｂａおよび１８０ｂｂが活性状態とされ、ラッチ回路１０３ｂおよび１０３ｂｚの入力ノードが所定電位にプリチャージされる。
【０２２９】
すなわち、クロックサイクル１から、ローカル転送制御信号ＬＳＷ１ｂおよびＬＳＷ２ｂが交互に活性状態とされると、これらのローカル転送制御信号ＬＳＷ１ｂおよびＬＳＷ２ｂの立下がりに応答して、初期化指示信号ＩＮＩＴ１ａおよびＩＮＩＴ１ｂがそれぞれ所定時間Ｌレベルの活性状態とされる。したがって、それぞれ転送ゲート１０４ａ、１０４ｂ、１０４ａｚおよび１０４ｂｚによるデータ転送が完了した後に、ラッチ回路１０３ａ、１０３ｂ、１０３ａｚおよび１０３ｂｚの入力ノードが所定電位にプリチャージされる。
【０２３０】
ＣＡＳレイテンシが４と異なる場合においては、データ転送を行なう経路に対してのみ、初期化が行なわれる。このＣＡＳレイテンシが４と異なる場合においては、一方のローカル転送制御信号が各クロックサイクルにおいて活性状態とされる。しかしながら、図４２に示すタイミングチャート図から明らかなように、初期化指示信号が活性状態とされる時間は、ローカル転送制御信号ＬＳＷ１ｂおよびＬＳＷ２ｂが非活性状態の間であり、ＣＡＳレイテンシが４と異なる場合においても、何ら初期化動作とデータラッチ動作の衝突は生じない。
【０２３１】
なお、この図４０に示す構成においても、相補データが伝達されているが、１つのデータのみが伝達される場合においても各ラッチ入力ノードを所定電位にプリチャージする構成が用いられてもよい。
【０２３２】
データ伝達時において、各ノードを所定電位にプリチャージすることにより、データの信号電位の変化を高速化することができ、高速でラッチ状態を確定することができる。
【０２３３】
［実施の形態４］
図４３は、この発明の実施の形態４に従うＳＤＲＡＭの要部の構成を示す図である。図４３においては、データ読出部のラッチ回路の構成を示す。このラッチ回路は、読出部に設けられるラッチ回路いずれであってもよい。したがって、転送制御信号を信号φＳＷａ，φＳＷｂで示す。図４３において、このラッチ回路１９０は、転送制御信号φＳＷａに応答して導通する転送ゲート１９２を介して転送されるデータをラッチする。ラッチ回路１９０のラッチデータは、転送制御信号φＳＷｂに応答して導通する転送ゲート１９４を介して転送される。
【０２３４】
ラッチ回路１９０は、転送制御信号φＳＷａおよびインバータ１９５から与えられる反転転送制御信号を受けて活性化されるクロックトＣＭＯＳインバータ１９２ａおよび１９２ｂを含む。クロックトＣＭＯＳインバータ１９２ａは、活性化時、転送ゲート１９２を介して与えられるデータを反転して転送ゲート１９４へ与える。クロックトインバータ１９２ｂは、活性化時、このクロックトＣＭＯＳインバータ１９２ａの出力信号を反転してクロックトインバータ１９２ａの入力部へ伝達する。これらのクロックトＣＭＯＳインバータ１９２ａおよび１９２ｂは、転送制御信号φＳＷａがＨレベルの活性状態のときに活性化される。転送制御信号φＳＷａが非活性状態のＬレベルとなると、これらは、出力ハイインピーダンス状態とされる。
【０２３５】
したがって、転送ゲート１９２を介してデータが与えられるときに、これらのクロックトＣＭＯＳインバータ１９２ａおよび１９２ｂが活性化されて、転送されたデータをラッチする。これにより、ラッチ回路１９０は、高速で与えられたデータを確実にラッチすることができる。転送制御信号φＳＷａが非活性化されると、クロックトＣＭＯＳインバータ１９２ａおよび１９２ｂは非活性状態の出力ハイインピーダンス状態となる。この状態において、まだ転送ゲート１９４は導通していないため、何ら問題なく、データはラッチ回路１９０においてラッチされる。この転送ゲート１９４を介して伝達されるデータの信号線の負荷が大きい場合には、転送ゲート１９４を、クロックトＣＭＯＳインバータで構成することにより、高速でかつ確実にデータを転送することができる。
【０２３６】
［変更例１］
図４４は、この発明の実施の形態４の変更例１の構成を示す図である。図４４においては、ラッチ回路１９０は、転送制御信号φＳＷａがＨレベルの活性状態のときに出力ハイインピーダンス状態に設定されるクロックトＣＭＯＳインバータ１９０ｃおよび１９０ｄを含む。クロックトＣＭＯＳインバータ１９０ｃは、転送ゲート１９２を介して伝達されるデータを反転する。クロックトＣＭＯＳインバータ１９０ｄは、このクロックトＣＭＯＳインバータ１９０ｃの出力信号を反転してクロックトＣＭＯＳインバータ１９０ｃの入力部へ伝達する。
【０２３７】
この図４４に示す構成においては、転送ゲート１９２が転送制御信号φＳＷａの活性化に応答して導通するとき、クロックトＣＭＯＳインバータ１９０ｃおよび１９０ｄは出力ハイインピーダンス状態にある。したがって、このクロックトＣＭＯＳインバータ１９０ｃの入力部の電位が前段の回路（ラッチ回路またはプリアンプ）から与えられるデータにより変化した後に転送ゲート１９２が非導通状態とされると、このクロックトＣＭＯＳインバータ１９０ｃおよび１９０ｄがラッチとして機能し、与えられたデータを確実に保持する。したがって、データ転送完了後において、ラッチ回路１９０においては、確実にデータをラッチすることができる。このデータ転送完了後データをラッチし続ける構成を、出力バッファ回路内に設けられるラッチ回路に適用することにより、安定に伝達されたメモリセルデータに従って外部読出データを生成して出力することができる。また、ラッチ回路にラッチされたデータの次段への転送時、インバータの駆動力により高速で次段回路へラッチデータを転送することができる。
【０２３８】
［変更例２］
図４５は、この発明の実施の形態４の変更例２の構成を示す図である。この図４５に示す構成においては、ラッチ回路１９０は、転送ゲート１９２を介して伝達されるデータを反転するＣＭＯＳインバータ１９０ｅと、転送制御信号φＳＷａの活性化時活性化され、インバータ１９０ｅの出力信号を反転してインバータ１９０ｅの入力部へ伝達するクロックトＣＭＯＳインバータ１９０ｆを含む。
【０２３９】
この図４５に示す構成においては、クロックトＣＭＯＳインバータ１９０ｆは、転送ゲート１９２を介してデータが伝達されるときのみ活性状態とされ、転送ゲート１９２を介してのデータ転送動作が完了すると、出力ハイインピーダンス状態とされる。このデータ転送完了時においては、インバータ１９０ｅにより、このラッチ回路１９０のデータが保持される（転送ゲート１９４は非導通状態）。したがって、データが転送ゲート１９２を介して伝達されるときのみラッチ回路１９０にラッチを行なわせることにより、高速で転送ゲート１９２を介して伝達されるデータをラッチすることができ、このラッチ回路１９０のラッチデータを速いタイミングで確定状態とすることができる。クロックトＣＭＯＳインバータ１９０ｆが出力ハイインピーダンス状態とされても、そのときには、転送ゲート１９４がまだ非導通状態にあり、インバータ１９０ｅにより、正確に、このラッチデータは保持される。
【０２４０】
なお、この図４３ないし図４５に示す構成において、ラッチ回路１９４の次段に転送ゲート１９４が設けられている。しかしながら、このラッチ回路１９０が、出力バッファ回路内の最終段のリードデータレジスタとして用いられる場合には、当然、この転送ゲート１９４は設けられない。
【０２４１】
また、図４５に示す構成において、クロックトＣＭＯＳインバータ１９０ｆは、転送制御信号φＳＷａの非活性化時に活性化される構成が用いられてもよい。この構成においては、データ転送時においては、インバータ１９０ｅによりデータが増幅されて伝達され、転送ゲート１９２を介してのデータ転送完了後、このクロックトＣＭＯＳインバータ１９０ｆが活性化されてデータがラッチされる。したがって、この構成においても、転送ゲート１９２を介して伝達されるデータはインバータ１９０ｅにより高速で増幅されてラッチされ、速いタイミングでラッチデータが確定状態とされ、かつ次段への転送まで確実にラッチされる。
【０２４２】
図４６（Ａ）および（Ｂ）は、転送ゲート１９２および１９４の変更例の構成を示す図である。図４６（Ａ）に示すように、転送ゲート２００（１９２または１９４）は、転送制御信号φＳＷおよびその反転信号φＺＳＷに応答して導通するＣＭＯＳトランスミッションゲートで構成される。このＣＭＯＳトランスミッションゲートを転送ゲート２００として用いることにより、信号伝送損失を伴うことなくデータを伝達することができる。
【０２４３】
図４６（Ｂ）に示す構成においては、転送ゲート２００（１９２，１９４）は、転送制御信号φＳＷおよびその反転信号φＺＳＷの活性化時活性化されるクロックトＣＭＯＳインバータを備える。この図４６（Ｂ）に示すように、クロックトＣＭＯＳインバータを転送ゲートとして利用することにより、この転送ゲート２００の出力負荷を高速で駆動することができ、高速でのデータ伝達が可能となる。
【０２４４】
これらの図４３ないし図４６（Ｂ）に示す構成が、転送ゲートおよびラッチ回路の位置に応じて適当に組合せて用いられる。
【０２４５】
以上の説明においては、外部制御信号およびアドレス信号がクロック信号の立上がりに同期して取込まれてデータの入出力もクロック信号に同期して行なわれるクロック同期型半導体記憶装置について説明している。しかしながら、内部データ読出がクロック信号に同期して行なわれるメモリであれば、本発明は適用可能である。
【０２４６】
【発明の効果】
以上のように、この発明に従えば、プリアンプから読出されたデータを２系統交互に活性化して順次データを転送するように構成しているため、各クロックサイクルごとにデータを転送することができ、高速のデータ転送が可能となる。
【０２４７】
また、クロック同期型半導体記憶装置に適用した場合、ＣＡＳレイテンシが４の場合においても、各クロックサイクルにおいてデータの衝突を伴うことなくデータ転送を行なうことができ、高速データ転送が可能となる。またバンクの数が増加しても、確実にＣＡＳレイテンシに従って高速でデータを出力することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従うＳＤＲＡＭの要部の構成を示す図である。
【図２】  図１に示すデータ読出部の動作を示すタイミングチャート図である。
【図３】  図１に示す転送制御信号発生部の構成を概略的に示す図である。
【図４】  図３に示す分周回路の構成の一例を示す図である。
【図５】  （Ａ）および（Ｂ）は、図４に示す分周回路の動作を示すタイミングチャート図である。
【図６】  図３に示す制御信号発生回路の構成の一例を示す図である。
【図７】  （Ａ）ないし（Ｃ）は、図６に示す制御信号発生回路の動作を示すタイミングチャート図である。
【図８】  図３に示す転送クロック信号を発生する回路の構成の一例を示す図である。
【図９】  図８に示す転送クロック発生部の動作を示すタイミングチャート図である。
【図１０】  図３に示す１クロックシフト回路および制御信号発生回路の構成の一例を示す図である。
【図１１】  図１０に示す回路の動作を示すタイミングチャート図である。
【図１２】  図１０に示す回路の動作を示すタイミングチャート図である。
【図１３】  図８に示すフリップフロップおよびレイテンシカウンタの構成を示す図である。
【図１４】  図１３に示す回路の動作を示すタイミングチャート図である。
【図１５】  この発明に従うＳＤＲＡＭの制御信号発生部の構成を概略的に示す図である。
【図１６】  図１５に示すバンク活性化回路の構成の一例を示す図である。
【図１７】  図１６に示すバンク活性化回路の動作を示すタイミングチャート図である。
【図１８】  図１５に示すローカル転送制御信号発生回路の構成を示す図である。
【図１９】  図１８に示すローカル転送制御信号発生回路の動作を示すタイミングチャート図である。
【図２０】  図１５に示すローカル転送制御信号発生回路の別の部分の構成を概略的に示す図である。
【図２１】  図２０に示すローカル転送制御信号発生回路の動作を示すタイミングチャート図である。
【図２２】  図２０に示すローカル転送制御信号発生回路の動作を示すタイミングチャート図である。
【図２３】  図１５に示すローカル転送制御信号発生回路のさらに他の部分の構成を概略的に示す図である。
【図２４】  図２３に示すローカル転送制御信号発生回路の動作を示すタイミングチャート図である。
【図２５】  図２３に示すローカル転送制御信号発生回路の動作を示すタイミングチャート図である。
【図２６】  図２３に示すローカル転送制御信号発生回路の動作を示すタイミングチャート図である。
【図２７】  この発明に従うＳＤＲＡＭの列選択部の構成を概略的に示す図である。
【図２８】  図２７に示すプリアンプ制御回路の構成の一例を概略的に示す図である。
【図２９】  図２７に示すプリアンプ群の構成を概略的に示す図である。
【図３０】  この発明に従うＳＤＲＡＭの全体の構成を概略的に示す図である。
【図３１】  図３０に示す配置における活性化信号に関連する部分の配置を概略的に示す図である。
【図３２】  この発明に従うデータ転送部の各バンクの配置を概略的に示す図である。
【図３３】  この発明の実施の形態２に従うＳＤＲＡＭのデータ転送部の構成を概略的に示す図である。
【図３４】  図３３に示すデータ転送部の具体的構成例を示す図である。
【図３５】  この発明の実施の形態３に従うＳＤＲＡＭのデータ転送部の構成を概略的に示す図である。
【図３６】  図３５に示す初期化指示信号ＩＮＩＴ２発生部の構成の一例を示す図である。
【図３７】  図３５に示す初期化指示信号発生部の動作を示すタイミングチャート図である。
【図３８】  図３５に示す初期化指示信号ＩＮＩＴ３を発生する部分の構成例を示す図である。
【図３９】  図３８に示す回路の動作を示すタイミングチャート図である。
【図４０】  この発明の実施の形態３の変更例の構成を概略的に示す図である。
【図４１】  図４０に示す初期化指示信号発生部の構成を概略的に示す図である。
【図４２】  図４１に示す回路の動作を示すタイミングチャート図である。
【図４３】  この発明の実施の形態４に従うＳＤＲＡＭの要部の構成を概略的に示す図である。
【図４４】  この発明の実施の形態４の変更例１の構成を概略的に示す図である。
【図４５】  この発明の実施の形態４の変更例２の構成を概略的に示す図である。
【図４６】  （Ａ）および（Ｂ）は、この発明において用いられる転送ゲートの構成を示す図である。
【図４７】  従来のＳＤＲＡＭのデータ読出／書込動作を示すタイミングチャート図である。
【図４８】  従来のＳＤＲＡＭのデータ読出部の構成を概略的に示す図である。
【図４９】  図４８に示すＳＤＲＡＭのデータ読出動作を示すタイミングチャート図である。
【図５０】  従来のＳＤＲＡＭのメモリアレイの配置を概略的に示す図である。
【図５１】  図５０におけるアレイ配置の問題点を説明するための図である。
【図５２】  図５０におけるアレイ配置の問題点を説明するための図である。
【符号の説明】
１  プリアンプ、２  リードレジスタ、２ａ，２ｃ  転送ゲート、２ｂ，２ｄラッチ回路、４  データ転送回路、４ａ，４ｂ  転送ゲート、６  出力回路、６ａ  転送ゲート、６ｂ  リードデータレジスタ、６ｃ  転送ゲート、６ｄ  ラッチ回路、６ｅ  出力バッファ回路、１０  転送制御信号発生部、１０ａ  パルス発生回路、１０ｂ  分周回路、１０ｃ  制御信号発生回路、１０ｄ  １クロックシフト回路、１０ｅ  制御信号発生回路、１０ｆ  遅延回路、１０ｇ  バッファ回路、１５  転送クロック信号発生部、１５ａ  コマンドデコード、１５ｂバースト長カウンタ、１５ｃ  フリップフロップ、１５ｄ  レイテンシカウンタ、１７  バンク活性化回路、２０  ローカル制御回路、２２  ローカル転送制御信号発生回路、２４  データ転送回路、２５  ＡＮＤ回路、３０  列選択回路、３０ａ  コラムデコーダ、３０ｂ  プリアンプ制御回路、４０  プリアンプ群、ＭＢＫ  メモリセルアレイ、４０−０〜４０−ｐ  プリアンプ、ＭＢ０〜ＭＢ２メモリアレイ、３０−０〜３０−３  列選択回路、４２−０〜４２−３  データ転送回路、４５−０〜４５−３  ローカル制御部、５０  メイン制御部、５２内部リードデータバス、５０ａ  コマンドデコード回路、４−０〜４−３  転送ゲート、６ａ−０〜６ａ−３  転送ゲート、１０４ａ，１０４ｂ  データ転送回路、１０２ａ，１０２ｂ，１０２ａｚ，１０２ｂｚ，１０４ａ，１０４ｂ，１０４ａｚ，１０４ｂｚ，１０６ａ，１０６ａｚ  転送ゲート、１０３ａ，１０３ｂ，１０３ａｚ，１０３ｂｚ  ラッチ回路、１０６ｂ  リードデータレジスタ、１０６ｇ  出力回路、１００  プリアンプ、１１２ａ，１１２ｂ，１１４ａ，１１４ｂ  転送ゲート、１１３ａ，１１３ｂ，１１５  ラッチ回路、１１６  転送ゲート、１００ｉ〜１００ｊ  プリアンプ、１５０ａ，１５０ｂ，１５５ａ，１５５ｂ，１８０ｂａ，１８０ａａ，１８０ａｂ，１８０ｂｂ  初期化ゲート、１６０  初期化指示信号発生部、１７０  初期化指示信号発生回路、１８０  初期化指示信号発生回路、１９０  ラッチ回路、１９２ａ，１９２ｂ，１９０ｃ，１９０ｄ，１９０ｆ  クロックトＣＭＯＳインバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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