(57)【特許請求の範囲】
【請求項１】
第１のフィールドメモリと、
上記第１のフィールドメモリの後段に接続される第２のフィールドメモリと、
上記第１および第２のフィールドメモリの書き込みおよび読み出しを制御するメモリ制御回路と、
上記第１のフィールドメモリに入力される第１の映像信号と上記第２のフィールドメモリより出力される第２の映像信号とを利用して１フレーム間差信号を得る減算器と、
上記１フレーム間差信号より第１の動き検出信号を生成する第１の動き検出信号生成器と、
上記第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理を施して圧縮動き検出信号を得る圧縮回路と、
入力映像信号の各水平ブランキング部分に、それぞれ１水平期間分の上記圧縮動き検出信号を多重して、上記第１の映像信号を得るスイッチ回路と、
上記第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第２の動き検出信号を得る第１の伸長回路と、
少なくとも上記第１の動き検出信号および上記第２の動き検出信号を使用して、上記入力映像信号に対応した最終的な動き検出信号を生成する第２の動き検出信号生成器と
を備えることを特徴とする動き検出装置。
【請求項２】
上記第１の動き検出信号は１ビットの信号である
ことを特徴とする請求項１に記載の動き検出装置。
【請求項３】
上記入力映像信号は８ビットの信号であり、
上記圧縮回路では、上記第１の動き検出信号を８ビットの信号に変換して時間軸圧縮をする
ことを特徴とする請求項２に記載の動き検出装置。
【請求項４】
上記第２のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第３の動き検出信号を得る第２の伸長回路をさらに備え、
上記第２の動き検出信号生成器では、少なくとも上記第１の動き検出信号および上記第２の動き検出信号と共に、上記第３の動き検出信号を使用して、上記入力映像信号に対応した最終的な動き検出信号を生成する
ことを特徴とする請求項１に記載の動き検出装置。
【請求項５】
上記メモリ制御回路の制御によって、上記第１のフィールドメモリより、上記第１の映像信号が１フィールド期間より所定水平期間だけ短い期間だけ遅延された映像信号が出力され、
上記第１のフィールドメモリの後段に上記所定水平期間の遅延時間を得る遅延回路が配される
ことを特徴とする請求項１に記載の動き検出装置。
【請求項６】
上記所定水平期間は１水平期間である
ことを特徴とする請求項５に記載の動き検出装置。
【請求項７】
第１および第２のフィールドメモリの直列回路に第１の映像信号を入力する工程と、
上記第１の映像信号と上記第２のフィールドメモリより出力される第２の映像信号とを利用して１フレーム間差信号を得る工程と、
上記１フレーム間差信号より第１の動き検出信号を生成する工程と、
上記第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理を施して圧縮動き検出信号を得る工程と、
入力映像信号の各水平ブランキング部分に、それぞれ１水平期間分の上記圧縮動き検出信号を多重して、上記第１の映像信号を得る工程と、
上記第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第２の動き検出信号を得る工程と、
少なくとも上記第１の動き検出信号および上記第２の動き検出信号を使用して、上記入力映像信号に対応した最終的な動き検出信号を生成する工程と
を備えることを特徴とする動き検出方法。
【請求項８】
上記第２のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第３の動き検出信号を得る工程をさらに備え、
上記最終的な動き検出信号を生成する工程では、少なくとも上記第１の動き検出信号および上記第２の動き検出信号と共に、上記第３の動き検出信号を使用して、上記入力映像信号に対応した最終的な動き検出信号を生成する
ことを特徴とする請求項７に記載の動き検出方法。
【請求項９】
入力映像信号のライン数を変換して出力映像信号を得る走査線数変換部と、上記入力映像信号に対応した動き検出信号を得る動き検出部とを備え、上記走査線変換部では上記動き検出部より出力される上記動き検出信号に基づいて走査線の補間が行われる走査線変換装置であって、
上記動き検出部は、
第１のフィールドメモリと、
上記第１のフィールドメモリの後段に接続される第２のフィールドメモリと、
上記第１および第２のフィールドメモリの書き込みおよび読み出しを制御するメモリ制御回路と、
上記第１のフィールドメモリに入力される第１の映像信号と上記第２のフィールドメモリより出力される第２の映像信号とを利用して１フレーム間差信号を得る減算器と、
上記１フレーム間差信号より第１の動き検出信号を生成する第１の動き検出信号生成器と、
上記第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理を施して圧縮動き検出信号を得る圧縮回路と、
上記入力映像信号の各水平ブランキング部分に、それぞれ１水平期間分の上記圧縮動き検出信号を多重して、上記第１の映像信号を得るスイッチ回路と、
上記第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第２の動き検出信号を得る伸長回路と、
少なくとも上記第１の動き検出信号および上記第２の動き検出信号を使用して、上記入力映像信号に対応した最終的な動き検出信号を生成する第２の動き検出信号生成器とを有してなる
ことを特徴とする走査線変換装置。
【請求項１０】
テレビ放送信号を受信する受信部と、上記受信部より得られる受信映像信号のライン数を変換して変換映像信号を得る走査線変換部と、上記変換映像信号による画像を表示する画像表示部と、上記受信映像信号に対応した動き検出信号を得る動き検出部とを備え、上記走査線変換部では上記動き検出部より出力される上記動き検出信号に基づいて走査線の補間が行われるテレビ受信機であって、
上記動き検出部は、
第１のフィールドメモリと、
上記第１のフィールドメモリの後段に接続される第２のフィールドメモリと、
上記第１および第２のフィールドメモリの書き込みおよび読み出しを制御するメモリ制御回路と、
上記第１のフィールドメモリに入力される第１の映像信号と上記第２のフィールドメモリより出力される第２の映像信号とを利用して１フレーム間差信号を得る減算器と、
上記１フレーム間差信号より第１の動き検出信号を生成する第１の動き検出信号生成器と、
上記第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理を施して圧縮動き検出信号を得る圧縮回路と、
上記受信映像信号の各水平ブランキング部分に、それぞれ１水平期間分の上記圧縮動き検出信号を多重して、上記第１の映像信号を得るスイッチ回路と、
上記第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の上記圧縮動き検出信号に対し時間軸伸長処理を施して第２の動き検出信号を得る伸長回路と、
少なくとも上記第１の動き検出信号および上記第２の動き検出信号を使用して、上記受信映像信号に対応した最終的な動き検出信号を生成する第２の動き検出信号生成器とを有してなる
ことを特徴とするテレビ受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば倍速変換回路（順次走査変換回路）等で動き適応処理をするため、映像信号より動きを検出する動き検出装置および動き検出方法、並びにそれを利用した走査線変換装置およびテレビ受信機に関する。詳しくは、１フレーム間差信号を得るためのフィールドメモリを使用して、１フレーム間差信号より生成される動き検出信号を遅延させる構成とすることによって、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号を得るようにした動き検出装置等に係るものである。
【０００２】
【従来の技術】
従来、倍速変換回路等で動き適応処理をすることが知られている。例えば、静止画像ではフィールド間の走査線補間が行われ、動画像ではフィールド内の走査線補間が行われる。このような動き適応処理をするために、映像信号より動きを検出する必要がある。
【０００３】
図９は、従来の動き検出装置２００の構成を示している。この動き検出装置２００においては、入力端子２０１に入力されるＮＴＳＣ方式の映像信号ＳＶは、フィールドメモリ２０２，２０３の直列回路に供給される。これらフィールドメモリ２０２，２０３の書き込みおよび読み出しはメモリ制御回路２０４によって制御される。この場合、フィールドメモリ２０２，２０３は、それぞれ１フィールド期間の遅延素子として機能する。例えば、フィールドメモリ２０２では２６２水平期間の遅延が行われ、フィールドメモリ２０３では２６３水平期間の遅延が行われる。
【０００４】
また、映像信号ＳＶおよびフィールドメモリ２０３の出力映像信号が減算器２０５に供給され、この減算器２０５より１フレーム間差信号ＳFDが出力される。そして、この１フレーム間差信号ＳFDに基づいて、動き検出信号生成器２０６で映像信号ＳＶに対応するｍ（ｍは２以上の整数）ビットの動き検出信号ＭＶが生成され、この動き検出信号ＭＶが出力端子２０７に導出される。
【０００５】
この図９に示す動き検出装置２００では、動き検出信号ＭＶが１フレーム間差信号ＳFDのみから生成されており、充分な動き検出制度が得られないという不都合があった。
【０００６】
図１０は、上述の不都合を考慮した、従来の他の動き検出装置３００の構成を示している。この動き検出装置３００において、入力端子３０１に入力されるＮＴＳＣ方式の映像信号ＳＶは、フィールドメモリ３０２〜３０４の直列回路に供給される。これらフィールドメモリ３０２〜３０４の書き込みおよび読み出しはメモリ制御回路３０５によって制御される。この場合、フィールドメモリ３０２〜３０４は、それぞれ１フィールド期間の遅延素子として機能する。例えば、フィールドメモリ３０２，３０４では２６２水平期間の遅延が行われ、フィールドメモリ３０３では２６３水平期間の遅延が行われる。
【０００７】
また、映像信号ＳＶおよびフィールドメモリ３０３の出力映像信号が減算器３０６に供給され、この減算器３０６より１フレーム間差信号ＳFD1が出力される。同様に、フィールドメモリ３０２，３０４の出力映像信号が減算器３０７に供給され、この減算器３０７より１フレーム間差信号ＳFD2が出力される。そして、これら１フレーム間差信号ＳFD1，ＳFD2に基づいて、動き検出信号生成器３０８で映像信号ＳＶに対応するｍ（ｍは２以上の整数）ビットの動き検出信号ＭＶが出力され、この動き検出信号ＭＶが出力端子３０９に導出される。
【０００８】
この図１０に示す動き検出装置３００では、動き検出信号ＭＶが２フィールドに亘る１フレーム間差信号ＳFD1，ＳFD2から生成されるものであり、時間方向に拡大された動き検出信号ＭＶを得ることができる。
【０００９】
また、図１１は、従来のさらに他の動き検出装置４００の構成を示している。この動き検出装置４００において、入力端子４０１に入力されるＮＴＳＣ方式の映像信号ＳＶは、フィールドメモリ４０２，４０３の直列回路に供給される。これらフィールドメモリ４０２，４０３の書き込みおよび読み出しはメモリ制御回路４０４によって制御される。この場合、フィールドメモリ４０２，４０３は、それぞれ１フィールド期間の遅延素子として機能する。例えば、フィールドメモリ４０２では２６２水平期間の遅延が行われ、フィールドメモリ４０３では２６３水平期間の遅延が行われる。
【００１０】
また、映像信号ＳＶおよびフィールドメモリ４０３の出力映像信号が減算器４０５に供給され、この減算器４０５より１フレーム間差信号ＳFDが出力される。そして、この１フレーム間差信号ＳFDに基づいて、動き検出信号生成器４０６で１ビットの動き検出信号ＭＶ０が生成される。
【００１１】
また、この動き検出信号ＭＶ０は、フィールドメモリ４０７，４０８の直列回路に供給される。これらフィールドメモリ４０７，４０８の書き込みおよび読み出しはメモリ制御回路４０９によって制御される。この場合、フィールドメモリ４０７，４０８は、それぞれ１フィールド期間の遅延素子として機能する。例えば、フィールドメモリ４０７では２６２水平期間の遅延が行われ、フィールドメモリ４０８では２６３水平期間の遅延が行われる。なお、動き検出信号ＭＶ０は１ビットの信号であるが、１ビット構成のフィールドメモリがないことから、フィールドメモリ４０７，４０８としては８ビット構成のものが使用される。
【００１２】
また、動き検出信号ＭＶ０と共に、フィールドメモリ４０７，４０８より出力される動き検出信号ＭＶ１，ＭＶ２が動き検出信号生成器４１０に供給される。そして、これら動き検出信号ＭＶ０〜ＭＶ２に基づいて、動き検出信号生成器４１０で映像信号ＳＶに対応するｍ（ｍは２以上の整数）ビットの動き検出信号ＭＶが生成され、この動き検出信号ＭＶが出力端子４１１に導出される。
【００１３】
この図１１に示す動き検出装置４００では、動き検出信号ＭＶが３フィールドに亘る１ビットの動き検出信号ＭＶ０〜ＭＶ２から生成されるものであり、時間方向に拡大された動き検出信号ＭＶを得ることができる。
【００１４】
【発明が解決しようとする課題】
上述したように、図１０、図１１に示す動き検出装置３００，４００は、時間方向に拡大された動き検出信号ＭＶを得ることができる。しかし、そのために、１フレーム間差信号を得るためのフィールドメモリとは別に、新たなフィールドメモリを必要とし、コストアップにつながるという問題点があった。
【００１５】
そこで、この発明では、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号を得ることができる動き検出装置等を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この発明に係る動き検出装置は、第１のフィールドメモリと、この第１のフィールドメモリの後段に接続される第２のフィールドメモリと、第１および第２のフィールドメモリの書き込みおよび読み出しを制御するメモリ制御回路と、第１のフィールドメモリに入力される第１の映像信号と第２のフィールドメモリより出力される第２の映像信号とを利用して１フレーム間差信号を得る減算器と、この１フレーム間差信号より第１の動き検出信号を生成する第１の動き検出信号生成器と、第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理を施して圧縮動き検出信号を得る圧縮回路と、入力映像信号の各水平ブランキング部分に、それぞれ１水平期間分の上記圧縮動き検出信号を多重して、上記第１の映像信号を得るスイッチ回路と、第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている上記１水平期間分の圧縮動き検出信号に対し時間軸伸長処理を施して第２の動き検出信号を得る第１の伸長回路と、少なくとも上記第１の動き検出信号および上記第２の動き検出信号を使用して、入力映像信号に対応した最終的な動き検出信号を生成する第２の動き検出信号生成器とを備えるものである。
【００１７】
この発明において、第１および第２のフィールドメモリの直列回路に第１の映像信号が入力される。そして、第１の映像信号と第２のフィールドメモリより出力される第２の映像信号とを利用し、減算器によって１フレーム間差信号が得られ、この１フレーム間差信号より第１の動き検出信号が生成される。この第１の動き検出信号に対し、１水平期間分毎に、時間軸圧縮処理が施されて圧縮動き検出信号が得られる。この場合、１水平期間分の第１の動き検出信号は、映像信号の水平ブランキング部分に多重し得るように圧縮される。例えば、第１の動き検出信号が１ビットの信号であるときは、８ビットの信号に変換されて時間軸の圧縮処理が行われる。
【００１８】
また、入力映像信号の各水平ブランキング部分に、スイッチ回路により、それぞれ１水平期間分の圧縮動き検出信号が多重され、第１のフィールドメモリに入力される第１の映像信号が得られる。なお、動き検出信号は有効画面区間に対応して存在すればよい。つまり、入力映像信号の各水平ブランキング部分は動き検出信号の生成にはなくてもよく、従ってこの水平ブランキング部分に圧縮動き検出信号を多重しても問題はない。このように入力映像信号の各水平ブランキング部分に圧縮動き検出信号が多重されることで、この圧縮動き検出信号は第１および第２のフィールドメモリで、それぞれ１フィールド期間だけ遅延されることとなる。
【００１９】
そして、第１のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている１水平期間分の圧縮動き検出信号に対し、時間軸伸長処理が施されて第２の動き検出信号が得られる。この第２の動き検出信号は、第１の動き検出信号が１フィールド期間遅延されたものである。
【００２０】
上述した第１および第２の動き検出信号から、つまり２フィールドに亘る動き検出信号から最終的な動き検出信号が生成される。これにより、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号を得ることが可能となる。
【００２１】
なお、第２のフィールドメモリより出力される映像信号の各水平ブランキング部分に多重されている１水平期間分の圧縮動き検出信号に対し、時間軸伸長処理を施すことで第３の動き検出信号をさらに得ることができる。この第３の動き検出信号は、第１の動き検出信号が２フィールド期間（１フレーム期間）遅延されたものである。上述した第１および第２の動き検出信号と共に、さらにこの第３の動き検出信号を利用し、３フィールドに亘る動き検出信号から最終的な動き検出信号を生成するようにしてもよい。
【００２２】
また、第１の動き検出信号を入力映像信号の水平ブランキング部分に圧縮多重し、その後に時間軸伸長処理をして第２の動き検出信号を得ることで、第２の動き検出信号は、実際には第１の動き検出信号が、例えば１フィールド期間＋１水平期間だけ遅延されたものとなる。第２の動き検出信号を、第１の動き検出信号が１フィールド期間だけ遅延されたものとするには、第１のフィールドメモリにおける遅延時間が１フィールド期間−１水平期間となるように、この第１のフィールドメモリの書き込み、読み出しを制御すればよい。
【００２３】
また、このようにした場合、第２のフィールドメモリより出力される第２の映像信号は、第１の映像信号より１フレーム期間−１水平期間だけ遅延されたものとなり、第２の映像信号を使用して１フレーム間差信号を得ることができなくなる。そこでこの場合には、第１のフィールドメモリの後段に１水平期間の遅延を得るための遅延回路を配するようにすればよい。一般に、第１のフィールドメモリでの遅延時間が１フレーム期間−所定水平期間とされる場合、第１のフィールドメモリの後段には所定水平期間の遅延を得るための遅延回路が配されることとなる。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としてのテレビ受信機１０の構成を示している。このテレビ受信機１０は、受信アンテナ１１と、この受信アンテナ１１で捕らえられたテレビ放送信号（ＲＦ変調信号）に対して、選局処理、中間周波増幅処理、検波処理等を行ってＮＴＳＣ方式の映像信号ＳNTを得るチューナ１２とを有している。
【００２５】
また、テレビ受信機１０は、チューナ１２より出力される飛び越し走査方式の映像信号ＳNT（５２５ｉ）の各フィールドに対してライン数を２倍とする変換処理を行って順次走査方式の映像信号Ｓ2N（５２５ｐ）を得る倍速変換回路１３と、画像表示器としてのＣＲＴ（cathode-ray tube)１５と、このＣＲＴ１５に上述の映像信号Ｓ2Nによる画像が表示されるように、映像信号Ｓ2Nに基づいてＣＲＴ１５を駆動するドライバ１４と、倍速変換回路１３における動き適応処理で使用される動き検出信号ＭＶを、映像信号ＳNTより生成するための動き検出装置１６とを有している。
【００２６】
図１に示すテレビ受信機１０の動作を説明する。受信アンテナ１１で捕らえられたテレビ放送信号はチューナ１２に供給される。このチューナ１２では、ユーザの選局操作で選択された所定チャネルのテレビ放送信号に係る中間周波信号が得られ、この中間周波信号が増幅され、その後に、この中間周波信号に検波処理が施されてＮＴＳＣ方式の映像信号ＳNTが得られる。
【００２７】
チューナ１２より出力される映像信号ＳNTは動き検出装置１６に供給され、映像信号ＳNTに対応した動き検出信号ＭＶが生成される。チューナ１２より出力される映像信号ＳNTは倍速変換回路１３に供給される。この倍速変換回路１３では、動き検出装置１６で生成される動き検出信号ＭＶに基づき、映像信号ＳNTに対して上述した動き適応の走査線補間が行われ、各フィールドのライン数が２倍とされた映像信号Ｓ2Nが得られる。この映像信号Ｓ2Nがドライバ１４に供給され、ＣＲＴ１５にはその映像信号Ｓ2Nによる順次走査画像が表示される。
【００２８】
次に、図２を使用して、動き検出装置１６の構成を説明する。動き検出装置１６は、ＮＴＳＣ方式の映像信号ＳNTが入力される入力端子１０１と、この入力端子１０１に入力される映像信号ＳNTをアナログ信号から例えば１サンプル８ビットのディジタル信号に変換するＡ／Ｄコンバータ１０２と、このＡ／Ｄコンバータ１０２より出力される映像信号ＤNTの水平ブランキング部分に、後述する圧縮動き検出信号ＣＭＶを多重するスイッチ回路１０３とを有している。
【００２９】
また、動き検出装置１６は、スイッチ回路１０３からの第１の映像信号ＤＶ１が入力されるフィールドメモリ１０４，１０５の直列回路と、これらフィールドメモリ１０４，１０５の書き込み、読み出しを制御するメモリ制御回路１０６とを有している。この場合、フィールドメモリ１０４，１０５は、それぞれ１フィールド期間の遅延素子として機能するようになされている。例えば、フィールドメモリ１０４では２６２水平期間の遅延が行われ、フィールドメモリ１０５では２６３水平期間の遅延が行われ、フィールドメモリ１０４，１０５で合わせて１フレーム期間の遅延が行われる。
【００３０】
また、動き検出装置１６は、フィールドメモリ１０４に入力される第１の映像信号ＤＶ１とフィールドメモリ１０５より出力される第２の映像信号ＤＶ２との減算を行って１フレーム間差信号ＳFDを得る減算器１０７と、この１フレーム間差信号ＳFDより１ビットの第１の動き検出信号ＭＶａを生成する動き検出信号生成器１０８と、この第１の動き検出信号ＭＶａに対し、１水平期間（有効期間のみ）分毎に、時間軸圧縮処理を施して圧縮動き検出信号ＣＭＶを得る圧縮回路１０９とを有している。この場合、各１水平期間分の動き検出信号ＭＶａは、それぞれ映像信号の水平ブランキング部分に多重し得るように、所定の圧縮率で時間軸圧縮される。
【００３１】
例えば、１ビットの信号である動き検出信号ＭＶａが、８ビットの信号に変換されて、時間軸の圧縮処理が行われる。ここで、１水平期間は６３．５μｓであって、有効期間は５２．５μｓであり、ブランキング部分は１１μｓである。したがって、動き検出信号ＭＶａを８ビットの信号に変換することで、有効期間（５２．５μｓ）分の動き検出信号ＭＶａは５２．５μｓ／８分の圧縮動き検出信号ＣＭＶとなり、ブランキング部分（１１μｓ）に多重可能となる。
【００３２】
また、動き検出装置１６は、フィールドメモリ１０４より出力される映像信号の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶを抽出し、その信号ＣＭＶに対し時間軸伸長処理を施して、第２の動き検出信号ＭＶｂを得る伸長回路１１０と、第１の動き検出信号ＭＶａと第２の動き検出信号ＭＶｂとを使用して、映像信号ＳNTに対応したｍ（ｍは２以上の整数）ビットの最終的な動き検出信号ＭＶを生成する動き検出信号生成器１１１と、この動き検出信号ＭＶを出力する出力端子１１２とを有している。例えば、圧縮動き検出信号ＣＭＶが８ビットの信号であるとき、伸長回路１１０では、１ビットの信号に戻されて第２の動き検出信号ＭＶｂが得られる。
【００３３】
次に、図２に示す動き検出装置１６の動作を説明する。フィールドメモリ１０４に第１の映像信号ＤＶ１が入力される。これにより、フィールドメモリ１０４からは映像信号ＤＶ１が１フィールド期間（２６２水平期間）遅延された映像信号が得られ、フィールドメモリ１０５からは映像信号ＤＶ１が１フレーム期間（５２５水平期間）遅延された第２の映像信号ＤＶ２が得られる。そして、第１および第２の映像信号ＤＶ１，ＤＶ２が減算器１０７に供給され、１フレーム間差信号ＳFDが得られる。この１フレーム間差信号ＳFDより動き検出信号生成器１０８で１ビットの第１の動き検出信号ＭＶａが生成される。この動き検出信号ＭＶａは圧縮回路１０９に供給され、１水平期間（有効期間のみ）分毎に、時間軸圧縮処理が施され、水平ブランキング部分（ＨＢＬＫ）に多重するための圧縮動き検出信号ＣＭＶが生成される。
【００３４】
また、Ａ／Ｄコンバータ１０２より出力される映像信号ＤNTの各水平ブランキング部分に、スイッチ回路１０３により、それぞれ１水平期間分の圧縮動き検出信号ＣＭＶが多重されて第１の映像信号ＤＶ１が生成され、この映像信号ＤＶ１が上述したようにフィールドメモリ１０４に入力される。なお、動き検出信号は有効画面区間に対応して存在すればよい。つまり、映像信号ＤNTの各水平ブランキング部分は動き検出信号ＭＶの生成には必要でなく、従ってこの水平ブランキング部分に圧縮動き検出信号ＣＭＶを多重しても問題はない。このように映像信号ＤNTの各水平ブランキング部分に圧縮動き検出信号ＣＭＶが多重されることで、この圧縮動き検出信号ＣＭＶは、フィールドメモリ１０４，１０５で、それぞれ１フィールド期間だけ遅延されることとなる。
【００３５】
また、フィールドメモリ１０４より出力される映像信号の各水平ブランキング部分に多重されている１水平期間分の圧縮動き検出信号ＣＭＶが伸長回路１１０で抽出され、この各１水平期間分の圧縮動き検出信号ＣＭＶに対し、時間軸伸長処理が施されて第２の動き検出信号ＭＶｂが得られる。この第２の動き検出信号ＭＶｂは、第１の動き検出信号ＭＶａが遅延されたものとなる。
【００３６】
図３Ａ〜Ｄは、動き検出信号の圧縮多重、伸長のタイミングを模式的に示すものである。図３ＡはＡ／Ｄコンバータ１０２より出力される映像信号ＤNTを示し、図３Ｂは動き検出信号生成器１０８で生成される第１の動き検出信号ＭＶａを示し、図３Ｃは映像信号ＤNTの水平ブランキング部分ＨＢＬＫに多重するために圧縮回路１０９より出力される圧縮動き検出信号ＣＭＶを示している。さらに、図３Ｄは、図３Ｃに示す圧縮動き検出信号ＣＭＶが、伸長回路１１０で抽出されると共に伸長処理されて得られる第２の動き検出信号ＭＶｂを示している。図３Ｂ，Ｄより明らかなように、第２の動き検出信号ＭＶｂは、第１の動き検出信号ＭＶａが１フィールド期間（フィールドメモリ１０４による遅延期間であって２６２水平期間）＋１水平期間（圧縮伸長処理による遅延期間）だけ遅延されたものとなる。図４Ａは、動き検出信号ＭＶａ，ＭＶｂを生成する映像信号の走査線の関係を示しており、図４Ｂは、動き検出信号ＭＶａ，ＭＶｂの時間関係を示している。
【００３７】
動き検出信号生成器１１１では、上述したように動き検出信号生成器１０８で生成される第１の動き検出信号ＭＶａと、伸長回路１１０で得られる第２の動き検出信号ＭＶｂとから、つまり２フィールドに亘る動き検出信号から最終的な動き検出信号ＭＶが生成され、この動き検出信号ＭＶが出力端子１１２に導出される。
【００３８】
このように、図２に示す動き検出装置１６では、第１の動き検出信号ＭＶａが圧縮されて圧縮動き検出信号ＣＭＶとされ、この動き検出信号ＣＭＶが映像信号ＤNTの水平ブランキング部分に多重され、そしてフィールドメモリ１０４の出力映像信号の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶが伸長されて１フィールド前の動き検出信号ＭＶｂが得られるものである。つまり、１フレーム間差信号ＳFDを得るためのフィールドメモリ１０４を使用して、１フィールド前の動き検出信号ＭＶｂが得られるものである。したがって、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号ＭＶを得ることができる。
【００３９】
次に、図５を参照しながら、他の動き検出装置１６Ａの構成を説明する。この図５において、図２と対応する部分には同一符号を付し、その詳細説明は省略する。
【００４０】
この動き検出装置１６Ａにおいては、フィールドメモリ１０５の書き込みリセットと読み出しリセットとのタイミング関係が、図２に示す動き検出装置１６と異なるようにされ、このフィールドメモリ１０５での遅延時間が２６２水平期間となるようにされる。なお、フィールドメモリ１０４での遅延時間は、図２に示す動き検出装置１６と同様に２６２水平期間のままとされる。
【００４１】
また、上述したようにフィールドメモリ１０５での遅延時間が２６２水平期間とされることから、フィールドメモリ１０５より出力される第２の映像信号ＤＶ２は、第１の映像信号ＤＶ１が５２４水平期間だけ遅延されたものとなる。そのため、この第２の映像信号ＤＶ２を減算器１０７に供給しても、１フレーム間差信号ＳFDを得ることができない。したがって、第２の映像信号ＤＶ２を１水平期間だけ遅延させるラインメモリ１１３が設けられ、このラインメモリ１１３より出力される１フレーム前の映像信号ＤＶ３が減算器１０７に供給されるようになされる。これにより、減算器１０７では映像信号ＤＶ１，ＤＶ３が減算処理されて１フレーム間差信号ＳFDが得られる。
【００４２】
また、動き検出装置１６Ａは、フィールドメモリ１０５より出力される第２の映像信号ＤＶ２の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶを抽出し、その信号ＣＭＶに対し時間軸伸長処理を施して、第３の動き検出信号ＭＶｃを得る伸長回路１１４をさらに有している。この場合、第１の動き検出信号ＭＶａが時間軸圧縮処理されて得られる圧縮動き検出信号ＣＭＶはフィールドメモリ１０４，１０５で５２４水平期間だけ遅延されることとなるため、伸長回路１１４で得られる第３の動き検出信号ＭＶｃは、第１の動き検出信号ＭＶａが１フレーム期間（５２５水平期間）だけ遅延されたものとなる。
【００４３】
この動き検出装置１６Ａにおいては、動き検出信号生成器１１１には、第１の動き検出信号ＭＶａおよび第２の動き検出信号ＭＶｂが供給されると共に、伸長回路１１４で得られる第３の動き検出信号ＭＶｃも供給される。これにより、動き検出信号生成器１１１では、第１〜第３の動き検出信号ＭＶａ〜ＭＶｃから、つまり３フィールドに亘る動き検出信号から最終的な動き検出信号ＭＶが生成され、この動き検出信号ＭＶが出力端子１１２に導出される。図６Ａは、動き検出信号ＭＶａ〜ＭＶｃを生成する映像信号の走査線の関係を示しており、図６Ｂは、動き検出信号ＭＶａ〜ＭＶｃの時間関係を示している。
【００４４】
このように、図５に示す動き検出装置１６Ａでは、第１の動き検出信号ＭＶａが圧縮されて圧縮動き検出信号ＣＭＶとされ、この動き検出信号ＣＭＶが映像信号ＤNTの水平ブランキング部分に多重され、そしてフィールドメモリ１０４の出力映像信号の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶが伸長されて１フィールド前の動き検出信号ＭＶｂが得られると共に、フィールドメモリ１０５の出力映像信号ＤＶ２の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶが伸長されて２フィールド前の動き検出信号ＭＶｃが得られるものである。
【００４５】
つまり、１フレーム間差信号ＳFDを得るためのフィールドメモリ１０４，１０５を使用して、１フィールド前の動き検出信号ＭＶｂおよび２フィールド前の動き検出信号ＭＶｃが得られるものである。したがって、図５に示す動き検出装置１６Ａにおいては、図２に示す動き信号検出装置１６と同様に、必要とするフィールドメモリを増加することなく、時間方向にさらに拡大された動き検出信号ＭＶを得ることができる。
【００４６】
また、フィールドメモリ１０５での遅延時間を２６２水平期間とすることで、動き検出信号の圧縮伸長処理で生じる１水平期間の遅延が補正される。これにより、伸長回路１１４より１フレーム期間（５２５水平期間）だけ遅延された動き検出信号ＭＶｃを得ることができる。なお、フィールドメモリ１０４，１０５での遅延時間を変更することで、伸長回路１１０，１１４で得られる動き検出信号ＭＶｂ，ＭＶｃの遅延時間を任意に調整することが可能である。勿論、その場合、減算器１０７で１フレーム間差信号ＳFDが得られるように、フィールドメモリ１０４やフィールドメモリ１０５の後段に、遅延時間を補正するための遅延回路を設ける必要がある。
【００４７】
次に、図７を参照しながら、他の動き検出装置１６Ｂの構成を説明する。この図７において、図２と対応する部分には同一符号を付し、その詳細説明は省略する。
【００４８】
この動き検出装置１６Ｂにおいては、フィールドメモリ１０４の書き込みリセットと読み出しリセットとのタイミング関係が、図２に示す動き検出装置１６と異なるようにされ、このフィールドメモリ１０４での遅延時間が２６１水平期間となるようにされる。なお、フィールドメモリ１０５での遅延時間は、図２に示す動き検出装置１６と同様に２６３水平期間のままとされる。
【００４９】
上述したようにフィールドメモリ１０４での遅延時間が２６１水平期間とされることから、第１の動き検出信号ＭＶａが時間軸圧縮処理されて得られる圧縮動き検出信号ＣＭＶはフィールドメモリ１０４で２６１水平期間だけ遅延されることとなるため、伸長回路１１０で得られる第２の動き検出信号ＭＶｂは、第１の動き検出信号ＭＶａが１フィールド期間（２６２水平期間）だけ遅延されたものとなる。
【００５０】
また、上述したようにフィールドメモリ１０４での遅延時間が２６１水平期間とされることから、フィールドメモリ１０４とフィールドメモリ１０５との間に１水平期間の遅延時間を得るためのラインメモリ１１５が設けられる。これにより、フィールドメモリ１０５より出力される第２の映像信号ＤＶ２は、第１の映像信号ＤＶ１が１フレーム期間（５２５水平期間）だけ遅延されたものとなり、減算器１０７ではその第２の映像信号ＤＶ２を使用して１フレーム間差信号ＳFDを得ることができる。
【００５１】
また、動き検出装置１６Ｂは、第１の動き検出信号ＭＶａを１水平期間だけ遅延させて動き検出信号ＭＶａ′を得るラインメモリ１１６と、第２の動き検出信号ＭＶｂを１水平期間だけ遅延させて動き検出信号ＭＶｂ′を得るラインメモリ１１７とを有している。
【００５２】
この動き検出装置１６Ｂにおいては、動き検出信号生成器１１１には、第１の動き検出信号ＭＶａおよび第２の動き検出信号ＭＶｂが供給されると共に、動き検出信号ＭＶａ′，ＭＶｂ′も供給される。これにより、動き検出信号生成器１１１では、動き検出信号ＭＶａ，ＭＶａ′，ＭＶｂ，ＭＶｂ′から、つまり２フィールドに亘る４種類の動き検出信号から最終的な動き検出信号ＭＶが生成され、この動き検出信号ＭＶが出力端子１１２に導出される。図８Ａは、動き検出信号ＭＶａ，ＭＶａ′，ＭＶｂ，ＭＶｂ′を生成する映像信号の走査線の関係を示しており、図８Ｂは、動き検出信号ＭＶａ，ＭＶａ′，ＭＶｂ，ＭＶｂ′ＭＶａ〜ＭＶｃの時間関係を示している。
【００５３】
このように、図７に示す動き検出装置１６Ｂでは、第１の動き検出信号ＭＶａが圧縮されて圧縮動き検出信号ＣＭＶとされ、この動き検出信号ＣＭＶが映像信号ＤNTの水平ブランキング部分に多重され、そしてフィールドメモリ１０４の出力映像信号の水平ブランキング部分に多重されている圧縮動き検出信号ＣＭＶが伸長されて１フィールド前の動き検出信号ＭＶｂが得られるものである。つまり、１フレーム間差信号ＳFDを得るためのフィールドメモリ１０４を使用して、１フィールド前の動き検出信号ＭＶｂが得られるものである。したがって、図７に示す動き検出装置１６Ｂにおいては、図２に示す動き信号検出装置１６と同様に、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号ＭＶを得ることができる。
【００５４】
また、フィールドメモリ１０４での遅延時間を２６１水平期間とすることで、動き検出信号の圧縮伸長処理で生じる１水平期間の遅延が補正される。これにより、伸長回路１１０より２６２水平期間だけ遅延された動き検出信号ＭＶｂを得ることができる。
【００５５】
なお、上述実施の形態においては、動き検出装置１６で得られる動き検出信号ＭＶを倍速変換回路１３での動き適応処理に使用するものを示したが、同様の動き検出信号ＭＶをＹＣ分離回路等の動き適応処理にも使用できる。また、上述実施の形態においては、ＮＴＳＣ方式の映像信号ＳNTより動き検出信号ＭＶを得るものを示したが、この発明は、ＰＡＬ方式の映像信号などその他の映像信号より動き検出信号ＭＶを得るものにも同様に適用できる。
【００５６】
【発明の効果】
この発明によれば、第１および第２のフィールドメモリの直列回路を使用して１フレーム間差信号を得、その１フレーム間差信号より第１の動き検出信号を生成し、この第１の動き検出信号に対して時間軸圧縮処理をして得られる圧縮動き検出信号を上記直列回路に入力される入力映像信号の水平ブランキング部分に多重し、第１のフィールドメモリの出力映像信号の水平ブランキング部分に多重されている圧縮動き検出信号に対して時間軸伸長処理をして第２の動き検出信号を得、第１および第２の動き検出信号を使用して入力映像信号に対する最終的な動き検出信号を生成するものである。したがって、１フレーム間差信号を得るためのフィールドメモリを使用して、１フレーム間差信号より生成される動き検出信号を遅延させる構成であり、必要とするフィールドメモリを増加することなく、時間方向に拡大された動き検出信号を得ることができる。また、第１のフィールドメモリでの遅延時間を変更することで、第２の動き検出信号の遅延時間を任意に調整することができる。
【図面の簡単な説明】
【図１】実施の形態としてのテレビ受信機の構成を示すブロック図である。
【図２】テレビ受信機内の動き検出装置の構成を示すブロック図である。
【図３】動き検出信号の圧縮多重、伸長のタイミングを模式的に示す図である。
【図４】図２に示す動き検出装置における映像信号と動き検出信号との関係を示す図である。
【図５】動き検出装置の他の構成例を示すブロック図である。
【図６】図５に示す動き検出装置における映像信号と動き検出信号との関係を示す図である。
【図７】動き検出装置のさらに他の構成例を示すブロックである。
【図８】図７に示す動き検出装置における映像信号と動き検出信号との関係を示す図である。
【図９】従来の動き検出装置の構成を示すブロック図である。
【図１０】従来の他の動き検出装置の構成を示すブロック図である。
【図１１】従来のさらに他の動き検出装置の構成を示すブロック図である。
【符号の説明】
１０・・・テレビ受信機、１２・・・チューナ、１３・・・倍速変換回路、１５・・・ＣＲＴ、１６，１６Ａ，１６Ｂ・・・動き検出装置、１０１・・・入力端子、１０３・・・スイッチ回路、１０４，１０５・・・フィールドメモリ、１０６・・・メモリ制御回路、１０７・・・減算器、１０８，１１１・・・動き検出信号生成器、１０９・・・圧縮回路、１１０，１１４・・・伸長回路、１１２・・・出力端子、１１３，１１５〜１１７・・・ラインメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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