(57)【特許請求の範囲】
【請求項１】
入力サンプリング速度（ｆin）を伴うディジタル入力信号ストリング（Ｓin）を出力サンプリング速度（ｆout）を伴うディジタル出力信号ストリング（Ｓout）に変換するための装置において：
前記入力サンプリング速度（ｆin）と前記出力サンプリング速度（ｆout）の間におけるサンプリング速度比（Ｒk）及び前記出力信号ストリング（Ｓout）のセットポイント位相（φset,k）を評価する評価ユニット（１１）；
前記評価ユニット（１１）に接続され、前記出力信号ストリング（Ｓout）の実際の位相（φactual,k）と前記出力信号ストリング（Ｓout）の前記セットポイント位相（φset,k）を比較し、評価後のサンプリング速度比（Ｒk）及び前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の偏差（Δφk）の関数として制御信号（ＲTC,k）を生成する調整ユニット（１２）；及び、
時間的位置が前記制御信号（ＲTC,k）によって決定されるサンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）における出力信号ストリング（Ｓout）を生成するために、前記入力信号ストリング（Ｓin）の補間を行うインターポーレータ（７）；
を含むことを特徴とする装置。
【請求項２】
前記調整ユニット（１２）は、前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の偏差（Δφk）を用いて前記サンプリング速度比（Ｒk）を増加もしくは減少させて、制御信号（ＲTC,k）を生成するレギュレータ（５３）を含むことを特徴とする請求項１記載の装置。
【請求項３】
前記レギュレータ（５３）は、前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の偏差（Δφk）と比例させて、前記サンプリング速度比（Ｒk）を増加もしくは減少させる比例コントローラであることを特徴とする請求項２記載の装置。
【請求項４】
前記評価ユニット（１１）は、評価の基礎とする各測定期間の中点において前記出力信号ストリング（Ｓout）の位相（φk）を評価し、前記調整ユニット（１２）には、前記測定期間の半分の長さ（Ｎ／２）に対応する位相オフセット（Ｎ／２・Ｒk）及び前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の最大予想偏差（Δφk）より大きい別の位相オフセット（Ｎ／ｍ・Ｒk：ｍは１以上の数）の加算を行う加算器（５１）が備わることを特徴とする請求項１記載の装置。
【請求項５】
前記調整ユニット（１２）は、第１の調整周期の間においては、減算器に対してセットポイント位相（φset,k）を供給し、その後に続く調整周期の間においては、遅延エレメント（５６）内で１測定期間だけ遅延された実際の位相（φactual,k）を供給するスイッチング装置（５７）を含むことを特徴とする請求項１記載の装置。
【請求項６】
前記調整ユニット（１２）と前記インターポーレータ（７）の間には、前記制御信号（ＲTC,k）から、前記入力信号ストリング（Ｓin）の前記サンプリング時間（ｔ1、ｔ2、．．．、ｔ10）と相対的に前記出力信号ストリング（Ｓout）の前記サンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）を識別する時間シフト信号（Ｏｆｆｓｅｔ）及び前記出力信号ストリング（Ｓout）のサンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）が前記入力信号ストリング（Ｓin）の特定のサンプリング期間（ｔ1−ｔ2、ｔ2−ｔ3、．．．、ｔ9−ｔ10）の間に存在するか否かを識別するインジケータ信号（Ｅ）を生成するタイミング・コントロール・ユニット（１３）が備わることを特徴とする請求項１記載の装置。
【請求項７】
前記タイミング・コントロール・ユニット（１３）は、加算器（３７）を含み、その出力は遅延エレメント（３８）の入力に接続されており、その第１の入力は前記遅延エレメント（３８）の出力に接続されており、それにおいて前記遅延エレメント（３８）の出力は、前記遅延エレメント（３８）の出力値が前記入力信号ストリング（Ｓin）のスケーリング後のサンプリング期間より小さいか否かを決定する検出器（３９）に接続されており、それにおいて前記検出器（３９）が前記遅延エレメント（３８）の出力値は前記入力信号ストリング（Ｓin）のスケーリング後のサンプリング期間より小さいと決定したとき、スケーリング後のサンプリング期間により縮小されている前記制御信号（ＲTC,k）が前記加算器（３７）の第２の入力に与えられるものとし、前記検出器（３９）が前記遅延エレメント（３８）の出力値は前記入力信号ストリング（Ｓin）のスケーリング後のサンプリング期間より大きいかそれに等しいと決定したとき、スケーリング後のサンプリング期間が前記加算器（３７）の第２の入力に与えられるものとすることを特徴とする請求項６記載の装置。
【請求項８】
前記時間シフト信号（Ｏｆｆｓｅｔ）は、前記遅延エレメント（３８）から生成され、前記インジケータ信号（Ｅ）は前記検出器（３９）の出力から生成されることを特徴とする請求項７記載の装置。
【請求項９】
入力サンプリング速度（ｆin）を伴うディジタル入力信号ストリング（Ｓin）を出力サンプリング速度（ｆout）を伴うディジタル出力信号ストリング（Ｓout）に変換するための方法において：
前記入力サンプリング速度（ｆin）と前記出力サンプリング速度（ｆout）の間におけるサンプリング速度比（Ｒk）及び前記出力信号ストリング（Ｓout）のセットポイント位相（φset,k）を評価するステップ（１１）；
前記出力信号ストリング（Ｓout）の実際の位相（φactual,k）と前記出力信号ストリング（Ｓout）の前記セットポイント位相（φset,k）を比較するステップ（５２）；
評価後のサンプリング速度比（Ｒk）及び前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の偏差（Δφk）の関数として制御信号（ＲTC,k）を生成するステップ（５３）；及び、
時間的位置が前記制御信号（ＲTC,k）によって特定される、サンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）における出力信号ストリング（Ｓout）を生成するために、前記入力信号ストリング（Ｓin）の補間を行うインタ−ポ−レ−タ（７）；
を含むことを特徴とする方法。
【請求項１０】
前記サンプリング速度比（Ｒk）を、前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の偏差（Δφk）を用いて増加もしくは減少させて、制御信号（ＲTC,k）を生成することを特徴とする請求項９記載の方法。
【請求項１１】
前記入力信号ストリング（Ｓin）の位相（φk）は、評価の基礎とする各測定期間の中点において評価され、前記評価後の位相（φk）に対し、前記測定期間の半分の長さ（Ｎ／２）に対応する位相オフセット（Ｎ／２・Ｒk）及び前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の最大予想偏差（Δφk）より大きい別の位相オフセット（Ｎ／ｍ・Ｒk：ｍは１以上の数）の加算が行われることを特徴とする請求項９記載の方法。
【請求項１２】
前記出力信号ストリング（Ｓout）のサンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）を制御するためのタイミング制御（１３）が行われ、かつそれにおいて、前記入力信号ストリング（Ｓin）の前記サンプリング時間（ｔ1、ｔ2、．．．、ｔ10）と相対的に前記出力信号ストリング（Ｓout）の前記サンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）を識別する時間シフト信号（Ｏｆｆｓｅｔ）及び前記出力信号ストリング（Ｓout）の前記サンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）が前記入力信号ストリング（Ｓin）の特定のサンプリング期間（ｔ1−ｔ2、ｔ2−ｔ3、．．．、ｔ9−ｔ10）の間に存在するか否かを識別するインジケータ信号（Ｅ）が、前記制御信号（ＲTC,k）から生成されることを特徴とする請求項９記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本出願は、２００１年１月１８日に出願されたドイツ特許出願第１０１  ０２１６６．６号を基礎とする外国出願の優先権を主張するものであり、当該出願の内容は、参照を通じてこれに採り入れられている。
【０００２】
本発明は、入力サンプリング速度を伴うディジタル入力信号ストリングを、入力サンプリング速度とは異なる出力サンプリング速度を伴うディジタル出力信号ストリングに変換するための装置に関する。この種の装置は、一般にリサンプラと呼ばれる。また本発明は、それに対応する方法にも関連を有する。
【０００３】
【従来の技術】
この種のリサンプラは、例えば、ヨーロッパ特許第０  ６６５  ５４６  Ａ２号から知ることができる。リサンプラにおいては、入力サンプリング速度と出力サンプリング速度の間の関係が最初に決定されなければならない。前述の書類においては、これがゲート時間測定を通じて達成されている。サンプリングされた値は、インターポーレータ内において、出力サンプリング速度によって特定される出力サンプリング時間を用いて補間される。このプロセスでは、インターポーレータが、検出されたサンプリング速度比によって制御される。サンプリング速度比の決定が測定の不正確性の影響を受けることから、ダウン−サンプリングの場合にはインターポーレータの出力に、アップ−サンプリングの場合にはインターポーレータの入力に備えられる、例えば、ＦＩＦＯ等のバッファ記憶媒体（バッファ・ストレージ）内においてバッファリングが行われる。この場合、ＦＩＦＯメモリの積分的な振る舞いが利用されることになる。ヨーロッパ特許第０  ６６５  ５４６  Ａ１号は、バッファ記憶媒体のフィル・レベルの関数としてインターポーレータを制御するサンプリング速度比の調整を行うことを提案している。
【０００４】
【発明が解決しようとする課題】
ヨーロッパ特許第０  ６６５  ５４６  Ａ２号において提案されているバッファ記憶媒体のフィル・レベルの関数としたサンプリング速度比の調整は、バッファ記憶媒体・メモリのフィル・レベルが変化したとき、リサンプラを通るディジタル信号の群伝播時間遅延が変化するという欠点を有する。モバイル無線電話等の応用においては、バッファ記憶媒体のフィル・レベルに比較的大きな変化（例えば、＋／−１）、即ち、１ストレージ単位の変化が、リサンプラを通る信号の伝播時間遅延における変動をもたらすことから、これは許容可能でない。ヨーロッパ特許第０  ６６５  ５４６  Ａ１号において提案されているバッファ記憶媒体のフィル・レベル・コントローラによれば、クロック・レート比における偏りが、比較的遅れて、その比の比較的大きな離調がすでに生じた後において検出される。これは、不適切なサンプリング時間に起因した、より大きな補間誤差をもたらすことになる。
【０００５】
従って、本発明の目的は、入力サンプリング速度を伴うディジタル入力信号ストリングを、出力サンプリング速度を伴うディジタル出力信号ストリングに変換するための装置（リサンプラ）及び方法（リサンプリング）を提供することとし、それにおいて当該装置及び／又は方法は、高い精度で機能する。
【０００６】
【課題を解決するための手段】
本発明の原理によれば、この目的は、装置については特許請求の範囲の請求項１の特徴を通じて、方法については請求項９の特徴を通じて達成される。従属請求項は、これらの装置及び／又は方法の好適な改良を含んでいる。
即ち、本発明の装置は、請求項１に記載の通り、入力サンプリング速度（ｆin）を伴うディジタル入力信号ストリング（Ｓin）を出力サンプリング速度（ｆｏｕｔ）を伴うディジタル出力信号ストリング（Ｓout）に変換するための装置において：
前記入力サンプリング速度（ｆin）と前記出力サンプリング速度（ｆout）の間におけるサンプリング速度比（Ｒk）及び前記出力信号ストリング（Ｓout）のセットポイント位相（φset,k）を評価する評価ユニット（１１）；
前記評価ユニット（１１）に接続され、前記出力信号ストリング（Ｓout）の実際の位相（φactual,k）と前記出力信号ストリング（Ｓout）の前記セットポイント位相（φset,k）を比較し、評価後のサンプリング速度比（Ｒk）及び前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の偏差（Δφk）の関数として制御信号（ＲTC,k）を生成する調整ユニット（１２）；及び、
時間的位置が前記制御信号（ＲTC,k）によって決定されるサンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）における出力信号ストリング（Ｓout）を生成するために、前記入力信号ストリング（Ｓin）の補間を行うインターポーレータ（７）；
を包むことを特徴とする。
また、請求項２に記載の装置は、請求項１記載の装置において、前記調整ユニット（１２）は、前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の偏差（Δφk）を用いて前記サンプリング速度比（Ｒk）を増加もしくは減少させて、制御信号（ＲTC,k）を生成するレギュレータ（５３）を含むことを特徴とする。
また、請求項３に記載の装置は、請求項２記載の装置において、前記レギュレータ（５３）は、前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の偏差（Δφk）と比例させて、前記サンプリング速度比（Ｒk）を増加もしくは減少させる比例コントローラであることを特徴とする。
また、請求項４に記載の装置は、請求項１記載の装置において、前記評価ユニット（１１）は、評価の基礎とする各測定期間の中点において前記出力信号ストリング（Ｓout）の位相（φk）を評価し、前記調整ユニット（１２）には、前記測定期間の半分の長さ（Ｎ／２）に対応する位相オフセット（Ｎ／２・Ｒk）及び前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の最大予想偏差（Δφk）より大きい別の位相オフセット（Ｎ／ｍ・Ｒk）の加算を行う加算器（５１）が備わることを特徴とする。
また、請求項５に記載の装置は、請求項１記載の装置において、前記調整ユニット（１２）は、第１の調整周期の間においては、減算器に対してセットポイント位相（φset,k）を供給し、その後に続く調整周期の間においては、遅延エレメント（５６）内で１測定期間だけ遅延された実際の位相（φactual,k）を供給するスイッチング装置（５７）を含むことを特徴とする。
また、請求項６に記載の装置は、請求項１記載の装置において、前記調整ユニット（１２）と前記インターポーレータ（７）の間には、前記制御信号（ＲTC,k）から、前記入力信号ストリング（Ｓin）の前記サンプリング時間（ｔ1、ｔ2、．．．、ｔ10）と相対的に前記出力信号ストリング（Ｓout）の前記サンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）を識別する時間シフト信号（Ｏｆｆｓｅｔ）及び前記出力信号ストリング（Ｓout）のサンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）が前記入力信号ストリング（Ｓin）の特定のサンプリング期間（ｔ1−ｔ2、ｔ2−ｔ3、．．．、ｔ9−ｔ10）の間に存在するか否かを識別するインジケータ信号（Ｅ）を生成するタイミング・コントロール・ユニット（１３）が備わることを特徴とする。
また、請求項７に記載の装置は、請求項６記載の装置において、前記タイミング・コントロール・ユニット（１３）は、加算器（３７）を含み、その出力は遅延エレメント（３８）の入力に接続されており、その第１の入力は前記遅延エレメント（３８）の出力に接続されており、それにおいて前記遅延エレメント（３８）の出力は、前記遅延エレメント（３８）の出力値が前記入力信号ストリング（Ｓin）のスケーリング後のサンプリング期間より小さいか否かを決定する検出器（３９）に接続されており、それにおいて前記検出器（３９）が前記遅延エレメント（３８）の出力値は前記入力信号ストリング（Ｓin）のスケーリング後のサンプリング期間より小さいと決定したとき、スケーリング後のサンプリング期間により縮小されている前記制御信号（ＲTC,k）が前記加算器（３７）の第２の入力に与えられるものとし、前記検出器（３９）が前記遅延エレメント（３８）の出力値は前記入力信号ストリング（Ｓin）のスケーリング後のサンプリング期間より大きいかそれに等しいと決定したとき、スケーリング後のサンプリング期間が前記加算器（３７）の第２の入力に与えられるものとすることを特徴とする。
また、請求項８に記載の装置は、請求項７記載の装置において、前記時間シフト信号（Ｏｆｆｓｅｔ）は、前記遅延エレメント（３８）から生成され、前記インジケータ信号（Ｅ）は前記検出器（３９）の出力から生成されることを特徴とする。
また、本発明の方法は、請求項９に記載の通り、入力サンプリング速度（ｆin）を伴うディジタル入力信号ストリング（Ｓin）を出力サンプリング速度（ｆout）を伴うディジタル出力信号ストリング（Ｓout）に変換するための方法において：
前記入力サンプリング速度（ｆin）と前記出力サンプリング速度（ｆout）の間におけるサンプリング速度比（Ｒk）及び前記出力信号ストリング（Ｓout）のセットポイント位相（φset,k）を評価するステップ（１１）；
前記出力信号ストリング（Ｓout）の実際の位相（φactual,k）と前記出力信号ストリング（Ｓout）の前記セットポイント位相（φset,k）を比較するステップ（５２）；
評価後のサンプリング速度比（Ｒk）及び前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の偏差（Δφk）の関数として制御信号（ＲTC,k）を生成するステップ（５３）；及び、
時間的位置が前記制御信号（ＲTC,k）によって特定される、サンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）における出力信号ストリング（Ｓout）を生成するために、前記入力信号ストリング（Ｓin）の補間を行うインタ−ポ−レ−タ（７）；
を含むことを特徴とする。
また、請求項１０に記載の方法は、請求項９記載の方法において、前記サンプリング速度比（Ｒk）を、前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の偏差（Δφk）を用いて増加もしくは減少させて、制御信号（ＲTC,k）を生成することを特徴とする。
また、請求項１１に記載の方法は、請求項９記載の方法において、前記入力信号ストリング（Ｓin）の位相（φk）は、評価の基礎とする各測定期間の中点において評価され、前記評価後の位相（φk）に対し、前記測定期間の半分の長さ（Ｎ／２）に対応する位相オフセット（Ｎ／２・Ｒk）及び前記セットポイント位相（φset,k）からの前記実際の位相（φactual,k）の最大予想偏差（Δφk）より大きい別の位相オフセット（Ｎ／ｍ・Ｒk）の加算が行われることを特徴とする。
また、請求項１２に記載の方法は、請求項９記載の方法において、前記出力信号ストリング（Ｓout）のサンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）を制御するためのタイミング制御（１３）が行われ、かつそれにおいて、前記入力信号ストリング（Ｓin）の前記サンプリング時間（ｔ1、ｔ2、．．．、ｔ10）と相対的に前記出力信号ストリング（Ｓout）の前記サンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）を識別する時間シフト信号（Ｏｆｆｓｅｔ）及び前記出力信号ストリング（Ｓout）の前記サンプリング時間（ｔ'1、ｔ'2、．．．、ｔ'6）が前記入力信号ストリング（Ｓin）の特定のサンプリング期間（ｔ1−ｔ2、ｔ2−ｔ3、．．．、ｔ9−ｔ10）の間に存在するか否かを識別するインジケータ信号（Ｅ）が、前記制御信号（ＲTC,k）から生成されることを特徴とする。
【０００７】
本発明は、インターポーレータの制御及び／又は出力信号ストリングのサンプリング時間の決定における精度が、その調整を入力サンプリング速度と出力サンプリング速度の間におけるサンプリング速度比の評価だけを基礎として行うのではなく、同時に位相角の評価に基づいて行った場合に格段に改善できるという認識に基づいている。発明の位相コヒーレント調整の結果、サンプリング速度比における偏差は、当該偏差が大きくなり、バッファ記憶媒体（ＦＩＦＯ）のストレージ・レベルにおける上昇もしくは降下をもたらすに充分となる前に検出される。従って、ストレージ・レベルにおける変化に関連したリサンプラを通る群伝播時間遅延の大きな変化が回避され、インターポーレータの補間精度が向上する。
【０００８】
以下、本発明によるリサンプラ及びリサンプリングの実施の形態について、図面を参照して詳細に説明する。
【０００９】
【発明の実施の形態】
図１は、本発明が基礎とするリサンプラ１の基本原理を示している。リサンプラ１には、クロックｆｉｎで動作する第１のディジタル信号プロセッサ・ユニット２、及びクロックｆｏｕｔで動作する第２のディジタル信号プロセッサ・ユニット３が接続されている。第１のディジタル信号プロセッサ・ユニット２は、例えば、２４ビット幅の、ディジタル・サンプル値を生成し、それらがリサンプラ１に送られる。更に、リサンプラ（サンプリング速度コンバータ）には、第１のディジタル信号プロセッサ・ユニット２からクロックｖｉｎ・ｆｉｎが、第２のディジタル信号プロセッサ・ユニット３からクロックｖｏｕｔ・ｆｏｕｔがそれぞれ与えられる。ｖｉｎ及びｖｏｕｔは、整数の、つまり端数のない倍数であり、好ましくはそれを１とすることができる。クロックｆｉｎ及びｆｏｕｔは、一般に非同期であり、かつ互いに対して任意の比を有し、通常それは整数にならない。リサンプラ１は、クロックｆｉｎで動作する第１のディジタル信号プロセッサ・ユニット２のディジタル・サンプル値を、クロックｆｏｕｔで動作する第２のディジタル信号プロセッサ・ユニット３のディジタル・サンプル値に変換するタスクを有する。なお、ｆｏｕｔがｆｉｎより小さい場合には、ダウン−サンプリングについて論じていることになる。ｆｏｕｔがｆｉｎより大きい場合にはアップ−サンプリングについて論じていることになる。
【００１０】
図２は、本発明によるリサンプラ１の実施の形態を示している。ここにはダウン−サンプリングの場合が示されている。リサンプラ１の第１のブロック４は、入力クロックｆｉｎで動作し、一方、リサンプラ１の第２のブロック５は、出力クロックｆｏｕｔで動作する。このリサンプラ１に送られるディジタル入力信号ストリングＳｉｎは、クロックｆｉｎを伴ってインターポーレータ７に送られる。出力サンプリング速度ｆｏｕｔに対応するサンプリング時間で出力信号ストリングＳｏｕｔのサンプル値を生成する補間は、インターポーレータ７において実行される。これを図８に示す。サンプリング時間ｔ１、ｔ３、．．．、ｔ１０におけるサンプル値Ａは、入力信号ストリングＳｉｎに対応しており、一方、ｔ’１、ｔ’２、．．．、ｔ’６におけるサンプル値Ａは、出力信号ストリングＳｏｕｔに対応している。
【００１１】
ここに図示したダウン−サンプリングの場合は、インターポーレータ７の後に、この実施の形態においてはＦＩＦＯ（先入れ先出し）として実装されるバッファ記憶媒体６が続く。特に、バッファ記憶媒体６は、遷移段階の間に、インターポーレータ７によって生成されたサンプル値をバッファするべく機能し、そのサンプル値は、バッファ記憶媒体６の出力から、クロックｆｏｕｔで取り出される。本発明の目的は、バッファ記憶媒体６のフィル・レベルを正確に一定に維持し、バッファ記憶媒体６のフィル・レベルにおける変動を回避することである。従って、インターポーレータ７が従来技術における場合のように、バッファ記憶媒体６のフィル・レベル検出に基づいて調整されることはなく、その理由として、この種の調整の介在が、バッファ記憶媒体６のフィル・レベルに少なくとも１回の変化があるときに限って可能となることが挙げられる。それに代えて、本発明による調整は、サンプリング速度比Ｒ＝ｆｉｎ／ｆｏｕｔの評価及びそれに加えて入力サンプリング速度ｆｉｎを参照した出力サンプリング速度ｆｏｕｔの位相角φの評価を基礎としている。
【００１２】
サンプリング速度比Ｒを決定するために、入力サンプリング速度ｆｉｎがカウンタ８に供給され、その出力が、サンプリング・エレメント９で出力サンプリング速度ｆｏｕｔでサンプリングされる。このようにして生成された信号は、この実施の形態の場合においては、１次のカスケード接続された積分−櫛形フィルタ（ＣＩＣフィルタ）１０に通される。このＣＩＣフィルタ１０の後には、サンプリング速度比Ｒならびに位相角φを評価するための評価器１１が備わる。評価器１１は、Ｎ個のサンプル値の各セットを評価し、長さＮの、この種の測定期間のそれぞれの終了時において、サンプリング速度比ｆｉｎ／ｆｏｕｔに関する評価値Ｒｋ及び出力クロックｆｏｕｔの位相角位置に関する位相φｋに関して生成する。これらの評価値は、調整ユニット１２に送られ、そこではこれらの評価値から制御信号ＲＴＣ，ｋが生成される。この制御信号ＲＴＣ，ｋは、タイミング・コントロール・ユニット１３に送られるが、このユニットは、入力信号ストリングＳｉｎのサンプリング時間ｔ１、ｔ２、．．．、ｔ１０と相対的に出力信号ストリングＳｏｕｔのサンプリング時間ｔ’１、ｔ’２、．．．、ｔ’６を識別する時間シフト信号Ｏｆｆｓｅｔを生成し、更に、出力信号ストリングＳｏｕｔのサンプリング時間が入力信号ストリングＳｉｎの特定のサンプリング間隔の間に存在するか否かを識別するインジケータ信号Ｅを生成する。
【００１３】
図２に示した本発明によるリサンプラ１の個別のエレメントについて以下に詳しく説明する。
【００１４】
図３は、サンプリング速度比Ｒを得るためのエレメント、ＣＩＣフィルタ１０をはじめ、評価器１１のブロック図を示している。
【００１５】
図２に示したダウン−サンプリングの場合であれば、入力サンプリング速度ｆｉｎがカウンタ８に送られるが、このカウンタは、シングル・エッジ・カウンタ又はダブル・エッジ・カウンタとして構成することができる。カウンタ８からのターゲット値は、グレイ・エンコーダ１４に送られ、それにおいてターゲット値のグレイ・エンコーディングが行われる。グレイ・エンコーディングは、インクリメント又はデクリメントの間に１つの個々のビットだけが変化するという周知の特性を有している。従って、続くサンプリング・エレメント９における出力サンプリング速度ｆｏｕｔでのサンプリングにおける誤差は、最大で１ビットになる。グレイ・エンコーディングは、その後のグレイ・デコーダ１５において逆変換される。ただし、これらのグレイ・エンコーダ１４及びグレイ・デコーダ１５は、オプションであり、省略することもできる。サンプリング速度比は、カウンタ−サンプラ以外の手段によって決定することも可能である。なお、アップ−サンプリングの場合には、ｆｉｎ及びｆｏｕｔの関数が相互に交換される。
【００１６】
図示の実施の形態においては、グレイ・デコーダ１５の出力信号が１次のＣＩＣフィルタ１０に与えられる。加算器１６及び遅延エレメント１７を含む第１段においては、サンプル値が連続的に合計される。サンプリング・コンバータ１８においては、この実施の形態のサンプリング速度が６を因数として下げられ、従って、その後の処理については、加算器１６の出力の値のうち６つに１つだけが選択される。減算器１９及び遅延エレメント２８を含む第２段においては、長さＮ／６の各ブロックの最初の値が、その最後の値から減算されるが、言い換えればこれは、ＣＩＣフィルタ１０の出力における値が、それぞれＮ／６のサンプル値のブロック単位の合計を表すということになる。これらのブロック単位の合計値は、評価器１１に送られる。なおＮは、意図された評価器１１の測定間隔の長さを表す。
【００１７】
評価器１１は、複数の遅延エレメント２０、２１、２２、２３及び２４のチェーンを含む。この遅延チェーン２０〜２４から選択された初期値、中間値及び最終値が、サンプリング速度比に関する評価値を計算するために加算器２５、２６及び２７に与えられ、また位相に関する評価値を計算するために加算器２８、２９及び３０に与えられる。乗算器３１及び３２においては、それぞれのサンプリング・コンバータ３３及び３４において残存値６によるサンプリング速度のリダクションが行われる前に、適切なスケーリングが実行され、その結果、サンプリング速度比に関する評価値Ｒｋ及び２πに正規化された位相に関する評価値φｋ／２πが、Ｎ個の入力値を含む各測定間隔の後に評価器１１の出力において利用できる。
【００１８】
図３に示した評価器の正確な動作方法については、同一譲り受け人及び同一発明者によるドイツ特許出願第１００  ３９  ６６６  Ａ１号に詳細な説明がある。このドイツ特許出願第１００  ３９  ６６６  Ａ１号の内容は、参照を通じて本件出願に完全に採り入れられている。
【００１９】
図４に、タイミング・コントロール・ユニット１３のブロック図を示す。調整ユニット１２は、サンプリング速度比の評価値Ｒｋ及び位相の評価値φｋから、図５を参照して詳細な説明を後述するように制御信号ＲＴＣ，ｋを生成する；この制御信号がタイミング・コントロール・ユニット１３に送られる。制御信号ＲＴＣ，ｋは、加算器３５において１だけ下げられる。タイミング・コントロール・ユニット１３のタスクは、入力信号ストリングＳｉｎのサンプリング時間ｔ１、ｔ２、．．．、ｔ１０と相対的に出力信号ストリングＳｏｕｔのサンプリング時間ｔ’１、ｔ’２、．．．、ｔ’６を特徴づける時間シフト信号（Ｏｆｆｓｅｔ）をインターポーレータ７に提供することである。これに関して、この実施の形態の入力信号ストリングＳｉｎのサンプリング周期が１に正規化される。別の正規化の場合には、１に代わる適切な正規化の値を減算に使用する。更に、コントロール・ユニット１３は、インジケータ信号Ｅ、即ち、インターポーレータ７に対して、入力信号ストリングＳｉｎの次のサンプリング周期の間に出力信号ストリングＳｏｕｔのサンプリング時間が存在するか否かを示す信号を生成する。
【００２０】
加算器３５の出力は、スイッチング装置（マルチプレクサＭＵＸ）３６に接続されている。スイッチング装置３６は、スイッチング入力４１においてロジック「１」を受け取っているときには、その出力を加算器３５に接続する。それ以外の場合には、その出力を他方の入力に接続しており、そこには値−１が継続して供給されている。スイッチング装置３６の出力は、加算器３７に接続されている。加算器３７の出力は、遅延エレメント３８に接続されており、このエレメントは、ディジタル値のそれぞれを、入力信号ストリングＳｉｎの１サンプリング周期ｔＴＣ０（ｎ）だけ、例えば、ｔ２−ｔ１だけシフトする。遅延エレメント３８の出力は、加算器３７の第２の入力及び検出器３９に接続されている。検出器３９は、遅延エレメント３８の現在の出力値が１より大きいか、あるいはそれより小さいかについての決定を行う。遅延エレメント３８の現在の出力値が１より小さい場合には、検出器３９はその出力４０においてロジック「１」を生成する；それ以外であれば、ロジック「０」を生成する。つまり、遅延エレメント３８（レジスタ）の現在の出力値が１より小さいときには、値ＲＴＣ，ｋ−１が加算器３７の入力に印加される；それ以外の場合には、値−１が、スイッチング装置３６を介して加算器３７の入力に印加される。遅延エレメント３８の出力値は、時間シフト信号Ｏｆｆｓｅｔを構成するが、検出器３９の出力値は、インジケータ信号Ｅを形成する。
【００２１】
図４に示したタイミング・コントロール・ユニット１３の動作方法及びインターポーレータ７のそれについて、図８を参照して説明する。図８は、入力信号ストリングＳｉｎに従って、時間ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、ｔ８、ｔ９及びｔ１０においてサンプリングされた振幅Ａの信号を表している。リサンプラ１においてリサンプリングの後は、この信号が時間ｔ’１、ｔ’２、ｔ’３、ｔ’４、ｔ’５、ｔ’６においてサンプリングされる。入力信号ストリングＳｉｎのサンプリング時間ｔ１、ｔ２、．．．、ｔ１０と相対的な出力信号ストリングＳｏｕｔのサンプリング時間ｔ’１、ｔ’２、．．．、ｔ’６の時間位置は、タイミング・コントロール・ユニット１３によって、時間シフト信号Ｏｆｆｓｅｔ及びインジケータ信号Ｅを用いてインターポーレータ７に示される。
【００２２】
図８に示した例においては、制御信号ＲＴＣ，ｋ＝５／３が仮定されている。制御信号ＲＴＣ，ｋは、本質的にサンプリング速度比Ｒ＝ｆｉｎ／ｆｏｕｔであるが、本発明によればこれは、図５〜図７を参照して詳細を後述する位相評価に基づいて調整される。更に、ここでは、時間シフト信号Ｏｆｆｓｅｔに関する遅延エレメント（レジスタ）３８の開始値が２／３であることを仮定している。２／３＜１であることからインジケータ信号Ｅ＝１となる。インターポーレータ７に関して見ると、これは、出力信号ストリングＳｏｕｔのサンプル値が、入力信号ストリングＳｉｎのサンプリング周期の２／３だけ時間ｔ１より後になるサンプリング時間ｔ’１において、補間によって生成されなければならないことを意味する。
【００２３】
スイッチング装置３６は加算器３７の入力を加算器３５に接続し、その結果、制御信号ＲＴＣ，ｋ−１＝２／３が遅延エレメント（レジスタ）３８のレジスタ状態に加算され、遅延エレメント（レジスタ）３８の出力に値Ｏｆｆｓｅｔ＝４／３が現れる。これにより４／３＞１が真となることから検出器３９の出力が「０」になり、インジケータ信号Ｅ＝０の状態であることから、ｔ２とｔ３の間においては、インターポーレータ７が補間を行わない。続くクロックでは、検出器３９の出力がロジック状態「０」である結果として、加算器３７の入力に−１が印加され、遅延エレメント（レジスタ）３８の出力における信号ＯｆｆｓｅｔがＯｆｆｓｅｔ＝１／３になる。１／３＜１であることから、インジケータ信号はＥ＝１となる。従って、インターポーレータ７は入力信号ストリングＳｉｎのサンプリング周期の１／３だけ時間ｔ３より後にシフトされた位置、つまり図８の位置ｔ２において補間を実行し、出力信号ストリングＳｏｕｔの次の値を生成する。
【００２４】
次のクロック・パルスにおいて、値ＲＴＣ，ｋ−１＝２／３が再び加算器３７に印加され、その結果、遅延エレメント（レジスタ）の出力が３／３＝１になる。検出器３９の出力は「０」であり、またインジケータ信号Ｅ＝０であることから、ｔ４とｔ５の間においては補間が行われない。次のクロック・パルスに応答して、−１が加算器３７の入力に印加され、遅延エレメント（レジスタ）３８の出力が０になる。検出器３９によってインジケータ信号Ｅが「１」にセットされることから、次の補間がｔ’３＝ｔ５において行われる。このシーケンスが、図８に示したように継続される。タイミング・コントロール・ユニット１３においては、ＲＴＣ，ｋが、Ｎ／Ｖｏｕｔ出力値を生成するために常に使用される。
【００２５】
次に、調整ユニット１２の構造及び動作について、図５〜図７を参照して以下に説明する。
【００２６】
図５は、調整ユニット１２の実施の形態を示している。各測定期間の後、調整ユニット１２には、サンプリング速度比に関する評価値Ｒｋ及び２πに正規化された位相に関する評価値φｋ／２πが供給される。指数ｋは、図７に示される測定期間を示す。図７に示される例においては、各測定期間が出力信号ストリングＳｏｕｔのクロックｆｏｕｔに基づく６つのサンプル値を含む。図３に示した評価ユニット１１の実施の形態では、評価はそれぞれ、各測定期間の中点において行われる。しかしながら、調整のために、評価は次の測定期間の開始時に必要になる。つまり、図７の中央の行に示されるように、Ｎ／２・Ｒｋの位相オフセットを評価値φｋ／２πに加算しなければならない。
【００２７】
図５に示した実施の形態においては、追加の位相オフセットＮ／ｍ・Ｒｋが加算され、それにおいてｍは、１以上の数、例えば、ｍ＝１２とすることができる。この追加のオフセットの目的は、予測可能なもっとも大きい調整の偏差の場合においても、結果として得られるセットポイント位相φｓｅｔ，ｋが次の測定期間の開始の手前とならないことの保証にある。図示した実施の形態においては、上記の位相シフトが、乗算器（５０）及び加算器５１によって生成されるが、前者は、位相シフトが適正に選択されるのであればビットシフト演算（ビット・シフタ）として実装することも可能である。
【００２８】
次の測定期間の開始時においては、２πに正規化された位相φｓｅｔ，ｋ／２πと、２πに正規化された実際の位相φａｃｔｕａｌ，ｋ／２πが比較される。減算器５２において偏差Δφｋ／２πが決定され、レギュレータ５３に供給される。レギュレータ５３には、更に、サンプリング速度比に関する評価値Ｒｋも供給される。レギュレータ５３は、レギュレータ５３の出力において生成される制御信号ＲＴＣ，ｋが、本質的に、先行する測定期間内において評価されたサンプリング速度比Ｒｋと対応するように作用する。しかしそれでも、調整される測定期間の終了時において、実際の位相φａｃｔｕａｌ，ｋとセットポイント位相φｓｅｔ，ｋが一致する結果に到達するように、制御信号ＲＴＣ，ｋが制御変数Δφｋ／２πに基づいてわずかに修正される。理想的には、レギュレータの定常状態において、Ｒｋと制御信号ＲＴＣ，ｋが一致する。
【００２９】
タイミング・コントロール・ユニット１３によって使用される実際のサンプリング速度比を表す制御信号ＲＴＣ，ｋが、乗算器５４において測定持続時間Ｎによる乗算がされるように、出力信号ストリングＳｏｕｔの２πに正規化された実際の位相φａｃｔｕａｌ，ｋは形成される。これにおいても、実際の乗算を回避するために、ビットシフト演算（ビット・シフタ）によって乗算器５４を置き換えることができる。このようにしてｋ番目の測定期間の間に位相シフトが決定されて加算器５５に供給されるが、その出力は、１測定期間の長さによるシフトを毎回もたらす遅延エレメント５６（レジスタ）に接続されている。後述する初期化の間を除いて、スイッチング・エレメント５７は、常に出力を遅延エレメント５６に接続するように切り替えられている。その結果、遅延エレメント５６の出力が加算器５５の入力の１つに返される。遅延エレメント（レジスタ）５６の出力が、ｋ番目の測定期間の開始時における実際の位相φａｃｔｕａｌ，ｋを表すことから、ｋ＋１番目の測定期間φａｃｔｕａｌ，ｋ＋１／２πの開始時における実際の位相φａｃｔｕａｌ，ｋ＋１は、ｋ番目の測定期間の開始時における位相φａｃｔｕａｌ，ｋに、ｋ番目の測定期間の間に生成された位相シフトを加算することによって計算される。従って、実際の位相は、その時点において現在となっているそれぞれの測定期間内に生じた位相シフトを考慮することによって、継続的に更新される。
【００３０】
調整の開始時においては、実際の位相が未知である。従って、初期化の間における調整の開始時には、加算器５１の出力がスイッチング・エレメント（マルチプレクサＭＵＸ）５７を介して減算器５２の＋入力に接続され、その結果、減算器５２の入力信号の同一性に起因して制御変数Δφｋ／２πの初期値が０になる。
【００３１】
図６は、レギュレータ５３の実施の形態を示している。この実施の形態においては、レギュレータ５３が比例コントローラ形式、即ち、評価されたサンプリング速度比Ｒｋにおいて生じた変化が制御変数Δφｋ／２πに比例する形式となり、それにおいて比例定数は、この実施の形態においては３／４Ｎである。この比例定数及び制御変数Δφｋ／２πは、乗算器５８に印加されるが、比例定数が適切に選択される場合には、それをビットシフト演算（ビット・シフタ）として実装することが可能である。実際の調整は減算器５９によって達成され、そこには、乗算器５８の出力及びサンプリング速度比の評価後の値Ｒｋが与えられる。
【００３２】
次に図７を用いて、図５に示した調整ユニット１２の動作方法をより詳細に説明する。図７の最初の行には、例えば、ｆｏｕｔクロック・パルスの立ち上がりエッジによって表される出力信号ストリングＳｏｕｔのサンプリング時間が、矢印を用いて表されている。２行目には、各測定期間の中点において、評価ユニット１１が位相に関して決定する評価値の２πに正規化された値Δφｋ／２πが示されている。それぞれの続く測定期間の開始時において出力クロックｆｏｕｔに関する位相を獲得するために、各位相を、この例の場合であれば３．５・Ｒｋだけシフトしなければならない。これにより、次の測定期間の開始時におけるセットポイントの位相φｓｅｔ，ｋがもたらされる。
【００３３】
最初の測定期間においては、この測定期間の間に初めて評価値Ｒ１及びφ１が決定されることから、まだ調整を行うことができない。２番目の測定期間においては、スイッチング装置（マルチプレクサ）５７によって開始位相評価φｓｔａｒｔ／２πが設定され、それが調整ユニット１２の実際の位相の初期化に使用される。この２番目の測定期間の終了時においては、初めて、制御変数Δφ２／２π、即ち、２番目の測定期間の終了時におけるセットポイント位相からの実際の位相の偏差を表す変数を決定することができる。図７に示した例においては、２番目の測定期間の間のクロックｆｏｕｔが長すぎた。このクロックｆｏｕｔは、３番目の測定期間の間に短縮され、その結果、３番目の測定期間の終了時において、理想的には実際の位相が正確にセットポイント位相に一致する。
【００３４】
本発明によるレギュレーション・ユニットは、継続的にサンプリング速度比を修正し、特に入力サンプリング速度ｆｉｎ又は出力サンプリング速度ｆｏｕｔに変化があったときにその修正を行う。レギュレータの定常状態においては、バッファ記憶媒体（ＦＩＦＯ）６のフィル・レベルにおける変化が回避されることから、リサンプラ１を通じた群伝播時間遅延における比較的大きな変化を生じることがない。
【００３５】
本発明は、説明した実施の形態に限定されない。特に、評価器１１は図３に示したそれと異なるように構成することも可能である。図４及び図５に示した調整ユニット１２及びコントロール・ユニット１３とは別の手段も考えられる。アップ−サンプリング動作におけるリサンプラ１に対して本発明の適用を見出すことが可能であり、それにおいては、図２に示したｆｉｎ及びｆｏｕｔの関数を交換し、バッファ記憶媒体（ＦＩＦＯ）６をインターポレータ７の手前に配置する必要がある。
【図面の簡単な説明】
【図１】  リサンプラの概要図である。
【図２】  本発明によるリサンプラのブロック図である。
【図３】  サンプリング速度比及び位相角を決定するため本発明のリサンプラの詳細な部分を示すブロック図である。
【図４】  本発明によるリサンプラのタイミング・コントロール・ユニットのブロック図である。
【図５】  本発明によるリサンプラの調整ユニットのブロック図である。
【図６】  図５に示した調整ユニットのレギュレータの詳細な表現である。
【図７】  図５に示した調整ユニットの動作方法を説明する説明図である。
【図８】  図４に示したタイミング・コントロール・ユニットの動作方法を説明する説明図である。
【符号の説明】
１    リサンプラ
２    第１のディジタル信号プロセッサ・ユニット
３    第２のディジタル信号プロセッサ・ユニット
４    リサンプラの第１のブロック
５    リサンプラの第２のブロック
６    バッファ記憶媒体
７    インターポーレータ
８    シングル又はダブル・エッジ・カウンタ
１０  １次のＣＩＣフィルタ
１１  評価器
１２  調整ユニット
１３  タイマ（タイミング・コントロール・ユニット）
１４  グレイ・エンコーダ
１５  グレイ・デコーダ
１６  加算器
１７  遅延エレメント
１８  サンプリング・コンバータ
１９  減算器
２０  遅延エレメント
２１  遅延エレメント
２２  遅延エレメント
２３  遅延エレメント
２４  遅延エレメント
２５  加算器
２６  加算器
２７  加算器
２８  加算器
２９  加算器
３０  加算器
３１  乗算器
３２  乗算器
３３  サンプリング・コンバータ
３４  サンプリング・コンバータ
３５  加算器
３６  スイッチング装置
３７  加算器
３８  遅延エレメント
３９  検出器
４０  検出器の出力
４１  スイッチング入力
５０  乗算器
５３  調整ユニット
５４  乗算器
５５  加算器
５６  遅延エレメント
５７  スイッチング・エレメント
５８  乗算器
Ｓｏｕｔ  出力信号ストリング
Ｓｉｎ  入力信号ストリング
ｆｉｎ  入力サンプリングレート
ｆｏｕｔ  出力サンプリングレート
Ｒｋ  サンプリング速度比又はサンプリング速度比の評価値
φｋ  位相又は位相に関する評価値
φｓｅｔ，ｋ  セットポイント位相
φａｃｔｕａｌ，ｋ  実際の位相
ＲＴＣ、ｋ  サンプリング速度比又はサンプリング速度比の評価値
Ｅ  インジケータ信号
Ｏｆｆｓｅｔ  時間シフト信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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