(57)【特許請求の範囲】
【請求項１】
シリコン系物質からなる量子細線構造を形成する方法であって、
不純物を含む第１のシリコン半導体基板の（１００）面上に、第１の基板と同じ導電型の不純物を第１の基板より低い濃度で含むシリコン・エピタキシャル層を成膜する第１工程と、
所定の間隔で相互に平行で帯状に開口するパターンを有するエッチングマスクをエピタキシャル層上に形成する第２工程と、
エッチングマスクを使って第１の基板及びエピタキシャル層に反応性イオンエッチングを施し、（１００）面及び（１１０）面を露出させた溝を形成する第３工程と、
溝間のエッチング残留部を異方性エッチングして、溝底に向かって相互に近接する２面の（１１１）面で構成される断面逆三角形の第１の形状部と、第１の形状部に連続し、かつ溝底に向かって相互に離隔する２面の（１１１）面で構成される断面三角形の第２の形状部とからなる形状部に加工する第４工程と、
形状部面上に酸化膜を成膜する第５工程と、
形状部間の溝をシリコン系物質で埋め、形状部の間に埋め込み分離領域を形成する第６工程と、
第１の基板全面を研磨してエッチングマスクを除去し、かつ形状部の上面を露出させる第７工程と、
第１の基板の研磨面にＳｉＯ２系絶縁膜を成膜し、次いで、第２のシリコン半導体基板を貼り合わせて合体する第８工程と
前記第１の基板のＳｉＯ２系絶縁膜成膜面の裏面から前記第１の形状部の頂部近傍に至るまで研磨することで、前記第１の基板、前記第２の形状部を除去する第９工程と、
を備えることを特徴とする量子細線構造の形成方法。
【請求項２】
第７工程では、形状部のうちの第１の形状部を除去するまで、第１の基板全面を研磨し、第９工程では、前記第９工程に代えて、前記第１の基板のＳｉＯ２系絶縁膜成膜面の裏面から、前記埋め込み分離領域の各頂部近傍の前記酸化膜が露出するまで、当該第１の基板を研磨することで当該第１の基板を除去する第９工程とを備えることを特徴とする請求項１に記載の量子細線構造の形成方法。
【請求項３】
請求項１に記載の第４工程に次いで、第１の基板全面を研磨して、形状部のうちの第１の形状部を除去し、第２の形状部の間にＳｉＯ２膜を成膜し、更に第１の基板に酸素イオン注入して第２の形状部の下部に絶縁領域を形成し、以下の第５工程以降を省くことを特徴とする量子細線構造の形成方法。
【請求項４】
第２工程で形成するエッチングマスクが、エピタキシャル層上に順次に成膜された、パッド酸化膜と、Ｓｉ３Ｎ４ 膜と、ＳｉＯ２ 膜との多
層構造であることを特徴とする請求項１から３のうちのいずれか１項に記載の量子細線構造の形成方法。
【請求項５】
第３工程では、アルカリ系異方性エッチング液を使用して異方性エッチングを行うことを特徴とする請求項１から４のうちのいずれか１項に記載の量子細線構造の形成方法。
【請求項６】
シリコン系物質からなる量子箱構造を形成する方法であって、
不純物を含む第１のシリコン半導体基板の（１００）面上に、第１の基板と同じ導電型の不純物を第１の基板より低い濃度で含むシリコン・エピタキシャル層を成膜する第１工程と、
所定の間隔で相互に平行で帯状に開口する第１のパターンを有する第１のエッチングマスクをエピタキシャル層上に形成する第２工程と、
第１のエッチングマスクを使って第１の基板及びエピタキシャル層に反応性イオンエッチングを施し、（１００）面及び（１１０）面を露出させた第１の溝を形成する第３工程と、
第１の溝間のエッチング残留部を異方性エッチングして、第１の溝底に向かって相互に近接する２面の（１１１）面で構成される断面逆三角形の第１の形状部と、第１の形状部に連続し、かつ溝底に向かって相互に離隔する２面の（１１１）面で構成される断面三角形の第２の形状部とからなる形状部に加工する第４工程と、
第１のパターンに交差して所定の間隔で相互に平行で帯状に開口するように第１のエッチングマスクをパターニングして、格子状パターンを有する第２のエッチングマスクを形成する第５工程と、
第２のエッチングマスクを使って第１の基板及びエピタキシャル層に反応性イオンエッチングを施し、（１００）面及び（１１０）面を露出させた第２の溝を形成する第６工程と、
第１、第２の溝間の島状のエッチング残留部を異方性エッチングして、第１、第２の溝底に向かって相互に近接する４面の（１１１）面で構成される断面逆三角形の第１の逆錐体状形状部と、第１の逆錐体状形状部に連続し、かつ第１、第２の溝底に向かって相互に離隔する４面の（１１１）面で構成される断面三角形の第２の錐体状形状部とからなる形状部に加工する第７工程と、
形状部面上に酸化膜を形成する第８工程と、
形状部間の第１，第２の溝をシリコン系材料からなる絶縁体で埋める第９工程と、
第１の基板全面を研磨して第２のエッチングマスクを除去し、かつ形状部の上面を露出させる第１０工程と、
第１の基板の研磨面にＳｉＯ２系絶縁膜を成膜し、次いで第２のシリコン半導体基板を貼り合わせて、合体する第１１工程と
前記第１の基板のＳｉＯ２系絶縁膜成膜面の裏面から前記第１の逆錐体形状部の頂部近傍に至るまで研磨することで、前記第１の基板、前記第２の錐体形状部を除去する、第１２工程と
を備えることを特徴とする量子箱構造の形成方法。
【請求項７】
第７工程では、異方性エッチングを進行させ、第１の逆錐体状形状部及び第２の錐体状形状部の形状をそれぞれ逆円錐体状及び円錐体状にすることを特徴とする請求項６に記載の量子箱構造の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、量子細線構造及び量子箱構造の形成方法に関し、更に詳しくは、シリコン系物質からなる量子細線構造及び量子箱構造を高い信頼性で経済的に形成方法に関するものである。
【０００２】
【従来の技術】
半導体結晶中のド・ブロイ波の波長と同程度の幅の半導体層内に電子を閉じ込めて電子の運動の自由度を制限し、これにより生じる量子効果を利用した新しい動作原理に基づいて動作する量子細線デバイス又は量子箱デバイスを形成することが、近年、検討されている。
半導体結晶内での電子波の波長は約１０ｎｍであるから、一辺の長さが１０ｎｍ程度の断面四角形の細線状の半導体（以下、量子細線と言う）内で電子を生じさせると、電子はほとんど散乱されずに量子細線内を閉じ込められたままで進行するので、電子波の位相を維持することができる。本明細書では、電子を閉じ込めて電子の運動の自由度を制限できる領域を電子閉じ込め領域と言う。
また、極低温下では、電子は閉じ込められたように挙動し、熱振動しなくなる。一辺の長さが１０nm程度の立方体状の半導体（以下、量子箱と言う）内で電子を生じさせると、極低温下で生じるこのような電子の状態を室温下で生じさせることができる。
基板上に量子細線又は量子箱を多数配列させてなるゲート電極と、その下部にキャリアを伝える伝導層とを作り、伝導層のキャリア数をゲート電極に印加する電圧により増減させることにより、高速動作性及び低雑音性に優れた特性の良いトランジスタを製作することができる。また、量子細線又は量子箱を多数形成してなる活性層を有する半導体レーザ素子を半導体レーザ装置に組み込むと、微弱電流を通電することにより、高周波でシャープなスペクトルを有するレーザ光を発することができる。
【０００３】
量子細線の形状は、例えばプレスジャーナル社刊行の月刊セミコンダクタワールド１９９１年９月号、Ｐ１０２〜Ｐ１０７で報告されている。この報告では、充分に幅の狭い（１００）面を上面とするＡｌＧａＡｓ層の上にＭＯＣＶＤ法により面方位依存性を利用してＧａＡｓを選択的に成長させることにより、断面三角形状の量子細線を形成している。
断面三角形の底辺長さを４０ｎｍにしてこの方法を適用することにより、１辺の長さ２３ｎｍの正方形断面を有する量子細線とほぼ等しい量子状態を達成する三角柱状の量子細線構造を形成することができる。
【０００４】
また、量子箱の研究も進展しており、例えば１９９０年７月１９日刊行の日刊工業新聞によれば、ＧａＡｓ基板上にＳｉＯｘ系薄膜を成膜し、次いで、三角形の開口を設け、更に、ＭＯＣＶＤ法により１辺の長さ５００ｎｍの微少なピラミッド状ののＧａＡｓ結晶を成長させることにより、量子箱構造を形成できるとしている。
量子箱構造により量子効果を得るには、通常、１辺が１０ｎｍ程度の微小寸法の立方体構造の半導体層が必要であると言われているが、ピラミッド状の量子箱構造では、１辺の長さが通常の長さよりも１桁程度大きい５００ｎｍでも、量子効果が得られたと報告されている。
【０００５】
【発明が解決しようとする課題】
しかし、上述した従来の方法は、化合物半導体層をエピタキシャル成長させて、量子細線又は量子箱構造を形成しているので、工業化する上で、次のような問題があった。
第１には、経済性に見合った速い成長速度で安定して、良質で薄膜の化合物半導体層をエピタキシャル成長させ、微細加工を施すことは、技術的に難しく、従って、量産性及び経済性に難点がある。
第２には、化合物半導体ウエハは、口径がシリコンウエハの直径８インチサイズに比べて小さいので、生産性が低くなり、しかも価格がシリコンウエハに比べて著しく高いことである。
第３には、ＣＶＤ装置等の化合物半導体ウエハ用の製造装置が、シリコンウエハ用の製造装置に比べ、価格がかなり高く、製造ラインの設備費が嵩むことである。
以上の理由から、従来のように化合物半導体から量子細線又は量子箱を形成していたのでは、量子細線又は量子箱を有する半導体素子の製造コストを低減することは難しい。
【０００６】
以上のような事情に照らして、本発明の目的は、シリコン系物質からなる量子細線構造及び量子箱構造の形成方法を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る量子細線の形成方法（以下、第１発明方法と言う）は、シリコン系物質からなる量子細線構造を形成する方法であって、
不純物を含む第１のシリコン半導体基板の（１００）面上に、第１の基板と同じ導電型の不純物を第１の基板より低い濃度で含むシリコン・エピタキシャル層を成膜する第１工程と、
所定の間隔で相互に平行で帯状に開口するパターンを有するエッチングマスクをエピタキシャル層上に形成する第２工程と、
エッチングマスクを使って第１の基板及びエピタキシャル層に反応性イオンエッチングを施し、（１００）面及び（１１０）面を露出させた溝を形成する第３工程と、
溝間のエッチング残留部を異方性エッチングして、溝底に向かって相互に近接する２面の（１１１）面で構成される断面逆三角形の第１の形状部と、第１の形状部に連続し、かつ溝底に向かって相互に離隔する２面の（１１１）面で構成される断面三角形の第２の形状部とからなる形状部に加工する第４工程と、
形状部面上に酸化膜を成膜する第５工程と、
形状部間の溝をシリコン系物質で埋め、形状部の間に埋め込み分離領域を形成する第６工程と、
基板全面を研磨してエッチングマスクを除去し、かつ形状部の上面を露出させる第７工程と、
基板の研磨面にＳｉＯ2 系絶縁膜を成膜し、次いで、第２のシリコン半導体基板を貼り合わせて合体する第８工程と
次いで、第１の基板、エピタキシャル層及び第２の形状部を研磨、除去し、第１の形状部を露出させる第９工程と
を備えることを特徴としている。
【０００８】
本発明に係る別の方法（以下、第２の発明方法と言う）は、第７工程では、形状部のうちの第１の形状部を除去するまで、基板全面を研磨し、第９工程では、第１の基板及びエピタキシャル層を研磨、除去し、第２の形状部と第２の形状部とで挟まれた埋め込み分離領域の先端を露出させることを特徴とする。これにより、第１発明とは異なるシリコン系物質からなる量子細線構造を形成することができる。
【０００９】
本発明に係る更に別の方法（以下、第３の発明方法と言う）は、第４工程に次いで、基板全面を研磨して、形状部のうちの第１の形状部を除去し、第２の形状部の間にＳｉＯ2 膜を成膜し、更に基板に酸素イオン注入して第２の形状部の下部に絶縁領域を形成し、以下の第５工程以降を省くことを特徴としている。これにより、一層、簡単に量子細線構造を形成することができる。
【００１０】
第１から第３の発明方法で、第１工程のエピタキシャル層の膜厚、及び第２工程のエッチングマスクのパターン形状を調整することにより、第１の形状部と第２の形状部との境界がエピタキシャル層内に形成されるようにする。また、パッド酸化膜を含む多層膜構造のエッチングマスクを形成することにより、パッド酸化膜を研磨のストッパとして機能させることができる。
第５工程では、好適には、熱酸化により形状部面上に熱酸化膜を成膜する。第８工程で成膜するＳｉＯ2 系絶縁膜は、特に制約はなく、例えば段差被覆性に優れ、平坦化の容易なＴＥＯＳ膜、ＢＰＳＧ膜等を使用する。
【００１１】
本発明に係る量子箱構造の形成方法（以下、第４発明方法と言う）は、シリコン系物質からなる量子箱構造を形成する方法であって、
不純物を含む第１のシリコン半導体基板の（１００）面上に、第１の基板と同じ導電型の不純物を第１の基板より低い濃度で含むシリコン・エピタキシャル層を成膜する第１工程と、
所定の間隔で相互に平行に帯状に開口する第１のパターンを有する第１のエッチングマスクをエピタキシャル層上に形成する第２工程と、
第１のエッチングマスクを使って第１の基板及びエピタキシャル層に反応性イオンエッチングを施し、（１００）面及び（１１０）面を露出させた第１の溝を形成する第３工程と、
第１の溝間のエッチング残留部を異方性エッチングして、第１の溝底に向かって相互に近接する２面の（１１１）面で構成される断面逆三角形の第１の形状部と、第１の形状部に連続し、かつ溝底に向かって相互に離隔する２面の（１１１）面で構成される断面三角形の第２の形状部とからなる形状部に加工する第４工程と、
第１のパターンに交差して所定の間隔で相互に平行で帯状に開口するように第１のエッチングマスクをパターニングして、格子状パターンを有する第２のエッチングマスクを形成する第５工程と、
第２のエッチングマスクを使って第１の基板及びエピタキシャル層に反応性イオンエッチングを施し、（１００）面及び（１１０）面を露出させた第２の溝を形成する第６工程と、
第１、第２の溝間の島状のエッチング残留部を異方性エッチングして、第１、第２の溝底に向かって相互に近接する４面の（１１１）面で構成される断面逆三角形の第１の逆錐体状形状部と、第１の逆錐体状形状部に連続して第１、第２の溝底に向かって相互に離隔する４面の（１１１）面で構成される断面三角形の第２の錐体状形状部とからなる形状部に加工する第７工程と、
形状部面上に酸化膜を形成する第８工程と、
形状部間の溝をシリコン系材料からなる絶縁体で埋める第９工程と、
基板全面を研磨してエッチングマスクを除去し、かつ形状部の上面を露出させる第１０工程と、
基板の研磨面に第２のシリコン半導体基板を貼り合わせて、合体する第１１工程と
次いで、第１の基板、エピタキシャル層及び第２の錐体状形状部を研磨、除去し、第１の逆錐体状形状部を露出させる第１２工程と
を備えることを特徴としている。
【００１２】
第１及び第２の錐体状形状部からなるシリコン島は、通常は略四角錐状であるが、第７工程で行う異方性エッチングで、例えばアルカリ性ウエットエッチング液を使用してエッチングを進行させ、略円錐状に形成した量子箱構造を形成することもできる。
【００１３】
【発明の実施の形態】
以下に、実施例形態例を挙げ、添付図面を参照して、本発明の実施の形態を具体的かつより詳細に説明する。
実施形態例１
本実施形態例は、第１発明方法に実施形態例であって、図１（ａ）から（ｃ）、図２（ｄ）から（ｆ）、及び図３（ｇ）から（ｉ）は、それぞれ、本実施形態例の各工程毎の基板断面図を示す。
【００１４】
溝形成工程
本実施形態例では、先ず、不純物濃度が比較的高いＮ型の第１のシリコン半導体基板１２の（１００）面上に第１の基板より不純物濃度の低いＮ型のシリコン・エピタキシャル層１４をエピタキシャル成長させる。尚、不純物はＮ型でもＰ型でも良い。
次いで、基板を熱酸化して、エピタキシャル層１４上にパッド酸化膜１６を成膜し、更に順次にＳｉ3 Ｎ4 膜１８及びＳｉＯ2 膜２０を成膜し、多層膜のマスク層を形成する。
マスク層をフォトリソグラフィによりパターンニングして、所定の間隔で相互に平行で帯状に開口する所定パターンを有するエッチングマスク２２をエピタキシャル層１４上に形成する（図１（ａ）参照）。
【００１５】
次いで、エッチングマスク２２をマスクにして第１の基板１２及びエピタキシャル層１４に反応性イオンエッチングを施す。これにより、（１００）面及び（１１０）面を露出させて延在する溝２６が所定パターンに従って第１の基板１２及びエピタキシャル層１４内に形成される。
本実施形態例では、シリコン基板１２の不純物濃度がエピタキシャル層１４の不純物濃度に比べて高いので、シリコン基板１２のエッチングレートは、エピタキシャル層１４より高くなる。この結果、図１（ｂ）に示すように、溝２６は、（１００）面及び（１１０）面を露出させ、かつ切り欠き状のサイドエッチ部２８を底部に有する断面形状を有する。
【００１６】
形状部形成工程
次いで、ＫＯＨ（水酸化カリウム）水溶液等のアルカリ系異方性エッチング液を用い、溝２６と溝２６の間のエッチング残留部をウエットエッチングする。
これにより、（１１０）面及び（１００）面がエッチングされ、図１（ｃ）に示すように、溝底に向かって相互に近接する２面の（１１１）面で構成される断面逆三角形の第１の形状部３０と、第１の形状部３０に連続し、かつ溝底に向かって相互に離隔する２面の（１１１）面で構成される断面三角形の第２の形状部３２とからなる形状部が形成される。第１の形状部３０と第２の形状部３２との境界部３４は、エピタキシャル層１４中に形成される。
本実施形態例では、溝２６がサイドエッチ部２８を有するので、（１１１）面の形成が、第１の形状部３０の上面の位置Ａ（図１（ｂ）参照）とサイドエッチ部２８の位置Ｂ（図１（ｂ）参照）とから規定される。その結果、サイドエッチ部を有しない同じ深さの溝に比べて、本実施形態例では、サイドエッチ部２８の食い込み分だけ、異方性エッチングが形状部に対して進行し、図１（ｃ）に示すような２面の（１１１）面を備えた好ましい三角形状の第１の形状部３０及び第２の形状部３２を形成することができる。
エッチング食い込み量だけ、溝２６と隣の溝２６との間の間隔を大きくすることにより、幅広の形状部を高い精度で歩留り良く形成することができる。
【００１７】
形状部の誘電分離工程
次いで、基板を加熱して第１、第２の形状部３０、３２の露出している面を酸化し、熱酸化膜（ＳｉＯ2 膜）３６を形成する。この結果、境界部３４のシリコンはＳｉＯ2 に転化するので、第１の形状部３０は、確実に基板全体から誘電分離される（図２（ｄ）参照）。
【００１８】
基板の貼り合わせ工程
更に、ＣＶＤ法によりＳｉＯ2 で溝２６を埋め込み、絶縁体からなる埋め込み分離領域３７を形成する（図２（ｅ）参照）。尚、埋め込み分離領域３７は、ＳｉＯ2 に代えて、多結晶シリコン又は非晶質シリコンで形成しても良い。
続いて、基板面をＣＭＰ法により研磨し、エッチングマスク３２を除去して第１の形状部３０の上面を露出させ、更に基板面を平坦化する。
【００１９】
次いで、基板面全面にＳｉＯ2 系絶縁膜３８を成膜し、続いてＣＰＭ研磨して平坦化する（図２（ｆ）参照）。本実施形態例では、Ｏ3−ＴＥＯＳ（テトラエ トキシシラン）系ガス、ＴＭＢ（トリメチルホウ酸）ガス及びＴＭＰ（トリメチルリン酸）ガスの三種混合ガスを用い、常圧ＣＶＤ法によりＢＰＳＧ膜３８を成膜する。ＳｉＯ2 系絶縁膜としては、優れた段差被覆性と高い平坦性を有する膜であれば良く、ＢＰＳＧ膜以外にも、ＳＯＧ（スピン・オン・グラス）の塗布膜、Ｏ3−ＴＥＯＳ系のＣＶＤ膜、Ｈ2 Ｏ−ＴＥＯＳ系のプラズマＣＶＤ膜等を使 用できる。
【００２０】
研磨・エッチング工程
次いで、第１の基板の表裏面（上下面）を反転させ、第１の基板１２上の層構造を第２のシリコン半導体基板４０上にＢＰＳＧ膜２８の平坦化面で接触、貼り合わせ、基板同士を合体する（図３（ｇ）参照）。
続いて、反転により上向きの第１の基板１２の裏面から第１の形状部３０の頂部４２近傍に至るまでＣＭＰ法により研磨する。この結果、各境界部３４を通過する平面Ｓ−Ｓ面が露出する（図３（ｈ）参照）。
尚、ここまでの工程は、貼り合わせＳＯＩを形成する典型的な方法を応用している。
次いで、ウェットエッチングにより、Ｓ−Ｓ面に露出した埋め込み分離領域３７及びＳｉＯ2 膜３６を除去し、第１の形状部３０及び隣り合う第１の形状部間にＢＰＳＧ膜３８を露出させる。
【００２１】
以上の工程により、図３（ｉ）に示すように、シリコン半導体基板４０上に絶縁膜３８を介して量子細線構造３０を形成することができる。
この量子細線構造をゲート電極として構成することにより、特性の良いトランジスタを形成することができる。
【００２２】
実施形態例２
本実施形態例は、第２の発明方法により量子細線構造を形成する実施形態例である。図４Ａ（ａ）及び（ｂ）並びに図５（ｃ）から（ｄ）は、それぞれ、実施形態例２の各工程毎の基板断面図を示す。
本実施形態例では、先ず、実施形態例１の溝形成工程と同様にして溝２６を形成し、次いで形状部形成工程に移行して、異方性エッチングを行い、第１の形状部３０及び第２の形状部３２を形成する（図１（ｃ）参照）。
次いで、形成部誘電分離工程を実施して、第１の形状部３０及び第２の形状部３２上に熱酸化膜３６を形成する（図２（ｄ）参照）。
【００２３】
次いで、基板の貼り合わせ工程に移行する。先ず、ＣＶＤ法により、多結晶シリコンで溝２６を埋め込み、予め不純物を混入した多結晶シリコンからなる埋め込み分離領域５０を形成し、次いでエッチングマスク２２及び第１の形状部３０を除去し、第２の形状部３２の先端が露出するまで基板全面を研磨する（図４Ａ（ａ）参照）。
続いて、研磨した基板面に、実施形態例１と同様にしてＳｉＯ2 系絶縁膜、例えばＢＰＳＧ膜３８を成膜し、平坦化する。（図４Ａ（ｂ）参照）。
更に、第１の基板の表裏（上下）を反転し、第１の基板１２上の層構造を第２のシリコン半導体基板５２上にＢＰＳＧ膜３８の平坦化面で接触させ、貼り合わせ、基板同士を合体する（図５（ｃ）参照）。
続いて、第２の形状部３２同士の間の多結晶シリコンからなる埋め込み分離領域５０の各頂部近傍のＩ−Ｉ平面が露出するまで、第１の基板１２の裏面から基板を研磨する（図５（ｄ）参照）。
更に、ウェットエッチングにより、埋め込み分離領域５０の間の第２の形状部３２及び熱酸化膜３６除去する（図５（ｅ）参照）。
【００２４】
これにより、シリコン半導体基板５２上に絶縁膜３８を介して量子細線構造５０を形成することができる。本実施形態例は、埋め込み分離領域を任意のシリコン系物質、例えば多結晶シリコン、非晶質シリコンで構成することにより、そのシリコン系物質からなる量子細線構造を形成することができる。
【００２５】
実施形態例２の改変例
図４Ｂ（ａ）から（ｄ）は、本改変例の各工程毎の基板断面図を示す。本改変例では、実施形態例２で、シリコン・エピタキシャル層１４の膜厚を実施形態例２に比べてやや薄いように成長させる。次いで、実施形態例２と同様にして、溝形成工程、形状部形成行程、形状部の誘電分離工程を行う。
次いで、基板の貼り合わせ工程に移行する。先ず、ＴＥＯＳガスを用いてＣＶＤ法により溝２６をＴＥＯＳ膜で埋め込み、ＴＥＯＳ膜からなる埋め込み分離領域５１を形成する。更に、エッチングマスク２２及び第１の形状部３０を除去し、第２の形状部３２の先端が露出するまで基板全面を研磨する（図４Ｂ（ａ）参照）。
続いて、研磨した基板面に、実施形態例２と同様にしてＢＰＳＧ膜３８を成膜し、平坦化する（図４Ｂ（ｂ）参照）。
更に、実施形態例２と同様にして、第１の基板の表裏（上下）を反転し、第１の基板１２上の層構造を第２のシリコン半導体基板５２上にＢＰＳＧ膜３８の平坦化面で接触させ、貼り合わせ、基板同士を合体する（図４Ｂ（ｃ）参照）
続いて、実施形態例２と同様に、第２の形状部３２同士の間のＴＥＯＳ膜からなる埋め込み分離領域５１の各頂部近傍が露出するまで、第１の基板１２の裏面から基板を研磨する。
この結果、図４Ｂ（ｄ）に示すように、断面逆三角形状のシリコン１２からなる量子細線構造５３が形成される。
【００２６】
実施形態例３
本実施形態例は、第３の発明方法により量子細線構造を形成する実施形態例である。図６（ａ）から（ｃ）は、それぞれ、実施形態例３の各工程毎の基板断面図である。
本実施形態例では、先ず、実施形態例１の溝形成工程及び形状部形成工程を実施し、図１（ｃ）に示すように、第１の形状部３０及び第２の形状部３２を形成する。
次いで、基板面を全面にわたり研磨して、第１の形状部３０を除去する。この結果、図６（ａ）に示すように、第１のシリコン基板１２上に第２の形状部３２のみを有する基板が形成される。
続いて、ＴＥＯＳガスを用いてＣＶＤ法により、第２の形状部３２の上部が埋もれるまでＳｉＯ2 膜５４を成膜し、ＣＭＰ法により研磨して上面を平坦化する（図６（ｂ）参照）。更に、基板上面から酸素イオンを注入し、続いて、異方性エッチングを行い、第２の形状部３２の底部に絶縁領域５６を形成する（図６（ｃ）参照）。
本実施形態例では、第２の形状部３２の底部にＳｉＯ2 膜５４を成膜し、次いで酸素イオンを注入することにより、第２の形状部３２の下部のシリコンをＳｉＯ2 からなる絶縁領域５６に転化することができる。よって、本実施形態例では、実施形態例１に比べて、少ない工程数でシリコン半導体基板１２上に絶縁領域５６を介して量子細線構造３２を形成することができる。
【００２７】
実施形態例４
本実施形態例は、第４発明方法に係る量子箱構造の形成方法の実施の形態を説明する例であって、図７は本発明で形成された量子箱構造の斜視図である。
本実施形態例では、先ず、図１（ａ）、（ｂ）及び（ｃ）に示すように、実施形態例１の溝形成工程と同様にして、第１の溝の形成工程を実施する。
次いで、第２の溝の形成工程を実施する。第２の溝の形成工程では、第１の溝の形成工程のエッチングマスク２２のパターンに交差して所定の間隔で相互に平行で帯状に開口するように、エッチングマスク２２をパターニングして、格子状パターンを有する第２のエッチングマスクをエピタキシャル層１４上に形成し、第１の溝形成工程と同様に溝形成工程を繰り返す。
【００２８】
次いで、実施形態例１と同様に、形状部形成工程を実施する。形状部形成工程では、第１、第２の溝間の島状のエッチング残留部を異方性エッチングして、図示しないが、第１、第２の溝底に向かって相互に近接する４面の（１１１）面で構成される断面逆三角形の第１の逆錐体状形状部と、第１の逆錐体状形状部に連続し、かつ第１、第２の溝底に向かって相互に離隔する４面の（１１１）面で構成される断面三角形の第２の錐体状形状部とからなる形状部に加工する。
次いで、実施形態例１と同様にして、形状部の誘電分離工程、基板貼り合わせ工程及び研磨・エッチング工程を実施することにより、図７に示すような量子箱構造を形成することができる。
本実施形態例で形成した量子箱構造６０は、図７に示すように、シリコン半導体基板６２上に絶縁膜６４を介して離散的に形成されている。
尚、本実施形態例では、形状部形成工程での異方性ウエットエッチング及び研磨・エッチング工程でのウエットエッチングを進行させることにより、略四角形の形状部を略円錐状の量子箱構造に加工することができる。
【００２９】
【発明の効果】
本発明方法によれば、従来、化合物半導体基板・プロセスにより化合物半導体材料から形成していた量子細線構造又は量子箱構造をシリコン系材料でシリコン基板・プロセスにより形成することができる。よって、既存の設備を利用して、電子閉じ込め領域を備えた素子を経済的に実現できる。更には、電子閉じ込め領域の構成材料としてシリコン系の物質を使用することにより、貼り合わせＳＯＩやＳＩＭＯＸなどの既存のシリコン・プロセスを応用することが容易になり、技術的にも経済的にも有利である。
また、本発明で形成された電子閉じ込め領域は、断面形状が略三角形状の量子細線構造又は略錐体状の量子箱構造であるから、従来の断面四角形の量子細線構造又は立方体状の量子箱構造に比べて、デザイン・ルールが緩いものであっても、同等の量子効果を発現させることができる。
また、電子閉じ込め領域が誘電体膜上に形成されるので、形成後に基体全面を誘電体膜で被覆することにより、電子閉じ込め領域の周囲を全て誘電体で囲むことができる。よって、単に基板の一部を掘り下げて形成したような従来型の量子細線構造とは異なる完全な形態の量子細線構造を実現できる。また、本発明方法により形成した量子細線構造又は量子箱構造を使用することにより、特性の優れたトランジスタやレーザ素子を作製することできる。
【図面の簡単な説明】
【図１】図１（ａ）から（ｃ）は、それぞれ、実施形態例１の各工程毎の基板の側面断面図を示す。
【図２】図２（ｄ）から（ｆ）は、それぞれ、図１（ｃ）に続く、実施形態例１の各工程毎の基板の側面断面図である。
【図３】図３（ｇ）から（ｉ）は、それぞれ、図２（ｆ）に続く、実施形態例１の各工程毎の基板の側面断面図である。
【図４Ａ】図４Ａ（ａ）及び（ｂ）は、それぞれ、実施形態例２の各工程毎の基板断面図である。
【図４Ｂ】図４Ｂ（ａ）から（ｄ）は、実施形態例２の改変例の各工程毎の基板断面図を示す。
【図５】図５（ｃ）から（ｅ）は、それぞれ、図４Ａ（ｂ）に続く、実施形態例２の各工程毎の基板断面図である。
【図６】図６（ａ）から（ｃ）は、それぞれ、実施形態例３の各工程毎の基板断面図である。
【図７】実施形態例４の量子箱構造を示す斜視図である。
【符号の説明】
１２……第１のシリコン半導体基板、１４……エピタキシャル層、１６……パッド酸化膜、１８……Ｓｉ3 Ｎ4 膜、２０……ＳｉＯ2 膜、２２……エッチングマスク、２６……溝、２８……サイドエッチ部、３０……第１の形状部、３２……第２の形状部、３４……境界部、３６……ＳｉＯ2 膜、３７……埋め込み分離領域、３８……ＢＰＳＧ膜、４０……第２のシリコン半導体基板、４２……頂部、５０……埋め込み分離領域、５１……埋め込み分離領域、５２……第２のシリコン半導体基板、５４……ＳｉＯ2 膜、５６……絶縁領域、６０……量子箱構造、６２……シリコン半導体基板、６４……絶縁膜。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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