(57)【特許請求の範囲】
【請求項１】
外部よりＬ回（Ｌは２以上の自然数）に分けてアドレスが入力されるｍ本（ｍは２以上の自然数）のアドレス入力用端子と、
ｎ個（２≦ｎ≦２ｍ−１の自然数）のフラッシュメモリチップと、
チップセレクト回路と、を含んでおり、
前記アドレスは、Ｌ×ｍビットの２進数で表され、
前記フラッシュメモリチップの各々は、（Ｌ×ｍ―ｘ）ビット（ｘはｎ−１を２進数で表現するために必要な最小ビット数であって、ｍ未満の数）の２進数で表現されるセクタアドレスによってデータの書き込み又は読み出し対象が指定され、前記セクタアドレスの上位に前記ｘビット付加することによって連続する拡張アドレスが割り当てられ、
前記チップセレクト回路は、前記アドレスの上位ｘビットが前記拡張アドレスの上位ｘビットと一致するフラッシュメモリチップを、アクセス可能な状態に切り換える、
ことを特徴とするフラッシュメモリ。
【請求項２】
外部よりＬ回（Ｌは２以上の自然数）に分けてアドレスが入力されるｍ本（ｍは２以上の自然数）のアドレス入力用端子と、
ｎ個（２≦ｎ≦２ｍ−１の自然数）のフラッシュメモリチップと、を含んでおり、
前記アドレスは、Ｌ×ｍビットの２進数で表現され、
前記フラッシュメモリチップの各々は、（Ｌ×ｍ―ｘ）ビット（ｘはｎ−１を２進数で表現するために必要な最小ビット数であって、ｍ未満の数）の２進数で表現されるセクタアドレスによってデータの書き込み又は読み出し対象が指定され、前記セクタアドレスの上位に前記ｘビット付加することによって連続する拡張アドレスが割り当てられているものであって、前記アドレスの上位ｘビットが前記拡張アドレスの上位ｘビットと一致する場合に、アクセス可能な状態に切り換わる、
ことを特徴とするフラッシュメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリの容量の拡張に関する。
【０００２】
【従来の技術】
情報記録媒体としてフラッシュメモリチップ（以下、単にチップという）を搭載するシステムにおいて、該システムが使用可能な記憶容量を拡張するには、以下の2通りの方法がある。
【０００３】
第1の方法は、チップを大容量のものに交換する方法である。例えば、システムの使用可能な記憶容量を６４Ｍｂｉｔから、１２８Ｍｂｉｔに拡張する場合を想定する。この場合、既に搭載している６４Ｍｂｉｔの記憶容量のチップを取り除き、かわりに１２８Ｍｂｉｔの記憶容量のチップを搭載する。これにより、システムの制御部がチップイネーブル信号を切り換えることなく、連続してアクセス可能なアドレス空間が０〜３ＦＦＦｈから０〜７ＦＦＦｈに拡大される。
当該方法は、システムが増設できるチップの数に制限がある場合に有効である。しかし、当該第１の方法では、既に搭載されている６４Ｍｂｉｔの記憶容量のチップが無駄になってしまう。また、大容量のチップは高価である。
【０００４】
第2の方法は、チップを増設する方法である。上記の場合と同様にシステムの使用する記憶容量を６４Ｍｂｉｔから１２８Ｍｂｉｔに拡張する場合を想定する。この場合、既に６４Ｍｂｉｔの記憶容量のチップを搭載しているシステムに、６４Ｍｂｉｔの記憶容量のチップを増設する。
当該方法は、システムが増設できるチップの数に余裕のある場合に有効である。
【０００５】
図１０は、上記第２の方法に従い、既に６４Ｍｂｉｔの記憶容量のチップ５０１を搭載するシステムに、６４Ｍｂｉｔの記憶容量のチップ５０２を増設した状態を示す図である。
チップ５０１及び５０２には、各々０ｈ〜３ＦＦＦｈのアドレス空間が割り当てられている。制御部５００は、データの書き込み又は読み出しを行う際、”Ｌ”のチップイネーブル信号ＣＥ１＃又はＣＥ２＃を出力してチップ５０１又は５０２をアクセス可能に切り換えた後、共通の信号線を介してデータの書き込み又は読み出しのコマンドの出力、アクセスするセクタアドレスを指定するアドレス信号の出力、及び、書き込みデータの出力又は読み出しデータの受け取りで構成されるシーケンスを実行する。なお、上記チップイネーブル信号の符号の後に使用する＃は、信号レベルの反転を意味し、チップ５０１，５０２がＬｏｗアクティブであることを意味する。
【０００６】
【発明が解決しようとする課題】
上記第２の方法によれば、既に搭載している６４Ｍｂｉｔのチップを無駄にすることなく、システムの制御部５００の使用可能な記憶容量を１２８Ｍｂｉｔに拡張することができる。
しかし、上記第１の方法では制御部５００がチップイネーブル信号を切り換えることなく連続してアクセス可能なアドレス空間が０〜７ＦＦＦｈに拡張するのに対し、上記第２の方法では制御部５００がチップイネーブル信号を切り換えることなく連続してアクセス可能なアドレス空間は０〜３ＦＦＦｈのままである。
このため、アクセスするデータのサイズによってはチップイネーブル信号を繰り返し切り換えて、２つのチップ５０１及び５０２に対して交互にデータの書き込み又は読み出しを行うことが必要となる。即ち、第２の方法は、上記第１の方法に比べてチップイネーブル信号の切り換えに要する時間の分だけアクセス速度が低下する。
【０００７】
また、上記第２の方法では、増設したチップの数だけ制御に要するチップイネーブル信号の数が増える。制御部５００が制御できるチップイネーブル信号の数には制限があり、一般にその数は少ない。このため、上記第２の方法では、十分な記憶容量の拡張を行うことができない場合がある。
これに対し、上記チップイネーブル端子の他に、チップセレクト用の信号を入力する専用の外部端子を備え、当該外部端子を介して入力される信号及びチップイネーブル信号の値に基づいて特定されるチップをアクセス可能に切り換えるチップ選択回路を内蔵する半導体装置が提案されている（特開平５−２１０５７７号公報）。上記構成の半導体装置では、制御に必要なチップイネーブル信号の数を増加することなく、拡張できるチップの数を増加することができる。
【０００８】
しかし、上記構成の半導体装置を使用する場合、システムの制御部５００は、チップイネーブル信号の他に、アクセスするチップを特定するチップセレクト信号を新たに用意する必要が生じる。
また、データの書き込み又は読み出し時において、制御部５００は、コマンドの出力、アドレス信号の出力、及び、書き込みデータの出力又は読み出しデータの受け取りで構成される通常のシーケンスに、チップセレクト信号の生成及び出力処理を追加することが必要となる。このためデータの読み出し及び書き込み時におけるアクセス速度が低下してしまう。
【０００９】
本発明は、制御に必要なチップイネーブル信号の数の増加や、アクセス速度の低下を伴わずに、システムの使用可能な記憶容量を拡張したフラッシュメモリ、及び当該フラッシュメモリを搭載するシステムを提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載のフラッシュメモリは、外部よりＬ回（Ｌは２以上の自然数）に分けてアドレスが入力されるｍ本（ｍは２以上の自然数）のアドレス入力用端子と、ｎ個（２≦ｎ≦２ｍ−１の自然数）のフラッシュメモリチップと、チップセレクト回路と、を含んでおり、前記アドレスは、Ｌ×ｍビットの２進数で表され、前記フラッシュメモリチップの各々は、（Ｌ×ｍ―ｘ）ビット（ｘはｎ−１を２進数で表現するために必要な最小ビット数であって、ｍ未満の数）の２進数で表現されるセクタアドレスによってデータの書き込み又は読み出し対象が指定され、前記セクタアドレスの上位に前記ｘビット付加することによって連続する拡張アドレスが割り当てられ、前記チップセレクト回路は、前記アドレスの上位ｘビットが前記拡張アドレスの上位ｘビットと一致するフラッシュメモリチップを、アクセス可能な状態に切り換える、ことを特徴とする。
【００１１】
請求項２に記載のフラッシュメモリは、外部よりＬ回（Ｌは２以上の自然数）に分けてアドレスが入力されるｍ本（ｍは２以上の自然数）のアドレス入力用端子と、ｎ個（２≦ｎ≦２ｍ−１の自然数）のフラッシュメモリチップと、を含んでおり、前記アドレスは、Ｌ×ｍビットの２進数で表現され、前記フラッシュメモリチップの各々は、（Ｌ×ｍ―ｘ）ビット（ｘはｎ−１を２進数で表現するために必要な最小ビット数であって、ｍ未満の数）の２進数で表現されるセクタアドレスによってデータの書き込み又は読み出し対象が指定され、前記セクタアドレスの上位に前記ｘビット付加することによって連続する拡張アドレスが割り当てられているものであって、前記アドレスの上位ｘビットが前記拡張アドレスの上位ｘビットと一致する場合に、アクセス可能な状態に切り換わる、ことを特徴とする。
【００１４】
【発明の実施の形態】
本発明のフラッシュメモリは、連続する拡張アドレス（例えば、００，０１，１０，１１）が割り当てられると共に、上記拡張アドレス順に連続するアドレス空間（例えば、０〜３ＦＦＦｈ、４０００〜７ＦＦＦｈ，８０００〜ＢＦＦＦｈ，Ｃ０００〜ＦＦＦＦｈ）が割り当てられた同一記憶容量（上記の場合、６４Ｍｂｉｔの記憶容量）の４枚のフラッシュメモリチップ（以下、単にチップという）を１パッケージ内に収めたフラッシュメモリであって、外部より入力されるアドレス信号の内、０ｈのアドレスの割り当てられるフラッシュメモリチップ（上記の場合、０ｈ〜３ＦＦＦｈの割り当てられているチップ）のセクタアドレスを指定に関与するビットの内、最上位に位置するビットよりも上位のビットデータ（上記の場合、上位２ビット）の値が、上記割り当てられた拡張アドレスの値と一致するフラッシュメモリチップをイネーブルに切り換える機能を備えることを特徴とする。
これにより、チップイネーブル信号を切り換えることなく、システムの制御部が、１つのチップで構成されるフラッシュメモリとして、連続して使用可能なアドレス空間を（上記の例では０〜３ＦＦＦｈから０〜ＦＦＦＦｈの４倍に）拡張する。
以下、上記特徴を具備するフラッシュメモリの実施の形態について説明する。
【００１５】
（１）実施の形態１
以下、実施の形態１にかかるフラッシュメモリ１００について説明する。
図１は、フラッシュメモリ１００を搭載するシステムの構成図である。フラッシュメモリ１００は、拡張アドレス（００，０１，１０，１１）が割り当てられると共に、拡張アドレス順に連続するアドレス空間（０〜３ＦＦＦｈ、４０００〜７ＦＦＦｈ，８０００〜ＢＦＦＦｈ，Ｃ０００〜ＦＦＦＦｈ）の割り当てられた６４Ｍｂｉｔの記憶容量の４枚のフラッシュメモリチップ（以下、単にチップという）１１７〜１２０を、１つのパッケージに内蔵する。
システムの制御部５０とフラッシュメモリ１００は、信号線５１及び５２により接続される。
【００１６】
制御部５０は、信号線５２を介して”Ｌ”のチップイネーブル信号ＣＥ＃を出力してフラッシュメモリ１００をアクセス可能な状態に切り換えた後に、信号線５１を介してデータの書き込み又は読み出しコマンドの出力、アドレス空間０〜ＦＦＦＦｈの内、アクセスするセクタアドレスを指定する２バイト（１６ビット）のアドレス信号の出力、及び、書き込みデータの出力又は読み出しデータの受け取りで構成されるシーケンスを実行する。なお、上記チップイネーブル信号の符号の後に使用する＃は、信号レベルの反転を意味し、チップ１１７〜１２０がＬｏｗアクティブであることを意味する。
後に説明するように、フラッシュメモリ１００は、チップを切り換えるための信号を別に用意することなく、システムより入力されるアドレス信号の値に基づいて、該アドレス信号により指定されるセクタアドレスが割り当てられているチップをアクセス可能な状態に切り換える。
【００１７】
図２は、フラッシュメモリ１００の構成図である。フラッシュメモリ１００は、６４Ｍｂｉｔの記憶容量の４枚のチップ１１７〜１２０を内蔵する。チップ１１７は、拡張アドレス”００”が割り当てられると共に、０ｈ〜３ＦＦＦｈのアドレスが割り当てられている。チップ１１８は、拡張アドレス”０１”が割り当てられると共に、４０００ｈ〜７ＦＦＦｈのアドレスが割り当てられている。チップ１１９は、拡張アドレス”１０”が割り当てられると共に、８０００ｈ〜ＢＦＦＦｈのアドレスが割り当てられている。チップ１２０は、拡張アドレス”１１”が割り当てられると共に、Ｃ０００ｈ〜ＦＦＦＦｈのアドレスが割り当てられている。
【００１８】
４枚のチップ１１７〜１２０には、フラッシュメモリ１００のパッケージ側部に設けるピン１０１〜１０５，１１４〜１１６を介して動作電圧Ｖｃｃ、リセット信号ＲＥＳ＃等の所定の信号が入力される他、Ｉ／Ｏ０〜Ｉ／Ｏ７の端子が割り当てられたピン１０６〜１１３を介して、データの書き込み又は読み出しコマンド、２バイト（１６ビット）のアドレス信号（各１バイトのＳＡ１，ＳＡ２で構成される）、及び、書き込みデータ又は読み出しデータの受け渡しが行われる。
【００１９】
制御部５０より出力される上記アドレス信号は、各１バイトのＳＡ１，ＳＡ２よりなる１６ビットのデータであり、０〜ＦＦＦＦｈの範囲の値をとる。次の表１は、Ｉ／Ｏ０〜Ｉ／Ｏ７より1バイト単位でパラレルに入力される信号ＳＡ１，ＳＡ２と、上記アドレスの指定に用いる１６ビットのデータ（Ａ０〜Ａ１５）との対応を示す。なお、ｂｉｔｎ（ｎは０〜７の整数）は、１バイトデータの各ビット位置を表す。
【表１】
0004175694.tif 000002
【００２０】
アドレス空間０〜３ＦＦＦｈに対してアクセスを行う場合、アドレス信号の上位２ビットのデータＡ１４，Ａ１５（信号ＳＡ２のｂｉｔ６，ｂｉｔ７のビットデータ）は、”０”，”０”である。アドレス空間４０００〜７ＦＦＦｈに対してアクセスを行う場合、アドレス信号のビットデータＡ１４，１５は、”１”，”０”である。アドレス空間８０００〜ＢＦＦＦｈに対してアクセスを行う場合、アドレス信号のビットデータＡ１４，Ａ１５は、”０”，”１”である。アドレス空間Ｃ０００〜ＦＦＦＦｈに対してアクセスを行う場合、アドレス信号のビットデータＡ１４，１５は、”１”，”１”である。
【００２１】
フラッシュメモリ１００は、制御部５０より入力される上記アドレス信号のビットデータＡ１４，Ａ１５（信号ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）の値（Ａ１５，Ａ１４の順に並べたデータの値）を拡張アドレスとして取り扱い、該当する拡張アドレスの割り当てられたチップをアクセス対象として選択するチップセレクト回路１３０（図中、点線で囲んで示す）を備える。
チップセレクト回路１３０は、デコーダ１２１及びＮＡＮＤゲート１２２〜１２５より構成される。なお、上記デコーダ１２１は、信号ＳＡ２が入力されるシーケンスでのみ有効となる。
【００２２】
デコーダ１２１は２つの入力端子及び４つの出力端子を持つ。上記２つの入力端子には、Ｉ／Ｏ６，Ｉ／Ｏ７の割り当てられているピン１１２，１１３が接続される。上記４つの出力端子は、２入力ＮＡＮＤゲート１１２〜１１５の一方の入力端子に接続される。２入力ＮＡＮＤゲート１１２〜１１５の他方の入力端子は、インバータ１３１を介してチップイネーブル端子１４０に接続されている。ＮＡＮＤゲート１１２〜１１５の出力端子は、各チップ１１７〜１２０のチップイネーブル端子１２６〜１２９に接続されている。
【００２３】
ピン１１２及び１１３を介して入力される上記アドレス信号のビットデータＡ１４，Ａ１５（信号ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”０”，”０”の場合、デコーダ１２１は”Ｈ”の制御信号をＮＡＮＤゲート１２２に出力する。端子１２６を介して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の場合、ＮＡＮＤゲート１２２は上記”Ｈ”の制御信号の入力に応じて”Ｌ”の信号をチップ１１７のチップイネーブル端子に出力し、拡張アドレス”００”及びアドレス空間０〜３ＦＦＦｈの割り当てられているチップ１１７をアクセス可能な状態に切り換える。
【００２４】
ピン１１２及び１１３を介して入力される上記アドレス信号のビットデータＡ１４，Ａ１５（信号ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”１”，”０”の場合、デコーダ１２１は”Ｈ”の制御信号をＮＡＮＤゲート１２３に出力する。端子１２６を介して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の場合、ＮＡＮＤゲート１２３は上記”Ｈ”の制御信号の入力に応じて”Ｌ”の信号をチップ１１８のチップイネーブル端子に出力し、拡張アドレス”０１”及びアドレス空間４０００〜７ＦＦＦｈの割り当てられているチップ１１８をアクセス可能な状態に切り換える。
【００２５】
ピン１１２及び１１３を介して入力される上記アドレス信号のビットデータＡ１４，Ａ１５（信号ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”０”，”１”の場合、デコーダ１２１は”Ｈ”の制御信号をＮＡＮＤゲート１２４に出力する。端子１２６を介して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の場合、ＡＮＤゲート１２４は上記”Ｈ”の制御信号の入力に応じて”Ｌ”の信号をチップ１１９のチップイネーブル端子に出力し、拡張アドレス”１０”及びアドレス空間８０００〜ＢＦＦＦｈの割り当てられているチップ１１９をアクセス可能な状態に切り換える。
【００２６】
ピン１１２及び１１３を介して入力される上記アドレス信号のビットデータＡ１４，Ａ１５（信号ＳＡ２のｂｉｔ６及びｂｉｔ７のビットデータ）が”１”，”１”の場合、デコーダ１２１は”Ｈ”の制御信号をＮＡＮＤゲート１２５に出力する。端子１２６を介して入力されるチップイネーブル信号ＣＥ＃が”Ｌ”の場合、ＮＡＮＤゲート１２５は上記”Ｈ”の制御信号の入力に応じて”Ｌ”の信号をチップ１２０のチップイネーブル端子に出力し、拡張アドレス”１１”及びアドレス空間Ｃ０００〜ＦＦＦＦｈの割り当てられているチップ１２０をアクセス可能な状態に切り換える。
【００２７】
以上、説明したようにフラッシュメモリ１００は、チップを切り換えるための信号を別に用意することなく、システムより入力されるアドレス信号の値に基づいて、該アドレス信号により指定されるセクタアドレスが割り当てられているチップをアクセス可能な状態に切り換える。
このため、フラッシュメモリ１００を使用するシステムの制御部５０は、６４Ｍｂｉｔの記憶容量の４枚のチップ１１７〜１２０からなるフラッシュメモリ１００を、連続したアドレス空間０〜ＦＦＦＦｈを有する２５６Ｍｂｉｔの記憶容量の１枚のチップからなるフラッシュメモリと全く同様に取り扱うことができる。制御部５０は、データの書き込み及び読み出し時に、チップを切り換えるシーケンスを必要としないため、迅速なデータ処理を実現することができる。
【００２８】
なお、フラッシュメモリ１００では、６４Ｍｂｉｔの記憶容量のチップを１枚のパッケージに４枚内蔵する場合を想定したが、例えば、３２Ｍｂｉｔの記憶容量のチップを１枚のパッケージに８枚内蔵する構成を採用してもよい。
この場合、各チップに３ビットの拡張アドレス（０００，００１，０１０，０１１，…）を割り当てると共に、拡張アドレス順に連続するアドレス空間（０〜１ＦＦＦｈ，２０００ｈ〜３ＦＦＦｈ，４０００〜５ＦＦＦｈ，６０００〜７ＦＦＦｈ，…）を割り当て、システムより入力されるアドレス信号（０〜ＦＦＦＦｈ）のビットデータＡ１２，Ａ１３，Ａ１４を、Ａ１４，Ａ１３，Ａ１２の順に並べてなる拡張アドレスとして取り扱い、該当する拡張アドレスの割り当てられているチップをイネーブルに切り換えるチップセレクト回路を備えればよい。
【００２９】
（２）実施の形態２
以下、実施の形態２にかかるフラッシュメモリ２００ついて説明する。
図３は、フラッシュメモリ２００を使用するシステムの構成図である。フラッシュメモリ２００は、拡張アドレス（００，０１，１０，１１）が割り当てられると共に、拡張アドレス順にアドレス空間（０〜３ＦＦＦｈ、４０００〜７ＦＦＦｈ、８０００〜ＢＦＦＦｈ、Ｃ０００〜ＦＦＦＦｈ）の割り当てられた６４Ｍｂｉｔの記憶容量の４枚のフラッシュメモリチップ２２０〜２２３を、１枚のパッケージに内蔵する。システムの制御部１５０とフラッシュメモリ２００は、信号線１５１及び１５２により接続される。
【００３０】
制御部１５０は、信号線１５２を介して”Ｌ”のチップイネーブル信号ＣＥ＃を出力してフラッシュメモリ２００をアクセス可能な状態に切り換えた後に、信号線１５１を介してデータの書き込み又は読み出しコマンドの出力、アドレス空間０〜ＦＦＦＦｈの内、アクセスするセクタアドレスを指定する２バイト（１６ビット）のアドレス信号の出力、及び、書き込みデータの出力又は読み出しデータの受け取りで構成されるシーケンスを実行する。なお、上記チップイネーブル信号の符号の後に使用する＃は、信号レベルの反転を意味し、チップ２２０〜２２３がＬｏｗアクティブであることを意味する。
後に説明するように、フラッシュメモリ２００は、チップを切り換えるための信号を別に用意することなく、システムより入力されるアドレス信号の値に基づいて、該アドレス信号により指定されるセクタアドレスが割り当てられているチップをアクセス可能な状態に切り換える。
【００３１】
図４は、フラッシュメモリ２００の構成図である。フラッシュメモリ２００は、６４Ｍｂｉｔの記憶容量の４枚のチップ２２０〜２２３を内蔵する。チップ２２０〜２２３は、データの記憶領域の他に、割り当てられた拡張アドレスを記憶する各１バイトのレジスタ部２２４〜２２７を備える。
図５に示すように、各チップ２２０〜２２３は、上記レジスタ部２２４〜２２７のｂｉｔ０及びｂｉｔ１からなる２ビットデータに、割り当てられた拡張アドレスの値を記憶する。ｂｉｔ２〜ｂｉｔ７の各ビットデータは無視する。
【００３２】
チップ２２０〜２２３は、上記レジスタ部２２４〜２２７に記憶する拡張アドレス（００，０１，…）順に、アドレス空間（０〜３ＦＦＦｈ，４０００〜７ＦＦＦｈ，…）が割り当てられる。チップ２２０は、拡張アドレス”００”が割り当てられると共に、０〜３ＦＦＦｈのアドレス空間が割り当てられる。チップ２２１は、拡張アドレス”０１”が割り当てられると共に、４０００〜７ＦＦＦｈのアドレス空間が割り当てられる。チップ２２２は、拡張アドレス”１０”が割り当てられてると共に、８０００〜ＢＦＦＦｈのアドレス空間が割り当てられる。チップ２２３は、拡張アドレス”１１”が割り当てられると共に、Ｃ０００〜ＦＦＦＦｈのアドレス空間が割り当てられる。
【００３３】
上記４枚のチップ２２０，２２１，２２２，２２３には、フラッシュメモリ２００のパッケージ側部に設けるピン２０１〜２０５，２１４〜２１６を介して動作電圧Ｖｃｃ、リセット信号ＲＥＳ＃等の所定の信号が入力される他、Ｉ／Ｏ０〜Ｉ／Ｏ７の端子が割り当てられたピン２０６〜２１３を介して、データの書き込み又は読み出しコマンド、アクセスするセクタアドレスを指定する２バイト（１６ビット）のアドレス信号、書き込みデータ又は読み出しデータの授受が行われる。
【００３４】
上記アドレス信号は、各１バイトのＳＡ１，ＳＡ２よりなる１６ビットのデータ（Ａ０〜Ａ１５）であり、０〜ＦＦＦＦｈの値を取る。なお、Ｉ／Ｏ０〜Ｉ／Ｏ７より1バイト単位でパラレルに入力される信号ＳＡ１，ＳＡ２と、上記セクタアドレスの指定に用いる１６ビットのデータ（Ａ０〜Ａ１５）との対応は、上記表１と同じである。
【００３５】
Ｉ／Ｏ６及びＩ／Ｏ７の割り当てられたピン２１２及び２１３は、それぞれチップ２２０〜２２３の拡張アドレス入力端子２３４及び２３５，２３６及び２３７，２３８及び２３９，２４０及び２４１に接続される。また、チップイネーブル端子２２８は、チップ２２０〜２２３のチップイネーブル端子２３０〜２３３に接続される。
【００３６】
各チップ２２０〜２２３は、フラッシュメモリ２００のチップイネーブル端子２２８を介して”Ｌ”のチップイネーブル信号ＣＥ＃が入力されると共に、拡張アドレス入力端子（２３４及び２３５，２３６及び２３７，２３８及び２３９，２４０及び２４１）を介して入力されるアドレス信号のビットデータＡ１４及びＡ１５により特定される拡張アドレスの値（Ａ１５，Ａ１４）が、自己に割り当てられた拡張アドレスと一致する場合にのみアクセス可能な状態に切り換わる。
当該構成を採用することで、上記実施の形態１のフラッシュメモリ１００で用いたデコーダ１２１を不要にして、内部構成の簡単化を図ることができる。
【００３７】
図６は、フラッシュメモリチップ２２０の構成を示す図である。チップ２２０は、レジスタ部２３４を内包する制御部２４０、信号ＳＡ１，ＳＡ２により特定される論理セクタアドレスを物理セクタアドレスに変更して出力するデコーダ２４１、データの記憶領域であるメモリセル２４２で構成される。
なお、レジスタ部２２４は、メモリセル２４２内の未使用領域に設けてもよい。
【００３８】
制御部２４０には、チップイネーブル端子２３０を介してチップイネーブル信号が入力されると共に、拡張アドレス入力端子２３４，２３５を介して信号ＳＡ２のＩ／Ｏ６及びＩ／Ｏ７のビットデータＡ１４及びＡ１５が入力される。レジスタ部２２４に格納する拡張アドレスの値は、データの書き込み又は読み出し時以外のときに、該フラッシュメモリ２００を使用するシステムの制御部１５０が設定する。デコーダ２４１は、割り当てられた拡張アドレスの値に基づいて特定されるアドレス空間を割り当てる。具体的には、拡張アドレス”００”に対してアドレス空間０〜３ＦＦＦｈを割り当てる。拡張アドレス”０１”に対してアドレス空間４０００〜７ＦＦＦｈを割り当てる。拡張アドレス”１０”に対してアドレス空間８０００〜ＢＦＦＦｈを割り当てる。拡張アドレス”１１”に対してアドレス空間Ｃ０００〜ＦＦＦＦｈを割り当てる。
【００３９】
図７は、制御部２４０の実行する処理のフローチャートである。まず、コマンドの受付を行う（ステップＳ１）。データの書き込み又は読み出しのコマンドを受け付けた場合には（ステップＳ１でＹＥＳ）、信号ＳＡ１及びＳＡ２を受け付ける（ステップＳ２及びＳ３）。コマンドの入力がされない場合には（ステップＳ１でＮＯ）、コマンドの入力を待機する。
【００４０】
信号ＳＡ２のｂｉｔ６，ｂｉｔ７のデータ、即ちアドレス信号のビットデータＡ１４及びＡ１５により特定される拡張アドレスの値（Ａ１５，Ａ１４）がレジスタ部２２４に記憶する拡張アドレスの値と一致する場合（ステップＳ４でＹＥＳ）、デコーダ２４１をイネーブルにして入力されたアドレス信号のデコードを行い（ステップＳ５）、指定されたデータの書き込み又は読み出しコマンドを実行する（ステップＳ６）。即ち、制御部２４０によりイネーブルにされたデコーダ２４１は、Ｉ／Ｏ０〜Ｉ／Ｏ７の割り当てられたピン２０６〜２１３を介して入力されるアドレス信号により指定された論理セクタアドレスに対応する物理セクタアドレスを特定し、データの書き込み又は読み出しを行う。この後、上記ステップＳ１に戻る。
【００４１】
上記ステップＳ４において、アドレス信号のビットデータＡ１４及びＡ１５により特定される拡張アドレスの値（Ａ１５，Ａ１４）がレジスタ部２２４に記憶する拡張アドレスの値と一致しない場合には（ステップＳ４でＮＯ）、再びステップＳ１のコマンドの受付に戻る。
【００４２】
以上、説明したようにフラッシュメモリ２００は、チップを切り換えるための信号を別に用意することなく、システムより入力されるアドレス信号の値に基づいて、該アドレス信号により指定されるセクタアドレスが割り当てられているチップをアクセス可能な状態に切り換える。
このため、フラッシュメモリ２００を使用するシステムの制御部１５０は、６４Ｍｂｉｔの記憶容量の４枚のチップ２２０〜２２３からなるフラッシュメモリ２００を、連続したアドレス空間０〜ＦＦＦＦｈを有する２５６Ｍｂｉｔの記憶容量の１枚のチップからなるフラッシュメモリと全く同様に取り扱うことができる。制御部１５０は、データの書き込み及び読み出し時に、チップを切り換えるシーケンスを必要としないため、迅速なデータ処理を実現することができる。
【００４３】
なお、フラッシュメモリ２００では、６４Ｍｂｉｔの記憶容量のチップを１枚のパッケージに４枚内蔵する場合を想定したが、例えば、３２Ｍｂｉｔの記憶容量のチップを１枚のパッケージに８枚内蔵する構成を採用してもよい。
この場合、各チップのレジスタ部に３ビットの拡張アドレス（０００，００１，０１０，０１１，…）を割り当てると共に、拡張アドレス順に連続するアドレス空間（０〜１ＦＦＦｈ，２０００〜３ＦＦＦｈ，４０００〜５ＦＦＦｈ，６０００〜７ＦＦＦｈ，…）を割り当て、システムより入力されるアドレス信号（０〜ＦＦＦＦｈ）のビットデータＡ１２，Ａ１３，Ａ１４を、Ａ１４，Ａ１３，Ａ１２の順に並べてなる拡張アドレスとして取り扱い、該当する拡張アドレスの割り当てられているチップをイネーブルに切り換えるチップセレクト回路を備えればよい。
【００４４】
（３）実施の形態３
以下、実施の形態３にかかるフラッシュメモリ３００について説明する。
図８は、フラッシュメモリ３００の概略構成図である。フラッシュメモリ３００は、６４Ｍｂｉｔの記憶容量の２つのフラッシュメモリチップ３０１，３０２を内蔵する。チップ３０１，３０２は、フラッシュメモリ３００のパッケージ側部に設けるＩ／Ｏ０〜Ｉ／Ｏ７の割り当てられたピン群３０５を介して、データの書き込み又は読み出しコマンド、アクセスするセクタアドレスを指定するアドレス信号、書き込みデータ又は読み出しデータのやり取りを行う。上記アドレス信号は、上記実施の形態１及び２の場合と同様に、各１バイトの信号ＳＡ１，ＳＡ２で構成される２バイトのデータ（Ａ０〜Ａ１４）である。
チップ３０１，３０２には、端子３０６を介してチップイネーブル信号ＣＥ＃が入力される。上記チップイネーブル信号の符号の後に使用する＃は、信号レベルの反転を意味し、チップ３０１及び３０２がＬｏｗアクティブであることを意味する。
【００４５】
フラッシュメモリ３００の備える２つのチップ３０１，３０２は、ＡＳＣ端子３０３，３０４に入力される信号の論理レベルの値（０，１）の順に、連続するアドレス空間（０〜３ＦＦＦｈ、４０００〜７ＦＦＦｈ）が割り当てられる。チップ３０２のＡＳＣ端子３０４には、外部端子３０８を介して接地レベル、即ち、論理レベルが”０”の信号が入力される。この場合、チップ３０２には、０〜３ＦＦＦｈのアドレス空間が割り当てられる。チップ３０２は、”Ｌ”のチップイネーブル信号ＣＥ＃が入力されている場合であって、ピン群３０５を介して入力されるアドレス信号のビットデータＡ１４（信号ＳＡ２のｂｉｔ６）の値が、ＡＳＣ端子３０８に入力される信号の論理レベルと同じ場合、即ち、アドレス信号のビットデータＡ１４の値が、”０”の場合、外部よりアクセス可能な状態に切り換わる。
【００４６】
チップ３０１のＡＳＣ端子３０３には、外部端子３０７を介してＶｃｃレベル、即ち、論理レベルが”１”の信号が入力される。この場合、チップ３０１には、４０００〜７ＦＦＦｈのアドレス空間が割り当てられる。
チップ３０１は、”Ｌ”のチップイネーブル信号ＣＥ＃が入力されている場合であって、ピン群３０５を介して入力されるアドレス信号のビットデータＡ１４（信号ＳＡ２のｂｉｔ６）の値が、ＡＳＣ端子３０７に入力される信号の論理レベルと同じ場合、即ち、アドレス信号のビットデータＡ１４の値が、”１”の場合、外部よりアクセス可能な状態に切り換わる。
【００４７】
図９は、チップ３０１の内部構成図である。チップ３０１は、制御部３１０、デコーダ部３１１、メモリセル３１２、ＡＮＤゲート３１３により構成される。
制御部３１０には、フラッシュメモリ３００のチップイネーブル端子３０６を介して入力されるチップイネーブル信号ＣＥ＃が入力されると共に、２入力ＡＮＤゲート３１３の出力が入力される。ＡＮＤゲート３１３の一方の入力端子は、ＡＳＣ端子３０３に接続される。ＡＮＤゲート３１３の他方の入力端子にはアドレス信号のビットデータＡ１４（信号ＳＡ２のｂｉｔ６）のデータが入力される。即ち、ＡＮＤゲート３１３は、ＡＳＣ端子３０３に入力される信号の論理レベルの値が、アドレス信号のビットデータＡ１４の値に一致する場合に”Ｈ”の信号を出力する。制御部３１０は、”Ｌ”のチップイネーブル信号ＣＥ＃が入力されると共に、”Ｈ”の信号がＡＮＤゲート３１３より入力される場合に、デコーダ３１１をイネーブルに切り換える制御信号を出力する。
【００４８】
デコーダ３１１には、アドレス信号（Ａ０〜Ａ１５）が入力される。制御部３１０によりイネーブルに切り換えられたデコーダ３１１は、アドレス信号のデコードを行い、該アドレス信号により指定されるメモリセル３１２の物理セクタアドレスに対してデータの書き込み又は読み出しを行う。
【００４９】
なお、ＡＳＣ端子３０３をフラッシュメモリ３００の側部に設けるＶｃｃ入力ピンと接続し、ＡＳＣ端子３０４をフラッシュメモリ３００の側部に設ける接地ピンと接続するアルミ配線を内部に設け、各チップに割り当てられるアドレス空間を固定してもよい。また、チップ３０１，３０２にレーザトリミング可能なヒューズを設け、当該ヒューズを切断する／切断しないの設定により割り当てられるアドレス空間を変更する構成を採用してもよい。また、チップ３０１，３０２にトランジスタを備え、該トランジスタへのデータの書き込みにより割り当てられるアドレス空間を設定する構成を採用してもよい。当該構成を採用することで、外部端子３０７及び３０８を削除することができる。
【００５０】
以上、説明したようにフラッシュメモリ３００は、チップを切り換えるための信号を別に用意することなく、システムより入力されるアドレス信号の値に基づいて、該アドレス信号により指定されるセクタアドレスが割り当てられているチップをアクセス可能な状態に切り換える。
このため、フラッシュメモリ３００を使用するシステムの制御部（図示せず）は、６４Ｍｂｉｔの記憶容量の２枚のチップ３０１及び３０２からなるフラッシュメモリ３００を、連続したアドレス空間０〜７ＦＦＦｈを有する１２８Ｍｂｉｔの記憶容量の１枚のチップからなるフラッシュメモリと全く同様に取り扱うことができる。
また、チップの切り換えるための信号を別に用意する必要がないため、データの書き込み及び読み出し時に、アクセスするチップを切り換えるシーケンスを必要とせず、迅速なデータ処理を実現することができる。
【００５１】
上記フラッシュメモリ３００では、６４Ｍｂｉｔの記憶容量の２枚のチップを用いたが、各チップに２ビットの拡張アドレスのデータを入力するＡＳＣ端子を設け、該端子に入力される２ビットの論理データの値（００，０１，１０，１１）の順に、連続するアドレス空間（０〜３ＦＦＦｈ，４０００〜７ＦＦＦｈ，８０００〜ＢＦＦＦｈ，Ｃ０００〜ＦＦＦＦｈ）を割り当てる構成を採用することで、チップを４枚まで増設することが可能となる。
【００５２】
【発明の効果】
請求項１、２に記載のフラッシュメモリでは、チップを切り換えるための信号を別に用意することなく、システムより入力されるアドレス信号の値に基づいて、該アドレス信号により指定されるセクタアドレスが割り当てられているチップをアクセス可能な状態に切り換える、ことができる。このため、フラッシュメモリを使用するシステムの制御部は、例えば、６４Ｍｂｉｔの記憶容量の４枚のチップからなるフラッシュメモリを、連続したアドレス空間０〜ＦＦＦＦｈを有する２５６Ｍｂｉｔの記憶容量の１枚のチップからなるフラッシュメモリと全く同様に取り扱うことができる。
【００５５】
本発明の第２のシステムの制御部は、フラッシュメモリの複数のチップに割り当てられているセクタアドレスを指定するアドレス信号を出力するだけで、適切なチップに対してアクセスすることができる。即ち、制御部は、フラッシュメモリが複数のチップを内蔵するにもかかわらず、１つのチップとして取り扱うことができ、チップの選択用に特別な外部信号を用意する必要がないため、迅速なデータ処理を実現することができる。
【図面の簡単な説明】
【図１】  実施の形態１にかかるフラッシュメモリを使用するシステムの構成図である。
【図２】  実施の形態１にかかるフラッシュメモリの構成を示す図である。
【図３】  実施の形態２にかかるフラッシュメモリを使用するシステムの構成図である。
【図４】  実施の形態２にかかるフラッシュメモリの構成を示す図である。
【図５】  レジスタ部のデータ構成を示す図である。
【図６】  フラッシュメモリチップの内部構成を示す図である。
【図７】  チップ内の制御部がデータの読み出し又は書き込み時に実行する処理のフローチャートである。
【図８】  実施の形態３にかかるフラッシュメモリの構成を示す図である。
【図９】  フラッシュメモリチップの内部構成を示す図である。
【図１０】  従来のフラッシュメモリを使用するシステムの構成図である。
【符号の説明】
５０，１５０  システムの制御部、１００，２００，３００，５００  フラッシュメモリ、５１，５２，１５１，１５２  信号線、１０１〜１１６，２０１〜２１６  ピン、１１７，１１８，１１９，１２０，２２０，２２１，２２２，２２３，３０１，３０２  フラッシュメモリチップ、１２１  デコーダ、１２２，１２３，１２４，１２５  ＮＡＮＤゲート、２４０，３１０チップ内の制御部、２４２，３１２  メモリセル、２４１，３１１  デコーダ、３１３  ＡＮＤゲート
【図１】
0004175694.tif 000003
【図２】
0004175694.tif 000004
【図３】
0004175694.tif 000005
【図４】
0004175694.tif 000006
【図５】
0004175694.tif 000007
【図６】
0004175694.tif 000008
【図７】
0004175694.tif 000009
【図８】
0004175694.tif 000010
【図９】
0004175694.tif 000011
【図１０】
0004175694.tif 000012