(57)【特許請求の範囲】
【請求項１】
バイフェーズ変調されたアドレス情報を周波数変調して得られる信号に対応したグルーブウォブルと、このグルーブウォブル内に配置され位相情報を有するマークとがプリフォーマットされ、
隣接する２つの上記マーク間のバイフェーズビット数がａ（ａは自然数）とされると共に、上記隣接する２つのマーク間のチャネルビット数がｎ（ｎは自然数）とされた光ディスクを駆動する光ディスク装置であって、
上記クロックマークの再生信号の周波数をｎ逓倍することで第１のクロック信号を生成するクロック信号生成手段と、
上記光ディスクから、上記グルーブウォブルに対応したウォブル信号を再生するウォブル信号再生手段と、
上記ウォブル信号に対して周波数復調をすることで上記アドレス情報を得る周波数復調手段とを備え、
上記周波数復調手段は、
上記バイフェーズビットのオーバーサンプリング値をｓ（ｓは自然数）クロックとして、上記クロック信号生成手段から供給される第１のクロック信号を１／Ｍ（Ｍ＝ｎ／（ａ・ｓ））に分周することで第２のクロック信号を生成するクロック信号生成部と、
上記ウォブル信号を波形整形することで２値信号を得る波形整形部と、
上記２値信号に対して上記第２のクロック信号を使用した処理をすることで上記アドレス情報を得る検波部とを有する
ことを特徴とする光ディスク装置。
【請求項２】
上記グルーブウォブルに沿って上記光ディスク上に形成される記録トラックに対して情報信号を記録または再生する情報信号記録／再生手段をさらに備え、
上記情報信号記録／再生手段は、上記第１のクロック信号に基づいて上記情報信号を記録または再生する
ことを特徴とする請求項１に記載の光ディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バイフェーズ変調されたアドレス情報を周波数変調して得られる信号に対応したグルーブウォブルと、このグルーブウォブル内に配置され位相情報を有するマークとがプリフォーマットされた光ディスクを駆動する光ディスク装置に関する。詳しくは、データクロック信号とバイフェーズビットのオーバーサンプリング用のクロック信号の周波数を整数比の関係にし、データクロック信号からバイフェーズビットのオーバーサンプリング用のクロック信号を分周により生成することによって、データ系にＰＬＬ回路を１系統持つだけでアドレス情報の復調を行うことができ、構成が極めて簡単となるようにした光ディスク装置に係るものである。
【０００２】
【従来の技術】
従来、バイフェーズ変調されたアドレス情報ＡＤＭを周波数変調し、変調後の信号に対応してグルーブ部をウォブリングした状態とし、変調後の信号をグルーブウォブルとして記録してなる光磁気ディスクが提案されている。この場合、グルーブウォブルは、図２７に示すように、例えばアドレス情報ＡＤＭの１ビット（バイフェーズ１ビット）当たり、“１”のときは４．２５波（４．２５周期のサイン波）となり、“０”のときは３．７５波（３．７５周期のサイン波）となっている。この場合、グルーブウォブルの振幅は、変調後の信号の周波数に拘わらずに一定とされている。そのため、図２７に拡大して示すように、アドレス情報ＡＤＭの“１”および“０”の接合部に対応するグルーブウォブルの０クロス点の前後での傾きが変化したものとなる。
【０００３】
図２８は、グルーブウォブルの再生信号、つまりウォブル信号ＳWBよりアドレス情報ＡＤＭを得るための周波数復調回路３００の従来例としての構成を示している。この周波数復調回路３００は、直流カット用のコンデンサ３０１と、閾値＝０として直流成分がカットされたウォブル信号ＳWBをパルス信号（２値信号）ＰWBに変換するコンパレータ３０２とを有している。
【０００４】
また、周波数復調回路３００は、ＰＬＬ（phase-locked loop）回路３０３を構成する電圧制御発振器３０３ａと、この電圧制御発振器３０３ａの出力信号とコンパレータ３０２より出力されるパルス信号ＰWBとの位相比較を行うための位相比較器３０３ｂと、この位相比較器３０３ｂより出力される位相誤差信号の低域成分を取り出して電圧制御発振器３０３ａに供給するための制御信号を得るローパスフィルタ３０３ｃとを有している。
【０００５】
また、周波数復調回路３００は、ローパスフィルタ３０３ｃの出力信号の低域成分を取り出すためのローパスフィルタ３０４と、直流カット用のコンデンサ３０５と、閾値＝０として、直流成分がカットされたローパスフィルタ３０４の出力信号よりアドレス情報ＡＤＭを得るコンパレータ３０６とを有している。
【０００６】
また、周波数復調回路３００は、コンパレータ３０６より出力されるアドレス情報ＡＤＭの立ち上がりや立ち下がりのエッジを検出するエッジ検出器３０７と、このエッジ検出器３０７より出力されるエッジ検出信号をトリガ信号として所定幅のパルス信号を得るモノマルチバイブレータ３０８とを有している。
【０００７】
また、周波数復調回路３００は、ＰＬＬ回路３０９を構成する電圧制御発振器３０９ａと、この電圧制御発振器３０９ａの出力信号とモノマルチバイブレータ３０８より出力されるパルス信号との位相比較を行うための位相比較器３０９ｂと、この位相比較器３０９ｂより出力される位相誤差信号の低域成分を取り出して電圧制御発振器３０９ａに供給するための制御信号を得るローパスフィルタ３０９ｃとを有している。
【０００８】
図２８に示す周波数復調回路３００の動作を説明する。ウォブル信号ＳWBはコンデンサ３０１を介してコンパレータ３０２に供給されてパルス信号（２値信号）ＰWBに変換される。上述したように、バイフェーズ変調後のアドレス情報ＡＤＭが周波数変調され、この変調後の信号が光磁気ディスクにグルーブウォブルとして記録されている。そのため、ウォブル信号ＳWBは、周波数変調後の信号と同じく、図２９Ａに示すように、アドレス情報ＡＤＭの１ビット（バイフェーズ１ビット）に対応して、“１”のときは４．２５波を有し、“０”のときは３．７５波を有するものとなっている。そのため、コンパレータ３０２からは、図２９Ｂに示すように、パルス信号ＰWBが得られる。
【０００９】
また、“１”に対応するウォブル信号ＳWBの周波数と“０”に対応するウォブル信号ＳWBの周波数とが異なることから、ＰＬＬ回路３０３を構成するローパスフィルタ３０３ｃの出力信号は図２９Ｃに示すようになり、従ってコンパレータ３０６からは図２９Ｄに示すようにアドレス情報ＡＤＭが得られる。そして、このアドレス情報ＡＤＭのエッジがエッジ検出器３０７で検出され、そのエッジ検出信号がトリガ信号としてモノマルチバイブレータ３０８より出力されるパルス信号がＰＬＬ回路３０９に参照信号として供給される。したがって、ＰＬＬ回路３０９を構成する電圧制御発振器３０９ａからは、図２９Ｅに示すようにアドレス情報ＡＤＭに同期したクロック信号ＡＣＫが得られる。
【００１０】
【発明が解決しようとする課題】
上述したように、図２８に示す周波数復調回路３００は、２系統のＰＬＬ回路３０３，３０９を持ち、複雑な構成となっている。
【００１１】
そこで、この発明では、ＰＬＬ回路をデータ系に１系統持つ簡単な構成でアドレス情報の復調処理を行うことができる光ディスク装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る光ディスク装置は、バイフェーズ変調されたアドレス情報を周波数変調して得られる信号に対応したグルーブウォブルと、このグルーブウォブル内に配置され位相情報を有するマークとがプリフォーマットされ、隣接する２つのマーク間のバイフェーズビット数がａ（ａは自然数）とされると共に、隣接する２つのマーク間のチャネルビット数がｎ（ｎは自然数）とされた光ディスクを駆動する光ディスク装置であって、クロックマークの再生信号の周波数をｎ逓倍することで第１のクロック信号を生成するクロック信号生成手段と、光ディスクからグルーブウォブルに対応したウォブル信号を再生するウォブル信号再生手段と、ウォブル信号に対して周波数復調をすることでアドレス情報を得る周波数復調手段とを備えるものである。そして、周波数復調手段は、上記バイフェーズビットのオーバーサンプリング値をｓ（ｓは自然数）クロックとして、第１のクロック信号生成手段から供給される第１のクロック信号を１／Ｍ（Ｍ＝ｎ／（ａ・ｓ））に分周することで第２のクロック信号を生成するクロック信号生成部と、ウォブル信号を波形整形することで２値信号を得る波形整形部と、２値信号に対して第２のクロック信号を使用した処理をすることでアドレス情報を得る検波部とを有するものである。
【００１３】
この発明において、第１のクロック信号（データクロック信号）と第２のクロック信号（バイフェーズビットのオーバーサンプリング用のクロック信号）の周波数を整数比の関係にすることにより、周波数復調手段において第１のクロック信号を分周して第２のクロック信号が生成される。そして、この第２のクロック信号を用いてウォブル信号再生手段で得られたウォブル信号に対して周波数復調をすることでアドレス情報が得られる。これにより、データ系にＰＬＬ回路を１系統持つだけでアドレス情報の復調を行うことができ、構成が極めて簡単となる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としての光磁気ディスク装置１０の構成を示している。
【００１５】
まず、この光磁気ディスク装置１０で駆動する光磁気ディスク１１を説明する。図２は、光磁気ディスク１１のセクタのレイアウトを示している。この光磁気ディスク１１には内周側より外周側に向かってトラック０〜トラックｎがスパイラル状に形成される。また、光磁気ディスク１１はゾーニングされており、内周側のゾーンＸ１の各トラックには円周方向に０〜ｍ１のセクタが含まれ、外周側のゾーンＸ２の各トラックには円周方向に０〜ｍ２のセクタが含まれている。
【００１６】
図３Ａ〜Ｄは、セクタ（ウォブルアドレスフレーム）フォーマットを示している。光磁気ディスク１１には、図３Ａに示すように、半径方向にグルーブ部１２Ｇとランド部１２Ｌとが交互に形成され、グルーブ部１２Ｇまたはランド部１２Ｌのいずれか一方、または双方にデータが記録される。グルーブ部１２Ｇの片側は、例えばバイフェーズ変調後のアドレス情報ＡＤＭに応じてウォブリングした状態とされている。
【００１７】
この場合、アドレス情報ＡＤＭが周波数変調（ＦＭ）され、変調後の信号に対応するようにグルーブ部１２Ｇがウォブリングされている。つまり、その変調後の信号がグルーブウォブルとして記録されている。なお、グルーブ部１２Ｇの片側がウォブリングされることから、結果的にランド部１２Ｌの片側もアドレス情報ＡＤＭに応じてウォブリングされた状態となっている。
【００１８】
なお、アドレス情報ＡＤＭはバイフェーズ変調後のものであるが、アドレス情報にバイフェーズ変調を施してアドレス情報ＡＤＭを得て用いるのは、周知のようにＤＣ成分の発生を防止するためである（ＤＣフリー）。ここで、バイフェーズ変調を施す前のアドレス情報の１ビットは、バイフェーズ２ビットに対応している。
【００１９】
グルーブウォブルは、図５に示すように、アドレス情報ＡＤＭの１ビット（バイフェーズ１ビット）当たり、“１”のときは４波（４周期のサイン波）となり、“０”のときは３波（３周期のサイン波）となっている。しかも、このグルーブウォブルの振幅は、変調後の信号の周波数に応じて変化するようにされ、図５に拡大して示すように、アドレス情報ＡＤＭの“１”および“０”の接合部に対応するグルーブウォブルの０クロス点の前後での傾きが変化しないようにされている。
【００２０】
ここで、１セクタ（１ウォブルアドレスフレーム）の期間のグルーブウォブルは、バイフェーズ変調前のアドレス情報（データ）で、例えば４２ビットのデータを有している。この４２ビッのトデータは、図４に示すように、４ビットの同期信号データ、２４ビットのフレームアドレスデータ、１４ビットのＣＲＣ（cyclic redundancy check）コードで構成される。
【００２１】
また、１セクタは、図３Ｂに示すように、例えば４２セグメントで構成されている。各セグメントの境界位置には、図３Ａに示すように、クロックマークＣＭがグルーブウォブルに多重化されてプリフォーマットされている。そして、図３Ｃに示すように、各セグメント内に６０バイトのデータ領域が設けられると共に、各セグメントの境界位置に対応して６バイトの固定パターン領域が設けられている。データ書き込み時には、後述するようにデータ領域にはＮＲＺＩデータが記録されるが、固定パターン領域にはＮＲＺＩデータに同期した２Ｔの長さの固定パターン信号が記録される（Ｔはデータのビット間隔）。この固定パターン信号は、データ読み出し時におけるデータクロック信号の位相を制御するために使用される。
【００２２】
ここで、光磁気ディスク１１では、１セクタが４２セグメントで構成され、各セグメントの境界位置にクロックマークＣＭがプリフォーマットされていることから、隣接するクロックマーク間のバイフェーズビット数ａは２となる。また、光磁気ディスク１１では、各セグメント内に６０バイトのデータ領域が設けられると共に、各セグメントの境界位置に対応して６バイトの固定パターン領域が設けられることから、隣接するクロックマーク間のチャネルビット数ｎは５２８となる。
【００２３】
また、図１に戻って、ディスク装置１０は、光磁気ディスク１１を回転駆動するためのスピンドルモータ１３を有している。光磁気ディスク１１は、記録時および再生時には角速度一定で回転駆動される。スピンドルモータ１３の回転軸には、その回転速度を検出するための周波数発電機１４が取り付けられている。
【００２４】
また、ディスク装置１０は、外部磁界発生用の磁気ヘッド１５と、この磁気ヘッド１５の磁界発生を制御する磁気ヘッドドライバ１６と、半導体レーザ、対物レンズ、光検出器等から構成される光学ヘッド１７と、この光学ヘッド１７の半導体レーザの発光を制御するレーザドライバ１８とを有している。磁気ヘッド１５と光学ヘッド１７は光磁気ディスク１１を挟むように対向して配設されている。
【００２５】
レーザドライバ１８には、後述するサーボコントローラ４１よりＤ／Ａコンバータ１９を介してレーザパワー制御信号ＳPCが供給され、光学ヘッド１７の半導体レーザより出力されるレーザ光のパワーが、記録時には記録パワーＰWとなり、再生時には記録パワーＰWより低い再生パワーＰRとなるように制御される。
【００２６】
データ書き込み時（記録時）には、後述するように磁気ヘッドドライバ１６に記録データＤｒおよび固定パターン信号ＳFPが供給され、磁気ヘッド１５より記録データＤｒおよび固定パターン信号ＳFPに対応した磁界が発生され、光学ヘッド１７からのレーザビーム（レーザ光）との共働により光磁気ディスク１１のデータ領域に記録データＤｒが記録されると共に、この記録データＤｒが記録されるデータ領域に対応した固定パターン領域に固定パターン信号ＳFPが記録される。
【００２７】
図６は、光学ヘッド１７の光学系の構成を示している。光学ヘッド１７は、レーザビームＬＢを得るための半導体レーザ３１と、この半導体レーザ３１より出力されるレーザビームＬＢを発散光より平行光に整形するためのコリメータレンズ３２と、レーザビームを透過光と反射光の２つに分離するためのビームスプリッタ３３と、レーザビームの光路を変更するための反射ミラー３４と、レーザビームＬＢを光磁気ディスク１１の記録面（記録膜）に照射するための対物レンズ３５とを有している。
【００２８】
また、光学ヘッド１７は、ビームスプリッタ３３の反射面３３ｂで反射されて外部に出射されるレーザビームを偏光方向の違いによって３つのレーザビームに分離するためのウォラストンプリズム（偏光面検波プリズム）３６と、このウォラストンプリズム３６より出力される３つのレーザビーム（平行光）を集光させるための集光レンズ３７と、この集光レンズ３７より出射される３つのレーザビームが照射されるフォトディテクタ３９と、集光レンズ３７とフォトディテクタ３９との間に配されるマルチレンズ３８とを有している。
【００２９】
マルチレンズ３８は凹レンズおよび円筒レンズの組み合わせで構成される。円筒レンズを使用するのは、フォーカスエラー信号を周知の非点収差法で得るためである。フォトディテクタ３９は、図７に示すように、４分割フォトダイオード部３９ｍと、２個のフォトダイオード部３９ｉ，３９ｊとで構成される。
【００３０】
図８は、ウォラストンプリズム３６の構成例を示している。このプリズム３６は、１軸性結晶、例えば水晶よりなる直角プリズム３６ａ，３６ｂが接合されて構成されている。この場合、プリズム３６ｂの光軸Ａxbはプリズム３６ａの光軸Ａxaに対して４５゜だけ傾くように設定されている。
【００３１】
このような構成において、水晶は入射光の偏光面に関連して２つの異なった屈折率を持っている。そのため、プリズム３６ａにその光軸Ａxaに対して４５゜だけ傾いた偏光面Ｐpoを有する直線偏光Ｌａを入射すると、図９に示すようにプリズム３６ａでは光軸Ａxaに垂直な偏光面を有する偏光成分Ｌb1および光軸Ａxaに平行な偏光面を有する偏光成分Ｌb2に分離される。さらに、プリズム３６ｂでは、偏光成分Ｌb1が光軸Ａxbに平行な偏光面を有する偏光成分Ｌc1および光軸Ａxbに垂直な偏光面を有する偏光成分Ｌc2に分離されると共に、偏光成分Ｌb2が光軸Ａxbに平行な偏光面を有する偏光成分Ｌc3および光軸Ａxbに垂直な偏光面を有する偏光成分Ｌc4に分離される。
【００３２】
ここで、偏光成分Ｌc1，Ｌc2はプリズム３６ａの光軸Ａxaに垂直な偏光面を有するものであり、それぞれの光量は直線偏光Ｌａの１／４の量となる。一方、偏光成分Ｌc3，Ｌc4はプリズム３６ａの光軸Ａxaと平行な偏光面を有するものであり、それぞれの光量は直線偏光Ｌａの１／４の量となる。そして、偏光成分Ｌc2，Ｌc3のプリズム３６ｂからの出射角は等しく、結果としてプリズム３６ｂ、従ってウォラストンプリズム３６からは３本のレーザビームＬｉ，Ｌｍ，Ｌｊが分離して得られることになる。
【００３３】
図６に示す光学ヘッド１７の光学系の動作を説明する。半導体レーザ３１から放射される発散光としてのレーザビームＬＢは、コリメータレンズ３２によって平行光に整形されてビームスプリッタ３３に入射される。ビームスプリッタ３３の多層膜３３ａを透過したレーザビームは反射ミラー３４で直角に光路が変更され、対物レンズ３５を介して光磁気ディスク１１の記録面に照射される。
【００３４】
また、光磁気ディスク１１の記録面で反射されるレーザビームは対物レンズ３５および反射ミラー３４を介してビームスプリッタ３３に入射される。そして、ビームスプリッタ３３の多層膜３３ａで反射されたレーザビームＬｒは、さらにビームスプリッタ３３の反射面３３ｂで反射されて外部に出射され、ウォラストンプリズム３６に入射される。
【００３５】
このように光磁気ディスク１１の記録面での反射に係るレーザビームＬｒがウォラストンプリズム３６に入射されるが、上述せずも、光磁気ディスク１１の記録面での偏光面の回転（カー回転）がなかった場合の偏光面が光軸Ａxaに対して４５゜だけ傾くように設定されている（図８の直線偏光Ｌａの偏光面Ｐpoと光軸Ａxaとの関係参照）。これにより、上述した直線偏光Ｌａが入射される場合と同様に、ウォラストンプリズム３６によってレーザビームＬｒより３本のレーザビームＬｉ，Ｌｍ，Ｌｊが分離して得られる。
【００３６】
ここで、レーザビームＬｒの偏光面は光磁気ディスク１１の記録膜の磁化の向きに従って時計方向または反時計方向にわずかに回転し、レーザビームＬｉ，Ｌｊの光量に光磁気ディスク１１の記録膜の磁化の向きに従った大小関係が生じる。そのため、レーザビームＬｉ，Ｌｊの光量を検出し、その差をとることで光磁気記録されたデータ（信号）に対応する再生信号を得ることができる。なお、レーザビームＬｒの偏光面が回転してもレーザビームＬｍの光量は一定である。
【００３７】
上述したようにウォラストンプリズム３６より出射される３本のレーザビームＬｉ，Ｌｍ，Ｌｊは集光レンズ３７およびマルチレンズ３８を介してフォトディテクタ３９に入射される。フォトディテクタ３９を構成するフォトダイオード部３９ｉ，３９ｍ，３９ｊには、図７に示すように、それぞれレーザビームＬｉ，Ｌｍ，ＬｊによるスポットＳＰｉ，ＳＰｍ，ＳＰｊが形成される。
【００３８】
この場合、４分割フォトダイオード部３９ｍを構成する４個のフォトダイオードＤａ〜Ｄｄの検出信号をそれぞれＳａ〜Ｓｄとし、フォトダイオード部３９ｉ，３９ｊを構成するフォトダイオードＤｉ，Ｄｊの検出信号をＳｉ，Ｓｊとするとき、光学ヘッド１７の増幅回路部（図示せず）で以下の演算が行われ、記録領域からの再生信号ＳMO、非点収差方式のフォーカスエラー信号ＳFEおよびプッシュプル信号ＳPPが生成される。
【００３９】
ＳMO＝Ｓｉ−Ｓｊ
ＳFE＝（Ｓａ＋Ｓｃ）−（Ｓｂ＋Ｓｄ）
ＳPP＝（Ｓａ＋Ｓｂ）−（Ｓｃ＋Ｓｄ）
【００４０】
図１に戻って、ディスク装置１０は、ＣＰＵ（central processing unit）を備えるサーボコントローラ４１を有している。サーボコントローラ４１には、光学ヘッド１７で生成されるフォーカスエラー信号ＳFEがＡ／Ｄコンバータ４２を介して供給される。また、光学ヘッド１７で生成されるプッシュプル信号ＳPPは、プッシュプル法によるトラッキングエラー信号ＳTEと、光磁気ディスク１１のグルーブウォブルに対応したウォブル信号（ＦＭ信号）ＳWBと、光磁気ディスク１１のクロックマークＣＭに対応したクロックマーク再生信号ＳCMとを含むものである。ここで、信号ＳTE，ＳWB，ＳCMはそれぞれ異なる周波数帯域にある。したがって、プッシュプル信号ＳPPより、ローパスフィルタやバンドパスフィルタを使用して、信号ＳTE，ＳWB，ＳCMをそれぞれ抽出することが可能である。
【００４１】
サーボコントローラ４１には、プッシュプル信号ＳPPよりローパスフィルタ４３で抽出されたトラッキングエラー信号ＳTEがＡ／Ｄコンバータ４４を介して供給される。このサーボコントローラ４１には、さらに上述した周波数発電機１４より出力される周波数信号ＳFGが供給される。
【００４２】
サーボコントローラ４１の動作は、後述するシステムコントローラ５１によって制御される。このサーボコントローラ４１によって、トラッキングコイルやフォーカスコイル、さらには光学ヘッド１７をラジアル方向に移動させるためのリニアモータを含むアクチュエータ４５が制御され、トラッキングやフォーカスのサーボが行われ、また光学ヘッド１７の半径方向（ラジアル方向）への移動が制御される。また、サーボコントローラ４１によってスピンドルモータ１３が制御され、上述したように記録時や再生時に光磁気ディスク１１が角速度一定で回転するように制御される。
【００４３】
また、ディスク装置１０は、ＣＰＵを備えるシステムコントローラ５１と、データバッファ５２と、ホストコンピュータとの間でデータやコマンドの送受を行うためのＳＣＳＩ（Small Computer System Interface）５３とを有している。システムコントローラ５１はシステム全体を制御するためのものである。
【００４４】
また、ディスク装置１０は、ホストコンピュータからＳＣＳＩ５３を通じて供給される書き込みデータに対して誤り訂正符号の付加を行うと共に、後述するデータ復調器５９の出力データに対して誤り訂正を行うためのＥＣＣ（error correction code）回路５４と、このＥＣＣ回路５４で誤り訂正符号が付加された書き込みデータをＮＲＺＩ（Non Return to Zero Inverted）データに変換して記録データＤｒを得ると共に、上述した固定パターン信号ＳFPを発生するデータ変調器５５とを有している。
【００４５】
また、ディスク装置１０は、光学ヘッド１７で生成される再生信号ＳMOの周波数特性を補償するためのイコライザ回路５６と、このイコライザ回路５６の出力信号をディジタル信号に変換するためのＡ／Ｄコンバータ５７と、このＡ／Ｄコンバータ５７の出力データに対してディジタル的にデータ識別処理をして再生データＤｐを得るデータ識別器５８と、このデータ識別器５８より出力される再生データＤｐに対してＮＲＺＩ逆変換をして読み出しデータを得るためのデータ復調器５９とを有している。データ識別器５８は、２値化回路やビタビ復号器等で構成される。
【００４６】
また、ディスク装置１０は、光学ヘッド１７で生成されるプッシュプル信号ＳPPに含まれるウォブル信号ＳWBよりフレーム同期信号ＦＤおよびフレームアドレスデータＦＡＤを得るＡＤＩＰ（Address In Pre-groove）デコーダ６０と、プッシュプル信号ＳPPに含まれるクロックマーク再生信号ＳCMおよび光磁気ディスク１１の固定パターン領域に対応した再生信号ＳMOより、再生信号ＳCMの０クロス点のタイミングを示すパルス信号ＰCMおよびデータクロック信号ＤＣＫを得るデータクロック再生器７０と、フレーム同期信号ＦＤ、フレームアドレスデータＦＡＤ、パルス信号ＰCMおよびデータクロック信号ＤＣＫを使用して、リードゲート信号やライトゲート信号等のシステム各部に必要なタイミング信号を発生するタイミング発生器９０とを有している。フレームアドレスデータＦＡＤはサーボコントローラ４１にも供給され、またデータクロック信号ＤＣＫはＡ／Ｄコンバータ５７にサンプリングクロックとして供給される。
【００４７】
図１０は、ＡＤＩＰデコーダ６０の構成を示している。このＡＤＩＰデコーダ６０は、プッシュプル信号ＳPPよりウォブル信号ＳWBを抽出するためのバンドパスフィルタ６１と、直流カット用のコンデンサ６２と、閾値＝０としてウォブル信号ＳWBをパルス信号（２値信号）ＰWBに変換するコンパレータ６３とを有している。
【００４８】
また、ＡＤＩＰデコーダ６０は、ＰＬＬ回路６４を構成する電圧制御発振器６４ａと、この電圧制御発振器６４ａより出力されるクロック信号ＣＫ24を１／２４に分周する分周器６４ｂと、コンパレータ６３より出力されるパルス信号ＰWBと分周器６４ｂの出力信号との位相比較を行うための位相比較器６４ｃと、この位相比較器６４ｃより出力される位相誤差信号の低域成分を取り出して電圧制御発振器６４ａに供給するための制御信号を得るローパスフィルタ６４ｄとを有している。
【００４９】
また、ＡＤＩＰデコーダ６０は、コンパレータ６３より出力されるパルス信号ＰWBに対して電圧制御発振器６４ａより出力されるクロック信号ＣＫ24を使用した復調処理を行ってアドレス情報ＡＤＭを得ると共に、このアドレス情報ＡＤＭに同期したクロック信号ＡＣＫを得る検波回路６７と、この検波回路６７より出力されるアドレス情報ＡＤＭに対し、クロック信号ＡＣＫを使用して、同期検出、バイフェーズ復調、誤り検出などを行って、フレーム同期信号ＦＤおよびフレームアドレスデータＦＡＤを得るアドレス変換器６８とを有している。
【００５０】
次に、図１０に示すＡＤＩＰデコーダ６０の動作を説明する。プッシュプル信号ＳPPよりバンドパスフィルタ６１でウォブル信号ＳWBが抽出される。そして、このウォブル信号ＳWBがコンデンサ６２を介してコンパレータ６３に供給されてパルス信号ＰWBに変換される。上述したように、光磁気ディスク１１には、バイフェーズ変調後のアドレス情報ＡＤＭが周波数変調され、この変調後の信号がグルーブウォブルとして記録されている。そのため、ウォブル信号ＳWBは、周波数変調後の信号と同じく、図１１Ａに示すように、アドレス情報ＡＤＭの１ビット（バイフェーズ１ビット）に対応して、“１”のときは４波を有し、“０”のときは３波を有するものとなっている。そのため、コンパレータ６３からは、図１１Ｂに示すように、パルス信号（２値信号）ＰWBが得られる。なお、ウォブル信号ＳWBの振幅は、光磁気ディスク１１のグルーブウォブルの振幅に比例したものとなる。
【００５１】
ビット“１”に対応するウォブル信号ＳWBの周波数がｆａであり、ビット“０”に対応するウォブル信号ＳWBの周波数がｆｂであるとき、電圧制御発振器６４ａの発振周波数は、ｆａ，ｆｂの公倍数の周波数（＝６ｆａ＝８ｆｂ）近傍で変化するように設定されている。そのため、電圧制御発振器６４ａからは、図１１Ｃに示すように、ｆｃ＝６ｆａ＝８ｆｂの周波数、従ってバイフェーズのビット周波数の２４倍の周波数を持ち、パルス信号ＰWBに同期したクロック信号ＣＫ24が得られる。上述せずも、クロック信号ＣＫ24はバイフェーズビットのオーバーサンプリング用のクロック信号であって、バイフェーズビットのオーバーサンプリング値ｓは２４クロックとなる。
【００５２】
このクロック信号ＣＫ24を基準にすると、バイフェーズ１ビット＝“１”に対応するパルス信号ＰWB（１周期分）は３クロック分の値“１”と３クロック分の値“０”とからなる６Ｔパターンを有し、バイフェーズ１ビット＝“０”に対応するパルス信号ＰWBは４クロック分の値“１”と４クロック分の値“０”とからなる８Ｔパターンを有している。
【００５３】
検波回路６７は、パルス信号ＰWBより８Ｔパターンの連続を検出するときは、クロック信号ＡＣＫ（図１１Ｄに図示）に同期して次のバイフェーズ１ビット期間に“０”を出力し、一方パルス信号ＰWBより６Ｔパターンの連続を検出するときは、クロック信号ＡＣＫに同期して次のバイフェーズ１ビット期間に“１”を出力する。
【００５４】
つまり、検波回路６７ではパルス信号ＰWBに対して復調処理が行われ、この検波回路６７からはクロック信号ＡＣＫと共に、このクロック信号ＡＣＫに同期してグルーブウォブルに対応したアドレス情報ＡＤＭが出力される（図１１Ｅに図示）。なお、図１１Ｆは、クロックマークＣＭの再生信号ＳCMを示している。
【００５５】
このアドレス情報ＡＤＭは、アドレス変換器６８に供給される。このアドレス変換器６８では、アドレス情報ＡＤＭに対し、同期検出、バイフェーズ復調、誤り検出などが行われて、フレーム同期信号ＦＤおよびフレームアドレスデータＦＡＤが得られる。これにより、アドレス変換器６８からは、フレーム同期信号ＦＤと共に、アドレス情報ＡＤＭより得られるフレームアドレスデータＦＡＤが出力される。
【００５６】
図１２は、検波回路６７の構成を示している。この検波回路６７は、クロック信号ＣＫ24を使用して、パルス信号ＰWBのパターン判別によりバイフェーズビット“１”および“０”の切れ目（変わり目）を検出し、バイフェーズのビット周期のクロック信号ＣＫBPを得るためのバイフェーズ周期検出回路１０２と、このクロック信号ＣＫBPがリセット信号として供給されると共に、クロック信号ＣＫ24がカウント用のクロック信号として供給される５ビットカウンタ１０３とを有している。
【００５７】
また、検波回路６７は、５ビットカウンタ１０３のカウント出力に基づいて、バイフェーズビット“０”用のウインドーパルスＰW0と、バイフェーズビット“１”用のウインドーパルスＰW１とを生成するウインドーパルス生成回路１０４を有している。ここで、ウインドーパルスＰW0は、正規の８Ｔパターンのパルス信号ＰWBの立ち上がりエッジおよび立ち下がりエッジにそれぞれ対応して出力されるパルスであり、バイフェーズ１ビット期間に６個のパルスが生成される。同様に、ウインドーパルスＰW1は、正規の６Ｔパターンのパルス信号ＰWBの立ち上がりエッジおよび立ち下がりエッジにそれぞれ対応して出力されるパルスであり、バイフェーズ１ビット期間に８個のパルスが生成される。
【００５８】
また、検波回路６７は、クロック信号ＣＫ24を使用して、パルス信号ＰWBの立ち上がりエッジおよび立ち下がりエッジを検出し、エッジ検出パルスＰｅを出力するエッジ検出回路１１０を有している。
【００５９】
図１３は、エッジ検出回路１１０の構成を示している。このエッジ検出回路１１０は、クロック信号ＣＫ24で動作する２段構成のＤフリップフロップ回路１１１，１１２と、エクスクルーシブ・オア回路１１３とから構成されている。パルス信号ＰWBはＤフリップフロップ回路１１１のデータ端子Ｄに供給され、このＤフリップフロップ回路１１１の非反転出力端子Ｑに得られる信号がＤフリップフロップ回路１１２のデータ端子Ｄに供給される。そして、Ｄフリップフロップ回路１１１，１１２の非反転出力端子Ｑに得られる信号がエクスクルーシブ・オア回路１１３の入力側に供給され、このエクスクルーシブ・オア回路１１３の出力側よりエッジ検出パルスＰｅが出力される。
【００６０】
また、図１２に戻って、検波回路６７は、ウインドーパルス生成回路１０４で生成されるウインドーパルスＰW0，ＰW1をゲート信号としてエッジ検出パルスＰｅをゲートし、一致検出回路として機能するアンドゲート１２１，１２２と、アンドゲート１２１，１２２でそれぞれゲートされたエッジ検出パルスＰｅをカウントするエッジパルスカウンタ１２３，１２４と、前のバイフェーズ１ビット期間でカウントされたエッジパルスカウンタ１２３，１２４のカウント値ｘ，ｙを比較し、次のバイフェーズ１ビット期間に、その比較結果に基づいたアドレス情報ＡＤＭを出力する比較回路１２５とを有している。
【００６１】
ここで、エッジパルスカウンタ１２３，１２４には、それぞれバイフェーズのビット周期のクロック信号ＣＫBPがリセット信号として供給される。また、このクロック信号ＣＫBPは、比較回路１２５にもタイミング信号として供給される。比較回路１２５では、ｘ＞ｙのときはアドレス情報ＡＤＭとしてビット“０”が出力され、ｘ＜ｙのときはアドレス情報ＡＤＭとしてビット“１”が出力される。
【００６２】
また、検波回路６７は、クロック信号ＣＫ24を１／２４に分周し、クロック信号ＣＫBPを参照して、アドレス情報ＡＤＭに同期したクロック信号ＡＣＫ（図１１Ｄ参照）を出力する分周器１２６を有している。
【００６３】
図１２に示す検波回路６７の動作を説明する。バイフェーズ周期検出回路１０２にパルス信号ＰWBおよびクロック信号ＣＫ24が供給され、バイフェーズのビット周期のクロック信号ＣＫBPが得られる。また、５ビットカウンタ１０３には、このクロック信号ＣＫBPがリセット信号として供給されると共に、クロック信号ＣＫ24がカウント用のクロック信号として供給される。これにより、５ビットカウンタ１０３では、バイフェーズの各ビット周期において、最初にリセットされ、その後にクロック信号ＣＫ24によるカウント動作が行われ、１０進法で「０」〜「２３」までカウントされることとなる。
【００６４】
この５ビットカウンタ１０３のカウント出力はウインドーパルス生成回路１０４に供給され、５ビットカウンタ１０３のカウント出力に基づいて、バイフェーズビット“０”用のウインドーパルスＰW0と、バイフェーズビット“１”用のウインドーパルスＰW１とが生成され、それぞれアンドゲート１２１，１２２にゲート信号として供給される。
【００６５】
一方、エッジ検出回路１１０にパルス信号ＰWBおよびクロック信号ＣＫ24が供給され、パルス信号ＰWBの立ち上がりエッジおよび立ち下がりエッジが検出されてエッジ検出パルスＰｅが得られ、このエッジ検出パルスＰｅがそれぞれアンドゲート１２１，１２２に供給される。そして、アンドゲート１２１，１２２でゲートされたエッジ検出パルスＰｅは、それぞれエッジパルスカウンタ１２３，１２４に供給され、各バイフェーズ１ビット期間毎にカウントされる。
【００６６】
そして、比較回路１２５では、前のバイフェーズ１ビット期間でカウントされたエッジパルスカウンタ１２３，１２４のカウント値ｘ，ｙが比較され、次のバイフェーズ１ビット期間に、その比較結果に基づいたアドレス情報ＡＤＭが出力される。
【００６７】
例えば、あるバイフェーズ１ビット期間のウォブル信号ＳWBが図１４Ａに示すようにバイフェーズビット“０”に対応するものであるとき、パルス信号(２値信号）ＰWBは図１４Ｂに示すように８Ｔパターンが３回連続したものとなり、図１４Ｄ，図１４Ｄ′に示すようにエッジ検出パルスＰｅが得られる。図１４Ｃは、クロック信号ＣＫ24を示している。
【００６８】
そして、アンドゲート１２１に供給されるウインドーパルスＰW0は図１４Ｅに示すように形成されているため、エッジパルスカウンタ１２３に供給される一致パルスとしてのゲート出力Ｐ00は図１４Ｆに示すようになり、ｘ＝６となる。一方、アンドゲート１２２に供給されるウインドーパルスＰW1は図１４Ｅ′に示すように形成されているため、エッジパルスカウンタ１２４に供給される一致パルスとしてのゲート出力Ｐ01は図１４Ｆ′に示すようになり、ｙ＝２となる。したがって、比較回路１２５より、次のバイフェーズ１ビット期間に、アドレス情報ＡＤＭとして、ビット“０”が出力される。
【００６９】
また、あるバイフェーズ１ビット期間のウォブル信号ＳWBが図１５Ａに示すようにバイフェーズビット“１”に対応するものであるとき、パルス信号(２値信号）ＰWBは図１５Ｂに示すように６Ｔパターンが４回連続したものとなり、図１５Ｄ，図１５Ｄ′に示すようにエッジ検出パルスＰｅが得られる。図１５Ｃは、クロック信号ＣＫ24を示している。
【００７０】
そして、アンドゲート１２１に供給されるウインドーパルスＰW0は図１５Ｅに示すように形成されているため、エッジパルスカウンタ１２３に供給されるゲート出力Ｐ00は図１５Ｆに示すようになり、ｘ＝２となる。一方、アンドゲート１２２に供給されるウインドーパルスＰW1は図１５Ｅ′に示すように形成されているため、エッジパルスカウンタ１２４に供給されるゲート出力Ｐ01は図１５Ｆ′に示すようになり、ｙ＝８となる。したがって、比較回路１２５より、次のバイフェーズ１ビット期間に、アドレス情報ＡＤＭとして、ビット“１”が出力される。
【００７１】
次に、光磁気ディスク１１に傷などの欠陥（ディフェクト）がある場合であって、ウォブル信号ＳWBが変形している場合について説明する。
【００７２】
例えば、あるバイフェーズ１ビット期間のウォブル信号ＳWBがバイフェーズビット“０”に対応するものであって、図１６Ａに示すようにディフェクトによる変形があるとき、パルス信号(２値信号）ＰWBは図１６Ｂに示すように得られ、図１６Ｄ，図１６Ｄ′に示すようにエッジ検出パルスＰｅが得られる。図１６Ｃは、クロック信号ＣＫ24を示している。
【００７３】
そして、アンドゲート１２１に供給されるウインドーパルスＰW0は図１６Ｅに示すように形成されているため、エッジパルスカウンタ１２３に供給されるゲート出力Ｐ00は図１６Ｆに示すようになり、ｘ＝６となる。一方、アンドゲート１２２に供給されるウインドーパルスＰW1は図１６Ｅ′に示すように形成されているため、エッジパルスカウンタ１２４に供給されるゲート出力Ｐ01は図１６Ｆ′に示すようになり、ｙ＝３となる。したがって、比較回路１２５より、次のバイフェーズ１ビット期間に、アドレス情報ＡＤＭとして、ビット“０”が出力される。
【００７４】
また、あるバイフェーズ１ビット期間のウォブル信号ＳWBがバイフェーズビット“１”に対応するものであって、図１７Ａに示すようにディフェクトによる変形があるとき、パルス信号(２値信号）ＰWBは図１７Ｂに示すようになり、図１７Ｄ，図１７Ｄ′に示すようにエッジ検出パルスＰｅが得られる。図１７Ｃは、クロック信号ＣＫ24を示している。
【００７５】
そして、アンドゲート１２１に供給されるウインドーパルスＰW0は図１７Ｅに示すように形成されているため、エッジパルスカウンタ１２３に供給されるゲート信号Ｐ00は図１７Ｆに示すようになり、ｘ＝１となる。一方、アンドゲート１２２に供給されるウインドーパルスＰW1は図１７Ｅ′に示すように形成されているため、エッジパルスカウンタ１２４に供給されるゲート出力Ｐ01は図１７Ｆ′に示すようになり、ｙ＝６となる。したがって、比較回路１２５より、次のバイフェーズ１ビット期間に、アドレス情報ＡＤＭとして、ビット“１”が出力される。
【００７６】
このように、図１２に示す検波回路６７では、ウォブル信号ＳWBに、図１６Ａおよび図１７Ａに示すようなディフェクトによる変形がある場合であっても、ウォブル信号ＳWBにディフェクトによる変形がない場合と同様に、良好にアドレス情報ＡＤＭを得ることができる。
【００７７】
ところで、図１６Ａおよび図１７Ａに示すようなディフェクトによる変形がある場合には、上述したようにｘ，ｙの差が大きくなるので、ｘ，ｙの大小のみによって、ビット“０”またはビット“１”と判定しても、正しくアドレス情報ＡＤＭを得ることができる。しかし、ｘ，ｙの差があまりないときは、ビット“０”と判定すべきか、ビット“１”と判定すべきかが困難となる場合がある。
【００７８】
例えば、あるバイフェーズ１ビット期間のウォブル信号ＳWBが図１８Ａに示すように変形したものであるとき、パルス信号(２値信号）ＰWBは図１８Ｂに示すようになり、図１８Ｄ（＝図１８Ｅ＝図１８Ｅ′）に示すようにエッジ検出パルスＰｅが得られる。図１８Ｃは、クロック信号ＣＫ24を示している。
【００７９】
そして、アンドゲート１２１に供給されるウインドーパルスＰW0は図１８Ｆに示すように形成されているため、エッジパルスカウンタ１２３に供給されるゲート出力Ｐ00は図１８Ｇに示すようになり、ｘ＝４となる。ビット“０”と仮定するならば、ｘ＝６となるはずである。
【００８０】
一方、アンドゲート１２２に供給されるウインドーパルスＰW1は図１８Ｆ′に示すように形成されているため、エッジパルスカウンタ１２４に供給されるゲート出力Ｐ01は図１８Ｇ′に示すようになり、ｙ＝６となる。ビット“１”と仮定するならば、ｙ＝８となるはずである。
【００８１】
したがって、単純な比較であると、ｘ＜ｙであることから、ビット“１”であると判定することとなる。しかし、本当にビット“１”であるとは即断できない。なぜならば、それぞれが本来検出されるべき数と比較すると、ともにカウントが２不足しているという点で同じ誤差を持っているからである。
【００８２】
そこで、ウインドーについてさらに条件を加え、立ち上がりエッジと立ち下がりエッジとを分離して検出することによって、より正確な判定が可能になる。
【００８３】
図１９は、他の構成の検波回路６７Ａを示すものであり、立ち上がりエッジと立ち下がりエッジとを分離して検出するようにしたものである。この図１９において、図１２と対応する部分には同一符号を付して示している。
【００８４】
この検波回路６７Ａは、クロック信号ＣＫ24を使用して、パルス信号ＰWBのパターン判別によりバイフェーズビット“１”および“０”の切れ目（変わり目）を検出し、バイフェーズのビット周期のクロック信号ＣＫBPを得るためのバイフェーズ周期検出回路１０２と、このクロック信号ＣＫBPがリセット信号として供給されると共に、クロック信号ＣＫ24がカウント用のクロック信号として供給される５ビットカウンタ１０３とを有している。
【００８５】
また、検波回路６７Ａは、５ビットカウンタ１０３のカウント出力に基づいて、バイフェーズビット“０”用のウインドーパルスＰW0u，ＰW0dと、バイフェーズビット“１”用のウインドーパルスＰW１u，ＰW1dとを生成するウインドーパルス生成回路１０４Ａを有している。
【００８６】
ここで、ウインドーパルスＰW0uは正規の８Ｔパターンのパルス信号ＰWBの立ち上がりエッジに対応して出力されるパルスであり、バイフェーズ１ビット期間に３個のパルスが生成される。ウインドーパルスＰW0dは正規の８Ｔパターンのパルス信号ＰWBの立ち下がりエッジに対応して出力されるパルスであり、バイフェーズ１ビット期間に３個のパルスが生成される。
【００８７】
ウインドーパルスＰW1uは正規の６Ｔパターンのパルス信号ＰWBの立ち上がりエッジに対応して出力されるパルスであり、バイフェーズ１ビット期間に４個のパルスが生成される。ウインドーパルスＰW1dは正規の６Ｔパターンのパルス信号ＰWBの立ち下がりエッジに対応して出力されるパルスであり、バイフェーズ１ビット期間に４個のパルスが生成される。
【００８８】
また、検波回路６７Ａは、クロック信号ＣＫ24を使用して、パルス信号ＰWBの立ち上がりエッジを検出し、エッジ検出パルスＰeuを出力する立ち上がりエッジ検出回路１３０と、同様にクロック信号ＣＫ24を使用して、パルス信号ＰWBの立ち下がりエッジを検出し、エッジ検出パルスＰedを出力するエッジ検出回路１4０とを有している。
【００８９】
図２０は、立ち上がりエッジ検出回路１３０の構成を示している。このエッジ検出回路１３０は、クロック信号ＣＫ24で動作する２段構成のＤフリップフロップ回路１３１，１３２と、アンド回路１３３とから構成されている。パルス信号ＰWBはＤフリップフロップ回路１３１のデータ端子Ｄに供給され、このＤフリップフロップ回路１３１の非反転出力端子Ｑに得られる信号がＤフリップフロップ回路１３２のデータ端子Ｄに供給される。そして、Ｄフリップフロップ回路１３１の非反転出力端子Ｑに得られる信号とＤフリップフロップ回路１３２の反転出力端子Ｑバーに得られる信号とがアンド回路１３３の入力側に供給され、このアンド回路１３３の出力側よりエッジ検出パルスＰeuが出力される。
【００９０】
また、図２１は、立ち下がりエッジ検出回路１４０の構成を示している。このエッジ検出回路１４０は、クロック信号ＣＫ24で動作する２段構成のＤフリップフロップ回路１４１，１４２と、アンド回路１４３とから構成されている。パルス信号ＰWBはＤフリップフロップ回路１４１のデータ端子Ｄに供給され、このＤフリップフロップ回路１４１の非反転出力端子Ｑに得られる信号がＤフリップフロップ回路１４２のデータ端子Ｄに供給される。そして、Ｄフリップフロップ回路１４１の反転出力端子Ｑバーに得られる信号とＤフリップフロップ回路１４２の非反転出力端子Ｑに得られる信号とがアンド回路１４３の入力側に供給され、このアンド回路１４３の出力側よりエッジ検出パルスＰedが出力される。
【００９１】
また、図１９に戻って、検波回路６７Ａは、ウインドーパルス生成回路１０４Ａで生成されるウインドーパルスＰW0u，ＰW0dをゲート信号としてそれぞれエッジ検出パルスＰeu，Ｐedをゲートし、一致検出回路として機能するアンドゲート１５１，１５２と、ウインドーパルス生成回路１０４Ａで生成されるウインドーパルスＰW1u，ＰW1dをゲート信号としてそれぞれエッジ検出パルスＰeu，Ｐedをゲートし、一致検出回路として機能するアンドゲート１５３，１５４とを有している。
【００９２】
また、検波回路６７Ａは、アンドゲート１５１，１５２でそれぞれゲートされたエッジ検出パルスＰeu，Ｐedをカウントするエッジパルスカウンタ１５５，１５６と、アンドゲート１５３，１５４でそれぞれゲートされたエッジ検出パルスＰeu，Ｐedをカウントするエッジパルスカウンタ１５７，１５８と、エッジパルスカウンタ１５５，１５６のカウント値を加算する加算器１５９と、エッジパルスカウンタ１５７，１５８のカウント値を加算する加算器１６０とを有している。
【００９３】
また、検波回路６７Ａは、前のバイフェーズ１ビット期間でカウントされたエッジパルスカウンタ１５５，１５６のカウント値の合計値（加算器１５９の出力値）ｘと、同様に前のバイフェーズ１ビット期間でカウントされたエッジパルスカウンタ１５７，１５８のカウント値の合計値（加算器１６０の出力値）ｙとを比較し、次のバイフェーズ１ビット期間に、その比較結果に基づいたアドレス情報ＡＤＭを出力する比較回路１６１とを有している。
【００９４】
ここで、エッジパルスカウンタ１５５〜１５８には、それぞれバイフェーズのビット周期のクロック信号ＣＫBPがリセット信号として供給される。また、このクロック信号ＣＫBPは、比較回路１６１にもタイミング信号として供給される。比較回路１６１では、ｘ＞ｙのときはアドレス情報ＡＤＭとしてビット“０”が出力され、ｘ＜ｙのときはアドレス情報ＡＤＭとしてビット“１”が出力される。
【００９５】
また、検波回路６７Ａは、クロック信号ＣＫ24を１／２４に分周し、クロック信号ＣＫBPを参照して、アドレス情報ＡＤＭに同期したクロック信号ＡＣＫ（図１１Ｄ参照）を出力する分周器１２６を有している。
【００９６】
図１９に示す検波回路６７Ａの動作を説明する。バイフェーズ周期検出回路１０２にパルス信号ＰWBおよびクロック信号ＣＫ24が供給され、バイフェーズのビット周期のクロック信号ＣＫBPが得られる。また、５ビットカウンタ１０３には、このクロック信号ＣＫBPがリセット信号として供給されると共に、クロック信号ＣＫ24がカウント用のクロック信号として供給される。これにより、５ビットカウンタ１０３では、バイフェーズの各ビット周期において、最初にリセットされ、その後にクロック信号ＣＫ24によるカウント動作が行われ、１０進法で「０」〜「２３」までカウントされることとなる。
【００９７】
この５ビットカウンタ１０３のカウント出力はウインドーパルス生成回路１０４Ａに供給され、５ビットカウンタ１０３のカウント出力に基づいて、バイフェーズビット“０”用のウインドーパルスＰW0u，ＰW0dと、バイフェーズビット“１”用のウインドーパルスＰW１u，ＰW1dとが生成され、それぞれアンドゲート１５１〜１５４にゲート信号として供給される。
【００９８】
一方、立ち上がりエッジ検出回路１３０にパルス信号ＰWBおよびクロック信号ＣＫ24が供給され、パルス信号ＰWBの立ち上がりエッジが検出されてエッジ検出パルスＰeuが得られ、このエッジ検出パルスＰeuがそれぞれアンドゲート１５１，１５３に供給される。同様に、立ち下がりエッジ検出回路１４０にパルス信号ＰWBおよびクロック信号ＣＫ24が供給され、パルス信号ＰWBの立ち下がりエッジが検出されてエッジ検出パルスＰedが得られ、このエッジ検出パルスＰedがそれぞれアンドゲート１５２，１５４に供給される。
【００９９】
アンドゲート１５１，１５２でゲートされたエッジ検出パルスＰeu，Ｐedはそれぞれエッジパルスカウンタ１５５，１５６に供給され、各バイフェーズ１ビット期間毎にカウントされる。同様に、アンドゲート１５３，１５４でゲートされたエッジ検出パルスＰeu，Ｐedはそれぞれエッジパルスカウンタ１５７，１５８に供給され、各バイフェーズ１ビット期間毎にカウントされる。
【０１００】
そして、比較回路１６１では、前のバイフェーズ１ビット期間でカウントされたエッジパルスカウンタ１５５，１５６のカウント値の合計値ｘと同様に前のバイフェーズ１ビット期間でカウントされたエッジパルスカウンタ１５７，１５８のカウント値の合計値ｙとが比較され、次のバイフェーズ１ビット期間に、その比較結果に基づいたアドレス情報ＡＤＭが出力される。
【０１０１】
図１９に示す検波回路６７Ａで、あるバイフェーズ１ビット期間のウォブル信号ＳWBが図２２Ａ（＝図１８Ａ）に示すように変形したものである場合について説明する。この場合、パルス信号(２値信号）ＰWBは図２２Ｂに示すようになり、図２２Ｅ（＝図２２Ｅ′）に示すように立ち上がりエッジに対応したエッジ検出パルスＰeuが得られると共に、図２２Ｇ（＝図２２Ｇ′）に示すように立ち下がりエッジに対応したエッジ検出パルスＰedが得られる。図２２Ｃはクロック信号ＣＫ24を示しており、図２２Ｄはエッジ検出パルスＰeu，Ｐedを合わせたエッジ検出パルスＰｅを示している。
【０１０２】
また、アンドゲート１５１，１５２に供給されるウインドーパルスＰW0u，ＰWOdは図２２Ｆ，Ｈに示すように形成されているため、エッジパルスカウンタ１５５，１５６に供給される一致パルスとしてのゲート出力Ａ0u，Ａ0dは図２２Ｉに示すようになり、ｘ＝１となる。一方、アンドゲート１５３，１５４に供給されるウインドーパルスＰW1u，ＰW1dは図２２Ｆ′，Ｈ′に示すように形成されているため、エッジパルスカウンタ１５７，１５８に供給される一致パルスとしてのゲート出力Ａ1u，Ａ1dは図２２Ｉ′に示すようになり、ｙ＝６となる。この場合、ｘ，ｙの差が十分に大きくなるので、その比較結果をそのまま利用しても、正しい検波結果となる。
【０１０３】
したがって、比較回路１６１では、ｘ，ｙの比較結果がそのまま利用され、次のバイフェーズ１ビット期間に、アドレス情報ＡＤＭとして、ビット“１”が出力される。
【０１０４】
このように、ウインドーパルスだけでなく、パルス信号ＰWBのエッジ情報をも加味することにより、より正確な判定が可能になる利益がある。
【０１０５】
さて、図１０に示すＡＤＩＰデコーダ６０は、ＰＬＬ回路６４を有するものであり、比較的複雑な回路構成となっている。
【０１０６】
ところで、上述したように、隣接するクロックマーク間のバイフェーズビット数ａは２であり、隣接するクロックマーク間のチャネルビット数ｎは５２８であり、さらにバイフェーズビットのオーバーサンプリング値ｓは２４クロックである。後述するように、データクロック再生器７０では、クロックマークＣＭの再生信号ＳCMをｎ＝５２８逓倍して、データクロック信号ＤＣＫが得られる。この場合、データクロック信号ＤＣＫの周波数と、バイフェーズビットのオーバーサンプリング用のクロック信号ＣＫ24の周波数とは、整数比の関係となっている。つまり、データクロック信号ＤＣＫの周波数をｆdckとし、クロック信号ＣＫ24の周波数をｆ24とすると、ｆdck＝１１×ｆ24となる。そこで、データクロック信号ＤＣＫを分周してクロック信号ＣＫ24を生成することが可能である。
【０１０７】
図２３は、他の構成のＡＤＩＰデコーダ６０Ａを示すものであり、データクロック信号ＤＣＫを分周してクロック信号ＣＫ24を得るものである。この図２３において、図１０と対応する部分には同一符号を付し、その詳細説明は省略する。
【０１０８】
このＡＤＩＰデコーダ６０Ａは、データクロック再生器７０で再生されるデータクロック信号ＤＣＫを、１／Ｍに分周して、バイフェーズビットのオーバーサンプリング用のクロック信号ＣＫ24を生成する分周器６９を有している。ここで、Ｍ＝ｎ／（ａ・ｓ）であり、本実施の形態では、Ｍ＝５２８／（２・２４）＝１１である。この分周器６９で生成されるクロック信号ＣＫ24は検波回路６７（６７Ａ）で使用される。図２４Ａ〜Ｃは、クロックマークＣＭの再生信号ＳCM、データクロック信号ＤＣＫおよびクロック信号ＣＫ24のタイミング関係を示している。
【０１０９】
図２３に示すＡＤＩＰデコーダ６０Ａのその他の構成は図１０に示すＡＤＩＰデコーダ６０と同様である。したがって、詳細説明は省略するが、ＡＤＩＰデコーダ６０Ａは、図１０に示すＡＤＩＰデコーダ６０と同様に動作し、アドレス変換器６８からは、フレームアドレスデータＦＡＤおよびフレーム同期信号ＦＤが得られる。
【０１１０】
このように図２３に示すＡＤＩＰデコーダ６０Ａは、クロック信号ＣＫ24を得るのに、ＰＬＬ回路を不要とでき、図１０に示すＡＤＩＰデコーダ６０と比べて、さらに簡単な回路構成となる利益がある。
【０１１１】
また、図２５は、データクロック再生器７０の構成を示している。このデータクロック再生器７０は、プッシュプル信号ＳPPよりクロックマーク再生信号ＳCMを抽出するためのバンドパスフィルタ７１と、直流カット用のコンデンサ７２と、クロックマーク再生信号ＳCMの０クロス点のタイミングを示すパルス信号ＰCMを得るエッジ検出器７３とを有している。
【０１１２】
また、データクロック再生器７０は、再生信号ＳMOの直流成分をカットするコンデンサ７４と、閾値＝０として再生信号ＳMOをパルス信号（２値信号）ＰMOに変換するコンパレータ７５と、このパルス信号ＰMOからタイミング発生器９０より供給される固定パターンゲート信号ＳＧｏを使用して光磁気ディスク１１の固定パターン領域の再生信号ＳMOに対応するパルス信号ＰFPをゲートするアンド回路７６とを有している。この場合、図３Ｄに示すように、固定パターンゲート信号ＳＧｏは、固定パターン領域の再生信号ＳMOが得られる期間で“１”となり、その他の期間では“０”となるものである。
【０１１３】
なお、タイミング発生器９０には、上述したクロックマーク再生信号ＳCMの０クロス点のタイミングを示すパルス信号ＰCMが供給される。そして、タイミング発生器９０では、このパルス信号ＰCMをタイミング基準とし、データクロック信号ＤＣＫをカウントすることで、固定パターンゲート信号ＳＧｏが生成される。
【０１１４】
また、データクロック再生器７０は、ＰＬＬ回路を構成する電圧制御発振器７７と、この電圧制御発振器７７より出力されるデータクロック信号ＤＣＫを１／Ｎ（ここでは、Ｎ＝ｎ＝５２８）に分周する分周器７８と、エッジ検出器７３より出力されるパルス信号ＰCMと分周器７８の出力信号との位相比較を行うための位相比較器７９と、この位相比較器７９より出力される位相誤差信号の低域成分を取り出すローパスフィルタ８０とを有している。
【０１１５】
また、データクロック再生器７０は、アンド回路７６より出力されるパルス信号ＰFPと分周器７８の出力信号との位相比較を行うための位相比較器８１と、この位相比較器８１より出力される位相誤差信号の高域成分を取り出すハイパスフィルタ８２と、ローパスフィルタ８０の出力信号と接続スイッチ８３を介して供給されるハイパスフィルタ８２の出力信号とを加算して電圧制御発振器７７に供給する制御信号を得るための加算器８４とを有している。接続スイッチ８３にはシステムコントローラ５１よりスイッチ制御信号ＳＷが供給される。これにより、接続スイッチ８３は、データ書き込み時（記録時）にはオフとされると共に、データ読み出し時（再生時）にはオンとされる。
【０１１６】
次に、図２５に示すデータクロック再生器７０の動作を説明する。プッシュプル信号ＳPPよりクロックマーク再生信号ＳCM（図２６Ａに図示）が抽出され、このクロックマーク再生信号ＳCMはコンデンサ７２を介してエッジ検出器７３に供給される。そして、エッジ検出器７３よりクロックマーク再生信号ＳCMの０クロス点のタイミングを示すパルス信号ＰCM（図２６Ｂに図示）が得られる。
【０１１７】
また、光学ヘッド１７（図１参照）より出力される再生信号ＳMOはコンデンサ７４を介してコンパレータ７５に供給されてパルス信号（２値信号）ＰMOに変換される。そして、アンド回路７６では、固定パターンゲート信号ＳＧｏ（図２６Ｃに図示）により、パルス信号ＰMOから光磁気ディスク１１の固定パターン領域の再生信号ＳMOに対応するパルス信号（２値信号）ＰFP（図２６Ｄに図示）が取り出される。
【０１１８】
そして、データ書き込み時（記録時）には、接続スイッチ８３がオフとされることから、電圧制御発振器７７、分周器７８、位相比較器７９およびローパスフィルタ８０によってＰＬＬ回路が構成され、電圧制御発振器７７には位相比較器７９より出力される位相誤差信号がローパスフィルタ８０を通じて制御信号として供給される。そのため、電圧制御発振器７７からは、クロックマーク再生信号ＳCMが持つ位相情報によって位相が制御されたデータクロック信号ＤＣＫが得られる。
【０１１９】
また、データ読み出し時（再生時）には、接続スイッチ８３がオンとされることから、電圧制御発振器７７、分周器７８、位相比較器７９，８１、ローパスフィルタ８０およびハイパスフィルタによってＰＬＬ回路が構成され、電圧制御発振器７７には位相比較器７９より出力される位相誤差信号の低域成分と位相比較器８１より出力される位相誤差信号の高域成分との加算信号が制御信号として供給される。そのため、電圧制御発振器７７からは、クロックマーク再生信号ＳCMが持つ位相情報と固定パターン領域の再生信号ＳMOが持つ位相情報とによって位相が制御されたデータクロック信号ＤＣＫが得られる。なお、図２６Ｅは、データクロック信号ＤＣＫを示している。
【０１２０】
次に、図１に示す光磁気ディスク装置１０の動作を説明する。ホストコンピュータよりシステムコントローラ５１にデータライトコマンドが供給される場合には、データ書き込み（記録）が行われる。この場合、ＳＣＳＩ５３で受信されてデータバッファ５２に格納されているホストコンピュータからの書き込みデータに対して、ＥＣＣ回路５４で誤り訂正符号の付加が行われ、さらにデータ変調器５５でＮＲＺＩデータへの変換が行われる。そして、データ変調器５５より磁気ヘッドドライバ１６に記録データＤｒおよび固定パターン信号ＳFPが供給され、光磁気ディスク１１のターゲット位置としてのデータ領域に記録データＤｒが記録されると共に、記録データＤｒが記録されるデータ領域に対応した固定パターン領域に固定パターン信号ＳFPが記録される。
【０１２１】
また、ホストコンピュータよりシステムコントローラ５１にデータリードコマンドが供給される場合には、データ読み出し（再生）が行われる。この場合、光磁気ディスク１１のターゲット位置としてのデータ領域およびそのデータ領域に対応した固定パターン領域より再生信号ＳMOが得られる。この再生信号ＳMOはイコライザ回路５６で周波数特性が補償され、Ａ／Ｄコンバータ５７でデータクロック信号ＤＣＫを使用してディジタル信号に変換され、その後にデータ識別器５８でデータの識別が行われて再生データＤｐが得られる。そして、この再生データＤｐに対して、データ復調器５９でＮＲＺＩ逆変換が行われ、さらにＥＣＣ回路５４で誤り訂正が行われて読み出しデータが得られる。そして、この読み出しデータはデータバッファ５２に一旦格納され、その後に所定タイミングでＳＣＳＩ５３を介してホストコンピュータに送信される。
【０１２２】
なお、データ書き込みやデータ読み出しにおいて、磁気ヘッド１５および光学ヘッド１７はサーボコントローラ４１によってターゲット位置にシークされる。この場合、ＡＤＩＰデコーダ６０より出力されるフレームアドレスデータＦＡＤを参照してシーク動作が行われる。また、データ書き込み時（記録時）には、データクロック再生器７０よりクロックマーク再生信号ＳCMが持つ位相情報の低域成分によって位相が制御されたデータクロック信号ＤＣＫが得られ、このデータクロック信号ＤＣＫに同期してデータ書き込みが行われる。一方、データ読み出し時（再生時）には、データクロック再生器７０よりクロックマーク再生信号ＳCMが持つ位相情報の低域成分と固定パターン領域の再生信号ＳMOが持つ位相情報の高域成分とによって位相が制御されたデータクロック信号ＤＣＫが得られ、このデータクロック信号ＤＣＫに同期してデータ読み出しが行われる。
【０１２３】
図１に示すディスク装置１０においては、データ読み出し時（再生時）には、データクロック再生器７０よりクロックマーク再生信号ＳCMが持つ位相情報と固定パターン領域の再生信号ＳMOが持つ位相情報とによって位相が制御されたデータクロック信号ＤＣＫを得るものであり（図２５参照）、クロックマーク再生信号ＳCMの振幅が小さく、そのＳ／Ｎが悪くても、再生データに高精度に同期したクロック信号を得ることができ、データ読み出しの処理精度を上げることができる。
【０１２４】
また、光磁気ディスク１１のグルーブウォブルの振幅が変調後の信号の周波数に応じて変化するようにされ、アドレス情報ＡＤＭの“１”および“０”の接合部に対応するグルーブウォブルの０クロス点の前後での傾きが変化しないようにされている（図５参照）。そのため、アドレス情報ＡＤＭの“１”および“０”の接合部に対応するウォブル信号ＳWBの時間軸方向のジッタを低減でき、ＡＤＩＰデコーダ６０（図１０参照）でアドレス情報ＡＤＭを良好に得ることができる。本実施の形態においては、上述したように、アドレス情報ＡＤＭの“１”および“０”に対応するグルーブウォブルの波数がそれぞれ整数とされており、アドレス情報ＡＤＭの“１”および“０”に対応するグルーブウォブルの接合部は全て０クロス点となることから、特に有効である。
【０１２５】
また、ＡＤＩＰデコーダ６０では、アドレス情報ＡＤＭの“１”および“０”のデータにそれぞれ対応するウォブル信号ＳWBの周波数ｆａ，ｆｂの公倍数の周波数ｆｃ（＝６ｆａ＝８ｆｂ）を持つクロック信号ＣＫ24を使用した復調処理でアドレス情報ＡＤＭを得るものである（図１０参照）。そのため、ＰＬＬ回路を１系統持つだけで構成でき、ＡＤＩＰデコーダ６０の構成が簡単となる利益がある。
【０１２６】
この場合、アドレス情報ＡＤＭの“１”および“０”に対応するグルーブウォブルの波数がそれぞれ整数とされており、アドレス情報ＡＤＭの“１”および“０”のデータにそれぞれ対応してコンパレータ６３より出力されるパルス信号ＰWBは常に同じ形状となることから、検波回路６７におけるクロック信号ＣＫ24を使用した復調処理を容易に行うことができる。
【０１２７】
また、データクロック信号ＤＣＫの周波数とバイフェーズビットのオーバーサンプリング用のクロック信号ＣＫ24の周波数とが整数比の関係にあり、データデータクロック信号ＤＣＫを分周してバイフェーズビットのオーバーサンプリング用のクロック信号ＣＫ24を得ることで、ＡＤＩＰデコーダ６０Ａの構成をより簡単とできる（図２３参照）。
【０１２８】
また、ＡＤＩＰデコーダ６０の検波回路６７では、ウインドーパルスを使用してビット“０”とビット“１”の検波を行うものであるため、ウォブル信号ＳWBにディフェクトによる変形がある場合であっても、その変形がない場合と同様に、アドレス情報ＡＤＭを良好に得ることができる。
【０１２９】
なお、上述実施の形態においては、光磁気ディスク１１のグルーブ部１２Ｇの片側のみウォブリングした状態とされたものを示したが、グルーブ部１２Ｇの両側がウォブリングされた状態であってもよい。
【０１３０】
また、上述実施の形態においては、グルーブ部１２Ｇのウォブリングしている側にクロックマークＣＭがプリフォーマットされたものを示したが、ウォブリングしていない側にクロックマークＣＭがプリフォーマットされてもよく、さらには両側にクロックマークＣＭがプリフォーマットされていてもよい。
【０１３１】
また、上述実施の形態においては、アドレス情報ＡＤＭの“１”および“０”に対応するグルーブウォブルの波数がそれぞれ「４」、「３」としたが、これに限定されるものではない。
【０１３２】
また、上述実施の形態においては、記録領域の固定パターン領域がクロックマークＣＭの記録位置に１対１に対応して設けられているが、必ずしも対応させる必要はない。例えば、固定パターン領域の個数をクロックマークＣＭの個数より少なくしてもよい。
【０１３３】
また、上述実施の形態においては、光磁気ディスク１１の固定パターン領域には２Ｔの固定パターン信号が記録されるものであったが、１Ｔあるいは３Ｔ以上の固定パターン信号が記録されるようにしてもよい。ただし、パターン間隔が短くなると、ＭＴＦ（Modulation Transfer Function）によって再生信号ＳMOの振幅が小さく、Ｓ／Ｎが悪化したものとなる。逆に、パターン間隔が長くなると、位相比較のためのエッジ数を同じ数だけ得るためには、固定パターン領域を広くとる必要があり、データが記録されるデータ領域が狭くなる。
【０１３４】
また、上述実施の形態において、ＡＤＩＰデコーダ６０，６０Ａでは、アドレス情報ＡＤＭの“１”および“０”のデータにそれぞれ対応するウォブル信号ＳWBの周波数ｆａ，ｆｂの公倍数の周波数ｆｃ（＝６ｆａ＝８ｆｂ）を持つクロック信号ＣＫ24を使用した復調処理を行うようにしたものであるが、周波数ｆａ，ｆｂのその他の公倍数の周波数を持つクロック信号を使用して同様の復調処理を行うことができる。
【０１３５】
【発明の効果】
この発明によれば、バイフェーズ変調されたアドレス情報を周波数変調して得られる信号に対応したグルーブウォブルと、このグルーブウォブル内に配置され位相情報を有するマークとがプリフォーマットされた光ディスクを駆動するものであって、データクロック信号とバイフェーズビットのオーバーサンプリング用のクロック信号の周波数を整数比の関係にし、データクロック信号（第１のクロック信号）からバイフェーズビットのオーバーサンプリング用のクロック信号（第２のクロック信号）を分周により生成するものである。そのため、データ系にＰＬＬ回路を１系統持つだけでアドレス情報の復調を行うことができ、構成が極めて簡単となる利益がある。
【図面の簡単な説明】
【図１】実施の形態としての光磁気ディスク装置の構成を示すブロック図である。
【図２】光磁気ディスクのセクタのレイアウトを示す図である。
【図３】セクタ（ウォブルアドレスフレーム）フォーマットを説明するための図である。
【図４】バイフェーズ変調前の１セクタ（ウォブルアドレスフレーム）のアドレス情報を示す図である。
【図５】グルーブウォブルの構成例を示す図である。
【図６】光学ヘッドの光学系を示す図である。
【図７】光学ヘッドの光学系を構成するフォトディテクタの構成と、その上に形成されたスポットを示す図である。
【図８】光学ヘッドの光学系を構成するウォラストンプリズムの構成例を示す図である。
【図９】ウォラストンプリズムによる光線の分離状態を示す図である。
【図１０】ＡＤＩＰデコーダの構成を示すブロック図である。
【図１１】ＡＤＩＰデコーダの動作を説明するためのタイミングチャートである。
【図１２】検波回路の構成を示すブロック図である。
【図１３】エッジ検出回路の構成を示すブロック図である。
【図１４】検波回路の動作を説明するための波形図である。
【図１５】検波回路の動作を説明するための波形図である。
【図１６】検波回路の動作を説明するための波形図である。
【図１７】検波回路の動作を説明するための波形図である。
【図１８】検波回路の動作を説明するための波形図である。
【図１９】検波回路の他の構成を示すブロック図である。
【図２０】立ち上がりエッジ検出回路の構成を示すブロック図である。
【図２１】立ち下がりエッジ検出回路の構成を示すブロック図である。
【図２２】検波回路の動作を説明するための波形図である。
【図２３】ＡＤＩＰデコーダの他の構成を示すブロック図である。
【図２４】ＡＤＩＰデコーダで使用するクロックを説明するためのタイミングチャートである。
【図２５】データクロック再生器の構成を示すブロック図である。
【図２６】データクロック再生器の動作を説明するためのタイミングチャートである。
【図２７】従来のグルーブウォブルの構成例を示す図である。
【図２８】従来の周波数復調回路の構成を示すブロック図である。
【図２９】周波数復調回路の動作を説明するためのタイミングチャートである。
【符号の説明】
１０・・・光磁気ディスク装置、１１・・・光磁気ディスク、１２Ｇ・・・グルーブ部、１２Ｌ・・・ランド部、１５・・・外部磁界発生用の磁気ヘッド、１６・・・磁気ヘッドドライバ、１７・・・光学ヘッド、１８・・・レーザドライバ、４１・・・サーボコントローラ、５１・・・システムコントローラ、５５・・・データ変調器、５８・・・データ識別器、５９・・・データ復調器、６０，６０Ａ・・・ＡＤＩＰデコーダ、６４・・・ＰＬＬ回路、６７，６７Ａ・・・検波回路、６８・・・アドレス変換器、６９・・・分周器、７０・・・データクロック再生器、９０・・・タイミング発生器
【図１】
0004048597.tif 000002
【図２】
0004048597.tif 000003
【図３】
0004048597.tif 000004
【図４】
0004048597.tif 000005
【図５】
0004048597.tif 000006
【図６】
0004048597.tif 000007
【図７】
0004048597.tif 000008
【図８】
0004048597.tif 000009
【図９】
0004048597.tif 000010
【図１０】
0004048597.tif 000011
【図１１】
0004048597.tif 000012
【図１２】
0004048597.tif 000013
【図１３】
0004048597.tif 000014
【図１４】
0004048597.tif 000015
【図１５】
0004048597.tif 000016
【図１６】
0004048597.tif 000017
【図１７】
0004048597.tif 000018
【図１８】
0004048597.tif 000019
【図１９】
0004048597.tif 000020
【図２０】
0004048597.tif 000021
【図２１】
0004048597.tif 000022
【図２２】
0004048597.tif 000023
【図２３】
0004048597.tif 000024
【図２４】
0004048597.tif 000025
【図２５】
0004048597.tif 000026
【図２６】
0004048597.tif 000027
【図２７】
0004048597.tif 000028
【図２８】
0004048597.tif 000029
【図２９】
0004048597.tif 000030