(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜を形成する第１工程と、
第１ウェルの形成される第１領域から前記第１絶縁膜を除去する第２工程と、
前記第１領域の表面に所定の不純物をドープして、前記第１ウェルを形成する第３工程と、
前記第１領域上に第２絶縁膜を形成した後、前記第１絶縁膜および前記第２絶縁膜のうちのいずれか１つを除去する第４工程と、
前記第４工程で得られた結果物の全面に所定の不純物をドープすることにより、前記第４工程により前記第１絶縁膜および前記第２絶縁膜のうちのいずれか１つが除去されていない領域に第１不純物層を形成し、同時に前記第１絶縁膜および前記第２絶縁膜のうちのいずれか１つが除去された領域に第２不純物層を形成する第５工程と、を含み、
前記第１不純物層は、当該領域に形成されるトランジスタのソースおよびドレインとバルク領域との界面に存在する空乏領域近傍に形成され、前記バルク領域と同じ導電型を有し、
前記第２不純物層は、当該領域に形成されるトランジスタのソースおよびドレインとバルク領域との界面に存在する空乏領域よりさらに深い位置に形成されることを特徴とする半導体素子の製造方法。
【請求項２】
前記第２絶縁膜は、前記半導体基板の表面の熱酸化によって形成され、
前記熱酸化により、前記第１領域の表面にドープされた不純物がドライブインされることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
第１ウェルの形成される第１領域およびウェルの形成されない第３領域を含む半導体基板上に、前記第１領域の表面を露出させる積層された第１絶縁膜パターンおよび第１イオン注入マスク膜パターンを形成する第１工程と、
前記積層された第１絶縁膜パターンおよび第１イオン注入マスク膜パターンをイオン注入マスクとして使用し、前記第１領域の表面に所定の不純物をドープして前記第１ウェルを形成する第２工程と、
前記第１イオン注入マスク膜パターンを除去する第３工程と、
前記第１絶縁膜パターンをイオン注入マスクとして使用し、前記第３工程で得られた結果物の全面に所定の不純物をドープすることにより、前記第３領域に第１不純物層を形成し、同時に前記第１領域に第２不純物層を形成する第４工程と、を含み、
前記第１不純物層は、前記第３領域に形成されるトランジスタのソースおよびドレインとバルク領域との界面に存在する空乏領域近傍に形成され、前記バルク領域と同じ導電型を有し、
前記第２不純物層は、前記第１領域に形成されるトランジスタのソースおよびドレインとバルク領域との界面に存在する空乏領域よりさらに深い位置に形成されることを特徴とする半導体素子の製造方法。
【請求項４】
前記第３工程以後、
前記第１領域上に第２絶縁膜を形成した後、前記半導体基板上に、前記第１ウェルと異なる導電型を有する第２ウェルの形成される第２領域の表面を露出させるための第２イオン注入マスク膜パターンを形成すると共に、前記第２領域上の前記第１絶縁膜パターンを除去する第５工程と、
前記第２絶縁膜、前記第２領域を除く領域に残存する第１絶縁膜パターンおよび前記第２イオン注入マスク膜パターンをイオン注入マスクとして使用し、前記第２領域の表面に所定の不純物をドープして前記第２ウェルを形成する第６工程と、
前記第２イオン注入マスク膜パターンを除去する第７工程と、を更に含み、
前記第４工程では、前記第７工程で得られた結果物の全面に所定の不純物をドープすることにより、前記第１不純物層を形成し、同時に前記第２領域に第２不純物層を形成し、
前記第２不純物層は、前記第２領域に形成されるトランジスタのソースおよびドレインとバルク領域との界面に存在する空乏領域よりさらに深い位置に形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第１イオン注入マスク膜パターンは、フォトレジストであることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項６】
請求項１に記載の前記第５工程または請求項３に記載の前記第４工程で得られた結果物の全面に前記第１不純物層より浅い深さに不純物を再ドープして第３不純物層を形成する工程を追加することを特徴とする請求項１または請求項３に記載の半導体素子の製造方法。
【請求項７】
前記第１不純物層および前記第２不純物層の濃度は、前記第３不純物層の濃度より低く、前記基板および前記第１ウェルの濃度よりは高いことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第１絶縁膜または前記第１絶縁膜パターンは１０００Å〜２０００Åの厚さに形成され、前記第２絶縁膜は４０００Å〜６０００Åの厚さに形成されることを特徴とする請求項１または請求項４に記載の半導体素子の製造方法。
【請求項９】
請求項１に記載の前記第５工程または請求項３に記載の前記第４工程において、前記不純物は４００ｋｅＶ〜８００ｋｅＶのエネルギーでドープされることを特徴とする請求項１または請求項３に記載の半導体素子の製造方法。
【請求項１０】
前記第３工程以後、
前記第４工程の代わりに、前記第１領域上に第２絶縁膜を形成した後、第２ウェルの形成される第２領域から前記第１絶縁膜を除去する工程と、前記第２領域の表面に所定の不純物をドープして前記第１ウェルと異なる導電型を有する前記第２ウェルを形成する工程と、前記第２領域上に第３絶縁膜を形成する工程と、前記第１、第２および第３絶縁膜のうちのいずれか２つか、前記第２および第３絶縁膜のうちのいずれかを除去する工程と、を追加し、
前記第５工程では、前記第４工程に代わる工程で得られた結果物の全面に所定の不純物をドープすることにより、前記第１、第２または第３絶縁膜が除去されていない領域に第１不純物層を形成し、同時に前記第１、第２および第３絶縁膜のうちのいずれか２つか、前記第２および第３絶縁膜のうちのいずれかが除去された領域に第２不純物層を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記第１ウェルはＮ型不純物のドープされているウェルであり、前記第２ウェルはＰ型不純物のドープされているウェルであることを特徴とする請求項７または請求項３に記載の半導体素子の製造方法。
【請求項１２】
前記第２ウェルは前記第１ウェル内に形成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記第３工程以後、第２ウェルの形成される第２領域に不純物をドープして前記第２ウェルを形成する工程を追加することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１４】
前記第２ウェルは前記第１ウェル内に形成されることを特徴とする請求項１３に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置およびその製造方法に係り、特にウェルおよび基板に形成されたトランジスタのパンチ・スルー特性を改善したＣＭＯＳおよびその製造方法に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳは、ＰＭＯＳとＮＭＯＳを同一の基板に形成した後これらを電気的に連結したもので、通常半導体基板にＮウェルまたはＰウェルを形成した後、ウェルの間の半導体基板およびウェルに相異なる導電型のトランジスタを同時に形成する工程で形成される。
【０００３】
図１は、従来の方法により製造されたＣＭＯＳの断面図である。参照符号１０は半導体基板、１８はＮウェル、２２はＰウェル、２６はフィールド酸化膜、２８はゲート酸化膜、そして３０はゲート電極を示す。
前記図１に示したＣＭＯＳ構造は、Ｐ型の半導体基板１０に選択的に不純物をドープしてＮウェル１８およびＰウェル２２を形成する工程、通常のフィールド酸化膜の製造工程を行ってフィールド酸化膜２６を形成する工程、各ウェルおよび基板の表面にゲート酸化膜２８を形成する工程およびゲート酸化膜上にゲート電極３０を形成する工程により形成される。
【０００４】
【発明が解決しようとする課題】
しかし、半導体装置の集積度が増加するにつれて、各素子の単位大きさは次第に小さくなり、これにより各素子の電気的な特性は比例的に低下する。例えば、トランジスタの場合、集積度を増加させるためにソースとドレインとの間の距離を縮めるほどトランジスタのソースとドレインの空乏(depletion) 領域が相接して発生するパンチ・スルーの発生率は比例的に高くなる。
【０００５】
微細な大きさのトランジスタで特にその発生率が高まる前記のようなパンチ・スルーは、基板の不純物濃度が低いほどさらに頻繁に発生する。これは、基板の不純物濃度およびソースとドレインの空乏領域近傍の不純物濃度が小さいほどソースとドレインの空乏領域の大きさは大きくなるからである。
最近、ソースとドレインの空乏領域近傍の不純物の濃度を増加させることにより、トランジスタのパンチ・スルー電圧を増加させる方法が研究されている。米国特許第４，３５４，３０７号（発明の名称；METHOD FOR MASS PRODUCING MINIATURE FIELD EFFECT TRANSISTORS IN HIGH DENSITY LSI/VLSI CHIPS 、発明者；Vinson et al.,出願番号；９９，５１５）には、基板の不純物濃度を選択的に増加させることによりトランジスタのパンチ・スルー電圧を増加させる方法が開示されている。
【０００６】
しかしながら、米国特許第４，３５４，３０７号に開示された方法によると、ＣＭＯＳ構造の場合、ウェルと基板にそれぞれ形成されるトランジスタの電気的な特性に重要な影響をおよぼすウェルと基板のバルク濃度を選択的に調節することができないため、基板とウェルとにそれぞれ形成されたトランジスタに互いに相異なる電気的特性が要求される場合、これらの電気的特性を同時に満たすことは困難である。
【０００７】
例えば、基板に形成されるトランジスタには特定電圧以上のパンチ・スルー電圧が要求され、ウェルに形成されるトランジスタには動作電圧で基板電圧の影響を減らすような特性が要求される場合、基板に形成されるトランジスタに対しては空乏領域のバルク濃度を高めて高いパンチ・スルー電圧を得ることが必要であり、ウェルに形成されるトランジスタに対しては次の式（１）で表したように、基板電圧によるスレショルド電圧の変化を示す値であるγを低めなければならない。
【０００８】
γ＝（２εs εo ｑＮa ）1/2 ／Ｃox        ・・・（１）
Ｃoxはゲート酸化膜のキャパシタンス、εs は半導体基板の誘電率、εo は真空の誘電率、ｑは電荷量、そしてＮa は不純物の個数を示す。
前記式（１）において、γ値を低めるためにはｑＮa 値、すなわちバルク濃度を低めなければならないことが判る。
【０００９】
すなわち、基板に形成されるトランジスタには特定電圧以上のパンチ・スルー電圧が要求され、ウェルに形成されるトランジスタは動作電圧で基板電圧の影響を減らすような特性が要求される場合、このような要求を満足するためにはウェルでのバルク濃度と基板でのバルク濃度とが相異なることが必要である。
したがって、ウェルと基板でのバルクの濃度が相異なるように調節されていない従来の技術では２つの特性を同時に満足させるトランジスタの製作は不可能であり、ウェルと基板でのバルクの濃度を相異なるように調節するためには別途マスク工程を行わなければならないという問題点がある。
【００１０】
本発明の目的は、ウェルおよび基板に形成されるトランジスタの相異なる特性要求を同時に満足させ得るＣＭＯＳを提供することにある。
本発明の他の目的は、前記ＣＭＯＳの望ましい製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記の課題を解決するために、本発明によるＣＭＯＳは、半導体基板の第１領域および第２領域にそれぞれ形成された第１ウェルおよび第２ウェルと、前記第１ウェルおよび前記第２ウェルにそれぞれ形成された第１トランジスタおよび第２トランジスタと、前記半導体基板の第３領域に形成された第３トランジスタと、前記第１、第２および第３領域のうちで少なくとも１つの領域の空乏領域近傍に形成された第１不純物層と、前記第１不純物層の形成されていない領域の前記半導体基板に前記第１不純物層よりさらに深く形成された第２不純物層と、を含むことを特徴とする。
【００１２】
本発明の第１実施例によるＣＭＯＳにおいて、前記第１ウェルおよび前記第２ウェルはそれぞれＮウェルおよびＰウェルであり、このときの前記第１不純物層は前記第３領域の空乏領域近傍に形成されることが望ましい。
【００１３】
本発明の第３実施例によるＣＭＯＳにおいて、前記第１ウェルおよび前記第２ウェルはそれぞれＮウェルおよびＰウェルであり、このときの前記第１不純物層は前記第１ウェルと前記第３領域との空乏領域近傍に形成されることが望ましい。
本発明の第４実施例によるＣＭＯＳにおいて、前記第１ウェルおよび前記第２ウェルはそれぞれＮウェルおよびＰウェルであり、このときの前記第１不純物層は前記第２ウェルの空乏領域近傍に形成されることが望ましい。
【００１４】
本発明の第５実施例によるＣＭＯＳにおいて、前記第１ウェルおよび前記第２ウェルはそれぞれＮウェルおよびＰウェルであり、このときの前記第１不純物層は前記第２ウェルと前記第３領域との空乏領域近傍に形成されることが望ましい。
本発明の第６実施例によるＣＭＯＳにおいて、前記第１ウェルおよび前記第２ウェルはそれぞれＮウェルおよびＰウェルであり、このときの前記第１不純物層は前記第１ウェルの空乏領域近傍に形成されることが望ましい。
【００１５】
本発明の前記第１〜第６実施例によるＣＭＯＳにおいて、各トランジスタのチャネル領域にはスレショルド電圧の調節のための第３不純物層が追加的に形成されていることが望ましい。
本発明の前記第１〜第６実施例によるＣＭＯＳにおいて、前記第１不純物層および前記第２不純物層の濃度は、前記第３不純物層の濃度よりは低く、前記基板、前記第１ウェルおよび前記第２ウェルの濃度よりは高いことが望ましい。
【００１６】
前記他の目的を達成するために、本発明によるＣＭＯＳの製造方法は、半導体基板上に第１絶縁膜を形成する第１工程と、第１ウェルの形成される第１領域から前記第１絶縁膜を除去する第２工程と、前記第１絶縁膜の除去された前記第１領域の表面に第２絶縁膜を形成し、前記第２絶縁膜の下部に前記第１ウェルを形成する第３工程と、前記第１絶縁膜および前記第２絶縁膜のうちのいずれか１つを除去する第４工程と、前記第４工程で得られた結果物の全面に不純物をドープすることにより、前記第４工程により前記第１絶縁膜および前記第２絶縁膜のうちのいずれか１つが除去されていない領域に第１不純物層を形成し、前記第１絶縁膜および前記第２絶縁膜のうちのいずれか１つが除去された領域に第２不純物層をそれぞれ形成する第５工程と、を含むことを特徴とする。
【００１７】
本発明によるＣＭＯＳ製造方法において、前記第４工程により除去されていない前記第１絶縁膜および前記第２絶縁膜のうちのいずれか１つの下部に形成された前記第１不純物層はトランジスタの空乏領域付近に形成され、前記第５工程で得られた結果物の全面に前記第１不純物層より浅い深さに不純物を再ドープする工程が追加される。
【００１８】
本発明によるＣＭＯＳ製造方法において、前記第１不純物層および前記第２不
純物層の濃度は、前記第３不純物層の濃度よりは低く、前記基板、前記第１ウェルおよび前記第２ウェルの濃度よりは高いことが望ましい。
本発明によるＣＭＯＳ製造方法において、前記第１絶縁膜は１０００Å〜２０００Åの厚さに形成され、前記第２絶縁膜は４０００Å〜６０００Åの厚さに形成されることが望ましく、この際に、さらに望ましくは、前記不純物は４００ｋｅＶ〜８００ｋｅＶのエネルギーでドープされる。
【００１９】
望ましい一実施例として、前記第３工程以後、第２ウェルの形成される領域から前記第１絶縁膜を除去する工程および前記第２ウェルの形成される領域の表面に第３絶縁膜を形成し、前記第３絶縁膜の下部に前記第２ウェルを形成する工程を追加する。
この際、前記第１ウェルはＮ型不純物のドープされているウェルであり、前記第２ウェルはＰ型不純物のドープされているウェルである。また、前記第２ウェルは前記第１ウェル内に形成されることもできる。
【００２０】
望ましい他の実施例として、前記第３工程以後、第２ウェルの形成される領域に不純物をドープして前記第２ウェルを形成する工程を追加する。
この際、前記第１ウェルはＮ型不純物のドープされているウェルであり、前記第２ウェルはＰ型不純物のドープされているウェルである。また、前記第２ウェルは前記第１ウェル内に形成されることもできる。
【００２１】
本発明は、空乏領域外のバルク濃度はγ値に影響しないことに着目した。すなわち、不純物が空乏領域の下に注入された場合には、前記γ値には何ら影響しない。
高いパンチ・スルー電圧の必要なトランジスタにはパンチ・スルー電圧の特性改善のために空乏領域近傍のバルクの濃度を高めるための不純物層を形成し、高いパンチ・スルー電圧の不要なトランジスタには基板電圧により動作電圧が影響されないようにするためにγ値に影響しない程度の深さに不純物層を形成した。
【００２２】
【作用】
本発明によると、ウェルおよび／または基板上に形成されるトランジスタのパンチ・スルー電圧を別途のマスク工程を行うことなく選択的に高めることができる。
【００２３】
【実施例】
以下、添付した図面に基づき本発明の実施例をより詳細に説明する。
図２Ａ〜２Ｆにおいて、参照符号１０は半導体基板、１８はＮウェル、２２はＰウェル、２６はフィールド酸化膜、２８はゲート酸化膜、３０はゲート電極、１００は第１不純物層、１０１は第２不純物層、そして１０２は第３不純物層を示す。
【００２４】
図２Ａは本発明の第１実施例により製造されたＣＭＯＳの断面図である。
図２Ａに示すように、ウェルの形成されていない領域（以下、「第３領域」という）に形成されたトランジスタの空乏領域近傍に、第１不純物層１００が形成されている。第１領域に形成されたＮウェル１８および第２領域に形成されたＰウェル２２には、半導体基板の表面を基準として第１不純物層１００よりさらに深い位置に第２不純物層１０１が形成されている。また、各トランジスタのチャネル領域には、スレショルド電圧の調節のための第３不純物層１０２が形成されている。
【００２５】
この際、第１不純物層１００および第２不純物層１０１の不純物濃度は、第３不純物層１０２の濃度よりは低いが、基板１０、Ｎウェル１８およびＰウェル２２の濃度よりは高い。
本発明の第１実施例では、第１不純物層１００および第２不純物層１０１の濃度を１．０〜５．０×１０11イオン／cm2 とした。そして、第１不純物層１００は空乏領域の形成される程度の深さに、例えば第１実施例では半導体基板の表面から約０．８〜１．５μｍ程度の深さに位置するようにした。
【００２６】
図２Ａに示す本発明の第１実施例によると、高いパンチ・スルー電圧の要求される第３領域のトランジスタは第１不純物層１００によりパンチ・スルー電圧を改善できることが判る。
【００２７】
図２Ｃ〜図２Ｆは、それぞれ本発明の第３〜第６実施例により製造されたＣＭＯＳの断面図である。
【００２８】
図２Ｃに示す第３実施例は、Ｎウェル１８および第３領域に形成されるトランジスタのパンチ・スルー電圧特性を改善するためのものである。
また、図２Ｄに示す第４実施例は、Ｐウェル２２に形成されるトランジスタのパンチ・スルー電圧特性を改善するためのものである。
また、図２Ｅに示す第５実施例は、Ｐウェル２２および第３領域に形成されるトランジスタのパンチ・スルー電圧特性を改善するためのものである。
【００２９】
そして、図２Ｆに示す第６実施例は、Ｎウェル１８に形成されるトランジスタのパンチ・スルー電圧特性を改善するためのものである。
次に、上記第１〜第６実施例のＣＭＯＳの製造方法を説明する。
図３Ａ〜３Ｆは本発明の第１実施例によるＣＭＯＳの製造方法を説明するための断面図である。
【００３０】
まず、Ｎウェル１８の形成のための不純物注入工程を図３Ａに示す。この不純物注入工程は、半導体基板１０上にパッド酸化膜１２および第１絶縁膜１４を順に形成する第１工程、第１絶縁膜１４上に、例えばフォトレジストのような感光膜１６を形成した後、通常の写真蝕刻工程を行ってＮウェル１８の形成される領域（第１領域）の第１絶縁膜１４を除去することにより第１窓１を形成する第２工程、および、第１窓１を通じて不純物をドープする第３工程の順に行われる。
【００３１】
この際、半導体基板１０は比抵抗が１８Ωｃｍであり、Ｐ型不純物がドープされている。パッド酸化膜１２はバッファ酸化膜として用いられ、５００Å〜１０００Åの厚さに形成される。第１絶縁膜１４は窒化膜であって１０００Å〜２０００Åの厚さに形成されるが、この数値に限定されるものではなく、不純物のドープエネルギーと空乏領域の深さに応じて調節され得る。前記不純物は燐イオンであって、約１００ｋｅＶのエネルギーで、約１．８×１０13イオン／cm2 の濃度でイオン注入される。
【００３２】
次に、図３Ｂに示すように、Ｎウェル１８を完成する工程およびＰウェル２２形成のための不純物注入工程を行う。この工程は、第１領域に第２絶縁膜２０を形成すると同時にウェルドライブ・イン工程を行うことによりＮウェル１８を完成する第１工程、前記第１工程で得られた結果物の全面にＰウェル２２の形成のための感光膜パターン１７を形成した後、蝕刻工程を行ってＰウェル２２の形成される領域（第２領域）の第１絶縁膜１４を除去することにより第２窓２を形成する第２工程、および、第２窓２を通じて不純物をドープする第３工程の順に行われる。
【００３３】
この際、第２絶縁膜２０は約４０００Å〜６０００Åの厚さに形成される。また、前記ドライブ・イン工程は１１５０℃で８時間程度行う。そして、第２窓２を通じてドープされる前記不純物はホウ素イオンであり、約８０ｋｅＶのエネルギーで、２．１×１０12イオン／cm2 の濃度でイオン注入される。
次に、図３Ｃに示すように、Ｐウェル２２を完成する工程を行う。これは、Ｐウェル２２を形成するために不純物をドープした領域に第３絶縁膜２４を形成すると同時に、ウェルドライブ・イン工程を行って前記不純物を拡散させることによりＰウェル２２を完成する工程である。
【００３４】
この際、前記ドライブ・イン工程は１１５０℃で８時間程度行う。
なお、図３Ａ〜３Ｃでは、Ｎウェル１８およびＰウェル２２を形成するためのイオン注入工程、酸化工程およびドライブ・イン工程をそれぞれ進める方法について説明したが、ＮウェルおよびＰウェルの形成方法としては、まずＮウェルおよびＰウェルを形成するためのイオン注入を行った後、ウェルと基板のドライブ・イン工程を同時に行ってもよい、また、ポケットＰウェルを形成する場合は、Ｎウェルドライブ・イン工程後、第２絶縁膜を除去しＰウェル形成のためのイオン注入を行うことによりポケットＰウェルを作ることもできる。
【００３５】
次いで、図３Ｄに示すように、第１不純物層１００および第２不純物層１０１を形成する工程を行う。この工程は、各ウェルの上部にある第２絶縁膜２０および第３絶縁膜２４を除去する第１工程、および、前記第１工程で得られた結果物の全面に不純物をドープする第２工程の順に行われる。
図３Ｄに示すように、第１不純物層１００は第２不純物層１０１に比べて浅く形成される。これは、同一のエネルギーで注入される不純物が、第３領域ではパッド酸化膜１２および第１絶縁膜１４によってそのエネルギーが減少するので、その結果として第１不純物層１００が浅い位置に形成されるためである。
【００３６】
前記第２工程において、前記不純物は４００ｋｅＶ〜８００ｋｅＶ程度のエネルギーでイオン注入され、第１不純物層１００は空乏領域の形成される深さ、例えば半導体基板の表面から約０．８μｍ〜１．５μｍ程度の深さに形成される。
この際、第１不純物層１００および第２不純物層１０１を形成するために注入される不純物の濃度は、スレショルド電圧の調節のためのイオン注入ドーズより低く基板の不純物濃度より高い濃度となるのが適当である。本発明の第１実施例では１．０〜５．０×１０11イオン／cm2 のドーズである。
【００３７】
次に、図３Ｅに示すように、スレショルド電圧の調節のための第３不純物層１０２を形成する工程を行う。この工程は、半導体基板１０上に残っているパッド酸化膜１２および第１絶縁膜１４を除去する第１工程、各ウェルを分離するためのフィールド酸化膜２６を形成する第２工程、前記第２工程で得られた結果物の全面にスレショルド電圧の調節のために不純物をドープして第３不純物層１０２を形成する第３工程、および、各ウェルおよび基板の表面にゲート酸化膜２８を形成する第４工程の順に行われる。
【００３８】
この際、前記不純物はホウ素（Ｂ）イオンであって、約５０ｋｅＶのエネルギーで、約１．７×１０12イオン／cm2 程度のドーズで注入される。ゲート酸化膜２８は約１２０Å程度の厚さに形成される。ゲート酸化膜２８はトランジスタの用途に応じて厚さを異にすることもできる。
そして、図３Ｆに示すように、ゲート電極３０を形成する工程を行う。この工程は、一般的なゲート電極形成方法に従って行われる。
【００３９】
本発明の第１実施例によると、第１不純物層１００と第２不純物層１０１とを相異なる深さに形成した。第３領域ではトランジスタのソースおよびドレインの空乏領域に第１不純物層１００を形成し、Ｎウェル１８およびＰウェル２２ではトランジスタのソースおよびドレインの空乏領域の下部に第２不純物層１０１を形成した。
【００４０】
したがって、第３領域に形成されるトランジスタは高いパンチ・スルー電圧が得られ、Ｎウェル１８およびＰウェル２２に形成されるトランジスタは前記高濃度の不純物層のバルク濃度に影響されない動作電圧が得られるので別のマスクを使用することなく選択的に高いパンチ・スルー電圧が得られる。
また、スレショルド電圧の調節のための第３不純物層１０２を形成して各トランジスタのスレショルド電圧を容易に調節できるようにした。
【００４１】
図４〜図７において、図３Ａ〜３Ｆの参照符号と同様の符号は同様の部分を示す。
【００４２】
第１実施例においては第２絶縁膜２０および第３絶縁膜２４除去した後に不純物をドープして第１不純物層１００および第２不純物層１０１を形成した。
【００４３】
図４Ａ〜図４Ｆは、本発明の第３実施例によるＣＭＯＳの製造方法を説明するための断面図である。この第３実施例は、Ｎウェル１８および第３領域に形成されるトランジスタのパンチ・スルー電圧のみを選択的に高めるためのものである。
第３実施例においては、図４Ａに示すように、まず半導体基板１０上にパッド酸化膜１２および第１絶縁膜１４を順に形成する工程、および、Ｐウェルの形成される第２領域に不純物をドープする工程が行われる。次いで、図４Ｂに示すように、不純物のドープされた第２領域に第３絶縁膜２４を形成すると同時にＰウェル２２を形成する工程、および、Ｎウェル１８の形成される第１領域に不純物をドープする工程が行われる。次に、図４Ｃに示すように、ドライブ・イン工程を行ってＮウェル１８を完成する工程が行われ、図４Ｄに示すように、Ｎウェル１８を完成する工程で得られた結果物の全面に第１不純物層１００および第２不純物層１０１の形成のために不純物をドープする工程が行われる。さらに、図４Ｅおよび図４Ｆに示すように、図３Ｅおよび図３Ｆと同様の工程が行われる。
【００４４】
前記第３実施例によると、Ｐウェル２２の上部に形成された第３絶縁膜２４を除去した後に不純物をドープする。したがって、Ｎウェル１８および第３領域に形成されるトランジスタにのみ第１不純物層１００を形成することにより、Ｎウェル１８および第３領域に形成されるトランジスタのパンチ・スルー電圧を高めることができる。
【００４５】
図５Ａ〜図５Ｃは、本発明の第４実施例によるＣＭＯＳの製造方法を説明するための断面図である。前記第３実施例ではＰウェル２２の上部に形成されている第３絶縁膜２４のみを除去した。第３実施例とは異なりこの第４実施例では、図５Ａに示すように第３領域およびＮウェル１８の上部に形成されている第１絶縁膜１４を除去した。
【００４６】
これにより、Ｐウェル２２上に形成されるトランジスタのパンチ・スルー電圧を高めることができる。
図６Ａ〜図６Ｄは、本発明の第５実施例によるＣＭＯＳの製造方法を説明するための断面図である。前記第３実施例とは異なり、この第５実施例は、Ｐウェル２２および第３領域に形成されるトランジスタのパンチ・スルー電圧を高めるためのものである。
【００４７】
第５実施例では、まずＮウェル１８を形成した後にＰウェル２２を形成する。この際、Ｎウェル１８の上部には第２絶縁膜２０が形成されているが、Ｐウェル２２の上部には絶縁膜が形成されていない。
図７Ａ〜図７Ｃは、本発明の第６実施例によるＣＭＯＳの製造方法を説明するための断面図である。前記第４実施例とは異なり、この第６実施例は、Ｎウェル１８上に形成されるトランジスタのパンチ・スルー電圧を高めるためのものである。
【００４８】
なお、本発明は前記第１〜第６実施例に限定されるものではなく、本発明の思想を逸脱しない範囲内において種々の改変をなし得ることは勿論である。
【００４９】
【効果】
以上で説明したように、本発明によるＣＭＯＳの製造方法によると、ウェルおよび／または基板上に形成されるトランジスタのパンチ・スルー電圧を別途マスク工程を行うことなく選択的に高めることができるので、各トランジスタに相異なる特性が要求される場合にもこれらの個々の特性を満足させることができる。
【図面の簡単な説明】
【図１】  従来の技術により製造されたＣＭＯＳを示す断面図である。
【図２】  Ａ、Ｃ〜Ｆは、それぞれ本発明の第１実施例〜第６実施例により製造されたＣＭＯＳを示す断面図である。
【図３】  Ａ〜Ｆは、本発明の第１実施例によるＣＭＯＳの製造方法を示す断面図である。
【図４】  Ａ〜Ｆは、本発明の第３実施例によるＣＭＯＳの製造方法を示す断面図である。
【図５】  Ａ〜Ｃは、本発明の第４実施例によるＣＭＯＳの製造方法を示す断面図である。
【図６】  Ａ〜Ｄは、本発明の第５実施例によるＣＭＯＳの製造方法を示す断面図である。
【図７】  Ａ〜Ｃは、本発明の第６実施例によるＣＭＯＳの製造方法を示す断面図である。
【符号の説明】
１      第１窓
２      第２窓
１０      半導体基板
１２      パッド酸化膜
１４      第１絶縁膜
１８      Ｎウェル（第１ウェル）
２０      第２絶縁膜
２２      Ｐウェル（第２ウェル）
２４      第３絶縁膜
２６      フィールド酸化膜
２８      ゲート酸化膜
３０      ゲート電極
１００      第１不純物層
１０１      第２不純物層
１０２      第３不純物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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