(57)【特許請求の範囲】
【請求項１】
平行に延びている複数の第１の導線と、第１の導線に対して直交する方向に延びている複数の第２の導線とが設けられており、
それぞれ第１の導線と第２の導線との間に接続されているメモリセルが設けられており、  メモリセルがそれぞれ単一電子メモリ要素および単一電子トランジスタを含んでおり、  単一電子メモリ要素が少なくとも１つのトンネル要素を含んでおり、このトンネル要素が第１のトンネル接触部を介して第１の導線と、また第２のトンネル接触部を介してメモリ節点と接続されており、このメモリ節点が第１のゲート電極を介して静電容量的に駆動可能であり、
第１のゲート電極が第２の導線と接続されており、
単一電子トランジスタが第１の端子を介して第１の導線と、また第２の端子を介して第２の導線と接続されており、また第２のゲート電極を介して静電容量的に駆動可能であり、
第２のゲート電極がメモリ節点と接続されており、
単一電子メモリ要素および単一電子トランジスタのキャパシタンスが、第１の導線と第２の導線との間に書込み電圧よりも小さい読出し電圧を与える際に単一電子トランジスタを通って、単一電子メモリ要素に蓄積されている電荷を変更することなしに、単一電子メモリ要素に蓄積されている電荷に関係する電流が流れ、また第１の導線と第２の導線との間に書込み電圧を与える際に、単一電子メモリ要素に蓄積されている電荷が変化可能であるように同調されている
ことを特徴とする単一電子メモリセルデバイス。
【請求項２】
単一電子メモリ要素および単一電子トランジスタのキャパシタンスが、読出し電圧の大きさが書込み電圧の大きさの半分であるように同調されていることを特徴とする請求項１記載の単一電子メモリセルデバイス。
【請求項３】
単一電子メモリ要素が多数のトンネル要素を含んでおり、該トンネル要素は、各々トンネル接触部を介して列として互いに接続されており、その際
最初のトンネル要素は第１のトンネル接触部を介して第１の導線と、また列の最後のトンネル要素は第２のトンネル接触部を介してメモリ節点と接続されていることを特徴とする請求項１または２記載の単一電子メモリセルデバイス。
【請求項４】
単一電子メモリ要素を構成する多数のトンネル接触部がそれぞれほぼ同一のキャパシタンスを有することを特徴とする請求項３記載の単一電子メモリセルデバイス。
【請求項５】
単一電子メモリ要素および単一電子トランジスタのキャパシタンスに対して下記の条件
【数１】
0004057675.tif 000009
が成り立つことを特徴とする請求項４記載の単一電子メモリセルデバイス。
【請求項６】
トンネル要素がそれぞれ導電性のコアと導電性のコアを囲む絶縁性のシースとを含んでおり、導電性のコアおよび絶縁性のシースが共通に０．１ｎｍと１０ｎｍとの間の直径を有することを特徴とする請求項１ないし５の１つに記載の単一電子メモリセルデバイス。
【請求項７】
トンネル要素の間の非導電性の中間空間を、金属層の部分範囲の酸化又はリトグラフ法の使用と反応性のイオンエッチングとにより製造することを特徴とする請求項１ないし５の１つに記載の単一電子メモリセルデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は単一電子メモリセルデバイスとその製造方法に関する。
【０００２】
【従来の技術】
ダイナミック‐ランダム‐アクセス（ＤＲＡＭ）を有するメモリセルデバイスは現在主としてＣＭＯＳテクノロジーで製造される。それらはそれぞれ読出しトランジスタおよびコンデンサを有するメモリセルを含んでいる。コンデンサには、記憶すべき情報が電荷量の形態で蓄積される。一般に信号電荷は約５０ｆＣである。すなわちこの電荷は３０００００の電子から成っている。現在のメモリセルにおけるコンデンサのキャパシタンスは２０ないし３０ｆＦである。
【０００３】
将来のメモリデバイスのパッケージング密度の増大と共にメモリセルあたりの面積は減少する。その際にメモリセルに利用可能な面の上に２０ないし３０ｆＦの比較的大きいメモリキャパシタンスを有するコンデンサを製造することはますます困難になり、最後には不可能になる。また読出しトランジスタは任意には縮小できない。
【０００４】
別の小形化を顧慮して、スイッチング過程が単一電子により実現されるいわゆる単一電子デバイスが提案されている。このような単一電子デバイスに関する研究はたとえばレースナー（W.Roesner）ほか著「マイクロエレクトロニクス・エンジニアリング（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｉｎｇ）」第２７巻、１９９５年、第５５〜５８頁から知られている。単一電子デバイスは、トンネル接触部を介して隣の端子と接続されているトンネル要素を含んでいる。これらのトンネル接触部を経ての電荷移行は量子力学的なトンネル効果によっても電位障壁の簡単な熱的克服によっても行われ、その際にこれらの電荷移行は十分に稀にしか生じない。トンネル要素はたとえば、絶縁性の構造により囲まれている小さい導電性のアイランドとして実現されている。
【０００５】
両端子にクーロン障壁に対する条件が満足されている電圧Ｕ、すなわちその大きさに対して｜Ｕ｜＜ｅ／（２Ｃ）が成り立つ電圧Ｕが与えられると、トンネル要素の電荷は、熱エネルギーに対して（ｋＴ／ｅ）<<（ｅ／２Ｃ）が成り立つかぎり、電位関係に基づいて変化し得ない。ここでｋはステファン‐ボルツマン定数、Ｔは温度、ｅは電子電荷、Ｃはトンネル要素のキャパシタンスである。
【０００６】
より高い電圧が与えられると、電子はトンネル要素の上のトンネル接触部の１つを経て流れる。これらの単一電子デバイスは、それぞれ単一電子の移行が行われるように作動させられる。
【０００７】
作動電圧範囲内でトンネル移行を生じさせることなしにトンネル要素に静電容量的に影響するゲート電極を介してのトンネル要素の駆動により、トンネル要素を経ての電流の流れが可能である。ゲート電極において適当な電荷が有効であるかぎり、単一電子デバイスはほぼ直線的な零点を通る電流電圧特性曲線を有する。このようなゲート制御される単一電子デバイスは文献中で単一電子トランジスタと呼ばれている。
【０００８】
中里（K.Nakazato）ほか著「ジャーナル・オブ・アプライド・フィジクス（J.Appl.Phys.）」第７５巻、第１０号、１９９４年、第５１２３〜５１３４頁には単一電子メモリセルが提案されている。これは３つのいわゆるマルチトンネル要素を含んでいる。それぞれトンネル接触部を介して互いに接続されているトンネル要素の直列回路がマルチトンネル要素と呼ばれる。マルチトンネル要素はそれぞれ横方向ゲート電極を有し、それを介してマルチトンネル要素を通る電流が制御可能である。第１のマルチトンネル要素および第２のマルチトンネル要素がその際に第１の電圧源と接地点との間に直列に接続されている。両マルチトンネル要素はメモリ節点を介して互いに接続されている。マルチトンネル要素の横方向ゲート電極は第２の電圧源または第３の電圧源と接続されている。メモリ節点はキャパシタンスを介して第４の電圧源と接続されている。メモリ節点は別のキャパシタンスを介して、第５の電圧源と接地点との間に接続されている第３のマルチトンネル要素と接続されている。第３のマルチトンネル要素は同じく、第６の電圧源と接続されている横方向ゲート電極により駆動される。
【０００９】
第３のマルチトンネル要素は、メモリ節点上にある電荷を検知する電位計として作用する。第２のマルチトンネル要素の横方向ゲート電極に高い負の電圧を与えて行った測定の結果、マルチトンネル要素に与えられている電圧がクーロン障壁に対する条件を満足するかぎり、第１のマルチトンネル要素およびメモリ節点に単一電子が安定に蓄積できることが判明した。横方向ゲート電極に与えられている電圧に関係して、メモリ節点および第１のマルチトンネル要素から形成されるメモリ要素に離散的な数の電子が安定に蓄積できる。これは、それぞれ相応の数の蓄積された電子に対するメモリ要素の静電的エネルギーが準安定な状態を占めることによって説明される。隣接する準安定な状態の間に静電的エネルギーはすぐ次の準安定な状態よりも高い高さを有する電位壁を有する。電位壁の高さは蓄積されている電子の数およびマルチトンネル要素のトンネル接触部の数に関係する。
【００１０】
単一電子メモリセルはデルタドープされたＧａＡｓにおいて実現されている。単一電子メモリセルの作動のためには６つの電圧源が必要とされるので、多数のこのようなメモリセルを含んでいるメモリセルデバイスはその駆動に高い費用を必要とする。
【００１１】
【発明が解決しようとする課題】
従って本発明の課題は、より少ない費用で駆動可能な単一電子メモリセルデバイスを提供することである。
【００１２】
【課題を解決するための手段】
この課題は本発明によれば、請求項１に記載した特徴を有するそれぞれ単一電子メモリ要素および単一電子トランジスタを有するメモリセルを含んでいる単一電子メモリセルデバイスにより解決される。メモリセルの各々は第１の導線と第２の導線との間に接続されている。メモリセルデバイスは平行に延びている第１の導線および平行に延びている第２の導線を含んでおり、その際に第１の導線および第２の導線は互いに横方向に延びている。第１の導線および第２の導線は現在のＤＲＡＭデバイスのワード線およびビット線に匹敵するものである。
【００１３】
本発明による単一電子メモリセルデバイスでは各メモリセルが第１の導線の１つと第２の導線の１つとの間に接続されているので、メモリセルの各々が付属の第１の導線および付属の第２の導線に相応の電圧レベルを与えることにより簡単に駆動され得る。
【００１４】
単一電子メモリセルデバイスは、第１のトンネル接触部を介して第１の導線と、また第２のトンネル接触部を介して、第１のゲート電極を介して静電容量的に駆動可能なメモリ節点と接続されている少なくとも１つのトンネル要素を含んでいる。トンネル接触部を介して電荷移行が量子力学的なトンネル効果によっても電位障壁の十分に稀な熱的克服によっても行われる。トンネル抵抗がＲT ＞ＲK ＝ｈ／ｅ2 ≒２６ｋΩ（ここでＲK はクリチング（Ｋｌｉｔｚｉｎｇ）抵抗、ｈはプランクの作用量子、またｅは電子電荷である）であれば、多数の電荷移行が素過程により行われる。素過程が電荷移行の際に支配的であるようにトンネル抵抗が１００ｋΩよりも大きいと好適である。第１のゲート電極は第２の導線と接続されている。単一電子トランジスタは第１の端子を介して第１の導線と、また第２の端子を介して第２の導線と接続されている。このトランジスタはメモリ節点と接続されている第２のゲート電極を介して静電容量的に駆動可能である。
【００１５】
メモリ要素および単一電子トランジスタのキャパシタンスは、読出し電圧を与える際に単一電子トランジスタを通って、メモリ要素に蓄積されている電荷に関係する電流が流れるように同調されている。メモリ要素に蓄積されている電荷はその際に変更されない。それに対して、読出し電圧よりも大きい書込み電圧を与えることにより、メモリ要素に蓄積されている電荷は変化可能である。
【００１６】
本発明は、単一電子トランジスタが単一電子トランジスタのゲート電極において有効な電荷に対する敏感な電位計であるという認識に基づいている。読出し電圧は、クーロン障壁に対する条件が満足されているように選ばれる。メモリ節点は単一電子トランジスタの第２のゲート電極と接続されているので、単一電子トランジスタを経て流れる電流はメモリ節点に存在する電荷に関係している。同時に、メモリ節点に蓄積されている電荷の変化が、第１のゲート電極に与えられている読出し電圧がメモリ節点に存在する電荷の変更に十分でないことによって阻止される。その際に、安定にマルチトンネル要素に蓄積され得る電子の数がマルチトンネル要素のトンネル接触部の数にもマルチトンネル要素を駆動するゲート電圧にも関係していることが利用される。
【００１７】
単一電子メモリ要素および単一電子トランジスタのキャパシタンスは、同時に単一電子トランジスタに対する読出し電圧が与えられている際にクーロン障壁に対する条件が満足されており、また単一電子メモリ要素の充電状態の変化が可能でないように互いに同調される。それに対して、より大きい書込み電圧の際にはメモリ節点の充電状態の変化が生ぜしめられる。
【００１８】
情報を読出すためメモリセルを駆動するためには、付属の第１の導線と第２の導線との間に読出し電圧に相応する電圧レベルが与えられる。その他の第１の導線および第２の導線は選ばれた第１の導線と同一の電位に接続されているので、選ばれた第２の導線に属さないすべてのセルは無電圧である。メモリセルの情報を書込むためには、付属の第１の導線と第２の導線との間に書込み電圧に相応する電圧レベルが与えられる。その他の第１の導線および第２の導線は、その他のメモリセルの両端に生ずる電圧降下が、蓄積されている電荷の変化を生じさせないようなより低い電圧レベルであるように接続されている。その他の導線はたとえば読出し電圧または書込みおよび読出し電圧の差に相応する電圧レベルを与えられる。
【００１９】
好ましくは、メモリ要素および単一電子トランジスタのキャパシタンスは、読出し電圧の大きさが書込み電圧の大きさの半分であるように同調されている。この場合メモリセルへの情報の書込みの際に、その他の第１の導線および第２の導線は読出し電圧を与えられる。また選ばれていないメモリセルの一部分の両端に生ずる電圧降下は常に同一である。その他の選ばれていないメモリセルは無電圧である。
【００２０】
好ましくは、メモリ要素は上下にそれぞれトンネル接触部を介して列として接続されている多くのトンネル要素を含んでいる。これらのトンネル接触部の特性に対しては第１のトンネル接触部および第２のトンネル接触部に関係して述べたことが当てはまる。第１のトンネル接触部はその際に第１のトンネル接触部を介して第１の導線と、また列の最後のトンネル要素は第２のトンネル接触部を介してメモリ節点と接続されている。メモリ要素により多くのトンネル接触部を設けることは、第１のゲート電極における固定の電圧に対してメモリ要素の安定な充電状態の数が増大することに通ずる。
【００２１】
トンネル要素としては、導電性の範囲を含んでおりまた絶縁構造を介して隣の導電性の範囲に対して絶縁されているすべての構造が考慮に値する。絶縁構造を介して導電性範囲はトンネル接触部により接続されている。トンネル要素として特に、導電性のコアと導電性のコアを囲む絶縁性のシースとを含んでいる構造が適している。その際に好ましくはトンネル要素の直径は１ｎｍと１０ｎｍとの間である。トンネル要素のキャパシタンスはこの大きさ範囲内でメモリセルデバイスが室温範囲内で機能を果たすように小さい。特にトンネル要素としては、ドイツ特許出願公開第 4212220号明細書から公知のように、絶縁シースとして有機リカンデン（Ｌｉｇａｎｄｅｎ）を有する金属クラスターまたは閉じ込められた金属コアを有するフレレーン（Ｆｕｌｌｅｒｅｎｅ）が適している。
【００２２】
さらにトンネル要素としてはリトグラフ法により構造化された薄い金属層が適しており、その際にトンネル接触部はこのような金属層の酸化およびそれに続く別の金属層の析出および構造化により生ずる。
【００２３】
分子エレクトロニクスの範囲内においてトンネル要素としては、その前史に関係して相い異なる電荷を保持し得る個々の分子の断片も適している。このような切換充電可能な分子断片の間の電荷移行は化学的結合に沿って行われる。
【００２４】
トンネル接触部のトンネル抵抗がＲT ＞ＲK ＝ｈ／ｅ2 ≒２６ｋΩ（ここでＲK はクリンチング（Ｋｌｉｔｚｉｎｇ）抵抗、ｈはプランクの作用量子、またｅは電子電荷である）であり、メモリセルの電気的挙動がトンネル接触部、キャパシタンスおよび第１の導線および第２の導線における電圧レベルにより十分に正確に決定されており、導線抵抗および交流抵抗が無視可能であり、それぞれトンネル移行だけがトンネル接触部を介して行われ、従ってトンネル移行の間はその他のトンネル接触部はキャパシタンスとみなされ、すべてのトンネル接触部が等しいキャパシタンスを有し、またメモリセルデバイスのその他のメモリセルのキャパシタンス寄与が無視可能であるという前提のもとに、メモリ要素の安定な充電状態に対して下式が成り立つ。
【数２】
0004057675.tif 000002
ここで  ＣG   第１のゲート電極のキャパシタンス
Ｃ  メモリ要素のトンネル接触部のキャパシタンス
ｎ  メモリ要素のトンネル接触部の数
Ｖ  第１のゲート電極における電圧
Ｉ  メモリ要素に蓄積された電子の数
ｅ  電子電荷
【００２５】
書込み電圧±ＶSchreib が与えられている際に安定な状態＋ｅおよび−ｅを占めるメモリセルに対して、安定な充電状態に対する条件から
【数３】
0004057675.tif 000003
である。
【００２６】
書込み電圧±ＶSchreib が与えられている際に充電状態零電子が不安定である条件は
【数４】
0004057675.tif 000004
に通ずる。
【００２７】
読出し電圧ＶLeseが与えられている際に特に充電状態＋ｅが安定でなければならない。
すなわち
【数５】
0004057675.tif 000005
でなければならない。さらに単一電子トランジスタに対してクーロン障壁に対する条件が満足されていなければならない。
【数６】
0004057675.tif 000006
【００２８】
単一電子トランジスタの全キャパシタンスは単一電子トランジスタを形成するトンネル接触部のキャパシタンスと第２のゲート電極のキャパシタンスとの和として生ずる。
【００２９】
これらの条件は下記の電圧およびキャパシタンスに対して満足される。
【数７】
0004057675.tif 000007
【００３０】
本発明はこれらのキャパシタンス値に制限されない。他の読出し電圧ＶLeseの選定により、不等式の全範囲の利用により、読出しおよび／または書込み電圧における他のおよび／または多くの安定な充電状態の設定により、または安定性規範を導き出す際の他の仮定、たとえばトンネル接触部が相い異なるキャパシタンスを有するという仮定により、類似の仕方でキャパシタンスに対する他の規範が決定され得る。
【００３１】
【実施例】
以下、図面および実施例により本発明を一層詳細に説明する。
【００３２】
メモリセルデバイスはほぼ互いに平行に延びている第１の導線Ｌ１と、同じくほぼ互いに平行に延びている第２の導線Ｌ２とを含んでいる。その際に第１の導線Ｌ１は第２の導線Ｌ２に対して横方向に延びている（図１参照）。
【００３３】
メモリセルデバイスは、それぞれ第１の導線Ｌ１の第２の導線Ｌ２の間に接続されているメモリセルＳを含んでいる。それによって第１の導線Ｌ１および第２の導線Ｌ２の駆動によりメモリセルＳの各々が一義的に駆動され得る。
【００３４】
メモリセルの各々は、上下にトンネル接触部ＴＫを介して互いに接続されている６つのトンネル要素Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６を含んでいる。第１のトンネル要素Ｔ１は第１のトンネル接触部ＴＫ１を介して第１の導線Ｌ１の端子と接続されている。列の最後のトンネル要素Ｔ６は第２のトンネル接触部ＴＫ２を介してメモリ節点ＳＫと接続されている。メモリ節点ＳＫは第１のゲート電極Ｇ１を介して静電容量的に駆動可能である。第１のゲート電極Ｇ１とメモリ節点ＳＫとの間の間隔は、メモリセルデバイスに予定されている作動電圧において第１のゲート電極Ｇ１とメモリ節点ＳＫとの間のトンネル移行が行われないような大きさである（図２および図３参照）。第１のゲート電極Ｇ１は第２の導線Ｌ２と接続されている。
【００３５】
第１のゲート電極Ｇ１と、メモリ節点ＳＫと、中間に位置しているトンネル接触部ＴＫ１、ＴＫ、ＴＫ２を有するトンネル要素Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６とがメモリ要素を形成する。
【００３６】
さらにメモリセルの各々は、第１のトランジスタトンネル接触部ＴＫ３を介して第１の導線Ｌ１と接続されており、また第２のトランジスタトンネル接触部ＴＫ４を介して第２の導線Ｌ２と接続されているトランジスタトンネル要素Ｔを含んでいる。トランジスタトンネル要素Ｔは、メモリ節点ＳＫと接続されている第２のゲート電極Ｇ２を介して駆動される。第２のゲート電極Ｇ２とトランジスタトンネル要素Ｔとの間の間隔は、駆動が静電容量的に行われ、またメモリセルデバイスの作動電圧において第２のゲート電極Ｇ２とトランジスタトンネル要素Ｔとの間のトンネル移行が行われないような大きさである。トランジスタトンネル要素Ｔ、第１のトランジスタトンネル接触部ＴＫ３、第２のトランジスタトンネル接触部ＴＫ４および第２のゲート電極Ｇ２は単一電子トランジスタを形成する。
【００３７】
トンネル要素Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６はたとえば絶縁性の表面の上の丸い横断面を有する導電性のアイランドとして実現される。トンネル要素Ｔ１、Ｔ６はたとえば３ｎｍの直径を有する金、アルミニウムまたはチタンから形成される。メモリセルが配置されている絶縁性の表面はシリコン基板の上に配置されているたとえばＳｉＯ2 層の表面である。メモリセルデバイスはさらにサファイアから成る基板の上に配置され得る。
【００３８】
隣接するトンネル要素Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６の間隔、従ってまたトンネル接触部ＴＫ１、ＴＫ、ＴＫ２の寸法はたとえば２ｎｍである。メモリ節点ＳＫおよび第２のゲート電極Ｇ２ならびに第１のゲート電極Ｇ１および導線Ｌ１およびＬ２はたとえば絶縁性の表面の上の金属領域として実現される。それらは同じく金、アルミニウムまたはチタンから形成される。第１のゲート電極Ｇ１とメモリ節点ＳＫとの間の間隔はたとえば５ｎｍである。
【００３９】
メモリ節点ＳＫの寸法はたとえば３ｎｍである。
【００４０】
トランジスタトンネル要素Ｔはたとえば３ｎｍの直径を有する丸い横断面を有する同じく金、アルミニウムまたはチタンから成る導電性のアイランドとして形成されている。第１の導線Ｌ１および第２の導線Ｌ２への接続は同じくたとえば金、アルミニウムまたはチタンから成る金属の導体帯として実現されている。トランジスタトンネル要素と第１の導線Ｌ１または第２の導線Ｌ２への接続との間の間隔、従ってまたトランジスタトンネル接触部ＴＫ３、ＴＫ４の寸法は２ｎｍである。第２のゲート電極Ｇ２とトランジスタトンネル要素Ｔとの間の間隔は５ｎｍである。
【００４１】
メモリセルあたりの占有面積は約５００ｎｍ2 である。それによって１Ｔｂｉｔメモリセルデバイスが５ｃｍ2 の面上に実現可能である。
【００４２】
メモリセルはたとえばラスタートンネル顕微鏡または原子力顕微鏡の助けをかりて絶縁性の表面の上に個々の金属原子を析出することにより製造される。
【００４３】
代替的にたとえば３ｎｍの厚みの全面的な金属層がリトグラフィにより、特に電子線またはシンクロトロン線の使用のもとに、またはラスタープローブ顕微鏡による酸化により構造化される。
【００４４】
トンネル要素の間の非導電性の中間空所はもともと金属層の酸化によってもリトグラフ法の使用および反応性のイオンエッチングによっても製造することができる。
【００４５】
たとえばトンネル接触部ＴＫ１、ＴＫ、ＴＫ２のトンネル抵抗はそれぞれ１００ｋΩであり、また付属のキャパシタンスはそれぞれ１ａＦである。第１のゲート電極のキャパシタンスＣG は１ａＦである。トランジスタトンネル接触部ＴＫ３、ＴＫ４のキャパシタンスはそれぞれ０．１ａＦである。第２のゲート電極Ｇ２のキャパシタンスは０．３ａＦである。それによって単一電子メモリトランジスタの全キャパシタンスは
【数８】
0004057675.tif 000008
である。
【００４６】
メモリセルは０．３２ボルトの読出し電圧ＶLeseおよび０．６４ボルトの書込み電圧ＶSchribにより作動させられる。
【００４７】
図４に示されているメモリセルの特性曲線により以下にメモリセルの作動を説明する。図４には第１の特性曲線Ｋ１および第２の特性曲線Ｋ２が示されている。第１の特性曲線Ｋ１は、メモリ要素に充電状態＋ｅが蓄積されている場合に当てはまる。第２の特性曲線Ｋ２は、メモリ要素に充電状態−ｅが蓄積されている場合に当てはまる。第１の導線Ｌ１と第２の導線Ｌ２との間に電圧＋ＶLeseが与えられており、またメモリ要素に充電状態＋ｅが蓄積されていると、トランジスタを経て約０．８μＡの電流が流れる。それに対して、充電状態−ｅが蓄積されていると、＋ＶLeseの電圧が与えられている際に電流がトランジスタを経て流れない。
【００４８】
−ＶLeseの電圧を与える際には、充電状態＋ｅが蓄積されている場合には、電流がトランジスタを経て流れず、また充電状態−ｅが蓄積されている場合には、約−０．８μＡの電流が流れる。
【００４９】
書込み電圧＋ＶSchreib を与えることにより、充電状態＋ｅが蓄積されている場合には、電流が増大し、不安定な充電状態零が通過され、またレベル＋ＶSchreib の到達の際に充電状態−ｅがメモリ要素に書込まれる。充電状態＋ｅを書込むためには電圧レベル−ＶSchreib が与えられ、その際に、充電状態−ｅが蓄積されていた場合には、不安定な充電状態零が通過され、また充電状態＋ｅがメモリ要素に書込まれる。読出し電圧ＶLeseは、確かに電流の流れを介して明らかに充電状態−ｅと＋ｅとの間が区別され得るが、安定な充電状態＋ｅおよび−ｅの切換充電は行われないように選ばれている。
【図面の簡単な説明】
【図１】メモリセルデバイスの概要回路図。
【図２】メモリセルの平面図。
【図３】図２に示されているメモリセルの等価回路図。
【図４】メモリセルの特性曲線。
【符号の説明】
Ｇ１    第１のゲート電極
Ｇ２    第２のゲート電極
Ｌ１    第１の導線
Ｌ２    第２の導線
Ｓ    メモリセル
ＳＫ    メモリ節点
Ｔ    トランジスタトンネル要素
Ｔ１〜Ｔ６    トンネル要素
ＴＫ１、ＴＫ、ＴＫ２    トンネル接触部
ＴＫ３    第１のトランジスタトンネル接触部
ＴＫ４    第２のトランジスタトンネル接触部
【図１】
0004057675.tif 000010
【図２】
0004057675.tif 000011
【図３】
0004057675.tif 000012
【図４】
0004057675.tif 000013