(57)【特許請求の範囲】
【請求項１】
外部から入力されるシリアルデータを受信してパラレルデータに変換する複数のレシーバ部を備える通信システムのためのループバックテスト回路であって、
テスト用のパラレルデータを生成するテスト信号生成部と、
前記テスト用のパラレルデータをテスト用のシリアルデータに変換して出力するトランスミッタ部と、
前記外部から各々対応するレシーバ部へ入力されるシリアルデータまたは前記トランスミッタ部から出力されるテスト用のシリアルデータを選択的に出力して各々対応するレシーバ部に供給する選択供給部と、
前記複数のレシーバ部のそれぞれから出力されるパラレルデータのエラーの有無を検出するエラー検出部とを備え、
前記トランスミッタ部から出力されるシリアルデータは、前記選択供給部を介して前記複数のレシーバ部に共通に供給されるループバックテスト回路。
【請求項２】
前記トランスミッタ部から出力されるシリアルデータの信号線上には、少なくとも１つのレシーバ部を含むグループのそれぞれに対して１つずつ設けられたバッファが挿入され、これらそれぞれのバッファの出力信号が前記選択供給部に接続される請求項１に記載のループバックテスト回路。
【請求項３】
前記トランスミッタ部から出力されるシリアルデータの信号線上には、前記複数のレシーバ部のそれぞれに対応して１つずつ設けられ、同期クロックに同期して前記トランスミッタ部から出力されるシリアルデータを順次シフトするフリップフロップが挿入され、これらそれぞれのフリップフロップの出力信号が前記選択供給部に接続される請求項１に記載のループバックテスト回路。
【請求項４】
パラレルデータをシリアルデータに変換して送信する複数のトランスミッタ部を備える通信システムのためのループバックテスト回路であって、
テスト用のパラレルデータを生成して前記複数のトランスミッタ部に供給するテスト信号生成部と、
各々対応する前記トランスミッタ部へ入力される前記パラレルデータまたは前記テスト用のパラレルデータを選択的に出力して各々対応するトランスミッタ部に供給する第１の選択供給部と、
前記複数のトランスミッタ部から出力されるそれぞれのシリアルデータの内の１つを選択的に出力する第２の選択供給部と、
前記第２の選択供給部から出力されるシリアルデータをパラレルデータに変換して出力するレシーバ部と、
前記レシーバ部から出力されるパラレルデータのエラーの有無を検出するエラー検出部とを備えるループバックテスト回路。
【請求項５】
前記第２の選択供給部は、前記複数のトランスミッタ部のそれぞれから出力されるシリアルデータの信号線上に、少なくとも１つのトランスミッタ部を含むグループのそれぞれに対して１つずつ設けられた選択器を備え、
前段の選択器の出力信号が次段の選択器の一方の入力端子に順次入力されるよう全ての前記選択器が接続され、前記選択器の残りの入力端子にはそれぞれ対応するトランスミッタ部から出力されるシリアルデータが入力され、最終段の選択器の出力信号が前記レシーバ部へ入力される請求項４に記載のループバックテスト回路。
【請求項６】
前記第２の選択供給部は、前記複数のトランスミッタ部のそれぞれから出力されるシリアルデータの信号線上に、初段のトランスミッタ部を除く残りのトランスミッタ部のそれぞれに対応して設けられた選択器、および、同期クロックに同期して対応する選択器の出力信号をラッチするフリップフロップを備え、
前段のフリップフロップの出力信号が次段の選択器の一方の入力端子に順次入力され、全ての前記選択器および前記フリップフロップが交互に並べられて接続され、前記選択器の残りの入力端子にはそれぞれ対応するトランスミッタ部から出力されるシリアルデータが入力され、最終段のフリップフロップの出力信号が前記レシーバ部へ入力される請求項４に記載のループバックテスト回路。
【請求項７】
外部から入力されるシリアルデータを受信してパラレルデータに変換する複数のレシーバ部を備える通信システムのためのループバックテスト方法であって、
テスト用のパラレルデータを生成するステップと、
前記テスト用のパラレルデータをテスト用のシリアルデータに変換するステップと、
前記テスト用のシリアルデータを前記複数のレシーバ部に共通に供給するステップと、
前記複数のレシーバ部のそれぞれから出力されるパラレルデータのエラーの有無を検出するステップとを含むループバックテスト方法。
【請求項８】
前記テスト用のシリアルデータは、少なくとも１つのレシーバ部を含むグループ毎にバッファリングされた後選択されるステップを含む請求項７に記載のループバックテスト方法。
【請求項９】
パラレルデータをシリアルデータに変換して送信する複数のトランスミッタ部を備える通信システムのためのループバックテスト方法であって、
テスト用のパラレルデータを生成するステップと、
各々対応する前記トランスミッタ部へ入力される前記パラレルデータまたは前記テスト用のパラレルデータを選択的に出力して各々対応するトランスミッタ部に供給するステップと、
前記複数のトランスミッタ部から出力されるそれぞれのシリアルデータの内の１つを選択的に出力するステップと、
前記選択的に出力されたシリアルデータをパラレルデータに変換した後、エラーの有無を検出するステップとを含むループバックテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非常に高速な通信スピードでシリアルデータを送信および受信する通信システムのためのテスト回路およびテスト方法に関する。
【０００２】
【従来の技術】
高速データ通信を行うシステムを実現する上で欠かせない技術にトランシーバがある。トランシーバは、低速のパラレルデータを高速のシリアルデータに変換して光ファイバ等の伝送路を介して送信する機能と、高速のシリアルデータを受信し、このシリアルデータの変化点を検出してリカバリクロックを生成し、このリカバリクロックに同期してシリアルデータを低速のパラレルデータに変換する機能の両方を備える。
【０００３】
図９は、ＩＥＥＥ  Ｐ８０２．３ａｅで定義された１０ＧＢＡＳＥ−ＸのＰＭＡ（Physical Media Attachment ）の一例の構成概略図である。
このＰＭＡ６０には４つのトランシーバ６２が含まれており、各トランシーバ６２は、パラレルデータをシリアルデータに変換して送信するトランスミッタ部６４と、シリアルデータを受信してパラレルデータに変換するレシーバ部６６とから構成されている。
【０００４】
各トランシーバ６２において、トランスミッタ部６４は、１０ビット幅、３１２．５Ｍｂｐｓ（メガビット／秒）のパラレルデータ（parallel in ）を１ビット幅、３．１２５Ｇｂｐｓ（ギガビット／秒）ディファレンシャルのシリアルデータ（3.125Gbps data output ）に変換し送信する。一方、レシーバ部６６は、１ビット幅、３．１２５Ｇｂｐｓディファレンシャルのシリアルデータ（3.125Gbps data input）を受信し、このシリアルデータから生成されるリカバリクロックに同期して１０ビット幅、３１２．５Ｍｂｐｓのパラレルデータ（parallel out）に変換する。
【０００５】
ところで、上記トランシーバ６２を半導体チップ上で実現する場合に最も問題となるのはテストである。その理由は、従来のＬＳＩテストのような低速でのファンクションテストでは実動作スピードでの動作が確認できないため、半導体チップが正常に製造されたかどうかを確認することができないからである。また、３．１２５Ｇｂｐｓの高速で送受信されるデータ信号を扱うことができるテスタは非常に高価であり、テストコストが非常に高くなる。
【０００６】
このため、トランシーバ６２を設計する際には、一般的にループバックテストと呼ばれる、実動作スピードで自己テストを行うためのＢＩＳＴ（Build In Self Test）回路が組み込まれる。
【０００７】
図９に示すＰＭＡ６０の場合、各トランシーバ６２のトランスミッタ部６４のパラレルデータの入力側には、テスト用のパラレルデータを生成するテスト信号生成部６８が設けられている。通常動作時には、チップ外部から入力されるパラレルデータが、また、テスト動作時には、テスト信号生成部６８により生成されるテスト用のパラレルデータが、それぞれマルチプレクサ７０を介してトランスミッタ部６４へ入力され、シリアルデータに変換されて送信される。
【０００８】
また、通常動作時には、チップ外部から入力されるシリアルデータが、また、テスト動作時には、各々対応するトランスミッタ部６４から出力されるシリアルデータが、それぞれマルチプレクサ７２を介してレシーバ部６６へ入力される。レシーバ部６６のパラレルデータの出力側にはエラー検出部７４が設けられ、テスト動作時に、レシーバ部６６によって変換されたパラレルデータのエラーの有無を検出する。
【０００９】
すなわち、テスト動作時には、テスト信号生成部６８によってテスト用のパラレルデータが生成され、このテスト用のパラレルデータは、トランスミッタ部６４によりシリアルデータに変換されて送信される。また、トランスミッタ部６４から出力されたシリアルデータは、マルチプレクサ７２を介してレシーバ部６６へ入力され、レシーバ部によりパラレルデータに変換され、エラー検出部７４により、変換後のパラレルデータにエラーがあるかどうかが検出される。
【００１０】
このようなＢＩＳＴ回路を用いることにより、実動作スピードでのトランスミッタ部６４とレシーバ部６６のテストを同時に行うことが可能となる。
【００１１】
【発明が解決しようとする課題】
ところで、複数のトランシーバ６２を１つの半導体チップに集積する場合、図１０に示すように、例えばチップの図中左辺にレシーバ部６６、同右辺にトランスミッタ部６４を配置し、レシーバ部６６で受信した信号をユーザロジック７６を介してトランスミッタ部６４側へ出力する構成にすることがある。その理由は、例えば、トランシーバ６２のチップを複数搭載するシステムを構築する場合、ボード設計時のデータ信号線の引き回しを考慮すると、このような構成が最も無駄がないからである。
【００１２】
図１０に示すような構成を実現するためには、レシーバ部６６とトランスミッタ部６４を分けて別々に配置する必要がある。このため、図９に示すような従来方式のＢＩＳＴ回路を組み込む場合、各レシーバ部６６毎にテスト用のダミーのトランスミッタ部７８を設け、かつ各トランスミッタ部６４毎にテスト用のダミーのレシーバ部８０をそれぞれ設ける必要がある。従って、チップ面積が増大しコスト高になるという問題があった。
【００１３】
本発明の目的は、上述した従来技術に基づく問題点を解消し、チップ面積を増大させることなく安価に、高速な通信スピードで送受信を行う通信システムを、実動作スピードで自己テストすることができるテスト回路およびテスト方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、外部から入力されるシリアルデータを受信してパラレルデータに変換する複数のレシーバ部を備える通信システムのためのループバックテスト回路であって、
テスト用のパラレルデータを生成するテスト信号生成部と、
テスト用のパラレルデータをテスト用のシリアルデータに変換して出力するトランスミッタ部と、
外部から各々対応するレシーバ部へ入力されるシリアルデータまたはトランスミッタ部から出力されるテスト用のシリアルデータを選択的に出力して各々対応するレシーバ部に供給する選択供給部と、
複数のレシーバ部のそれぞれから出力されるパラレルデータのエラーの有無を検出するエラー検出部とを備え、
トランスミッタ部から出力されるシリアルデータは、選択供給部を介して複数のレシーバ部に共通に供給されるループバックテスト回路を提供する。
【００１８】
また、トランスミッタ部から出力されるシリアルデータの信号線上には、少なくとも１つのレシーバ部を含むグループのそれぞれに対して１つずつ設けられたバッファが挿入され、これらそれぞれのバッファの出力信号が選択供給部に接続されるのが好ましい。
【００１９】
また、トランスミッタ部から出力されるシリアルデータの信号線上には、複数のレシーバ部のそれぞれに対応して１つずつ設けられ、同期クロックに同期してトランスミッタ部から出力されるシリアルデータを順次シフトするフリップフロップが挿入され、これらそれぞれのフリップフロップの出力信号が選択供給部に接続されるのが好ましい。
【００２０】
また、本発明は、パラレルデータをシリアルデータに変換して送信する複数のトランスミッタ部を備える通信システムのためのループバックテスト回路であって、
テスト用のパラレルデータを生成して複数のトランスミッタ部に供給するテスト信号生成部と、
各々対応するトランスミッタ部へ入力されるパラレルデータまたはテスト用のパラレルデータを選択的に出力して各々対応するトランスミッタ部に供給する第１の選択供給部と、
複数のトランスミッタ部から出力されるそれぞれのシリアルデータの内の１つを選択的に出力する第２の選択供給部と、
第２の選択供給部から出力されるシリアルデータをパラレルデータに変換して出力するレシーバ部と、
レシーバ部から出力されるパラレルデータのエラーの有無を検出するエラー検出部とを備えるループバックテスト回路を提供する。
【００２４】
また、第２の選択供給部は、複数のトランスミッタ部のそれぞれから出力されるシリアルデータの信号線上に、少なくとも１つのトランスミッタ部を含むグループのそれぞれに対して１つずつ設けられた選択器を備え、前段の選択器の出力信号が次段の選択器の一方の入力端子に順次入力されるよう全ての選択器が接続され、選択器の残りの入力端子にはそれぞれ対応するトランスミッタ部から出力されるシリアルデータが入力され、最終段の選択器の出力信号がレシーバ部へ入力されるのが好ましい。
【００２５】
また、第２の選択供給部は、複数のトランスミッタ部のそれぞれから出力されるシリアルデータの信号線上に、初段のトランスミッタ部を除く残りのトランスミッタ部のそれぞれに対応して設けられた選択器、および、同期クロックに同期して対応する選択器の出力信号をラッチするフリップフロップを備え、前段のフリップフロップの出力信号が次段の選択器の一方の入力端子に順次入力され、全ての選択器およびフリップフロップが交互に並べられて接続され、選択器の残りの入力端子にはそれぞれ対応するトランスミッタ部から出力されるシリアルデータが入力され、最終段のフリップフロップの出力信号がレシーバ部へ入力されるのが好ましい。
【００２６】
さらに本発明は、外部から入力されるシリアルデータを受信してパラレルデータに変換する複数のレシーバ部を備える通信システムのためのループバックテスト方法であって、
テスト用のパラレルデータを生成するステップと、
テスト用のパラレルデータをテスト用のシリアルデータに変換するステップと、
テスト用のシリアルデータを複数のレシーバ部に共通に供給するステップと、
複数のレシーバ部のそれぞれから出力されるパラレルデータのエラーの有無を検出するステップとを含むループバックテスト方法を提供する。
【００３０】
また、テスト用のシリアルデータは、少なくとも１つのレシーバ部を含むグループ毎にバッファリングされた後選択されるステップを含むことが好ましい。
【００３１】
さらに本発明は、パラレルデータをシリアルデータに変換して送信する複数のトランスミッタ部を備える通信システムのためのループバックテスト方法であって、
テスト用のパラレルデータを生成するステップと、
各々対応するトランスミッタ部へ入力されるパラレルデータまたはテスト用のパラレルデータを選択的に出力して各々対応するトランスミッタ部に供給するステップと、
複数のトランスミッタ部から出力されるそれぞれのシリアルデータの内の１つを選択的に出力するステップと、
選択的に出力されたシリアルデータをパラレルデータに変換した後、エラーの有無を検出するステップとを含むループバックテスト方法を提供する。
【００３３】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のテスト回路およびテスト方法を詳細に説明する。
【００３４】
図１は、本発明のテスト回路の一実施例の構成概略図である。
同図に示すテスト回路１０は、本発明を、レシーバ部を備える通信システムに適用したものであり、テスト対象となる４個のレシーバ部１２と、これら４個のレシーバ部１２のそれぞれに対応して４個設けられたエラー検出部１４およびループバック用のマルチプレクサ（選択供給部）１６と、テスト用のダミーのトランスミッタ部１８と、テスト信号生成部２０とを備えている。
【００３５】
ここで、トランスミッタ部１８と、テスト信号生成部２０が本発明におけるテストデータ生成手段に相当し、各レシーバ部１２にテスト用のシリアルデータを供給する。
【００３６】
図示例のテスト回路１０において、テスト信号生成部２０は、図中トランスミッタ部１８の下部に配置され、テスト用のパラレルデータを生成する。テスト信号生成部２０から出力されるパラレルデータはトランスミッタ部１８へ入力される。
【００３７】
トランスミッタ部１８は、図中左端のレシーバ部１２の左側に隣接して配置され、パラレルデータをシリアルデータに変換して送信する。トランスミッタ部１８から出力されるシリアルデータは、４個のマルチプレクサ１６の一方の入力端子に共通に入力される。４個のマルチプレクサ１６の他方の入力端子には、例えばチップ外部から入力される通常動作時のシリアルデータが入力される。
【００３８】
マルチプレクサ１６は、通常動作モードとテスト動作モードを切り替えるテスト信号（図示せず）により、通常動作モードでは、チップ外部や内部回路等から供給されるシリアルデータを選択的に出力し、テスト動作モードでは、トランスミッタ部１８から出力されるシリアルデータを選択的に出力する。４個のマルチプレクサ１６から出力されるシリアルデータは、それぞれ対応するレシーバ部１２へ入力される。
【００３９】
レシーバ部１２は、シリアルデータを受信してパラレルデータに変換する。図中４個のレシーバ部１２は、各々対応するマルチプレクサ１６の下部に、互いに隣接して一列に配置されている。レシーバ部１２から出力されるパラレルデータは、例えばチップの内部回路へ供給されると共に、それぞれ対応するエラー検出部１４へ入力される。
【００４０】
エラー検出部１４は、それぞれ対応するレシーバ部１２から出力されるパラレルデータのエラーの有無を検出する。図中４個のエラー検出部は各々対応するレシーバ部１２の下部に、互いに隣接して一列に配置されている。エラー検出部１４は、例えばテスト信号生成部２０により生成されたパラレルデータとレシーバ部１２から出力されるパラレルデータとを比較し、両者が同一であるかどうか、すなわちレシーバ部１２が実動作スピードで正常に機能しているかどうかを判定する。
【００４１】
テスト回路１０では、通常動作モードにおいて、チップ外部等から供給されるシリアルデータが４個のマルチプレクサ１６を介してそれぞれ対応するレシーバ部１２へ入力される。それぞれのレシーバ部１２では、受信したシリアルデータがパラレルデータに変換され、チップの内部回路等へ供給される。
【００４２】
一方、テスト動作モードでは、テスト信号生成部２０により生成されるテスト用のパラレルデータがトランスミッタ部１８によりシリアルデータに変換され、４個のマルチプレクサ１６を介して各々対応するレシーバ部１２へ同時に入力される。それぞれのレシーバ部１２では、入力されるシリアルデータがパラレルデータに変換され、それぞれ対応するエラー検出部１４により、それぞれのレシーバ部１２から出力されるパラレルデータのエラーの有無の検出が同時に行われる。
【００４３】
図１に示すテスト回路１０では、複数のレシーバ部１２に対してトランスミッタ部１８を１個だけ使用して複数のレシーバ部１２の自己テストを行うことができる。このため、例えば図１０に示すように、トランスミッタ部とレシーバ部とを別々の箇所に配置した場合であっても、レシーバ部１２の個数に相当する多数のダミーのトランスミッタ部は不要であり、チップ面積を削減することができるのでコストを安く抑えることができる。
【００４４】
なお、図１に示すトランスミッタ部１８はダミーのトランスミッタ部を使用してもよいし、通常動作モードで実際に使用するトランスミッタ部の１つを使用してもよい。また、ダミーのトランスミッタ部を使用する場合、通常動作モードで実際に使用するトランスミッタ部と同一構成のものを使用してもよいし、テスト用に簡略化した構成のものを使用してもよい。例えば、テスト信号生成部で生成したテスト用のパラレルデータをシリアルデータに変換する機能を有するものであればよい。このように簡略化した構成のものを使用すれば、チップ面積をさらに削減することができる。
【００４５】
さらに、テストデータ生成手段は、必ずしも図示例で示すトランスミッタ部およびテスト信号生成部で構成される必要はなく、各レシーバに供給するテスト用のシリアルデータを生成するものであれば、どのような構成であってもよい。
【００４６】
また、図示例は、４個のレシーバ部１２を備える場合であるが、レシーバ部１２の個数は２個以上何個であってもよいことは言うまでもない。また、図示例では、ダミーのトランスミッタ部１８を図中左端のレシーバ部１２の左側に隣接して配置しているが、例えば右端のレシーバ部１２の右側に隣接して配置してもよいし、あるいはレシーバ部１２同士の間のどこかに配置してもよいし、その配置場所は何ら限定されない。
【００４７】
また、図１に示す例では、４個のレシーバ部１２のそれぞれに対応して４個のエラー検出部１４を設けているが、これも限定されない。例えば図２に示すテスト回路２２のように、４個のレシーバ部１２のそれぞれから出力される４つのパラレルデータを１つのマルチプレクサ２４に入力し、このマルチプレクサ２４から選択的に出力される１つのパラレルデータを１つのエラー検出部１４に入力する構成としてもよい。
【００４８】
この場合、４個のレシーバ部１２のテストを順番に１つずつ行うことになり、テスト時間は４倍になるが、さらにチップ面積を削減することができ、コストをさらに抑えることができるという利点がある。
【００４９】
なお、図２では、４個のレシーバ部１２に対して１個のエラー検出部１４を設ける例を示したが、これも限定されない。レシーバ部１２の個数が非常に多い場合には、複数のレシーバ部１２を複数のグループに分け、グループのそれぞれに対してエラー検出部１４を１つずつ設けるようにしてもよい。この場合、各々のエラー検出部１４により、各々対応するグループに含まれるレシーバ部１２のそれぞれから出力されるパラレルデータのエラーの有無が検出される。
【００５０】
ここで、各レシーバ部１２の図中横方向の幅をＷとすると、トランスミッタ部１８は、シリアルデータを各レシーバ部１２へ供給するために、Ｗ×ｎの長さのループバック用の信号線を駆動する必要がある。システムによっては、この信号線が数ｍｍに及ぶ場合もあり得るため、３．１２５Ｇｂｐｓ等の非常に高速なデータ信号を数ｍｍに渡ってスキューやジッターを抑えながら伝播させるのは非常に困難なことである。
【００５１】
従って、図３に示すテスト回路２６のように、トランスミッタ部１８から出力されるシリアルデータの信号線上にバッファ２８を直列に挿入するのが好ましい。これにより、トランスミッタ部１８から出力されるシリアルデータを適宜増幅しつつ信号線を駆動することができるため、レシーバ部１２の個数が非常に多く、したがって信号線の配線長が長く、しかも非常に高速なデータ通信であっても確実にシリアルデータを伝播させることができる。
【００５２】
なお、図３に示すテスト回路２６では、それぞれのマルチプレクサ１６の手前にそれぞれ１つずつバッファ２８を挿入し、全てのバッファ２８を直列に接続しているが、これに限定されない。例えば、レシーバ部１２の個数が非常に多い場合、複数のレシーバ部１２を複数のグループに分け、グループのそれぞれに対して１つずつバッファ２８を設けるようにしてもよい。また、各グループに含まれるレシーバ部１２の個数もそれぞれ異なっていてもよい。
【００５３】
次に、本発明のテスト回路の別の例を挙げて説明する。
【００５４】
図４は、本発明のテスト回路の別の実施例の構成概略図である。
同図に示すテスト回路３０は、本発明を、トランスミッタ部を備える通信システムに適用したものであり、テスト対象である４個のトランスミッタ部１８と、これら４個のトランスミッタ部１８のそれぞれに対応して設けられた４個のテスト信号生成部２０と、ループバック用のマルチプレクサ（第２の選択供給部）３２と、テスト用のレシーバ部１２と、エラー検出部１４とを備えている。ここで、レシーバ部１２とエラー検出部１４が本発明におけるエラー検出手段に相当し、各トランスミッタ１８から供給されるシリアルデータのエラーの有無を検出する。
【００５５】
図示例のテスト回路３０において、ループバック用のマルチプレクサ３２を除く、トランスミッタ部１８、テスト信号生成部２０、レシーバ部１２およびエラー検出部１４の各部位は、図１に示すテスト回路１０の各部位と同じである。なお、本実施例の場合、テスト用のレシーバ部１２はダミーのレシーバ部ではなく、通常動作モードで、実際に使用されるレシーバ部をテスト用のレシーバ部１２として兼用して用いている。
【００５６】
４個のテスト信号生成部２０は互いに隣接して一列に配置されており、その出力信号であるテスト用のパラレルデータは、それぞれ対応するトランスミッタ部１８へ入力される。
【００５７】
なお、図面の煩雑さを避け、説明を容易化するために図示を省略しているが、テスト信号生成部２０とトランスミッタ部１８の間には、例えば図９のマルチプレクサ７０と同等なマルチプレクサ（第１の選択供給部）がそれぞれ設けられている。このマルチプレクサからは、通常動作モードで、チップ外部等から供給されるパラレルデータが選択的に出力され、テスト動作モードでは、テスト信号生成部２０から出力されるパラレルデータが選択的に出力される。
【００５８】
４個のトランスミッタ部１８は、各々対応するテスト信号生成部２０の上部に、互いに隣接して一列に配置されており、その出力信号であるシリアルデータは、それぞれチップ外部等へ供給されると共に、全てマルチプレクサ３２の入力端子に入力される。
【００５９】
なお、前述の通り、本実施例では、レシーバ部１２は通常動作モードで実際にレシーバ部として使用されるので、マルチプレクサ３２には、通常動作モードで、チップ外部等から供給されるシリアルデータも入力される。なお、レシーバ部１２として、ダミーのレシーバ部を使用する場合、マルチプレクサ３２には、通常動作モードでチップ外部等から供給されるシリアルデータを入力する必要はない。
【００６０】
ここで、マルチプレクサ３２において、通常動作モードとテスト動作モードを切り替えるテスト信号（図示せず）により、通常動作モードでは、チップ外部等から入力されるシリアルデータが選択的に出力され、テスト動作モードでは、４個のトランスミッタ部１８から出力される４つのシリアルデータの内の１つが選択的に出力される。マルチプレクサ３２から出力されるシリアルデータはレシーバ部１２へ入力される。
【００６１】
レシーバ部１２から出力されるパラレルデータは、内部回路等へ供給されると共に、エラー検出部１４へ入力される。なお、ダミーのレシーバ部１２を使用する場合、レシーバ部１２から出力されるパラレルデータは内部回路等へ供給する必要はなく、エラー検出部１４のみに入力する構成とすればよい。
【００６２】
図示例のテスト回路３０において、まず、通常動作モードでは、チップ外部等から供給される４つのパラレルデータが、それぞれ対応するマルチプレクサ（図示省略）を介してトランスミッタ部１８へ入力される。それぞれのトランスミッタ部１８では、入力されたパラレルデータがシリアルデータに変換され、チップ外部等へ送信される。
【００６３】
一方、テスト動作モードでは、例えば図中左端のテスト信号生成部２０により生成されるテスト用のパラレルデータが対応するトランスミッタ部１８によりシリアルデータに変換され、マルチプレクサ３２を介してレシーバ部１２へ入力される。レシーバ部１２では、マルチプレクサ３２を介して入力されるシリアルデータがパラレルデータに変換され、エラー検出部１４により、レシーバ部１２から出力されるパラレルデータのエラーの有無の検出が行われる。
【００６４】
以後、例えば図中左から２番目、３番目および４番目の順で、同様の動作が繰り返し行われる。
【００６５】
図４に示すテスト回路３０では、複数のトランスミッタ部１８に対してレシーバ部１２を１個だけ使用して複数のトランスミッタ部１８の自己テストを行うことができる。このため、例えば図１０に示すように、トランスミッタ部とレシーバ部とを別々の箇所に配置した場合であっても、トランスミッタ部１８の個数に相当する多数のダミーのレシーバ部１２は不要であり、チップ面積を削減することができるのでコストを抑えることができる。
【００６６】
なお、図４に示すレシーバ部１２はダミーのレシーバ部を使用してもよいし、通常動作モードで実際に使用するレシーバ部の１つを使用してもよい。また、ダミーのレシーバ部１２を使用する場合、通常動作モードで実際に使用するレシーバ部と同一構成のものを使用してもよいし、テスト用に簡略化した構成のものを使用してもよい。例えば、トランスミッタ部からのシリアルデータをパラレルデータに変換する機能を有するものであればよい。このように簡略化した構成のものを使用すれば、チップ面積をさらに削減することができるので好ましい。
【００６７】
さらに、エラー検出手段は、必ずしも図示例で示すレシーバ部１２およびエラー検出部１４で構成される必要はなく、トランスミッタ部からのシリアルデータのエラーの有無を検出できるものであれば、どのような構成であってもよい。例えば、トランスミッタ部からのシリアルデータをパラレルデータに変換することなくエラーの検出を行うことも可能である。
【００６８】
また、図４は、４個のトランスミッタ部１８を備えるテスト回路の例であるが、トランスミッタ部１８の個数は１個以上何個であってもよい。また、図示例では、レシーバ部１２を図中右端のトランスミッタ部１８の右側に隣接して配置しているが、例えば左端のトランスミッタ部１８の左側に隣接して配置してもよいし、あるいはトランスミッタ部１８同士の間のどこかに配置してもよいし、その配置場所は何ら限定されない。
【００６９】
また、図４に示す例では、４個のトランスミッタ部１８のそれぞれに対応して４個のテスト信号生成部２０を設けているが、これも限定されない。１個のテスト信号生成部２０を４個のトランスミッタ部１８で共用する構成としてもよい。この場合、さらにチップ面積を削減することができ、コストをさらに抑えることができるという利点がある。
【００７０】
ここで、図４に示すテスト回路３０の場合、図１に示すテスト回路１０の場合と同様に、トランスミッタ部１８の個数が非常に多い場合等には、ループバック用のマルチプレクサ３２から最も遠い図中左端のトランスミッタ部１８が駆動するループバック用の信号線は数ｍｍに及ぶ場合もあり得る。
【００７１】
従って、図５に示すテスト回路３４のように、トランスミッタ部１８から出力されるシリアルデータの信号線上に信号をバッファリング出力可能なマルチプレクサ３６を直列に挿入するのが好ましい。これにより、それぞれのトランスミッタ部１８が駆動する信号線の配線長が短縮され、信号線の駆動が容易になるため、トランスミッタ部１８の個数が非常に多く、しかも非常に高速なデータ通信であっても確実にシリアルデータを伝播させることができる。
【００７２】
なお、図５に示すテスト回路３４では、図中右側の３個のトランスミッタ部１８のそれぞれに対応してマルチプレクサ３６を挿入し、全てのマルチプレクサ３６を直列に接続しているが、これに限定されない。例えばトランスミッタ部１８の個数が非常に多い場合、複数のトランスミッタ部１８を複数のグループに分け、グループのそれぞれに対して１つずつマルチプレクサ３６を設けるようにしてもよい。また、各グループに含まれるトランスミッタ部１８の個数もそれぞれ異なっていてもよい。
【００７３】
次に、本発明のテスト回路のさらに別の例を挙げて説明する。
【００７４】
図６は、本発明のテスト回路の別の実施例の構成概略図である。
同図に示すテスト回路３８は、本発明を、レシーバ部を備える通信システムに適用した別の例であり、テスト対象である４個のレシーバ部１２と、これら４個のレシーバ部１２のそれぞれに対応してそれぞれ４個ずつ設けられたエラー検出部１４、ループバック用のマルチプレクサ１６およびフリップフロップ４２ならびにバッファ（選択供給部）４４と、テスト用のトランスミッタ部４０と、テスト信号生成部２０とを備えている。
【００７５】
ここで、図６に示すテスト回路３８で用いられるトランスミッタ部４０について説明する。
【００７６】
図８は、図６に示す本発明のテスト回路で用いられるトランスミッタ部の一実施例の構成概略図である。同図に示すトランスミッタ部４０は、同期クロックを発生するＰＬＬ（位相同期ループ）回路４６と、このＰＬＬ回路４６によって発生される同期クロックに同期して、パラレルデータをシリアルデータに変換するシリアライザ４８、および、このシリアライザ４８から出力されるシリアルデータの出力リタイミング用のフリップフロップ５０とを備えている。
【００７７】
このトランスミッタ部４０では、ＰＬＬ回路４６によって同期クロックが発生され、この同期クロックに同期して、シリアライザ４８によりパラレルデータがシリアルデータに変換される。その後、シリアライザ４８から出力されるシリアルデータは、同期クロックに同期して、フリップフロップ５０によりリタイミングされ信号ｄａｔａとして出力される。また、ＰＬＬ回路４６によって発生される同期クロックは信号ｃｌｋとして出力される。
【００７８】
図６に示すテスト回路３８において、ループバック用のフリップフロップ４２およびバッファ４４、ならびに上述するトランスミッタ部４０を除いて、テスト信号生成部２０、レシーバ部１２およびエラー検出部１４の各部位は、図１に示すテスト回路１０の各部位と同じである。
【００７９】
トランスミッタ部４０から出力されるシリアルデータｄａｔａおよび同期クロックｃｌｋは、図中左端のレシーバ部１２に対応して設けられたフリップフロップ４２およびバッファ４４にそれぞれ入力されている。また、左端のレシーバ部１２に対応して設けられたバッファ４４の出力信号が左端のフリップフロップ４２のクロック入力端子に入力され、そのフリップフロップ４２の出力信号が左端のマルチプレクサ１６の一方の入力端子に入力されている。
【００８０】
以下同様に、図中左端のレシーバ部１２に対応して設けられたフリップフロップ４２およびバッファ４４の出力信号が、左側から２番目のレシーバ部１２に対応して設けられたフリップフロップ４２およびバッファ４４にそれぞれ入力されている。また、左側から２番目のレシーバ部１２に対応して設けられたバッファ４４の出力信号が対応するフリップフロップ４２のクロック入力端子に入力され、そのフリップフロップ４２の出力信号が対応するマルチプレクサ１６の一方の入力端子に入力されている。
【００８１】
また、図中左側から３番目のレシーバ部１２に対応して設けられたフリップフロップ４２およびバッファ４４についても同様の構成をとる。また、図中右端のレシーバ部１２に対応して設けられたフリップフロップ４２の出力信号は対応する右端のマルチプレクサ１６の一方の入力端子に入力されている。
【００８２】
図６に示すテスト回路３８の通常動作モードにおける動作は、図１に示すテスト回路１０の場合と全く同じである。
【００８３】
一方、テスト動作モードでは、トランスミッタ部４０から出力される同期クロックｃｌｋは、各々のレシーバ部１２に対応して設けられたバッファ４４によりバッファリングされて伝播される。また、トランスミッタ部４０から出力されるシリアルデータｄａｔａは、前述のバッファ４４によりバッファリングされた同期クロックに同期して、フリップフロップ４２によりラッチされる。ラッチされたデータはリタイミングされてフリップフロップから出力され、順次次段のフリップフロップにシフトされる。
【００８４】
これにより、テスト動作モードでは、トランスミッタ部４０から出力されるシリアルデータｄａｔａは、同期クロックｃｌｋに同期して、各々のレシーバ部に対応して設けられたフリップフロップ４２により順次リタイミングされながらシフトされる。従って、シリアルデータは常に安定したタイミングで各レシーバ部に供給されるため、たとえレシーバ部１２の個数が非常に多い場合であってもタイミングエラーを起こすことなくループバックテストを行うことができる。
【００８５】
なお、図６に示すテスト回路３８においても、図２のテスト回路２２のように、エラー検出部１４を複数のレシーバ部１２で共用してもよい。また、同期クロックｃｌｋをバッファリングするバッファ４４は、この同期クロックｃｌｋのスキュー調整の目的でも用いられる。従って、図示例のように、各々のレシーバ部１２に対応してバッファを１つずつ設けてもよいし、あるいは複数のレシーバ部を複数のグループに分け、グループのそれぞれに対応して１個ずつバッファを設けるようにしてもよい。さらに、本実施例では各レシーバ部１２に対応してフリップフロップ４２が設けられているが、これに限らず、複数のレシーバ部１２に１つのフリップフロップ４２を設ける構成にしても良い。
【００８６】
また、図８に示すトランスミッタ部４０では、同期クロックｃｌｋを発生するＰＬＬ回路４６を内蔵しているが、これに限定されない。例えば、外部から同期クロックｃｌｋが供給される構成としてもよいし、フリップフロップ５０を用いずに、シリアライザ４８の出力を直接信号ｄａｔａとしても良い。
【００８７】
次に、図８に示すトランスミッタ部４０を用いる本発明のテスト回路の別の例を挙げて説明する。
【００８８】
図７は、本発明のテスト回路の別の実施例の構成概略図である。
同図に示すテスト回路５２は、本発明を、トランスミッタ部を含む通信システムに適用した別の例であり、テスト対象となる４個のトランスミッタ部４０と、４個のテスト信号生成部２０と、右側の３個のトランスミッタ部４０のそれぞれに対応するループバック用のマルチプレクサ５４，５６およびフリップフロップ５８と、テスト用のレシーバ部１２と、エラー検出部１４とを備えている。
【００８９】
図示例のテスト回路５２において、ループバック用のマルチプレクサ５４，５６およびフリップフロップ５８、ならびにトランスミッタ部４０を除く、テスト信号生成部２０、レシーバ部１２およびエラー検出部１４の各部位は、図４に示すテスト回路３０の各部位と同じである。なお、トランスミッタ部４０は、図８に示すトランスミッタ部と同じ構成のものである。
【００９０】
左端のトランスミッタ部４０から出力されるシリアルデータｄａｔａおよび同期クロックｃｌｋは、左側から２番目のトランスミッタ部４０に対応するマルチプレクサ５４，５６の一方の入力端子にそれぞれ入力されている。左側から２番目のトランスミッタ部４０に対応するマルチプレクサ５４，５６の他方の入力端子には、そのトランスミッタ部４０から出力されるシリアルデータおよび同期クロックがそれぞれ入力されている。また、このトランスミッタ部４０に対応するマルチプレクサ５６の出力信号が対応するフリップフロップ５８のクロック入力端子に入力されている。
【００９１】
以下同様に、左側から２番目のトランスミッタ部４０に対応するフリップフロップ５８およびマルチプレクサ５６の出力信号が、左側から３番目のトランスミッタ部４０に対応するマルチプレクサ５４，５６の一方の入力端子にそれぞれ入力されている。左側から３番目のトランスミッタ部４０に対応するマルチプレクサ５４，５６の他方の入力端子には、左側から３番目のトランスミッタ部４０から出力されるシリアルデータおよび同期クロックがそれぞれ入力されている。また、左側から３番目のトランスミッタ部４０に対応するマルチプレクサ５６の出力信号が同フリップフロップ５８のクロック入力端子に入力されている。
【００９２】
また、左側から４番目のトランスミッタ部４０に対応するフリップフロップ５８およびマルチプレクサ５４，５６についても同様である。また、図中右端のトランスミッタ部４０に対応するフリップフロップ５８の出力信号がレシーバ部１２に入力されている。
【００９３】
図７に示すテスト回路５２の通常動作モードにおける動作は、図４に示すテスト回路３０の通常動作モードの場合と全く同じである。
【００９４】
一方、テスト動作モードでは、左端のトランスミッタ部４０から出力される同期クロックｃｌｋは、初段のトランスミッタ部４０を除く各々のトランスミッタ部４０に対応するマルチプレクサ５６によりバッファリングされて順次伝播される。このトランスミッタ部４０から出力されるシリアルデータｄａｔａは、左側から２番目のトランスミッタ部４０に対応するマルチプレクサ５４を介して対応するフリップフロップ５８に供給される。そして、このシリアルデータは対応するマルチプレクサ５６によりバッファリングされた同期クロックに同期して対応するフリップフロップ５８にラッチされる。データはこのフリップフロップによりリタイミングされて出力され、順次次段のマルチプレクサを介して次段のフリップフロップにシフトされ、最終的にレシーバ部１２へ入力される。
【００９５】
また、左側から２番目、３番目および右端のトランスミッタ部４０から出力されるシリアルデータについても同様にシフトされ、最終的にレシーバ部１２へ入力される。
【００９６】
これにより、テスト動作モードでは、各トランスミッタ部４０から出力されるシリアルデータは、同期クロックに同期して、初段のトランスミッタ部４０を除く各々のトランスミッタ部４０に対応する各フリップフロップ５８により順次リタイミングされながらシフトされ、レシーバ部１２へ入力される。従って、データは常に安定したタイミングで伝播して最終的にレシーバ部１２に供給されるため、たとえトランスミッタ部４０の個数が非常に多い場合等であってもタイミングエラーを起こすことなくループバックテストを行うことができる。
【００９７】
なお、図７に示すテスト回路５２においても、テスト信号生成部を複数のトランスミッタ部４０で共用してもよい。さらに、本実施例では、各トランスミッタ部４０に対して１つのフリップフロップ５８を設けているが、これに限らず、複数のトランスミッタ部４０に対して１つのフリップフロップ５８を用いる構成でも良い。
【００９８】
また、本発明のテスト回路は、チップ上にレシーバ部のみを搭載するもの、トランスミッタ部のみを搭載するもの、もしくはレシーバ部およびトランスミッタ部の両方を搭載するもの（トランシーバ）のどの形態の通信システムに対しても適用可能である。なお、上記全ての実施例では、テスト信号生成部及びエラー検出部をチップ内蔵としたが、これに限らず、チップ外部に設置しても良い。この場合、さらにチップ面積が削減され、コストを抑えることができる。
【００９９】
なお、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
【０１００】
【発明の効果】
以上詳細に説明した様に、本発明のテスト回路およびテスト方法は、テスト対象となる複数のレシーバ部または複数のトランスミッタ部に対して１つのテスト用のトランスミッタ部またはレシーバ部を設け、このテスト用のトランスミッタ部またはレシーバ部を用いてテスト対象の複数のレシーバ部またはトランスミッタ部を自己テストするようにしたものである。
本発明のテスト回路およびテスト方法によれば、テスト用のトランスミッタ部またはレシーバ部が１つだけしか必要ないので、テスト回路に関わる部位のチップ面積を削減することができ、その分のコストを削減することができる。
【図面の簡単な説明】
【図１】  本発明のテスト回路の一実施例の構成概略図である。
【図２】  図１に示す本発明のテスト回路の変形例を表す構成概略図である。
【図３】  図１に示す本発明のテスト回路の別の変形例を表す構成概略図である。
【図４】  本発明のテスト回路の別の実施例の構成概略図である。
【図５】  図４に示す本発明のテスト回路の変形例を表す構成概略図である。
【図６】  本発明のテスト回路の別の実施例の構成概略図である。
【図７】  本発明のテスト回路の別の実施例の構成概略図である。
【図８】  図６および図７に示す本発明のテスト回路で用いられるトランスミッタ部の一実施例の構成概略図である。
【図９】  ＩＥＥＥ  Ｐ８０２．３ａｅで定義された１０ＧＢＡＳＥ−ＸのＰＭＡの一例の構成概略図である。
【図１０】  レシーバ部およびトランスミッタ部の配置を表す一例の概念図である。
【符号の説明】
１０，２２，２６，３０，３４，３８，５２  テスト回路
１２，６６，８０  レシーバ部
１４，７４  エラー検出部
１６，２４，３２，３６，５４，５６，７０，７２  マルチプレクサ
１８，４０，６４，７８  トランスミッタ部
２０，６８  テスト信号生成部
２８，４４  バッファ
４２，５０，５８  フリップフロップ
４６  ＰＬＬ回路
４８  シリアライザ
６０  ＰＭＡ
６２  トランシーバ
７６  ユーザロジック
【図１】
0004201610.tif 000002
【図２】
0004201610.tif 000003
【図３】
0004201610.tif 000004
【図４】
0004201610.tif 000005
【図５】
0004201610.tif 000006
【図６】
0004201610.tif 000007
【図７】
0004201610.tif 000008
【図８】
0004201610.tif 000009
【図９】
0004201610.tif 000010
【図１０】
0004201610.tif 000011