(57)【特許請求の範囲】
【請求項１】
入力端子の電圧レベルを特定の入力タイミングで取り込むと共に、取り込んだ電圧レベルを保持電圧として次の入力タイミングまで保持しながら出力するサンプルホールド回路において、
前記入力端子の電圧レベルを取り込むアナログ−デジタル変換手段と、
前記アナログ−デジタル変換手段から出力されたデジタルデータを保持電圧データとして記憶すると共に電源を常に印加していなくてもデジタルデータを保持するデジタルメモリ素子と、
前記デジタルメモリ素子に記憶された保持電圧データまたは前記アナログ−デジタル変換手段から出力されたデジタルデータをラッチして出力するデジタルラッチ回路と、
前記デジタルラッチ回路から出力される前記保持電圧データをアナログ信号に変換して出力するデジタル−アナログ変換手段と、
前記保持電圧データの記憶をホールドするホールド状態と前記保持電圧データをサンプリングするサンプリング状態との間で前記アナログ−デジタル変換手段の動作を切り換える第１の制御信号および前記デジタルラッチ回路にラッチを行わせる第２の制御信号を出力する出力部を持ち、前記第１の制御信号によるサンプリング状態からホールド状態への切り換えに略同期して前記第２の制御信号を出力すると共に前記第２の制御信号の出力の後に前記第１の制御信号をホールド状態からサンプリング状態に切り換える制御手段とを有し、
前記アナログ−デジタル変換手段、前記デジタルメモリ素子、前記デジタルラッチ回路、及び前記デジタル−アナログ変換手段は１チップで構成されることを特徴とするサンプルホールド回路。
【請求項２】
入力端子の電圧レベルを特定の入力タイミングで取り込むと共に、取り込んだ電圧レベルを保持電圧として次の入力タイミングまで保持しながら出力するサンプルホールド回路において、
前記入力端子の電圧レベルを取り込むアナログ−デジタル変換手段と、
前記アナログ−デジタル変換手段から出力されたデジタルデータを保持電圧データとして記憶すると共に電源を常に印加していなくてもデジタルデータを保持するデジタルメモリ素子と、
前記デジタルメモリ素子に記憶された保持電圧データまたは前記アナログ−デジタル変換手段から出力されたデジタルデータをラッチして出力するデジタルラッチ回路と、
前記デジタルラッチ回路から出力される前記保持電圧データをアナログ信号に変換して出力するデジタル−アナログ変換手段と、
前記入力端子と前記アナログ−デジタル変換手段との間に接続されたスイッチ素子を前記保持電圧データの記憶をホールドするホールド状態と前記保持電圧データをサンプリングするサンプリング状態との間で切り換える第１の制御信号および前記デジタルラッチ回路にラッチを行わせる第２の制御信号を出力する出力部を持ち、前記第１の制御信号によるサンプリング状態からホールド状態への切り換えに略同期して前記第２の制御信号を出力すると共に前記第２の制御信号の出力の後に前記第１の制御信号をホールド状態からサンプリング状態に切り換える制御手段とを有し、
前記アナログ−デジタル変換手段、前記デジタルメモリ素子、前記デジタルラッチ回路、及び前記デジタル−アナログ変換手段は１チップで構成されることを特徴とするサンプルホールド回路。
【請求項３】
前記保持電圧データを記憶する前記デジタルメモリ素子として、強誘電体メモリ素子を用いることを特徴とする請求項１又は請求項２に記載のサンプルホールド回路。
【請求項４】
前記保持電圧データを記憶する前記デジタルメモリ素子として、ＦＬＡＳＨメモリ素子を用いることを特徴とする請求項１又は請求項２に記載のサンプルホールド回路。
【請求項５】
前記保持電圧データを記憶する前記デジタルメモリ素子として、ＥＥＰＲＯＭメモリ素子を用いることを特徴とする請求項１又は請求項２に記載のサンプルホールド回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はサンプルホールド回路に関し、詳しくはサンプルホールド回路の回路構成に関する。
【０００２】
【従来の技術】
従来、入力端子の電圧レベルを特定のタイミングで取り込むと共に、取り込んだ電圧レベルを保持電圧として出力する回路として、サンプルホールド回路が使われていた。
図４は従来のサンプルホールド回路の構成を示し、入力端子Ｖｉ及び出力端子Ｖｏのインピーダンスを変換するためのバッファ回路Ｂ１及びＢ２と、信号を接続及び切断（スイッチング）するためのスイッチ素子Ｓ１及びＳ２と、取り込んだ電圧レベルを保持するためのコンデンサ５及び６から構成されている。
【０００３】
入力のバッファ回路Ｂ１の非反転入力には入力端子Ｖｉがつながれ、反転入力にはバッファ回路Ｂ１の出力が帰還されて接続されると共に、スイッチ素子Ｓ１を介してコンデンサ５につながり、更にスイッチ素子Ｓ２を介してバッファ回路Ｂ２の非反転入力及びコンデンサ６につながっている。バッファ回路Ｂ２の出力は出力端子Ｖｏにつながると共に、反転入力に帰還されて接続されている。また、スイッチ素子Ｓ１及びＳ２は制御回路４からの制御信号Ｌ１及びＬ２により開閉動作を行うようになっている。
【０００４】
図５は図４の構成の動作タイミングを示す説明図である。制御信号Ｌ１によりスイッチ素子Ｓ１が閉（ＯＮ）状態で制御信号Ｌ２によりスイッチ素子Ｓ２が開（ＯＦＦ）状態の時には、入力電圧を取り込むサンプリング状態となり、逆に、スイッチ素子Ｓ１がＯＦＦ状態でスイッチ素子Ｓ２がＯＮ状態の時には、取り込んだ電圧をコンデンサ５に保持し続け、保持した電圧レベルをバッファ回路Ｂ２を介して出力端子Ｖｏに出力するホールド状態になるように動作する。サンプリング状態の時には入力端子Ｖｉの電圧レベルがそのままコンデンサ５に供給されると共に、コンデンサ５に比べて大幅に容量値の小さいコンデンサ６により出力電圧が保持される。尚、図中のＶｏ欄に示す点線はコンデンサ５に印加される入力端子Ｖｉの電圧レベルを示す。
【０００５】
【発明が解決しようとする課題】
図４に示すサンプルホールド回路は簡単な回路構成により実現できるが、入力端子Ｖｉの電圧を取り込んだ後はコンデンサ５及び６により電圧を保持しているだけなので、図５のｔ１区間に示すようにコンデンサ５または６のリーク電流によって保持電圧が徐々に変化したり、図５のｔ２区間に示すように電源供給線や回路上に現れるノイズ電圧によって保持電圧が急激に変化したりして、出力端子Ｖｏの電圧は取り込んだ時の保持電圧から変化してしまうという問題があった。特に、高温中で保持時間が長い時やノイズが多い環境で使用する時には無視できない程保持電圧の変化（ドリフト）が大きかった。しかも、ホールド状態になる時にはコンデンサ６が並列接続されることによってコンデンサ５の保持電圧が分圧されてしまうため、保持電圧が変化してしまうという問題がある。
【０００６】
コンデンサ５及び６の容量値を大きくすれば、コンデンサ５及び６のリーク電流による電圧変化やノイズ電圧による電圧の急激な変化の幅を小さくすることも可能ではあるが、コンデンサの容量値をあまり大きくすると、コンデンサ５及び６を内蔵したサンプルホールド回路を１チップに集積して外付け部品の点数を削減することができないという問題もあった。
【０００７】
また、従来のサンプルホールド回路では、一度電源を遮断してしまうとコンデンサの電荷が逃げてしまうために、保持された電圧が変化してしまう。従って、電源を再度投入した時には再度入力電圧のサンプルホールドを行わなければ前回の保持電圧を使えないという問題があり、電源投入時の動作開始を遅らせる原因となっていた。
【０００８】
そこで本発明はこれらの問題を解決し、保持した電圧が変化することがなく、電源投入時にもすぐに保持電圧のデータを使用することができ、更にコンデンサ素子を１チップに内蔵して集積することが可能な、サンプルホールド回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述の問題を解決するために、請求項１の記載に係わるサンプルホールド回路は、入力端子の電圧レベルを特定の入力タイミングで取り込むと共に、取り込んだ電圧レベルを保持電圧として次の入力タイミングまで保持しながら出力するサンプルホールド回路において、前記入力端子の電圧レベルを取り込むアナログ−デジタル変換手段と、前記アナログ−デジタル変換手段から出力されたデジタルデータを保持電圧データとして記憶すると共に電源を常に印加していなくてもデジタルデータを保持するデジタルメモリ素子と、前記デジタルメモリ素子に記憶された保持電圧データまたは前記アナログ−デジタル変換手段から出力されたデジタルデータをラッチして出力するデジタルラッチ回路と、前記デジタルラッチ回路から出力される前記保持電圧データをアナログ信号に変換して出力するデジタル−アナログ変換手段と、前記保持電圧データの記憶をホールドするホールド状態と前記保持電圧データをサンプリングするサンプリング状態との間で前記アナログ−デジタル変換手段の動作を切り換える第１の制御信号および前記デジタルラッチ回路にラッチを行わせる第２の制御信号を出力する出力部を持ち、前記第１の制御信号によるサンプリング状態からホールド状態への切り換えに略同期して前記第２の制御信号を出力すると共に前記第２の制御信号の出力の後に前記第１の制御信号をホールド状態からサンプリング状態に切り換える制御手段とを有し、前記アナログ−デジタル変換手段、前記デジタルメモリ素子、前記デジタルラッチ回路、及び前記デジタル−アナログ変換手段は１チップで構成されることを特徴とする。また、請求項２の記載に係わるサンプルホールド回路は、入力端子の電圧レベルを特定の入力タイミングで取り込むと共に、取り込んだ電圧レベルを保持電圧として次の入力タイミングまで保持しながら出力するサンプルホールド回路において、前記入力端子の電圧レベルを取り込むアナログ−デジタル変換手段と、前記アナログ−デジタル変換手段から出力されたデジタルデータを保持電圧データとして記憶すると共に電源を常に印加していなくてもデジタルデータを保持するデジタルメモリ素子と、前記デジタルメモリ素子に記憶された保持電圧データまたは前記アナログ−デジタル変換手段から出力されたデジタルデータをラッチして出力するデジタルラッチ回路と、前記デジタルラッチ回路から出力される前記保持電圧データをアナログ信号に変換して出力するデジタル−アナログ変換手段と、前記入力端子と前記アナログ−デジタル変換手段との間に接続されたスイッチ素子を前記保持電圧データの記憶をホールドするホールド状態と前記保持電圧データをサンプリングするサンプリング状態との間で切り換える第１の制御信号および前記デジタルラッチ回路にラッチを行わせる第２の制御信号を出力する出力部を持ち、前記第１の制御信号によるサンプリング状態からホールド状態への切り換えに略同期して前記第２の制御信号を出力すると共に前記第２の制御信号の出力の後に前記第１の制御信号をホールド状態からサンプリング状態に切り換える制御手段とを有し、前記アナログ−デジタル変換手段、前記デジタルメモリ素子、前記デジタルラッチ回路、及び前記デジタル−アナログ変換手段は１チップで構成されることを特徴とする。請求項３の記載に係わるサンプルホールド回路は、前記保持電圧データを記憶する前記デジタルメモリ素子として、強誘電体メモリ素子を用いることを特徴とする。請求項４の記載に係わるサンプルホールド回路は、前記保持電圧データを記憶する前記デジタルメモリ素子として、ＦＬＡＳＨメモリ素子を用いることを特徴とする。請求項５の記載に係わるサンプルホールド回路は、前記保持電圧データを記憶する前記デジタルメモリ素子として、ＥＥＰＲＯＭメモリ素子を用いることを特徴とする。
【００１０】
【作用】
本発明のようなサンプルホールド回路の構成をとることにより、請求項１乃至４の記載に係わるサンプルホールド回路は、１チップに集積化したサンプルホールド回路でありながら、保持した電圧が経時変化することがなく、安定した保持電圧を取り出せるようになるとともに、保持電圧データを電源の再投入後すぐにデジタル−アナログ変換手段により出力することができるようになる。
【００１１】
【実施例】
以下、本発明の実施例を図１、図２及び図３を参照しながら詳細に説明する。尚、本明細書では全図面を通して同一または同様の回路要素には同一の符号を付している。
図１は本発明のサンプルホールド回路の構成を示す。入力端子Ｖｉ及び出力端子Ｖｏのインピーダンスを変換するためのバッファ回路Ｂ１及びＢ２と、電圧信号の接続及び切断（スイッチング）を行うためのＭＯＳやバイポーラのトランジスタ素子からなるスイッチ素子Ｓ１と、アナログ信号をデジタル信号に変換するためのアナログ−デジタル変換手段（Ａ／Ｄ）１と、デジタル信号をアナログ信号に変換するためのデジタル−アナログ変換手段（Ｄ／Ａ）２と、Ｄ／Ａ２への保持電圧データをラッチするためのラッチ回路２ａと、Ａ／Ｄ変換された信号を記憶し保持するためのメモリ素子３と、スイッチ素子Ｓ１の開閉動作を制御するための１チップマイコン等で構成された制御回路４とからなる。
【００１２】
入力のバッファ回路Ｂ１の非反転入力には入力端子Ｖｉがつながれ、反転入力にはバッファ回路Ｂ１の出力が帰還されて接続されると共に、スイッチ素子Ｓ１を介してＡ／Ｄ１の入力につながる。Ａ／Ｄ１の出力はｎビットのデータバスによりメモリ素子３につながると共にラッチ回路２ａの入力にもつながり、ラッチ回路２ａの出力はＤ／Ａ２の入力につながり、Ｄ／Ａ２の出力はバッファ回路Ｂ２の非反転入力につながっている。バッファ回路Ｂ２の出力は出力端子Ｖｏにつながると共に反転入力に帰還されて接続される。また、１チップマイコン等により構成される制御回路４からの制御信号Ｌ１によりスイッチ素子Ｓ１の開閉制御が行われ、制御信号Ｌ２によりラッチ回路２ａのラッチタイミングの制御が行われている。
【００１３】
尚、メモリ素子３としては強誘電体メモリやＦＬＡＳＨメモリ、ＥＥＰＲＯＭ等の電気的に書き込みや消去が可能で、電源が無くてもデータを保持できるようなメモリ素子を使用すると共に、Ａ／Ｄ１としては回路規模や要求性能に応じて、追従比較方式や逐次比較方式の低中速型のＡ／Ｄ方式やフラッシュ方式の高速型のＡ／Ｄ方式等の各種Ａ／Ｄ方式を使用することができ、Ｄ／Ａ２としては、抵抗重み方式や電圧加算方式、電流加算方式等の各種の出力方式を用いることができる。出力のバッファ回路Ｂ２は、出力端子Ｖｏからの電圧を受ける回路の入力インピーダンスが高い場合には省略することもでき、入力のバッファ回路Ｂ１は、使用するＡ／Ｄの入力インピーダンスが高い場合には省略できる。
【００１４】
前述のようなメモリ素子３を使用することにより、電源を再投入した時でも電源が切れる前の状態の保持データを使用して直ちに動作できるので、システムの立ち上がり時の待ち時間を減らすことができるようになる。また、メモリ素子３に取り込んだ保持データを順次記憶し、ホールド状態の期間中に順次出力するようにすれば、複数電圧のサンプルホールドが可能になる。
【００１５】
図２は図１の構成における動作タイミングを示す説明図である。制御信号Ｌ１によりスイッチ素子Ｓ１が閉（ＯＮ）状態の時には、入力端子Ｖｉの電圧レベルをＡ／Ｄ１に取り込むサンプリング状態となり、制御信号Ｌ１によりスイッチ素子Ｓ１が閉（ＯＦＦ）状態になってホールド状態になった時には、制御信号Ｌ１の動作に略同期した制御信号Ｌ２の立ち上がりにより、ｎビットの保持データをメモリ素子３に記憶すると共にラッチ回路２ａにラッチしてＤ／Ａ２の出力より保持電圧を出力し、Ｄ／Ａ２の出力はバッファ回路Ｂ２を介して出力端子Ｖｏに出力するように動作する。尚、図２中のＶｏ欄に示す点線はＡ／Ｄ１に取り込まれる入力端子Ｖｉの電圧レベルを示し、スイッチ素子Ｓ１がＯＮしているサンプリング期間中は常にＡ／Ｄ変換を行っている。
【００１６】
図３は本発明の他の実施例を示し、図１の実施例に対して、制御回路４からの制御信号Ｌ１がスイッチ素子Ｓ１の開閉動作を制御するのではなく、Ａ／Ｄ１の動作及び停止を直接制御するようなっているのでスイッチ素子Ｓ１は不要になっている。その他の構成及び接続は図１の実施例と同様なので詳しい説明は省略する。
【００１７】
【発明の効果】
以上のように本発明によれば、請求項１乃至４の記載に係わるサンプルホールド回路は、保持した電圧が経時変化することがないので、安定して保持電圧を取り出せるようになるとともに、保持電圧データを電源の再投入後すぐにデジタル−アナログ変換手段により出力することができるサンプルホールド回路を１チップで容易に構成できるという効果がある。
また、請求項２から４の記載に係わるサンプルホールド回路は、保持電圧をいつでも即座に取り出せ電源投入後すぐに保持電圧を取り出すことができるので、システム立ち上がり時の待機時間が短くて済むという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す構成図である。
【図２】第一の実施例の動作タイミングを示す説明図である。
【図３】本発明の他の実施例を示す構成図である。
【図４】従来の実施例を示す構成図である。
【図５】従来の実施例の動作タイミングを示す説明図である。
【符号の説明】
Ｖｉ：入力端子
Ｖｏ：出力端子
Ｂ１、Ｂ２：バッファ回路
Ｓ１、Ｓ２：スイッチ素子
１        ：アナログデジタル変換手段
２        ：デジタルアナログ変換手段
３        ：メモリ素子
５、６    ：コンデンサ
Ｌ１、Ｌ２：制御信号（線）
出願人  ローム株式会社
【図１】
0004089984.tif 000002
【図２】
0004089984.tif 000003
【図３】
0004089984.tif 000004
【図４】
0004089984.tif 000005
【図５】
0004089984.tif 000006