(57)【特許請求の範囲】
【請求項１】
複数のセルブロックを有する半導体メモリ素子において、
前記セルブロックに接続され、ローアドレス信号に応答してリペア信号を生成するヒューズボックスグループと、
前記リペア信号に応答してリペア動作を制御するためのリペア演算信号を生成するリペア信号演算手段と、
前記リペア演算信号及びブロック選択アドレス信号に応答してリペアするセルブロックを選択するためのブロック選択信号を生成するブロック選択信号発生手段と、
前記リペア信号及びブロック選択信号に応答してリダンダントワードラインを駆動するリペアローデコーディング手段とを備え、
前記ヒューズボックスグループは、
各々リダンダントワードライン対を有している複数の上位ヒューズボックス対と、
各々リダンダントワードライン対を有している複数の下位ヒューズボックス対とを備え、
前記リペア信号演算手段は、
前記上位ヒューズボックス対の出力信号に対して否定論理積を実行する複数の第1NANDゲートと、
前記下位ヒューズボックス対の出力信号に対して否定論理積を実行する複数の第2NANDゲートと、
前記第1NANDゲートの出力信号に対して否定論理和を実行する第1NORゲートと、
前記第2NANDゲートの出力信号に対して否定論理和を実行する第2NORゲートと、
前記第1NORゲート及び第2NORゲートの出力信号に対して否定論理積を実行する第3NANDゲートと、
前記第1NORゲートの出力信号をバッファリングして下位スペアローイネーブル信号を生成する第1バッファと、
前記第2NORゲートの出力信号をバッファリングして上位スペアローイネーブル信号を生成する第2バッファと、
前記第3NANDゲートの出力信号を反転して正常ローイネーブル信号を生成するインバータとを備える半導体メモリ素子。
【請求項２】
前記下位スペアローイネーブル信号、前記正常ローイネーブル信号、前記第1NANDゲートの出力信号、及び上位ブロック選択アドレス信号が入力されてリペアする上位セルブロックを選択するための第1ブロック選択信号を生成する上位ブロック選択信号発生部と、
前記上位スペアローイネーブル信号、前記正常ローイネーブル信号、前記第2NANDゲートの出力信号、及び下位ブロック選択アドレス信号が入力されてリペアする下位セルブロックを選択するための第2ブロック選択信号を生成する下位ブロック選択信号発生部とを備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
各ヒューズボックスは、
片側の端子が共通ノードに接続されている複数のヒューズ素子と、
前記ヒューズ素子の他側の端子に接続され、各ゲートにワードライン選択アドレス信号が入力される複数のNMOSトランジスタと、
電源電圧端と前記共通ノードとの間に接続され、ゲートにヒューズプリチャージ信号が入力されるPMOSトランジスタと、
前記共通ノードに印加された電圧レベルをラッチし、出力するラッチ部とを備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記ラッチ部は、
前記共通ノードに印加された電圧レベルを反転するインバータと、
前記電源電圧端と前記共通ノードとの間に接続され、ゲートに上記インバータの出力信号が入力される第2PMOSトランジスタとを備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記ブロック選択信号発生手段は、
前記正常ローイネーブル信号、前記スペアローイネーブル信号、前記リペア演算信号及びブロック選択アドレス信号に応答して該当するセルブロックを選択する入力部と、
前記ヒューズプリチャージ信号に応答して前記ブロック選択信号発生手段の動作を制御する制御部と、
前記制御部の出力をラッチするラッチ部と、
前記ラッチ部の出力をバッファリングして前記ブロック選択信号を生成するバッファ部とを備えることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項６】
前記入力部は、
第1ノードと接地端との間に直列接続され、ゲートに前記正常ローイネーブル信号及びブロック選択アドレス信号が各々入力される第1NMOSトランジスタ及び第2NMOSトランジスタと、
前記第1ノードと前記接地端との間に直列接続され、ゲートに上記スペアローイネーブル信号及び前記リペア演算演算信号が各々入力される第3NMOSトランジスタ及び第4NMOSトランジスタとを備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記制御部は、
電源電圧端と第2ノードとの間に接続され、ゲートに前記ヒューズプリチャージ信号が入力されるPMOSトランジスタと、
前記第1ノードと前記第2ノードとの間に接続され、ゲートに前記プリチャージ信号が入力される第5NMOSトランジスタとを備えることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記ラッチ部は、
入力端が前記第2ノードに接続されている第2インバータと、
入力端が前記第2インバータの出力端に接続され、出力端が前記第2インバータの入力端に接続されている第3インバータとを備えることを特徴とする請求項７に記載の半導体メモリ素子。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子に関し、特に、リペア効率を向上させ、外部要因に依存せず安定した動作を実現できるローリペア（Row Repair）方式を用いる半導体メモリ素子に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ素子における製造コストは、全体歩留まりに依存する。したがって、全体歩留まりを向上させるために、スペアメモリセルを半導体メモリ素子に追加することによって、特定のメモリセルに欠陥が感知されれば、該欠陥メモリセルはスペアメモリセルに置き換えられる。
【０００３】
図1は、ローリペア方式を用いる従来の半導体メモリ素子を示す図面である。便宜上、8個のセルブロックがあると仮定する。
【０００４】
図1を参照すれば、従来の半導体メモリ素子は、4個のヒューズボックス100ないし104と、8個のリダンダントワードライン選択器105ないし112と、8個のセルブロックBLK0ないしBLK7とを備える。
【０００５】
各セルブロックBLK0ないしBLK7は、ロー方向に配置された4個のリダンダントワードラインR＿WL0ないしR＿WL3からなる。各ヒューズボックス100ないし104は、4個のヒューズ素子を含んでおり、各々リペア信号REP＿0ないしREP＿3を生成する。リペア信号REP＿0ないしREP＿3は、各々リダンダントワードラインR＿WL0ないしR＿WL3に対応する。リダンダントワードライン選択器105ないし112は、ブロック選択アドレス信号BLK＿ADD<0:7>に応答してリダンダントワードラインR＿WL0ないしR＿WL3を駆動する。
【０００６】
以下、図1を参照して従来のローリペア方式の動作を説明する。
【０００７】
ローアドレスが全てのヒューズボックス101ないし104に入力され、特定セルブロックがブロック選択アドレス信号BLK＿ADD<0:7>に応答して選択される。この場合、フェイルビット(fail bit)を有している欠陥ワードラインがなければ、正常なワードラインが活性化される。
【０００８】
一方、欠陥ワードラインが存在すれば、4個のヒューズボックス101ないし104のいずれか１つがプログラムされて１つのリペア信号を活性化させる。活性化されたリペア信号は、リダンダントワードライン選択器105ないし112に入力され、正常ワードラインを非活性化させ、リダンダントワードラインを活性化させる。
【０００９】
もし、他にも欠陥ワードラインが存在すれば、他のヒューズボックスがプログラムされ該当する欠陥ワードラインを他のリダンダントワードラインに代替させる。
【００１０】
前述したように、従来のリペア方式では、選択されたセルブロックに含まれたリダンダントワードラインが活性化される。したがって、欠陥ワードラインの本数がリダンダントワードラインの本数より多い場合、欠陥ワードラインの代替は不可能となる問題点がある。
【００１１】
【発明が解決しようとする課題】
本発明は、上述した問題点を解決するために提案されたもので、高集積及び大容量の半導体メモリ素子における歩留まりを向上させることのできる効果的なリペア方式を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、複数のセルブロックを有する半導体メモリ素子において、前記セルブロックに接続され、ローアドレス信号に応答してリペア信号を生成するヒューズボックスグループと、前記リペア信号に応答してリペア動作を制御するためのリペア演算信号を生成するリペア信号演算手段と、前記リペア演算信号及びブロック選択アドレス信号に応答してリペアするセルブロックを選択するためのブロック選択信号を生成するブロック選択信号発生手段と、前記リペア信号及びブロック選択信号に応答してリダンダントワードラインを駆動するリペアローデコーディング手段とを備え、前記ヒューズボックスグループは、各々リダンダントワードライン対を有している複数の上位ヒューズボックス対と、各々リダンダントワードライン対を有している複数の下位ヒューズボックス対とを備え、前記リペア信号演算手段は、前記上位ヒューズボックス対の出力信号に対して否定論理積を実行する複数の第1NANDゲートと、前記下位ヒューズボックス対の出力信号に対して否定論理積を実行する複数の第2NANDゲートと、前記第1NANDゲートの出力信号に対して否定論理和を実行する第1NORゲートと、前記第2NANDゲートの出力信号に対して否定論理和を実行する第2NORゲートと、前記第1NORゲート及び第2NORゲートの出力信号に対して否定論理積を実行する第3NANDゲートと、前記第1NORゲートの出力信号をバッファリングして下位スペアローイネーブル信号を生成する第1バッファと、前記第2NORゲートの出力信号をバッファリングして上位スペアローイネーブル信号を生成する第2バッファと、前記第3NANDゲートの出力信号を反転して正常ローイネーブル信号を生成するインバータとを備える半導体メモリ素子を提供する。
【００１３】
【発明の実施の形態】
以下、本発明が属する技術分野における通常の知識を有するものが本発明の技術的思想を容易に実施できるほどに詳細に説明するため、本発明の最も好ましい実施の形態を添付した図面を参照して説明する。
【００１４】
図2は、本発明の実施の形態にかかるローリペア方式を用いる半導体メモリ素子を示す図である。便宜上、8個のセルブロックがあると仮定する。
【００１５】
図2に示したように、本発明の実施の形態にかかるローリペア方式を用いる半導体メモリ素子は、8個のヒューズボックス201ないし208、8個のセルブロックBLK0ないしBLK7、及び8個のローデコーダ209ないし216を備える。
【００１６】
ヒューズボックス201ないし208は、リペア信号XFOUT＿UP<0:7>及びXFOUT＿DN<0:7>を各々出力し、各セルブロックBLK0ないしBLK7は、上部と下部とにリダンダントワードライン対RMW＿UP<0:7>及びRWM＿DN<0:7>とを含んでいる。ローデコーダ209ないし216の各々は、リペア信号XFOUT＿UP<0:7>及びXFOUT＿DN<0:7>に応答して該当リダンダントワードラインRMW＿UP<0:7>及びRMW＿DN<0:7>を駆動する。
【００１７】
図3は、図2に示した半導体メモリ素子に関するブロック選択信号の生成を示す概略図である。
【００１８】
図3に示すように、半導体メモリ素子は、ヒューズボックス対FUSE＿UP<0:7>及びFUSE＿DN<0:7>を備えているヒューズボックスグループ300と、リペア信号演算部310と、ブロック選択信号発生部330とを備える。
【００１９】
リペア信号演算部310は、ヒューズボックスの各出力を論理的に演算してローデコーダ209ないし216の動作を停止させ、ローリペア動作を実行させる。
【００２０】
リペア信号演算部310で、NANDゲート311ないし318は、リペア信号XFOUT＿UP<0:7>及びXFOUT＿DN<0:7>に対して否定論理積を実行してリペア演算信号XFOUT＿SUM<0:7>を生成する。例えば、NANDゲート311は、リペア信号XFOUT＿UP<0>及びXFOUT＿DN<0>に対して否定論理積を実行してリペア演算信号XFOUT＿SUM<0>を出力する。
【００２１】
リペア演算信号XFOUT＿SUM<0:3>は、第1NORゲート319を介して否定論理和が実行され、リペア演算信号XFOUT＿SUM<4:7>は、第2NORゲート320によって否定論理和が実行される。次いで、第1及び第2NORゲート319、320の出力信号は、NANDゲート321によって否定論理積が実行され、NANDゲート321の出力信号は、インバータ324によって反転されて正常ローイネーブル信号(normal row enable signal)NREとして出力される。バッファ部322は、第1NORゲート319の出力をバッファリングして下位スペアローイネーブル信号SRE＿LOWERを出力し、バッファ部323は、第2NORゲート320の出力信号をバッファリングして上位スペアローイネーブル信号SRE＿UPPERを出力する。
【００２２】
正常ローイネーブル信号NREは、正常動作時におけるセルブロックを選択するタイミングの決定に用いられ、スペアローイネーブル信号SRE＿LOWER及びSRE＿UPPERは、リペア動作時におけるセルブロックを選択するタイミングの決定に用いられる。この場合、リペア信号演算部310は、正常ローイネーブル信号NREのタイミングをスペアローイネーブル信号SRE＿LOWER及びSRE＿UPPERのタイミングと同一にすることによって、ワードラインイネーブルタイミングが正常動作時及びリペア動作時において同一となるようにする。
【００２３】
図3において、ブロック選択信号発生部330は、上位ブロック選択信号発生部331及び下位ブロック選択信号発生部332を備える。
【００２４】
上位ブロック選択信号発生部331は、上位スペアローイネーブル信号SRE＿UPPER、リペア演算信号XFOUT＿SUM<0:3>、及びブロック選択アドレス信号BLK＿ADD<0:3>が入力されて、ブロック選択信号BLK＿SEL<0:3>を生成する。同様に、下位ブロック選択信号発生部332は、下位スペアローイネーブル信号SRE＿LOWER、リペア演算信号XFOUT＿SUM<4:7>、及びブロック選択アドレス信号BLK＿ADD<4:7>が入力されてブロック選択信号BLK＿SEL<4:7>を生成する。
【００２５】
以下に、ブロック選択信号発生部330の動作について説明する。初期状態時には、全体リペア信号XFOUT＿UP<0:7>及びXFOUT＿DN<0:7>がロジックローになって、リペア演算信号XFOUT＿SUM<0:7>は、ロジックハイを維持し、正常ローイネーブル信号NREと、スペアローイネーブル信号SRE＿UPPER及びSRE＿LOWERは、ロジックローを維持する。
【００２６】
正常動作時には、全体リペア信号XFOUT＿UP<0:7>及びXFOUT＿DN<0:7>は、ロジックハイに初期化される。したがって、リペア演算信号XFOUT＿SUM<0:7>はロジックローに遷移し、正常ローイネーブル信号NRE、スペアローイネーブル信号SRE＿UPPER及びSRE＿LOWERはロジックハイに遷移する。
【００２７】
リペア動作時には、使用されるリダンダントワードラインに該当する特定ヒューズボックスの出力は、ロジックローを維持し、残りの出力はロジックハイに遷移する。例えば、第6セルブロックBLK5に該当するヒューズボックスがリダンダントワードラインを用いるためにプログラムされれば、リペア演算信号XFOUT＿SUM<5>のみがロジックローを維持し、残りの演算信号XFOUT＿SUM<0:4>及びXFOUT＿SUM<6:7>は、ロジックハイに遷移する。
【００２８】
この場合、下位ヒューズボックスグループ302に含まれたヒューズボックスがプログラムされれば、上位スペアローイネーブル信号SRE＿UPPER及び正常ローイネーブル信号NREは、ロジックローを維持する。一方、下位スペアローイネーブル信号SRE＿LOWERは、ロジックハイに遷移する。
【００２９】
図4は、図2に示したヒューズボックスの内部を示す回路図である。
【００３０】
図4に示したように、ヒューズボックスは、複数のヒューズ素子と、複数のNMOSトランジスタ400、410、420、450と、ラッチ部440とを備える。また、ヒューズボックスは、電源電圧端と共通ノードNcとの間に接続され、ゲートにヒューズプリチャージ信号INが入力されるPMOSトランジスタ430をさらに備えている。ヒューズ素子は、各NMOSトランジスタに接続されており、NMOSトランジスタの各ゲートには、ワードライン選択アドレス信号BAX23<0:3>、BAX45<0:3>、BAX678<0:7>及びBAX9AB<0:7>が入力される。ラッチ部440は、共通ノードNcに印加された電圧レベルをラッチしてリペア信号XFOUTとして出力する。
【００３１】
初期状態において、PMOSトランジスタ430に入力されるヒューズプリチャージ信号INは、ロジックローであり、NMOSトランジスタ400、410、420及び450に入力されるワードライン選択アドレス信号BAX23<0:3>、BAX45<0:3>、BAX678<0:7>及びBAX9AB<0:7>は、ロジックローとなる。したがって、PMOSトランジスタ430のプルアップ動作によって、共通ノードNc及びリペア信号XFOUTは、各々ロジックハイ及びロジックローを維持する。
【００３２】
ワードライン活性化動作時には、ヒューズプリチャージ信号INは、ロジックハイに遷移し、デコーディングされたローアドレス信号であるワードライン選択アドレス信号BAX23<0:3>、BAX45<0:3>、BAX678<0:7>及びBAX9AB<0:7>が入力される。この場合、ワードライン選択アドレス信号により選択された特定ワードラインが正常である場合、少なくとも溶断(blown-out)されなかったヒューズ素子が少なくとも１個存在することとなる。したがって、NMOSトランジスタ400、410、420及び450のプルダウン動作により、共通ノードNc及びリペア信号XFOUTの電圧レベルは、各々ロジックロー及びロジックハイに遷移する。
【００３３】
もし、選択されたワードラインが欠陥ワードラインであるならば、代替されるリダンダントワードラインに該当するヒューズボックスにおいて、NMOSトランジスタ400、410、420及び450に接続されたヒューズ素子が溶断される。したがって、ラッチ部440に含まれており、ゲートにリペア信号XFOUTが帰還入力されるPMOSトランジスタにより共通ノードNcは、ロジックハイを維持する。また、リペア信号XFOUTは、ロジックローを維持することによって、欠陥ワードラインに該当するローアドレス信号が入力されたことを知らせることとなる。
【００３４】
ワードライン非活性化動作時には、ワードライン選択アドレス信号BAX23<0:3>、BAX45<0:3>、BAX678<0:7>及びBAX9AB<0:7>は、ロジックローに初期化される。次いで、ヒューズプリチャージ信号INもまたロジックローに初期化されて共通ノードNc及びリペア信号XFOUTがプリチャージされる。
【００３５】
図5は、ブロック選択信号発生部330とセルブロックBLK0ないしBLK7を示すブロック図である。
【００３６】
図5に示したように、各ブロック選択信号発生器501ないし508は、該当セルブロックBLK0ないしBLK7に接続されており、正常動作時において、特定セルブロックがローアドレス信号に応答して選択される。また、リペア動作時においては、用いられるリダンダントワードラインを有している特定セルブロックがブロック選択信号発生部330から出力されたブロック選択信号BLK＿SEL<0:7>に応答して選択される。
【００３７】
図6は、ブロック選択信号発生部330内の各ブロック選択信号発生器を示す回路図である。
【００３８】
図6に示したように、ブロック選択信号発生部に含まれている各ブロック選択信号発生器は、入力部600、制御部610、ラッチ部620及びバッファ部630を備える。
【００３９】
入力部600は、正常ローイネーブル信号NRE、スペアローイネーブル信号SRE、リペア演算信号XFOUT及びブロック選択アドレス信号BLK＿ADDに応答して該当セルブロックを選択し、制御部610は、ヒューズプリチャージ信号INに応答してブロック選択信号発生器の動作を制御する。ラッチ部620は、制御部610の出力をラッチし、バッファ部630は、ラッチ部620の出力をバッファリングしてブロック選択信号BLK＿SELを生成する。
【００４０】
入力部600は、ノードNaと接地端GNDとの間に直列接続されゲートに正常ローイネーブル信号NREとブロック選択アドレス信号BLK＿ADDとが各々入力される第1NMOSトランジスタM61及び第2NMOSトランジスタM62と、ノードNaと接地端GNDとの間に接続されゲートにスペアローイネーブル信号SREとリペア演算信号XFLOUT＿SUMとが各々入力される第3NMOSトランジスタM63及び第4NMOSトランジスタM64とを備える。
【００４１】
制御部610は、電源電圧端VCCとノードNbとの間に接続されゲートにヒューズプリチャージ信号INが入力されるPMOSトランジスタP60と、ノードNbとノードNaとの間に接続されゲートにヒューズプリチャージ信号INが入力される第5NMOSトランジスタM60とを備える。
【００４２】
ラッチ部620は、入力端がノードNbに接続された第1インバータINV60と、入力端が第1インバータINV60の出力端に接続され、出力端が第1インバータINV60の入力端に接続された第2インバータINV61とを備える。
【００４３】
また、バッファ部630は、所定個数のインバータINV62、INV63を備える。
【００４４】
以下、図7A及び7Bを参照してブロック選択信号発生部330の動作を説明する。
【００４５】
初期状態において、リペア演算信号XFOUT＿SUMはロジックハイとなり、残りの入力信号はロジックローとなる。したがって、ブロック選択信号BLK＿SELもロジックローを維持する。
【００４６】
ワードライン活性化動作時においては、ヒューズプリチャージ信号INはロジックハイに遷移し、ブロック選択アドレス信号BLK＿ADDはロジックハイに遷移する。
【００４７】
この場合、正常動作時、正常ローイネーブル信号NREは、ロジックハイに遷移してブロック選択アドレス信号BLK＿ADDに該当する特定セルブロックが選択される。一方、スペアローイネーブル信号SREもやはりロジックハイに遷移するが、リペア演算信号XFOUT＿SUMが既にロジックローに遷移しているため、ブロック選択信号発生器の出力には影響を与えない。
【００４８】
また、ブロック選択アドレス信号BLK＿ADD<0:7>のいずれか１つが活性化されることによって、8個のブロック選択信号BLK＿SEL<0:7>のいずれか１つのみが活性化されて1個のセルブロックが選択される。
【００４９】
リペア動作時においては、正常ローイネーブル信号NREが初期状態、すなわちロジックローを維持するため、ブロック選択信号発生器の活性化を防止し、また、代替されるリダンダントワードラインを有している特定セルブロックを含むヒューズボックスグループに出力されるリペア演算信号XFOUT＿SUMは、ロジックハイを維持し、該当するブロック選択信号発生器に入力される。
【００５０】
この場合、反対グループのヒューズボックスから出力される上位または下位スペアローイネーブル信号SRE＿UPPER、またはSRE＿LOWERがロジックハイに遷移して、該当ブロック選択信号BLK＿SELはロジックハイにイネーブルされ、代替されるリダンダントワードラインを有している特定セルブロックが選択される。
【００５１】
本発明の技術思想は、上記において好ましい実施の形態によって具体的に記述されたが、上記した実施の形態は説明のためのものであって、制限のためのものでない。また、本発明の属する技術分野における通常の知識を有する専門家であるならば、本発明の技術思想の範囲内において種々の実施の形態に想到可能である。
【００５２】
【発明の効果】
前述したように、１つのヒューズボックスが4本の欠陥ワードラインをリペアすることができ、欠陥ワードラインが位置したセルブロックだけでなく、他のセルブロックにおけるリダンダントワードラインにも代替が可能であるため、リペア効率が向上し、歩留まりの向上及び製造コストを低減する効果がある。
【図面の簡単な説明】
【図１】  従来のローリペア方式を用いる半導体メモリ素子を示す図である。
【図２】  本発明にかかるローリペア方式を用いる半導体メモリ素子を示すブロック図である。
【図３】  図2に示した半導体メモリ素子におけるブロック選択信号の生成に関する回路図である。
【図４】  図3に示したヒューズボックスの内部回路図である。
【図５】  図3に示したブロック選択信号発生器とセルブロックを示すブロック図である。
【図６】  図5に示したブロック選択信号発生器を示す回路図である。
【図７Ａ】  図6に示したブロック選択信号発生器の正常動作時の動作を示すタイミング図である。
【図７Ｂ】  図6に示したブロック選択信号発生器のリペア動作時の動作を示すタイミング図である。
【符号の説明】
201〜208      ヒューズボックス
209〜216      ローデコーダ
BLK0〜BLK7      セルブロック
【図１】
0004140039.tif 000002
【図２】
0004140039.tif 000003
【図３】
0004140039.tif 000004
【図４】
0004140039.tif 000005
【図５】
0004140039.tif 000006
【図６】
0004140039.tif 000007
【図７Ａ】
0004140039.tif 000008
【図７Ｂ】
0004140039.tif 000009