(57)【特許請求の範囲】
【請求項１】
縦型不揮発性半導体メモリセルにおいて、
ドレイン領域（１）、チャネル領域（２）およびソース領域（３）を有する基板（２０）と、
該基板（２０）の表面に対し垂直に前記のソース領域（３）からドレイン領域（１）まで縦方向に形成されたトレンチ（５）と、
該トレンチの壁部に形成された第１の誘電層（８）と、
該第１の誘電層（８）に形成された電荷蓄積用の電荷蓄積層（９）と、
少なくとも部分的に該電荷蓄積層（９）の表面に形成された第２の誘電層（１０）と、
該第２の誘電層（１０）の表面に形成されたコントロール層（１１，１１′）が設けられていて、
前記トレンチ（５）の下方にトレンチ延長部（５′）が形成されており、該トレンチ延長部（５′）は、そのトレンチ表面に形成された第３の誘電層（６）と、該トレンチ延長部（５′）を少なくとも部分的に充填するための充填材料（７）を有しており、
該充填材料（７）は前記電荷蓄積層（９）の下方で前記ドレイン領域（１）に配置されており、前記トレンチ延長部（５′）の充填材料（７）は絶縁材料から成り電荷蓄積層（９）から電気的に絶縁されていて、該充填材料（７）により前記電荷蓄積層（９）の電荷損失が抑えられることを特徴とする、
縦型不揮発性半導体メモリセル。
【請求項２】
前記の第２の誘電層（１０）とコントロール層（１１，１１′）は部分的にトレンチ（５）の内部に延びている、請求項１記載の縦型不揮発性半導体メモリセル。
【請求項３】
前記第１の誘電層（８）はトンネル層を有する、請求項１または２記載の縦型不揮発性半導体メモリセル。
【請求項４】
前記の第２および第３の誘電層（１０，１１）はＯＮＯ層列を有する、請求項１から３のいずれか１項記載の縦型不揮発性半導体メモリセル。
【請求項５】
前記第２の誘電層（１０）は金属酸化物から成る誘電体を有する、請求項１から４のいずれか１項記載の縦型不揮発性半導体メモリセル。
【請求項６】
前記の充填材料（７）、電荷蓄積層（９）ならびにコントロール層（１１，１１′）は、導電性のポリシリコンまたはシリサイドを有する、請求項１から５のいずれか１項記載の縦型不揮発性半導体メモリセル。
【請求項７】
前記コントロール層は表面層（１１）および少なくとも１つのコントロール充填層（１１′）を有する、請求項１から６のいずれか１項記載の縦型不揮発性半導体メモリセル。
【請求項８】
縦型不揮発性半導体メモリセルの製造方法において、
ａ）基板（２０）を用意するステップと、
ｂ）トレンチ（５，５′）を形成し、該トレンチ（５，５′）の内壁に第３の誘電層（６）を被覆し、該トレンチ（５，５′）を充填材料（７）によって充填するステップと、
ｃ）該充填材料（７）を掘り下げ、前記トレンチ（５）の下部に残された該充填材料（７）の領域以外前記第３の誘電層（６）を除去して、前記基板（２０）中にトレンチ延長部（５′）を形成するステップと、
ｄ）前記トレンチ（５）に第１の誘電層（８）を形成するステップと、
ｅ）前記トレンチ（５）に、絶縁材料から成る前記充填材料（７）とは電気的に絶縁された電荷蓄積層（９）を形成するステップと、
ｆ）少なくとも部分的に該電荷蓄積層（９）にコントロール層トレンチ（５″）を形成するステップと、
ｇ）該コントロール層トレンチ（５″）に第２の誘電層（１０）を形成するステップと、
ｈ）該コントロール層トレンチ（５″）にコントロール層（１１，１１′）を形成するステップと、
ｉ）前記トレンチ（５）の上方領域のアイソレーションカラー（１２）とシャロウトレンチアイソレーション（１３）と選択トランジスタ（ＡＴ）の素子（１４〜１７）を形成するステップ、
を有することを特徴とする、
縦型不揮発性半導体メモリセルの製造方法。
【請求項９】
前記コントロール層トレンチ（５″）を前記充填材料（７）上方のトレンチ（５）の底部までエッチングする、請求項８記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型不揮発性半導体メモリセルたとえばＥＰＲＯＭ，ＥＥＰＲＯＭ，ＦＬＡＳＨ−ＥＥＰＲＯＭなどのメモリセルおよびその製造方法に関する。本発明による半導体メモリセルには、ドレイン領域、チャネル領域およびソース領域を有する基板と、該基板の表面に対し垂直に前記のソース領域からドレイン領域まで縦方向に形成されたトレンチと、該トレンチの壁部に形成された第１の誘電層と、該第１の誘電層に形成された電荷蓄積用の電荷蓄積層と、少なくとも部分的に該電荷蓄積層の表面に形成された第２の誘電層と、該第２の誘電層の表面に形成されたコントロール層が設けられている。
【０００２】
【従来の技術】
繰り返し書き込み可能な不揮発性半導体メモリセルは今日、高密度集積回路においていちだんと重要性を増している。それというのもこのようなメモリセルはたとえばチップカード、マルチメディアカード、そしていわゆるスマートカードなどにおいて、可変のデータを長期間にわたりしかも電圧供給を利用せずに記憶しておくことができるからである。様々な適用事例によって、それぞれ異なる技術的実現形態の必要とされる種々の要求プロフィルが生じる。この場合、いわゆる埋め込み型の不揮発性メモリがますます重要性となってきており、そのようなメモリでは不揮発性メモリ機能が同時に他の機能とともに、それらの要求プロフィルに注意を払いながら同一チップ上で実現される。
【０００３】
使用される不揮発性半導体メモリセルの形式に応じて、たとえば基礎とするプログラミング方式や消去方式に従い、基本的にＥＰＲＯＭ，ＥＥＰＲＯＭならびにＦＬＡＳＨ−ＥＥＰＲＯＭを区別している。埋め込み型メモリに関してはほとんどもっぱら、電気的にプログラミングと消去の可能なそして何度も繰り返して書き込み可能なメモリが考慮される（ＥＥＰＲＯＭ，ＦＬＡＳＨ）。
【０００４】
この適用事例について公知の慣用の不揮発性半導体メモリセルは通常、半導体基板、アイソレーション用のトンネル酸化物層、フローティングゲート層ないしは電荷蓄積層、アイソレーション用の誘電層、導電性のコントロール層から成り、これらは半導体基板表面に形成されている。情報を格納するため、半導体基板中に形成されたチャネル領域からトンネル酸化物層を介してフローティングゲート層に電荷が取り込まれる。フローティングゲート層に電荷を取り込む方法は、たとえばホットキャリア注入ならびにファウラー・ノルトハイムトンネル（Fowler-Nordheim-Tunnel）などである。
【０００５】
しかしながらこのような慣用の不揮発性半導体メモリセルの欠点は１つには、半導体基板表面での形成によりかなり広い所要スペースが生じることである。他方、このような所要スペースはロジック技術において知られているようにいわゆるスケーリングもしくは微細化により小さくすることはできない。その理由は、最小の構造サイズは、物理的なメカニズムに基づき必要とされるプログラミングおよび消去用の電圧によって大半が決まってしまうからである。
【０００６】
したがってさらに面積を低減する目的で、不揮発性半導体メモリセル用の３次元の配置が提案され、それによればたとえばアイソレーション用のトンネル酸化物層、フローティングゲート層ならびにコントロール層が半導体基板中に垂直方向に配置される。
【０００７】
図１にはこの種の縦型不揮発性半導体メモリの断面図が示されており、これはたとえば刊行物 WO07/02599 により知られている。この刊行物によれば半導体基板２００中にたとえば低濃度でドーピングされたｐ型領域１００、ｐ型にドーピングされたウェル１１０および高濃度にドーピングされたｎ＋型領域１２０が設けられており、補助層１３０と図示されていないマスク層とを用いることでこのような半導体基板２００中にトレンチ１４０が形成される。さらにトレンチ底部には、高濃度でドーピングされた別のｎ＋型領域１５０が形成される。高濃度でドーピングされたｎ＋型領域１５０，１２０はここでは、縦型不揮発性半導体メモリセルにおけるいわゆるドレイン領域とソース領域を成している。トレンチ１４０のウェルならびに底部には、誘電層としてトンネル酸化物層１６０が形成されている。それに続いて、電荷を記憶するためのフローティングゲート層１７０と、ＯＮＯ層の列から成る第２の誘電層１８０が設けられている。不揮発性半導体メモリセルを制御するため第２の誘電層１８０の上にコントロール層１９０が設けられており、これは図１によれば高濃度でドーピングされたポリシリコンから成る。
【０００８】
このようにすることで、所要面積の低減された縦型不揮発性半導体メモリセルが得られる。なぜならばこの場合にはメモリセルにおける最小所要チャネル長が半導体基板２００中に垂直方向に延びており、半導体基板表面における構造サイズをさらに小さくできるからである。しかしこの種の慣用の縦型不揮発性半導体メモリセルの欠点はデータ保持特性が低いことであり、これは殊に半導体基板２００へ向かう方向での電荷損失によって引き起こされる。
【０００９】
【発明が解決しようとする課題】
したがって本発明の課題は、データ保持特性もしくは保持時間（retention time）を向上させることのできる縦型不揮発性半導体メモリセルならびにそれに対応する製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明によればこの課題は、前記トレンチの下方にトレンチ延長部が形成されており、該トレンチ延長部は、そのトレンチ表面に形成された第３の誘電層と、該トレンチ延長部を少なくとも部分的に充填するための充填材料を有しており、該充填材料は前記電荷蓄積層の下方で前記ドレイン領域に配置されており、前記トレンチ延長部の充填材料は絶縁材料から成り電荷蓄積層から電気的に絶縁されていて、該充填材料により前記電荷蓄積層の電荷損失が抑えられることにより解決される。さらに本発明の課題は、請求項８記載の縦型不揮発性半導体メモリセルの製造方法により解決される。
【００１１】
【発明の実施の形態】
縦型不揮発性半導体メモリセルの存在するトレンチの実質的に下方に形成されたトレンチ延長部を用いることで殊に、非常に安いコストでデータ保持特性を格段に向上させることができる。それというのも、電荷の蓄積を行う層から基板への電荷の損失が著しく抑えられるからである。この場合、トレンチ延長部はそのトレンチ表面に第３の誘電層を有しており、これはアイソレーションを行う充填材料または導電性の充填材料によって少なくとも部分的に充填される。
【００１２】
導電性の充填材料を用いた場合には、半導体メモリセルの電荷蓄積層をトレンチ延長部の充填材料から付加的にアイソレーションすることにより、データ保持特性をさらに向上させることができる。これによって保持時間 "retention time" をいっそう改善することができる。
【００１３】
とはいえこれに対する代案として、あるいはコストを抑える目的で、充填材料と電荷蓄積層との間の付加的なアイソレーションを省くこともでき、その際にはトレンチ延長部表面に第３の誘電層を適切な形状で構成すれば、不揮発性半導体メモリセルのためにさらに非常に良好なデータ保持特性が得られるようになる。
【００１４】
結合係数の最適化のため、第２の誘電層とコントロール層はトレンチ内部にもトレンチ延長部内部にもそして基板まで延びており、このことで個々のレイアウトやそれに付随する寄生容量に応じて最小のプログラミング電圧を設定することができる。
【００１５】
有利には第１の誘電層はトンネル層から成り、第２および第３の誘電層はＯＮＯ層列から成り、このことで縦型不揮発性半導体メモリセルを格別安価かつ簡単に製造することができる。
【００１６】
とはいえ結合係数をさらに改善するため、第２の誘電層が非常に高い相対的な誘電率の誘電体を有するようにしてもよく、この場合、たとえば金属酸化物から成る材料が用いられる。必要とされる動作電圧およびスイッチオン電圧を、このようにしていっそう低減できる。
【００１７】
ディープトレンチ形成用のＤＲＡＭプロセスを利用すれば殊に、本発明による縦型不揮発性半導体メモリセルを格別安価なコストで製造できる。この場合、ディープトレンチの下方部分によってトレンチ延長部が実現される一方、上方部分には本来の不揮発性半導体メモリセルが含まれる。さらにこのようにすることで、不揮発性半導体メモリセルとダイナミック半導体メモリセルをいわゆる埋め込み形ＤＲＡＭプロセスにおいて、格別安価なコストで組み合わせることができるようになる。
【００１８】
従属請求項には本発明の有利な実施形態が示されている。次に、図面を参照しながら実施例に基づき本発明について詳しく説明する。
【００１９】
【実施例】
図２には、本発明の第１の実施例による縦型不揮発性半導体メモリセルの簡略化された断面図が描かれている。
【００２０】
図２によれば半導体基板２０はｎ型ドーピングされたベース層１およびその上にエピタキシャルによりデポジットされｐ型にドーピングされた半導体層２から成り、この層の中にｎ＋型領域３が設けられている。有利には半導体基板１はＳｉから成る。とはいえこれがＳｉＧｅ、ＳｉＣ、ＧａＡｓまたはその他の化合物半導体をもつようにすることができ、また、アイソレーション層と半導体層と導電層から成る多層構造にたとえばＳＯＳおよびＳＯＩの形式で埋め込ませることもできる。同様に領域１，２，３に対し逆のドーピングを適用することもでき、それによればｐｎｐ層列が生じることになる。さらに同様に、半導体層２を拡散その他によって形成してもよい。
【００２１】
補助層４および図示されていないマスク層を使用することで、ベース層１まで延びる凹部が半導体基板２０に形成される。その際、このような凹部のうち下部は後のトレンチ延長部５′を成し、他方、上部によって本来の縦型不揮発性半導体メモリセルのためのトレンチ５が実現される。
【００２２】
この場合、トレンチ延長部５′の表面には第３の誘電層６が被覆されており、これは有利にはＯＮＯ層列から成る（酸化物／窒化物／酸化物）。トレンチ延長部５′の残されているスペースは、有利にはポリシリコンから成る充填材料７が充填される。とはいえこの充填材料をたとえばＭｏＳｉ，ＷＳｉなどのようなシリサイドとしてもよいし、あるいは電気的な絶縁材料としてもよい。有利には第３の誘電層６と充填材料７はトレンチ５および５′全体に形成され、ついで適切なエッチング法を用いて、チャネル層を実現しているｐ型ドーピング層２のほぼ下の深さまで下げられる。次に、そのようにして形成されたトレンチ５の表面に、たとえば熱酸化により第１の誘電層８が形成され、これは縦型不揮発性半導体メモリセルのトンネル層としてはたらく。有利にはこのトンネル層８はＳｉＯ２から成るが、他の適切な薄いトンネル層を適用してもよい。
【００２３】
トレンチ延長部５′のアイソレーションを向上させるため第１の誘電層８の生成前または生成中、充填材料７の上縁部とトレンチ５のじかに隣接する壁部に、たとえば層１の上縁部まで、第１の誘電層の図示されていない補強部を設けることができる。これは有利には、たとえば充填材料７と半導体層１のそれぞれ異なる酸化レートを利用することで達成できる。同様に、補強部を製造するためにたとえば異方性を利用してデポジットプロセスおよびエッチングプロセスを適切に組み合わせることができる。
【００２４】
図２によればさらにトレンチ５に、たとえばポリシリコンまたはシリサイドから成る電荷蓄積層９が充填され、ついでエッチングされ、あるいはトレンチ５の側壁だけが被覆され、これによりコントロール層トレンチ５″が形成される。図２によれば、このコントロール層トレンチ５″はトレンチ５の底部まで達している。そしてコントロール層５″の側壁に第２の誘電層１０が形成され、これはたとえばやはりＯＮＯ層列から成る。しかしながら不揮発性半導体メモリセルの結合係数を高めるため、この第２の誘電層１０を高い相対的な誘電率εｒ をもつ誘電体によって構成することもでき、たとえば金属酸化物を用いることができる。第２の誘電層１０のために使用できるこの種の金属酸化物はたとえばＴｉＯ２，ＷＯｘ ，Ａｌ２O３ などである。
【００２５】
これに続いてコントロール層トレンチ５″が導電性のコントロール層１１もしくはコントロール充填層１１′によって充填され、これによって不揮発性半導体メモリセルにおけるいわゆるコントロールゲート端子が実現される。このコントロール層１１もしくはコントロール充填層１１′はたとえば高濃度でドーピングされたポリシリコンから成るが、たとえばシリサイドなど他のどのような導電材料でもよい。さらにコントロール層５″内に設けられているコントロール層１１′のために、表面材料１１とは異なる材料を使用することができ、これにより非常に細かい構造のときに殊に最適な充填つまりは接触接続を実現することができる。コントロール層トレンチ５″の充填も、同様に２つの層よりも多くの層によって構成することができる。
【００２６】
このようにして、層２の厚さによって実質的に決まるチャネル長をもつ縦型の不揮発性半導体メモリセルが実現される。ベース層１の使用によりコンタクトのためのスペースを節約することができ、その際、電荷蓄積層９をトレンチ内に移すことで表面に付加的なトポロジーストラクチャの生じるのが回避され、ひいては微細化性能が向上する。そして殊にトレンチ延長部５′ならびにそこに設けられた付加的な誘電層６ならびにその中に設けられた充填材料７によって、半導体メモリセルのデータ保持特性が高められ、それによって殊にいわゆる「保持時間 retention time」が改善される。しかもこのような不揮発性半導体メモリは僅かなコストで製造可能であり、それというのもこの種のディープトレンチもしくは凹部をそれに属する誘電層ならびに充填材料とともに形成することは、多数の標準プロセスによってすでに知られているものであり、したがって余計なコストがかからないからである。この利点の詳しい説明は、あとで図６を参照しながら説明する。
【００２７】
図３には、本発明の第２の実施例による縦型不揮発性半導体メモリセルの簡略化された断面図が描かれている。この場合、同じ層や同じ素子には同じ参照符号が付されており、以下ではそれらについての詳しい説明は省略する。
【００２８】
図３によればこの第２の実施例と図２による半導体メモリセルとの基本的な相違点は、コントロール層トレンチ５″が電荷蓄積層９の中へ部分的にしか下げられていないことであり、これにより所定の材料について電荷保持特性ならびにプログラミング特性を改善することができる。その際、図示されていない極端な事例においてはコントロール層トレンチ５″をほとんどなくしてしまうことができ、それによって第２の誘電層１０は半導体基板表面に対し完全に平行に延在することになり、トポロジー特性が格段に改善されるようになる。トポロジー特性に強く依存する材料の場合には殊に、このことで製造プロセスの基本的な簡略化や改善が得られるようになるが、もっとも結合係数は一般に劣化する。
【００２９】
図４には、本発明の第３の実施例による縦型不揮発性半導体メモリセルの簡略化された断面図が示されている。ここでもやはり同じ層や同じ素子には同じ参照符号が付されており、以下ではそれらについては繰り返して説明しない。
【００３０】
さて、図４に示されているように底部において第１の誘電層８を省くことができ、充填材料７と電荷蓄積層９との間でダイレクトな接触接続を行うことができる。これによれば、電荷蓄積層９のためにも充填材料７のためにもたとえば高濃度のポリシリコン（導電性）などのようなそれ相応の材料を使用することで、半導体メモリセルの結合係数を著しく向上させることができる。
【００３１】
とはいえコントロール層トレンチ５″を充填材料７まで延ばすことができ、これによって結合係数がさらに最適化され、しかもコントロール層トレンチ５″を形成するためのエッチンッグプロセス窓を、実質的に非クリティカルなものつまり問題とはならないものにさせることができる。これによって製造コストをいっそう低減することができる。それにもかかわらず、殊に第３の誘電層６を用いることで、半導体メモリセルにおけるデータ保持特性が慣用の縦型半導体メモリセルよりもさらに向上する。
【００３２】
図５には、本発明の第４の実施例による縦型不揮発性半導体メモリセルの簡略化された断面図が描かれている。ここでもやはり同じ層や同じ素子には同じ参照符号が付されており、以下ではそれらについて繰り返して説明はしない。
【００３３】
図５に示されている第４の実施例によれば、コントロール層トレンチ５″は半導体基板２０の表面から電荷蓄積層９および充填材料７を通って基板つまりはベース層１まで貫通して延びている。この種の半導体メモリセルの場合、コントロール層トレンチ５″のために格別に非クリティカルなものにされたエッチングプロセス窓が得られ、これにより製造コストをいっそう低減することができる。しかも適切な材料を使用することにより、半導体メモリセルの結合係数をいっそう向上させることができる。それというのも、コントロール層１１もしくはコントロール層トレンチ５″内で使用されているコントロール充填層１１′の間の表面がいっそう拡大されるからである。また、電荷蓄積層９および充填材料７として高濃度でドーピングされたポリシリコンを用いることで殊に、それらは共通に電荷蓄積層としてはたらき、これによれば殊に第３の誘電層６ゆえに半導体メモリセルのデータ保持特性つまりは保持時間 "retention-time" が改善される。
【００３４】
図２〜図５によれば、マスキングのためにそれぞれ１つの補助層４を使用してきた。しかしながらこれを省略することもできる。さらに導電性の電荷蓄積層（高濃度でドーピングされたポリシリコン）の代わりに、非導電性の電荷蓄積層（たとえば窒化物）または電荷蓄積特性をもつその他の材料を使うこともできる。
【００３５】
次にＥＥＰＲＯＭメモリセルとして、選択トランジスタが対応づけて設けられた有利な第５の実施例による縦型不揮発性半導体メモリセルについて説明する。
【００３６】
図６には、この有利な第５の実施例の簡略化された断面図が示されており、ここでも同じ層や同じ素子には同じ参照符号が付されており、以下ではそれらについては繰り返して説明しない。図６によれば、縦型不揮発性半導体メモリセルはじかにＤＲＡＭプロセスに結びつけられ、プロセスの流れがすでに知られているため、これによって製造コストをいっそう低減させることができ、不揮発性半導体メモリセルをいわゆる埋め込み型のＤＲＡＭプロセスにおいて製造することができる。正確にいえばこのことで、１つの同じウェハ上にＤＲＡＭメモリセルもデータ保持特性の改善された縦型不揮発性半導体メモリセルも、格別に安価なコストで製造することができる。
【００３７】
図６によればＥＥＰＲＯＭ半導体メモリセルは、トレンチキャパシタを備えた慣用のＤＲＡＭ半導体メモリセルと非常に類似の構造を有している。詳しくいえば、トレンチ延長部５′とトレンチ５とを形成するためにＤＲＡＭメモリセルにおけるトレンチキャパシタのためのプロセスと同じプロセスが用いられ、この場合、まずはじめに半導体基板２０において１つのトレンチがあけられ、ついでそのトレンチが誘電層６と導電性充填材料７によって少なくとも部分的に充填される。この場合、ディープトレンチは図示されていない瓶形を有することができ、また、ＤＲＡＭメモリセルでも必要とされる図示されていない埋め込み形プレートをもつことができる。
【００３８】
したがってディープトレンチ５もしくは５′と第３の誘電層６と充填材料７の形成、ならびに充填材料７の低減およびトレンチ上部領域での第３の誘電層６の除去は、ＤＲＡＭトレンチキャパシタの製造における対応するステップに相応する。これらについて当業者は十分に知っているので、以下では詳しい説明は省く。
【００３９】
しかしながら本発明による不揮発性半導体メモリセルの製造方法の場合、ＤＲＡＭプロセスではアイソレーションカラーを製造するところでその代わりに第１の誘電層８が有利にはＳｉＯ２ トンネル層としてトレンチ５のトレンチ壁部に形成され、その後、有利には高濃度でドーピングされたポリシリコンから成る電荷蓄積層９によって充填される。この場合、高濃度でドーピングされたポリシリコン層９は、充填材料７として用いられる（場合によっては高濃度でドーピングされた）トレンチ延長部５′のポリシリコン層の上にじかにおかれ、これにより電荷蓄積層９ないしは７が実質的に拡大する。ついで有利には異方性エッチングプロセスによりコントロール層トレンチ５″が少なくとも部分的に電荷蓄積層９内に形成され、これは図６に示されているように充填材料７の中まで達している。ついで第２の誘電層１０がコントロール層トレンチ５″の中に形成され、その際、有利にはＯＮＯ層列または高い相対的な誘電率εｒ をもつ誘電層１０が用いられる。ついで残されたコントロール層トレンチ５″内に（充填）コントロール層１１′が形成され、これは有利には導電性のポリシリコンから成る。
【００４０】
基板表面にはコントロールゲート層１１が設けられ、これが（充填）コントロール層１１′と接触接続し、これによって不揮発性半導体メモリセルのコントロールゲートＣＧが実現される。表面に望ましくない漏れ電流が生じるのを避けるため、トレンチ５の上部領域にアイソレーションカラー１２が設けられる。ゲート１４、アイソレーション層１５、ドレイン・ソース領域３、１６およびそこに設けられたコンタクト端子１７から成る選択トランジスタＡＴなどその他の素子は、やはり慣用のＤＲＡＭプロセスによって形成される。同様に、図示されていないそれぞれ隣り合う不揮発性半導体メモリセルは、ＤＲＡＭプロセスにおいて行われるシャロウトレンチアイソレーション１３（ＳＴＩ、shallow trench isolation）によって互いに分離される。
【００４１】
図２〜図５による実施例の場合のように、コントロール層トレンチ５″を様々な深さで形成することができ、これにより殊にそのトレンチのためのエッチングプロセス窓をクリティカルではないものにさせることができる。この場合、この第５の実施例の重要な利点は、本発明による縦型不揮発性半導体メモリセル用のトレンチキャパシタを形成するために既存のＤＲＡＭプロセスを利用できることであり、それによればデータ保持特性を向上させることができる。しかもこれによって埋め込み型のＤＲＡＭプロセスを実現させることができ、その際、同じ半導体基板において不揮発性半導体メモリセルもダイナミック半導体メモリセルも実現することができる。これにより、たとえばスマートカードやチップカードにおいて新たな回路を実現することができる。
【００４２】
次に、結合係数に対する個々の層の影響を説明するため、図６に示したＥＥＰＲＯＭ半導体メモリセルの等価回路について図７を参照しながら説明する。
【００４３】
図７によればキャパシタの指標は、それらのキャパシタを生じさせる図６の個々の層もしくは領域に対応する。したがって選択トランジスタＡＴはドレイン・ソース領域１６，３に対し寄生容量Ｃ１４／１６，Ｃ１４／３ を有している。さらに、チャネル層として用いられるｐ型エピタキシャル成長層２（バルク）に対し寄生容量Ｃ２／１６，Ｃ２／１４，Ｃ２／９，C２／３ が存在する。また、本来の縦型不揮発性半導体メモリセルはコントロール層１１もしくは１１′からｎ＋領域３およびｎ型ベース層１へ向かって、寄生容量Ｃ３／１１，およびＣ１／１１ を有する。さらに選択トランジスタのコントロール層１１とコントロールゲート層１４との間に別の寄生容量Ｃ１４／１１ が存在し、容量Ｃ７／１ は充填材料とｎ型ベース層１との間の容量を成している。充填材料７と電荷蓄積層９との間にオプションとしてアイソレーション層を使用した場合、これら両方の材料の間に付加的に容量Ｃ９／７ が存在する。
【００４４】
できるかぎり高い結合係数を得るためには、たとえばコントロール層１１ないしは１１′と電荷蓄積層９との間の容量Ｃ１１／９ をできるかぎり大きくする必要があり、もしくは残りの容量の全容量値をできるかぎり小さくする必要がある。この関係を把握することで、個々の層ならびに領域について適切な材料を使用し、また、コントロール層トレンチ５″の深さを変えることによって、最適なもしくは最大の結合値ないしは結合係数を設定することができる。このようにしてデータ保持特性の向上とともに、格別好適なプログラミング電圧が得られるようになる。
【図面の簡単な説明】
【図１】従来の縦型不揮発性半導体メモリセルの簡略化された断面図である。
【図２】本発明の第１の実施例による縦型不揮発性半導体メモリセルの簡略化された断面図である。
【図３】本発明の第２の実施例による縦型不揮発性半導体メモリセルの簡略化された断面図である。
【図４】本発明の第３の実施例による縦型不揮発性半導体メモリセルの簡略化された断面図である。
【図５】本発明の第４の実施例による縦型不揮発性半導体メモリセルの簡略化された断面図である。
【図６】本発明の第５の実施例によるＥＥＰＲＯＭメモリセルの簡略化された断面図である。
【図７】図６で示したＥＥＰＲＯＭメモリセルの等価回路図である。
【符号の説明】
１  ドレイン領域（ベース層）
２  チャネル
３  ソース領域
４  補助層
５  トレンチ
５′  トレンチ延長部
５″  コントロール層トレンチ
６  第３の誘電層
７  充填材料
８  第１の誘電層（トンネル層）
９  電荷蓄積層
１０  第２の誘電層
１１  コントロール層
１２  アイソレーションカラー
１３  シャロウトレンチアイソレーション
１４  コントロールゲート層
１５  アイソレーション層
１６  ソース領域
１７  コンタクト端子
２０  基板
【図１】
0004095779.tif 000002
【図２】
0004095779.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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