(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルを含むメモリセルアレイと、
プログラム動作時に該メモリセルアレイのデータを判定するベリファイ用センスアンプと、
外部からのデータを受け取るデータ入力バッファと、
外部から該データ入力バッファに入力される入力パスワードと該メモリセルアレイから読み出され該ベリファイ用センスアンプでデータ判定される読み出しパスワードとが一致するか否かを判定する一致／不一致判定回路と、
該ベリファイ用センスアンプとは別個に設けられ読み出し動作時に該メモリセルアレイのデータを判定する読み出し用センスアンプと
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
該メモリセルアレイのプロテクト状態を記憶するプロテクト状態記憶用不揮発性記憶素子と、
ロック状態で該プロテクト状態記憶用不揮発性記憶素子への書き込みを禁止するプロテクト情報書き込み回路
を更に含み、該一致／不一致判定回路が該入力パスワードと該読み出しパスワードとの一致を判定すると、該一致判定に応答して該プロテクト情報書き込み回路はアンロック状態となり該プロテクト状態記憶用不揮発性記憶素子への書き込みを可能とすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
該メモリセルアレイからのデータを受け取る出力バッファを更に含み、ロック状態では該出力バッファは該メモリセルアレイからのデータの外部への出力を禁止し、該一致／不一致判定回路が該入力パスワードと該読み出しパスワードとの一致を判定すると、該一致判定に応答して該出力バッファはアンロック状態となり該メモリセルアレイからのデータの外部への出力を可能とすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
外部から入力されるパスワード・アンロックコマンドに応答して、該ベリファイ用センスアンプと該一致／不一致判定回路とを制御して該入力パスワードと該読み出しパスワードとの一致を判定する動作を実行させるコマンド制御回路を更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
該入力パスワードは複数個の部分データに分割して順次入力され、該一致／不一致判定回路は該入力パスワードの各部分データと該読み出しパスワードの対応する部分データとが一致するか否かを各部分データ毎に順次判定することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
該一致／不一致判定回路による判定結果を該部分データ毎にラッチする複数のラッチ回路と、
該複数のラッチ回路のラッチ内容が全て一致判定を示す場合に全一致判定を出力する回路
を更に含むことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
該ベリファイ用センスアンプは該プログラム動作時に該メモリセルアレイのデータを判定するベリファイ動作と該読み出しパスワードのデータを判定するパスワード読み出し動作とで判定基準を変化させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
メモリセルからデータを読み出し、
プログラム動作時に該メモリセルアレイのデータを判定するベリファイ用センスアンプと、該ベリファイ用センスアンプとは別個に設けられ読み出し動作時に該メモリセルアレイのデータを判定する読み出し用センスアンプとを用いて、該メモリセルから読み出した該データが１であるか０であるかをデータ判定し、
該ベリファイ用センスアンプを用いた該データ判定後にプログラムモードであるかパスワード・アンロックモードであるかをモード判定し、
該モード判定がプログラムモードを示す場合に該データ判定をベリファイ判定として該データ判定の結果に応じてプログラム動作を実行し、
該モード判定がパスワード・アンロックモードを示す場合に該データ判定の結果と外部から入力されるパスワードとが一致するかパスワード判定し、
該パスワード判定が一致を示す場合にパスワード・アンロック動作を実行する各段階を含むことを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項９】
該パスワード・アンロック動作は不揮発性記憶素子に格納されるプロテクト状態を書き換え可能とする段階を含むことを特徴とする請求項８記載の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に不揮発性半導体記憶装置に関し、詳しくはパスワードによるデータ保護機能を備えた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
最近の不揮発性半導体記憶装置には、プロテクト機能が設けられているものがあり、セクタ或いはブロックと呼ばれる１つの消去単位毎或いは複数の消去単位毎に、一括して記憶内容の書き換えを禁止することが出来る。書き換えを禁止する記憶領域（セクタ或いはブロック）に関する情報は、不揮発性素子にプロテクト状態として記憶し、不揮発性半導体記憶装置内部の制御回路（ステートマシン）がこの情報を参照することで、プロテクトされている領域の書き換えを禁止する。
【０００３】
上記プロテクト状態を自由に変更出来ないように、パスワードモードが設けられる。パスワードモードにおいては、プロテクト状態を記憶する不揮発性素子が書き換え不可な状態にロックされ、プロテクト状態をデフォールトで変更することが出来ないように設定される。不揮発性メモリに記憶してあるパスワードと外部からの入力パスワードとが一致すると、ロックがはずされて、プロテクト状態を変更することが可能となる。このロックをはずす動作は、パスワード・アンロックと呼ばれる。
【０００４】
【発明が解決しようとする課題】
パスワード・アンロック動作は、そのためのコマンドが入力されると、アンロック状態になるまでチップ内部で自動的に実行される動作である。このようにチップ内部で自動的に実行される動作は、エンベディッド・アルゴリズムと呼ばれ、不揮発性記憶素子に対するプログラム／イレーズ動作もエンベディッド・アルゴリズムに基づくものである。
【０００５】
デュアルオペレーションの不揮発性半導体記憶装置においては、あるバンクに対するプログラム／イレーズ動作と別のバンクに対する読み出し動作とを同時に実行可能なように制御される。エンベディッド・アルゴリズムでありチップ内部で自動的に実行される上記のパスワード・アンロック動作も、プログラム／イレーズ動作と同様に、読み出し動作と同時に実行可能である必要がある。従って、パスワード・アンロック動作はパスワードデータを読み出すリード動作であるにも関わらず、パスワード・アンロック動作においてリード動作用のパスや回路を使用することは出来ない。
【０００６】
またパスワード・アンロックの機能を不揮発性半導体記憶装置に設けるために、既存の不揮発性半導体記憶装置の構成に対してパスワード・アンロック動作専用の回路を新たに追加することは、回路規模の増大及び制御動作の複雑化に繋がり好ましくない。
【０００７】
以上を鑑みて、本発明は、読み出し動作用のパスや回路を使用することなく、且つ既存の構成を利用して、パスワード・アンロック動作を実行する不揮発性半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、不揮発性メモリセルを含むメモリセルアレイと、プログラム動作時に該メモリセルアレイのデータを判定するベリファイ用センスアンプと、外部からのデータを受け取るデータ入力バッファと、外部から該データ入力バッファに入力される入力パスワードと該メモリセルアレイから読み出され該ベリファイ用センスアンプでデータ判定される読み出しパスワードとが一致するか否かを判定する一致／不一致判定回路と、該ベリファイ用センスアンプとは別個に設けられ読み出し動作時に該メモリセルアレイのデータを判定する読み出し用センスアンプとを含むことを特徴とする。
【０００９】
上記不揮発性半導体記憶装置によれば、プログラム動作に使用するベリファイ用センスアンプを、パスワード・アンロック動作において共用することで、入力パスワードと読み出しパスワードとの一致判定を行うことが出来る。従って、読み出し動作用のパスや回路を使用することなく、且つ既存の構成を利用して、パスワード・アンロック動作を実行する不揮発性半導体記憶装置を提供することが出来る。
【００１０】
また本発明による不揮発性半導体記憶装置の制御方法は、メモリセルからデータを読み出し、プログラム動作時に該メモリセルアレイのデータを判定するべリファイ用センスアンプと、該ベリファイ用センスアンプとは別個に設けられ読み出し動作時に該メモリセルアレイのデータを判定する読み出し用センスアンプとを用いて、該メモリセルから読み出した該データが１であるか０であるかをデータ判定し、該べリファイ用センスアンプを用いた該データ判定後にプログラムモードであるかパスワード・アンロックモードであるかをモード判定し、該モード判定がプログラムモードを示す場合に該データ判定をベリファイ判定として該データ判定の結果に応じてプログラム動作を実行し、該モード判定がパスワード・アンロックモードを示す場合に該データ判定の結果と外部から入力されるパスワードとが一致するかパスワード判定し、該パスワード判定が一致を示す場合にパスワード・アンロック動作を実行する各段階を含むことを特徴とする。
【００１１】
上記不揮発性半導体記憶装置の制御方法によれば、プログラム動作時に実行するベリファイ用のデータ判定動作の手順を、パスワード・アンロック動作にけるデータ判定動作に利用することで、入力パスワードと読み出しパスワードとの一致判定を行うことが出来る。従って、読み出し動作用のパスや回路を使用することなく、且つ既存の構成を利用して、パスワード・アンロック動作を実行する不揮発性半導体記憶装置の制御方法を提供することが出来る。
【００１２】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１３】
図１は、本発明による不揮発性半導体記憶装置の構成を示す構成図である。
【００１４】
図１の不揮発性半導体記憶装置１０は、アドレスバッファ１１及び１２、データ入力バッファ１３、コマンドレジスタ１４、コマンドデコーダ１５、パスワードアンロックレジスタ＆全一致判定回路１６、ロック／アンロック設定回路１７、プロテクト情報書き込み回路１８、プロテクト状態記憶用不揮発性記憶素子１９、コマンド制御回路２０、ベリファイ用バッファ回路２１、リード用センスアンプ２２、出力バッファ２３、デコーダ２４、メモリセルアレイ２５、ベリファイ用センスアンプ２６、ベリファイ用リファレンス回路２７、リファレンス用セルアレイ２８、一致／不一致判定回路２９、及びリード用リファレンス回路３０を含む。
【００１５】
コマンドレジスタ１４は、制御信号及びコマンド信号を外部から受け取りコマンドを格納する。コマンドレジスタ１４が格納するコマンドは、コマンドデコーダ１５によりデコードされ、デコード結果がコマンド制御回路２０に供給される。コマンド制御回路２０は、コマンドのデコード結果に基づいてステートマシンとして動作して、不揮発性半導体記憶装置１０の各部の動作を制御する。
【００１６】
アドレスバッファ１１及び１２は、外部から供給されるＸアドレス信号及びＹアドレス信号を受け取り、これらアドレス信号をデコーダ２４に供給する。デコーダ２４は、供給されたＸアドレス信号をデコードして、デコード結果に基づいて、メモリセルアレイ２５の指定Ｘアドレスの不揮発性メモリセルを選択する。更にデコーダ２４は、供給されたＹアドレス信号をデコードして、デコード結果に基づいて、メモリセルアレイ２５の指定Ｙアドレスの不揮発性メモリセルを選択する。この時、プログラム或いはイレーズ動作の場合には、指定Ｙアドレスのビット線が、選択的にベリファイ用センスアンプ２６に接続される。また読み出し動作の場合には、指定Ｙアドレスのビット線は、リード用センスアンプ２２に接続される。
【００１７】
メモリセルアレイ２５は、メモリセルの配列、ワード線、ビット線等を含み、各メモリセルに情報を記憶する。データ読み出し時には、メモリセルアレイ２５の選択されたメモリセルからの読み出しデータが、リード用センスアンプ２２に供給される。リード用センスアンプ２２は、読み出しデータが０であるか１であるかを判定する。その判定結果は、出力バッファ２３から読み出しデータとして出力される。プログラム或いはイレーズ時には、コマンド制御回路２０の制御の下に、所定のプログラム電圧或いはイレーズ電圧をメモリセルアレイ２５に供給して、メモリセルアレイ２５のワード線及びビット線をそれぞれの動作に応じた適当な電位に設定する。これによって、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
【００１８】
ベリファイ用センスアンプ２６は、プログラム及びイレーズ動作において、メモリセルアレイ２５から供給されたデータのレベルを、ベリファイ用リファレンス回路２７から供給されるリファレンスレベルと比較することで、データが０であるか１であるかの判定を行う。判定結果が所望の値となるまで、プログラム或いはイレーズ動作を繰り返すことで、確実な電荷注入或いは電荷抜き取りが行われる。
【００１９】
ベリファイ用リファレンス回路２７は、参照用メモリセルを含むリファレンス用セルアレイ２８に接続される。ベリファイ用リファレンス回路２７は、コマンド制御回路２０の制御下で動作して、データ判定に際して使用されるリファレンスレベルＲＥＦを、リファレンス用セルアレイ２８の参照用メモリセルからの電位により生成し、ベリファイ用センスアンプ２６に供給する。またリード用リファレンス回路３０は、データ読み出し時のデータ判定に使用されるリファレンスレベルを、リファレンス用セルアレイ２８の参照用メモリセルからの電位により生成し、リード用センスアンプ２２に供給する。
【００２０】
本発明においては、プログラム及びイレーズ動作時に使用されるベリファイ関連の回路を使用することで、パスワード・アンロック時のパスワード照合動作を実行する。
【００２１】
具体的には、外部からパスワード・アンロックコマンドが入力されると、コマンドデコーダ１５がパスワード・アンロック信号ＰＷＵＮＬＯＣＫを生成する。パスワード・アンロック信号ＰＷＵＮＬＯＣＫは、パスワードアンロックレジスタ＆全一致判定回路１６、コマンド制御回路２０、ベリファイ用バッファ回路２１、及びベリファイ用センスアンプ２６に供給される。パスワード・アンロック信号ＰＷＵＮＬＯＣＫに応答して、コマンド制御回路２０がパスワード・アンロックに伴う各回路の動作を制御する。
【００２２】
コマンド制御回路２０の制御の下に、メモリセルアレイ２５からパスワードが読み出され、ベリファイ用センスアンプ２６に供給される。ベリファイ用センスアンプ２６は、読み出されたパスワードのデータレベルを判定し、判定結果を一致／不一致判定回路２９に供給する。また不揮発性半導体記憶装置１０の外部からの入力パスワードは、データ入力バッファ１３を介して、一致／不一致判定回路２９に供給される。一致／不一致判定回路２９は、ベリファイ用センスアンプ２６からの読み出しパスワードとデータ入力バッファ１３からの入力パスワードとを比較して、両パスワードが一致するか否かを判定する。一致／不一致判定回路２９は、一致／不一致の判定結果を示す一致判定信号ＭＡＴＣＨを、パスワードアンロックレジスタ＆全一致判定回路１６及びベリファイ用バッファ回路２１に供給する。
【００２３】
パスワードアンロックレジスタ＆全一致判定回路１６は、通常はＬＯＷを出力するように設定されている。パスワード・アンロック信号ＰＷＵＮＬＯＣＫが入力され、パスワード・アンロックモードであることが指示されると、パスワードアンロックレジスタ＆全一致判定回路１６は、一致判定信号ＭＡＴＣＨをラッチする。本実施例のパスワード照合においては、後述するように、パスワードデータの各部分ごとに、逐次一致判定を行う構成となっている。パスワードアンロックレジスタ＆全一致判定回路１６は、パスワードの各部分に対して逐次生成された一致判定信号ＭＡＴＣＨが全て一致を示す場合に、全一致信号ＭＡＴＣＨ２をロック／アンロック設定回路１７にアサートする。
【００２４】
ロック／アンロック設定回路１７は、全一致信号ＭＡＴＣＨ２がアサートされると、ロック信号ＬＯＣＫをディスエーブルしてロック状態を解除する。プロテクト情報書き込み回路１８は、ロック信号ＬＯＣＫがディスエーブルされると、プロテクト状態記憶用不揮発性記憶素子１９に対する書き込みを可能にする。
【００２５】
プロテクト状態記憶用不揮発性記憶素子１９は、メモリセルアレイ２５内で書き換えが禁止されたセクタ或いはブロックに関する情報、即ちプロテクト状態を格納するメモリセル群である。このプロテクト状態記憶用不揮発性記憶素子１９の記憶するプロテクト状態を参照することで、コマンド制御回路２０は、メモリセルアレイ２５に対する書き込み禁止を制御する。パスワード・アンロックされると、プロテクト情報書き込み回路１８により、プロテクト状態記憶用不揮発性記憶素子１９を書き換えることが可能となり、メモリセルアレイ２５の書き込み禁止状態を変更することが出来るようになる。
【００２６】
図２は、本発明によるパスワード・アンロック動作を示すフローチャートである。本発明のパスワード・アンロック動作は、不揮発性半導体記憶装置に既存のプログラム動作を利用して、プログラム動作の手順の一部を共用することにより主としてコマンド制御回路２０によって実行される。
【００２７】
ステップＳ１で、パスワード・アンロックコマンドに応答してパスワード・アンロックモードの開始が指示され、ステップＳ２で、動作状態がパスワード・アンロックモードとなる。
【００２８】
ステップＳ３で、現在のデータ入力が、既にパスワードの最終データが入力された後のデータ入力であるか否かを判定する。ここでパスワードデータは、入出力データのビット数と同一或いはそれ以下であるとは限らない。例えば、入出力データが１６ビットであっても、パスワードは６４ビットから構成される場合等がある。このような場合には、パスワードデータの各１６ビット部分を入出力データピンから４回に渡って逐次入力し、入力された各１６ビット部分と記憶してあるパスワードの対応する部分とを、逐次照合することによりパスワードの判定を行う。例えば、入出力データ数が３２ビットでパスワードデータが６４ビットである場合には、３２ビット毎に２回の照合動作を実行する。このような場合、一度パスワード・アンロックモードに入ると、パスワード・アンロックモードから抜け出ることなく、一連の照合動作を実行することが望ましい。そのため本発明では、図３に示されるように、パスワード・アンロックコマンド（Ａｄｄ：５５Ｈ＆Ｉ／Ｏ：２８Ｈ）が入力されると、パスワードのアドレス００Ｈ乃至０３Ｈと共にパスワードの各１６ビット部分ＰＷＤ０乃至ＰＷＤ３が一連のデータとして連続して入力される。なおここで、パスワード・アンロックコマンド（Ａｄｄ：５５Ｈ＆Ｉ／Ｏ：２８Ｈ）に先行するアドレスデータ及び入力データは、後続する入力がコマンド入力であることを指示するデータである。最後のパスワードデータ（例えば４個目のパスワードデータ）が入力された後に、更にデータが入力されると、リセット入力であると見なしてパスワード・アンロックモードから抜け出す。
【００２９】
ステップＳ３で、パスワードデータの最終データが入力された後のデータ入力であると判定されれば、パスワード・アンロックモードを終了する。それ以外の場合には、ステップＳ４に進み、パスワード・アンロックのエンベディッド・アルゴリズムが開始される。更にステップＳ５で、プログラム動作のエンベディッド・アルゴリズムが開始される。
【００３０】
なお既存のプログラム動作を実行する場合には、ステップＳ２１でプログラムコマンドに応答してプログラムモードの開始が指示され、ステップＳ２２で、動作状態がプログラムモードとなる。その後、ステップＳ５で、プログラム動作のエンベディッド・アルゴリズムが開始される。
【００３１】
パスワード・アンロックモード或いはプログラムモードに関わらず、ステップＳ６で、ステートマシン（コマンド制御回路２０）の動作状態がプログラム動作の開始状態となり、ステップＳ７で、プログラム動作が開始される。ステップＳ８で所定の時間が経過したか否かを判定して、所定の時間が経過していない場合にはステップＳ６に戻る。所定の時間が経過した場合には、ステップＳ９で、パスワード・アンロックモードであるか否かを判定する。パスワード・アンロックモードである場合には、ステップＳ１１に進む。パスワード・アンロックモードでない場合、即ちプログラムモードである場合には、ステップＳ２３に進み、プログラム対象の記憶領域がプロテクトされているか否かを判定する。プログラム対象の記憶領域がプロテクトされている場合には、ステップＳ２４でエンベディッド・プログラムの実行を終了し、プログラム動作を終了する。プログラム対象の記憶領域がプロテクトされていない場合には、ステップＳ１１に進む。
【００３２】
パスワード・アンロックモード或いはプログラムモードに関わらず、ステップＳ１１で、ベリファイ動作を開始する。ステップＳ１２で、ベリファイの準備が完了したか否かを判定して、準備か完了していない場合にはステップＳ１１に戻る。ベリファイの準備が完了すると、ステップＳ１３で、メモリ領域からデータを読み出す。このデータは、パスワード・アンロックモードであればパスワード領域から読み出されるパスワードデータであり、プログラムモードであればプログラム対象のメモリ領域から読み出されるデータである。
【００３３】
ステップＳ１４で、パスワード・アンロックモードであるか否かを判定する。パスワード・アンロックモードである場合には、ステップＳ１５に進むと共に、実行中のエンベディッド・アルゴリズムを終了する。即ち、図１のベリファイ用バッファ回路２１が、パスワード・アンロックモードにおいて、一致／不一致判定回路２９からの一致判定信号ＭＡＴＣＨが一致を示すか不一致を示すかに関わらず、コマンド制御回路２０のエンベディッド・プログラムを終了させる。
【００３４】
ステップＳ１５で、一致／不一致判定回路２９は読み出したパスワードデータと入力パスワードデータとが一致するか否かを判定し、ステップＳ１６で、パスワードアンロックレジスタ＆全一致判定回路１６が判定結果をラッチに格納する。ステップＳ１７で、パスワードアンロックレジスタ＆全一致判定回路１６は、パスワードの各部分が全て一致したか否かをラッチデータに基づき判定する。一致した場合には、ロックを解除してステップＳ１に戻り、次のデータ入力を待つ。その後ステップＳ３で、パスワードの最終データが入力された後のデータ入力があると、パスワード・アンロックモードを終了する。ステップＳ１７で、パスワードの各部分の全てが一致したとは判定されない場合にも、ステップＳ１に戻り、次のデータ入力を待つ。この場合、最終のパスワードデータが入力された後であれば、ステップＳ３で、パスワード不一致のためにアンロックすることなくパスワード・アンロックモードを終了する。最終のパスワードデータが入力されていない場合には、ステップＳ４以降において、次のパスワードデータに対する処理が実行される。
【００３５】
ステップＳ１４で、パスワード・アンロックモードでないと判定された場合、即ちプログラムモードである場合には、ステップＳ２５で、読み出しデータがプログラムデータと一致するか否かを判定する。一致しない場合には、ステップＳ２６で、予め定められた回数のプログラム動作を既に実行したか否かを判定する。既に所定の回数のプログラム動作を実行した場合には、異常終了する。所定の回数のプログラム動作を実行していない場合には、ステップＳ２７で、プログラム動作（電荷注入動作）を実行する。ステップＳ２８で、所定時間経過したと判断すると、ステップＳ１１に進む。
【００３６】
ステップＳ２５で、読み出しデータがプログラムデータと一致する場合には、プログラム動作のエンベディッド・プログラムを終了させる。即ち、図１のベリファイ用バッファ回路２１が、プログラムモードにおいて、一致／不一致判定回路２９からの一致判定信号ＭＡＴＣＨが一致を示す場合に、コマンド制御回路２０のエンベディッド・プログラムを終了させる。
【００３７】
以上のように、本発明のパスワード・アンロック動作においては、プログラム動作のエンベディッド・アルゴリズムの一部を共用することで、既存の制御手順及びベリファイ回路を利用して、効率的なパスワード・アンロック動作を実行することが可能となる。
【００３８】
図４は、パスワードアンロックレジスタ＆全一致判定回路１６の回路構成の一例を示す回路図である。
【００３９】
図４のパスワードアンロックレジスタ＆全一致判定回路１６は、インバータ３１乃至３８、ＮＡＮＤ回路３９乃至４３、ラッチ回路４４乃至４７を含む。インバータ３１及び３２は、図３で入力される００Ｈ、０１Ｈ、０２Ｈ、及び０３Ｈに対応する“００”、“０１”、“１０”、及び“１１”の２つの最下位アドレスビットＡ０及びＡ１を入力とし、その反転信号を生成する。アドレスビットＡ０及びＡ１並びにその反転信号Ａ０Ｂ及びＡ１Ｂが、ＮＡＮＤ回路３９乃至４２に供給されて、クロック信号ＣＬＫの各パルスを４分配したクロック信号ＣＬＫ１乃至ＣＬＫ４を生成する。クロック信号ＣＬＫ１乃至ＣＬＫ４は、アドレス００Ｈ、０１Ｈ、０２Ｈ、及び０３Ｈにそれぞれ対応してＨＩＧＨになる。このクロック信号ＣＬＫ１乃至ＣＬＫ４に同期して、ラッチ回路４４乃至４７が、パスワードデータの各部分に対応する一致判定信号ＭＡＴＣＨをラッチする。パスワードデータの各部分が全て一致する場合には、ラッチ回路４４乃至４７が格納する一致判定信号ＭＡＴＣＨが全てＨＩＧＨとなり、そのＡＮＤである全一致信号ＭＡＴＣＨ２がＨＩＧＨとなる。
【００４０】
なおパスワード・アンロックモードでない場合には、パスワード・アンロック信号ＰＷＵＮＬＯＣＫがＬＯＷであり、各ラッチ回路４４乃至４７はリセットされる。この場合には、全一致信号ＭＡＴＣＨ２はＬＯＷである。
【００４１】
図４の構成においては、バスワードデータの各部分に入力順位がなく、４つの部分を任意の順番で入力して構わない。
【００４２】
図５は、パスワードアンロックレジスタ＆全一致判定回路１６の回路構成の別の例を示す回路図である。図５は、バスワードデータの各部分に入力順位があり、４つの部分を所定の順番で入力する場合の構成を示す。図５において、クロック信号ＣＬＫ１乃至ＣＬＫ４を生成する構成は、図４と同様であり省略する。図６は、図５のパスワードアンロックレジスタ＆全一致判定回路１６の動作を全一致の場合について示すタイミング図である。
【００４３】
図５及び図６に示されるように、レジスタ５１乃至５４は、最初に入力される一致判定信号ＭＡＴＣＨを、クロック信号ＣＬＫ１乃至ＣＬＫ４に同期して順次ラッチしてシフトする。レジスタ５１乃至５４の出力が、Ｑ１乃至Ｑ４である。クロック信号ＣＬＫ４が入力された時点で、レジスタ５４には、最初に入力された一致判定信号ＭＡＴＣＨが格納される。
【００４４】
同様に、レジスタ５５乃至５７は、２番目に入力される一致判定信号ＭＡＴＣＨを、クロック信号ＣＬＫ２乃至ＣＬＫ４に同期して順次ラッチしてシフトする。レジスタ５５乃至５７の出力が、Ｑ５乃至Ｑ７である。クロック信号ＣＬＫ４が入力された時点で、レジスタ５７には、２番目に入力された一致判定信号ＭＡＴＣＨが格納される。
【００４５】
レジスタ５８及び５９は、３番目に入力される一致判定信号ＭＡＴＣＨを、クロック信号ＣＬＫ３及びＣＬＫ４に同期して順次ラッチしてシフトする。レジスタ５８及び５９の出力が、Ｑ８乃至Ｑ９である。クロック信号ＣＬＫ４が入力された時点で、レジスタ５９には、３番目に入力された一致判定信号ＭＡＴＣＨが格納される。またレジスタ６０は、４番目に入力される一致判定信号ＭＡＴＣＨを、クロック信号ＣＬＫ４に同期してラッチする。レジスタ６０の出力がＱ１０である。
【００４６】
パスワードデータの各部分が全て一致する場合には、ラッチ回路５４、５７、５９、及び６０が格納する一致判定信号ＭＡＴＣＨ、即ちＱ４、Ｑ７、Ｑ９、及びＱ１０が全てＨＩＧＨとなり、そのＡＮＤである全一致信号ＭＡＴＣＨ２がＨＩＧＨとなる。
【００４７】
図７は、図５のパスワードアンロックレジスタ＆全一致判定回路１６の動作を不一致の場合について示すタイミング図である。図７の例では、２番目に入力した一致判定信号ＭＡＴＣＨがＬＯＷである場合の動作を示す。
【００４８】
図７に示されるように、２番目に入力される一致判定信号ＭＡＴＣＨがＬＯＷであるので、レジスタ５５乃至５７の出力であるＱ５乃至Ｑ７は、ＬＯＷのままである。クロック信号ＣＬＫ４が入力された時点で、レジスタ５７の出力Ｑ７はＬＯＷであり、全一致信号ＭＡＴＣＨ２はＬＯＷとなる。
【００４９】
図８は、ロック／アンロック設定回路１７の構成の一例を示す回路図である。
【００５０】
図８のロック／アンロック設定回路１７は、インバータ７１乃至７６、ＡＮＤ回路７７、ＮＭＯＳトランジスタ７８及び７９を含む。全一致信号ＭＡＴＣＨ２がＬＯＷの場合には、ＡＮＤ回路７７の出力はＬＯＷである。この場合、デフォールトでロック信号ＬＯＣＫがアサート（ＨＩＧＨ）になるように、セット信号がＨＩＧＨとなり、インバータ７４及び７６からなるラッチがセットされる。全一致信号ＭＡＴＣＨ２がＨＩＧＨになると、インバータ７１乃至７３の遅延に相当する時間だけＡＮＤ回路７７の出力がＨＩＧＨになり、インバータ７４及び７６からなるラッチがリセットされる。これにより、ロック信号ＬＯＣＫがディスエーブル（ＬＯＷ）となる。
【００５１】
図９は、ベリファイ用センスアンプ２６の回路構成の一例を示す回路図である。図１０は、ベリファイ用リファレンス回路２７の回路構成の一例を示す回路図である。
【００５２】
図９のベリファイ用センスアンプ２６は、ＮＭＯＳトランジスタ８０乃至８３、ＰＭＯＳトランジスタ８４乃至８８、及びインバータ８９を含む。図１０のベリファイ用リファレンス回路２７は、ＮＭＯＳトランジスタ９１乃至９３、及びＰＭＯＳトランジスタ９４及び９５を含む。
【００５３】
図１０のベリファイ用リファレンス回路２７には、リファレンスセルからのリファレンスデータ電位ＤＡＴＡＢＲが入力される。リファレンスデータ電位ＤＡＴＡＢＲに応じて参照電位ＲＥＦが生成され、図９のベリファイ用センスアンプ２６に供給される。またベリファイ用センスアンプ２６には更に、メモリセルアレイ２５から読み出されるデータ電位ＤＡＴＡＢが供給される。参照電圧ＲＥＦを介して、データ電位ＤＡＴＡＢとリファレンスデータ電位ＤＡＴＡＢＲとの比較が行われ、比較結果がデータ信号Ｄ０としてインバータ８９から出力される。
【００５４】
本発明においては、付加的なロードとして、ＰＭＯＳトランジスタ８５及び８８がベリファイ用センスアンプ２６に設けられている。パスワード・アンロックモードにおいては、パスワード・アンロック信号ＰＷＵＮＬＯＣＫの反転信号ＰＷＵＮＬＯＣＫＢをＰＭＯＳトランジスタ８５に供給することで、ＰＭＯＳトランジスタ８５からＮＭＯＳトランジスタ８０のゲートに電流を供給し、このゲート電圧が上がり易いように構成している。通常のベリファイ動作では、読み出し動作よりも厳しいレベルにベリファイの閾値が設定されているので、そのままベリファイ用センスアンプ２６を使用したのでは、ベリファイ対象でない単なる読み出しデータであるパスワードデータには厳しすぎる条件となってしまう。そこで本発明では、パスワード・アンロックモードにおいては付加的なロードを加えることで、電流量を増やしてＮＭＯＳトランジスタ８０のゲート電圧を上がり易いように制御する。これによって、ベリファイ用の回路を使用しながらも、単なる読み出しデータであるパスワードデータに対して、適切な閾値による適切なデータ判定を行うことが可能になる。
【００５５】
なお上記実施例においては、バスワードデータのビット数が入出力データのビット数よりも多い場合について説明したが、バスワードデータのビット数は入出力データのビット数と同一或いはそれ以下であってもよい。この場合には、例えば、図４或いは図５のパスワードアンロックレジスタ＆全一致判定回路１６を、１つの一致判定信号ＭＡＴＣＨを格納して判定結果を出力するように、単一のラッチ回路或いはレジスタで構成してよい。この場合、クロックを４つに分配する回路構成及び全一致を判定するＡＮＤ論理の回路構成は必要ない。また或いは図１において、パスワードアンロックレジスタ＆全一致判定回路１６を削除し、一致／不一致判定回路２９の出力を、パスワード・アンロック信号により開閉するゲートを介して、ロック／アンロック設定回路１７に供給するように構成してもよい。
【００５６】
また上記実施例においては、パスワード・アンロックによって、プロテクト状態記憶用不揮発性記憶素子１９に格納されるプロテクト状態を変更可能にする構成を示したが、本発明のパスワード・アンロック手順及び構成は、パスワード機能を使用する不揮発性半導体記憶装置において、一般的に使用することが出来るものである。
【００５７】
図１１は、本発明によるパスワード・アンロック手順及び構成を適用した不揮発性半導体記憶装置の別の例を示す図である。図１１において、図１と同一の構成要素は同一の参照番号で参照し、その説明は省略する。
【００５８】
図１１の不揮発性半導体記憶装置１０Ａは、図１の不揮発性半導体記憶装置１０からプロテクト情報書き込み回路１８とプロテクト状態記憶用不揮発性記憶素子１９を削除し、出力バッファ２３の替わりに出力バッファ２３Ａを設けてある。出力バッファ２３Ａは、リード用センスアンプ２２を介してメモリセルアレイ２５から選択メモリセルのデータを受け取ると共に、ロック／アンロック設定回路１７からロック信号ＬＯＣＫを受け取る。ロック信号ＬＯＣＫがアサートされているロック状態では、出力バッファ２３Ａは、データ出力を外部に供給しない。即ち、ロック状態では、ユーザはメモリからデータを読み出せない状態となっている。パスワード・アンロックモードにして、正当なパスワードを入力すると、ロック信号ＬＯＣＫがディスエーブルされてアンロック状態となり、ユーザはメモリセルからのデータを読み出すことが出来る。
【００５９】
このように図１１の構成では、例えばデータセキュリティー等の目的のために、普段はメモリセルのデータを読み出せないように設定しておき、パスワードをアンロックすることでデータを読み出し可能とする。このような構成においても、プログラム動作の手順の一部を共用してベリファイ関連の回路を利用する本発明のパスワード・アンロック方式を適用することが出来る。
【００６０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６１】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、プログラム動作に使用するベリファイ用センスアンプを、パスワード・アンロック動作において共用することで、入力パスワードと読み出しパスワードとの一致判定を行うことが出来る。従って、読み出し動作用のパスや回路を使用することなく、且つ既存の構成を利用して、パスワード・アンロック動作を実行する不揮発性半導体記憶装置を提供することが出来る。これにより、チップサイズの増大や制御の複雑化を避けることが出来る。
【００６２】
また本発明による不揮発性半導体記憶装置の制御方法によれば、プログラム動作時に実行するベリファイ用のデータ判定動作の手順を、パスワード・アンロック動作にけるデータ判定動作に利用することで、入力パスワードと読み出しパスワードとの一致判定を行うことが出来る。従って、読み出し動作用のパスや回路を使用することなく、且つ既存の構成を利用して、パスワード・アンロック動作を実行する不揮発性半導体記憶装置の制御方法を提供することが出来る。これにより、チップサイズの増大や制御の複雑化を避けることが出来る。
【図面の簡単な説明】
【図１】本発明による不揮発性半導体記憶装置の構成を示す構成図である。
【図２】本発明によるパスワード・アンロック動作を示すフローチャートである。
【図３】パスワード・アンロックコマンド及びパスワードの入力を示すタイミング図である。
【図４】パスワードアンロックレジスタ＆全一致判定回路の回路構成の一例を示す回路図である。
【図５】パスワードアンロックレジスタ＆全一致判定回路の回路構成の別の例を示す回路図である。
【図６】図５のパスワードアンロックレジスタ＆全一致判定回路の動作を全一致の場合について示すタイミング図である。
【図７】図５のパスワードアンロックレジスタ＆全一致判定回路の動作を不一致の場合について示すタイミング図である。
【図８】ロック／アンロック設定回路の構成の一例を示す回路図である。
【図９】ベリファイ用センスアンプの回路構成の一例を示す回路図である。
【図１０】ベリファイ用リファレンス回路の回路構成の一例を示す回路図である。
【図１１】本発明によるパスワード・アンロック手順及び構成を適用した不揮発性半導体記憶装置の別の例を示す図である。
【符号の説明】
１１、１２アドレスバッファ
１３ データ入出力バッファ
１４ コマンドレジスタ
１５ コマンドデコーダ
１６ パスワードアンロックレジスタ＆全一致判定回路
１７ ロック／アンロック設定回路
１８ プロテクト情報書き込み回路
１９ プロテクト状態記憶用不揮発性記憶素子
２０ コマンド制御回路
２１ ベリファイ用バッファ回路
２２ リード用センスアンプ
２３ 出力バッファ
２４ デコーダ
２５ メモリセルアレイ
２６ ベリファイ用センスアンプ
２７ ベリファイ用リファレンス回路
２８ リファレンス用セルアレイ
２９ 一致／不一致判定回路
３０ リード用リファレンス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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