(57)【特許請求の範囲】
【請求項１】
互いに異なる第１，第２の２通りの動作を行う制御対象の回路と、
前記制御対象の回路の動作を制御する回路であって、前記第１の動作を指示する場合には、前記第１の動作の開始を指示する動作制御信号と、前記第１の動作時の前記制御対象の回路の実働タイミングを示す信号とを兼ねる第１のゲート信号を生成し、前記第２の動作を指示する場合には、前記第２の動作の開始を指示する動作制御信号と、前記第２の動作時の前記制御対象の回路の実働タイミングを示す信号とを兼ねる第２のゲート信号を生成する動作制御回路と、
クロック信号が入力され、前記第１のゲート信号，前記第２のゲート信号のうちのいずれかが生成されているタイミングで、前記クロック信号を前記制御対象の回路に供給するゲート回路と
を備えたことを特徴とする電子機器。
【請求項２】
請求項１に記載の電子機器において、
前記制御対象の回路は、実働タイミングの等しい回路同士から成るブロックであることを特徴とする電子機器。
【請求項３】
請求項２に記載の電子機器において、
前記ブロックは、メモリ及びメモリインタフェースから成るメモリブロックであり、前記第１の動作，前記第２の動作は、前記メモリへのデータの書き込み動作，前記メモリからのデータの読み出し動作であることを特徴とする電子機器。
【請求項４】
互いに異なる第１，第２の２通りの動作を行う制御対象の回路と、
前記制御対象の回路の動作を制御する動作制御回路と、
クロック信号が入力されるゲート回路と
を有する電子機器における消費電力の低減方法において、
前記動作制御回路が、前記第１の動作を指示する場合には、前記第１の動作の開始を指示する動作制御信号と、前記第１の動作時の前記制御対象の回路の実働タイミングを示す信号とを兼ねる第１のゲート信号を生成し、前記第２の動作を指示する場合には、前記第２の動作の開始を指示する動作制御信号と、前記第２の動作時の前記制御対象の回路の実働タイミングを示す信号とを兼ねる第２のゲート信号を生成するステップと、
前記ゲート回路が、第１のゲート信号，前記第２のゲート信号のうちのいずれかが生成されているタイミングで、前記クロック信号を前記制御対象の回路に供給するステップと
を有することを特徴とする電子機器の消費電力の低減方法。
【請求項５】
請求項４に記載の電子機器の消費電力の低減方法において、
前記制御対象の回路を、実働タイミングの等しい回路同士から成るブロックとすることを特徴とする電子機器の消費電力の低減方法。
【請求項６】
請求項５に記載の電子機器の消費電力の低減方法において、
前記ブロックは、メモリ及びメモリインタフェースから成るメモリブロックであり、前記第１の動作，前記第２の動作は、前記メモリへのデータの書き込み動作，前記メモリからのデータの読み出し動作であることを特徴とする電子機器の消費電力の低減方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばディジタルＩＣに適用して好適な電子機器及びその消費電力の低減方法に関する。
【０００２】
【従来の技術】
ディジタルＩＣ（特に電池を電源とするポータブルタイプの装置に搭載されるもの）を開発する際には、その消費電力を極力低減させることが考慮される。従来、ディジタルＩＣ開発におけるこの低消費電力化は、主に回路構成上の工夫，信号制御上の工夫の２点に重点をおいて、次のような方式で実現されてきた。
【０００３】
（ａ）回路構成上の工夫として、ＩＣ内のゲートの数を減少させる。
（ｂ）信号制御上の工夫として、回路の動作終了後には、その回路への入力信号（処理対象の信号）のレベルを、動作終了直前のレベルに固定するか、もしくは適当なレベルに設定することにより、入力信号レベルの遷移回数を削減する。
【０００４】
【発明が解決しようとする課題】
しかし、上記（ａ）の方式には、低消費電力化は実現される反面、回路の複雑化をもたらしかねないという問題があった。
【０００５】
また上記（ｂ）の方式の場合には、動作タイミングをとるためのクロック信号のほうは、動作終了後も回路に供給されたままであった。そして、ＩＣの微細化に伴い、動作終了後のクロックラインのドライブによる回路の電力消費も無視できない量になってきている。
【０００６】
従って、本発明の目的は、ゲート数の減少による回路の複雑化をもたらすことなく、微細化に対応して一層の低消費電力化を実現したディジタルＩＣ等の電子機器や、その消費電力の低減方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係る電子機器は、互いに異なる第１，第２の２通りの動作を行う制御対象の回路と、前記制御対象の回路の動作を制御する回路であって、前記第１の動作を指示する場合には、前記第１の動作の開始を指示する動作制御信号と、前記第１の動作時の前記制御対象の回路の実働タイミングを示す信号とを兼ねる第１のゲート信号を生成し、前記第２の動作を指示する場合には、前記第２の動作の開始を指示する動作制御信号と、前記第２の動作時の前記制御対象の回路の実働タイミングを示す信号とを兼ねる第２のゲート信号を生成する動作制御回路と、クロック信号が入力され、前記第１のゲート信号，前記第２のゲート信号のうちのいずれかが生成されているタイミングで、前記クロック信号を前記制御対象の回路に供給するゲート回路とを備えたことを特徴としている。
この電子機器によれば、動作時にのみ制御対象の回路にクロック信号が供給され、動作終了後には制御対象の回路へのクロック信号の供給が停止される。これにより、動作終了後にはクロックラインのドライブによる制御対象の回路の電力消費がなくなるので、一層の低消費電力化が実現される。
また、動作制御回路に生成させた制御対象の回路の動作を制御する動作制御信号とその実働タイミングを示す信号とを兼ねる第１，第２のゲート信号に基づいてクロック信号の供給を制御するので、動作制御回路にこの信号以外に実働タイミングを示す信号を生成させることなく、しかも制御対象の回路の側にも動作中であることを示す信号を生成させることなしに、クロック信号の供給が制御される。これにより、動作制御回路と制御対象の回路との双方の負担が軽減される。
尚、制御対象の回路は、実働タイミングの等しい回路同士から成るブロックであることが好適である。そうした場合には、クロックの供給の制御が、個々の回路を単位とする場合よりも簡略化されるようになる。また、このように実働タイミングによって回路をブロック化することは、回路をその処理内容によってブロック化することと同意であることが多い。そこで、例えば電子機器内の回路をこうしたブロック毎に分割して配置することにより、電子機器内での回路の整理にもつながるようになる。
【００１４】
次に、本発明に係る電子機器の消費電力の低減方法は、互いに異なる第１，第２の２通りの動作を行う制御対象の回路と、前記制御対象の回路の動作を制御する動作制御回路と、
クロック信号が入力されるゲート回路とを有する電子機器における消費電力の低減方法において、前記動作制御回路が、前記第１の動作を指示する場合には、前記第１の動作の開始を指示する動作制御信号と、前記第１の動作時の前記制御対象の回路の実働タイミングを示す信号とを兼ねる第１のゲート信号を生成し、前記第２の動作を指示する場合には、前記第２の動作の開始を指示する動作制御信号と、前記第２の動作時の前記制御対象の回路の実働タイミングを示す信号とを兼ねる第２のゲート信号を生成するステップと、前記ゲート回路が、第１のゲート信号，前記第２のゲート信号のうちのいずれかが生成されているタイミングで、前記クロック信号を前記制御対象の回路に供給するステップとを有することを特徴としている。この方法によれば、動作時にのみ制御対象の回路にクロック信号を供給し、動作終了後には制御対象の回路へのクロック信号の供給を停止するので、一層の低消費電力化が実現される。
また、動作制御回路に生成させた制御対象の回路の動作を制御する動作制御信号とその実働タイミングを示す信号とを兼ねる第１，第２のゲート信号に基づいてクロック信号の供給を制御するので、動作制御回路にこの信号以外に実働タイミングを示す信号を生成させることなく、しかも制御対象の回路の側にも動作中であることを示す信号を生成させることなしに、クロック信号の供給が制御される。これにより、動作制御回路と制御対象の回路との双方の負担が軽減される。
尚、一例として、この方法において、制御対象の回路を、実働タイミングの等しい回路同士から成るブロックとすることが好適である。そうした場合には、やはり個々の回路を単位とする場合よりも制御が簡略化されると共に電子機器内での回路の整理にもつながるようになる。
【００１５】
【発明の実施の形態】
次に、ＳＲＡＭ（スタティックＲＡＭ），ＲＡＭインタフェース及びタイマを含んだディジタルＩＣに本発明を適用する例について説明する。
【００１６】
〔例１〕
図１は、本発明を適用したディジタルＩＣの一部を示すブロック図であり、図２は、図１の各部における信号の時間的関係の一例を示すタイミングチャートである。このディジタルＩＣは、図１に示すように、ＳＲＡＭ１２と、ＲＡＭインタフェース１１ａと、それらの動作時間を制御するタイマ１０ａとを含んでいる。
【００１７】
タイマ１０ａからは、ＳＲＡＭ１２への書き込み動作の開始を示す信号であるライトスタートパルス２ａ（図２Ｂ）と、ＳＲＡＭ１２からの読み出し動作の開始を示す信号であるリードスタートパルス３ａ（図２Ｃ）とが、ＲＡＭインタフェース１１ａに供給される。
【００１８】
ＲＡＭインタフェース１１ａは、ライトスタートパルス２ａが入力されると、書き込み動作に必要な信号として、書き込みアドレスを示すアドレス信号６（図２Ｆ），書き込みデータ８，ライトイネーブル信号７（ここでは書き込み可能状態を表す論理レベル’０’の信号）（図２Ｇ）を生成してそれぞれＳＲＡＭ１２のアドレス入力ピン，データ入力ピン，ライトイネーブル入力ピン（図示せず）に送り、他方リードスタートパルス３ａが入力されると、読み出し動作に必要な信号として、読み出しアドレスを示すアドレス信号６（図２Ｆ），ライトイネーブル信号７（ここでは書き込み不能状態を表す論理レベル’１’の信号）を生成してそれぞれＳＲＡＭ１２のアドレス入力ピン，ライトイネーブル入力ピンに送り、ＳＲＡＭ１２のデータ出力ピン（図示せず）からの読み出しデータ９を入力する。
【００１９】
ＳＲＡＭ１２，ＲＡＭインタフェース１１ａ及びタイマ１０ａは、それぞれクロック信号１（図２Ａ）を動作クロックとしている。この例では、タイマ１０ａにはそのクロック入力ピンｐ１０にクロック信号１が常時供給されているが、ＳＲＡＭ１２のクロック入力ピンｐ１２及びＲＡＭインタフェース１１ａのクロック入力ピンｐ１１には、クロック信号１を一方の入力ピンに取り込むオアゲート１３の出力信号が供給される。
【００２０】
そしてこの例では、タイマ１０ａは、図２Ｄに示すように、パルス２ａ，３ａの出力と同時に、それぞれＳＲＡＭ１２への実際の書き込み所要時間，ＳＲＡＭ１２からの実際の読み出し所要時間を考慮して決定した時間に亘ってゲート信号４を生成してオアゲート１３の他方の入力ピンに供給する。これにより、ＳＲＡＭ１２及びＲＡＭインタフェース１１ａには、図２Ｅに示すように、それらの実働タイミングにのみゲートクロック信号５（オアゲート１３を経たクロック信号１）が供給されるようになる。
【００２１】
このように、この例では、実働タイミングの等しい回路同士であるＳＲＡＭ１２及びＲＡＭインタフェース１１ａから成るブロック（メモリブロックと呼ぶ）を単位として、これらの回路の動作を制御するタイマ１０ａにメモリブロックの実働タイミングを示すゲート信号を生成させ、このゲート信号に基づいてメモリブロックへのクロック信号の供給を制御している。
【００２２】
これにより、ＳＲＡＭ１２及びＲＡＭインタフェース１１ａの動作終了後にはこれらの中でクロックラインのドライブによる回路の電力消費がなくなるので、ＳＲＡＭ１２及びＲＡＭインタフェース１１ａを含んだディジタルＩＣ全体において一層の低消費電力化が実現される。
【００２３】
しかも、実働タイミングの等しい回路同士から成るメモリブロックを単位としてクロック信号の供給の制御を行うので、ＳＲＡＭ１２やＲＡＭインタフェース１１ａといった個々の回路を単位とする場合よりもこの制御が簡略化される。また、このように実働タイミングによって回路をブロック化することは回路をその処理内容によってブロック化することと同意であることが多く、このメモリブロックの場合もまさにそうである。そこで、ディジタルＩＣ内の回路をこうしたブロック毎に分割して配置することにより、ディジタルＩＣ内での回路の整理にもつながるようになる。また、ＳＲＡＭ１２及びＲＡＭインタフェース１１ａの側にはこのクロック信号の供給の制御のために何らの変更を加える必要がない。
【００２４】
〔例２〕
以上の例１では、ＳＲＡＭ及びＲＡＭインタフェースの動作を制御するタイマにそれらの実働タイミングを示す信号（ゲート信号４）を生成させることに基づき、メモリブロックへのクロック信号の供給を制御している。これに対し、次に、メモリブロック自身の側で生成した信号に基づいてこの制御を行うようにした例について説明する。
【００２５】
図３は、この例を適用したディジタルＩＣの一部を示すブロック図であり、図４は、図３の各部における信号の時間的関係の一例を示すタイミングチャートである。これらの図において、図１，図２と同一部分には同一符号を付して重複説明を省略する。
【００２６】
この例では、タイマ１０ｂは、ＳＲＡＭ１２への書き込み動作の開始を示す信号であるライトスタートパルス２ｂ（図４Ｂ）及びＳＲＡＭ１２からの読み出し動作の開始を示す信号であるリードスタートパルス３ｂ（図４Ｃ）をＲＡＭインタフェース１１ｂに供給するが、図１のタイマ１０ａと異なり、ゲート信号は生成しない。その代わり、ＲＡＭインタフェース１１ｂのほうが、図４Ｄに示すように、ライトスタートパルス２ｂ，リードスタートパルス３ｂの入力と同時にゲート信号１８の生成を開始し、それぞれ書き込み動作，読み出し動作が終了するとこのゲート信号１８の生成をやめる。即ち、このゲート信号１８は、メモリブロックが動作中であることを示す信号となる。
【００２７】
このゲート信号１８は、アンドゲート１９の３本の入力ピンのうちの１本に供給される。アンドゲート１９の残りの２本の入力ピンには、ライトスタートパルス２ｂ及びリードスタートパルス３ｂが供給される。そしてアンドゲート１９の出力信号２０（図４Ｅ）が、図１の例のゲート信号４に替えてオアゲート１３の他方の入力ピンに供給される。これにより、ＳＲＡＭ１２及びＲＡＭインタフェース１１ａには、図４Ｆに示すように、それらの実働タイミングにのみゲートクロック信号５が供給されるようになる。
【００２８】
このように、この例では、タイマにゲート信号を生成させることなく、メモリブロック自身の側に生成させたゲート信号に基づいてメモリブロックへのクロック信号の供給が制御される。これにより、タイマのような動作制御回路の負担が軽減されるようになる。
【００２９】
〔例３〕
次に、以上の例２のようにタイマの負担を軽減し、しかもメモリブロック側でのゲート信号の生成も省略できるようにした例について説明する。図５は、この例を適用したディジタルＩＣの一部を示すブロック図であり、図６は、図５の各部における信号の時間的関係の一例を示すタイミングチャートである。これらの図において、図１，図２と同一部分には同一符号を付して重複説明を省略する。
【００３０】
この例では、タイマ１０ｃから、図３の例におけるライトスタートパルス２ｂ（図４Ｂ）とゲート信号１８（図４Ｄ）とを組み合わせたライトゲート信号２１（即ちＳＲＡＭ１２の書き込み時の実働タイミングを示す信号）（図６Ｂ）と、図３の例におけるリードスタートパルス３ｂ（図４Ｃ）とゲート信号１８とを組み合わせたリードゲート信号２２（即ちＳＲＡＭ１２の読み出し時の実働タイミングを示す信号）（図６Ｃ）とが、ＲＡＭインタフェース１１ｃに供給される。
【００３１】
ＲＡＭインタフェース１１ｃは、このライトゲート信号２１，リードゲート信号２２が入力されると、図２のＲＡＭインタフェース１１ａへのライトスタートパルス２ｂ，リードスタートパルス３ｂの入力時とそれぞれ同じく、ＳＲＡＭ１２との間での信号やデータの授受を行う。
【００３２】
このライトゲート信号２１，リードゲート信号２２は、アンドゲート２３の一方，他方の入力ピンにもそれぞれ供給される。そしてアンドゲート２３の出力信号２４（図６Ｄ）が、図３の例の信号２０に替えてオアゲート１３の他方の入力ピンに供給される。これにより、ＳＲＡＭ１２及びＲＡＭインタフェース１１ｃには、図６Ｅに示すように、それらの実働タイミングにのみゲートクロック信号５が供給されるようになる。
【００３３】
このように、この例では、ＳＲＡＭ及びＲＡＭインタフェースの動作時間を制御する信号とゲート信号と兼ねた信号（ライトゲート信号２１，リードゲート信号２２）をタイマから出力させるようにしたので、タイマにこの信号以外にゲート信号を生成させることなく、しかもメモリブロック側にもゲート信号を生成させることなしに、メモリブロックへのクロック信号の供給が制御される。これにより、タイマのような動作制御回路とメモリブロックとの双方の負担が軽減される。
【００３４】
尚、以上の各例ではブロックとして便宜上１つのメモリブロックのみを示したが、本発明は、ディジタルＩＣ内の回路が実働タイミングの等しい回路同士から成る複数のブロックに分類できるときにも適用できることはもちろんである。そして本発明は、これら複数のブロックの実働タイミングが図７のタイミングチャートに例示するような関係にある場合に特に有効である。この例では、ワーク信号で表される各動作周期Ｔ内に３つのブロックＡ，ブロックＢ，ブロックＣの実働タイミング（黒四角で図示）が順次訪れることにより、各ブロックＡ，Ｂ，Ｃは、それぞれ周期Ｔ毎に所定時間ずつ動作を繰り返し、それ以外の時間には動作しない。こうした場合に本発明を適用してそれぞれのブロックに実働タイミングにのみクロック信号を供給することにより、ディジタルＩＣ全体の大幅な低消費電力化が実現される。
【００３５】
また、以上の各例ではＳＲＡＭ，ＲＡＭインタフェース及びタイマを含んだディジタルＩＣに本発明を適用しているが、それ以外の適宜の回路を含んだディジタルＩＣ等の電子機器にも本発明を適用してよい。
また、本発明は、以上の例に限らず、本発明の要旨を逸脱することなく、その他様々の構成をとりうることはもちろんである。
【００３６】
【発明の効果】
以上のように、本発明に係る電子機器によれば、動作時にのみ制御対象の回路にクロック信号が供給され、動作終了後には制御対象の回路へのクロック信号の供給が停止される。これにより、動作終了後にはクロックラインのドライブによる回路の電力消費がなくなるので、一層の低消費電力化を実現できる。
また、動作制御回路に生成させた制御対象の回路の動作を制御する動作制御信号とその実働タイミングを示す信号とを兼ねる第１，第２のゲート信号に基づいてクロック信号の供給を制御するので、動作制御回路にこの信号以外に実働タイミングを示す信号を生成させることなく、しかも制御対象の回路の側にも動作中であることを示す信号を生成させることなしに、クロック信号の供給が制御される。これにより、動作制御回路と制御対象の回路との双方の負担が軽減される。
また制御対象の回路を、実働タイミングの等しい回路同士から成るブロックとした場合には、クロックの供給の制御を、個々の回路を単位とする場合よりも簡略化することができる。また、このように実働タイミングによって回路をブロック化することは、回路をその処理内容によってブロック化することと同意であることが多いので、例えば電子機器内の回路をこうしたブロック毎に分割して配置することにより、電子機器内での回路の整理にもつながるようになる。
【００３９】
次に、本発明に係る電子機器の消費電力の低減方法によれば、動作時にのみ制御対象の回路にクロック信号を供給し、動作終了後には制御対象の回路へのクロック信号の供給を停止するので、一層の低消費電力化が実現される。
また、動作制御回路に生成させた制御対象の回路の動作を制御する動作制御信号とその実働タイミングを示す信号とを兼ねる第１，第２のゲート信号に基づいてクロック信号の供給を制御するので、動作制御回路にこの信号以外に実働タイミングを示す信号を生成させることなく、しかも制御対象の回路の側にも動作中であることを示す信号を生成させることなしに、クロック信号の供給が制御される。これにより、動作制御回路と制御対象の回路との双方の負担が軽減される。
また、この方法において、制御対象の回路を、実働タイミングの等しい回路同士から成るブロックとした場合には、やはり個々の回路を単位とする場合よりも制御が簡略化されると共に電子機器内での回路の整理にもつながるようになる。
【図面の簡単な説明】
【図１】本発明を適用したディジタルＩＣの一例を示すブロック図である。
【図２】図１の各部の信号の一例を示すタイミングチャートである。
【図３】本発明を適用したディジタルＩＣの別の一例を示すブロック図である。
【図４】図３の各部の信号の一例を示すタイミングチャートである。
【図５】本発明を適用したディジタルＩＣの別の一例を示すブロック図である。
【図６】図５の各部の信号の一例を示すタイミングチャートである。
【図７】複数のブロックの実働タイミングの一例を示すタイミングチャートである。
【符号の説明】
１０ａ，１０ｂ，１０ｃ…タイマ、  １１ａ，１１ｂ，１１ｃ…ＲＡＭインタフェース、  １２…ＳＲＡＭ、  １３…オアゲート、  １９，２３…アンドゲート
【図１】
0004048286.tif 000002
【図２】
0004048286.tif 000003
【図３】
0004048286.tif 000004
【図４】
0004048286.tif 000005
【図５】
0004048286.tif 000006
【図６】
0004048286.tif 000007
【図７】
0004048286.tif 000008