(57)【特許請求の範囲】
【請求項１】
供給電圧を入力するための第１及び第２供給端子と、入力信号を入力するための入力端子と結合される前置駆動回路であって、当該前置駆動回路の出力部からの最大電流を制御するための制御電圧を入力するための制御電極とのシリーズトランジスタ、及び前記制御電圧を保持するためのキャパシタを有する当該前置駆動回路と、前記入力信号に応じて出力端子部で出力信号を送るための出力駆動回路と、前記制御電圧を送るための制御回路とを有する出力段において、前記制御回路が前記出力端子と前記制御電極との間に結合されていることを特徴とする出力段。
【請求項２】
請求項１に記載の出力段において、前記制御回路が前記出力信号のレベルに応じて少なくとも１つのデジタル信号を送るためのレベル検出手段を有することを特徴とする出力段。
【請求項３】
請求項２に記載の出力段において、当該出力段が、クロック信号の第１のクロックエッジの間、当該クロック信号を送るための手段を有し、前記制御回路が少なくとも１つのデジタル信号に依存して前記制御電圧を適合させるための手段を有し、前記制御電圧の当該適合が前記クロック信号の第１又は第２クロックエッジによりトリガされることを特徴とする出力段。
【請求項４】
請求項３に記載の出力段において、前記前置駆動回路が前記キャパシタを放電又は充電するための手段を有することを特徴とする出力段。
【請求項５】
請求項３又は４に記載の出力段において、当該出力段が、前記クロック信号の次のクロックサイクルの間前記入力信号が変化しないとき前記制御電圧が適合されることを避けるためにデジタル評価信号を送るための評価手段を有することを特徴とする出力段。
【請求項６】
請求項５に記載の出力段において、前記評価手段が前記入力信号を入力するためのデータ入力部、前記クロック信号を入力するためのクロック入力部、及び遅延した入力信号を送るための出力部を持つフリップフロップと、前記入力信号を入力するための第１入力部、前記フリップフロップの前記出力部と結合された第２入力部、及び前記デジタル評価信号を送るための出力部を持つ排他論理オアゲートとを有することを特徴とする出力段。
【発明の詳細な説明】
技術分野
本発明は、供給電圧を入力するための第１供給端子及び第２供給端子と、前置駆動回路の出力部からの最大電流を制御するための制御電圧を入力するための制御電極を具備するシリーズトランジスタを有する当該前置駆動回路であって、入力信号を入力するための入力端子に結合される当該前置駆動回路と、前記制御電圧を保持するためのキャパシタと、前記入力信号に応じて出力端子に出力信号を送るための出力駆動回路と、前記駆動電圧を送るための制御回路とを有する、出力段に関する。
背景技術
このような出力段は、米国特許第４，９７２，１０１号から知られている。この既知の出力段では、前置駆動回路の出力部から流すことができる最大電流は制限され、結果として出力信号の変化率もまた制限される。このことは、第１供給端子を流れる電流の変化率を制限し、したがって（負荷が出力端子に結合されているとき）前記出力端子を流れる電流の変化率をも制限することになる。第１供給端子及び／又は前記出力端子を流れる前記変化率の制限は、第１供給端子と直列接続及び／又は前記出力端子と直列接続の寄生インダクタンスにより生じる、第１供給端子及び／又は前記出力端子での寄生電圧スパイクを低減するために必要とされる。前記既知の出力段では、制御回路は、ダミー出力段とバッファ段とを有する。このダミー出力段は、バッファ段を介して制御電圧を供給する。特に集積回路に用いられるとき、前記ダミー出力段の追加これ自身が不利益である。なぜならば、相対的に大きな量の余分なチップ領域が必要となるからである。前述の特許では、前記ダミー出力段は、いくつかのキャパシタを具備する。これらキャパシタは必要とされるチップ領域を増大させる。さらに、バッファ段の存在は、必要とされるチップ領域を非常に増大させる。前記既知の出力段の他の欠点は、制御電圧の精度が制御回路内の部品と前記出力段の他の部分内の部品との整合に依存することである。
発明の開示
本発明の目的は、上述の欠点を取り除いた改良された出力段を提供することである。
この目的のため、本発明による、冒頭に規定されたタイプの出力段は、制御回路が出力端子と制御電極との間に結合されていることを特徴とする。これにより、制御電圧が出力信号の変化率に依存することが達成される。事実、出力信号のスルーレートが当該出力段自身により較正される。この利点は、制御回路内の部品と前記出力段の他の部分内の部品との間の部品の正確な整合が要求されないということである。
本発明による出力段の実施例は、制御回路ＣＣが、出力信号のレベルに依存する少なくとも１つのデジタル信号を送るためのレベル検出手段ＬＤＭＮＳを有することを特徴とする。デジタルレベルは、前記制御電圧が適合されなければならないかどうかを決定するために使用される。
本発明による出力段の他の実施例は、当該出力段がクロック信号の第１クロックエッジ中にクロック信号を送るための手段を有し、前記制御回路が前記少なくとも１つのデジタル信号に依存して前記制御電圧を適合させるための手段を有し、前記制御電圧の当該適合が前記クロック信号の第１又は第２クロックエッジによりトリガされることを特徴とする。こうすることにより、前記制御電圧は、入力信号に関して同期がとれたやり方で適合される。このことは、適当なやり方で制御電圧を適合させることをもっと容易にさせる。
本発明による出力段のさらに他の実施例は、前記前置駆動回路がキャパシタを放電又は充電させるための手段を有することを特徴とする。これにより前記キャパシタに対するリーク路が設けられるので、ＤＣ条件下当該キャパシタは完全に放電し（又は充電し）、シリーズトランジスタは完全にターンオンする。これにより、当該出力段は、出力信号のスルーレートの自然な傾きが最大となるという点で動作のフェールセーフを持つ。これにより、当該出力段は、当該出力段のまさに始動後当該出力信号の最大スルーレートで常にスタートする。これにより、有効な出力信号ができるだけ速く出力端子に生成できる。前記出力段の始動が終わった後で、前記制御電圧は、出力信号のスルーレートを低減するために適合され、これにより第１供給端子及び／又は前記出力端子での寄生電圧スパイクを低減する。ある理由により前記制御電圧が通常の動作中あまりにも多く適合される（過較正される）、すなわち出力段の始動中ではないならば、時間がたつと前記リーク路は正しい値まで制御電圧を引き戻すようになるだろう。
本発明による出力段の他の実施例は、当該出力段が、クロック信号の次のクロックサイクルの間入力信号が変化しないとき前記制御信号が適合されることを避けるためデジタル評価信号を送るための評価手段を有することを特徴とする。これにより、前記制御信号の不所望の変化が避けられる。
本発明は、図を参照して以下に詳細に説明されるだろう。
【図面の簡単な説明】
第１図は本発明による出力段の実施例の回路ダイアグラム図であり、第２図、第３図及び第４図は第１図に示された出力段をよりよく説明するために信号を示したダイアグラムのセットである。
これらの図において、同様の働き又は目的を有する部分又は素子は、同一の参照符号が付けられる。
発明を実施するための最良の形態
第１図は、本発明による出力段の実施例の回路ダイアグラムである。前記出力段は、入力信号Ｖiを入力するための入力端子ＩＰと出力信号Ｖoを送るための出力端子ＯＰとを有する。供給電圧部ＳＶは、第１供給端子１と第２供給端子２との間に接続される。負荷キャパシタＣLで行われる負荷は、出力端子ＯＰと第１供給端子１との間に接続される。寄生インダクタンスＬPは、負荷キャパシタＣLとの直列で示される。出力電圧Ｖoのスルーレートが相対的に大きいならば、この寄生インダクタンスＬPにより、出力端子ＯＰで相対的に大きな電圧スパイクを生じるだろう。出力端子ＯＰと直列な寄生インダクタンスＬPのような、第１供給端子１又は第２供給端子２との直列の他の寄生インダクタンスによりまた第１供給端子１又は第２供給端子２それぞれで相対的に大きな電圧スパイクを生じることができる。例として、本発明は、寄生インダクタンスＬPにより出力端子ＯＰでの電圧スパイクの低減を述べているだけだが、同様に本発明は第１供給端子１及び第２供給端子２での電圧スパイクをも低減する。
前記出力段はさらに、出力駆動回路ＯＤＳ、前置駆動回路ＰＤＳ、他の前置駆動回路ＰＤＳA、制御回路ＣＣ、評価手段ＥＶＭＮＳ及びクロック端子ＣＬＫにクロック信号ＶCLKを送るための手段ＣＬＫＭＮＳを有する。入力信号Ｖiは、クロック化信号である。これは、点線矢印ＤＲＲＷにより示される。
出力駆動回路ＯＤＳは、ＦＥＴＴ0及び他のＦＥＴＴ0Aを有する。この第１のＦＥＴＴ0は、ゲートＧＮ、第１供給端子１に接続されるソース及び出力端子ＯＰに接続されるドレインを有する。他のＦＥＴＴ0Aは、ゲートＧＰ、第２供給端子２に接続されるソース及び出力端子ＯＰに接続されるドレインを有する。
前置駆動回路ＰＤＳは、出力部ＰＤＳOUTを介してＦＥＴＴ0のゲートＧＮに接続され、入力部ＰＤＳINで入力端子ＩＰに接続される。前置駆動回路ＰＤＳは、第１、第２，第３，第４及び第５トランジスタＱ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5とシリーズトランジスタＴＳとキャパシタＣとを有する。第１トランジスタＱ1及び第２トランジスタＱ2の両方は、前置駆動回路ＰＤＳの入力部ＰＤＳINを構成するように、互いに接続された入力電極部を持つ。第１トランジスタＱ1及び第２トランジスタＱ2の両方は、前置駆動回路ＰＤＳの出力部ＰＤＳOUTを構成するように、互いに接続された第１主電極部を持つ。第１トランジスタＱ1の第２主電極は、第１供給端子１と接続される。シリーズトランジスタＴＳは、制御電極ＴＳgと、第２トランジスタＱ2の第２主電極と第２供給端子２との間を結合する主電流路とを有する。キャパシタＣは、制御電極ＴＳgと第１供給端子１との間に接続される。第３トランジスタＱ3は、入力電極、制御電極ＴＳgと接続される第１主電極、及び第２主電極を有する。第４トランジスタＱ4は、第３トランジスタＱ3の第２主電極と第２供給端子２との間のダイオード構成として配される。第５トランジスタＱ5は、キャパシタＣを放電させるための手段として制御電極ＴＳgと第１供給端子１との間に配される。除外されるわけではないが、第５トランジスタＱ5は、一般にはダイオード構成では用いられないだろう。なぜならば、ダイオード構成ではあまりにも速くキャパシタＣを放電するからである。より適切には、第５トランジスタＱ5が例えば、第１供給端子１に両方とも接続されたベース及びエミッタと制御電極ＴＳgに接続されたコレクタとを持つバイポーラトランジスタ（ＦＥＴでも応用できる）で実施される。しかしながら、キャパシタＣ間の高いオーミック抵抗は、キャパシタＣを放電するための手段として役立つことができる。
他の前置駆動回路ＰＤＳAは、出力部ＰＤＳOUTAを介して他のＦＥＴトランジスタＴ0AのゲートＧＰと、入力部ＰＤＳINAで入力端子ＩＰとに接続される。他の前置駆動回路ＰＤＳAは、第６，第７、第８、第９及び第１０トランジスタＱ1A，Ｑ2A，Ｑ3A，Ｑ4A，Ｑ5Aと他のシリーズトランジスタＴＳAと他のキャパシタＣAとを有する。第６トランジスタＱ1A及び第７トランジスタＱ2Aの両方は、他の前置駆動回路ＰＤＳAの入力部ＰＤＳINAを構成するように、互いに接続された入力電極部を持つ。第６トランジスタＱ1A及び第７トランジスタＱ2Aの両方は、他の前置駆動回路ＰＤＳAの出力部ＰＤＳOUTAを構成するように、互いに接続された第１主電極部を持つ。第１トランジスタＱ1Aの第２主電極は、第２供給端子２と接続される。シリーズトランジスタＴＳAは、他の制御電極ＴＳgAと、第２トランジスタＱ2の第２主電極と第１供給端子１との間を結合する主電流路とを有する。他のキャパシタＣAは、制御電極ＴＳgAと第１供給端子１との間に接続される。第８トランジスタＱ3Aは、入力電極、他の制御電極ＴＳgAと接続される第１主電極、及び第２主電極を有する。第９トランジスタＱ4Aは、第８トランジスタＱ3Aの第２主電極と第１供給端子１との間にダイオード構成として配される。第１０トランジスタＱ5Aは、他のキャパシタＣAを放電させるための手段として、例えば第５トランジスタＱ5と同様に他の制御電極ＴＳgAと第２供給端子２との間に配される。
第３，第４及び第５トランジスタＱ3，Ｑ4及びＱ5は、前置駆動回路ＰＤＳと制御回路ＣＣとの共通部分を形成することに注意されたい。
制御回路ＣＣは他に、出力電圧Ｖ0のレベルに依存してデジタルレベルを持つ少なくとも１つのデジタル信号を送るための手段ＬＤＭＮＳを有する。この手段ＬＤＭＮＳは、第１コンパレータＣＭＰ1と第２コンパレータＣＭＰ2とを有する。全種類のコンパレータ、例えば反転段を、第１及び第２コンパレータＣＭＰ1及びＣＭＰ2として用いることができる。第１コンパレータＣＭＰ1の入力部は、出力端子ＯＰに接続され、第１コンパレータＣＭＰ1の出力部は、第１制御端子ＡＢＶ９５に接続される。第２コンパレータＣＭＰ2の入力部は出力端子ＯＰに接続され、第２コンパレータＣＭＰ2の出力部は第２制御端子ＡＢＶ０５に接続される。コンパレータＣＭＰ1は、出力信号Ｖ0のレベルが高基準レベルＲＦH、例えば供給電圧ＳＶの９５％を越えるとき、第１制御端子ＡＢＶ９５での信号が論理“ハイ”になるようなやり方で設計されている。コンパレータＣＭＰ1と同様に、コンパレータＣＭＰ2は、出力信号Ｖ0のレベルが低基準レベルＲＦL、例えば供給電圧ＳＶの５％を越えるとき、第２制御端子ＡＢＶ０５での信号が論理“ハイ”になるようなやり方で設計される。制御回路ＣＣはまた、第３制御端子ＳＬＰに接続された出力部、第１、第２、第３及び第４入力部を持つ論理ＡＮＤゲートと、第４制御端子ＳＬＮに接続された出力部、第１、第２、第３及び第４入力部を持つ論理ＯＲゲートと、入力部及び出力部を持つ第１反転器ＩＶ1と、入力部及び出力部を持つ第２反転器ＩＶ2とを有する。
評価手段ＥＶＭＮＳは、入力端子ＩＰに接続されるデータ入力部ＤFF、クロック端子ＣＬＫに接続されるクロック入力部ＣＬＫFF及び出力部ＱFFを持つフリップフロップＦＦと、入力端子ＩＰに接続される第１入力部Ａ1、フリップフロップＦＦの出力部ＱFFに接続される第２入力部Ａ2、並びにアンドゲートＡＮＤの第１入力部及び第２反転器ＩＶ2の入力部に接続される出力部ＱEを持つ排他論理オアゲートＥとを有する。
アンドゲートＡＮＤの第２入力部とオアゲートＯＲの第４入力部とは、入力端子ＩＰに接続される。オアゲートＯＲの第２入力部と第１反転器ＩＶ1の入力部は、クロック端子ＣＬＫに接続されている。第１反転器ＩＶ1の出力部は、アンドゲートＡＮＤの第４入力部に接続されている。ＡＮＤゲートの第３入力部は、第１制御端子ＡＢＶ９５に接続されている。オアゲートＯＲの第３入力部は、第２制御端子ＡＢＶ０５に接続されている。第２反転器ＩＶ2の出力部は、オアゲートＯＲの第１入力部に接続されている。第３トランジスタＱ3の入力電極部は、第４制御端子ＳＬＮに接続されている。第８トランジスタＱ3Aの入力電極部は、第３制御端子ＳＬＰに接続されている。
第２図では、I、II、III、IV及びVは、それぞれクロック信号ＶCLK、入力信号Ｖi、出力信号Ｖo、第３制御端子ＳＬＰでの第１スルーレート制御信号ＶSLP、及び第４制御端子ＳＬＮでの第２スルーレート制御信号ＶSLNを表す。
ＦＥＴＴ0及び他のＦＥＴ0Aの動作は、コンプリメンタリであり、すなわち、出力信号ＶOが論理ハイから論理ロウへ変化するとき、ＦＥＴＴ0は導通し、一方他のＦＥＴＴ0Aは非導通となるだろう。出力信号Ｖ0が論理ロウから論理ハイに変化するときは逆のことが起こるだろう。下記のペアの素子は、相互に同様な動作を持つ。
Ｔ0／Ｔ0A，ＧＮ／ＧＰ，ＰＤＳ／ＰＤＳA，ＰＤＳIN／ＰＤＳINA，ＰＤＳOUT／ＰＤＳOUTA、Ｃ／ＣA，ＴＳ／ＴＳA，ＴＳg／ＴＳgA、Ｑ1／Ｑ1A，Ｑ2／Ｑ2A，Ｑ3／Ｑ3A，Ｑ4／Ｑ4A，Ｑ5／Ｑ5A，ＶSLN／ＶSLP，ＳDWN／ＳUP，ＷN／ＷP，ＲＦL／ＲＦH，Ｖcntrl／ＶcntrlA
出力段の動作は、以下の通りである。先ず初めに、第２図に示されるようにクロック信号ＶCLKが論理ロウから論理ハイレベルに変化する度に入力信号Ｖiが変化する。結果として、これ以降説明されるように、排他論理オアゲートＥの出力部ＱEでの評価信号ＥＶＳ（第３図参照）は、論理ハイである。前置駆動回路ＰＤＳが反転増幅器なので、前置駆動回路ＰＤＳの出力部ＰＤＳOUTでの信号は、入力信号Ｖiとは反対の極性を持つ。しかしながら、出力駆動回路ＯＤＳも反転増幅器なので、出力信号ＶOは入力信号Ｖiと同じ極性を持つ。したがって、時間間隔ｔ0−ｔ1では、出力信号ＶOは、ＳUP（例えば時間間隔ｔ0−ｔ1では）により示される。出力信号ＶOの下り傾斜はＳDWN（例えば時間間隔ｔ3−ｔ4では）により示される。（当分の間）下り傾斜ＳDWN、第２スルーレート制御信号ＶSLN、及びキャパシタＣの間の制御電圧Ｖcntrlを考慮外におく。なぜならば、これらは上がり傾斜ＳUP、第１スルーレート制御信号ＶSLP、及び他のキャパシタＣA間の他の制御電圧ＶcntrlAとそれぞれ同様な機能を持つからである。上がり傾斜ＳUPは、時間間隔ｔ0−ｔ1では余りにも急勾配と思われるので、出力端子ＯＰと直列の寄生インダクタンスＬPにより生じる出力端子部ＯＰでの寄生電圧スパイクを低減させるために、低減しなければならない。このことは、クロック信号ＶCLKが論理ロウのときのある時間間隔の間、他の制御電圧ＶcntrlAを適合させることによりなされる。出力信号ＶOのレベルが高基準レベルＲＦHより高くクロック信号ＶCLKが同時に論理ロウであるときだけ、第１スルーレート制御信号ＶSLPは論理ハイである。時間ｔ2でクロック信号ＶCLKは論理ロウとなり、出力信号ＶOのレベルはすでに高基準レベルＲＦHより高いので、第１スルーレート制御信号ＶSLPは論理ハイとなる。第１スルーレート制御信号ＶSLPはｔ3まで論理ハイのままである。ｔ3でクロック信号ＶCLKが再び論理ハイとなるからである。第１スルーレート制御信号ＶSLPのパルス幅ＷPは、第１スルーレート制御信号ＶSLPが論理ハイである期間として規定される。時間間隔ｔ2−ｔ3の間第３制御端子ＳＬＰでの第１スルーレート制御信号ＶSLPが論理ハイなので、第８トランジスタＱ3Aは導通している。結果として、他のキャパシタＣAは、第８トランジスタＱ3A及び第９トランジスタＱ4Aを介して部分的に放電する。これにより前記他のキャパシタＣA間の前記他の制御電圧ＶcntrlAは低減し、結果として前記他のシリーズトランジスタＴＳAのトランスコンダクタンスも同様に低減する。これにより、他の前置駆動回路ＰＤＳAの出力部ＰＤＳOUTAでの最大電流は、低減する。結果として、他のＦＥＴＴ0Aのゲート−ソースキャパシタンスは、出力信号ＶOが論理ロウから論理ハイまで再び変化すべきときそんなに早くは充電されないだろう。この理由のため、時間間隔ｔ6−ｔ8の上がり傾斜ＳUPは、時間間隔ｔ0−ｔ1のときより傾斜はきつくない。したがって、クロック信号ＶCLKが時間ｔ7で論理ハイから論理ロウへ変化するとき、第１スルーレート制御信号ＶSLPは、論理ロウから論理ハイへまだ変化しないだろう。時間ｔ7で出力信号ＶOのレベルが高基準レベルＲＦHよりまだ低いからである。時間ｔ8では、出力信号ＶOのレベルは、高基準レベルＲＦHと等しい。第１スルーレート制御信号ＶSLPは、���理ハイとなり時間ｔ9までハイのままである。時間ｔ9でクロック信号ＶCLKが再びハイとなるからである。それで、上がり傾斜ＳUPは時間間隔ｔ0−ｔ1に対して時間間隔ｔ6−ｔ8において傾斜はきつくなく、時間間隔ｔ8−ｔ9でのパルス幅ＷPは、時間間隔ｔ2−ｔ3での場合より小さい。時間間隔ｔ2−ｔ3での場合と同様に、他の前置駆動回路ＰＤＳAの出力部ＰＤＳOUTAでの最大電流は、さらに低減する。しかしながら、出力部ＰＤＳOUTAでの最大電流のさらなる低減の量は、時間間隔ｔ2−ｔ3でのより早い低減より少ない。なぜならば、間隔ｔ8−ｔ9のパルス幅ＷPは時間間隔ｔ2−ｔ3の場合より小さいからである。時間間隔ｔ11−ｔ12での上がり傾斜ＳUPは、時間間隔ｔ6−ｔ8での傾斜よりきつくない。出力信号ＶOのレベルは、時間ｔ12で高基準レベルＲＦHと等しい。しかしながら、時間ｔ12でクロック信号ＶCLKは、論理ロウから論理ハイへ変化する。この理由のため、第１スルーレート制御信号ＶSLPは、論理ロウを保ったままである。傾斜ＳUPは所望の勾配に達し、第１スルーレート制御信号ＶSLPは、原理的に論理ロウのままである。
第３図では、I、II、III、IV、V、VI及びVIIは、それぞれクロック信号ＶCLK、入力信号Ｖi、出力信号ＶO、第１スルーレート制御信号ＶSLP、遅延入力信号ＶiDLD、評価信号ＥＶＳ、及び第３制御端子ＳＬＰでの適合した第１スルーレート制御信号ＶSLPaを表す。
今までクロック信号ＶCLKが論理ロウから論理ハイレベルに変化する度に、入力信号Ｖiが変化すると仮定した。実際にはこれはめったに起こる場合ではない。結果として出力信号ＶOについても同様であるが、入力信号Ｖiはあるカップルのクロックサイクルの間変化しないことがよく起こる。時間Ｔ0でクロック信号ＶCLK及び入力信号Ｖiの両方は、論理ロウから論理ハイに変化する。このことは、出力信号ＶOが徐々に論理ロウから論理ハイに変化することを生じさせる。時間間隔Ｔ1−Ｔ2では、第１スルーレート制御信号ＶSLPは、論理ハイであり、これは第２図に示される時間間隔ｔ8−ｔ9にしたがう。時間Ｔ3では、第１スルーレート制御信号ＶSLPはまた論理ハイになる。出力信号ＶOのレベルがすでに高基準レベルＲＦHより高く、クロック信号ＶCLKが論理ロウになるからである。このことは、第２図に示される時間ｔ2にしたがう。しかしながら、出力信号ＶOのレベルが高基準レベルＲＦHよりすでに高い理由は、第２図で示された時間間隔ｔ0−ｔ1での場合のように上がり傾斜ＳUPがあまりにも急であるからではなく、出力信号ＶOが時間Ｔ2で変化しなかったからである。したがって、第３図で印影として示される、間隔Ｔ3−Ｔ4での第１スルーレート制御信号ＶSLPのハイ論理値は偽である。この理由のため、第１スルーレート制御信号ＶSLPは、適合された第１スルーレート制御信号ＶSLPaにより置き換えられなければならない。これは、評価信号ＥＶＳの助けを借りてなされる。評価信号ＥＶＳは、第１スルーレート制御信号ＶSLPを評価する。評価信号ＥＶＳが論理ハイのとき、適合した第１スルーレート制御信号ＶSLPaは、第１スルーレート制御信号ＶSLPと等しく、そうでなければ第１スルーレート制御信号ＶSLPaは論理ロウである。これを実施するために、フリップフロップＦＦの出力部ＱFF、したがって排他論理オアゲートＥの第２入力部Ａ2での遅延した入力信号ＶiDLDが、排他論理和Ｅの第１入力部Ａ1の入力信号Ｖiと比較される。これは、排他論理オアゲートＥの出力部ＱEで評価信号ＥＶＳとなる。
今まで説明されたような出力段は、上がり傾斜ＳUP及び下がり傾斜ＳDWNを制御するため、出力信号ＶOのレベルはクロックサイクルの最後で論理ハイ又は論理ロウレベルにちょうど到達することに注意されたい。このことは、いくつかの応用例では充分に安全ではないかもしれない。制御回路ＣＣの少しの変形例は上がり傾斜ＳUP及び下がり傾斜ＳDWNが制御されるべきことを許容するので、出力信号ＶOのレベルはクロックサイクルの半分の最後で論理ハイ又は論理ロウにちょうど到達する。出力信号ＶOのレベルは、したがってクロックサイクルの最後で有効な論理ハイ又は論理ロウレベルに容易に到達するだろう。この解決はまた、第１及び第２コンパレータＣＭＰ1及びＣＭＰ2の設計を簡易にする。この変形は以下の通りである。論理アンドゲートＡＮＤの第４入力部は、第１反転器ＩＶ1の出力部のかわりに第１反転器ＩＶ1の入力部に接続されなければならない。論理オアゲートＯＲの第２入力部は第１反転器ＩＶ1の入力部のかわりに第１反転器ＩＶ1の出力部に接続されなければならない。
第４図では、上述の変形例の効果が示されている。第４図は、第２図と比較されるべきである。主な違いは、第１スルーレート制御信号ＶSLPが、出力信号ＶOのレベルが高基準レベルＲＦHより高くクロック信号ＶCLKが同時に論理ハイ（第２図で示されている場合の論理ロウのかわりに）のときだけ論理ハイである。
キャパシタＣもまた、制御電極ＴＳgと第２供給端子２（第１供給端子１のかわりに）との間に接続されてもよい。これはまた、他のキャパシタＣAにも適用される。適当であれば、キャパシタ（Ｃ，ＣA）を放電する代わりにキャパシタ（Ｃ，ＣA）を充電してもよい。トランジスタは、全ての種類のトランジスタにより実施されてもよい。制御回路ＣＣの論理ゲート及び評価手段ＥＶＭＮＳは、違って実施されてもよい。出力端子ＯＰと第１供給端子１との間に接続される容量性負荷ＣLのかわりに、いかなる種類の負荷が出力端子ＯＰと第１供給端子１との間及び／又は出力端子ＯＰと第２供給端子２との間に結合されてもよい。出力段は、集積回路として又はディスクリート部品によっても構成できる。
【図１】
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【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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