(57)【特許請求の範囲】
【請求項１】
コア部と、
第１の信号が入出力される第１のパッドと、該第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、該第１のパッドと前記コア部との間で授受される該第１の信号を制御する第１の入出力回路部と、
第２の信号が入出力される第２のパッドと、該第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、該第２のパッドと前記コア部との間で授受される該第２の信号を制御する第２の入出力回路部であって、当該第２の入出力回路部は前記第１の入出力回路部と隣り合う位置に配置され、該第２のｐ型トランジスタは前記第１のｐ型トランジスタと対向する位置に配置され、該第２のｎ型トランジスタは前記第１のｎ型トランジスタと対向する位置に配置される当該第２の入出力回路部と、
前記第１の入出力回路部と前記第２の入出力回路部との間の領域に、前記第１のｐ型トランジスタと前記第２のｐ型トランジスタの間の領域から前記第１のｎ型トランジスタと前記第２のｎ型トランジスタの間の領域に亘って形成された、電源電位又は接地電位に接続される拡散層とを有することを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記拡散層の導電型がｐ型である場合に、前記拡散層は接地電位に接続され、前記拡散層の導電型がｎ型である場合に、前記拡散層は電源電位に接続されることを特徴とする半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路において、
前記拡散層はリング状に形成されていることを特徴とする半導体集積回路。
【請求項４】
コア部と、
第１の信号が入出力される第１のパッドと、該第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、該第１のパッドと前記コア部との間で授受される該第１の信号を制御する第１の入出力回路部と、
第２の信号が入出力される第２のパッドと、該第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、該第２のパッドと前記コア部との間で授受される該第２の信号を制御する第２の入出力回路部であって、当該第２の入出力回路部は前記第１の入出力回路部と隣り合う位置に配置され、該第２のｐ型トランジスタは前記第１のｐ型トランジスタと対向する位置に配置され、該第２のｎ型トランジスタは前記第１のｎ型トランジスタと対向する位置に配置される当該第２の入出力回路部と、
前記第１の入出力回路部と前記第２の入出力回路部との間の領域に、前記第１のｐ型トランジスタと前記第２のｐ型トランジスタの間の領域から前記第１のｎ型トランジスタと前記第２のｎ型トランジスタの間の領域に亘って形成された、接地電位に接続される第１の拡散層及び電源電位に接続される第２の拡散層とを有することを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記第１の拡散層の導電型がｐ型であり、前記第２の拡散層の導電型がｎ型であることを特徴とする半導体集積回路。
【請求項６】
請求項４又は５に記載の半導体集積回路において、
前記第２の拡散層は、前記第１の拡散層に取り囲まれるように形成されていることを特徴とする半導体集積回路。
【請求項７】
請求項４〜６のいずれか１項に記載の半導体集積回路において、
前記第１及び第２の拡散層はリング状に形成されていることを特徴とする半導体集積回路。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体集積回路において、
隣り合う前記入出力回路部の間の領域は、間隔が非一定に形成されていることを特徴とする半導体集積回路。
【請求項９】
コア部と、第１及び第２の入出力回路部とを有する半導体集積回路をレイアウトするに当たり、
前記第１の入出力回路部を、第１の信号が入出力される第１のパッドと、該第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、該第１のパッドと前記コア部との間で授受される該第１の信号を制御する構成要素としてレイアウトし、
前記第２の入出力回路部を、第２の信号が入出力される第２のパッドと、該第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、該第２のパッドと前記コア部との間で授受される該第２の信号を制御する構成要素とし、当該第２の入出力回路部は前記第１の入出力回路部と隣り合う位置に配置され、該第２のｐ型トランジスタは前記第１のｐ型トランジスタと対向する位置に配置され、該第２のｎ型トランジスタは前記第１のｎ型トランジスタと対向する位置に配置される構成要素としてレイアウトし、
前記第１の入出力回路部と前記第２の入出力回路部との間の領域に、前記第１のｐ型トランジスタと前記第２のｐ型トランジスタの間の領域から前記第１のｎ型トランジスタと前記第２のｎ型トランジスタの間の領域に亘って、電源電位又は接地電位に接続される拡散層をレイアウトすることを特徴とする半導体集積回路のレイアウト方法。
【請求項１０】
請求項９に記載の半導体集積回路のレイアウト方法において、
前記拡散層の導電型がｐ型である場合に、接地電位に接続され、前記拡散層の導電型がｎ型である場合に、電源電位に接続されるように、前記拡散層をレイアウトすることを特徴とする半導体集積回路のレイアウト方法。
【請求項１１】
請求項９又は１０に記載の半導体集積回路のレイアウト方法において、
前記拡散層をリング状にレイアウトすることを特徴とする半導体集積回路のレイアウト方法。
【請求項１２】
コア部と、第１及び第２の入出力回路部とを有する半導体集積回路をレイアウトするに当たり、
前記第１の入出力回路部を、第１の信号が入出力される第１のパッドと、該第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、該第１のパッドと前記コア部との間で授受される該第１の信号を制御する構成要素としてレイアウトし、
前記第２の入出力回路部を、第２の信号が入出力される第２のパッドと、該第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、該第２のパッドと前記コア部との間で授受される該第２の信号を制御する構成要素であって、当該第２の入出力回路部は前記第１の入出力回路部と隣り合う位置に配置され、該第２のｐ型トランジスタは前記第１のｐ型トランジスタと対向する位置に配置され、該第２のｎ型トランジスタは前記第１のｎ型トランジスタと対向する位置に配置される構成要素としてレイアウトし、
前記第１の入出力回路部と前記第２の入出力回路部との間の領域に、前記第１のｐ型トランジスタと前記第２のｐ型トランジスタの間の領域から前記第１のｎ型トランジスタと前記第２のｎ型トランジスタの間の領域に亘って、接地電位に接続される第１の拡散層と電源電位に接続される第２の拡散層とをレイアウトすることを特徴とする半導体集積回路のレイアウト方法。
【請求項１３】
請求項１２に記載の半導体集積回路のレイアウト方法において、
前記第１の拡散層の導電型をｐ型とし、前記第２の拡散層の導電型をｎ型として、レイアウトすることを特徴とする半導体集積回路のレイアウト方法。
【請求項１４】
請求項１２又は１３に記載の半導体集積回路のレイアウト方法において、
前記第２の拡散層を、前記第１の拡散層に取り囲まれるようにレイアウトすることを特徴とする半導体集積回路のレイアウト方法。
【請求項１５】
請求項１２〜１４のいずれか１項に記載の半導体集積回路のレイアウト方法において、
前記第１及び第２の拡散層をリング状にレイアウトすることを特徴とする半導体集積回路のレイアウト方法。
【請求項１６】
請求項９〜１５のいずれか１項に記載の半導体集積回路のレイアウト方法において、
隣り合う前記入出力回路部の間の領域の大きさを判別する工程と、
該判別により求めた大きさが、予め定めた値より大きい場合に、拡散層を設ける工程とを有することを特徴とする半導体集積回路のレイアウト方法。
【請求項１７】
請求項９〜１６のいずれか１項に記載の半導体集積回路のレイアウト方法において、
隣り合う前記入出力回路部の間の領域は、間隔が非一定に形成されていることを特徴とする半導体集積回路のレイアウト方法。
【請求項１８】
予め定めた規則に従い入出力回路部をレイアウトする入出力回路部レイアウト手段を具えた半導体集積回路のレイアウト装置において、
コア部と、第１及び第２の入出力回路部とを有する半導体集積回路をレイアウトするに当たり、
前記入出力回路部レイアウト手段は、
前記第１の入出力回路部を、第１の信号が入出力される第１のパッドと、該第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、該第１のパッドと前記コア部との間で授受される該第１の信号を制御する構成要素としてレイアウトし、
前記第２の入出力回路部を、第２の信号が入出力される第２のパッドと、該第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、該第２のパッドと前記コア部との間で授受される該第２の信号を制御する構成要素とし、当該第２の入出力回路部は前記第１の入出力回路部と隣り合う位置に配置され、該第２のｐ型トランジスタは前記第１のｐ型トランジスタと対向する位置に配置され、該第２のｎ型トランジスタは前記第１のｎ型トランジスタと対向する位置に配置される構成要素としてレイアウトし、
さらに、前記第１の入出力回路部と前記第２の入出力回路部との間の領域に、前記第１のｐ型トランジスタと前記第２のｐ型トランジスタの間の領域から前記第１のｎ型トランジスタと前記第２のｎ型トランジスタの間の領域に亘って、電源電位又は接地電位に接続される拡散層をレイアウトするレイアウト手段を具えることを特徴とする半導体集積回路のレイアウト装置。
【請求項１９】
請求項１８に記載の半導体集積回路のレイアウト装置において、
前記拡散層の導電型がｐ型である場合に、接地電位に接続され、前記拡散層の導電型がｎ型である場合に、電源電位に接続されるように、前記拡散層をレイアウトすることを特徴とする半導体集積回路のレイアウト装置。
【請求項２０】
請求項１８又は１９に記載の半導体集積回路のレイアウト装置において、
前記拡散層をリング状にレイアウトすることを特徴とする半導体集積回路のレイアウト装置。
【請求項２１】
予め定めた規則に従い入出力回路部をレイアウトする入出力回路部レイアウト手段を具えた半導体集積回路のレイアウト装置において、
コア部と、第１及び第２の入出力回路部とを有する半導体集積回路をレイアウトするに当たり、
前記入出力回路部レイアウト手段は、
前記第１の入出力回路部を、第１の信号が入出力される第１のパッドと、該第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、該第１のパッドと前記コア部との間で授受される該第１の信号を制御する構成要素としてレイアウトし、
前記第２の入出力回路部を、第２の信号が入出力される第２のパッドと、該第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、該第２のパッドと前記コア部との間で授受される該第２の信号を制御する構成要素とし、当該第２の入出力回路部は前記第１の入出力回路部と隣り合う位置に配置され、該第２のｐ型トランジスタは前記第１のｐ型トランジスタと対向する位置に配置され、該第２のｎ型トランジスタは前記第１のｎ型トランジスタと対向する位置に配置される構成要素としてレイアウトし、
さらに、前記第１の入出力回路部と前記第２の入出力回路部との間の領域に、前記第１のｐ型トランジスタと前記第２のｐ型トランジスタの間の領域から前記第１のｎ型トランジスタと前記第２のｎ型トランジスタの間の領域に亘って、接地電位に接続される第１の拡散層と電源電位に接続される第２の拡散層とをレイアウトするレイアウト手段を具えることを特徴とする半導体集積回路のレイアウト装置。
【請求項２２】
請求項２１に記載の半導体集積回路のレイアウト装置において、
前記第１の拡散層の導電型をｐ型とし、前記第２の拡散層の導電型をｎ型として、レイアウトすることを特徴とする半導体集積回路のレイアウト装置。
【請求項２３】
請求項２１又は２２に記載の半導体集積回路のレイアウト装置において、
前記第２の拡散層を、前記第１の拡散層に取り囲まれるようにレイアウトすることを特徴とする半導体集積回路のレイアウト装置。
【請求項２４】
請求項２１〜２３のいずれか１項に記載の半導体集積回路のレイアウト装置において、
前記第１及び第２の拡散層をリング状にレイアウトすることを特徴とする半導体集積回路のレイアウト装置。
【請求項２５】
請求項１８〜２４のいずれか１項に記載の半導体集積回路のレイアウト装置において、
隣り合う前記入出力回路部の間の領域の大きさを判別する工程と、
該判別により求めた大きさが、予め定めた値より大きい場合に、拡散層を設ける工程とを有することを特徴とする半導体集積回路のレイアウト装置。
【請求項２６】
請求項１８〜２５のいずれか１項に記載の半導体集積回路のレイアウト装置において、
隣り合う前記入出力回路部の間の領域は、間隔が非一定に形成されていることを特徴とする半導体集積回路のレイアウト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ラッチアップ防止対策がなされた半導体集積回路、該半導体集積回路のレイアウト方法およびレイアウト装置に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ回路を含む半導体集積回路では、ラッチアップを防止する対策が不可欠である。ラッチアップは、半導体集積回路の主要回路が形成されている部分（以下、コア部という。図６参照。）でも、該コア部と半導体集積回路外部とのインタフェース回路である入出力回路部（図６参照）でも、起こる。特に、上述の入出力回路部では、外部信号や電源ノイズなどがトリガとなって、ラッチアップが生じ易い。
【０００３】
この入出力回路部は、半導体集積回路の縁部に多数設けられている。これら入出力回路部それぞれは、典型的には、ワイヤボンディング用パッドおよびＣＭＯＳ回路を含む（後に図６を参照して説明する。）。
【０００４】
半導体集積回路の入出力回路部でのラッチアップを防止する構造として、ガードリングと称される構造が知られている（例えば文献Ｉ（「ＶＬＳＩシステム設計−回路と実装の基礎−」、監訳者  中澤  喜三郎  他、平成７年３月３０日発行、丸善（株）、第５４〜５６頁）。
【０００５】
このガードリングは、文献Ｉにも記載の通り、入出力回路部のトランジスタ形成領域の周りに設けられている。具体的には、入出力回路部内のｎＭＯＳトランジスタの周りには、接地したｐ+ ガードリングが設けられ、ｐＭＯＳトランジスタの周りには、ＶDD電位に接続したｎ+ ガードリングが設けられている。また、ガードリングは、入出力回路部とコア部との間に設けられることもある。いずれのガードリングも、ウエルの抵抗分または半導体基板の抵抗分を小さくする等の役目をもつ。これにより、ラッチアップの発生が抑制される。
【０００６】
【発明が解決しようとする課題】
ところで、半導体集積回路には、ゲートアレイのように、多数のトランジスタの配置位置が予め固定されている型の半導体集積回路がある。この様な半導体集積回路では、入出力回路部も一定ピッチで配列されている。そのため、一度、ラッチアップを防止できるレイアウトが完成すれば、その後は、ラッチアップ対策の心配はせずに済む。
【０００７】
これに対し、トランジスタの配置が仕様ごとに異なる半導体集積回路がある。このような半導体集積回路は、セルベースＩＣと称されることもある。
【０００８】
このセルベースＩＣを設計する場合、レイアウト装置としてのＣＡＤ(Computer Aided Design）は、チップサイズの縮小化やワイヤボンディング実装の都合を優先する。そのため、各入出力回路部の配置は規則的でないことがほとんどである。そのため、この半導体集積回路では、隣り合う入出力回路部間の隙間は、一定でなくなる（非一定になる）。
【０００９】
しかしながら、このように各入出力回路部間の隙間が一定でない半導体集積回路であっても、従来は、ガードリングは、各入出力回路部の周りに一律に設けられるのみであり、各入出力回路部間はガードリングが無い状態となっていた。これについて図６を参照して具体的に説明する。
【００１０】
図６は、従来の構造の半導体集積回路であって然も各入出力回路部１３ａ〜１３ｄ間のそれぞれの隙間が一定でない半導体集積回路１０の一部を、概略的に示した平面図である。ただし、この図６は、半導体集積回路１０に具わるいくつかの構成成分のうち、課題の説明に必要な構成成分のみを示してある。
【００１１】
この半導体集積回路１０は、コア部１１と、複数の入出力回路部１３ａ〜１３ｄと、ガードリング１５、１７と、電源線１９とを具える。電源線１９は、ＶDD線およびＶSS線（図６中、一点破線で示す。）で構成されている。
【００１２】
各入出力回路部１３ａ〜１３ｄそれぞれは、この例の場合、ボンディング用ワイヤが接続される領域（ボンドオープニングとも称される領域）２１と、ｐＭＯＳトランジスタが形成されている領域２３ｐと、ｎＭＯＳトランジスタが形成されている領域２３ｎとを含む。
【００１３】
各入出力回路部１３ａ〜１３ｄそれぞれの、ｐＭＯＳトランジスタ形成領域２３ｐ、ｎＭＯＳトランジスタ形成領域２３ｎそれぞれには、ガードリング１５がそれぞれ設けられている。これらガードリング１５のうち、ｐＭＯＳトランジスタ形成領域領域２３ｐを囲っているガードリングは、ＶDD線に接続され、ｎＭＯＳトランジスタ形成領域領域２３ｎを囲っているガードリングは、ＶSS線に接続されている。
【００１４】
また、各入出力回路１３ａ〜１３ｄと、コア部１１との間に、ガードリング１７が設けられている。このガードリング１７は、入出力回路部１３ａ〜１３ｄとコア部１１との影響によるラッチアップを防止する役目をもつ。
【００１５】
上述したように、従来の半導体集積回路では、各入出力回路部１３ａ〜１３ｄについてのガードリングは、トランジスタ形成領域２３ａ、２３ｂの周りにそれぞれ設けられているのみであり、各入出力回路部１３ａ〜１３ｄに生じた隙間には、設けられていない状態とされていた。
【００１６】
このような従来の半導体集積回路１０では、ラッチアップの防止が十分になされない場合がある。その理由は、隣接する入出力回路部間にラッチアップに対して無防備な領域が存在するため、隣接する入出力回路部間でサイリスタ構造が形成されてしまうからと推定される。
【００１７】
そのため、半導体集積回路の信頼性の点で問題が生じる。また、設計したレイアウトがラッチアップ耐性を満足するか否かについての信頼性試験を、レイアウトを違えるごとに、行う必要も生じる。そのため、半導体集積回路の製造コストを高めてしまうという問題も生じる。
【００１８】
各入出力回路部間の隙間が一定でない半導体集積回路であっても、ラッチアップの防止効果が高い構造の半導体集積回路が望まれる。
【００１９】
また、各入出力回路部間の隙間が一定でない半導体集積回路であっても、ラッチアップの防止効果が高い構造の半導体集積回路を簡易に設計することができる半導体集積回路のレイアウト方法およびレイアウト装置が望まれる。
【００２０】
【課題を解決するための手段】
（１）そこで、この出願の半導体集積回路の発明によれば、コア部と、第１の信号が入出力される第１のパッドと、第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、第１のパッドとコア部との間で授受される第１の信号を制御する第１の入出力回路部と、第２の信号が入出力される第２のパッドと、第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、第２のパッドとコア部との間で授受される第２の信号を制御する第２の入出力回路部であって、第２の入出力回路部は第１の入出力回路部と隣り合う位置に配置され、第２のｐ型トランジスタは第１のｐ型トランジスタと対向する位置に配置され、第２のｎ型トランジスタは第１のｎ型トランジスタと対向する位置に配置される第２の入出力回路部と、第１の入出力回路部と第２の入出力回路部との間の領域に、第１のｐ型トランジスタと第２のｐ型トランジスタの間の領域から第１のｎ型トランジスタと第２のｎ型トランジスタの間の領域に亘って形成された、電源電位又は接地電位に接続される拡散層とを有することを特徴とする。この半導体集積回路の拡散層は、第１の入出力回路部と第２の入出力回路部との間の隙間用ガードリングとして機能する。
【００２１】
なお、入出力回路部間の隙間のうち、設計基準からみて隙間用ガードリングを設けることが無理である様な狭い隙間は、隙間用ガードリングを設ける隙間から除外する。また、設計基準からみて隙間用ガードリングを設けることが可能な程度の幅を持った隙間であっても、トランジスタ形成領域を囲っている従来のガードリングによって、ラッチアップ防止ができる程度の隙間には、隙間用ガードリングを設けない場合があっても良い。
【００２２】
この発明の半導体集積回路によれば、入出力回路部間の隙間に、ガードリングが設けられた構成の、半導体集積回路が、実現される。そのため、入出力回路部間の隙間がバラバラであること及びまたは入出力回路部に設けるガードリング自体の幅が細い等があっても、それ起因してラッチアップが生じる危険を防止できる。
【００２３】
（２）また、この出願の半導体集積回路のレイアウト方法によれば、コア部と、第１及び第２の入出力回路部とを有する半導体集積回路をレイアウトするに当たり、第１の入出力回路部を、第１の信号が入出力される第１のパッドと、第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、第１のパッドとコア部との間で授受される第１の信号を制御する構成要素としてレイアウトし、第２の入出力回路部を、第２の信号が入出力される第２のパッドと、第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、第２のパッドとコア部との間で授受される第２の信号を制御する構成要素とし、第２の入出力回路部は第１の入出力回路部と隣り合う位置に配置され、第２のｐ型トランジスタは第１のｐ型トランジスタと対向する位置に配置され、第２のｎ型トランジスタは第１のｎ型トランジスタと対向する位置に配置される構成要素としてレイアウトし、第１の入出力回路部と第２の入出力回路部との間の領域に、第１のｐ型トランジスタと第２のｐ型トランジスタの間の領域から第１のｎ型トランジスタと第２のｎ型トランジスタの間の領域に亘って、電源電位又は接地電位に接続される拡散層をレイアウトすることを特徴とする。このレイアウト方法によってレイアウトされた半導体集積回路の拡散層は、第１の入出力回路部と第２の入出力回路部との間の隙間用ガードリングとして機能する。
【００２４】
このレイアウト方法の発明によれば、入出力回路部間の隙間が予め定めた大きさより大きい場合は、この隙間に隙間用ガードリングが必ずレイアウトされる。そのため、各入出力回路部間の間隔が一部または全部で異なっている半導体集積回路であっても、従来よりラッチアップ耐性に優れる半導体集積回路を設計することができる。
【００２５】
なお、ここでいう予め定めた大きさとは、たとえば、設計基準からみて隙間用ガードリングを設けることが可能な臨界値とすることができる。あるいは、このような臨界値より大きな値であって、ラッチアップが生じる危険を回避できると実験的あるいは経験的に調べておいた基準値とすることができる（以下のレイアウト装置の発明において同じ。）。
【００２６】
（３）また、この出願の半導体集積回路のレイアウト装置によれば、予め定めた規則に従い入出力回路部をレイアウトする入出力回路部レイアウト手段を具えた半導体集積回路のレイアウト装置において、コア部と、第１及び第２の入出力回路部とを有する半導体集積回路をレイアウトするに当たり、入出力回路部レイアウト手段は、第１の入出力回路部を、第１の信号が入出力される第１のパッドと、第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、第１のパッドとコア部との間で授受される第１の信号を制御する構成要素としてレイアウトし、第２の入出力回路部を、第２の信号が入出力される第２のパッドと、第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、第２のパッドとコア部との間で授受される第２の信号を制御する構成要素とし、第２の入出力回路部は第１の入出力回路部と隣り合う位置に配置され、第２のｐ型トランジスタは第１のｐ型トランジスタと対向する位置に配置され、第２のｎ型トランジスタは第１のｎ型トランジスタと対向する位置に配置される構成要素としてレイアウトし、さらに、第１の入出力回路部と第２の入出力回路部との間の領域に、第１のｐ型トランジスタと第２のｐ型トランジスタの間の領域から第１のｎ型トランジスタと第２のｎ型トランジスタの間の領域に亘って、電源電位又は接地電位に接続される拡散層をレイアウトするレイアウト手段を具えることを特徴とする。このレイアウト装置によってレイアウトされた半導体集積回路の拡散層は、第１の入出力回路部と第２の入出力回路部との間の隙間用ガードリングとして機能する。
【００２７】
このレイアウト装置の発明によれば、入出力回路部間の隙間が予め定めた大きさより大きい隙間に、ガードリングが自動的にレイアウトされる。そのため、各入出力回路部間の間隔が一部または全部で異なっている半導体集積回路であっても、従来よりラッチアップ耐性に優れる半導体集積回路を容易に設計することができる。
【００２８】
【発明の実施の形態】
以下、図面を参照してこの出願の各発明の実施の形態についてそれぞれ説明する。ただし、説明に用いる各図は、この発明を理解できる程度に各構成成分の寸法、形状および配置関係を概略的に示してあるにすぎない。また、各図において同様な構成成分については、同様の番号を付して示し、その重複する説明を省略することもある。
【００２９】
１．半導体集積回路の説明
図１は、この発明の実施の形態の半導体集積回路３０を説明する平面図である。この図１は、図６を参照して説明した半導体集積回路にこの発明を適用した例を示している。この図１では、図６に示した構成成分と同様な構成成分については同一の番号を付して示している。
【００３０】
この半導体集積回路３０では、各入出力回路部１３ａ〜１３ｄを、チップサイズや使用するパッケージ等の様々な要因を考慮して、適正な位置にレイアウトしてある。そのため、各入出力回路部ごとで、隣接する入出力回路部間との隙間が一定ではなくなっている。また、各入出力回路部１３ａ〜１３ｄそれぞれの、ｐＭＯＳトランジスタ形成領域２３ｐ、ｎＭＯＳトランジスタ形成領域２３ｎの周りそれぞれに、従来同様に、ガードリング１５を、それぞれ設けてある。
【００３１】
従来技術では、各入出力回路部１３ａ〜１３ｄ間の隙間には特別の手当はしていなかった。これに対し、この実施の形態の半導体集積回路３０では、隣り合う入出力回路部間の隙間に当たる領域に、ガードリング３１すなわち隙間用ガードリング３１をさらに設けてある。
【００３２】
これらの隙間用ガードリング３１の構造は、ラッチアップを防止できる構造であれば、特に限定されない。これら隙間用ガードリング３１は、この半導体集積回路３０の設計基準に違反しないように設計される。
【００３３】
図２（Ａ）は、このガードリング３１の一構成例を示した平面図である。具体的には、図１の入出力回路部１３ａと入出力回路部１３ｂとの間の隙間Ｓ部分を、横向きにして示した平面図である。また、図２（Ｂ）は図２（Ａ）のＩ−Ｉ線に沿った断面図である。ただし、図２（Ｂ）は、切り口に着目した断面図である。
【００３４】
この場合の隙間用ガードリング３１は、ｐ型シリコン基板３３に形成された例である。この場合は、隙間用ガードリング３１を、第１の隙間用ガードリング３１ａと、第２の隙間用ガードリング３１ｂとで、構成してある。
【００３５】
第１の隙間用ガードリング３１ａを、ｐ型シリコン基板３３に設けられた、平面形状が四角いリング状のｐ+ 層で構成してある。このｐ+ 層は、この例では、層間絶縁膜３５（図２（Ｂ）参照）に設けたスルーホール３７を介してＶSS線（ＧＮＤ線）に接続されている。
【００３６】
また、第２の隙間用ガードリング３１ｂを、ｐ型シリコン基板３３に形成された平面形状が四角いリング状のＮウエル３３ｎと、このＮウエル３３ｎ内にこれに倣って形成されたｎ+ 層とで構成してある。このｎ+ 層は、この例では、層間絶縁膜３５に設けたスルーホール３７を介してＶDD線に接続されている。
【００３７】
第１の隙間用ガードリング３１ａと、これに隣接する入出力回路１３ａ，１３ｂとの距離Ｌ、第１および第２のガードリング３１ａ、３１ｂそれぞれの幅Ｗ、スルーホール３７の個数などは、設計基準を満たすように決める。
【００３８】
この実施の形態の半導体集積回路３０では、大きさがまちまちな各入出回路部間の隙間に、それぞれ適正なガードリング３１が形成される。したがって、チップサイズや使用するパッケージに対し最適にレイアウトされている入出力回路部１３ａ〜１３ｄの位置を変更することなく、ラッチアップ防止効果を従来に比べて高めることができる。
【００３９】
２．レイアウト方法の説明
次に、半導体集積回路のレイアウト方法の発明の実施の形態について説明する。図３は、このレイアウト方法の実施の形態を説明する流れ図である。
【００４０】
このレイアウト方法の発明の実施の形態では、ＣＡＤなどから成る周知のレイアウト装置（図示せず）で、半導体集積回路の各構成成分をレイアウトする（図３のステップＳ１）。このとき、入出力回路部１３ａ〜１３ｄなども、チップサイズや使用予定のパッケージを考慮した適正位置にレイアウトされる。
【００４１】
次に、隣り合う入出力回路部間の隙間にガードリング３１を設ける場合の設計基準を入力する（図３のステップＳ２）。この設計基準は、ガードリング３１のレイアウトに必要な、スルーホール直径やメタル配線（電源線）の幅などの作図寸法などである。
【００４２】
次に、各入出力回路部ごとの、隣接する入出力回路部との隙間の大きさを、判別する（図３のステップＳ３、Ｓ４）。隙間の判別は、例えば、レイアウト装置に格納されている、各入出力回路部ごとの座標情報同士の差を、上述の設計基準のうちの隙間に関する予め定めた値と比較することで行える。
【００４３】
ある入出力回路部とそれに隣接する入出力回路部との間の隙間が、予め定めた値より小さい場合、例えば設計基準からみてガードリング３１を設けることが可能な臨界値より小さい場合は、これら入出力回路部間には隙間がないと、判別する。一方、上記の臨界値以上の隙間には、ガードリング３１を、上述の設計基準に基づいてレイアウトする（図３のステップＳ５）。
【００４４】
なお、隙間の有無を判別するための予め定めた値として、上記臨界値の代わりに、このような臨界値より大きな値であって、ラッチアップが生じる危険を回避できると実験的あるいは経験的に調べておいた値（これを基準値という。）を用いる場合があっても良い。
【００４５】
図４は、この半導体集積回路のレイアウト方法による具体的なレイアウト例を示した平面図である。
【００４６】
レイアウト装置によってレイアウトをした結果、入出力回路部１３ｘと入出力回路部１３ｙとの間には実質的に隙間がなく、入出力回路部１３ｙと入出力回路部１３ｚとの間に予め定めた値より大きい隙間が生じている。そのため、隙間の大小の判別処理では、入出力回路部１３ｙと入出力回路部１３ｚとの間に隙間があると判別される。したがって、隙間用ガードリング３１は、入出力回路部１３ｙと入出力回路部１３ｚとの間に設けられ、入出力回路部１３ｘと入出力回路部１３ｙとの間には設けられない。
【００４７】
この半導体集積回路のレイアウト方法は、従来のレイアウト方法に、隣り合う入出力回路部間の隙間を判別する処理と、隙間があると判別された場合に該隙間にガードリングをレイアウトする処理とを含ませた構成である。そのため、隣り合う入出力回路部間の隙間が非一定とされている半導体集積回路での、該隙間に起因するラッチアップの発生を防止できるレイアウトを自動的に行うことができる。
【００４８】
３．レイアウト装置の説明
次に、半導体集積回路のレイアウト装置の発明の実施の形態について説明する。図５は、実施の形態のレイアウト装置５０の構成を説明するブロック図である。
【００４９】
このレイアウト装置５０は、半導体集積回路の各構成成分を従来通りにレイアウトするレイアウト手段５１と、設計基準格納手段５３と、この発明に係る隙間判別手段５５と、この発明に係る隙間用ガードリングレイアウト手段５７とを具える。レイアウト手段５１は、入出力回路部をレイアウトするための手段５１ａも含む。
【００５０】
レイアウト手段５１は、例えば従来同様、ＣＡＤ等の公知の装置で構成することができる。
【００５１】
設計基準格納手段５３は、レイアウト手段５１、隙間判別手段５５および隙間用ガードリングレイアウト手段５７それぞれで必要とされる設計基準を格納する。この設計基準格納手段５３は、たとえば、ＣＡＤに具わる記憶媒体あるいは外部記憶装置で構成することができる。
【００５２】
隙間判別手段５５は、半導体集積回路の隣り合う入出力回路部間に、隙間があるか否かを判別する。この隙間判別手段５５は、例えば、ＣＡＤを構成するコンピュータにより構成することができる。なお、隣り合う入出力回路部間の隙間は、例えば、これら入出力回路部のレイアウト時の座標情報同士に基づいて算出できる。
【００５３】
隙間判別手段５５は、各隙間が予め定めた値より小さいか、該値以上かを示す信号を、隙間用ガードリングレイアウト手段５７に、出力する。
【００５４】
隙間用ガードリングレイアウト手段５７は、入出力回路部間の各隙間のうち、隙間判別手段５５により隙間ありと判別された隙間に、ガードリングをレイアウトする。この隙間用ガードリングのレイアウトは、設計基準格納手段５３に格納されている設計基準に基づいて行う。この設計基準は、既に説明したように、ガードリング３１のレイアウトに必要な、スルーホール直径やメタル配線の幅などの作図寸法などである。この隙間用ガードリングレイアウト手段５７は、例えば、ＣＡＤを構成するコンピュータにより構成することができる。
【００５５】
この半導体集積回路のレイアウト装置は、従来のレイアウト装置に、隣り合う入出力回路部間の隙間を判別する手段と、隙間があると判別された場合に該隙間にガードリングをレイアウトする手段とを含ませた構成である。そのため、隣り合う入出力回路部間の隙間が非一定とされている半導体集積回路での、該隙間に起因するラッチアップの発生を防止できるレイアウトを自動的に行うことができる。
【００５６】
４．変形例
上述においては、この出願の各発明の実施の形態について説明した。しかしこれら発明は上述の実施の形態に何ら限定されるものではなく、多くの変形または変更を行うことができる。
【００５７】
例えば、上述においては、ガードリングを、ウエルとアクティブ（高不純物層）とスルーホールとで構成した例を説明した。しかし、ガードリングの構成はこれに限られない。
【００５８】
また、上述においては、ガードリングを構成するｐ+ 層や、ｎ+ 層と電源線とを接続するスルーホールを、ガードリング内（図２（Ａ）の幅Ｗを付した領域内）に１列に並べた例を示した。しかし、スルーホールの列は２列以上の場合があっても良い。
【００５９】
また、図２（Ａ）に示した例では、ＶDDに接続するガードリングとＶSSに接続するガードリングとを、それぞれ１本ずつとした例を説明したが、これらは、それぞれまたはいずれかが複数本でも良い。
【００６０】
また、上述の例では入出力回路部間の隙間に、平面形状が四角いリング状のガードリングを設ける例を説明したが、隙間用ガードリングの形状はこれに限られない。
【００６１】
また、図２（Ａ）の例では内側にｎ+ 層からなる第２のガードリングを設け、外側にｐ+ 層からなる第１のガードリングを設ける例を説明したが、両者が逆の場合があっても良い。
【００６２】
また、上述においては、隙間用ガードリング３１を、トランジスタ形成領域を囲っているガードリング１５と別途に設ける例を説明した。しかし、トランジスタ形成領域を囲っているガードリング１５の一部を変形させて入出力回路部間の隙間に延長させて、該延長させた部分を隙間用ガードリングとする場合があっても良い。
【００６３】
【発明の効果】
上述した説明からも明らかなように、この出願の半導体集積回路の発明によれば、コア部と、第１の信号が入出力される第１のパッドと、第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、第１のパッドとコア部との間で授受される第１の信号を制御する第１の入出力回路部と、第２の信号が入出力される第２のパッドと、第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、第２のパッドとコア部との間で授受される第２の信号を制御する第２の入出力回路部であって、第２の入出力回路部は第１の入出力回路部と隣り合う位置に配置され、第２のｐ型トランジスタは第１のｐ型トランジスタと対向する位置に配置され、第２のｎ型トランジスタは第１のｎ型トランジスタと対向する位置に配置される第２の入出力回路部と、第１の入出力回路部と第２の入出力回路部との間の領域に、第１のｐ型トランジスタと第２のｐ型トランジスタの間の領域から第１のｎ型トランジスタと第２のｎ型トランジスタの間の領域に亘って形成された、電源電位又は接地電位に接続される拡散層とを有する。この半導体集積回路の拡散層は、第１の入出力回路部と第２の入出力回路部との間の隙間用ガードリングとして機能する。
【００６４】
そのため、入出力回路部間の隙間がバラバラであること及びまたは入出力回路部に設けるガードリング自体の幅が細い等が原因でラッチアップが生じる危険を防止できる。すなわち、隣接する入出力回路部間でサイリスタ構造が形成されてしまうことによってラッチアップが発生するのを防ぐことができる。したがって、従来に比べてラッチアップ耐性に優れるセルベースＩＣが期待できる。
【００６５】
また、この出願の半導体集積回路のレイアウト方法の発明によれば、コア部と、第１及び第２の入出力回路部とを有する半導体集積回路をレイアウトするに当たり、第１の入出力回路部を、第１の信号が入出力される第１のパッドと、第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、第１のパッドとコア部との間で授受される第１の信号を制御する構成要素としてレイアウトし、第２の入出力回路部を、第２の信号が入出力される第２のパッドと、第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、第２のパッドとコア部との間で授受される第２の信号を制御する構成要素とし、第２の入出力回路部は第１の入出力回路部と隣り合う位置に配置され、第２のｐ型トランジスタは第１のｐ型トランジスタと対向する位置に配置され、第２のｎ型トランジスタは第１のｎ型トランジスタと対向する位置に配置される構成要素としてレイアウトし、第１の入出力回路部と第２の入出力回路部との間の領域に、第１のｐ型トランジスタと第２のｐ型トランジスタの間の領域から第１のｎ型トランジスタと第２のｎ型トランジスタの間の領域に亘って、電源電位又は接地電位に接続される拡散層をレイアウトする。このレイアウト方法によってレイアウトされた半導体集積回路の拡散層は、第１の入出力回路部と第２の入出力回路部との間の隙間用ガードリングとして機能する。したがって、従来に比べてラッチアップ耐性に優れるセルベースＩＣを容易に設計することができる。
【００６６】
また、この出願の半導体集積回路のレイアウト装置の発明によれば、予め定めた規則に従い入出力回路部をレイアウトする入出力回路部レイアウト手段を具え、コア部と、第１及び第２の入出力回路部とを有する半導体集積回路をレイアウトするに当たり、入出力回路部レイアウト手段は、第１の入出力回路部を、第１の信号が入出力される第１のパッドと、第１のパッドに接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタとからなり、第１のパッドとコア部との間で授受される第１の信号を制御する構成要素としてレイアウトし、第２の入出力回路部を、第２の信号が入出力される第２のパッドと、第２のパッドに接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタとからなり、第２のパッドとコア部との間で授受される第２の信号を制御する構成要素とし、第２の入出力回路部は第１の入出力回路部と隣り合う位置に配置され、第２のｐ型トランジスタは第１のｐ型トランジスタと対向する位置に配置され、第２のｎ型トランジスタは第１のｎ型トランジスタと対向する位置に配置される構成要素としてレイアウトし、さらに、第１の入出力回路部と第２の入出力回路部との間の領域に、第１のｐ型トランジスタと第２のｐ型トランジスタの間の領域から第１のｎ型トランジスタと第２のｎ型トランジスタの間の領域に亘って、電源電位又は接地電位に接続される拡散層をレイアウトするレイアウト手段を具える。このレイアウト装置によってレイアウトされた半導体集積回路の拡散層は、第１の入出力回路部と第２の入出力回路部との間の隙間用ガードリングとして機能する。したがって、従来に比べてラッチアップ耐性に優れるセルベースＩＣを自動的に設計することができる。
【図面の簡単な説明】
【図１】実施の形態の半導体集積回路を説明する平面図である。
【図２】（Ａ）は、隙間用ガードリングを説明する平面図、（Ｂ）は（Ａ）図のＩ−Ｉ線に沿った切り口の断面図である。
【図３】レイアウト方法の説明図である。
【図４】隙間用ガードリングのレイアウト例を説明する図である。
【図５】レイアウト装置の説明図である。
【図６】課題の説明図である。
【符号の説明】
１１：コア部
１３ａ〜１３ｄ：入出力回路部
１５：ガードリング（トランジスタ形成領域を囲っているもの）
１７：ガードリング（コア部とトランジスタ形成領域との間のもの）
１９：電源線
２１：ボンドオープニング
２３ｐ：ｐＭＯＳトランジスタ形成領域
２３ｎ：ｎＭＯＳトランジスタ形成領域
３０：実施の形態の半導体集積回路
３１：隙間用ガードリング
３１ａ：第１の隙間用ガードリング
３１ｂ：第２の隙間用ガードリング
３３：ｐ型シリコン基板
３３ｎ：Ｎウエル
３５：層間絶縁膜
３７：スルーホール
【図１】
0004140071.tif 000002
【図２】
0004140071.tif 000003
【図３】
0004140071.tif 000004
【図４】
0004140071.tif 000005
【図５】
0004140071.tif 000006
【図６】
0004140071.tif 000007