(57)【特許請求の範囲】
【請求項１】
複数の単位データをメモリ領域内に順次記録し、前記メモリ内に記憶されたデータの誤り訂正処理を実施する誤り訂正信号処理装置において、前記単位データがメモリ空間に記憶される複数のメモリ空間を有するメモリと、前記メモリ空間に記憶された一つの単位データの誤り訂正処理を行う誤り訂正処理手段と、前記一つの単位データに対する誤り訂正処理が終了したことを検出する誤り訂正処理終了検出手段と、前記誤り訂正手段が誤り訂正処理を行う単位データが記憶されたメモリ空間を別のメモリ空間に切り替えるメモリ空間切り替え手段と、
メモリにデータ記録を行うデータ記録手段、前記メモリに記憶されたデータの誤り訂正処理を行う誤り訂正処理手段、前記メモリに記憶されたデータの誤り検出を行う誤り検出手段のいずれかが動作している期間を検出し、その検出期間を活性状態として設定する動作活性化設定手段と、前記データ記録手段が動作中の期間のみ同期信号を通過させるゲート手段と、誤り訂正処理が終了した時点で誤り訂正終了信号を出力するように構成された誤り訂正処理手段と、前記動作活性化設定手段が活性状態においてのみ前記ゲート手段を介した同期信号と前記誤り訂正終了信号の出現回数を比較し、その出現回数差を出力し、かつ、前記出現回数差が２以上の場合には延長信号を出力する手段を備えた回数比較手段と、前記出現回数差値に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力する選択手段と、誤り訂正処理が終了するまで誤り訂正手段と誤り検出手段の活性状態を保持させる延長手段と、前記選択手段の出力を用いて前記データ記録手段、誤り訂正手段、及び誤り検出手段の活性状態を切り替えるシーケンスコントロール手段とを備えたことを特徴とする誤り訂正信号処理装置。
【請求項２】
請求項１において、順次行われる誤り訂正処理の最後に行う期間を検出する最終誤り訂正検出手段と、順次行われる誤り検出の最後に行う期間を検出する最終誤り検出手段とを備え、かつ、選択手段は、最終誤り訂正検出手段の出力、最終誤り検出手段の出力、及び回数比較手段の出現回数差に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力するように構成したことを特徴とする誤り訂正信号処理装置。
【請求項３】
請求項２において、誤り訂正処理が終了しない間に同期信号が入力した場合の処理を誤り訂正処理終了するまで演算を行うか否かを設定する優先切り替え信号を用いて動作活性化手段の活性／非活性を制御する強制リセット手段を備え、かつ、選択手段は、優先切り替え信号、最終誤り訂正検出手段の出力、最終誤り検出手段の出力、及び回数比較手段の出現回数差に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力するように構成したことを特徴とする誤り訂正信号処理装置。
【請求項４】
請求項３において、最終誤り訂正検出手段の出力と同期信号とを切り替える最終誤り訂正信号切り替え手段を備え、かつ、選択手段は、優先切り替え信号、最終誤り訂正検出手段の出力、最終誤り検出手段の出力、及び回数比較手段の出現回数差に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力するように構成したことを特徴とする誤り訂正信号処理装置。
【請求項５】
請求項３において、最初に誤り訂正処理を行う期間を検出する第１誤り訂正期間検出手段と、前記第１誤り訂正期間検出手段と最終誤り検出手段に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力するように構成した第２の選択手段とを備え、かつ、選択手段は、優先切り替え信号、最終誤り訂正検出手段の出力、最終誤り検出手段の出力、及び回数比較手段の出現回数差に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力するように構成したことを特徴とする誤り訂正信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、誤り訂正信号処理装置に関わるものであり、詳しくは誤り訂正回路、誤り検出回路の動作タイミングを制御するシーケンス制御装置に関するものである。
【０００２】
【従来の技術】
ＣＤＲＯＭ、ＤＶＤなどから再生したデータは、雑音やディスク傷などによりランダムな誤りやバースト誤りが発生する。また、ディジタル放送やデータ通信などの信号伝送では、伝送路において様々な妨害が加わることでデータが欠落したり、誤ったデータが伝送される。そのため正しいデータを得るために、付加された誤り訂正符号と誤り検出符号を用いて誤り訂正処理、誤り検出処理を行う。以下、図１７を用いて誤り訂正信号処理装置について説明する。
【０００３】
図１７は、ＣＤＲＯＭやＤＶＤにおいて使われている従来の誤り訂正信号処理装置における誤り訂正、及び誤り検出処理を行うための回路ブロック図である。同図において、１はディスク、２は光ピックアップ、３は光ピックアップ２で検出された信号をディジタル信号に変換するアナログ信号処理回路、４はアナログ信号処理回路３の出力信号から同期信号６の抽出とデータストリーム５を生成するデコーダ回路、７は同期信号６とシーケンスコントローラ２６の書き込み制御信号２７により制御され、メモリ書き込み要求信号１０とデータ８とメモリアドレス９を出力するデータ記録回路、１１はメモリ２４に書かれたデータの誤り訂正処理を行う誤り訂正符号回路（以下、ＥＣＣ回路と記す）、１２はＥＣＣデータ、１３はＥＣＣアドレス、１４はＥＣＣ要求信号、１５はメモリ２４に書かれたデータの誤り検出処理を行う誤り検出符号回路（以下、ＥＤＣ回路と記す）、１６はＥＤＣデータ、１７はＥＤＣアドレス、１８はＥＤＣ要求信号、１９は外部機器からのデータ読み書きを制御するホストＩＦ回路、２０はホストＩＦデータ、２１はホストＩＦアドレス、２２はホスト要求信号、２３はデータ記録回路７、ＥＣＣ回路１１、ＥＤＣ回路１５、ホストＩＦ回路１９からの各要求信号に応じてアドレス、データを選択してメモリ２４の読み書き制御を行うメモリ制御回路、２５はメモリ２４にデータを記録させる場合Ｈレベルとする記録開始信号、３０、３１、３２、３３はメモリ制御回路２３が各書き込み要求信号１０、１４、１８、２２に対する要求受付の書き込みスロット信号である。
【０００４】
また、図１８は、メモリ２４の空間を示す図である。同図において、メモリ空間１、メモリ空間２、・・・はそれぞれ誤り訂正を行う１単位のデータを格納するメモリ空間である。
【０００５】
図１９は、メモリ２４へのデータ書き込みを開始する場合のメモリ空間の切り替えタイミングと、シーケンスコントローラ２６が出力する書き込み制御信号２７、ＥＣＣ制御信号２８、ＥＤＣ制御信号２９の動作を示す図である。データ記録回路７は最初に設定したメモリ空間に対しオーバーライトを繰り返しており、書き込み制御信号２７が入力されると、次に入力される同期信号６でメモリ空間の切り替えを行い、メモリ空間２、メモリ空間３に順次記録を行う。また、ＥＣＣ処理では同じくメモリ空間１、メモリ空間２、・・・の順に処理され、更にＥＤＣもメモリ空間１、メモリ空間２、・・・の順に処理を行う。
【０００６】
図２０は、ＥＣＣ回路１１とＥＤＣ回路１５が同期信号６の一周期内に処理が終了する場合の同期信号６、ＥＣＣ処理、ＥＤＣ処理の時間関係を示す図であり、図２１は、ＥＣＣ回路１１の処理が同期信号６の一周期内に処理が終了しない場合の同期信号６とＥＣＣ処理、ＥＤＣ処理の時間関係を説明する図である。
【０００７】
また、図２２は、メモリ２４へのデータ書き込みを終了する場合のメモリ空間の切り替えタイミングと、シーケンスコントローラ２６が出力する書き込み制御信号２７、ＥＣＣ制御信号２８、ＥＤＣ制御信号２９の動作を示す図である。
【０００８】
次に動作について説明する。ディスク１から光ピックアップ２で検出された信号はアナログ信号処理回路３に入力され、ディジタル信号へ変換され、続いてデコーダ回路４に入力されて同期信号６とメモリへ書き込むためのデータストリーム５が生成される。データ記録回路７は、最初に設定されたメモリ空間１内にデータを書き込むため、書き込み要求信号１０をメモリ制御回路２３へ出力し、書き込みスロット信号３０を受けるとデータをメモリ２４に書き込むために、書き込みアドレス９とデータ８を出力する。また、同期信号６が入力される度にメモリ空間１に同じデータをオーバーライトを行い続ける。次に記録開始信号２５がＨレベルでシーケンスコントローラ２６に入力されると、図１９に示すように直ちに書き込み制御信号２７がＨレベルになり、以下、同期信号６によって動作の切り替えが行われ、順次メモリ空間へデータが記録される。
【０００９】
ＥＣＣ制御信号２８は記録開始信号２５がＨレベルで入力された後、同期信号６が入力されるとＨレベルになる。ＥＣＣ制御信号２８がＨレベルになるとＥＣＣ回路１１はＥＣＣ要求信号１４を出力し、メモリ制御回路２３からＥＣＣスロット信号３１がＥＣＣ回路１１に入力されると、ＥＣＣ回路１１はメモリ空間１のデータに対し誤り訂正処理を行う。以下、ＥＣＣ制御信号２８がＨレベルの期間中、同期信号６が入力される度に順次メモリ空間２、メモリ空間３、・・・のデータに対して順次誤り訂正処理を行う。
【００１０】
ＥＤＣ制御信号２９はＥＣＣ制御信号２８がＨレベルで、かつ同期信号６が入力されるとＨレベルになる。ＥＤＣ制御信号２９がＨレベルになるとＥＤＣ回路１５はＥＤＣ要求信号１８を出力し、メモリ制御回路２３からＥＤＣスロット信号３２がＥＤＣ回路１５に入力されると、ＥＤＣ回路１５はメモリ空間１のデータに対し誤り検出処理を行う。以下、ＥＤＣ制御信号２９がＨレベルの期間中、同期信号６が入力される度に順次メモリ空間２、メモリ空間３、・・・のデータに対して順次誤り検出処理を行う。
【００１１】
ホストＩＦ回路１９は、外部機器（図示せず）の要求に応じてメモリ２４のデータをアクセスする。外部機器がアクセスする場合はホスト要求信号２２を出力し、メモリ制御回路２３からホストスロット信号３３が戻ってくると、アクセスするべきメモリのアドレス及びデータのやりとりをメモリ制御回路２３と行い、続いてメモリ２４とのデータ読み書きを行う。
【００１２】
図２０に示すように、同期信号６の一周期期間内にＥＣＣ回路１１の処理が終了する場合、誤り訂正処理はアクセスを行った各メモリ空間において所望の演算処理を全て完了するまで行われる。ここで誤り訂正処理必要時間とは、誤り訂正演算に実際かかる時間と、メモリ制御回路２３が他の処理を行っている間の待ち時間も含まれる。
【００１３】
また、記録開始信号２５がＬレベルとなりデータ書き込みを終了する場合の動作について述べる。図２２に示すように、書き込み制御信号２７がＬレベルとなると次の同期信号６が入力されてもデータ記録回路７は記録するメモリ空間を切り替えることをせず、最後に指定したメモリ空間にオーバーライトを繰り返す。更にＥＣＣ制御信号２８は、記録開始信号２５がＬレベルで入力された後、同期信号６が入力されるとＬレベルになる。このとき同時にアクセスするメモリ空間を次のメモリ空間に切り替えて動作を終了し、新たなメモリ空間のデータに対しては誤り訂正処理を行わない。
【００１４】
またＥＤＣ制御信号２９は、ＥＣＣ制御信号２８がＬレベルであって、かつ次の同期信号６が入力されると初めてＬレベルになる。このとき同時にアクセスするメモリ空間を次のメモリ空間に切り替えて動作を終了し、新たなメモリ空間のデータに対しては誤り検出処理を行わない。
【００１５】
【発明が解決しようとする課題】
以上のように、従来の誤り訂正信号処理装置では、アドレス空間の切り替え及び処理動作のＯＮ／ＯＦＦは、データ書き込み回路７、ＥＣＣ回路１１、ＥＤＣ回路１５によらず、同期信号６によって切り替えが行われていた。しかし、図２１に示すように、メモリ空間２のデータに対する誤り訂正処理に必要とされる時間が同期信号６の一周期期間よりも長い場合には、メモリ空間２の誤り訂正処理は次の同期信号が入力されることで処理を行うメモリ空間が切り替えられてしまうために中断、完了されてしまう。よってメモリ空間２のデータは所望の正しいデータが得られないと言う問題が生じた。
【００１６】
また、図２２に示す書き込み動作を終了する場合、最後の誤り訂正処理を行うメモリ空間に対しＥＣＣ回路１１が誤り訂正処理を同期信号６の周期よりも十分に早く終了しても、次の同期信号が入力されるまではＥＤＣ回路１５は次のメモリ空間に対する処理を開始しない。すなわち、一連の処理を完了するためにはデータ記録回路７が動作を終了してから同期信号６が２回入力されなければ動作を完了しない。よって動作完了までに時間がかかってしまうという問題があった。
【００１７】
この発明は上述のような課題を解消するためになされたもので、誤り訂正処理が中断されることなく、最後まで誤り訂正処理を行い、かつ一連の処理を終了する際も次の同期信号入力を待つことなく終了することができる誤り訂正信号処理装置を得ることを目的とする。
【００１８】
【課題を解決するための手段】
この発明に関わる誤り訂正信号処理装置は、単位データがメモリ空間に記憶される複数のメモリ空間を有するメモリと、前記メモリ空間に記憶された一つの単位データの誤り訂正処理を行う誤り訂正処理手段と、前記一つの単位データに対する誤り訂正処理が終了したことを検出する誤り訂正処理終了検出手段と、前記誤り訂正手段が誤り訂正処理を行う単位データが記憶されたメモリ空間を別のメモリ空間に切り替えるメモリ空間切り替え手段と、メモリに単位データの記録を行うデータ記録手段、前記メモリに記憶されたデータの誤り訂正処理を行う誤り訂正処理手段、前記メモリに記憶されたデータの誤り検出を行う誤り検出手段のいずれかが動作している期間を検出し、その検出期間を活性状態として設定する動作活性化設定手段と、前記データ記録手段が動作中の期間のみ同期信号を通過させるゲート手段と、誤り訂正処理が終了した時点で誤り訂正終了信号を出力するように構成された誤り訂正処理手段と、前記動作活性化設定手段が活性状態においてのみ前記ゲート手段を介した同期信号と前記誤り訂正終了信号の出現回数を比較し、その出現回数差を出力し、かつ、前記出現回数差が２以上の場合には延長信号を出力する手段を備えた回数比較手段と、前記出現回数差値に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力する選択手段と、誤り訂正処理が終了するまで誤り訂正手段と誤り検出手段の活性状態を保持させる延長手段と、前記選択手段の出力を用いて前記データ記録手段、誤り訂正手段、及び誤り検出手段の活性状態を切り替えるシーケンスコントロール手段とを備えたものである。
【００２０】
または、メモリにデータ記録を行うデータ記録手段、メモリに記憶されたデータの誤り訂正処理を行う誤り訂正処理手段、メモリに記憶されたデータの誤り検出を行う誤り検出手段のいずれかが動作している期間を検出し、その検出期間を活性状態として設定する動作活性化設定手段と、データ記録手段が動作中の期間のみ同期信号を通過させるゲート手段と、誤り訂正処理が終了した時点で誤り訂正終了信号を出力するように構成された誤り訂正手段と、誤り検出処理が終了した時点で誤り検出終了信号を出力するように構成された誤り検出手段と、動作活性化設定手段が活性した状態においてのみ前記ゲート手段を介した同期信号と前記誤り訂正終了信号の出現回数を比較して、その出現回数差を出力し、かつ、前記出現回数差が２以上の場合に延長信号を出力する手段を備えた回数比較手段と、順次行われる誤り訂正処理の最後に行う期間を検出する最終誤り訂正検出手段と、順次行われる誤り検出の最後に行う期間を検出する最終誤り検出手段と、前記最終誤り訂正検出手段の出力、最終誤り検出手段の出力、及び回数比較手段の出現回数差に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力する選択手段と、誤り訂正処理が終了するまで誤り訂正手段と誤り検出手段の活性状態を保持させる延長手段と、前記選択手段の出力を用いて前記データ記録手段、誤り訂正手段、及び誤り検出手段の活性状態を切り替えるシーケンスコントロール手段とを備えたものである。
【００２１】
または、メモリにデータ記録を行うデータ記録手段、メモリに記憶されたデータの誤り訂正処理を行う誤り訂正処理手段、メモリに記憶されたデータの誤り検出を行う誤り検出手段のいずれかが動作している期間を検出し、その検出期間を活性状態として設定する動作活性化設定手段と、誤り訂正処理が終了しない間に同期信号が入力した場合の処理を誤り訂正処理終了するまで演算を行うか否かを設定する優先切り替え信号と、優先切り替え信号を用いて動作活性化手段の活性／非活性を制御する強制リセット手段と、データ記録手段が動作中の期間のみ同期信号を通過させるゲート手段と、誤り訂正処理が終了した時点で誤り訂正終了信号を出力するように構成された誤り訂正手段と、誤り検出処理が終了した時点で誤り検出終了信号を出力するように構成された誤り検出手段と、動作活性化設定手段が活性した状態においてのみ前記ゲート手段を介した同期信号と前記誤り訂正終了信号の出現回数を比較して、その出現回数差を出力し、かつ、前記出現回数差が２以上の場合に延長信号を出力する手段を備えた回数比較手段と、順次行われる誤り訂正処理の最後に行う期間を検出する最終誤り訂正検出手段と、順次行われる誤り検出の最後に行う期間を検出する最終誤り検出手段と、優先切り替え信号、最終誤り訂正検出手段の出力、最終誤り検出手段の出力、及び回数比較手段の出現回数差に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力する選択手段と、誤り訂正処理が終了するまで誤り訂正手段と誤り検出手段の活性状態を保持させる延長手段と、前記選択手段の出力を用いて前記データ記録手段、誤り訂正手段、及び誤り検出手段の活性状態を切り替えるシーケンスコントロール手段とを備えたものである。
【００２２】
または、メモリにデータ記録を行うデータ記録手段、メモリに記憶されたデータの誤り訂正処理を行う誤り訂正処理手段、メモリに記憶されたデータの誤り検出を行う誤り検出手段のいずれかが動作している期間を検出し、その検出期間を活性状態として設定する動作活性化設定手段と、誤り訂正処理が終了しない間に同期信号が入力した場合の処理を誤り訂正処理終了するまで演算を行うか否かを設定する優先切り替え信号と、優先切り替え信号を用いて動作活性化手段の活性／非活性を制御する強制リセット手段と、データ記録手段が動作中の期間のみ同期信号を通過させるゲート手段と、誤り訂正処理が終了した時点で誤り訂正終了信号を出力するように構成された誤り訂正手段と、誤り検出処理が終了した時点で誤り検出終了信号を出力するように構成された誤り検出手段と、動作活性化設定手段が活性した状態においてのみ前記ゲート手段を介した同期信号と前記誤り訂正終了信号の出現回数を比較して、その出現回数差を出力し、かつ、前記出現回数差が２以上の場合に延長信号を出力する手段を備えた回数比較手段と、順次行われる誤り訂正処理の最後に行う期間を検出する最終誤り訂正検出手段と、順次行われる誤り検出の最後に行う期間を検出する最終誤り検出手段と、最終誤り訂正検出手段の出力と同期信号とを切り替える最終誤り訂正信号切り替え手段と、優先切り替え信号、最終誤り訂正検出手段の出力、最終誤り検出手段の出力、及び回数比較手段の出現回数差に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力する選択手段と、誤り訂正処理が終了するまで誤り訂正手段と誤り検出手段の活性状態を保持させる延長手段と、前記選択手段の出力を用いて前記データ記録手段、誤り訂正手段、及び誤り検出手段の活性状態を切り替えるシーケンスコントロール手段とを備えたものである。
【００２３】
または、メモリにデータ記録を行うデータ記録手段、メモリに記憶されたデータの誤り訂正処理を行う誤り訂正処理手段、メモリに記憶されたデータの誤り検出を行う誤り検出手段のいずれかが動作している期間を検出し、その検出期間を活性状態として設定する動作活性化設定手段と、誤り訂正処理が終了しない間に同期信号が入力した場合の処理を誤り訂正処理終了するまで演算を行うか否かを設定する優先切り替え信号と、優先切り替え信号を用いて動作活性化手段の活性／非活性を制御する強制リセット手段と、データ記録手段が動作中の期間のみ同期信号を通過させるゲート手段と、誤り訂正処理が終了した時点で誤り訂正終了信号を出力するように構成された誤り訂正手段と、誤り検出処理が終了した時点で誤り検出終了信号を出力するように構成された誤り検出手段と、最初に誤り訂正処理を行う期間を検出する第１誤り訂正期間検出手段と、順次行われる誤り訂正処理の最後に行う期間を検出する最終誤り訂正検出手段と、順次行われる誤り検出の最後に行う期間を検出する最終誤り検出手段と、前記第１誤り訂正期間検出手段と最終誤り検出手段に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力するように構成した第２の選択手段と、動作活性化設定手段が活性した状態においてのみ前記ゲート手段を介した同期信号と前記第２の選択手段からの出力信号の出現回数を比較して、その出現回数差を出力し、かつ、前記出現回数差が２以上の場合に延長信号を出力する手段を備えた回数比較手段と、優先切り替え信号、最終誤り訂正検出手段の出力、最終誤り検出手段の出力、及び回数比較手段の出現回数差に応じて誤り訂正処理、及び誤り検出処理の対象メモリ領域を切り替える制御信号を選択出力する選択手段と、誤り訂正処理が終了するまで誤り訂正手段と誤り検出手段の活性状態を保持させる延長手段と、前記選択手段の出力を用いて前記データ記録手段、誤り訂正手段、及び誤り検出手段の活性状態を切り替えるシーケンスコントロール手段とを備えたものである。
【００２４】
【発明の実施の形態】
以下、この発明を実施の形態を示す図面に基づいて具体的に説明する。
実施の形態１．
図１は、この発明の実施の形態１である誤り訂正信号処理装置の一例を示すブロック図である。同図において、１０１は書き込み制御信号２７、ＥＣＣ制御信号２８、ＥＤＣ制御信号２９のいずれかが活性な状態であることを検出する活性化ゲート、１００は活性化ゲート１０１が活性状態の場合に動作をし、書き込み制御信号２７が活性状態を示すＨレベル期間中の同期信号６の出現回数とＥＣＣ回路１１から出力されるＥＣＣＥＮＤ信号１０２の出現回数を比較し、その出現回数の差である回数差値１０３と、前記回数差値１０３が２以上となった場合に延長信号１０５を出力する回数比較器、１０４は回数差値１０３に応じてシーケンスコントローラ２６及びＥＣＣ回路１１、ＥＤＣ回路１５に第２の同期信号１０６を出力するセレクタ、１０７は回数比較器１００から出力される延長信号１０５がＨレベルの期間、記録開始信号２５によらずＥＣＣ制御信号２８、及びＥＤＣ制御信号２９の変化タイミングを延長させる延長ゲート、１０８は書き込み制御信号２７、ＥＣＣ制御信号２８、ＥＤＣ制御信号２９のいずれかが活性な場合にＨレベルとなる誤り訂正処理期間信号である。また、従来例と同一符号のものは、従来例と同一の構成要素である。
【００２５】
図２は、図１に示した本実施の形態１における誤り訂正信号処理装置の動作を説明するタイミングチャートである。ディスクの再生により生成される同期信号６は一定間隔で出現する。データ記録回路７がアクセスするメモリ空間は、書き込み制御信号２７に応じてメモリ空間１からメモリ空間６まで順次変化する。尚、図２では示していないが、メモリ空間６の次にアクセスする空間はメモリ空間１であり、ロータリー式に巡回することになる。また、ＥＣＣ制御信号２８は第２の同期信号１０６に応じて変化し、ＥＤＣ制御信号２９はＥＣＣ制御信号２８を第２の同期信号１０６のタイミングで変化させたものである。
【００２６】
また、図３は、セレクタ１０４選択条件と第２の同期信号１０６として出力する信号との関係を示した表である。
【００２７】
次に動作について説明する。初期状態としてデータ記録回路７、ＥＣＣ回路１１、ＥＤＣ回路１５はメモリ空間１からデータ処理を行うものとする。記録開始信号２５がＬレベルの状態ではデータ記録回路７は同期信号６が入力される度にメモリ空間１へのデータ記録を繰り返す。すなわち、オーバーライトを繰り返している。記録開始信号２５がＨレベルとなって書き込み制御信号２７がＨレベルになると、次の同期信号６のタイミング（時刻Ａ１）からデータ記録回路７はメモリ空間２へデータ記録を開始し、以後同期信号６が入力される度に記録するメモリ空間を順次切り替える。一方、シーケンスコントローラ２６、ＥＣＣ回路１１、ＥＤＣ回路１５に入力する第２の同期信号１０６は図３に示すセレクタ１０４で選択された信号が入力されるが、書き込み制御信号２７が活性してＨレベルとなった直後では、回数比較器１００出力する回数差値１０３は０なので、セレクタ１０４は第２の同期信号１０６として選択ゲート１０９を通過した同期信号６を選択し出力する。また、同期信号を出力したことで、回数差値１０３を１とする。
【００２８】
更に、時刻Ａ１の同期信号６によって、ＥＣＣ回路１１はメモリ空間１のデータに対して誤り訂正処理を開始し、処理が終了した時点でＥＣＣＥＮＤ信号１０２を出力する。このＥＣＣＥＮＤ信号１０２を入力された回数比較器１００は、Ａ１の次に入力される時刻Ｂ１における同期信号６が入力されるよりも前の時刻にＥＣＣＥＮＤ信号１０２が入力されたため、同期信号６の出現回数とＥＣＣＥＮＤ信号１０２の出現回数の差は１から０へ変化させ、回数差値１０３を０として出力する。次いで時刻Ｂ１となって同期信号６が入力されると、データ記録回路７がメモリ空間３にデータ記録を行うことになり、またＥＣＣ回路１１はメモリ空間２のデータに対して誤り訂正処理を行い、ＥＤＣ回路１５はメモリ空間１のデータに対して誤り検出を行うことになる。更に、回数比較器１００は選択ゲート１０９を介した時刻Ｂ１における同期信号６によって同期信号６の出現回数とＥＣＣＥＮＤ信号１０２の出現回数差が発生し、そのカウント値は１となる。ＥＣＣ回路１１の誤り訂正処理が終了すると再びＥＣＣＥＮＤ信号１０２が出力される。しかしこのタイミングはＢ１の次の同期信号が入力される時刻Ｃ１よりも前であるため、再び回数差値１０３は０となる。
【００２９】
次に、時刻Ｃ１となり、次の同期信号６が入力されると、データ記録回路７はメモリ空間４にデータ記録を行う期間となる。すると同時にＥＣＣ回路１１はメモリ空間３のデータに対して誤り訂正処理を行う。以下、データ記録回路７が記録するメモリ空間をメモリ空間５に切り替える時刻Ｄ１の同期信号６が入力されるまでにＥＣＣ回路１１はメモリ空間３のデータに対する誤り訂正処理を終了しない場合について説明する。時刻Ｄ１になる直前では回数差値１０３は１となっているが、セレクタ１０４は図３に示したように、第２の同期信号１０６を出力しない。また、同期信号６が入力されたために同期信号６とＥＣＣＥＮＤ信号１０２の出現回数差値１０３は２となる。するとセレクタ１０４はＥＣＣＥＮＤ信号１０２を出力する状態となる。しかし、ＥＣＣＥＮＤ信号１０２がまだ入力されないのでＥＣＣＥＮＤ信号１０２が入力されるまで現在の状態が保持されることになり、ＥＣＣＥＮＤ信号１０２が入力されるとこれを第２の同期信号１０６として出力する。また、回数差値１０３が２となったため、回数比較器１００は同時に延長信号１０５をＨレベルとして出力する。
【００３０】
更に、メモリ空間３のデータに対するＥＣＣ処理が時刻Ｅ１になっても終わらず、ＥＣＣＥＮＤ信号１０２よりも先に時刻Ｅ１の同期信号６が入力されるとすると、データ記録回路７はメモリ空間６へのデータ記録を開始する。また、回数比較器１００は同期信号６とＥＣＣＥＮＤ信号１０２の回数差値が３となる。セレクタ１０４は引き続きＥＣＣＥＮＤ信号１０２を出力する条件にあるため、ＥＣＣＥＮＤ信号１０２が入力されなければ第２の同期信号１０６を出力しない。また、延長信号１０５もＨレベルのまま出力される。
【００３１】
次に、ＥＣＣ回路１１がメモリ空間３のデータに対する誤り訂正処理が時刻Ｆ１で終了し、ＥＣＣＥＮＤ信号１０２がＥＣＣ回路１１から出力されると、セレクタ１０４は第２の同期信号１０６としてこのＥＣＣＥＮＤ信号１０２を出力する。第２の同期信号１０６がシーケンスコントローラ２６、ＥＣＣ回路１１、ＥＤＣ回路１５に入力されたため、ＥＣＣ回路１１はメモリ空間４のデータに対し誤り訂正処理を開始し、ＥＤＣ回路１５はメモリ空間３のデータに対し誤り検出処理開始する。また、このＥＣＣＥＮＤ信号１０２で回数差値１０３は３から２へと変化する。一方、延長信号１０５はＨレベルのままである。
【００３２】
次に、ＥＣＣ回路１１がメモリ空間４の誤り訂正処理を終了する前に記録開始信号２５が非活性のＬレベル状態になる場合について説明する。尚、記録開始信号２５と書き込み制御信号２７は同じ信号であるため、書き込み制御信号２７もＬレベルになる。ＥＣＣ回路１１が時刻Ｇ１で誤り訂正処理を終了してＥＣＣＥＮＤ信号１０２を出力すると、回数差値１０３が２であるため、セレクタ１０４はこのＥＣＣＥＮＤ信号１０２を第２の同期信号１０６として出力する。第２の同期信号１０６が入力されたシーケンスコントローラ２６は、回数差値１０３が２であり、延長信号１０５がＨレベルにあるため、書き込み制御信号２７はＬレベルにあるが、ＥＣＣ制御信号２８をＨレベルのまま保持させて誤り訂正処理を続けさせる。
【００３３】
一方、回数比較回路１００では、時刻Ｇ１においてＥＣＣＥＮＤ信号１０２が入力されたため、第２の同期信号１０６を出力するタイミングで回数差値１０３が１になり、同時に延長信号１０５もＬレベルとなる。また、ＥＣＣ回路１１には第２の同期信号１０６が入力されるので、メモリ空間５のデータに対する誤り訂正処理を開始し、ＥＤＣ回路１５も同様にメモリ空間４のデータに対して誤り検出処理を開始する。
【００３４】
このとき、データ記録回路７はメモリ空間６へデータを記録しているが、書き込み制御信号２７がＬレベルなので次の同期信号６が入力されてもメモリ空間の切り替えは行わない。更に、書き込み制御信号２７がＬなので回数比較器１００にも選択ゲート１０９を介した同期信号６は入力されない。メモリ空間５の誤り訂正処理が時刻Ｈ１で終了すると、ＥＣＣ回路１１はＥＣＣＥＮＤ信号１０２を時刻Ｈ１で出力するが、回数比較器１００の回数差値１０３が１なので、セレクタ１０４は何も出力しない。続いてＥＣＣＥＮＤ信号１０２が入力されたために回数差値１０３は１から０となる。次に時刻Ｊ１の同期信号６が入力されると、回数差値１０３が０なので、セレクタ１０４は第２の同期信号１０６として同期信号６を出力する。
【００３５】
更に、時刻Ｊ１における同期信号６を受けて、シーケンスコントローラ２６はＥＣＣ制御信号２８をＬレベルにし、ＥＣＣ回路１１はデータ訂正処理を行うメモリ空間をメモリ空間６に切り替えるが、メモリ空間６のデータに対する誤り訂正処理は行わない。一方、ＥＤＣ回路１５はメモリ空間５のデータに対して誤り検出処理を開始する。ＥＤＣ回路１５において誤り検出処理が終了して時刻Ｋ１の同期信号６が入力されると、シーケンスコントローラ２６はＥＤＣ制御信号２９をＬレベルにし、ＥＤＣ回路１５はメモリ空間６に切り替えるが、メモリ空間６に対するデータに対する誤り検出処理は行わずに動作を終了する。
【００３６】
以上のように、同期信号の入力に関係なく誤り訂正処理が終了するまで演算を続けるので、正確なデータを得られるようになった。
【００３７】
実施の形態２．
図４は、この発明の実施の形態２である誤り訂正信号処理装置の一例を示すブロック図である。同図において、２０１は第２の同期信号１０６を選択するセレクタであり、入力信号は同期信号６、ＥＣＣＥＮＤ信号１０２、ＥＤＣＥＮＤ信号２０２であり、制御信号は回数差値１０３、最終ＥＣＣ信号２０５、最終ＥＤＣ信号２０６である。２０３は一連の誤り訂正処理の終了段階でＥＣＣ回路１１が最後に誤り訂正処理を実行する期間を延長ゲート１０７の出力とＥＤＣ制御信号２９から検出する最終ＥＣＣ演算期間検出器、２０４は同じくＥＤＣ回路１５が最後の誤り検出処理を実行する期間をＥＣＣ制御信号２８とＥＤＣ制御信号２９から検出する最終ＥＤＣ演算期間検出器である。その他、従来例、或いは実施の形態１と同一符号のものは同一の構成要素である。
【００３８】
また、図５は実施の形態２の構成における動作のタイミングチャートである。同図においてＥＤＣＥＮＤ信号２０２は、ＥＤＣ制御信号２９がＨレベルの元で誤り検出処理が開始し、その処理が終了したら出力されるＬレベルのパルスである。最終ＥＣＣ信号２０５は最終ＥＣＣ演算期間検出器２０３に延長ゲート１０７出力とＥＣＣ制御信号２８を入力し、一連の誤り訂正処理の内、最後に誤り訂正を行う期間だけＨレベルとなる信号であり、本実施の形態ではＥＣＣ回路１１が最後に誤り訂正処理を行うメモリ空間５をアクセスしている期間にＨレベルとなる信号である。また、最終ＥＤＣ信号２０６は最終ＥＤＣ演算処理検出器２０４にＥＣＣ制御信号２８とＥＤＣ制御信号２９を入力し、一連の誤り訂正処理の内、最後に誤り検出を行う期間だけＨレベルとなる信号であり、本実施の形態ではＥＤＣ回路１５が最後に誤り検出処理を行うメモリ空間５をアクセスしている期間にＨレベルとなる信号である。
【００３９】
また、図６は、セレクタ２０１の選択条件と第２の同期信号１０６として出力する信号との関係を示した表である。同図に示す入力条件以外の場合には、第２の同期信号１０６は出力されない。
【００４０】
次に動作について説明する。記録開始信号２５がＨレベルになり一連の処理動作が開始される期間の動作は実施の形態１と同様であるので説明を省略する。時刻Ａ２でデータ記録回路７がメモリ空間６にデータ記録を開始し、時刻Ｂ２と時刻Ｃ２でＥＣＣＥＮＤ信号１０２が出力され、回数差値１０３が１となりＥＣＣ回路１１がメモリ空間５のデータに対して誤り訂正処理を開始すると、時刻Ｃ２で最終ＥＣＣ信号２０５は活性しＨレベルとなる。一方、最終ＥＤＣ信号２０６は処理を行うメモリ空間はメモリ空間４であるため最後に誤りを検出する期間ではないので活性せず、Ｌレベルのままである。この期間にＥＣＣ回路１１が時刻Ｄ２でＥＣＣＥＮＤ信号１０２を出力すると、セレクタ２０１は第２の同期信号１０６としてＥＣＣＥＮＤ信号１０２を出力する。このタイミングで回数比較器１００は回数差値１０３を０とするので、ＥＤＣ制御信号２８は非活性状態のＬレベルとなり、最終ＥＣＣ信号２０５も非活性のＬレベルとなる。また、ＥＣＣ回路１１は処理を行うデータのメモリ空間をメモリ空間６へ切り替えるが、メモリ空間６のデータに対しては誤り訂正処理を開始しない。
【００４１】
更に、同時に時刻Ｄ２からＥＤＣ回路１５はメモリ空間５のデータに対して誤り検出処理を開始し、最終ＥＤＣ信号２０６は活性状態のＨレベルとなる。ＥＤＣ回路１５が演算処理を終了して時刻Ｅ２でＥＤＣＥＮＤ信号２０２を出力すると、最終ＥＤＣ信号２０６が活性状態のＨレベルであるため、セレクタ２０１は第２の同期信号１０６としてＥＤＣＥＮＤ信号２０２を出力する。
【００４２】
この時刻Ｅ２のＥＤＣＥＮＤ信号２０２のタイミングで、ＥＤＣ回路１５はメモリ空間をメモリ空間６に切り替えるが、メモリ空間６のデータに対しては誤り検出処理を行わずに待機し、最終ＥＤＣ信号２０６が非活性状態のＬレベルとなる。以後は第２の同期信号１０６は同期信号６がそのまま出力されることとなる。
【００４３】
以上で説明した動作により、通常データ書き込み制御信号が非活性になった後、最低３回の同期信号を待たなくては全体処理が終了しなかったが、それよりも速く全体処理を終了することができ、誤り訂正処理でメモリを占有する期間を短縮でき、外部機器からのメモリアクセス時間が多く取ることができる。
【００４４】
実施の形態３．
図７は、この発明の実施の形態３である誤り訂正信号処理装置の一例を示すブロック図である。同図において３０１は第２の同期信号１０６を選択するセレクタであり、入力信号は同期信号６、ＥＣＣＥＮＤ信号１０２、ＥＤＣＥＮＤ信号２０２であり、制御信号は回数差値１０３、最終ＥＣＣ信号２０５、最終ＥＤＣ信号２０６、優先切り替え信号３０２である。優先切り替え信号３０２は、従来通り同期信号６のタイミングで誤り訂正処理、誤り検出処理の動作を切り替える場合は非活性状態のＬレベルとし、誤り訂正処理が終了するまで演算を続行させる場合は活性状態のＨレベルとする信号である。３０３は優先切り替え信号３０２が非活性状態のＬレベルで入力されると誤り訂正処理期間信号１０８の状態に関わらず誤り訂正処理期間信号１０８を非活性状態として出力し、また、優先切り替え信号３０２が活性状態のＨレベルで入力されると誤り訂正処理期間信号１０８をそのまま出力する強制リセット回路であり、３０４は強制リセット回路３０３の出力信号である第２の誤り訂正処理期間信号である。その他、従来例、或いは上記各実施の形態と同一符号のものは同一の構成要素である。
【００４５】
また、図８は実施の形態３の構成による動作のタイミングチャートであり、優先切り替え信号３０２が活性なＨレベルと非活性なＬレベルの場合で回数比較器１００の動作の比較を説明した図である。
【００４６】
また、図９はセレクタ３０１の選択条件と第２の同期信号１０６として出力する信号との関係を示した表である。同図に示す入力条件以外の場合には、第２の同期信号１０６は出力されない。
【００４７】
次に動作について説明する。優先切り替え信号３０２が活性状態でＨレベルの場合は実施の形態２と同様に動作を行う。最終ＥＣＣ信号２０５と最終ＥＤＣ信号２０６が非活性の状態でＬレベルであれば、回数差値１０３が０のとき、セレクタ３０１は第２の同期信号１０６として同期信号６を出力する。また、回数差値１０３が１のときには第２の同期信号１０６を出力しない。また、回数差値１０３が２以上のときには第２の同期信号１０６としてＥＣＣＥＮＤ信号１０２を出力する。一方、最終ＥＣＣ信号２０５が活性で、最終ＥＤＣ信号２０６が非活性の状態で、回数差値１０３が１の場合には第２の同期信号１０６としてＥＣＣＥＮＤ信号１０２を出力する。最終ＥＣＣ信号２０５が非活性で最終ＥＤＣ信号２０６が活性の状態であれば、セレクタ３０１は第２の同期信号１０６としてＥＤＣＥＮＤ信号２０２を出力する。
【００４８】
一方、優先切り替え信号３０２が非活性状態でＬレベルの場合は、回数差値１０３、最終ＥＣＣ信号２０５、最終ＥＤＣ信号２０６の状況によらず、セレクタ３０１は同期信号６を第２の同期信号として出力する。また、強制リセット回路３０３は優先切り替え信号３０２を受けて第２の誤り訂正処理期間信号３０４を非活性状態として出力するため、回数比較器１００は非活性状態となり、延長信号を活性状態のＨレベルにすることはしない。
【００４９】
以上で説明した動作により、誤り訂正処理に著しく時間がかかって誤り訂正処理にメモリを長時間占有されてしまう場合は、同期信号で固定したタイミングでの処理の切り替えを行うことで、時間がかかっても誤り訂正処理を最後まで行い正しいデータを生成するか、外部からのメモリアクセス時間を確保するかの選択が可能となり、最適な誤り訂正処理を選択することができる。
【００５０】
実施の形態４．
図１０は、この発明の実施の形態４である誤り訂正信号処理装置の一例を示すブロック図である。同図において４０３は同期信号６かＥＣＣＥＮＤ信号１０２を最終ＥＣＣ信号用同期信号４０２として選択して通過させる最終ＥＣＣ信号用ゲート、４０１は第２の同期信号１０６を選択するセレクタであり、その入力信号は同期信号６、ＥＣＣＥＮＤ信号１０２、ＥＤＣＥＮＤ信号２０２、及び最終ＥＣＣ信号用同期信号４０２であり、また制御信号は回数差値１０３、最終ＥＣＣ信号２０５、最終ＥＤＣ信号２０６、及び優先切り替え信号３０２である。その他、従来例、或いは上記各実施の形態と同一符号のものは同一の構成要素である。
【００５１】
また、図１１は、実施の形態４の構成における優先切り替え信号３０２が非活性なＬレベルにおける同期信号６のタイミングでＥＣＣ回路１１、ＥＤＣ回路１５の動作の切り替えを行う動作のタイミングチャートである。また、記録開始信号２５の終了時刻Ｌ４が最後のＥＣＣＥＮＤ信号１０２の発生する時刻Ｆ４に対しＬ４＜Ｆ４となる場合（図１１（１））と、Ｌ４＞Ｆ４となる場合（図１１（２））について夫々示している。
【００５２】
同図において、最終ＥＣＣ信号２０５が活性状態のＨレベルになり、最終ＥＤＣ信号２０６が非活性状態のＬレベル、すなわち誤り訂正処理がメモリ空間５のデータに対して処理を開始すると、セレクタ４０１は第２の同期信号１０６としてＥＣＣＥＮＤ信号１０２を出力する。Ｆ４のタイミングでＥＣＣＥＮＤ信号１０２が第２の同期信号として出力されると、ＥＣＣ回路１１とＥＤＣ回路１５は夫々アクセスするメモリ空間を切り替える。ここではＥＣＣ回路１１がアクセスするメモリ空間をメモリ空間５からメモリ空間６へ、ＥＤＣ回路１５がメモリ空間４からメモリ空間５へ切り替えを行う。すると最終ＥＣＣ信号２０５がＬレベルになり、最終ＥＤＣ信号２０６がＨレベルになる。この条件下ではセレクタ４０１は第２の同期信号１０６としてＥＤＣＥＮＤ信号２０２を出力する。次に、時刻Ｇ４においてＥＤＣＥＮＤ信号２０２が出力されると、第２の同期信号として前記ＥＤＣＥＮＤ信号が出力され、ＥＤＣ回路１５がアクセスするメモリ空間をメモリ空間５からメモリ空間６切り替える。
【００５３】
また、図１２はセレクタ４０１の選択条件と第２の同期信号１０６として出力する信号との関係を示した表である。同図に示す入力条件以外の場合には、第２の同期信号１０６は出力されない。
【００５４】
次に動作について説明する。尚、優先切り替え信号３０２が活性状態でＨレベルの場合は実施の形態２と同様に動作をするので説明は省略する。
【００５５】
最初に記録開始信号２５の終了する時間Ｌ４が最後のＥＣＣＥＮＤ信号１０２の時刻Ｆ４よりも早い時刻であるＬ４＜Ｆ４の関係の場合（図１１（１））について説明する。優先切り替え信号３０２が非活性状態でＬレベルであると、誤り訂正処理期間信号１０８が活性な期間で、かつ、最終ＥＣＣ信号２０５と最終ＥＤＣ信号２０６が非活性状態のＬレベルのとき、セレクタ４０１は第２の同期信号１０６として時刻Ａ４、Ｂ４、Ｃ４、Ｄ４、Ｅ４ではそれぞれ同期信号６を出力する。記録開始信号２５が時刻Ｌ４で非活性な状態になると、最終ＥＣＣ信号用ゲート４０３は、最終ＥＣＣ信号用同期信号４０２としてＥＣＣＥＮＤ信号１０２を出力することになる。このとき時刻Ｆ４ではＥＣＣ信号２０５が活性状態のＨレベルで、かつ最終ＥＤＣ信号２０６が非活性状態のＬレベルであるので、セレクタ４０１は最終ＥＣＣ信号用同期信号４０２を第２の同期信号１０６として出力する。更に、最終ＥＣＣ信号２０５が非活性状態で最終ＥＤＣ信号２０６が活性状態のＨレベルに変化した時刻Ｇ４では、セレクタ４０１はＥＤＣＥＮＤ信号２０２を第２の同期信号１０６とする。
【００５６】
次に記録開始信号２５の終了する時間Ｌ４が最後のＥＣＣＥＮＤ信号１０２の時刻Ｆ４よりも遅い時刻であるＬ４＞Ｆ４の関係がある場合（図１１（１））について説明する。誤り訂正処理期間信号１０８が活性な期間で、最終ＥＣＣ信号２０５と最終ＥＤＣ信号２０６が非活性状態のＬレベルの期間では、セレクタ４０１は時刻Ａ４、Ｂ４、Ｃ４、Ｄ４、Ｅ４において第２の同期信号１０６として同期信号６を出力する。また時刻Ｆ４では最終ＥＣＣ信号２０５と最終ＥＤＣ信号２０６は共に非活性状態のＬレベルなので、セレクタ４０１は第２の同期信号１０６として同期信号６を出力する条件にあるため、時刻Ｆ４においては第２の同期信号１０６の出力は行わない。
【００５７】
一方、時刻Ｌ４において書き込み制御信号２７がＬレベルになると、最終ＥＣＣ信号２０５が活性状態となる。更に、時刻Ｊ４で同期信号６が入力されると、最終ＥＣＣ信号用ゲート４０３は最終ＥＣＣ信号用同期信号４０２として同期信号６を出力する。するとセレクタ４０１はＥＣＣＥＮＤ信号を第２の同期信号として出力する状態であるため、最終ＥＣＣ信号用同期信号４０２を第２の同期信号１０６として出力する。よって、シーケンスコントローラ２６を介してＥＣＣ回路１１、及びＥＤＣ回路１５が処理を行うメモリ空間を切り替えて、ＥＣＣ回路１１はメモリ空間６のデータに対して、また、ＥＤＣ回路１５はメモリ空間５のデータに対してアクセスすることになる。更に、このため最終ＥＣＣ信号２０５は非活性状態であるＬレベルとなり、最終ＥＤＣ信号２０６は活性状態であるＨレベルとなる。
【００５８】
続いて、時刻Ｋ４になりＥＤＣＥＮＤ信号２０２が出力されると、このときは最終ＥＣＣ信号２０５が非活性状態、かつ、最終ＥＤＣ信号２０６が活性状態のＨレベルであるため、セレクタ４０１はこのＥＤＣＥＮＤ信号２０２を第２の同期信号１０６とする。
【００５９】
以上で説明した動作により、誤り訂正処理を最後まで処理する、処理しないに関わらず、最終ＥＣＣ信号が非活性となった時点で最後の誤り検出処理が行われるように構成したので、誤り訂正処理の終了動作挙動が統一され、記録開始信号の再開が誤り検出終了とともに可能となり、誤り訂正処理終了後速やかに新しいデータ生成の実行が可能となる。
【００６０】
実施の形態５．
図１３は、この発明の実施の形態５である誤り訂正信号処理装置の一例を示すブロック図である。同図において、５０１は回数比較器１００へ入力する同期信号６との出現回数を比較する信号としてＥＣＣＥＮＤ信号１０２を用いるかＥＤＣＥＮＤ信号２０２を用いるかを選択する第２のセレクタであり、最終ＥＤＣ信号２０６と第１ＥＣＣ信号５０６が共に非活性なＬレベルの期間Ｐ１の場合、ＥＣＣＥＮＤ信号１０２とＥＤＣＥＮＤ信号２０２の内、遅く出現したものを選択し、また、第１ＥＣＣ信号５０６が活性なＨレベルの期間Ｐ２の場合はＥＣＣＥＮＤ信号１０２を選択し、また、最終ＥＤＣ信号２０６が活性なＨレベルの期間Ｐ４の場合はＥＤＣＥＮＤ信号２０２を選択し、それぞれ選択信号をＥＮＤ信号５０３として出力する。また、５０２は第２の同期信号１０６を選択するセレクタであり、入力信号は同期信号６、ＥＮＤ信号５０３、同期信号６またはＥＮＤ信号５０３を通過する第２の最終ＥＣＣ信号用同期信号用ゲート５０７の出力信号である第２の最終ＥＣＣ信号用同期信号５０４であり、制御信号は回数差値１０３、最終ＥＣＣ信号２０５、最終ＥＤＣ信号２０６、優先切り替え信号３０２である。５０５はＥＣＣ制御信号２８とＥＤＣ制御信号２９とから記録開始信号２５が入力されて最初に誤り訂正処理を行う期間のみＨレベルとなる第１ＥＣＣ信号５０６を出力する第１ＥＣＣ演算期間検出器である。その他、従来例、或いは上記各実施の形態と同一符号のものは同一の構成要素である。
【００６１】
また、図１４は、実施の形態５における優先切り替え信号３０２が活性な状態で、かつ、同期信号６の周期によらず第２の同期信号１０６のタイミングで誤り訂正処理及び誤り検出処理を行ったときの動作を示すタイミングチャートである。
【００６２】
図１５は、第２のセレクタ５０１の選択条件と第２の同期信号１０６として出力する信号との関係を示した表である。同図に示す入力条件以外の場合には、第２の同期信号１０６は出力されない。
【００６３】
また、図１６は、セレクタ５０２のの選択条件と第２の同期信号１０６として出力する信号との関係を示した表である。同図に示す条件以外の場合には、第２の同期信号１０６は出力されない。
【００６４】
次に動作を説明する。第２のセレクタ５０１は、書き込み制御信号２７が活性化しＨレベルとなると、時刻Ａ５で第２の同期信号１０６がシーケンスコントローラ２６、ＥＣＣ回路１１、ＥＤＣ回路１５に出力し、最初の誤り訂正処理がメモリ空間１のデータに対して開始される。第１ＥＣＣ信号５０６が活性化しＨレベルとなっている期間Ｐ１においては、誤り訂正処理が終了するとＥＮＤ信号５０３としてＥＣＣＥＮＤ信号１０２が選択されて時刻Ｂ５で出力される。回数比較器１００は誤り訂正処理を開始させた時刻Ａ５における同期信号６で回数差値１０３が１となるが、メモリ空間１の誤り訂正処理が終了した時刻Ｂ５におけるＥＣＣＥＮＤ信号１０２によって回数差値１０３は０となる。
【００６５】
次に、時刻Ｃ５となって同期信号６が入力されると、第２の同期信号１０６としてこの同期信号６が出力され、それによってＥＣＣ回路１１はメモリ区間２の誤り訂正処理を開始する。以下、メモリ空間２のデータに対する誤り訂正処理が同期信号の一周期内に終了しない場合について説明する。尚、時刻Ｃ５でＥＤＣ回路１５はメモリ空間１に対して誤り検出処理を開始し、時刻Ｄ５でその処理を終えてＥＤＣＥＮＤ信号２０２を出力したとする。
【００６６】
時刻Ｅ５において、ＥＣＣ回路１１は引き続き誤り訂正処理を続行していて、時刻Ｅ５で次の同期信号６が入力されると、ＥＣＣＥＮＤ信号１０２が入力されないままの状態でデータ記録回路７はメモリ空間３からメモリ空間４へと切り替えられてデータを書き込む。このとき、同期信号６によって回数差値１０３は２となる。そして時刻Ｆ５においてＥＣＣ回路１１のメモリ空間１に対する誤り訂正処理が終わると、ＥＣＣＥＮＤ信号１０２が出力される。すると、第２のセレクタ５０１はＥＤＣＥＮＤ信号とＥＣＣＥＮＤ信号の発生順序を比較し、ＥＣＣＥＮＤ信号１０２の方が出現が遅かったため、ＥＣＣＥＮＤ信号１０２をＥＮＤ信号５０３として出力する。またセレクタ５０２は回数差値が２なので、ＥＮＤ信号５０３を第２の同期信号１０６として出力する。第２の同期信号１０６が出力されたことによってＥＣＣ回路１１はメモリ空間２をメモリ空間３に切り替え、ＥＤＣ回路１５は同様にメモリ空間１を空間２に切り替える。また、ＥＣＣＥＮＤ信号５０２が出力されたため、回数差値１０３は再び１となる。
【００６７】
次にＥＣＣ回路１１はメモリ空間３の誤り訂正処理を同期信号６の一周期期間中に終了せず、かつＥＤＣ回路１５もメモリ空間２の誤り検出処理を同期信号６の一周期期間中に終了しない場合について説明する。時刻Ｇ５で同期信号６が入力されると回数差値１０３は再び２となる。また、データ記録回路７はデータを記録するメモリ空間をメモリ空間５へと切り替える。更に、ＥＣＣ回路１１が誤り訂正処理を時刻Ｈ５で終了しＥＣＣＥＮＤ信号１０２を出力し、次にＥＤＣ回路１５が誤り検出処理を時刻Ｊ５で終了しＥＤＣＥＮＤ信号２０２を出力したとする。第２のセレクタ５０１は、ＥＣＣＥＮＤ信号１０２とＥＤＣＥＮＤ信号２０２の発生順序を比較し、遅かったＥＤＣＥＮＤ信号２０２をＥＮＤ信号５０３として出力する。また、セレクタ５０２は回数差値１０３が２なので、入力されたＥＮＤ信号５０３を第２の同期信号１０６として時刻Ｊ５で出力する。更にこのタイミングで回数差値１０３は再び１となり、ＥＣＣ回路１１はメモリ空間３をメモリ空間４に切り替え、ＥＤＣ回路１５は同様にメモリ空間２をメモリ空間３に切り替える。
【００６８】
次に、最終ＥＣＣ信号２０５が活性状態である期間Ｐ３では、第２のセレクタ５０１はＥＣＣＥＮＤ信号２０２をＥＮＤ信号５０３として出力する状態になっているので、時刻Ｋ５においてＥＣＣＥＮＤ信号１０２入力されることによって、これをＥＮＤ信号５０３として出力する。また、セレクタ５０２は第２の同期信号１０６としてＥＮＤ信号５０３を出力する状態になっているため、前記ＥＮＤ信号、すなわちＥＣＣＥＮＤ信号１０２を第２の同期信号１０６として出力する。また、最終ＥＤＣ信号２０６が活性状態でＨレベルの期間Ｐ４では、第２のセレクタ５０１は時刻Ｌ５のＥＤＣＥＮＤ信号２０２がＥＮＤ信号５０３として出力され、セレクタ５０２は第２の同期信号１０６としてＥＮＤ信号５０３すなわちＥＤＣＥＮＤ信号２０２を出力し、ＥＤＤ回路１１、及びＥＤＣ回路１５はそれぞれデータ処理を行うメモリ空間を切り替える。
【００６９】
以上で説明した動作により、誤り訂正処理と誤り検出処理の終了時刻の遅い方を元にして次の処理に移行するように構成したため、誤り訂正処理、誤り検出処理の双方が途中で処理を中断されることなく最後まで処理することができ、正確なデータを得ることができる。
【００７０】
尚、上記各実施の形態の説明において述べた論理信号の極性は逆であっても同様の効果が得られるのは言うまでもない。
【００７１】
また、上記各実施の形態の説明はＣＤＲＯＭ、ＤＶＤ等のディスク再生装置において説明を行ったが、ディジタルテレビ放送、ディジタルラジオ放送、テレビ電話、インターネットなど、画像、音声、データ等の信号伝送をディジタル信号で行うメディアにおいては、正しいデータを再生、或いは復元するために受信データの誤り訂正信号処理は必須の処理であり、処理としては本発明と同様にデータをメモリに記録し、次いでメモリに記憶させたデータに対して誤り訂正処理を行う。よって、本発明における誤り訂正信号処理装置と同じ構成を用いることが出来るため、本発明は上記に示したメディアにおける誤り訂正信号処理対して用いることができる。
【００７２】
【発明の効果】
この発明は、以上に説明したように構成されているので、以下に示すような効果を奏する。
【００７３】
誤り訂正処理が終了したことを出力する誤り訂正処理終了信号に応じて処理を行う単位データが記憶されたメモリ空間を切り替えるようにしたので、誤り訂正処理が処理の途中で中断されることがなく、最後まで誤り訂正処理を続けることが可能となり、正確なデータが得られる。
【００７４】
また、回数比較手段によって同期信号と誤り訂正処理終了信号の出現回数を比較し、その出現回数差から誤り訂正処理が同期信号の期間中に終了したか否かを検出し、同期信号の一周期内に誤り訂正処理が終了しない場合は誤り訂正処理の終了信号を用いて処理を行うメモリ空間を切り替えるようにしたので、誤り訂正処理が同期信号の一周期内に終了しなくても、誤り訂正処理を中断することなく、最後まで誤り訂正処理を続けることが可能となり正確なデータが得られる。
【００７５】
また、回数比較手段器で同期信号と誤り訂正処理終了信号の出現回数を比較し、その出現回数の差から誤り訂正処理が同期信号の一周期内に終了したか否かを検出するようにし、同期信号の一周期内に誤り訂正処理が終了しない場合には誤り訂正処理の終了信号を、また最後に誤り訂正を行う期間では誤り訂正処理の終了信号を、また最後の誤り検出処理を行う期間では誤り検出終了信号を用いて処理を行うメモリ空間を切り替えるようにしたので、同期信号を待つことなく最後の誤り検出処理を行えるようになり、全体処理が終了するまでの時間が短縮され、外部機器からのメモリアクセス時間が多く取れる。
【００７６】
また、優先切り替え信号により同期信号を用いて誤り訂正処理、及び誤り検出処理の動作切り替えを行うか、終了処理時間を短縮する誤り訂正処理、及び誤り検出処理の動作切り替えを行うかを選択できるようにしたので、時間がかかっても誤り訂正処理を行い正しいデータを生成するか、外部からのメモリアクセス時間を確保するかの選択が可能となり、最適な誤り訂正処理を選択することができる。
【００７７】
また、同期信号を用いて誤り訂正処理、及び誤り検出処理の動作切り替えを行う場合、最後に誤り訂正を行う期間では、誤り訂正処理の終了信号を、また最後の誤り検出処理を行う期間では誤り検出終了信号を誤り訂正処理、及び誤り検出処理の動作切り替えに用いるようにしたので、誤り訂正処理の終了動作挙動が統一化され、記録開始信号の再開が誤り検出終了とともに可能となり、新しいデータ生成が誤り訂正処理終了後速やかに実行が可能となる。
【００７８】
また、誤り訂正処理、及び誤り検出処理の動作切り替えを行うのに誤り訂正終了信号と誤り検出終了信号のいずれか入力順序の遅いものを選択するようにしたので、誤り訂正処理よりも誤り検出処理に時間がかかる場合では誤り検出処理が中断されることなく最後まで誤り検出処理が行え、また誤り検出処理よりも誤り訂正処理に時間がかかる場合でも誤り訂正処理を中断されることなく最後まで誤り訂正処理を行うことができ、正確なデータを得ることが可能となる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における誤り訂正信号処理装置の構成を示すブロック図である。
【図２】  実施の形態１における誤り訂正信号処理装置の動作を説明するタイミングチャートである。
【図３】  実施の形態１における誤り訂正信号処理装置のセレクタ１０４の動作を示す説明図である。
【図４】  この発明の実施の形態２における誤り訂正信号処理装置の構成を示すブロック図である。
【図５】  実施の形態２における誤り訂正信号処理装置の動作を説明するタイミングチャートである。
【図６】  実施の形態２における誤り訂正信号処理装置のセレクタ２０１の動作を示す説明図である。
【図７】  この発明の実施の形態３における誤り訂正信号処理装置の構成を示すブロック図である。
【図８】  実施の形態３における誤り訂正信号処理装置の動作を説明するタイミングチャートである。
【図９】  実施の形態３における誤り訂正信号処理装置のセレクタ３０１の動作を示す説明図である。
【図１０】  この発明の実施の形態４における誤り訂正信号処理装置の構成を示すブロック図である。
【図１１】  実施の形態４における誤り訂正信号処理装置の動作を説明するタイミングチャートである。
【図１２】  実施の形態４における誤り訂正信号処理装置のセレクタ４０１の動作を示す説明図である。
【図１３】  この発明の実施の形態５における誤り訂正信号処理装置の構成を示すブロック図である。
【図１４】  実施の形態５における誤り訂正信号処理装置の動作を説明するタイミングチャートである。
【図１５】  実施の形態５における誤り訂正信号処理装置のセレクタ５０１の動作を示す説明図である。
【図１６】  実施の形態５における誤り訂正信号処理装置のセレクタ５０２の動作を示す説明図である。
【図１７】  従来の誤り訂正信号処理装置の構成を示すブロック図である。
【図１８】  誤り訂正信号処理装置がアクセスするメモリ空間を示す図である。
【図１９】  従来の誤り訂正信号処理装置の誤り訂正処理開始部分の動作を示す図である。
【図２０】  従来の誤り訂正信号処理装置の動作を示す図である。
【図２１】  従来の誤り訂正信号処理装置の動作を示す図である。
【図２２】  従来の誤り訂正信号処理装置の誤り訂正処理終了部分の動作を示す図である。
【符号の説明】
１１  ＥＣＣ回路、２７  書き込み制御信号、２８  ＥＣＣ制御信号、２９  ＥＤＣ制御信号、１００  回数比較器、１０１  活性化ゲート、１０２  ＥＣＣＥＮＤ信号、１０３  回数差値、１０４  セレクタ、１０５  延長信号、１０６第２の同期信号、１０７  延長ゲート、１０８  誤り訂正処理期間信号、１０９  選択ゲート。
【図１】
0004045675.tif 000002
【図２】
0004045675.tif 000003
【図３】
0004045675.tif 000004
【図４】
0004045675.tif 000005
【図５】
0004045675.tif 000006
【図６】
0004045675.tif 000007
【図７】
0004045675.tif 000008
【図８】
0004045675.tif 000009
【図９】
0004045675.tif 000010
【図１０】
0004045675.tif 000011
【図１１】
0004045675.tif 000012
【図１２】
0004045675.tif 000013
【図１３】
0004045675.tif 000014
【図１４】
0004045675.tif 000015
【図１５】
0004045675.tif 000016
【図１６】
0004045675.tif 000017
【図１７】
0004045675.tif 000018
【図１８】
0004045675.tif 000019
【図１９】
0004045675.tif 000020
【図２０】
0004045675.tif 000021
【図２１】
0004045675.tif 000022
【図２２】
0004045675.tif 000023