(57)【特許請求の範囲】
【請求項１】
外部から供給されるデータマスク信号に従ってバースト出力中のデータ読み出しを中断する機能を備える半導体記憶装置であって、
外部クロック信号に基づいて第１内部クロック信号と前記第１内部クロック信号とは異なる第２内部クロック信号とを発生させるクロック発生回路と、
前記第１内部クロック信号に基づいてコマンドをデコードするコマンドデコーダと、
前記第２内部クロック信号に基づいて内部マスク信号を発生させるマスク信号発生回路と、を備え、
前記マスク信号発生回路は、第１および第２の動作モードを備え、
該第１の動作モードは、前記第２内部クロック信号に基づいて前記データマスク信号を取り込むモードであり、
該第２の動作モードは、前記第１内部クロック信号に基づいて前記データマスク信号を取り込むモードであり、
前記内部マスク信号を使用して前記バースト出力中のデータ読み出しを中断することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、該半導体記憶装置は、さらに、
読み出しデータを前記第１内部クロック信号に同期させて出力するデータ出力回路、および、
前記内部マスク信号を受け取って出力制御信号を出力し、前記データ出力回路からの出力データをマスク制御する出力制御回路を備えることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記マスク信号発生回路は、前記外部クロック信号に同期した第１の期間だけ前記データマスク信号の取り込みを中断するスイッチ手段、および、該中断前の状態を保持するラッチ手段を備えることを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記第１の期間は、前記クロック信号に対する前記データマスク信号のホールド時間以下の遅延時間に設定されることを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、該半導体記憶装置は、さらに、レジスタを備え、該レジスタに前記第１および第２の動作モードを設定することを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記マスク信号発生回路の動作モードは、前記レジスタに設定されたレイテンシ情報に基づいて発生されることを特徴とする半導体記憶装置。
【請求項７】
請求項２に記載の半導体記憶装置において、
前記データ出力回路は、前記出力制御信号により出力を高インピーダンス状態として前記出力データのマスク制御を行うことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、バーストモードを有する同期型半導体記憶装置に関する。
近年、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）等の同期型半導体記憶装置においては、外部クロック信号に位相同期した信号を複数のデータ出力回路に対して供給するようになっている。また、ＳＤＲＡＭは、一般的にバーストモードを持っており、バースト読み出し中に書き込み処理が割り込む場合、システムのコントローラは、そのバースト出力を中断させて書き込みコマンドを入力するようになっている。そして、近年の半導体記憶装置の高速動作の要求に伴って、このバースト読み出し中に書き込み処理が割り込む場合の動作時間を短縮することが要望されている。
【０００２】
【従来の技術】
近年、メモリ・デバイスは、例えば、１００ＭＨｚを超える速度で動作するようになって来ており、例えば、ＤＬＬ(Delay Locked Loop) 等の技術を利用して外部入力クロック信号と内部出力クロック信号との位相を合わせることにより、内部のクロック配線等による遅れの影響を除いてアクセス時間の遅れやバラツキを抑えるＳＤＲＡＭやＦＣＲＡＭ（Fast Cycle RAM：登録商標）等の同期型半導体記憶装置が提供されている。また、このような同期型半導体記憶装置は、一般的にバーストモードを持っている。
【０００３】
図１は半導体記憶装置（バーストモードを有する同期型半導体記憶装置）の一例としてのシンクロナスＤＲＡＭ（ＳＤＲＡＭ）を概略的に示すブロック図であり、２バンクとして構成されたものを示している。
図１に示されるように、ＳＤＲＡＭは、例えば、汎用ＤＲＡＭのＤＲＡＭコア１０８ａ，１０８ｂの他に、クロック発生回路１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト回路１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５ｂ、モードレジスタ１０６、および、コラムアドレスカウンタ１０７ａ，１０７ｂを備えて構成される。
【０００４】
チップセレクト用端子／ＣＳ、ロウアドレス・ストローブ用端子／ＲＡＳ、コラムアドレス・ストローブ用端子／ＣＡＳ、および、ライトイネーブル用端子／ＷＥは、それらの端子に供給される信号の組み合わせにより各種コマンドを入力し、これにより、そのＳＤＲＡＭの動作モードを決定するようになっている。すなわち、コマンドは、コマンドデコーダ１０２（２）で解読され、動作モードに応じて各回路を制御することになる。なお、チップセレクト信号（／ＣＳ）、ロウアドレス・ストローブ信号（／ＲＡＳ）、コラムアドレス・ストローブ信号（／ＣＡＳ）、および、ライトイネーブル信号（／ＷＥ）は、制御信号ラッチ１０５ａおよび１０５ｂにも供給され、次のコマンドが入力されるまでその状態をラッチするようになっている。
【０００５】
アドレス信号Ａ０〜Ａ１０は、アドレスバッファ（アドレスバッファ／レジスタ＆バンクアドレスセレクト回路）１０３を介してＤＲＡＭコア１０８ａ，１０８ｂに供給されると共に、モードレジスタ１０６およびコラムアドレスカウンタ１０７ａ，１０７ｂにも供給され、各バンクのロウアドレスおよびコラムアドレスとして使用される。なお、アドレス信号Ａ１１は、例えば、バンク０（ＤＲＡＭコア１０８ａ）とバンク１（ＤＲＡＭコア１０８ｂ）のバンク選択用に使用される。
【０００６】
クロック発生回路１０１は、外部クロック信号ＣＬＫから内部クロック信号ｃｌｋｚを生成し、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト１０３、並びに、後述するデータ出力回路１４１およびデータ入力回路１４２に供給する。なお、データ出力回路１４１に対するクロックとしては、例えば、内部クロック信号ｃｌｋｚとは別に外部クロック信号ＣＬＫからＤＬＬ回路を使用して正確な遅延制御（位相制御）を行った専用のクロック信号を供給することもできる。
【０００７】
Ｉ／Ｏデータバッファ／レジスタ１０４は、データ出力回路１４１（７）およびデータ入力回路１４２（８）を備える。ＤＲＡＭコア１０８ａおよび１０８ｂから読み出された信号（出力データ）は、データ出力回路１４１により所定のレベルに増幅され、クロック発生回路１０１からのクロック信号ｃｌｋｚに従ったタイミングでデータがパッドＤＱ０〜ＤＱ７（ＤＱ）を介して出力される。また、入力データに関しても、パッドＤＱ０〜ＤＱ７から入力されたデータは、データ入力回路１４２を介して取り込まれ、ＤＲＡＭコア１０８ａおよび１０８ｂに供給される。なお、データ出力回路１４１には、後述する高インピーダンス制御回路６の出力ｏｄｅｘが供給され、そのデータ出力回路の高インピーダンス制御（Ｈｉ−ｚ制御）が行われるようになっている。
【０００８】
図２は従来の半導体記憶装置の要部を概略的に示すブロック図である。図２において、参照符号１はクロック発生回路（図１における参照符号１０１に対応）、２はコマンドデコーダ（図１における参照符号１０２に対応）、３は入力回路、そして、４はバーストカウンタを示している。また、参照符号５０はマスク信号発生回路（マスク信号取り込み手段）、６は高インピーダンス制御回路、７はデータ出力回路（図１における参照符号１４１に対応）、そして、８はデータ入力回路（図１における参照符号１４２に対応）を示している。さらに、参照符号ＤＱＭはデータマスク信号（マスク信号用パッド）を示し、ＤＱ（ＤＱ０〜ＤＱ７）はデータ信号（データ用パッド）を示している。
【０００９】
図２に示されるように、クロック発生回路１（１０１）の出力である内部クロック信号ｃｌｋｚは、コマンドデコーダ２、バーストカウンタ４、マスク信号発生回路５０、および、データ出力回路７に供給されている。コマンドデコーダ２（１０２）は、例えば、チップセレクト信号（／ＣＳ）、ロウアドレス・ストローブ信号（／ＲＡＳ）、コラムアドレス・ストローブ信号（／ＣＡＳ）、および、ライトイネーブル信号（／ＷＥ）等を受け取って、コマンドＢＳＴ（バーストストップコマンド）を高インピーダンス制御回路６に供給すると共に、コマンドＷＲ（書き込みコマンド）およびＲＤ（読み出しコマンド）をバーストカウンタ４および高インピーダンス制御回路６に供給する。なお、高インピーダンス制御回路６には、バーストカウンタ４の出力信号（バースト長分の期間信号）ｅｎｄｚ、および、マスク信号発生回路５０の出力信号（内部マスク信号）ｑｍｃｚも供給されている。ここで、マスク信号発生回路５０には、内部クロック信号ｃｌｋｚと共に、外部からのデータマスク信号ＤＱＭを受け取った入力回路３の出力信号ｑｍｚが供給され、内部マスク信号ｑｍｃｚが生成されるようになっている。
【００１０】
データ出力回路７（１４１）には、図１で説明したように、ＤＲＡＭコア１０８ａ，１０８ｂからの出力データ、クロック発生回路１からの内部クロック信号ｃｌｋｚ、および、高インピーダンス制御回路６の出力信号（高インピーダンス制御信号）ｏｄｅｘが供給され、その出力データがデータ用パッドＤＱ（ＤＱ０〜ＤＱ７）を介して外部に出力される。また、データ入力回路８（１４２）は、データ用パッドＤＱ（ＤＱ０〜ＤＱ７）を介して外部から入力される入力データを増幅してＤＲＡＭコア１０８ａ，１０８ｂに供給する。
【００１１】
図３は図２の半導体記憶装置における高インピーダンス制御回路およびマスク信号発生回路を示すブロック回路図であり、図４は図２の半導体記憶装置におけるデータ出力回路を示す回路図である。
図３に示されるように、マスク信号発生回路５０は、フリップフロップとして構成され、また、高インピーダンス制御回路６は、ＮＯＲゲート６１，６２、ＮＡＮＤゲート６３およびインバータ６４を備えて構成される。ＮＯＲゲート６１の入力には、読み出しコマンドＲＤおよびバースト長分の期間信号ｅｎｄｚが供給され、ＮＯＲゲート６２の入力には、バーストストップコマンドＢＳＴおよび書き込みコマンドＷＲ、並びに、ＮＯＲゲート６１の出力信号が供給されている。ＮＡＮＤゲート６３の入力には、ＮＯＲゲート６２の出力信号ｏｄｐｚおよびフリップフロップ５０のデータ出力ｑｍｃｚをインバータ６４で反転した信号が供給され、そのＮＡＮＤゲート６３の出力が高インピーダンス制御信号ｏｄｅｘとしてデータ出力回路７に供給されるようになっている。
【００１２】
図４に示されるように、データ出力回路７は、ＮＯＲゲート７０１、ＮＡＮＤゲート７０２、インバータ７０３，７０４、トランスファゲート７０５〜７０８、ラッチ７０９，７１０，７１３，７１４、および、出力段（ｐチャネル型ＭＯＳトランジスタ７１１およびｎチャネル型ＭＯＳトランジスタ７１２）を備えている。
【００１３】
ＮＯＲゲート７０１の入力には、前述したＤＲＡＭコア１０８ａ，１０８ｂからの出力データおよび高インピーダンス制御回路６からの高インピーダンス制御信号ｏｄｅｘが供給されている。また、ＮＡＮＤゲート７０２の入力には、出力データおよび高インピーダンス制御信号ｏｄｅｘをインバータ７０３で反転した信号が供給されている。ＮＯＲゲート７０１の出力は、２つのトランスファゲート７０５，７０６およびこれらトランスファゲートに挟まれたラッチ７０９を介して、出力段のｐＭＯＳトランジスタ７１１のゲートに供給され、同様に、ＮＡＮＤゲート７０２の出力は、２つのトランスファゲート７０７，７０８およびこれらトランスファゲートに挟まれたラッチ７１０を介して、出力段のｎＭＯＳトランジスタ７１２のゲートに供給されている。そして、トランジスタ７１１と７１２との接続ノードから出力データが取り出されデータパッドＤＱ（ＤＱ０〜ＤＱ７）を介して外部に出力される。なお、各トランスファゲート７０６および７０８と各トランジスタ７１１および７１２のゲートとの接続ノードには、それぞれラッチ７１３および７１４が設けられていて、トランスファゲート７０６および７０８がオフ状態となってもトランジスタ７１１および７１２のゲートが高インピーダンス状態になるのを避けて確実な動作を行わせるようになっている。
【００１４】
図３および図４に示されるように、従来の半導体記憶装置においては、内部マスク信号ｑｍｚを内部クロック信号ｃｌｋｚでフリップフロップ（マスク信号発生回路）５０に取り込み、インバータ６４を介したフリップフロップ５０の出力信号ｑｍｃｚにより、或いは、バーストストップコマンドＢＳＴによりＮＯＲゲート６２の出力信号ｏｄｐｚを変化させることにより、ＮＡＮＤゲート６３の出力信号（高インピーダンス制御信号）ｏｄｅｘを変化させてデータ出力回路７の高インピーダンス制御を行うようになっている。
【００１５】
【発明が解決しようとする課題】
ＳＤＲＡＭ（同期型半導体記憶装置）のバースト読み出しにおいては、複数のデータが連続してクロック信号に同期して出力されるが、例えば、バースト読み出し中に書き込みが割り込む場合、システムのコントローラは、ＳＤＲＡＭのバースト出力を中断させて書き込みコマンドを入力する。このバースト読み出しを中断させる方法としては、従来、データマスク信号（ＤＱＭ）を入力する方法、および、バーストストップコマンド（ＢＳＴ）を入力する方法が知られている。
【００１６】
図５は従来の半導体記憶装置の動作の一例を説明するためのタイミング図であり、データマスク信号ＤＱＭによりバースト読み出しを中断させる場合の動作を示すものである。また、図６は従来の半導体記憶装置の動作の他の例を説明するためのタイミング図であり、バーストストップコマンドＢＳＴによりバースト読み出しを中断させる場合の動作を示すものである。なお、図５および図６に示す動作は、一例として、ＣＡＳレイテンシ（ＣＬ）＝２、且つ、バースト長（ＢＬ）＝４の場合を示している。
【００１７】
まず、バースト読み出し（ＲＤ）中に、書き込み（ＷＲ）を割り込ませる場合、データバスに書き込み用のデータ（入力データ）を乗せるために、読み出し中のデータを消す必要がある。
図４に示されるように、読み出しデータ（出力データ）は、高インピーダンス制御信号ｏｄｅｘ（低レベル“Ｌ”）により活性化される。図５および図６に示されるように、高インピーダンス制御信号ｏｄｅｘは、読み出しコマンドＲＤにより高レベル“Ｈ”から低レベル“Ｌ”に変化し、バーストカウンタ４が出力するバースト長分の期間信号ｅｎｄｚが高レベル“Ｈ”の間（４クロック期間）だけ出力を続ける。そして、データマスク信号ＤＱＭ、バーストストップコマンドＢＳＴ、または、書き込みコマンドＷＲのいずれかが入力されると、高インピーダンス制御信号ｏｄｅｘが変化（低レベル“Ｌ”から高レベル“Ｈ”に変化）して、データバス（出力データ）が高インピーダンス状態（図４における出力段のトランジスタ７１１および７１２が共にオフ状態）となりデータ読み出しが中断する。
【００１８】
すなわち、出力データ（読み出しデータ）Ｑ１〜Ｑ４のうち、Ｑ３およびＱ４を消す場合、例えば、図５に示されるように、期間ｔ２（期間ｔ２の中央のタイミング）でデータマスク信号ＤＱＭ（図２参照）を入力（２クロック期間だけ高レベル“Ｈ”）する。これにより、入力回路３の出力信号ｑｍｚもデータマスク信号ＤＱＭに応じて（期間ｔ２の中央より少し遅れたタイミング）変化し、マスク信号発生回路５０の出力信号（内部マスク信号）ｑｍｃｚも低レベル“Ｌ”から２クロック期間だけ高レベル“Ｈ”に変化する。
【００１９】
図３を参照して説明したように、マスク信号発生回路５０は、内部クロック信号ｃｌｋｚに同期して信号ｑｍｚを取り込むフリップフロップとして構成されているため、このフリップフロップ５０の出力信号ｑｍｃｚは、期間ｔ３（期間ｔ３の中央より少し遅れたタイミング）において、低レベル“Ｌ”から高レベル“Ｈ”に変化する。その結果、高インピーダンス制御信号ｏｄｅｘも、期間ｔ３（期間ｔ３の中央より少し遅れたタイミング）において、低レベル“Ｌ”から高レベル“Ｈ”に変化する。これにより、出力データＱ３およびＱ４は消される（データバスに出力されない）ことになる。
【００２０】
そして、データバス上での読み出しデータと書き込みデータのバッティング（バスファイト）を避けるために、バスの空白期間を１クロック分（Ｑ３の期間に相当）置いてから書き込みデータＤ１を入力するが、この図５に示すデータマスク信号ＤＱＭを入力してバースト読み出しを中断する方法では、データマスク信号ＤＱＭを入力してから書き込みコマンドＷＲを入力するまで３クロックの期間が必要となる。
【００２１】
次に、バーストストップコマンドＢＳＴを入力してバースト読み出しを中断させる場合、図６に示されるように、例えば、バーストストップコマンドＢＳＴを出力データＱ１が出力されているタイミングで入力することになるが、この場合にも、図５の場合と同様に、バーストストップコマンドＢＳＴを入力してから書き込みコマンドＷＲを入力するまで３クロックの期間が必要となる。なお、この場合は、データマスク信号ＤＱＭは入力されず（低レベル“Ｌ”のまま）、従って、信号ｑｍｚおよびｑｍｃｚも低レベル“Ｌ”に保持されている。
【００２２】
すなわち、図３に示されるように、バーストストップコマンドＢＳＴは、ＮＯＲゲート６２の入力に供給されており、このバーストストップコマンドＢＳＴを入力（低レベル“Ｌ”から高レベル“Ｈ”に変化）することにより、ＮＯＲゲート６２の出力信号ｏｄｐｚは高レベル“Ｈ”から低レベル“Ｌ”に変化し、その結果、高インピーダンス制御信号ｏｄｅｘは、期間ｔ３（期間ｔ３の中央より少し遅れたタイミング）において、低レベル“Ｌ”から高レベル“Ｈ”に変化する。これにより、出力データＱ３およびＱ４は消されることになるが、上述したように、バスの空白期間を１クロック分（Ｑ３の期間に相当）置いてから書き込みデータＤ１を入力するため、バーストストップコマンドＢＳＴを入力してから書き込みコマンドＷＲを入力するまで３クロックの期間が必要となる。
【００２３】
ところで、バースト出力（バースト読み出し）中に書き込みコマンドＷＲを割り込ませる場合、バースト出力中のデータをいかに早く中断できるかがポイントになる。
上述した従来の半導体記憶装置においては、データマスク信号ＤＱＭおよびバーストストップコマンドＢＳＴは、クロック信号に同期して取り込まれるようになっているため、高インピーダンス制御回路６からの高インピーダンス制御信号ｏｄｅｘの出力タイミング（非活性化のタイミング）が遅くなり、その結果、データマスク信号ＤＱＭまたはバーストストップコマンドＢＳＴを入力してから書き込みコマンドＷＲを入力するまで３クロック期間が必要になっていた。ここで、書き込み処理を割り込ませる場合、バースト出力データの中断が遅れると、無駄なデータがデータバスに出力されることになり、また、書き込みコマンドＷＲの入力タイミングも遅れることになるため、データバスの使用効率を下げる原因になっていた。
【００２４】
本発明は、上述した従来の半導体記憶装置における課題に鑑み、バースト読み出し中に書き込み処理を割り込ませる場合の動作時間を短縮し、データバスの使用効率を上げると共に、動作をより一層高速化することを目的とする。
【００２５】
【課題を解決するための手段】
本発明によれば、外部から供給されるデータマスク信号に従ってバースト出力中のデータ読み出しを中断する機能を備える半導体記憶装置であって、外部クロック信号に基づいて第１内部クロック信号と前記第１内部クロック信号とは異なる第２内部クロック信号とを発生させるクロック発生回路と、前記第１内部クロック信号に基づいてコマンドをデコードするコマンドデコーダと、前記第２内部クロック信号に基づいて内部マスク信号を発生させるマスク信号発生回路と、を備え、前記マスク信号発生回路は、第１および第２の動作モードを備え、該第１の動作モードは、前記第２内部クロック信号に基づいて前記データマスク信号を取り込むモードであり、該第２の動作モードは、前記第１内部クロック信号に基づいて前記データマスク信号を取り込むモードであり、前記内部マスク信号を使用して前記バースト出力中のデータ読み出しを中断することを特徴とする半導体記憶装置が提供される。
【００２６】
また、半導体記憶装置は、さらに、読み出しデータをクロック信号に同期させて出力するデータ出力回路、および、内部マスク信号を受け取って出力制御信号を出力し、前記データ出力回路からの出力データをマスク制御する出力制御回路を備えるように構成してもよい。
ところで、バースト読み出し中に書き込み処理を割り込ませる場合の動作時間を短縮するためには、例えば、データマスク信号ＤＱＭまたはバーストストップコマンドＢＳＴのいずれかの信号を出力制御回路（高インピーダンス制御回路）に速やかに伝達すればよい。本発明では、データマスク信号ＤＱＭ（ｑｍｚ，ｑｍｃｚ）を高インピーダンス制御回路に速やかに伝達することにより、書き込み割り込み時のバースト出力データの中断を速やかに行い、データマスク信号ＤＱＭの入力から書き込みコマンドＷＲの入力までの時間を短縮する。
【００２７】
具体的には、データマスク信号ＤＱＭをクロック信号と非同期で取り込み高インピーダンス制御回路に伝達することにより、クロック信号を待たずして出力制御信号ｏｄｅｘを中断させることが可能となり、バースト出力データの中断を１クロック期間だけ短縮することが可能となる。すなわち、本発明によれば、データマスク信号ＤＱＭの入力から書き込みコマンドＷＲの入力までが２クロックに短縮されることになる。
【００２８】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の実施例を図面を参照して詳述する。
図７は本発明に係る半導体記憶装置の一実施例の要部を概略的に示すブロック図であり、図８は図７の半導体記憶装置における高インピーダンス制御回路およびマスク信号発生回路を示すブロック回路図である。この図７および図８に示す実施例は、前述した図２および図８に示す半導体記憶装置とはマスク信号発生回路（マスク信号取り込み手段）５およびクロック発生回路１０の構成が異なっている。
【００２９】
図７において、参照符号１０はクロック発生回路、２はコマンドデコーダ（図１における参照符号１０２に対応）、３は入力回路、そして、４はバーストカウンタを示している。また、参照符号５はマスク信号発生回路、６は高インピーダンス制御回路、７はデータ出力回路（図１における参照符号１４１に対応）、そして、８はデータ入力回路（図１における参照符号１４２に対応）を示している。さらに、参照符号ＤＱＭはデータマスク信号（マスク信号用パッド）を示し、ＤＱ（ＤＱ０〜ＤＱ７）はデータ信号（データ用パッド）を示している。
【００３０】
ここで、本発明は、図１に示されるようなＳＤＲＡＭに対して適用されるだけでなく、例えば、ＦＣＲＡＭ等の他のバーストモードを有する同期型半導体記憶装置に対して幅広く適用することができる。なお、図７におけるコマンドデコーダ２、入力回路３、バーストカウンタ４、高インピーダンス制御回路６、データ出力回路７およびデータ入力回路８の構成は、前述した図２と同様なのでその説明は省略する。
【００３１】
本実施例において、マスク信号発生回路５は、図８に示されるように、スイッチ５１およびラッチ５２を備え、スイッチ５１は、クロック発生回路１０からのスイッチ制御用クロック信号ｃｌｋｆｚにより制御されるようになっている。すなわち、従来の半導体記憶装置では、図３に示されるように、マスク信号発生回路５０がフリップフロップにより構成され、内部クロック信号ｃｌｋｚに応じたタイミングで入力回路３の出力信号ｑｍｚを取り込むようになっていたのに対して、本実施例では、スイッチ制御用クロック信号ｃｌｋｆｚによりスイッチ５１を制御して入力回路３の出力信号ｑｍｚをラッチ５２に格納するようになっている。ここで、スイッチ５１としては、例えば、図４のデータ出力回路７で使用するトランスファゲート（７０５〜７０８）を適用することができ、また、ラッチ５２としては、例えば、図４のデータ出力回路７で使用するラッチ（７０９，７１０）を適用することができる。
【００３２】
図９は図７の半導体記憶装置の動作の一例を説明するためのタイミング図である。なお、図９に示す動作は、一例として、ＣＡＳレイテンシ（ＣＬ）＝２、且つ、バースト長（ＢＬ）＝４の場合を示している。また、スイッチ５１は、ｃｌｋｆｚが低レベル“Ｌ”でオン状態となるものとする。
まず、図９に示されるように、データマスク信号ＤＱＭが入力（低レベル“Ｌ”から高レベル“Ｈ”に変化）されると、入力回路３の出力信号ｑｍｚは期間ｔ２の中央より少し遅れたタイミングで変化（低レベル“Ｌ”から高レベル“Ｈ”に変化）する。そして、スイッチ５１は、スイッチ制御用クロック信号ｃｌｋｆｚが高レベル“Ｈ”から低レベル“Ｌ”に立ち下がったのを受けて接続状態となり、高レベル“Ｈ”の信号ｑｍｚがラッチ５２に伝えられて、ラッチ５２の出力信号（内部マスク信号）ｑｍｃｚも期間ｔ２において、低レベル“Ｌ”から高レベル“Ｈ”に変化する。この高レベル“Ｈ”の内部マスク信号ｑｍｃｚは、インバータ６４で反転され、低レベル“Ｌ”の信号がＮＡＮＤゲート６３に供給され、その結果、ＮＡＮＤゲート６３の出力信号（高インピーダンス制御信号）ｏｄｅｘは、期間ｔ２において、低レベル“Ｌ”から高レベル“Ｈ”に変化する。これにより、出力データＱ３およびＱ４は消されることになるが、図９と前述した図５との比較から明らかなように、本実施例では、データマスク信号ＤＱＭを入力してから書き込みコマンドＷＲを入力するまで２クロックの期間でよいことになる。
【００３３】
すなわち、本実施例では、データマスク信号ＤＱＭを入力したのと同じクロック期間（ｔ２）において高インピーダンス制御信号ｏｄｅｘを変化させることができるため、図３のようなマスク信号発生回路をフリップフロップ５０で構成したものよりも１クロック期間分だけ短い期間で書き込みコマンドＷＲを入力することが可能になる。
【００３４】
ここで、図９に示されるように、図８に示すマスク信号発生回路５は、スイッチ制御用クロック信号ｃｌｋｆｚが低レベル“Ｌ”となる期間ｔａにおいてデータマスク信号ＤＱＭを取り込み、且つ、スイッチ制御用クロック信号ｃｌｋｆｚが高レベル“Ｈ”となる期間ｔｂにおいてそれを保持するようになっている。なお、スイッチ制御用クロック信号ｃｌｋｆｚは、外部から供給されるクロック信号ＣＬＫを遅延させて生成する。
【００３５】
すなわち、外部クロック信号ＣＬＫの立ち上がりからスイッチ制御用クロック信号ｃｌｋｆｚの立ち上がりまでの期間ｔａは、外部クロック信号ＣＬＫに対するデータマスク信号ＤＱＭ（ｑｍｚ）のホールド時間以下の遅延時間に設定する。また、データマスク信号ＤＱＭ（ｑｍｚ）の入力を遮断してラッチ５２で保持する期間ｔｂは、内部クロック信号ｃｌｋｚとの関係で決まる。すなわち、図９の例では、スイッチ制御用クロック信号ｃｌｋｆｚが高レベル“Ｈ”となる期間ｔｂが、内部クロック信号ｃｌｋｚが高レベル“Ｈ”となる期間を含むようになっている。これにより、本実施例では、ラッチしたマスク信号（内部マスク信号）ｑｍｃｚに従って、高インピーダンス制御回路６が高インピーダンス制御信号ｏｄｅｘを非同期に発生することになる。
【００３６】
データ出力回路７は、図４を参照して説明したように、メモリアレー（ＤＲＡＭコア）から送られてきた出力データを内部クロック信号ｃｌｋｚに同期して出力させる時、高インピーダンス制御信号ｏｄｅｘによりそのデータを出力するか否か（そのまま出力するかマスクするか）を制御する。従って、内部クロック信号ｃｌｋｚ発生中（高レベル“Ｈ”の期間）は、高インピーダンス制御信号ｏｄｅｘが変化しないように、すなわち、内部マスク信号ｑｍｃｚが変化しないように、その間はデータマスク信号ＤＱＭの入力を遮断することになる。なお、データ出力回路７は、図４の回路に限定されるものではなく、様々な構成とされ得るのはいうまでもない。
【００３７】
さらに、期間ｔｂの後、スイッチ制御用クロック信号ｃｌｋｆｚは高レベル“Ｈ”から低レベル“Ｌ”になり、マスク信号発生回路５は、データマスク信号ＤＱＭ（ｑｍｚ）を非同期で受信する。ここで、データマスク信号ＤＱＭが入力される場合は、外部クロック信号ＣＬＫに対してセットアップ時間分だけ前もって入力されるため、そのクロック期間でスイッチ制御用クロック信号ｃｌｋｆｚを低レベル“Ｌ”としておくこれにより、クロック信号に対しセットアップ時間分だけ早くデータマスク信号ＤＱＭ（ｑｍｚ）を取り込んで高インピーダンス制御回路６に伝達することができ、そのクロック期間の内部クロック信号ｃｌｋｚで発生する出力データを高インピーダンス制御信号ｏｄｅｘでマスク制御することができる。
【００３８】
また、図９のタイミング図においては、期間ｔ３において、データマスク信号ＤＱＭを入力し、期間ｔ４において、データマスク信号ＤＱＭおよびバーストストップコマンドＢＳＴを入力しているが、これは、データマスク信号ＤＱＭにより出力データＱ２およびＱ３を消し、さらに、バーストストップコマンドＢＳＴにより出力データＱ４を消すためである。これは、データマスク信号ＤＱＭにより出力データＱ４を消そうとすると、書き込みコマンドＷＲと同時にデータマスク信号ＤＱＭが入力されることになり、そのタイミングで入力されたデータマスク信号ＤＱＭは、書き込みデータＤ１を消す意味となってしまう。すなわち、図９に示す例では、出力データＱ４は、データマスク信号ＤＱＭで消すことができないために、バーストストップコマンドＢＳＴで消すようになっている。なお、期間ｔ３において、データマスク信号ＤＱＭおよびバーストストップコマンドＢＳＴを同時に入力し、データマスク信号ＤＱＭで出力データＱ２を消し、バーストストップコマンドＢＳＴで出力データＱ３およびＱ４を消すように構成してもよい。
【００３９】
図１０は本発明に係る半導体記憶装置の他の実施例の要部を概略的に示すブロック図であり、図１１は図１０の半導体記憶装置における高インピーダンス制御回路およびマスク信号発生回路を示すブロック回路図である。
図１０および図１１に示す実施例は、図７〜図９を参照して説明した実施例において、従来の構成との切り換えを行えるようにしたものである。すなわち、図１０および図１１と図７および図８との比較から明らかなように、本第２実施例は、上述した第１実施例に対してレジスタ９を追加し、このレジスタ９に格納した設定モードに従ってマスク信号発生回路（マスク信号取り込み手段）５ａの機能を決定するようになっている。
【００４０】
図１１に示されるように、マスク信号発生回路５ａは、図３に示す従来のマスク信号発生回路に対応するフリップフロップ５０と、図８に示す第１実施例のマスク信号発生回路（５）を構成するスイッチ５１およびラッチ５２と、フリップフロップ５０の出力信号またはラッチ５２の出力信号のいずれかを選択するためのスイッチ５３，５４およびインバータ５５とを備えている。
【００４１】
具体的に、例えば、レジスタ９に格納したモード信号ＭＯＤが高レベル“Ｈ”の時には、スイッチ５３がオフ状態でスイッチ５４がオン状態とって、マスク信号発生回路５ａが図８に示す第１実施例と同様の構成になり、逆に、モード信号ＭＯＤが低レベル“Ｌ”の時には、スイッチ５３がオン状態でスイッチ５４がオフ状態となって、マスク信号発生回路５ａが図３に示す従来例と同様の構成になる。
【００４２】
このように、マスク信号発生回路５ａを図３に示す従来のマスク信号発生回路（フリップフロップ）５０と同様の構成にするのは、ユーザによっては動作速度の向上とせず、すなわち、データマスク信号ＤＱＭまたはバーストストップコマンドＢＳＴを入力してから３クロック期間の後に書き込みコマンドＷＲを入力する仕様を要求する場合が存在するためである。なお、レジスタ９の代わりに、例えば、ヒューズ回路により試験時に設定するように構成してもよいし、或いは、マスクオプションにより製造時に配線層のマスク等によって造り分けるように構成することもできる。
【００４３】
また、レジスタ９により動作モードを設定する場合は、特定のＣＡＳレイテンシ（ＣＬ）がモードレジスタに設定されると、モード信号（切り替え信号）ＭＯＤが発生するように構成すれば、ＣＡＳレイテンシの設定に応じてデータマスク信号ＤＱＭの取り込みモードを変えるようにすることができる。
ここで、図９においては、出力データＱ４を消すためにバーストストップコマンドＢＳＴを入力しているが、例えば、ＣＡＳレイテンシ（ＣＬ）＝１の場合を考えると、データ用パッド（データバス）ＤＱの出力データＱ１〜Ｑ４は、それぞれ１クロック前にずれて出力される。すなわち、ＣＬ＝２の場合の出力データＱ３の位置に、ＣＬ＝１の場合の出力データＱ４が出力され、この出力データＱ４もデータマスク信号ＤＱＭにより消すことが可能になる。従って、このＣＬ＝１の場合には、バーストストップコマンドＢＳＴを入力する必要がなくなる。なお、バーストストップコマンドＢＳＴおよびデータマスク信号ＤＱＭを両方入力することの煩雑さを嫌う場合には、例えば、ＣＬ＝１の時にだけデータマスク信号ＤＱＭ（ｑｍｚ）を非同期に取り込むように構成してもよい。
【００４４】
【発明の効果】
以上、詳述したように、本発明に係る半導体記憶装置によれば、バースト読み出し中に書き込み処理が割り込む場合の動作時間を短縮し、データバスの使用効率を上げると共に、動作をより一層高速化することができる。
【図面の簡単な説明】
【図１】半導体記憶装置の一例としてのシンクロナスＤＲＡＭを概略的に示すブロック図である。
【図２】従来の半導体記憶装置の要部を概略的に示すブロック図である。
【図３】図２の半導体記憶装置における高インピーダンス制御回路およびマスク信号発生回路を示すブロック回路図である。
【図４】図２の半導体記憶装置におけるデータ出力回路を示す回路図である。
【図５】従来の半導体記憶装置の動作の一例を説明するためのタイミング図である。
【図６】従来の半導体記憶装置の動作の他の例を説明するためのタイミング図である。
【図７】本発明に係る半導体記憶装置の一実施例の要部を概略的に示すブロック図である。
【図８】図７の半導体記憶装置における高インピーダンス制御回路およびマスク信号発生回路を示すブロック回路図である。
【図９】図７の半導体記憶装置の動作の一例を説明するためのタイミング図である。
【図１０】本発明に係る半導体記憶装置の他の実施例の要部を概略的に示すブロック図である。
【図１１】図１０の半導体記憶装置における高インピーダンス制御回路およびマスク信号発生回路を示すブロック回路図である。
【符号の説明】
１，１０，１０１…クロック発生回路
２，１０２…コマンドデコーダ
３…入力回路
４…バーストカウンタ
５，５ａ…マスク信号発生回路（マスク信号取り込み手段）
６…高インピーダンス制御回路
７，１４１…データ出力回路
８，１４２…データ入力回路
９…レジスタ
１０３…アドレスバッファ／レジスタ＆バンクアドレスセレクト回路
１０４…Ｉ／Ｏデータバッファ／レジスタ
１０５ａ，１０５ｂ…制御信号ラッチ
１０６…モードレジスタ
１０７ａ，１０７ｂ…コラムアドレスカウンタ
１０８ａ，１０８ｂ…ＤＲＡＭコア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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