(57)【特許請求の範囲】
【請求項１】
電気的に消去／書き込みが可能な不揮発性のメモリセルトランジスタ群で構成されたメモリセルトランジスタアレイの周辺に、前記メモリセルトランジスタアレイのビット線とワード線を選択するデコーダ回路と、前記メモリセルトランジスタアレイのデータを読み出すセンスアンプ回路と、消去／書き込みに必要な高電圧を制御して前記デコーダ回路に出力するレギュレート回路と、制御信号を元に消去／書き込みに必要な高電圧を発生する昇圧回路と、外部から入力された信号を元に回路動作の制御を行うコントロールロジック回路が設けられた不揮発性記憶装置であって、
前記メモリセルトランジスタアレイには前記レギュレート回路の電圧の制御値を記憶するメモリセルトランジスタを設け、
前記センスアンプ回路を、メモリセルトランジスタアレイのデータの読み出しを行う通常の読み出し動作時と消去／書き込み深さの検証を行う検証用の読み出し動作時には読み出しの判定レベルを変更するよう構成し、
前記メモリセルトランジスタと前記センスアンプ回路および前記レギュレート回路によって、消去／書き込み動作後には前記センスアンプ回路によって消去／書き込み深さを検証して消去／書き込み深さが判定レベルを満たさない場合には前記メモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する高電圧を既存の値よりも高く設定するよう構成するとともに、
昇圧回路の発振周波数の変更が可能なクロック信号発生回路と、前記クロック信号発生回路の発振周波数の制御値を記憶する不揮発性のメモリセルトランジスタとを設け、
消去／書き込み深さがセンスアンプ回路に設定された判定レベルを満たさない場合には前記メモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する昇圧動作用のクロック信号発生回路の発振周波数を既存の値よりも高く設定すると共に消去／書き込み時に使用するレギュレート回路の電圧の制御値を既存の値よりも高く設定するよう構成した
不揮発性記憶装置。
【請求項２】
電気的に消去／書き込みが可能な不揮発性のメモリセルトランジスタ群で構成されたメモリセルトランジスタアレイの周辺に、前記メモリセルトランジスタアレイのビット線とワード線を選択するデコーダ回路と、前記メモリセルトランジスタアレイのデータを読み出すセンスアンプ回路と、消去／書き込みに必要な高電圧を制御して前記デコーダ回路に出力するレギュレート回路と、制御信号を元に消去／書き込みに必要な高電圧を発生する昇圧回路と、外部から入力された信号を元に回路動作の制御を行うコントロールロジック回路が設けられた不揮発性記憶装置であって、
前記メモリセルトランジスタアレイには前記レギュレート回路の電圧の制御値を記憶する第１のメモリセルトランジスタを設け、
前記メモリセルトランジスタアレイには消去／書き込み回数を記憶する第２のメモリセルトランジスタを設け、
前記第２のメモリセルトランジスタに記憶された消去／書き込み回数が予め設定された特定の回数と一致した場合には、前記センスアンプ回路に対して消去／書き込み深さを検証させるカウンタ回路を設け、
前記第１，第２のメモリセルトランジスタと前記センスアンプ回路と前記レギュレート回路および前記カウンタ回路によって、一定の消去／書き込み回数毎に前記センスアンプ回路によって消去／書き込み深さを検証して消去／書き込み深さが判定レベルを満たさない場合には前記メモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する高電圧を既存の値よりも高く設定するよう構成され、前記特定の回数は、複数回であることを特徴とする
不揮発性記憶装置。
【請求項３】
前記メモリセルトランジスタアレイにはデータ誤り検出訂正用冗長メモリセルトランジスタを設け、
消去／書き込み動作時に前記データ誤り検出訂正用冗長メモリセルトランジスタへ書き込みを実施し、読み出し動作時には前記センスアンプ回路を介して前記メモリセルトランジスタアレイのデータを読み出し、その読み出しデータの誤りの有無を検出する誤り検出訂正回路を設け、
読み出し動作時に前記誤りが検出された場合には、前記第１のメモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する高電圧を既存の値よりも高く設定するよう構成した
請求項２記載の不揮発性記憶装置。
【請求項４】
ベリファイ回路を有し、消去／書き込み動作時に消去／書き込み時間を複数回数に分けて印加する毎にベリファイ動作により消去／書き込み深さを検証しながら書き換えを行うフラッシュＥＥＰＲＯＭ型の不揮発性記憶装置であって、
ある一定の消去／書き込み時間後ベリファイ動作を行った時にベリファイでＮＧとなった時には、前記メモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する高電圧を既存の値よりも高く設定するよう構成した
請求項２記載の不揮発性記憶装置。
【請求項５】
読み出し時のメモリセルトランジスタアレイへの印加電圧の変更が可能なバイアス発生回路と、前記バイアス発生回路の制御値を記憶する不揮発性のメモリセルトランジスタとを設け、
消去／書き込み深さがセンスアンプ回路に設定された判定レベルを満たさない場合には前記メモリセルトランジスタアレイのバイアス回路の制御値を記憶する不揮発性のメモリセルトランジスタのデータを書き換えて以降の読み出し時の前記メモリセルトランジスタアレイへの印加電圧を既存の値に対して設定の変更を可能とするように構成した
請求項２記載の不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に消去／書き込みが可能な不揮発性記憶装置に関する。
【０００２】
【従来の技術】
図８は電気的に一定時間で消去／書き込みが可能な従来の不揮発性記憶装置８０１を示す。
【０００３】
これはフローティングゲートを有するメモリセルトランジスタが配置されたメモリセルトランジスタアレイ８０２が設けられている。このメモリセルトランジスタアレイ８０２の周辺には、ビット線とワード線を選択するデコーダ回路８０６、メモリセルのデータを読み出すセンスアンプ回路８０７、消去／書き込みに必要な高電圧を制御してデコーダ回路８０６に出力するレギュレート回路８０５、消去／書き込み用の高電圧を発生する昇圧回路８０４、および外部から入力された信号を元に回路動作の制御を行うコントロールロジック回路８０３が設けられている。
【０００４】
消去／書き込み動作について説明する。
消去／書き込み動作時には、コントロールロジック回路８０３が昇圧回路８０４を動作させることにより消去／書き込みに必要な高電圧を発生する。このとき、コントロールロジック回路８０３はレギュレート回路８０５に対して、消去動作または書き込み動作のいずれの動作状態であるかを出力する。
【０００５】
この高電圧はレギュレート回路８０５に印加されて消去動作または書き込み動作モードに応じた値に決定され、動作モード毎に常に一定の電圧に制御される。
この制御された高電圧は、消去動作または書き込み動作に合わせて一定時間だけ、デコーダ回路８０６が選択するメモリセルトランジスタアレイ８０２内の任意のメモリセルトランジスタに印加される。
【０００６】
メモリセルトランジスタに高電圧を印加することにより、メモリセルトランジスタのしきい値電圧を制御する。すなわち、メモリセルトランジスタのデータの消去／書き込み時には、メモリセルトランジスタは常に一定の電圧を一定の時間だけ印加されることになる。以上の動作により、メモリセルトランジスタの消去／書き込みを行う。
【０００７】
次に、読み出し動作について説明する。
メモリセルトランジスタに書き込まれているデータを読み出すには、デコーダ回路８０６によりメモリセルトランジスタアレイ８０２内の任意のアドレスを選択し、センスアンプ回路８０７によりデコーダ回路８０６で選択されたメモリセルトランジスタのドレイン電圧を印加して流れるドレイン電流の値を電圧変換することによりメモリセルトランジスタの読み出しを行う。
【０００８】
すなわち、メモリセルトランジスタのデータの読み出し時には、メモリセルトランジスタは常に一定のドレイン電圧を印加され、一定の判定基準で読み出しを行うことになる。以上の動作により、メモリセルトランジスタの読み出しを行う。
【０００９】
【発明が解決しようとする課題】
このように、消去／書き込み時にはメモリセルトランジスタに対して高い電圧を印加するため、メモリセルトランジスタのフローティングゲートとＳｉ基板表面との間の薄いトンネル酸化膜に高電界がかかり、ダメージを受ける。
【００１０】
このため、消去／書き込み動作を繰り返していくに連れ、徐々にトンネル酸化膜が劣化してメモリセルトランジスタのデバイス特性が劣化していく。また、この消去／書き込み時の高い電圧は製造ばらつきや検査マージン、さらに、書き換え回数を重ねてデバイス特性が劣化した後の実力低下も踏まえた上で設計段階に高い値に設定されるため、検査開始時からＥＥＰＲＯＭの寿命時間まで使用する期間中は常に高い電圧を印加する必要がある。
【００１１】
このため、図９に示すように、ＥＥＰＲＯＭの書き換え寿命の初期段階においては必要以上の過剰な電圧ストレスがメモリセルトランジスタに印加され、メモリセルトランジスタとしては消去後のしきい値電圧と書き込み後のしきい値電圧の振幅が大きくなり、消去後で書き込み動作初期と書き込み後で消去動作初期においては特に大きな電界がトンネル酸化膜にかかることになり、ＥＥＰＲＯＭの消去／書き込み寿命を低下させる一要因となっている。このような消去／書き込みの電圧ストレスによる書き換え寿命の低下という問題がある。
【００１２】
本発明は、メモリセルトランジスタへの電気ストレスを緩和して書き換え回数を大幅に向上することができる不揮発性記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の不揮発性記憶装置（ＥＥＰＲＯＭ）は、消去／書き込み動作後には毎回センスアンプ回路によって消去／書き込み深さを検証して消去／書き込み深さがセンスアンプ回路に設定された判定レベルを満たさない場合にはメモリセルトランジスタアレイに含まれるレギュレート回路の電圧の制御値を記憶するメモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する高電圧を既存の値よりも高く設定することでＥＥＰＲＯＭの書き換え寿命を向上することができる。すなわち、ＥＥＰＲＯＭの書き換え寿命の初期段階においては、メモリセルトランジスタへの印加電圧を低減し、書き換え寿命の中期、および後期にかけてはメモリセルトランジスタへの印加電圧を高くしてＥＥＰＲＯＭとして必要なメモリセルトランジスタのしきい値電圧を確保することができる。さらに、昇圧回路内に発振周波数の変更が可能な昇圧動作用のクロック信号発生回路と、クロック信号発生回路の発振周波数の制御値を記憶する不揮発性のメモリセルトランジスタを含んだメモリセルトランジスタアレイとを備え、消去／書き込み深さがセンスアンプ回路に設定された判定レベルを満たさない場合には前記メモリセルトランジスタアレイに含まれるクロック信号発生回路の発振周波数の制御値を記憶する不揮発性のメモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する昇圧動作用のクロック信号発生回路の発振周波数を既存の値よりも高く設定すると共に消去／書き込み時に使用するレギュレート回路の電圧の制御値を既存の値よりも高く設定する回路を備えることでＥＥＰＲＯＭの書き換え寿命の向上と書き換え寿命の初期段階での低消費電力化をすることができる。
【００１４】
また、不揮発性記憶装置（ＥＥＰＲＯＭ）は、消去／書き込み回数を記憶する不揮発性のメモリセルトランジスタを有し、一定の消去／書き込み回数毎に前記センスアンプ回路によって消去／書き込み深さを検証する回路を備えて消去／書き込み深さの検証の回数を低減することができる。
【００１５】
また、不揮発性記憶装置（ＥＥＰＲＯＭ）は、メモリセルトランジスタアレイの中にデータの誤り検出訂正用の冗長メモリセルトランジスタを有し、誤り検出訂正回路を備え、読み出し動作時には誤り検出を行い、誤りが検出された場合には、メモリセルトランジスタアレイに含まれるレギュレート回路の電圧の制御値を記憶するメモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する高電圧を既存の値よりも高く設定する回路を備えて消去／書き込み深さの検証動作を無くすことができる。
【００１６】
また、不揮発性記憶装置（ＥＥＰＲＯＭ）は、消去／書き込み動作時に消去／書き込み時間を複数回数に分けて印加する毎にベリファイ動作により消去／書き込み深さを検証しながら書き換えを行うフラッシュＥＥＰＲＯＭで、ある一定の消去／書き込み時間後ベリファイ動作を行った時にベリファイでＮＧとなった時には、前記メモリセルトランジスタアレイに含まれるレギュレート回路の電圧の制御値を記憶するメモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する高電圧を既存の値よりも高く設定する回路を備えることでフラッシュＥＥＰＲＯＭの書き換え寿命を向上することができる。
【００１８】
また、本発明の不揮発性記憶装置（ＥＥＰＲＯＭ）は、昇圧回路内に発振周波数の変更が可能な昇圧動作用のクロック信号発生回路と、クロック信号発生回路の発振周波数の制御値を記憶する不揮発性のメモリセルトランジスタを含んだメモリセルトランジスタアレイとを備え、消去／書き込み深さがセンスアンプ回路に設定された判定レベルを満たさない場合には前記メモリセルトランジスタアレイに含まれるクロック信号発生回路の発振周波数の制御値を記憶する不揮発性のメモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する昇圧動作用のクロック信号発生回路の発振周波数を既存の値よりも高く設定すると共に消去／書き込み時に使用するレギュレート回路の電圧の制御値を既存の値よりも高く設定する回路を備えることでＥＥＰＲＯＭの書き換え寿命の向上と書き換え寿命の初期段階での低消費電力化をすることができる。
【００１９】
また、本発明の不揮発性記憶装置（ＥＥＰＲＯＭ）は、センスアンプ回路内に読み出し時のメモリセルトランジスタへの印加電圧の変更が可能なバイアス発生回路と、バイアス発生回路の制御値を記憶する不揮発性のメモリセルトランジスタを含んだメモリセルトランジスタアレイとを備え、消去／書き込み深さがセンスアンプ回路に設定された判定レベルを満たさない場合には前記メモリセルトランジスタアレイに含まれるバイアス発生回路の制御値を記憶する不揮発性のメモリセルトランジスタのデータを書き換えて以降の読み出し時の前記メモリセルトランジスタアレイへの印加電圧を既存の値に対して設定の変更する回路を備えることにより、ＥＥＰＲＯＭの書き換えによりメモリセルトランジスタのドレイン電流が低下した後でもドレイン電流を増加させることが可能となり、ＥＥＰＲＯＭの書き換え寿命の向上と書き換え寿命の初期段階での低消費電力化をすることができる。
【００２０】
この構成により、ＥＥＰＲＯＭの書き換え寿命の初期においては消去／書き込みの電圧ストレスを低減させ、デバイス特性が劣化した後には、再度、消去／書き込み／読み出しの電圧を高く設定してメモリセルトランジスタに必要なしきい値電圧を得ることにより、ＥＥＰＲＯＭとして正常な動作が出来る状態を確保できる。
【００２１】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図７に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）を示す。
【００２２】
図１において、１０１はＥＥＰＲＯＭ、１０２はメモリセルトランジスタアレイ、１０３はコントロールロジック回路、１０４は昇圧回路、１０５はレギュレート回路、１０６はデコーダ回路、１０７はセンスアンプ回路、１０８はレギュレート回路設定値記憶用メモリセルトランジスタであり、センスアンプ回路１０７の出力信号がレギュレート回路１０５に入力されている。
【００２３】
ここで、図１に示すセンスアンプ回路１０７の出力信号をレギュレート回路１０５に入力していることと、レギュレート回路設定値記憶用メモリセルトランジスタ１０８をメモリセルトランジスタアレイ１０２内に設けている以外は、図８に示す従来のＥＥＰＲＯＭと基本的に同一である。
【００２４】
このような本発明の装置における消去／書き込み動作について説明する。
消去／書き込み動作時には、コントロールロジック回路１０３が昇圧回路１０４を動作させることにより、消去／書き込みに必要な高電圧を発生する。このとき、コントロールロジック回路１０３はレギュレート回路１０５に対して、消去動作または書き込み動作のいずれの動作状態であるかを出力する。この高電圧はレギュレート回路１０５に印加されて、レギュレート回路設定値記憶用メモリセルトランジスタ１０８のデータをセンスアンプ回路１０７で読み出した結果と消去動作または書き込みの動作モードに応じた値によって制御して出力される。
【００２５】
この制御によって出力された高電圧をデコーダ回路１０６に入力し、消去動作または書き込み動作に合わせて一定時間だけデコーダ回路１０６が選択するメモリセルトランジスタアレイ１０２内の任意のメモリセルトランジスタに印加される。メモリセルトランジスタに高電圧を印加することにより、メモリセルトランジスタのしきい値電圧を制御する。
【００２６】
ここで、前記レギュレート電圧の設定値はあらかじめ低く設定しておき、図２に示すようにＥＥＰＲＯＭの消去／書き込みによる劣化に伴いメモリセルトランジスタのＶｔの深さが浅くなり、書き換え保証回数内に読み出し検知レベルよりも厳しいベリファイ検知レベルを満たさなくても良い。また、ＥＥＰＲＯＭの消去／書き込みを行った後には毎回読み出し検知レベルよりも厳しいベリファイ検知レベルを設定してセンスアンプ回路１０７によりベリファイ判定を行う。このベリファイ判定がパスした場合は、以降の消去／書き込みも既存のレギュレート回路１０５の設定で実施する。
【００２７】
しかし、ベリファイ判定がフェイルした場合は、センスアンプ回路１０７の出力信号がレギュレート回路１０５に入力されてレギュレート回路設定値記憶用メモリセルトランジスタ１０８のデータの設定値を変更し、次回以降の消去／書き込み時にはレギュレート回路１０５が制御して出力する高電圧の値が、既存の電圧よりも高くなるように設定を変更する。このレギュレート回路設定値記憶用メモリセルトランジスタ１０８のデータの設定値の変更を行うことにより、図２の書き換え電圧の切り替えに見られるように、次回以降の書き込み後のメモリセルトランジスタのＶｔの深さが確保できるようになる。
【００２８】
以降の消去／書き込みについても以上のことを繰り返し実行することにより、ＥＥＰＲＯＭのメモリセルトランジスタとしては、消去／書き込み時に受けるトンネル酸化膜へのダメージが緩和されてデバイス特性の劣化を抑制し、ＥＥＰＲＯＭの書き換え寿命を向上することができる。以上の動作により、メモリセルトランジスタの消去／書き込みを行う。
【００２９】
（実施の形態２）
図３は本発明の（実施の形態２）を示す。
３０１はＥＥＰＲＯＭ、３０２はメモリセルトランジスタアレイ、３０３はコントロールロジック回路、３０４は昇圧回路、３０５はレギュレート回路、３０６はデコーダ回路、３０７はセンスアンプ回路、３０８は消去／書き込み回数記憶用メモリセルトランジスタであり、３０９はカウンタ回路である。
【００３０】
（実施の形態２）と（実施の形態１）との違いは、消去／書き込み回数記憶用メモリセルトランジスタ３０８とカウンタ回路３０９を追加したことである。１０８は（実施の形態１）で示したレギュレート回路設定値記憶用メモリセルトランジスタである。
【００３１】
このような本発明の装置における消去／書き込み動作について、（第１の実施）例との差について説明する。
消去／書き込み動作時には、コントロールロジック回路３０３が通常のメモリセルトランジスタへの消去／書き込みと同時に消去／書き込み回数記憶用メモリセルトランジスタ３０８に対しても消去／書き込み回数を記憶していき、その後、消去／書き込み回数記憶用メモリセルトランジスタ３０８に書き込まれている回数データをセンスアンプ回路３０７により読み出し、その読み出しデータをカウンタ回路３０９に入力する。
【００３２】
カウンタ回路３０９では、回数データが１０、１００、１０００、１００００、１０００００回等の特定の回数になったときに、センスアンプ回路３０７に対して、読み出し検知レベルよりも厳しいベリファイ検知レベルを設定してベリファイ判定を行わせる。この後のベリファイ判定結果による動作は（実施の形態１）と同様である。
【００３３】
この構成により、ベリファイ判定の実施回数を最小限に減らしても前記（実施の形態１）と同様の効果を得ることができる。
（実施の形態３）
図４は本発明の（実施の形態３）を示す。
【００３４】
４０１はＥＥＰＲＯＭ、４０２はメモリセルトランジスタアレイ、４０３はコントロールロジック回路、４０４は昇圧回路、４０５はレギュレート回路、４０６はデコーダ回路、４０７はセンスアンプ回路、４０８はデータ誤り検出訂正用冗長メモリセルトランジスタであり、４０９は誤り検出訂正回路である。（実施の形態３）と（実施の形態１）との違いはデータ誤り検出訂正用冗長メモリセルトランジスタ４０８と誤り検出訂正回路４０９を追加したことである。１０８は（実施の形態１）で示したレギュレート回路設定値記憶用メモリセルトランジスタである。
【００３５】
このような本発明の装置における動作について（実施の形態１）との差について説明する。
消去／書き込み動作時には、誤り検出訂正回路４０９によりデータ誤り検出訂正用冗長メモリセルトランジスタ４０８への書き込みデータを発生し通常のメモリセルトランジスタへの消去／書き込みと同時にデータ誤り検出訂正用冗長メモリセルトランジスタ４０８への書き込みを実施する。
【００３６】
また、読み出し動作時にも通常のメモリセルトランジスタのデータと同時にデータ誤り検出訂正用冗長メモリセルトランジスタ４０８のデータをセンスアンプ回路４０７により読み出し、その読み出しデータを誤り検出訂正回路４０９により誤りの有無を検出する。誤り検出訂正回路４０９による検出結果がパスであれば読み出しデータも正常であり、また、検出結果がフェイルであっても誤り検出訂正回路４０９により訂正されたデータが出力されるため外部への読み出しデータは正常となる。
【００３７】
しかし、ここで誤り検出訂正回路４０９が補正したという結果を元にメモリセルトランジスタの消去／書き込み深さが浅くなっていることを判断できるため、（実施の形態１）と同様にしてレギュレート回路４０５の制御電圧を変更する。
【００３８】
この構成により、ベリファイ判定を行わずに前記（実施の形態１）と同様の効果を得ることができる。
（実施の形態４）
図５は本発明の（実施の形態４）を示す。
【００３９】
５０１はフラッシュＥＥＰＲＯＭ、５０２はメモリセルトランジスタアレイ、５０３はコントロールロジック回路、５０４は昇圧回路、５０５はレギュレート回路、５０６はデコーダ回路、５０７はセンスアンプ回路、５０９はベリファイ回路である。１０８は（実施の形態１）で示したレギュレート回路設定値記憶用メモリセルトランジスタである。
【００４０】
（実施の形態４）と（実施の形態１）との違いはフラッシュＥＥＰＲＯＭであり、ベリファイ回路５０９を使用していることである。
このような本発明の装置における動作について（実施の形態１）との差について説明する。
【００４１】
ある一定の消去／書き込み時間後ベリファイ動作を行った時にベリファイでＮＧとなった時には、前記メモリセルトランジスタアレイに含まれるレギュレート回路５０５の電圧の制御値を記憶するメモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する高電圧を既存の値よりも高く設定するよう構成されている。
【００４２】
この構成により、ベリファイ回路５０９を備えたフラッシュＥＥＰＲＯＭにおいても前記（実施の形態１）と同様の効果を得ることができる。
（実施の形態５）
上記の（実施の形態１）の不揮発性記憶装置（ＥＥＰＲＯＭ）の検査工程では次のような工程を実行して製造される。
【００４３】
ＥＥＰＲＯＭの検査工程において、個々の製品の消去／書き込み深さの検証を行い、その結果を元にして消去／書き込み時に使用するレギュレート回路の電圧の制御値を個々の製品毎にレギュレート回路設定値記憶用メモリセルトランジスタ１０８に設定する。
【００４４】
また、ベリファイ判定結果によって後からレギュレート回路設定値記憶用メモリセルトランジスタ１０８の設定を書き換えられることはいうまでもない。
この手順によって、製品間の特性ばらつきが緩和できる。なお、（実施の形態２）〜（実施の形態４）においても同様に実施できる。
【００４５】
（実施の形態６）
図６は本発明の（実施の形態６）を示す。
６０１はＥＥＰＲＯＭ、６０２はメモリセルトランジスタアレイ、６０３はコントロールロジック回路、６０４は昇圧回路、６０５はレギュレート回路、６０６はデコーダ回路、６０７はセンスアンプ回路、６０８はクロック信号発生回路の発振周波数記憶用メモリセルトランジスタ、６０９はクロック信号発生回路である。
【００４６】
（実施の形態６）と（実施の形態１）との違いはクロック信号発生回路の発振周波数記憶用メモリセルトランジスタ６０８と、クロック信号発生回路６０９を使用していることである。１０８は（実施の形態１）で示したレギュレート回路設定値記憶用メモリセルトランジスタである。
【００４７】
次に、このような本発明の装置における動作について（実施の形態１）との差について説明する。
昇圧回路６０４のブロック内に発振周波数の変更が可能な昇圧動作用のクロック信号発生回路６０９を設け、メモリセルトランジスタアレイ６０２にはクロック信号発生回路６０９の発振周波数記憶用メモリセルトランジスタ６０８を設け、消去／書き込み深さがセンスアンプ回路６０７に設定された判定レベルを満たさない場合には、メモリセルトランジスタアレイ６０２に含まれるクロック信号発生回路６０９の発振周波数の制御値を記憶する不揮発性のメモリセルトランジスタのデータを書き換えて以降の消去／書き込み時に使用する昇圧動作用のクロック信号発生回路６０９の発振周波数を既存の値よりも高く設定すると共に消去／書き込み時に使用するレギュレート回路の電圧の制御値を既存の値よりも高く設定するように構成されている。
【００４８】
この構成により、ＥＥＰＲＯＭの書き換え寿命の初期段階での低消費電力化と前記（実施の形態１）と同様の効果を得ることができる。
（実施の形態７）
図７は本発明の（実施の形態７）を示す。
【００４９】
７０１はＥＥＰＲＯＭ、７０２はメモリセルトランジスタアレイ、７０３はコントロールロジック回路、７０４は昇圧回路、７０５はレギュレート回路、７０６はデコーダ回路、７０７はセンスアンプ回路、７０８はバイアス発生回路の制御値記憶用メモリセルトランジスタ、７０９はバイアス発生回路である。７１０はメモリセルトランジスタアレイ７０２のバイアス回路である。
（実施の形態７）と（実施の形態１）との違いはバイアス発生回路の制御値記憶用メモリセルトランジスタ７０８、バイアス発生回路７０９を使用していることである。１０８は（実施の形態１）で示したレギュレート回路設定値記憶用メモリセルトランジスタである。
【００５０】
次に、このような本発明の装置における動作について（実施の形態１）との差について説明する。
センスアンプ回路内に読み出し時のメモリセルトランジスタへのドレイン印加電圧の変更が可能なバイアス発生回路７０９と、バイアス発生回路の制御値記憶用メモリセルトランジスタ７０８を含んだメモリセルトランジスタアレイ７０２とを備え、消去／書き込み深さがセンスアンプ回路に設定された判定レベルを満たさない場合には前記メモリセルトランジスタアレイ７０２に含まれるバイアス発生回路７０９の制御値を記憶する不揮発性のメモリセルトランジスタのデータを書き換えて以降の読み出し時に使用するセンスアンプ回路８０７のドレイン印加電圧を既存の値よりも高く設定する回路を備えることにより、ＥＥＰＲＯＭの書き換えによりメモリセルトランジスタのドレイン電流が低下した後でもドレイン電流を増加させることが可能となり、ＥＥＰＲＯＭの書き換え寿命の向上と書き換え寿命の初期段階での低消費電力化をすることができる。
【００５１】
以上の動作により、ＥＥＰＲＯＭの書き換え寿命の初期段階での低消費電力化と前記（実施の形態１）と同様の効果を得ることができる。
なお、この（実施の形態７）では（実施の形態１）の構成に制御値記憶用メモリセルトランジスタ７０８とバイアス発生回路７０９の構成を追加したものとして説明したが、レギュレート回路設定値記憶用メモリセルトランジスタ１０８とその関連部分を有していなくても従来に比べて良好な性能が得られる。
【００５２】
【発明の効果】
以上のように本発明のＥＥＰＲＯＭによれば、ＥＥＰＲＯＭの書き換え寿命の初期段階においては、メモリセルトランジスタへの印加電圧を低減し、書き換え寿命の中期、および後期にかけてはメモリセルトランジスタへの印加電圧を高くしてＥＥＰＲＯＭとして必要なメモリセルトランジスタのしきい値電圧を確保することができ、正常な動作が出来る状態を確保することにより、ＥＥＰＲＯＭの書き換え寿命を大幅に向上することができる効果がある。
【００５３】
また、ＥＥＰＲＯＭの書き換え寿命の初期段階においては、昇圧動作用のクロック信号発生回路の発振周波数を低く抑えて低消費電力化をすることができる効果がある。
【００５４】
また、ＥＥＰＲＯＭの書き換え寿命の初期段階においては、センスアンプ回路のドレイン印加電圧を低く抑えて低消費電力化をすることができる効果がある。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）によるＥＥＰＲＯＭのメモリセルトランジスタアレイとその周辺部の構成図
【図２】同実施の形態の書き換え回数とＶｔの変化を示した図
【図３】本発明の（実施の形態２）によるＥＥＰＲＯＭのメモリセルトランジスタアレイとその周辺部の構成図
【図４】本発明の（実施の形態３）によるＥＥＰＲＯＭのメモリセルトランジスタアレイとその周辺部の構成図
【図５】本発明の（実施の形態４）によるＥＥＰＲＯＭのメモリセルトランジスタアレイとその周辺部の構成図
【図６】本発明の（実施の形態６）によるＥＥＰＲＯＭのメモリセルトランジスタアレイとその構成図
【図７】本発明の（実施の形態７）によるＥＥＰＲＯＭのメモリセルトランジスタアレイとその周辺部の構成図
【図８】従来のＥＥＰＲＯＭのメモリセルトランジスタアレイとその周辺部の構成図
【図９】従来のＥＥＰＲＯＭのメモリセルトランジスタの書き換え回数とＶｔの変化を示した図
【符号の説明】
１０１，３０１，４０１，６０１，７０１      ＥＥＰＲＯＭ
５０１      フラッシュＥＥＰＲＯＭ
１０２，３０２，４０２，５０２，６０２，７０２      メモリセルトランジスタアレイ
１０３，３０３，４０３      コントロールロジック回路
５０３，６０３，７０３      コントロールロジック回路
１０４，３０４，４０４，５０４，６０４，７０４      昇圧回路
１０５，３０５，４０５，５０５，６０５，７０５      レギュレート回路
１０６，３０６，４０６，５０６，６０６，７０６      デコーダ回路
１０７，３０７，４０７，５０７，６０７，７０７      センスアンプ回路
１０８      レギュレート回路設定値記憶用メモリセルトランジスタ
３０８      消去／書き込み回数記憶用メモリセルトランジスタ
４０８      データ誤り検出訂正用冗長メモリセルトランジスタ
６０８      クロック信号発生回路の発振周波数記憶用メモリセルトランジスタ
７０８      バイアス発生回路の制御値記憶用メモリセルトランジスタ
３０９      カウンタ回路
４０９      誤り検出訂正回路
５０９      ベリファイ回路
６０９      クロック信号発生回路
７０９      バイアス発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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