(57)【特許請求の範囲】
【請求項１】
クロックの立ち上がりエッジと立ち下がりエッジに対して所定の位相でデータを出力する第１と第２のＤＤＲ−ＤＲＡＭを１つのパッケージ内に有する半導体記憶装置であって、
前記第１と第２のＤＤＲ−ＤＲＡＭは、同一シリコン基板上に形成され、
前記第１と第２のＤＤＲ−ＤＲＡＭのデータ入出力線は、それぞれ２個以上のボンディングパッドを有し、前記第１と第２のＤＤＲ−ＤＲＡＭのデータ入出力線の対応するボンディングパッドがボンディングワイヤを介して接続され、
外部クロックから、該外部クロックと同一周波数で同一位相の第１クロックと、前記外部クロックと同一周波数で１／４位相ずれた第２クロックを発生し、前記第１クロックを前記第１のＤＤＲ−ＤＲＡＭにクロックとして供給し、前記第２クロックを前記第２のＤＤＲ−ＤＲＡＭにクロックとして供給するクロック発生回路を備え、
前記第１のＤＤＲ−ＤＲＡＭは、前記第１クロックの立ち上がりエッジと立ち下がりエッジから前記所定の位相後から前記外部クロックの約１／４位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にするデータ出力部を備え、
前記第２のＤＤＲ−ＤＲＡＭは、前記第２クロックの立ち上がりエッジと立ち下がりエッジから前記所定の位相後から前記外部クロックの約１／４位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にするデータ出力部を備えることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記クロック発生回路は、遅延量が可変である４個の同一の可変ディレイ回路を４段直列に接続したディレイ回路と、前記外部クロックを前記ディレイ回路で遅延した遅延クロックと前記外部クロックの位相を比較する位相比較回路と、該位相比較回路の比較結果に応じて、前記遅延クロックと前記外部クロックが同一位相になるように各可変ディレイ回路の遅延量を制御するディレイ制御回路とを備える半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置であって、
前記クロック発生回路は、前記第２クロックを前記第１のＤＤＲ−ＤＲＡＭにも、前記第１クロックを前記第２のＤＤＲ−ＤＲＡＭにも供給し、
前記第１のＤＤＲ−ＤＲＡＭの前記データ出力部は、前記第１及び第２クロックからデータ出力制御信号を生成し、
前記第２のＤＤＲ−ＤＲＡＭの前記データ出力部は、前記第１及び第２クロックからデータ出力制御信号を生成する半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にダブル・データ・レート（ＤＤＲ）型のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）(DDR-DRAM)を２個１つのパッケージ内に有し、２つのDDR-DRAMのデータ入出力線に共通に接続した半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭなどに代表される半導体記憶装置（メモリデバイス）は、データの大容量化と共に、データ転送速度の向上が求められている。そこで、高速のデータ転送を可能にするシンクロナス（ＤＲＡＭ）などの新しいＤＲＡＭの方式が各種提案されている。ＳＤＲＡＭは、内部での動作を外部クロックに同期してパイプライン方式で行い、データの入出力も外部クロックに同期して行う。そのため、ＳＤＲＡＭに外部クロックを供給する必要がある。クロックは１周期内に「高（Ｈ）」と「低（Ｌ）」の間で変化するのに対して、クロック以外の信号はクロックの１周期毎に「高（Ｈ）」と「低（Ｌ）」の間で変化するので、変化周期は実質的にクロックの２倍であり、クロックの伝送が大きな問題になる。
【０００３】
従来のＳＤＲＡＭは、クロックの立ち上がりに同期してデータの転送を行っており、データの転送周期はクロックの周期と同じであった。これに対して、クロックの立ち上がりエッジと立ち下がりエッジの両方に同期してデータ転送を行うことにより、同じクロック周期であれば従来の方式に比べて２倍の速度でデータを転送できるダブル・データ・レート（ＤＤＲ）型のＤＲＡＭ(DDR-DRAM)が提案されている。
【０００４】
図１は、ＤＤＲ−ＤＲＡＭの基本構成を示すブロック構成図である。内部クロック発生回路１１は、外部から入力される相補クロックＣＬＫ、／ＣＬＫ、及びクロックイネーブル信号ＣＫＥから内部クロックＩＣＬＫや出力クロックＯＣＬＫ及びアドレス信号や制御信号を取り込む入力タイミング信号などを発生する。コマンドデコーダ１２は、入力タイミング信号に同期して制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、及びＡＰなどを受け、それらをデコードしてデコード結果を制御信号ラッチ１５−Ａ，Ｂ，Ｃ，Ｄ、モードレジスタ１６、データ入出力部１４に供給する。アドレスバッファ１３は、アドレス信号Ａ０−Ａ１１、及びバンク選択信号ＢＡ０、ＢＡ１を受け、制御信号ラッチ１５−Ａ，Ｂ，Ｃ，Ｄ、モードレジスタ１６、及びコラムアドレスカウンタ１７−Ａ，Ｂ，Ｃ，Ｄに供給すると共に、ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄにロウアドレスを供給する。データ入出力部１４は、書込モード時には、データ入出力タイミング信号ＤＱＳに同期してデータＤＱ０−ｎを受け、ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄに供給し、読出モード時には、ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄから読み出した読出データをデータＤＱ０−ｎとして出力タイミング信号に同期して出力する。出力タイミング信号は、データ入出力タイミング信号ＤＱＳとして出力される。
【０００５】
制御信号ラッチ１５−Ａ，Ｂ，Ｃ，Ｄのうちアドレスバッファ１３からのバンク選択信号に対応する回路が、コマンドデコーダ１２からの制御信号をラッチして、ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄのうち対応する部分にＲＡＳ，ＣＡＳ，ＷＥを出力する。モードレジスタ１６は、コマンドデコーダ１２からの制御信号及びアドレスバッファ１３からの信号に応じて指示されたモードに対応してコラムアドレスカウンタ１７−Ａ，Ｂ，Ｃ，Ｄに対応するコラムアドレスが設定されるように制御する。コラムアドレスカウンタ１７−Ａ，Ｂ，Ｃ，Ｄは、設定されたコラムアドレスから設定されたアドレス数分のコラムアドレスを順次ＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄに出力する。図示のＤＲＡＭコア１８−Ａ，Ｂ，Ｃ，Ｄは４バンク構成であり、活性化されたバンクが、制御信号ＲＡＳ，ＣＡＳ，ＷＥ、ロウアドレス、コラムアドレスに応じて、書込動作時にはＩ／Ｏに供給される書込データを指示されたアドレスのメモリセルに書込み、読出動作時には指示されたアドレスのメモリセルから読み出した読出データをＩ／Ｏに供給する。ＤＤＲ−ＤＲＡＭのようなＳＤＲＡＭでは、複数のバンクに交互にアクセスするので、例えば、２００ＭＨｚでデータを読み出す場合でも、各バンクからのデータの読み出しは１００ＭＨｚで行われ、出力部のみが２００ＭＨｚでデータを出力する。
【０００６】
ＤＤＲ−ＤＲＡＭについては広く知られているので、ここではこれ以上の説明は省略する。また、以下の説明では、主として読出データの出力動作について説明するが、データの書込み動作も同様である。
図２は、従来のＤＤＲ−ＤＲＡＭにおけるデータ読み出し時の動作を示すタイムチャートである。図示のように、外部クロックとして実線で示すＣＬＫとその相補信号である破線で示す／ＣＬＫを受け、リード（読み出し）コマンドを受けると、ＣＬＫの立ち上がりエッジに同期して１番目のデータＱ１を出力し、その半周期後／ＣＬＫの立ち上がりエッジ、すなわちＣＬＫの立ち下がりエッジに同期して２番目のデータＱ２を出力する。従って、外部クロックＣＬＫの１周期の間に２つのデータＱ１，Ｑ２が読み出される。従来は、外部クロックＣＬＫの立ち上がりエッジにのみ同期して外部クロックＣＬＫの１周期の間に１つのデータを出力するだけであったので、外部クロックの周期が同じであれば、ＤＤＲ−ＤＲＡＭは従来のＳＤＲＡＭに比べて２倍のデータが読み出せる。
【０００７】
ＤＤＲ−ＤＲＡＭにおけるデータの書込動作の場合には、書込データが外部クロックＣＬＫの立ち上がりエッジと立ち下がりエッジに同期して変化するので、書込データが安定する、例えば立ち上がりエッジと立ち下がりエッジからクロックの１／４周期ずれ時点でラッチする。
【０００８】
【発明が解決しようとする課題】
上記のように、ＤＤＲ−ＤＲＡＭであれば、同じクロック周期であれば従来の２倍の速度でデータ転送が可能であるが、データ転送速度をより一層高速にするにはクロックの速度や内部動作をより一層高速にする必要がある。例えば、４００ＭＨｚの周波数でデータ転送を行う場合には、ＤＤＲ方式を使用しても、２００ＭＨｚのクロックを使用し、ＤＲＡＭの内部も各バンクは２００ＭＨｚで動作する必要がある。メモリデバイスの高速化は、これまでデザインルールの縮小や配線の低抵抗化、回路段数の削減などで実現してきたが、すでに電子速度などの物理的な限界が見え始めており、デザインルールの縮小や配線の低抵抗化など従来の技術の改良ではこれ以上の高速化が難しくなっている。
【０００９】
本発明は、このような状況を打破するためになされた発明であり、ＤＤＲ−ＤＲＡＭのクロック速度や内部動作速度は同じで、データ転送速度のみを高速化できる半導体記憶装置の実現を目的とする。
【００１０】
【課題を解決するための手段】
上記目的を実現するため、本発明の半導体記憶装置は、１つのパッケージ内に２個のＤＤＲ−ＤＲＡＭを設け、データ入出力線に共通に接続し、１つの半導体記憶装置とする。その上で、半導体記憶装置に、外部クロックから、この外部クロックと同一周波数で同一位相の第１クロックと、外部クロックと同一周波数で１／４位相のずれた第２クロックを発生するクロック発生回路を設け、第１クロックと第２クロックを２個のＤＤＲ−ＤＲＡＭにクロックとして供給する。これにより、２個のＤＤＲ−ＤＲＡＭは１／４位相ずれて動作する。ここで、各ＤＤＲ−ＤＲＡＭからのデータの出力がクロックの１／２周期行われると２つのＤＤＲ−ＤＲＡＭからのデータの出力が重なるという問題が生じる。そこで、第１のＤＤＲ−ＤＲＡＭのデータ出力部は、第１クロックの立ち上がりエッジと立ち下がりエッジから所定の位相後から１／４位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にし、第２のメモリデバイスのデータ出力部は、第２クロックの立ち上がりエッジと立ち下がりエッジから所定の位相後から１／４位相分の期間それぞれデータを出力し、それ以外の期間はデータ出力回路をハイ・インピーダンス状態にする。これにより読み出し時のデータの衝突が回避できる。なお、データの書込みはデータ入出力線上のデータをラッチするだけなので、従来のＤＤＲ−ＤＲＡＭの構成がそのまま使用できる。
【００１１】
なお、第１と第２のＤＤＲ−ＤＲＡＭを同一シリコン基板上に形成し、それぞれ独立して動作可能なＤＤＲ−ＤＲＡＭとして加工可能であるようにすることが望ましい。一般に半導体装置ではデバイスの面積が大きいほど不良の発生確率が高くなる。そのため、第１と第２のＤＤＲ−ＤＲＡＭがそれぞれ従来と同じ大きさであれば、その分不良の発生確率が増加して歩留りが低下する。第１と第２のＤＤＲ−ＤＲＡＭが独立して動作可能なＤＤＲ−ＤＲＡＭとして加工可能であれば、一方に不良が生じた場合でも他方は従来の半分の容量のＤＤＲ−ＤＲＡＭとして使用可能である。これにより、実質的な歩留りを大幅に改善できる。
【００１２】
半導体装置のデータ入出力線はシリコン基板上に形成された同一配線であるが、第１と第２のＤＤＲ−ＤＲＡＭのデータ入出力線は、独立して加工する場合には独立して使用できることが必要であり、半導体装置のデータ入出力線と第１と第２のＤＤＲ−ＤＲＡＭのデータ入出力線は、ボンディングワイヤを介して接続する。
【００１３】
クロック発生回路は、ＤＬＬ回路で実現できる。
また、第１と第２のＤＤＲ−ＤＲＡＭのデータ出力回路を制御する信号は、第１及び第２クロックを使用すれば容易に生成できるので、第１と第２のＤＤＲ−ＤＲＡＭには、それぞれ第１と第２クロックの両方を供給する。
【００１４】
【発明の実施の形態】
図３は、本発明の第１実施例の半導体記憶装置（メモリデバイス）のチップ上の構成及びブロック構成を示す図である。
図示のように、半導体ウエハ１上には多数のチップ（ダイ）２が形成され、チップの完成後電気的な試験を行い、ダイサで切断した後良品のみが組み立てられる。各チップ２は、破線５で第１の部分３と第２の部分４に分けられる。第１の部分３には、第１のＤＤＲ−ＤＲＡＭ３３と、クロックバッファ３２と、クロックバッファ３２へ入力される外部クロックＣＬＫと／ＣＬＫの入力パッド３１と、第１のＤＤＲ−ＤＲＡＭ３３の２組のデータ出力バッド３５と３６と、クロックバッファ３２から第１のＤＤＲ−ＤＲＡＭ３３へ供給される第１クロックＣＬＫＡと／ＣＬＫＡの信号線に接続されるパッド３７とが設けられている。他にも、制御信号やアドレス信号が入力されるパッドを有するが図示は省略している。
【００１５】
また、第２の部分４には、第２のＤＤＲ−ＤＲＡＭ４３と、位相制御回路４２と、位相制御回路４２へ入力されるクロック用パッド４７と、第２のＤＤＲ−ＤＲＡＭ４３の２組のデータ出力バッド４５と４６と、位相制御回路４２から第２のＤＤＲ−ＤＲＡＭ４３へ供給される第２クロックＣＬＫＢと／ＣＬＫＢの信号線に接続されるパッド４８とが設けられている。他にも、制御信号やアドレス信号が入力されるパッドを有するが図示は省略している。
【００１６】
破線５の部分で切断して第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３を別々のチップとして組み立てる場合には、クロックバッファ３２と位相制御回路４２には電源を供給しないようにして、パッド３７と４８にそれぞれ外部クロックを供給し、制御信号やアドレス信号が入力されるパッドには、それぞれ対応する信号を供給するようにする。データ出力バッド３５と３６の一方及び４５と４６の一方をデータ出力パッドとして使用する。これにより、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３は別々のチップとして使用できる。
【００１７】
チップ２を１個のチップとして組み立てる場合には、パッド３６と４６の対応するパッドをそれぞれ接続し、更にパッド３７と４７の対応するパッドをそれぞれ接続する。パッド３１には、外部クロックＣＬＫと／ＣＬＫが供給されるようにし、パッド４８は接続しない。出力データのパッドとしては、３５と４５の一方を使用する。また、第１及び第２の部分３と４の制御信号やアドレス信号が入力されるパッドには、それぞれ対応する信号を供給するようにする。
【００１８】
クロックバッファ３２は、パッド３１から供給される外部クロックＣＬＫと／ＣＬＫを受けて第１クロックＣＬＫＡと／ＣＬＫＡを発生し、第１のＤＤＲ−ＤＲＡＭ３３とパッド３７に供給する。位相制御回路４２は、パッド３７と４７から供給される第１クロックＣＬＫＡと／ＣＬＫＡから１／４位相（９０°）遅れた第２クロックＣＬＫＢと／ＣＬＫＢを発生し、第２のＤＤＲ−ＤＲＡＭ４３に供給する。これにより、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３は、第１クロックＣＬＫＡと第２クロックＣＬＫＢに同期して、すなわちクロックの１／４位相ずれてそれぞれ内部動作を行う。位相制御回路４２は、例えば、第１クロックＣＬＫＡと／ＣＬＫＡを分周して任意の位相遅れの信号を取り出せる回路や、第１クロックＣＬＫＡと／ＣＬＫＡをそれぞれ遅延させる遅延量が調整可能な遅延（ディレイ）素子で構成され、ＣＬＫＡと／ＣＬＫＡを１／４位相（９０°）遅らせるように遅延量を設定する。
【００１９】
図４は第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３の内部にそれぞれ設けられるデータ出力部３４と４４の構成を示すブロック図であり、図５は出力ディスエーブル信号発生回路７１の構成を示す図であり、図６は出力ディスエーブル信号発生回路７１で使用されるディレイ回路７４の構成例を示す図であり、図７は出力制御回路７２及び出力トランジスタ７３の構成を示す図である。
【００２０】
図４に示すように、データ出力部は、出力ディスエーブル信号発生回路７１と出力制御回路７２と出力トランジスタ７３で構成される。従来のＤＤＲ−ＤＲＡＭにおいては、出力信号ｏｕｔｅｚを出力制御回路に供給して出力を制御していた。本実施例は、出力信号ｏｕｔｅｚから出力ディスエーブル信号ｏｕｔｄｚを発生する出力ディスエーブル信号発生回路７１を新たに設け、出力制御回路７２の一部を出力ディスエーブル信号ｏｕｔｄｚで制御する点のみが従来と異なり、他は従来のＤＤＲ−ＤＲＡＭの出力部と同じ構成を有する。
【００２１】
図５に示すように、出力ディスエーブル信号発生回路７１は、出力信号ｏｕｔｅｚを所定量遅延させるディレイ回路７４と、出力ディスエーブル信号ｏｕｔｄｚのパルス幅を設定するインバータ列７５と、ＮＡＮＤゲート７６と、インバータ７７とを有する。ディレイ回路７４は、図６に示すように、インバータ７８と抵抗７９と容量８０とインバータ８１とで構成される遅延要素を直列に接続したもので、入力ＩＮを各段で遅延し、何段目から出力ＯＵＴを取り出すかで遅延量が選択できるようになっている。図５の出力ディスエーブル信号発生回路７１により、出力信号ｏｕｔｅｚの立ち上がりエッジから所定量遅延した時点で立ち上がり、所定の幅のパルスを有する出力ディスエーブル信号ｏｕｔｄｚが生成される。
【００２２】
出力制御回路７２と出力トランジスタ７３は、図７のような構成を有する。この回路は従来のＤＤＲ−ＤＲＡＭの出力部と類似の構成を有し、出力ディスエーブル信号ｏｕｔｄｚが印加されるトランジスタが付加されている点のみが異なる。出力ディスエーブル信号ｏｕｔｄｚを印加することにより、Ｐチャンネルの出力トランジスタのゲートに印加される信号Ｐｏｕｔが「高（Ｈ）」になり、このＰチャンネルの出力トランジスタはオフ状態になる。また、Ｎチャンネルの出力トランジスタのゲートに印加される信号Ｎｏｕｔが「低（Ｌ）」になり、このＮチャンネルの出力トランジスタもオフ状態になる。従って出力はハイ・インピーダンス状態になる。
【００２３】
図８は、本実施例の半導体記憶装置の動作を示すタイムチャートである。図４に示すように、ＣＬＫＡと／ＣＬＫＡは相補クロックであり、ＣＬＫＢと／ＣＬＫＢはＣＬＫＡと／ＣＬＫＡをそれぞれ１／４位相（９０°）遅延させた信号である。これにより、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３は、第１クロックＣＬＫＡと第２クロックＣＬＫＢに同期して、すなわちクロックの１／４位相ずれてそれぞれ内部動作を行う。第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３は、リード・コマンドなどの制御信号を、第１クロックＣＬＫＡと第２クロックＣＬＫＢの立ち上がりエッジでそれぞれ取り込むので、制御信号は２つのクロックの立ち上がりエッジにかかるようにする。ロウ・アドレス信号は、アクティブ動作の時にアドレス信号が印加されるパッドから入力され、コラムアドレスはその後の動作時に入力される。
【００２４】
読み出し動作を例として説明すると、リード・コマンドを受けて、アドレス信号で指定したアドレスのメモリセルにアクセスして記憶されているデータを読み出し、内部データバスアンプで増幅し、出力制御回路７２の部分に供給される。第１のＤＤＲ−ＤＲＡＭ３３の出力信号ｏｕｔｅｚは、ＣＬＫＡの立ち上がりエッジと立ち下がりエッジで立ち上がる２つのパルスａ，ｂである。これは従来と同じである。また、第２のＤＤＲ−ＤＲＡＭ４３の出力信号ｏｕｔｅｚは、ＣＬＫＢの立ち上がりエッジと立ち下がりエッジで立ち上がる２つのパルスｅ，ｆである。これも従来と同じである。
【００２５】
第１のＤＤＲ−ＤＲＡＭ３３の出力ディスエーブル信号発生回路は、パルスａ，ｂを所定量遅延させた２つのパルスｃ，ｄを発生し、出力ディスエーブル信号ｏｕｔｄｚとして出力する。パルスｃ，ｄは、ＣＬＫＢの立ち上がりエッジ及び立ち下がりエッジの前に立ち上がるパルスである。同様に、第２のＤＤＲ−ＤＲＡＭ４３の出力ディスエーブル信号発生回路は、パルスｅ，ｆを所定量遅延させた２つのパルスｇ，ｈを発生し、出力ディスエーブル信号ｏｕｔｄｚとして出力する。パルスｇ，ｈは、ＣＬＫＡの立ち上がりエッジ及び立ち下がりエッジの前に立ち上がるパルスである。
【００２６】
第１のＤＤＲ−ＤＲＡＭ３３は、パルスａに応じてデータＱ１を出力し、パルスｃに応じてＣＬＫＢが立ち上がる時には出力をハイ・インピーダンス状態にする。第２のＤＤＲ−ＤＲＡＭ４３は、パルスｅに応じてデータＱ２を出力し、パルスｇに応じてＣＬＫＡが立ち下がる時には出力をハイ・インピーダンス状態にする。次に、第１のＤＤＲ−ＤＲＡＭ３３は、パルスｂに応じてデータＱ３を出力し、パルスｄに応じてＣＬＫＢが立ち下がる時には出力をハイ・インピーダンス状態にする。第２のＤＤＲ−ＤＲＡＭ４３は、パルスｆに応じてデータＱ４を出力し、パルスｈに応じてＣＬＫＡが立ち上がる時には出力をハイ・インピーダンス状態にする。このようにして、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３の４つの出力データが、クロックの１周期の間に衝突すること無しに出力される。従って、クロックを１００ＭＨｚとすると、データレートは４００ＭＨｚになる。この場合、各ＤＤＲ−ＤＲＡＭは２００ＭＨｚのデータレートでデータを出力し、内部動作は１００ＭＨｚで行うことになる。従って、従来の同等のデータレートの２００ＭＨｚ動作のＤＤＲ−ＤＲＡＭに比べて、内部回路での遅延時間の許容範囲を大きくでき、内部タイミングマージンなども大きくできる。
【００２７】
なお、書込み動作については、従来と同様に、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３は、それぞれＣＬＫＡとＣＬＫＢの両方のエッジに対して所定の位相で１／２周期毎にラッチパルスを発生する。ＣＬＫＡとＣＬＫＢは１／４周期ずれているので、１／４周期毎に交互にラッチパルスが発生される。共通のデータ線上には、１／４周期毎に書込みデータが供給されるので、このラッチパルスで交互に書込みデータをラッチしてメモリセルに書き込む。従って、従来と同様の動作を行えばよい。
【００２８】
図９は、本発明の第２実施例のメモリデバイスのブロック構成図である。第１実施例と異なるのは、クロックバッファ３２と位相制御回路４２の代わりにシフトクロック発生回路９１を設け、外部クロックと同一周期でそれぞれ１／４位相（９０°）ずれた４つのクロックＣＬＫＡ，／ＣＬＫＡ，ＣＬＫＢ，／ＣＬＫＢを発生させ、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３に４つのクロックを供給する点と、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３の出力部３４、４４は、４つのクロックから出力信号ｏｕｔｅｚと出力ディスエーブル信号ｏｕｔｄｚを生成する点である。なお、クロックを供給するパッドと、データ出力パッドも第１実施例とは異なる。
【００２９】
第１と第２の部分３と４を分けて第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３を別々のチップとして組み立てる場合には、シフトクロック発生回路９１には電源を供給しないようにして、パッド９２のうちＣＬＫＡと／ＣＬＫＡの信号線に接続されるパッドに外部クロックを供給し、パッド９３のうちＣＬＫＢと／ＣＬＫＢの信号線に接続されるパッドに外部クロックを供給する。また、データ出力バッド９４と９６を使用する。これにより、第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３は別々のチップとして使用できる。
【００３０】
チップ２を１個のチップとして組み立てる場合には、パッド９２と９３の対応するパッドをそれぞれ接続し、更にパッド９４と９５及び９６と９７の対応するパッドをそれぞれ接続する。パッド３１には、外部クロックＣＬＫと／ＣＬＫが供給されるようにする。また、第１及び第２の部分３と４の制御信号やアドレス信号が入力されるパッドには、それぞれ対応する信号を供給するようにする。
【００３１】
図１０は、シフトクロック発生回路９１の構成を示す図であり、図１１は１個の可変ディレイ回路とディレイ制御回路の構成を示す図である。図１０に示すように、シフトクロック発生回路９１は、直列に接続された４個の可変ディレイ回路５１〜５４と、位相比較回路５５とディレイ制御回路５６とを有する。図１１に示すように、可変ディレイ回路は入力信号ＩＮが入力されるインバータ６１と出力信号ＯＵＴを出力するインバータ６２の間に抵抗とトランジスタの複数の組がグランド線との間に接続されており、オンにするトランジスタの個数を変化させることにより信号線の容量が変化して、入力信号ＩＮに対する出力信号ＯＵＴの遅延量が変化する。ディレイ制御回路５６は、可変ディレイ回路の各トランジスタのゲートに印加される信号のうち、ある位置から左側の信号を「Ｈ」にそれより右側の信号を「Ｌ」し、制御信号ｓｒｅ，ｓｒｏ，ｓｌｅ，ｓｌｏの状態に応じて、切り換わる位置を変化させる。従って、可変ディレイ回路の遅延量が変化する。
【００３２】
図１０に戻って、１段目の可変ディレイ回路５１に外部クロックＣＬＫが入力され、位相比較回路５５は４段目の可変ディレイ回路５４の出力とＣＬＫの位相を比較し、比較結果をディレイ制御回路５６に出力する。ディレイ制御回路５６は、位相が一致する時には各可変ディレイ回路の遅延量を維持し、一致しない時には一致するように各可変ディレイ回路の遅延量を変化させる。４個の可変ディレイ回路５１〜５４は等価であるので、位相が一致した時には、各可変ディレイ回路は外部クロックＣＬＫを１／４位相ずつ遅延させることになる。従って、１段目の可変ディレイ回路５１からはＣＬＫを１／４位相遅延させたＣＬＫＢが、２段目の可変ディレイ回路５２からはＣＬＫを１／２位相遅延させた／ＣＬＫＡが、３段目の可変ディレイ回路５３からはＣＬＫを３／４位相遅延させた／ＣＬＫＢが、４段目の可変ディレイ回路５４からはＣＬＫと同位相のＣＬＫＡが出力される。
【００３３】
以上のようにして、シフトクロック発生回路９１は、外部クロックと同一周期でそれぞれ１／４位相（９０°）ずれた４つのクロックＣＬＫＡ，／ＣＬＫＡ，ＣＬＫＢ，／ＣＬＫＢを発生させ、これらを第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３に供給する。第１のＤＤＲ−ＤＲＡＭ３３と第２のＤＤＲ−ＤＲＡＭ４３の出力部３４、４４は、４つのクロックから出力信号ｏｕｔｅｚと出力ディスエーブル信号ｏｕｔｄｚを生成する。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、ＤＤＲ−ＤＲＡＭのクロック速度や内部動作速度は同じで、データ転送速度のみを高速化できる半導体記憶装置が、製造における歩留りを実質的に低下させることなしに実現できる。
【図面の簡単な説明】
【図１】ＤＤＲ−ＤＲＡＭのブロック構成図である。
【図２】従来のＤＤＲ−ＤＲＡＭの動作を示すタイムチャートである。
【図３】本発明の第１実施例のメモリデバイスのウエハ上の構成及びブロック構成を示す図である。
【図４】実施例のメモリデバイスの各ＤＤＲ−ＤＲＡＭの出力部の構成を示すブロック図である。
【図５】出力ディスエーブル信号発生回路を示す図である。
【図６】出力ディスエーブル信号発生回路で使用するディレイ回路の例を示す図である。
【図７】実施例のメモリデバイスの各ＤＤＲ−ＤＲＡＭの出力制御回路及び出力トランジスタの構成を示す図である。
【図８】実施例における動作を示すタイムチャートである。
【図９】本発明の第２実施例のメモリデバイスのブロック構成を示す図である。
【図１０】第２実施例のメモリデバイスのシフトクロック発生回路の構成を示す図である。
【図１１】シフトクロック発生回路における可変ディレイ回路とディレイ制御回路の構成を示す図である。
【符号の説明】
２…チップ
３…第１の部分
４…第２の部分
３２…クロックバッファ
３３…第１のＤＤＲ−ＤＲＡＭ
４２…位相制御回路
４３…第２のＤＤＲ−ＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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