(57)【特許請求の範囲】
【請求項１】
１個以上の第１のディジタル信号を生成するように動作するディジタル回路を含むディジタル回路部と、
第２のディジタル信号を受ける複数の入力を有し、受けた前記第２のディジタル信号に基づいて１個以上のアナログ信号を生成するように動作するアナログ回路を含むアナログ回路部と、
前記ディジタル回路と前記アナログ回路部に接続され、前記第１のディジタル信号のタイミングを調整して前記第２のディジタル信号を導出し、前記入力へのディジタル信号の印加のタイミングを制御する信号制御回路を含む信号制御回路部と、
前記回路部のそれぞれに独立に電源を供給する電源供給手段と、を備えることを特徴とする混合信号集積回路装置。
【請求項２】
前記電源供給手段は、各回路部に少なくとも１つの電源供給接続経路を備え、該経路は当該装置内を当該回路部と当該装置の電源供給端子の間に伸び、他の前記回路部のそれぞれの少なくとも１つのこのような電源供給接続経路と独立であることを特徴とする請求項１記載の混合信号集積回路装置。
【請求項３】
前記ディジタル回路は、そこに印加されたディジタルコードのワードから前記第１のディジタル信号を導出するように動作するデコーダ回路と、他のディジタル処理を実行する別の回路を有し、前記電源供給手段は前記別の回路及び前記デコーダ回路へ独立に電源を供給するように動作することを特徴とする請求項１記載の混合信号集積回路装置。
【請求項４】
前記信号制御回路は、前記第２のディジタル信号を前記入力にそれぞれ同時に印加するように動作することを特徴とする請求項１記載の混合信号集積回路装置。
【請求項５】
前記第１のディジタル信号と前記第２のディジタル信号の少なくとも一方は、サーモメータ・コード信号を有することを特徴とする請求項１記載の混合信号集積回路装置。
【請求項６】
前記第１のディジタル信号と前記第２のディジタル信号の少なくとも一方は、相補信号の組を有することを特徴とする請求項１記載の混合信号集積回路装置。
【請求項７】
前記信号制御回路は複数の個別のクロック化回路を備え、各クロック化回路は１つ以上の前記第１のディジタル信号と前記クロック信号を受けるように接続され、受けた前記第１のディジタル信号から少なくとも１つの前記第２のディジタル信号を導出して、受けた前記クロック信号により規定される時間に導出した前記第２のディジタル信号を前記アナログ回路の入力に印加するように動作することを特徴とする請求項１記載の混合信号集積回路装置。
【請求項８】
各クロック化回路はラッチ回路を有することを特徴とする請求項７記載の混合信号集積回路装置。
【請求項９】
前記信号制御回路は、基本タイミング信号を受けるために共通に接続された複数の個別のクロックバッファ回路を有するクロック分配回路を更に備え、各クロックバッファ回路は、前記基本タイミング信号から、１つ以上の対応する前記クロック化回路に印加するクロック信号を導出するように動作することを特徴とする請求項７記載の混合信号集積回路装置。
【請求項１０】
各クロック化回路は、そのラッチ回路にだけ印加する専用のクロック信号を導出するためのそれぞれに個別に対応するクロックバッファ回路を有することを特徴とする請求項９記載の混合信号集積回路装置。
【請求項１１】
各クロックバッファ回路は、相互に相補のクロック信号を前記対応するクロック化回路に印加する非反転及び反転出力をそれぞれ有することを特徴とする請求項９記載の混合信号集積回路装置。
【請求項１２】
各クロックバッファ回路は、相互に相補である前記基本タイミング信号を受ける第１及び第２の入力を有し、それから前記クロック信号または前記相互に相補であるクロック信号を導出することを特徴とする請求項９記載の混合信号集積回路装置。
【請求項１３】
１個以上の第１のディジタル信号を生成するように動作するディジタル回路と、
第２のディジタル信号を受ける複数の入力を有し、受けた前記第２のディジタル信号に基づいて１個以上のアナログ信号を生成するように動作するアナログ回路と、
前記ディジタル回路と前記アナログ回路部の間に介在し、前記第１のディジタル信号のタイミングを調整して前記第２のディジタル信号を導出する信号制御回路と、を有する混合信号回路であって、
前記信号制御回路は、
１つ以上の前記第１のディジタル信号とクロック信号を受けるように接続され、受けた前記第１のディジタル信号から少なくとも１つの前記第２のディジタル信号を導出して、受けた前記クロック信号により規定される時間に導出した前記第２のディジタル信号を前記アナログ回路の入力に印加するように動作する複数の個別のクロック化回路と、
前記複数のクロック化回路を、それぞれが少なくとも１つの前記クロック化回路を有する複数のユニットに分割し、異なるユニットの各電源供給線を相互に分離する電源供給分離手段と、を備えることを特徴とする混合信号回路。
【請求項１４】
各ユニットの前記電源供給分離手段は、
前記信号制御回路の正の主電源供給線を、当該ユニットの回路の各電源供給接続端子が接続される第１のノードに接続する第１の抵抗要素と、
前記信号制御回路の負の主電源供給線を、当該ユニットの回路の負の電源供給接続端子が接続される第２のノードに接続する第２の抵抗要素と、
前記第１及び第２のノードの間に接続される容量素子とを備えることを特徴とする請求項１３記載の混合信号回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、混合信号(mixed-signal)回路及び集積回路装置に関し、例えば、ディジタル−アナログ変換器（ＤＡＣｓ）に関する。このような回路及び装置は、ディジタル回路とアナログ回路を混合して含む。
【０００２】
【従来の技術】
添付の図１は、いわゆる「電流ステアリング(current-steering)」型の従来のＤＡＣ集積回路（ＩＣ）の部分を示す図である。ＤＡＣ１は、ｍビットのデジタル入力ワード(m-bit digital input word)（Ｄ１−Ｄｍ）を対応するアナログ出力信号に変換するように設計されている。
【０００３】
ＤＡＣ１は、複数（ｎ個）の同一の電流源２1 〜２n を有するアナログ回路を含む。ここで、ｎは２m −１である。各電流源２は、実質的に一定の電流Ｉを通す。アナログ回路は、更にｎ個の電流源２1 〜２n にそれぞれ対応する複数の差動スイッチ回路４1 〜４n を有する。各差動スイッチ回路４は、対応する電流源２に接続され、電流源により生成された電流Ｉを、変換器の第１の接続線Ａに接続される第１の端子又は変換器の第２の接続線Ｂに接続される第２の端子のいずれかに切り換える。
【０００４】
各差動スイッチ回路４は、以下に説明される理由で「サーモメータ・コード信号(thermometer-coded signals) 」と呼ばれる複数の制御信号Ｔ１〜Ｔｎの１つを受け、関係する信号の値に従ってその第１の端子又は第２の端子のいずれかを選択する。ＤＡＣ１の第１の出力電流ＩA は、差動スイッチ回路の第１の端子に配給される各電流の和であり、ＤＡＣ１の第２の出力電流ＩB は、差動スイッチ回路の第２の端子に配給される各電流の和である。
【０００５】
アナログ出力信号は、ＤＡＣ１の第１の出力電流ＩA を抵抗Ｒで減衰させることにより生成される電圧ＶA と、変換器の第２の出力電流ＩB を他の抵抗Ｒで減衰させることにより生成される電圧ＶB との差電圧ＶA −ＶB である。
図１のＤＡＣにおいて、サーモメータ・コード信号Ｔ１〜Ｔｎは、２値サーモメータ・デコーダ６を含むディジタル回路によって２値入力ワードＤ１−Ｄｍから導出される。デコーダ６は次のように動作する。
【０００６】
２値入力ワードＤ１−Ｄｍが最小値を有する時、サーモメータ・コード信号Ｔ１〜Ｔｎは、各差動スイッチ回路４1 〜４n がその第２の端子を選択して、すべての電流源２1 〜２n が第２の接続線Ｂに接続されるような信号である。この状態では、ＶA ＝０で、ＶB ＝ｎＩＲである。アナログ出力信号ＶA −ＶB ＝−ｎＩＲである。
【０００７】
２値入力ワードＤ１−Ｄｍの値が漸進的に増加する時、デコーダ６により生成されるサーモメータ・コード信号Ｔ１〜Ｔｎは、既に選択されたいかなる差動スイッチ回路もその第１の端子が第２の端子に戻されることなしに、（差動スイッチ回路４1 から始まる）多くの差動スイッチ回路がそれぞれの第１の端子を選択するような信号である。２値入力ワードＤ１−Ｄｍが値ｉを有する時、最初のｉ個の差動スイッチ回路４1 〜４i はそれぞれの第１の端子を選択し、残りのｎ−ｉ個の差動スイッチ回路４i+1 〜４n はそれぞれの第２の端子を選択する。アナログ出力信号ＶA −ＶB は（２ｉ−ｎ）ＩＲに等しい。
【０００８】
図２は、３ビットの２値入力ワードＤ１−Ｄ３（すなわち、この例ではｍ＝３）に対して生成されるサーモメータ・コード信号の例を示す。この場合、７個のサーモメータ・コード信号Ｔ１〜Ｔ７が必要である（ｎ＝２m −１＝７）。
図２に示すように、２値サーモメータ・デコーダ６によって発生されるサーモメータ・コード信号Ｔ１〜Ｔｎは、ｒ番目の信号Ｔｒが活性化される（“１”にセットされる）時にそれより下の順序の信号Ｔ１〜Ｔｒ−１も活性化されることが知られているいわゆるサーモメータ・コードに従う。
【０００９】
サーモメータ・コーディングは電流ステアリング型のＤＡＣでは一般的であるが、それは２値入力ワードが増加した時に、既に線Ａに切り換えられているいかなる電流源も他の線Ｂに切り換えられることなしに、より多くの電流源が第１の接続線Ａに切り換えられるためである。従って、ＤＡＣの入力／出力特性は単調であり、入力ワードにおける“１”の変化の結果起きるグリッチインパルス（パルス波形の乱れ）が小さい。
【００１０】
【発明が解決しようとする課題】
しかし、そのようなＤＡＣを非常な高速（例えば、１００ＭＨｚ以上）で動作させる時には、第１及び第２の接続線ＡとＢの一方又は両方でグリッチが起き、ＤＡＣのアナログ出力信号ＶA −ＶB に瞬間的な誤差を発生することが分かる。アナログ出力信号におけるこのようなグリッチはコードに依存し、出力スペクトルにおける高調波歪又は非調和歪(spurs) にさえなる。
【００１１】
本願発明者は、これらのグリッチの原因を調べ、原因のいくつかが次のようであると結論付けた。
第１に、ディジタル回路（２値サーモメータ・デコーダ６と他のディジタル回路）は非常に高速でスイッチすることが必要でそのゲートカウントは非常に高い。従って、ディジタル回路の電流消費は、高動作速度では１００ＭＨｚ当り２０ｍＡにもなる。高速のスイッチング及び高電流消費のこの組合せは、電源供給線に高い割合の雑音を生じさせるのが不可避である。以前からアナログ回路（例えば、図１における電流源２1 〜２n 及び差動スイッチ回路４1 〜４n ）の電源供給をディジタル回路の電源供給から分離することが考えられているが、この方法だけでは最高の動作レベル(performance level) が必要な時には完全には満足できないことが分かっている。特に、２値サーモメータ・デコーダ６の動作から発生する雑音は、ディジタル入力ワードＤ１−Ｄｍにおける異なる変化に応答してサーモメータ・コード信号Ｔ１〜Ｔｎの変化のタイミングにおけるスキュー(skew)を発生させる。例えば、スキューは数百ピコ秒であると見積もられている。スキューのこの量は、ＤＡＣの動作の著しい劣化の原因となり、更にスキューはデータに依存するので、劣化を予想することは困難である。
【００１２】
第２に、上記のスキュー問題を低減するため、ディジタル回路とアナログ回路の間にサーモメータ・コード信号Ｔ１〜Ｔｎにそれぞれ対応するラッチ回路の組を設け、このラッチをその出力が同時に変化するように共通のタイミング信号で活性化することが考えられる。しかし、驚くべきことにこの方法だけではサーモメータ・コード信号からスキューを除くのにまったく効果がないことが分かった。例えば、データに依存するジッタが依然ラッチ回路の出力に残り、最悪の場合のジッタはサーモメータ・コード信号の個数にほぼ比例して増加する。このように、例えば６４個のサーモメータ・コード信号では、最悪の場合のジッタは、高い動作レベルが要求される時には非常に大きいといえる２０ピコ秒の大きさである。
【００１３】
【課題を解決するための手段】
本発明の第１の態様によれば、１個以上の第１のディジタル信号を生成するように動作するディジタル回路を含むディジタル回路部と、第２のディジタル信号を受ける複数の入力を有し、受けた第２のディジタル信号に基づいて１個以上のアナログ信号を生成するように動作するアナログ回路を含むアナログ回路部と、ディジタル回路とアナログ回路部に接続され、第１のディジタル信号から第２のディジタル信号を導出し、入力への第２のディジタル信号の印加のタイミングを制御する信号制御回路を含む信号制御回路部と、回路部のそれぞれに独立に電源を供給する電源供給手段とを備える混合信号集積回路装置が提供される。
【００１４】
このような装置では、信号制御回路は、ディジタル回路のスイッチングに起因する電源供給雑音による影響がはるかに少なくなる。
例えば、電源供給手段は、各回路部に少なくとも１つの電源供給接続経路（例えば、正の供給線ＶＤＤ又はグランドＧＮＤ）を備え、その経路は当該装置内を当該回路部と当該装置の電源供給端子の間に伸び、他の回路部のそれぞれの少なくとも１つのこのような電源供給接続経路と独立であることが望ましい。各回路部の正の供給線用の各電源供給接続経路は分離され、逆にグランド用の電源供給接続経路は共通である。異なる回路部用のすべての電源供給接続経路（正の供給線とグランドの両方）は、装置内で互いに独立である。装置の外では、１つの電源供給線を異なる回路部用の各種の電源供給端子として使用することが可能である。この配置は、便利であると共に、アナログ回路部分（もっとも敏感な回路）ともっとも雑音のある回路（ディジタル回路）の間の距離を最大にするという目的とも合致する。
【００１５】
１つの実施例では、ディジタル回路部、信号制御回路部及びアナログ回路部は、それぞれ装置の第１、第２及び第３の領域に形成され、第２の領域の少なくとも一部は第１及び第３の領域の間に位置している。
第２の領域は、前記第３の領域の２つ以上のエッジの回りに、例えば帯状に伸びている。例えば、第３の領域が内側で一般的には正方形又は長方形の領域で、第２の領域は第３の領域の３つのエッジの回りに伸びるＵ字形の領域である。
【００１６】
第２の領域は、第１の領域に比べて小さいことが望ましい。このような小さな第２の領域は小さな回路量しか有さないので、その電力消費は小さくできる。その結果、信号制御回路からアナログ回路に結合される雑音の量は望ましいほど小さくできる。
第２及び第３の領域は、互いに近接していることが望ましい。
【００１７】
理想的には、第２の領域は、前記第３の領域からよりも第１の領域から更に離れている。
この方法では、より敏感な第２及び第３の領域が雑音の多い第１の領域から分離できる。物理的な分離が大きくなるほど、異なる領域の間の基板を介した抵抗結合が小さくなる。
【００１８】
１つの実施例では、装置は、一方の導電型（例えば、Ｐ型）の半導体基板を有する。各回路部は基板に形成された第１及び第２のウェルをそれぞれ有し、第１のウェルは一方の導電型（Ｐ）であり、第２のウェルは他の導電型（Ｎ）である。ディジタル回路部の第１及び第２のウェルは基板に並行して位置し、ディジタル回路部の第１の電源供給線は基板に接続される。信号制御回路部とアナログ回路部ではそれぞれ、第１のウェルが第２のウェル内にすべて含まれ、関係する回路部の第１の電源供給線（ＧＮＤ）に接続される。各回路部ではそれぞれ、第２のウェルが関係する回路部の第２の電源供給線（ＶＤＤ）に接続される。このような装置は、いわゆる「三重ウェル」プロセスを使用することで実現でき、異なる回路部の間で良好な分離が行える。このような装置のコストは非常に小さい。
【００１９】
他の実施例では、装置は下側の表面に絶縁材料の層を有する一方の導電型（例えばＰ型）の半導体基板を有する。基板は、分離手段により、ディジタル回路部、信号制御回路部及びアナログ回路部にそれぞれ対応する第１、第２及び第３の領域に分割される。基板の各領域は、並行に形成された第１及び第２のウェルを有し、各部の第１のウェルは一方の導電型（Ｐ）であり、第２のウェルは他の導電型（Ｎ）であり、関係する回路部の第１の電源供給線（例えばＧＮＤ）が回路部に対応する基板の領域に接続され、関係する回路部の第２の電源供給線（ＶＤＤ）が回路部に対応する基板の領域の第２のウェルに接続されている。このような絶縁体上シリコン（ＳＯＩ）構造も、異なる回路部間を良好に分離する。
【００２０】
絶縁材料の層は、例えば、酸素打ち込みされた層である。このような酸素打ち込みによる基板へのダメージに関係する問題を避けるため、絶縁材料の層は装置のウエハの１つの主面に形成され、ウエハが絶縁材料の層をサンドイッチするように背面ウエハと貼り合わされるいわゆる「貼り合わせウエハ」を使用することも可能である。この形成方法は、絶縁材料が打ち込み以外の熱酸化によって形成できるので、ダメージを避けられる。分離手段は、２つの相互に隣接する基板の領域の間に、その表面から基板に伸びる絶縁材料のトレンチを有する。好ましくは、トレンチは、絶縁材料相が異なる基板の領域間の分離を最大にするように、基板まで伸びている。
【００２１】
いずれにしろ、分離手段は、２つの相互に隣接する基板の領域の間を絶縁層まで伸びる一方の導電型のウェルを有する。このようなウェルは、酸化物トレンチより更に簡単に（ドーピングで）形成できる。
第１及び第２の電源供給線が正の電位とグランドであることは本質的なことではない。供給電位は負の電位とグランドでもよく、１個以上の回路部に正の電位、負の電位及びグランド又は３個以上の電源供給電位の他の組合せを供給することも可能である。
【００２２】
ディジタル回路は、そこに印加されたディジタルコードのワードから第１のディジタル信号を導出するように動作するデコーダ回路と、他のディジタル信号処理を実行する別の回路を有してもよい。この場合、電源供給手段は別の回路及びデコーダ回路から独立に電源を供給するように配置され、例えば、デコーダ回路と別の回路用に装置内の分離電源供給線を使用する。上記の三重ウェル構造の場合には、デコーダ回路は別の回路と信号制御回路の間の三重ウェル内に配置され、デコーダ回路の第１及び第２の電源供給線はデコーダ回路部の第１及び第２のウェルにそれぞれ接続される。ＳＯＩと貼り合わせウエハ構造の場合には、デコーダ回路は別の回路用の基板の領域と信号制御回路用の基板の領域の間に専用の基板の領域を有する。
【００２３】
信号制御回路は、第２のディジタル信号をその各入力にそれぞれ同時に印加するように動作することが望ましい。しかし、他の場合には、第２のディジタル信号のその各入力への交互にずれた印加が必要である。
第１のディジタル信号と第２のディジタル信号の少なくとも一方は、サーモメータ・コード信号を有し、関係するディジタル信号における変化数をできるだけ低くすることが望ましい。例えば、ディジタルコードのワードが１つの値で変化する時、コードワードの最初の値にかかわらず、デコーダ回路により生成される第１のディジタル信号の１つの値だけが変化する。一方、２値コード信号の場合には、１つのあるコードワードの変化はディジタル信号の多く又はすべてを変化させることになる。
【００２４】
第１のディジタル信号と前記第２のディジタル信号の少なくとも一方は、相補信号の組を有する。この場合、関係するいずれのディジタル信号が変化する時にも、その相補信号は相補な変化を行い、相補信号の組の２つの信号による基板に結合される電荷の量は、相互に相殺して雑音を低減する。
本発明の第２の態様によれば、１個以上の第１のディジタル信号を生成するように動作するディジタル回路と、第２のディジタル信号を受ける複数の入力を有し、受けた第２のディジタル信号に基づいて１個以上のアナログ信号を生成するように動作するアナログ回路と、ディジタル回路とアナログ回路部の間に介在する信号制御回路とを有する混合信号回路であって、１つ以上の第１のディジタル信号とクロック信号を受けるように接続され、受けた第１のディジタル信号から少なくとも１つの第２のディジタル信号を導出して、受けたクロック信号により規定される時間に導出した第２のディジタル信号をアナログ回路の入力に印加するように動作する複数の個別のクロック化回路と、基本タイミング信号を受けるために共通に接続され、基本タイミング信号から、１つ以上の対応するクロック化回路に印加するクロック信号を導出するように動作する複数の個別のクロックバッファ回路を有するクロック分配回路とを備える混合信号回路が提供される。
【００２５】
このような混合信号回路は、クロック信号のローディングがあるサイクルから次のサイクルでその状態を変化させるクロック回路の個数に依存しているという事実から生じる第２のディジタル信号におけるジッタの問題を解決するのに効果的である。
各クロック化回路は、そのクロック化回路にだけ印加する専用のクロック信号を導出するためのそれぞれに個別に対応する専用のクロックバッファ回路を有することが望ましい。このようなクロック化回路とクロックバッファ回路の間の１対１の対応は、第２のディジタル信号におけるジッタを著しく低減する。
【００２６】
各クロックバッファ回路は、相互に相補のクロック信号を対応するクロック化回路に印加する非反転及び反転出力をそれぞれ有する。
信号制御回路は、例えば、第２のディジタル信号をその入力にそれぞれ同時に印加するように動作する。例えば、クロック化回路はそれぞれラッチ回路である。
【００２７】
第１のディジタル信号と第２のディジタル信号の少なくとも一方は、サーモメータ・コード信号又は相補信号の組を有する。
本発明の第３の態様によれば、１個以上の第１のディジタル信号を生成するように動作するディジタル回路と、第２のディジタル信号を受ける複数の入力を有し、受けた第２のディジタル信号に基づいて１個以上のアナログ信号を生成するように動作するアナログ回路と、ディジタル回路とアナログ回路部の間に介在する信号制御回路とを有する混合信号回路であって、１つ以上の第１のディジタル信号とクロック信号を受けるように接続され、受けた第１のディジタル信号から少なくとも１つの第２のディジタル信号を導出して、受けたクロック信号により規定される時間に導出した第２のディジタル信号をアナログ回路の入力に印加するように動作する複数の個別のクロック化回路と、複数のクロック化回路を、それぞれが少なくとも１つのクロック化回路を有する複数のユニットに分割し、異なるユニットの各電源供給線を相互に分離する電源供給分離手段とを備える混合信号回路が提供される。
【００２８】
このような回路においては、電源供給切離し手段が信号制御回路の電源供給のステップの大きさに依存するローディングが第２のディジタル信号にジッタを生じるのを防止する。
本発明の第１の態様を実現した混合信号集積回路装置又は本発明の第１及び第２の態様を実現した混合信号回路は、ディジタル−アナログ変換器である。例えば、この場合には、アナログ回路は複数の電流源又は電流シンクと、電流源又は電流シンクに接続され、第２のディジタル信号に基づいて所定のスイッチング動作を行って１つ以上のアナログ信号を生成する複数のスイッチ回路とを備える。
【００２９】
【発明の実施の形態】
図３は、本発明を実現したディジタル−アナログ変換器（ＤＡＣ）ＩＣの部分を示す図である。第３図の回路は、ディジタル部、ラッチ部及びアナログ部の３つの部分に分けられる。ラッチ部はディジタル部とアナログ部の間に配置される。
【００３０】
ディジタル部は、（図示していない）他のディジタルに接続され、ｍビットのディジタル入力ワードＤ１〜Ｄｍを受けるデコーダ回路１０を備える。デコーダ回路１０は、ディジタル入力ワードに基づいて、例えばこれまで議論した図２の表に従ってそれぞれサーモメータ・コード信号Ｔ１〜Ｔｎを生成するｎ個のディジタル回路ＤＣ１〜ＤＣｎで作られた出力ステージを有する。
【００３１】
ラッチ部は、ｎ個のラッチ回路Ｌ１〜Ｌｎの組１２を備える。各ラッチ回路は、デコーダ回路１０により生成されるサーモメータ・コード信号Ｔ１〜Ｔｎの個々に対応する１つを受けるように接続される。各ラッチ回路Ｌ１〜Ｌｎは、更にクロック信号ＣＬＫを受ける。ラッチ回路Ｌ１〜Ｌｎは、その出力に、デコーダ回路１０により生成されたサーモメータ・コード信号Ｔ１〜Ｔｎにそれぞれ対応する各クロック化されたサーモメータ信号ＴＣＫ１〜ＴＣＫｎを生成する。
【００３２】
ＤＡＣのＩＣの各サイクルでは、ディジタル入力ワードＤ１−Ｄｍの新たな標本化（サンプル）が行われ、サーモメータ・コード信号Ｔ１〜Ｔｎは通常次の１サイクルから次まで変化する。各サイクルでは、新しいサンプルが行われた瞬間からこれらの信号が意図する最終値に安定するまで有限の時間を要するのが不可避である。更に、いくつかのディジタル回路ＤＣ１〜ＤＣｎは、他の回路より速くそれぞれのサーモメータ・コード信号を発生する。ラッチ回路Ｌ１〜Ｌｎのクロック化された動作により、クロック化されたサーモメータ・コード信号ＴＣＫ１〜ＴＣＫｎはすべてのサーモメータ・コード信号ＴＣＫ１〜ＴＣＫｎがＤＡＣのあるサイクルで意図した値に安定するまで変化しないようにできる。
【００３３】
アナログ部は、ｎ個のアナログ回路ＡＣ１〜ＡＣｎの組１４を備える。アナログ回路ＡＣ１〜ＡＣｎのそれぞれは、クロック化されたサーモメータ・コード信号ＴＣＫ１〜ＴＣＫｎの個々に対応する１つを受ける。アナログ回路ＡＣ１〜ＡＣｎはそれぞれ１個以上のアナログ出力端子を有し、アナログ出力端子に生成された信号は適当に組み合わされて１個以上のアナログ出力信号を生成する。例えば、電流は図１のように加算接続線によって加算される。図３では、例として２つのアナログ出力信号ＯＵＴＡとＯＵＴＢが示されている。
【００３４】
図３の回路では、各ディジタル回路ＤＣ１〜ＤＣｎは、対応するラッチ回路Ｌ１〜Ｌｎ及び対応するアナログ回路ＡＣ１〜ＡＣｎと一緒に、ＤＡＣのいわゆる「セル」を構成する。このように、各セルは、ディジタル回路ＤＣ、ラッチ回路Ｌ及びアナログ回路ＡＣを含む。ディジタル回路ＤＣは、そのセル用の第１のディジタル信号（サーモメータ・コード信号）Ｔを生成する。各セルのラッチ回路は、第１のディジタル信号Ｔを受け、そのセルのアナログ回路ＡＣに、すべてのセルの第１のディジタル信号がその最終的に意図する値に安定した時に、第１のディジタル信号Ｔに対応する第２のディジタル信号（クロック化されたサーモメータ信号）ＴＣＫを伝達する。このように、ラッチ回路は、第１のディジタル信号から第２のディジタル信号を導出してアナログ回路への印加のタイミングを制御する信号制御回路として機能する。第２のディジタル信号ＴＣＫは、セルのアナログ回路ＡＣの所定の動作を制御するのに使用される制御信号として働く。この所定の動作は、セルのいかなる態様の動作であってもよい。例えば、それは、セルのアナログ出力信号のオン・オフを切り換える、又は出力経路を制御するスイッチング又は選択動作である。セルのアナログ回路ＡＣの例は、図８の（Ｂ）を参照して後で説明される。
【００３５】
図３に示すように、回路の各部（ディジタル、ラッチ及びアナログ）は、それ独自の独立した電源供給接続、例えば正の電源供給電位ＶＤＤ及び負の電源供給電位又は電気的グランドＧＮＤを有する。このように、ディジタル部はDIGITAL-VDD とDIGITAL-GND とを有し、ラッチ部はLATCH-VDD とLATCH-GND とを有し、アナログ部はANALOG-VDDとANALOG-GNDとを有する。これらの異なるＶＤＤとＧＮＤの供給は、ＤＡＣのＩＣの異なるそれぞれの電源供給ピンで受けられる。このように、もし望むなら、各部への供給の電位は互いに異ならせることができる。しかしながら典型的には、便宜上チップ外では異なる各部に電源を供給するのに単一の電源供給が使用され、チップが取り付けられる回路基板に、チップの適当な電源供給ピンに異なる電源供給を行うための適当な回路を設け、公知の方法でインダクタンス及び容量の要素を使用して異なる供給を相互に分離するようにする。
【００３６】
集積回路自体の内部では、３つの異なる部分の電源供給の間で接続しないように複数の経路がある。
図４のように、本発明の第１の実施例では、図３の回路は、Ｐ型導電性の半導体基板１８上に作られる。このＰ基板１８は、DIGITAL-GND に接続される。回路のディジタル部は、Ｐウェル(P-well)２０及びＮ(N-well)ウェル２２の内部又は上に含まれ、ＮウェルはDIGITAL-VDD に等しくされる。
【００３７】
ラッチ部もＮウェル２４とＰウェル２６を有するが、この場合Ｐウェル２６はすべてＮウェル２４内に形成される。Ｎウェル２４は、Ｎウェル２４とＰ基板１８の間の逆バイアスの作用によりチップの他の部分からその内部の回路を分離する。Ｎウェル２４の電位は、ラッチ部の正の供給線LATCH-VDD に設定されるが、Ｐウェル２６の電位はLATCH-GND に等しくされる。逆バイアスのＮウェル２４は、ラッチ部のグランドであるLATCH-GND をディジタル部のグランドであるDIGITAL-GND から分離し、基板１８を介した抵抗結合はない。ラッチ部の正の供給線LATCH-VDD とディジタル部のグランドDIGITAL-GND の間の容量結合があるだけで、この結合は６０ｐＦ／ｍｍ2 の範囲である。
【００３８】
同様に、アナログ部は、Ｎ及びＰウェル２８と３０を有し、Ｐウェル３０はＮウェル２８内にすべて含まれる。Ｐウェルの電位はアナログ部のグランドであるANALOG-GNDに設定され、Ｎウェル２８の電位はアナログ部の正の供給線ANALOG-VDDに等しくされる。同様に、ANALOG-GNDは逆バイアスＮウェル２８によってDIGITAL-GND から分離されているので基板を介した抵抗結合はない。
【００３９】
フィールド酸化膜３６は、従来の方法で基板表面の活性エリアの境界を定めるのに使用される。
図４のレイアウトは、いわゆる「三重ウェル(triple-well) ＣＭＯＳプロセス」を使用することにより実現され、更にその詳細は、例えば富士通（株）の^Advanced Mixed Signal ASIC Product Review"(1997,pp 5 and 6)に示されている。
【００４０】
図５は、図４に対応する概略の断面図である。図５に示すように、ラッチ部の正の供給線LATCH-VDD とディジタル部のグランドDIGITAL-GND の間の容量結合ＣLATCH は、ラッチ部のＮウェル２４により占められるエリアの面積に比例する。このように、Ｎウェル２４により占められるエリアは、最小化することが望ましく、従ってラッチ部の回路をできるだけ簡単にすることが望ましい。
【００４１】
更に、ラッチ部の正の供給線LATCH-VDD とディジタル部のグランドDIGITAL-GND の間の結合量は、ラッチ部のＮウェル２４とディジタル部のウェル２０、２２との間の側方分離により影響されることも分かる。分離が大きいほど結合は小さくなる。しかし、より大きな分離はチップ内の集積度を低下させることを意味し、なんらかの設計上の妥協が不可避的に必要になることが分かる。
【００４２】
ラッチ部のＮウェル２４と一緒に、アナログ部のＮウェル２８により占められるエリアの面積が、アナログ部の正の供給線ANALOG-VDDとディジタル部のグランドDIGITAL-GND の間の容量結合ＣANALOGの程度に影響する。面積が小さくなるほど容量結合が小さくなる。更に、Ｎウェル２８とディジタル部の２つのウェル２０、２２の間の分離が大きいほどよい。
【００４３】
供給線上で許容できる雑音の量の点では、許容量を減少させるため、供給線はDIGITAL-VDD 、DIGITAL-GND 、LATCH-VDD 、LATCH-GND 、ANALOG-VDD及びANALOG-GNDである。図４のレイアウトは、これらの雑音の許容量の要求に適合し、もっとも敏感である供給線ANALOG-VDD及びANALOG-GNDがもっとも雑音を発生するディジタル部からもっとも遠くになっている。
【００４４】
図４では、（LATCH-GND とANALOG-GNDにそれぞれ接続される）Ｐウェル２６と３０は、それぞれのＮウェル２４と２８のディジタル部により近い側に位置している。LATCH-GND とANALOG-GNDのDIGITAL-GND とDIGITAL-VDD からの分離を更に改善するため、替わりにそれらをそれぞれのＮウェル２４と２８の他方の側に位置させ、これらのＰウェルのディジタル部からの距離を最大にしてもよい。
【００４５】
図６は、本発明の第２実施例による図３の回路のレイアウトを示す。図６の実施例は、いわゆる絶縁体上シリコン（ＳＯＩ）を有し、そこではシリコン材料（ここではＰ型）の基板４０が高エネルギ酸化粒子の形で打ち込まれ、二酸化けい素ＳｉＯ2 の打ち込まれた層４２を、基板表面から小さな厚さ形成する。
打ち込まれた二酸化けい素層４２の形成の後、酸化物トレンチ４４と４６が基板４０に形成され、このトレンチは下側に伸びて堆積された二酸化けい素層４２にまで達する。従って、酸化トレンチ４４と４６は、図３の回路のディジタル部、ラッチ部及びアナログ部にそれぞれ対応する３つの領域４０Ａ、４０Ｂ及び４０Ｃに基板を分割するように機能する。
【００４６】
各基板領域４０Ａ、４０Ｂ及び４０Ｃ内では、Ｐウェル４８Ａ〜４８Ｃ及びＮウェル５０Ａ〜５０Ｃが従来の方法で形成される。ディジタル部に対応する領域４０Ａ内では、基板はディジタル部のグランドDIGITAL-GND に接続され、Ｎウェル５０Ａはディジタル部の正の供給線DIGITAL-VDD に接続される。ラッチ部に対応する領域４０Ｂでは、基板はラッチ部のグランドLATCH-GND に接続され、Ｎウェル５０Ｂはラッチ部の正の供給線LATCH-VDD に接続される。アナログ部に対応する領域４０Ｃでは、基板はアナログ部のグランドANALOG-GNDに接続され、Ｎウェル５０Ｃはアナログ部の正の供給線アナログＶＤＤに接続される。
【００４７】
いずれにしろ、酸化物トレンチ４４と４６の替わりに、基板と反対の導電性のウェルを使用して異なる部分を分離することが可能である。これらのウェルは絶縁層４２まで伸びる必要がある。分離ウェルは、もしそれらが絶縁層４２まで伸びるなら、ウェル５０Ａ〜５０Ｃと同じものである。
図７は、いわゆる貼り合わせウエハ構造上の図３の回路の他のレイアウトを示す図である。図６の実施例のＳＯＩ構造で生じる問題の１つは、基板表面の下の二酸化ケイ素層を形成するのに必要な高エネルギ酸素打ち込みによる基板へのダメージに関係する。図７の貼り合わせウエハ構造は、典型的には最初の厚さが３００μｍのデバイスウエハを使用してその露出表面を酸化して酸化層５２を形成することにより、この問題を解決する。デバイスウエハは、典型的には厚さが３００μｍの背面ウエハ５４が貼り付けられ、デバイスウエハと背面ウエハの間に酸化層５２が位置するウエハのサンドイッチが形成される。この後、デバイスウエハは厚さが約５μｍまで低減され、その結果得られた構造に酸化物トレンチ４４と４６、Ｐウェル４８Ａ〜４８Ｃ及びＮウェル５０Ａ〜５０Ｃを従来の方法で形成するように処理される。貼り合わせウエハ構造は、図６のＳＯＩ構造で必要な酸素打ち込み工程がないので、張り合わされたウエハ構造の基板は一般にＳＯＩ構造に比べて高品質である。
【００４８】
図４から図６では、Ｐ型基板が使用された。しかし、替わりにＮ型の基板を使用してこれまで説明したのと逆の導電性のウェルを使用することもできる。この場合、Ｎ基板とＮウェルは関係するグランドＧＮＤに、Ｐウェルは関係する正の供給線ＶＤＤに接続される。
図８の（Ａ）と（Ｂ）は、図３の回路のセルのラッチ回路Ｌとアナログ回路ＡＣの構造の例をそれぞれ示す。
【００４９】
図８の（Ａ）のラッチ回路Ｌは、（この場合は）マスタ−スレーブ構成を有する差動Ｄ型である。図８の（Ａ）のラッチ回路は、ＮＡＮＤゲート６２と６４で構成されるマスタフリップフロップ６０と、ＮＡＮＤゲート６８と７０で構成されるスレーブフリップフロップ６６とを有する。ＮＡＮＤゲート７２と７４はそれぞれ（図３の）クロック信号ＣＬＫをその入力の１つで受ける。ゲート７２と７４の他の入力は、回路のＴと／Ｔの入力にそれぞれ接続されている。Ｔ入力は、関係するセルのディジタル回路ＤＣにより生成されるサーモメータ・コード信号Ｔを受ける。／Ｔ入力は、サーモメータ・コード信号の相補信号／Ｔを受けるように接続されている。相補信号Ｔと／Ｔは、この実施例では、信号Ｔにおけるいかなる変化も信号／Ｔにおける相補の変化を伴うから、入力ワードが変化した時に電源供給線上に現れる雑音を低減するのに使用される。しかし、図８の（Ａ）の回路は、（図示していない）付加したインバータを単一入力とゲート７４の関係する入力の間に設けて、単一の信号Ｔの入力を有するように変形してもよい。
【００５０】
図８の（Ａ）の回路も、マスタフリップフロップ６０の出力Ｍ、／Ｍとスレーブフリップフロップ６６の入力との間に接続されるＮＡＮＤゲート７６と７８を含む。これらのゲート７６と７８は、インバータ８０によって生成されたクロック信号ＣＬＫの反転された信号／ＣＬＫを受ける。スレーブフリップフロップの出力は、それぞれ相互に相補である出力信号ＴＣＫと／ＴＣＫを生成する。
【００５１】
図８の（Ａ）の回路を使用することにより、クロック信号ＣＬＫが「高」の時には、ゲート７２と７４はイネーブルであり、マスタフリップフロップ６０の出力Ｍと／Ｍをそれぞれ入力Ｔと／Ｔと同じ論理値、すなわちＭ＝Ｔ、／Ｍ＝／Ｔにする。ゲート７６と７８は、ディスエーブルであり、従ってスレーブフロップ６６は前の状態を維持する。クロック信号ＣＬＫが「高」から「低」に変化する時、マスタフリップフロップ６０への入力はＴと／Ｔから切り離され、スレーブフロップ６６の入力は同時にマスタフリップフロップ６０の出力Ｍと／Ｍに結合される。従って、マスタフリップフロップ６０はその状態をスレーブフロップ６６に伝達する。マスタフリップフロップ６０はその時には実効的にディスエーブルなので、出力信号ＴＣＫと／ＴＣＫにはこれ以上の変化は生じない。クロック信号ＣＬＫの次の立ち上がりエッジで、スレーブフロップ６６はマスタフリップフロップ６０から切り離されてその状態を維持し、マスタフリップフロップ６０は再び入力信号Ｔと／Ｔに従う。
【００５２】
図３はディジタル回路をアナログ回路に接続するラッチ回路を示すが、これは本質的なことではない。少なくとも１つの第１のディジタル信号を受けて、この第１のディジタル信号から導出した複数の第２のディジタル信号を、各第２のディジタル信号の次のアナログ回路への印加のタイミングをうまく制御するように出力する限り、いかなる信号制御回路でも使用できる。第１及び第２のディジタル信号は個数が等しい必要はない。例えば、信号制御回路は、２個以上の第１のディジタル信号を合わせて１つの第２のディジタル信号を生成する組合せ論理機能を有することができる。更に、第２のディジタル信号を異なるアナログ回路の入力に同時に印加する場合である必要はかならずしもない。第２のディジタル信号の交互の印加が必要である場合には、異なる第２のディジタル信号を各入力に印加するそれぞれの時にも注意深い制御が必要である。
【００５３】
図８の（Ｂ）は、図３の回路の１個のセルの例示的なアナログ回路ＡＣの部分を一部を示す図である。アナログ回路ＡＣは、定電流源９０と差動スイッチ回路１００とを備える。差動スイッチ回路１００は、第１及び第２のＰＭＯＳ電界効果トランジスタ（ＦＥＴｓ）Ｓ１、Ｓ２を備える。トランジスタＳ１、Ｓ２の各電源は、電流源９０も接続されている共通ノードＣＮに接続されている。トランジスタＳ１、Ｓ２の各ドレインは、回路のそれぞれの第１及び第２の加算出力端子ＯＵＴＡとＯＵＴＢに接続されている。この実施例では、すべてのセルの各出力端子ＯＵＴＡは共通に接続され、すべてのセルの各出力端子ＯＵＴＢは共通に接続されている。
【００５４】
各トランジスタＳ１、Ｓ２は、そのゲートに接続される対応するドライバ回路１０６1 、１０６2 を有する。セルのラッチ回路Ｌ（例えば、図８の（Ａ））により生成されるクロック化されたサーモメータ信号ＴＣＫと／ＴＣＫは、それぞれドライバ回路１０６1 と１０６2 の入力に印加される。各ドライバ回路は、受け取った入力信号ＴＣＫ又は／ＴＣＫをバッファリング及び反転して、その関係するトランジスタＳ１又はＳ２用のスイッチング信号ＳＷ１又はＳＷ２を生成し、安定状態では、トランジスタＳ１とＳ２の一方がオンで、他方がオフである。例えば、図２自体に示されるように、入力信号ＴＣＫは「高レベル（Ｈ）」を有し、入力信号／ＴＣＫは「低レベル（Ｌ）」を有し、トランジスタＳ１用のスイッチング信号ＳＷ１（ゲート駆動電圧）はトランジスタをオンにするように低レベルＬであり、トランジスタＳ２用のスイッチング信号ＳＷ１（ゲート駆動電圧）はトランジスタをオフにするように高レベルＨである。このように、この状態では、共通ノードＣＮに流れ込む電流Ｉはすべて第１の出力端子ＯＵＴＡを通過し、第２の出力端子ＯＵＴＢは通過しない。
【００５５】
入力信号ＴＣＫ、／ＴＣＫが図８の（Ｂ）に示す状態から相補的な変化を行う時、トランジスタＳ１はトランジスタＳ２がオンになるのと同時にオフする。
多くの他の設計のアナログ回路を使用することができる。例えば、他の差動スイッチ回路は、英国特許出願第９８００３８７．４号に説明されており、ＤＡＣのＩＣで使用される他のセルアレイ及び他の混合信号ＩＣは英国特許出願第９８００３６７．６号に説明されている。
【００５６】
ディジタル回路が関係する限り、いかなる適当な２値サーモメータ・コーディング回路も使用できる。２段階のデコード方法が、２個以上のグローバルデコーダが入力ワードを（行及び列の信号又は行、列及び深さの信号として参照される）サーモメータ・コード信号の２個以上の組（又はディメンジョン）にデコードするのに使用できる。信号のこれらの２個以上の組は、それぞれセルに対応する複数のローカルデコーダに伝達される。各ローカルデコーダは、グローバルデコーダにより生成された組内の少ない個数（例えば２又は３）を受けてデコードする。これらのローカルデコーダは、サーモメータ・コード信号の組にそれぞれ対応する２個以上のディメンジョンにおいて、論理的に（かならずしも物理的にではない）配置されていると見なせる。ローカルデコーダは、サーモメータ・コード信号の組によってアドレスされ、簡単な組合せ論理を使用してそれぞれのセル用の各「ローカル」サーモメータ・コード信号を導出する。図３のディジタル回路ＤＣ１〜ＤＣｎは、例えば、それぞれこのようなローカルデコーダだけから構成され、グローバルデコーダはこれらのディジタル回路ＤＣ１〜ＤＣｎの外にある。更に、２段のサーモメータ・コーディングの詳細は、出願中の英国特許出願第９８００３８４．１号に示されている。
【００５７】
図９は、ＤＡＣのＩＣの異なる部分間の電源供給の分離を更に改善することを目的とした図３の回路の変形例を示す。図９の変形例では、回路は４つの異なる部分、すなわち、アナログ、ラッチ、デコーダ及び「他のディジタル」部に分けられている。各部分は、それ専用の独立したＶＤＤとＧＮＤの供給線を有する。この方法で、デコーダ回路はＤＡＣのチップ上に含まれるディジタル回路の残りの部分１１０の電源供給線から分離されたそれ専用の電源供給線を有する。これにより、デコーダ部における複数ゲートの急速な同時スイッチングによるデコーダ部電源供給線における変化は、基板から分離される。すなわち、「それを清潔にする(cleaning it up)」。更に、デコーダ部は雑音の多い「他のディジタル」部をより敏感なアナログ及びラッチ部から物理的に分離するように機能する。
【００５８】
図９の変形例は、これまでに図４から図６を参照して説明したいかなるレイアウトにも容易に適用できる。例えば、図４の実施例の場合、ディジタル部とラッチ部の間に更に「三重ウェル」を加えることだけが必要であり、他の部分は図４のラッチ部に等価な構造を有するが、Ｐウェルがデコーダ部のグランドデコーダＧＮＤに接続され、Ｎウェルがデコーダ部の正の供給線デコーダＶＤＤに接続される。対応する変形例は、基板４０を最初の３つの替わりに４つの領域に単に分けるだけで図６及び図７の実施例で可能である。
【００５９】
図１０は、図９のＤＡＣのＩＣの部分の１つのレイアウトの例を示すＤＡＣチップの一部の概略平面図を示す。図１０に示すように、アナログ回路ＡＣは正方形又は長方形の領域１１２に配置される。領域１１２の３方の回りには、ラッチ回路ＬがＵ字形の領域１１４に配置されている。これまで述べたように、ラッチ回路は（数個のゲートを有するだけの）簡単な構成であることが望ましく、それにより占められる領域１１４は小さいことが望ましい。
【００６０】
Ｕ字形の領域１１４の外側では、ディジタル回路ＤＣが別のＵ字形の領域１１６内に配置される。この領域１１６の外側では、ＤＡＣチップの残りのディジタル回路（「他のディジタル」）が領域１１８内に配置される。接点１２０は、回路の部分をチップの（図示していない）外部ピンに接続するのに使用される。
図１１は、図３の回路のラッチ部を実現する１つの例を示すブロック回路図である。この例では、クロック発生器２１０は単一のクロックバッファ回路２２０に接続され、そこに基本クロック信号ＢＣＬＫを印加する。クロックバッファ２２０は、回路が使用されている時に相補のクロック信号ＣＬＫと／ＣＬＫが発生される非反転及び反転出力を有する。
【００６１】
非反転クロック信号ＣＬＫは単に基本クロック信号ＣＬＫをバッファリングするだけで生成され、反転クロック信号／ＣＬＫは基本クロック信号ＣＬＫを反転してバッファリングすることにより生成される。クロックバッファ２２０が周波数分割機能を有し、例えば、相補クロック信号ＣＬＫと／ＣＬＫを基本クロック信号ＢＣＬＫの半分の周波数にすることも可能である。この場合、クロックバッファ２２０は、その反転出力がそのデータ入力に戻されるように接続されるＤ型フリップフロップによって実現でき、基本クロック信号ＢＣＬＫはフリップフロップのクロック入力に印加され、反転クロック信号ＣＬＫと／ＣＬＫはそれぞれフリップフロップの非反転及び反転出力に生成される。
【００６２】
相補クロック信号ＣＬＫと／ＣＬＫは、分配線２３０と２４０を介してそれぞれラッチ回路Ｌ１〜Ｌｎのクロック入力に分配される。これらのラッチ回路Ｌ１〜Ｌｎは、この例では反転されたクロック信号／ＣＬＫがクロックバッファ２２０により発生されるので図８の（Ａ）に示したインバータ８０が必要ない以外は、それぞれ図８の（Ａ）に示した構成を有する。
【００６３】
図１１に示したクロック分配の配置は、データに依存するジッタが出力サーモメータ信号ＴＣＫ１〜／ＴＣＫｎに存在するアプリケーションを要求される場合にはかならず満足のいくように動作するとは限らないということを本願発明者が分かった。
図１２は、図３のデコーダ１０に印加される入力コードＤ1 〜Ｄｍにおける異なるサンプル−サンプルの変化に対するジッタにおける変動を示す。入力コードがあるサンプルから次のサンプルで変化しない時（すなわち、入力ワードＤ１〜Ｄｍが基本クロック信号ＢＣＬＫの１サイクルの前後で同じ時）、出力サーモメータ信号ＴＣＫ、／ＴＣＫにおけるジッタは無視できるほど小さい。しかし、入力ワードがあるサイクルから次のサイクルで変化する時、ジッタの量がサンプル−サンプルの変化の大きさに比例して増加することが観察される。このようなサンプル−サンプルの最大の変化は、入力ワードがその負のフルスケール値−ＦＳからその正のフルスケール値＋ＦＳに変化する時又はその逆の時のいずれかで起きる。この場合、ジッタは２０ｐｓ位である。入力ワードのより小さい変化に対しては、ジッタは比例して低減される。例えば、入力ワードがフルスケール値ＦＳの１／４に等しい量（例えば、入力ワードが+1/2ＦＳから+3/4ＦＳ）だけ増加する時、観察されるジッタはほぼ５ｐｓである。
【００６４】
ジッタがサンプル−サンプルの変化の大きさに比例して変化する理由は、クロックバッファ２２０によって生成されるクロック信号ＣＬＫと／ＣＬＫのローディングがラッチ回路Ｌ１〜Ｌｎがあるサイクルから次のサイクルでその状態を変化させる個数に依存していることによる。入力ワードがあるサイクルから次のサイクルで同じ時には、その状態を変化させるラッチ回路はないので、クロック信号ＣＬＫと／ＣＬＫのローディングは最小である。一方、入力ワードが変化する時、ラッチ回路Ｌ１〜Ｌｎのいくつかは、あるサイクルから次のサイクルでその状態を変化させ、状態を変化させるラッチ回路の個数が大きくなるに従ってクロック信号ＣＬＫと／ＣＬＫで行われるローディングが大きくなる。
【００６５】
この問題に対する適当な解決策は、クロックバッファ２２０における出力トランジスタのサイズを単に増加させてロード駆動能力をより大きくすることが考えられるが、そのような解決策は実際には不満足である。１つの理由は、クロックバッファ２２０の電流消費が増加し、その結果敏感なアナログ電源供給線ANALOG-VDDとANALOG-GNDに相互結合せざるをえないラッチ回路電源線LATCH-VDD とLATCH-GND に付加的な雑音を結合することになるということである。また、重い負荷の分配線２３０と２４０は相対的に長く、その結果相対的に高い寄生容量を有し、クロックバッファ２２０から異なるラッチ回路に分配されるクロック信号に不可避的にスキューを生じる。
【００６６】
図１１及び図１２を参照して説明したジッタの問題に対する好適な解決策を図１３に示す。図１３では、クロックバッファ２２０はラッチ回路Ｌ１〜Ｌｎにそれぞれ対応するクロックバッファＢ１〜Ｂｎのアレイに置き換えられる。各クロックバッファＢ１〜Ｂｎは、その入力でクロック発生回路２１０により生成された基本クロック信号ＢＣＬＫを受け、その非反転及び反転出力に対応するラッチ回路に専用の相補のクロック信号ＣＬＫと／ＣＬＫを生成する。従って、各バッファ回路は図１１のクロックバッファ２２０と同じ基本構成を有するが、各バッファ回路Ｂ１〜Ｂｎは１つのラッチ回路だけを駆動するので、その出力トランジスタのサイズを図１１のクロックバッファ２２０よりはるかに小さくできる。
【００６７】
各ラッチ回路Ｌ１〜Ｌｎは、それとクロック発生回路２１０の間に配置される専用のバッファ回路Ｂ１〜Ｂｎを有するので、クロック発生回路２１０をバッファ回路Ｂ１〜Ｂｎにリンクさせるクロック分配線２５０は、図１１の対応するクロック分配線２３０と２４０より、ラッチ回路の状態の変化による影響がはるかに少なくなる。従って、ジッタの量は著しく低減され、例えば、入力ワードのいかなるサンプル−サンプル変化に対しても２ｐｓ以下になる。
【００６８】
２つのクロック分配線を使用して相互に相補の基本クロック信号ＢＣＬＫと／ＢＣＬＫをバッファ回路に分配することも可能であり、その場合には各バッファ回路は基本クロック信号から必要な相補の「ローカル」クロック信号ＣＬＫと／ＣＬＫを導出するためのインバータを単に有するだけである。これは、クロック分配線が相補の変化を行い、（２つのクロック分配線が容量的に結合される）基板へのクロック信号の変化の影響を低減するという利点を有する。
【００６９】
この分野の技術者には、図１２に示したジッタのパフォーマンスを改善するため、各ラッチ回路に図１３に示したようなそれ専用のバッファ回路を設けることは必要でないことが理解されるであろう。例えば、２個以上のラッチ回路（例えば隣接するラッチ回路Ｌ１とＬ２）が同一のバッファ回路Ｂを共有し、バッファ回路の全体個数を低減することが可能である。しかし、この場合いくつかのデータ依存ジッタが残るのが避けられない。例えば、いくつかの入力ワードの変化はラッチ回路Ｌ１とＬ２の両方の状態を変化（高ローディング）させ、他の入力ワードの変化は１つだけの状態を変化させるか又は両方の状態を変化させない（中間又は低ローディング）ことがある。共通のバッファ回路を共有するラッチ回路内のこれらの異なるローディングの可能性のため、ジッタは（図１２の場合より低レベルではあるが）存在する。
【００７０】
本願発明者は、図１３の信号制御回路はクロック分配線又は複数の線のローディングから生じるジッタを低減するのに効果があるが、信号制御回路の電源供給線へのロードはあるクロックサイクルから次のクロックサイクルへの変化の大きさに依存する、すなわちラッチ回路Ｌ１〜Ｌｎのあるクロックサイクルから次のクロックサイクルで状態を変化させる個数に依存するという事実から別のジッタが生じることが分かった。この問題を解決するため、図１４に示すように、信号制御回路は電源供給の目的でｎ個の個別のユニットＰＳＵ１〜ＰＳＵｎに分割される。各ユニットＰＳＵはクロックバッファ回路Ｂ’とラッチ回路Ｌで作られる。
【００７１】
この実施例では、クロック発生回路３１０は、異なる各クロック分配線３２０から３３０によって各異なるクロックバッファ回路Ｂ１’〜Ｂｎ’に分配される相互に相補の基本クロック信号ＢＣＬＫと／ＢＣＬＫを発生するように動作する。従って、各クロックバッファ回路Ｂ’は関係するラッチ回路Ｌに印加するための必要な「ローカル」な相互に相補なクロック信号を生成する２個のインバータを備える。
【００７２】
図１４の実施例では、異なるユニットＰＳＵ１〜ＰＳＵｎ用のＶＤＤとＧＮＤの供給線は、第１及び第２の抵抗ＲＡとＲＢ及び容量Ｃを使用して相互に切り離される。抵抗ＲＡはそのユニットＰＳＵの第１の電源供給ノードＮＡを信号制御回路の正の主供給線LATCH-VDD に接続する。この第１の電源供給ノードＮＡは、ユニットＰＳＵ内でそのユニットのクロックバッファ回路Ｂ’とラッチ回路ＬのＶＤＤ接続端子に接続される。同様に、抵抗ＲＢはそのユニットＰＳＵの第２の電源供給ノードＮＢを信号制御回路の主たる電気的なグランド線LATCH-GND に接続する。この第２の電源供給ノードＮＢは、ユニットＰＳＵ内で関係するユニットのバッファ回路Ｂ’とラッチ回路ＬのＧＮＤ接続端子に接続される。容量Ｃは、２個のノードＮＡとＮＢの間に接続される。
【００７３】
この実施例では、図１４自体に示すように、抵抗ＲＡは、ソースが正の主供給線LATCH-VDD に接続され、ドレインがノードＮＡに接続されたＰＭＯＳトランジスタにより構成されている。ＰＭＯＳトランジスタのゲートは、LATCH-GND に接続されている。抵抗ＲＢは、ソースが主たる電気的なグランド線LATCH-GND に接続され、ドレインがノードＮＢに接続されたＮＭＯＳトランジスタにより構成されている。ＮＭＯＳトランジスタのゲートは、LATCH-VDD に接続されている。トランジスタのゲートをLATCH-GND とLATCH-VDD にそれぞれ接続する理由は、トランジスタの抵抗が電源供給電圧LATCH-VDD とLATCH-GND における変化をトラック（追跡）し、これらの２つの供給線の間の電位差が増加した時には、トランジスタはより強力にオン状態になり、その各抵抗値を減少させる。
【００７４】
抵抗ＲＡとＲＢを生じるように使用されるトランジスタのサイズを、ユニットＰＳＵの個別の１つの回路（すなわち、バッファ回路Ｂ’とラッチ回路Ｌ）に含まれるトランジスタのサイズに一致させることが望ましい。例えば、ＲＡとＲＢを生じるように使用される各トランジスタのサイズは、個別のユニットＰＳＵのバッファ回路とラッチ回路におけるトランジスタの全体サイズに等しくする。
【００７５】
図１４を参照して説明した電源供給分離の考えは、図１１の実施例に適用しても効果がある。この場合、異なるラッチ回路は各クロックバッファ回路を持たないので、電源供給の目的の個別のユニットＰＳＵは、それぞれラッチ回路Ｌ１〜Ｌｎの１つだけに単に接続することで構成される。同様に、（更なる可能性について前述した）２個以上のラッチ回路が同一のクロックバッファ回路を共有する時には、電源供給のためのユニットＰＳＵは、それらの２個以上のラッチ回路とそれらのラッチ回路にクロック信号を印加する共通のバッファ回路で形成される。
【００７６】
これまで説明した実施例の（図３の参照番号１０の）ディジタル回路がサーモメータ・コード信号を生成するということは本質的なことではない。例えば、アナログ回路は、サーモメータ・コード信号が使用される場合のように組み合わされるより、ディジタル回路によって生成されるディジタル信号に従って個別に選択されるべきである。これにより、ディジタル回路によって生成されるディジタル信号は、相互に排他的な選択信号になる。
【００７７】
これまでの実施例との関係で説明された方法は、敏感なアナログ回路が時間的に単一の良好に規定された瞬間又はそれぞれずれた（しかし良好に規定された）瞬間にそれぞれ所定の動作を実行できなければならないいかなる状況にも適用可能である。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、雑音を低減したディジタル回路とアナログ回路の混合回路が実現できる。
【図面の簡単な説明】
【図１】従来のＤＡＣのＩＣの一部を示す図である。
【図２】２値入力ワードから導出されるサーモメータ・コード信号を示す図表である。
【図３】本発明を実現したＤＡＣのＩＣの一部を示す図である。
【図４】本発明の第１実施例のＩＣ基板上の回路のレイアウトの概略断面図を示す図である。
【図５】第１実施例の動作を示す図４に対応する概略図である。
【図６】本発明の第２実施例のＩＣ基板上の他の回路のレイアウトの概略断面図である。
【図７】本発明の第３実施例のＩＣ基板上の他の回路のレイアウトの概略断面図である。
【図８】本発明を実現するＤＡＣのＩＣで使用するのに適したラッチ回路とアナログ回路の回路図である。
【図９】本発明を実現する他のＤＡＣのＩＣの一部を示す図である。
【図１０】図９のＤＡＣのＩＣの回路レイアウトを示す概略的な平面図である。
【図１１】本発明の実施例で使用するための信号制御回路の第１の例のブロック回路図である。
【図１２】図１１の信号制御回路におけるジッタを示すグラフを示す図である。
【図１３】本発明の実施例で使用するための信号制御回路の第２の例のブロック回路図である。
【図１４】本発明の他の実施例で使用する信号制御回路の一部のブロック回路図である。
【符号の説明】
１０…デコーダ回路
１２…ラッチ回路の組
１４…アナログ回路の組
ＤＣ１〜ＤＣｎ…ディジタル回路
Ｌ１〜Ｌｎ…ラッチ回路
ＡＣ１〜ＡＣｎ…アナログ回路
【図１】
0004101964.tif 000002
【図２】
0004101964.tif 000003
【図３】
0004101964.tif 000004
【図４】
0004101964.tif 000005
【図５】
0004101964.tif 000006
【図６】
0004101964.tif 000007
【図７】
0004101964.tif 000008
【図８】
0004101964.tif 000009
【図９】
0004101964.tif 000010
【図１０】
0004101964.tif 000011
【図１１】
0004101964.tif 000012
【図１２】
0004101964.tif 000013
【図１３】
0004101964.tif 000014
【図１４】
0004101964.tif 000015