(57)【特許請求の範囲】
【請求項１】
半導体基板の上部に形成されたポリシリコンパターンと、
前記ポリシリコンパターンを含む前記半導体基板の上部に低圧化学気相蒸着方法で形成された第１酸化膜層と、
前記第１酸化膜層の上部に形成された窒化膜層と、
前記窒化膜層の上部に低圧化学気相蒸着方法で形成された第２酸化膜層を備えて、
前記ポリシリコンパターンの端での前記第１酸化膜層の厚さに対する前記ポリシリコンパターンの上部面、または側面での前記第１酸化膜層厚さの比が１．４以下であり、
前記第１酸化膜層及び／又は前記第２酸化膜層は、５ａｔｏｍｉｃ％以下の窒素を含む表面層を有することを特徴とする半導体装置。
【請求項２】
前記ポリシリコンパターンは、少なくとも一つの凹凸部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１酸化膜／窒化膜／第２酸化膜の誘電層を有する半導体装置の製造方法において、
（ａ）半導体基板の上部に６５０〜８００℃の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸着方法で第１酸化膜層を蒸着する段階と、
（ｂ）Ｎ２Ｏ、またはＮＯあるいはＮＨ３雰囲気下で前記半導体基板を第１アニリングし、前記第１酸化膜層内に５ａｔｏｍｉｃ％以下の窒素を含む表面層を形成する段階と、
（ｃ）前記第１酸化膜層の上部に窒化膜層を蒸着する段階と、
（ｄ）前記窒化膜層の上部に６５０〜８００℃の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸着方法で第２酸化膜層を蒸着する段階と、
（ｅ）Ｎ２Ｏ、またはＮＯあるいはＮＨ３雰囲気下で前記半導体基板を第２アニリングし、前記第２酸化膜層内に５ａｔｏｍｉｃ％以下の窒素を含む表面層を形成する段階とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記第１アニリング段階は、７００〜１０００℃の温度で実施することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１アニリング段階前に乾式、または湿式酸化を実施する段階をさらに備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第２アニリング段階は、７００〜１０００℃の温度で実施することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
前記第２アニリング段階前に乾式、または湿式酸化を実施する段階をさらに備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項８】
前記（ａ）段階と前記（ｂ）段階は、インシチュー（ｉｎ−ｓｉｔｕ）に進行することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項９】
前記（ｄ）段階と前記（ｅ）段階は、インシチューに進行することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１０】
前記（ａ）段階乃至前記（ｅ）段階は、インシチューに進行することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１１】
フローティングゲートと前記フローティングゲートの上部に層間誘電層を介して形成されたコントロールゲートのスタック形ゲートメモリセルを有する非揮発性メモリ装置の製造方法において、
半導体基板の上部にアクティブ領域を定義するための素子分離領域を形成する段階と、
前記素子分離領域が形成された前記半導体基板の上部にフローティングゲートに用いられるポリシリコン層を蒸着する段階と、
（ａ）前記ポリシリコン層が形成された前記半導体基板の上部に６５０〜８００℃の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸着方法で、第１酸化膜層を蒸着する段階、（ｂ）Ｎ２Ｏ、またはＮＯあるいはＮＨ３雰囲気下で前記半導体基板を第１アニリングして、前記第１酸化膜層内に５ａｔｏｍｉｃ％以下の窒素を含む表面層を形成する段階、（ｃ）前記第１酸化膜層の上部に窒化膜層を蒸着する段階、（ｄ）前記窒化膜層の上部に６５０〜８００℃の温度及び１〜１００Ｐａ圧力で低圧化学気相蒸着方法で第２酸化膜層を蒸着する段階、（ｅ）Ｎ２Ｏ、またはＮＯあるいはＮＨ３雰囲気下で前記半導体基板を第２アニリングして前記第２酸化膜層内に５ａｔｏｍｉｃ％以下の窒素を含む表面層を形成する段階からなる層間誘電層を形成する段階と、
前記層間誘電層の上部にコントロールゲートに用いられるポリシリコン層を蒸着する段階とをさらに備えることを特徴とする非揮発性メモリ装置の製造方法。
【請求項１２】
前記素子分離領域を形成する段階は、前記半導体基板の上部にトンネル酸化膜層及びフローティングゲートに用いられるポリシリコン層を順次に蒸着する段階と、
前記ポリシリコン層の上部にハードマスク層を形成し、前記ハードマスク層をアクティブパターンにパタニングする段階と、
前記パタニングされたハードマスク層を用いて前記ポリシリコン層及び前記半導体基板を食刻してトレンチを形成する段階と、
前記パタニングされたハードマスク層の上部及び前記トレンチの内部に前記トレンチが埋め込まれるように酸化膜を蒸着する段階と、
前記酸化膜を食刻して前記ポリシリコン層を露出させる段階とを備えることを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項１３】
前記素子分離領域が形成された前記半導体基板の上部に蒸着された前記フローティングゲートに用いられるポリシリコン層は、６００℃以上の温度で結晶状にインシチュードーピングしつつ蒸着することを特徴とする請求項１２に記載の非揮発性メモリ装置の製造方法。
【請求項１４】
前記素子分離領域が形成された前記半導体基板の上部に蒸着された前記フローティングゲートに用いられるポリシリコン層は、結晶状の薄膜を蒸着する第１段階、インシチュードーピングしつつ非晶質状の薄膜を蒸着する第２段階、及び結晶状の薄膜を蒸着する第３段階に蒸着することを特徴とする請求項１２に記載の非揮発性メモリ装置の製造方法。
【請求項１５】
前記フローティングゲートに用いられるポリシリコン層は、６００℃以上の温度で結晶状にインシチュードーピングしつつ蒸着することを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項１６】
前記フローティングゲートに用いられるポリシリコン層は、結晶状の薄膜を蒸着する第１段階、インシチュードーピングしつつ非晶質状の薄膜を蒸着する第２段階、及び結晶状の薄膜を蒸着する第３段階に蒸着することを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項１７】
前記フローティングゲートに用いられるポリシリコン層を蒸着する段階において、前記ポリシリコン層を少なくとも一つの凹凸部が形成されるようにパタニングする段階をさらに備えることを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項１８】
前記第１アニリング段階は、７００〜１０００℃の温度で実施することを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項１９】
前記第１アニリング段階前に乾式、または湿式酸化を実施する段階をさらに備えることを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項２０】
前記第２アニリング段階は、７００〜１０００℃の温度または１０５０℃のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）で実施することを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項２１】
前記第２アニリング段階前に乾式、または湿式酸化を実施する段階をさらに備えることを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項２２】
前記（ａ）段階と前記（ｂ）段階は、インシチューに進行することを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項２３】
前記（ｄ）段階と前記（ｅ）段階は、インシチューに進行することを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項２４】
前記（ａ）段階乃至前記（ｅ）段階は、インシチューに進行することを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項２５】
前記コントロールゲートに用いられるポリシリコン層は、６００℃以上の温度で結晶状にインシチュードーピングしつつ蒸着することを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【請求項２６】
前記コントロールゲートに用いられるポリシリコン層は、結晶状の薄膜を蒸着する第１段階、インシチュードーピングしつつ非晶質状の薄膜を蒸着する第２段階、及び結晶状の薄膜を蒸着する第３段階に蒸着することを特徴とする請求項１１に記載の非揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に酸化膜／窒化膜／酸化膜（ＯＮＯ）の誘電層を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、ＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）のように時間の経過によりデータを消失する揮発性としてデータの入・出力が速いＲＡＭ製品と、一回のデータの入力によりその状態は維持可能であるが、データの入・出力が遅いＲＯＭ（Read Only Memory）製品とに大別される。このようなＲＯＭ製品中で、電気的な方法でデータを記録及び消去することのできるＥＥＰＲＯＭ（electrically erasable and programmable ROM）とフラッシューメモリに対する需要が増えつつある。前記フラッシューメモリ装置は、高速に電気的消去できるＥＥＰＲＯＭの進歩されたものであって、回路ボードから除去せずに、Ｆ−Ｎトンネリング（Fowler−Nordheim tunneling）、または熱電子（hot electron）を用いて、電気的にデータの入・出力を制御するものである。
【０００３】
特に、高集積フラッシューメモリ装置は、磁気ディスクメモリ（magnetic disk memory）装置を代替できることに期待される。これは、小さいセル面積と速いアクセス時間（access time）、そして少ない電力消耗などの利点を有しているためである。しかし、フラッシューメモリ装置が磁気ディスクメモリを代替するためには、ビット当たり原価をもっと低減しなければならず、このために、工程回数を減少させ、セルの大きさをもっと縮小させることが要求される。これによって、半導体基板にアクティブ領域を定義するためのアクティブパターンとフローティングゲートのパターンを同一に形成することによって、ビットライン間の離隔距離を縮小させてメモリセルのサイズを減少させることができる、いわゆる、自己整列された浅いトレンチ素子分離（self−aligned shallow trench isolation；以下、‘ＳＡ−ＳＴＩ’という。）構造を有するフラッシューメモリセルが提案されている。
【０００４】
通常のＳＡ−ＳＴＩ構造を有するフラッシューメモリセルは、ＳＴＩ領域によりアクティブ領域が定義されたシリコン基板の上部にＦ−Ｎトンネリングのためのトンネル酸化膜層を介して形成されたフローティングゲートと、フローティングゲートの上部に層間誘電層を介して形成されたコントロールゲートのスタック形ゲート構造に形成される。
【０００５】
データの貯蔵はコントロールゲートと基板に適宜な電圧を印加して、フローティングゲートに電子を取り込むか、取り出すことによって行われる。この時、層間誘電層は、フローティングゲートに充填された電荷特性を維持させ、コントロールゲートの電圧をフローティングゲートに伝達する役割をする。
コントロールゲートに印加した電圧をフローティングゲートに多く誘導するためには、フローティングゲートとコントロールゲートとの間で高いカップリング係数を維持しなければならない。
【０００６】
カップリング係数（Ｒ）は、
【数１】
0004040818.tif 000002
であるので、カップリング係数を増加させるためには、層間誘電層のキャパシタンスＣONOを増加させなければならない（ここで、ＣTOはトンネル酸化膜層のキャパシタンスである）。
【０００７】
また、キャパシタンス（Ｃ）は、
【数２】
0004040818.tif 000003
（ここで、εは誘電定数であり、Ａ及びＴはそれぞれ層間誘電層の面積及び厚さである。）
の式を満足するので、結果的に高いカップリング係数を得るためには、層間誘電層の面積を増加させるか、厚さを減少させなければならない。
【０００８】
しかし、ドーピングされたポリシリコンからなるフローティングゲートの上部に薄い熱酸化膜を形成することは現実的に非常に難しいだけでなく、漏洩電流が増加するとの問題があるため、現在は層間誘電層として、酸化膜より誘電定数が大きい酸化膜／窒化膜／酸化膜の複合膜を主に用いている。即ち、熱酸化工程により第１酸化膜を成長させた後、その上部に低圧化学気相蒸着（low pressure chemical vapor deposition；ＬＰＣＶＤ）方法で窒化膜を蒸着し、さらに熱酸化工程により第２酸化膜を成長させる。例えば、２５６Ｍｂ級以上のフラッシューメモリ装置においては、フローティングゲートに用いられるドーピングされた第２ポリシリコン層を酸化させ、約１００Å厚さの第１酸化膜を成長させた後、その上に約１３０Å厚さの窒化膜を蒸着し、この窒化膜を酸化させ、約４０Å厚さの第２酸化膜を成長させることにより等価酸化膜の厚さが約１００〜２００Åである層間誘電層を形成する。
【０００９】
第２酸化膜は、酸化膜に比べて構造的に緻密でない窒化膜で発生し得るピンホール（pin−hole）を防ぐためのもので、ＯＮＯ誘電層の絶縁特性を左右する。第２酸化膜は、ベアシリコン基板（bare silicon substrate）上で１５００〜２０００Å程の厚さに成長されるように湿式酸化法により形成するが、基板の全面に窒化膜が覆われているので、窒化膜上では約２０〜７０Å厚さに成長するようになる。湿式酸化法として１５００〜２０００Å厚さの第２酸化膜を形成させるためには、通常、９５０℃以上の高温工程が伴われれるので、トンネル酸化膜層と接触しているフローティングゲートのポリシリコングレインが大いに成長して、トンネル酸化膜層に応力を加えてトンネル酸化膜層を劣化させることができる。これを防止するために第２酸化膜をとても薄く形成する場合にはかえって漏洩電流が増える。
【００１０】
また、ポリシリコンのドーピング濃度が高いほど、その上に形成される熱酸化膜は酸化増進（oxidation enhancement）効果により厚さが増加するので、フローティングゲートの上部に形成される第１酸化膜の厚さを薄くコントロールすることがずいぶん難しい。１Ｇ級以上の超高集積フラッシューメモリ装置においては、ＯＮＯ層間誘電層の厚さ目標が約１１０〜１４０Åになろうと予測されるので、層間誘電層の酸化膜を熱酸化方法で形成する場合には膜厚さを減少させて、カップリング係数を高めることに限界がある。
【００１１】
また、熱酸化工程でフローティングゲートの上部に層間誘電層の第１酸化膜を形成すると、ドーピングされたポリシリコンからなるフローティングゲートの端ではシリコン格子が少なくて、酸素とシリコン間の反応が少なく生じる。従って、フローティングゲートの端で第１酸化膜の厚さがフローティングゲートの側面、または上部面での厚さに比べてずっと薄くようになって、この部位に電界が集中されることにより絶縁破壊（breakdown)特性が低下される。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、高い信頼性のＯＮＯ誘電層を有する半導体装置を提供することにある。
本発明の他の目的は、キャパシタンスを増加させて信頼性を向上させることができるＯＮＯ誘電層を有する半導体装置の製造方法を提供することにある。
本発明のさらなる他の目的は、高いカップリング係数を有する非揮発性メモリ装置の製造方法を提供することにある。
【００１３】
【課題が解決するための手段】
このような目的を達成するために、本発明は、半導体基板の上部に形成されたポリシリコンパターン、及び前記ポリシリコンパターンを含む前記半導体基板の上部に順次に積層された第１酸化膜層／窒化膜層／第２酸化膜層を備えて、前記ポリシリコンパターンの端での前記第１酸化膜層厚さに対する前記ポリシリコンパターンの上部面、または側面での前記第１酸化膜層厚さの比が約１．４以下であることを特徴とする半導体装置を提供する。
【００１４】
また、前記目的を達成するために、本発明は、半導体基板の上部に形成されたポリシリコンパターン、前記ポリシリコンパターンを含む前記半導体基板の上部に低圧化学気相蒸着方法で形成された第１酸化膜層、前記第１酸化膜層の上部に形成された窒化膜層、及び前記窒化膜層の上部に低圧化学気相蒸着方法で形成された第２酸化膜層を備えて、前記ポリシリコンパターンの端での前記第１酸化膜層厚さに対する前記ポリシリコンパターンの上部面、または側面での前記第１酸化膜層厚さの比が約１．４以下であることを特徴とする半導体装置を提供する。
【００１５】
好ましくは、第１酸化膜層は５％以下の窒素を含む表面層を有する。
好ましくは、第２酸化膜層は５％以下の窒素を含む表面層を有する。
好ましくは、ポリシリコンパターンは少なくとも一つの凹凸部を有する。
【００１６】
前記他の目的を達成するために、本発明は、第１酸化膜／窒化膜／第２酸化膜の誘電層を有する半導体装置の製造方法において、（ａ）半導体基板の上部に６５０〜８００℃の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸着方法で第１酸化膜層を蒸着する段階、（ｂ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で前記半導体基板を第１アニリング(annealing)して前記第１酸化膜層内に５％以下の窒素を含む表面層を形成する段階、（ｃ）前記第１酸化膜層の上部に窒化膜層を蒸着する段階、（ｄ）前記窒化膜層の上部に６５０〜８００℃の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸着方法で第２酸化膜層を蒸着する段階、（ｅ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で前記半導体基板を第２アニリングして前記第２酸化膜層内に５％以下の窒素を含む表面層を形成する段階を備えることを特徴とする半導体装置の製造方法を提供する。
【００１７】
好ましくは、第１アニリング段階は７００〜１０００℃の温度で実施する。
好ましくは、第１アニリング段階前に乾式、または湿式酸化を実施する段階をさらに備える。
好ましくは、第２アニリング段階は７００〜１０００℃の温度で実施する。
好ましくは、第２アニリング段階前に乾式、または湿式酸化を実施する段階をさらに備える。
好ましくは、（ａ）段階と（ｂ）段階はインシチュー(in-situ)に進行する。
好ましくは、（ｄ）段階と（ｅ）段階はインシチューに進行する。
好ましくは、（ａ）段階乃至（ｅ）段階はインシチューに進行する。
【００１８】
前記さらなる他の目的を達成するために、本発明は、フローティングゲートと前記フローティングゲートの上部に層間誘電層を介して形成されたコントロールゲートのスタック形ゲートメモリセルを有する非揮発性メモリ装置の製造方法において、半導体基板の上部にアクティブ領域を定義するための素子分離領域を形成する段階と、前記素子分離領域が形成された前記半導体基板の上部にフローティングゲートに用いられるポリシリコン層を蒸着する段階と、（ａ）前記ポリシリコン層が形成された前記半導体基板の上部に６５０〜８００℃の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸着方法で第１酸化膜層を蒸着する段階、（ｂ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で前記半導体基板を第１アニリングして前記第１酸化膜層内に５％以下の窒素を含む表面層を形成する段階、（ｃ）前記第１酸化膜層の上部に窒化膜層を蒸着する段階、（ｄ）前記窒化膜層の上部に６５０〜８００℃の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸着方法で第２酸化膜層を蒸着する段階、（ｅ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で前記半導体基板を第２アニリングして前記第２酸化膜層内に５％以下の窒素を含む表面層を形成する段階からなる層間誘電層を形成する段階と、前記層間誘電層の上部にコントロールゲートに用いられるポリシリコン層を蒸着する段階をさらに備えることを特徴とする非揮発性メモリ装置の製造方法を提供する。
【００１９】
素子分離領域を形成する段階は、半導体基板の上部にトンネル酸化膜層及びフローティングゲートに用いられるポリシリコン層を順次に蒸着する段階、ポリシリコン層の上部にハードマスク層を形成し、ハードマスク層をアクティブパターンにパタニング（patterning）する段階、パタニングされたハードマスク層を用いてポリシリコン層及び半導体基板を食刻しトレンチを形成する段階、パタニングされたハードマスク層の上部及びトレンチの内部にトレンチが埋め込まれるように酸化膜を蒸着する段階、及び酸化膜を食刻してポリシリコン層を露出させる段階を備える。
【００２０】
好ましくは、ポリシリコン層は６００℃以上の温度で結晶状にインシチュードーピングしつつ蒸着する。または、結晶状の薄膜を蒸着する第１段階、インシチュードーピングしつつ非晶質状の薄膜を蒸着する第２段階、及び結晶状の薄膜を蒸着する第３段階にポリシリコン層を蒸着する。
好ましくは、フローティングゲートに用いられるポリシリコン層を蒸着する段階で、ポリシリコン層を少なくとも一つの凹凸部が形成されるようにパタニングすることができる。
【００２１】
上述したように本発明によると、ＯＮＯ誘電層で下部及び上部の酸化膜をＬＰＣＶＤ方法で形成し、その厚さを薄くコントロールすることによりカップリング係数を増加させることができる。また、各ＬＰＣＶＤ工程後、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングを実施してＬＰＣＶＤ酸化膜を緻密化（densification）することにより、漏洩電流を減少させて、電荷維持（charge retention）特性を向上させることができる。また、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングによりＯＮＯ誘電層の各ＬＰＣＶＤ酸化膜内に５％以下の窒素を含む表面層を形成することにより、界面トラップ密度を減少させてＯＮＯ誘電層の絶縁破壊特性を向上させることができる。
【００２２】
【発明の実施の形態】
以下、添付図を参照しつつ本発明の望ましい実施形態を詳細に説明する。
図１は本発明によるフラッシューメモリ装置の平面図であり、図２及び図３は図１のビットライン方向及びワードライン方向に従うメモリセルの断面図である。
【００２３】
図１を参照すると、本発明のフラッシューメモリセルは、ストリング選択ライン（string select line；ＳＳＬ）と接地選択ライン（ground select line；ＧＳＬ）をそれぞれゲートにする二つの選択トランジスタにワードライン（Ｗ／Ｌ１、Ｗ／Ｌ２、…、Ｗ／Ｌ１６）１２３をゲートにする複数のセルトランジスタが直列に連結されて一つのストリング（string）を構成する。ストリングはビットライン（Ｂ／Ｌ１、Ｂ／Ｌ２、…）１３７に複数個並列に連結され一つのブロックを構成し、このブロックはビットラインコンタクト１３２を中心に対称的に配置されている。
【００２４】
図２及び図３を参照すると、ストリング選択トランジスタ（ＳＳＴ）と接地選択トランジスタ（ＧＳＴ）は、データを貯蔵するフローティングゲートが不要なトランジスタであるので、メモリセルアレイ内の素子分離領域の上部でバッティングコンタクト１２５を通じてフローティングゲート１０４、１１２とコントロールゲート１２３を金属リンク（metal link）に連結する。従って、選択トランジスタ（ＳＳＴ，ＧＳＴ）は電気的に１層のゲートを有するＭＯＳトランジスタとして動作するようになる。ストリング選択トランジスタ（ＳＳＴ）のドレインにはビットラインコンタクトホール１３２を通じてビットライン１３７が連結され、接地選択トランジスタ（ＧＳＴ）のソースには共通ソースライン（common source line；ＣＳＬ）（図示せず）が連結される。
【００２５】
ビットライン１３７は抵抗を減少させるためにポリシリコン層１３４と金属シリサイド層１３６が積層されたポリサイド構造に形成される。好ましくは、ビットラインコンタクトホール１３２下部の接合濃度はセルトランジスタのソース／ドレインより高い濃度にドーピングされる。
セルトランジスタはＳＴＩ領域１１０によりアクティブ領域が定義された半導体基板１００の上部にＦ−Ｎトンネリングのためのトンネル酸化膜層１０２を介して形成されたフローティングゲート１０４、１１２と、フローティングゲート１０４、１１２の上部に層間誘電層１１９を介して形成されたコントロールゲート１２３のスタック形ゲート構造に構成される。好ましくは、セルトランジスタのソース／ドレイン領域１２８はＮ-領域とＮ+領域からなったＬＤＤ構造に形成される。
【００２６】
フローティングゲートはアクティブパターンと同じようにパタニングされた第１ポリシリコン層１０４と、アクティブ領域とアクティブ領域の両側のＳＴＩ領域１１０の縁の一部領域にわたるようにパタニングされた第２ポリシリコン層１１２とからなる。ＳＡ−ＳＴＩ構造のフラッシューメモリセルによると、アクティブパターンと同じように形成される第１ポリシリコン層１０４の面積が既存のフローティングゲート面積より小さくなるので、カップリング係数を高く維持するために、第２ポリシリコン層１１２を追加蒸着してフローティングゲートの側壁高さを増加させることにより層間誘電層１１９の面積を大きくする。
【００２７】
コントロールゲート１２３は、隣接のセルのコントロールゲート１２３と連結されてワードラインを形成し、低い比抵抗値を有するためにポリシリコン層１２０と金属シリサイド層１２２が積層されたポリサイド構造に形成される。
層間誘電層１１９は、フローティングゲート１０４、１１２に充填された電荷特性を維持させ、コントロールゲート１２３の電圧をフローティングゲート１０４、１１２に伝達するためのもので、第１酸化膜１１４／窒化膜１１６／第２酸化膜１１８の複合膜に形成する。従来にはＯＮＯ誘電層の各酸化膜を熱酸化工程に形成したが、本発明では、第１酸化膜１１４及び第２酸化膜１１６をそれぞれ６５０〜８００℃の温度及び１〜１００Ｐａの圧力で、ＬＰＣＶＤ方法で蒸着してからＮ2Ｏ、またはＮＯあるいはＮＨ3雰囲気でアニリングする。
【００２８】
一般的に、ＬＰＣＶＤ方法は２５０Ｐａ以下の低圧で蒸着するので、反応ガス分子の拡散度を増加させ優れた均一性（uniformity）及び等角の段差塗布性（conformal step coverage）を有する膜を得ることができる。また、低圧動作はガス上反応を減少させて微粒子汚染を抑制することができ、ＡＰＣＶＤやＰＥＣＶＤ方法に比べて比較的高温で蒸着が起こすため緻密な膜を得ることができる。従って、６５０〜８００℃の温度及び１〜１００Ｐａの圧力でＬＰＣＶＤ酸化膜を蒸着すると、低圧による遅い蒸着速度により酸化膜の厚さを薄くコントロールすることができ、ＡＰＣＶＤ、またはＰＥＣＶＤ酸化膜に比べてもっと緻密な膜を形成することができる。また、ＬＰＣＶＤ酸化膜を蒸着した後、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングにより膜をもっと緻密化するので、最終的に熱酸化膜とほぼ同一な膜特性を持ちながら、その厚さがずっと減少された酸化膜を得ることができる。従って、本発明によると、ＯＮＯ層間誘電層１１９の厚さを減少させカップリング係数を増加させることができ、膜の緻密化により漏洩電流が減少され電荷維持特性が向上する。
【００２９】
本発明によるＯＮＯ層間誘電層１１９で第１及び第２ＬＰＣＶＤ酸化膜１１４、１１８は、それぞれＮ2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングにより５％以下の窒素を含む表面層を有するようになる。即ち、ＬＰＣＶＤ酸化膜１１４、１１８の表面でＳｉ−ダングリングボンド（dangling bond)が減少され、結合力が強いＳｉ−Ｎ結合が形成される。この結合はフローティングゲート１１２から注入される熱電子（hot electron）により破壊されにくく、熱や電界応力下にも安定した膜を作る。フローティングゲート１１２と第１酸化膜１１４との界面近所に存在する窒素は、注入された電子が第１酸化膜１１４内にトラップされにくくするようにし、第１酸化膜１１４内の破れた結合サイト（site）にトラップされる熱電子数を減少させる。従って、界面トラップ密度が減少されて膜の絶縁破壊特性が向上する。また、第２酸化膜１１８と第１酸化膜１１４内にそれぞれ形成された窒素表面層は後続熱処理工程によるコントロールゲート１３４、またはフローティングゲート１１２にドーピングされているドーパントの外拡散（out−diffusion）を物理的に阻止する役割をする。
【００３０】
一般的に窒素は最外殻電子が５であるので、酸化膜と下地層との界面では、３個のシリコン原子と結合するのに対して、酸化膜のバルク内では２個のシリコン原子と結合して一つの電子が残るようになる。この電子はバルク内でダングリングボンドに残るようになり、後続く酸化工程時、水素（Ｈ）が十分に存在すると、このダングリングボンドが水素により埋められるようになる。しかし、窒素が５％以上含まれる場合には、後続酸化工程を進行した後にも酸化膜のバルク内にダングリングボンドが多量存在するようになって、これらがトラップサイト(trap site）に作用することによって漏洩電流を発生させる原因になる。従って、本発明ではＮ2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングにより５％以下の窒素を含む表面層を有するＬＰＣＶＤ酸化膜を形成することにより、漏洩電流を減少させて高信頼性の酸化膜を得ることができる。
【００３１】
図２及び図３において、説明のない符号１２４はワードラインキャッピング層であり、説明のない符号１３０はゲートとビットライン１３７を絶縁させるための第１層間絶縁層であり、説明のない符号１３８はビットライン１３７と金属配線層（図示せず）を絶縁させるための第２層間絶縁層である。
【００３２】
図４は図３の‘Ｂ’を拡大して示した概略図である。図４を参照すると、本発明のＯＮＯ層間誘電層１１９は第１及び第２酸化膜１１４、１１８が優れた均一性及び等角塗布性を有するＬＰＣＶＤ方法で形成するので、熱酸化工程を用いる従来の方法に比べてフローティングゲート１１２の全面に均一な厚さで蒸着される。一般的に、９０°にパタニングされたフローティグゲートの全面に熱酸化方法に酸化膜を形成する場合、フローティングゲートの上部面での酸化膜の厚さを１とする時、フローティングゲートの端での酸化膜の厚さは、
【数３】
0004040818.tif 000004
になる。従って、本発明によるＬＰＣＶＤ方法で形成される第１酸化膜１１４は、フローティングゲート１１２の端（ａ）での第１酸化膜１１４厚さに対するフローティングゲート１１２の側面、または上部面での第１酸化膜１１４厚さ（ｂ、ｃ）の比が約１．４以下に形成される。
【００３３】
図５乃至図９は、本発明の一実施形態によるフラッシューメモリ装置の製造方法を説明するための断面図として、メモリセルをワードライン方向に切った断面図である。
図５は第１ポリシリコン層１０４及びトレンチ１０８を形成する段階である。
【００３４】
Ｐ形半導体基板１００の表面に写真及びイオン注入工程を用いてＮ形不純物を注入してから、高温熱処理によりこのＮ形不純物を所定の深さまで拡散させることにより、Ｎ形ウェル(well)（図示せず）を形成する。写真及びイオン注入工程を用いてＮ形ウェルを除いた基板表面及びＮ形ウェル内のセルアレイ領域にＰ形不純物を注入してから、これを高温熱処理により拡散させることにより、Ｐ形ウェル（図示せず）を形成する。通常は周辺回路部のＰＭＯＳトランジスタが形成されるウェルをＰ形ウェル、Ｎ形ウェル内のセルアレイ領域に形成されるウェルをポケットＰ形ウェル（pocket p-well）という。
【００３５】
続いて、基板１００の上部に酸化膜層、またはオクシナイトライド層（oxynitride）を約７０〜１００Åの厚さで薄く成長させることによりセルトランジスタのトンネル酸化膜層１０２を形成する。フラッシューメモリ装置の特徴中の一つである貯蔵されたデータを保存する能力はトンネル酸化膜層１０２の信頼性に基づくので、‘プログラミング’と‘除去’動作を繰り返す回数に制限的な要素として作用するようになる。通常的にメモリ製品として用いるためには、１００万回以上の‘プログラミング’と‘除去’動作が反復できなければならない。好ましくは、７００ｍTorr以下の低い圧力でゲッタリング(gettering)のため少量のＨＣｌガスを添加しつつ、Ｏ2、Ｈ2及びＮ2Ｏガスを用いた湿式酸化方法で耐久性（endurance）が優れたトンネル酸化膜層１０２を形成する。このように低圧でトンネル酸化膜層１０２を形成するようになると、膜の緻密性を増加させながら、厚さを容易にコントロールすることができる。
【００３６】
続いて、トンネル酸化膜層１０２の上部にフローティングゲートに用いられる第１ポリシリコン層１０４をＬＰＣＶＤ方法により約３００〜１０００Åの厚さで形成する。通常、ゲートに用いられるポリシリコン膜は約６２０℃の温度で結晶状に蒸着された後、ＰＯＣｌ3拡散やイオン注入により高濃度のＮ形不純物にドーピングされる。しかし、ＰＯＣｌ3拡散やイオン注入によるドーピング方法は、すでに形成されているポリシリコン膜の結晶粒子境界（grain boundary）に沿ってドーパントが移動されトンネル酸化膜層１０２に浸透することによってトンネル酸化膜層１０２を劣化させることができる。
【００３７】
また、ポリシリコン膜を非晶質状に蒸着しつつインシチュードーピングさせる場合には、後続熱処理により非晶質状から結晶状へ状転移されながら、薄膜の嵩が縮小し、ポリシリコン膜とトンネル酸化膜層１０２間の界面にとても大きな応力が発生しトンネル酸化膜層１０２の信頼性を劣化させるようになる。従って、本発明によると、第１ポリシリコン層１０４を６００℃以上の温度で結晶状にインシチュードーピングしつつ蒸着するか、同一なＬＰＣＶＤチャンバ内において、３段階の蒸着方法で第１ポリシリコン層１０４を形成する。
【００３８】
後者の方法を具体的に説明すると、１〜１００Ｐａの圧力及び６００〜６４０℃の温度でＳｉＨ4ガスを熱分解して結晶状の薄膜を約１０〜１００Åの厚さに蒸着する第１段階と、１〜１００Ｐａの圧力及び５２０〜５６０℃の温度でシラン（ＳｉＨ4）とホスフィン（ＰＨ3)ガスを用いて、インシチュードーピングしつつ非晶質状の薄膜を蒸着する第２段階と、１〜１００Ｐａの圧力及び６００〜６４０℃の温度でＳｉＨ4ガスを熱分解して結晶状の薄膜を約１０〜１００Åの厚さに蒸着する第３段階とに第１ポリシリコン層１０４を形成する。この方法によると、後続熱処理工程により第１ポリシリコン層１０４内のドーパントが下部のトンネル酸化膜層１０２に拡散されるのが抑制されるので、トンネル酸化膜層１０２の劣化を防止することができる。
【００３９】
続いて、第１ポリシリコン層１０４の上部にＬＰＣＶＤ方法でシリコン窒化膜層１０６を約１５００〜２０００Åの厚さに蒸着する。シリコン窒化膜層１０６は後続化学物理的研磨（chemical mechanical polishing；ＣＭＰ）工程時、研磨終了層として作用する。シリコン窒化膜層１０６の上部に高温酸化膜層（high temperature oxide layer）１０７をＬＰＣＶＤ方法により約１０００〜２０００Åの厚さで蒸着してから、その上部にＳｉＯＮを約８００Åの厚さに蒸着して、反射防止層（anti−reflective layer；図示せず）を形成する。反射防止層は後続写真工程時、光の乱反射を防止する役割をし、後続トレンチ食刻工程時、除去される。
【００４０】
続いて、写真及び食刻工程を通じて反射防止層及び高温酸化膜層１０７を食刻してアクティブ領域を定義するハードマスクパターンを形成する。ハードマスクパターンを食刻マスクとして用いてシリコン窒化膜層１０６及び第１ポリシリコン層１０４を順次に食刻し、続いて基板１００を所定深さで食刻してトレンチ１０８を形成する。好ましくは、トレンチ１０８を形成するための食刻工程の最終の段階で乾式食刻条件を等方性食刻に変更進行することによって、トレンチ１０８の下部をラウンドプロファィルに具現する。
【００４１】
図６はＳＴＩ領域１１０を形成する段階を示す。上述したようにトレンチ１０８を形成した後、高温酸化膜層１０７を除去する。続いて、トレンチ１０８の内部及びシリコン窒化膜層１０６の上部にＵＳＧ、または高密度プラズマ（ＨＤＰ）酸化膜のようなギャップ充填特性が優れた酸化膜層１１０を約５０００Åの厚さで蒸着した後、その上部にＰＥ−ＴＥＯＳ膜を約２０００〜４０００Åの厚さで蒸着してキャッピング酸化膜層（図示せず）を形成する。キャッピング酸化膜層は、トレンチ１０８が埋め込まれている酸化膜層１１０の界面応力を緩和させ、酸化膜層１１０をしっかり覆うために形成する。
続いて、シリコン窒化膜層１０６が露出されるまで酸化膜層１１０をＣＭＰ方法で研磨することにより平坦化された酸化膜に埋め込まれたＳＴＩ領域を形成する。
【００４２】
図７は、第２ポリシリコン層１１２を形成する段階を示す。上述したようにＳＴＩ領域１１０を形成してから、シリコン窒化膜層１０６を燐酸ストリップ方法で除去して第１ポリシリコン層１０４を露出させる。続いて、結果物の上部にフローティングゲードに用いられる第２ポリシリコン層１１２をＬＰＣＶＤ方法により約３０００Å以上の厚さに形成する。第２ポリシリコン層１１２は後続工程で形成されるＯＮＯ層間誘電層の面積を増加させるために形成するもので、第１ポリシリコン層１０４と共にフローティングゲートに提供される。トンネル酸化膜層１０２と直接接触している層は第１ポリシリコン層１０４であるので、第２ポリシリコン層１１２は通常的なドーピング方法、即ちＰＯＣｌ3拡散、イオン注入、またはインシチュードーピングによりドーピングしてもよい。また、必要な場合には第１ポリシリコン層１０４の場合と同一な方法で６００℃の以上の温度で結晶状にインシチュードーピングしつつ蒸着するか、同一なＬＰＣＶＤチャンバ内で３段階に蒸着して第２ポリシリコン層１１２を形成することもできる。
【００４３】
続いて、写真及び食刻工程でセルアレイのＳＴＩ領域１１０の上部の第２ポリシリコン層１１２を除去することにより、ビットラインに沿って隣接したセルトランジスタ間のフローティングゲートを互いに分離させる。
図８はＯＮＯ層間誘電層１１９を形成する段階を示す。上述したように第２ポリシリコン層１１２を形成した後、結果物の上部にフローティングゲートとコントロールゲートを絶縁させるためにＯＮＯからなる層間誘電層１１９を形成する。具体的に、基板１００を約４００〜６５０℃の温度に維持されているＬＰＣＶＤチャンバにロディングさせた後、温度を約６５０〜８００℃に上げて、約１〜１００Ｐａの圧力でＳｉＨ4とＮ2Ｏガスを供給し、ＳｉＯ2膜１１４を約２０〜８０Åの厚さに蒸着する。この時、ＳｉＨ4ガスの代わりにＳｉ2Ｈ2Ｃｌ2ガスを用いることもできる。
【００４４】
続いて、インシチューに温度を約７００〜１０００℃、好ましくは８００〜８５０℃に上げて、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で第１アニリングを実施して約１０〜５０Åの厚さでＳｉＯ2膜を成長させる。望ましくは、アニリングする時、Ｎ2Ｏガスの流速は約２００sccm（standard cubic centimeter perminute）である。従来の熱酸化方法で第１酸化膜を形成した場合にはドーピングされたポリシリコンとからなるフローティングゲートの上部で第１酸化膜の成長が増進されて、その厚さを薄くコントロールすることが難しく、ドーピングされたポリシリコン層からドーパントが第１酸化膜に移動して漏洩電流が多量発生した。
【００４５】
これに対して、本発明では遅い蒸着速度を有するＬＰＣＶＤ方法で第１酸化膜１１４を形成するので、その厚さを薄くコントロールすることができる。また、ＬＰＣＶＤ方法で第１酸化膜１１４を形成してから、ＮＯ、またはＮ2Ｏ雰囲気下で第１アニリングを実施して膜を緻密化し、膜内に窒素を含む表面層を形成するので、下部のドーピングされたポリシリコン層からドーパントが浸透されることが抑制され、漏洩電流が減少する。ここで、第１酸化膜１１４の蒸着工程と第１アニリング工程は上述したようにインーシチューに進行することもでき、別の反応チャンバで進行することもできる。
【００４６】
蒸着工程とアニリング工程を別の反応チャンバで進行する場合には、アニリング温度を増加させ膜をもっと緻密化させ得るという利点がある。ＮＯガスはＮ2Ｏガスに比べて低い温度で分解されるので、アニリングする時、ＮＯガスを用いると、アニリング温度を低くするという利点がある。これに対して、ＮＯガスは有毒性ガス（toxic gas）であるので、環境汚染側面ではＮ2Ｏガスを用いるのが有利である。
次に、ＬＰＣＶＤチャンバ内で約７８０℃の温度及び約３０Ｐａの圧力でＳｉ2Ｈ2Ｃｌ2とＮＨ3ガスを用いて第１酸化膜１１４の上部に約２０〜１００Å厚さのＳｉ3Ｎ4膜１１６を蒸着する。
【００４７】
次に、ＬＰＣＶＤチャンバ内で約６５０〜８００℃の温度及び約１〜１００Ｐａの圧力でＳｉＨ4とＮ2Ｏガスを供給し、ＳｉＯ2膜１１８を約２０〜８０Åの厚さで蒸着してから、インシチューに温度を約７００〜１０００℃、最適には８００〜８５０℃に上げ、約２００sccmのＮ2Ｏ、またはＮＯ雰囲気下で第２アニリングを実施して、約１０〜５０Åの厚さでＳｉＯ2膜を成長させる。従来の熱酸化方法で第２酸化膜を形成した場合には、９５０℃以上の高温で湿式酸化を実施するので、ヒートバゼット（heat budget）が増加する問題が発生したが、本発明では第２酸化膜１１８を約６５０〜８００℃の低温でＬＰＣＶＤ方法で形成するので、トンネル酸化膜層１０２の劣化やトランジスタのしきい電圧変動のような問題を防止することができる。ここで、第２酸化膜１１８の蒸着工程と第２アニリング工程はインシチューに進行することもでき、別の反応チャンバで進行することもできる。
【００４８】
図９はコントロールゲード１２３を形成する段階を示す。上述したようにＬＰＣＶＤ ＯＮＯとからなる層間誘電層１１９を形成した後、結果物の上部にＮ+形にドーピングされたポリシリコン層１２０とＷＳｉx、ＴｉＳｉx、ＴａＳｉxのような金属シリサイド層１２２が積層されたコントロールゲート１２３を形成する。好ましくは、コントロールゲートのポリシリコン層１２０は約１０００Åの厚さで形成し、金属シリサイド層１２２は約１０００〜１５００Åの厚さで形成する。
【００４９】
好ましくは、コントロールゲートポリシリコン層１２０はフローティングゲート用第１ポリシリコン層１０４と同様に６００℃以上の温度で結晶状にインシチュードーピングしつつ蒸着する。または、同一なＬＰＣＶＤチャンバ内で１〜１００Ｐａの圧力及び６００〜６４０℃の温度でＳｉＨ4ガスを熱分解して結晶状の薄膜を約１０〜１００Åの厚さに蒸着する第１段階と、１〜１００Ｐａの圧力及び５２０〜５６０℃の温度でＳｉＨ4とＰＨ３ガスを用いてインシチュードーピングしつつ非晶質状の薄膜を蒸着する第２段階と、１〜１００Ｐａの圧力及び６００〜６４０℃の温度でＳｉＨ4ガスを熱分解して結晶状の薄膜を約１０〜１００Åの厚さで蒸着する第３段階とに、コントロールゲートポリシリコン層１２０を形成することができる。この方法によると、後続熱処理工程によりコントロールゲートポリシリコン層１２０内のドーパントがＯＮＯ層間誘電層１１９の上部酸化膜１１８に拡散されるのが抑制されるので、上部酸化膜１１８の劣化を防止することができる。
【００５０】
次に、コントロールゲード１２３の上部にワードラインキャッピング層１２４として、例えば、ＰＥ−ＴＥＯＳ膜を約２０００Åの厚さに蒸着してから、写真及び食刻工程を通じてワードラインキャッピング層１２４、コントロールゲート１２３、層間誘電層１１９及びフローティングゲート１１２、１０４を食刻することにより、セルトランジスタ及び選択トランジスタのゲートを形成する。
【００５１】
以下、熱酸化膜を適用した従来のＯＮＯ誘電層と本発明のＬＰＣＶＤ ＯＮＯ誘電層の電荷維持特性及び信頼性を比較した実験結果を説明する。本実験ではＯＮＯ誘電層の厚さ設計値を１６０Åに設定したが、ＴＥＭ（Transmission electron microscopy）上で従来のＯＮＯ誘電層の厚さを測定した結果、下部酸化膜がベアウェーバ上で４０Å厚さで成長する時、フローティングゲード用ポリシリコン層上ではドーパントによる酸化増進効果により約８４Åの厚さに示した。また、窒化膜は熱酸化工程で上部酸化膜を形成する時、約２０Å消耗され８０Åの厚さに示した。従って、従来のＯＮＯ誘電層の最終の厚さは約１９０Åに測定されて、本発明のＬＰＣＶＤ ＯＮＯ誘電層は１６０Åの厚さに形成された。
【００５２】
図１０は従来方法及び本発明によりそれぞれ形成されたＯＮＯ誘電層の電荷維持特性を比較示したグラフであり、３００℃の温度でベーク（bake）時間に従うセルトランジスタのしきい電圧変化値（ΔVth）を示す。ここで、記号△は熱酸化方法で形成した従来のＯＮＯ誘電層の電荷維持特性を、記号□はＬＰＣＶＤ方法でＯＮＯ誘電層を形成した後、８５０℃で３０分間湿式酸化を実施した場合を、記号◇は本発明によるＬＰＣＶＤ ＯＮＯ誘電層を形成した後、８３０℃で６０分間Ｎ2Ｏアニリングを実施した場合をそれぞれ示す。
【００５３】
図１０を参照すると、３００℃で１２０時間のベーク応力を加えた結果、熱酸化方法で形成したＯＮＯ誘電層のΔVthは４．３Ｖであり、湿式酸化を実施したＬＰＣＶＤ ＯＮＯ誘電層のΔVthは２．８Ｖであり、本発明によるＬＰＣＶＤ ＯＮＯ誘電層のΔVthは２．２Ｖに示した。従って、本発明によるＬＰＣＶＤ ＯＮＯ誘電層の電荷維持特性が一番優れている。これはＮ2ＯアニリングによりＬＰＣＶＤ酸化膜が熱酸化膜とほぼ同じほどに緻密化されているだけではなく、ＬＰＣＶＤ酸化膜内に形成された窒素含有層がコントロールゲートやフローティングゲートにドーピングされているドーパントが酸化膜に拡散され漏洩電流を発生させることを阻止する役割をするためである。
【００５４】
図１１は従来方法及び本発明によりそれぞれ形成されたＯＮＯ誘電層の漏洩電流特性を比較して示したグラフである。
図１１を参照すると、熱酸化膜を適用した従来のＯＮＯ誘電層の等価酸化膜厚さが本発明によるＬＰＣＶＤ ＯＮＯ誘電層の等価酸化膜厚さより大きいにもかかわらず、絶縁破壊電界値が２Ｖ程低く示し、漏洩電流も大きく示すことがわかる。
【００５５】
図１２は従来の方法及び本発明によりそれぞれ形成されたＯＮＯ誘電層の絶縁破壊特性を比較示したグラフとして、ＱBDは電流を１０mA／cm2に一定に印加しつつ絶縁破壊される時間を電荷量に割った値である。ここで、記号●は熱酸化方法で形成した従来のＯＮＯ誘電層のＱBD値を、記号□は本発明によるＬＰＣＶＤＯＮＯ誘電層のＱBD値を示す。
【００５６】
図１２を参照すると、熱酸化膜を適用した従来のＯＮＯ誘電層に比べて本発明のＬＰＣＶＤ ＯＮＯ誘電層のＱBD値がもっと大きく示される。これは、ＬＰＣＶＤ酸化膜内に窒素が含有されることにより熱や電界応力に強いＳｉ−Ｎ結合が増加し、膜の信頼性を向上させたためである。
本実験結果、本発明のＬＰＣＶＤ ＯＮＯ誘電層は薄い等価酸化膜厚さにもかかわらず、電荷維持特性を向上させ、従来方法に比べてカップリング係数を４〜６％程増加させることが示された。
【００５７】
図１３は本発明の他の実施形態により製造されたフラッシューメモリ装置のメモリセルを示した断面図である。
図１３を参照すると、フローティングゲート用第２ポリシリコン層１１２を蒸着し、写真及び食刻工程によりＳＴＩ領域１１０の上部の第２ポリシリコン層１１２を食刻してから、別のマスクを用いて第２ポリシリコン層１１２に少なくとも一つの凹凸部が形成されるように第２ポリシリコン層１１２をパタニングする。または、一つのマスクを適用してＳＴＩ領域１１０の第２ポリシリコン層１１２を除去する時、セルアレイの第２ポリシリコン層１１２に少なくとも一つの凹凸部が形成されるように、共にパタニングすることもできる。
【００５８】
このように、第２ポリシリコン層１１２に凹凸部を形成するようになると、後続工程で形成されるＯＮＯ誘電層１１９の面積が大きくなるので、キャパシタンスＣＯＮＯを増加させ、高いカップリング係数を得ることができる。凹凸部を有する第２ポリシリコン層に熱酸化膜を適用した従来のＯＮＯ誘電層を形成する場合には、第２ポリシリコン層の端部分で下部酸化膜の厚さが薄くなる現状により漏洩電流が大いに増加するようになるが、本発明によるＬＰＣＶＤ ＯＮＯ誘電層は第２ポリシリコン層の上面、側面及び端部分で均一な厚さで形成されるので、漏洩電流を増加せずにカップリング係数を高めることができる。
【００５９】
本発明の望ましい他の実施形態によると、ＬＰＣＶＤ ＯＮＯ誘電層を形成する時、窒化膜を蒸着してから、ＮＯ、またはＮ2ＯあるいはＮＨ3雰囲気下で第２アニリングを先ず実施し、第２酸化膜をＬＰＣＶＤ方法で蒸着することができる。
本発明の望ましいさらなる他の実施形態によると、ＬＰＣＶＤ ＯＮＯ誘電層を形成する時、各アニリング前に乾式、または湿式酸化工程をさらに進行し得る。
上述した本発明の実施形態はフラッシューメモリ装置のＯＮＯ層間誘電層を示しているが、ＭＯＳトランジスタのゲート酸化膜層やＤＲＡＭキャパシタの誘電体層に本発明のＬＰＣＶＤ蒸着後、アニリング工程の適用ができるのは明らかである。
【００６０】
【発明の効果】
以上から述べてきたように本発明によると、ＯＮＯ誘電層で下部及び上部の酸化膜をＬＰＣＶＤ方法で形成し、その厚さを薄くコントロールすることによりカップリング係数を増加させ得る。また、各ＬＰＣＶＤ工程後、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングを実施してＬＰＣＶＤ酸化膜を緻密化することにより漏洩電流を減少させ、電荷維持特性を向上させ得る。また、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングによりＯＮＯ誘電層の各ＬＰＣＶＤ酸化膜内に５％以下の窒素を含む表面層を形成することによって、界面トラップ密度を減少させ、ＯＮＯ誘電層の絶縁破壊特性を向上させることができる。
【図面の簡単な説明】
【図１】  本発明によるフラッシューメモリ装置の平面図である。
【図２】  図１のビットライン方向に従うメモリセルの断面図である。
【図３】  図１のワードライン方向に従うメモリセルの断面図である。
【図４】  図３の‘Ｂ’を拡大して示した概略図である。
【図５】  本発明の一実施形態によるフラッシューメモリ装置の製造方法を説明するための断面図である。
【図６】  本発明の一実施形態によるフラッシューメモリ装置の製造方法を説明するための断面図である。
【図７】  本発明の一実施形態によるフラッシューメモリ装置の製造方法を説明するための断面図である。
【図８】  本発明の一実施形態によるフラッシューメモリ装置の製造方法を説明するための断面図である。
【図９】  本発明の一実施形態によるフラッシューメモリ装置の製造方法を説明するための断面図である。
【図１０】  従来方法及び本発明によりそれぞれ形成されたＯＮＯ誘電層の電荷維持特性を比較示したグラフである。
【図１１】  従来方法及び本発明によりそれぞれ形成されたＯＮＯ誘電層の漏洩電流特性を比較示したグラフである。
【図１２】  従来方法及び本発明によりそれぞれ形成されたＯＮＯ誘電層の絶縁破壊特性を比較示したグラフである。
【図１３】  本発明の他の実施形態により製造されたフラッシューメモリ装置のメモリセルを示した断面図である。
【符号の説明】
１００  半導体基板
１０２  トンネル酸化膜層
１０４  第１ポリシリコン層
１１０  ＳＴＩ領域
１１２  第２ポリシリコン層
１１４  第１酸化膜
１１６  窒化膜
１１８  第２酸化膜
１１９  層間誘電層
１２０  ポリシリコン層
１２２  金属シリサイト層
１２３  コントロールゲート
１２４  ワードラインキャッピング層
【図１】
0004040818.tif 000005
【図２】
0004040818.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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