(57)【特許請求の範囲】
【請求項１】
カスケード結合された２つの完全に差動型のスイッチトキャパシタ積分器を使用する二次オーダー二重サンプル型アナログ／デジタルΣΔ変換器において、第一積分器が完全にフローティングする二重サンプル型双一次スイッチトキャパシタ入力構成体を有しており、一方第二積分器が二重サンプル型一次スイッチトキャパシタ入力構成体を有していることを特徴とする変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシグマ・デルタアナログ／デジタル変換器に関するものであって、更に詳細には、二次オーダー二重サンプル型シグマ・デルタ変調器に関するものである。
【０００２】
【従来の技術】
二次オーダーシグマ・デルタアナログ／デジタル変換器（ΣΔＡ／Ｄと略称する）においては、アナログ回路部分は、基本的には、カスケード接続したスイッチトキャパシタ（ＳＣ）型の二個の積分器（二次オーダーであるので）から構成されている回路に基づいており、その場合に、最後の積分器の出力が比較器の入力を駆動し、それは、１ビット（大多数の場合において）Ｄ／Ａ変換器を介して同一のＳＣ積分器上に影響を与えるフィードバックを実現しており、従ってこれらのＳＣ積分器は入力信号及びＤ／Ａフィードバックから発生するフィードバック信号との間の差を処理する。
【０００３】
全てのＳＣ回路におけるように、吸収された電流を保存するために二重サンプル型構成体を使用することが可能である。この構成体は、一般的に、無損失ディスクリート積分器（ＬＤＩ）として呼称され、各スイッチトキャパシタ構成体を複製し且つ該スイッチの相補的な制御フェーズを使用することによって実現される。
【０００４】
このように、スイッチを駆動するクロック周波数を半分としながら同一の機能を達成することが可能であり、且つ、その結果、オペアンプにおける電流を著しく減少させることが可能である。何故ならば、オペアンプ自身を安定化するために使用することの可能な時間が２倍とされるからである。
【０００５】
この一般的な概念を図１に示してある。
【０００６】
その代わりに、図２は古典的な二次オーダー単一サンプル型ΣΔ変調器を示している。この回路の目的は、変換すべき信号のベースバンドにおいて、変換器の量子化ノイズを高周波数領域へ「シフト」させることによって満足のいく信号／雑音比を確保することである。その結果得られるΣΔ変換器のデジタル部分は、デジタルフィルタ処理によって高周波数ノイズを除去し、同一の回路の信号／雑音比によって画定される分解能（Ａ／Ｄ変換器によって出力されるデータのビット数）で出力信号に対応するデータを供給する。これらのＡ／Ｄ変換器の分解能は、ＳＣ回路のクロック周波数と変換されるべき信号のバンド即ち帯域との間の比によって決定される。この点については、Ｊ．Ｃ．  Ｃａｎｄｙ著「シグマデルタ変調における二重積分の使用（Ａ  ｕｓｅ  ｏｆ  ｄｏｕｂｌｅ  ｉｎｔｅｇｒａｔｉｏｎ  ｉｎ  ｓｉｇｍａ  ｄｅｌｔａ  ｍｏｄｕｌａｔｉｏｎ）」、ＩＥＥＥ・トランズアクション・オン・コンミュニケーションズ、Ｖｏｌ．  ＣＯＭ−３３，ＮＯ．３，ｐｐ．２４９−２５８、１９８５年３月の文献を参照すると良い。
【０００７】
二重サンプル型ＳＣ積分器を使用した二次オーダーΣΔ変調を実現する問題は異なる態様でアプローチがなされている。
【０００８】
二重サンプル型アプローチの最も深刻な問題は、二重サンプル型構成体を実現するスイッチトキャパシタの間の不整合によって発生されるベースバンド（興味のあるバンド）における高周波数量子化ノイズのエイリアシングによって代表される。尚、この点については、Ｐ．Ｊ．  Ｈｕｒｓｔ及びＷ．Ｊ．  ＭｃＩｎｔｙｒｅ著「スイッチトキャパシタデルタ・シグマＡ／Ｄ変換器における二重サンプル動作（Ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ  ｉｎ  ｓｗｉｔｃｈｅｄ  ｃａｐａｃｉｔｏｒ  ｄｅｌｔａ−ｓｉｇｍａ  Ａ／Ｄ  ｃｏｎｖｅｒｔｅｒｓ）」、ＩＳＣＡＳプロシーディングズ、ｐｐ．９０２−９０５、ニューオーリンズ、１９９０年５月の文献を参照すると良い。
【０００９】
このエイリアシングはＡ／Ｄ変換器の信号／雑音比（ＳＮＲ）を、二次オーダーΣΔ変調器を実現するための二重サンプル型構成体を使用することを不可能なものとする点までかなり劣化させる。
【００１０】
この問題を解消するために、第一の解決方法では順序論理を使用しており、それは、回路の出力信号の「歴史」を考慮することにより、ＳＣ積分器（加法的エラースイッチングを有するΣΔ変調器）におけるフィードバックを実現するスイッチングに関して動作することにより、二重サンプル構成体によって発生されるエイリアシングを取り除くことに成功している。尚、この点に関しては、Ｔ．Ｖ．  Ｂｕｒｍａｓ、Ｋ．Ｄ．  Ｄｙｅｒ、Ｐ．Ｊ．  Ｈｕｒｓｔ、及びＳ．Ｈ．Ｌｅｗｉｓ著「加法的エラースイッチングを使用した二次オーダー二重サンプル型シグマ・デルタ変調器（Ａ  ｓｅｃｏｎｄ−ｏｒｄｅｒ  ｄｏｕｂｌｅ−ｓａｍｐｌｅｄ  ｄｅｌｔａ−ｓｉｇｍａ  ｍｏｄｕｌａｔｏｒ  ｕｓｉｎｇ  ａｄｄｉｔｉｖｅ−ｅｒｒｏｒ  ｓｗｉｔｃｈｉｎｇ）」、ＩＥＥＥ・ジャーナル・オブ・ソリット、ステート・サーキッツ、Ｖｏｌ．ＳＣ−３１、ｐｐ．２８４−２９３、１９９６年３月の文献を参照すると良い。
【００１１】
然しながら、この公知の回路は非常に複雑であり、スイッチの数及び相対的な制御信号及びスイッチトキャパシタの数を著しく増加させ、その結果、占有面積を増加させ且つブーストすべきスイッチの制御信号が多すぎるために究極的な低い供給電圧を実現することを実際的に不可能なものとさせる欠点を有している。２番目の公知の解決方法は、究極的なスイッチトキャパシタ不整合を共通モード信号へ変換する完全にフローティングしている構成体を実現することによって高周波数量子化ノイズのエイリアシングを取除くものである（双一次ΣΔ変調器）。この点に関しては、Ｄ．  Ｓｅｎｄｅｒｏｗｉｃｚ、Ｇ．  Ｎｉｃｏｌｌｉｎｅ、Ｓ．  Ｐｅｒｎｉｃｉ、Ａ．  Ｎｇａｒｉ、Ｐ．  Ｃｏｎｆａｌｏｎｉｅｒｉ、及びＣ．Ｄａｌｌａｖａｌｌｅ著「低電圧二重サンプル型ΣΔ変換器（Ｌｏｗ−ｖｏｌｔａｇｅ  Ｄｏｕｂｌｅ−ｓａｍｐｌｅｄ  ΣΔ  ｃｏｎｖｅｒｔｅｒｓ」）、ＩＳＳＣＣ・ダイジェスト・オブ・テクニカル・ペーパー、ｐｐ．２１０−２１１、１９９７年２月の文献を参照すると良い。
【００１２】
この公知の構成体の主要な制限は、双一次ＳＣ積分器を実現することを必要とすることであり（現在のアーキテクチュアの大多数がＬＤＩであるのと比較して）、更に、これらの双一次ＳＣ積分器は回路の内部利得をかなり増加させ、その結果ＳＣ積分器の動的特性を減少させ且つ信号対雑音比（ＳＮＲ）を約６ｄＢだけ劣化させる。
【００１３】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述したごとき従来技術の欠点を解消し、改良した二次オーダー二重サンプル型アナログ／デジタルΣΔ変換器を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明によれば、回路の内部利得を実質的に増加させることがなく且つそれにより従来のアーキテクチュアの信号対雑音比の数値を劣化させることなしに、高周波数量子化ノイズのエイリアシングを実効的に除去することの可能な技術が提供される。
【００１５】
二次オーダー二重サンプル型ΣΔ変調器のコンデンサの不整合によって発生されるエイリアシングは、主に、第一ＳＣ積分器、即ち変換されるべき入力信号を直接的に処理するものを構成するコンデンサによって発生されるものであることが判明した。驚くべきことであるが、カスケード接続における第二ＳＣ積分器として、図１に示したような従来の二重サンプル型ＬＤＩ構成体を使用することによって、該変換器のＳＮＲが認知しうる程度に劣化するようなものでないことが判明した。
【００１６】
その代わりに、第一積分器として、上述したＳｅｎｄｅｒｏｗｉｃｚ等の文献に開示されているのと同様の完全にフローティングする構成体が効果的に使用される。
【００１７】
エラー信号を共通モード信号へ変換することによって第一積分器の二重サンプル型構成体によって発生されるエラーを補償し且つ第二積分器が通常の態様で構成される結果的に得られる完全に差動型の構成体は、スイッチトキャパシタの数を減少させることによって回路の複雑性を減少させるという利点を有しており、且つ二重サンプル型構成体によって発生されるエイリアシングを完全に制御することが可能であり、且つ従来のΣΔ変調器（図２参照）におけるのと同一の回路の内部利得を維持し、従ってＳＮＲの値を実質的に不変のまま維持するという利点を有している。
【００１８】
本発明の新規なΣΔ変調器は半双一次ΣΔ変調器として定義することが可能である。
【００１９】
【発明の実施の形態】
本発明に基づいて構成した二重サンプル型ΣΔ変調器の回路構成を図３に示してある。
【００２０】
第一ＳＣ積分段は、二重サンプル型双一次入力構成体を提供しており、それはＶｉｎ入力信号を処理し且つオペアンプの入力共通モード電圧を動的に固定する（何故ならば、スイッチトキャパシタと該増幅器の入力端との間の２つのスイッチのうちの１つが増幅器自身の入力共通モード電圧（Ｖｃｍ＿ｉｎ）へ接続しているからである）。
【００２１】
更に、この構成は、１ビットＤ／Ａ（２つの電圧＋Ｖｒｅｆ又は−Ｖｒｅｆによって表わされる）のフィードバック信号を処理し且つ第一段の２つのコンデンサ（Ｃ／２）の間の不整合によって発生されるエラー信号を共通モード信号へ変換する完全にフローティングしている双一次構成体を実現している。
【００２２】
一方、第二積分段は、従来の二重サンプル型ＬＤＩ構成体に従って構成されており、それは第一積分器の出力と該１ビットＤ／Ａによって発生されるフィードバック信号の両方を処理する。
【００２３】
第二ＳＣ積分器の出力は１ビットアナログ／デジタル変換を行ない且つ出力ラッチによってフィードバックＤ／Ａ用の入力信号（１ビットｏｕｔ＿ｄａｔａ）を発生する比較器を駆動する。
【００２４】
図３から理解されるように、これら２つの積分段の利得は、第一及び第二積分器の両方に対して１／２に等しい。何故ならば、第一積分器は双一次構成体を構成しており、それは２に等しい内部的な利得を有しているからである。
【００２５】
図３の構成と図２の構成とを比較すると、２つの積分器の利得がどのようにして不変のまま維持されているかが理解され、従って２つの段において使用されている夫々のオペアンプの動的特性を最適化しており、その結果ＳＮＲ数値を最大のものとしている。
【００２６】
更に、本発明の二重サンプル型ΣΔ半双一次変調器は公知の回路よりも著しく少ない数のＭＯＳスイッチを使用しており、従って、「低電圧」適用に対して適している。何故ならば、ブーストさせることが必要な信号は、単に、ＳＣ回路の従来のフェーズのものに過ぎないからである。
【００２７】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】  単一サンプル型スイッチトキャパシタ構成体から等価の二重サンプル型構成体へ変更する場合の利点を示した概略図。
【図２】  アナログ／デジタル変換器において使用されている従来の二次オーダーΣΔ変調器を示した概略図。
【図３】  本発明に基づいて構成された二次オーダー双一次ΣΔ変調器を示した概略図。
【図１】
0004153101.tif 000002
【図２】
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【図３】
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