(57)【特許請求の範囲】
【請求項１】
電源電位ノード又は接地電位ノードに接続されたＩＣリードと、
前記ＩＣリードに直列接続された第一のボンディングワイヤ及び第一のＩＣチップ内配線、並びに、前記第一のＩＣチップ内配線に電流入出力ノードが接続された電流出力回路と、
前記ＩＣリードに直列接続された第二のボンディングワイヤ及び第二のＩＣチップ内配線と、
前記第一のＩＣチップ内配線上の第一のノードと前記第二のＩＣチップ内配線上の第二のノードとの間の電位差を検出する電位差検出手段と、
を備え、
前記電流出力回路は、
第一の方向の電流を、電圧印加に応じて負荷に流す複数のスイッチング素子が並列接続された第一のスイッチング手段と、
前記第一の方向と逆方向の第二の方向の電流を、電圧印加に応じて前記負荷に流す複数のスイッチング素子が並列接続された第二のスイッチング手段と、
前記第一のスイッチング手段を構成する前記複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第一の電圧印加手段と、
前記第二のスイッチング手段を構成する前記複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第二の電圧印加手段と、
を備え、
前記第一のスイッチング手段及び前記第二のスイッチング手段は、前記電流入出力ノードに接続されていることを特徴とする半導体集積回路。
【請求項２】
電源電位ノード又は接地電位ノードに接続されたＩＣリードと、
前記ＩＣリードに直列接続された第一のボンディングワイヤ及び第一のＩＣチップ内配線、並びに、前記第一のＩＣチップ内配線に電流入出力ノードが接続された電流出力回路と、
前記ＩＣリードに直列接続された第二のボンディングワイヤ及び第二のＩＣチップ内配線と、
前記第一のＩＣチップ内配線上の第一のノードと前記第二のＩＣチップ内配線上の第二のノードとの間の電位差を検出する電位差検出手段と、
を備え、
前記電流出力回路は、
電源電位ノードと負荷の一方側入出力ノードとの間に並列接続された複数のスイッチング素子から構成された第一のスイッチング手段と、
前記負荷の前記一方側入出力ノードと接地電位ノードとの間に並列接続された複数のスイッチング素子から構成された第二のスイッチング手段と、
電源電位ノードと負荷の他方側入出力ノードとの間に並列接続された複数のスイッチング素子から構成された第三のスイッチング手段と、
前記負荷の前記他方側入出力ノードと接地電位ノードとの間に並列接続された複数のスイッチング素子から構成された第四のスイッチング手段と、
前記第一のスイッチング手段の複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第一の電圧印加手段と、
前記第二のスイッチング手段の複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第二の電圧印加手段と、
前記第三のスイッチング手段の複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第三の電圧印加手段と、
前記第四のスイッチング手段の複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第四の電圧印加手段と、
を備え、
前記電流入出力ノードは、前記第一のスイッチング手段を介して前記負荷の前記一方側入出力ノードに接続されると共に前記第三のスイッチング手段を介して前記負荷の前記他方側入出力ノードに接続され、又は、前記第二のスイッチング手段を介して前記負荷の前記一方側入出力ノードに接続されると共に前記第四のスイッチング手段を介して前記負荷の前記他方側入出力ノードに接続されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、ブリッジ回路のスイッチング時におけるダイオードリカバリ電流の低減と、電流検出用抵抗の削減とに好適なものである。
【０００２】
【従来の技術】
モータ等の負荷に双方向の電流を交互に流す電流制御を行う負荷駆動回路の一つとして、ブリッジ回路が用いられる。
【０００３】
図８は、Ｈブリッジ回路の構成を示した回路図である。
【０００４】
図８に示したＨブリッジ回路は、電源電位ノードＶDDと接地電位ノードＧＮＤとの間に直列接続されたＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ２と、電源電位ノードＶDDと接地電位ノードＧＮＤとの間に直列接続されたＮチャネルＭＯＳトランジスタＭＮ３及びＭＮ４と、ＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ２の接続ノードとＮチャネルＭＯＳトランジスタＭＮ３及びＭＮ４の接続ノードとの間に接続された負荷Ｍとから構成されている。負荷Ｍは、例えばモータ等である。
【０００５】
このＨブリッジ回路は、周期前半（又は周期後半）にＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ４をオン、ＮチャネルＭＯＳトランジスタＭＮ２及びＭＮ３をオフとし、周期後半に（又は周期前半）ＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ４をオフ、ＮチャネルＭＯＳトランジスタＭＮ２及びＭＮ３をオンとすることにより、負荷Ｍに双方向の電流を交互に流す電流制御を行い、負荷Ｍを駆動することができる。
【０００６】
上述のようなＨブリッジ回路等の負荷駆動回路に代表される出力回路においては、出力回路が搭載されたＩＣと外部電源との間に電流センス用抵抗を挿入接続し、その電流センス用抵抗の両端の電圧を検出することにより、電流値の設定を行うことができる。
【０００７】
図９は、電流検出回路の概略構成を示したブロック図である。
【０００８】
電流検出回路の概略構成は、図９に示すように、ＩＣ１１内に配設されたＨブリッジ回路等の出力回路１３と電源電位ノードＶDD（又は接地電位ノードＧＮＤ）との間のＩＣ１１外部に電流センス用抵抗ＲRSを挿入接続し、その電流センス用抵抗ＲRSの両端の電圧を検出する電流検出用比較器ＣＭＰ１をＩＣ１１内に配設したものである。
【０００９】
図１０は、電流検出回路の構成をより詳細に示したブロック図である。
【００１０】
図１０に示した電流検出回路は、ＩＣ１１内のＩＣチップ１２内に配設されたＨブリッジ回路等の出力回路１３と、出力回路１３と電源電位ノードＶDD（又は接地電位ノードＧＮＤ）との間のＩＣ１１外部に挿入接続された電流センス用抵抗ＲRSと、ＩＣチップ１２内に配設され、電流センス用抵抗ＲRSの両端に正相入力及び逆相入力が接続された電流検出用比較器ＣＭＰ１とから構成されている。ＩＣリード、ボンディングワイヤ及びＩＣチップ内配線からなる高インピーダンスラインが電流検出用比較器ＣＭＰ１の正相入力に接続され、電流センス用抵抗ＲRS、ＩＣリード、ボンディングワイヤ及びＩＣチップ内配線からなる低インピーダンスラインが逆相入力に接続されて、電流検出用比較器ＣＭＰ１と電源電位ノードＶDDとの間の経路が形成されている。
【００１１】
電流センス用抵抗ＲRSの抵抗値、電流検出用比較器ＣＭＰ１の正相入力及び逆相入力と電流センス用抵抗ＲRSの両端との間の配線抵抗Ｒ１の抵抗値は、予め測定又は算出可能であるので、電流検出用比較器ＣＭＰ１が電流センス用抵抗ＲRSの両端の電圧を検出することにより、電流センス用抵抗ＲRSに流れている電流の値を検出し、電流値の設定をすることができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述のような負荷駆動回路及び電流検出回路には、以下のような問題点があった。
【００１３】
Ｈブリッジ回路等の負荷駆動回路においてスイッチングを行う場合、負荷Ｍに対し同じ側に配設されている上下のスイッチング素子が同時に導通状態となることを防止する回路等により、貫通電流を防止することができる。
【００１４】
しかし、スイッチング素子の寄生素子として発生する寄生ダイオードが存在し、寄生ダイオードに蓄積されたエネルギがスイッチング時に瞬時に放出されることにより、スパイク電流であるダイオードリカバリ電流Ｉirrが発生する。即ち 、寄生ダイオードのジャンクション部がキャパシタとして作用するために、アノード側電荷が引き抜かれることによるダイオードリカバリ電流Ｉirrが流れる。 このダイオードリカバリ電流Ｉirrは、通常の出力電流の２倍から３倍の数Ａ程 度にも及び、その発生頻度もスイッチングの度に発生することが考えられるので、出力トランジスタや外付け電流検出用抵抗の劣化を招くことがある。このような問題点は、Ｈブリッジ回路の他、ハーフブリッジ回路でも同様に発生し、寄生ダイオードが存在する限り完全に無くすことはできない。
【００１５】
一方、Ｈブリッジ回路等の出力回路外部に付加される電流センス用抵抗ＲRSには出力電流分の電流が流れるために大きな電流容量を必要とするので、単体として高価であり、消費電力の観点からＩＣに内蔵することも困難である。また、電流センス用抵抗ＲRSは、一相（１ブリッジ）につき１本必要であり、ステッピングモータ１個あたり２本必要となる。電流検出用比較器１個に対しては、２つの端子が必要になるので、ＩＣのピン数が増加する原因にもなる。
【００１６】
本発明は上記問題点に鑑みてなされたもので、その目的は、スイッチング素子の寄生ダイオードに起因するスイッチング時のスパイク電流を抑制可能な半導体集積回路、及び、出力回路外部に付加される電流センス用抵抗を削減可能な半導体集積回路を提供することである。
【００１７】
【課題を解決するための手段】
本発明の一態様に係る半導体集積回路によれば、電源電位ノード又は接地電位ノードに接続されたＩＣリードと、前記ＩＣリードに直列接続された第一のボンディングワイヤ及び第一のＩＣチップ内配線、並びに、前記第一のＩＣチップ内配線に電流入出力ノードが接続された電流出力回路と、前記ＩＣリードに直列接続された第二のボンディングワイヤ及び第二のＩＣチップ内配線と、前記第一のＩＣチップ内配線上の第一のノードと前記第二のＩＣチップ内配線上の第二のノードとの間の電位差を検出する電位差検出手段と、を備え、前記電流出力回路は、第一の方向の電流を、電圧印加に応じて負荷に流す複数のスイッチング素子が並列接続された第一のスイッチング手段と、前記第一の方向と逆方向の第二の方向の電流を、電圧印加に応じて前記負荷に流す複数のスイッチング素子が並列接続された第二のスイッチング手段と、前記第一のスイッチング手段を構成する前記複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第一の電圧印加手段と、前記第二のスイッチング手段を構成する前記複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第二の電圧印加手段と、を備え、前記第一のスイッチング手段及び前記第二のスイッチング手段は、前記電流入出力ノードに接続されていることを特徴とする。
【００１８】
本発明の一態様に係る半導体集積回路の具体的構成によれば、電源電位ノード又は接地電位ノードに接続されたＩＣリードと、前記ＩＣリードに直列接続された第一のボンディングワイヤ及び第一のＩＣチップ内配線、並びに、前記第一のＩＣチップ内配線に電流入出力ノードが接続された電流出力回路と、前記ＩＣリードに直列接続された第二のボンディングワイヤ及び第二のＩＣチップ内配線と、前記第一のＩＣチップ内配線上の第一のノードと前記第二のＩＣチップ内配線上の第二のノードとの間の電位差を検出する電位差検出手段と、を備え、前記電流出力回路は、電源電位ノードと負荷の一方側入出力ノードとの間に並列接続された複数のスイッチング素子から構成された第一のスイッチング手段と、前記負荷の前記一方側入出力ノードと接地電位ノードとの間に並列接続された複数のスイッチング素子から構成された第二のスイッチング手段と、電源電位ノードと負荷の他方側入出力ノードとの間に並列接続された複数のスイッチング素子から構成された第三のスイッチング手段と、前記負荷の前記他方側入出力ノードと接地電位ノードとの間に並列接続された複数のスイッチング素子から構成された第四のスイッチング手段と、前記第一のスイッチング手段の複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第一の電圧印加手段と、前記第二のスイッチング手段の複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第二の電圧印加手段と、前記第三のスイッチング手段の複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第三の電圧印加手段と、前記第四のスイッチング手段の複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第四の電圧印加手段と、を備え、前記電流入出力ノードは、前記第一のスイッチング手段を介して前記負荷の前記一方側入出力ノードに接続されると共に前記第三のスイッチング手段を介して前記負荷の前記他方側入出力ノードに接続され、又は、前記第二のスイッチング手段を介して前記負荷の前記一方側入出力ノードに接続されると共に前記第四のスイッチング手段を介して前記負荷の前記他方側入出力ノードに接続されることを特徴とする。
本発明の一態様に係る半導体集積回路は、上記各構成により、スイッチング手段の電流導通能力を徐々に上昇させて、スイッチング手段のスイッチング動作を遅くすることができるので、寄生ダイオードに蓄積されたエネルギの放出時間、即ち、ダイオード電荷の放出によるリカバリ電流の流れる時間も長くなり、ダイオードリカバリ電流のピーク値を低減させることができるとともに、従来ＩＣ外部に付加して使用していた電流センス用抵抗が不要となり、その他の追加の部品も不要であるので、電流センス用抵抗の分の製造コストを削減することができ、また、電位差検出のための高インピーダンスラインと低インピーダンスラインとは、ＩＣリード上の同一ノードに接続してよいので、電流センス用抵抗のために必要であったＩＣのピン数を削減することができる。
【００１９】
【発明の実施の形態】
以下、本発明に係る半導体集積回路の実施の形態について、図面を参照しながら説明する。
【００２０】
図１は、本発明の第１の実施の形態に係る半導体集積回路の構成を示した回路図である。
【００２１】
図１に示した本発明の第１の実施の形態に係る半導体集積回路は、電源電位ノードＶDDと接地電位ノードＧＮＤとの間に直列接続されたＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ２と、電源電位ノードＶDDと接地電位ノードＧＮＤとの間に直列接続されたＮチャネルＭＯＳトランジスタＭＮ３及びＭＮ４と、ＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ２の接続ノードとＮチャネルＭＯＳトランジスタＭＮ３及びＭＮ４の接続ノードとの間に接続された負荷Ｍと、所定のゲート電位ＶGSが与えられるノードＶ１とＮチャネルＭＯＳトランジスタＭＮ１のゲートＧ１との間に並列接続された抵抗Ｒ１１及びスイッチＳＷ１並びにＮチャネルＭＯＳトランジスタＭＮ１のゲート・ソース間に接続された抵抗Ｒ１２と、所定のゲート電位ＶGSが与えられるノードＶ２とＮチャネルＭＯＳトランジスタＭＮ２のゲートＧ２との間に並列接続された抵抗Ｒ１３及びスイッチＳＷ２並びにＮチャネルＭＯＳトランジスタＭＮ２のゲート・ソース間に接続された抵抗Ｒ１４と、所定のゲート電位ＶGSが与えられるノードＶ３とＮチャネルＭＯＳトランジスタＭＮ３のゲートＧ３との間に並列接続された抵抗Ｒ１５及びスイッチＳＷ３並びにＮチャネルＭＯＳトランジスタＭＮ３のゲート・ソース間に接続された抵抗Ｒ１６と、所定のゲート電位ＶGSが与えられるノードＶ４とＮチャネルＭＯＳトランジスタＭＮ４のゲートＧ４との間に並列接続された抵抗Ｒ１７及びスイッチＳＷ４並びにＮチャネルＭＯＳトランジスタＭＮ４のゲート・ソース間に接続された抵抗Ｒ１８とから構成されている。負荷Ｍは、例えばモータ等である。
【００２２】
図２は、本発明の第１の実施の形態に係る半導体集積回路及び従来のＨブリッジ回路のスイッチング時におけるＮチャネルＭＯＳトランジスタのソース・ゲート間印加電圧波形を示したグラフである。
【００２３】
図２に改善前の波形として示したように、従来のＨブリッジ回路のスイッチング時においては、オンにしようとするＮチャネルＭＯＳトランジスタのソース・ゲート間に所定の電圧ＶGSを一段階のステップ状に印加していたために、スイッチング時にスパイク電流であるダイオードリカバリ電流Ｉirrが発生する結果と なっていた。
【００２４】
そこで、本発明の第１の実施の形態に係る半導体集積回路においては、ソース・ゲート間に印加する所定の電圧ＶGSを分圧抵抗によって分圧し、オンにしようとするＮチャネルＭＯＳトランジスタのソース・ゲート間電圧を段階的に上昇させる電圧制御を行うこととしたものである。このような電圧制御を行うと、ソース・ゲート間電圧の立ち上がり波形がなまって、出力トランジスタの電流導通能力が徐々に上昇することになり、出力トランジスタのスイッチング動作が遅くなる。その結果、寄生ダイオードに蓄積されたエネルギの放出時間、即ち、ダイオード電荷の放出によるリカバリ電流Ｉirrの流れる時間も長くなるので、ダイオ ードリカバリ電流Ｉirrのピーク値が低減することになる。
【００２５】
具体的には、図１の回路において、例えば、ＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ４をオン、ＮチャネルＭＯＳトランジスタＭＮ２及びＭＮ３をオフにスイッチングする場合、スイッチング動作開始前にスイッチＳＷ１及びＳＷ４を開放しておき、その状態でＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ４のソース・ゲート間電圧印加を開始し、電圧印加開始直後にスイッチＳＷ１及びＳＷ４を接続する。すると、ＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ４のソース・ゲート間電圧は、図２に改善後の波形として示したように、段階的に上昇することとなる。
【００２６】
図３は、本発明の第１の実施の形態に係る半導体集積回路及び従来のＨブリッジ回路のスイッチング時におけるダイオードリカバリ電流Ｉirrの波形を示した グラフである。
【００２７】
従来のＨブリッジ回路のスイッチング時においては、図３に改善前の波形として示したように、通常の出力電流の２倍以上のダイオードリカバリ電流Ｉirrが 発生していたが、本発明の第１の実施の形態に係る半導体集積回路のスイッチング時においては、上述のようなソース・ゲート間電圧制御の結果、図３に改善前の波形として示したように、ダイオードリカバリ電流Ｉirrのピーク値を低減さ せることができる。
【００２８】
尚、図１及び図２に示した本発明の第１の実施の形態に係る半導体集積回路においては、ＮチャネルＭＯＳトランジスタのソース・ゲート間電圧を二段階で上昇させているが、任意のＮ個の抵抗を直列接続した分圧抵抗を用い、（Ｎ−１）個のスイッチを図１の回路と同様に各抵抗にそれぞれ並列接続して、より多くの段階に分けてＮチャネルＭＯＳトランジスタのソース・ゲート間電圧を上昇させるとよい。どの程度の段階に分けるかは、スイッチング動作が遅くなりすぎない程度に、適当に定める。
【００２９】
また、本発明の第１の実施の形態に係る半導体集積回路は、ＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ３をＰチャネルＭＯＳトランジスタに置き換えて構成してもよい。
【００３０】
図４は、本発明の第２の実施の形態に係る半導体集積回路の構成を示した回路図である。
【００３１】
本発明の第２の実施の形態に係る半導体集積回路は、本発明の第１の実施の形態に係る半導体集積回路の構成をより一般化したものであり、Ｈブリッジ回路を構成する各ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４のゲートＧ１，Ｇ２，Ｇ３，Ｇ４には、可変直流電圧源Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４が接続されている。
【００３２】
可変直流電圧源を用いて出力トランジスタのソース・ゲート間電圧を線形的に上昇させる電圧制御を行うと、最も効果的にダイオードリカバリ電流Ｉirrのピ ーク値を低減させることができる。
【００３３】
また、本発明の第２の実施の形態に係る半導体集積回路も、ＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ３をＰチャネルＭＯＳトランジスタに置き換えて構成してもよい。
【００３４】
図５は、本発明の第３の実施の形態に係る半導体集積回路の構成を示した回路図である。
【００３５】
図５に示した本発明の第３の実施の形態に係る半導体集積回路は、電源電位ノードＶDDと接地電位ノードＧＮＤとの間に直列接続されたＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ２と、電源電位ノードＶDDと接地電位ノードＧＮＤとの間に直列接続されたＮチャネルＭＯＳトランジスタＭＮ３及びＭＮ４と、ＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ２の接続ノードとＮチャネルＭＯＳトランジスタＭＮ３及びＭＮ４の接続ノードとの間に接続された負荷Ｍと、各ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４にそれぞれ並列接続されたＮチャネルＭＯＳトランジスタＭＮ１’，ＭＮ２’，ＭＮ３’，ＭＮ４’とから構成されている。
【００３６】
本発明の第３の実施の形態に係る半導体集積回路においては、Ｈブリッジ回路を構成する各出力トランジスタを、それぞれ並列接続された複数個のトランジスタで構成している。そして、スイッチング時には、並列接続された複数個のトランジスタを順次オンにすることにより、出力トランジスタ全体としての電流導通能力が徐々に上昇し、出力トランジスタ全体としてのスイッチング動作が遅くなるので、本発明の第１又は第２の実施の形態に係る半導体集積回路と同様の効果を得ることができるものである。
【００３７】
但し、並列接続するトランジスタ１個あたりの電流導通能力は、各出力トランジスタをそれぞれ１個で構成する場合におけるトランジスタの電流導通能力よりも低いものとする。そうすると、並列接続された複数個のトランジスタを順次オンにすることにより、出力トランジスタ全体としての電流導通能力が徐々に上昇するような電流制御を行うことができる。
【００３８】
図６は、本発明の第３の実施の形態に係る半導体集積回路における出力トランジスタとして並列接続された複数個のトランジスタのソース・ゲート間印加電圧波形を示したグラフである。
【００３９】
例えば、ＮチャネルＭＯＳトランジスタＭＮ１及びＭＮ１’をオンにする場合、図６に示したように、最初にＮチャネルＭＯＳトランジスタＭＮ１のソース・ゲート間にのみ所定の電圧ＶGSを印加してＮチャネルＭＯＳトランジスタＭＮ１をオンにし、その直後にＮチャネルＭＯＳトランジスタＭＮ１’のソース・ゲート間にも所定の電圧ＶGSを印加してＮチャネルＭＯＳトランジスタＭＮ１’もオンにする。このような制御を行うことにより、出力トランジスタ全体としての電流導通能力が徐々に上昇し、出力トランジスタ全体としてのスイッチング動作が遅くなるので、本発明の第１又は第２の実施の形態に係る半導体集積回路と同様の効果を得ることができる。
【００４０】
本発明の第３の実施の形態に係る半導体集積回路においては、出力トランジスタとして並列接続するトランジスタはそれぞれ２個としているが、トランジスタの個数は任意のＮ個としてよい。どの程度の個数とするかは、出力トランジスタ全体としてのスイッチング動作が遅くなりすぎない程度に、適当に定める。
【００４１】
また、本発明の第３の実施の形態に係る半導体集積回路も、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ１’及びＭＮ３，ＭＮ３’をＰチャネルＭＯＳトランジスタに置き換えて構成してもよい。
【００４２】
上述した本発明の第１乃至第３の実施の形態に係る半導体集積回路においては、スイッチング素子としてＭＯＳトランジスタを使用した例について説明したが、バイポーラトランジスタを使用して各回路を構成した場合においても同様の効果を得ることができる。また、本発明の第１乃至第３の実施の形態に係る半導体集積回路は、Ｈブリッジ回路を例にとって説明したが、ハーフブリッジ回路にも同様の構成を適用することができる。
【００４３】
図７は、本発明の第４の実施の形態に係る半導体集積回路の構成を示したブロック図である。
【００４４】
図７に示した本発明の第４の実施の形態に係る半導体集積回路は、ＩＣ１１内のＩＣチップ１２内に配設されたＨブリッジ回路等の出力回路１３と、ＩＣ１１外部の電源電位ノードＶDD（又は接地電位ノードＧＮＤ）に接続されたＩＣリードのノードＡと出力回路１３の入出力ノードＢとの間に接続されたボンディングワイヤ及びＩＣチップ１２内配線と、ノードＡとＩＣチップ１２内のノードＣとの間に接続されたボンディングワイヤ及びＩＣチップ１２内配線と、ＩＣチップ１２内に配設され、ノードＢ，Ｃに逆相入力Ｄ，正相入力Ｅがそれぞれ接続された電流検出用比較器ＣＭＰ１とから構成されている。
【００４５】
ＩＣリード、ボンディングワイヤ及びＩＣチップ内配線からなる高インピーダンスラインが電流検出用比較器ＣＭＰ１の正相入力Ｅに接続され、ＩＣリード、ボンディングワイヤ及びＩＣチップ内配線からなる低インピーダンスラインが逆相入力Ｄに接続されて、電流検出用比較器ＣＭＰ１と電源電位ノードＶDD（又は接地電位ノードＧＮＤ）との間の経路が形成されている。
【００４６】
本発明の第４の実施の形態に係る半導体集積回路における高インピーダンスラインの抵抗値と低インピーダンスラインの抵抗値とはほぼ同一であるが、高インピーダンスラインが接続されている正相入力Ｅは電位の検出を行うのみであり、高インピーダンスラインに流れる電流は非常に小さいので電圧降下はほとんど発生しない。一方、低インピーダンスラインには出力電流が流れるので電圧降下が発生する。従って、高インピーダンスラインの電圧降下と低インピーダンスラインの電圧降下とを比較してその差を検出することにより、出力回路１３の出力電流の値を検出することができる。
【００４７】
これをより具体的に説明すると、以下の通りである。経路ＡＢＤのボンディングワイヤ抵抗をＲＢ１，ＩＣチップ内配線抵抗をＲａ１，経路ＡＣＥのボンディングワイヤ抵抗をＲＢ１’，ＩＣチップ内配線抵抗をＲａ１’とし、経路ＡＢの電流値をＩ1，経路ＡＣの電流値をＩ2，電位の基準点をノードＡとする。また、ここでは、ＲＢ１＋Ｒａ１とＲＢ１’＋Ｒａ１’とは同一であるものとするが、異なっている場合にも以下の説明は適合する。
【００４８】
経路ＡＢに流れる電流Ｉ1は負荷駆動電流であり、大電流であるので、ノード Ｄの電位は、ＶDD（又はＧＮＤの電位）−Ｉ1×（ＲＢ１＋Ｒａ１）となる。一 方、ノードＥの電位は、ＶDD（又はＧＮＤの電位）−Ｉ2×（ＲＢ１’＋Ｒａ１ ’）であるが、経路ＡＣに流れる電流Ｉ2は比較器入力電流であり、微小電流で ある。従って、ノードＥの電位は、ＶDD（又はＧＮＤの電位）に近似することができる。
【００４９】
以上より、ノードＥとノードＤとには、電位差Ｉ1×（ＲＢ１＋Ｒａ１）−Ｉ2×（ＲＢ１’＋Ｒａ１’）が生じ、この電位差はＩ1×（ＲＢ１＋Ｒａ１）に近 似することができるので、出力回路１３の出力電流値を検出することが可能である。
【００５０】
本発明の第４の実施の形態に係る半導体集積回路においては、ボンディングワイヤ及びチップ内配線を利用して出力電流値検出を行っているので、従来ＩＣ外部に付加して使用していた電流センス用抵抗ＲRSが不要となり、その他の追加の部品も不要であるため、電流センス用抵抗ＲRSの分の製造コストを削減することができる。また、高インピーダンスラインと低インピーダンスラインとは、ＩＣリード上の同一ノードＡに接続してよいので、電流センス用抵抗ＲRSのために必要であったＩＣのピン数を削減することができる。
【００５１】
尚、上記本発明の第４の実施の形態に係る半導体集積回路において、電流検出用比較器ＣＭＰ１の逆相入力Ｄと正相入力Ｅとは逆に接続されていてもよく、電流検出用比較器ＣＭＰ１に限らず、電圧計やＡＤ変換器等、高インピーダンスラインと低インピーダンスラインとの電位差を検出することができる任意の手段を用いることができる。
【００５２】
【発明の効果】
本発明の一態様に係る半導体集積回路によれば、電源電位ノード又は接地電位ノードに接続されたＩＣリードと、前記ＩＣリードに直列接続された第一のボンディングワイヤ及び第一のＩＣチップ内配線、並びに、前記第一のＩＣチップ内配線に電流入出力ノードが接続された電流出力回路と、前記ＩＣリードに直列接続された第二のボンディングワイヤ及び第二のＩＣチップ内配線と、前記第一のＩＣチップ内配線上の第一のノードと前記第二のＩＣチップ内配線上の第二のノードとの間の電位差を検出する電位差検出手段と、を備え、前記電流出力回路は、第一の方向の電流を、電圧印加に応じて負荷に流す複数のスイッチング素子が並列接続された第一のスイッチング手段と、前記第一の方向と逆方向の第二の方向の電流を、電圧印加に応じて前記負荷に流す複数のスイッチング素子が並列接続された第二のスイッチング手段と、前記第一のスイッチング手段を構成する前記複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第一の電圧印加手段と、前記第二のスイッチング手段を構成する前記複数のスイッチング素子に対する順次の電圧印加を行い、順次オンにする第二の電圧印加手段と、を備え、前記第一のスイッチング手段及び前記第二のスイッチング手段は、前記電流入出力ノードに接続されているので、スイッチング手段の電流導通能力を徐々に上昇させて、スイッチング手段のスイッチング動作を遅くすることができ、従って、寄生ダイオードに蓄積されたエネルギの放出時間、即ち、ダイオード電荷の放出によるリカバリ電流の流れる時間も長くなり、ダイオードリカバリ電流のピーク値を低減させることができるとともに、従来ＩＣ外部に付加して使用していた電流センス用抵抗が不要となり、その他の追加の部品も不要であるので、電流センス用抵抗の分の製造コストを削減することができ、また、電位差検出のための高インピーダンスラインと低インピーダンスラインとは、ＩＣリード上の同一ノードに接続してよいので、電流センス用抵抗のために必要であったＩＣのピン数を削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の構成を示した回路図。
【図２】本発明の第１の実施の形態に係る半導体集積回路及び従来のＨブリッジ回路のスイッチング時におけるＮチャネルＭＯＳトランジスタのソース・ゲート間印加電圧波形を示したグラフ。
【図３】本発明の第１の実施の形態に係る半導体集積回路及び従来のＨブリッジ回路のスイッチング時におけるダイオードリカバリ電流Ｉirrの波形を示したグラフ。
【図４】本発明の第２の実施の形態に係る半導体集積回路の構成を示した回路図。
【図５】本発明の第３の実施の形態に係る半導体集積回路の構成を示した回路図。
【図６】本発明の第３の実施の形態に係る半導体集積回路における出力トランジスタとして並列接続された複数個のトランジスタのソース・ゲート間印加電圧波形を示したグラフ。
【図７】本発明の第４の実施の形態に係る半導体集積回路の構成を示したブロック図。
【図８】Ｈブリッジ回路の構成を示した回路図。
【図９】電流検出回路の概略構成を示したブロック図。
【図１０】電流検出回路の構成をより詳細に示したブロック図。
【符号の説明】
ＭＮ１〜４，ＭＮ１’〜４’  ＮチャネルＭＯＳトランジスタ
Ｇ１〜４，Ｇ１’〜４’  ゲート
Ｒ１１〜１８  抵抗
ＳＷ１〜４  スイッチ
Ｍ  負荷
Ｉirr  ダイオードリカバリ電流
Ｖ１１〜１４  可変直流電圧源
ＲＢ１，ＲＢ１’  ボンディングワイヤ抵抗
Ｒａ１，Ｒａ１’  ＩＣ内配線抵抗
Ｒ１  配線抵抗
ＲRS  電流センス用抵抗
ＣＭＰ１  電流検出用比較器
１１  ＩＣ
１２  ＩＣチップ
１３  出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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