(57)【特許請求の範囲】
【請求項１】
動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層が、前記動作層の上部と接する複数のＡｌＧａＮ層からなり、前記複数のＡｌＧａＮ層は、一の層と、前記一の層の両側に接するように形成された一の層よりも高いＡｌ組成を有する他の層とからなり、
さらに、ゲート電極と、ゲート電極の両側に形成されたソース電極およびドレイン電極と、を備え、
前記一の層上にゲート電極が形成され、前記他の層上にソース電極およびドレイン電極が形成されたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記複数のＡｌＧａＮ層のうちの一または二以上の層のＡｌ組成が、前記動作層から離れるにしたがって増加していることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記ゲート電極と前記ドレイン電極の間に、前記より高いＡｌ組成を有する他の層上に第二のゲート電極を備えたことを特徴とする半導体装置。
【請求項４】
動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、該電子供給層上部の一部の領域に接して形成された引っ張り歪を有する歪み層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層がＡｌYＧａ1-YＮ（Ｙ＞０）からなり、
前記歪み層が、ＡｌZＧａ1-ZＮ（１≧Ｚ＞Ｙ）からなり、
さらに、前記電子供給層上部の一部の領域に接して形成されたゲート電極を有し、前記歪み層は前記ゲート電極の両側に形成され、
前記歪み層上にソース電極およびドレイン電極が形成されたことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記電子供給層または前記歪み層のＡｌ組成が、前記動作層から離れるにしたがって増加していることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、前記ゲート電極と前記ドレイン電極の間の歪み層ＡｌZＧａ1-ZＮ（１≧Ｚ＞Ｙ）上に第二のゲート電極を備えたことを特徴とする半導体装置。
【請求項７】
動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層がＡｌYＧａ1-YＮ（Ｙ＞０）からなり、
前記電子供給層のＡｌ組成Ｙが前記動作層から離れるにしたがって増加しており、前記電子供給層の厚さが相対的に薄くその上面において相対的に低いＡｌ組成を有する第一の領域と、前記電子供給層の厚さが相対的に厚くその上面において相対的に高いＡｌ組成を有する第二の領域とが設けられており、
さらに、ゲート電極と、ゲート電極の両側に形成されたソース電極およびドレイン電極と、を備え、
前記第一の領域と接するようにゲート電極が形成され、前記第二の領域上に、ソース電極およびドレイン電極が形成されたことを特徴とする半導体装置。
【請求項８】
動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層が、前記動作層の上部と接する複数のＡｌＧａＮ層からなり、前記複数のＡｌＧａＮ層は、一の層と、前記一の層の両側に接するように形成された一の層よりも高いＡｌ組成を有する他の層とからなり、
さらに、ゲート電極と、ゲート電極の両側に形成されたソース電極およびドレイン電極と、を備え、
前記ゲート電極は前記一の層上に形成されると共に他の層の一部に接するように跨って形成され、前記他の層上にソース電極およびドレイン電極が形成されたことを特徴とする半導体装置。
【請求項９】
動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、該電子供給層上部の一部の領域に接して形成された引っ張り歪を有する歪み層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層がＡｌYＧａ1-YＮ（Ｙ＞０）からなり、
前記歪み層が、ＡｌZＧａ1-ZＮ（１≧Ｚ＞Ｙ）からなり、
さらに、前記電子供給層上部の一部の領域に接して形成されたゲート電極を有し、前記歪み層は前記ゲート電極の両側に形成され、前記ゲート電極は前記ドレイン電極側の前記歪み層の一部に接し、
前記歪み層上にソース電極およびドレイン電極が形成されたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、動作層と電子供給層を備え、これらの層の界面に生成する２次元電子ガスを利用する半導体装置に関するものである。
【０００２】
【従来の技術】
ＡｌＧａＮ／ＧａＮ  ＨＪＦＥＴは高出力・高耐圧デバイスとして有望視されている。従来のＡｌＧａＮ／ＧａＮ  ＨＪＦＥＴは、たとえばＭ．Ａ．Ｋｈａｎらによる米国特許５，１９２，９８７号に開示されているように、基板上に複数の窒化ガリウム系半導体層が積層した構成を有している。層厚方向と垂直な水平面内では、各半導体層の組成は一様となっている。
【０００３】
この種の半導体装置では、ゲート−ドレイン間耐圧と動作層の高電流密度化および低コンタクト抵抗電極の実現を両立させることが重要な要素の一つとなっている。ゲート下やゲート・ドレイン間領域のチャネル濃度を下げてゲート・ドレイン耐圧の向上を図り、ソースおよびドレイン領域のチャネル濃度を上げて低コンタクト抵抗を実現する等、面内でチャネル層や表面層のキャリア分布を変える必要がある。この目的のために従来は、イオン注入により部分的にドーズ量を変えて低キャリア濃度領域と高濃度領域を作り分けたり、キャリア濃度の異なる層を積層し、この一部分をリセスエッチングすることによりキャリア濃度の異なる領域を作り分けている。たとえばＡｌＧａＡｓ／ＧａＡｓ系では高濃度にドーピングしたＧａＡｓを表面に形成してオーミック電極を形成し、部分的にこの高ドープ領域を除去してゲート電極を形成している。
【０００４】
しかしながら、ＡｌＧａＮ／ＧａＮ系では、（０００１）面上にヘテロ接合を作製した場合、ドーピング濃度により誘起されるキャリアより、ピエゾ効果や自己分極効果により誘起されるキャリアが多く、ドーピング濃度の異なる層を形成してその一部分を除去しても面内に電子濃度差を設ける効果は小さい。ピエゾ効果は積層する組成で決定され、誘起されるキャリアは転位の生じる臨界膜厚以下であればその膜厚に依存する。よって均一な膜をリセスエッチングにより部分的除去することによりある程度の効果は得られるものの、より大きなキャリア濃度差を形成するには不十分である。また、大きな濃度差を設けるには大きな厚みの差を設ける必要があり、段差の薄層化を図ることが困難となる。
【０００５】
一方、窒化ガリウム半導体材料は、一般にイオン注入の活性化率が低いことが知られており、コンタクト抵抗が高くなりがちである。かかる課題に対し、Ｊ．Ｂｕｒｍらは、ＡｌＧａＮ／ＧａＮ  ＨＪＦＥＴの一様な組成のＡｌＧａＮをリセスエッチングした構造をSolid-State Electronics Vol.41, No.2,pp247,1997に報告している。これにより、コンタクト抵抗の低下が若干図られ、一応の効果が得られているが、現在望まれているような水準の低コンタクト抵抗を得ることは困難である。また、ＧａＡｓ系で行われているＡｌＧａＡｓ表面に高ドープしたＧａＡｓキャップ層を設ける構造は、ＡｌＧａＮ／ＧａＮ系ではピエゾ電荷によりかえってコンタクト抵抗の上昇をもたらす結果となる。
【０００６】
【発明が解決しようとする課題】
本発明は上記事情に鑑みなされたものであって、層厚方向と垂直な水平面内にキャリアとなる２次元電子の分布を生成せしめ、所望の素子構造を形成することを目的とする。具体的には、本発明をトランジスタ構造に適用する場合においては、ゲート下のチャネル濃度を下げてゲート・ドレイン耐圧の向上を図る一方、ソースおよびドレイン領域のチャネル濃度を上げて低コンタクト抵抗を実現することを目的とする。また、本発明をモノリシックマイクロ波集積回路に適用する場合においては、高抵抗体と低抵抗体を、簡便な工程で制御性良く作り分けることを目的とする。
【０００７】
【課題を解決するための手段】
本発明によれば、動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層が、前記動作層の上部と接する平均Ａｌ組成の異なる複数のＡｌＧａＮ層からなり、
さらに、ゲート電極と、ゲート電極の両側に形成されたソース電極およびドレイン電極と、を備え、前記複数のＡｌＧａＮ層のうちの一の層と接するようにゲート電極が形成され、この層よりも高いＡｌ組成を有する他の層が、ゲート電極とドレイン電極の間、および、ゲート電極とソース電極の間に配置されたことを特徴とする半導体装置が提供される。
【０００８】
この半導体装置によれば、平均Ａｌ組成の異なる複数のＡｌＧａＮ層により、ピエゾ電荷を含む誘起電荷の水平面内分布を好適に発生させることができ、これに対応して２次元電子濃度分布が形成される。これにより、チャネル抵抗の高い領域と低い領域を制御性良く形成できる。
【０００９】
また、このような構成とした場合、ゲート下のチャネル濃度を下げてゲート・ドレイン耐圧の向上を図る一方、ソースおよびドレイン領域のチャネル濃度を上げて低コンタクト抵抗を実現することができる。
【００１３】
この半導体装置において、前記複数のＡｌＧａＮ層のうちの一または二以上の層のＡｌ組成が、前記動作層から離れるにしたがって増加している構成とすることができる。このようにすれば誘起電荷の水平面内分布をより顕著にすることができ、これにより、２次元電子濃度分布を顕著に発生させることができる。
【００１４】
この半導体装置において、前記ゲート電極と前記ドレイン電極の間に、前記より高いＡｌ組成を有する他の層上に第二のゲート電極を備えた構成とすることもできる。このようにすればゲート−ドレイン間の電界集中を緩和でき、耐圧特性を向上することができる。
【００１６】
また、本発明によれば、動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、該電子供給層上部の一部の領域に接して形成された引っ張り歪を有する歪み層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層がＡｌYＧａ1-YＮ（Ｙ＞０）からなり、
前記歪み層が、ＡｌZＧａ1-ZＮ（１≧Ｚ＞Ｙ）からなり、
さらに、ゲート電極と、ゲート電極の両側に形成されたソース電極およびドレイン電極と、を備え、前記電子供給層と接するようにゲート電極が形成され、ゲート電極とドレイン電極の間、および、ゲート電極とソース電極の間に前記歪み層が配置されたことを特徴とする半導体装置が提供される。
【００１７】
この半導体装置においては、歪み層が電子供給層よりも高いＡｌ組成を有し、より大きな引っ張り歪みを有している。この歪み層の形成された領域では、ピエゾ分極および自発分極により大きな誘起電荷が生成し、これに対応して２次元電子濃度が顕著に増大する。このため、チャネル抵抗の高い領域と低い領域を制御性良く形成でき、しかもその抵抗差を大きくすることができる。
また、このような構成とした場合、ゲート下やゲート・ドレイン間領域のチャネル濃度を下げてゲート・ドレイン耐圧の向上を図る一方、ソースおよびドレイン領域のチャネル濃度を上げて低コンタクト抵抗を実現することができる。また、このような構成を採用した場合において、歪み層をソース電極やドレイン電極と接するように形成すれば、歪み層下の低抵抗領域とソース電極・ドレイン電極とが近接する形態となり、コンタクト抵抗をより低減することができる。また、ゲート電極を、歪み層に跨るように形成すれば、ゲート−ドレイン間の電界集中を緩和し、耐圧特性を向上させることができる。
【００１８】
この半導体装置において、前記電子供給層または前記歪み層のＡｌ組成が、前記動作層から離れるにしたがって増加している構成とすることができる。このようにすれば誘起電荷の水平面内分布をより顕著にすることができ、これにより、２次元電子濃度分布を顕著に発生させることができる。
【００１９】
この半導体装置において、前記ゲート電極と前記ドレイン電極の間の歪み層ＡｌZＧａ1-ZＮ（１≧Ｚ＞Ｙ）上に第二のゲート電極を備えた構成とすることもできる。このようにすればゲート−ドレイン間の電界集中を緩和でき、耐圧特性を向上することができる。
【００２１】
また、本発明によれば、動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層がＡｌYＧａ1-YＮ（Ｙ＞０）からなり、
前記電子供給層のＡｌ組成Ｙが前記動作層から離れるにしたがって増加しており、前記電子供給層の厚さが相対的に薄くその上面において相対的に低いＡｌ組成を有する第一の領域と、前記電子供給層の厚さが相対的に厚くその上面において相対的に高いＡｌ組成を有する第二の領域とが設けられており、
さらに、ゲート電極と、ゲート電極の両側に形成されたソース電極およびドレイン電極と、を備え、前記第一の領域と接するようにゲート電極が形成され、前記第二の領域が、ゲート電極とドレイン電極の間、および、ゲート電極とソース電極の間に配置されたことを特徴とする半導体装置が提供される。
【００２２】
このような半導体装置の例として、Ａｌ組成を一様に増加させた層を形成した後、その一部をエッチングしてリセスを形成したものが挙げられる（図８等）。なお、本発明において、「相対的に低いＡｌ組成」とは低抵抗体として用いる領域の２次元電子濃度よりも低いＡｌ組成であることをいい、「相対的に高いＡｌ組成」とは高抵抗体として用いる領域のＡｌ組成よりも高いＡｌ組成であることをいう。この半導体装置においては、第二の領域が、第一の領域よりも大きな引っ張り歪みを有している。このため、第二の領域では、ピエゾ分極および自発分極により大きな誘起電荷が生成し、これに対応して２次元電子濃度が顕著に増大する。このため、チャネル抵抗の高い領域と低い領域を制御性良く形成でき、しかもその抵抗差を大きくすることができる。
【００２３】
また、このような構成とした場合、ゲート下のチャネル濃度を下げてゲート・ドレイン耐圧の向上を図る一方、ソースおよびドレイン領域のチャネル濃度を上げて低コンタクト抵抗を実現することができる。なお、第一の領域は、ゲート電極下の少なくとも一部に設けられていればよく、第二の領域は、上記した部分のうちの少なくとも一部に設けられていればよい。たとえば、ソース電極下の一部の部分にのみ第二の領域を設けることもできる。ただし、ソース側およびドレイン側の両側にそれぞれ第二の領域が設けられていることが好ましく、これにより、ソース電極抵抗およびドレイン電極抵抗の両方を下げることができる。第一および第二の領域の配置の好ましい形態の例としては、たとえば、ゲート電極下およびゲート−ドレイン間のゲート電極側の部分に第一の領域が設けられ、ソース・ドレイン間のうち第一の領域が設けられていない部分およびソース・ドレイン各電極の下に第二の領域が設けられた構成が挙げられる。
【００２４】
本発明によれば、動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層が、前記動作層の上部と接する平均Ａｌ組成の異なる複数のＡｌＧａＮ層からなり、
さらに、ゲート電極と、ゲート電極の両側に形成されたソース電極およびドレイン電極と、を備え、前記複数のＡｌＧａＮ層のうちの一の層およびドレイン電極側のより高いＡｌ組成を有する他の層の一部に接するように跨ってゲート電極が形成され、ゲート電極とドレイン電極の間、および、ゲート電極とソース電極の間に、前記より高いＡｌ組成を有する他の層が配置されたことを特徴とする半導体装置が提供される。
また、動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、該電子供給層上部の一部の領域に接して形成された引っ張り歪を有する歪み層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層がＡｌYＧａ1-YＮ（Ｙ＞０）からなり、
前記歪み層が、ＡｌZＧａ1-ZＮ（１≧Ｚ＞Ｙ）からなり、
さらに、ゲート電極と、ゲート電極の両側に形成されたソース電極およびドレイン電極と、を備え、前記電子供給層とドレイン電極側の前記歪み層の一部に接するようにゲート電極が形成され、ゲート電極とドレイン電極の間、および、ゲート電極とソース電極の間に前記歪み層が配置されたことを特徴とする半導体装置が提供される。
【００２５】
本発明によれば、動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層が、前記動作層の上部と接する平均Ａｌ組成の異なる複数のＡｌＧａＮ層からなり、
さらに、前記複数のＡｌＧａＮ層上に抵抗体を形成する２組以上のコンタクト電極が配置されたことを特徴とする半導体装置が提供される。
また、動作層と、該動作層上部に接して形成された引っ張り歪を有する電子供給層と、該電子供給層上部の一部の領域に接して形成された引っ張り歪を有する歪み層と、を備える半導体装置であって、
前記動作層がＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなり、
前記電子供給層がＡｌYＧａ1-YＮ（Ｙ＞０）からなり、
前記歪み層が、ＡｌZＧａ1-ZＮ（１≧Ｚ＞Ｙ）からなり、
さらに、前記電子供給層および前記歪み層上にそれぞれ少なくとも１組以上の抵抗体を形成するコンタクト電極が配置されたことを特徴とする半導体装置が提供される。
【００２６】
以下、本発明の作用についてさらに詳細に説明する。
【００２７】
本発明は、ピエゾ分極および自発分極による誘起電荷を電子供給層中に生成せしめ、この誘起電荷の強弱に対応して２次元電子濃度の水辺面内分布を形成するものである。具体的には、チャネル上部のＡｌ組成を水辺面内で変化させることにより、高Ａｌ組成領域の下のチャネルを高電子濃度に、低Ａｌ組成領域の下のチャネルを低電子濃度に調整できる。これにより、ピエゾ電荷と自己分極効果を面内で制御し、より効果的にチャネル電子濃度を面内で部分的に変化させる構造を提供する。これをゲート電極下、ドリフト領域、オーミック電極下、第２ゲート電極下、などに使い分けることにより、高耐圧ゲートと低抵抗コンタクト等を実現する。
【００２８】
たとえば、（０００１）に配向したＩｎXＧａ1-XＮ（１≧Ｘ≧０）層上に組成の異なる少なくとも２つ以上のＡｌＧａＮ層を配置することにより、ピエゾ効果および自己分極効果を面内で変化させてＩｎXＧａ1-XＮ（１≧Ｘ≧０）層中に生じる電子濃度を面内で分布を持たせることができる。また、このような構造は、電子供給層のＡｌＧａＮ層をＡｌ組成の異なる２層以上で構成し、その片方をエッチングにより除去あるいは選択成長により形成することによっても実現される。
【００２９】
電子供給層であるＡｌＧａＮの組成を層厚方向に変化させて２次元電子濃度を増大させ得ることに関しては、特開平１１−２６１０５１号公報および特開平１１−２７４４７４号公報に開示がある。しかしながら、同公報に開示の技術は、層厚方向のＡｌ組成を変化させることで２次元電子ガスの電子移動度を向上させたり、あるいは、２次元電子ガス形成領域を狭くすることを目的とするものであり、層厚方向と垂直な水平面内のＡｌ組成分布を変化させる構成は開示されておらず、水平面内Ａｌ組成分布は一様となっている。特に、チャネル上部のＡｌ組成を水辺面内で変化させ、高Ａｌ組成領域の下のチャネルを高電子濃度に、低Ａｌ組成領域の下のチャネルを低電子濃度に調整できることは、本発明者の検討によりはじめて明らかにされたものである。
【００３０】
以下、本発明の作用について、図面を参照して説明する。
【００３１】
図１は、ＩｎXＧａ1-XＮ（１≧Ｘ≧０）層上に組成の異なる少なくとも２つ以上のＡｌＧａＮ層４、５を持つことにより、ピエゾ効果を面内で変化させてＩｎXＧａ1-XＮ（１≧Ｘ≧０）層中に生じる電子濃度を面内で異なった分布を持たせる本発明の半導体装置の断面図である。ソースおよびドレイン下の表面から基板方向のチャネル近傍（ａ）の伝導体バンドの模式図を図３に示す。またゲート下の表面から基板方向のチャネル近傍（ｂ）の伝導体バンドの模式図を図４に示す。（ａ）の領域におけるチャネル上部に存在するＡｌＧａＮ層の平均Ａｌ組成は、（ｂ）の領域におけるチャネル上部に存在するＡｌＧａＮ層の平均Ａｌ組成よりも高くなっており、この結果、（ａ）の領域では、より大きなピエゾ効果と自己分極効果が得られ、ＩｎXＧａ1-XＮ（１≧Ｘ≧０）層中に高濃度の電子密度のキャリアを得ることが出来る。
【００３２】
図２の構造は、本発明に係る半導体装置の他の例を示すものであり、電子供給層のＡｌＧａＮ層をＡｌ組成の異なる２以上の層（Ａｌ0.3Ｇａ0.7Ｎ層４およびＡｌ0.1Ｇａ0.9Ｎ層５）により構成し、その片方をエッチングにより除去あるいは選択成長により形成することによって、ピエゾ効果を面内で変化させてＩｎXＧａ1-XＮ（１≧Ｘ≧０）層６中に生じる電子濃度を面内で異なった分布を持たせたものである。ＧａＮ層６上にＡｌ0.1Ｇａ0.9Ｎ層５を形成し、この層上の一部にＡｌ0.3Ｇａ0.7Ｎ層４を設けている。Ａｌ0.3Ｇａ0.7Ｎ層４のある部分（ｃ）およびＡｌ0.3Ｇａ0.7Ｎ層４のない部分（ｄ）の、表面から基板方向のチャネル近傍の伝導体バンドの模式図を図５および図６に示す。Ａｌ0.3Ｇａ0.7Ｎ層４のない部分（ｄ）ではＡｌ0.1Ｇａ0.9Ｎ層５により誘起されるピエゾ効果および自己分極効果とドーピング量で電子は誘起される。一方、Ａｌ0.3Ｇａ0.7Ｎ層４のある部分（ｃ）では、ドーピングしたドナー量に加えて、高いＡｌ組成により大きなピエゾ効果と自己分極効果が得られるので、ＧａＮ層６中に高濃度の電子密度のキャリアを得ることが出来る。
【００３３】
一般にＡｌＧａＮ／ＧａＮ  ＨＪＦＥＴ構造では、ドーピングにより誘起されるチャネル電子濃度に比べて大きなチャネル電子濃度がピエゾ効果により誘起される。このため、図１３に示すような従来の一様なＡｌＧａＮ層に比べて、図１に示すように面内で部分的にＡｌＧａＮの組成の異なる構造をとるか、図２に示すように、高Ａｌ組成の歪み層を設け、大きなピエゾ効果が得られる分歪み層のない部分との差を大きくとることができる。本発明によれば、この様にデバイスの表面横方向に大きなチャネル電子濃度差を設けることができ、導電層の抵抗を高い部分と低い部分を同時に小さな段差で作製でき、領域により選択的に所望のチャネル電子濃度形成する事ができる。低チャネル電子濃度部分をゲート電極下やゲートとドレイン間のドリフト領域に用いれば、高いゲート耐圧を実現できる。一方オーミック電極下に高いチャネル電子濃度層を形成したり、オーミック電極近傍まで高いチャネル電子濃度を導くことができる。また、これを用いれば、同一基板上で値の大きく異なる抵抗体をチャネル層を用いて作ることが可能となる。
【００３４】
以上のように本発明によれば、面内に高い電子濃度を持つ部分と低い電子濃度を持つ部分が広い濃度差で作り分けられることにより、高耐圧を求める部分には低い電子濃度の領域を与え、低コンタクト抵抗を求められる部分には高い電子濃度を与えることができるので、デバイス構造もピエゾ効果と自己分極効果を積極的に利用する部分とあまり利用しない部分を作り分けられることから設計がしやすいばかりでなく、デバイス特性は飛躍的に向上する。また抵抗値の大きく異なる導電層が同一面内に作製できることは回路構成上も有利となる。さらに、段差が小さいこともプロセスを容易にする。
【００３５】
【発明の実施の形態】
本発明において、半導体装置を構成する各III族窒化物半導体層は、（０００１）面を主面とするウルツ鉱型の半導体層とすることが好ましい。充分なピエゾ効果が発現させることができるからである。但し、所定のピエゾ効果が得られる範囲内で種々の形態をとることもでき、たとえば（０００１）面から任意の方向に約５５度以内、好ましくは１０度以内の角度で傾斜させることができる。
【００３６】
下地層の上部に、この層と異なる格子定数の半導体層を形成した場合、臨界膜厚以上の厚みとすると、半導体層中に転位が発生して格子緩和を起こす。したがって、ピエゾ分極を充分に発生させ、本発明の効果を顕著にするためには、半導体層の厚みを臨界膜厚以下とすることが望ましい。しかしながら、一般に格子緩和は不完全に進行し、臨界膜厚を超えた場合でも一定の格子歪が残存する。したがって、本発明においては、一定のピエゾ効果が得られる範囲内であれば臨界膜厚を超えた膜厚を採用することもできる。
【００３７】
臨界膜厚はマシューズの式（J. W. Matthews and A. E. Blakeslee, J. Cryst. Growth 27,118 (1974)）により計算することができる。図１６および図１７に計算結果を示す。この計算においては、以下の表に示すパラメータを用いた。
【００３８】
【表１】
0004186032.tif 000002
上記のように、本発明の半導体装置を構成する各層は、臨界膜厚以下であることが望ましいが、下限については特に制限がなく、たとえば数原子オーダーが積層した程度の厚み（１０Å程度）でもよい。
【００３９】
本発明において、電子供給層および歪み層は、引っ張り歪を有する。このような構成は、電子供給層の平均格子定数を、半導体装置を構成する各半導体層のうちの最も厚みの厚い下地層の平均格子定数よりも小さくすることにより実現できる。上記下地層は他の半導体層の結晶系を拘束し、この層を基準として他の半導体層の歪みモードが決定される。すなわち、下地層よりも格子定数の小さい層には引っ張り応力、下地層よりも格子定数の大きい層には圧縮応力が発生する。
【００４０】
ここで、平均格子定数とは、多層膜の状態における格子間隔ではなく、層を構成する材料固有の格子定数をいい、層厚方向と垂直な水平面内の格子定数の平均値をいうものとする。たとえば、（０００１）面を主面とするＧａＮからなる厚膜下地層の上部に、ＧａＮよりもａ軸格子定数の小さいＡｌＧａＮ層を成長させた場合、ＡｌＧａＮ層には引っ張り歪みが生じた状態となり、層厚方向と垂直な水平面内では、ＧａＮ層とＡｌＧａＮ層の格子間隔は等しくなる。本発明における平均格子定数とは、このような歪みがかかった状態の格子間隔をいうのではなく、その材料の持つ本来の格子定数をいうものとする。なお、層厚方向と垂直な水平面内の格子定数とは、（０００１）面の傾斜がない場合は、ａ軸格子定数と一致する。
【００４１】
また、動作層については、無歪みまたは圧縮歪みを有する構成とすることが好ましい。このようにすれば動作層と電子供給層との間の格子不整で生じるピエゾ効果や自己分極効果により、動作層中に好適にチャネル電子を誘起することができる。
【００４２】
動作層と電子供給層の具体的材料としては、動作層を（０００１）面を主面とするＩｎXＧａ1-XＮ（１≧Ｘ≧０）からなる格子緩和結晶とし、この上にＡｌＧａＮが臨界膜厚以下で形成された構成とすることが好ましい。このときＡｌＧａＮには横方向に引っ張りの応力がかかり、これによりピエゾ電荷がエピの厚さ方向に発生し、マクロに見てＡｌＧａＮ中のＩｎXＧａ1-XＮ側に正電荷が表面側に負電荷が生じる。この結果、層厚方向と垂直な水平面内に２次元電子濃度分布が形成される。
【００４３】
本発明において、電子供給層および歪み層は、Ａｌ組成を動作層から離れるにしたがって増加させた構成とすることができる。この場合、増加のさせ方は、種々の形態をとることができ、階段状に増加させたり、あるいは、連続的に増加させることができる。
【００４４】
本発明の半導体装置を、高抵抗体および低抵抗体を備えたモノリシックマイクロ波集積回路等に適用する場合、通常、電子供給層上に二以上のオーミック電極を形成する構成とする。
【００４５】
【実施例】
実施例１
基板上に（０００１）に配向したＧａＮバッファ層をＭＯＣＶＤ法により３μｍ設ける。この上にチャネル層（動作層）となるノンドープのＩｎ0.1Ｇａ0.9Ｎ層を１５ｎｍ成長する。さらにこの上に、電子供給層として、Ｓｉを６×１０18ｃｍ-3ドーピングしたＡｌ0.3Ｇａ0.7Ｎ層を１０ｎｍ成長する。この上にＳｉＯ2膜あるいはＳｉＮ膜を形成し、このうち一部をフォトレジストをマスクに用いて除去する。このＳｉＯ2膜あるいはＳｉＮ膜をマスクとしてＡｌ0.3Ｇａ0.7Ｎ層をＣｌ2ガスを用いてＲＩＥ（リアクティブイオンエッチング）によりドライエッチングにより除去する。この除去した部分に、Ｓｉを４×１０18ｃｍ-3ドーピングしたＡｌ0.1Ｇａ0.9Ｎ層を選択的にＭＯＣＶＤ法により１０ｎｍ設ける。通常、一様な組成の場合の素子断面のバンド図は図１４に示すようになり、組成の異なるＡｌＧａＮ上のバンド図は図３の様になる。本発明では、従来の一様組成をリセスエッチングにより段差を形成する場合より歪みを大きく取ることが可能となり、より大きなキャリア濃度差を得ることができる。Ａｌ組成の高いＡｌＧａＮ層を持つ部分にソースおよびドレイン電極としてＴｉ１０ｎｍおよびＡｌ２００ｎｍを設けてアニールする事でオーミックコンタクト電極を設け、Ａｌ組成の低いＡｌＧａＮ層を持つ部分にゲート電極としてＮｉ１０ｎｍとＡｕ２００ｎｍを設ける。この構造を設けることによりゲート・ドレイン耐圧の向上と低コンタクト抵抗の実現が同一素子上で両立できる。Ｓｉを２×１０18ｃｍ-3ドーピングしたＡｌＧａＮ層はＡｌの組成を階段状にあるいは連続的に増加させた構造を用いても構わない。チャネル層は、ＧａＮであってもよい。基板についても本実施例ではサファイア基板を用いたが、バッファ層のＧａＮ層や動作層であるＩｎＧａＮが（０００１）に配向していればＳｉＣ基板やＧａＮ基板を用いても構わない。
【００４６】
実施例２
ＳｉＣ基板上に（０００１）に配向したＧａＮバッファ層をＭＯＣＶＤ法により３μｍ設ける。この上にチャネル層となるノンドープのＧａＮ層を１５ｎｍ成長する。さらにこの上にＳｉを２×１０18ｃｍ-3ドーピングしたＡｌ0.1Ｇａ0.9Ｎ層を１０ｎｍ成長し、さらに該Ａｌ0.1Ｇａ0.9Ｎ層上にＳｉを４×１０18ｃｍ-3ドーピングしたＡｌ0.3Ｇａ0.7Ｎ層を１０ｎｍ設ける。このＡｌ0.3Ｇａ0.7Ｎ層の一部を酸化膜をマスクとして用いてＩＣＰ（誘導結合プラズマ）によりＢＣｌ3ガスとＳＦ6ガスを用いてパターニングした選択的にドライエッチングで取り除く。あるいはＳｉを２１０18ｃｍ-3ドーピングしたＡｌ0.1Ｇａ0.9Ｎ層上にＭＯＣＶＤ法などによりＳｉＯ2をマスクとして用いて選択的にＳｉを４１０18ｃｍ-3ドーピングしたＡｌ0.3Ｇａ0.7Ｎ層を設ける。リセスエッチングしない場所の素子断面のバンド図は図５に示すようになり、リセスした部分は図６のようになる。本発明ではリセスしない部分のＡｌ組成がリセスした部分のＡｌ組成より高いため、従来の一様組成をリセスエッチングにより段差を形成する場合より歪みを大きく取ることが可能となり、ピエゾ効果により大きなキャリア濃度差を得ることができる。リセスした部分にゲート電極としてＮｉ１０ｎｍとＡｕ２００ｎｍを埋め込み、リセスしない部分にソースおよびドレイン電極としてＴｉ１０ｎｍおよびＡｌ２００ｎｍを設ける。この構造を設けることによりゲート・ドレイン耐圧の向上と低コンタクト抵抗の実現が同一素子上で両立できる。Ｓｉを２×１０18ｃｍ-3ドーピングしたＡｌ0.1Ｇａ0.9Ｎ層はＡｌの組成を０から０．１まで連続的に増加させた構造を用い、Ｓｉを４×１０18ｃｍ-3ドーピングしたＡｌ0.3Ｇａ0.7Ｎ層はＡｌの組成を０．２から０．５まで連続的に増加させた構造等を用いても構わない。チャネル層は、ＩｎＧａＮであってもよい。
【００４７】
実施例３
本実施例に係るＦＥＴの構造を図８に示す。ＳｉＣ基板７上にＧａＮ層６、ソース電極１０が形成され、さらにソース電極１、ゲート電極２、ドレイン電極３が設けられている。ＧａＮ層６が動作層、Ａｌ0.1Ｇａ0.9Ｎ層５が電子供給層となっている。
【００４８】
Ａｌ組成を一様に増加させたＡｌxＧａ1-xＮ層１０（ｘは０．１〜０．３に連続的に増加）を形成した後、その一部をエッチングしてリセスを形成している。リセスした部分の一部にゲート電極２を設け、ゲート電極２とドレイン電極３の間にもリセス部分が存在する形態としている。ゲート・ドレイン間のドリフト領域もリセスする事でさらなるゲート耐圧の向上が得られる。
【００４９】
上記構造を図１に示した形態に適用する場合は、Ａｌの組成の低いＡｌＧａＮ層５をドレイン側に長くし、ゲートをこの上のソース側に設けることにより実現できる。
【００５０】
実施例４
本実施例に係るＦＥＴの構造を図９に示す。ＳｉＣ基板７上にＧａＮ層６、Ａｌ0.1Ｇａ0.9Ｎ層５およびＡｌ0.3Ｇａ0.7Ｎ層４が形成され、さらにソース電極１、ゲート電極２、ドレイン電極３およびゲート電極２１が設けられている。ＧａＮ層６が動作層、Ａｌ0.1Ｇａ0.9Ｎ層５が電子供給層となっており、Ａｌ0.3Ｇａ0.7Ｎ層４が本発明における歪み層に対応している。
【００５１】
本実施例はデュアルゲートＦＥＴに関するものであり、図９に示すように、リセス部にゲート電極２を設け、ゲート電極２とドレイン電極３の間に第二ゲート電極２１を設けている。第二ゲート電極２１は、リセしていない部分に形成されている。二つの異なるしきい値電圧を持つゲートが形成され、カスコード接続をとることにより、耐圧の向上とドレインコンダクタンスを下げることが可能となる。
【００５２】
上記構造を図１に示した形態に適用する場合は、Ａｌの組成の低いＡｌＧａＮ層５上に第一ゲートを設け、ゲートとドレイン間のＡｌの組成の高いＡｌＧａＮ層４上に第二ゲートを設けることで同じ効果が得られる。
【００５３】
実施例５
本実施例に係るＦＥＴの構造を図１０に示す。ＳｉＣ基板７上にＧａＮ層６、Ａｌ0.1Ｇａ0.9Ｎ層５およびＡｌ0.3Ｇａ0.7Ｎ層４が形成され、さらにソース電極１、ゲート電極２、ドレイン電極３が設けられている。ＧａＮ層６が動作層、Ａｌ0.1Ｇａ0.9Ｎ層５が電子供給層となっており、Ａｌ0.3Ｇａ0.7Ｎ層４が本発明における歪み層に対応している。
【００５４】
本実施例のようにゲート電極２を、リセスした部分とリセスしない部分にまたがるように形成すれば、実施例４のカスコード接続のゲートを短絡した場合と同様に、耐圧の向上とドレインコンダクタンスの下げることが可能である。なお、図１にこれを適用する場合は、Ａｌの組成の低いＡｌＧａＮ層５上とＡｌの組成の高いＡｌＧａＮ層４上に跨るようにゲートを設けることで同じ効果が得られる。
【００５５】
本実施例では、Ａｌ0.3Ｇａ0.7Ｎ層４（歪み層）をソース電極やドレイン電極と接するように形成している。これにより、歪み層下の低抵抗領域とソース電極・ドレイン電極とが近接する形態となり、コンタクト抵抗の低減を図ることができる。
【００５６】
上記構造を図１に示した形態に適用する場合は、Ａｌの組成の低いＡｌＧａＮ層５上とＡｌの組成の高いＡｌ0.3Ｇａ0.7Ｎ層４上にまたがるようにソース電極あるいはドレイン電極を設けることで同じ効果が得られる。
【００５７】
実施例７
本発明をモノリシックマイクロ波集積回路に適用した例を図１１（断面図）および図１２（上面図）に示す。本実施例において、リセスしない部分では、Ａｌ0.3Ｇａ0.7Ｎ層４（歪み層）の存在により高い２次元電子濃度が得られる。この部分を低抵抗体として用いている。一方、リセスした部分では、Ａｌ0.3Ｇａ0.7Ｎ層４が設けられていないため、相対的に低い２次元電子濃度となる。この部分を高抵抗体として用いている。
【００５８】
本実施例によれば、抵抗値の大きく異なる受動回路を同一基板上に大きな形状差なく形成できるため、回路設計上とプロセス上で簡便かつ有利であるばかりでなく、抵抗を作製する面積を縮小することが可能となる。
【００５９】
なお、上記構造を図１に示した形態に適用する場合は、異なる組成を持つＡｌＧａＮ上にそれぞれコンタクト層を設けることによって実現できる。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ピエゾ電荷を含む誘起電荷の水平面内分布に対応して２次元電子濃度分布が形成される。このため、チャネル抵抗の高い領域と低い領域を小さな段差で作製できる。本発明をトランジスタ構造に適用する場合においては、ゲート下のチャネル濃度を下げてゲート・ドレイン耐圧の向上を図る一方、ソースおよびドレイン領域のチャネル濃度を上げて低コンタクト抵抗を実現することができる。また、本発明をモノリシックマイクロ波集積回路に適用する場合においては、高抵抗体と低抵抗体を、簡便な工程で制御性良く作り分けることができる。チャネル抵抗の大きく異なる導電層を同一面内に同時に作製できることも回路設計上有利となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例を示す図である。
【図２】本発明に係る半導体装置の一例を示す図である。
【図３】本発明に係る半導体装置のバンド構造を説明するための図である。
【図４】本発明に係る半導体装置のバンド構造を説明するための図である。
【図５】本発明に係る半導体装置のバンド構造を説明するための図である。
【図６】本発明に係る半導体装置のバンド構造を説明するための図である。
【図７】本発明に係る半導体装置のバンド構造を説明するための図である。
【図８】本発明に係る半導体装置の一例を示す図である。
【図９】本発明に係る半導体装置の一例を示す図である。
【図１０】本発明に係る半導体装置の一例を示す図である。
【図１１】本発明に係る半導体装置の一例を示す図である。
【図１２】本発明に係る半導体装置の一例を示す図である。
【図１３】従来の半導体装置の一例を示す図である。
【図１４】従来の半導体装置のバンド構造を説明するための図である。
【図１５】ウルツ鉱型III族窒化物半導体の結晶構造を示す図である。
【図１６】臨界膜厚の計算結果を示す図である。
【図１７】臨界膜厚の計算結果を示す図である。
【符号の説明】
１  ソース電極
２  ゲート電極
３  ドレイン電極
４  Ａｌ0.3Ｇａ0.7Ｎ層
５  Ａｌ0.1Ｇａ0.9Ｎ層
６  ＧａＮ層
７  ＳｉＣ基板
１０  ＡｌxＧａ1-xＮ層（ｘは０．１〜０．３に連続的に増加）
２１  第二ゲート電極
５１ａ  アイソレーション領域
５１ｂ  アイソレーション領域
５４  コンタクト電極
【図１】
0004186032.tif 000003
【図２】
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【図３】
0004186032.tif 000005
【図４】
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【図５】
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【図６】
0004186032.tif 000008
【図７】
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【図８】
0004186032.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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