(57)【特許請求の範囲】
【請求項１】
絶縁性を有する基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に動作半導体層を形成し、前記動作半導体層上にｎ型不純物半導体層を形成し、前記ｎ型不純物半導体層上に導電体層を形成し、前記導電体層とｎ型不純物半導体層とをエッチングして、前記ゲート電極上の前記動作半導体層の上層を露出させて所定の間隙で対向するソース電極及びドレイン電極を形成して薄膜トランジスタを作製し、保護膜を介して前記ソース電極と接続する画素電極を形成する液晶表示装置の製造方法において、
前記導電体層とｎ型不純物半導体層とのエッチングの際に同時にエッチングされるダミー半導体層を前記基板上に形成し、
前記ダミー半導体層は、前記動作半導体層を形成するための半導体層を全面に形成し、前記動作半導体層の形成領域以外の領域の前記半導体層の上層をエッチング除去した残存層で前記ｎ型不純物半導体層の膜厚以上の膜厚に形成され、
前記ｎ型不純物半導体層の前記エッチングは、前記ダミー半導体層から生ずるプラズマ発光の発光強度の変化を検出して停止させること
を特徴とする液晶表示装置の製造方法。
【請求項２】
請求項１記載の液晶表示装置の製造方法において、
前記ダミー半導体層は、前記動作半導体層の膜厚以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【請求項３】
請求項１又は２に記載の液晶表示装置の製造方法において、
前記ｎ型不純物半導体層は、５ｎｍ以上で５０ｎｍ以下の膜厚に形成され、
前記動作半導体層は、前記ｎ型不純物半導体層の膜厚に５ｎｍを加算した膜厚以上で２７０ｎｍ以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【請求項４】
絶縁性を有する基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に動作半導体層を形成し、前記動作半導体層上にｎ型不純物半導体層を形成し、前記ｎ型不純物半導体層上に導電体層を形成し、前記導電体層とｎ型不純物半導体層とをエッチングして、前記ゲート電極上の前記動作半導体層の上層を露出させて所定の間隙で対向するソース電極及びドレイン電極を形成して薄膜トランジスタを作製し、保護膜を介して前記ソース電極と接続する画素電極を形成する液晶表示装置の製造方法において、
前記導電体層とｎ型不純物半導体層とのエッチングの際に同時にエッチングされるダミー半導体層を前記基板上に形成し、
前記ダミー半導体層は、前記動作半導体層を形成するための半導体層を全面に形成し、前記動作半導体層の形成領域以外の領域の前記半導体層の上層をエッチング除去した残存層と、前記残存層上の前記ｎ型不純物半導体層とで形成され、
前記ｎ型不純物半導体層の前記エッチングは、前記ダミー半導体層から生ずるプラズマ発光の発光強度の変化を検出して停止させること
を特徴とする液晶表示装置の製造方法。
【請求項５】
請求項４記載の液晶表示装置の製造方法において、
前記残存層は、前記動作半導体層の膜厚より薄い膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【請求項６】
請求項４又は５に記載の液晶表示装置の製造方法において、
前記動作半導体層は、１０ｎｍ以上で２７０ｎｍ以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チャネルエッチ型の薄膜トランジスタを備えた液晶表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、デスクトップ型パソコン向けの１５〜２３インチ（ＸＧＡ〜ＵＸＧＡクラス）の液晶表示装置の普及に伴い、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）をスイッチング素子として備えたアクティブマトリクス型液晶表示装置の需要が一層増加している。需要拡大に応じた供給量を確保するために、様々な簡略化プロセス、増産プロセス等が検討されている。
【０００３】
同様に、超高精細表示の液晶表示装置の需要も増加している。超高精細表示を実現するにはＴＦＴの小型化と特性の安定性の向上が必要であり、そのためチャネルエッチ型ＴＦＴの採用が検討されている。チャネルエッチ型ＴＦＴは、ソース／ドレイン電極を形成する際のエッチング時に動作半導体層のチャネル領域を保護するためのチャネル保護膜を有していない。したがって、エッチングレートの変動を考慮すると、チャネル領域上のｎ型不純物半導体層を残渣なくエッチング除去するには、チャネル領域上面までエッチングする必要がある。
【０００４】
アクティブマトリクス型液晶表示装置は、非選択時にオフ状態となって信号を遮断するスイッチング素子を各画素毎に設けることによってクロストークを防止しており、単純マトリクス方式の液晶表示装置と比較して優れた表示特性を有している。特にＴＦＴを用いた液晶表示装置の表示特性は、その駆動能力の高さからＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）にも匹敵する。
【０００５】
一般的なＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）型液晶表示装置は、透明絶縁性基板であるアレイ基板と対向基板の間に液晶を封入した構造を有している。両基板の相互に対向する面（対向面）のうち、対向基板側にはコモン（共通）電極、カラーフィルタ及び配向膜等が形成され、アレイ基板側にはＴＦＴ、画素電極及び配向膜等が形成されている。両基板の対向面と反対側の面には、各々偏光板が貼り付けられている。この２枚の偏光板の偏光軸を互いに直交するように配置した液晶表示装置は、電圧無印加状態で光を透過し、電圧印加状態で遮光するノーマリホワイトモードとなる。逆に、２枚の偏光板の偏光軸を互いに平行に配置した液晶表示装置はノーマリブラックモードとなる。
【０００６】
近年、液晶表示装置のより一層の高性能化、特に高視野角特性、表示品質の向上及び高精細化等が強く要求されている。高視野角特性と表示品質の向上を実現する表示装置として、垂直配向（ＶＡ：Ｖｅｒｔｉｃａ１  Ａｌｉｇｎｍｅｎｔ）型液晶表示装置、特にＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖａｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型液晶表示装置が普及しつつある。
【０００７】
ＭＶＡ型液晶表示装置は、アレイ基板と対向基板、及び両基板間に封入された誘電率異方性が負の垂直配向型液晶で構成されている。両基板の対向面のうち、対向基板側にはコモン電極、カラーフィルタ及び垂直配向膜等が形成され、アレイ基板側にはＴＦＴ、画素電極及び垂直配向膜等が形成されている。両基板の対向面と反対側の面には、それぞれ偏光板が互いに偏光軸を直交させて配置されている。このＭＶＡ型液晶表示装置は垂直配向膜を有しており、電圧無印加状態で液晶が配向膜に対して垂直に配向するのでノーマリブラックモードとなる。アレイ基板側のインジウム酸化スズ（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）からなる画素電極には、ドメイン規制用のスリットが形成されており、対向基板側にはレジストからなる土手（突起部）が形成されている。アレイ基板側の画素電極と対向基板側のコモン電極との間に充分な電圧を印加すると、垂直配向型の液晶分子はその電界の方向と垂直に配列する。このとき、各スリットを挟んだ両側、あるいは各突起部を挟んだ両側では、液晶分子の配列方向が異なる、いわゆる配向分割（マルチドメイン）が達成される。この状態でアレイ基板側の偏光板に入射した光の一部は、対向基板側の偏光板を通過するため、液晶表示装置は明状態を表示する。各画素毎に印加する電圧を制御することで画素毎の階調表示が得られ、液晶表示装置に所望の画像を表示することが可能となる。また上述の配向分割により斜め方向の光漏れが抑制され、視野角特性が改善される。
【０００８】
従来のチャネルエッチ型ＴＦＴを有する液晶表示装置のアレイ基板及びその製造方法を図３２乃至図４２を用いて説明する。まず、従来のチャネルエッチ型ＴＦＴを有する液晶表示装置におけるアレイ基板の構成について図３２を用いて説明する。図３２は、従来のチャネルエッチ型ＴＦＴを有する液晶表示装置におけるＴＦＴ及び蓄積容量の構成を示す概略断面図である。ＴＦＴ１０２は、絶縁性を有する透明ガラス基板１０６上に形成されたゲート電極１０８を有している。ゲート電極１０８上にはゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０上には動作半導体層１１２が形成されている。動作半導体層１１２上には、オーミックコンタクト層として機能するｎ型不純物半導体層１１６が形成されている。
【０００９】
ｎ型不純物半導体層１１６上には、ソース電極１１４及びドレイン電極１１８が形成されている。ソース電極１１４及びその下層のｎ型不純物半導体層１１６と、ドレイン電極１１８及びその下層のｎ型不純物半導体層１１６とは、動作半導体層１１２のチャネル領域上に設けられた間隙で分離されて、電気的に絶縁されている。また、全面には保護膜１２０が形成されている。保護膜１２０上の各画素領域内に広がって画素電極１２２が形成されている。画素電極１２２は、ソース電極１１４上の保護膜１２０を開口したコンタクトホール１２４を介してソース電極１１４に接続されている。
【００１０】
蓄積容量１０４は、透明ガラス基板１０６上にゲート電極１０８と同一の形成材料で形成された蓄積容量バスライン１２６を有している。蓄積容量バスライン１２６上にはゲート絶縁膜１１０と同一の形成材料で絶縁膜１２８が形成されている。絶縁膜１２８上には、ソース電極１１４及びドレイン電極１１８と同一の形成材料で蓄積容量対向電極１３０が形成されている。蓄積容量対向電極１３０上には、保護膜１２０が形成されている。保護膜１２０上には画素電極１２２が形成されている。画素電極１２２は、蓄積容量対向電極１３０上の保護膜１２０を開口したコンタクトホール１３２を介して蓄積容量対向電極１３０に接続されている。
【００１１】
次に、従来のチャネルエッチ型ＴＦＴを有する液晶表示装置におけるアレイ基板の製造方法を図３３乃至図４２を用いて説明する。図３３乃至図３７は、従来のチャネルエッチ型ＴＦＴを有する液晶表示装置におけるＴＦＴ及び蓄積容量の製造工程を示す工程断面図である。図３８乃至図４２は、従来のチャネルエッチ型ＴＦＴを有する液晶表示装置におけるアレイ基板の製造工程を示す平面図である。まず、図３３及び図３８に示すように、絶縁性を有する透明ガラス基板１０６上全面に導電膜を成膜し、パターニングしてゲート電極１０８、ゲートバスライン１３４、ゲート端子１３６、蓄積容量バスライン１２６、蓄積容量端子１４０をそれぞれ形成する。なお、図３８に示したゲートバスライン１３４は、破線に挟まれた領域が図３３に示したゲート電極１０８として機能する。
【００１２】
次に、全面にゲート絶縁膜１１０及びゲート絶縁膜１１０と同一の形成材料で同時に形成される絶縁膜１２８と、ａ−Ｓｉ層とｎ+ａ−Ｓｉ層とを連続して成膜する。次いで、ｎ+ａ−Ｓｉ層とａ−Ｓｉ層をパターニングして、図３４及び図３９に示すように、動作半導体層１１２とｎ型不純物半導体層１１６を形成する。図３９に示すように、動作半導体層１１２とｎ型不純物半導体層１１６は、ゲートバスライン１３４のゲート電極１０８上方に形成される。
【００１３】
次に、全面に金属層を成膜してパターニングし、図３５に示すように、ソース電極１１４とドレイン電極１１８と蓄積容量対向電極（中間電極）１３０とをそれぞれ形成する。同時に、図４０に示すように、ドレインバスライン１４２とドレイン端子１４４を形成する。上記金属層からソース電極１１４とドレイン電極１１８を分離形成すると共に動作半導体層１１２にチャネル領域を形成するエッチング工程で、金属層及びｎ型不純物半導体層１１６は、ゲート電極１０８直上の動作半導体層１１２上面で所定の間隙ができるようにエッチングされて分離され、電気的に絶縁される。このエッチング工程では、間隙下の動作半導体層１１２表面もエッチングされる。これ以降、少なくともｎ型不純物半導体層１１６から動作半導体層１１２表面までのエッチングをチャネルエッチングと言う。
【００１４】
次に、全面に透明絶縁膜からなる保護膜１２０を成膜してパターニングし、図３６に示すように、ソース電極１１４上のコンタクトホール１２４と、蓄積容量対向電極１３０上のコンタクトホール１３２とを形成する。同時に、図４１に示すように、ゲート端子１３６上のコンタクトホール１４６と、蓄積容量端子１４０上のコンタクトホール１４８と、ドレイン端子１４４上のコンタクトホール１５０とを形成する。
【００１５】
最後に、図３７及び図４２に示すように、全面にＩＴＯからなる透明導電膜を形成してパターニングし、各画素領域内に画素電極１２２を形成する。また、当該パターニングにより、ゲート端子１３６上、蓄積容量端子１４０上、及びドレイン端子１４４上に保護導電膜１５２をそれぞれ形成する。以上の工程でアレイ基板が完成する。また、本例に示したＭＶＡ型液晶表示装置では、画素電極１２２を形成する際に、図４２に示すようなドメイン規制用のスリット１５０が形成される。
【００１６】
【発明が解決しようとする課題】
従来のチャネルエッチ型ＴＦＴの製造方法において、図３４に示した工程では、ＳＦ6、Ｈｅ、ＨＣｌの混合ガスを用いた反応性イオンエッチング（ＲＩＥ）法によるドライエッチングが行われている。エッチングの停止時期は、エッチング中におけるＳｉＦ2のプラズマ発光（発光波長：３９０．２ｎｍ）の発光強度の低下に基づくａ−Ｓｉ層（図３４の動作半導体層１１２の形成層）の終点検出（ＥＰＤ検出：Ｅｎｄ  Ｐｏｉｎｔ  Ｄｅｔｅｃｔｉｎｇ）により決定される。プラズマ発光強度は、上記発光波長の光強度を検出する受光素子を有し、光強度に応じて信号を出力する光強度センサにより検出される。
【００１７】
一方、図３５に示したチャネルエッチング工程は、上述と同様にＳＦ6、Ｈｅ、ＨＣｌの混合ガスによるＲＩＥ法を用いている。ところが、ａ−Ｓｉ層（図３５では動作半導体層１１２）とその上層に形成されたｎ+ａ−Ｓｉ層（図３５ではｎ型不純物半導体層１１６）のＳｉＦ2のプラズマ発光強度の差はほとんどなく、しかもチャネルエッチング領域の面積が狭いため発光強度は極めて低い。このため、ｎ+ａ−Ｓｉ層だけのエッチング終点をＥＰＤ検出で得ることは困難である。したがって、チャネルエッチング工程では、エッチング時間を制御してｎ+ａ−Ｓｉ層のエッチングを停止するようにしている。この時間制御によるエッチングでは、チャネル領域上層のｎ+ａ−Ｓｉ層を確実に除去するために、チャネル領域の動作半導体層１１２の掘り込みマージンを十分確保しておく必要がある。このため、動作半導体層１１２となるａ−Ｓｉ層の膜厚は１２０〜２００ｎｍ以上に厚く形成する必要がある。ところが、このような厚い膜厚にしてしまうとチャネル領域で安定した特性が得られず、また成膜時間とエッチング時間が余分に必要となってしまうという問題が生ずる。
【００１８】
また、上記のようなエッチング時間の制御によるチャネルエッチングでは、チャネル領域の動作半導体層１１２の膜厚をリアルタイムで測定するのは困難であり、エッチング終了後に残膜厚用ＴＥＧ（例えば、ナノメトリクス社製の膜厚測定装置）等で測定するしかない。また、超高精細表示を実現する小型化されたＴＦＴ１０２では、さらにチャネルエッチング領域の面積が狭くなるためエッチングレートに変動が生じ、時間制御によるエッチングではチャネル領域の動作半導体層１１２の掘り込み量の変動も大きくなる。したがって、チャネル領域の動作半導体層１１２の膜厚の均一性が悪化するだけでなく、部分的に極めて薄くなることもあり、ＴＦＴ１０２で安定した特性が得られないという問題がある。
【００１９】
さらに、ＴＦＴ１０２及び蓄積容量１０４の形成領域以外の領域に形成される、窒化シリコン（ＳｉＮ）膜等からなる絶縁膜１２８もチャネルエッチングにおいてプラズマに長時間さらされるためにダメージを受けてしまうという問題もある。
【００２０】
本発明の目的は、チャネルエッチングの終点を確実に検出することにより、特性の安定したチャネルエッチ型ＴＦＴを有する液晶表示装置及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的は、絶縁性を有する基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に動作半導体層を形成し、前記動作半導体層上にｎ型不純物半導体層を形成し、前記ｎ型不純物半導体層上に導電体層を形成し、前記導電体層とｎ型不純物半導体層とをエッチングして、前記ゲート電極上の前記動作半導体層の上層を露出させて所定の間隙で対向するソース電極及びドレイン電極を形成して薄膜トランジスタを作製し、保護膜を介して前記ソース電極と接続する画素電極を形成する液晶表示装置の製造方法において、前記導電体層とｎ型不純物半導体層とのエッチングの際に同時にエッチングされるダミー半導体層を前記基板上に形成し、前記ダミー半導体層がエッチング除去されたら前記エッチングを停止することを特徴とする液晶表示装置の製造方法によって達成される。
【００２２】
【発明の実施の形態】
本発明の第１の実施の形態による液晶表示装置及びその製造方法について、図１乃至図１６を用いて説明する。まず、本実施の形態による液晶表示装置の概略の構成を図１及び図２を用いて説明する。図１は本実施の形態による液晶表示装置の全体構成を示している。アレイ基板８１上には、ＴＦＴ２と、蓄積容量４と、例えばＩＴＯ等の透明導電膜からなる画素電極を有する画素領域８４とがマトリクス状に多数配置された表示領域８６が画定されている。なお、図１では画素領域８４内に１画素分の液晶表示装置の等価回路を示している。表示領域の周囲の図中左方にはゲートバスライン駆動回路８８が配置され、図中上方にはドレインバスライン駆動回路９０が配置されている。
【００２３】
また、システム側からのドットクロックや、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）、及びＲＧＢデータが入力する入力端子９２が図中パネル上方に設けられている。アレイ基板８１は図示しないシール剤を介して対向基板９４と対向して貼り合わされている。アレイ基板８１と対向基板９４との間のセルギャップに液晶ｌｃが封入されている。アレイ基板８１上の表示電極と対向基板９４上のコモン電極、及びそれらに挟まれた液晶ｌｃで液晶容量Ｃｌｃが形成されている。一方、アレイ基板側で表示電極と蓄積容量バスラインが形成されて蓄積容量５４が形成されている。
【００２４】
表示領域８６内には図中上下方向に延びるドレインバスライン４２が図中左右方向に平行に複数形成されている。複数のドレインバスライン４２のそれぞれは、ドレインバスライン駆動回路９０に接続されており、ドレインバスライン４２毎に所定の階調電圧が印加されるようになっている。
【００２５】
また、ドレインバスライン４２とほぼ直交する方向に延びるゲートバスライン３４が図中上下方向に平行に複数形成されている。複数のゲートバスライン３４のそれぞれは、ゲートバスライン駆動回路８８に接続されている。ゲートバスライン駆動回路８８は、内蔵したシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン３４に対して順にゲートパルスを出力するようになっている。
【００２６】
ゲートバスライン駆動回路８８により複数のゲートバスライン３４のいずれか１つにゲートパルスが出力されると、当該ゲートバスライン３４に接続されている複数のＴＦＴ２がオン状態になる。これにより、ドレインバスライン駆動回路９０から複数のドレインバスライン４２のそれぞれに印加されている階調電圧が各画素電極に印加される。
【００２７】
図２は、本実施の形態による液晶表示装置におけるＴＦＴ及び蓄積容量の構成を示す概略断面図である。ＴＦＴ２は、絶縁性を有する透明ガラス基板６上に、例えば膜厚１００ｎｍのアルミニウム（Ａｌ）層と膜厚５０ｎｍの窒化モリブデン（ＭｏＮ）層とをこの順に積層した金属層により形成されたゲート電極８を有している。ゲート電極８の形成材料は、Ａｌ層とチタン（Ｔｉ）層とをこの順に積層した金属層や、クロム（Ｃｒ）層、Ａｌ合金層等であってもよい。ゲート電極８上には、例えば膜厚１００〜６００ｎｍのＳｉＮ膜又は酸化シリコン（ＳｉＯ）膜によりゲート絶縁膜１０が形成されている。ゲート絶縁膜１０上には、膜厚１０〜２７０ｎｍ（例えば６０ｎｍ）のａ−Ｓｉ層により動作半導体層１２が形成されている。動作半導体層１２上には、膜厚５〜５０ｎｍ（例えば３０ｎｍ）のｎ+ａ−Ｓｉ層により、オーミックコンタクト層として機能するｎ型不純物半導体層１６が形成されている。
【００２８】
ｎ型不純物半導体層１６上には、例えば膜厚５０ｎｍのＭｏＮ層と、膜厚１５０ｎｍのＡｌ層と、膜厚９０ｎｍのＭｏＮ層と、膜厚１０ｎｍのモリブデン（Ｍｏ）層とをこの順に積層した金属層によりソース電極１４及びドレイン電極１８が形成されている。ソース電極１４及びドレイン電極１８の形成材料は、膜厚２０ｎｍのＴｉ層と膜厚７５ｎｍのＡｌ層と膜厚２０ｎｍのＴｉ層とをこの順に積層した金属層や、Ａｌ合金層、その他の低抵抗金属を積層した金属層等であってもよい。
【００２９】
ソース電極１４及びその下層のｎ型不純物半導体層１６と、ドレイン電極１８及びその下層のｎ型不純物半導体層１６とは、ゲート電極８上方の動作半導体層１２上部でエッチングされて分離され、互いに絶縁されている。このエッチングの際の両電極の分離絶縁を確実にするため、動作半導体層１２のチャネル領域上表面もエッチングされている。基板全面には、例えば膜厚３３０ｎｍのＳｉＮ膜からなる保護膜２０が形成されている。保護膜２０上には、例えば膜厚７０ｎｍのＩＴＯからなる画素電極２２が形成されている。画素電極２２は、ソース電極１４上の保護膜２０を開口して形成されたコンタクトホール２４を介してソース電極１４に接続されている。
【００３０】
蓄積容量４は、透明ガラス基板６上にゲート電極８と同一の形成材料で形成された蓄積容量バスライン２６を有している。蓄積容量バスライン２６上には、ゲート絶縁膜１０と同一の形成材料で絶縁膜２８が形成されている。絶縁膜２８上には、動作半導体層１２と同一の形成材料で動作半導体層１２より薄い残存層５８が形成されている。残存層５８上には、ソース電極１４及びドレイン電極１８と同一の形成材料で蓄積容量対向電極３０が形成されている。蓄積容量対向電極３０上には、保護膜２０が形成されている。保護膜２０上にはＴＦＴ２のソース電極１４に接続されている画素電極２２が形成されている。画素電極２２は、蓄積容量対向電極３０上の保護膜２０を開口して形成されたコンタクトホール３２を介して蓄積容量対向電極３０に接続されている。
【００３１】
次に、本実施の形態による液晶表示装置の製造方法を図３乃至図１６を用いて説明する。図３乃至図９は、本実施の形態による液晶表示装置におけるＴＦＴ及び蓄積容量の製造工程を示す工程断面図であり、図中左側にＴＦＴ２を示し、図中右側に蓄積容量４を示している。図１０及び図１１は、本実施の形態による液晶表示装置におけるゲート端子及びドレイン端子の製造工程を示す工程断面図である。図１０及び図１１において、（ａ）はゲート端子３６を示しており、（ｂ）はドレイン端子４４を示している。図１２乃至図１６は、本実施の形態による液晶表示装置におけるアレイ基板の製造工程を示す平面図である。
【００３２】
まず、透明ガラス基板６全面に、例えばＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｔｉｏｎ）法により、例えば膜厚１００ｎｍのＡｌ層と膜厚５０ｎｍのＭｏＮ層とをこの順に成膜して金属層（図示せず）を形成する。金属層の形成材料は、この他Ａｌ層とＴｉ層との積層による金属層や、Ｃｒ層、Ａｌ合金層等であってもよい。次に、全面にレジストを塗布してから第１の露光用マスク（図示せず）を用いて露光した後現像して、金属層上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、例えばＡｌエッチャントを用いたウェットエッチングにより金属層をエッチングする。当該エッチングにより、図３に示すゲート電極８と蓄積容量バスライン２６を形成する。同時に、図１２に示すゲートバスライン３４とゲート端子３６と蓄積容量端子４０を形成する。なお、図１２に示したゲートバスライン３４は、破線で挟まれた領域で図３に示したゲート電極８として機能する。上記エッチングにおいて、金属層がＡｌ層とＴｉ層とを積層した金属層であれば例えば塩素（Ｃｌ）系ガスによりドライエッチングし、Ｃｒ層であれば例えばＣｒエッチャントによりウェットエッチングする。
【００３３】
次に、図４に示すように、例えばプラズマＣＶＤ法により、透明で絶縁性を有するＳｉＮ膜又はＳｉＯ膜を膜厚１００〜６００ｎｍ（例えば３５０ｎｍ）に成膜して、ゲート絶縁膜１０及び絶縁膜２８を全面に形成する。次に、膜厚１０〜２７０ｎｍ（例えば６０ｎｍ）の動作半導体層１２を形成するためのａ−Ｓｉからなる半導体層５４を全面に形成する。次に、膜厚５〜５０ｎｍ（例えば３０ｎｍ）のｎ+ａ−Ｓｉ層５６を全面に形成する。動作半導体層１２を形成するための半導体層５４は、ｎ+ａ−Ｓｉ層５６の膜厚に５ｎｍを加算した膜厚以上になるように形成する。
【００３４】
次に、全面にレジストを塗布してから、第２の露光用マスク（図示せず）を用いて露光した後現像して、ｎ+ａ−Ｓｉ層５６上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして用い、ｎ+ａ−Ｓｉ層５６と、動作半導体層１２を形成するための半導体層５４の上層とをＲＩＥ法によりドライエッチングする。これにより図５及び図１３に示すように、ｎ型不純物半導体層１６及び動作半導体層１２を形成すると共に、動作半導体層１２の形成領域以外の領域にダミー半導体層となる残存層５８を形成する。ドライエッチングに用いるエッチングガスは、例えばＳＦ6、Ｈｅ、ＨＣｌの混合ガスである。このとき、残存層５８の膜厚が、ｎ+ａ−Ｓｉ層５６（図５ではｎ型不純物半導体層１６）の膜厚以上になるようにエッチング時間を制御する。ｎ+ａ−Ｓｉ層５６の膜厚が例えば３０ｎｍであれば、残存層５８は膜厚が３０〜４０ｎｍ（例えば３３ｎｍ）になるように形成する。なお、形成された残存層５８の膜厚は、例えば１ロット（例えば基板２０枚）のうち１枚乃至数枚の基板に対して、膜厚測定装置等を用いて残存層５８の膜厚を測定することにより容易に管理される。
【００３５】
次に、例えばＰＶＤ法により、例えば膜厚５０ｎｍのＭｏＮ層と、膜厚１５０ｎｍのＡｌ層と、膜厚９０ｎｍのＭｏＮ層と、膜厚１０ｎｍのＭｏ層とをこの順に成膜し、図６に示すように金属層６０を全面に形成する。金属層６０は、膜厚２０ｎｍのＴｉ層と膜厚７５ｎｍのＡｌ層と膜厚２０ｎｍのＴｉ層とをこの順に積層した金属層や、Ａｌ合金層、その他の低抵抗金属を積層した金属層等であってもよい。次に、全面にレジストを塗布してから、第３の露光用マスク（図示せず）を用いて露光した後現像して、金属層６０上に所定のパターンのレジスト膜（図示せず）を形成する。このレジスト膜をエッチングマスクとして、ＭｏＮ層とＡｌ層とＭｏＮ層とＭｏ層とを積層した金属層６０を、例えばＡｌエッチャントを用いてウェットエッチングする。なお、金属層６０がＴｉ層とＡｌ層とＴｉ層とを積層した金属層であれば、例えばＣｌ系ガスによりドライエッチングする。
【００３６】
続いてチャネルエッチング工程に移り、動作半導体層１２のうちゲート電極８上部に形成されるチャネル領域上のｎ型不純物半導体層１６と、残存層５８とをＲＩＥ法によるドライエッチングで一括エッチングする。当該一括エッチングにより、図７に示すように、ソース電極１４、ドレイン電極１８、ｎ型不純物半導体層１６及び動作半導体層１２が形成される。同時に、図１４に示すように、ドレインバスライン４２、ドレイン端子４４及び蓄積容量対向電極３０が形成される。ドライエッチングに用いるエッチングガスは、例えばＳＦ6、Ｈｅ、ＨＣｌの混合ガスである。このチャネルエッチングの際、全面に形成されている残存層５８をダミー半導体層として、ａ−Ｓｉで形成されている残存層５８のエッチング時に生ずるＳｉＦ2のプラズマ発光（発光波長：３９０．２ｎｍ）の発光強度を検出する。プラズマ発光強度は、上記発光波長の光強度を検出する受光素子を有し、光強度に応じて信号を出力する光強度センサにより検出される。
【００３７】
残存層５８が全てエッチング除去されるとＳｉＦ2のプラズマ発光強度は急激に低下するので、上記光強度センサを用いてプラズマ発光強度の低下をモニタすることで残存層５８のエッチングの終点を検出できる。また、残存層５８の形成材料であるａ−Ｓｉのエッチングレートとｎ型不純物半導体層１６の形成材料であるｎ+ａ−Ｓｉのエッチングレートはほぼ等しい。そこで、残存層５８からのプラズマ発光強度の低下により残存層５８のエッチングの終点を検出したら、チャネルエッチングを停止させるようにする。ｎ型不純物半導体層１６は残存層５８の膜厚以下の膜厚に形成されているので、このチャネルエッチングによりチャネル領域上のｎ型不純物半導体層１６を確実にエッチング除去できる。例えば膜厚３３ｎｍの残存層５８のエッチングの終点がプラズマ発光強度の低下により検出されたら、チャネル領域上の膜厚３０ｎｍのｎ型不純物半導体層１６は確実にエッチング除去されており、さらにその下層の動作半導体層１２のチャネル領域の上部３ｎｍがエッチング除去されて掘り込まれている。なお図７に示すように、蓄積容量２は絶縁膜２８と蓄積容量対向電極３０との間に残存層５８が挟まれた構造となっている。
【００３８】
次に、例えばプラズマＣＶＤ法により、透明で絶縁性を有する例えば膜厚３３０ｎｍのＳｉＮ膜を成膜し、保護膜２０を全面に形成する。次に、全面にレジストを塗布してから、第４の露光用マスク（図示せず）を用いて露光した後現像して、保護膜２０上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、ソース電極１４上、蓄積容量電極３０上及びドレイン端子４４上の保護膜２０をエッチングする。当該エッチングにより、図８に示すソース電極１４上のコンタクトホール２４、蓄積容量対向電極３０上のコンタクトホール３２、及び図１０（ｂ）に示すドレイン端子４４上のコンタクトホール５０を形成する。同時に、ゲート端子３６上及び蓄積容量端子４０上の保護膜２０及びゲート絶縁膜１０を一括エッチングする。当該一括エッチングにより、図１０（ａ）に示すゲート端子３６上のコンタクトホール４６、及び蓄積容量端子４０上のコンタクトホール４８が形成される（図１５参照）。エッチング条件は、例えば８．０Ｐａ、ＳＦ6／Ｏ2＝２００／２００［ｓｃｃｍ］、６００ＷのＲＩＥ法によるドライエッチングである。
【００３９】
次に、例えばＰＶＤ法により、例えば膜厚７０ｎｍのＩＴＯを成膜し、透明導電膜（図示せず）を全面に形成する。次に、全面にレジストを塗布してから、第５の露光用マスク（図示せず）を用いて露光した後現像して、透明導電膜上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、透明導電膜を例えばシュウ酸等を用いてウェットエッチングする。当該ウェットエッチングにより、図９に示す画素電極２２と、図１１（ａ）に示すゲート端子３６上の保護導電膜５２と、蓄積容量端子４０上の保護導電膜５２と、図１１（ｂ）に示すドレイン端子４４上の保護導電膜５２とをそれぞれ形成する（図１６参照）。図１６に示した画素電極２２には、ＭＶＡ型液晶表示装置に特有のドメイン規制用のスリット５０が形成されている。スリット５０により複数の領域に分割された画素電極２２は、スリット５０上の数ヶ所で導通をとって接続されている。以上説明した工程を経て、本実施の形態による液晶表示装置におけるアレイ基板が完成する。この後、対向基板と貼り合わせ、液晶を封止して本実施の形態による液晶表示装置が完成する。
【００４０】
本実施の形態によれば、ダミー半導体層となる残存層５８が、ＴＦＴ２を形成する領域以外の広い領域に形成される。そのため、チャネルエッチングの際、同時にエッチングされる残存層５８から生ずるプラズマ発光強度がチャネル領域から生ずるプラズマ発光強度と比較して格段に大きくなるので、その検出は容易に行える。プラズマ発光強度の低下をモニタして残存層５８のエッチングの終点を検出し、それに基づいてチャネルエッチングを停止すれば、チャネル領域上のｎ型不純物半導体層１６を容易に正確にエッチング除去できるようになる。したがって、動作半導体層１２となるａ−Ｓｉ層の膜厚を１２０〜２００ｎｍ以上に厚く形成してチャネル領域の掘り込みマージンを確保しておく必要がないため、チャネル領域で安定した特性を得ることができるとともに、成膜時間とエッチング時間を短縮できるようになる。
【００４１】
また、本実施の形態によれば、チャネル領域上のｎ型不純物半導体層１６を容易に正確にエッチング除去できるので、チャネル領域の動作半導体層１２を必要以上にエッチング除去してしまうことはない。そのため、時間制御によるエッチングと異なり、チャネル領域の動作半導体層１２の膜厚を測定する工程は不必要となる。
【００４２】
また、本実施の形態によれば、時間制御によるエッチングと異なり、チャネル領域上のｎ型不純物半導体層１６のエッチング除去が完了した時期を正確に検出できるため、チャネル領域の動作半導体層１２を必要以上にエッチング除去してしまうことはない。そのため、超高精細表示を実現する小型化されたＴＦＴ２であっても、チャネル領域の動作半導体層１２の膜厚を正確に得ることができ、ＴＦＴ２は均一で安定した特性を得ることができる。
【００４３】
さらに、本実施の形態によれば、残存層５８の膜厚管理を行っているので、チャネル領域上のｎ型不純物半導体層１６を確実にエッチング除去できる。さらに、ＣＶＤ法等による成膜の突発的な成膜異常や、ＲＩＥ法によるエッチングの突発的なエッチング異常等があっても早期に発見することができるので、製造歩留まりの向上に寄与することができる。また、残存層５８の膜厚管理を行うことで、動作半導体層１２のチャネル領域の掘り込み量をほぼ特定できるため、チャネル領域の掘り込み量とＴＦＴ２の特性との相関関係を効率良く管理することが可能となる。さらに、残存層５８は基板全面に形成されるため、膜厚測定において測定位置や測定数を任意に決定することができる。
【００４４】
また、本実施の形態によれば、ＴＦＴ２及び蓄積容量４の形成領域以外の領域に形成される絶縁膜２８上に残存層５８が形成されるため、チャネルエッチングにおいて絶縁膜２８がプラズマに長時間さらされることを防いでダメージを受けないようにすることができる。
【００４５】
次に、本発明の第２の実施の形態による液晶表示装置及びその製造方法について、図１７乃至図３１を用いて説明する。まず、本実施の形態による液晶表示装置の概略の構成を図１７を用いて説明する。本実施の形態による液晶表示装置の全体構成は、図１に示した第１の実施の形態と同様の構成を有するので、その説明は省略する。
【００４６】
図１７は、本実施の形態による液晶表示装置におけるＴＦＴ及び蓄積容量の構成を示す概略断面図である。ＴＦＴ２は、絶縁性を有する透明ガラス基板６上に、例えば膜厚１００ｎｍのＡｌ層と膜厚５０ｎｍのＭｏＮ層とをこの順に積層した金属層により形成されたゲート電極８を有している。ゲート電極８の形成材料は、Ａｌ層とＴｉ層とをこの順に積層した金属層や、Ｃｒ層、Ａｌ合金層等であってもよい。ゲート電極８上には、例えば膜厚１００〜６００ｎｍのＳｉＮ膜又はＳｉＯ膜によりゲート絶縁膜１０が形成されている。ゲート絶縁膜１０上には、膜厚１０〜２７０ｎｍ（例えば６０ｎｍ）のａ−Ｓｉ層により動作半導体層１２が形成されている。動作半導体層１２上には、膜厚５〜５０ｎｍ（例えば３０ｎｍ）のｎ+ａ−Ｓｉ層により、オーミックコンタクト層として機能するｎ型不純物半導体層１６が形成されている。
【００４７】
ｎ型不純物半導体層１６上には、例えば膜厚５０ｎｍのＭｏＮ層と、膜厚１５０ｎｍのＡｌ層と、膜厚９０ｎｍのＭｏＮ層と、膜厚１０ｎｍのＭｏ層とをこの順に積層した金属層によりソース電極１４及びドレイン電極１８が形成されている。ソース電極１４及びドレイン電極１８の形成材料は、膜厚２０ｎｍのＴｉ層と膜厚７５ｎｍのＡｌ層と膜厚２０ｎｍのＴｉ層とをこの順に積層した金属層や、Ａｌ合金層、その他の低抵抗金属を積層した金属層等であってもよい。
【００４８】
ソース電極１４及びその下層のｎ型不純物半導体層１６と、ドレイン電極１８及びその下層のｎ型不純物半導体層１６とは、ゲート電極８上方の動作半導体層１２上部でエッチングされて分離され、互いに絶縁されている。このエッチングの際の両電極の分離絶縁を確実にするため、動作半導体層１２のチャネル領域上表面もエッチングされている。基板全面には、例えば膜厚３３０ｎｍのＳｉＮ膜からなる保護膜２０が形成されている。保護膜２０上には、例えば膜厚７０ｎｍのＩＴＯからなる画素電極２２が形成されている。画素電極２２は、ソース電極１４上の保護膜２０を開口して形成されたコンタクトホール２４を介してソース電極１４に接続されている。
【００４９】
蓄積容量４は、透明ガラス基板６上にゲート電極８と同一の形成材料で形成された蓄積容量バスライン２６を有している。蓄積容量バスライン２６上には、ゲート絶縁膜１０と同一の形成材料で絶縁膜２８が形成されている。絶縁膜２８上には、動作半導体層１２と同一の形成材料で動作半導体層１２より薄い残存層５８が形成されている。残存層５８上には、ＴＦＴ２のｎ型不純物半導体層１６を形成するｎ+ａ−Ｓｉ層５６が形成されている。ｎ+ａ−Ｓｉ層５６上には、ソース電極１４及びドレイン電極１８と同一の形成材料で蓄積容量対向電極３０が形成されている。蓄積容量対向電極３０上には、保護膜２０が形成されている。保護膜２０上にはＴＦＴ２のソース電極１４に接続されている画素電極２２が形成されている。画素電極２２は、蓄積容量対向電極３０上の保護膜２０を開口して形成されたコンタクトホール３２を介して蓄積容量対向電極３０に接続されている。
【００５０】
次に、本実施の形態による液晶表示装置の製造方法を図１８乃至図３１を用いて説明する。図１８乃至図２４は、本実施の形態による液晶表示装置におけるＴＦＴ及び蓄積容量の製造工程を示す工程断面図であり、図中左側にＴＦＴ２を示し、図中右側に蓄積容量４を示している。図２５及び図２６は、本実施の形態による液晶表示装置におけるゲート端子及びドレイン端子の製造工程を示す工程断面図である。図２５及び図２６において、（ａ）はゲート端子３６を示しており、（ｂ）はドレイン端子４４を示している。図２７乃至図３１は、本実施の形態による液晶表示装置におけるアレイ基板の製造工程を示す平面図である。
【００５１】
まず、透明ガラス基板６全面に、例えばＰＶＤ法により、例えば膜厚１００ｎｍのＡｌ層と膜厚５０ｎｍのＭｏＮ層とをこの順に成膜して金属層（図示せず）を形成する。金属層の形成材料は、この他Ａｌ層とＴｉ層との積層による金属層や、Ｃｒ層、Ａｌ合金層等であってもよい。次に、全面にレジストを塗布してから第１の露光用マスク（図示せず）を用いて露光した後現像して、金属層上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、例えばＡｌエッチャントを用いたウェットエッチングにより金属層をエッチングする。当該エッチングにより、図１８に示すゲート電極８と蓄積容量バスライン２６を形成する。同時に、図２７に示すゲートバスライン３４とゲート端子３６と蓄積容量端子４０を形成する。なお、図２７に示したゲートバスライン３４は、破線で挟まれた領域で図１８に示したゲート電極８として機能する。上記エッチングにおいて、金属層がＡｌ層とＴｉ層とを積層した金属層であれば例えばＣｌ系ガスによりドライエッチングし、Ｃｒ層であれば例えばＣｒエッチャントによりウェットエッチングする。
【００５２】
次に、図１９に示すように、例えばプラズマＣＶＤ法により、透明で絶縁性を有するＳｉＮ膜又はＳｉＯ膜を膜厚１００〜６００ｎｍ（例えば３５０ｎｍ）に成膜して、ゲート絶縁膜１０（絶縁膜２８）を全面に形成する。次に、ａ−Ｓｉで膜厚１０〜２７０ｎｍ（例えば６０ｎｍ）の動作半導体層１２を形成するための半導体層５４を全面に形成する。
【００５３】
次に、全面にレジストを塗布してから、第２の露光用マスク（図示せず）を用いて露光した後現像して、動作半導体層１２を形成するための半導体層５４上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして用い、動作半導体層１２を形成するための半導体層５４の上層をＲＩＥ法によりドライエッチングする。これにより図２０及び図２８に示すように、動作半導体層１２を形成すると共に、動作半導体層１２の形成領域以外の領域にダミー半導体層の一部を構成する残存層５８を形成する。ドライエッチングに用いるエッチングガスは、例えばＳＦ6、Ｈｅ、ＨＣｌの混合ガスである。このとき、残存層５８の膜厚が例えば３０ｎｍになるようにエッチング時間を制御する。なお、形成された残存層５８の膜厚は、例えば１ロット（例えば基板２０枚）のうち１枚乃至数枚の基板に対して、膜厚測定装置等を用いて残存層５８の膜厚を測定することにより容易に管理される。
【００５４】
次に、膜厚５〜５０ｎｍ（例えば３０ｎｍ）のｎ+ａ−Ｓｉ層５６を全面に形成する。ｎ+ａ−Ｓｉ層５６の一部は、その下層の残存層５８と共にダミー半導体層として機能する。次いでｎ+ａ−Ｓｉ層５６上に、例えばＰＶＤ法により、例えば膜厚５０ｎｍのＭｏＮ層と、膜厚１５０ｎｍのＡｌ層と、膜厚９０ｎｍのＭｏＮ層と、膜厚１０ｎｍのＭｏ層とをこの順に成膜し、図２１に示すように金属層６０を全面に形成する。金属層６０は、膜厚２０ｎｍのＴｉ層と膜厚７５ｎｍのＡｌ層と膜厚２０ｎｍのＴｉ層とをこの順に積層した金属層や、Ａｌ合金層、その他の低抵抗金属を積層した金属層等であってもよい。次に、全面にレジストを塗布してから、第３の露光用マスク（図示せず）を用いて露光した後現像して、金属層６０上に所定のパターンのレジスト膜（図示せず）を形成する。このレジスト膜をエッチングマスクとして、ＭｏＮ層とＡｌ層とＭｏＮ層とＭｏ層とを積層した金属層６０を、例えばＡｌエッチャントを用いてウェットエッチングする。なお、金属層６０がＴｉ層とＡｌ層とＴｉ層とを積層した金属層であれば、例えばＣｌ系ガスによりドライエッチングする。
【００５５】
続いてチャネルエッチング工程に移り、動作半導体層１２のうちゲート電極８上部に形成されるチャネル領域上のｎ型不純物半導体層１６と、残存層５８とをＲＩＥ法によるドライエッチングで一括エッチングする。当該一括エッチングにより、図２２に示すように、ソース電極１４、ドレイン電極１８、ｎ型不純物半導体層１６及び動作半導体層１２が形成される。同時に、図２９に示すように、ドレインバスライン４２、ドレイン端子４４及び蓄積容量対向電極３０が形成される。ドライエッチングに用いるエッチングガスは、例えばＳＦ6、Ｈｅ、ＨＣｌの混合ガスである。このチャネルエッチングの際、全面に形成されている残存層５８及びその上層のｎ+ａ−Ｓｉ層５６をダミー半導体層として、ｎ+ａ−Ｓｉ層５６と、ａ−Ｓｉで形成されている残存層５８とのエッチング時に生ずるＳｉＦ2のプラズマ発光（発光波長：３９０．２ｎｍ）の発光強度を検出する。プラズマ発光強度は、上記発光波長の光強度を検出する受光素子を有し、光強度に応じて信号を出力する光強度センサにより検出される。
【００５６】
ｎ+ａ−Ｓｉ層５６及びその下層の残存層５８が全てエッチング除去されるとＳｉＦ2のプラズマ発光強度は急激に低下するので、上記光強度センサを用いてプラズマ発光強度の低下をモニタすることで残存層５８のエッチングの終点を検出できる。そこで、ｎ+ａ−Ｓｉ層５６及び残存層５８からのプラズマ発光強度の低下により残存層５８のエッチングの終点を検出したらチャネルエッチングを終了させるようにする。このチャネルエッチングによりチャネル領域上のｎ型不純物半導体層１６を確実にエッチング除去できる。例えば膜厚３０ｎｍのｎ+ａ−Ｓｉ層５６と膜厚３０ｎｍの残存層５８のエッチングの終点が検出されたら、チャネル領域上の膜厚３０ｎｍのｎ型不純物半導体層１６は確実にエッチング除去されており、さらにその下層の膜厚６０ｎｍの動作半導体層１２のチャネル領域の上部３０ｎｍがエッチング除去されて掘り込まれている。このように、残存層５８の膜厚と、チャネル領域の動作半導体層１２の掘り込まれる深さはほぼ同じである。なお図２２に示すように、蓄積容量２は、絶縁膜２８と蓄積容量対向電極３０との間に、残存層５８とｎ+ａ−Ｓｉ層５６とが挟まれた構造となる。
【００５７】
次に、例えばプラズマＣＶＤ法により、透明で絶縁性を有する例えば膜厚３３０ｎｍのＳｉＮ膜を成膜し、保護膜２０を全面に形成する。次に、全面にレジストを塗布してから、第４の露光用マスク（図示せず）を用いて露光した後現像して、保護膜２０上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、ソース電極１４上、蓄積容量電極３０上及びドレイン端子４４上の保護膜２０をエッチングする。当該エッチングにより、図２３に示すソース電極１４上のコンタクトホール２４、蓄積容量対向電極３０上のコンタクトホール３２、及び図２５（ｂ）に示すドレイン端子４４上のコンタクトホール５０を形成する。同時に、ゲート端子３６上及び蓄積容量端子４０上の保護膜２０及びゲート絶縁膜１０を一括エッチングする。当該一括エッチングにより、図２５（ａ）に示すゲート端子３６上のコンタクトホール４６、及び蓄積容量端子４０上のコンタクトホール４８が形成される（図３０参照）。エッチング条件は、８．０Ｐａ、ＳＦ6／Ｏ2＝２００／２００［ｓｃｃｍ］、６００Ｗの例えばＲＩＥ法によるドライエッチングである。
【００５８】
次に、例えばＰＶＤ法により、例えば膜厚７０ｎｍのＩＴＯを成膜し、透明導電膜（図示せず）を全面に形成する。次に、全面にレジストを塗布してから、第５の露光用マスク（図示せず）を用いて露光した後現像して、透明導電膜上に所定のパターンのレジスト膜（図示せず）を形成する。次に、このレジスト膜をエッチングマスクとして、透明導電膜を例えばシュウ酸等を用いてウェットエッチングする。当該ウェットエッチングにより、図２４に示す画素電極２２と、図２６（ａ）に示すゲート端子３６上の保護導電膜５２と、蓄積容量端子４０上の保護導電膜５２と、図２６（ｂ）に示すドレイン端子４４上の保護導電膜５２とをそれぞれ形成する（図３１参照）。図３１に示した画素電極２２には、ＭＶＡ型液晶表示装置に特有のドメイン規制用のスリット５０が形成されている。スリット５０により複数の領域に分割された画素電極２２は、スリット５０上の数ヶ所で導通をとって接続されている。以上説明した工程を経て、本実施の形態による液晶表示装置におけるアレイ基板が完成する。この後、対向基板と貼り合わせ、液晶を封止して本実施の形態による液晶表示装置が完成する。
【００５９】
本実施の形態によれば、ダミー半導体層となる残存層５８及びその上層のｎ+ａ−Ｓｉ層５６が、ＴＦＴ２を形成する領域以外の広い領域に形成される。そのため、チャネルエッチングの際、同時にエッチングされる残存層５８から生ずるプラズマ発光強度がチャネル領域から生ずるプラズマ発光強度と比較して格段に大きくなるので、その検出は容易に行える。プラズマ発光強度の低下をモニタして残存層５８のエッチングの終点を検出し、それに基づいてチャネルエッチングを停止すれば、チャネル領域上のｎ型不純物半導体層１６を容易に正確にエッチング除去できるようになる。したがって、動作半導体層１２となるａ−Ｓｉ層の膜厚を１２０〜２００ｎｍ以上に厚く形成してチャネル領域の掘り込みマージンを確保しておく必要がないため、チャネル領域で安定した特性を得ることができるとともに、成膜時間とエッチング時間を短縮できるようになる。
【００６０】
また、本実施の形態によれば、チャネル領域上のｎ型不純物半導体層１６を容易に正確にエッチング除去できるので、チャネル領域の動作半導体層１２を必要以上にエッチング除去してしまうことはない。そのため、時間制御によるエッチングと異なり、チャネル領域の動作半導体層１２の膜厚を測定する工程は不必要となる。
【００６１】
また、本実施の形態によれば、時間制御によるエッチングと異なり、チャネル領域上のｎ型不純物半導体層１６のエッチング除去が完了した時期を正確に検出できるため、チャネル領域の動作半導体層１２を必要以上にエッチング除去してしまうことはない。そのため、超高精細表示を実現する小型化されたＴＦＴ２であっても、チャネル領域の動作半導体層１２の膜厚を正確に得ることができ、ＴＦＴ２は均一で安定した特性を得ることができる。
【００６２】
さらに、本実施の形態によれば、残存層５８の膜厚管理を行っているので、チャネル領域上のｎ型不純物半導体層１６を確実にエッチング除去できる。さらに、ＣＶＤ法等による成膜の突発的な成膜異常や、ＲＩＥ法によるエッチングの突発的なエッチング異常等があっても早期に発見することができるので、製造歩留まりの向上に寄与することができる。また、残存層５８の膜厚管理を行うことで、動作半導体層１２のチャネル領域の掘り込み量をほぼ特定できるため、チャネル領域の掘り込み量とＴＦＴ２の特性との相関関係を効率良く管理することが可能となる。さらに、残存層５８は基板全面に形成されるため、膜厚測定において測定位置や測定数を任意に決定することができる。
【００６３】
また、本実施の形態によれば、ＴＦＴ２及び蓄積容量４の形成領域以外の領域に形成される絶縁膜２８上に残存層５８が形成されるため、チャネルエッチングにおいて絶縁膜２８がプラズマに長時間さらされることを防いでダメージを受けないようにすることができる。
【００６４】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態においては、ＭＶＡ型液晶表示装置を例に挙げて説明したが、本発明はこれに限らず、ＴＦＴを備えたＴＮ型液晶表示装置やＩＰＳ（Ｉｎ−ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）型液晶表示装置等にも適用可能である。
【００６５】
また、上記実施の形態においては、ＴＦＴを備えた液晶表示装置を例に挙げて説明したが、本発明はこれに限らず、ＴＦＴを備えたＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等にも適用可能である。
【００６６】
さらに、上記実施の形態においては、ダミー半導体層から生ずるＳｉＦ2のプラズマ発光強度の低下をモニタしてチャネルエッチングの終点を検出しているが、本発明はこれに限らず、プラズマ発光強度の種々の変動をモニタしてチャネルエッチングを制御するようにしてもよい。
【００６７】
また、上記実施の形態においては、動作半導体層１２がａ−Ｓｉにより形成されているＴＦＴを有する液晶表示装置を例に挙げて説明したが、本発明はこれに限らず、動作半導体層１２がｐ−Ｓｉ（ポリシリコン）により形成されているＴＦＴを有する液晶表示装置にも適用できる。
【００６８】
さらに、上記第２の実施の形態においては、ダミー半導体層が残存層５８とｎ+ａ−Ｓｉ層５６とで構成されているが、本発明はこれに限らず、ダミー半導体層はｎ+ａ−Ｓｉ層５６のみで構成されていてもよい。ダミー半導体層のｎ+ａ−Ｓｉ層５６と、チャネル領域上のｎ型不純物半導体層１６は、同一層であるのでほぼ同じ膜厚を有しており、チャネルエッチングの際にエッチング除去される時期はほぼ同時である。したがって、ダミー半導体層のｎ+ａ−Ｓｉ層５６の下層に残存層５８を形成しなくてもチャネルエッチングの終点を検出することは可能である。残存層５８を形成しない場合の蓄積容量２は、絶縁膜２８と蓄積容量対向電極３０との間に、ｎ型不純物半導体層１６の形成材料で形成されたｎ+ａ−Ｓｉ層５６が挟まれた構造となっている。
【００６９】
なお、上記実施の形態による液晶表示装置は、一方の電極となる蓄積容量バスラインと、誘電体となる絶縁膜と、他方の電極となる蓄積容量対向電極とを備えた蓄積容量が、絶縁膜と蓄積容量対向電極との間に半導体層を有していることを特徴としている。半導体層は、動作半導体層の形成材料、ｎ型不純物半導体層の形成材料、又は動作半導体層の形成材料とｎ型不純物半導体層の形成材料との積層により形成されている。蓄積容量対向電極の三積層構造については、本出願人による先願に係る特開平０６−２０２１５３号公報に開示されている。また、ｎ型不純物半導体層とソース／ドレイン電極を形成する金属層とを連続して成膜して、その後一括でソース／ドレイン電極とチャネル領域を形成することは、本出願人による先願に係る特開昭５８−１１２３６６号公報に開示されており、本発明はそれらの代替、応用、あるいは発展技術と言うこともできる。
【００７０】
以上説明した実施の形態に基づき、本発明は以下のようにまとめられる。
（付記１）
絶縁性を有する基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に動作半導体層を形成し、前記動作半導体層上にｎ型不純物半導体層を形成し、前記ｎ型不純物半導体層上に導電体層を形成し、前記導電体層とｎ型不純物半導体層とをエッチングして、前記ゲート電極上の前記動作半導体層の上層を露出させて所定の間隙で対向するソース電極及びドレイン電極を形成して薄膜トランジスタを作製し、保護膜を介して前記ソース電極と接続する画素電極を形成する液晶表示装置の製造方法において、
前記導電体層とｎ型不純物半導体層とのエッチングの際に同時にエッチングされるダミー半導体層を前記基板上に形成すること
を特徴とする液晶表示装置の製造方法。
【００７１】
（付記２）
付記１記載の液晶表示装置の製造方法において、
前記エッチングは、前記ダミー半導体層から生ずるプラズマ発光の発光強度の変化を検出して停止させること
を特徴とする液晶表示装置の製造方法。
【００７２】
（付記３）
付記１又は２に記載の液晶表示装置の製造方法において、
前記ダミー半導体層は、前記動作半導体層を形成するための半導体層を全面に形成し、前記動作半導体層の形成領域以外の領域の前記半導体層の上層をエッチング除去した残存層で形成されること
を特徴とする液晶表示装置の製造方法。
【００７３】
（付記４）
付記３記載の液晶表示装置の製造方法において、
前記ダミー半導体層は、前記ｎ型不純物半導体層の膜厚以上で前記動作半導体層の膜厚以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【００７４】
（付記５）
付記３又は４に記載の液晶表示装置の製造方法において、
前記ｎ型不純物半導体層は、５ｎｍ以上で５０ｎｍ以下の膜厚に形成され、
前記動作半導体層は、前記ｎ型不純物半導体層の膜厚に５ｎｍを加算した膜厚以上で２７０ｎｍ以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【００７５】
（付記６）
付記１又は２に記載の液晶表示装置の製造方法において、
前記ダミー半導体層は、前記動作半導体層を形成するための半導体層を全面に形成し、前記動作半導体層の形成領域以外の領域の前記半導体層の上層をエッチング除去した残存層と、前記残存層上の前記ｎ型不純物半導体層とで形成されること
を特徴とする液晶表示装置の製造方法。
【００７６】
（付記７）
付記６記載の液晶表示装置の製造方法において、
前記残存層は、前記動作半導体層の膜厚より薄い膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【００７７】
（付記８）
付記６又は７記載の液晶表示装置の製造方法において、
前記動作半導体層は、１０ｎｍ以上で２７０ｎｍ以下の膜厚に形成されること
を特徴とする液晶表示装置の製造方法。
【００７８】
（付記９）
絶縁性を有する基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極上方の表面の一部がエッチングされた動作半導体層と、所定の間隙で対向して前記動作半導体層上に形成されたｎ型不純物半導体層と、前記ｎ型不純物半導体層上に形成されたドレイン電極及びソース電極とを備えた薄膜トランジスタと、
前記基板上に形成された蓄積容量バスラインと、前記蓄積容量バスライン上に前記ゲート絶縁膜の形成材料で形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層上に前記ドレイン電極及びソース電極の形成材料で形成された蓄積容量対向電極とを備えた蓄積容量と、
前記ソース電極と前記蓄積容量対向電極とに電気的に接続された画素電極と
を有することを特徴とする液晶表示装置。
【００７９】
（付記１０）
付記９記載の液晶表示装置において、
前記半導体層は、前記動作半導体層の形成材料で形成されていること
を特徴とする液晶表示装置。
【００８０】
（付記１１）
付記９記載の液晶表示装置において、
前記半導体層は、前記ｎ型不純物半導体層の形成材料で形成されていること
を特徴とする液晶表示装置。
【００８１】
（付記１２）
付記９記載の液晶表示装置において、
前記半導体層は、前記動作半導体層の形成材料で形成された第１層と、前記ｎ型不純物半導体層の形成材料で形成された第２層とが、この順に積層されて形成されていること
を特徴とする液晶表示装置。
【００８２】
【発明の効果】
以上の通り、本発明によれば、チャネルエッチングの終点を確実に検出することにより、特性の安定したチャネルエッチ型ＴＦＴを有する液晶表示装置を製造できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による液晶表示装置の全体構成を示す図である。
【図２】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の構成を示す概略断面図である。
【図３】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図４】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図５】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図６】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図７】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図８】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図９】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図１０】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図１１】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図１２】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図１３】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図１４】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図１５】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図１６】本発明の第１の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図１７】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の構成を示す概略断面図である。
【図１８】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図１９】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２０】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２１】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２２】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２３】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２４】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２５】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２６】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図２７】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図２８】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図２９】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図３０】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図３１】本発明の第２の実施の形態による液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図３２】従来の液晶表示装置におけるアレイ基板の構成を示す概略断面図である。
【図３３】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図３４】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図３５】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図３６】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図３７】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す工程断面図である。
【図３８】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図３９】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図４０】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図４１】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【図４２】従来の液晶表示装置におけるアレイ基板の概略の製造工程を示す平面図である。
【符号の説明】
２  ＴＦＴ
４  蓄積容量
６  透明ガラス基板
８  ゲート電極
１０  ゲート絶縁膜
１２  動作半導体層
１４  ソース電極
１６  ｎ型不純物半導体層
１８  ドレイン電極
２０  保護膜
２２  画素電極
２４、３２、４６、４８、５０  コンタクトホール
２６  蓄積容量バスライン
２８  絶縁膜
３０  蓄積容量対向電極
３４  ゲートバスライン
３６  ゲート端子
４２  ドレインバスライン
４４  ドレイン端子
５０  スリット
５２  保護導電膜
５４  半導体層
５６  ｎ+ａ−Ｓｉ層
５８  残存層
６０  金属層
８１  アレイ基板
８４  画素領域
８６  表示領域
８８  ゲートバスライン駆動回路
９０  ドレインバスライン駆動回路
９２  入力端子
９４  対向基板
【図１】
0004083379.tif 000002
【図２】
0004083379.tif 000003
【図３】
0004083379.tif 000004
【図４】
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【図５】
0004083379.tif 000006
【図６】
0004083379.tif 000007
【図７】
0004083379.tif 000008
【図８】
0004083379.tif 000009
【図９】
0004083379.tif 000010
【図１０】
0004083379.tif 000011
【図１１】
0004083379.tif 000012
【図１２】
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【図１３】
0004083379.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0004083379.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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