(57)【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域を有し、
上記ソース領域と上記ドレイン領域は半導体からなるチャネル領域で接続され、
上記チャネル領域の電位を制御する金属または半導体からなるゲート電極を有し、
上記チャネル領域の表面にトンネル絶縁膜を介して設けられた金属あるいは半導体の複数の微小結晶粒を有する半導体記憶素子を複数個行列状に並べたメモリセルアレイを備え、
上記メモリセルアレイの素子分離領域のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
複数の上記半導体記憶素子の上記ゲート電極を接続するワード線のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
上記半導体記憶素子は隣接する１つの上記半導体記憶素子とのみ上記ソース領域の拡散層を共有する構造を有し、
上記メモリセルアレイのソース線は、金属配線によって３つ以上の上記ソース領域の拡散層を互いに接続し、
上記互いに並行に並んだ長方形の素子分離領域と上記互いに並行に並んだワード線が実質的に互いに垂直の位置関係であり、
上記複数の微小結晶粒は、上記素子分離領域の上、上記ワード線の下の領域にも設けられることを特徴とする半導体装置。
【請求項２】
ソース領域、ドレイン領域を有し、
上記ソース領域と上記ドレイン領域は半導体からなるチャネル領域で接続され、
上記チャネル領域の電位を制御する金属または半導体からなるゲート電極を有し、
上記チャネル領域の表面にトンネル絶縁膜を介して設けられた金属あるいは半導体の複数の微小結晶粒を有する半導体記憶素子を複数個行列状に並べたメモリセルアレイを備え、
上記メモリセルアレイの素子分離領域のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
複数の上記半導体記憶素子の上記ゲート電極を接続するワード線のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
複数の上記半導体記憶素子の上記ソース領域が互いに拡散層を介して接続されている構造を有し、
上記拡散層のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
上記互いに並行に並んだ長方形の素子分離領域と上記互いに並行に並んだ長方形の拡散層が実質的に並行であってかつ、上記互いに並行に並んだ長方形の素子分離領域と上記互いに並行に並んだワード線が実質的に互いに垂直の位置関係であり、
上記複数の微小結晶粒は、上記素子分離領域の上、上記ワード線の下の領域にも設けられることを特徴とする半導体装置。
【請求項３】
半導体からなるチャネル領域と、
上記チャネル領域の表面にトンネル絶縁膜を介して設けられた金属あるいは半導体の複数の微小結晶粒と、
上記チャネル領域及び上記複数の微小結晶粒の電位を制御する金属または半導体からなる第１のゲート電極と、
半導体表面の上記チャネル領域に隣接する部分の電位を制御する金属または半導体からなる第２のゲート電極とを夫々が有する複数の半導体記憶素子を有する半導体装置であって、
上記チャネル領域を流れる電流が直列に流れるように上記複数の半導体記憶素子を接続し、
上記複数の半導体記憶素子は、互いに隣接した第1の半導体記憶素子及び第2の半導体記憶素子を有し、
上記第１の半導体記憶素子の上記第１のゲート電極の両側のうち、上記第１の半導体記憶素子の上記第２のゲート電極とは反対の側に上記第２の半導体記憶素子の上記第２のゲート電極が配置されることを特徴とする半導体装置。
【請求項４】
ソース領域、ドレイン領域を有し、
上記ソース領域と上記ドレイン領域は半導体からなるチャネル領域で接続され、
上記チャネル領域の一部分の表面にトンネル絶縁膜を介して設けられた金属あるいは半導体の複数の微小結晶粒を有し、
上記チャネル領域の一部分及び上記複数の微小結晶粒の電位を制御する金属または半導体からなる第１のゲート電極を有し、
上記チャネル領域の一部分以外のチャネル領域の電位を制御する金属または半導体からなる第２のゲート電極を有し、
上記複数の微小結晶粒は、上記第1のゲート電極の下及び上記第2のゲート電極の上に設けられることを特徴とする半導体装置。
【請求項５】
ソース領域、ドレイン領域を有し、
上記ソース領域と上記ドレイン領域は半導体からなるチャネル領域で接続され、
上記チャネル領域の電位を制御する金属または半導体からなるゲート電極を有し、
上記チャネル領域の表面にトンネル絶縁膜を介して設けられた金属あるいは半導体の複数の微小結晶粒を有し、
上記ゲート電極の両側の側面に半導体または金属からなる側壁構造を有し、
上記側壁構造と上記ゲート電極の間には絶縁膜を有し、
上記ゲート電極両側の上記側壁構造のうち上記ソース領域に近い方が上記ソース領域と接続され、
上記ドレイン領域に近い方が上記ドレイン領域に接続されることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
上記側壁構造と上記ソース領域あるいは上記ドレイン領域が、
上記側壁構造と上記ソース領域あるいは上記ドレイン領域上に選択的に堆積された金属あるいは半導体によって接続されることを特徴とする半導体装置。
【請求項７】
請求項４に記載の半導体装置を複数個並べて、データ線とワード線で駆動されるメモリセルアレイを構成し、
複数の上記半導体装置の上記ドレイン領域が同一データ線に接続され、
上記ドレイン領域が上記同一データ線に接続された複数の上記半導体装置の上記第２のゲート電極が互いに接続され、
上記ドレイン領域が上記同一データ線に接続された複数の上記半導体装置の上記第１のゲート電極が互いに異なるワード線に接続されることを特徴とする半導体装置。
【請求項８】
半導体からなるチャネル領域を有し、
上記チャネル領域の表面にトンネル絶縁膜を介して設けられた金属あるいは半導体の複数の微小結晶粒を有し、
上記チャネル領域及び上記複数の微小結晶粒の電位を制御する金属または半導体からなる第１のゲート電極を有し、
半導体表面の上記チャネル領域に隣接する部分の電位を制御する金属または半導体からなる第２のゲート電極を有し、
半導体表面の上記チャネル領域に隣接し、上記第２のゲート電極とは反対側の部分の電位を制御する金属または半導体からなる第３のゲート電極を有する構造を含み、
上記第２のゲート電極と上記第３のゲート電極は互いに独立の制御線に接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶セル及び半導体装置に関する。
【０００２】
【従来の技術】
近年、高速読み出し用途のフラッシュメモリが多くの携帯機器に導入されるようになってきている。高速読み出し用途には、一般に、メモリセルを並列に接続し、並列接続したセル２個につき１個のデータ線コンタクトを設けることによって、寄生抵抗を最小に押さえて高速読み出しをはかるメモリセルアレイが使用される。このメモリセルアレイそのものは、古くから知られているものであり、その例として久米、応用物理 ６５ ｐ．１１１４（１９９６）を挙げる。
【０００３】
フラッシュメモリは、そのメモリセルの信頼度確保が重要である。このメモリセルの信頼性確保のために、製造過程での技術的改革が多くなされてきているが、抜本的な技術は開発されていない。現在ではその代わりに、冗長なメモリセルを作っておき、電気回路的に、不良セルを置き換えるというＥＣＣ技術などが広く使われている。
【０００４】
マルチメディアの広がりとＰＤＡ、デジタルカメラ、携帯電話を始めとする携帯機器の発達によって、大容量不揮発性メモリが今後益々重要となる。特に小型化、アクセスの高速性、耐衝撃性から、フラッシュメモリを代表とする半導体不揮発性メモリが重要視されている。しかしながら大容量化が進み横方向のセル寸法が加工技術のトレンドに従って縮小されて行く一方で、縦方向すなわち膜厚方向のスケーリングはほとんど進んでいない。これは低電界リークをはじめとする信頼性の問題のためであり、このため近い将来短チャネル効果が顕在化することが確実視されている。また使用電圧の低電圧化も行えないため、周辺回路の寸法が小さくできず、チップに対するメモリセルの面積の占有率が低下し、微細化してもチップ面積が小さくできないためコストが上昇する。
【０００５】
このような問題の内、書込み電圧の観点からは種々の方式が提案されている。関連した従来技術として、２次電子を注入に用いる J. D. Bude et al., IEEE International Electron Device Meeting 1995, p989-991, 1995、及び段差を利用してソースドレイン間電界を注入に用いる S. Ogura et al., IEEE International Electron Device Meeting 1998, p987-990, 1998を挙げる。
【０００６】
また、半導体不揮発性メモリの他の課題として価格の問題がある。現在ハードディスクや光磁気ディスク、ＤＶＤ等と比較して容量あたりの価格が数倍以上高くなっている。従って低コスト化が必要となるが、単位セル当りに記憶する情報を２ビットとするいわゆる多値記憶技術が実用化されている。これは記憶ノード（フローティングゲート）内に注入する電子数を制御して多数のレベルを用意するというものである。多値記憶の従来技術例としてT. Jung et al., IEEE International Solid-State Circuit Conference 1996, p32-33, 1996を挙げる。また、多数のレベルでなく、１セルのフローティングゲートを２分割して独立の情報を記憶する技術として、IEEE Transactions on Components, packaging, and Manufacturing Technology Part A, Vol. 20, 1997を挙げる。
【０００７】
【発明が解決しようとする課題】
ＥＣＣ技術は、メモリセル単体に対する信頼度の要求を下げることができるが、その分、電子回路を間に挟むことになるので、読み出し、書込み及び消去の時間を犠牲にすることになる。したがって、特に高速な読み出し速度が要求されるアプリケーションに対しては、このＥＣＣ技術をもちいることができず、セルの信頼度が、直ちにメモリのコストに影響するという課題がある。
【０００８】
フラッシュメモリセルはその浮遊ゲートに電荷を貯えることで、情報の記憶を行うが、その浮遊ゲートに１個所でもリークがあれば、そのメモリセルは不良となり、したがって、そのメモリセルを内包する記憶装置全体が不良となる。すなわち、浮遊ゲートの１個所のリークが記憶セル全体を不良とするため、記憶セルそのものの製造コストが高価になるという課題がある。
【０００９】
そこで本発明の目的は、高速読み出しを保ちつつ、製造コストを低く押さえることができる半導体記憶装置とその制御方法を提供することにある。
【００１０】
上述のように、電荷注入方法変更の観点から種々の方式が提案されており、いずれも通常のフラッシュメモリと比べ低電圧で電子注入（書込み）が可能であるが、電子放出（消去）においては使用電圧は変わらない。また短チャネル効果については課題の解決となっていない。
【００１１】
次に、多値記憶において多数のレベルを用いることの課題を以下に述べる。セルのしきい電圧分布幅を１ビット記憶と比較して狭くしなければならず、書込みあるいは消去特性を揃えるためにパルス印加後に読み出しを行うベリファイ（verify）動作を繰り返しながらの書込みあるいは消去となる。このため平均的な電荷注入（放出）時間よりも数倍あるいは数十倍の時間が必要となり、チップ性能の低下を招く。また読み出し動作においても数回の読み出し動作後に演算を行って結果を出力するため、通常の１ビット記憶よりも性能が低下する。さらに、用意したしきい電圧分布の間が１ビット記憶より狭くなっているため、記憶の信頼性において課題がある。これら困難はセル当りの記憶情報が３ビット以上になるとさらに顕著となる。
【００１２】
また、フローティングゲートを分割する技術では単一フローティングゲートを用いて多数のレベルを用意する場合よりも書込み、読み出しが高速化できる利点があるが、加工が難しく、単位セル構造が大きくなってしまいコスト低減効果が小さいという課題がある。また、ドレイン端側電荷注入はドレインに大きい電圧をかけ、ドレイン端にホットエレクトロンを発生させて行う。このような方式はドレイン電流に対するフローティングゲートに注入される電流の割合が小さいため、大きなドレイン電流を必要とする。従って周辺回路の電流駆動能力の制限から同時に書込めるセル数が限られるため、大容量記憶に向かないという課題もある。
【００１３】
以上から、本発明の目的とするところは、信頼性を確保しつつ縦方向のスケーリングを実現するセル構造を提供することである。また、セル性能を大きく低下させることなくセル当りの記憶情報を増加させる方法を提供することである。さらに、このようなセルによって大容量記憶装置を実現する方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明は、従来からの単一の電荷蓄積領域からなるメモリセルを用いるものではなく、ソース領域、ドレイン領域あるいはソース領域およびドレイン領域に対応する位置でアクティブ領域から絶縁層を介して配列された多数の独立した電荷蓄積小領域よりなる電荷蓄積領域よりなる半導体記憶セルとすることにより、上述の問題点を解決することを提案するものである。
【００１５】
本発明の具体的な構成、目的および特徴は、以下の実施の形態から明らかになろう。
【００１６】
【発明の実施の形態】
以下に、本発明の具体的な実施例による半導体セル、半導体装置及びその製法を説明する。
【００１７】
（実施例１）
実施例１による記憶装置のレイアウトを図１に示す。図１におけるII-II位置で最小記憶単位の領域Ｊ６から隣接するデータ線コンタクトＪ５までの範囲を矢印方向に見た断面を図２に示す。また、図１におけるIII-III位置で最小記憶単位の領域Ｊ６の範囲を矢印方向に見た断面を図３に示す。実際にはもっと大規模のアレイを構成するが、図1は説明のため３×４の小規模セルアレイを示す。Ｐ型シリコン基板に設けられたセル分離領域Ｊ１７と、電荷が移動することができるアクティブ領域Ｊ１がある。このアクティブ領域Ｊ１に垂直に、ポリシリコンからなるワード線Ｊ２があり、このワード線Ｊ２に平行にタングステンからなるソース線Ｊ３がある。また、このソース線Ｊ３に垂直に、タングステンからなるデータ線Ｊ４がある。アクティブ領域Ｊ１上で、ワード線Ｊ２に挟まれた領域に、データ線Ｊ４とアクティブ領域Ｊ１上のドレインＪ８とを接続するデータ線コンタクトＪ５がある。一点鎖線で示す領域Ｊ６が最小記憶単位である。図1では参照符号をほとんどすべての構成要素について示したが、以下の図面では参照符号を付けなくても分かるものについては、適宜省略する。
【００１８】
図２において、Ｐ型シリコン基板に設けられたｎ型のソース領域Ｊ７、ドレイン領域Ｊ８があり、アクティブ領域Ｊ１上に厚さ１１ｎｍの絶縁膜Ｊ９を介して電荷蓄積領域Ｊ１２、Ｊ１３として機能するシリコンの平均粒径１３ｎｍの微少結晶粒Ｊ１０が多数ならべられている。電荷蓄積領域の電位を制御するｎ型多結晶シリコンのワード線Ｊ２が設けられており、シリコン微少結晶粒Ｊ１０とワード線Ｊ２の間は下から順に厚さ４ｎｍのＳｉＯ2、厚さ８ｎｍのＳｉ3Ｎ4、厚さ４ｎｍのＳｉＯ2のいわゆるＯＮＯ構造の絶縁膜Ｊ１１からなる。Ｊ１４−Ｊ１６は絶縁層である。
【００１９】
図３において、電荷蓄積領域を構成するシリコン微少結晶粒はそれぞれが分離された独立した半導体の電荷蓄積小領域であるので、セル分離領域Ｊ１７上に電荷蓄積領域Ｊ１８が残っていてもメモリ動作上問題はない。ドライエッチング、あるいは、ウエットエッチング、あるいはその組み合わせで、このセル分離領域上の電荷蓄積領域Ｊ１８を除去してもよい。
【００２０】
図４に実施例１で用いられる記憶セル単体の回路図上の表記を示し、対応する部分に同一の参照符号を付した。
【００２１】
図５に実施例１の等価回路を示す。実際にはもっと大規模のアレイを構成するが、ここでは、説明のために、２×２の小規模アレイを示している。
【００２２】
次に実施例１の動作を説明する。本発明ではワード線Ｊ２とデータ線Ｊ４に同時に電圧を印加して、ホットエレクトロンを発生させることで電荷蓄積領域Ｊ１２、Ｊ１３へ電子の注入を行う。
【００２３】
まず書込み動作を説明する。ここでは電荷を多く注入する条件を情報“１”に対応させ、注入電荷のより少ない状態を情報“０”に対応させることとする。今、図５におけるＪ２０で表されるメモリセルを選択メモリセルとして、このメモリセルＪ２０のみに情報“１”を書込む場合を例にとって説明する。データ線Ｊ２６の電圧をホットエレクトロン発生に十分な電界が出来るように設定する（例えば５Ｖとする）。ソース線Ｊ３の電位は０Ｖに設定する。さらに、ワード線Ｊ２４の電圧を発生したホットエレクトロンを電荷蓄積領域（以下電荷蓄積ノードと言うこともある）に引き込むことができるように設定する（例えば、１１Ｖとする）。このとき、ホットエレクトロンは、セル内では、ほとんどがデータ線Ｊ２６側で発生するため、図２における電荷蓄積領域Ｊ１２の部分に集中して蓄積される。
【００２４】
このとき、非選択メモリセルＪ２１については、ワード線Ｊ２５の電位をセル内を電流が流れないような値に設定しておく（例えば０Ｖとする）。また、非選択メモリセルＪ２２に対しては、データ線Ｊ２７の電位をセル内を電流が流れないような値に設定しておく（例えば０Ｖとする）。このとき、非選択メモリセルＪ２３においては、ワード線Ｊ２５電位、データ線Ｊ２７電位、ソース線Ｊ３電位も、セル内を電流が流れないような値（例えば０Ｖとする）となっている。したがって、選択メモリセルＪ２０に対する情報“１”書込み時に、非選択メモリセルＪ２１、Ｊ２２、Ｊ２３の情報を破壊することがない。ここで、具体例としてあげた書込み電圧の関係を表１にまとめた。
【００２５】
【表１】
0004083975.tif 000002
このとき、従来の電荷蓄積領域が単一の半導体からなる従来のフラッシュメモリでは、非選択メモリセルＪ２１においてワード線とデータ線の間に高電圧がかかり、仮に、電荷蓄積領域と、データ線の間に１個所でもリークパスができてしまえば、蓄積されている情報はメモリセル単位で完全に破壊される。したがって、電荷蓄積領域とデータ線間の絶縁耐圧の品質管理は非常に重要なものとなり、ひいては、記憶装置全体のコストの増大を招く。しかしながら、実施例１では、電荷蓄積領域を構成しているシリコンの微少結晶粒がそれぞれ独立した半導体の電荷蓄積小領域であるから、一部のリークパスに接がる部分の微少結晶粒の電荷しか失われないため、蓄積されている情報がメモリセル単位で完全に破壊されるということはなく、安定に情報を記憶でき、製造コストを下げることができる。
【００２６】
非選択メモリＪ２２についても同様のことが言える。書き換えストレスによって、トンネル酸化膜の劣化がおこり、低電界で、電荷蓄積領域に１個所でもリークがおこるようになった場合、蓄積している情報は完全に破壊される。したがって、トンネル酸化膜のストレス印加時における絶縁耐圧の品質管理は非常に重要なものとなり、ひいては、記憶装置全体のコストの増大を招く。ここでも、非選択メモリセルＪ２１の場合とまったく同様に、実施例１では、一部のリークパスに接がる部分の微少結晶粒の電荷しか失われないため、蓄積されている情報がメモリセル単位で完全に破壊されるということは防止でき、安定に情報を記憶でき、製造コストを下げることができる。
【００２７】
また、書込み動作において負の基板バイアス電圧（例えば−２Ｖ）を印可し、その分ワード線Ｊ２５電圧を下げる（例えば、９Ｖとする）方法が有効である。基板に負電圧をバイアスするのは、３重ウェル構造を導入することで行う。この際、隣接する数個のメモリセル（例えば、Ｊ２１、Ｊ２２、Ｊ２３）でＰウェルを共通としておく。使用するワード線電圧の絶対値をさげることができるため、電圧発生回路が単純になるという利点に加え、ドレイン領域Ｊ８で電界集中が起こりやすく、電子の注入効率が増大するという特徴がある。基板バイアスも用いて書込みを行う場合の電圧関係の具体例を表２にまとめる。
【００２８】
【表２】
0004083975.tif 000003
情報の消去動作について説明する。情報の消去に関しては、同一のワード線で駆動されるセルについて一括で消去を行う。ここでは、図５中における同一ワード線Ｊ２４で駆動されるメモリセルＪ２０、Ｊ２２に対する消去に関して説明する。ワード線Ｊ２４に負の電圧（例えば−２１Ｖ）を印加する。たとえば、ソース線Ｊ３、データ線Ｊ２６、Ｊ２７の電位を０Ｖとする。この時、高電界によって、注入されていた電子が基板側に放出される。なお、この時、ウェル電位を０Ｖより高い電位（例えば５Ｖ）に設定し、その分ワード線Ｊ２４に印加する電圧の絶対値を小さく（例えば−１６Ｖ）に設定してもよい。使用電圧の絶対値が小さくなり、電圧発生回路が簡単になる。
【００２９】
消去動作においても、単一の電荷蓄積領域をもつ従来技術に対する本実施例の優位性は書込み動作と同様である。従来技術では、書き換えストレス印加の後、１個所でもトンネル酸化膜に絶縁耐圧劣化がおこれば、消去速度の極端に早いメモリセルが出てきてしまうという不良があり得る。極端に消去速度の速いメモリセルは、ノーマリーオンとなってしまい、データ読み出しの際、誤動作を引き起こす。多数個の独立した半導体の電荷蓄積小領域よりなる電荷蓄積領域をもつ実施例１では、書込みの場合とまったく同様に、リークパスに接ながる電荷蓄積小領域の電荷しか失われないため、安定に情報を記憶でき、製造コストを下げることができる。
【００３０】
情報の読み出し動作について説明する。選択メモリセルＪ２０の情報の読み出しを例にとって説明する。例えば、データ線Ｊ２６の電圧を２Ｖ、ソース線Ｊ４の電圧を０Ｖに設定し、ワード線Ｊ２４に２Ｖの読み出しパルスを加える。電荷蓄積領域に注入された電荷量の大小に従って、しきい電圧が異なるため、“０”記憶のデータ線Ｊ２６の電流が“１”記憶のデータ線Ｊ２６の電流よりも大きいことから、情報の読み出しが行える。
【００３１】
次に、実施例１の製造工程を説明する。素子分離領域Ｊ１７、３重ウェル構造形成後、Ｐウェル上のメモリセル形成領域にしきい電圧調整のためボロンイオン打ち込みを行う。基板表面を酸化して厚さ１０ｎｍのトンネル酸化膜Ｊ９を形成後、ＣＶＤ（Chemical Vapor Deposition）によって、シリコン微結晶Ｊ１０を形成する。試作においては、平均７ｎｍ、１平方センチメートルあたり５×１０11個の密度で形成した。下から順に、厚さ４ｎｍのＳｉＯ2、厚さ８ｎｍのＳｉ3Ｎ4、厚さ４ｎｍのＯＮＯ構造の層間絶縁膜Ｊ１１を形成する。この段階で、レジストマスクで、周辺回路部分ゲートに当たる部分のＯＮＯ膜をドライエッチング、シリコン微結晶のドライエッチングをおこない、しきい値調節のための不純物打ち込みを行い、さらに、酸化を行う。シリコン微結晶のエッチングはウエットエッチング、あるいは、ドライエッチングとウエットエッチングの組み合わせでもよい。ＯＮＯ膜ドライエッチングから酸化にかけてのプロセスを２回以上繰り返すことで、周辺回路に２種類以上のゲート酸化膜を使用することもできる。
【００３２】
周辺回路部分のゲート電極とメモリセルワード線Ｊ２形成のため、２００ｎｍのｎ型多結晶シリコンを堆積し、さらに３００ｎｍのＳｉＯ2を堆積する。レジストマスクで、メモリセル部、及び周辺回路分ともＳｉＯ2のドライエッチングをおこなう。この結果メモリセル部分では、Ｊ１４のようにＳｉＯ2が残ることになる。さらに、多結晶シリコンのドライエッチングを行う。ここで、メモリセル部のみレジストマスクで開口し、ＯＮＯ膜をドライエッチングを行う。このまま、砒素、ボロンの不純物打ち込みをおこない、活性化アニールをおこなう。したがってメモリセル部ソース領域Ｊ７、ドレイン領域Ｊ８は、この段階では砒素からなる部分Ｊ７Ａ、Ｊ８Ａと、ボロンからなる部分Ｊ７Ｂ、Ｊ８Ｂによって構成されることになる。周辺回路部分も同様に不純物打ち込みによりソース領域、ドレイン領域を形成する。この後、Ｓｉ3Ｎ4を堆積し、さらにＳｉＯ2を堆積する。平坦化を行い、さらに、ＳｉＯ2を堆積する。ここで、メモリセル部データ線コンタクト、およびソース線をレジストマスクにて開口する。開口部分のＳｉＯ2をドライエッチで除去する。除去されないＳｉＯ2はＪ１６のように残ることになる。この際、下地がＳｉ3Ｎ4なので、ＳｉＯ2とＳｉ3Ｎ4のドライエッチングにおける選択性により、メモリセル部データ線コンタクト、ソース線のレジストパターンに多少のずれがあっても自己整合的に正しいドレイン領域、ソース領域に開口する。さらに、下地のＳｉ3Ｎ4をエッチングすることで、基板のソース領域、ドレイン領域が開口する。このＳｉ3Ｎ4エッチングによって、Ｓｉ3Ｎ4からなるサイドウォールＪ１５が形成される。ここで、コンタクトをより強靭にするために、リンの不純物打ち込みをおこない、活性化アニールを行う。リンはＪ８Ｃの部分に拡散することになる。この後、ＳｉＯ2の薄膜を堆積し、さらにエッチバックを行うことで、データ線コンタクトＪ５間のショートを防いでも良い。この後、周辺回路部分もレジストマスクで開口し、エッチングをおこない、コンタクトを強靭なものにするため、同様に不純物打ち込み、活性化アニールを行う。この後、タングステンを堆積し、平坦化を行う。平坦化の後、ＳｉＯ2を堆積し、メモリセルドレインコンタクト部分をレジストマスクでエッチングすることで開口する。この後、再度タングステンを堆積する。このタングステンをレジストマスクでエッチングを行い、データ線（Ｊ４）を形成する。以下同様の工程を繰り返して、配線工程を行う。
【００３３】
（参考例１）
第１の参考例を説明する。メモリセルレイアウト、断面図、等価回路は実施例１と同様である。以下、参考例１の動作を説明する。参考例１では、電荷蓄積の場所を変えることで、メモリセルあたり２ｂｉｔ以上の記憶を行う。
【００３４】
まず、情報の書込みについて説明する。図５における選択メモリセルＪ２０のデータ線Ｊ２６側の電荷蓄積領域Ｊ１３に電荷を注入することで、情報“０１”を書込むことを例に説明する。データ線Ｊ２６の電圧をホットエレクトロン発生に十分な電界が出来るように設定する（例えば５Ｖとする）。ソース線Ｊ３電位は０Ｖに設定する。さらに、ワード線Ｊ２４の電圧を発生したホットエレクトロンを電荷蓄積ノードＪ１３に引き込むことができるように設定する（例えば１１Ｖとする）。このとき、選択セルＪ２０内では、ホットエレクトロンはほとんどがデータ線Ｊ２６に接続されている側の電荷蓄積領域で発生するため、図２における電荷蓄積領域Ｊ１３の部分に集中して蓄積される。このとき、ソース線Ｊ３に接続されている側の電荷蓄積領域ではホットエレクトロンはほとんど発生しないため、ソース線Ｊ３に接続されている側の電荷蓄積領域Ｊ１２での情報の破壊は起こらない。ソース線Ｊ３に接続されている側の電荷蓄積領域Ｊ１２に電荷を注入することで、情報“１０”を書込むためには、前記設定のデータ線Ｊ２６とソース線Ｊ３の電圧を入れ替えればよい。
【００３５】
また、書込み動作において負の基板バイアス電圧（例えば−２Ｖ）を印可し、その分ワード線Ｊ２４の電圧を下げる（例えば、９Ｖとする）方法が有効であるのは、実施例１と同様である。
【００３６】
情報の消去動作について説明する。情報の消去に関しては、同一のワード線で駆動されるセルについて一括で消去を行う。ここでは、図５中における同一ワード線Ｊ２４で駆動されるメモリセルＪ２０、Ｊ２２に対する消去に関して説明する。ワード線Ｊ２４に負の電圧（例えば−２１Ｖ）を印加する。ソース線Ｊ３、データ線Ｊ２６、Ｊ２７の電位を、たとえば、０Ｖとする。このため、高電界によって、注入されていた電子が基板側に放出される。なお、このとき、ウェル電位を０Ｖより高い電位（例えば５Ｖ）に設定し、その分ワード線Ｊ２４に印加する電圧の絶対値を小さく（例えば−１６Ｖ）に設定してもよい。使用電圧の絶対値が小さくなり、電圧発生回路が簡単になる。
【００３７】
読み出し動作を図６を参照しながら説明する。ここでは、選択メモリセルＪ２０から情報を読み出すことを例にとって説明する。選択メモリセルＪ２０を構成するトランジスタを飽和領域で動作させる。ソース線Ｊ３側の電荷蓄積領域Ｊ１２に蓄積された情報を読み出すためには、データ線Ｊ２６に２Ｖ、ソース線Ｊ３に０Ｖ、ワード線Ｊ２４に２Ｖを印加する。このとき、チャネルＪ３０が形成されるが、ワード線Ｊ２４直下の基板表面付近のうちデータ線Ｊ２６に接続されている側は、ピンチオフしており、チャネルが形成されない。この結果、しきい電圧に影響をあたえるのは、ソース線Ｊ３側の電荷蓄積領域Ｊ１２のみであり、データ線Ｊ２６側の電荷蓄積領域Ｊ１３の蓄積電荷の影響を除外できる。ソース線Ｊ３側の電荷蓄積領域Ｊ１２における蓄積電荷が多ければしきい電圧が高く、少なければしきい電圧が低いため、蓄積電荷量に応じて、選択メモリセルＪ２０のコンダクタンスが異なる。このコンダクタンスの違いで流れる電流が異なり、データ線の電圧が異なるから、データ線の電圧の違いで情報読み出しを行う。データ線Ｊ２６側の電荷蓄積領域Ｊ１３の情報を読み出すためには、データ線Ｊ２６とソース線Ｊ３の設定電圧を入れ換えればよい。
【００３８】
前記書込み動作、読み出し動作は単純にソース、ドレインの設定電圧を入れ替えだけで切り替えることができる。従って単一フローティングゲート中に注入する電荷量によって４レベルを作る方式に比べて書込み動作、読み出し動作に必要なステップが少なく、高速動作が可能である。また電荷蓄積領域の両端のそれぞれでは情報“０”か“１”かの２レベル動作となるため動作マージンも増加する。
【００３９】
従来の書込み動作においては、多レベルを用いる場合、しきい電圧のセル間分布広がりを高度に抑制する必要がある。このため書込みパルス印加後に読み出しを行い、所定のしきい電圧に達していない場合に再度書込みパルスを印加する動作を繰り返すいわゆるベリファイ動作を行っており、書込みスループット低下の要因となっている。従って参考例１の高速化の効果は特に書込み動作で顕著である。加えて参考例１では電荷蓄積領域を構成しているシリコンの微少結晶粒が多数あるため書込みの平均化が行われる。この結果セル間のばらつきが低減し、ベリファイ動作を行わずともセルあたり２ビットを記憶する動作が可能である。書込み平均化はトンネル絶縁膜の欠陥等に起因してセルによって異常に書込みが高速に進む不良に対しても有効である。
【００４０】
次に周辺回路まで含めた記憶装置全体の駆動方法を説明する。まず図７を参照して書込み動作を説明する。外部より入力されたアドレスに従ってソース端書込みを行うかドレイン端書込みを行うかの信号ＷＳＥＲＥＣＴＪ４０を発生させる。発生された信号ＷＳＥＬＥＣＴＪ４０に応じてＶＷＳＳまたはＶＷＳＤのいずれかにソース線Ｊ４１の電圧を切り替える。入力データはまずラッチＪ４２に格納される。ここでは入力電圧ｈｉｇｈを情報“１”に、ｌｏｗを情報“０”に対応させることとする。セルＪ４３のソース端書込み動作においては、ソース線Ｊ４１にＶＷＳＳ（例えば０Ｖ）を加え、データ線Ｊ４４の電圧を書込みたい情報が“０”ならをＶＷＤＬ（例えば０Ｖ）、“１”ならより高い電圧ＶＷＤＨ（例えば５Ｖ）に設定し、ワード線Ｊ４５に高電圧ＶＷＷ（例えば１２Ｖ）のパルスを与える。ＶＷＤＬに設定された場合ホットエレクトロンがほとんど発生しないため、記憶ノードへの電荷注入は少なく、ＶＷＤＨの設定の場合注入電荷量が多い。この時同じワード線で駆動される他のセルについても、接続されているデータ線電圧を書込みたいデータに応じてＶＷＤＬまたはＶＷＤＨに設定すれば同時に情報が書込まれる。ここで“０”書込みでは電荷が注入されず、従って書込みを行わないのと同等であるため、同一ワード線で駆動されるセルの一部のみ情報書きこみを行うことも可能である。また他のワード線については高電圧ＶＷＷより低い電圧ＶＷ０（例えば０Ｖ）とすれば書込みは行われない。
【００４１】
次にドレイン端への書込みを説明する。ソース線Ｊ４１にＶＷＳＤ（例えば５Ｖ）を加え、データ線Ｊ４４の電圧はソース端書込みと同様に情報が“０”ならＶＷＤＬ（例えば０Ｖ）、“１”ならＶＷＤＨ（例えば５Ｖ）に設定する。この後ワード線Ｊ４５に高電圧ＶＷＷ（１２Ｖ）のパルスを与えることで書込みができる。ここでソース端書込みではデータ線ＶＷＤＨが電荷注入条件であるのに対し、ドレイン端書込みではデータ線ＶＷＤＬが電荷注入条件であるため、記憶している情報としきい電圧の高低の対応関係がソース端とドレイン端で逆転するという特徴がある。
【００４２】
情報の消去動作は同一ワード線で駆動されるセルについて一括で行い、ソース端とドレイン端の情報を同時に消去する。
【００４３】
次に情報読み出しを図８を参照して説明する。まず外部から与えられる、読み出したいメモリセルのアドレスに応じて、ソース端読み出しを行うかドレイン端読み出しを行うかの信号ＲＳＥＲＥＣＴＪ５０を発生させる。このアドレスから選択信号ＲＳＥＲＥＣＴを発生させる回路は書込み時の選択信号発生回路と共通でよい。発生された信号ＲＳＥＬＥＣＴＪ５０に応じて以下に説明するようにソース線Ｊ５１電圧、プリチャージ電圧およびリファレンス電圧を切り替える。セル５５のソース端情報を読み出すには、ソース線Ｊ５１をＶＲＳＳ（例えば０Ｖ）に設定し、データ線Ｊ５２をＶＲＳＳより高い電圧ＶＰＣＳ（例えば３Ｖ）にプリチャージした後にワード線に電圧ＶＷＲ（例えば２Ｖ）の読み出しパルスを印加する。この時ソース端のしきい電圧が高い場合電流があまり流れず、データ線Ｊ５２電位はＶＰＣＳからあまり変動しないのに対し、ソース端のしきい電圧が低い場合電流大きな電流が流れ、データ線Ｊ５２電位はＶＰＣＳから大きく下がって行く。差動増幅型のセンスアンプＪ５４の一端はデータ線に接続し、他端Ｊ５５にはＶＰＣＳより小さい電圧ＶＲＥＦＳ（例えば２．４Ｖ）を参照電位として与えておく。所定のタイミングでセンスアンプＪ５４を動作させることでソース端のしきい電圧が高い場合には高い電位に、低い場合には低い電位に増幅される。このセンスアンプ起動タイミングは、しきい電圧が低い場合においてもメモリセルが飽和領域で動作する程にデータ線電圧が高い状態に設定するのが望ましい。つまりソース端のしきい電圧が低い場合のしきい電圧をＶｔｈとして、ＶＷＲ−Ｖｔｈよりもデータ線電圧が高い状態でセンスアンプを起動するのが望ましい。ドレイン端の記憶情報の影響を受けにくく、安定した動作が行えるためである。
【００４４】
ドレイン端情報読み出しでは設定電圧が異なる。ソース線Ｊ５１をＶＲＳＳよりも高い電圧ＶＲＳＤ（例えば３Ｖ）に設定し、データ線Ｊ５２をＶＲＳＤよりも低い電圧ＶＰＣＤ（例えば０Ｖ）にプリチャージした後にワード線に電圧ＶＷＲ（２Ｖ）の読み出しパルスを印加する。この時ドレイン端のしきい電圧が高い場合電流があまり流れず、データ線Ｊ５２電位はＶＰＣＤ（０Ｖ）からあまり変動しないのに対し、ドレイン端のしきい電圧が低い場合電流大きな電流が流れ、データ線Ｊ５２電位はＶＰＣＤ（０Ｖ）から大きく上がって行く。センスアンプに与える参照電位はＶＰＣＤ（０Ｖ）より大きい電圧ＶＲＥＦＤ（例えば０．６Ｖ）を与える。所定のタイミングでセンスアンプＪ５４を動作させることでドレイン端のしきい電圧が高い場合には低い電位に、低い場合には高い電位に増幅される。従ってここで再び増幅結果と各端のしきい電圧の大小関係がソース端とドレイン端で逆転しており、上に説明した書込み方法と併せて正しい動作となる。前記書込み、読み出し動作を表３にまとめた。
【００４５】
【表３】
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（実施例２）
実施例２による記憶装置のレイアウトを図９に示す。実際にはもっと大規模のアレイを構成するが、ここでは説明のため２×５の小規模セルアレイを示す。Ｐ型シリコン基板に、セル分離領域Ｊ１００と、このセル分離領域に平行にローカルソース線であるｎ型拡散層領域Ｊ１０１とローカルデータ線であるｎ型拡散層領域Ｊ１０３がある。この拡散層領域Ｊ１０１に垂直に、ｎ型多結晶シリコンからなるワード線Ｊ１０４がある。また、ｎ型拡散領域Ｊ１０１、Ｊ１０３にはさまれ、ワード線Ｊ１０４の直下ではない部分にｐ型拡散層Ｊ１０２がある。Ｊ１０５が最小記憶単位である。実際にはもっと大規模のアレイを構成するが、ここでは、説明のために、２×５の小規模アレイを示している。
【００４６】
図９におけるＸ-Ｘ位置で最小記憶単位の領域Ｊ１０５を中心とした両側のワード線Ｊ１０４までの範囲を矢印方向に見た断面を図１０に示す。また、ＸI-ＸI位置で最小記憶単位の領域Ｊ１０５の範囲を規定しているセル分離領域Ｊ１００を中心として矢印方向に見た断面を図１１に示す。Ｐ型シリコン基板に設けられたｎ型のローカルソース線Ｊ１０１、ローカルデータ線Ｊ１０３があり、アクティブ層Ｊ１１７上に厚さ８ｎｍの絶縁膜Ｊ１０６を介して電荷蓄積領域となるシリコンの平均径１２ｎｍの微少結晶粒Ｊ１０７が多数ならべられている。Ｊ１１１に電荷蓄積領域を代表して示す。電荷蓄積領域の電位を制御するｎ型多結晶シリコンのワード線Ｊ１０４が設けられており、シリコン微少結晶粒Ｊ１０７とワード線Ｊ１０４の間は下から順に厚さ５ｎｍのＳｉＯ2、厚さ８ｎｍのＳｉ3Ｎ4、厚さ５ｎｍのＳｉＯ2のいわゆるＯＮＯ構造の絶縁膜Ｊ１０８からなる。Ｊ１１６は絶縁層である。実施例１と同様に、セル分離領域Ｊ１００上に電荷蓄積領域Ｊ１１０が残っていてもかまわない。ドライエッチング、あるいは、ウエットエッチング、あるいはその組み合わせで、このセル分離領域上の電荷蓄積領域Ｊ１１０を除去してもよい。また、ローカルソース線Ｊ１０１とローカルデータ線Ｊ１０３はｐ型拡散領域であるＪ１０２によって分離されている。
【００４７】
本実施例で用いられる記憶セル単体の回路図上の表記は図４に示す実施例１と同じである。
【００４８】
図１２に実施例２の等価回路を示す。実際にはもっと大規模のアレイを構成するが、ここでは、説明のために、２×５の小規模アレイを示している。複数のメモリセルがローカルソース線Ｊ１０１、ローカルデータ線Ｊ１０３で拡散層で互いに配線されている。このローカルソース線Ｊ１０１は選択トランジスタＳＴ１を介して、グローバルソース線Ｊ１２０に、ローカルデータ線Ｊ１０３も選択トランジスタＳＴ２を介してグローバルデータ線Ｊ１２１に接続されている。
【００４９】
実施例１においては、並列接続したメモリセル２個ごとに、メタルのデータ線コンタクト、ソース線を設けていたのに対して、本実施例では、多数のメモリセルが拡散層で、データ線コンタクト、ソース線を共有していることが特徴である。データ線コンタクトの数が劇的に減少するため、高密度にメモリセルを実装でき、コスト削減に大きな効果がある。反面、読み出し時の寄生抵抗が大きくなり、読み出し速度が減少するが、データ線、ソース線を階層化することにより、速度低減を最小に押さえることができる。
【００５０】
（参考例２）
第２の参考例を説明する。参考例２は動作原理において参考例１と同様であり、基本構成において実施例２と同様である。図１３に等価回路図を示す。ここでは、説明のためにメモリセル数を少なくして示しているが、実際には行方向、列方向ともに多くのセルを並べる。図１３の鎖線で囲んだ部分Ｊ１３１が単位アレイ構造である。複数のメモリセルのソース領域Ｊ１３２、ドレイン領域Ｊ１３３ともに拡散層で互いに接続されており、ローカルデータ線Ｊ１３２、Ｊ１３３を形成する。ローカルデータ線１３２は選択トランジスタＳＴ３−ＳＴ６を介して、ソース線Ｊ１３４、Ｊ１３５、グローバルデータ線Ｊ１３６のいずれかに選択的に接続される。選択トランジスタ駆動用信号線Ｊ１３７、Ｊ１３８には互いに反転する信号を入力されるから、選択トランジスタＳＴ３、ＳＴ４がオンのときはローカルデータ線Ｊ１３３をソース領域として、ローカルデータ線Ｊ１３２をドレイン領域として使用でき、選択トランジスタＳＴ５、ＳＴ６がオンのときはローカルデータ線Ｊ１３２をソース領域として、ローカルデータ線Ｊ１３３をドレイン領域として使用できる。選択トランジスタ駆動用信号線Ｊ１３７、Ｊ１３８への入力信号を各々反転させれば逆の役割として機能する。
【００５１】
参考例１の駆動方法と比較して選択トランジスタが必要となるが、ソース端とドレイン端読み出しでソース線Ｊ１３４、Ｊ１３５とグローバルデータ線Ｊ１３６の電圧設定が同じで良いこと、ソース線Ｊ１３４、Ｊ１３５電位を固定して用いることができるためソース線駆動用電圧切り替え回路が省略できる等の利点がある。また、これらの選択トランジスタは、参考例２のアレイ構成なら同一ローカルデータ線Ｊ１３２、Ｊ１３３で駆動される複数のセルについて共通に設ければよいため面積増加は少ない。
【００５２】
実施例１ではソースＪ７とドレインＪ８を結ぶ電流方向とワード線Ｊ２の走る方向は互いに垂直の関係にあるが、参考例２のアレイ構成ではこれが平行な方向にある。参考例２の作製方法を用いれば図９のようにソース領域Ｊ１０１、ドレイン領域Ｊ１０３を結ぶ方向とワード線Ｊ１０４方向が平行である構造の作製が容易にできる。
【００５３】
（参考例３）
以下には、前述の実施例とは一部構造を異にする半導体セル及び半導体装置を説明する。
【００５４】
図１４は、参考例３による記憶セルを図１６のＸIＶ-ＸIＶ位置で矢印方向に見た断面構造図を示す。Ｐ型シリコン基板Ｍ７７ａにｎ型のウエル領域Ｍ７７ｂが設けられており、さらにその中にｐ型のウエルＭ７７ｃが設けられている、いわゆる３重ウエル構造を持つ。ｐ型ウエル内にｎ型のソースＭ６９、ドレインＭ７０領域があり、アクティブ領域の一部Ｍ７６、Ｍ７７上に厚さ８ｎｍのトンネル酸化膜Ｍ７２を介して電荷蓄積領域となるシリコンの平均径１５ｎｍの微少結晶粒Ｍ７１が多数ならべられている。アクティブ領域の一部Ｍ７７と電荷蓄積領域の電位を制御するｎ型多結晶シリコンの第１のゲート電極Ｍ７４が設けられており、シリコン微少結晶粒Ｍ７１とゲート電極Ｍ７４の間は下から順に厚さ４ｎｍのＳｉＯ2、厚さ８ｎｍのＳｉ3Ｎ4、厚さ４ｎｍのＳｉＯ2のいわゆるＯＮＯ構造の絶縁膜Ｍ７３からなる。また、アクティブ領域の一部Ｍ７６の電位を制御する第２のゲート電極Ｍ７５構造がある。尚、図１４では３重ウエル構造を明示したが他の実施例及び参考例では図の煩雑さを避けるため省略する。
【００５５】
図１４に対応した回路図における表現を図１５に示す。第１のゲートＭ７４、第２のゲートＭ７５、ソースＭ６９、ドレインＭ７０、電荷蓄積領域Ｍ７１に各々対応する参照符号をつけている。基板バイアスをメモリセル制御に用いる場合には異なるｐ型ウエル間を異なる電位に設定するために３重ウエル構造が有効である。ただし、ｎ型基板を用いればメモリセル部分では２重ウエル構造で十分である。
【００５６】
次に参考例３の動作を説明する。参考例３では第２のゲート電極Ｍ７５を補助電極として用いることで電荷蓄積領域Ｍ７１へのホットエレクトロン注入を高効率で行う。
【００５７】
まず書込み動作を説明する。書込みたい情報に応じてドレイン領域Ｍ７０の電圧を設定する。ここでは電荷を多く注入する条件を情報“１”に対応させ、注入電荷のより少ない状態を情報“０”に対応させることとする。情報“１”書込みではホットエレクトロン発生に十分な電界が出来るように設定する（例えば５Ｖとする）。ソース領域Ｍ６９は０Ｖに設定する。情報“０”書込みではソースドレイン間電位差を小さく設定する（例えば０Ｖとする）。第２のゲート電極Ｍ７５を所定の電圧（例えば２Ｖ）に設定する。第１のゲート電極Ｍ７４に第２のゲート電極Ｍ７５よりも高い高電圧（例えば１２Ｖ）の書込みパルスを印加する。この時第２のゲート電極Ｍ７５下のアクティブ領域Ｍ７６の抵抗は、第１のゲート電極Ｍ７４下のアクティブ領域Ｍ７７の抵抗よりも大きい。従ってソース、ドレイン間電圧はほとんどが第２のゲート電極Ｍ７５下のＭ７６に印加される。また、第２のゲート電極Ｍ７５下のアクティブ領域Ｍ７６においてもドレインＭ７０に近い側の方が電位が高く、実効的なゲート電圧が低くなるために高抵抗となる。このためホットエレクトロンは第２のゲート電極Ｍ７５下のＭ７６のドレインＭ７０に近い端でより多く発生する。発生したホットエレクトロンは第１のゲート電極Ｍ７４による電界で電荷蓄積領域Ｍ７１方向に加速され、注入が起きる。注入場所は第１のゲート電極Ｍ７４下で第２のゲート電極Ｍ７５に近い領域Ｍ７８に集中する。このときソースドレイン間を流れる電流は、第２のゲート電極Ｍ７５下のアクティブ領域Ｍ７６の抵抗が高いために補助ゲートを持たない構造と比べて小さいため、高効率の注入が可能となって電流が少なくて良い。単位セル当りの書込み電流が少ないことから一回の書込み動作で書きこめるセル数を多く設定することが可能であり、メモリチップとしての書きこみスループット向上が可能である。特に比較的大きなデータ単位で外部との情報のやりとりを行う大容量記憶に好適である。“０”書込みではソースドレイン間電圧が小さいためホットエレクトロンが発生せず、電荷注入が行われない。
【００５８】
次に読み出し動作を説明する。例えばドレイン電圧を２Ｖ、ソース電圧を０Ｖ、第２のゲート電極Ｍ７５の電圧を３．５Ｖに設定し、第１のゲート電極Ｍ７４に２Ｖの読み出しパルスを加える。電荷蓄積領域Ｍ７３に注入された電荷量の大小に従ってしきい電圧が異なるため、“０”記憶のドレイン電流が“１”記憶のドレイン電流よりも大きいことから読み出しが行える。
【００５９】
尚、参考例３は第２のゲート電極構造をもたないセル構造と比較し、以下に述べる理由により読み出し動作においても有利である。つまり第２のゲート電極構造をもたないセル構造ではホットエレクトロンはドレイン付近の記憶領域に注入されることになるが、高しきい値状態ではトランジスタが飽和領域動作となり、ドレイン端付近でチャネルがピンチオフするため注入電荷の影響が小さくなる。この結果十分な電荷注入が起こっているにもかかわらず見かけ上しきい電圧シフトが小さくなり、動作マージンが減少する。これを回避する手段として、ＭＯＳトランジスタのホットキャリア評価で知られているように、ソース、ドレインを入れ替えた電圧設定で読み出しを行うことが有効であるが、メモリの動作速度低下、周辺回路の複雑化等のペナルティが伴う。本発明はソースドレインの中間に電荷注入が行われるため注入された電荷の影響を効率的に読み出すことが可能である。
【００６０】
また参考例３は不揮発記憶が可能であり、電源を切っても記憶が保持される。特に記憶ノードが多くの独立した半導体の微小粒Ｍ７１から成るため、書換えストレスによって絶縁膜が劣化し、低電界でリークが生じるようになっても一部のリークパスにつながる部分の微小粒の電荷しか失われないため安定した保持が可能となる。他方通常のフラッシュメモリではリークパスによって記憶ノードの電荷が次々と抜けて行くため影響が大きい。この書換えを繰り返した後のリーク電流によってフラッシュメモリのトンネル絶縁膜厚が律則されている。では信頼性が向上する分トンネル絶縁膜を薄くすることが可能であり、セル全体の縦方向のスケーリングにおいてフラッシュメモリより優れている。
【００６１】
情報の消去は第１のゲート電極Ｍ７４に負の電圧を印加して行う。例えばソースＭ６９、ドレインＭ７０をともに０Ｖとし、第１のゲート電極Ｍ７４を−１８Ｖとする。この時高電界によって注入されていた電子が基板側に放出される。消去動作はドレイン端、ソース端一括で行う。尚、この時ウエルＭ７７ｃの電位を０Ｖよりも高い電位（例えば５Ｖ）に設定し、その分ゲート電極Ｍ７４電位の絶対値を地小さく（例えば−１３Ｖ）設定してもよい。使用電圧の絶対値が小さくなり電圧発生回路が簡単になる。
【００６２】
次に図１４、図１６を参照して参考例３の製造工程を説明する。アクティブ領域Ｍ９３および３重ウエル構造を形成後、ＰウエルＭ７７ｃ上のメモリセル形成領域にしきい電圧調整のためのＢ（ボロン）イオン打ち込みを行う。基板表面を酸化して厚さ１０ｎｍのトンネル酸化膜Ｍ７２を形成後、ＣＶＤ（Chemical Vapor Deposition）によってシリコン微小結晶粒Ｍ７１を形成する。試作においては平均径７ｎｍ、１平方センチメートルあたり５×１０11個の密度で形成した。下から順に厚さ４ｎｍのＳｉＯ2、厚さ８ｎｍのＳｉ3Ｎ4、厚さ４ｎｍのＳｉＯ2のＯＮＯ構造層間絶縁膜Ｍ７３を形成後、第１のゲート電極形成のためのｎ型多結晶シリコンを堆積し、さらにＳｉ３Ｎ４膜を堆積する。レジストをマスクにＳｉ3Ｎ4膜、多結晶シリコン膜、ＯＮＯ膜、シリコン微小結晶粒、ＳｉＯ2膜を順次エッチングする。この工程で第１のゲート電極Ｍ７４が形成される。第１のゲート電極をマクスに不純物打ち込みを行い、第２のゲート電極下の不純物濃度を調整する。洗浄後、基板表面を酸化し、さらにＣＶＤ−ＳｉＯ2膜を堆積する。第２のゲート電極形成の為の多結晶シリコン膜を堆積し、平坦化を行う。ここで多結晶シリコン膜の膜厚は第１のゲート電極を加工してできた段差の高さよりも厚くする。平坦化は第１のゲート電極のキャップであるＳｉ3Ｎ4膜が出たところで止めることにより、第２のゲート電極形成の為の多結晶シリコン膜のみ上面が露出し、第１のゲート電極表面はＳｉ3Ｎ4膜で覆われている。さらに第２のゲート電極加工のためのマスクパターンＭ９４を用いて多結晶シリコン膜加工を行う。第１、第２のゲートをマスクにＡｓ（ヒ素）イオンを打ち込み、活性化アニールをすることでソースＭ６９、ドレインＭ７０領域が形成される。さらに層間膜形成、平坦化を行った後、コンタクト工程、配線工程を行う。
【００６３】
（実施例３）
図１７は、第３の実施例による記憶装置の断面構造図を示す。同じワード線Ｍ１００で駆動される隣接する二つのメモリセルＭ１０３およびＭ１０４を主体とした断面図である。図１８には実施例３のメモリセルアレイの接続関係を回路図で示す。実際にはもっと大規模のアレイを構成するが、ここでは説明のため４×４の小規模セルアレイを示す。セルの基本構成は参考例３と同様であり、セル単体の動作も同様であるが、セルの接続関係に応じて断面構造や作製方法に違いがあり、また駆動方法に特徴がある。
【００６４】
第１のゲート電極Ｍ１００はワード線を兼ね、第２のゲート電極Ｍ９５は補助制御線としてワード線Ｍ１００に垂直方向に配線させる。ソース領域Ｍ９７、ドレイン領域Ｍ９８は拡散層配線で補助制御線Ｍ９５に平行な方向に走り、セルを並列に接続する。このセルＭ１０３のドレイン領域Ｍ９８は隣接セルＭ１０４のソース領域Ｍ９８を兼ねている。通常このようにソース、ドレイン領域を複数のセルが共有し、並列接続される構成ではセルのドレイン領域と隣接セルのソース領域はセル分離領域で絶縁されているのが普通だが、実施例３では物理的分離を行わず、共通の拡散層としている。このためセル分離領域分の面積を小さく出来、低コスト化に効果がある。
【００６５】
動作においては同一ワード線で駆動されるセルに対して一個おきに書込み、読み出しを行うという特徴がある。たとえばセルＭ１０３に対して書込みや読み出し動作を行う場合、両側の隣接セルの補助制御線Ｍ９６、Ｍ１０５を低電圧とし、制御線下のシリコン表面を高抵抗とすることで同一ワード線で駆動されるセル間のショートを防ぐ。つまりセル分離を補助制御線を用いて電気的に行う。セルＭ１０４に対して書込みや読み出し動作を行う場合には隣接セルの補助制御線Ｍ９５を低電圧とすればよい。本実施例では４×４のセルアレイで示したが、実際に、より大規模のセルアレイを構成した場合拡散層配線では抵抗が高く、電圧効果が問題となる。従って適当な間隔でコンタクトを打ち、金属配線で裏打ちすることが有効である。また、金属配線とのコンタクト孔の間にスイッチを設け、拡散層配線をローカルデータ線とし、金属配線をグローバルデータ線とする階層化構成を採っても良い。階層化構成を採れば動作時に不要な部分のローカルデータ線の充放電を行わなくてよいため、低消費電力化、高速化に効果がある。
【００６６】
製造方法について図１９を参照して参考例３との違いを中心に述べる。周辺回路のためのセル分離領域、ウエル構造形成、第２のゲート電極下のしきい値調節の不純物導入後、基板表面を酸化して厚さ８ｎｍのトンネル酸化膜Ｍ７２を形成後、第２のゲート電極形成の為の多結晶シリコン膜、ＳｉＯ2膜を堆積後、加工して第２のゲート電極Ｍ９５、Ｍ９６を形成する。さらにこのパターンをマスクに、図に矢印で示すように、Ａｓイオンを斜めに打ち込み、ソース、ドレイン領域となる拡散層Ｍ９７、Ｍ９８およびＭ９９を形成する。このとき第１のゲート電極下のしきい値調節の為の不純物導入も行っておく。基板表面を酸化して厚さ８ｎｍのトンネル酸化膜７２を形成後、ＣＶＤ（Chemical Vapor Deposition）によってシリコン微小結晶粒Ｍ１０１およびＭ１０２を形成する。さらに下から順に厚さ４ｎｍのＳｉＯ2、厚さ８ｎｍのＳｉ3Ｎ4、厚さ４ｎｍのＳｉＯ2のＯＮＯ構造層間絶縁膜Ｍ７３を形成後、第１のゲート電極形成のためのｎ型多結晶シリコンを堆積し、平坦化を行う。さらにＷ（タングステン）、ＳｉＯ2膜を堆積し、レジストをマスクにＳｉＯ2膜、Ｗ、ｎ型多結晶シリコンをエッチングして第１のゲート電極兼ワード線Ｍ１００が形成される。さらに層間膜形成、平坦化を行った後、コンタクト工程、配線工程を行う。本作製方法を用いると補助ゲート上にもシリコン微小結晶粒が残ることになる。これはフラッシュメモリのように連続した多結晶シリコン膜で記憶領域を形成している場合セル間の記憶領域のショート、あるいは補助電極との容量カップリング等による特性悪化が考えられ、しかもその除去も補助電極起因の段差が存在するため難しい。実施例３の記憶装置においては除去工程を行わずとも電気特性上問題になることはなく、従って作製工程が簡単であるという特徴を持つ。
【００６７】
（実施例４）
図２０は、第４の実施例による記憶セルの断面構造図を示す。
【００６８】
Ｐ型ウエルＭ１１ａに設けられたｎ型のソースＭ１、ドレインＭ２領域があり、チャネルを制御するｎ型多結晶シリコンのゲート電極Ｍ３がある。ゲート電極Ｍ３と基板の間にはシリコンの平均径１２ｎｍの微少結晶粒Ｍ４が多数ならべられている。ゲート電極Ｍ３の両側面にはＰ型の多結晶シリコンからなるサイドウオール構造Ｍ７、Ｍ８があり、ゲート電極Ｍ３との間には絶縁膜Ｍ１３が存在する。またサイドウオール構造Ｍ７、Ｍ８と基板との間にも絶縁膜Ｍ１４が存在する。またサイドウオールＭ７、Ｍ８構造直下の基板表面Ｍ１１、Ｍ１２は通常のＬＤＤ構造が高濃度のｎ型であるのに対し、Ｐ型あるいは低濃度ｎ型である。さらにソースＭ１、ドレインＭ２領域とサイドウオール構造とはタングステン層Ｍ９、Ｍ１０を介して接続されている。
【００６９】
次に実施例４の動作を説明する。実施例４では電荷蓄積の場所を変えることでメモリセルあたり２ビット以上の記憶を行う。尚、実施例４においては、ソースとドレインを入れ替えて動作させるため、必ずしもソースからドレインに電子が流れ込むわけではないが、呼称が複雑になるのを防ぐため、領域の名前として場所を固定してこれらの名称を用いることとする。まず図２１（ａ）を参照して、ソース領域Ｍ１に近い記憶ノードＭ１５への電荷注入を説明する。ソースを０Ｖ、ドレインを４Ｖに設定し、ゲート電極に１２Ｖのパルスを印加する。この時ドレイン端のサイドウオールＭ８の電位も４Ｖとなるため、この下の基板表面Ｍ１２がｎ型に反転する。一方、ソース端サイドウオールＭ７は電圧が低く（０Ｖ）、その下の基板表面Ｍ１１の電子濃度が低い。この結果印加したドレイン電圧の大部分がソース端サイドウオール下のＭ１１にかかることになる。この部分の電界が強いことからホットエレクトロンが発生する。発生したホットエレクトロンはゲート電極Ｍ３に印加された電圧による電界に引き寄せられ、ソース領域Ｍ１に近い記憶ノードＭ１５に注入される。このホットエレクトロン注入は通常のホットエレクトロン注入よりも効率がよく、従って大きなドレイン電流を流さずとも情報の書込みができる。このため同時に多くのセルに書込みを行うことが可能であり、大容量記憶を行うことが可能である。また、この時ドレイン端のサイドウオールＭ８下の基板表面Ｍ１２のうち、ドレインに近い領域Ｍ１８でも電界が強くなるが、近くに電荷蓄積領域である微少結晶粒Ｍ４が存在せず、またゲートＭ３とも距離が離れていることからドレイン端書込みは起きない。ドレイン端の記憶ノードＭ１６に書込みを行う場合には前記設定のソース電圧とドレイン電圧を入れ替えればよい。
【００７０】
また、書込み動作においてＰ型ウエルＭ１１ａに負の基板バイアス電圧（例えば−２Ｖ）を印加し、その分ゲート電圧を下げる（例えば１０Ｖとする）方法が有効である。使用するゲート電圧の絶対値を下げることができるために電圧発生回路が単純になるという利点に加え、しきい電圧が上がるため、サイドウオール下の電界集中が起こりやすいという特徴がある。この場合サイドウオール下に低濃度ｎ型を用いることでｐ型を用いた場合より読み出し電流を大きく取れる。
【００７１】
次に図２１（ｂ）を参照して読み出し動作を説明する。情報を読み出すためにはソース、ドレイン、ゲートからなるトランジスタを飽和領域で動作させる。ソース端記憶ノードＭ１５に注入された電荷の読み出しではドレイン電圧を２Ｖ、ソース電圧を０Ｖ、ゲート電圧を２Ｖとする。この時チャネルＭ１７が形成されるが、ゲート電極下の基板表面のうちドレイン端に近いところはピンチオフしており、チャネルが形成されない。この結果しきい電圧に影響を与えるのはソース端記憶ノードＭ１５の蓄積電荷のみであり、ドレイン端記憶ノードＭ１６の蓄積電荷の影響を除外できる。ソース端記憶ノードＭ１５の蓄積電荷量が多ければしきい電圧が高く、少なければしきい電圧が低いため、蓄積電荷量に応じてソース、ドレイン間のコンダクタンスが異なる。このコンダクタンスの違いに基づく電圧の違いで情報読み出しを行う。ドレイン端記憶ノードＭ１６の蓄積電荷を読み出すにはソースとドレインの設定電圧をいれかえればよい。ここではソース端情報読み出し時のソース領域設定電圧を０Ｖとしたが、書込み時のソース領域設定電圧よりも低い所定の電圧（例えば−１Ｖ）に設定し、ソース端下の表面を反転させて低抵抗化することで読み出し電流を増加させる方法が有効である。この場合、これに応じてゲート電圧、ドレイン電圧の設定も例えば１Ｖ、１Ｖのように減少させる。尚、同じことをＰウエルＭ１１ａに正の電圧（例えば−１Ｖ）を印加して行ってもよい。
【００７２】
尚、書込み時に上述した負の基板バイアスを用いた場合、読み出し時には相対的に高い基板バイアス（例えば０Ｖ）を用いる動作方法が有効である。書込み時には基板バイアスによってサイドウオール下が高抵抗となりホットエレクトロンが発生しやすくなると同時に、読み出し時には低抵抗となって十分な読み出し電流を確保することが可能である。この結果高速の書込みと高速の読み出しの両立ができる。
【００７３】
前記書込み方法、読み出し方法は単純にソース、ドレインの設定電圧を入れ替えて行うだけでよい。従って単一フローティングゲート中に注入する電荷量によって４レベルを作る方式に比べて書込み動作、読み出し動作に必要なステップが少なく、高速動作が可能である。また両端各々では情報“０”か“１”かの２レベル動作となるため動作マージンも増加する。書込み動作においては、多レベルを用いる場合しきい電圧のセル間分布広がりを高度に抑制する必要がある。このため書込みパルス印加後に読み出しを行い、所定のしきい電圧に達していない場合に再度書込みパルスを印加する動作を繰り返すいわゆるベリファイ動作を行っており、書込みスループット低下の要因となっている。従って実施例４の高速化の効果は特に書込み動作で顕著である。加えて実施例４では記憶ノードを構成する独立したシリコンの微少結晶粒が独立して多数あるため書込みの平均化が行われる。この結果セル間のばらつきが低減し、ベリファイ動作を行わずともセルあたり２ビットを記憶する動作が可能である。書込み平均化はトンネル絶縁膜の欠陥等に起因してセルによって異常に書込みが高速に進む不良に対しても有効である。
【００７４】
情報の消去はゲートＭ３に負の電圧を印加して行う。例えばソースＭ１、ドレインＭ２をともに０Ｖとし、ゲートＭ３を−１２Ｖとする。この時、電界によって注入されていた電子が基板側に放出される。消去動作はドレイン端、ソース端一括で行う。尚、この時ウエル電位を０Ｖよりも高い電位（例えば５Ｖ）に設定し、その分ゲートＭ３電位の絶対値を地小さく（例えば−７Ｖ）設定してもよい。使用電圧の絶対値が小さくなり電圧発生回路が簡単になる。
【００７５】
図２２に実施例４の等価回路図を示す。ソース端記憶ノードＭ１５とドレイン端記憶ノードＭ１６を示す記号を用いている。図２２（ａ）では、ソース端サイドウオールＭ７をゲート電極としその下の基板表面Ｍ１１をチャネルとして形成されるフィールドエフェクトトランジスタＭ１９と、ドレイン端サイドウオールＭ８をゲート電極としその下の基板表面Ｍ１２をチャネルとして形成されるフィールドエフェクトトランジスタＭ２０を表現している。ただしＰウエルＭ１１ａに対応する基板バイアス端子の表示は省略した。図面が煩雑になるのを避けるため、以下の実施例で示す記憶装置の等価回路図においては簡略化した図２２（ｂ）の表現を用いることとする。
【００７６】
次に実施例４の製造工程を説明する。セル分離領域、３重ウエル構造形成後、Ｐウエル上のメモリセル形成領域にしきい電圧調整のためのＢ（ボロン）イオン打ち込みを行う。基板表面を酸化して厚さ１０ｎｍのトンネル酸化膜Ｍ５を形成後、ＣＶＤ（Chemical Vapor Deposition）によってシリコン微小結晶粒Ｍ４を形成する。試作においては平均径１２ｎｍ、１平方センチメートルあたり４×１０11個の密度で形成した。厚さ１２ｎｍの層間絶縁膜Ｍ６を形成後、ゲート電極形成のためのｎ型多結晶シリコンを堆積し、さらにＳｉＯ2膜を堆積する。レジストをマスクにＳｉＯ2膜、多結晶シリコン膜をエッチングし、ゲート電極を形成する。同じマスクでさらにＳｉＯ2をエッチングし、結晶粒も除去しておく。
【００７７】
レジスト除去後、犠牲酸化膜形成、不純物インプラを行いサイドウオール下の不純物濃度を調整する。この後酸化を行い、基板表面とゲート電極側面を酸化する。これがサイドウオールＭ７、Ｍ８構造とゲート電極Ｍ３との間の絶縁膜Ｍ１３になる。この際不純物による増速酸化によって基板表面よりもゲート側面の方が酸化が速く、絶縁膜厚が厚くなる。次にｎ型多結晶シリコンを堆積し、この膜厚分をエッチバックすることでサイドウオールＭ７、Ｍ８形成を行う。この後レジストをマスクにサイドウオール多結晶シリコンのうち短絡させたくない部分を除去しておく。除去方法は等方的ドライエッチかウエットエッチあるいはこれらの組み合わせで行う。ゲートＭ３、サイドウオールＭ７、Ｍ８をマスクにＡｓ（ヒ素）インプラを行いソース、ドレイン領域Ｍ１、Ｍ２を形成する。さらにウエットエッチングによって基板表面を露出させ、シリコン上のみに選択的にタングステン（Ｗ）を堆積する。
【００７８】
このソース領域Ｍ１とソース側サイドウオールＭ７、ドレイン領域Ｍ２とドレイン側サイドウオールＭ８は距離が近く、タングステン堆積によって互いに接続される。サイドウオールＭ７、Ｍ８に対してコンタクトを形成し、配線で拡散層Ｍ１、Ｍ２と接続するセル構造と比較して格段にセル面積が小さくてよく、プロセスが簡単である。この後層間絶縁膜堆積、平坦化、コンタクト工程後配線を行う。
【００７９】
実施例４では、ゲート電極Ｍ３を多結晶シリコンで構成したが、シリサイド化あるいは金属との多層構造とし、低抵抗化を図っても構わない。その場合ゲートＭ３とサイドウオールＭ７、Ｍ８との間の絶縁膜は酸化ではなく堆積で形成するとよい。また記憶ノードはシリコンの微小結晶で形成したが、他の半導体や金属で形成しても構わない。この場合、各ノードが独立していることが重要である。形成方法においても実施例４ではトンネル絶縁膜上にＣＶＤで形成したが他の堆積方法を用いても良い。さらにトンネル絶縁膜以上の膜厚の絶縁膜を形成した後にＳｉ、Ｇｅ等のイオン打ち込みを行い、加熱することで絶縁膜中に多数の微小結晶を析出させて記憶ノード形成を行っても良い。記憶ノードにＳｉ3Ｎ4膜のようなトラップの多い膜を用いてもよい。
【００８０】
（実施例５）
図２３から図２８に、本発明の第５の実施例を示す。実施例４で説明した記憶セルを基本構造としたメモリセルアレイ構造であり、図２３が等価回路図、図２４が図２３に対応するレイアウト図、図２５が図２４におけるＸＸＶ−ＸＸＶ位置で隣接するワード線Ｍ２５、Ｍ２９とコンタクトＭ２２の範囲を矢印方向に見た断面構造図、図２６が図２４におけるＸＸＶＩ−ＸＸＶＩ位置で両側に隣接するセル分離領域Ｍ２６の範囲を矢印方向に見た断面構造図である。また図２３の鎖線で囲んだ部分Ｍ２３が単位セルに対応する。図２３では４行２列、計８個のセルによって１６ビットの記憶を行う。実際には行、列数をもっと大きくし、大規模セルアレイを構成するが、説明上この規模で説明する。尚、図では同一のものまたは同一の機能を果たすものに同じ参照符号を付した。
【００８１】
ゲート電極は互いにワード線Ｍ２５で接続される。この実施例では、ワード線Ｍ２５がゲート電極として機能する構造となっている。ドレイン領域Ｍ２７は隣接セルと共有しており、これに対して設けられたコンタクト孔Ｍ２２を介してデータ線Ｍ２４に接続される。ワード線を共有する隣接セルはセル分離領域Ｍ２６によって分離されている。ソース領域は拡散層配線でソース線Ｍ２１を形成し、ワード線と平行に走っている。実施例５では拡散層表面がシリサイドまたは金属で覆われているため低抵抗であり、拡散層配線でも十分実用的である。もちろん所々にコンタクト孔を設け、金属配線による裏打ちを行ってもよく、より低抵抗化が図れる。また、本実施例の作製工程は参考例３と同様であり、この場合セル分離領域上に記憶ノードである微小結晶領域Ｍ２８が残ることになる。フラッシュメモリのような連続膜フローティングゲートの場合、隣接セル間のフローティングゲートの短絡となり動作しないが、実施例５では記憶ノード間リークは十分小さく、動作が可能である。このためフラッシュメモリにおける隣接フローティングゲートを切断する工程が省略可能で、工程が簡略化できる。
【００８２】
次に実施例５の駆動方法を説明する。まず書込み動作を図２７を参照して説明する。外部より入力されたアドレスに従ってソース端Ｍ３０書込みを行うかドレイン端Ｍ３１書込みを行うかの信号ＷＳＥＲＥＣＴＭ３６を発生させる。発生された信号Ｍ３６に応じてソース線Ｍ２１の電圧を切り替える。入力データはまずラッチＭ３４に格納される。ここでは入力電圧ｈｉｇｈを情報“１”に、ｌｏｗを情報“０”に対応させることとする。セルＭ２３のソース端Ｍ３０書込み動作においては、ソース線Ｍ２１をＶＲＳＳ（例えば０Ｖ）とし、データ線Ｍ２４の電圧を書込みたい情報が“０”ならをＶＷＤＬ（例えば０Ｖ）、“１”ならより高い電圧ＶＷＤＨ（例えば５Ｖ）に設定し、ワード線Ｍ２５に高電圧ＶＷＷ（例えば１２Ｖ）のパルスを与える。ＶＷＤＬに設定された場合ホットエレクトロンがほとんど発生しないため、記憶ノードへの電荷注入は少なく、ＶＷＤＨの設定の場合注入電荷量が多い。この時同じワード線で駆動される他のセルについても、接続されているデータ線電圧を書込みたいデータに応じてＶＷＤＬまたはＶＷＤＨに設定すれば同時に情報が書き込まれる。ここで“０”書込みでは電荷が注入されず、従って書込みを行わないのと同等であるため、同一ワード線で駆動されるセルの一部のみ情報書きこみを行うことも可能である。また他のワード線についてはＶＷＷより低い電圧ＶＷ０（例えば０Ｖ）とすれば書込みは行われない。次にドレイン端Ｍ３１への書込みを説明する。ソース線Ｍ２１をＶＷＤＨ（５Ｖ）に設定し、データ線Ｍ２４の電圧はソース端Ｍ３０書込みと同様に情報が“０”ならをＶＷＤＬ（例えば０Ｖ）、“１”ならＶＷＤＨ（例えば５Ｖ）に設定する。この後ワード線Ｍ２５にＶＷＷ（１２Ｖ）のパルスを与えることで書込みができる。ここでソース端Ｍ３０書込みではデータ線ＶＷＤＨが電荷注入条件であるのに対し、ドレイン端Ｍ３１書込みではデータ線ＶＷＤＬが電荷注入条件であるため、記憶している情報としきい電圧の高低の対応関係がソース端とドレイン端で逆転するという特徴がある。
【００８３】
次に、図２８を参照して情報読み出しを説明する。まず外部から与えられる読出したいデータのアドレスに応じて、ソース端Ｍ３０読み出しを行うかドレイン端Ｍ３１読み出しを行うかの信号ＲＳＥＲＥＣＴＭ３５を発生させる。このアドレスから選択信号ＲＳＥＲＥＣＴを発生させる回路は書込み時の選択信号発生回路と共通でよい。発生された信号ＲＳＥＬＥＣＴＭ３５に応じて以下に説明するソース線Ｍ２１電圧、プリチャージ電圧やリファレンス電圧を切り替える。ソース端Ｍ３０情報を読み出すにはソース線Ｍ２１をＶＲＳＳ（例えば０Ｖ）に設定し、データ線Ｍ２４をＶＲＳＳより高い電圧ＶＰＣＳ（例えば３Ｖ）にプリチャージした後にワード線に電圧ＶＷＲ（例えば２Ｖ）の読み出しパルスを印加する。この時ソース端Ｍ３０のしきい電圧が高い場合電流があまり流れず、データ線Ｍ２４電位はＶＰＣＳからあまり変動しないのに対し、ソース端Ｍ３０のしきい電圧が低い場合電流大きな電流が流れ、データ線Ｍ２４電位はＶＰＣＳから大きく下がって行く。差動増幅型のセンスアンプＭ３３の一端はデータ線に接続し、他端Ｍ３２にはＶＰＣＳより小さい電圧ＶＲＥＦＳ（例えば２．４Ｖ）を参照電位として与えておく。所定のタイミングでセンスアンプＭ３３を動作させることでソース端Ｍ３０のしきい電圧が高い場合高い電位に、低い場合低い電位に増幅される。このセンスアンプ起動タイミングは、しきい電圧が低い場合においてもメモリセルが飽和領域で動作する程にデータ線電圧が高い状態に設定するのが望ましい。つまりソース端のしきい電圧が低い場合のしきい電圧をＶｔｈとして、ＶＷＲ−Ｖｔｈよりもデータ線電圧が高い状態でセンスアンプを起動するのが望ましい。ドレイン端Ｍ３１の記憶情報の影響を受けにくく、安定した動作が行えるためである。
【００８４】
ドレイン端Ｍ３１情報読み出しでは設定電圧が異なる。ソース線Ｍ２１をＶＲＳＳよりも高い電圧ＶＲＳＤ（例えば３Ｖ）に設定し、データ線Ｍ２４をＶＲＳＤよりも低い電圧ＶＰＣＤ（例えば０Ｖ）にプリチャージした後にワード線に電圧ＶＷＲ（２Ｖ）の読み出しパルスを印加する。この時ドレイン端Ｍ３１のしきい電圧が高い場合電流があまり流れず、データ線Ｍ２４電位はＶＰＣＤ（０Ｖ）からあまり変動しないのに対し、ドレイン端Ｍ３０のしきい電圧が低い場合電流大きな電流が流れ、データ線Ｍ２４電位はＶＰＣＤ（０Ｖ）から大きく上がって行く。センスアンプに与える参照電位はＶＰＣＤ（０Ｖ）より大きい電圧ＶＲＥＦＤ（例えば０．６Ｖ）を与える。所定のタイミングでセンスアンプＭ３３を動作させることでドレイン端Ｍ３１のしきい電圧が高い場合低い電位に、低い場合高い電位に増幅される。従ってここで再び増幅結果と各端のしきい電圧の大小関係がソース端とドレイン端で逆転しており、上に説明した書込み方法と併せて正しい動作となる。前記書込み、読み出し動作を表４にまとめる。
【００８５】
【表４】
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情報の消去動作は同一ワード線で駆動されるセルについて一括で行い、ソース端とドレイン端の情報を同時に消去する。
【００８６】
（実施例６）
図２９から図３６は本発明の第６の実施例を示す。図２９には本実施例の記憶セルの断面構造図を示す。
【００８７】
本実施例は基本構成、動作原理において実施例４と同様であるが、作製方法が異なる。また作製方法の違いに起因して構成しやすいセルアレイ構造も異なってくる。まず基本構成を説明する。図中で基板のｐウエルは省略してある。セル分離領域Ｍ４４の設けられたＰ型シリコン基板に、ｎ型のソースＭ３７、ドレインＭ３８領域が設けられ、チャネルを制御し、ワード線を兼ねるタングステンのゲート電極Ｍ３９がある。ゲート電極Ｍ３９と基板の間にはシリコンの平均径８ｎｍの微少結晶粒Ｍ４０が多数ならべられている。ゲート電極側面にはＰ型の多結晶シリコンからなるサイドウオール構造Ｍ４６、Ｍ４７があり、ゲート電極Ｍ３９との間には絶縁膜Ｍ４８が存在する。またサイドウオール構造Ｍ４６、Ｍ４７と基板との間にも絶縁膜Ｍ４９が存在する。またサイドウオール構造直下の基板表面Ｍ４１、Ｍ４２は通常のＬＤＤ構造とは異なり、ソースＭ３７、ドレインＭ３８領域とは異なる極性、この場合ではＰ型である。さらにソースＭ３７、ドレイン領域Ｍ３８とサイドウオール構造とはタングステンＭ５０を介して接続されている。
【００８８】
図３０は実施例６の記憶セルを用いて構成した記憶装置のメモリセルアレイ部分の等価回路図である。
【００８９】
製造工程に則したレイアウト図を図３１から図３４に示す。最終的なレイアウトを示す図３４に鎖線で囲って示す１メモリセル領域のＸＸＩＸ−ＸＸＩＸ位置で矢印方向に見た断面が図２９に対応する。説明のためにメモリセル数を少なくして示しているが、実際には行方向、列方向ともに多くのセルを並べる。図３０中鎖線で囲んだ部分Ｍ５７が単位アレイ構造である。複数のメモリセルのソース領域Ｍ３７、ドレイン領域Ｍ３８ともに拡散層で互いに接続されており、ローカルデータ線Ｍ３７、Ｍ３８を形成する。ローカルデータ線Ｍ３７は選択トランジスタＳＴ７、ＳＴ９を介してグローバルデータ線Ｍ５６、ソース線Ｍ５５のいずれかに接続されて、ローカルデータ線Ｍ３８は選択トランジスタＳＴ８、ＳＴ１０を介してソース線Ｍ５２、グローバルデータ線Ｍ５６のいずれかに接続される。選択トランジスタＳＴ７、ＳＴ８駆動用信号線Ｍ５３、選択トランジスタＳＴ９、ＳＴ１０駆動用信号線Ｍ５４には互いに反転する信号を入力することで、ローカルデータ線の一方をソースとして、他方をドレイン領域として使用可能である。信号線Ｍ５３、Ｍ５４への入力信号を各々反転させれば逆の役割として機能する。実施例５の駆動方法と比較して選択トランジスタが必要となるが、ソース端とドレイン端読み出しでソース線Ｍ５２、Ｍ５５とグローバルデータ線Ｍ５６の電圧設定が同じで良いこと、ソース線Ｍ５２、Ｍ５５電位を固定して用いることができるためソース線駆動用電圧切り替え回路が省略できる等の利点がある。また、余分に必要になる選択トランジスタについても、実施例６のアレイ構成なら同一ローカルデータ線Ｍ３７、Ｍ３８で駆動される複数のセルについて共通に設ければよいため面積増加は少ない。
【００９０】
実施例５ではソースＭ３０とドレインＭ３１を結ぶ電流方向とワード線Ｍ２５の走る方向は互いに垂直の関係にあるが、実施例６のアレイ構成ではこれが平行な方向にある。実施例６の作製方法を用いれば図２９のようにソースＭ３７、ドレインＭ３８を結ぶ方向とワード線Ｍ３９方向が平行である構造の作製が容易にできる。
【００９１】
次に実施例６の製造工程を説明する。図３５（ａ）に示すように、セル分離領域Ｍ４４、３重ウエル構造形成後、Ｐウエル上のメモリセル形成領域にしきい電圧調整のためのＢ（ボロン）イオン打ち込みを行う。メモリセルアレイのセル分離領域形成用マスクパターンＭ５８を図３１に示す。基板表面を犠牲酸化後、厚さ１５０ｎｍのＳｉ3Ｎ4膜を堆積し、レジストをマスクにＳｉ3Ｎ4膜をエッチングすることでダミーのゲート電極Ｍ５１を形成する。ダミーゲートＭ５１をマスクに不純物イオン打ち込みを行ってサードウオール下のしきい電圧調整を行った後、基板表面の酸化膜を除去して再度酸化し、さらに絶縁膜Ｍ５１ａを堆積することでサードウオールＭ４６、Ｍ４７下の絶縁膜Ｍ４９となる部分を形成する。次に厚さ１００ｎｍのＰ型多結晶シリコンを堆積し、１２０ｎｍ分のエッチバックによりサイドウオールを形成する。この時レジストマスクを用いて選択トランジスタゲートＭ５９も同時形成する（図３２）。この後レジストパターンＭ６３をマスクに等方的エッチングを行って余分なサイドウオールは除去しておく。図３５（ｂ）に示すように、ダミーゲート及びサイドウオール、選択トランジスタゲートＭ５９をマスクにヒ素イオン打ち込みを行ってｎ型拡散層を形成した後に、レジストをマスクにドライエッチとウエットエッチによってセルの拡散層部分の基板表面を露出させる。この時選択トランジスタの拡散層は絶縁膜を残しておく。この後図３６（ａ）に示すように、拡散層表面とサイドウオールの多結晶シリコン表面をシリサイド化する。セル部分の拡散層とサイドウオールは電気的に接続されが、選択トランジスタ部分では接続されない。この後絶縁膜を堆積し、ＣＭＰを行うことでダミーゲート電極の上面を露出させる。次いで、図３６（ｂ）に示すように、レジストパターンＭ６４をマスクに、ウエットエッチングによってセル部分のＳｉ3Ｎ4を除去し、トンネル絶縁膜形成のために厚さ７ｎｍの酸化を行う。
【００９２】
次いで、さらにＣＶＤ法によりシリコン微小結晶粒を形成する。溝の底面に堆積された微小結晶が記憶ノードなる。溝側面に形成された部分は不要であるが、セルのしきい電圧には影響を及ぼさないため除去しなくとも構わない。厚さ１２ｎｍの層間絶縁膜Ｍ４５としてＣＶＤ−ＳｉＯ2／ＣＶＤ−Ｓｉ3Ｎ4／ＣＶＤ−ＳｉＯ2のＯＮＯ構造膜を形成後、ゲート電極形成のためのタングステン膜を堆積し、平坦化すると溝部分に埋め込まれる形でゲート電極が形成される。次に選択トランジスタゲートＭ５９に対するコンタクト孔Ｍ６３及びソース線と拡散層接続用コンタクト孔Ｍ６４を形成し、さらにＷ膜を堆積した後、配線パターンレジストをマスクにタングステン膜を加工してワード線Ｍ３９、ソース線Ｍ５２Ｍ５５、選択トランジスタ制御線Ｍ５３Ｍ５４を形成する。この時タングステンエッチは先に形成したゲート電極まで深く行い、隣接ワード線ショートを防ぐ。さらに層間絶縁膜堆積、平坦化を行い、グローバルデータ線と拡散層接続用コンタクト孔Ｍ６２を形成する。金属材料堆積後、グローバルデータ線Ｍ５６の加工を行う。
【００９３】
（参考例４）
図３７、図３８は、第４の参考例を示す。単位メモリセル構造は実施例６と同様であるが、セルアレイ構成が異なる。図３７が等価回路図、図３８がレイアウト図である。実施例６との違いは拡散層配線Ｍ３７がソース線Ｍ６８に、拡散層配線Ｍ３８がグローバルデータ線Ｍ５６のそれぞれにしか接続されていない点である。また実施例５の接続関係と異なるのは選択トランジスタＭ６５を介してグローバルデータ線Ｍ５６に接続される点である。参考例４の特徴は、実施例６のように拡散層の共有構造Ｍ３７、Ｍ３８を利用してコンタクト数を減らす効果、実施例５のようにソース線を駆動することで多くの選択トランジスタを用意せずともすむ効果を組み合わせて小さい面積を実現する点である。選択トランジスタは動作に無関係のアレイのローカルデータ線をグローバルデータ線から電気的に切り離すことによって寄生容量を低減し、書込み、読み出し動作を高速化するために設けている。
【００９４】
（実施例７）
図３９、図４０は、第７の実施例を示す。図３９がメモリセルアレイの断面構造、図４０がアレイ構造の等価回路図である。実施例７は参考例４とセル構造が異なる。ソースＭ７９、ドレインＭ８０、アクティブ領域Ｍ８１、アクティブ領域近傍の多数の独立した半導体の電荷蓄積小領域よりなる電荷蓄積領域Ｍ８７、アクティブ領域Ｍ８１と電荷蓄積領域Ｍ８７の電位を制御する制御電極Ｍ８４、制御電極両側側壁に設けられ、制御電極と絶縁膜Ｍ９０、Ｍ９１で絶縁された電極Ｍ８５、Ｍ８６を有する点は同じである。異なるのはソース領域Ｍ７９、ドレイン領域Ｍ８０と側壁電極Ｍ８５、Ｍ８６の接続を行わず、側壁電極電位をソースＭ７９、ドレインＭ８０とは独立に与える点である。側壁電極へのコンタクト工程が必要となるため、その分、面積が余分に必要であると同時に工程も複雑化するが、電圧の自由度が増え、メモリ性能が向上する。特に、読み出し動作においては、ソース側ビット読み出し動作ではソース領域Ｍ７９の電圧に対してソース側側壁電極Ｍ８５に正の電圧を印加することでソース側側壁電極下の領域をＭ８２低抵抗化することが出来、従って読み出し電流が増大する。この結果読み出し高速化が図れる。ドレイン側ビット読み出し動作においてもドレイン側側壁電極Ｍ８６電位を変化させることが出来ることから同様である。セルアレイ構成においても側壁電極の制御線が増えるだけで、それ以外は、前記実施例の接続関係を用いることが可能である。ソース側電荷蓄積領域Ｍ８７Ａとドレイン側電荷蓄積領域Ｍ８７Ｂに独立に情報の書込みを行うことを考慮し、実施例７の等価回路を図４０のように表記する。
【００９５】
（実施例８）
図４１、図４２は、第８の実施例を示す。図４１がメモリセルアレイの断面構造、図４２がアレイ構造の等価回路図である。図４１は、図４２に鎖線で示す長楕円部分Ｍ１１７のワード線に平行な断面に相当する。単位セルの構造及びセル当り２ｂｉｔ以上の記憶を行う動作原理は実施例７と同様である。実施例３と同様の接続関係であり、隣接セル間で拡散層を共有する。実施例３との違いはワード線を兼ねたゲート電極の両側壁に補助電極が設けられている点であり、セル当り２ｂｉｔ以上の記憶を可能とする。書込み、読み出し動作を同一ワード線で駆動されるセル一個おきに行う点でも実施例３と同様である。図４２に鎖線で示す短楕円部分のＭ１１８のセルに書込みを行う場合、両側のセルは補助電極を用いて非導通とする。この時各セルは補助電極を２個ずつ持つわけであるが、一方を低電圧として非導通状態を実現してもよいし、両方を低電圧としても良い。このとき、少なくともデータがロードされる拡散層側の補助電極は低電圧に電位を固定することが望ましい。たとえば、Ｍ１１８のセルの補助電極Ｍ１１２側に情報を書きこむ場合、書込みデータは拡散層Ｍ１１９にロードされるが、この場合には隣接セルの補助電極Ｍ１１４は低電圧に電位を固定することが望ましい。なぜならデータロード側拡散層電位は大きく変動するが、これに近い補助電極電位を低く固定することで隣接セルの電荷保持領域付近の電位変動を抑えることが出来、より安定した記憶保持が可能となるからである。本実施例においても実施例３と同様拡散層配線の低抵抗化のための金属配線裏打ちあるいは階層化データ線構造が有効である。
【００９６】
製造工程は参考例３と類似であるので概略のみ述べる。参考例３と異なり、メモリセル領域では隣接拡散層配線間のセル分離を行わない。補助電極を用いて電気的に分離するためである。ウエル形成、ダミーゲート電極形成後導電性材料の堆積、エッチバックによりダミーゲートよりも高さの低いサイドウオールを形成する。ダミーゲート、サイドウオールをマスクに不純物打ち込みを行い、拡散層を形成する。尚、サイドウオール形成後に薄く絶縁膜を堆積し、不純物打ち込み後にエッチバックを行って基板表面を露出させ、シリサイド化を行う工程を行えばサイドウオールとショートなくシリサイド化が行える。絶縁膜堆積後、平坦化を行いダミー電極上端を表面に出す。ダミー電極を選択的に除去後酸化を行いトンネル酸化膜形成、金属または半導体による微小粒による多数個の記憶領域形成を行う。ＯＮＯ膜の層間膜形成後ワード線材料を堆積し、レジストパターンをマスクにエッチングすることでワード線形成を行う。
【００９７】
図４３には実施例８の別の形態を示す。側壁ゲートＭ１１９を隣接セルで共有した構造に相当する。ただし側壁を形成するわけではないので作製方法は異なる。前記構造と比べて補助ゲート幅が大きくとれるため、コンタクト工程が容易である。さらに、側壁の両側を独立に駆動する場合と比べて配線数が減るため、配線ピッチをあまり問題にすることなく金属配線で裏打ちすることが容易である。この実施形態の場合は補助電極Ｍ１１９を低電圧に設定すると隣り合った２セルとも非導通となる。従って３本に一本の補助電極を低抵抗にすることで、同一ワード線で駆動されるセルは隣接３セルのうち１セルを動作させることになる。作製工程においては実施例８の図４１の構成の作製工程の途中拡散層形成の不純物打込み終了後、サイドウオールを除去、溝を補助ゲート電極材料で埋め込んだ後、エッチバックして補助ゲート電極を形成する。この後絶縁材料による溝埋め込み、平坦化以降は再び図４１の構成の作製工程と同様である。
【００９８】
（実施例９）
図４４から図４７は、第９の実施例を示す。図４４がメモリセルアレイの断面構造、図４５が小規模アレイ構造の等価回路図であり、図４６と図４７は図４５に対応するレイアウト図である。図４４は、図４５に鎖線で示す楕円Ｍ１３０部分のワード線に垂直な方向での断面図である。ここでも実際のアレイ構成よりも小規模にして説明する。これまでの実施例とは異なり、実施例９では記憶セルが直列に接続されていることに特徴がある。また、図４４のような電流が流れる断面において、直列接続されたメモリセル間に拡散層領域が存在しない点も特徴的である。本構成は直列接続の分抵抗が高いが、セル面積が小さいという特徴がある。
【００９９】
ワード線Ｍ１２１で駆動されるセルの一端Ｍ１２８への情報書込みでは、まず第１のデータ線Ｍ１３１を書きこみたい情報に応じて高電圧（例えば５Ｖ）あるは低電圧（例えば０Ｖ）に設定する。第２のデータ線Ｍ１３２は０Ｖとする。さらに書きこみたいセルのワード線Ｍ１２１及びそのセルの書込みたい側の補助電極Ｍ１２０以外のワード線Ｍ１２３、Ｍ１３６、補助電極Ｍ１２２、Ｍ１３５は所定の高電位に設定（例えば全て６．５Ｖ）として電極下を低抵抗状態とする。書込みの補助電極Ｍ１２０は、より低電位（例えば２Ｖ）に設定し、この下の基板表面Ｍ１２４を比較的高抵抗とする。セルのワード線Ｍ１２１を他のワード線より高電位（例えば１２Ｖ）とすると、第１のデータ線Ｍ１３１が高電圧（例えば５Ｖ）に設定されている場合には補助電極とワード線の間の基板表面でホットエレクトロンが発生し、近傍の電荷蓄積領域Ｍ１２８に注入される。第１のデータ線Ｍ１３１が低電圧設定の場合電荷はほとんど注入されない。他端Ｍ１２９への電荷注入では同じワード線Ｍ１２１と逆側の補助電極Ｍ１２２を用いる。今度はデータ線Ｍ１３２にデータをロードし、第１のデータ線Ｍ１３１は０Ｖとする。電流の向きが逆になる以外は同様の動作によって電荷蓄積領域Ｍ１２９に情報が書き込まれる。
【０１００】
読み出し動作においては、書込み時に第１のデータ線Ｍ１３１に書込み情報をロードした側の読み出しでは第１のデータ線Ｍ１３１を、第２のデータ線Ｍ１３２に書込み情報をロードした側の読み出しでは第２のデータ線Ｍ１３２を正の電位（例えば２Ｖ）にプリチャージする。各々の場合多端は０Ｖとする。読み出したいセルを駆動するワード線Ｍ１２１以外のワード線Ｍ１２３、Ｍ１３６、補助電極Ｍ１２０、Ｍ１２２およびＭ１３５を所定の高電位に設定（例えば全て６．５Ｖ）し、さらに該当ワード線Ｍ１２１に所定の読み出し電圧（例えば３Ｖ）を与える。例えば第１のデータ線Ｍ１３１をプリチャージする読み出しでは、ワード線Ｍ１２１下の領域Ｍ１２５のうち、より低電位である第２のデータ線Ｍ１３２に接続された側にチャネルが形成され、第１のデータ線Ｍ１３１側ではピンチオフするため第２のデータ線Ｍ１３２側の影響、すなわちＭ１２８の保持されている情報の影響をより大きくうけるため、読み出しが可能である。
【０１０１】
実施例９では２本のデータ線を用意して電圧設定を入れ替える方式を用いたが、他の実施形態として、図４８のようにデータ線Ｍ１３８、ソース線Ｍ１３９を用いた接続関係とし、データ線側の書込みにおいてソース線電位を上げる実施例５と同様の駆動方法を用いても良い。この接続関係を用いれば、一列の直列セルアレイに対してデータ線を一本ずつ用意すればよく、図４５の接続関係よりもデータ線ピッチが小さくなるため、小さいメモリセルが実現可能で、低コスト化に効果がある。
【０１０２】
実施例９の製造工程をメモリセルアレイ部分レイアウト図４６、図４７とともに説明する。セル分離を行ってアクティブ領域Ｍ１３７を定義した後、トンネル絶縁膜、シリコン微小結晶、ＯＮＯ層間膜、ワード線電極材料、カバー絶縁膜堆積を行う。レジストをマスクにカバー絶縁膜、ワード線材料、層間膜、シリコン微小結晶をエッチングし、ワード線Ｍ１３６、Ｍ１２３およびＭ１２１形成を行う。表面酸化後さらに絶縁膜を堆積し、さらにワード線によって作られた溝を完全に埋めるだけの膜厚の補助ゲート電極材料を堆積する。周辺部分向けのレジストマスクを併用し補助ゲート電極材料エッチバックを行って隣接補助ゲート間を絶縁することでメモリセルが形成される。この後ワード線、補助電極をマスクにアクティブ領域Ｍ１３７両端部にｎ型不純物を打込み、活性化する。層間絶縁膜形成後アクティブ領域Ｍ１３７両端部に各々コンタクト孔Ｍ１３３、Ｍ１３４を打ち、第１のデータ線Ｍ１３１と第２のデータ線Ｍ１３２を形成する。
【０１０３】
（実施例１０）
図４９、図５０は、第１０の実施例を示す。図４９が断面図、図５０がセルアレイの接続関係を示す等価回路図である。図５０に示す縦長の鎖線の楕円Ｍ１４８の部分の断面が図４９に対応する。実施例９と類似であるが、補助電極が存在せず、補助電極となっていた部分が全てメモリセルであるという点において異なる。電荷蓄積領域Ｍ１４４は全体に存在する。実施例１０は極めてメモリセル当りの面積が小さい。従ってソース側、ドレイン側の両端書込みを行わずとも低コストメモリ構成として効果がある。これとセル当りの多値記憶を組み合わせれば現状のフラッシュメモリを大きく凌駕する低コスト化が可能である。また、実施例１０では、図５０に示すように両端書込みを行ってセル当り２ｂｉｔとするものとしたが、電荷を注入する場所を同一とし、電荷量で多レベルを作っても良いし、電荷量と両端書込の組み合わせでさらなる高密度記憶を実現しても良い。またアレイ構成において実施例９の他の実施形態（図４８）と同様としたが、図４５と同様の接続関係としてもよい。
【０１０４】
駆動方法においても、実施例９の他の実施形態（図４８）と同様であり、ワード線Ｍ１４１で駆動されるセルの紙面左側に書きこむ場合、左側のワード線Ｍ１４０を実施例９における補助電極Ｍ１２０と同様に用いる。読み出しも同様である。異なるのは、実施例９では補助電極としていた部分もメモリセルとなっており、隣接メモリセルのワード線を補助電極に用いて記憶、読み出し動作が行える点である。具体的にはワード線Ｍ１４１のメモリセルを駆動する場合両端のワード線Ｍ１４０、Ｍ１４１を補助電極として用い、ワード線Ｍ１４２のメモリセルを駆動する場合両端のワード線Ｍ１４１、Ｍ１４３を補助電極として用いる点に特徴がある。図５０では直列接続セルの両端Ｍ１４７を通常トランジスタとして示しているが、構造はメモリセルと同様で良い。一方側にしか補助電極がないために両端書込みはできないが、一方側は書込み可能であり、メモリセルとして用いても構わない。
【０１０５】
実施例１０の製造工程を説明する。隣接ワード線を異なる工程で形成する点に特徴がある。セル分離を行ってアクティブ領域Ｍ１３７を定義した後、トンネル絶縁膜、シリコン微小結晶Ｍ１４４、ＯＮＯ層間膜Ｍ１４８、ワード線電極材料のためのｎ型多結晶シリコン、カバー絶縁膜堆積を行う。レジストをマスクにカバー絶縁膜、ワード線材料をエッチングし、ワード線Ｍ１４０Ｍ１４２形成を行う。実施例９とは異なり、層間膜、シリコン微小結晶はエッチングしない。ここで弱い酸化を行う。ｎ型多結晶シリコン表面は酸化されるが、シリコン微小結晶や基板はＯＮＯ膜Ｍ１４８で保護されており、事実上酸化されない。酸化の変わりにＣＶＤ絶縁膜を用いても構わないが、後から作成したワード線の方が層間絶縁膜厚が厚くなる分隣接ワード線で駆動されるセルの特性が変動するので注意が必要である。さらにワード線Ｍ１４０、Ｍ１４２によって作られた溝を完全に埋めるだけの膜厚のワード線材料を堆積し、周辺部分向けのレジストマスクを併用しワード線材料材料エッチバックを行ってワード線Ｍ１４１、Ｍ１４３を形成する。この後は実施例９と同様である。
【０１０６】
（参考例５）
図５１から５４は、第５の参考例を示す。図５１はデータ線に垂直、ワード線に平行な面での断面図である。図５２が単位構造の等価回路図、図５３がセル間の接続関係を示す等価回路図である。また図５４はセル間の接続関係、レイアウトを示すレイアウト図であり、図５４中のＬＩ−ＬＩ位置で矢印の方向に見た断面が図５１に対応する。回路から見ると図５３に鎖線で示す楕円Ｍ１６６の領域の断面が図５１に対応する。メモリセルアレイは絶縁膜上、例えばセル分離用の埋め込み絶縁膜上に形成される。積層化構造によってｎ型多結晶シリコンからなるソース（ソース線）Ｍ１４９、ドレイン（データ線）Ｍ１５０が互いに上下の位置関係にあり、間には絶縁膜Ｍ１５８がある。ソースＭ１４９、ドレインＭ１５０間は半導体よりなるチャネル層薄膜Ｍ１５３、Ｍ１６４で接続され、電流は基板に垂直に流れる。チャネル層薄膜側面にはトンネル絶縁膜Ｍ１５６を介して互いに独立した多数の半導体の結晶粒よりなる電荷蓄積領域Ｍ１５４Ｍ、１５５が設けられており、さらに層間絶縁膜Ｍ１５７を介して、データ線間の側面に補助電極Ｍ１５２、Ｍ１６４とワード線Ｍ１５１が設けられ、各々チャネル層薄膜の一部分を制御する。本構造は立体構造の利用によってセル面積が小さくなり、低コスト化に効果がある。
【０１０７】
参考例５の構成では一本のデータ線Ｍ１５０で２ヶ所の電荷蓄積領域Ｍ１５４Ｍ、１５５を駆動することが可能である。すなわち、一方の電荷蓄積領域、例えばＭ１５４へのデータ書込み、読み出しにおいては逆側の補助電極Ｍ１６３を低電圧とし、この領域の近辺のチャネル層薄膜Ｍ１６４を非導通とする。書込み側の補助電極Ｍ１５２を書込み動作の補助電極として、効率の良いホットエレクトロン注入が可能である。
【０１０８】
参考例５では補助電極Ｍ１４９を書込み、読み出しの補助電極としてのみ用いたが、ワード線と補助電極の役割を入れ替えて駆動することも可能である。例えば補助電極Ｍ１５２をワード線として用いる場合、まず両側のデータ線Ｍ１６７、Ｍ１５０にデータをロード（例えば“１”書込みなら０Ｖ、“０”書込みなら５Ｖに設定）し、ソース線を高電圧（例えば５Ｖ）、両側の補助電極Ｍ１６８、Ｍ１５２は低電圧（例えば０Ｖ）に設定する。さらにワード線Ｍ１５１を比較的低い電圧（例えば２Ｖ）に設定し、補助電極Ｍ１５２に高電圧（例えば１１Ｖ）を印加することで補助電極Ｍ１５２両端の電荷保持用の微小ドットＭ１６９、Ｍ１５４のうち、補助電極横でかつワード線Ｍ１５１よりの部分に情報が書込まれる。読み出し時にはワード線Ｍ１５１を所定の高い電圧（例えば４Ｖ）に設定し、ワード線Ｍ１５１横を低抵抗とし、補助電極Ｍ１５２を所定の読み出し電圧（例えば２．５Ｖ）に設定すればよい。
【０１０９】
この入換動作は、より単純に図５５に示すように、ゲート電極がわずかな間隔をあけて並んでいる場合に可能なものである。Ｐ型シリコン基板Ｍ１７０上にトンネル絶縁膜Ｍ１７７、微小粒記憶ノード、層間膜Ｍ１７８が形成され、その上に第１ゲート電極Ｍ１７１と第２ゲート電極Ｍ１７２が形成されている。ｎ型の拡散層Ｍ１７３、Ｍ１７４で両端から電極を取り出せるようになっている。第１ゲート電極Ｍ１７１下の記憶領域Ｍ１７５に情報を書きこむ際は第２ゲート電極Ｍ１７２を補助ゲートとして用いる。逆に第２ゲート電極Ｍ１７２下の記憶領域Ｍ１７６に情報を書きこむ際は第１ゲート電極Ｍ１７１を補助ゲートとして用いる。第１ゲート電極Ｍ１７１下の記憶領域Ｍ１７５の情報を読出す場合、第２ゲート電極Ｍ１７２は高い電圧に設定して第２ゲート電極Ｍ１７２下の基板表面を第２ゲート電極Ｍ１７２下の記憶領域Ｍ１７６に書きこまれた情報の如何に関わらず低抵抗とし、第１ゲート電極Ｍ１７１を所定の読み出し電圧とすることでしきい電圧シフトを抵抗の違いで見るわけである。第２ゲート電極Ｍ１７２下の領域を読み出す場合には第１ゲート電極Ｍ１７１を高い電圧に設定し、第２ゲート電極Ｍ１７２を所定の読み出し電圧とする。
【０１１０】
この構成を基本として、参考例１と同様のアレイ構成をしてもよい。図１７に対応する図面は図５６である。参考例１と同様の記憶動作の他に補助電極Ｍ９５Ｍ９６の下にも情報を書込むことが可能で、記憶密度が向上する。
【０１１１】
参考例５ではデータ線上Ｍ１５９及びソース線間Ｍ１６０にチャネルの半導体材料が残っている。もちろん除去工程を入れても構わないが、動作上このままで問題ない。すなわち、ソース線は共通電位設定とするためソース線間Ｍ１６０リークは問題にならないし、データ線上Ｍ１５９は同じデータ線の異なる側面を接続するだけだからである。参考例５ではｎ型多結晶シリコンでソース線、データ線を形成したが、これでは金属配線と比較して高抵抗である。適当な長さでコンタクトをとり、金属のデータ線で裏打ちする構成をとる方法が有効である。また、適当な長さで多結晶シリコンデータ線Ｍ１５０を切断し、スイッチを介してコンタクトをとり、金属のグローバルデータ線に接続する階層化データ線構造を取ることも有効である。さらにソース線、データ線を金属で形成し、低抵抗化を図っても良い。この場合チャネル層薄膜Ｍ１５３、Ｍ１６４とソースＭ１４９、ドレインＭ１５０間にＰＮ接合はできないが、チャネル層薄膜Ｍ１５３、Ｍ１６４を十分に空乏化することでオフ時のリークを低く抑えることが可能である。尚、参考例５ではソース、絶縁膜、ドレインの縦型構造としたが、シリコン基板表面をエッチングし、前記データ線と同様の縦型構造を作ってもよい。
【０１１２】
次に、参考例５の製造工程を説明する。セル分離領域上にｎ型多結晶シリコン、ＳｉＯ2、ｎ型多結晶シリコン、ＳｉＯ2の順に堆積し、レジストをマスクに一括加工することでデータ線Ｍ１５０、ソース線Ｍ１４９を形成する。イントリンシックあるは弱いｐ型の厚さ８ｎｍのアモルファスシリコン薄膜を堆積し、さらにトンネル絶縁膜Ｍ１５６を堆積する。この熱工程によってＣＶＤによりアモルファスシリコン薄膜の結晶化が行われる。シリコン結晶粒を形成し、さらに層間絶縁膜Ｍ１５７を堆積、この上に溝を埋め込む形で補助電極材料のｎ型多結晶シリコンを堆積する。エッチバックを行い、溝の底に補助電極Ｍ１５２、Ｍ１６３を形成する。ここで表面を酸化、または絶縁膜堆積を行い、さらにワード線材料を溝を埋め込む形で堆積する。平坦化を行い、さらにレジストをマスクにワード線材料を加工することでワード線Ｍ１５１を形成する。ここではデータ線側面のうちワード線がない領域にもチャネル層薄膜が存在するが、しきい電圧を高く設定し、ノーマリーオフとしておけば問題ない。しきい電圧をより低く設定した場合にはワード線をマスクにさらに層間膜、トンネル膜、チャネル層薄膜の加工を行うことでワード線のない部分のリークを防ぐ。また、補助電極形成前にチャネル層薄膜エッチをあらかじめ行っておいてもよい。
【０１１３】
（読み出し時の参照電位発生にダミーセルを用いる方法）
上述の各実施例及び参考例における読み出しの参照電位発生にダミーセルを用いる方法が有効である。図５７にはダミーセルを用いた場合の読み出しワード線電圧印加後のデータ線の電位変化を単純化して示している。図５７（ａ）がソース端読み出し、（ｂ）がドレイン端読み出しである。図に示すように、ソース端読み出しの特性はドレイン端読み出しの影響を受けないのが理想的であるが、実際にはわずかに影響を受ける。ドレイン端読み出しについても同様である。ダミーセルを用いることにより、この影響を実質的に回避することができる。従ってダミーセルの書込みでは両端ともに弱い書込みを行ったセルを用いるのがよい。弱い書込みには書込み時のワード線電圧を小さく設定する方法、ワード線に与える書込みパルス幅を短くする方法、データ線電圧を小さく設定する方法等があり、どれを用いても構わない。
【０１１４】
(メモリマップ)
ここで、メモリマップについて説明する。ここでは、同一ワード線で駆動されるセル全体をセクターと呼ぶこととする。
【０１１５】
図５８は実施例５のメモリマップ例を示す。同一ワード線で駆動されるセルは８１９２セルであり、１６３８４本のワード線を有して２５６Ｍｂの記憶容量を実現する。実際にはこの他にエラー訂正等のための制御情報をワード線あたり数十バイト持つが、図中では省略している。また実施例４で述べたように、ウエル電位を変化させて消去動作を行う場合には、複数セクターを一組としたブロックという単位でウエルを共有させる。異なるブロックのウエルは電気的に分離し別々に駆動することができるようにする。従ってブロック単位の消去を行うことになる。
【０１１６】
この結果駆動すべきウエルの容量が減り、端から端までの寄生抵抗も下がるため高速で安定した動作が可能となる。図中左側のアドレスはセクターアドレスである。１セルにソース端記憶とドレイン端記憶があるため同一ワード線で駆動されるセルには２つのセクターが割り振られる。実施例５ではソース端のみでセクターアドレスを順に割り振り、ドレイン端のセクターアドレスはソース端アドレスから離れている。書込みにおいてセクターアドレスの連続する領域に順に書込むように制御を行う。このため書込み動作中にソース線電位を変更する必要がなく、高速の書込みが可能である。同じ理由で読み出しも高速となる。一方、異なるファイルの情報が同一セル内に記憶されることになる。
【０１１７】
実施例５では消去動作を両端で同時に行うことから、一方のファイルのみを選択的に消去するということができない。そこでまず消去したいファイルの格納されているメモリ領域の他端にあたる部分を外部に読み出し、ＲＡＭ等に保持しておく。次に該当領域の消去を行い、改めて外部に保持してあった情報及び書き換えたい情報を書きこむ。前記ブロック消去を採用している場合にはこの読み出し待避動作の単位はブロックということになる。ウエル電位を変化させずに消去を行う方式の場合セクター単位の消去が可能であるため、以下に述べる他の方法も可能である。すなわち書換えを行いたいセクターの他端情報を読み出し、レジスタに格納した後にセクター消去を行い、次に他端情報を書き戻す。書き換えたい情報の書きこみはこの後に行う。データ線あたり２個のレジスタを用意すればこの待避情報と書換え情報を同時にレジスタに保持することができるため、動作シーケンスの自由度が増す。一方、一般には消去動作は読み出し動作と比較して数倍以上の時間がかかるため、前記外部への待避方式と比較して消去動作が繰り返される分動作が遅くなるという課題がある。
【０１１８】
図５９には実施例５における他のメモリマップ例を示す。本構成は異なるソース線で駆動される２セクターを一組にし、ブロックとして扱う。例えば隣接するワード線Ｍ２５、Ｍ２９で駆動されるセクターでブロックを形成する。セクターアドレスは同じワード線のソース端とドレイン端で連続しないように割り振り、この順に書込みを行う。この結果一方のワード線（例えばＭ２９）のドレイン端に書込みを行っている間に次に書込む他方のワード線（例えばＭ２５）で駆動されるセルのソース線（この場合Ｍ２１）をソース端書きこみ用に電圧設定切り替えを行うことが可能で電圧切り替えの速度のペナルティが少なくて済む。図５８の方法と比べてソース線切り替え頻度が高く、消費電力の点で大きくなるが、小さいブロックを構成でき、この単位での消去に際し上述のような待避動作が不要になるという利点がある。
【０１１９】
尚、ここで述べたのは両端記憶を行うセルを用いたメモリの情報格納場所の管理方法であり、例えばセクターアドレスの書込み順序を説明するためのものである。従ってセクター、ブロック、アドレス等の割付がこの通りでなくともよいのは言うまでもない。また、ソフトウエア等による割付管理を行うことで使用途中で割り付け方が変わっても良い。
【０１２０】
また、参考例２では、セクター番号を同一ブロック内のソース端で順に割り付けた後、連続してドレイン端に割り付ける（図５８参照）。参考例２においては単位ローカルデータ線を駆動する複数ワード線を一組とし、これら一組のワード線で駆動されるセル全体をブロックと呼ぶこととする。
【０１２１】
書込み順もこの順番とすれば連続したデータを同じブロックのソース端、ドレイン端に格納することができるため、ブロック消去の際の待避動作をしなくともよい。書込み動作中にソース端、ドレイン端書込みの切り替え動作が入るが、参考例２は実施例５と比較して切り替えが速いためこのような駆動が有効となる。他に同じワード線で駆動されるソース端とドレイン端の書込みを続けて行う駆動方法を採ってもよい。ローカルソース線の充放電の分消費電力が増大し、時間も切り替え時間分動作が遅くなるが、ワード線単位の消去、書込みが可能となるため扱うデータ単位が小規模である場合に特に有効である。
【０１２２】
さらに、実施例６においては単位ローカルデータ線を駆動する複数ワード線を一組とし、これら一組のワード線で駆動されるセル全体をブロックと呼ぶこととする。実施例６ではセクター番号を同一ブロック内のソース端で順に割り付けた後、連続してドレイン端に割り付ける（図６０参照）。書込み順もこの順番とすれば連続したデータを同じブロックのソース端、ドレイン端に格納することができるため、ブロック消去の際の待避動作をしなくともよい。書込み動作中にソース端、ドレイン端書込みの切り替え動作が入るが、本実施例は実施例５と比較して切り替えが速いためこのような駆動に好適である。他に同じワード線で駆動されるソース端とドレイン端の書込みを続けて行う駆動方法を採ってもよい。ローカルソース線の充放電の分消費電力が増大し、時間も切り替え時間分動作が遅くなるが、ワード線単位の消去、書込みが可能となるため扱うデータ単位が小規模である場合に特に有効である。
【０１２３】
また、参考例４においてもローカルデータ線構造を有するため、ブロックの定義は実施例６と同様とする。参考例４のセル駆動方法は実施例５と類似であるが、書込み、読み出しのターゲットとなるセルを含まないローカルデータ線に接続された選択トランジスタをオフ状態にする部分が異なる。また、本実施例のメモリセルを用いたメモリにおいて、以下に説明するような記憶場所の管理方法においても実施例５と異なる。本方法は特にデジタルカメラによる撮影等単位ファイルサイズが１００ＫＢ程度以上の規模でかつファイルサイズがほぼそろっている場合の用途に適している。
【０１２４】
まず、外部より単位ファイルサイズを指定する信号を入力する。ファイル書込みにおいて、各メモリマットのソース端またはドレイン端を入れ替えずに複数ブロックを用いて書込みを行う。例えばソース端のみ書込みを行う。この複数のブロック数は、先に入力したファイルサイズをソース端、ドレイン端の両方併せた容量で格納できる数にする。次に他端書きこみ用にモード切り替えを行い、残りの書きこみを行う。この結果ファイル消去時に前記複数ブロックを消去すればよく、実施例６と同様で待避動作を行わなくともよいという特徴がある。
【０１２５】
【発明の効果】
本発明によれば、高速読み出しが要求される半導体記憶装置を、安価に供給することができる。あるいは、信頼性を確保しつつ縦方向のスケーリングを実現するセル構造を提供することができる。また、セル性能を大きく低下させることなくセル当りの記憶情報を増加させる方法を提供することができる。さらに、このようなセルによって大容量記憶装置を実現する方法を提供することができる。
【図面の簡単な説明】
【図１】  実施例１の半導体記憶装置のレイアウトを示す図。
【図２】  図１のII-II位置で矢印方向に見た半導体記憶装置の断面を示す図。
【図３】  図１のIII-III位置で矢印方向に見た半導体記憶装置の断面を示す図。
【図４】  実施例１のメモリセルの対応する回路図上の表記を示す図。
【図５】  実施例１の半導体記憶装置の等価回路図を示す図。
【図６】  参考例１の１セルあたり２ｂｉｔ以上の記憶方式の読み出し原理を示す図。
【図７】  参考例１の書込み動作を周辺回路の駆動まで含めて示す図。
【図８】  参考例１の読み出し動作を周辺回路の駆動まで含めて示す図。
【図９】  実施例２の半導体記憶装置のレイアウトを示す図。
【図１０】  図９のＸ-Ｘ位置で矢印方向に見た半導体記憶装置の断面を示す図。
【図１１】  図９のＸI-ＸI位置で矢印方向に見た半導体記憶装置の断面を示す図。
【図１２】  実施例２のメモリセルアレイ等価回路を示す図。
【図１３】  参考例２のメモリセルアレイ等価回路を示す図。
【図１４】  図１６のＸIＶ-ＸIＶ位置で矢印方向に見た参考例３の半導体記憶セルの断面構造を示す図。
【図１５】  参考例３の半導体記憶セルに対応する等価回路を示す図。
【図１６】  参考例３の半導体記憶セルのレイアウト示す図。
【図１７】  実施例３の半導体装置のメモリセル部分のワード線平行面における断面構造を示す図。
【図１８】  実施例３の半導体装置のメモリセル部分の接続関係を説明する等価回路を示す図。
【図１９】  実施例３の半導体装置のメモリセル部分の製造工程を説明するワード線平行面における断面構造を示す図。
【図２０】  実施例４の半導体記憶セルの断面構造を示す図。
【図２１】  （ａ）、（ｂ）は実施例４の半導体記憶セルの書込み動作、読み出し動作を説明するために用いる断面構造を示す図。
【図２２】  （ａ）、（ｂ）は実施例４の半導体記憶セルの側壁によるトランジスタ構造を明示した等価回路、その略図の等価回路を示す図。
【図２３】  実施例４の半導体記憶セルを用いたメモリセルアレイの接続関係を示す等価回路を示す図。
【図２４】  実施例４における図２３に対応するレイアウトを示す図。
【図２５】  実施例５の半導体装置におけるメモリセルのデータ線平行、ワード線断面方向での隣接２セルの断面を示す図。
【図２６】  実施例５の半導体装置におけるメモリセルのデータ線断面、ワード線平行方向でのセルの断面を示す図。
【図２７】  実施例５の半導体装置の書込み動作を説明するための回路構成を示す図。
【図２８】  実施例５の半導体装置の読み出し動作を説明するための回路構成を示す図。
【図２９】  実施例６の半導体記憶セルを図３４におけるＸＸＩＸ−ＸＸＩＸ位置で矢印方向に見た断面構造示す図。
【図３０】  実施例６の半導体記憶セルを用いて構成したメモリセルアレイの接続関係を示す等価回路図。
【図３１】  実施例６の半導体記憶セルの製造工程を説明するための製造途中におけるメモリセルアレイのレイアウトを示す図。
【図３２】  実施例６の半導体記憶セルの製造工程を説明するための製造途中におけるメモリセルアレイのレイアウトを示す図。
【図３３】  実施例６の半導体記憶セルの製造工程を説明するための製造途中におけるメモリセルアレイのレイアウトを示す図。
【図３４】  実施例６の半導体記憶セルの製造工程を説明するためのメモリセルアレイのレイアウを示す図。
【図３５】  実施例６の半導体記憶セルの製造工程の一部を説明する断面を示す図。
【図３６】  実施例６の半導体記憶セルの製造工程の引き続く一部を説明する断面を示す図。
【図３７】  参考例４の半導体装置のメモリセルアレイの構成に対応する等価回路を示す図。
【図３８】  図３７に対応する参考例４の半導体装置のメモリセルアレイの構成を示すレイアウト図。
【図３９】  実施例７の半導体記憶セルのデータ線断面における断面構造を示す図。
【図４０】  実施例７の半導体記憶セルに対応する等価回路を示す図。
【図４１】  実施例８の半導体装置のメモリセルアレイ部分のワード線平行面における断面構造を示す図。
【図４２】  実施例８の半導体装置のメモリセル部分の接続関係を説明する等価回路図。
【図４３】  実施例８の他の実施形態の半導体装置におけるメモリセルアレイ部分のワード線平行面における断面構造を示す図。
【図４４】  実施例９の半導体装置のメモリセルアレイ部分のワード線平行面における断面を示す図。
【図４５】  実施例９の半導体装置のメモリセル部分の接続関係を説明する等価回路図。
【図４６】  実施例９の半導体装置の製造工程の一部を説明するための図４５に対応する部分のレイアウトを示す図。
【図４７】  実施例９の半導体装置の製造工程の次の一部を説明するための図４５に対応する部分のレイアウトを示す図。
【図４８】  実施例９の他の実施形態の半導体装置のメモリセル部分の接続関係を説明する等価回路図。
【図４９】  実施例１０の半導体装置のメモリセルアレイ部分の読み出し電流平行面、ワード線断面における断面構造を示す図。
【図５０】  実施例１０の半導体装置のメモリセルアレイ部分の接続関係を説明する等価回路図。
【図５１】  参考例５の半導体装置のメモリセルアレイ部分のレイアウトを示す図５４中のＬＩ−ＬＩ位置で矢印の方向に見た断面構造を示す図。
【図５２】  参考例５の半導体記憶セルに対応する等価回路図。
【図５３】  参考例５の半導体装置のメモリセルアレイ部分の接続関係を説明する等価回路図。
【図５４】  参考例５の半導体装置のメモリセルアレイ部分のレイアウトを示す図。
【図５５】  参考例５の他の実施形態の半導体記憶セルの断面構造を示す図。
【図５６】  参考例５の他の実施形態の半導体装置のメモリセル部分における、ワード線平行面、データ線断面における断面構造を示す図。
【図５７】  実施例５の半導体装置の読み出し動作における電位変化を示すモデル図。
【図５８】  実施例５の半導体装置のメモリマップの例を示す図。
【図５９】  実施例５の半導体装置のメモリマップの例を示す図。
【図６０】  実施例６の半導体装置のメモリマップの例を示す図。
【符号の説明】
Ｊ１：アクティブ領域、Ｊ２：ｎ型多結晶シリコンのワード線、Ｊ３：ソース線、Ｊ４：データ線、Ｊ５：データ線コンタクト、Ｊ６：最小記憶単位、Ｊ７：ｎ型のソース領域、Ｊ７Ａ−Ｊ７Ｃ：ソース領域の構成要素、Ｊ８：ドレイン領域、Ｊ８Ａ−Ｊ８Ｃ：ドレイン領域の構成要素、Ｊ９：絶縁膜、Ｊ１０：微少結晶粒、Ｊ１１：ＯＮＯ構造の絶縁膜、Ｊ１２，Ｊ１３：電荷蓄積領域、Ｊ１４−Ｊ１６：絶縁層、Ｊ１７：セル分離領域、Ｊ１８：電荷蓄積領域、Ｊ２０：選択メモリセル、Ｊ２１，Ｊ２２，Ｊ２３：非選択メモリセル、Ｊ２４，Ｊ２５：ワード線、Ｊ４０：ソース端書込みを行うかドレイン端書込みを行うかの信号ＷＳＥＲＥＣＴ、Ｊ４１：ソース線、ＶＷＳＳ，ＶＷＳＤ：ソース線Ｊ４１の電圧、Ｊ４２：ラッチ、Ｊ４３：セル、Ｊ４４：データ線、Ｊ４５：ワード線、ＶＷＤＬ，ＶＷＤＨ，ＶＷＷ，ＶＷ０：書込み動作に関する電圧、Ｊ５０：ソース端読み出しを行うかドレイン端読み出しを行うかの信号ＲＳＥＲＥＣＴ、ＶＲＳＳ，ＶＲＳＤ：ソース線Ｊ４１の電圧、Ｊ５１：ソース線、Ｊ５２：データ線、ＶＰＣＳ，ＶＲＳＤ，ＶＷＲ：読み出し動作に関する電圧、Ｊ５４：差動増幅型のセンスアンプ、Ｊ５５：センスアンプの他の入力線、ＶＲＥＦＳ，ＶＲＥＦＤ：センスアンプの参照電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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