(57)【特許請求の範囲】
【請求項１】
シリアルビデオデータの入力端子と、
上記入力端子に入力されるシリアルビデオデータを分散してパラレルデータに変換するシリアル／パラレル変換手段と、
上記シリアル／パラレル変換手段より出力されるパラレルビデオデータをアナログ信号に変換するディジタル／アナログ変換手段と、
上記ディジタル／アナログ変換手段より出力されるアナログビデオ信号が供給され、このアナログビデオ信号による画像を表示する液晶表示パネルとを備える液晶表示装置であって、
上記シリアル／パラレル変換手段およびディジタル／アナログ変換手段は並列的に複数系統設けられ、
上記並列的に複数設けられたシリアル／パラレル変換手段では、該シリアル／パラレル変換手段のそれぞれに供給される１画素分あるいは連続しない複数画素分の上記シリアルビデオデータが並列的にパラレルデータに変換され、
上記ディジタル／アナログ変換手段では、上記シリアル／パラレル変換手段から供給された上記パラレルデータが並列的に上記アナログビデオ信号に変換される
ことを特徴とする液晶表示装置。
【請求項２】
上記液晶表示パネルの信号線がＮ本であるとき、上記複数系統はＮ系統であり、
上記Ｎ系統のシリアル／パラレル変換手段では、それぞれ、ライン毎に、そのラインのシリアルビデオデータを構成するＮ画素のシリアルデータの１画素分がパラレルデータに変換され、
上記Ｎ系統のディジタル／アナログ変換手段より出力される上記Ｎ画素のシリアルデータに係るアナログビデオ信号は、上記液晶表示パネルのＮ本の信号線にそれぞれ供給されることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
上記液晶表示パネルの信号線がＮ本であるとき、上記複数系統はＭ系統（Ｍ＜Ｎ）であり、
上記Ｍ系統のシリアル／パラレル変換手段では、それぞれ、ライン毎に、そのラインのシリアルビデオデータを構成するＮ画素のシリアルデータの１画素分あるいは連続しない複数画素分がパラレルデータに変換され、
上記Ｍ系統のディジタル／アナログ変換手段より出力される上記Ｎ画素のシリアルデータに係るアナログビデオ信号は、それぞれ上記液晶表示パネルのＮ本の信号線にそれぞれ供給されることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
上記連続しない複数画素分をパラレルデータに変換するシリアル／パラレル変換手段と同一系統のディジタル／アナログ変換手段と液晶表示パネルとの間には、上記ディジタル／アナログ変換手段より出力される上記複数画素分のアナログビデオ信号を、上記液晶表示パネルの対応する信号線に振り分けて供給するためのセレクタが配されることを特徴とする請求項３に記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ディジタル入力方式の液晶表示装置に関する。詳しくは、シリアルビデオデータが入力されるようにすると共に、このシリアルビデオデータを構成する各画素のデータを、複数個のシリアル／パラレル変換手段に分散してパラレルデータに変換することによって、１つのシリアル／パラレル変換手段におけるサンプルホールド回路の処理時間間隔に余裕をもたせ、画素数が増加してシリアルビデオデータのビットレートが高くなる高解像度の表示を良好に行おうとした液晶表示装置に係るものである。
【０００２】
【従来の技術】
従来、パソコンなどのディスプレイとして用いられる液晶表示装置に入力される映像信号は、アナログ信号が中心であった。ところが近年における周辺機器の急速なディジタル化に伴い、液晶表示装置においても、入力される映像信号がディジタル化されたものが増えてきている。しかし、このようなディジタル入力方式の場合、映像信号はｎビットのパラレルデータで液晶表示装置に入力されるため、高画質化するために映像信号のビット数を増やすと、これに対応する入力端子数も増やす必要がある。入力端子数を増やすと、入力端子に対する静電気などの外乱の影響や、端子接続部の信頼性などの問題を引き起こしてしまう。
【０００３】
この問題を解決するために、液晶表示パネルの表示状態を決める映像信号としてのｎビットのパラレルデータを、一旦シリアルデータ化して液晶表示装置に入力し、このシリアルデータを液晶表示装置内部に設けられたシリアル／パラレル変換器で、再びｎビットのパラレルデータに戻すことによって、入力端子数を削減することのできる液晶表示装置が提案されている。
【０００４】
図３における液晶表示装置１０は、シリアルビデオデータが入力されるようにした液晶表示装置である。この液晶表示装置１０の入力端子６には、アナログビデオ信号ＳＶがＡ／Ｄ（アナログ／ディジタル）変換器２でｎビットのパラレルビデオデータＰＶＤ（Ｄ0〜Ｄn-1）に変換され、それがさらにＰ／Ｓ（パラレル／シリアル）変換器４でシリアルビデオデータＳＶＤに変換されて供給される。
【０００５】
図４は、上述した従来の液晶表示装置１０の概略構成を示している。この液晶表示装置１０は、シリアルビデオデータＳＶＤを入力するための入力端子６と、入力されるシリアルビデオデータＳＶＤをｎビットのパラレルビデオデータＰＶＤに変換するＳ／Ｐ（シリアル／パラレル）変換器１１と、Ｓ／Ｐ変換器１１より出力されるパラレルビデオデータＰＶＤをアナログビデオ信号ＳＶに変換するＤ／Ａ（ディジタル／アナログ）変換器１２と、液晶表示パネル１５と、Ｄ／Ａ変換器１２より出力されるアナログビデオ信号ＳＶの各ラインを構成する画素信号を液晶表示パネル１５のＮ本の信号線Ｘ1〜ＸNに振り分けて供給するセレクタ１４と、Ｄ／Ａ変換器１２とセレクタ１４との間に配されるバッファ１３とを有して構成されている。これにより、液晶表示パネル１５には、入力端子６に入力されるシリアルビデオデータＳＶＤに対応した画像が表示される。
【０００６】
図５は、Ｓ／Ｐ変換器１１の具体構成を示している。このＳ／Ｐ変換器１１は、ｎ個のサンプルホールド回路２０0〜２０n-1と、ｎ個のサンプルホールド回路２１0〜２１n-1とを有して構成されている。この場合、シリアルビデオデータＳＶＤはサンプルホールド回路２０0〜２０n-1に入力され、これらサンプルホールド回路２０0〜２０n-1の出力信号はそれぞれサンプルホールド回路２１0〜２１n-1に入力される。
【０００７】
このような構成において、サンプルホールド回路２０0〜２０n-1には、シリアルビデオデータＳＶＤ（図６Ａ）の各ビットデータに対して、図６Ｂに示すタイミングでサンプリングパルスφ０〜φｎ−１が供給され、ビットデータＤ0〜Ｄn-1が順次サンプリングされてホールドされる。また、サンプルホールド回路２１0〜２１n-1には、図６Ｃに示すタイミングでサンプリングパルスφｒが供給され、ビットデータＤ0〜Ｄn-1が一斉にサンプリングされてホールドされる。したがってサンプルホールド回路２１0〜２１n-1より、ｎビットのパラレルビデオデータＰＶＤが出力される。
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来の液晶表示装置１０においては、入力されるシリアルビデオデータＳＶＤに対して、Ｓ／Ｐ変換器１１とＤ／Ａ変換器１２の系統が１つのみ設けられて構成されている。つまり、各ラインのシリアルビデオデータＳＶＤを構成するＮ画素のシリアルデータの全てをＳ／Ｐ変換器１１でパラレルデータに変換するものである。そのため、Ｓ／Ｐ変換器１１のサンプルホールド回路の処理時間間隔に余裕のないものであった。
【０００９】
したがって、画素数が増加してシリアルビデオデータＳＶＤのビットレートが高くなると、Ｓ／Ｐ変換の処理が困難となり、高解像度の表示を行うことが難しかった。
【００１０】
そこで、この発明では、１つのＳ／Ｐ変換器におけるサンプルホールド回路の処理時間間隔に余裕をもたせ、画素数が増加してシリアルビデオデータのビットレートが高くなる高解像度の表示を良好に行い得る液晶表示装置を提供することを目的とする。
【００１１】
この発明に係る液晶表示装置は、シリアルビデオデータの入力端子と、上記入力端子に入力されるシリアルビデオデータを分散してパラレルデータに変換するシリアル／パラレル変換手段と、上記シリアル／パラレル変換手段より出力されるパラレルビデオデータをアナログ信号に変換するディジタル／アナログ変換手段と、上記ディジタル／アナログ変換手段より出力されるアナログビデオ信号が供給され、このアナログビデオ信号による画像を表示する液晶表示パネルとを備える液晶表示装置であって、上記シリアル／パラレル変換手段およびディジタル／アナログ変換手段は並列的に複数系統設けられ、上記並列的に複数設けられたシリアル／パラレル変換手段では、該シリアル／パラレル変換手段のそれぞれに供給される１画素分あるいは連続しない複数画素分の上記シリアルビデオデータが並列的にパラレルデータに変換され、上記ディジタル／アナログ変換手段では、上記シリアル／パラレル変換手段から供給された上記パラレルデータが並列的に上記アナログビデオ信号に変換されることを特徴とするものである。
【００１２】
入力端子に入力されるシリアルビデオデータは、複数系統のＳ／Ｐ変換器に供給される。そして、シリアルビデオデータを構成する各画素のデータは、複数個のＳ／Ｐ変換器に分散されてパラレルビデオデータに変換される。また、複数個のＳ／Ｐ変換器より出力されるパラレルビデオデータが、対応するＤ／Ａ変換器でアナログビデオ信号に変換される。そして、複数個のＤ／Ａ変換器より出力されるアナログビデオ信号が、液晶表示パネルの対応する信号線に供給される。
【００１３】
これによって、１つのシリアル／パラレル変換手段におけるサンプルホールド回路の処理時間間隔に余裕をもたせることができ、画素数が増加してシリアルビデオデータのビットレートが高くなる高解像度の表示を良好に行うことができる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら、この発明の第１の実施の形態について説明する。図１は、第１の実施の形態としての液晶表示装置１００の構成を示している。この第１の実施の形態においては、液晶表示パネルの信号線がＮ本であるとき、Ｓ／Ｐ変換器とＤ／Ａ変換器が並列的にＮ系統設けられるものである。図１において、図４と対応する部分には、同一符号を付して示している。
【００１５】
この液晶表示装置１００は、シリアルビデオデータＳＶＤを入力するための入力端子６と、入力されるシリアルビデオデータＳＶＤをｎビットのパラレルビデオデータＰＶＤに変換するＮ個のＳ／Ｐ変換器１１1〜１１Nとを有している。これらのＳ／Ｐ変換器１１1〜１１Nは、それぞれ図４に示す液晶表示装置１０におけるＳ／Ｐ変換器１１と同様に構成されている（図５参照）。これらＳ／Ｐ変換器１１1〜１１Nでは、それぞれ、ライン毎に、そのラインのシリアルビデオデータを構成するＮ画素のシリアルデータのうち１画素分がパラレルデータに変換される。
【００１６】
また、液晶表示装置１００は、Ｓ／Ｐ変換器１１1〜１１Nよりそれぞれ出力されるパラレルビデオデータＰＶＤをアナログビデオ信号ＳＶに変換するＮ個のＤ／Ａ変換器１２1〜１２Nと、液晶表示パネル１５と、ライン毎に、Ｄ／Ａ変換器１２1〜１２Nよりそれぞれ出力されるそのラインの画素信号としてのアナログビデオ信号ＳＶ1〜ＳＶNを液晶表示パネル１５のＮ本の信号線Ｘ1〜ＸNに供給するバッファ１３1〜１３Nとを有している。
【００１７】
以上の構成において、入力端子６に入力されるシリアルビデオデータＳＶＤは、Ｓ／Ｐ変換器１１1〜１１Nに供給される。そして、このＳ／Ｐ変換器１１1〜１１Nでは、それぞれ、ライン毎に、そのラインのシリアルビデオデータを構成するＮ画素のシリアルデータの１画素分がパラレルデータに変換される。例えば、１ラインのシリアルビデオデータを構成するＮ画素のシリアルデータがｄ1［Ｄ0〜Ｄn-1］、ｄ2［Ｄ0〜Ｄn-1］、・・・・、ｄN［Ｄ0〜Ｄn-1］であるとき、Ｓ／Ｐ変換器１１1ではｄ1［Ｄ0〜Ｄn-1］のみがパラレルデータに変換され、Ｓ／Ｐ変換器１１2ではｄ2［Ｄ0〜Ｄn-1］のみがパラレルデータに変換され、同様にＳ／Ｐ変換器１１3〜１１Nでは、それぞれｄ3［Ｄ0〜Ｄn-1］〜ｄN［Ｄ0〜Ｄn-1］がパラレルデータに変換される。
【００１８】
また、Ｓ／Ｐ変換器１１1〜１１Nより出力されるパラレルデータは、それぞれＤ／Ａ変換器１２1〜１２Nに供給されてアナログ信号に変換される。そして、Ｄ／Ａ変換器１２1〜１２Nより出力されるアナログビデオ信号ＳＶ1〜ＳＶNは、それぞれバッファ１３1〜１３Nを介して液晶表示パネル１５のＮ本の信号線Ｘ1〜ＸNに供給される。したがって、液晶表示パネル１５のＮ本の信号線Ｘ1〜ＸNには、ライン毎に、そのラインのシリアルビデオデータを構成するＮ画素のシリアルデータに係るアナログビデオ信号ＳＶ1〜ＳＶNが供給される。これにより、液晶表示パネル１５には、入力端子６に入力されるシリアルビデオデータＳＶＤに対応した画像が表示される。
【００１９】
以上のように第１の実施の形態においては、Ｓ／Ｐ変換器１１1〜１１Nで、それぞれ１ラインに１回だけＳ／Ｐ変換処理が行われる。したがって、図４に示す液晶表示装置１０のようにＳ／Ｐ変換器とＤ／Ａ変換器を１系統もつものと比べて、Ｓ／Ｐ変換器１１1〜１１Nのそれぞれにおけるサンプルホールド回路の処理時間間隔に余裕をもたせることができ、画素数が増加してシリアルビデオデータのビットレートが高くなる高解像度の表示を良好に行うことができる。
【００２０】
次に、この発明の第２の実施の形態について説明する。図２は、第２の実施の形態としての液晶表示装置１１０の構成を示している。この第２の実施の形態においては、液晶表示パネル１５の信号線がＮ（＝４×Ｑ）本であるとき、Ｓ／Ｐ変換器とＤ／Ａ変換器が並列的にＱ系統設けられるものである。図２において、図１と対応する部分には、同一符号を付して示している。
【００２１】
この液晶表示装置１１０は、シリアルビデオデータＳＶＤを入力するための入力端子６と、入力されるシリアルビデオデータＳＶＤをｎビットのパラレルビデオデータＰＶＤに変換するＱ個のＳ／Ｐ変換器１１1〜１１Qとを有している。これらのＳ／Ｐ変換器１１1〜１１Qは、それぞれ図４に示す液晶表示装置１０におけるＳ／Ｐ変換器１１と同様に構成されている（図５参照）。これらのＳ／Ｐ変換器１１1〜１１Qでは、それぞれ、ライン毎に、そのラインのシリアルビデオデータを構成するＮ画素のシリアルデータのうちＱ画素間隔の４画素分がパラレルデータに変換される。
【００２２】
また、液晶表示装置１１０は、各ラインでＳ／Ｐ変換器１１1〜１１Qより順次出力される４画素分のパラレルビデオデータＰＶＤ1〜ＰＶＤQをラッチするラッチ部３０1〜３０Qと、これらラッチ部３０1〜３０Qより各ラインで順次出力される４画素分のパラレルビデオデータＰＶＤ1〜ＰＶＤQをアナログビデオ信号ＳＶ1〜ＳＶQに変換するＱ個のＤ／Ａ変換器１２1〜１２Qとを有している。ラッチ部３０1〜３０Qは、それぞれ４個のラッチ回路を備えている。
【００２３】
また、液晶表示装置１１０は、液晶表示パネル１５と、Ｄ／Ａ変換器１２1〜１２Qより、各ラインで順次出力される４画素分のアナログビデオ信号ＳＶ1〜ＳＶQを、液晶表示パネル１５の対応する信号線に選択的に供給するセレクタ１４1〜１４Qと、Ｄ／Ａ変換器１２1〜１２Qより出力されるアナログビデオ信号ＳＶ1〜ＳＶQをそれぞれセレクタ１４1〜１４Qに供給するバッファ１３1〜１３Qとを有している。ここで、ラッチ部３０1〜３０Qにおける４個のラッチ回路の出力切り換えとセレクタ１４1〜１４Qにおける出力信号線の切り換えとは連動して行われる。
【００２４】
以上の構成において、入力端子６に入力されるシリアルビデオデータＳＶＤは、Ｓ／Ｐ変換器１１1〜１１Qに供給される。そして、このＳ／Ｐ変換器１１1〜１１Qでは、それぞれ、ライン毎に、そのラインのシリアルビデオデータを構成するＮ画素のシリアルデータのうちＱ画素間隔の４画素分がパラレルデータに変換される。例えば、１ラインのシリアルビデオデータを構成するＮ画素のシリアルデータがｄ1［Ｄ0〜Ｄn-1］、ｄ2［Ｄ0〜Ｄn-1］、・・・・、ｄN［Ｄ0〜Ｄn-1］であるとき、Ｓ／Ｐ変換器１１1ではｄ1［Ｄ0〜Ｄn-1］、ｄQ+1［Ｄ0〜Ｄn-1］、ｄ2Q+1［Ｄ0〜Ｄn-1］、ｄ3Q+1［Ｄ0〜Ｄn-1］がパラレルデータに変換され、Ｓ／Ｐ変換器１１2ではｄ2［Ｄ0〜Ｄn-1］、ｄQ+2［Ｄ0〜Ｄn-1］、ｄ2Q+2［Ｄ0〜Ｄn-1］、ｄ3Q+2［Ｄ0〜Ｄn-1］がパラレルデータに変換され、以下Ｓ／Ｐ変換器１１3〜１１Qでも同様に、Ｑ画素間隔の４画素分がパラレルデータに変換される。
【００２５】
また、Ｓ／Ｐ変換器１１1〜１１Qより各ラインで順次出力される４画素分のパラレルビデオデータＰＶＤ1〜ＰＶＤQは、それぞれラッチ部３０1〜３０Qに供給されてラッチされる。そして、これらラッチ部３０1〜３０Qより各ラインで順次出力される４画素分のパラレルビデオデータＰＶＤ1〜ＰＶＤQは、それぞれＤ／Ａ変換器１２1〜１２Qに供給されてアナログビデオ信号ＳＶ1〜ＳＶQに変換される。
【００２６】
そして、Ｄ／Ａ変換器１２1〜１２Qより各ラインで順次出力される４画素分のアナログビデオ信号ＳＶ1〜ＳＶQは、それぞれバッファ１３1〜１３Q、セレクタ１４1〜１４Qを通して液晶表示パネル１５の対応する信号線に供給される。したがって、液晶表示パネル１５のＮ本の信号線には、ライン毎に、そのラインのシリアルビデオデータを構成するＮ画素のシリアルデータに係るアナログビデオ信号が供給される。これにより、液晶表示パネル１５には、入力端子６に入力されるシリアルビデオデータＳＶＤに対応した画像が表示される。
【００２７】
以上のように第２の実施の形態においては、Ｓ／Ｐ変換器１１1〜１１Qで、それぞれ１ラインにＱ画素間隔で４回だけＳ／Ｐ変換処理が行われる。したがって、図４に示す液晶表示装置１０のようにＳ／Ｐ変換器とＤ／Ａ変換器を１系統もつものと比べて、Ｓ／Ｐ変換器１１1〜１１Qのそれぞれにおけるサンプルホールド回路の処理時間間隔に余裕をもたせることができ、画素数が増加してシリアルビデオデータのビットレートが高くなる高解像度の表示を良好に行うことができる。また、液晶表示パネル１５の信号線がＮ（＝４×Ｑ）本であるとき、Ｓ／Ｐ変換器とＤ／Ａ変換器を並列的にＱ系統設けるものであり、図１に示す第１の実施の形態に比べて、回路規模を小さくできる利益がある。
【００２８】
なお、図２に示す第２の実施の形態においては、Ｓ／Ｐ変換器とＤ／Ａ変換器の系統を液晶表示パネル１５の信号線数の１／４だけ設けたものであるが、これは一例であり、これに限定されるものではない。要は、系統数はＳ／Ｐ変換器におけるサンプルホールド回路の処理時間間隔に余裕をもたせるように設定されればよい。
【００２９】
【発明の効果】
この発明は、シリアルビデオデータが入力されるようにすると共に、このシリアルビデオデータを構成する各画素のデータを、複数個のＳ／Ｐ変換器に分散してパラレルデータに変換するものである。したがって、１つのＳ／Ｐ変換器におけるサンプルホールド回路の処理時間間隔に余裕をもたせることができ、画素数が増加してシリアルビデオデータのビットレートが高くなる高解像度の表示を良好に行うことができる。
【図面の簡単な説明】
【図１】第１の実施の形態としての液晶表示装置の構成を示すブロック図である。
【図２】第２の実施の形態としての液晶表示装置の構成を示すブロック図である。
【図３】シリアルデータ入力方式の液晶表示装置の概略構成を示すブロック図である。
【図４】従来の液晶表示装置の構成を示すブロック図である。
【図５】Ｓ／Ｐ変換器の具体構成を示すブロック図である。
【図６】Ｓ／Ｐ変換器を構成するサンプルホールド回路のサンプリングタイミングを示すタイミングチャートである。
【符号の説明】
６・・・入力端子、１１1〜１１N・・・Ｓ／Ｐ変換器、１２1〜１２N・・・Ｄ／Ａ変換器、１３1〜１３N・・・バッファ、１４1〜１４Q・・・セレクタ、１５・・・液晶表示パネル、２０0〜２０n-1，２１0〜２１n-1・・・サンプルホールド回路、３０1〜３０Q・・・ラッチ部、１００，１１０・・・液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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