(57)【特許請求の範囲】
【請求項１】
溝底層及び側壁層の各層を有する溝底及び側壁を含む溝を有し、且つ上記溝底層及び側壁層の各々が、実質的に均一な制御された厚さを有する二酸化珪素から成る、トレンチＭＯＳゲート装置であって、
実質的に均一な上記の厚さは、上記溝底層及び上記側壁層の各層の実質的に均一な厚さを個々に制御することにより確定された溝底層対側壁層の厚さの比を有し、上記溝底層の厚さは上記側壁層の厚さより大きく、且つ、上記溝底層及び側壁層の各層は熱成長した二酸化珪素と堆積した二酸化珪素との複合物から成ることを特徴とするトレンチＭＯＳゲート装置。
【請求項２】
上記溝底層対側壁層の厚さの比は少なくとも１．２対１であり、
二酸化珪素の上記溝底層は３００乃至３，０００オングストロームの厚さを有し、且つ、二酸化珪素の上記側壁層は２００乃至１，５００オングストームの厚さを有することを特徴とする請求項１記載のトレンチＭＯＳゲート装置。
【請求項３】
上記トレンチゲートは上記溝の中に設けられたドープト多結晶シリコンを含み、
上記溝は、オープンセル方式のストライプ状トポロジー、又は、クローズドセル方式のセルラ状トポロジーを有することを特徴とする請求項１乃至３のうちいずれか１項記載のトレンチＭＯＳゲート装置。
【請求項４】
上記溝は実質的に四角形又は六角形のセルラ状トポロジーを有することを特徴とする請求項３記載のトレンチＭＯＳゲート装置。
【請求項５】
上記熱成長した二酸化珪素は、酸素含有雰囲気中のシリコンの反応生成物からなることを特徴とする請求項１乃至４のうちいずれか１項記載のトレンチＭＯＳゲート装置。
【請求項６】
上記堆積した二酸化珪素は、気相成長された揮発性シリコン含有化合物の反応生成物からなることを特徴とする請求項１乃至４のうちいずれか１項記載のトレンチＭＯＳゲート装置。
【請求項７】
溝底及び側壁を有する溝をシリコンデバイスウェーハにエッチングする段階と、
上記溝底及び側壁の各々に、熱成長した二酸化珪素から本質的に成る第１層を形成する段階であり、上記溝底への第１層が上記側壁への第１層の厚さより小さい厚さを有する第１層を形成する段階と、
上記第１層の上に、堆積した二酸化珪素から本質的に成る第２層を形成する段階であり、上記溝底への第２層が上記側壁への第２層の厚さより大きい厚さを有し、上記第１層及び第２層があわさって上記溝底及び側壁の各々に二酸化珪素の複合層を形成し、上記溝底の上記複合層の厚さが、上記第１層及び第２層の各層の厚さを個々に制御することにより、上記側壁の上記複合層の厚さより大きくされる、第２層を形成する段階と、
上記複合層を含有する上記溝を多結晶シリコンで充填する段階と、
トレンチゲートを形成するよう上記多結晶シリコン上に絶縁体を形成する段階と、
パターン化された導電性金属の相互連結を上記トレンチゲート上に形成する段階とからなる、トレンチＭＯＳゲートデバイスを形成する方法。
【請求項８】
二酸化珪素の上記溝底層は３００乃至３，０００オングストロームの厚さを有し、二酸化珪素の上記側壁層は２００乃至１，５００オングストロームの厚さを有し、
上記熱成長した二酸化珪素を形成する反応が、７００°Ｃ乃至１，０５０°Ｃの温度で行われることを特徴とする請求項７記載の方法。
【請求項９】
上記堆積した二酸化珪素をアニーリング処理する段階を更に有する請求項７又は８記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳデバイスに係り、特に、トレンチＭＯＳゲートデバイスと、そのトレンチＭＯＳゲートデバイスの形成方法とに関する。
【０００２】
【従来の技術】
トレンチゲート構造を含むＭＯＳトランジスタは、高電流、低電圧のスイッチング応用の場合にプレーナトランジスタよりも優れた重要な利点がある。プレーナ構造の場合に、高い電流フローで狭窄が生じ、上記の条件下で動作するよう意図されたトランジスタの設計に実質的な制約を課す影響がある。ＤＭＯＳ（デプレッションＭＯＳ）デバイスのトレンチゲートは、典型的に、ソースからドレインに延在し、熱成長二酸化珪素の層で覆われた側壁及び溝底を有する溝を含む。内側を覆われた溝は、ドープされた多結晶シリコンで充填される。トレンチゲート構造により、電流フローの制限が緩和されるので、特定のオン抵抗の値が小さくなる。更に、トレンチゲートは、トランジスタのボディの両側のソースの底から、下側のドレインまで溝の垂直側壁に沿って延在するＭＯＳチャネルのセルピッチを短縮させ得る。これによりチャネル密度は増加し、チャネルのオン抵抗への寄与が低下する。トレンチＤＭＯＳトランジスタの構造及び性能は、ブルセア(Bulucea) とロッセン(Rossen)とによる“高電流（１００Ａレンジ）スイッチング用のトレンチＤＭＯＳトランジスタ技術(Trench DMOS Transistor Technology for High-Current(100 A Range) Switching) ”、固体電子、１９９１年、第３４巻、第５号、ページ４９３−５０７に記載されている。トレンチゲートは、ＤＭＯＳデバイスに有用である他に、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＭＣＴ（ＭＯＳ制御形サイリスタ）、及び他のＭＯＳゲートデバイス構造に利用される点が有利である。
【０００３】
誘電体酸化物で内側を覆われ、溝領域内にある成分の島の横方向の分離を提供する手段として多結晶シリコンで充填された溝は、米国特許第５，１９６，２７３号及び第５，２４８，８９４号明細書に記載されている。この目的のため誘電体を形成する好ましい方法は、通常の熱酸化である。
成分の島の分離用の二酸化珪素を生成するための熱酸化は、本発明のデバイス及び工程により設けられた酸化膜の厚さの制御を必要としない。分離のため使用される誘電体は、非常に厚く、１０，０００オングストロームよりも厚い。このような厚さの範囲において、酸化物は、ゲート酸化膜に関し数百オングストオームの厚さに相当する方位依存性の１次成長速度ではなく、全ての結晶表面上で同一の成長速度を生じる２次成長規則に従って成長する。従って、分離の目的のための熱成長酸化膜は、全ての表面上で本質的に同一の厚さである。
【０００４】
酸化で誘発される歪みを最小限に抑えるため、略１００オングストームの厚さの薄い熱酸化膜は、島の表面を覆うため多少成長させられる。この薄い酸化膜は、次に、要求された分離を与えるため、約１０，０００オングストームの厚い堆積された酸化膜で覆われる。この場合に、分離層は、略余すところなく堆積された酸化物により構成される。この分離層は、平均的な容量が小さく、かつ、酸化物の降伏電圧が分離されるべき最大電圧よりも高くなることを保証するため十分に厚くする必要がある。しかし、成分の島の分離のため設けられた酸化膜に対し、最小の厚さ、又は、均一性の制約はない。
【０００５】
【発明が解決しようとする課題】
トレンチゲート構造は高電流のトランジスタの動作に有利ではあるが、その性能は溝底の誘電体材料に亘るゲート・ドレイン間容量の形成により劣化される。更に、溝底の隅は、ＤＭＯＳが逆向きにバイアスされたときに電界の集中を生じさせ、その結果として降伏電圧が低下する可能性がある。
【０００６】
本発明は、誘電体層のゲートトレンチの側壁又は溝底への形成を有利に制御することにより、これらの影響を緩和することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のトレンチＭＯＳゲートは、誘電体材料の層からなる実質的に均一に制御された厚さの寸法を有する溝底及び側壁を有する溝により構成される。本発明のトレンチＭＯＳゲートは、上記の実質的に均一な厚さの寸法が制御された制御された底と側壁の層の厚さの比により関係付けられ、上記の比は上記溝底及び側壁の各層を別々に制御することにより確定されることを特徴とする。
【０００８】
更に、本発明の改良形トレンチＭＯＳゲートデバイスを形成する工程は、溝底及び側壁を有する溝をシリコンデバイスウェーハに形成する段階と、各層の実質的に均一な厚さを別々に制御することにより制御された溝底層と側壁層との厚さの比により関係付けられた実質的に均一な制御された厚さの寸法を有する誘電体材料の層を、上記溝底及び上記側壁の夫々の上に形成する段階と、上記誘電体材料の層を含む上記溝を多結晶シリコンで充填する段階と、トレンチゲートを形成するため上記多結晶シリコンの上に絶縁物を塗布する段階と、上記トレンチゲート上にパターン化された導電性金属の相互連結を形成する段階とからなる。
【０００９】
トレンチＭＯＳゲートデバイスは、溝底及び側壁が制御された厚さの寸法を有する誘電体材料の各層を含む溝により構成される点で好都合である。上記の厚さの寸法は、溝底及び側壁の各誘電体層の厚さを別々に制御することにより確定される制御された「溝底層対側壁層の厚さの比」により関係付けられる。上記の側壁層に対する溝底層の厚さの比は、好ましくは、少なくとも１対１であり、より好ましくは、少なくとも１．２対１である。
【００１０】
トレンチＭＯＳゲートデバイスを形成する工程は、シリコンデバイスウェーハ内の溝をエッチングする段階と、制御された厚さの寸法を有する誘電体材料の層を溝底及び側壁に形成する段階とを含む方が有利である。厚さの寸法は、好ましくは、少なくとも１対１の制御された溝底対側壁の層の厚さの比により関係付けられる。二酸化珪素が誘電体材料として利用されるとき、上記の層は、好ましくは、熱成長並びに堆積させられた二酸化珪素の複合物からなる。
【００１１】
誘電体層を含む溝は多結晶シリコンで充填され、絶縁体層が多結晶シリコンの上に形成され、これによりトレンチゲートが形成される。パターン化された導電性金属の相互連結がトレンチゲート上に形成される。
上記のトレンチＭＯＳゲートデバイスは、有利に制御された厚さの比をなす誘電体材料の層が溝底及び側壁に設けられ、望ましくない寄生効果による損傷を除去する溝を有するトレンチゲートを含む。
【００１２】
【発明の実施の形態】
以下、添付図面を参照してその例に限定されることなく本発明を説明する。
トレンチＤＭＯＳトランジスタの性能を低下させる上記の影響は、ゲートの溝底上の二酸化珪素層の厚さを増加させることにより消すことが可能である。しかし、寄生効果を除去するための厚い溝底の酸化膜の要求と、チャネル抵抗を除去するための溝の側壁の薄い酸化膜の要求との間は、設計上の競合関係にある。この競合関係は、通常の結晶方位を有するシリコン基板上にチャネル酸化膜を形成するため通常の熱酸化工程が使用されるとき折り合う。熱酸化膜は、溝底の面上では比較的緩慢に成長し、溝の側壁を形成する面のような他の面上でより急速に成長する。かくして、例えば、５００オングストロームの厚さの酸化膜が溝の側壁上で熱成長させられたならば、同時に成長した溝底の酸化膜は、溝底面上の成長速度が遅いため、３５５オングストロームに過ぎない。
【００１３】
一般的な六角形の形状が溝パターンに使用されるとき生じ得るような多数の結晶方位が側壁に存在するならば、熱成長酸化物は、異なる結晶方位を有する側壁に異なる厚さの層を形成する。チャネル抵抗は、チャネル区間の酸化膜が厚くなるのに伴って大きくなる。これは、ゲート酸化物の結晶依存性成長速度の別の望ましくない影響である。
【００１４】
上記の問題は、本発明の好ましい実施例に従ってトレンチゲートのため複合酸化物形成工程を使用することにより実質的に解決される。ゲート酸化物の第１の部分は、低い界面準位濃度を得るため熱酸化により形成される、残りのゲート酸化物は、（溝底のような）水平面上で（側壁のような）垂直面上よりも高い堆積速度を有するＣＶＤ（気相成長法）により形成される。より高速の水平面上の堆積速度は、より低速の上記面上の熱酸化物成長速度を補償するので、複合酸化膜は側壁よりも溝底でより厚くすることが可能である。
【００１５】
本発明に従ってゲート酸化物を堆積させるため有効なシステムは、ノベルス社(Novellus Corp.)から入手可能なノベルス  コンセプト  １(Novellus Concept 1)誘電体堆積装置を利用する。かかるシステムは、水平面対垂直面の約２対１の堆積速度比でプラズマＣＶＤ法により酸化物を堆積させ得る。１．５対１よりも大きい比の方がより好ましい。
【００１６】
かくして、全体的な層の厚さが５００オングストロームの側壁を有する複合酸化物は、以下のように溝の側壁上と溝底上に形成される。２５０オングストロームの熱酸化膜が、同時に成長した溝底上の１７７オングストロームの層と共に、溝の側壁上で成長させられる。２５０オングストロームの酸化物の層が成長した酸化物を覆って側壁上に堆積され、一方、５００オングストロームの厚さの酸化膜が同時に溝の底に堆積される。この複合ゲート酸化物形成工程の結果として、５００オングストロームの厚さの側壁の酸化膜と、６７７オングストロームの厚さの溝底の酸化膜とが得られる。これにより、寄生特性の効果を抑制するために溝底の酸化膜をより厚くし、チャネル抵抗を最小限に抑えるため側壁の酸化膜をより薄くするという望ましい結果が得られる。従来の誘電体成長工程の場合、側壁酸化膜の方が溝底酸化膜よりも厚いという上記の結果とは逆の結果が得られる。
【００１７】
側壁酸化膜に対する溝底酸化膜の厚さの比は、熱酸化膜の堆積酸化膜に対する厚さの比を調整することにより広い範囲に亘って調整可能である。本発明の工程を使用することにより、デバイスの性能は、従来の熱酸化工程を用いて実現不可能な程度まで最適化される。
【００１８】
【実施例】
図１は、ＤＭＯＳトランジスタのトレンチゲート構造１００を概略的に示す図である。基板１０１はＮ+ シリコンウェーハであり、その上にドレイン領域１０２を与えるＮ- 層が成長させられる。Ｐ- ボディ領域１０３はドーピングにより形成され、Ｎ+ ソース領域１０４は、マスクされたイオン注入によりボディ領域１０３に形成される。ボディ領域１０３の拡散とソース領域１０４の拡散との間の差は、チャネル１０５の長さを画定する。
【００１９】
パターン化されたエッチングにより形成された溝（トレンチ）１０６は、ソース領域１０４及びボディ領域１０３の一部の中を通ってドレイン領域１０２内に延在する。溝１０６は、側壁１０７及び溝底（平坦部）１０８を有する。側壁１０７及び溝底１０８は、夫々、二酸化珪素ＳｉＯ2 の層１０９及び１１０を含む。溝底層１１０の厚さは、側壁層１０９の厚さよりも大きい。層１０９及び１１０は、熱成長させられた二酸化珪素及び堆積させられた二酸化珪素からなる複合物である。溝１０６は、高ドープト多結晶シリコン１１１を更に含む。絶縁体層１１２は、多結晶シリコン１１１上に形成され、ソース領域１０４とドレイン領域１０２との間にゲートを形成する。本発明のＤＭＯＳトランジスタは、図１には示されない密着アパーチャ、相互連結金属、及び、金属上のパターン化された誘電体保護層を形成することによりトレンチゲート構造１００から得られる。
【００２０】
好ましい一実施例において、層１０９及び１１０に含まれた複合酸化物は、酸素雰囲気内のシリコンの反応により生成された熱成長した二酸化珪素と、揮発性シリコン含有化合物の反応物の堆積により得られた堆積した二酸化珪素とからなる。更に、好ましい一実施例において、約３００乃至３，０００オングストロームの範囲内に収まる溝底層１１０の厚さは、２００乃至１，５００オングストロームの範囲内に収まる側壁層１０９の厚さよりも大きい。
【００２１】
低い電圧の応用の場合に、スイッチングデバイス内の個別の小さいトランジスタの周辺面積比は、最小の特定のオン抵抗を実現するため、最大にすることが可能である。この目的を達成するために重要な因子は、デバイスのゲートトポロジーである。トランジスタに内包された溝１０６は、オープンセル方式のストライプ状トポロジー(open-cell stripe topology) を有し、或いは、好ましくは、クローズドセル方式のセルラ状トポロジー(closed-cell cellurar topology) を有する。更に、溝１０６のセルラトポロジーは四角形、好ましくは、六角形構造である。
【００２２】
ＤＭＯＳトランジスタ用のトレンチゲートデバイスを製造するため有効な工程手順は、正しい縮尺ではない図２の（Ａ）乃至（Ｇ）に示される。
上記工程は、結晶方位のＮ+ 層２０１を有するシリコンウェーハ２００から始まる。図２の（Ａ）において、ドレイン領域２０２を与えるＮ- シリコン層は、通常のエピタキシャル成長法を用いて層２０１上で成長させられる。層２０２の厚さ及び抵抗率は、オン抵抗を最小限に抑えると共に、所望の降伏電圧を維持するべく選択される。
【００２３】
図２の（Ｂ）において、Ｐ+ ボディ接点２０３は、低抵抗ボディ接点として動作するように、ウェーハ面の選択された領域へのマスクされたイオン注入及び拡散により選択的に形成される。或いは、ボディ接点２０３は、後の工程で形成してもよく、又は、省略してもよい。
図２の（Ｃ）において、Ｐ+ ボディ接点２０３に重なり合うＰ- ボディ領域２０４が形成される。ボディ領域２０４のドーピングプロファイルは、ソース及びトレンチゲートがボディ内に形成された後、所望の閾値電圧が得られるように選択される。ボディ注入の深度は約２ミクロンである。
【００２４】
図２の（Ｄ）において、Ｎ+ ソース領域２０５は、ボディ接点２０３に接するようにマスクされたイオン注入によりボディ領域２０４に形成される。ソース領域２０５の深度は、約１ミクロンが便宜であり、所望のチャネル長が得られるように選択される。ボディ拡散の深度とソース拡散の深度との間の差であるチャネル長は、約１ミクロンである。
【００２５】
図２の（Ｅ）において、溝パターンは適当なマスクに形成され、溝２０６は、ＲＩＥ（反応性イオンエッチング）によりソース領域２０５及びボディ領域２０４の露光部分を通して下にあるドレイン領域２０２内にエッチングされる。
複合ゲート酸化物は、熱成長させられ、露光された溝の側壁及び溝底に堆積させられた酸化物から形成され、側壁酸化膜２０７及び溝底酸化膜２０８を生じる。好ましくは、複合ゲート酸化物は、上記の方法で形成される。ゲート酸化物の形成後、溝２０６の残りの部分は、図２の（Ｆ）に示されるように、多結晶シリコン２０９で充填され、多結晶シリコン２０９は、例えば、化学的−機械的なプレーナ化によりプレーナ化処理を施される。
【００２６】
デバイスの製造は、図２の（Ｇ）に示されるように、酸化物絶縁体２１０をゲート多結晶シリコン２０９上に形成し、絶縁体の中を通してソース領域、ボディ接点、及びゲート領域（図示しない）まで密着形アパーチャを形成し、パターン化された導電性金属の相互連結２１１を塗布し、相互連結２１１の上に誘電体保護層２１２を塗布することにより終了する。
【００２７】
デバイスの内部のセルラ部分には現れないので図示されないドレインボディ接合降伏を最大化する構造(drain  body  junction  breakdown  maximization  structures)  が、デバイスの周辺に形成される。複合ゲート酸化物の熱成長部分は、例えば、９００°Ｃなど、７００°Ｃ乃至１，０５０°ＣのＯ2  内で結晶面１００上に１７５オングストロームの厚さまで成長させられる。ＨＣｌのような塩素含有化合物が金属の不純物を除去するため酸化雰囲気内に含まれる。
【００２８】
複合酸化物の堆積部分は、ノベルス製のプラズマＣＶＤ堆積システムを用いて、例えば、水平面上に５００オングストロームの厚さまで形成される。Ｏ2 及びＴＥＯＳ（テトラエトキシレン）ソースガスは、約４００°Ｃの堆積温度で利用される。堆積した酸化物は、堆積後に、随意的に少量の酸素濃度を含有する窒素雰囲気中の９５０°Ｃの拡散炉内でアニーリング処理を施すことにより密度が高められる。
【００２９】
トレンチゲート構造内の側壁よりも溝底の方に厚い酸化物の層を生成する製造工程の参考例は、一定に縮尺されていない図３の（Ａ）乃至（Ｃ）に示される。トレンチのエッチング段階中の工程は、図２の（Ａ）乃至（Ｅ）について説明した工程と同様である。トレンチのエッチング後、水平及び垂直の両方の全表面を覆う第１のゲート酸化膜３０１が、例えば、７００オングストロームの側壁の厚さまで熱成長される。約１０００オングストームの厚さのシリコン窒化膜３０２は、ＬＰＣＶＤ（減圧気相成長）法により酸化膜３０１の上に堆積させられる（図３の（Ａ）を参照のこと）。
【００３０】
図３の（Ｂ）に示されるように、溝底及びウェーハ上面の窒化膜３０２の部分は、水平面上の材料だけを破壊するマスクされていない異方性の反応性イオンエッチングにより除去される。上記水平面は、エッチング室内のエッチングイオンの飛翔方向と直交している。
第２のゲート酸化物の部分からなる層３０３は、次に、溝底を含む窒化物により覆われていない表面上に、例えば、１０００オングストロームの全体的な厚さを与えるため成長させられる。残りの垂直窒化膜３０２は、周知の局部的な酸化工程による酸化から側壁を保護する。残りの窒化膜３０２は、好ましくは、酸化膜３０３の形成後に取り除かれる。これにより、図３の（Ｃ）に示す如く、溝２０６には、側壁上の層３０１により設けられた７００オングストロームの酸化膜と、層３０１及び層３０３により溝底に設けられた、望ましくは、厚さ１０００オングストームの酸化膜とが残される。溝２０６は、ドープされた多結晶シリコンにより充填され、トランジスタの構造は、図２の（Ｆ）乃至（Ｇ）に示されたように完成される。
【００３１】
本発明のデバイス及び工程における、好ましくは実施例のように熱成長及び堆積酸化物の複合物からなる、デバイス内のトレンチゲート酸化膜は、十分に薄いので低いオン抵抗を与えることが可能であり、かつ、側壁面上に等しい電流フローを与えるため側壁上に一定の厚さを有する。その界面電荷準位は、小さい制御された閾値電圧を与え得るように十分に低く、並びに、その溝底は、容量を最小限に抑え、かつ、要求された酸化物及び接合の降伏を与えるために十分の厚さがある。
【００３２】
図４は、絶縁ゲートバイポーラトランジスタ用のトレンチゲート構造４００の一実施例の概略図である。トレンチゲート構造４００は、Ｐ+ 形基板４０１と、Ｎ- 形エピタキシャル層４０２と、ボディ４０３とを含む。基板４０１は絶縁ゲートバイポーラトランジスタのゲートである。軽ドープト層４０２は、デバイスがオフされたとき、高電圧を維持するドリフト層である。トレンチゲート構造４００の残りの成分は、図１のトレンチゲート構造１００に示された成分と同じである。トレンチゲート構造４００の溝１０６の側壁１０７及び溝底１０８上の夫々の酸化膜１０９及び１１０の厚さは、トレンチゲート構造１００に関して説明したように制御される方が有利である。
【００３３】
図５は、他の実施例として、Ｐ形のＭＯＳ制御形サイリスタのトレンチゲート構造５００が示されている。トレンチゲート構造５００はＮ+ 基板５０１を含み、Ｎ+ 基板５０１の上にはＰ- エピタキシャル層５０２が成長させられる。トレンチゲート構造５００は、Ｎ形ドリフト領域５０３、Ｐ形ボディ５０４及びＰ+ アノード領域５０５を更に有する。基板５０１はカソード領域を設ける。全ての領域がトレンチゲート構造５００について説明された領域の導電性タイプと逆の導電性タイプを有するように構成された類似したゲート構造は、Ｎ形のＭＯＳ制御形サイリスタに使用される。絶縁体層５０６は、多結晶シリコン１１１上に形成される。トレンチゲート構造５００に示された他の成分は、図１のトレンチゲート構造１００について説明した成分と同じである。上記の実施例と同様に、トレンチゲート構造５００の酸化膜１０９及び１１０は、厚さの比が有利に制御されることを特徴とする。
【００３４】
図２の（Ａ）乃至（Ｇ）と、図３の（Ａ）乃至（Ｃ）とを参照して説明したＤＭＯＳトランジスタゲートデバイスと類似した工程手順が、溝底と側壁の厚さの比が制御される本発明の他の実施例を構成するため利用される。
溝底及び側壁が誘電体材料の層を含む溝により構成されるトレンチＭＯＳゲートデバイスは、制御された厚さの寸法を有する。上記の厚さの寸法は、溝底及び側壁の各誘電体層の厚さを別々に制御することにより確定される制御された側壁の層の厚さに対する溝底の層の厚さの比により関係付けられる。上記の溝底層対側壁層の厚さの比は、少なくとも１対１であり、好ましくは、少なくとも１．２対１である。トレンチＭＯＳゲートデバイスを形成する工程は、シリコンデバイスウェーハに溝をエッチングする段階と、好ましくは、少なくとも１対１である制御された溝底層対側壁層の厚さの比により関係付けられる制御された厚さの寸法を有する誘電体材料の層を溝底及び側壁に形成する段階とからなる。二酸化珪素が誘電体材料として使用されたとき、上記の層は、好ましくは、熱成長された二酸化珪素及び堆積された二酸化珪素の複合物からなる。
【図面の簡単な説明】
【図１】  本発明のＤＭＯＳトランジスタのトレンチゲート構造の概略図である。
【図２】  本発明の製造工程の一実施例を概略的に示す図である。
【図３】  製造工程の参考例を概略的に示す図である。
【図４】  本発明の絶縁ゲートバイポーラトランジスタのトレンチゲート構造の概略図である。
【図５】  本発明のＭＯＳ制御形サイリスタのトレンチゲート構造の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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