(57)【特許請求の範囲】
【請求項１】
信号伝送路において、前のデータによって引き起こされる符号間干渉成分を取り除くことにより、該信号伝送路のプリチャージをビット毎に行うことなくデータを伝送する信号伝送システムであって、
前記信号伝送路は枝分かれまたは階層化により切り替え可能な複数系統の信号伝送路により構成され、該複数系統の各信号伝送路にはそれぞれデータを読み出すべき対象ユニットが接続され、且つ、該信号伝送路には符号間干渉成分を取り除く回路を有する読み出し回路が接続され、
前記読み出し回路は、部分応答検出方式の回路であり、該部分応答検出方式の読み出し回路は、前記信号伝送路の切り替え時の符号間干渉成分除去の補正を入力の容量値を変化させることにより行い、
前記部分応答検出方式の読み出し回路は、過去に受信した信号から符号間干渉を推定する符号間干渉推定手段と、該推定された符号間干渉を現在受信している信号から差し引いて当該信号の論理を判定する判定手段とを具備し、
前記符号間干渉成分を取り除く回路は、前記複数系統の信号伝送路が切り替えられる際に受けるノイズを低減し、該信号伝送路の切り替え時の符号間干渉成分除去動作を円滑化するようになっていることを特徴とする信号伝送システム。
【請求項２】
前記信号伝送路は、該信号伝送路の応答時間が伝送される符号の長さと同程度或いはより長く設定するようになっていることを特徴とする請求項１の信号伝送システム。
【請求項３】
前記信号伝送システムは、同一系統の信号伝送路から連続したデータを転送するときには各ビット毎に信号伝送路のプリチャージを行わず、前記信号伝送路の切り替えの前の期間およびデータ伝送を連続して行わない期間には前記複数系統の信号伝送路の一部を所定のレベルの電位にプリチャージするようになっていることを特徴とする請求項１の信号伝送システム。
【請求項４】
前記信号伝送システムは、前記複数系統の信号伝送路が第１の信号伝送路から第２の信号伝送路へ切り替わるとき、該信号伝送路の切り替わりタイミングの前に、次に選択される前記第２の信号伝送路を所定のレベルの電位にプリチャージするようにしたことを特徴とする請求項１の信号伝送システム。
【請求項５】
前記部分応答検出方式の読み出し回路は、並列に設けられた第１および第２の部分応答検出アンプを備え、該第１の部分応答検出アンプが符号間干渉の推定動作を行っている間に、該第２の部分応答検出アンプがデータの判定動作を行い、次のタイミングでは、該第１の部分応答検出アンプがデータの判定動作を行っている間に、該第２の部分応答検出アンプが符号間干渉の推定動作を行うようになっていることを特徴とする請求項１の信号伝送システム。
【請求項６】
前記信号伝送路は相補型のバスとして構成され、且つ、前記読み出し回路は相補型のバスアンプとして構成されていることを特徴とする請求項１〜５のいずれか１項に記載の信号伝送システム。
【請求項７】
前記読み出し回路は、前記信号伝送路を経由してデータ転送されるとき以外は動作しないようになっていることを特徴とする請求項１〜６のいずれか１項に記載の信号伝送システム。
【請求項８】
前記信号伝送路の切り替え時に、データを伝送中の活性化された信号伝送路におけるドライバを選択する第１のドライバ選択信号と、切り替え後に活性化されるがその前までは非活性の信号伝送路におけるドライバを選択する第２のドライバ選択信号を共通化し、該活性化している信号伝送路のドライバを選択するときに同時に選択されてしまう非活性の信号伝送路の任意のドライバのデータが該非活性の信号伝送路上に伝送される状態の最後のサイクルを含む期間に、当該非活性の信号伝送路をプリチャージするようにしたことを特徴とする請求項１の信号伝送システム。
【請求項９】
前記共通化されたドライバ選択信号は、次に切り替えられる信号伝送路以外の複数系統の信号伝送路のドライバに対しても共通に供給されるようになっていることを特徴とする請求項８の信号伝送システム。
【請求項１０】
前記信号伝送路の切り替えを行う前のタイミング信号は、外部から供給されて各信号伝送路の切り替え回路に分配され、または、現在活性化されている信号伝送路の増幅の最後の１サイクルよりさらに前のタイミングで与えられるようになっていることを特徴とする請求項１の信号伝送システム。
【請求項１１】
信号伝送路において、前のデータによって引き起こされる符号間干渉成分を取り除くことにより、該信号伝送路のプリチャージをビット毎に行うことなくデータを伝送する信号伝送システムであって、
前記信号伝送路は切り替え可能な複数系統の伝送路により構成され、該複数系統の伝送路が第１の伝送路から第２の伝送路へ切り替えられるとき、次に選択される第２の伝送路を該伝送路の切り替え前に所定のレベルにプリチャージしてデータ伝送を継続するようにしたことを特徴とする信号伝送システム。
【請求項１２】
前記信号伝送システムは、バスの状態が現在活性中であることを示すカレント状態、および、次に切り替えられて活性化されることを示すネクスト状態の少なくとも２つの状態を保持するか、或いは、該カレント状態および該ネクスト状態に加え、次回以降の切り替えが行われる可能性を有する待機を示すスタンバイ状態、および、活性が終了した直後を示すプレビアス状態の４つの状態を保持する状態ラッチ回路を具備することを特徴とする請求項１〜１１のいずれか１項に記載の信号伝送システム。
【請求項１３】
請求項１〜１２のいずれか１項に記載の信号伝送システムを適用した半導体記憶装置であって、
前記対象ユニットはメモリセルのデータを読み出すセンスアンプであり、前記読み出し回路は符号間干渉成分除去機能を有するデータバスアンプであることを特徴とする半導体記憶装置。
【請求項１４】
前記メモリセルからのデータを読み出すセンスアンプは、それ自体がデータバスの駆動回路として機能するようになっていることを特徴とする請求項１３の半導体記憶装置。
【請求項１５】
前記半導体記憶装置は、ダイナミック型ランダムアクセスメモリであることを特徴とする請求項１３または１４のいずれか１項に記載の半導体記憶装置。
【請求項１６】
前記信号伝送路は、ローカルデータバスおよびグローバルデータバスを備え、前記センスアンプから、選択したカラムゲートを通してデータを前記ローカルデータバスへ転送し、当該データを選択したローカルデータバススイッチを通してさらに前記グローバルデータバスへ転送し、当該データを符号間干渉成分除去機能を有する相補型データバスアンプで増幅することにより、データ転送時にはデータバスのプリチャージを行うことなく間段無くデータ伝送を継続するようにしたことを特徴とする請求項１３〜１５のいずれか１項に記載の半導体記憶装置。
【請求項１７】
請求項１〜１２のいずれか１項に記載の信号伝送システムをデータの信号伝送路として有することを特徴とする半導体記憶装置。
【請求項１８】
請求項１３〜１７のいずれか１項に記載の構成を備えた半導体記憶装置であって、
読み出し時に前記対象ユニットおよび前記データバスの接続を選択する読み出し時の選択信号のパルス幅を、書き込み時に該対象ユニットおよび該データバスの接続を選択する書き込み時の選択信号のパルス幅よりも短くなるようにしたことを特徴とする半導体記憶装置。
【請求項１９】
請求項１３〜１７のいずれか１項に記載の構成を備えた半導体記憶装置であって、
前記読み出し時および書き込み時のいずれの連続サイクル期間中においても、少なくとも活性化されているバス系統に関しては、データバスのプリチャージを不要としたことを特徴とする半導体記憶装置。
【請求項２０】
請求項１３〜１７のいずれか１項に記載の構成を備えた半導体記憶装置であって、
前記連続読み出しおよび前記連続書き込みのいずれの連続サイクル期間外のデータバスの状態において、読み出しと書き込みのプリチャージレベルを異ならせるようにしたことを特徴とする半導体記憶装置。
【請求項２１】
請求項１に記載の信号伝送システムのレシーバ回路であって、前記信号伝送路は、相補型のバスであり、該相補型のバスを介してデータを伝送し、該データを前のデータによって引き起こされる符号間干渉成分を取り除いて検出すると共に、同一のレシーバ回路に繋がっている第１の伝送路から第２の伝送路への切り替えが信号伝送中に起きる構成の信号伝送システムのレシーバ回路であって、
差動アンプと、
該差動アンプの入力に設けられたアンププリチャージ回路と、
該差動アンプの入力に設けられ、前記第１の伝送路から第２の伝送路への切り替え前のｎビットと後のｎビットだけ、該レシーバ回路内に有する容量の値を変化させる機能を有し、該第１の伝送路から第２の伝送路への切り替えによる伝送路の電圧レベルの変化によるノイズを低減するようにしたことを特徴とするレシーバ回路。
【請求項２２】
前記レシーバ回路は、
ゲート受けの第１および第２の相補入力を有する差動アンプと、
該差動アンプの第１の入力と出力とを短絡するオフセット除去回路と、該差動アンプの第２の入力をプリチャージするアンププリチャージ回路と、
該差動アンプの第１および第２の入力に設けられた第１，第２および第３の三種類の容量とを具備し、該第１および第２の容量を介して前記差動アンプの第１および第２の入力と前記相補型のバスとが結合され、前記第１の容量は該相補型のバスの一方に結合され、前記第２の容量はスイッチ手段により該相補型のバスのいずれか一方に選択的に結合され、前記第３の容量はスイッチ手段により前記第１の伝送路から第２の伝送路への切り替え前のｎビットと後のｎビットだけ該差動アンプの第１および第２の入力における容量の値を変化させるようになっていることを特徴とする請求項２１のレシーバ回路。
【請求項２３】
前記第２の容量は、前記符号間干渉成分の推定時には同じ差動入力部に結合している前記第１の容量が結合しているバスとは反対側のバスに結合し、且つ、データの判定時には同じ差動入力部に結合している該第１の容量が結合しているバスに結合することを特徴とする請求項２２のレシーバ回路。
【請求項２４】
前記第１の容量の値をＣ１０とし、前記第２の容量の値をＣ２０とし、前記第３の容量の値をＣ３０とし、前記バスの時定数をτとし、１ビット分のデータが該バスに現れる時間或いは１ビット分の周期をＴとし、αを伝送路の切り替え時における容量変化の割合としたとき、
該第１および第２の容量の値は、式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝（１＋ｅｘｐ（−Ｔ／τ））／２をほぼ満たし、且つ、
Ｃ３０＝｛α（Ｃ１０−Ｃ２０）・（Ｃ１０＋Ｃ２０）｝／｛（２−α）Ｃ１０＋αＣ２０｝をほぼ満たすようになっていることを特徴とする請求項２２のレシーバ回路。
【請求項２５】
前記伝送路の切り替え時における容量変化の割合αは、グローバルデータバスの容量をＣGDB とし、ローカルデータバスの容量をＣLDB とし、１本のグローバルデータバスに対して第１のローカルデータバスから第２のローカルデータバスへ伝送路が切り替えられるとき、α＝ＣLDB ／（ＣGDB ＋ＣLDB ）を満たすようになっていることを特徴とする請求項２４のレシーバ回路。
【請求項２６】
前記第１の伝送路から第２の伝送路への切り替え前のｎビットでは符号間干渉成分の推定を行い、且つ、該第１の伝送路から第２の伝送路への切り替え後のｎビットではデータの判定を行うようになっていることを特徴とする請求項２１のレシーバ回路。
【請求項２７】
前記第１の伝送路と前記第２の伝送路とでは、電圧レベルが異なっていることを特徴とする請求項２１のレシーバ回路。
【請求項２８】
請求項２１〜２７のいずれか１項に記載のレシーバ回路を２個組み合わせて第１および第２のレシーバ回路部として有するレシーバ回路であって、
前記第１のレシーバ回路部が符号間干渉成分を推定しているビットタイムでは前記第２のレシーバ回路部がデータの判定を行い、次のビットタイムでは該第１のレシーバ回路部がデータの判定を行うと共に、該第２のレシーバ回路部が符号間干渉成分の推定を行うことにより、データを読み出すようにしたことを特徴とするレシーバ回路。
【請求項２９】
前記伝送路の切り替えが起こる伝送路において、前記伝送路の切り替え前のｎビットで符号間干渉成分の推定を行い且つ該伝送路の切り替え後のｎビットでデータの判定を行う側の第１のレシーバ回路部だけが該レシーバ回路内に有する容量の値を変化させる機能を有していることを特徴とする請求項２８のレシーバ回路。
【請求項３０】
前記第２のレシーバ回路部は、奇数ビットタイムにおいて符号間干渉成分を推定を行うようになっており、該第２のレシーバ回路部は、前記第３の容量および該第３の容量の接続を制御するスイッチ手段が省略されるようになっていることを特徴とする請求項２８のレシーバ回路。
【請求項３１】
前記レシーバ回路には、複数のレシーバ回路に共用される動作用パルス発生回路からの出力信号が供給されるようになっていることを特徴とする請求項２１〜３０のいずれか１項に記載のレシーバ回路。
【請求項３２】
前記レシーバ回路は、１本のグローバルデータバスに対して第１のローカルデータバスから第２のローカルデータバスへ伝送路が切り替えられる構成のダイナミック型ランダムアクセスメモリのバスアンプであることを特徴とする請求項２１〜３０のいずれか１項に記載のレシーバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置に関し、特に、ＰＲＤ（Partial Response Detection）方式を適用した信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置に関する。
【０００２】
近年、半導体技術の進歩に伴って、プロセッサ（ＭＰＵ：Micro Processor Unit）のスピードは飛躍的に高速化してきた。また、ＤＲＡＭ（Dynamic Random Access Memory) に代表される半導体記憶装置（メモリ）もある程度は高速化しているが、プロセッサの速度の向上に比べればその差は広がる一方である。従って、このままでは、プロセッサのスピードが向上してもシステム全体のスピードは一向にあがらないという事態を招き、情報産業の停滞につながる可能性も出て来ている。そこで、半導体記憶装置の高速化、特に、半導体記憶装置におけるデータ伝送の高速化が要望されている。
【０００３】
【従来の技術】
従来、ＤＲＡＭ（半導体記憶装置）およびプロセッサの性能は、時代と共に大きく向上して来た。すなわち、プロセッサは速度の面での性能向上が著しかったのに対し、ＤＲＡＭは主として容量増加の面での性能向上が著しかった。しかしながら、ＤＲＡＭにおける動作速度の向上は、容量の増加ほど大きなものではなく、その結果、ＤＲＡＭとプロセッサとの間の速度ギャップが大きくなり、近年はこの速度ギャップがシステム（コンピュータ）の性能向上の妨げになりつつある。また、チップの大型化に伴って、１つのＬＳＩチップ（半導体記憶装置）内の素子や構成回路間の信号伝送速度も、チップの性能を制限する大きな要因となって来ている。
【０００４】
図１は従来の半導体記憶装置（プリチャージ動作が必要な半導体記憶装置）の一例を模式的に示すブロック図である。図１において、参照符号１はメモリセルアレイ，２はワードデコーダ（ワードデコーダ列），３はセンスアンプ（センスアンプ列），４はローカルデータバス，５はグローバルデータバス，１０６はデータバスアンプ，７はローカルデータバス・プリチャージ回路，８はグローバルデータバス・プリチャージ回路，９はローカルバススイッチ，そして，１０はライトアンプを示している。
【０００５】
図１に示されるように、従来の半導体記憶装置（ＤＲＡＭのメモリセルアレイ部）は、複数のメモリセルアレイ１、ワードデコーダ（ワードデコーダ列）２、センスアンプ（センスアンプ列）３、ローカルデータバス４、および、グローバルデータバス５を備えている。さらに、従来の半導体記憶装置は、データ読み出し時にグローバルデータバス５のデータを増幅するデータバスアンプ１０６、ローカルデータバス４をプリチャージするローカルデータバス・プリチャージ回路７、グローバルデータバス５をプリチャージするグローバルデータバス・プリチャージ回路８、グローバルデータバス（ＧＤＢ，／ＧＤＢ）５とローカルデータバス（ＬＤＢ，／ＬＤＢ）４との接続を制御するローカルバススイッチ９、および、メモリセルへデータを書き込むためのライトアンプ１０を備えている。
【０００６】
図２は図１の半導体記憶装置におけるセンスアンプ３の一例を示す回路図である。
図２に示されるように、センスアンプ３は、ラッチ型センスアンプ部３１、カラムトランスファーゲート３２、ビット線ショートプリチャージ回路３３、および、ビット線トランスファーゲート３４を備えて構成されている。ここで、参照符号ＢＬ，／ＢＬは相補のビット線、ＬＤＢ，／ＬＤＢは相補のローカルデータバス、そして、ＣＬはカラム選択線を示している。
【０００７】
図３は図１の半導体記憶装置におけるデータバスアンプの一例を示す回路図であり、また、図４は図１の半導体記憶装置におけるデータバスショートプリチャージ回路（グローバルデータバス・プリチャージ回路８，ローカルデータバス・プリチャージ回路７）の一例を示す回路図である。
図３および図４に示されるように、データバスアンプ１０６およびグローバルデータバス・プリチャージ回路８（ローカルデータバス・プリチャージ回路７）は、それぞれ複数のＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）およびＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）により構成されている。ここで、参照符号ＤＢ，／ＤＢは相補のデータバス（相補のグローバルデータバスＧＤＢ，／ＧＤＢ、または、相補のローカルデータバスＬＤＢ，／ＬＤＢ）、ＰＲＥ，／ＰＲＥは相補のプリチャージ制御信号、Ｖprはプリチャージ用基準電圧、そして、ＥＳはイネーブル信号を示している。また、参照符号Ｖiiは高電位電源電圧（Ｖcc）を示し、また、Ｖssは低電位電源電圧を示している。
【０００８】
図５は図１の半導体記憶装置におけるデータの読み出しシーケンスの一例を説明するための波形図である。ここで、図５では、データバスアンプ１０６がディスエーブルのときには、出力が高レベル“Ｈ”（データ『１』）になる場合を示している。なお、バースト読み出し（データ読み出し）とは、一つのワード線につながっているメモリセルのデータを続けて読み出すもので、例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）に採用されている読み出し方式である。
【０００９】
図５に示されるように、従来の半導体記憶装置におけるデータのバースト読み出し処理において、例えば、半導体記憶装置が相補のデータバスＤＢ，／ＤＢおよび相補のビット線ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３）を備えて構成される場合、まず、ビット線ＢＬ，／ＢＬおよびデータバスＤＢ，／ＤＢを所定のプリチャージ期間（Ｔpr）だけ所定のレベル（プリチャージ用基準電圧Ｖpr）にプリチャージしておき、特に、相補のビット線或いは相補のデータバスを対をなす相手と等しい電位にプリチャージする。
さらに、図４および図５に示されるように、データを読み出すときには、データがビット線対ＢＬ，／ＢＬ（ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３）に現れると、それによって等しい電位であったビット線対ＢＬ，／ＢＬに差電位が生じ、この差電位をセンスアンプ３（ラッチ型センスアンプ部３１）で或る程度増幅した後、選択されたカラムアドレスに対応するカラムトランスファーゲート３２をあける（オン状態にする）ようになっている。すなわち、カラム選択信号ＣＬ０〜ＣＬ３を順次与えることにより、各ビット線対ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３の電位が、初めはプリチャージされて同電位であったローカルデータバス対ＤＢ，／ＤＢ（ＬＤＢ，／ＬＤＢ：４）に伝えられる。この差電位は、ローカルデータバススイッチ９を経由して、初めはプリチャージされて同電位であった一対のグローバルデータバスＤＢ，／ＤＢ（ＧＤＢ，／ＧＤＢ：５）に転送され、グローバルデータバスアンプ（データバスアンプ１０６）により増幅され、さらに、バッファや他のアンプ等を通って外部に読み出しデータとして出力される。
【００１０】
さらに、次のデータを読み出す場合には、センスアンプ３を活性化したまま、ローカルデータバス（対）４およびグローバルデータバス（対）５をプリチャージして系をイニシャライズする。その後、カラムトランスファーゲート３２をあけ、この差電位をローカルデータバス４およびグローバルデータバス５に伝えて、グローバルデータバスアンプ１０６により増幅し、以下同様にして外部に読み出しデータを出力する。
【００１１】
一方、データを書き込む場合には、通常、予めプリチャージされたグローバルデータバス対ＧＤＢ，／ＧＤＢ（５）およびローカルデータバス対ＬＤＢ，／ＬＤＢ（４）の状態から、書き込み信号を受けて活性化されたライトアンプ１０がグローバルデータバス対を駆動し、例えば、データ『１』，『０』に従って、グローバルデータバスＧＤＢ，／ＧＤＢ（ＤＢ，／ＤＢ：５）をそれぞれ高電位電源電圧Ｖii（Ｖcc）および低電位電源電圧Ｖssにフル振幅させる。このグローバルデータバス対の情報（『１』，『０』）は、選択されたローカルデータバススイッチ９を経由してローカルデータバス対ＬＤＢ，／ＬＤＢ（ＤＢ，／ＤＢ：４）に、通常、レベル損失を生じることなく伝えられ、該一対のローカルデータバスは、例えば、データ『１』，『０』に従って、ローカルデータバスＬＤＢ，／ＬＤＢをそれぞれ高電位電源電圧Ｖiiおよび低電位電源電圧Ｖssにフル振幅させる。
【００１２】
さらに、このローカルデータバス対の情報（『１』，『０』）は、カラムアドレスに対応して選択されたカラムトランスファーゲート３２を介して、選択されたセンスアンプ３に伝えられることになる。実際には、カラムトランスファーゲート３２を挟んで、データバスとセンスアンプの幾つかのレシオ（容量比・トランジスタのＧｍ比）が満足されるようになっており、このデータバスの情報によりセンスアンプ３の反転（書き込み）が行われることになる。その結果、センスアンプに繋がるビット線対が反転し、ビット線に繋っていてワード線により選択されているメモリセルにデータが書き込まれる。
【００１３】
ところで、本発明者ら（本出願人）は、読み出しの高速化という観点から、特願平９−２６２５０７号において、データバスのデータ転送にパーシャル・レスポンス・ディテクション（ＰＲＤ：Partial Response DetectionＰＲＤ）方式を採用して、上記のカラムの連続した期間中のプリチャージを不要とした高速読み出し方式を提案した。
【００１４】
ＰＲＤは、本発明者らが発明したチップ間のデータ伝送の高速化のためのインターフェース方式であり、例えば、H. Tamura, M. Saito, K. Gotoh, S. Wakayama, J. Ogawa, Y. Kato, M. Taguchi, T. Imamura, “Partial Response Detection Technique for Driver Power Reduction in High-Speed Memory-to-Processor Comunications", 1997 IEEE International Solid-State Conference, ISSC97/SESSION 20/CLOCKING AND I/O/PAPER SA 20.7, pp342-343 が参照される。
【００１５】
ここで、ＰＲＤ方式とは、帯域制限された伝送路に帯域以上の信号を伝送しようとすると信号の符号間干渉成分により信号が乱れてしまうが、符号間干渉成分を除去（推定）することにより、乱れた信号を再生する（すなわち、乱れた信号からデータを正しく生成する）方式である。このＰＲＤ方式は、符号間干渉成分を除去すると同時に、符号間干渉成分の除去過程で自分自身で参照レベルを作りだすために、隠れた特性として伝送路のプリチャージをしないでデータを伝送することも可能になる。そこで、このプリチャージ無しでデータが転送できる特性を、データバスのプリチャージ時間をデータリードサイクルから除去することに適用する。
【００１６】
また、ＰＲＤ方式を用いると、前のサイクルのデータが伝送路上に残っていても、その前のデータが受信側に到達した後に、次ぎのデータが到達しさえすれば、データのある程度のオーバーラップも許される。すなわち、この特性をメモリのバスに適用した場合、ある程度のカラム選択ゲートの選択のオーバーラップも許されることになる。また、ＰＲＤ方式はバスの振幅が小さくなり、且つ、プリチャージも原理的には無くす（無くさなくてもよいが）ことができるため、バスの充放電による消費電力を低減することも可能になる。さらに、ＰＲＤ方式によりデータレートの増大が回路上の工夫で可能になり、しかも、従来のメモリのコア部（センスアンプ、メモリセルアレイ、ワードデコーダ等）に大きな変更を行う必要もない。
【００１７】
図６は関連技術としてのＰＲＤ方式の相補型アンプの動作を説明するための図であり、図６（ａ）は符号間干渉成分除去準備動作兼オートゼロ動作を示し、図６（ｂ）は信号判定動作を示している。ここで、ＰＲＤ方式の相補型アンプ（２０６）は、インターリーブ動作を行う２つのＰＲＤアンプ２６１および２６２、および、一方のＰＲＤアンプの出力を交互に選択するマルチプレクサ（ＭＵＸ）２６６を備えて構成されている。また、各ＰＲＤアンプ２６１（２６２）は、差動アンプ２６４、アンプ用プリチャージ回路２６５、および、ＰＲＤ機能部分２６６を備えて構成されている。
【００１８】
まず、図６（ａ）に示されるように、第１のタイミング（インターリーブの一方の期間）において、符号間干渉成分の推定動作と共に、差動アンプ２６４の一方の入力と出力とを電気的に短絡することにより、差動アンプ２６４自身の入力オフセットを取り除く動作を行う。このとき、差動アンプ２６４の他方の入力は、同時に、プリチャージ回路２６５により、この差動アンプ２６４が高感度になるレベル（Ｖpr）にプリチャージされる。
【００１９】
次に、図６（ｂ）に示されるように、第２のタイミング（インターリーブの他方の期間）において、データの判定動作（符号間干渉成分の除去動作）が行われる。このときには、差動アンプ２６４の入出力間の短絡は切られ、また、プリチャージ回路２６５によるプリチャージも止められている。
このように、図６に示すＰＲＤ方式の相補型アンプの動作では、相補型の差動アンプの欠点である入力オフセットの除去機能（オートゼロ機能）が設けられ、この入力オフセットの除去により、微小な信号を検出して再生および増幅することができるようになっている。
【００２０】
図７は従来および関連技術の半導体記憶装置における読み出し動作を説明するための図であり、図７（ａ）は図１に示す従来の半導体記憶装置（従来のデータバスアンプ６を使用したもの）の読み出し動作を示し、また、図７（ｂ）は図６に示す関連技術としての半導体記憶装置（ＰＲＤ方式のデータバスアンプ２０６を使用したもの）の読み出し動作を示している。
【００２１】
まず、図７（ａ）に示されるように、一般的なデータバスアンプ１０６を使用した従来の半導体記憶装置では、バス（ローカルデータバスおよびグローバルデータバス）のプリチャージ、すなわち、イニシャライズ動作を読み出しデータごとに毎回行わなくてはならない。そのため、クロックに同期してデータを出力する場合でも、これらのバスは通常容量が重くプリチャージに時間Ｔprの時間を要することになり、例えば、クロック周期の約半分の時間がバスのプリチャージ時間となっている。
【００２２】
これに対して、図７（ｂ）に示されるように、ＰＲＤ方式データバスアンプ２０６を使用した関連技術としての半導体記憶装置では、図７（ａ）におけるプリチャージ時間Ｔprを不要とし、さらに、時間的な各カラム選択ゲートの選択（カラム選択信号ＣＬ０，ＣＬ１，ＣＬ２，…を出力するタイミング）をオーバーラップさせることにより、半導体記憶装置から読み出されるデータレートを大幅に向上させることができるようになっている。
【００２３】
図８は関連技術としてのＰＲＤ方式のデータバスを適用した半導体記憶装置の一例を模式的に示すブロック図である。図８において、参照符号１はメモリセルアレイ，２はワードデコーダ（ワードデコーダ列），３はセンスアンプ（センスアンプ列），４はローカルデータバス，５はグローバルデータバス，７はローカルデータバス・プリチャージ回路，８はグローバルデータバス・プリチャージ回路，９はローカルデータバススイッチ，１０はライトアンプ，１１はセンスアンプドライバ，１２はカラムデコーダ（カラムデコーダ列），そして，２０６はＰＲＤ方式データバスアンプ（ＰＲＤ方式の相補型グローバルデータバスアンプ）を示している。
【００２４】
図８に示されるように、本関連技術としての半導体記憶装置（ＤＲＡＭのメモリセルアレイ部）は、複数のメモリセルアレイ１、ワードデコーダ２、センスアンプ３、ローカルデータバス４、および、グローバルデータバス５を備えている。また、本関連技術としての半導体記憶装置は、データ読み出し時にグローバルデータバス５のデータを増幅するＰＲＤ方式データバスアンプ２０６、ローカルデータバス４をプリチャージするローカルデータバス・プリチャージ回路７、グローバルデータバス５をプリチャージするグローバルデータバス・プリチャージ回路８、グローバルデータバス５とローカルデータバス４との接続を制御するローカルデータバススイッチ９、および、メモリセルへデータを書き込むためのライトアンプ１０を備えている。さらに、本半導体記憶装置は、後述するように、カラムトランスファーゲートを選択するカラムデコーダ１１２、および、センスアンプ３を駆動するセンスアンプドライバ１１１を備えて構成されている。ここで、ローカルデータバススイッチ９は、例えば、ＮＭＯＳおよびＰＭＯＳの相補のトランスファーゲートとして構成されている。
【００２５】
図９は図８の半導体記憶装置におけるバスアンプ２０６の一例を示す図である。ここで、図８におけるグローバルデータバス５は、図９における相補バスＢ，／Ｂに対応している。
図９に示されるように、バスアンプ（ＰＲＤ方式データバスアンプ）２０６は、相補型の差動バスアンプとして構成され、第１および第２のＰＲＤアンプ２６１，２６２およびマルチプレクサ（ＭＵＸ）２６３を備えて構成されている。ここで、バスアンプ２０６は、２つのＰＲＤアンプ２６１および２６２をインターリーブさせ、交互に信号の再生および増幅を行って高速に信号伝送を行うようになっている。すなわち、一方のＰＲＤアンプ（第１のＰＲＤアンプ２６１）で符号間干渉成分の推定を行うと共に、他方のＰＲＤアンプ（第２のＰＲＤアンプ２６２）でデータの判定を行い、そして、次のタイミングでは一方のＰＲＤアンプ（第１のＰＲＤアンプ２６１）でデータの判定を行うと共に、他方のＰＲＤアンプ（第２のＰＲＤアンプ２６２）で符号間干渉成分の推定を行うといったインターリーブ動作により高速なデータ転送を可能としている。
【００２６】
ここで、符号間干渉成分推定動作を行っている方のＰＲＤアンプでは、当該ＰＲＤアンプのプリチャージも同時に行っている。このプリチャージ時間は、インターリーブのデータ読み出しの裏の時間で行っており、データ転送サイクルには影響を与えることはない。
図１０は図９のバスアンプにおけるＰＲＤアンプの構成単位２６１（２６２）の一例を示す回路図である。
【００２７】
図１０に示されるように、各ＰＲＤアンプ２６１（２６２）は、制御信号φ１，φ２（／φ１，／φ２）によりスイッチング制御される４つのトランスファゲートおよび４つのキャパシタ（Ｃ１０ａ，Ｃ１０ｂ，Ｃ２０ａ，Ｃ２０ｂ）を備えたＰＲＤ機能部分２６６、該ＰＲＤ機能部分２６６の後段に設けられた差動アンプ２６４、および、アンプ用プリチャージ回路２６５を備えて構成されている。ここで、差動アンプ２６４は、カレントミラー型の差動アンプとして構成されており、イネーブル信号ｅｎ（ｅｎ１，ｅｎ２）により制御されるＰＭＯＳトランジスタのソースに対して所定のプリチャージ電圧Ｖｐｒ’が印加されるようになっている。また、プリチャージ回路２６５は、カレントミラー型の差動アンプ２６４の一方の入力だけに設けられ、他方の入力と出力とを制御信号φ１（／φ１）によりスイッチング制御されるトランスファゲートで接続するようになっている。なお、アンプ用プリチャージ回路２６５は制御信号φ１（／φ１）によりプリチャージ制御されるようになっている。
【００２８】
ここで、キャパシタＣ１０ａおよびＣ１０ｂの値をＣ１０とし、キャパシタＣ２０ａおよびＣ２０ｂの値をＣ２０とすると、これらのキャパシタの値Ｃ１０，Ｃ２０を、次の式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝（１＋ｅｘｐ（−Ｔ／τ））／２を満たすように決めれば符号間干渉成分は理論的には完全に推定（除去）することができる。ただし、理想状態ではこの式を満たすようにすればよいが、実際には寄生容量等が入るので、この式を満たすのに近い値の容量比に設定することになる。ここで、ｔはバス２００の時定数を示し、Ｔは１ビット分のデータがバスに現れる時間または１ビット分の周期を示している。
【００２９】
図１１は図９のバスアンプにおけるマルチプレクサ（ＭＵＸ）２６３の一例を示す回路図である。
図１１に示されるように、マルチプレクサ２６３は、制御信号φ１',／φ１' およびφ２',／φ２' により制御される２つのトランスファゲートおよびインバータにより構成され、ＰＲＤアンプ２６１または２６２の出力を交互に選択して出力するようになっている。
【００３０】
なお、センスアンプ３は、図２を参照して説明した従来の半導体記憶装置におけるセンスアンプと同様である。
図１２は図８の半導体記憶装置におけるバスおよびバスアンプの動作波形の一例を示す図であり、バースト長８（８ビット単位：ＣＬ０〜ＣＬ７）の読み出し動作を示している。ここで、制御信号φ１’（／φ１’）およびφ２’（／φ２’）は、制御信号φ１（／φ１）およびφ２（／φ２）と同様の（ややタイミングが異なる）信号となっている。
【００３１】
図１２に示されるように、図８に示す半導体記憶装置（ＰＲＤ方式データバスアンプ２０６を有するＤＲＡＭ）は、ＰＲＤアンプ２６１および２６２は制御信号φ１，φ２（φ１’，φ２’）によりインターリーブ駆動され、ＭＵＸ２６３によりＰＲＤアンプ２６１または２６２の出力が交互に選択されて、データバスアンプ２０６の出力（Ｃ：読み出しデータ）が出力されるようになっている。
【００３２】
なお、ＰＲＤ方式データバスアンプ２０６は、データバスＢ，／Ｂ（２００：５）上にデータが無い場合には、プリチャージ制御信号ＰＲＥが高レベル“Ｈ”となってデータバスのプリチャージを行うようになっているが、バスのプリチャージを全くしないように構成することも可能であり、その場合には、ローカルデータバスおよびグローバルデータバスのショートプリチャージスイッチ等が不要になる。さらに、プリチャージを選択的に行うことも可能であり、すぐに次のリード（読み出し動作）が始まることがわかっている場合には、プリチャージを行わないとか、バスのプリチャージコマンドを外部から供給してプリチャージを行うとか、或いは、プリチャージはライト（書き込み動作）の前だけに行ってライトアンプ１０の動作を円滑に行わせるといった選択的な動作の仕様も可能である。また、バスアンプ２０６（ＰＲＤアンプ２６１，２６２）はオートゼロ機能を有しているので、データ線に現れる電圧変化が微小な場合でもデータの検出および増幅を行えるようになっている。
【００３３】
さらに、データバスアンプ２０６は、バス（Ｂ，／Ｂ）とバスアンプ内のカレントミラーアンプ（差動アンプ２６４）の入力との間にキャパシタが挿入されることになるため、アンプの入力をこのカレントミラーアンプのセンシティビティの最も大きいところに設定することができ、その結果、さらに微小な電位変化を増幅することが可能になる。
【００３４】
ここで、オートゼロ動作およびプリチャージ動作は、インターリーブのデータ読み出しの裏の時間で行っているため、データ転送サイクルには影響を与えない（余分に時間がかかることはない）ようになっている。また、図１２に示されるように、第１のＰＲＤアンプ２６１に供給されるイネーブル信号ｅｎ１は、第２のＰＲＤアンプ２６２に供給されるイネーブル信号ｅｎ２よりも１ビット分遅いタイミングで出力され、ＭＵＸ２６３から不要な信号が出力されるのを防ぐようになっている。
【００３５】
【発明が解決しようとする課題】
上述したように、ＰＲＤ技術を適用した関連技術の半導体記憶装置は、バスのプリチャージ時間を無くして信号の伝送を行うことができるため、例えば、読み出し時のデータ伝送レートを２倍以上にすることが可能である。しかしながら、このＰＲＤ技術を適用した半導体記憶装置には、以下に示すような解決すべき課題がある。
【００３６】
まず、通常のＤＲＡＭのようなアーキテクチャにおいては、ＲＯＷブロック（ロウ側のメモリセルアレイブロック）が切り替わる際に、カラムの連続するシームレスな読み出し（Seamless Read)が途切れてしまい、当該ＲＯＷブロックのリセット時間も含めて、次のＲＯＷブロックがアクセスされるまでに長いロウ側のアクセスレイテンシ（Access Latency）が必要になる。
【００３７】
また、高速動作を図るために、短い時間でＲＯＷブロック間のバススイッチを切り替えてカラムのシームレス動作を行わせる場合、図１に示すような従来の半導体記憶装置（通常のデータバスアンプを使用したもの）では、ロウデコーダが対応することができず、また、リセット状態になるＲＯＷブロックとこれから活性化するＲＯＷブロックの両者のバスにおいて、同一のカラム選択信号ＣＬが共通に入ってしまい、非選択のセンスアンプ（Ｓ／Ａ）が誤った書き込み動作をする危険がある。さらに、ＰＲＤ方式ではないバスアンプを使用していると、前のサイクルの履歴を受けたバス情報の残留電圧値がノイズとなって、高速なプリチャージを行わない限り、バスアンプが誤動作を起こしてしまうことにもなり、シームレス動作の高速化には無理がある。
【００３８】
一方、バスアンプにＰＲＤ方式を適用した場合（ＰＲＤ方式データバスアンプを使用した半導体記憶装置）でも、短い時間でＲＯＷブロック間のバススイッチを切り替えてカラムのシームレス動作を行わせると、やはりロウデコーダが対応することができず、また、上記の非選択のセンスアンプが誤った書き込み動作をする危険は、カラム選択信号ＣＬのパルス幅が長い場合には、同様に問題になる。さらに、この非選択のセンスアンプの誤書き込みの問題は、書き込みアンプ（ライトアンプ）においても問題となるため、読み出しアンプ（データバスアンプ）にＰＲＤ方式を適用するだけでは半導体記憶装置全体の高速化を行うことはできない。また、前のサイクルの履歴を受けたバス情報の残留電圧値がノイズとなるという問題は、或る情報（ＬＳＩ情報）の記憶に対して、ノイズとなる大きな逆情報がＰＲＤ方式バスアンプに入力する可能性があり、切り替え直後のバスアンプが正しく情報を検出するためには、センスアンプが高速にバス（バス対）に情報を供給し、短時間でバス対の差電圧を所定の大きさ以上にしなければならず、本来のＰＲＤ方式の適用により得られる高速性能が切り替え時点の待ち時間により制限され、すなわち、サイクルタイムの実力が律速されることいなってしまう。
【００３９】
さらに、ＰＲＤ方式をデータバスアンプに適用して高速読み出しを可能とした場合でも、書き込み動作側は全く高速化されない。すなわち、書き込み動作は、ライトアンプの情報が、読み出し動作とは逆にグローバルデータバス→ローカルデータバススイッチ→ローカルデータバス→カラムゲート→センスアンプ→ビット線対→メモリセルという流れで伝送されるため、ＰＲＤ方式をデータバスアンプに適用しても、当然のことながら、書き込み動作を高速化することはできない。
【００４０】
本発明は、上述した従来或いは関連技術としての半導体記憶装置が有する課題に鑑み、連続的（シームレス）なカラム読み出しを可能にすると共に、読み出し動作だけでなく書き込み動作も高速化して半導体記憶装置の全体的な速度を向上させることを主たる目的とする。
【００４１】
【課題を解決するための手段】
本発明によれば、信号伝送路において、前のデータによって引き起こされる符号間干渉成分を取り除くことにより、該信号伝送路のプリチャージをビット毎に行うことなくデータを伝送する信号伝送システムであって、前記信号伝送路は枝分かれまたは階層化により切り替え可能な複数系統の信号伝送路により構成され、該複数系統の各信号伝送路にはそれぞれデータを読み出すべき対象ユニットが接続され、且つ、該信号伝送路には符号間干渉成分を取り除く回路を有する読み出し回路が接続され、前記読み出し回路は、部分応答検出方式の回路であり、該部分応答検出方式の読み出し回路は、前記信号伝送路の切り替え時の符号間干渉成分除去の補正を入力の容量値を変化させることにより行い、前記部分応答検出方式の読み出し回路は、過去に受信した信号から符号間干渉を推定する符号間干渉推定手段と、該推定された符号間干渉を現在受信している信号から差し引いて当該信号の論理を判定する判定手段とを具備し、前記符号間干渉成分を取り除く回路は、前記複数系統の信号伝送路が切り替えられる際に受けるノイズを低減し、該信号伝送路の切り替え時の符号間干渉成分除去動作を円滑化するようになっていることを特徴とする信号伝送システムが提供される。
【００４２】
また、本発明によれば、信号伝送路において、前のデータによって引き起こされる符号間干渉成分を取り除くことにより、該信号伝送路のプリチャージをビット毎に行うことなくデータを伝送する信号伝送システムであって、前記信号伝送路は切り替え可能な複数系統の伝送路により構成され、該複数系統の伝送路が第１の伝送路から第２の伝送路へ切り替えられるとき、次に選択される第２の伝送路を該伝送路の切り替え前に所定のレベルにプリチャージしてデータ伝送を継続するようにしたことを特徴とする信号伝送システムが提供される。
【００４５】
本発明の信号伝送システムによれば、複数系統の各信号伝送路にはそれぞれデータを読み出すべき対象ユニットが接続され、また、信号伝送路には符号間干渉成分を取り除く回路を有する読み出し回路が接続されている。そして、符号間干渉成分を取り除く回路は、複数系統の信号伝送路が切り替えられる際に受けるノイズを低減し、符号間干渉除去動作を円滑化して間段無くデータの伝送を継続するようになっている。
【００４６】
また、本発明の半導体記憶装置によれば、センスアンプから読み出されたメモリセルのデータは、符号間干渉成分除去機能を有するデータバスアンプに供給されう。このデータバスアンプは、データバス（ローカルデータバス）が切り替えられる際に受ける逆相ノイズを切り替え後のデータバスを経由したデータの読み出し増幅直前に相殺し、引き続く符号間干渉除去を補正して間段無くデータの伝送を継続するようになっている。
【００４７】
さらに、本発明の半導体記憶装置によれば、書き込み時において、少なくともデータバスとセンスアンプを接続するカラムゲートの選択信号が供給されている期間の一部において、センスアンプの増幅対象として接続されているビット線が負荷として切り離される。これにより、データバスの情報をセンスアンプに高速転送して書き込みのサイクル時間を短縮することができる。その後、センスアンプに書き込まれたデータはビット線を経由してメモリセルに書き込まれる。このメモリセルへの書き込み動作は、書き込みを行うセンスアンプに対する外部からのアクセスがないときに行われるので、外部からはこの書き込み動作は見えないことになる。
【００４８】
また、本発明のレシーバ回路によれば、第１の伝送路から第２の伝送路への切り替え前のｎビットと後のｎビットだけ容量の値が変化され、該第１の伝送路から第２の伝送路への切り替えによる伝送路の電圧レベルの変化によるノイズを低減するようになっている。
以上のように、本発明によれば、連続的な（間断の無い）カラム読み出しを可能にすると共に、読み出し動作だけでなく書き込み動作も高速化して半導体記憶装置の全体的な速度を向上させることができる。
【００４９】
なお、本発明は、ＤＲＡＭに限らず、様々な回路の信号伝送方式として適用可能であり、また、他の階層的ＰＲＤバスアンプにも適用することができる。
【００５０】
【発明の実施の形態】
以下、図面を参照して、本発明に係る信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置の各実施例を説明する。
図１３は本発明が適用される信号伝送システムの第１実施例としての階層化バスの構成を概念的に示す図である。図１３において、参照符号ＧＤＢはグローバルデータバス（５）、ＬＤＢ（ＬＤＢi,ＬＤＢj,…, ＬＤＢk)はローカルデータバス（４）、ＤＢＳＷ（ＤＢＳＷi,ＤＢＳＷj,…, ＤＢＳＷk)はデータバススイッチ（９）、ＣＬ（ＣＬm,ＣＬn,…）はカラム選択線（カラム選択信号），Ｃ（Ｃi,m,Ｃj,m,…, Ｃk,m;Ｃi,n,Ｃj,n,…, Ｃk,n)はユニット、そして、ＣＳＷ（ＣＳＷi,m,ＣＳＷj,m,…, ＣＳＷk,m;ＣＳＷi,n,ＣＳＷj,n,…, ＣＳＷk,n)はカラムスイッチを示している。ここで、ユニットＣは、例えば、半導体記憶装置（ＤＲＡＭ）の場合には、メモリセルまたはセンスアンプ、或いは、ドライバを備えたフリップフロップ等である。また、グローバルデータバス（グローバルバス）ＧＤＢおよびローカルデータバス（ローカルバス）ＬＤＢは、シングルバスおよび相補バスのどちらで構成してもよい。
【００５１】
図１３に示されるように、本第１実施例のバス（階層化バス）は、グローバルデータバス（ＧＤＢ）とそれに連なる複数のローカルデータバス（ＬＤＢ：ＬＤＢi,ＬＤＢj,…, ＬＤＢk)によりバスが階層的に構成されている。各ローカルデータバスＬＤＢi,ＬＤＢj,…, ＬＤＢk は、データバススイッチＤＢＳＷｉ，ＤＢＳＷｊ，・・・ＤＢＳＷｋによって、いずれかがグローバルデータバスＧＤＢに接続される。なお、各ローカルバススイッチＤＢＳＷには、各々対応するローカルバススイッチを選択して切り替えるローカルバス選択信号（複数のロウ選択信号）が供給されている。
【００５２】
各ローカルバスＬＤＢには、情報を読み出すべきユニットＣ（Ｃx,y)が少なくとも一つ以上従属（帰属）し、各ユニットＣはカラムスイッチＣＳＷ（カラムゲートに相当）によってローカルデータバスＬＤＢに結合される。ここで、図１３においては、カラムゲートＣＳＷの切り替えは、カラム選択信号ＣＬにより行われる。
【００５３】
図１３に示す第１実施例では、各カラム選択信号ＣＬが異なるローカルデータバスＬＤＢに従属するユニットのカラムスイッチＣＳＷに対して同時に供給されるようになっている。ただし、図示しないが、各々のカラム選択信号が、全てのローカルデータバス上のユニットのスイッチを開閉する必要は無く、また、全てのローカルバスに従属するユニットの数が均一である必要も無い。また、ユニットＣは、グローバルデータバスＧＤＢに直接従属するように構成してもよい。ここで、最小限の必要な要件としては、グローバルデータバスＧＤＢに対して、切り替え可能な複数（２個以上）のユニットＣを設け、合わせて２個以上の「ローカルデータバスＬＤＢまたはユニットＣ」がグローバルデータバスＧＤＢに対してスイッチ（ＤＢＳＷ）を介して直接従属していることである。なお、存在するローカルデータバスＬＤＢには、複数（２個以上）のユニットＣが従属する。すなわち、ローカルデータバスＬＤＢに２個以上のユニットＣが従属しない場合には、バスとは呼ばず、それはユニットＣのグローバルデータバスＧＤＢへの直接従属と等価になるからである。
【００５４】
図１３に示されるように、グローバルデータバスＧＤＢには、少なくとも一つの読み出し増幅器（データバスアンプ６０）ＡＭＰが結合し、最終的な増幅結果をデータ出力として出力する。ここで言う増幅とは、バスに現れる選択された目的のユニットが有する情報を増幅するという読み出し動作であり、各ユニットＣの構成としたは、前述したように、メモリセルやメモリセルを読み出して増幅するセンスアンプ（ラッチ）、或いは、最終段にバスドライバを有する理論回路（フリップフロップ）等のように、増幅器ＡＭＰが論理“１”および“０”の情報が読み出せるものであればいずれのものでも構わない。
【００５５】
図１４は本発明が適用される信号伝送システムの第２実施例としての枝分かれバスの構成を概念的に示す図である。
図１４に示されるように、本第２実施例のバス（枝分かれバス）は、グローバルデータバス（ＧＤＢ）とデータバススイッチＤＢＳＷ（ＤＢＳＷa 〜ＤＢＳＷe)により枝分かれされた複数のローカルデータバス（ＬＤＢ：ＬＤＢi,ＬＤＢi-i,ＬＤＢj,ＬＤＢk,; ＬＤＢp,ＬＤＢq,ＬＤＢr)によりバスが枝分かれするように構成されている。各ローカルデータバスＬＤＢi,ＬＤＢi-i,ＬＤＢj,ＬＤＢk;ＬＤＢp,ＬＤＢq,ＬＤＢr は、データバススイッチＤＢＳＷa 〜ＤＢＳＷe によって、いずれかがグローバルデータバスＧＤＢに接続され、読み出し増幅器（データバスアンプ６０）ＡＭＰを介してデータが出力される。具体的に、例えば、ローカルデータバスＬＤＢq は、データバススイッチＤＢＳＷb およびＤＢＳＷdeがオン状態で、他のデータバススイッチＤＢＳＷa,ＤＢＳＷc,ＤＢＳＷe がオフ状態のときに選択されてグローバルデータバスＧＤＢ（アンプ６０）に接続されることになる。なお、例えば、データバススイッチＤＢＳＷa のように、１つのスイッチに対して複数のデータバスが従属するように構成してもよい。なお、本第２実施例においても、前記第１実施例と同様に、グローバルデータバスＧＤＢおよびローカルデータバスＬＤＢは、シングルバスおよび相補バスのどちらで構成してもよい。
【００５６】
図１５は関連技術の信号伝送システムにおけるＰＲＤ方式のデータバスアンプの一例を概略的に示す図であり、前述した図１０の一方のＰＲＤアンプ２６１（２６２）と同様の構成となっている。すなわち、ＰＲＤアンプ２６０は、第１のタイミングで符号間干渉成分の推定を行い、また、次の第２のタイミングでデータの判定を行うようになっている。
【００５７】
図１６は図１５のデータバスアンプを適用した場合の課題を説明するための信号伝送システムにおける動作波形の一例を示す図であり、ワーストケースの動作を示す波形図である。
図１６に示されるように、例えば、グローバルデータバスＧＤＢを介してデータバスアンプに供給される読み出しデータがローカルデータバスＬＤＢ１からＬＤＢ５に切り替えられるとき、図１５に示すような関連技術としてのバスアンプを使用したワーストケースにおいて、すなわち、次に切り替わるローカルデータバスＬＤＢ５，／ＬＤＢ５対の電位が切り替わる直前のグローバルデータバスＧＤＢ，／ＧＤＢ対の電位と逆の関係になっており、しかも、次に切り替わるローカルデータバスＬＤＢ５，／ＬＤＢ５対の電位差が最大となっていると、誤動作を生じる危険がある。すなわち、図１６に示されるように、切り替え前の次のローカルデータバス（ＬＤＢ）対の電圧は、切り替え時にグローバルデータバス（ＧＤＢ）に現れるが、図１５に示す関連技術のＰＲＤデータバスアンプ２６０を使用した場合には、切り替え直前のビットの電位から生成した参照レベル（Reference Level)と、切り替え直後の相補型のＰＲＤデータアンプ２６０の差動入力レベルとの差が無くなって誤動作してしまう。具体的に、図１６における参照符号ＥＰ１で示されるように、本来はデータ“１”が出力されるべき個所（ビット）がデータ“０”として出力される危険がある。
【００５８】
図１７は図１５のデータバスアンプを適用した場合の課題を説明するための信号伝送システムにおける動作波形の他の例を示す図である。この図１７の場合には、ローカルデータバス（ＬＤＢ）にプリチャージ回路が設けられていて、次に切り替えられる（次にグローバルデータバスＧＤＢに繋がれる）ローカルデータバス（ＬＤＢ５）を切り替わりタイミングの直前にプリチャージするようになっている。すなわち、ローカルデータバスＬＤＢ５のプリチャージ回路を制御するプリチャージ制御信号ＰＲＥ５を、ローカルデータバスＬＤＢ１からＬＤＢ５に切り替わる直前（約２ビット前）だけ出力して、例えば、次に切り替えられるローカルデータバスＬＤＢ５（ＬＤＢ５，／ＬＤＢ５）をＶii／２へプリチャージするようになっている。この場合には、図１６のワーストケースよりは参照レベルと相補型のＰＲＤデータアンプ２６０の差動入力レベルとの差を大きくすることはできるが、例えば、参照符号ＥＰ２で示す個所では、以前として、そのレベル差（絶対値の大きさ）は小さいため、例えば、ノイズ等によって誤動作を生じる危険がやはり存在する。
図１８は本発明の信号伝送システムにおけるＰＲＤ方式のデータバスアンプの一例を概略的に示す図であり、図１３の第１実施例および図１４の第２実施例の各データバスアンプ６０の構成例を示すものである。
【００５９】
図１８に示されるように、ＰＲＤアンプ６０は、ＰＲＤ機能部分６６、該ＰＲＤ機能部分６６の後段に設けられた差動アンプ６４、および、アンプ用プリチャージ回路６５を備えて構成されている。ここで、図１５および図１８の比較から明らかなように、図１３および図１４の各実施例に適用されるデータバスアンプ６０のＰＲＤ機能部分６６は、図１５の関連技術のデータバスアンプ２６０のＰＲＤ機能部分２６６に対して、参照符号６６ａで示す制御信号φ３（／φ３）により制御される４つのスイッチ素子（例えば、トランスファゲート）および２つのキャパシタＣ３０ａ，Ｃ３０ｂが付加された構造となている。ここで、図１８に示す差動アンプ６４およびアンプ用プリチャージ回路６５は、図１５における差動アンプ２６４およびアンプ用プリチャージ回路２６５と同様の構成となっている。なお、後述するように、ＰＲＤ方式のデータバスアンプ６０をインターリーブ動作するＰＲＤアンプ（６１，６２）として２つ設け、さらに、交互に一方のＰＲＤアンプの出力を選択して出力するマルチプレクサ（６３）を用いてより高速なデータ転送を行うように構成することも可能である。
【００６０】
図１９は図１８のデータバスアンプを適用した信号伝送システムにおける動作波形の一例を示す図であり、ローカルデータバスＬＤＢ１（バンク１）からローカルデータバスＬＤＢ５（バンク５）に切り替えてデータを読み出す様子を示している。具体的に、例えば、図１３において、データバススイッチＤＢＳＷを切り替えて、グローバルデータバスＧＤＢを介してデータバスアンプ６０で読み出すデータをローカルデータバスＬＤＢ１からＬＤＢ５に切り替える場合を示すものである。
【００６１】
図１９に示されるように、例えば、ローカルデータバスＬＤＢ１からローカルデータバスＬＤＢ５への切り替えを行う場合、切り替わり直前の１ビットおよび切り替わり直後の１ビット（合計２ビット）の期間のみ制御信号φ３（／φ３）をイネーブル状態として、キャパシタＣ３０ａおよびＣ３０ｂの前後に設けられたスイッチ素子をオン状態とする。このとき、キャパシタＣ３０ａおよびＣ３０ｂの容量値Ｃ３０は、キャパシタＣ１０ａおよびＣ１０ｂの容量値をＣ１０とし、キャパシタＣ２０ａおよびＣ２０ｂの容量値をＣ２０として、Ｃ３０＝｛α（Ｃ１０−Ｃ２０）・（Ｃ１０＋Ｃ２０）｝／｛（２−α）Ｃ１０＋αＣ２０｝で表される。
【００６２】
ここで、αは、グローバルデータバスＧＤＢの容量（寄生容量）をＣGDB とし、ローカルデータバスＬＤＢの容量（寄生容量）をＣLDB とすると、α＝ＣLDB ／（ＣGDB ＋ＣLDB ）となっている。また、Ｃ１０およびＣ２０に関しては、関連技術のＰＲＤアンプと同様に、バスの時定数をτとすると、（Ｃ１０−Ｃ２０）／（Ｃ１０＋Ｃ２０）＝ｅｘｐ（−Ｔ／τ）をほぼ満たすものになる。なお、Ｔは１ビットあたりのドライバ出力有効時間である。
【００６３】
図１９に示されるように、本実施例によれば、データバスの切り替え（例えば、ローカルデータバスＬＤＢ１からＬＤＢ５への切り替え）が起きても、ＰＲＤ方式のバスアンプを使用し、且つ、次に選択されるローカルデータバス）ＬＤＢ５）のプリチャージを行う（切り替わり直前の１ビットおよび切り替わり直後の１ビットの期間だけ制御信号φ３をイネーブル状態とする）ことにより、すなわち、切り替わり前後の期間だけキャパシタＣ３０ａおよびＣ３０ｂをキャパシタＣ２０ａおよびＣ２０ｂと並列に接続して参照レベルの補正を行うことにより、参照符号ＥＰ３で示されるように、ＩＳＩ（Inter Signal Interference:符号間干渉成分）レベルを低減し、バスアンプ（６０）により間断無くデータの連続読み出しを行えるようになっている。なお、この本発明の動作は、後述する各実施例において、より一層明らかに詳述される。
【００６４】
図２０は本発明が適用される半導体記憶装置の構成例を示すブロック図であり、具体的には、３２ビットＤＲＡＭコアの要部構成を示すものである。図２０において、参照符号１はメモリセルアレイ、２はワードデコーダアレイ（サブワードデコーダ：ＳＷＤＥＣ）、２’はワードデコーダアレイ（メインワードデコーダ：ＭＷＤＥＣ）、３はセンスアンプアレイ、４はローカルデータバス（ＬＤＢ）、５はグローバルデータバス（ＧＤＢ）、６はデータバスアンプ（差動型ＰＲＤデータバスアンプ：ＤＰＲＤ）、９はローカルデータバススイッチ、１２はカラムデコーダ（ＣＤＥＣ）、そして、１３はＰＲＤパルス生成回路を示している。ここで、ＰＲＤパルス生成回路１３は、データバスアンプ６で使用する制御信号（φ１，φ２，φ３）等を生成する回路である。
【００６５】
図２０においては、各データバスアンプ６がそれぞれローカルデータバススイッチ９を介してグローバルデータバス４に接続されるローカルデータバス５からのデータを並列的に出力するようになっている。ここで、グローバルデータバス４およびローカルデータバス５は、シングルバス（ＧＤＢ；ＬＤＢ）として構成してもよいが、相補バス（ＧＤＢ，／ＧＤＢ；ＬＤＢ，／ＬＤＢ）として構成することもできる。
【００６６】
図２１は本発明が適用される信号伝送システムの第３実施例としての階層化バスの構成を概念的に示す図である。
図２１の第３実施例では、前述した図１３の第１実施例の階層化バスに対して、各ローカルデータバスＬＤＢi,ＬＤＢj,…, ＬＤＢk に対して、すなわち、グローバルデータバスＧＤＢに直接従属するユニットに対してそれぞれプリチャージ回路Ｐｒｅi,Ｐｒｅj,…, Ｐｒｅk が設けられ、各ローカルデータバス或いはユニットがそれぞれプリチャージされるようにようになっている。ここで、ユニットＣは、図１３の第１実施例と同様に、例えば、半導体記憶装置（ＤＲＡＭ）の場合には、メモリセルまたはセンスアンプ、或いは、ドライバを備えたフリップフロップ等である。また、各プリチャージ回路Ｐｒｅi,Ｐｒｅj,…, Ｐｒｅk には、それぞれ専用のプリチャージ制御信号が供給され、独立して各ローカルデータバスＬＤＢi,ＬＤＢj,…, ＬＤＢk のプリチャージ制御を行うようになっている。なお、グローバルデータバスＧＤＢおよびローカルデータバスＬＤＢは、シングルバスおよび相補バスのどちらで構成してもよい。
【００６７】
図２２は本発明が適用される信号伝送システムの第４実施例としての枝分かれバスの構成を概念的に示す図である。
図２２の第４実施例では、前述した図１４の第２実施例の枝分かれバスに対して、各ローカルデータバスＬＤＢi,ＬＤＢi-i,ＬＤＢj,ＬＤＢk;ＬＤＢp,ＬＤＢq,ＬＤＢr に対してそれぞれプリチャージ回路Ｐｒｅi,Ｐｒｅi-i,Ｐｒｅj,Ｐｒｅk;Ｐｒｅp,Ｐｒｅq,Ｐｒｅr が設けられ、各ローカルデータバスがそれぞれプリチャージされるようにようになっている。ここで、本第４実施例においても、前記第３実施例と同様に、各プリチャージ回路Ｐｒｅi,Ｐｒｅi-i,Ｐｒｅj,Ｐｒｅk;Ｐｒｅp,Ｐｒｅq,Ｐｒｅr には、それぞれ専用のプリチャージ制御信号が供給され、独立して各ローカルデータバスＬＤＢi,ＬＤＢi-i,ＬＤＢj,ＬＤＢk;ＬＤＢp,ＬＤＢq,ＬＤＢr のプリチャージ制御を行うようになっている。なお、本第４実施例においても、グローバルデータバスＧＤＢおよびローカルデータバスＬＤＢは、シングルバスおよび相補バスのどちらで構成してもよい。
【００６８】
図２３は本発明の信号伝送システムにおけるＰＲＤ方式のデータバスアンプの他の例を概略的に示す図であり、上述した第３実施例および第４実施例におけるデータバスアンプＡＭＰ（６）の一例を示すものである。
図２３に示されるように、ＰＲＤ方式のデータバスアンプ６は、並列に設けられた２つのＰＲＤ方式のコンパレータ（ＰＲＤコンパレータ：ＰＲＤアンプ）６１，６２を有し、インターリーブ駆動するようになっている。すなわち、一方の（第１の）ＰＲＤコンパレータ６１が符号間干渉の推定動作を行っている間に、他方の（第２の）ＰＲＤコンパレータ６２がデータの判定動作を行い、また、一方のＰＲＤコンパレータ６１がデータの判定動作をを行っている間に、他方のＰＲＤコンパレータ６２が符号間干渉の推定動作を行うようになっている。そして、マルチプレクサ６３により、２つのＰＲＤコンパレータ６１，６２の一方の出力が交互に選択して出力され、これにより、高速に信号の読み出しを可能とするようになっている。
【００６９】
図２４は図２３のデータバスアンプにおけるＰＲＤコンパレータを示す図である。
図２４と図１８との比較から明らかなように、データバスアンプ６を構成する各ＰＲＤコンパレータ６１，６２は、図１８に示すデータバスアンプ６０と同様の構成とされている。ただし、一方のＰＲＤコンパレータ６１において、キャパシタＣ３０ａ，Ｃ３０ｂの接続は制御信号φ３により制御され、また、他方のＰＲＤコンパレータ６２において、キャパシタＣ３０ａ，Ｃ３０ｂの接続は制御信号φ３’により制御されるようになっている。なお、ＰＲＤコンパレータ６１，６２に供給される制御信号φ３，φ３’は、インターリーブ駆動される２つのＰＲＤコンパレータの内、バスの切り替えタイミングに対応した一方のＰＲＤコンパレータのみに必要とされ、例えば、バスの切り替えタイミングが所定の偶数個のビット毎に生じる（一般的には、偶数ビット毎に生じる）場合には、後述するように、例えば、一方のＰＲＤコンパレータ６１にのみキャパシタＣ３０ａ，Ｃ３０ｂを設けて制御信号φ３で接続を制御し、他方のＰＲＤコンパレータ６２にはキャパシタＣ３０ａ，Ｃ３０ｂを設けず、制御信号φ３’も供給しないように構成してもよい。
【００７０】
図２５は図２３のデータバスアンプを適用した信号伝送システムにおける動作波形の一例を示す図である。
図２５に示されるように、例えば、ローカルデータバスＬＤＢ１からローカルデータバスＬＤＢ５への切り替えを行う場合、次にグローバルデータバスＧＤＢ（ＧＤＢ，／ＧＤＢ）に接続されるローカルデータバスＬＤＢ５（ＬＤＢ５，／ＬＤＢ５）を、例えば、切り替わりの２ビット前の期間において、該ローカルデータバス対ＬＤＢ５，／ＬＤＢ５の短絡（ショート）およびプリチャージを行う。すなわち、ローカルデータバス対ＬＤＢ５，／ＬＤＢ５に設けられたプリチャージ回路の制御信号ＰＲＥ５を切り替わりの２ビット前の期間イネーブルとすることにより、例えば、図２５における参照符号ＴＰ１のタイミングで、相補のローカルデータバスＬＤＢ５，／ＬＤＢ５をショートして中間電位（Ｖii／２）にプリチャージする。
【００７１】
さらに、切り替わり直前の１ビットおよび切り替わり直後の１ビット（合計２ビット）の期間のみ制御信号φ３をイネーブル状態として、一方のＰＲＤコンパレータ６１におけるキャパシタＣ３０ａおよびＣ３０ｂの前後に設けられたスイッチ素子をオン状態とすることにより、次に該ローカルデータバスＬＤＢ５，／ＬＤＢ５が切り替わった（グローバルデータバスＧＤＢ，／ＧＤＢに接続された）ときに、グローバルデータバスの電位変化が決まるため、図２４のＰＲＤコンパレータ（ＰＲＤアンプ）でその切り替わりによる電位変化分を差し引くことができる。すなわち、切り替わり前後の期間だけキャパシタＣ３０ａおよびＣ３０ｂをキャパシタＣ２０ａおよびＣ２０ｂと並列に接続して参照レベルの補正を行うことにより、参照符号ＥＰ４で示されるように、ＩＳＩ（Inter-Symbol Interference:符号間干渉成分）レベルを低減し、バスアンプ６により間断無くデータの連続読み出しを行えるようになっている。
【００７２】
ここで、キャパシタＣ３０ａおよびＣ３０ｂの容量値Ｃ３０は、キャパシタＣ１０ａおよびＣ１０ｂの容量値をＣ１０とし、キャパシタＣ２０ａおよびＣ２０ｂの容量値をＣ２０として、Ｃ３０＝｛α（Ｃ１０−Ｃ２０）・（Ｃ１０＋Ｃ２０）｝／｛（２−α）Ｃ１０＋αＣ２０｝で表される。
なお、αは、グローバルデータバスＧＤＢの容量（寄生容量）をＣGDB とし、ローカルデータバスＬＤＢの容量（寄生容量）をＣLDB とすると、α＝ＣLDB ／（ＣGDB ＋ＣLDB ）となっている。また、Ｃ１０およびＣ２０に関しては、関連技術のＰＲＤアンプと同様に、バスの時定数をτとすると、（Ｃ１０−Ｃ２０）／（Ｃ１０＋Ｃ２０）＝ｅｘｐ（−Ｔ／τ）をほぼ満たすものになる。さらに、Ｔは１ビットあたりのドライバ出力有効時間である。
【００７３】
図２５の動作波形に示されるように、データバス（ローカルデータバス）の切り替わりが起きてもＰＲＤ方式バスアンプと次に選択されるローカルデータバスのプリチャージにより、間断することなくデータの読み出し処理を行うことができる。ここで、同一のローカルデータバスのドライバから連続してデータが送られて来ている間、このローカルデータバスにおいては、プリチャージは行われない。図２５の例では、次に選択されるローカルデータバスの選択前のプリチャージレベルをドライバの電源レベルの半分（Ｖii／２）としているが、必ずしもそうする必要はなく、略電源レベルの半分程度のレベルであればよく、また、少なくとも、電源レベル（Ｖii）とグランドレベル（Ｖss）との間にあればよい。なお、ローカルデータバス対のそれぞれ（ＬＤＢ，／ＬＤＢ：ＬＤＢ５，／ＬＤＢ５）は、略同じレベルにプリチャージする。
【００７４】
以上において、図２５では、次に選択されるローカルデータバス（ＬＤＢ５）のプリチャージをローカルデータバスの切り替わり（ＬＤＢ１からＬＤＢ５への切り替わり）の２ビット前から行っているが、１ビット前からでもよく、また、いつも使わないローカルデータバスはプリチャージされている状態としておき、ローカルデータバスが切り替わるとき、選択されたローカルデータバスのプリチャージを解除するように構成してもよい。
【００７５】
図２６は図２３のデータバスアンプを適用した信号伝送システムにおける特徴的な動作を説明するための波形図であり、使わないローカルデータバス（ＰＲＥ２，ＰＲＥ３，ＰＲＥ４，ＰＲＥ６，…）をプリチャージされている状態としておき、ローカルデータバスが切り替わる（ＬＤＢ１からＬＤＢ５への切り替わる）とき、選択されたローカルデータバス（ＬＤＢ５）のプリチャージを解除するように構成した例を示すものである。
【００７６】
図２７は図２１に示す第３実施例の変形例としての階層化バスの構成を概念的に示す図である。
図２７に示す階層化バスは、図２１に示す第３実施例としての階層化バスにおいて、グローバルデータバスＧＤＢにプリチャージ回路８を設けたものであり、他の構成は図２１と同様である。本変形例のように、グローバルデータバスＧＤＢにプリチャージ回路８を設けた場合には、例えば、バス（グローバルデータバス）が動作していないとき、すなわち、スタンバイのときに、バスをプリチャージしておく等のことができる。なお、グローバルデータバス部にプリチャージ回路を設けない場合であっても、スタンバイ時にバスをプリチャージしておくことは可能である。
【００７７】
図２８は本発明が適用される信号伝送システムの第５実施例としてのＰＲＤ方式のデータバスアンプを概略的に示す図であり、図２３に示すＰＲＤコンパレータ６１，６２に対してそれぞれイネーブル信号ｅｎＡ，ｅｎＢを供給して制御するようになっている。
図２８に示されるように、ＰＲＤ方式のデータバスアンプ６は、並列に設けられた２つのＰＲＤコンパレータ６１’，６２’を有し、インターリーブ駆動するようになっている。すなわち、一方のＰＲＤコンパレータ６１’（Ａ）が符号間干渉の推定動作を行っている間に、他方のＰＲＤコンパレータ６２’（Ｂ）がデータの判定動作を行い、また、一方のＰＲＤコンパレータ６１’がデータの判定動作をを行っている間に、他方のＰＲＤコンパレータ６２’が符号間干渉の推定動作を行うようになっている。そして、マルチプレクサ６３により、２つのＰＲＤコンパレータ６１’，６２’の一方の出力が交互に選択して出力され、これにより、高速に信号の読み出しを可能とするようになっている。
【００７８】
ここで、本第５実施例のデータバスアンプ６は、２つのＰＲＤコンパレータ６１’および６２’のそれぞれに対してイネーブル信号ｅｎＡおよびｅｎＢが供給され、バスアンプ６（６１’，６２’）がデータ転送時以外には動作しないように構成されている。
図２９は図２８のデータバスアンプにおけるＰＲＤコンパレータを示す図である。
【００７９】
図２９に示されるように、ＰＲＤコンパレータ６１’（６２’）の差動アンプ６４’は、イネーブル信号ｅｎＡ（ｅｎＢ）によりその動作が制御されるカレントミラーアンプとして構成されている。なお、ＰＲＤ機能部分６６およびアンプ用プリチャージ回路６５は、例えば、図２４のＰＲＤコンパレータにおけるものと同様である。
【００８０】
図３０は図２８のデータバスアンプの動作の一例を説明するための図である。図３０に示されるように、例えば、一方のＰＲＤコンパレータ６１’の動作を制御するイネーブル信号ｅｎＡは、他方のＰＲＤコンパレータ６２’の動作を制御するイネーブル信号ｅｎＢよりも１ビット早く出力されるようになっており、両方のＰＲＤコンパレータ６１’および６２’が同時に動作を開始した場合における始めのビットの無効なデータを出力させないようになっている。すなわち、イネーブル信号ｅｎＡが先に出力（イネーブル）され、一方のＰＲＤコンパレータ６１’が符号間干渉成分の推定動作およびコンパレータのオートゼロ動作を行うようになっている。このとき、他方のＰＲＤコンパレータ６２’は、まだ動作を開始していない。
【００８１】
一方のＰＲＤコンパレータ６１’のイネーブル信号ｅｎＡは、データがバスアンプに到着する１ビットタイム前に起動し、次のビットタイムの始め（イニシャルビット目）に、他方のＰＲＤコンパレータ６２’のイネーブル信号ｅｎＢが出力されて該他方のＰＲＤコンパレータ６２’がイネーブルになる。このイニシャルビットでは、一方のＰＲＤコンパレータ６１’がデータを受け取ってデータの判定を行い、同時に、他方のＰＲＤコンパレータ６２’は、符号間干渉成分の推定動作およびオートゼロ動作を行うことになる。なお、本第５実施例（図２８〜図３０）において、ＰＲＤコンパレータ（６１’，６２’）は、コンパレータ（差動アンプ６４’）の非対称性を除去して、感度を増大させるために、オートゼロ機能（差動アンプ６４’の一方の入力と出力を短絡するリセット機能）を有している。
【００８２】
ここで、例えば、バスアンプ（６）への入力信号が十分に大きい場合（コンパレータの非対称性を補うくらい十分に大きい場合）には、必ずしもオートゼロ機構は必要ではない。また、イネーブル信号ｅｎＡ，ｅｎＢは同時に止めても各ＰＲＤコンパレータ６１’，６２’（差動アンプ６４’）を停止してもよいが、例えば、データの出力が何ビットあるかが判っていれば、出力が終わった順に止めるように構成してもよい。
【００８３】
図３１は図２８のデータバスアンプの変形例を示す図であり、読み出しが常に偶数ビットづつに限られる場合のデータバスアンプを示すものである。また、図３２は図３１のデータバスアンプの動作の一例を説明するための波形図である。なお、図３２において、イネーブル信号ｅｎＡ，ｅｎＢにおける『Ｉ』は符号間干渉成分（ＩＳＩ）の推定動作を示し、『Ｄ』は信号判定動作を示している。
【００８４】
図３１および図２８の比較から明らかなように、本変形例では、一方のＰＲＤコンパレータ６１’は図２８（図２９）と同様に構成し、他方のＰＲＤコンパレータ６２”におけるＰＲＤ機能部分を図１５に示す関連技術におけるＰＲＤ機能部分（２６６）と同様に構成するようになっている。そして、イネーブル信号ｅｎＡ，ｅｎＢにより、一方のＰＲＤコンパレータ６１’が先に動作するようになっており、該ＰＲＤコンパレータ６１’は、  偶数ビットを読み出すとき、常にバスの切り替えの直前のビットで符号間干渉成分の推定動作（Ｉ）を行い、バスの切り替えの直後のビットで信号判定動作（Ｄ）を行うようになっている。
【００８５】
すなわち、図３２に示されるように、バスの切り替えタイミングが偶数ビット毎に生じる（一般的には、偶数ビット毎に生じる）場合、すなわち、バスの切り替えタイミングが符号間干渉成分推定動作Ｉから信号判定動作Ｄに切り替わる一方のＰＲＤコンパレータ６１’（コンパレータＡ）に同期して生じる場合、一方のＰＲＤコンパレータ６１’にのみキャパシタＣ３０ａ，Ｃ３０ｂを設けて制御信号φ３で接続を制御すればよいため、他方のＰＲＤコンパレータ６２”におけるＰＲＤ機能部分（２６６）に対してキャパシタＣ３０ａ，Ｃ３０ｂおよび制御信号φ３’により制御されるスイッチ素子を設けなくても同様の効果が得られるのである。このように、回路構成を必要十分なものとすることで、図２８に示す第５実施例におけるＰＲＤバスアンプ６よりも回路規模を削減することが可能になる。なお、他方のＰＲＤコンパレータ６２”における差動アンプ６４’のオートゼロ動作は、制御信号φ２により制御すればよい。
【００８６】
なお、図２５で述べたのと同様に、次に選択されるローカルデータバス（ＬＤＢ５）のプリチャージをローカルデータバスの切り替わり（ＬＤＢ１からＬＤＢ５への切り替わり）の２ビット前から行っているが、１ビット前からでもよく、また、いつも使わないローカルデータバスはプリチャージされている状態としておき、ローカルデータバスが切り替わるとき、選択されたローカルデータバスのプリチャージを解除するように構成してもよい。
【００８７】
図３３は本発明が適用される半導体記憶装置におけるライトアンプ（１０）の一例を示す回路図であり、また、図３４は本発明が適用される半導体記憶装置におけるライトアンプの他の例を示す回路図である。
図３３および図３４に示されるように、各ライトアンプは、イネーブル信号ｅｎおよびデータ（書き込みデータ）ＤＡＴＡを受け取り、相補のグローバルデータバスＧＤＢ，／ＧＤＢを該データＤＡＴＡに応じたレベルに駆動するようになっている。
【００８８】
ここで、図３３および図３４の比較から明らかなように、図３４に示すライトアンプは、図３３に示すライトアンプに対して、各グローバルデータバスＧＤＢ，／ＧＤＢを駆動する電源部にＮＭＯＳトランジスタをさらに設けることにより、すなわち、各出力段のＰＭＯＳトランジスタと内部電源線（Ｖii）との間にＮＭＯＳトランジスタを挿入することにより、データバス（ＧＤＢ，／ＧＤＢ）が『内部電源電圧（Ｖii）−ＮＭＯＳトランジスタの閾値電圧（Ｖth）』以上のレベルに上がらないように構成したものである。また、書き込み動作は低電位電源線（Ｖss）に接続されたＮＭＯＳトランジスタの駆動力で高レベル“Ｈ”側のデータを低レベル“Ｌ”にするという動作が主要なものであり、データバスの高レベル“Ｈ”側のレベルが低めのレベルにあれば、低レベル“Ｌ”に向かうスピードはより速くなり、結果として、より一層高速な書き込み動作が可能になる。
【００８９】
なお、図３３および図３４に示すライトアンプの動作は、後に、図７１を参照して詳述する。
図３５は本発明が適用される信号伝送システムの第６実施例としての階層化バスの構成を概念的に示す図であり、図２１に示す第３実施例の階層化バスの構成におけるＰＲＤ方式のデータバスアンプ６として、上述した第５実施例（第５実施例の変形例：イネーブル信号ｅｎＡ，ｅｎＢにより制御されるデータバスアンプ）を適用したものである。なお、図２２に示す第４実施例の枝分かれバスの構成におけるＰＲＤ方式のデータバスアンプ６として、イネーブル信号ｅｎＡ，ｅｎＢにより制御されるデータバスアンプを適用することもできるのはもちろんである。
【００９０】
図３６は本発明が適用される信号伝送システムの第７実施例としての半導体記憶装置の構成例を示すブロック図であり、図３７は図３６の半導体記憶装置における動作波形の一例を示す図である。図３６において、参照符号１はメモリセルアレイ、２’はワードデコーダアレイ（メインワードデコーダ：ＭＷＤＥＣ）、３はセンスアンプ（センスアンプアレイ）、４はローカルデータバス（ＬＤＢ）、５はグローバルデータバス（ＧＤＢ）、６はデータバスアンプ（差動型ＰＲＤデータバスアンプ：ＤＰＲＤ）、９はローカルデータバススイッチ、１２はカラムデコーダ（ＣＤＥＣ）、１３はＰＲＤパルス生成回路、１４はローカルデータバススイッチ用パルス生成回路、そして、１５はロウブロック状態ラッチ回路を示している。ここで、ＰＲＤパルス生成回路１３は、データバスアンプ６で使用する制御信号（φ１，φ２，φ３）等を生成する回路であり、ローカルデータバススイッチ用パルス生成回路１４は、各ローカルデータバススイッチ９のスイッチングを制御する信号を生成する回路である。
【００９１】
図３６に示されるように、半導体記憶装置（主要部）は、８つのロウブロック（ＲＢ：ＲＢ０〜ＲＢ７）を備えて構成され、各ロウブロックＲＢはそれぞれメインワードデコーダ（ＭＷＤＥＣ）２’およびサブワードデコーダ（ＳＷＤＥＣ）２を有している。そして、各ロウブロックＲＢを渡るローカルデータバス（ＬＤＢ）４の切り替え時には、連続的な（間断のない、ギャップレスの）データ読み出しを行うようになっており、センスアンプ３がドライバの役目を果たすようになっている。また、ＰＲＤ方式データバスアンプ６は、グローバルデータバス５上に設けられている。なお、本発明は、図３６に示す構成を有する半導体記憶装置に限定されるものではなく、様々な構成の半導体記憶装置に適用することができるのはいうまでもない。
【００９２】
本第７実施例においては、センスアンプ３から、選択されたカラムゲートおよびローカルデータバススイッチ９を介し、さらに、グローバルデータバス５を介してデータを転送し、符号間干渉成分除去（推定）機能のある相補型バスアンプで増幅する。ここで、ＰＲＤバスアンプ６内で使用するパルス（制御信号）は、ＰＲＤパルス生成回路１３で生成されるようになっている。また、本第７実施例では、１つのＰＲＤパルス生成回路１３から２つのＰＲＤバスアンプ６に対して上記のパルスを供給しているが、パルスの供給の仕方はこれに限定されるものではい。具体的に、例えば、４つのＰＲＤバスアンプに対して１つのＰＲＤパルス生成回路１３からのパルスを与えるように構成することもでき、また、全てのＰＲＤバスアンプ６に対して１つのＰＲＤパルス生成回路１３から与えてもよい。
【００９３】
ＰＲＤパルス生成回路１３に供給するクロックＣＬＫは、場所によってスキューが出ないように、例えば、ツリー状にして供給しているが、これに限定されるものではない。さらに、本第７実施例では、ロウブロック状態ラッチ回路１５により、ローカルデータバス４の切り替え時に間断なくデータ読み出しを行うために必要となるロウブロックの状態を記憶するようになっており、例えば、ロウブロック状態ラッチ回路１５を各ロウブロックＲＢに対して２個の状態を記憶するためのラッチとして構成することができる。すなわち、１つは、次にアクセスするロウブロックであることを示す状態（ＮＥＸＴ：ネクスト）であり、もう一つは現在アクセスしているロウブロックであることを示す状態（ＣＵＲＲＥＮＴ：カレント）である。このラッチ回路１５からメインワードデコーダ（ＭＷＤＥＣ）２’上にその状態を表すＲＢ＠Ｃ信号（ＲＢ＠が現在アクセスしているロウブロックであることを示す信号）およびＲＢ＠Ｎ信号（ＲＢ＠が次にアクセスするロウブロックであることを示す信号）が走り、これらＲＢ＠Ｃ信号およびＲＢ＠Ｎ信号が各ロウブロックＲＢ（ＲＢ０〜ＲＢ７）に対して与えられる（すなわち、＠は０〜７である）。なお、バスの切り替え時にバスを選択的にドライブするための選択トランジスタ（カラムゲート）の選択信号（ＣＬ）は、活性化されているローカルバス系統と非活性のローカルバス系統で共通化されている。
【００９４】
図３７では、現在アクセスしているロウブロック（ＣＵＲＲＥＮＴロウブロック）がＲＢ１（ＲＢ１Ｃ）で、次にアクセスするロウブロック（ＮＥＸＴロウブロック）がＲＢ３（ＲＢ３Ｎ）の場合を示している。
図３７において、参照符号ＴＰ１は、相補のローカルデータバス４（ＬＤＢ，／ＬＤＢ）をショートして中間電位（Ｖii／２）にプリチャージするタイミングを示し、また、ＴＰ２は、グローバルデータバス（ＧＤＢ：５）と次にアクセスするロウブロックＲＢ３におけるローカルデータバス（ＬＤＢ：４）を繋ぐスイッチ（ローカルデータバススイッチ９）が起動し始めるタイミングを示している。なお、タイミングＴＰ２は、グローバルデータバスＧＤＢと現在アクセスしているロウブロックＲＢ１におけるローカルデータバスＬＤＢを繋いでいるローカルデータバススイッチ（９）の解除信号が動作し始めるタイミングでもある。また、本第７実施例では、タイミング切り替わりの１ビット前のタイミング（タイミングＴＰ１）において、次にアクセスするロウブロックＲＢ３のプリチャージ信号（ＰＲＥ３）が出力され、ロウブロックＲＢ３のローカルデータバスＬＤＢのプリチャージが行われる。ここで、図３７の全体的な波形は、前述した図２５の動作波形に対応している。
【００９５】
図３８は図３６の半導体記憶装置における１つのロウブロック（ＲＢ＠）の構成例を示すブロック図であり、図３９は図３８の動作シーケンスの一例を説明するための波形図である。なお、図３８において、カラムゲートの選択信号線（ＣＬ）、グローバルデータバス（ＧＤＢ）、ローカルデータバス（ＬＤＢ）、および、ローカルデータバススイッチ（９）等は、煩雑になるので図示していない。また、図３９はロウブロック状態ラッチ回路１５から生成される信号（ＲＢ＠Ｃ，ＲＢ＠Ｎ）によるブロック選択動作のシーケンスの一例を示すものである。
【００９６】
図３８および図３９において、参照符号ＲＢＰＲＥ＠は、各ロウブロック（ＲＢ）内のＲＢＰＲＥ生成回路５１で生成され当該ブロック（ロウブロック）内に供給されるロウブロックプリチャージ信号であり、また、ＷＬタイミング信号発生回路５２にも供給される。ここで、ＲＢＰＲＥ信号が有効であるとき、ワード線（ＷＬ）はリセットされる。ＷＬタイミング信号発生回路５２は、ブロック内のワード線（ＷＬ）の立ち上げタイミングおよび立ち下げタイミングを生成している。さらに、ＲＢＭＷ生成回路５３によりＲＢＭＷ＠信号が生成され、ブロック内のメインワードデコーダ（ＭＷＤＥＣ）２’に供給される。ここで、ＲＢＭＷ＠信号が高レベル“Ｈ”のとき、当該ブロック内のメインワードデコーダ２’はアドレスを受け付けることができ、逆に、ＲＢＭＷ＠信号が低レベル“Ｌ”のときには、メインワードデコーダ２’のアドレス信号が変わっても、選択されたメインワード（ＭＷ）は影響を受けないようになっている。なお、参照符号５７は、各ブロックにおけるローカルデータバスをプリチャージするためのＬＤＢ＠プリチャージ回路を示している。
【００９７】
ＲＢＳＷ生成回路５４は、ＲＢＳＷ＠信号（パルス）を発生する。図３８の例では、ＲＢＳＷ＠信号は相補の信号とされ、各センスアンプ列（３）を通って、センスアンプとサブワードデコーダ（ＳＷＤＥＣ）２の交差する部分にあるＲＢ別ＳＷプリデコードアドレスラッチ回路５５に供給される。ここで、ＲＢ別ＳＷプリデコードアドレスラッチ回路５５は、ＲＢＳＷ＠信号により共通に走っているサブワードプリデコード信号（ＳＷプリデコード信号＃）をブロック毎にラッチし、これにより、サブワードプリデコード信号が他のブロックにアクセスしようとしたときにローカルデータバスが切り替わっても、各ブロック毎にサブワードプリデコード信号を保持することができるようになっている。
【００９８】
なお、本第７実施例において、サブワードプリデコード信号は０〜３の４個であり、ＳＷプリデコード信号＃における＃が０〜３になる。また、ＲＢＬＤＢＰＲＥ生成回路５６は、ＲＢＬＤＢＰＲＥ＠信号を生成しており、ＲＢ＠Ｎ信号とＬＤＢプリチャージ信号（ＬＤＢＰＲＥ信号：各ブロックに共通）から各ブロックのローカルデータバス（ＬＤＢ）のプリチャージ信号（ＲＢＬＤＢＰＲＥ＠信号）が生成される。ここで、ＲＢＬＤＢＰＲＥ＠信号により次に選択されるバスは、少なくとも、その切り替わる１ビット前でのプリチャージを行うことができる。また、後に詳述するが、ギャップレスライト動作（間断のない書き込み動作）も行おうとした場合には、このＲＢＬＤＢＰＲＥ＠信号に対する変更が必要になる。なお、半導体記憶装置に適用した本発明の信号伝送システム（バス方式）においても、データバスのプリチャージを連続読み出し時には行う必要がないのはもちろんである。
【００９９】
ところで、半導体記憶装置におけるデータの読み出し動作では、予め何ビット読み出すかは判っているため、カウンタで何ビット読み出し動作を行ったかを、例えば、チップ（半導体記憶装置）内を走るクロックＣＬＫを使ってカウントし、最終ビットが切り替わる直前にローカルデータバススイッチ（ＧＤＢ−ＬＤＢＳＷ）を切り替える信号をＬＤＢＳＷ信号生成回路が生成し、ＬＤＢ−ＧＤＢ−ＳＷ回路内で各ブロックのＲＢ＠Ｎ信号と論理をとり、ローカルデータバスが切り替えタイミングの直前から切り替わるように動作させるようになっている。本第７実施例において、バスの切り替え動作は、切り替えの直前から始まる方式であり、その動作は、図３９に示す通りである。また、図３６では、メインワードデコーダ（ＭＷＤＥＣ）２’の一方側（図面上、左側）だけにセルアレイがあるように描いてあるが、両側にセルアレイを設けてもよく、また、この構成は様々に変形し得るのはいうまでもない。
【０１００】
図４０は本発明が適用される信号伝送システムの第８実施例としての半導体記憶装置の構成例を示すブロック図である。本第８実施例の半導体記憶装置も、上述した第７実施例と同様に、８個のロウブロック（ＲＢ：ＲＢ０〜ＲＢ７）を備えて構成されているが、このロウブロックＲＢの数は８個に限定されるものではなく、例えば、４個或いは１６個等でもよいのはもちろんである。また、本第８実施例においても、第７実施例と同様に、複数のローカルデータバス４（ＬＤＢ，／ＬＤＢ）がローカルデータバススイッチ９（ＧＤＢ−ＬＤＢＳＷ）を介して１つのグローバルデータバス５（ＧＤＢ，／ＧＤＢ）に繋がり、このグローバルデータバス５に対してＰＲＤ方式のデータバスアンプ６が設けられ、図４０はこの構成を複数有する場合の例を示している。なお、図４０の下方に示す１つのロウブロックＲＢは、上述の図３８に示すロウブロックＲＢの４倍の容量を有する場合を示しており、また、図４０では、ローカルデータバス（ＬＤＢ）が、参照符号ＤＰの位置で２つに分割されている。また、参照符号ＲＢ＠ＣＫは、ロウブロック状態遷移クロックを示し、＠は０〜７である。
また、カラム選択信号（ＣＬ）は、複数のロウブロック（ＲＢ０〜ＲＢ７）に渡って活性化され、さらに、第７実施例と同様に、各ロウブロックはそれぞれメインワードデコーダ（ＭＷＤＥＣ）２’およびサブワードデコーダ（ＳＷＤＥＣ）２を備えている。そして、本第８実施例は、ロウブロックを渡るローカルデータバス（ＬＤＢ）の切り替え時に、ギャップレスのデータ読み出し（データリード）を行う例であり、センスアンプ３がドライバの役目を果たすようになっている。
【０１０１】
さらに、上述した第７実施例と同様であるので詳しくは図示しないが、ＰＲＤバスアンプ６内で使用するパルス（制御信号）は、ＰＲＤパルス生成回路（１３）で生成される。なお、第７実施例のように、１つのＰＲＤパルス生成回路（１３）から２個のＰＲＤバスアンプ６に対してパルスを供給してもよいが、例えば、４個のＰＲＤバスアンプ６に対して、或いは、全てのＰＲＤバスアンプ６に対してパルスを供給するように構成してもよい。また、ＰＲＤパルス生成回路に対するクロック（ＣＬＫ）の配線は、場所によるスキューが出ないようにツリー状にしてもよいが、例えば、動作スピードが遅くてよい場合等にはツリー状に限定されるものではない。
【０１０２】
本第８実施例では、バス系統の状態信号が４状態ある例を示している。すなわち、４つの状態とは、そのバス系統が活性化が始まり次にアクセスされる状態（ＮＥＸＴ：ネクスト）、そのバス系統が現在活性化しアクセスされていることを表す状態（ＣＵＲＲＥＮＴ：カレント）、そのバス系統がまだ活性化しているがアクセスが終わった状態（ＰＲＥＶＩＯＵＳ：プレビアス）、および、非活性でアクセスも行われない状態（ＳＴＡＮＤＢＹ：スタンバイ）のことである。ここで、スタンバイとは、いつでもアクセス動作が開始できるロウブロック（ＲＢ）であることを示し、休止しているという意味ではない。また、これら４つの状態信号（ＲＢ＠Ｎ，ＲＢ＠Ｃ，ＲＢ＠Ｐ，ＲＢ＠Ｓ）は、メモリセルアレイの近くで各ロウブロック毎に設けられたロウブロック状態ラッチ回路１５’により保持される。
【０１０３】
図４１は図４０に示す第８実施例におけるラッチ回路（ロウブロック状態ラッチ回路１５’）を示すブロック図であり、図４２は図４１に示すラッチ回路の一例を示すブロック回路図であり、そして、図４３は図４２に示すラッチ回路の動作の一例を説明するための波形図である。
図４１および図４２に示されるように、ロウブロック状態ラッチ回路（ＲＢ状態ラッチ回路）１５’は、４つのフリップフロップ（ＲＳフリップフロップ）およびインバータを備えて構成され、ロウブロック状態遷移クロック（ＲＢ＠ＣＫ信号：＠は０〜７）およびリセット信号（ＲＥＳＥＴ信号）を受け取り、４つの状態信号（ＲＢ＠Ｎ，ＲＢ＠Ｃ，ＲＢ＠Ｐ，ＲＢ＠Ｓ）のいずれかを保持（出力）するようになっている。
【０１０４】
まず、ＲＥＳＥＴ信号が高レベル“Ｈ”になると、ＲＢ状態ラッチ回路１５’および各ロウブロックＲＢはスタンバイ状態を保持する。ここで、本第８実施例において、ＲＥＳＥＴ信号は、各ロウブロック共通の信号とされ、選択されたロウブロック（ＲＢ＠）には、ＲＢ＠ＣＫ信号（ＲＢ＠ＣＫパルス）が１つラッチ回路１５’に入力され、当該ラッチ回路およびそのＲＢ＠はネクスト状態に遷移する。このネクスト状態は、データ読み出し（または、データ書き込み）のための準備状態であり、具体的に、例えば、ワード線（ＷＬ）の選択および立ち上げや、センスアンプ（３）の活性化等が行われる。
【０１０５】
次に、もう一個ＲＢ＠ＣＫパルスが入力すると、ＲＢ＠はカレント状態、すなわち、データの読み出し（または、データ書き込み）を行う状態になる。さらに、もう一個ＲＢ＠ＣＫパルスが入ると、このＲＢ状態ラッチ回路１５’およびＲＢ＠はプレビアス状態になる。ここで、プレビアス状態では、例えば、ワード線（ＷＬ）の立ち下げ、センスアンプ（３）の非活性化、および、ビット線（ＢＬ）のプリチャージ等が行われる。また、データ書き込み（ライト）動作時には、メモリセルへのデータのリストアも行われる。このプレビアス状態では、外からこのプレビアス状態のロウブロックＲＢへのアクセスは禁止される。すなわち、プレビアス状態を示す信号（ＲＢ＠Ｐ）は、このアクセス禁止を示すためにも使用され、場合によっては外部に出力される。また、この信号（ＲＢ＠Ｐ）を使って、外部からのアクセスに対して待機（ウェイティング）をかけることも可能である。
【０１０６】
以上において、ＲＢ（ロウブロック）が切り替わった時（ローカルデータバスＬＤＢが切り替わった時）のギャップレスのデータ読み出し（書き込み）を行うためには、あるＲＢがカレント状態にあるとき、それに並行して次に選択されるＲＢのワード線立ち上げ等の動作を行うために、次に選択するＲＢの状態をネクスト状態にする。そして、カレント状態であるＲＢからのデータの読み出し（書き込み）が終わったら、そのＲＢをプレビアス状態にすると同時に、次に選択するＲＢをカレント状態にすることにより、ＲＢの切り替え時にギャップ（不連続）が出ないようにすることができる。これを順次並行して行うことにより、ギャップレスの（間断のない、連続的な）読み出しまたは書き込み動作が可能になる。
【０１０７】
図４４は図４０に示す第８実施例におけるロウブロックの構成例（主要部）を拡大して示すブロック図であり、図４５は図４０に示す第８実施例の半導体記憶装置の動作シーケンスの一例を説明するための波形図である。
図４４と図３８との比較から明らかなように、本第８実施例の半導体記憶装置におけるロウブロックは、ほぼ前述した第７実施例と同様であるが、各ロウブロックに含まれるメモリセルアレイの数（記憶容量）が異なっている。なお、図３８と同様に、図４４においても、カラムゲートの選択信号線（ＣＬ）、グローバルデータバス（ＧＤＢ）、ローカルデータバス（ＬＤＢ）、および、ローカルデータバススイッチ（９）等は煩雑になるので図示していない。また、図４５はロウブロック状態ラッチ回路（ＲＢ状態ラッチ回路）１５’から生成される信号（ＲＢ＠Ｃ，ＲＢ＠Ｎ，ＲＢ＠Ｐ，ＲＢ＠Ｓ）によるブロック選択動作のシーケンスの一例を示すものである。
【０１０８】
前述したように、ＲＢ状態ラッチ回路１５’は各ＲＢ（ロウブロック）毎にあり、そこにはＲＢ＠ＣＫが供給される。このＲＢ状態ラッチ回路１５’からは、ＲＢの状態に応じて、ＲＢ＠Ｎ信号，ＲＢ＠Ｃ信号，ＲＢ＠Ｐ信号，ＲＢ＠Ｓ信号の４つの状態信号が出力される。図４４において、参照符号ＲＢＰＲＥ＠は、ＲＢ＠Ｎ信号およびＲＢ＠Ｃ信号から各ロウブロック内のＲＢＰＲＥ生成回路５１で生成されてブロック内に供給されると共に、ＷＬタイミング信号発生回路５２にも供給される。このＲＢＰＲＥ＠信号が有効であるときは、ワード線（ＷＬ）はリセットされる。ＷＬタイミング信号発生回路５２は、ブロック内のワード線（ＷＬ）の立ち上げタイミングおよび立ち下げタイミングを生成している。さらに、ＲＢ＠Ｎ信号からＲＢＭＷ生成回路５３によりＲＢＭＷ＠信号が生成され、ブロック内のメインワードデコーダ（ＭＷＤＥＣ）２’に供給される。ここで、ＲＢＭＷ＠信号が高レベル“Ｈ”のとき、当該ブロック内のメインワードデコーダ２’はアドレスを受け付けることができ、逆に、ＲＢＭＷ＠信号が低レベル“Ｌ”のときには、メインワードデコーダ２’のアドレス信号が変わっても、選択されたメインワード（ＭＷ）は影響を受けないようになっている。なお、参照符号５７は、各ブロックにおけるローカルデータバスをプリチャージするためのＬＤＢ＠プリチャージ回路を示している。
【０１０９】
ＲＢＳＷ生成回路５４は、ＲＢ＠Ｎ信号からＲＢＳＷ＠信号（パルス）を発生する。図４４の例では、ＲＢＳＷ＠信号は相補の信号とされ、各センスアンプ列（３）を通って、センスアンプとサブワードデコーダ（ＳＷＤＥＣ）２の交差する部分にあるＲＢ別ＳＷプリデコードアドレスラッチ回路５５に供給される。ここで、ＲＢ別ＳＷプリデコードアドレスラッチ回路５５は、ＲＢＳＷ＠信号により共通に走っているサブワードプリデコード信号（ＳＷプリデコード信号＃）をブロック毎にラッチし、これにより、サブワードプリデコード信号が他のブロックにアクセスしようとしたときにローカルデータバスが切り替わっても、各ブロック毎にサブワードプリデコード信号を保持することができるようになっている。
【０１１０】
なお、本第８実施例において、サブワードプリデコード信号は０〜３の４個であり、ＳＷプリデコード信号＃における＃が０〜３になる。また、ＲＢＬＤＢＰＲＥ生成回路５６は、ＲＢ＠Ｎ信号およびＲＢ＠Ｃ信号からＲＢＬＤＢＰＲＥ＠信号を生成しており、データの読み出し（或いは、書き込み）を行う時だけ選択したＲＢのＬＤＢのプリチャージを解除する方法が採用されている。この方式は、後述するギャップレスライト（連続書き込み：第１５実施例：図７２参照）動作も可能になるプリチャージ方式である。なお、半導体記憶装置に適用した本発明の信号伝送システム（バス方式）においても、データバスのプリチャージを連続読み出し時には行う必要がないのはいうまでもない。
【０１１１】
前述したように、本第８実施例の半導体記憶装置におけるデータの読み出し動作では、予め何ビット読み出すかは判っているため、カウンタで何ビット読み出し動作を行ったかを、例えば、チップ（半導体記憶装置）内を走るクロックＣＬＫを使ってカウントし、最終ビットが切り替わる直前にローカルデータバススイッチ（ＧＤＢ−ＬＤＢＳＷ）を切り替える信号をＬＤＢＳＷ信号生成回路が生成し、ＬＤＢ−ＧＤＢ−ＳＷ回路内で各ブロックのＲＢ＠Ｎ信号と論理をとり、ローカルデータバスが切り替えタイミングの直前から切り替わるように動作させるようになっている。本第８実施例において、バスの切り替え動作は、切り替えの直前から始まる方式であり、その動作は、図３９に示す通りである。また、図４０では、メインワードデコーダ（ＭＷＤＥＣ）２’の一方側（図面上、左側）だけにセルアレイがあるように描いてあるが、両側にセルアレイを設けてもよく、また、この構成は様々に変形し得る。
【０１１２】
図４６および図４７は図４０に示す第８実施例の半導体記憶装置の動作状態を示す図である。
図４６および図４７に示されるように、例えば、期間ＳＴ３においては、ロウブロックＲＢ５（ローカルバス系統５）が活性化され、アクセスされている状態（カレント状態）であり、また、ロウブロックＲＢ１（ローカルバス系統１）はまだ活性化しているが、アクセスが終わった状態（プレビアス状態）である。ここで、プレビアス状態のＲＢ１（ロウブロック）では、セルデータのリストア、ワード線（ＷＬ）の立ち下げ、および、ビット線（ＢＬ）のプリチャージが終わるまではこのＲＢ１をアクセスできない。さらに、プレビアス状態のＲＢ１では、後述する実施例におけるＳＳＡスキーマ（schema) の書き込み時にビット線トランスファーゲートの立ち上げ（オン）も行い、また、ローカルデータバス（ＬＤＢ）のプリチャージも行うようになっている。また、ロウブロックＲＢ６（ローカルバス系統６）はネクスト状態であり、ワード線が立ち上がりはじめ、センスアンプがデータをラッチし、アクセスできる状態になっている。なお、その他のロウブロック（ＲＢ０，ＲＢ２，ＲＢ３，ＲＢ４，ＲＢ７）はスタンバイ状態で非活性となっている。このスタンバイ状態では、いつでも選択開始が可能なロウブロックになる。そして、リード時には、ネクスト状態にあるロウブロックのローカルデータバスが、このネクスト状態信号と切り替わり信号を受けて、切り替わりの直前にプリチャージ状態が解除されることになる。また、読み出し動作波形（図３７参照）に関しては第７実施例と同様であるので省略する。
【０１１３】
図４８は本発明が適用される信号伝送システムの第９実施例としての半導体記憶装置におけるメインワードデコーダ（ＭＷＤＥＣ）２’の構成例を示すブロック回路図であり、上述した第７実施例および第８実施例の半導体記憶装置に適用され得るものである。ここで、参照符号Ｖppは、昇圧レベル（昇圧電位の電源線）を示している。
【０１１４】
図４８および前述した図３８並びに図４４に示されるように、メインワード線（ＭＷＬ）の保持回路であるメインワードデコーダ２’には、ＲＢＭＷ生成回路５３からのＲＢＭＷ＠信号およびＲＢＰＲＥ生成回路５１からのＲＢＰＲＥ＠信号（実際には、その反転信号／ＲＢＰＲＥ＠）、並びに、プリデコードアドレスが供給され、ＭＷＬ用のＭＷ信号（ＲＢＭＷ＠信号）を出力するようになっている。すなわち、第７実施例および第８実施例の半導体記憶装置では、メモリセルアレイのロウ選択線が親子構造（階層構造）になっており、メインワード線（ＭＷＬ）の下層にサブワード線（ＳＷＬ）が設けられた構成となっている。
【０１１５】
ＭＷＤＥＣ（メインワードデコーダ）２’は、ダイナミックノードでＭＷＬ（メインワード線）の状態を保持し、これにより、他のＲＢ（ロウブロック）とロウ側のプリデコード信号を共有化しても、他のＲＢの任意のロウアドレスを選択することができる。すなわち、ＲＢＭＷ＠信号が高レベル“Ｈ”で、且つ、／ＲＢＰＲＥ＠も高レベル“Ｈ”のときに限って、ＭＷＤＥＣ２’は、アドレス（プリデコードアドレス）による変化を受ける。アドレス遷移後に、ＲＢＭＷ＠信号が低レベル“Ｌ”になっていれば、ＭＷＬのプリデコードアドレスが他のＲＢのＭＷＬを立ち上げるために変化してもなんら影響を受けない。ＭＷＬの立ち下げは、／ＲＢＰＲＥ信号が低レベル“Ｌ”のときに行われる。
【０１１６】
なお、本第９実施例では、ＭＷＬの高レベル“Ｈ”がＳＷＤＥＣ（サブワードデコーダ）２の電源となっているので、ＭＷＬがリセット（低レベル“Ｌ”）されている状態では、ＳＷＤＥＣ２の動作はＭＷＬの選択に関して影響を与えないことになる。
図４９は本発明が適用される信号伝送システムの第９実施例としての半導体記憶装置におけるサブワードプリデコードアドレスラッチ回路（ＲＢ別ＳＷプリデコードアドレスラッチ回路５５）の構成例を示すブロック回路図である。
【０１１７】
既に、第７実施例および第８実施例でも説明したように、本第９実施例においても、ＲＢに共通なサブワードプリデコードアドレス（ＳＷプリデコードアドレス）をＳＷプリデコードアドレスラッチ回路５５で各ＲＢ毎に保持する方式となっている。もちろん、ＭＷＬのようにダイナミックにＳＷＬを保持する構成にしても構わない。ここで、１つのＭＷＬ当たり４本のＳＷＬを設ける構成となっているので、プリデコード線も４本設けられている。
【０１１８】
図４９に示されるように、ＳＷプリデコードアドレスラッチ回路５５は、縦列接続されたトランスファゲートおよびラッチで構成され、各ＲＢ毎に生成されるＲＢＳＷ＠信号（ＲＢＳＷ＠，／ＲＢＳＷ＠）によりＳＷプリデコードアドレスをラッチするようになっている。なお、図示していないが、このＳＷプリデコードアドレスラッチ回路５５は、リセット機能を有している。
【０１１９】
図５０は本発明が適用される信号伝送システムの第１０実施例としての階層化バスの構成を概念的に示す図であり、ローカルデータバス（ＬＤＢ）が切り替わってもＰＲＤ方式のバスアンプで間断なくデータを読み出す他の方式を示すものである。
本第１０実施例では、例えば、前述した図３５に示す第６実施例における各ローカルバススイッチＤＢＳＷ（ＤＢＳＷi,ＤＢＳＷj,…, ＤＢＳＷk:９) が設けられている位置に対して、グローバルデータバスレベル検出回路兼プリチャージ回路６０を設けるようになっている。なお、各グローバルデータバスレベル検出回路兼プリチャージ回路６０には、それぞれプリチャージ信号（Ｐｒｅi,Ｐｒｅj,…, Ｐｒｅk)が供給され、各プリチャージ回路６０のプリチャージ動作を制御するようになっている。
【０１２０】
すなわち、本第１０実施例では、グローバルデータバスレベル検出回路兼プリチャージ回路６０によって、グローバルデータバス（ＧＤＢ：ＧＤＢ，／ＧＤＢ）の電位を検出し、次に選択されるデータバス（ＬＤＢ５：ＬＤＢ５，／ＬＤＢ５）に対して、このグローバルデータバスに近いレベルを選択前にプリチャージレベルとして与えるようになっている。従って、ＰＲＤ方式のバスアンプは従来型（キャパシタＣ３０を持たないもの：例えば、図９および図１０参照）で構わない。また、グローバルデータバスレベル検出回路兼プリチャージ回路６０により与えるプリチャージレベルは、必ずしもグローバルデータバスと同じレベルになる必要はなく、グローバルデータバス（ＧＤＢ）と次の選択ローカルデータバス（ＬＤＢ５）を繋いだことによる電位変化を小さくする方向にプリチャージを行うものであればよい。このときには、例えば、前述した第３実施例および第５実施例に用いるようなＰＲＤ方式のバスアンプ（図２３および図２４、並びに、図２８および図２９参照）を使用する方が好ましい。なお、本第１０実施例において、グローバルデータバスレベル検出回路兼プリチャージ回路６０を設ける位置は、各ローカルバススイッチＤＢＳＷの位置に限定されるものではない。
【０１２１】
図５１は図５０の信号伝送システムにおける動作波形の一例を示す図である。図５１に示されるように、本第１０実施例では、次に選択されるローカルデータバス（ＬＤＢ５）は、該ローカルデータバスＬＤＢ５に対応するプリチャージ信号（Ｐｒｅ５）を切り替わりの直前にグローバルデータバスＧＤＢに近いレベルをプリチャージレベルとして与えることにより、ＬＤＢ５をＧＤＢに繋いだことによる電位変化を小さくするようになっている。ここで、ＬＤＢ５をプリチャージするタイミングは、ローカルデータバスの切り替わりの直前であれば、１ビット前に限定されるものではない。
【０１２２】
図５２は本発明が適用される信号伝送システムの第１１実施例としてのバスレベル設定回路の構成例を示す回路図であり、図５３は図５２のバスレベル設定回路の動作を説明するための図である。
上述したのと同様に、本第１１実施例では、図５２に示されるように、グローバルデータバス（ＧＤＢ）と次の選択ローカルデータバス（ＬＤＢ５）を繋いだことによる電位変化を小さくするためのバスレベル設定回路６１を設けるようになっている。このバスレベル設定回路６１は、図５３に示されるように、ローカルデータバスＬＤＢ５の切り替わりの直前のタイミングでプリチャージスイッチ（ＰｒｅＳＷ）をオンとして、該ローカルデータバスＬＤＢ５をグローバルデータバスＧＤＢに近いレベルにプリチャージするようになっている。ここで、高電位電源線（Ｖii）に接続されるＮＭＯＳトランジスタおよび低電位電源線（Ｖss）に接続されるＰＭＯＳトランジスタは、両方ともに閾値電圧（Ｖth）が零に近い（非常に小さい）ものを使用する必要がある。
【０１２３】
図５４は本発明が適用されるギャップレスの書き込み動作の基本概念を説明するための階層化バスの構成例を示す図であり、また、図５５は本発明が適用されるギャップレスの書き込み動作の基本概念を説明するための枝分かれバスの構成例を示す図である。ここで、図５４および図５５は、それぞれ前述した図２１および図２２に対応し、図２１および図２２におけるＰＲＤ方式データバスアンプ６を書き込みアンプ（ライトアンプ）としたものに相当する。
【０１２４】
図５４および図５５において、同じローカルデータバス中にあるユニットＣに書き込みを行っている間、基本的には、当該ローカルデータバスはその間プリチャージをしないで、高速な書き込みを行うようになっている。なお、グローバルデータバス（ＧＤＢ）およびローカルデータバス（ＬＤＢi,ＬＤＢj,…, ＬＤＢk)は、相補型のデータバス（ＧＤＢ，／ＧＤＢ；ＬＤＢ，／ＬＤＢ）として構成され、また、ユニットＣは、例えば、相補入力を持ったセンスアンプとして構成されている。
【０１２５】
図５６は本発明が適用される信号伝送システムの第１２実施例としての半導体記憶装置の構成例を示すブロック図であり、ＳＳＡ（Separated Sense Amplifier)方式によるダイナミック型ランダムアクセスメモリ（ＤＲＡＭ：半導体記憶装置）のデータの高速書き込みの例を示すものである。なお、この構成自身は、通常のＤＲＡＭと大きく変わるところはない。
【０１２６】
本第１２実施例の半導体記憶装置が通常のＤＲＡＭと違うところは、センスアンプ（Ｓ／Ａ：３）とビット線（ＢＬ）とを繋ぐビット線トランスファーゲートの制御回路（制御信号：ＢＬＴ）である。すなわち、通常のＤＲＡＭにおいて、データ書き込み動作時には、書き込むセルのワード線（ＷＬ）が開いており、且つ、センスアンプは今回の書き込み動作以前にそのセルに記憶されていたデータをラッチしている状態にある。従って、新たに書き込まれるデータが、既に書き込まれているデータと同じならば、書き込みは直ちに終了する。しかしながら、新たに書き込まれるデータが、既に書き込まれているデータと逆の場合には、書き込み動作のワーストケースになり、これが書き込み動作の時間を決めることになる。
【０１２７】
すなわち、新たに書き込まれるデータが既に書き込まれているデータと逆の場合、センスアンプ（Ｓ／Ａ）にラッチされたデータは、グローバルデータバス（ＧＤＢ：ＧＤＢ，／ＧＤＢ）に繋がったライトアンプ（ＷＡ）により、グローバルデータバスＧＤＢ（５）、データバススイッチ（９）、ローカルデータバスＬＤＢ（ＬＤＢ，／ＬＤＢ：４）を経由してカラムトランスファーゲート（ＣＬ）を介して反転される。そして、このセンスアンプに繋がったビット線対（ＢＬ，／ＢＬ）の電位も反転される。なお、ローカルデータバスの切り替えを行わない場合には、必ずしもグローバルデータバスおよびローカルデータバスのプリチャージ回路（８，７）は必要ない。
【０１２８】
図５７〜図６２は図５６の半導体記憶装置における書き込み動作のシーケンスを示す図である。
まず、図５７に示されるように、メモリセル（ＭＣ）からデータを読み出し、ＭＣから出て来たデータをセンスアンプ（Ｓ／Ａ）で或る程度増幅し、その後、ビット線トランスファーゲート（ＢＬＴ）を閉じてセンスアンプとビット線対（ＢＬ，／ＢＬ）を切り放す。ここで、或る程度とは、ＢＬＴを閉じる動作でＳ／Ａのデータが反転したりしないという状態で、メモリセルへのデータリストア動作の時ほどビット線対が開く必要はないという意味である。その後、カラムトランスファーゲート（ＣＬ）を開け、ライトアンプ（ＷＡ）でグローバルデータバス（ＧＤＢ）、データバススイッチ（ＤＢＳＷ）、ローカルデータバス（ＬＤＢ）を経由してセンスアンプのデータを反転させる。このとき、センスアンプにはビット線が繋がっていないので、該センスアンプは高速に反転することになる。
【０１２９】
さらに、図５８〜図６１に示されるように、同じローカルデータバスに繋がっているカラムトランスファーを次々と開け、ライトアンプから順次センスアンプに書き込んでゆく。これにより、例えば、従来の書き込み方式に比べて約２倍の速度で書き込むことが可能となる。ここで、図５８はライトアンプＷＡからセンスアンプＡへのデータ書き込みの様子を示し、図５９はライトアンプＷＡからセンスアンプＢへのデータ書き込みの様子を示し、図６０はライトアンプＷＡからセンスアンプＣへのデータ書き込みの様子を示し、そして、図６１はライトアンプＷＡからセンスアンプＤへのデータ書き込みの様子を示している。
【０１３０】
そして、図６２に示されるように、センスアンプへのデータ書き込みの後、ＢＬＴを開けてセンスアンプのデータをメモリセル（ＭＣ）に書き込む。このメモリセルのデータリストア終了後、ワード線（ＷＬ）を立ち下げ、センスアンプを非活性化し、そして、ビット線（ＢＬ，／ＢＬ）をプリチャージする。
なお、以上の図５７〜図６２に示すシーケンスは、書き込み動作の前後において、バスのプリチャージを行わない場合の例である。もし、書き込み動作の前後でバスのプリチャージを行う場合には、図５７のメモリセルからデータを読み出してセンスアンプで或る程度増幅し、また、センスアンプとビット線対との切り放しを行う期間（ＴＴ１）、或いは、この期間ＴＴ１を含み該期間ＴＴ１よりも前の時間にＬＤＢプリチャージ回路（７）またはＧＤＢプリチャージ回路（８）により、若しくは、ＬＤＢプリチャージ回路（７）およびＧＤＢプリチャージ回路（８）の両方により、バス（ＧＤＢ，ＬＤＢ）のプリチャージを行う。或いは、図５８〜図６１のライトアンプから順次センスアンプに書き込む期間（ＴＴ２）が終わったとき、ＬＤＢプリチャージ回路（７）またはＧＤＢプリチャージ回路（８）により、若しくは、ＬＤＢプリチャージ回路（７）およびＧＤＢプリチャージ回路（８）の両方により、バス（ＧＤＢ，ＬＤＢ）のプリチャージを行う。
【０１３１】
図６３は図５６の半導体記憶装置に適用されるビット線の立ち上がりを鈍らせる回路（ビット線トランスファーゲートの制御回路）の一例を示す回路図である。
図６３に示されるように、本回路は、昇圧電位の電源線（Ｖpp）と低電位の電源線（Ｖss）との間に、駆動力の小さいＰＭＯＳトランジスタと駆動力の大きいＮＭＯＳトランジスタとを有するインバータを設けることで構成されている。これにより、ＢＬＴ（ビット線トランスファーゲートの制御信号）の立ち上がり波形を遅延により鈍らせてセンスアンプからメモリセルへのデータ書き込み時に、センスアンプのデータが反転するのを防ぐようになっている。この例ではＢＬＴの立ち上げの仕方を遅延回路により鈍らせているが、センスアンプのデータが反転しないようにする方法としては、ＢＬＴを２段階、或いは、３段階で立ち上げる方法も可能である。
【０１３２】
図６４は図５６の半導体記憶装置に適用されるビット線の立ち上がりを段階的に行わせる回路（ビット線トランスファーゲートの制御回路）の一例を示す回路図であり、ＢＬＴを２段階で立ち上げるものである。また、図６５は図６４の回路に使用する信号レベルを示す図である。
図６４に示されるように、本回路は、昇圧電位の電源線（Ｖpp）に繋がれた第１のＰＭＯＳトランジスタと、高電位電源線（Ｖcc）に繋がれた第２のＰＭＯＳトランジスタと、低電位の電源線（Ｖss）に繋がれたＮＭＯＳトランジスタとを備えて構成されている。
【０１３３】
第１のＰＭＯＳトランジスタのゲートには制御信号ＢＬＴｐ１が供給され、第２のＰＭＯＳトランジスタのゲートには制御信号ＢＬＴｐ２が供給され、そして、ＮＭＯＳトランジスタのゲートには制御信号ＢＬＴｎが供給されている。これらの制御信号ＢＬＴｐ１，ＢＬＴｐ２およびＢＬＴｎは、図６５に示される通りである。これにより、ビット線トランスファーゲートの制御信号（ＢＬＴ）は２段階で立ち上がるようになり、その結果、センスアンプからメモリセルへのデータ書き込み時に、センスアンプのデータが反転するのを防ぐことができる。
【０１３４】
図６６は図５６の半導体記憶装置に適用されるビット線の立ち上がりを段階的に行わせる回路（ビット線トランスファーゲートの制御回路）の他の例を示す回路図であり、ＢＬＴを３段階で立ち上げるものである。
図６６と図６４との比較から明らかなように、本回路では、図６４の回路における第２のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に第３のＰＭＯＳトランジスタを設け、この第３のＰＭＯＳトランジスタのソースに中間電位（Ｖii／２）を印加し、ゲートに制御信号ＢＬＴｐ３を供給するようになっている。これにより、ＢＬＴは３段階で立ち上がり、センスアンプからメモリセルへのデータ書き込み時に、センスアンプのデータが反転するのを防ぐことができる。なお、制御信号ＢＬＴｐ３は、図６５における制御信号ＢＬＴｎの立ち下がりタイミングと制御信号ＢＬＴｐ２の立ち下がりタイミングとの間に間隙を設け、その間隙で低レベル“Ｌ”となるようにすればよい。
【０１３５】
図６７は図６３、図６４および図６６の回路によるビット線の立ち上がりの様子を示す図である。
図６７（ａ）に示されるように、図６３の回路によるＢＬＴ（ビット線トランスファーゲートの制御信号）の信号波形は、駆動力の小さいＰＭＯＳトランジスタにより立ち上がりが鈍っており、これによりセンスアンプのデータが反転するのを防ぐようになっている。
【０１３６】
図６７（ｂ）に示されるように、図６４の回路によるＢＬＴの信号波形は２段階で立ち上がるようになっており、また、図６７（ｃ）に示されるように、図６６の回路によるＢＬＴの信号波形は３段階で立ち上がるようになっており、これによりセンスアンプのデータが反転するのを防ぐようになっている。
以上において、ＢＬＴの立ち下げは早い方が好ましいので、鈍らせたり、段階的に立ち下がるようにはしないようになっている。また、同一のローカルデータバスに繋がっているセンスアンプへの連続書き込み動作の際には、読み出し動作と同様に、バスのプリチャージは行わない。すなわち、バスのプリチャージ動作期間を取り除くことより、書き込み動作のタイミングを詰めることが可能となり、より一層高速な書き込み動作を実現することができる。
【０１３７】
図６８は図５６の半導体記憶装置における書き込み動作の一例を示す波形図であり、４ビットの連続書き込み動作を４００Ｍｂｐｓのスピードで行っている動作の一例を示すものである。すなわち、本第１２実施例は、従来の２倍以上のスピードでの書き込み処理を可能とするものである。
図６８に示されるように、例えば、同一のローカルデータバス（ＬＤＢ，／ＬＤＢ）に繋がっている４つのセンスアンプ（例えば、図５８〜図６２におけるＳ／Ａ−Ａ〜Ｓ／Ａ−Ｄ）への連続書き込み動作は、まず、ワード線ＷＬが高レベル“Ｈ”に立ち上がり、図５７を参照して説明したように、各メモリセル（Ｃｅｌｌ−Ａ〜Ｃｅｌｌ−Ｄ）のデータが読み出され、対応するセンスアンプ（Ｓ／Ａ−Ａ〜Ｓ／Ａ−Ｄ）により或る程度増幅される。なお、図６８の例では、予めメモリセルＣｅｌｌ−Ａ，Ｃｅｌｌ−Ｂ，Ｃｅｌｌ−Ｃ，Ｃｅｌｌ−Ｄに格納されていたデータは“１”，“０”，“１”，“０”となっている。従って、各センスアンプのノードＳＡｉｎ−Ａ，／ＳＡｉｎ−Ｂ，ＳＡｉｎ−Ｃ，／ＳＡｉｎ−Ｄ（ビット線ＢＬ−Ａ，／ＢＬ−Ｂ，ＢＬ−Ｃ，／ＢＬ−Ｄ）は高レベル“Ｈ”となり、また、各センスアンプのノード／ＳＡｉｎ−Ａ，ＳＡｉｎ−Ｂ，／ＳＡｉｎ−Ｃ，ＳＡｉｎ−Ｄ（ビット線／ＢＬ−Ａ，ＢＬ−Ｂ，／ＢＬ−Ｃ，ＢＬ−Ｄ）は低レベル“Ｌ”となる。
【０１３８】
次に、ビット線トランスファーゲートの制御信号ＢＬＴを低レベル“Ｌ”としてビット線トランスファーゲートを閉じ、各ビット線対（ＢＬ−Ａ，／ＢＬ−Ａ；ＢＬ−Ｂ，／ＢＬ−Ｂ；ＢＬ−Ｃ，／ＢＬ−Ｃ；ＢＬ−Ｄ，／ＢＬ−Ｄ）をそれぞれセンスアンプ（Ｓ／Ａ−Ａ；Ｓ／Ａ−Ｂ；Ｓ／Ａ−Ｃ；Ｓ／Ａ−Ｄ）から切り離す。
【０１３９】
そして、ローカルデータバス（ＬＤＢ，／ＬＤＢ）に対して各メモリセル（Ｃｅｌｌ−Ａ〜Ｃｅｌｌ−Ｄ）に書き込むべきデータを供給し、順次カラムトランスファーゲート（ＣＬ−Ａ〜ＣＬ−Ｄ）を開いて、対応するセンスアンプ（Ｓ／Ａ−Ａ〜Ｓ／Ａ−Ｄ）にデータを書き込む。ここで、図６８の例では、書き込みデータは、“０”，“１”，“０”，“１”となっており、全てのデータを反転（書き換える）場合を示している。
【０１４０】
すなわち、まず、カラムトランスファーゲート制御信号ＣＬ−Ａを高レベル“Ｈ”として、センスアンプＳ／Ａ−Ａのデータ（“１”）をデータ“０”に反転させ（図５８参照）、次いで、カラムトランスファーゲート制御信号ＣＬ−Ｂを高レベル“Ｈ”として、センスアンプＳ／Ａ−Ｂのデータ（“０”）をデータ“１”に反転させ（図５９参照）、さらに、カラムトランスファーゲート制御信号ＣＬ−Ｃを高レベル“Ｈ”として、センスアンプＳ／Ａ−Ｃのデータ（“１”）をデータ“０”に反転させ（図６０参照）、そして、カラムトランスファーゲート制御信号ＣＬ−Ｄを高レベル“Ｈ”として、センスアンプＳ／Ａ−Ｄのデータ（“０”）をデータ“１”に反転させる（図６１参照）。このとき、各センスアンプ（Ｓ／Ａ−Ａ〜Ｓ／Ａ−Ｄ）は、ビット線対（ＢＬ−Ａ，／ＢＬ−Ａ；ＢＬ−Ｂ，／ＢＬ−Ｂ；ＢＬ−Ｃ，／ＢＬ−Ｃ；ＢＬ−Ｄ，／ＢＬ−Ｄ）が繋がっていないため、該各センスアンプは高速にデータの反転を行うことができる。
【０１４１】
その後、ビット線トランスファーゲートの制御信号ＢＬＴを高レベル“Ｈ”としてビット線トランスファーゲートを開き、各センスアンプ（Ｓ／Ａ−Ａ〜Ｓ／Ａ−Ｄ）のデータを対応するメモリセル（Ｃｅｌｌ−Ａ〜Ｃｅｌｌ−Ｄ）に書き込む（図６２参照）。すなわち、ビット線ＢＬ−Ａ，／ＢＬ−Ｂ，ＢＬ−Ｃ，／ＢＬ−Ｄを低レベル“Ｌ”とし、ビット線／ＢＬ−Ａ，ＢＬ−Ｂ，／ＢＬ−Ｃ，ＢＬ−Ｄを高レベル“Ｈ”として、各メモリセルのデータを書き換え、そして、ワード線ＷＬを低レベル“Ｌ”に立ち下げる。なお、図６８の例では、ワード線ＷＬを高レベル“Ｈ”に立ち上げる前後において、ＢＬプリチャージ信号を高レベル“Ｈ”として各ビット線対（ＢＬ，／ＢＬ）のプリチャージを行うように構成されている。
【０１４２】
ここで、連続書き込みを行うビットは、４ビットに限定されるものではなく、８ビットや１６ビット等としてもよいのはいうまでもない。
図６９は図５６の半導体記憶装置に適用されるセンスアンプおよびカラムトランスファーゲートの各トランジスタの関係を説明するための図である。
図６９に示されるように、相補のローカルデータバス（ＬＤＢ，／ＬＤＢ）との接続を制御するカラムトランスファーゲートとして、１つのセンスアンプ（Ｓ／Ａ：３）当たり２個のＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を使用し、センスアンプ（Ｓ／Ａ）を構成しているＰＭＯＳトランジスタとカラムトランスファーゲートのＮＭＯＳトランジスタのレシオを小さくし、センスアンプが相補バスの低い側に転びやすいようにしている。なお、本第１２実施例は、データ書き込み動作の前後でもプリチャージは行っていない例である。
【０１４３】
図７０は本発明が適用される信号伝送システムの第１３実施例としての半導体記憶装置の動作の一例を説明するための図である。
図７０に示されるように、本第１３実施例は、上述した第１２実施例とほぼ同じであるが、従来のＤＲＡＭと同様に、同一ローカルデータバス（ＬＤＢ，／ＬＤＢ）に繋がっているセンスアンプへの連続書き込み動作の際に、該ローカルデータバスのプリチャージを行うようになっている。従って、書き込み動作は、上述の第１２実施例よりも低速ではあるが、従来のＤＲＡＭよりも約１．５倍程度の高速の書き込み処理が可能である。
図７１は本発明が適用される信号伝送システムの第１４実施例としての半導体記憶装置の動作の一例を説明するための図である。
【０１４４】
図７１と図６８との比較から明らかなように、本第１４実施例は、ＬＤＢプリチャージ信号により、ローカルデータバス（ＬＤＢ，／ＬＤＢ）を介して書き込みデータが各センスアンプ（Ｓ／Ａ−Ａ〜Ｓ／Ａ−Ｄ）に供給される前後に、プリチャージされるようになっている。すなわち、最初のセンスアンプ（Ｓ／Ａ−Ａ）にデータが書き込まれ始める前と最後のセンスアンプ（Ｓ／Ａ−Ｄ）にデータが書き終わったあとにローカルデータバス（ＬＤＢ，／ＬＤＢ）をプリチャージするようになっている。
【０１４５】
なお、本第１４実施例では、前述した図３３に示すライトアンプ（ＷＡ：１０）を適用し、ローカルデータバス（ＬＤＢ）の高レベル“Ｈ”が下がるようになっている。すなわち、ＬＤＢの波形から明らかなように、ローカルデータバス（ＬＤＢ）の高レベル“Ｈ”が下がると、低レベル“Ｌ”になるスピードが速くなり、低レベル“Ｌ”となる期間が長くなる。この場合には、同じ動作速度でもより大きい動作マージンを得ることができる。換言すると、低レベル“Ｌ”でなければならない時間の長さを、例えば、図６８のＬＤＢの波形と同程度に短くすることができるので、動作周波数をさらに高くしてより一層の高速動作が可能となる。
【０１４６】
図７２は本発明が適用される信号伝送システムの第１５実施例としての半導体記憶装置の構成例を示すブロック図である。
図７２に示す本第１５実施例は、前述した図４０に示す第８実施例と同じく半導体記憶装置を８個のロウブロック（ＲＢ：ＲＢ０〜ＲＢ７）により構成したものであり、間断のない書き込み動作を実現するものである。ここで、基本的な構成は、図４０の第８実施例と同様であり、内部の細かい構成および各信号生成回路等については説明を省略する。すなわち、本第１５実施例と第８実施例との相違は、第８実施例におけるＰＲＤバスアンプ（６）の代わりにライトアンプ（ＷＡ）１０が設けられている点である。なお、書き込み動作のシーケンスに関しても前述の第８実施例と同様である。
【０１４７】
すなわち、本第１５実施例においても、前述の第８実施例と同様に、ロウブロック（ＲＢ）の４つの状態（カレント状態、プレビアス状態、ネクスト状態、および、スタンバイ状態）を使うようになっている。なお、この４つの状態は、それ以上あっても、それ以下であっても基本的には同様な動作が可能である。このことは、間断なしの読み出し動作（第８実施例）にもあてはまる。また、各状態の説明は第８実施例と同様であるので省略するが、間断のない書き込み動作に関して重要な状態はカレント状態とプレビアス状態である。
【０１４８】
本第１５実施例においては、読み出し動作の場合と異なり、ローカルデータバス（ＬＤＢ）が切り替わるとき、次のＬＤＢを前もってプリチャージする必要はないが、その代わりに、同一のＬＤＢでの書き込み動作が終了してＬＤＢが切り替わる時或いはその直前か直後に、すなわち、カレント状態の一番最後で、選択が終わるＬＤＢ（ローカルデータバス）を急速にプリチャージする。これにより、カラム選択信号が複数のロウブロックに共有化されていても、選択の終わったロウブロックへの誤書き込みを防止することができる。
【０１４９】
また、このＬＤＢプリチャージレベルを高めに設定することにより、プレビアス状態において、まだワード線が開いている状態のときに、他のロウブロックのセンスアンプを選択するために、或るカラム選択ゲートが開いても誤書き込みが起きないようにすることができる。これは、書き込み動作を、主にカラム選択ゲートを経由しての高レベル“Ｈ”状態から低レベル“Ｌ”状態への遷移で行っているため、ＬＤＢのプリチャージレベルが高いとビット線（ＢＬ）のデータが低レベル“Ｌ”に引かれるということが起きないからである。従って、書き込み動作に関しては、プリチャージレベルは内部電源電圧（Ｖii）とするのが最適である。
【０１５０】
さらに、プレビアス状態となったロウブロックは、このプレビアス状態が保持されている間は、当該ロウブロックへのアクセスは禁止され、このプレビアス状態の間に、そのロウブロックでは書き込み開始前に立ち下げたＢＬＴ（ビット線トランスファーゲート制御信号）の立ち上げ、データのメモリセルへのリストア、ワード線（ＷＬ）の立ち下げ、および、センスアンプの非活性化並びにビット線のプリチャージ動作が行われる。
【０１５１】
なお、本第１５実施例の半導体記憶装置の動作状態に関しては、前述した第８実施例の半導体記憶装置の動作状態の図４６および図４７と同様であるのでその説明は省略する。
図７３および図７４は図７２に示す第１５実施例の半導体記憶装置における書き込み動作の一例を示す図である。なお、図７３および図７４に示す書き込み動作は図７１に対応するものであり、図７３ではロウブロックＲＢ５内のデータを４ビット書き込み、また、図７４ではロウブロックＲＢ１内のデータを４ビット書き込む様子を示している。
【０１５２】
まず、図７３に示されるように、図７１（図６８）と同様に、ロウブロックＲＢ５において、ローカルデータバス（ＬＤＢ，／ＬＤＢ）に繋がっている４つのセンスアンプにより４つのメモリセルＣｅｌｌ−Ａ〜Ｃｅｌｌ−Ｄに対してデータを連続的に（間断なく、ギャップレスで）書き込み、さらに、図７４に示されるように、図７１（図６８）と同様に、ロウブロックＲＢ１において、ローカルデータバス（ＬＤＢ，／ＬＤＢ）に繋がっている４つのセンスアンプにより４つのメモリセルＣｅｌｌ−Ａ’〜Ｃｅｌｌ−Ｄ’に対してデータを間断なく書き込む。以上の動作を繰り返すことにより、順次データの連続書き込みを行う。なお、間断なく書き込みを行うビット数は、４ビットに限定されないのは前述の通りである。
【０１５３】
図７５は本発明が適用される信号伝送システムの第１６実施例としての半導体記憶装置の構成例を示すブロック図であり、前述した図４０に示す第８実施例および図７２に示す第１５実施例の両方を適用したものに対応している。すなわち、本第１６実施例の半導体記憶装置は、ＰＲＤバスアンプ６およびライトアンプ１０の両方を備え、ギャップレスの読み出しおよび書き込み動作を行うものである。なお、本第１６実施例においても、第８実施例および第１５実施例と同様に、ロウブロック（ＲＢ）の４つの状態（カレント状態、プレビアス状態、ネクスト状態、および、スタンバイ状態）を使うようになっている。
【０１５４】
図７５に示されるように、本第１６実施例の半導体記憶装置は、８個のロウブロック（ＲＢ：ＲＢ０〜ＲＢ７）により構成され、例えば、第８（第９）実施例と同様に、ＰＲＤ方式とＰＲＤコンパレータ内の容量を変化させることによって、ロウブロックが切り替わっても間断なくデータの読み出しを行うようになっている。さらに、書き込み動作に関しては、第１５実施例の方式を採用し、間断のないデータの書き込みを行うようになっている。なお、本第１６実施例の半導体記憶装置の動作状態に関しても、前述した第８実施例の半導体記憶装置の動作状態の図４６および図４７と同様であるのでその説明は省略する。また、本第１６実施例においても、同一のローカルデータバス内での連続読み出し中はそのローカルデータバスのプリチャージは行わないようになっている。
【０１５５】
図７６は本発明が適用される信号伝送システムの第１７実施例としての半導体記憶装置におけるカラム選択信号発生回路の一例を示す回路図である。
図７６に示されるように、本第１７実施例においては、カラム選択信号（ＣＬ）のパルスの長さを変化させるために、読み出し信号（ＲＥ）および書き込み信号（ＷＥ）により、遅延時間を制御してカラム選択信号ＣＬのパルス幅を制御するようになっている。すなわち、データの読み出し時には、ＰＲＤ方式を採用した読み出し動作の方が書き込み動作よりも基本的に動作速度が早く、短いパルスでの動作が可能であるため、データ書き込み時よりもカラム選択信号ＣＬのパルス幅を短くするようになっている。そして、カラム選択信号ＣＬのパルス幅（長さ）をデータ読み出し時に短くすることにより、動作タイミングを容易にし、また、読み出し動作による誤書き込みを防ぐようになっている。従って、データの書き込み動作は、基本的にはＰＲＤ方式の読み出し動作よりも遅いため、カラム選択信号ＣＬのパルス幅を長くすることになる。
【０１５６】
図７７は本発明が適用される信号伝送システムの第１８実施例としての半導体記憶装置におけるローカルデータバスのプリチャージレベルを示す図である。
図７７に示す本第１８実施例は、読み出し時のネクスト状態の最後でのプリチャージレベル（読み出し時のプリチャージレベル）と、書き込み時におけるデータ読み出しを終了したローカルデータバスのプリチャージレベル（書き込み時のプリチャージレベル）が異なる例を示すものであり、それぞれの動作に最適なプリチャージレベルを示すものである。
【０１５７】
すなわち、図７７に示されるように、ローカルデータバス（ＬＤＢ）のプリチャージレベルに関し、書き込み時のプリチャージレベルを高め（Ｖii／２よりも高電位）に設定し、読み出し時のプリチャージレベルを中間電位（例えば、Ｖii／２）に設定する。このように、書き込み時のプリチャージレベルを高めに設定することにより、ロウブロック（ＲＢ１）がプレビアス状態で他のロウブロック（ＲＢ５）へのアクセスが行われている時（カレント状態の時）に、既に書き込んだプレビアス状態のロウブロック（ＲＢ１）のデータが壊れ難いようにすることができる。なお、ＬＤＢのプリチャージレベルは、読み出し時および書き込み時において、同じレベルに設定しても構わないのはもちろんである。
【０１５８】
上述したように、各実施例においては、半導体記憶装置（ＤＲＡＭ）に適用した場合を主に説明したが、本発明の信号伝送システムは、その適用がＤＲＡＭに限定されるものではない。また、信号伝送システムも、ＤＲＡＭにおけるデータバスに限定されるものではない。
【０１５９】
【発明の効果】
以上、詳述したように、本発明によれば、連続的な（間断の無い）カラム読み出しを可能にすると共に、読み出し動作だけでなく書き込み動作も高速化して半導体記憶装置の全体的な速度を向上させることができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の一例を模式的に示すブロック図である。
【図２】図１の半導体記憶装置におけるセンスアンプの一例を示す回路図である。
【図３】図１の半導体記憶装置におけるデータバスアンプの一例を示す回路図である。
【図４】図１の半導体記憶装置におけるデータバスショートプリチャージ回路の一例を示す回路図である。
【図５】図１の半導体記憶装置におけるデータの読み出しシーケンスの一例を説明するための波形図である。
【図６】関連技術としてのＰＲＤ方式の相補型アンプの動作を説明するための図である。
【図７】従来および関連技術の半導体記憶装置における読み出し動作を説明するための図である。
【図８】関連技術としてのＰＲＤ方式のデータバスを適用した半導体記憶装置の一例を模式的に示すブロック図である。
【図９】図８の半導体記憶装置におけるバスアンプの一例を示す図である。
【図１０】図９のバスアンプにおけるＰＲＤアンプの構成単位の一例を示す回路図である。
【図１１】図９のバスアンプにおけるマルチプレクサの一例を示す回路図である。
【図１２】図８の半導体記憶装置におけるバスおよびバスアンプの動作波形の一例を示す図である。
【図１３】本発明が適用される信号伝送システムの第１実施例としての階層化バスの構成を概念的に示す図である。
【図１４】本発明が適用される信号伝送システムの第２実施例としての枝分かれバスの構成を概念的に示す図である。
【図１５】関連技術の信号伝送システムにおけるＰＲＤ方式のデータバスアンプの一例を概略的に示す図である。
【図１６】図１５のデータバスアンプを適用した課題を説明するための信号伝送システムにおける動作波形の一例を示す図である。
【図１７】図１５のデータバスアンプを適用した場合の課題を説明するための信号伝送システムにおける動作波形の他の例を示す図である。
【図１８】本発明の信号伝送システムにおけるＰＲＤ方式のデータバスアンプの一例を概略的に示す図である。
【図１９】図１８のデータバスアンプを適用した信号伝送システムにおける動作波形の一例を示す図である。
【図２０】本発明が適用される半導体記憶装置の構成例を示すブロック図である。
【図２１】本発明が適用される信号伝送システムの第３実施例としての階層化バスの構成を概念的に示す図である。
【図２２】本発明が適用される信号伝送システムの第４実施例としての枝分かれバスの構成を概念的に示す図である。
【図２３】本発明の信号伝送システムにおけるＰＲＤ方式のデータバスアンプの他の例を概略的に示す図である。
【図２４】図２３のデータバスアンプにおけるＰＲＤコンパレータを示す図である。
【図２５】図２３のデータバスアンプを適用した信号伝送システムにおける動作波形の一例を示す図である。
【図２６】図２３のデータバスアンプを適用した信号伝送システムにおける特徴的な動作を説明するための波形図である。
【図２７】図２１に示す第３実施例の変形例としての階層化バスの構成を概念的に示す図である。
【図２８】本発明が適用される信号伝送システムの第５実施例としてのＰＲＤ方式のデータバスアンプを概略的に示す図である。
【図２９】図２８のデータバスアンプにおけるＰＲＤコンパレータを示す図である。
【図３０】図２８のデータバスアンプの動作の一例を説明するための図である。
【図３１】図２８のデータバスアンプの変形例を示す図である。
【図３２】図３１のデータバスアンプの動作の一例を説明するための波形図である。
【図３３】本発明が適用される半導体記憶装置におけるライトアンプの一例を示す回路図である。
【図３４】本発明が適用される半導体記憶装置におけるライトアンプの他の例を示す回路図である。
【図３５】本発明が適用される信号伝送システムの第６実施例としての階層化バスの構成を概念的に示す図である。
【図３６】本発明が適用される信号伝送システムの第７実施例としての半導体記憶装置の構成例を示すブロック図である。
【図３７】図３６の半導体記憶装置における動作波形の一例を示す図である。
【図３８】図３６の半導体記憶装置におけるロウブロックの構成例を示すブロック図である。
【図３９】図３８の動作シーケンスの一例を説明するための波形図である。
【図４０】本発明が適用される信号伝送システムの第８実施例としての半導体記憶装置の構成例を示すブロック図である。
【図４１】図４０に示す第８実施例におけるラッチ回路を示すブロック図である。
【図４２】図４１に示すラッチ回路の一例を示すブロック回路図である。
【図４３】図４２に示すラッチ回路の動作の一例を説明するための波形図である。
【図４４】図４０に示す第８実施例におけるロウブロックの構成例を拡大して示すブロック図である。
【図４５】図４０に示す第８実施例の半導体記憶装置の動作シーケンスの一例を説明するための波形図である。
【図４６】図４０に示す第８実施例の半導体記憶装置の動作状態を示す図（その１）である。
【図４７】図４０に示す第８実施例の半導体記憶装置の動作状態を示す図（その２）である。
【図４８】本発明が適用される信号伝送システムの第９実施例としての半導体記憶装置におけるメインワードデコーダの構成例を示すブロック回路図である。
【図４９】本発明が適用される信号伝送システムの第９実施例としての半導体記憶装置におけるサブワードプリデコードアドレスラッチ回路の構成例を示すブロック回路図である。
【図５０】本発明が適用される信号伝送システムの第１０実施例としての階層化バスの構成を概念的に示す図である。
【図５１】図５０の信号伝送システムにおける動作波形の一例を示す図である。
【図５２】本発明が適用される信号伝送システムの第１１実施例としてのバスレベル設定回路の構成例を示し回路図である。
【図５３】図５２のバスレベル設定回路の動作を説明するための図である。
【図５４】本発明が適用されるギャップレスの書き込み動作の基本概念を説明するための階層化バスの構成例を示す図である。
【図５５】本発明が適用されるギャップレスの書き込み動作の基本概念を説明するための枝分かれバスの構成例を示す図である。
【図５６】本発明が適用される信号伝送システムの第１２実施例としての半導体記憶装置の構成例を示すブロック図である。
【図５７】図５６の半導体記憶装置における書き込み動作のシーケンスを示す図（その１）である。
【図５８】図５６の半導体記憶装置における書き込み動作のシーケンスを示す図（その２）である。
【図５９】図５６の半導体記憶装置における書き込み動作のシーケンスを示す図（その３）である。
【図６０】図５６の半導体記憶装置における書き込み動作のシーケンスを示す図（その４）である。
【図６１】図５６の半導体記憶装置における書き込み動作のシーケンスを示す図（その５）である。
【図６２】図５６の半導体記憶装置における書き込み動作のシーケンスを示す図（その６）である。
【図６３】図５６の半導体記憶装置に適用されるビット線の立ち上がりを鈍らせる回路の一例を示す回路図である。
【図６４】図５６の半導体記憶装置に適用されるビット線の立ち上がりを段階的に行わせる回路の一例を示す回路図である。
【図６５】図６４の回路に使用する信号レベルを示す図である。
【図６６】図５６の半導体記憶装置に適用されるビット線の立ち上がりを段階的に行わせる回路の他の例を示す回路図である。
【図６７】図６３、図６４および図６６の回路によるビット線の立ち上がりの様子を示す図である。
【図６８】図５６の半導体記憶装置における書き込み動作の一例を示す波形図である。
【図６９】図５６の半導体記憶装置に適用されるセンスアンプおよびカラムトランスファーゲートの各トランジスタの関係を説明するための図である。
【図７０】本発明が適用される信号伝送システムの第１３実施例としての半導体記憶装置の動作の一例を説明するための図である。
【図７１】本発明が適用される信号伝送システムの第１４実施例としての半導体記憶装置の動作の一例を説明するための図である。
【図７２】本発明が適用される信号伝送システムの第１５実施例としての半導体記憶装置の構成例を示すブロック図である。
【図７３】図７２に示す第１５実施例の半導体記憶装置における書き込み動作の一例を示す図（その１）である。
【図７４】図７２に示す第１５実施例の半導体記憶装置における書き込み動作の一例を示す図（その２）である。
【図７５】本発明が適用される信号伝送システムの第１６実施例としての半導体記憶装置の構成例を示すブロック図である。
【図７６】本発明が適用される信号伝送システムの第１７実施例としての半導体記憶装置におけるカラム選択信号発生回路の一例を示す回路図である。
【図７７】本発明が適用される信号伝送システムの第１８実施例としての半導体記憶装置におけるローカルデータバスのプリチャージレベルを示す図である。
【符号の説明】
１…メモリセルアレイ
２…ワードデコーダ（ワードデコーダ列）
２’…メインワードデコーダ（ＭＷＤＥＣ）
３…センスアンプ（センスアンプ列）
４…ローカルデータバス（ＬＤＢ；ＬＤＢ，／ＬＤＢ）
５…グローバルデータバス（ＧＤＢ；ＧＤＢ，／ＧＤＢ）
６…ＰＲＤ方式データバスアンプ
７…ローカルデータバス・プリチャージ回路
８…グローバルデータバス・プリチャージ回路
９…データバススイッチ（ＤＢＳＷ）
１０…ライトアンプ（ＷＡ）
１１…センスアンプドライバ
１２…カラムデコーダ（ＣＤＥＣ）
１３…ＰＲＤパルス生成回路
１４…ローカルデータバススイッチ用パルス生成回路
１５…ロウブロック状態ラッチ回路
６１，６２…ＰＲＤコンパレータ
６３…マルチプレクサ（ＭＵＸ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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