(57)【特許請求の範囲】
【請求項１】
半導体基板上に順次に積層され、前記半導体基板の所定の領域を露出させる第１ゲート絶縁膜パターン及びマスクパターンを形成する段階と、
前記露出された半導体基板に不純物領域を形成する段階と、
前記マスクパターンを除去することによって、前記第１ゲート絶縁膜パターンを露出させる段階と、
前記第１ゲート絶縁膜パターンが露出された半導体基板の全面に、熱酸化工程を使用して第２ゲート絶縁膜を形成する段階と、
を含むことを特徴とするフラットセルマスクＲＯＭ装置の製造方法。
【請求項２】
前記第１ゲート絶縁膜パターンは１０乃至２００Åの厚さで形成することを特徴とする請求項１に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項３】
前記マスクパターンを除去する段階は、前記第１ゲート絶縁膜パターンに対して選択比を有するエッチングレシピを使用して実施することを特徴とする請求項１に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項４】
前記マスクパターンは順次に積層された反射防止膜パターン及びフォトレジストパターンで形成することを特徴とする請求項１に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項５】
前記反射防止膜パターンはハイドロカーボン系化合物を含む有機物質で形成することを特徴とする請求項４に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項６】
前記第２ゲート絶縁膜は１０乃至３００Åの厚さで形成することを特徴とする請求項１に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項７】
半導体基板上に第１ゲート絶縁膜、反射防止膜及びフォトレジストパターンを順次に形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用して前記反射防止膜及び前記第１ゲート絶縁膜を順次にエッチングすることによって、前記半導体基板の所定の領域を露出させる第１ゲート絶縁膜パターン及び反射防止膜パターンを形成する段階と、
前記フォトレジストパターンをイオン注入マスクとして使用したイオン注入工程を実施して、前記露出された半導体基板に不純物領域を形成する段階と、
前記不純物領域を形成した後に、前記フォトレジストパターン及び前記反射防止膜パターンを除去して前記第１ゲート絶縁膜パターンを露出させる段階と、
前記露出された第１ゲート絶縁膜パターンを含む半導体基板の全面に、当該半導体基板を熱酸化させる方法で第２ゲート絶縁膜を形成する段階と、
を含むことを特徴とするフラットセルマスクＲＯＭ装置の製造方法。
【請求項８】
前記第１ゲート絶縁膜は前記半導体基板を熱酸化させる方法で形成することを特徴とする請求項７に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項９】
前記第１ゲート絶縁膜は１０乃至２００Åの厚さで形成することを特徴とする請求項７に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項１０】
前記反射防止膜は前記フォトレジストパターンを除去するエッチング工程に対して、低いエッチング選択性を有する物質膜で形成することを特徴とする請求項７に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項１１】
前記反射防止膜はハイドロカーボン系化合物を含む有機物質で形成することを特徴とする請求項７に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項１２】
前記第１ゲート絶縁膜パターンを形成する段階は、前記半導体基板に対して選択比を有するエッチングレシピを使用してエッチングすることを特徴とする請求項７に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項１３】
前記不純物領域は少なくとも１０１８ａｔｏｍｓ／ｃｍ３の不純物濃度を有するように形成することを特徴とする請求項７に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項１４】
前記フォトレジストパターン及び前記反射防止膜パターンを除去する段階は、前記反射防止膜パターンと前記フォトレジストパターンを同時に除去することを特徴とする請求項７に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項１５】
前記フォトレジストパターン及び前記反射防止膜パターンを除去する段階は、前記第１ゲート絶縁膜パターンに対して選択性を有するエッチングレシピを使用して実施することを特徴とする請求項７に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項１６】
前記第２ゲート絶縁膜は前記第１ゲート絶縁膜パターンの上部より前記不純物領域上にさらに厚く形成されることを特徴とする請求項７に記載のフラットセルマスクＲＯＭ装置の製造方法。
【請求項１７】
前記第２ゲート絶縁膜は１０乃至３００Åの厚さで形成することを特徴とする請求項７に記載のフラットセルマスクＲＯＭ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特にフラットセルマスクＲＯＭ装置の製造方法に関するものである。
【０００２】
【従来の技術】
マスクＲＯＭ（Ｍａｓｋ  ＲＯＭ）はＮＡＮＤ型ＲＯＭとＮＯＲ型ＲＯＭに区分することができる。前記ＮＡＮＤ型ＲＯＭは、動作スピードが遅いという短所を有する一方、単位セル面積が小さくて高集積化に有利という長所を有する。一方、前記ＮＯＲ型ＲＯＭは、動作スピードが優れているという長所を有するが、単位セル面積が大きいので、高集積化に不利という短所を有する。これによって、ＮＯＲ型ＲＯＭが有する速い動作スピードの長所を有しつつ、ＮＡＮＤ型ＲＯＭが有する小さいセル面積の長所も共に有するフラットＮＯＲ型ＲＯＭ（ｆｌａｔ  ＮＯＲ−ｔｙｐｅ  ＲＯＭｓ）構造が提案されている。このフラットＮＯＲ型ＲＯＭは、単位セル内に素子分離膜及びコンタクトを備えておらず、半導体基板に形成される埋没不純物領域をビットラインに使用することを特徴とするマスクＲＯＭの一類型である。
【０００３】
図１乃至図３は従来の技術によるフラットＮＯＲ型半導体装置の製造方法を説明するための工程断面図である。
【０００４】
図１を参照すれば、半導体基板１０上にバッファ酸化膜２０、反射防止膜３０及びフォトレジスト膜を順次に形成する。通常のフォトリソグラフィ工程を使用して前記フォトレジスト膜をパターニングすることによって、所定の領域で前記反射防止膜３０の上部面を露出させるフォトレジストパターン４０を形成する。この時に、前記反射防止膜３０は前記フォトレジストパターン４０形成のためのフォトリソグラフィ工程の便宜のための物質膜として、一般的にシリコン酸化窒化物（ＳｉＯＮ）で形成する。
【０００５】
以後、前記フォトレジストパターン４０をイオン注入マスクとして使用したイオン注入工程を実施することによって、前記半導体基板１０に不純物領域５０を形成する。前記イオン注入工程は、前記反射防止膜３０及び前記バッファ酸化膜２０を貫通して前記半導体基板１０にヒ素（Ａｓ）イオンを注入する工程である。この時に、前記ヒ素イオンの運動エネルギーにより、前記半導体基板１０のシリコン原子が格子構造から外れることによって、前記不純物領域５０は格子欠陥を有する。
【０００６】
図２を参照すれば、前記不純物領域５０を形成した後に、前記フォトレジストパターン４０を除去して前記反射防止膜３０を露出させる。以後、燐酸（Ｈ2ＰＯ4）を含むエッチング液を使用して、前記露出された反射防止膜３０を除去する。
【０００７】
ところで、燐酸を使用する前記反射防止膜３０エッチング工程は、その下部の前記バッファ酸化膜２０にエッチング損傷、すなわち、その厚さの偏差を増加させると同時に、物理的／電気的特性の劣化を誘発する。これによって、前記バッファ酸化膜２０はトランジスタのゲート絶縁膜で使用できず、通常的にフッ酸を含むエッチング液を通じて除去される。その結果、図示したように、前記半導体基板１０の上部面の全体が露出される。
【０００８】
図３を参照すれば、前記バッファ酸化膜２０が除去された半導体基板の全面に、ゲート絶縁膜６０、６５を形成する。前記ゲート絶縁膜６０、６５はＭＯＳトランジスタの特性を決める重要な物質膜として、その優れた特性の確保のためには熱工程を通じて形成することが望ましい。
【０００９】
前記熱工程は、一般的に、大略８５０℃の温度で実施する。しかし、このような高温で実施される熱工程は前記不純物領域５０に含まれた不純物の拡散を誘発する。これによって、前記不純物領域５０内に含まれた不純物が拡散して、前記不純物領域５０はさらに広い幅及びさらに深い深さを有する埋没不純物領域５５を形成する。前記埋没不純物領域５５はフラットＮＯＲ型ＲＯＭのソース／ドレイン及びこれらソース／ドレインを連結する配線の役割を果たす。
【００１０】
一方、ＭＯＳトランジスタが安定した特性を有するためには、前記ゲート絶縁膜６０、６５は所定の厚さｔox以上に形成されなければならない。ところで、図２で説明したように、前記反射防止膜３０の除去工程で前記バッファ酸化膜２０が除去されることによって、前記半導体基板１０の上部面は完全に露出される。これによって、前記ゲート絶縁膜６０を前記ｔoxの厚さで形成するための熱工程の工程時間が増加して、前記不純物領域５０に含まれた不純物Ａｓの拡散現象が深化する。また、前記不純物領域５０の上部面が露出される場合に、その内に含まれた不純物の水平的拡散はさらに活発に行われる。このような原因により、従来の技術は前記埋没不純物領域５５の間の距離ｌ1が近くなるショートチャネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）が容易に発生してしまうという問題点を有する。前記ショートチャネル効果は、半導体装置の高集積化を妨害する重要問題点として作用する。
【００１１】
前記熱工程において、格子欠陥を有する前記不純物領域５０は、そうではない領域より容易に、速い酸化反応を起こる。これによって、前記不純物領域５０上に形成されるゲート絶縁膜６５は不純物が注入されない領域でのゲート絶縁膜６０より厚い厚さを有する。
【００１２】
これに加えて、前記ゲート絶縁膜６０、６５を含む半導体基板上には、多結晶シリコンを含む導電膜で構成されたゲート電極７０が形成される。前記ゲート電極７０は前記埋没不純物領域５５を横切るように形成することが望ましい。
【００１３】
【発明が解決しようとする課題】
本発明の課題は、高集積化に適するように、ショートチャネル効果を予防することができるマスクＲＯＭ装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上述の課題を解決するために、本発明は、第１ゲート絶縁膜パターンを形成した後に、不純物領域及び第２ゲート絶縁膜を順次に形成する段階を含むマスクＲＯＭ装置の製造方法を提供する。この方法は、半導体基板上に順次に積層されて前記半導体基板の所定の領域を露出させる第１ゲート絶縁膜パターン及びマスクパターンを形成し、前記露出された半導体基板に不純物領域を形成した後に、前記マスクパターンを除去することによって、前記第１ゲート絶縁膜パターンを露出させる段階を含む。以後、前記第１ゲート絶縁膜パターンが露出された半導体基板の全面に、熱酸化工程を使用して第２ゲート絶縁膜を形成する。
【００１５】
前記マスクパターンは順次に積層された反射防止膜パターン及びフォトレジストパターンで形成することが望ましい。この時に、前記反射防止膜パターンはフォトレジストパターンを除去する工程において、追加的なエッチング工程なしに除去されることができるように、前記フォトレジストパターンに対して低いエッチング選択性を有する物質膜で形成することが望ましい。このために、前記反射防止膜パターンは、ハイドロカーボン系化合物を含む有機物質で形成することが望ましい。
【００１６】
また、前記マスクパターンを除去する段階は、前記第１ゲート絶縁膜パターンに対して選択比を有するエッチングレシピを使用して実施することが望ましい。
【００１７】
望ましくは、前記第１ゲート絶縁膜パターンは１０乃至２００Åの厚さで形成し、前記第２ゲート絶縁膜は１０乃至３００Åの厚さで形成する。特に、前記第２ゲート絶縁膜は熱酸化工程を使用して形成することが望ましいが、前記不純物領域上では、前記第１ゲート絶縁膜パターンの上部より厚い厚さを有することもできる。前記不純物領域は少なくとも１０18ａｔｏｍｓ／ｃｍ3の不純物濃度を有するように形成することが望ましい。
【００１８】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介する実施形態は、開示された内容を具体的に完全にするために、そして当業者に本発明の思想を十分に伝達するために提供されることである。図面において、層及び領域の厚さは明確性のために誇張されている。また、層が他の層、または基板の上にあると言及される場合には、基板上に直接形成されることができ、またはそれらの間に第３の層が介在することができるものも示す。
【００１９】
図４乃至図７は本発明の望ましい実施形態によるマスクＲＯＭ半導体装置の製造方法を説明するための工程断面図である。
【００２０】
図４を参照すれば、半導体基板１００の所定の領域に素子分離膜（図示せず）を形成する。前記素子分離膜を含む半導体基板の全面に、第１ゲート絶縁膜１１０、反射防止膜１２０及びフォトレジスト膜（図示せず）を順次に形成する。通常のフォトリソグラフィ工程を通じて前記フォトレジスト膜をパターニングすることによって、所定の領域で前記反射防止膜１２０を露出させる複数の開口部１３５を有するフォトレジストパターン１３０を形成する。この時に、前記開口部１３５は、後続工程において、フラットセルＲＯＭの埋没不純物領域を定義する役割を果たす。これによって、前記開口部１３５は互いに並行したライン形態であることが望ましい。
【００２１】
前記第１ゲート絶縁膜１１０は熱工程を通じて形成されるシリコン酸化膜またはシリコン酸化窒化膜であることが望ましい。前記第１ゲート絶縁膜１１０をシリコン酸化膜で形成する場合に、前記熱工程は大略８５０℃の温度で実施されることが望ましい。また、前記第１ゲート絶縁膜１１０は前記反射防止膜１２０を除去する後続工程でリセスされる（くぼみが作られる）厚さを考慮して形成し、望ましくは大略１０乃至２００Åの厚さで形成する。
【００２２】
前記反射防止膜１２０は前記フォトレジストパターン１３０の除去工程において、追加的なエッチング工程を実施せず、共にエッチンクされることができる物質膜で形成する。これに加えて、前記反射防止膜１２０は前記第１ゲート絶縁膜１１０に対してエッチング選択比を有する物質膜で形成することが望ましい。このために、前記反射防止膜１２０はハイドロカーボン系化合物を含む有機物質であることが望ましい。従来の技術では、前記反射防止膜としてシリコン酸化窒化膜を使用することによって、パーチクル不良が発生する問題がある。しかし、有機物質を反射防止膜として使用する本発明による場合には、従来の技術に比べてパーチクル不良の問題を減少させる長所を有する。
【００２３】
図５を参照すれば、前記フォトレジストパターン１３０をエッチングマスクとして使用して、前記反射防止膜１２０及び前記第１ゲート絶縁膜１１０を順次にパターニングする。これによって、前記開口部１３５の下部で前記半導体基板１００の上部面を露出させる反射防止膜パターン１２５及び第１ゲート絶縁膜パターン１１５が形成される。以後、前記フォトレジストパターン１３０及び前記反射防止膜パターン１２５をマスクパターンとして使用したイオン注入工程を実施して、前記露出された半導体基板１００に不純物領域１４０を形成する。
【００２４】
前記反射防止膜パターン１２５及び前記第１ゲート絶縁膜パターン１１５の形成のためのエッチング工程は、異方性エッチングの方法で実施する。また、前記第１ゲート絶縁膜パターン１１５の形成のためのエッチング工程は前記半導体基板１００に選択比を有するエッチングレシピを使用して実施する。
【００２５】
前記不純物領域１４０の形成のためのイオン注入工程はヒ素（Ａｓ）イオンを不純物として使用することが望ましい。また、前記イオン注入工程は前記半導体基板１００が露出された状態で実施されるので、イオン入射角が７°または１１°になるように実施して、イオンチャネリングを最小化することが望ましい。これに加えて、前記不純物領域１４０はフラットセルマスクＲＯＭのソース／ドレイン及びこれを連結する配線の役割を果たす。したがって、前記不純物領域１４０は低い抵抗値を有することが要求され、このために、前記イオン注入工程は少なくとも１０14ａｔｏｍｓ／ｃｍ2のドーズで不純物を注入することが望ましい。従来の技術で説明したように、前記イオン注入工程により前記不純物領域１４０のシリコン原子が格子構造から外れることによって、前記不純物領域１４０は格子欠陥を有する。
【００２６】
このように、前記半導体基板１００が露出された状態であるので、前記イオン注入工程はバッファ膜を有する従来の技術に比べて低いエネルギーで実施されることができる。これによって、注入される不純物が運動エネルギーを喪失して停止するまで進行する経路の長さは短くなり、シリコン原子との衝突による散乱現象は最小化される。その結果、前記不純物領域の水平的拡散によるショートチャネル効果は減少する。
【００２７】
図６を参照すれば、前記フォトレジストパターン１３０及び前記反射防止膜パターン１２５を除去して、前記第１ゲート絶縁膜パターン１１５を露出させる。
【００２８】
前記フォトレジストパターン１３０及び前記反射防止膜パターン１２５を除去する工程は、前記第１ゲート絶縁膜パターン１１５に対して選択性を有するエッチングレシピを使用して実施して、前記フォトレジストパターン１３０及び前記反射防止膜パターン１２５を同時に除去することが望ましい。しかし、前記反射防止膜パターン１２５の除去のためのエッチング工程は、通常前記第１ゲート絶縁膜パターン１１５に対して完全なエッチング選択性を有することができない。その結果、前記第１ゲート絶縁膜パターン１１５は前記反射防止膜パターン１２５の除去のためのエッチング工程において、一部リセスされる。これに加えて、前記反射防止膜パターン１２５の除去の後に、その結果物に対して洗浄工程を実施することが望ましいが、このような洗浄工程によっても前記第１ゲート絶縁膜パターン１１５はリセスされる。図４で説明したように、前記第１ゲート絶縁膜パターン１１５は前記リセスによる厚さの減少を考慮して、その積層の厚さを決めることが望ましい。
【００２９】
図７を参照すれば、前記第１ゲート絶縁膜パターン１１５が露出された半導体基板の全面に、第２ゲート絶縁膜２００、２０５を形成する。前記第２ゲート絶縁膜２００、２０５は熱酸化工程を通じて形成されるシリコン酸化膜またはシリコン酸化窒化膜で形成することが望ましい。
【００３０】
前記熱酸化工程により、格子欠陥を有する前記不純物領域１４０の上部の前記第２ゲート絶縁膜２０５は前記第１ゲート絶縁膜パターン１１５の上部の第２ゲート絶縁膜２００より厚い厚さを有する。前記第２ゲート絶縁膜２０５は１０乃至３００Åの厚さで形成することが好ましい。
【００３１】
また、前記第２ゲート絶縁膜２００、２０５形成のための熱工程は前記不純物領域１４０の格子欠陥を治癒すると同時に、そこに含まれた不純物の拡散を誘発する。これによって、前記不純物領域１４０はさらに広い幅とさらに深い深さを有し、前記第１ゲート絶縁膜パターン１１５及び前記第２ゲート絶縁膜２００、２０５により覆われた埋没不純物領域１４５を形成する。先の説明のように、前記埋没不純物領域１４５はフラットセルマスクＲＯＭのソース／ドレイン及びこれらを連結する配線の役割を果たす。
【００３２】
一方、本発明によれば、前記埋没不純物領域１４５の形成のための熱工程は前記第１ゲート絶縁膜パターン１１５が前記半導体基板１００を覆った状態で実施される。これによって、前記半導体基板１００が露出された場合に実施される熱工程により、前記不純物領域１４０に含まれた不純物の過度な水平的拡散を防止することができる。
【００３３】
また、従来の技術では、露出された半導体基板上に始めから新しいゲート絶縁膜を形成するので、不純物拡散を誘発する前記熱工程の工程時間が増加する問題を有する。しかし、本発明に従う場合に、ＭＯＳトランジスタのゲート絶縁膜が形成される領域には、もう前記第１ゲート絶縁膜パターン１１５が形成された状態である。これによって、前記熱工程の工程時間を減らすことができ、その結果、従来の技術のような不純物の過度な拡散及びショートチャネル現象は最小化される。すなわち、前記埋没不純物領域１４５の間の距離（チャネルの長さ、１2）は従来の技術でのチャネルの長さｌ1より長く形成される。
【００３４】
前記第２ゲート絶縁膜２００、２０５が形成された半導体基板の全面に、ゲート導電膜（図示せず）を積層する。前記ゲート導電膜は順次に積層された多結晶シリコン及びシリサイドからなる多層膜であることが望ましい。以後、前記ゲート導電膜をパターニングして、前記第２ゲート絶縁膜２００、２０５の上部面を露出させるゲート電極１５０を形成する。この時に、前記ゲート電極１５０は前記埋没不純物領域１４５を横切るようにパターニングされることが望ましい。以後、通常の方法を使用して、前記ゲート電極１５０を含む半導体基板上に、層間絶縁膜（図示せず）及び金属配線（図示せず）をさらに形成する。
【００３５】
図８は図４乃至図７で説明した方法により製造されたフラットセルＲＯＭ半導体装置を示す斜視図である。
【００３６】
図８を参照すれば、半導体基板１００の所定の領域に複数の埋没不純物領域１４５が配置される。前記埋没不純物領域１４５は互いに並行に配置されることが望ましい。また、前記埋没不純物領域１４５は少なくとも１０18ａｔｏｍｓ／ｃｍ3の不純物濃度を有することが望ましい。不純物の種類はヒ素（Ａｓ）原子であることが望ましい。これによって、前記埋没不純物領域１４５は低抵抗を有するようになり、フラットセルＲＯＭのソース／ドレイン及びこれらを連結する配線の役割を果たす。
【００３７】
前記埋没不純物領域１４５を含む半導体基板上には、前記埋没不純物領域１４０を横切る複数のゲート電極１５０が配置される。この時に、前記ゲート電極１５０は互いに並行に配置されることが望ましい。また、前記ゲート電極１５０は各々多結晶シリコン及びシリサイドが順次に積層された多層膜であることが望ましい。これに加えて、前記ゲート電極１５０上には反射防止膜（図示せず）がさらに配置されることもできる。
【００３８】
前記半導体基板１００及び前記反射防止膜パターン１２５の間にはゲート絶縁膜が配置される。この時に、前記ゲート絶縁膜は第１ゲート絶縁膜パターン１１５及び第２ゲート絶縁膜２００、２０５で構成される。前記第１ゲート絶縁膜パターン１１５は前記埋没不純物領域１４５の間の前記半導体基板１００を覆い、前記第２ゲート絶縁膜２００、２０５は前記第１ゲート絶縁膜パターン１１５及び前記埋没不純物領域１４５を覆う。前記埋没不純物領域１４５を覆う前記第２ゲート絶縁膜２０５は前記第１ゲート絶縁膜パターン１１５を覆う前記第２ゲート絶縁膜２００に比べて厚い厚さを有する。前記第１ゲート絶縁膜パターン１１５及び前記第２ゲート絶縁膜２００はシリコン酸化膜であることが望ましいが、シリコン酸化窒化膜であってもよい。
【００３９】
【発明の効果】
本発明によれば、第１ゲート絶縁膜パターンを予め形成した後に、不純物領域及び第２ゲート絶縁膜を順次に形成する。これによって、第２ゲート絶縁膜の形成のための熱工程の工程時間を短縮することができるので、不純物領域の拡張を最小化することができる。また、第２ゲート絶縁膜の形成のための熱工程の途中、不純物領域に含まれた不純物が露出された半導体基板に沿って過度に拡散される従来の技術の問題点は、半導体基板を覆う第１ゲート絶縁膜パターンにより最小化する。その結果、ショートチャネル効果を最小化し、高集積化したフラットセルマスクＲＯＭを製造することができる。
【図面の簡単な説明】
【図１】  従来の技術によるマスクＲＯＭ半導体装置の製造方法を説明するための工程断面図。
【図２】  従来の技術によるマスクＲＯＭ半導体装置の製造方法を説明するための工程断面図。
【図３】  従来の技術によるマスクＲＯＭ半導体装置の製造方法を説明するための工程断面図。
【図４】  本発明の望ましい実施形態によるマスクＲＯＭ半導体装置の製造方法を説明するための工程断面図。
【図５】  本発明の望ましい実施形態によるマスクＲＯＭ半導体装置の製造方法を説明するための工程断面図。
【図６】  本発明の望ましい実施形態によるマスクＲＯＭ半導体装置の製造方法を説明するための工程断面図。
【図７】  本発明の望ましい実施形態によるマスクＲＯＭ半導体装置の製造方法を説明するための工程断面図。
【図８】  本発明の望ましい実施形態によるマスクＲＯＭ半導体装置を示す斜視図。
【符号の説明】
１０、１００…半導体基板、
２０…バッファ酸化膜、
３０、１２０…反射防止膜、
４０、１３０…フォトレジストパターン、
５０、１４０…不純物領域、
５５、１４５…埋没不純物領域、
６０、６５…ゲート絶縁膜、
７０、１５０…ゲート電極、
１１０…第１ゲート絶縁膜、
１１５…第１ゲート絶縁膜パターン、
１２５…反射防止膜パターン、
１３５…開口部、
２００、２０５…第２ゲート絶縁膜。
【図１】
0004118696.tif 000002
【図２】
0004118696.tif 000003
【図３】
0004118696.tif 000004
【図４】
0004118696.tif 000005
【図５】
0004118696.tif 000006
【図６】
0004118696.tif 000007
【図７】
0004118696.tif 000008
【図８】
0004118696.tif 000009