(57)【特許請求の範囲】
【請求項１】
マルチ−ビットデータを貯蔵する少くとも１つのメモリセルと、
前記メモリセルに連結されるビットラインと、
待機動作間に第１レベルを有するバイアス電圧を発生し、そして前記メモリセルの状態を感知するための複数個の感知区間に前記第１レベルより低い第２レベルを有する前記バイアス電圧を発生するバイアス電圧発生回路と、
第１信号に応じて前記メモリセルの状態を感知するための複数個の感知区間で前記ビットラインに電流を供給する電流供給回路と、
前記各感知区間は一連のビットラインプレチャージ、感知及び放電区間に分かれ、前記バイアス電圧によって前記電流供給回路から供給される電流を前記ビットラインに伝達する伝達回路と、
前記ビットライン放電区間を示す第２信号に応じて前記バイアス電圧が前記伝達回路に伝達されることを遮断することにより、プレチャージ区間の初期に前記ビットラインが過充電されることを防止する過充電防止回路とを含み、
前記第１信号のレベルは、前記プレチャージ、感知及び放電区間の順に変化することを特徴とする半導体メモリ装置。
【請求項２】
前記第１レベルは電源電圧のレベルであり、前記第２レベルは前記電源電圧と接地電圧の間のレベルであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記伝達回路は前記ビットラインと前記電流供給回路の間に形成される電流通路及び前記過充電防止回路から提供される前記バイアス電圧に制御されるゲートを有する第１ＮＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記過充電防止回路は前記第２信号が非活性化されるとき前記バイアス電圧発生回路と前記伝達回路を電気的に連結させる伝達ゲート及び、前記第２信号が活性化されるとき前記第１ＮＭＯＳトランジスタのゲートを接地させる放電トランジスタを含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記放電トランジスタはＮＭＯＳトランジスタで構成されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
マルチ−ビットデータを貯蔵する少くとも１つのメモリセルと、
前記メモリセルに連結されるビットラインと、
待機動作間に第１電圧レベルを有する第１信号を発生し、そして前記メモリセルの状態を感知するための複数個の感知区間に前記第１電圧レベルより低い第２電圧レベルを有する前記第１信号を発生する第１手段と、
前記メモリセルの状態を感知増幅するための電流を供給すると共に、前記第１信号に応じて、前記ビットラインに前記電流を伝達することにより、前記各感知区間で前記ビットラインを通じて前記メモリセルの状態を感知増幅する第２手段と、
前記各感知区間で一連のビットラインプレチャージ、ビットライン感知及びビットライン放電動作が遂行され、前記ビットライン放電動作を示す第２信号が非活性化されるとき前記第１信号を前記第２手段に伝達し、そして前記第２信号が活性化されるとき前記第１信号が前記第２手段に伝達されることを遮断することにより、前記第２手段に提供される第１信号が第３電圧レベルに放電されるようにする第３手段を含むことを特徴とする半導体メモリ装置。
【請求項７】
前記第１電圧レベルは電源電圧のレベルであり、前記第２電圧レベルは前記電源電圧のレベルと前記第３電圧レベルの間のレベルであることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第３電圧レベルは接地電圧のレベルであることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第２信号は、前記ビットラインプレチャージ及び感知動作が遂行される間に前記第３電圧レベルを有し、そして前記ビットライン放電動作が遂行される間に前記第１電圧レベルを有することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記第３手段は、前記第２信号のレベルによってオン／オフされ、前記第１手段に連結される入力端子及び前記第２手段に連結される出力端子を有する伝達ゲート及び、前記伝達ゲートの出力端子及び接地電圧の間に形成される電流通路及び前記第２信号に制御されるゲートを有する放電トランジスタを含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１１】
ゲートを有し、マルチ−ビットデータを貯蔵し、そして前記マルチ−ビットデータの可能な状態に対応する第１乃至第４スレッショルド電圧のうち、１つを有する少くとも１つのメモリセルと、
前記メモリセルに連結されるビットラインと、
読出動作間に前記メモリセルの状態を感知するための第１乃至第３感知区間に各々対応する他の電圧を順次的に発生する電圧発生回路と、
前記電圧発生回路は前記ゲートに前記他の電圧を順に印加し、待機動作間に第１レベルを有するバイアス電圧を発生し、そして前記メモリセルの状態を感知するための複数個の感知区間に前記第１レベルより低い第２レベルを有する前記バイアス電圧を発生するバイアス電圧発生回路と、
第１信号に応じて前記メモリセルの状態を感知するための複数個の感知区間で前記ビットラインに電流を供給する電流供給回路と、
前記各感知区間は一連のビットラインプレチャージ、感知及び放電区間に分かれ、前記バイアス電圧によって前記電流供給回路から供給される電流を前記ビットラインに伝達する伝達回路と、
前記ビットライン放電区間を示す第２信号に応じて前記バイアス電圧が前記伝達回路に伝達されることを遮断することにより、プレチャージ区間の初期に前記ビットラインが過充電されることを防止する過充電防止回路とを含み、
前記第１信号のレベルは前記プレチャージ、感知及び放電区間の順に変化することを特徴とする半導体メモリ装置。
【請求項１２】
前記第１レベルは電源電圧のレベルであり、前記第２レベルは前記電源電圧と接地電圧の間のレベルであることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記伝達回路は前記ビットラインと前記電流供給回路の間に形成される電流通路及び前記過充電防止回路から提供される前記バイアス電圧に制御されるゲートを有するＮＭＯＳトランジスタで構成されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記過充電防止回路は前記第２信号が非活性化されるとき前記バイアス電圧発生回路と前記伝達回路を電気的に連結させる伝達ゲート及び、前記第２信号が活性化されるとき前記ＮＭＯＳトランジスタのゲートを接地させる放電トランジスタを包含することを特徴とする請求項１３に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものとして、より具体的にはビットラインプレチャージ動作時にビットラインが過充電（over precharge）されることを防止するマルチ−ビットデータを貯蔵するための半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置が高集積化されることによって収率向上と生産単価を低めるため１つのメモリセルに少くとも２ビットの情報を示すマルチ−ビットデータ(multi-bit data)、又はマルチ−レベルデータ(multi-level data)が貯蔵できる半導体メモリ装置に対する研究が半導体メーカによって活発に進行されている。
【０００３】
図１は、マルチ−ビットデータ(例えば、２ビット)を１つのメモリセルに貯蔵する場合、各マルチ−ビットデータ状態(multi-bit data state)、それに対応するスレッショルド電圧(threshold voltage)の分布、そして読出動作時印加されるワードライン電圧の関係を示す図面である。図２はデータ読出動作間に各感知区間で、低レベルから高レベルに変化されるワードライン電圧ＶWL0−ＶWL2のレベル変化及び各感知区間に対応する感知時点(sensing points)を示す図面である。
【０００４】
図１から、スレッショルド電圧Ｖth0は２ビットデータのうち、“００”の状態に対応し、スレッショルド電圧Ｖth1は“０１”の状態に対応し、スレッショルド電圧Ｖth2は“１０”の状態に対応し、そしてスレッショルド電圧Ｖth3は“１１”の状態に対応する。任意のメモリセルに貯蔵されたデータを読出する場合、図２に図示されたように、まず、任意のメモリセルに連結されたワードラインが第１ワードライン電圧ＶWL0に駆動された後任意のメモリセルを通して電流が流れるかの可否が感知増幅回路(図３参照)によって感知増幅される。
【０００５】
その次、言及された方法のように、第２ワードライン電圧ＶWL1及び第３ワードライン電圧ＶWL2に同一ワードラインを順次的に駆動し、そして任意のメモリセルを通して電流(以下「セル電流」と称する。)が流れるかの可否を各々感知増幅するようにされる。最終的に、３回に亙って感知増幅された結果を論理的に組合って任意のメモリセルに貯蔵されたマルチ−ビットデータを読出するようにされる。
【０００６】
図３は、感知回路及びそれに関連されたメモリセルを示す回路図である。図４は、図３の動作タイミング図である。
【０００７】
図３を参照すると、感知回路２００は各感知区間で、メモリセル１０の状態、例えば導電状態及び非導電状態を感知する。列パスゲート２２０は信号Ｙｉに応じて感知回路２００とデータラインＤＬを電気的に連結させる。感知回路２００は２個のＰＭＯＳトランジスタ１４及び２０と２個のＮＭＯＳトランジスタ１６及び１８からなる。
【０００８】
メモリセル１０に貯蔵されたマルチ−ビットデータを感知するための３回の感知区間は図４に図示されたように、それぞれ、ビットラインプレチャージ区間、ビットライン感知区間、そしてビットライン放電区間に区分される。
【０００９】
まず、ビットラインプレチャージ区間で、信号Ｐbpreは電源電圧ＶCCから接地電圧ＶSSに遷移され、電圧Ｖbiasiは電源電圧ＶCCと接地電圧ＶSSの間の任意のレベルに維持される信号Ｐbpreによって導電されたＰＭＯＳトランジスタ１４から供給される電流はトランジスタ１６を通してビットラインＢＬに伝達される。続いて感知区間で、ビットラインのレベルによってメモリセル１０の状態を感知する。以後、ＮＭＯＳトランジスタ１８を通してビットラインＢＬは接地電圧に放電される。ＮＭＯＳトランジスタ１８はビットライン放電区間で低レベルから高レベルに遷移される信号Ｐbdisによって導電される。このような一連の動作が各感知区間で反復的に遂行されることによってメモリセル１０のデータ状態を感知するようにされる。
【００１０】
しかしながら、信号Ｐbpreが電源電圧ＶCCから接地電圧ＶSSに遷移されるとき電圧Ｖbiasiは、図４に図示されたように、瞬間的に昇圧される。このように、電圧Ｖbiasiが瞬間的に昇圧されることはＮＭＯＳトランジスタ１６のゲートが感知ノード(sensing node : Ns)の容量(capacity)ＣｓとビットラインＢＬの容量Ｃｂにカップリング(coupling)されるためである。このため、図４に図示されたように、ビットラインプレチャージ区間で、ビットラインＢＬは正常的なレベルの割に高レベルに過充電される。このとき、メモリセル導電状態のオンセル(on cell)であると、過充電されたビットラインＢＬが発展される速度が遅くなり、これによるいろいろな問題（例えば速度損失及び読出失敗）が誘発されることになる。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的はメモリセルの状態を感知するための各感知区間の一連の動作のうち、ビットラインプレチャージ動作初期にビットラインが過充電されることを防止できるマルチ−ビットデータを貯蔵する半導体メモリ装置を提供することである。
【００１２】
本発明の他の目的は安定された読出動作が可能なマルチ−ビットデータを貯蔵する半導体メモリ装置を提供することである。
【００１３】
【課題を解決するための手段】
上述のような目的を達成するための本発明の一特徴によると、マルチ−ビットデータを貯蔵する少くとも１つのメモリセルと、メモリセルに連結されるビットラインと、待機動作間に第１レベルを有するバイアス電圧を発生し、そしてメモリセルの状態を感知するための複数個の感知区間間に第１レベルの割に低い第２レベルを有するバイアス電圧を発生するバイアス電圧発生回路と、第１信号に応してメモリセルの状態を感知するための複数個の感知区間でビットラインに電流を供給する電流供給回路と、各感知区間は一連のビットラインプレチャージ、感知及び放電区間に分れ、バイアス電圧によって電流供給回路から供給される電流をビットラインに伝達する伝達回路と、ビットライン放電区間を示す第２信号に応じてバイアス電圧を伝達回路に提供するが、プレチャージ区間の初期にビットラインが過充電されることを防止する過充電防止回路とを含み、第１信号のレベルはプレチャージ、感知及び放電区間で順序に変化する。
【００１４】
この態様において、第１レベルは電源電圧のレベルであり、第２レベルは電源電圧と接地電圧の間のレベルである。
【００１５】
この態様において、伝達回路はビットラインと電流供給回路の間に形成される電流通路及び過充電防止回路から提供されるバイアス電圧に制御されるゲートを有する第１ＮＭＯＳトランジスタに構成される。
【００１６】
この態様において、過充電防止回路は第２信号が非活性化されるときバイアス電圧発生回路と伝達回路を電気的に連結させる伝達ゲート及び、第２信号が活性化されるとき第１ＮＭＯＳトランジスタのゲートを接地させる放電トランジスタを含む。
【００１７】
この態様において、放電トランジスタはＮＭＯＳトランジスタ構成される。
【００１８】
本発明の他の特徴によると、マルチ−ビットデータを貯蔵する少くとも１つのメモリセルと、メモリセルに連結されるビットラインと、待機動作間に第１電圧レベルを有する第１信号を発生し、そしてメモリセルの状態を感知するための複数個の感知区間間に第１電圧レベルの割に低い第２電圧レベルを有する第１信号を発生する第１手段と、第１信号に応じて、各感知区間でビットラインを通してメモリセルの状態を感知増幅する第２手段と、各感知区間で一連のビットラインプレチャージ、ビットライン感知及びビットライン放電動作が遂行ビットライン放電動作を示す第２信号が非活性化されるとき第１信号を第２手段に伝達し、そして第２信号が活性化されるとき第１信号が第２手段に伝達されることを遮断するが、第２手段に提供される第１信号が第３電圧レベルに放電されるようにする第３手段とを含む。
【００１９】
この態様において、第１電圧レベルは電源電圧のレベルであり、第２電圧レベルは電源電圧のレベルと第３電圧レベルの間のレベルである。
【００２０】
この態様において、第３電圧レベルは接地電圧のレベルである。
【００２１】
この態様において、第２信号はビットラインプレチャージ及び感知動作が遂行される間に第３電圧レベルを有し、そしてビットライン放電動作が遂行される間に第１電圧レベルを有する。
【００２２】
この態様において、第３手段は、第２信号のレベルによってオン/オフされ、第１手段に連結される入力端子及び第２手段に連結される出力端子を有する伝達ゲート及び、伝達ゲートの出力端子及び接地電圧の間に形成される電流通路及び第２信号に制御されるゲートを有する放電トランジスタを含む。
【００２３】
本発明の他の特徴によると、ゲートを有し、マルチ−ビットデータを貯蔵し、そしてマルチ−ビットデータの可能な状態に対応する第１乃至第４スレッショルド電圧のうち、１つを有する少くとも１つのメモリセルと、メモリセルに連結されるビットラインと、読出動作間にメモリセルの状態を感知するための第１乃至第３感知区間に各各対応する他の電圧を順次的に発生する電圧発生回路と、電圧発生回路はゲートに他の電圧を順序に印加し、待機動作間に第１レベルを有するバイアス電圧を発生し、そしてメモリセルの状態を感知するための複数個の感知区間間に第１レベルの割に低い第２レベルを有するバイアス電圧を発生するバイアス電圧発生回路と、第１信号に応じてメモリセルの状態を感知するための複数個の感知区間でビットラインに電流を供給する電流供給回路と、各感知区間は一連のビットラインプレチャージ感知及び放電区間に分れ、バイアス電圧によって電流供給回路から供給される電流をビットラインに伝達する伝達回路と、ビットライン放電区間を示す第２信号に応じてバイアス電圧を伝達回路に提供するが、プレチャージ区間の初期にビットラインが過充電されることを防止する過充電防止回路とを含み、第１信号のレベルはプレチャージ、感知及び放電区間に順に変化する。
【００２４】
この態様において、第１レベルは電源電圧のレベルであり、第２レベルは電源電圧と接地電圧の間のレベルである。
【００２５】
この態様において、伝達回路はビットラインと電流供給回路の間に形成される電流通路及び過充電防止回路から提供されるバイアス電圧に制御されるゲートを有するＮＭＯＳトランジスタに構成される。
【００２６】
この態様において、過充電防止回路は第２信号が非活性化されるときバイアス電圧発生回路と伝達回路を電気的に連結させる伝達ゲート及び、第２信号が活性化されるときＮＭＯＳトランジスタのゲートを接地させる放電トランジスタを包含する。
【００２７】
このような装置によって感知回路に提供されるバイアス電圧を各感知区間でビットライン放電区間から接地電圧に放電させることによってカップリングによってバイアス電圧が昇圧されることを防止できる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図５乃至図７に依拠して詳細に説明する。
【００２９】
図５及び図６を参照すると、本発明の新規した半導体メモリ装置はバイアス電圧デコーダ(bias voltage decoder)１８０を提供し、デコーダ１８０は各感知区間のビットライン放電区間を示す信号Pbdisの反転信号＊Pbdis（ただし、＊Pbdisは図面における上線付きPbdisを示す。以下同じ。）が非活性化される間にバイアス電圧発生回路１６０から供給されるバイアス電圧Vbiasを感知回路２００のトランジスタ１６に供給する。反面に、反転信号＊Pbdisが活性化される間にバイアス電圧Ｖbiasiが感知回路２００に供給されるを遮断することと共に、トランジスタ１６のゲートを接地させる。というわけで、各感知区間のプレチャージ区間の初期にトランジスタ１６のゲートが感知ノードＮｓ及びビットラインＢＬの容量Ｃｓ及びＣｂとカップリングされることによってトランジスター１６のゲート電圧が昇圧されることが防止できるその結果プレチャージ区間でビットラインＢＬが過充電されることが防止できる。
【００３０】
再び図５を参照すると、本発明によるマルチ−ビットデータを貯蔵する半導体メモリ装置の概略的な構成を示すブロック図が図示されている。
【００３１】
図面には図示されなかったが、本発明の半導体メモリ装置、特にマスクＲＯＭ、(MASK read only memory : MASK ROM)は、この分野の通常的な知識を持っている者によく知られた、ノーア型セル構造(NOR type cell structure)、又はフラットセル構造(flat cell structure)である。マスクＲＯＭはメモリセルアレー(memory cell array)１００、ワードライン電圧発生回路(word line voltage generating circuit)１２０、行選択回路(row selecting circuit)１４０を含む。
【００３２】
メモリセルアレー１００は、図面には図示されなかったが、行と列に配列された複数個のメモリセル、行に沿って伸張する複数個のワードライン及び列に沿って伸張する複数個のビットラインで構成される。各メモリセルはマルチ−ビットデータを貯蔵し、マルチ−ビットデータの可能な状態に対応する複数個のスレショルド電圧(threshold voltage : Ｖth)のうち、１つを有する。
【００３３】
ワードライン電圧発生回路１２０はメモリセルに貯蔵されたマルチ−ビットデータを感知するための各感知区間に対応する他の電圧ＶWLjを順序に発生し、他の電圧ＶWLjは低レベルから高レベルに順次的に変化される。本実施形態において、マルチ−ビットデータは２ビットデータであるとき、マルチ−ビットデータの可能な状態は“００”、“０１”、“１０”及び“１１”である。そして、他のスレッショルド電圧(the different threshold voltages)は記号Ｖth0、Ｖth1、Ｖth2及びＶth3に表記される。行選択回路１４０はメモリセルアレー１００の行のうち、１つを選択し、選択された行のワードラインに回路１２０から次例提供される他の電圧ＶWLjを供給する。
【００３４】
図５の半導体メモリ装置は、基準電圧発生回路(reference voltage  generating  circuit)１５０、バイアス電圧発生回路(bias voltage  generating circuit)１６０、バイアス電圧デコーダ(bias voltage decoder)１８０、感知回路(sense circuit)２００、そして列パスゲート(column pass gate)２２０を含む。
【００３５】
基準電圧発生回路１５０は信号＊STに応じて動作待機状態で非活性化され、そして、読出動作間に基準電圧Ｖrefを発生する。バイアス電圧発生回路１６０は基準電圧Ｖrefを受けて任意のレベル(例えば、大略２．３Ｖ)を有するバイアス電圧Ｖbiasを発生する。バイアス電圧デコーダ１８０は信号＊Ｐbdisに応じて任意のレベルを有するバイアス電圧Ｖbiasi(i=０，１，２，３)を出力する。感知回路２００はバイアス電圧デコーダ１８０から提供されるバイアス電圧Ｖbiasiによってメモリセルの状態を感知するための各感知区間(例えば、第１乃至第３感知区間)から選択された行に関連されたメモリセルの状態を感知する。
【００３６】
図６を参照すると、本発明の望ましい実施形態によるバイアス電圧デコーダ及び感知回路を示す回路図が示されている。図７は本発明による動作タイミング図である。図６において、図３の構成要素と同一の機能を有する構成要素に対して同一の参照番号を併記する。ここで、図６の感知回路が図３のそれと同一の構成を有するためにそれに対する説明は省略される。
【００３７】
本発明の実施形態において、図４のメモリセルアレー１００の列は５１２個であり、５１２個の列は１６個のセグメント(segment)に区分される。各セグメントは３２個の列で構成され、再び３２個の列は４個のユニット(unit)で構成される。各ユニットは８個の列で構成される。このように、各セグメントをユニットに区分することは、感知動作時バイアス電圧Ｖbiasが全てのビットラインに対応する感知回路２００に同時に印加されるとき誘発されることができる電源問題を解決するためである。例えば、１つのセグメントのユニットのつい、選択されるユニットに対応する感知回路２００だけバイアス電圧Ｖbiasiを供給し、余りのユニットにバイアス電圧Ｖbiasが供給されることを遮断する。
【００３８】
このように、バイアス電圧を選択的に感知回路に供給するためデコーダが要求され、そのような、要求を満足するバイアス電圧デコーダ１８０が図６に図示されている。バイアス電圧デコーダ１８０はバイアス電圧発生回路１６０から提供されるバイアス電圧Ｖbiasiを受ける。そして、デコーダ１８０は信号＊Ｐbdisとアドレス信号Ax及び＊Axに応じて選択されたユニットに対応する１つのバイアス電圧Ｖbiasiを選択的に出力する。信号＊Ｐbdisは各感知区間で、ビットライン放電区間(図７参照)を示す信号Ｐbdisの反転信号である。
【００３９】
デコーダ１８０は、１つのナンドゲート２４、３個のインバータ２６，２８及び３０、１つの伝達ゲート３２及び１つのnチャンネル金属酸化物半導体トランジスター(n channel metal-oxide-semiconductor transistor :以下「ＮＭＯＳ」と称する)３４を含む。
【００４０】
メモリセルの状態を感知するための第１乃至第３感知区間は、図７に図示されているように、ビットラインプレチャージ区間、ビットライン感知区間及びビットライン放電区間に区分される。
【００４１】
デコーダ１８０は信号＊Ｐbdisに応じて各感知区間のビットラインプレチャージ及び感知区間からバイアス電圧Ｖbiasiを出力し、各感知区間のビットライン放電区間にバイアス電圧Ｖbiasiの出力を遮断する。信号＊Ｐbdisは、各感知区間のビットライン放電区間を示す信号の反転信号として、ビットライン放電区間で高レベルであり、ビットラインプレチャージ及び感知区間で低レベルである。
【００４２】
例えば、各感知区間のビットラインプレチャージ及び感知区間に信号＊Ｐbdisに関係なしに信号Ax及び＊Axによって伝達ゲート３２の電送経路が形成され、バイアス電圧Ｖbiasiは感知回路２００に伝達される。反対に、各感知区間のビットライン放電区間で信号Ax及び＊Axに関係なしに低レベルの信号＊Ｐbdisによって伝達ゲート３２の電送経路が遮断され、ＮＭＯＳトランジスタ３４が導電される。導電されたＮＭＯＳトランジスタ３４を通してバイアス電圧Ｖbias)のためのライン３６を接地させることによって、各感知区間のビットライン放電区間で感知回路２００を構成するＮＭＯＳトランジスタ１６のゲート電圧をバイアス電圧Ｖbiasiで接地電圧ＶSSに設定する。
【００４３】
このように、各感知区間のビットライン放電区間で感知回路２００のトランジスタ１６のゲート電圧をバイアス電圧Ｖbiasiから接地電圧に低める。図７に図示されたように、トランジスタ１６のゲート電圧は、次の感知区間のビットラインプレチャージ及び感知区間で０Vから任意のレベルに再び設定される。というわけで、各感知区間のビットラインプレチャージ区間にＮＭＯＳトランジスタ１６のゲートが感知ノードＮｓ及びビットラインＢＬの容量Ｃｓ及びＣｂとカップリングされてもカップリングによってトランジスタ１６のゲート電圧が昇圧されることが防止できる。結果的に、ビットラインプレチャージ区間でビットラインが過充電されることが防止できる。
【００４４】
以上から、本発明による回路の構成及び動作を説明及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的思想及び範囲を外れない範囲内で、多様な変化及び変更が可能ことは勿論である。
【００４５】
【発明の効果】
各感知区間のビットラインプレチャージ区間でビットラインが過充電されることが防止でき、その結果、安定されたデータ読出動作を保障できる。
【図面の簡単な説明】
【図１】  ２ビットデータを１つのメモリセルに貯蔵できる境遇各データ状態に対応するスレッショルド電圧の分布、そして読出動作時印加されるワードライン電圧の関係を示す図である。
【図２】  データ読出動作間に各感知区間に低レベルからレベルに変化されるワードライン電圧のレベル変化及び各感知区間に対応する感知時点を示す図である。
【図３】  感知回路及びそれに関連されたメモリセルを示す回路図である。
【図４】  図３の動作タイミング図である。
【図５】  本発明による半導体メモリ装置の概略的な構成を示すブロック図である。
【図６】  本発明の望ましい実施形態によるバイアス電圧デコーダ感知回路及びそれに関連されたメモリセルを示す回路図である。
【図７】  本発明による動作タイミング図である。
【符号の説明】
１００  メモリセルアレー
１２０  ワードライン電圧発生回路
１４０  行選択回路
１５０  基準電圧発生回路
１６０  バイアス電圧発生回路
１８０  バイアス電圧デコーダ
２００  感知回路
２２０  列パスゲート
【図１】
0004083908.tif 000002
【図２】
0004083908.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004083908.tif 000008