(57)【特許請求の範囲】
【請求項１】
カレントミラーを形成する複数の回路要素を有し、該各回路要素を縦列接続して構成されたカスコード形のカレントミラー回路において、
前記各回路要素の制御電極間ノードを、所定の電圧降下を伴なって接続する電圧降下手段を含んで構成され、
前記各回路要素は、第１端子、第２端子および制御電極に接続する第３端子を備えた、入力トランジスタおよび出力トランジスタを有し、該入力トランジスタおよび出力トランジスタの各第３端子間を互いに接続してカレントミラーを形成し、
隣り合う前記回路要素は、一方の入力トランジスタの第１端子と他方の入力トランジスタの第２端子との間が互いに接続されると共に、一方の出力トランジスタの第１端子と他方の出力トランジスタの第２端子との間が互いに接続され、
縦列接続の一端に位置する前記回路要素は、入力トランジスタの第１端子および第３端子が接続されると共に第１端子に入力電流が供給され、かつ、出力トランジスタの第１端子が出力端子に接続され、
縦列接続の他端に位置する前記回路要素は、入力トランジスタおよび出力トランジスタの各第２端子に参照電圧が印加され、
前記電圧降下手段は、前記各回路要素の制御電極間ノードを接続する第１電圧降下部と、該第１電圧降下部を通った電流を入力側および出力側のいずれかの電流経路に流す第２電圧降下部と、を有し、前記入力トランジスタの第２端子および第３端子間の電圧から前記入力トランジスタのしきい値電圧を減じた電圧に相当する電圧降下を発生する
ことを特徴とする低電圧カレントミラー回路。
【請求項２】
請求項１に記載の低電圧カレントミラー回路であって、
前記第１および第２電圧降下部の少なくとも一方が、抵抗器を含むことを特徴とする低電圧カレントミラー回路。
【請求項３】
請求項１に記載の低電圧カレントミラー回路であって、
前記第１および第２電圧降下部の少なくとも一方が、ダイオードを含むことを特徴とする低電圧カレントミラー回路。
【請求項４】
請求項１に記載の低電圧カレントミラー回路であって、
前記第１および第２電圧降下部の少なくとも一方が、ダイオード接続のトランジスタを含むことを特徴とする低電圧カレントミラー回路。
【請求項５】
カレントミラーを形成する複数の回路要素を有し、該各回路要素を縦列接続して構成されたカスコード形のカレントミラー回路において、
前記各回路要素の制御電極間ノードを、所定の電圧降下を伴なって接続する電圧降下手段を含んで構成され、
前記各回路要素は、第１端子、第２端子および制御電極に接続する第３端子を備えた、入力トランジスタおよび出力トランジスタを有し、該入力トランジスタおよび出力トランジスタの各第３端子間を互いに接続してカレントミラーを形成し、
隣り合う前記回路要素は、一方の入力トランジスタの第１端子と他方の入力トランジスタの第２端子との間が互いに接続されると共に、一方の出力トランジスタの第１端子と他方の出力トランジスタの第２端子との間が互いに接続され、
縦列接続の一端に位置する前記回路要素は、入力トランジスタの第１端子および第３端子が接続されると共に第１端子に入力電流が供給され、かつ、出力トランジスタの第１端子が出力端子に接続され、
縦列接続の他端に位置する前記回路要素は、入力トランジスタおよび出力トランジスタの各第２端子に参照電圧が印加され、
前記電圧降下手段は、前記各回路要素の制御電極間ノードを接続する第１電圧降下部と、該第１電圧降下部および前記参照電圧が印加される終端端子の間を所定の電圧降下を伴なって接続し、前記第１電圧降下部を通った電流を前記終端端子に直接流す第３電圧降下部と、を有し、前記入力トランジスタの第２端子および第３端子間の電圧から前記入力トランジスタのしきい値電圧を減じた電圧に相当する電圧降下を発生する
ことを特徴とする低電圧カレントミラー回路。
【発明の詳細な説明】
技術分野
本発明は、例えば半導体集積回路等に使用されるカレントミラー回路に関し、特に、低電圧で動作するカスコード形のカレントミラー回路に関する。
背景技術
一般に、カレントミラー回路は、入力電流に比例した出力電流を供給する電流増幅回路等として利用される。また、精度の高い出力電流を供給する必要がある場合には、複数のカレントミラー回路を縦列接続し、いわゆるカスコード構成にして、高い出力抵抗が得られるようにされてきた。
図１は、一般的なカスコード形カレントミラー回路の構成例を示す回路図である。
図１において、例えば２段のカスコード構成としたカレントミラー回路は、４つのｎチャネルＭＯＳトランジスタ１１〜１４と、電流源３と、出力端子４とからなる。この回路構成では、ｎチャネルＭＯＳトランジスタ１１，１２により第１段目のカレントミラー回路が構成され、ｎチャネルＭＯＳトランジスタ１３，１４により第２段目のカレントミラー回路が構成され、第１段目のカレントミラー回路と第２段目のカレントミラー回路とが縦列接続されている。
かかる構成のカレントミラー回路は、ｎチャネルＭＯＳトランジスタ１１のドレイン端子に入力電流Ｉｉｎを入力することにより、ｎチャネルＭＯＳトランジスタ１２のドレイン端子に出力電流Ｉｏを出力する。
ここで、ｎチャネルＭＯＳトランジスタ１１〜１４のしきい値電圧をＶｔｈとし、ｎチャネルＭＯＳトランジスタ１１〜１４のゲート／ソース間電圧Ｖｇｓからしきい値電圧Ｖｔｈを引いた値をαとした場合（Ｖｇｓ−Ｖｔｈ＝α。ただし、ドレイン電流が入力電流Ｉｉｎに等しい場合とする）、ｎチャネルＭＯＳトランジスタ１４のゲート電圧の値は、Ｖｔｈ＋αとなり、ｎチャネルＭＯＳトランジスタ１２のゲート電圧の値は２（Ｖｔｈ＋α）となる。
図２は、図１のカレントミラー回路における、出力電圧Ｖｏと出力電流Ｉｏとの関係を示す図である。
図２において、出力電圧Ｖｏ（ｎチャネルＭＯＳトランジスタ１２のドレイン端子に接続する出力端子４の電圧）の値が２α以下では、ｎチャネルＭＯＳトランジスタ１２，１４は非飽和領域（３極管領域）でそれぞれ動作し、出力電圧Ｖｏの値が２α〜Ｖｔｈ＋２αの間では、ｎチャネルＭＯＳトランジスタ１２は非飽和領域、ｎチャネルＭＯＳトランジスタ１４は飽和領域（ピンチオフ領域）でそれぞれ動作する。また、出力電圧Ｖｏの値がＶｔｈ＋２α以上では、ｎチャネルＭＯＳトランジスタ１２，１４はそれぞれ飽和領域で動作する。すなわち、出力電圧Ｖｏの値がＶｔｈ＋２α以上の範囲では、Ｖｏ−Ｉｏ曲線の傾きが非常に小さく、出力抵抗を非常に大きくすることができるので、精度の高い出力電流Ｉｏを得ることができる。
しかしながら、上記のカスコード形カレントミラー回路では、精度の高い出力電流Ｉｏを得るのに、入力電圧の値を２（Ｖｔｈ＋α）以上、出力電圧Ｖｏの値をＶｔｈ＋２α以上で動作させる必要があるため、入出力電圧の設定可能範囲が狭いという問題が生じ、特に、低電圧回路では使用が困難になる場合があった。
例えば、図３に示すように、ｐチャネルカスコード形カレントミラー回路の出力端子と、ｎチャネルカスコード形カレントミラー回路の入力端子とを接続して電流の折り返しを行うような場合などには、電源電圧Ｖｃとして、２（Ｖｔｈｎ＋αｎ）＋（Ｖｔｈｐ＋２αｐ）以上が必要となり（ただし、各パラメータの添え字ｎ，ｐはチャネルを表す）、例えばＶｔｈｎ＝Ｖｔｈｐ＝１Ｖ、αｎ＝αｐ＝０．１Ｖ、の場合には、一般的な３．３Ｖの電源電圧では使用できなくなってしまう。
そこで、入出力電圧の低減を図った回路構成として、例えば、Ｕ．Ｓ．Ｐａｔｅｎｔ４，４７７，７８２号明細書等で公知のコンパウンドカレントミラー回路がある。
このコンパウンドカレントミラー回路は、例えば図４に示すように、前述の図１に示したカレントミラー回路について、ｎチャネルＭＯＳトランジスタ１１’および電流源３’を付加した回路構成であって、ｎチャネルＭＯＳトランジスタ１１’ゲート長に対するゲート幅の比（Ｗ／Ｌ）が、他のｎチャネルＭＯＳトランジスタ１１〜１４のＷ／Ｌに対して１／４倍になっている。
このようなコンパウンドカレントミラー回路では、ｎチャネルＭＯＳトランジスタ１２のゲート電圧はＶｔｈ＋２αとなる。よって、図５に示すように、出力電圧Ｖｏの値が２α以上の範囲で、ｎチャネルＭＯＳトランジスタ１２，１４がそれぞれ飽和領域で動作するようになる。また、入力端子の電圧（ｎチャネルＭＯＳトランジスタ１１のドレイン電圧）はＶｔｈ＋２αとなる。したがって、各トランジスタが飽和領域で動作するための入力電圧および出力電圧は、図１のカスコード形カレントミラー回路の場合と比べて、しきい値電圧Ｖｔｈ分だけ下がることになる。
しかし、上記のコンパウンドカレントミラー回路は、入力側に精度の高い２つの電流源３，３’が必要になるため回路構成が複雑化したり、消費電流が増加するという問題があった。
本発明は上記の事情に鑑みなされたもので、１つの入力電流のみを必要とし、低い入出力電圧で精度よく動作するカレントミラー回路を提供することを目的とする。
発明の開示
このため、本発明による低電圧カレントミラー回路は、図６に示すように、カレントミラーを形成する複数（図の例では２つ）の回路要素１Ａ，１Ｂを有し、該各回路要素１Ａ，１Ｂを縦列接続して構成されたカスコード形のカレントミラー回路において、各回路要素１Ａ，１Ｂの制御電極間ノードを、所定の電圧降下βを伴なって接続する電圧降下手段２を含んで構成されるものである。
かかる回路構成によれば、電圧降下手段２を設けたことにより、回路要素１Ａのカレントミラーの制御電極電位が（Ｖｔｈ＋α）＋βとなって、従来の回路構成における制御電極電位２（Ｖｔｈ＋α）と比較した場合、（Ｖｔｈ＋α）−β分だけ入力電圧および出力電圧が低電圧化されるようになる。
上記の各回路要素１Ａ，１Ｂについては、図６に示すように、第１端子、第２端子および制御電極に接続する第３端子を備えた、入力トランジスタＴＲ１，ＴＲ３および出力トランジスタＴＲ２，ＴＲ４を有し、該入力トランジスタＴＲ１，ＴＲ３および出力トランジスタＴＲ２，ＴＲ４の第３端子間を互いに接続してカレントミラーを形成し、隣り合う回路要素１Ａ，１Ｂは、入力トランジスタＴＲ３の第１端子と入力トランジスタＴＲ１の第２端子との間が互いに接続されると共に、出力トランジスタＴＲ４の第１端子と出力トランジスタＴＲ２の第２端子との間が互いに接続され、縦列接続の一端に位置する回路要素１Ａは、入力トランジスタＴＲ１の第１端子および第３端子が接続されると共に第１端子に入力電流Ｉｉｎが供給され、かつ、出力トランジスタＴＲ２の第１端子が出力端子４に接続され、縦列接続の他端に位置する回路要素１Ｂは、入力トランジスタＴＲ３および出力トランジスタＴＲ４の各第２端子に参照電圧Ｖｒｅｆが印加されるようにしてもよい。
さらに、電圧降下手段２については、入力トランジスタＴＲ１の第２端子および第３端子間の電圧から入力トランジスタＴＲ１のしきい値電圧Ｖｔｈを減じた電圧αに相当する電圧降下βを発生するのが好ましい。
このように電圧降下手段２の所定の電圧降下をβ＝αに設定することにより、回路要素１Ａの入出力トランジスタＴＲ１，ＴＲ２の第３端子間の電位がＶｔｈ＋２αとなって、出力端子４の電位が２α以上あれば、各回路要素１Ａ，１Ｂの出力トランジスタＴＲ２，ＴＲ４が飽和領域で動作し、高い出力抵抗を得ることができるようになる。
また、電圧降下手段２の具体的な構成としては、図７に示すように、各回路要素１Ａ，１Ｂの制御電極間ノードを接続する第１電圧降下部２Ａと、該第１電圧降下部２Ａを通った電流を入力側の電流経路に流す第２電圧降下部２Ｂと、を有するようにしてもよい。あるいは、第２電圧降下部については、図８に示すように、第１電圧降下部２Ａを通った電流を出力側の電流経路に流す第２電圧降下部２Ｂ’としても構わない。
かかる構成によれば、第１電圧降下部２Ａによる電圧降下をγとし、第２電圧降下部２Ｂによる電圧降下をηとすると、γ＋η＝Ｖｔｈ＋αであることから、回路要素１Ａの入出力トランジスタＴＲ１，ＴＲ２の第３端子間の電位が（Ｖｔｈ＋α）＋γ＝２（Ｖｔｈ＋α）−ηとなるため、入力電圧および出力電圧がη分だけ低電圧化されるようになる。特に、η＝Ｖｔｈの場合には、γ＝αとなり、回路要素１Ａの入出力トランジスタＴＲ１，ＴＲ２の第３端子間の電位がＶｔｈ＋２αとなるため、出力端子４の電位が２α以上あれば出力トランジスタＴＲ２，ＴＲ４が飽和領域で動作し、高い出力抵抗を得ることができるようになる。
上記の具体的な構成は、回路要素が２段の場合について示したが、例えば図９に示すように、３段の回路要素１Ａ，１Ｂ，１Ｃを縦列接続する場合も同様であって、第１電圧降下部２Ａ１，２Ａ２と、第２電圧降下部２Ｂ１，２Ｂ２と、を有するようにすればよく、４段以上の回路要素について拡張可能である。
さらに、電圧降下手段２の他の具体的な構成としては、図１０に示すように、各回路要素１Ａ，１Ｂの制御電極間ノードを接続する第１電圧降下部２Ａと、該第１電圧降下部２Ａおよび参照電圧Ｖｒｅｆが印加される終端端子の間を所定の電圧降下Ｖｔｈ＋αを伴なって接続し、第１電圧降下部２Ａを通った電流を終端端子に流す第３電圧降下部２Ｃと、を有するようにしてもよい。
かかる構成によれば、回路要素１Ｂの入出力トランジスタＴＲ３，ＴＲ４の第３端子間の電位がＶｔｈ＋αとなり、回路要素１Ａの入出力トランジスタＴＲ１，ＴＲ２の第３端子間の電位が（Ｖｔｈ＋α）＋γとなるため、前述した場合と同様に、入力電圧および出力電圧が低電圧化されるようになる。
発明を実施するための最良の形態
以下に、本発明に係る低電圧カレントミラー回路を添付図面に基づいて説明する。
図１１は、第１実施形態に係る低電圧カレントミラー回路の構成を示す回路図である。ただし、上述の図１に示した一般的な回路構成と同様の部分には同じ符号が付してあり、以下同様とする。
図１１において、本低電圧カレントミラー回路は、例えば、第１段目のカレントミラー（回路要素）を構成する、入力トランジスタとしてのｎチャネルＭＯＳトランジスタ１１および出力トランジスタとしてのｎチャネルＭＯＳトランジスタ１２と、第１段目のカレントミラーに縦列（カスコード）接続され、第２段目のカレントミラー（回路要素）を構成する、入力トランジスタとしてのｎチャネルＭＯＳトランジスタ１３および出力トランジスタとしてのｎチャネルＭＯＳトランジスタ１４と、第１電圧電圧降下部としての抵抗器２１と、第２電圧降下部としてのｎチャネルＭＯＳトランジスタ２２と、入力電流Ｉｉｎを供給する電流源３と、出力端子４とから構成される。ここでは、各ｎチャネルＭＯＳトランジスタのドレイン端子が第１端子に相当し、ソース端子が第２端子に相当し、ゲート端子が第３端子に相当する。
ｎチャネルＭＯＳトランジスタ１１は、電流源３からの入力電流Ｉｉｎがドレイン端子に供給されると共に、ドレイン端子とゲート端子の間が互いに接続されている。ｎチャネルＭＯＳトランジスタ１２は、ドレイン端子が出力端子４に接続され、ゲート端子（制御電極）がｎチャネルＭＯＳトランジスタ１１のゲート端子に接続される。ｎチャネルＭＯＳトランジスタ１３は、ドレイン端子がｎチャネルＭＯＳトランジスタ１１のソース端子に接続され、ソース端子には参照電圧Ｖｒｅｆが印加される。ｎチャネルＭＯＳトランジスタ１４は、ドレイン端子がｎチャネルＭＯＳトランジスタ１２のソース端子に接続され、ゲート端子がｎチャネルＭＯＳトランジスタ１３のゲート端子に接続され、ソース端子には参照電圧Ｖｒｅｆが印加される。なお、ここでは、参照電圧Ｖｒｅｆを接地（ＧＮＤ）レベルとする。
抵抗器２１は、一端がｎチャネルＭＯＳトランジスタ１１，１２のゲート端子間ノードに接続され、他端がｎチャネルＭＯＳトランジスタ１３，１４のゲート端子間ノードに接続される。ｎチャネルＭＯＳトランジスタ２２は、ドレイン端子とゲート端子の間が短絡され順方向ダイオード接続の形態となっていて、ドレイン端子が抵抗器２１の他端に接続され、ソース端子がｎチャネルＭＯＳトランジスタ１３のドレイン端子に接続される。
次に、第１実施形態の回路動作を具体的な設定値の一例を挙げて説明する。
ここでは、例えば、各ｎチャネルＭＯＳトランジスタ１１〜１４，２２について、チャネル幅Ｗを１００μｍ、チャネル長Ｌを１μｍとし、しきい値電圧Ｖｔｈを０．７Ｖ、ドレイン電流が１００μＡの時の電圧αを０．３Ｖとする。また、入力電流Ｉｉｎを１００μＡとし、抵抗器２１の抵抗値を１ＭΩとする。なお、本発明によるカレントミラー回路は上記の設定値に限定されるものではない。また、ここでは、各ｎチャネルＭＯＳトランジスタ１１〜１４が同じチャネル長Ｌおよびチャネル幅Ｗを有するものとしたが、入力電流Ｉｉｎに対する出力電流Ｉｏの比率に応じて各トランジスタのサイズを適宜に設定しても構わない。
上記のような設定において、各ｎチャネルＭＯＳトランジスタ１１〜１４に入力電流Ｉｉｎと同じ値の電流が流れた場合、各ｎチャネルＭＯＳトランジスタ１１〜１４のゲート／ソース電圧ＶｇｓはＶｔｈ＋α＝０．７＋０．３＝１．０［Ｖ］となる。抵抗器２１の抵抗値が１ＭΩのように十分に大きければ、抵抗器２１とｎチャネルＭＯＳトランジスタ２２に流れる電流は、入力電流Ｉｉｎに対して、無視し得る程度の微小なものとなる。このため、ｎチャネルＭＯＳトランジスタ２２のドレイン／ソース間には、しきい値電圧と同じ電位差Ｖｔｈが発生し、抵抗器２１には、ｎチャネルＭＯＳトランジスタ１１のゲート／ソース電圧ＶｇｓからｎチャネルＭＯＳトランジスタ２２のしきい値電圧Ｖｔｈを引いた電位差Ｖ２１が発生する。ｎチャネルＭＯＳトランジスタ２２および抵抗器２１による電圧降下Ｖｔｈ＋Ｖ２１は、ｎチャネルＭＯＳトランジスタ１１のゲート間電圧Ｖｇｓ＝Ｖｔｈ＋αに等しいため、Ｖ２１＝α＝０．３［Ｖ］となる。
ｎチャネルＭＯＳトランジスタ１３，１４のゲート端子間ノードの電位は、ｎチャネルＭＯＳトランジスタ１３にｎチャネルＭＯＳトランジスタ１１と同じく入力電流Ｉｉｎが流れることから、Ｖｇｓ＝Ｖｔｈ＋α＝１．０［Ｖ］となる。したがって、ｎチャネルＭＯＳトランジスタ１１，１２のゲート端子間ノードの電位は、ｎチャネルＭＯＳトランジスタ１３，１４のゲート端子間電位に抵抗器２１の両端の電圧Ｖ２１＝αを足した値である、（Ｖｔｈ＋α）＋α＝１．０＋０．３＝１．３［Ｖ］となる。さらに、ｎチャネルＭＯＳトランジスタ１３，１４の各ドレイン端子の電位は、ｎチャネルＭＯＳトランジスタ１１，１２のゲート端子間電位からｎチャネルＭＯＳトランジスタ１１，１２のゲート／ソース間電圧Ｖｇｓ＝Ｖｔｈ＋αを引いた値、すなわち（Ｖｔｈ＋２α）−（Ｖｔｈ＋α）＝α＝０．３［Ｖ］となる。このとき、ｎチャネルＭＯＳトランジスタ１４は飽和領域で動作しており、さらに、ｎチャネルＭＯＳトランジスタ１２が飽和領域で動作するためには、出力端子４の電位（出力電圧Ｖｏ）が２α以上であればよいことになる。また、入力電圧ＶｉｎについてはＶｔｈ＋２α以上であれば、各ｎチャネルＭＯＳトランジスタ１１〜１４が飽和領域で動作するようになる。
このように第１実施形態によれば、２段のカスコード形カレントミラー回路について、抵抗器２１およびダイオード接続のｎチャネルＭＯＳトランジスタ２２を用い、各ゲート端子間ノードに電位差αを生じさせるようにしたことで、入力電圧ＶｉｎがＶｔｈ＋２α以上で、かつ、出力電圧Ｖｏが２α以上であれば、各ｎチャネルＭＯＳトランジスタ１１〜１４が飽和領域で動作して、精度の高い出力電流Ｉｏを得ることができる。これにより、低い入出力電圧で精度よく動作するカレントミラー回路を提供することができる。また、本カレントミラー回路は、入力側に１つの電流源３のみを必要とするため、従来のコンパウンドカレントミラー回路に比べて、回路構成を簡略化できると共に消費電流を減少させることができる。
なお、上記の第１実施形態では、第２電圧降下部としてのｎチャネルＭＯＳトランジスタ２２のソース端子をｎチャネルＭＯＳトランジスタ１３のドレイン端子に接続して、抵抗器２１を通った電流を入力側の電流経路に流す構成としたが、例えば、図１２に示すように、ｎチャネルＭＯＳトランジスタ２２のソース端子をｎチャネルＭＯＳトランジスタ１４のドレイン端子に接続して、抵抗器２１を通った電流を出力側の電流経路に流す構成としてもよい。
また、第１実施形態では、第１電圧降下部として抵抗器２１を使用したが、本発明の第１電圧降下部はこれに限らず、抵抗２１の代わりに任意の電位差において微小電流を与える素子として、例えば、逆バイアスのダイオードまたはダイオード接続のトランジスタ等を使用してもよい。さらに、第２電圧降下部としてダイオード接続のｎチャネルＭＯＳトランジスタ２２を使用したが、本発明の第２電圧降下部はこれに限らず、ｎチャネルＭＯＳトランジスタ２２の代わりに電圧Ｖｔｈを発生する素子として、抵抗器またはダイオードを使用してもよい。
次に、本発明による第２実施形態について説明する。
図１３は、第２実施形態に係る低電圧カレントミラー回路の構成を示す回路図である。
図１３において、本カレントミラー回路の構成が第１実施形態の場合と異なる部分は、第２電圧降下部として用いていたダイオード接続のｎチャネルＭＯＳトランジスタ２２に代えて、例えば、第３電圧降下部としての抵抗器２３およびｎチャネルＭＯＳトランジスタ２４を設けた部分である。上記以外の部分の構成は、第１実施形態の場合と同様である。
抵抗器２３は、一端がｎチャネルＭＯＳトランジスタ１３，１４のゲート端子間ノードに接続され、他端がｎチャネルＭＯＳトランジスタ２４のドレイン端子に接続されており、抵抗器２１の抵抗値と一致する抵抗値を有するものである。ｎチャネルＭＯＳトランジスタ２４は、ドレイン端子とゲート端子の間が短絡され順方向ダイオード接続の形態となっていて、ソース端子には参照電圧Ｖｒｅｆが印加される。なお、ここでも参照電圧Ｖｒｅｆを接地（ＧＮＤ）レベルとし、ｎチャネルＭＯＳトランジスタ２４のサイズを各ｎチャネルＭＯＳトランジスタ１１〜１４と同じものとする。
このような構成のカレントミラー回路では、抵抗器２３の抵抗値が抵抗器２１と同じく十分に大きいため、抵抗器２３とｎチャネルＭＯＳトランジスタ２４に流れる電流は、入力電流Ｉｉｎに対して、無視し得る程度の微小なものとなる。このため、ｎチャネルＭＯＳトランジスタ２４のドレイン／ソース間には、しきい値電圧と同じ電位差Ｖｔｈが発生し、抵抗器２１には、ｎチャネルＭＯＳトランジスタ１３のゲート／ソース電圧ＶｇｓからｎチャネルＭＯＳトランジスタ２４のしきい値電圧Ｖｔｈを引いた電位差Ｖ２３が発生する。ｎチャネルＭＯＳトランジスタ２４および抵抗器２３による電圧降下Ｖｔｈ＋Ｖ２３は、ｎチャネルＭＯＳトランジスタ１３のゲート／ソース電圧Ｖｇｓ＝Ｖｔｈ＋αに等しいため、Ｖ２３＝αとなる。
したがって、ｎチャネルＭＯＳトランジスタ１３，１４のゲート端子間ノードの電位は、Ｖｔｈ＋αとなる。また、ｎチャネルＭＯＳトランジスタ１１，１２のゲート端子間ノードの電位は、ｎチャネルＭＯＳトランジスタ１３，１４のゲート端子間電位に抵抗器２１の両端の電圧Ｖ２１＝αを足した値である、Ｖｔｈ＋２αとなる。さらに、ｎチャネルＭＯＳトランジスタ１３，１４の各ドレイン端子の電位は、ｎチャネルＭＯＳトランジスタ１１，１２のゲート端子間電位からｎチャネルＭＯＳトランジスタ１１，１２のゲート／ソース間電圧Ｖｇｓ＝Ｖｔｈ＋αを引いた値、すなわち（Ｖｔｈ＋２α）−（Ｖｔｈ＋α）＝αとなる。このような各部の電位は、第１実施形態の場合と同様であり、入力電圧ＶｉｎがＶｔｈ＋２α以上で、かつ、出力電圧Ｖｏが２α以上であれば、各ｎチャネルＭＯＳトランジスタ１１〜１４が飽和領域で動作して、精度の高い出力電流Ｉｏを得ることができる。
上記のように第２実施形態によれば、ｎチャネルＭＯＳトランジスタ１３，１４のゲート端子間ノードと参照電圧Ｖｒｅｆレベルとの間を、抵抗器２３およびダイオード接続のｎチャネルＭＯＳトランジスタ２４を用いて接続するようにしても、第１実施形態の場合と同様の効果を得ることができる。
次に、本発明による第３実施形態について説明する。第３実施形態では、例えば３段構成のカスコード形カレントミラー回路に本発明を適用した場合を考える。
図１４は、第３実施形態に係る低電圧カレントミラー回路の構成を示す回路図である。
図１４において、本カレントミラー回路は、例えば第１実施形態の構成（図１１参照）について、第３段目のカレントミラー（回路要素）を構成する、入力トランジスタとしてのｎチャネルＭＯＳトランジスタ１５および出力トランジスタとしてのｎチャネルＭＯＳトランジスタ１６を、ｎチャネルＭＯＳトランジスタ１１，１２で構成されるカレントミラーに縦列接続して、３段のカスコード構成を形成したものであって、各段のカレントミラーのゲート端子間ノードが抵抗器２１１，２１２を介して接続されると共に、各抵抗器２１１，２１２を流れる電流を入力側の電流経路に流すためのｎチャネルＭＯＳトランジスタ２２１，２２２が設けられる。
具体的には、ｎチャネルＭＯＳトランジスタ１５は、電流源３からの入力電流Ｉｉｎがドレイン端子に供給され、ドレイン端子とゲート端子の間が互いに接続され、ソース端子がｎチャネルＭＯＳトランジスタ１１のドレイン端子に接続されている。ｎチャネルＭＯＳトランジスタ１６は、ドレイン端子が出力端子４に接続され、ゲート端子（制御電極）がｎチャネルＭＯＳトランジスタ１５のゲート端子に接続され、ソース端子がｎチャネルＭＯＳトランジスタ１２のドレイン端子に接続されている。
抵抗器２１１およびｎチャネルＭＯＳトランジスタ２２１は、第１実施形態の抵抗器２１およびｎチャネルＭＯＳトランジスタ２２に相当するものである。また、抵抗器２１２は、一端がｎチャネルＭＯＳトランジスタ１５，１６のゲート端子間ノードに接続され、他端がｎチャネルＭＯＳトランジスタ１１，１２のゲート端子間ノードに接続される。ｎチャネルＭＯＳトランジスタ２２２は、ドレイン端子とゲート端子の間が短絡され順方向ダイオード接続の形態となっていて、ドレイン端子が抵抗器２１２の他端に接続され、ソース端子がｎチャネルＭＯＳトランジスタ１１のドレイン端子に接続される。
このような３段のカスコード形カレントミラー回路の動作は、基本的に、第１実施形態の２段の場合の回路動作と同様にして考えることができる。すなわち、各ｎチャネルＭＯＳトランジスタ１１〜１６に入力電流Ｉｉｎと同じ値の電流が流れた場合、各ｎチャネルＭＯＳトランジスタ１１〜１６のゲート／ソース電圧ＶｇｓはＶｔｈ＋αとなる。抵抗器２１１，２１２の各抵抗値が十分に大きければ、抵抗器２１１およびｎチャネルＭＯＳトランジスタ２２１並びに抵抗器２１２およびｎチャネルＭＯＳトランジスタ２２２に流れる電流は、入力電流Ｉｉｎに対して、無視し得る程度の微小なものとなるため、各ｎチャネルＭＯＳトランジスタ２２１，２２２のドレイン／ソース間には、しきい値電圧と同じ電位差Ｖｔｈが発生する。これにより、各抵抗器２１１，２１２による電圧降下はそれぞれαとなる。
したがって、ｎチャネルＭＯＳトランジスタ１３，１４のゲート端子間ノード、ｎチャネルＭＯＳトランジスタ１１，１２のゲート端子間ノードおよびｎチャネルＭＯＳトランジスタ１５，１６のゲート端子間ノードの電位は、それぞれ、Ｖｔｈ＋α、Ｖｔｈ＋２αおよびＶｔｈ＋３αとなる。これにより、入力電圧ＶｉｎがＶｔｈ＋３α以上で、かつ、出力電圧Ｖｏが３α以上であれば、各ｎチャネルＭＯＳトランジスタ１１〜１６が飽和領域で動作するようになる。
このように第３実施形態によれば、３段のカスコード形カレントミラー回路についても、従来の回路と比較して、低い入出力電圧で精度よく動作し、回路構成が簡略で消費電流の少ないカレントミラー回路を提供することができる。
なお、上記の第３実施形態では、抵抗器２１１，２１２に流れる電流をｎチャネルＭＯＳトランジスタ２２１，２２２を介して入力側の電流経路に流す構成としたが、上述の図１２に示した場合と同様にして、ｎチャネルＭＯＳトランジスタ２２１，２２２の各ソース端子をｎチャネルＭＯＳトランジスタ１２，１４の各ドレイン端子に接続して、出力側に電流を流す構成としても構わない。
また、抵抗器２１１の抵抗値と抵抗器２１２の抵抗値とが等しい場合には、図１５に示すように、ｎチャネルＭＯＳトランジスタ２２２を省略することもできる。
さらに、上述の第１〜第３実施形態では、２段または３段構成のカスコード形カレントミラー回路について説明したが、本発明は４段以上の構成のカスコード形カレントミラー回路についても、上述の各実施形態の場合と同様にして応用することが可能である。
産業上の利用可能性
本発明は、例えば半導体集積回路などといった電気回路全般に使用されるカレントミラー回路について、産業上の利用可能性が大である。
【図面の簡単な説明】
図１は、一般的なカスコード形カレントミラー回路の構成例を示す回路図である。
図２は、図１のカレントミラー回路における、出力電圧Ｖｏと出力電流Ｉｏとの関係を示す図である。
図３は、ｐチャネルおよびｎチャネルの各カスコード形カレントミラー回路を組み合わせて電流の折り返しを行う場合の構成例を示す図である。
図４は、公知のコンパウンドカレントミラー回路の構成例を示す回路図である。
図５は、図４のコンパウンドカレントミラー回路における、出力電圧Ｖｏと出力電流Ｉｏとの関係を示す図である。
図６は、本発明による低電圧カレントミラー回路の基本構成を示すブロック図であって、２段のカスコード構成とした場合を示した図である。
図７は、図６の電圧降下手段を具体化した１つの態様を示すブロック図である。
図８は、図６の電圧降下手段を具体化した他の態様を示すブロック図である。
図９は、本発明による低電圧カレントミラー回路の構成を示すブロック図であって、３段のカスコード構成とした場合を示した図である。
図１０は、図６の電圧降下手段を具体化した別の態様を示すブロック図である。
図１１は、本発明の第１実施形態に係る低電圧カレントミラー回路の構成を示す回路図である。
図１２は、同上第１実施形態に関連した他の構成例を示す回路図である。
図１３は、本発明の第２実施形態に係る低電圧カレントミラー回路の構成を示す回路図である。
図１４は、本発明の第３実施形態に係る低電圧カレントミラー回路の構成を示す回路図である。
図１５は、同上第３実施形態に関連した他の構成例を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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