(57)【特許請求の範囲】
【請求項１】
ｎ個（ｎは２以上の整数）のトリガフリップフロップを備え、
前記トリガフリップフロップのそれぞれは、
入力データの書込みと保持とを行うマスターラッチと、
前記マスターラッチに接続されかつ前記マスターラッチで保持されたデータの書込みと保持とを前記マスターラッチの動作と相補的に行うとともに保持するデータを出力するスレーブラッチとを備え、
前記マスターラッチは、
第１のインバータ回路と、
前記第１のインバータ回路の出力端子に入力端子が接続されるとともに、前記第１のインバータ回路の入力端子に出力端子が入力される第２のインバータ回路と、
前記第１のインバータ回路の出力端子に一方の入出力端子が接続される第１導電性の第１のトランジスタと、
前記第１のトランジスタの他方の入出力端子に一方の入出力端子が接続される第１導電性の第２のトランジスタと、
前記第２のインバータ回路の出力端子に一方の入出力端子が接続される第１導電性の第３のトランジスタと、
前記第３のトランジスタの他方の入出力端子に一方の入出力端子が接続される第１導電性の第４のトランジスタと、
前記第２および第４のトランジスタのそれぞれの他方の入出力端子に接続される電源とを備え、
前記第１および第３のトランジスタのそれぞれの制御端子には、クロック信号が共通に供給され、
前記第２のトランジスタの制御端子には、第１の入力信号が供給され、
前記第４のトランジスタの制御端子には、前記第２のトランジスタの制御端子に供給される第１の入力信号とは逆極性の第２の入力信号が供給され、
前記スレーブラッチは、
前記第１のインバータ回路の出力端子に一方の入出力端子が接続される第２導電性の第５のトランジスタと、
前記第２のインバータ回路の出力端子に一方の入出力端子が接続される第２導電性の第６のトランジスタと、
前記第５のトランジスタの他方の入出力端子に一方の入出力端子が接続される第１導電性の第７のトランジスタと、
前記第６のトランジスタの他方の入出力端子に一方の入出力端子が接続される第１導電性の第８のトランジスタとを備え、
前記第５および第６のトランジスタのそれぞれの制御端子には、前記第１および第３のトランジスタの制御端子に供給されるクロック信号が共通に供給され、
前記第７のトランジスタの制御端子には、前記第８のトランジスタの一方の入出力端子が接続され、
前記第８のトランジスタの制御端子には、前記第７のトランジスタの一方の入出力端子が接続され、
前記第７および前記第８のトランジスタのそれぞれの他方の入出力端子には、前記電源が接続され、
前記第２のトランジスタの制御端子と前記第５のトランジスタの他方の入出力端子とが接続され、前記第４のトランジスタの制御端子と前記第６のトランジスタの他方の入出力端子とが接続されたカウンタであって、
前記トリガフリップフロップのそれぞれは、
前記第１のトランジスタと前記第２のトランジスタとの間に挿入され、前記第１のトランジスタの他方の入出力端子に一方の入出力端子が接続されるとともに、前記第２のトランジスタの一方の入出力端子に他方の入出力端子が接続される第１導電性の第９のトランジスタと、
前記第３のトランジスタと前記第４のトランジスタとの間に挿入され、前記第３のトランジスタの他方の入出力端子に一方の入出力端子が接続されるとともに、前記第４のトランジスタの一方の入出力端子に他方の入出力端子が接続される第１導電性の第１０のトランジスタとを更に備え、
前記第９および第１０のトランジスタのそれぞれの制御端子には、データの書込みを許可する書込み許可信号が供給され、
第ｋのトリガフリップフロップ（ｋは２以上、ｎ以下の整数）には、その前段の第ｋ−１のトリガフリップフロップにおける前記第６のトランジスタの一方の入出力端子の信号がクロック信号として供給されるとともに、前記第ｋ−１のトリガフリップフロップにおける前記第５のトランジスタの他方の入出力端子の信号が書込み許可信号として供給されることを特徴とするカウンタ。
【請求項２】
請求項１に記載のカウンタにおいて、
前記第１〜第１０のトランジスタは、ＭＯＳトランジスタであることを特徴とするカウンタ。
【請求項３】
請求項２に記載のカウンタにおいて、
前記第１〜第４、第７〜第１０のトランジスタは、ＮＭＯＳトランジスタであり、
前記第５および第６のトランジスタは、ＰＭＯＳトランジスタであることを特徴とするカウンタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタースレーブ型フリップフロップ、それを用いたトリガフリップフロップおよびカウンタに関する。
【背景技術】
【０００２】
通常、マスタースレーブ型フリップフロップや、それを用いたトリガフリップフロップおよびカウンタは、ディレイフリップフロップ（ＤＦＦ）を用いた構成が良く使われている。しかし、ＤＦＦは、安定した書込み動作を実現するためにトランジスタサイズが大きくなり、レイアウト面積が大きいという問題がある。そこで、ＲＡＭ型ラッチを用いて、マスタースレーブ型フリップフロップや、それを用いたトリガフリップフロップおよびカウンタを小型化、小面積化する技術が提案されている。【０００３】
図１５は、ＲＡＭ型ラッチを用いて小型化、小面積化を図った従来のマスタースレーブ型フリップフロップの一構成例を示す回路図である。
マスタースレーブ型フリップフロップは、マスターラッチ１０１とスレーブラッチ１０２で構成される。それぞれのラッチ１０１，１０２は、ＲＡＭ型ラッチを用いている。ＲＡＭ型ラッチは、インバータ回路２つとＮＭＯＳトランジスタ４つで構成される。ＲＡＭ型ラッチは、スタティック回路であり、スタティックＲＡＭ（ＳＲＡＭ）のメモリセルと同等の構成を用いることで、安定した書込み動作を実現しながら、トランジスタサイズを最小にすることができ、小型化、小面積化を図ることができる。図１５に示したマスタースレーブ型フリップフロップにおいて、入力端子Ｄおよび／Ｄに入力された信号は、クロック信号ＣＫおよび／ＣＫに同期してマスターラッチ１０１およびスレーブラッチ１０２に書込み、転送され、出力端子Ｑおよび／Ｑに出力される。なお、／ＤはＤの反転信号であり、他の信号の／表記も同様である。【０００４】
図１６は、図１５に示したマスタースレーブ型フリップフロップを用いた従来のトリガフリップフロップおよびカウンタの構成を示す回路図である。
トリガフリップフロップは、自分自身の出力信号の反転信号を入力信号とすることで、クロック信号が立ち上がり、または、立ち下がり（トリガ）を検出して、出力が変化するものである。図１６に示すトリガフリップフロップＴＦＦ１０１は、図１５に示したマスタースレーブ型フリップフロップの出力端子Ｑおよび／Ｑを、それぞれ入力端子／ＤおよびＤに接続することで実現できる。【０００５】
トリガフリップフロップは、クロックパルスが２回入力されると、出力が元の状態に戻るので、２進のパルスカウンタと考えられる。したがって、トリガフリップフロップをｎ段縦続接続することで、クロック信号の立ち上がり、または、立ち下がりの数をカウントする２n進カウンタを構成できる。ただし、ｎは２以上の整数である。図１６に示すカウンタは、トリガフリップフロップを次段のトリガフリップフロップのクロック信号端子に接続することで実現できる。【０００６】
図１７Ａ〜図１７Ｄは、図１６に示したカウンタの動作を説明するタイミングチャートである。これらの図において、期間ＴAはカウンタの動作時を、期間ＴBはカウンタの待機時をそれぞれ示している。
カウンタの１段目（ＴＦＦ１０１）の出力端子をＱ１、２段目（ＴＦＦ１０２）の出力端子をＱ２、…、ｎ段目（ＴＦＦ１０ｎ）の出力端子をＱｎとする。【０００７】
最初、すべての出力端子Ｑ１〜Ｑｎが、「０」に対応するＬｏｗレベルを出力している。動作時ＴAにおいて、クロック信号ＣＫが変化し一周期Ｔが経過すると、１段目の出力端子Ｑ１の出力がＬｏｗレベルからＨｉｇｈレベルに変化し、カウント値として１つ繰り上がる（図１７Ｂ参照）。さらにクロック信号ＣＫが変化し一周期Ｔが経過すると、１段目の出力端子Ｑ１の出力がＨｉｇｈレベルからＬｏｗレベルに戻り（図１７Ｂ参照）、その結果として２段目の出力端子Ｑ２の出力がＬｏｗレベルからＨｉｇｈレベルに変化し、カウント値として１つ繰り上がる（図１７Ｃ参照）。この動作を繰り返すことで、カウント動作を実現できる。
待機時ＴBには、クロック信号ＣＫがＬｏｗレベルに固定され、カウンタの各段の出力レベルが保持される（例えば、文献１（IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.10, pp.1302, OCTOBER 2002）を参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＲＡＭ型ラッチを用いたマスタースレーブ型フリップフロップよりも、さらに小型、小面積のマスタースレーブ型フリップフロップが必要となった場合には、通常より微細な加工が可能な半導体プロセスを用いる以外に実現する方法はなく、その場合には、製造コストが増大するという問題があった。この問題は、マスタースレーブ型フリップフロップを用いたトリガフリップフロップおよびカウンタにも同様である。【０００９】
マスタースレーブ型フリップフロップ等を小型化、小面積化するために、マスターラッチおよびスレーブラッチをダイナミック回路で実現することも考えられる。しかし、ダイナミック回路では、容量に蓄積された電荷によってデータ保持を行うので、待機時ＴBには電荷の放電とともに保持データが消失してしまうという問題がある。例えば、図１７Ｄにおいて論理「１」がＨｉｇｈレベルの場合、論理「１」で待機状態になると、時間とともにＨｉｇｈレベルからＬｏｗレベルに変化し、論理が「１」から「０」に変化してしまう。このような問題は、クロックが遅い場合には動作時ＴAにも発生する。【００１０】
本発明は、このような課題を解決するためになされたものであり、その目的は、マスタースレーブ型フリップフロップや、それを用いたトリガフリップフロップおよびカウンタの小型化、小面積化を実現することにある。
他の目的は、マスタースレーブ型フリップフロップ等の小型化、小面積化を実現しても、待機時に保持データが消失しないようすることにある。
さらに他の目的は、マスタースレーブ型フリップフロップ等の小型化、小面積化に要するコストを低減することにある。
【課題を解決するための手段】
【００１３】
このような目的を達成するために、本発明に係るカウンタは、ｎ個（ｎは２以上の整数）のトリガフリップフロップを備え、前記トリガフリップフロップのそれぞれは、入力データの書込みと保持とを行うマスターラッチと、前記マスターラッチに接続されかつ前記マスターラッチで保持されたデータの書込みと保持とを前記マスターラッチの動作と相補的に行うとともに保持するデータを出力するスレーブラッチとを備え、前記マスターラッチは、第１のインバータ回路と、前記第１のインバータ回路の出力端子に入力端子が接続されるとともに、前記第１のインバータ回路の入力端子に出力端子が入力される第２のインバータ回路と、前記第１のインバータ回路の出力端子に一方の入出力端子が接続される第１導電性の第１のトランジスタと、前記第１のトランジスタの他方の入出力端子に一方の入出力端子が接続される第１導電性の第２のトランジスタと、前記第２のインバータ回路の出力端子に一方の入出力端子が接続される第１導電性の第３のトランジスタと、前記第３のトランジスタの他方の入出力端子に一方の入出力端子が接続される第１導電性の第４のトランジスタと、前記第２および第４のトランジスタのそれぞれの他方の入出力端子に接続される電源とを備え、前記第１および第３のトランジスタのそれぞれの制御端子には、クロック信号が共通に供給され、前記第２のトランジスタの制御端子には、第１の入力信号が供給され、前記第４のトランジスタの制御端子には、前記第２のトランジスタの制御端子に供給される第１の入力信号とは逆極性の第２の入力信号が供給され、前記スレーブラッチは、前記第１のインバータ回路の出力端子に一方の入出力端子が接続される第２導電性の第５のトランジスタと、前記第５のトランジスタの他方の入出力端子に一方の入出力端子が接続される第１導電性の第７のトランジスタと、前記第２のインバータ回路の出力端子に一方の入出力端子が接続される第２導電性の第６のトランジスタと、前記第６のトランジスタの他方の入出力端子に一方の入出力端子が接続される第１導電性の第８のトランジスタとを備え、前記第５および第６のトランジスタのそれぞれの制御端子には、前記第１および第３のトランジスタの制御端子に供給されるクロック信号が共通に供給され、前記第７のトランジスタの制御端子には、前記第８のトランジスタの一方の入出力端子が接続され、前記第８のトランジスタの制御端子には、前記第７のトランジスタの一方の入出力端子が接続され、前記第７および前記第８のトランジスタのそれぞれの他方の入出力端子には、前記電源が接続され、前記第２のトランジスタの制御端子と前記第５のトランジスタの他方の入出力端子とが接続され、前記第４のトランジスタの制御端子と前記第６のトランジスタの他方の入出力端子とが接続されたカウンタであって、前記トリガフリップフロップのそれぞれは、前記第１のトランジスタと前記第２のトランジスタとの間に挿入され、前記第１のトランジスタの他方の入出力端子に一方の入出力端子が接続されるとともに、前記第２のトランジスタの一方の入出力端子に他方の入出力端子が接続される第１導電性の第９のトランジスタと、前記第３のトランジスタと前記第４のトランジスタとの間に挿入され、前記第３のトランジスタの他方の入出力端子に一方の入出力端子が接続されるとともに、前記第４のトランジスタの一方の入出力端子に他方の入出力端子が接続される第１導電性の第１０のトランジスタとを更に備え、前記第９および第１０のトランジスタのそれぞれの制御端子には、データの書込みを許可する書込み許可信号が供給され、
第ｋのトリガフリップフロップ（ｋは２以上、ｎ以下の整数）には、
その前段の第ｋ−１のトリガフリップフロップにおける前記第６のトランジスタの一方の入出力端子の信号がクロック信号として供給されるとともに、前記第ｋ−１のトリガフリップフロップにおける前記第５のトランジスタの他方の入出力端子の信号が書込み許可信号として供給される。
【発明の効果】
【００１４】
本発明では、マスターラッチおよびスレーブラッチのいずれか一方をスタティック回路で構成し、他方をダイナミック回路で構成する。このため、両ラッチをスタティック回路で構成する場合と比べて、回路素子数を低減し、マスタースレーブ型フリップフロップ、トリガフリップフロップおよびカウンタの小型化、小面積化を実現することができる。
また、スタティック回路で構成したラッチを待機時にデータ保持状態に設定しておくことで、待機時にデータを安定に保持することができる。
また、より微細な加工が可能な半導体プロセスを用いることなくマスタースレーブ型フリップフロップ等の小型化、小面積化を実現し、小型化、小面積化に要するコストを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明に関連するマスタースレーブ型フリップフロップの第１の構成例を示す回路図である。
【図２】図２は、本発明に関連するマスタースレーブ型フリップフロップの第２の構成例を示す回路図である。
【図３】図３は、本発明に関連するマスタースレーブ型フリップフロップの第３の構成例を示す回路図である。
【図４】図４は、本発明に関連するマスタースレーブ型フリップフロップの第４の構成例を示す回路図である。
【図５】図５は、本発明に関連するマスタースレーブ型フリップフロップの第５の構成例を示す回路図である。
【図６】図６は、本発明に関連するトリガフリップフロップの第１の構成例を示す回路図である。
【図７】図７は、本発明に関連するトリガフリップフロップの第２の構成例を示す回路図である。
【図８】図８は、本発明に関連するトリガフリップフロップの第３の構成例を示す回路図である。
【図９】図９は、本発明に係るカウンタの第１の参考例を示す回路図である。
【図１０】図１０は、本発明に係るカウンタの第２の参考例を示す回路図である。
【図１１Ａ−１１Ｄ】図１１Ａ〜図１１Ｄは、図１０に示したカウンタの動作を説明するタイミングチャートである。
【図１２】図１２は、本発明に係るカウンタの第３の参考例を示す回路図である。
【図１３】図１３は、本発明に係るカウンタの構成例を示す回路図である。
【図１４Ａ−１４Ｄ】図１４Ａ〜図１４Ｄは、図１３に示したカウンタの動作を説明するタイミングチャートである。
【図１５】図１５は、従来のマスタースレーブ型フリップフロップの一構成例を示す回路図である。
【図１６】図１６は、従来のマスタースレーブ型フリップフロップを用いた従来のトリガフリップフロップおよびカウンタの構成を示す回路図である。
【図１７Ａ−１７Ｄ】図１７Ａ〜図１７Ｄは、従来のカウンタの動作を説明するタイミングチャートである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について、図面を参照しながら詳細に説明する。
１．マスタースレーブ型フリップフロップ
［第１の構成例］
図１は、本発明に関連するマスタースレーブ型フリップフロップの第１の構成例を示す回路図である。
【００１７】
このマスタースレーブ型フリップフロップは、マスターラッチ１とスレーブラッチ２とを有する。マスターラッチ１は、入力データの書込みと保持とを行うとともに、当該マスターラッチ１で保持するデータをスレーブラッチ２に出力する回路である。スレーブラッチ２は、マスターラッチ１から入力されたデータの書込みと保持とを行うとともに、当該スレーブラッチ２で保持するデータを出力する回路である。マスターラッチ１とスレーブラッチ２は、書込みと保持の動作を相補的に行なう。【００１８】
この構成例では、マスターラッチ１はスタティック回路で構成され、スレーブラッチ２はダイナミック回路で構成される。
ここで、ダイナミック回路とは、容量への充放電を用いて動作する回路をいう。ラッチとして動作する本実施例においては、容量への充放電によりデータ書込みを行い、容量に蓄積された電荷を保持することでデータ保持を行う回路をいう。
また、スタティック回路とは、容量への充放電を用いずに、印加される直流またはパルス電圧の高低によって動作が定まる回路をいう。具体的には、スイッチング回路で構成され、例えば後述するように２つのインバータ回路の入出力を相互に接続することで構成される。【００１９】
マスターラッチ１は、２つのインバータ回路Ｉ１，Ｉ２と、４つのＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４で構成される。インバータ回路Ｉ１の出力端子とインバータ回路Ｉ２の入力端子とが接続点Ａにおいて接続され、インバータ回路Ｉ２の出力端子とインバータ回路Ｉ１の入力端子とが接続点Ｂにおいて接続されている。接続点ＡにＮＭＯＳトランジスタＭ１のドレイン（一方の入出力端子）が接続され、ＮＭＯＳトランジスタＭ１のソース（他方の入出力端子）にＮＭＯＳトランジスタＭ２のドレインが接続され、ＮＭＯＳトランジスタＭ２のソースはグランドＧＮＤに接続されている（以下「接地されている」という）。接続点ＢにＮＭＯＳトランジスタＭ３のドレインが接続され、ＮＭＯＳトランジスタＭ３のソースにＮＭＯＳトランジスタＭ４のドレインが接続され、ＮＭＯＳトランジスタＭ４のソースは接地されている。【００２０】
ＮＭＯＳトランジスタＭ２のゲート（制御端子）が、マスターラッチ１の第１のデータ入力端子Ｄとなり、第１の入力信号が供給される。ＮＭＯＳトランジスタＭ４のゲートが、マスターラッチ１の第２のデータ入力端子／Ｄとなり、第１の入力信号とは逆極性の第２の入力信号が供給される。ＮＭＯＳトランジスタＭ１，Ｍ３のそれぞれのゲートが、マスターラッチ１のクロック信号入力端子ＣＫとなり、クロック発生回路３から共通のクロック信号が供給される。これにより、ＮＭＯＳトランジスタＭ１，Ｍ３は、マスターラッチ１のデータ書込みスイッチとして機能する。【００２１】
スレーブラッチ２は、２つのＰＭＯＳトランジスタＭ５，Ｍ６と、２つの容量素子Ｃ１，Ｃ２で構成される。マスターラッチ１における接続点ＡにＰＭＯＳトランジスタＭ５のソースが接続され、ＰＭＯＳトランジスタＭ５のドレインに容量素子Ｃ１の一端が接続され、容量素子Ｃ１の他端は接地されている。マスターラッチ１における接続点ＢにＰＭＯＳトランジスタＭ６のソースが接続され、ＰＭＯＳトランジスタＭ６のドレインに容量素子Ｃ２の一端が接続され、容量素子Ｃ２の他端は接地されている。【００２２】
ＰＭＯＳトランジスタＭ６のドレインが、スレーブラッチ２の第１の出力端子Ｑとなり、ＰＭＯＳトランジスタＭ５のドレインが、スレーブラッチ２の第２の出力端子／Ｑとなる。ＰＭＯＳトランジスタＭ５，Ｍ６のそれぞれのゲートが、スレーブラッチ２のクロック信号入力端子ＣＫとなる。ＮＭＯＳトランジスタとＰＭＯＳトランジスタとは相補的に動作する。このため、ＰＭＯＳトランジスタＭ５，Ｍ６のゲートに上記ＮＭＯＳトランジスタＭ１，Ｍ３のゲートと共通のクロック信号をクロック発生回路３から供給することで、ＰＭＯＳトランジスタＭ５，Ｍ６はスレーブラッチ２のデータ書込みスイッチとして機能する。このように、スレーブラッチ２のデータ書込みスイッチとして、マスターラッチ１のデータ書込みスイッチとは異なる導電性のトランジスタを用いることで、クロック信号の反転信号が不要となる。【００２３】
このマスタースレーブ型フリップフロップの動作について説明する。
クロック信号入力端子ＣＫがＨｉｇｈレベルになると、マスターラッチ１がデータ書込み可能状態となり、スレーブラッチ２がデータ保持状態となる。このとき、データ入力端子ＤがＨｉｇｈレベル（データ入力端子／ＤがＬｏｗレベル）のときには、マスターラッチ１における接続点ＡおよびＢがそれぞれＬｏｗレベルおよびＨｉｇｈレベルとなり、データ入力端子ＤがＬｏｗレベル（データ入力端子／ＤがＨｉｇｈレベル）のときには、その逆になる。このようにして、マスターラッチ１にデータが書き込まれる。【００２４】
その後、クロック信号入力端子ＣＫがＬｏｗレベルに変わると、マスターラッチ１がデータ保持状態となり、スレーブラッチ２がデータ書込み可能状態となる。このとき、マスターラッチ１における接続点ＡおよびＢの電位は保持され、この電位がそれぞれＰＭＯＳトランジスタＭ５およびＭ６を介して、容量素子Ｃ１およびＣ２を充放電することで、スレーブラッチ２にデータが書き込まれる。
クロック信号入力端子ＣＫがＨｉｇｈレベルに戻ると、再びマスターラッチ１がデータ書込み可能状態となり、スレーブラッチ２がデータ保持状態となる。スレーブラッチ２に保持されているデータは、出力端子Ｑ，／Ｑから出力される。【００２５】
スレーブラッチ２において、容量素子Ｃ１，Ｃ２に保持される電荷は、時間とともに徐々に消失するが、その影響は通常の動作時には全く無視できる。また、マスターラッチ１はスタティック回路で構成されているので、待機時にはクロック信号入力端子ＣＫをＬｏｗレベルに設定し、マスターラッチ１のデータ保持状態を維持させることで、データを安定に保持すること可能となる。待機時にマスターラッチ１で保持されたデータは、動作再開時にスレーブラッチ２に転送され、その後は何の支障もなく動作する。なお、クロック発生回路３からのクロック信号によってマスターラッチ１およびスレーブラッチ２の状態が設定されるので、クロック発生回路３は状態設定部として機能する。【００２６】
このマスタースレーブ型フリップフロップでは、スレーブラッチ２をダイナミック回路で構成するので、スレーブラッチ１０２をスタティック回路で構成する従来技術と比べて、回路素子数を低減することができる。さらに、上述したように、クロック信号の反転信号が不要となるので、マスタースレーブ型フリップフロップの小型化、小面積化を実現することができる。具体的には、上述した従来技術と比較して、マスタースレーブ型フリップフロップのレイアウト面積をおよそ３０％削減することができる。
なお、この構成例では、ＮＭＯＳトランジスタＭ２，Ｍ４のソースおよび容量素子Ｃ１，Ｃ２の他端は接地されるとしたが、定電圧源に接続されるように構成してもよい。後述する各種の構成例においても同様である。【００２７】
［第２の構成例］
図２は、本発明に関連するマスタースレーブ型フリップフロップの第２の構成例を示す回路図である。この図では、図１に示した構成要素と同一または同等の構成要素を、図１と同一符号で示している。
【００２８】
この構成例は、第１の構成例と比べて、スレーブラッチのダイナミック回路の構成が異なる。すなわち、この構成例のスレーブラッチ２Ａは、スレーブラッチ２の容量素子Ｃ１，Ｃ２に代えて、ＮＭＯＳトランジスタＭ７，Ｍ８を用いている。
ＮＭＯＳトランジスタＭ７，Ｍ８は、交差接続されている。すなわち、ＮＭＯＳトランジスタＭ７は、ドレインがスレーブラッチ２Ａの第２の出力端子／Ｑに接続され、ソースが接地され、ゲートがスレーブラッチ２Ａの第１の出力端子Ｑに接続されている。また、ＮＭＯＳトランジスタＭ８は、ドレインが出力端子Ｑに接続され、ソースが接地され、ゲートが出力端子／Ｑに接続されている。【００２９】
この構成にすることで、出力端子Ｑまたは／ＱのうちＨｉｇｈレベルの端子が、反対側の出力端子／ＱまたはＱに接続されるＮＭＯＳトランジスタを導通状態にするので、反対側の出力端子／ＱまたはＱにＬｏｗレベルをしっかり設定でき、ラッチ動作時の保持特性が向上する。したがって、第１の構成例よりもデータ保持特性を向上させながら、従来のマスタースレーブ型フリップフロップに比べて小型化、小面積化を実現することができる。【００３０】
［第３の構成例］
図３は、本発明に関連するマスタースレーブ型フリップフロップの第３の構成例を示す回路図である。この図では、図１および図２に示した構成要素と同一または同等の構成要素を、図１および図２と同一符号で示している。
【００３１】
この構成例は、第２の構成例と比べて、スレーブラッチのダイナミック回路の構成が異なる。すなわち、この構成例のスレーブラッチ２Ｂは、スレーブラッチ２Ａにさらに容量素子Ｃ３，Ｃ４が付加されている。
容量素子Ｃ３は、一端がＮＭＯＳトランジスタＭ７のゲートに接続され、他端が接地されている。容量素子Ｃ４は、一端がＮＭＯＳトランジスタＭ８のゲートに接続され、他端が接地されている。【００３２】
この構成にすることで、スレーブラッチ２Ｂに保持されるデータを容量素子Ｃ３，Ｃ４に保持させながら、第２の構成例のようにデータ保持特性を向上させることができる。したがって、第２の構成例よりも更にデータ保持特性を向上させながら、従来のマスタースレーブ型フリップフロップに比べて小型化、小面積化を実現することができる。【００３３】
［第４の構成例］
図４は、本発明に関連するマスタースレーブ型フリップフロップの第４の構成例を示す回路図である。この図では、図１〜図３に示した構成要素と同一または同等の構成要素を、図１〜図３と同一符号で示している。
【００３４】
この構成例は、第３の構成例と比べて、スレーブラッチのダイナミック回路の構成が異なる。すなわち、この構成例のスレーブラッチ２Ｃは、容量素子Ｃ３，Ｃ４をそれぞれＮＭＯＳトランジスタＭ７ａ，Ｍ８ａの入力容量であるゲート容量（ゲート−ソース間の容量）Ｃｇ７ａ，Ｃｇ８ａで実現している。
具体的には、ＮＭＯＳトランジスタＭ７ａ，Ｍ８ａのゲート幅やゲート長を大きくすることで、ＮＭＯＳトランジスタＭ７ａ，Ｍ８ａのゲート容量を大きくすることができる。その結果、回路素子数を増やすことなく、第３の構成例と同様の効果を得ることができる。【００３５】
このような構成にすることで、第３の構成例のデータ保持特性を有しながら、さらなる回路素子数の低減が可能となり、従来のマスタースレーブ型フリップフロップに比べて小型化、小面積化を実現することができる。【００３６】
［第５の構成例］
以上では、マスタースレーブ型フリップフロップのマスターラッチ１をスタティック回路で構成し、スレーブラッチ２をダイナミック回路で構成する例を示した。しかし、これとは逆に、図５に示すように、マスターラッチ１１をダイナミック回路で構成し、スレーブラッチ１２をスタティック回路で構成することもできる。【００３７】
マスターラッチ１１は、第１の構成例におけるスレーブラッチ２と同様に、２つのＰＭＯＳトランジスタＭ５，Ｍ６と、２つの容量素子Ｃ１，Ｃ２で構成される。ただし、ＰＭＯＳトランジスタＭ５，Ｍ６のそれぞれのソースがマスターラッチ１の第１，第２のデータ入力端子Ｄ，／Ｄとなり、ＰＭＯＳトランジスタＭ５，Ｍ６のドレインがスレーブラッチ１２に接続される点で、マスターラッチ１１はスレーブラッチ２と異なる。【００３８】
スレーブラッチ１２は、第１の構成例におけるマスターラッチ１と同様に、２つのインバータ回路Ｉ１，Ｉ２と、４つのＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４で構成される。ただし、ＮＭＯＳトランジスタＭ２，Ｍ４のそれぞれのゲートが、マスターラッチ１１のＰＭＯＳトランジスタＭ５，Ｍ６のそれぞれのドレインに接続され、インバータ回路Ｉ１とＩ２との接続点Ｂ，Ａがそれぞれスレーブラッチ１２の第１，第２の出力端子Ｑ，／Ｑとなる点で、スレーブラッチ１２はマスターラッチ１と異なる。
さらに、ＮＭＯＳトランジスタＭ１，Ｍ３およびＰＭＯＳトランジスタＭ５，Ｍ６のそれぞれのゲートはクロック信号入力端子／ＣＫとなり、クロック発生回路３からのクロック信号とは逆相の信号が入力される必要がある。図５では、クロック発生回路３とクロック信号入力端子／ＣＫとの間にインバータ４を接続している。【００３９】
本構成例は、フリップフロップの待機時にクロック信号入力端子／ＣＫをＬｏｗレベルに設定して、スレーブラッチ１２のデータ保持状態を維持させることで、データを安定に保持することが可能となる。【００４０】
２．トリガフリップフロップ（ＴＦＦ）
［第１の構成例］
図６は、本発明に関連するトリガフリップフロップの第１の構成例を示す回路図である。この図では、図１および図２に示した構成要素と同一または同等の構成要素を、図１および図２と同一符号で示している。
このトリガフリップフロップは、図２に示したマスタースレーブ型フリップフロップの第２の構成例に基づいて構成したものである。具体的には、スレーブラッチ２Ａの第２の出力端子／Ｑをマスターラッチ１の第１の入力端子Ｄに接続し、スレーブラッチ２Ａの第１の出力端子Ｑをマスターラッチ１の第２の入力端子／Ｄに接続したものである。
【００４１】
図６に示すようにシンプルな接続でトリガフリップフロップを構成できるので、本発明に係るマスタースレーブ型フリップフロップの小型化、小面積化の効果に加えて、接続配線によるレイアウト面積の縮小という効果も得られる。したがって、従来のマスタースレーブ型フリップフロップを用いたトリガフリップフロップに比べて、トリガフリップフロップを小型化、小面積化することができる。
なお、本構成例は、マスタースレーブ型フリップフロップの第２の構成例を用いたものであるが、上述したマスタースレーブ型フリップフロップの第１〜第４の構成例のいずれを用いてトリガフリップフロップを実現できる。【００４２】
［第２の構成例］
図７は、本発明に関連するトリガフリップフロップの第２の構成例を示す回路図である。この図では、図１、図２および図６に示した構成要素と同一または同等の構成要素を、図１、図２および図６と同一符号で示している。第１の構成例とは、マスターラッチ１への書込み許可用のＮＭＯＳトランジスタＭ９，Ｍ１０が付加され、書込み許可信号が供給される点で異なる。
【００４３】
ＮＭＯＳトランジスタＭ９は、ＮＭＯＳトランジスタＭ１とＭ２との間に直列に挿入されている。すなわち、ＮＭＯＳトランジスタＭ９は、そのドレインがＮＭＯＳトランジスタＭ１のソースに接続され、そのソースがＮＭＯＳトランジスタＭ２のドレインに接続されている。
同じく、ＮＭＯＳトランジスタＭ１０は、ＮＭＯＳトランジスタＭ３とＭ４との間に直列に挿入されている。すなわち、ＮＭＯＳトランジスタＭ１０は、そのドレインがＮＭＯＳトランジスタＭ３のソースに接続され、そのソースがＮＭＯＳトランジスタＭ４のドレインに接続されている。
また、ＮＭＯＳトランジスタＭ９，Ｍ１０のそれぞれのゲートは、書込み許可信号入力端子ＥＰとなり、共通の書込み許可信号が供給される。【００４４】
書込み許可信号がＬｏｗレベルのときには、ＮＭＯＳトランジスタＭ９，Ｍ１０が非導通状態となり、スレーブラッチ２Ａのデータがマスターラッチ１に書き込まれることはない。したがって、待機時に書込み許可信号がＬｏｗレベルに設定しておくことで、クロック信号の極性に関わらず、マスターラッチ１のデータを安定に保持することができる。【００４５】
なお、図８に示すように、ＮＭＯＳトランジスタＭ９を２つのインバータ回路Ｉ１とＩ２との接続点ＡとＮＭＯＳトランジスタＭ１のドレインとの間に挿入し、ＮＭＯＳトランジスタＭ１０を２つのインバータ回路Ｉ１とＩ２との接続点ＢとＮＭＯＳトランジスタＭ３のドレインとの間に挿入してもよい。
また、本構成例は、マスタースレーブ型フリップフロップの第２の構成例を用いたものであるが、上述したマスタースレーブ型フリップフロップの第１〜第４の構成例のいずれを用いても実現できる。【００４６】
３．カウンタ
［第１の参考例］
図９は、本発明に係るカウンタの第１の参考例を示す回路図である。この図では、図１、図２および図６に示した構成要素と同一または同等の構成要素を、図１、図２および図６と同一符号で示している。
このカウンタは、図６に示したトリガフリップフロップがｎ段接続されて構成されている（ｎは２以上の整数）。具体的には、第ｋ−１段（ｋは２以上、ｎ以下の整数）のトリガフリップフロップＴＦＦｋ−１の出力端子Ｑが、その次段である第ｋ段のトリガフリップフロップＴＦＦｋのクロック信号入力端子ＣＫに接続される。すなわち、第Ｋ−１段の出力信号が第ｋ段のクロック信号として供給される。
【００４７】
このカウンタは、次段のトリガフリップフロップへのクロック信号の供給を１本の配線で実現できる。このため、トリガフリップフロップに用いられる本発明に係るマスタースレーブ型フリップフロップの小型化、小面積化の効果に加えて、接続配線によるレイアウト面積の縮小という効果も得られる。したがって、従来のマスタースレーブ型フリップフロップを用いたカウンタに比べて、カウンタを小型化、小面積化することができる。
なお、本参考例は、マスタースレーブ型フリップフロップの第２の構成例を用いたものであるが、上述したマスタースレーブ型フリップフロップの第１〜第４の構成例のいずれを用いても実現できる。
【００４８】
［第２の参考例］
図１０は、本発明に係るカウンタの第２の参考例を示す回路図である。この図では、図１、図２、図６および図９に示した構成要素と同一または同等の構成要素を、図１、図２、図６および図９と同一符号で示している。
【００４９】
第１の参考例とは、第ｋ−１段のトリガフリップフロップＴＦＦｋ−１のマスターラッチ１の内部端子Ｄｋ’が、その次段である第ｋ段のトリガフリップフロップＴＦＦｋのクロック信号入力端子ＣＫに接続される。内部端子Ｄｋ’は、インバータ回路Ｉ２の出力端子とインバータ回路Ｉ１の入力端子との接続点Ｂである。したがって、第ｋ−１段のマスターラッチ１のインバータ回路Ｉ２の出力信号が、第ｋ段のクロック信号として供給される。
このように構成することで、スタティック回路であるマスターラッチ１のインバータ回路Ｉ２で、次段のクロック信号が駆動される。このため、次段のクロック信号入力端子ＣＫの電位制御を安定して行い、確実なデータ書込み動作を実現することができる。
【００５０】
図１１Ａ〜図１１Ｄは、図１０に示したカウンタの動作を説明するタイミングチャートである。
このカウンタでは、各段のトリガフリップフロップのマスターラッチ１の内部端子／Ｄ１’〜／Ｄｎ’から、カウンタの出力を取り出す。以下、内部端子／Ｄ１’〜／Ｄｎ’を「カウンタの出力端子」と呼ぶ。なお、／Ｄ１’〜／Ｄｎ’は、マスターラッチ１におけるインバータ回路Ｉ１の出力端子とインバータ回路Ｉ２の入力端子との接続点Ａである。【００５１】
図１１Ａ〜図１１Ｄを参照すると、最初の一周期Ｔ１は、すべての出力端子／Ｄ１’〜／Ｄｎ’が、「０」に対応するＬｏｗレベルを出力している。クロック信号ＣＫが変化し一周期Ｔ１がすぎると、１段目の出力端子／Ｄ１’の出力がＬｏｗレベルからＨｉｇｈレベルに変化し、カウント値として１つ繰り上がる。さらにクロック信号ＣＫが変化し一周期Ｔ１がすぎると、１段目の出力端子／Ｄ１’の出力がＨｉｇｈレベルからＬｏｗレベルに戻り、その結果として２段目の出力端子／Ｄ２’の出力がＬｏｗレベルからＨｉｇｈレベルに変化し、カウント値として１つ繰り上がる。この動作を繰り返すことで、カウント動作を実現できる。
なお、本参考例は、マスタースレーブ型フリップフロップの第２の構成例を用いたものであるが、上述したマスタースレーブ型フリップフロップの第１〜第４の構成例のいずれを用いても実現できる。
【００５２】
［第３の参考例］
図１２は、本発明に係るカウンタの第３の参考例を示す回路図である。この図では、図１、図２、図７および図９に示した構成要素と同一または同等の構成要素を、図１、図２、図７および図９と同一符号で示している。第２の参考例とは、図７に示したトリガフリップフロップがｎ段接続されて構成されたものである点で異なる。
【００５３】
このカウンタでは、各段のトリガフリップフロップの書込み許可信号入力端子ＥＰが共通に接続され、共通の書込み許可信号が供給される。
書込み許可信号がＬｏｗレベルのときには、ＮＭＯＳトランジスタＭ９，Ｍ１０が非導通状態となり、スレーブラッチ２Ａのデータがマスターラッチ１に書き込まれることはない。したがって、待機時に書込み許可信号がＬｏｗレベルに設定しておくことで、クロック信号の極性に関わらず、マスターラッチ１のデータを安定に保持することができる。【００５４】
なお、本参考例は、マスタースレーブ型フリップフロップの第２の構成例を用いたものであるが、上述したマスタースレーブ型フリップフロップの第１〜第４の構成例のいずれを用いても実現できる。
また、本参考例は、図１０に示した第２の参考例と同様に、図７に示したトリガフリップフロップのマスターラッチ１の内部端子Ｄｋ’を次段のクロック信号入力端子ＣＫに接続したものである。しかし、図９に示した第１の参考例と同様に、図７に示したトリガフリップフロップの出力端子Ｑを次段のクロック信号入力端子ＣＫに接続し、各段の書込み許可信号入力端子ＥＰを共通に接続した構成としてもよい。その図は図９および図１２から容易に類推できるので省略する。
【００５５】
［第１の構成例］
図１３は、本発明に係るカウンタの第１の構成例を示す回路図である。この図では、図１、図２、図７および図９に示した構成要素と同一または同等の構成要素を、図１、図２、図７および図９と同一符号で示している。
【００５６】
第３の構成例とは、各段のトリガフリップフロップの書込み許可信号入力端子ＥＰが共通に接続されていない点で異なる。具体的には、このカウンタでは、第ｋ−１段のトリガフリップフロップのスレーブラッチ２Ａの第２の出力端子／Ｑが、その次段である第ｋ段のトリガフリップフロップの書込み許可信号入力端子ＥＰに接続される。したがって、第ｋ−１段のスレーブラッチ２Ａの出力端子／Ｑの出力信号が、第ｋ段の書込み許可信号として供給される。
このように構成することで、２段目以降のトリガフリップフロップの書込み許可信号が前段のスレーブラッチ２Ａの出力端子／Ｑにより制御されるので、マスターラッチ１への書込み動作制御が前段のトリガフリップフロップの動作に同期する。このため、動作時において、確実なデータ書込み動作を実現することができる。【００５７】
図１４Ａ〜図１４Ｄは、図１３に示したカウンタの動作を説明するタイミングチャートである。基本的な動作は、図１１Ａ〜図１１Ｄに示した動作と同じである。
２段目（ＴＦＦ１２）への書込み動作に着目すると、１段目（ＴＦＦ１１）の出力端子／Ｄ１’がＬｏｗレベルで、１段目（ＴＦＦ１１）の出力端子／Ｑ１がＨｉｇｈレベルの期間Ｔ２だけ、２段目（ＴＦＦ１２）への書込み動作が許可され、２段目（ＴＦＦ１２）の出力端子／Ｄ２’の信号レベルが変化しうる。それ以外の期間は２段目（ＴＦＦ１２）への書込みが行われず、確実な書込み動作が行われる。【００５８】
図１０に示した第２参考例に比べると、書込み期間Ｔ２が半分になる。特にクロックの周期が長い場合や、多段のカウンタになった場合に、動作時の書込み期間Ｔ２を半分にすることで、カウント値を安定して保持することができる。
なお、本構成例は、マスタースレーブ型フリップフロップの第２の構成例を用いたものであるが、上述したマスタースレーブ型フリップフロップの第１〜第４の構成例のいずれを用いても実現できる。
【００５９】
なお、以上の各種の構成例においては、ＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタを用い、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタを用いることもできる。【００６０】
以上のように、本発明によれば、待機時にデータを安定して保持できるマスタースレーブ型フリップフロップ、トリガフリップフロップおよびカウンタを、通常より微細な加工が可能な半導体プロセスを用いることなく小型化、小面積化でき、小型化、小面積化に要する製造コストの増大を抑えられる。
なお、本発明によるマスタースレーブ型フリップフロップ、トリガフリップフロップおよびカウンタを、通常より微細な加工が可能な半導体プロセスを用いて製造することにより、さらなる小型化、小面積化が可能であることは言うまでもない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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