(57)【特許請求の範囲】
【請求項１】
テスタユニットの制御によって、複数の被測定デバイスのフェイル又はパスの測定結果を複数のフェイルメモリ又は／及びバッファメモリに蓄積し、前記複数のフェイルメモリ又はバッファメモリに対して、フェイルサーチを実行してフェイル又はパスの最小アドレスを検出するＩＣ試験システムにおいて、
前記複数のフェイルメモリ又はバッファメモリに対して設けられた、複数のリダンダンシユニットと、
前記テスタユニットには、前記複数のリダンダンシユニットによるフェイルメモリ又はバッファメモリからのフェイルサーチ結果を集計処理して、前記複数の被測定デバイスのフェイルアドレス又はパスアドレスの最小アドレスを選出する最小アドレス選出手段と、
を含むことを特徴とするＩＣ試験システム。
【請求項２】
前記複数のリダンダンシユニットは、前記テスタユニットによって統括制御されることを特徴とする請求項１に記載のＩＣ試験システム。
【請求項３】
前記フェイルメモリ又はバッファメモリからのフェイルサーチ結果の集計処理によって前記複数の被測定デバイスのフェイルアドレス又はパスアドレスの最小アドレスを選出する処理は、前記テスタユニットによるソフトウエア処理で実行されることを特徴とする請求項１又は２に記載のＩＣ試験システム。
【請求項４】
フェイルメモリ又はバッファメモリから、指定された被測定デバイスの基本情報を読み込むステップと、
フェイルサーチの対象となる前記フェイルメモリ又はバッファメモリに対応した、フラグ領域及び情報領域をテスタユニット内に設定するステップと、
前記フェイルメモリカード又はバッファメモリに対して、複数の被測定デバイスに対するフェイルサーチ依頼を出力するステップと、
前記フェイルメモリカード又はバッファメモリに対するフェイルサーチを実行して、そのサーチ結果を前記テスタユニット内に設定された情報領域に格納するステップと、
前記バッファに格納された被測定デバイス毎のサーチ結果を比較して、最小のアドレスを選定するステップと、
を含むことを特徴とするＩＣ試験システムにおける最小アドレスの選定方法。
【請求項５】
前記フラグ領域には、前記被測定デバイスがフェイルサーチ対象でない場合、既に全ての被測定デバイスに対するフェイルサーチが完了している場合、及び既にサーチ結果を取得済みである場合以外の条件で、ビット立てることを特徴とする請求項４に記載のＩＣ試験システムにおける最小アドレスの選定方法。
【請求項６】
前記最小アドレスは、複数の被測定デバイス間におけるフェイルアドレス又はパスアドレスであり、その最小のアドレスを持つ被測定デバイスを、最終的なサーチ結果として出力することを特徴とする請求項４又は５に記載のＩＣ試験システムにおける最小アドレスの選定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＣテスト装置において、リダンダンシのために、複数のＩＣテスト結果を蓄積した記憶装置（フェイルメモリ）間のフェイルデータのアドレスサーチを制御するものに関する。
【０００２】
【従来の技術】
ＩＣテストにおける測定結果であるフェイル情報を格納する第一モジュール群(図１における＃１〜＃１６で示す１６枚のフェイルメモリ２及び＃１〜＃１６に示で示す１６枚のバッファメモリ３で構成されている)に対し、複数の被測定デバイス(ＤＵＴ)の測定結果が格納されている。
なお、フェイルメモリ及びバッファメモリの数は図１では１６枚であるが、必ずしも１６枚である必要はない。
【０００３】
各ＤＵＴの測定結果情報は、図１では、１ステーションあたり１６枚のカードにＤＵＴ毎分割して格納される。
ＩＣテスト装置には、前記ステーションとして通常２ステーションが設けられ理が、必ずしも２ステーションである必要はない。
また、図１には示されてはいないが、フェイルメモリ（＃１〜＃１６）及びバッファメモリ（＃１〜＃１６）には、リダンダンシユニットが設けられている。
【０００４】
フェイルメモリ２（＃１〜＃１６）とバッファメモリ３（＃１〜＃１６）の関係は、テスタユニットによって測定された複数の被測定デバイス(ＤＵＴ)の測定結果が一旦フェイルメモリに格納され、その測定結果をリダンダンシ処理のためにバッファメモリに移すことによって、フェイルメモリを常時占有せずに済ませることが可能になる。
なお、リダンダンシ処理に対してのフェイルサーチは、必ずしもバッファメモリに対して実行する必要はなく、フェイルメモリに対してフェイルサーチを実行することも可能である。
【０００５】
リダンダンシの実行に際して、指定したＤＵＴ群の中から、特定範囲アドレス内でのフェイルサーチにおける最小アドレスに当たるフェイルまたはパスをサーチするシステムが従来から存在していた。
しかし、従来のフェイルサーチでの最小アドレスの検出を実行する機能はボード（フェイルメモリ又はバッファメモリ）毎にサーチしたものを、上記第１モジュールとは別の構成である第二モジュールで集計して、フェイルサーチにおけるフェイル又はパスの最小アドレスを抽出するプロセスを含むものである。
そして、このプロセスは、従来はハードウェアによって構成される図示しない第二モジュールによって実行されていた。
【０００６】
【発明が解決しようとする課題】
近頃、リダンダンシ(フェイルＤＵＴ救済)処理の高速化を図るため、また、ユーザー毎に異なる使用ＣＰＵ数の要求に対応するため、リダンダンシユニットの数を増設（フェイルメモリ又はバッファメモリ１６枚に対して例えば８個、即ち、フェイルメモリ又はバッファメモリ２枚に対して１個のリダンダンシユニットを配置する。）する必要がでてきた。
【０００７】
このように、リダンダンシユニットを複数個設けると、フェイルサーチでの最小アドレスを検出したものを、集計する機能を果たすハードウエアである前記第２モジュールも複数個に分割して、別々の制御系で動作させる必要が生じる。
ハードウエアで構成される第２モジュールを複数個に分割して、別々の制御系で動作させると、従来のテスタユニット１を中心とした単一の統合制御系で行なわれていた、複数ＤＵＴサーチの結果集計が不可能となってしまうという問題が生じる。
なお、上記問題点の解決策として、ハードウェアを追加することによって、対応する事も可能であるが、コスト面の問題と、ＩＣメモリテストシステム本体の物理的な体積も増える事ことになる。
【０００８】
本発明の課題
（目的）は、新たなハードウェアの追加によりＩＣテスト装置の大型化させることなく、低コストで、高速な複数ＤＵＴのフェイルサーチを実行出来るＩＣ試験システム及びそのテスト結果からフェイル（パス）アドレスを選出する方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、テスタユニットの制御によって、複数の被測定デバイスのフェイル又はパスの測定結果を複数のフェイルメモリ又は／及びバッファメモリに蓄積し、前記複数のフェイルメモリ又はバッファメモリに対して、フェイルサーチを実行してフェイル又はパスの最小アドレスを検出するＩＣ試験システムにおいて、
前記複数のフェイルメモリ又はバッファメモリに対して設けられた、複数のリダンダンシユニットと、前記テスタユニットには、前記複数のリダンダンシユニットによるフェイルメモリ又はバッファメモリからのフェイルサーチ結果を集計処理して、前記複数の被測定デバイスのフェイルアドレス又はパスアドレスの最小アドレスを選出する最小アドレス選出手段とによりＩＣ試験システムを構成する。（請求項１）
【００１０】
また、前記複数のリダンダンシユニットは、前記テスタユニットによって統括制御される構成とする。（請求項２）
また、前記フェイルメモリ又はバッファメモリからのフェイルサーチ結果の集計処理によって前記複数の被測定デバイスのフェイルアドレス又はパスアドレスの最小アドレスを選出する処理は、前記テスタユニットによるソフトウエア処理で実行される構成とする。（請求項３）
【００１１】
また、フェイルメモリ又はバッファメモリから、指定された被測定デバイスの基本情報を読み込むステップと、フェイルサーチの対象となる前記フェイルメモリ又はバッファメモリに対応した、フラグ領域及び情報領域をテスタユニット内に設定するステップと、前記フェイルメモリカード又はバッファメモリに対して、複数の被測定デバイスに対するフェイルサーチ依頼を出力するステップと、前記フェイルメモリカード又はバッファメモリに対するフェイルサーチを実行して、そのサーチ結果を前記テスタユニット内に設定された情報領域に格納するステップと、前記バッファに格納された被測定デバイス毎のサーチ結果を比較して、最小のアドレスを選定するステップとで、ＩＣ試験システムにおける最小アドレスの選定を実行する。（請求項４）
【００１２】
また、前記フラグ領域には、前記被測定デバイスがフェイルサーチ対象でない場合、既に全ての被測定デバイスに対するフェイルサーチが完了している場合、及び既にサーチ結果を取得済みである場合以外の条件で、ビット立てる構成とする。（請求項５）
また、前記最小アドレスは、複数の被測定デバイス間におけるフェイルアドレス又はパスアドレスであり、その最小のアドレスを持つ被測定デバイスを、最終的なサーチ結果として出力する構成とする。（請求項６）
【００１３】
【発明実施の形態】
本発明による装置の構成を図１により説明する。
図１のにおいて、１は被測定デバイスに対する試験を実行するテスタユニットである。
また、２は前記テスタユニットによる被測定デバイスの測定結果を記憶するフェイルメモリであって、１ステーション当たり１６枚のカードに分割されている。
また、図１には示されてはいないが、リダンダンシユニットが複数個（フェイルメモリ又はバッファメモリ１６枚に対して例えば８個、即ち、フェイルメモリ又はバッファメモリ２枚に対して１個のリダンダンシユニット）が配置されている。
【００１４】
なお、ＩＣテスト装置には、前記ステーションとして通常２ステーションが設けられるが、必ずしも２ステーションである必要はなく、また、フェイルメモリ及びバッファメモリの数は図１では１６枚であるが、必ずしも１６枚である必要はない点は、従来の場合と同様である。
【００１５】
また、３はバッファメモリであって、前記フェイルメモリに記憶されたＩＣテスト結果を、リダンダンシ処理等に先立って移すための補助記憶装置であり、１ステーション当たり１６枚のカードに分割されている。
なお、リダンダンシ処理に対してのフェイルサーチは、必ずしもバッハメモリに対して実行する必要はなく、フェイルメモリに対して直接フェイルサーチを実行することも可能である。
【００１６】
ＩＣテストシステムを構成するテスタユニット１は、リダンダンシ処理に先立って、アップロードされたデバイスプログラムにより依頼されたフェイルサーチ命令により、ＩＣテスト結果が記憶されている記憶装置であるフェイルメモリ２又はバッファメモリ３に対して、フェイルのサーチを依頼する。
【００１７】
フェイルメモリ２又はバッファメモリ３は、フェイルサーチの依頼を受け、それぞれの被測定デバイス内での最小フェイルアドレス又は最小パスアドレスをサーチして、テスタユニット１にサーチ結果を送信する。
【００１８】
第一モジュール群(フェイルメモリ（＃１〜＃１６）／バッファメモリ（＃１〜＃１６）)から抽出された、指定された被測定デバイス（ＤＵＴ）群内の特定範囲アドレス内における最小アドレスにあたる、フェイルまたはパスの情報をテスタユニット内のバッファに一時格納する。
その後、それらを比較して、最終的に最も小さい値のアドレスを返すシステムについて図２を用いて説明する。
【００１９】
・先ず、フェイルメモリ／バッファメモリから、指定されたＤＵＴ基本情報(ＩＣ試験装置ＩＰアドレス、ステーション番号、総数等)の読み込みをテスタユニット１で実行する。(ステップS1)
・次に、サーチ結果の取得を必要とするカード（フェイルメモリ又はバッファメモリの搭載されたボード）情報フラグ、カード情報バッファをテスタユニット１で作成する。(ステップS2)
・その後、各フェイルメモリカード（又はバッファメモリ）に対して、複数ＤＵＴフェイルサーチ依頼を出力する。(ステップS3)
このとき、サーチ対象でない場合、既に最後までサーチが完了している場合、既にサーチ結果を取得済みである場合を除いたカードに関して、前記ステップS2で作成したカード情報フラグのビットを立てる。
・次に、前記ステップS2で作成したバッファに対して、カード情報フラグが立っているものに関してカード毎のサーチ結果を格納する。(ステップS4)
・格納されたカード毎のサーチ結果をそれぞれ比較する。(ステップS5)
・前記ステップS5の比較の結果、最小のアドレスを持つカードを、最終的なサーチ結果として値とする。(ステップS6)
【００２０】
上述の如く、本発明の構成によれば、ＩＣテスト装置の大型化させることなく、低コスト、且つ高速に、カード毎のサーチ結果をそれぞれ比較して、フェイル又はパスの最小アドレスを持つカードを、最終的なサーチ結果として出力する処理をソフトウエアで構成することによって、それぞれが、独立して動作する複数（例えば８個）に分割されたリダンダンシユニットの処理結果を統合して集計処理することが可能である。
【００２１】
【発明の効果】
請求項１に記載の発明では、テスタユニットの制御によって、複数の被測定デバイスのフェイル又はパスの測定結果を複数のフェイルメモリ又は／及びバッファメモリに蓄積し、前記複数のフェイルメモリ又はバッファメモリに対して、フェイルサーチを実行してフェイル又はパスの最小アドレスを検出するＩＣ試験システムにおいて、
前記複数のフェイルメモリ又はバッファメモリに対して設けられた、複数のリダンダンシユニットと、前記テスタユニットには、前記複数のリダンダンシユニットによるフェイルメモリ又はバッファメモリからのフェイルサーチ結果を集計処理して、前記複数の被測定デバイスのフェイルアドレス又はパスアドレスの最小アドレスを選出する最小アドレス選出手段とによりＩＣ試験システムを構成するので、新たなハードウェアの追加によりＩＣテスト装置の大型化させることなく、低コストで、高速な複数ＤＵＴのフェイルサーチを実行出来るＩＣテストシステムの新規なテスト結果サーチ制御システムを実現できる。
【００２２】
また、請求項２及び３に記載の発明では、前記複数のリダンダンシユニットは、前記テスタユニットによって統括制御され、前記フェイルメモリ又はバッファメモリからのフェイルサーチ結果の集計処理によって前記複数の被測定デバイスのフェイルアドレス又はパスアドレスの最小アドレスを選出する処理は、前記テスタユニットによるソフトウエア処理で実行されので、複数のリダンダンシユニットの追加に対応したソフトウエアによって統括制御が実現できる。
【００２３】
また、請求項４に記載の発明では、フェイルメモリ又はバッファメモリから、指定された被測定デバイスの基本情報を読み込むステップと、フェイルサーチの対象となる前記フェイルメモリ又はバッファメモリに対応した、フラグ領域及び情報領域をテスタユニット内に設定するステップと、前記フェイルメモリカード又はバッファメモリに対して、複数の被測定デバイスに対するフェイルサーチ依頼を出力するステップと、前記フェイルメモリカード又はバッファメモリに対するフェイルサーチを実行して、そのサーチ結果を前記テスタユニット内に設定された情報領域に格納するステップと、前記バッファに格納された被測定デバイス毎のサーチ結果を比較して、最小のアドレスを選定するステップとで、ＩＣ試験システムにおける最小アドレスの選定を実行することによって、新たなハードウェアの追加によりＩＣテスト装置の大型化させることなく、低コストで、高速な複数ＤＵＴのフェイルサーチを実行出来るＩＣテストシステムの新規なテスト結果サーチ制御システムを実現できる。
【００２４】
また、請求項５に記載の発明では、前記フラグ領域には、前記被測定デバイスがフェイルサーチ対象でない場合、既に全ての被測定デバイスに対するフェイルサーチが完了している場合、及び既にサーチ結果を取得済みである場合以外の条件で、ビット立てる構成であるので、ビットの立っている被測定デバイスに対するフェイルサーチを容易にソフトウエア処理で実現できる。
また、請求項６に記載の発明では、前記最小アドレスは、複数の被測定デバイス間におけるフェイルアドレス又はパスアドレスであり、その最小のアドレスを持つ被測定デバイスを、最終的なサーチ結果として出力するので、容易にリダンダンシ処理に伴う最小アドレスの選定ができる。
【図面の簡単な説明】
【図１】本発明のＩＣ試験システムの構成図である。
【図２】本発明のＩＣ試験システムにおける最小アドレス選択の手順を示すフローチャートである。
【符号の説明】
１      テスタユニット
２      フェイルメモリ（＃１〜＃１６）
３      バッファメモリ（＃１〜＃１６）
【図１】
0004038663.tif 000002
【図２】
0004038663.tif 000003