(57)【特許請求の範囲】
【請求項１】
CMOSイメージセンサ製造方法であって、
第1導電型の半導体層を準備する第1段階と、
前記半導体層の全面上に層間絶縁膜を形成し、前記層間絶縁膜に、フォトダイオードが形成される領域の前記半導体層の一部を露出させるコンタクトホールを形成する第2段階と、
前記コンタクトホールを埋め込んで前記半導体層に接触するように、前記層間絶縁膜上にエピタキシャル層を成長させる第3段階と、
第2導電型の不純物を前記エピタキシャル層に注入して、前記エピタキシャル層を第2導電型拡散層にする第4段階と、
第1導電型の不純物を前記第2導電型拡散層に注入して、前記第2導電型拡散層の厚さよりも薄い厚さで前記第2導電型拡散層の表面下に第1導電型拡散層を形成する第5段階と、
前記第2導電型拡散層及び前記第1導電型拡散層をパターニングしてスタックト型のフォトダイオードを形成する第6段階とを含み、
パターニングされた前記第1導電型拡散層の表面積が、前記半導体層及びパターニングされた前記第2導電型拡散層が前記コンタクトホールにおいて接する部分の面積より広く、
PN接合が第2導電型拡散層及び前記第1導電型拡散層の界面に形成されるCMOSイメージセンサ製造方法。
【請求項２】
前記第3段階において、前記エピタキシャル層を、前記コンタクトホールを満たし、前記層間絶縁膜上で水平方向に延伸するように成長させる請求項1記載のCMOSイメージセンサ製造方法。
【請求項３】
前記第4段階において注入する前記第2導電型の不純物のドーズ量が前記第5段階において注入される前記第1導電型の不純物のドーズ量より少ない請求項1記載のCMOSイメージセンサ製造方法。
【請求項４】
前記第2段階において、前記層間絶縁膜を形成した後であり、前記コンタクトホールを形成する前に前記層間絶縁膜を研磨する請求項1記載のCMOSイメージセンサ製造方法。
【請求項５】
前記第3段階において、前記エピタキシャル層を0.5-1.5μmの厚さに形成し、前記第5段階において、前記第1導電型拡散層を0.1μmの接合深さに形成する請求項1記載のCMOSイメージセンサ製造方法。
【請求項６】
CMOSイメージセンサ製造方法であって、
第1導電型の半導体層を準備する第1段階と、
前記半導体層の全面上に層間絶縁膜を形成し、前記層間絶縁膜に、フォトダイオードが形成される領域の前記半導体層の一部を露出させるコンタクトホールを形成する第2段階と、
前記コンタクトホールの内壁面を含み、前記層間絶縁膜上を覆うように、且つ、前記半導体層に接触するようにエピタキシャル層を成長させる第3段階と、
第2導電型の不純物を前記エピタキシャル層に注入して、前記エピタキシャル層を第2導電型拡散層にする第4段階と、
前記層間絶縁膜上の前記第2導電型拡散層を除去して、前記第2導電型拡散層をシリンダー形状にパターニングする第5段階と、
シリンダー形状の前記第2導電型拡散層を露出させるイオン注入マスクを形成する第6段階と、
第1導電型の不純物をシリンダー形状の前記第2導電型拡散層に注入して、前記半導体層と直接的に接触し、前記シリンダー形状の肉厚よりも薄い厚さで前記第2導電型拡散層の表面下に第1導電形拡散層を形成する第7段階とを含み、
前記第1導電型拡散層の表面積が、前記半導体層及びシリンダー形状の前記第2導電型拡散層が前記コンタクトホールにおいて接する部分の面積より広く、
PN接合が前記第2導電型拡散層及び前記第1導電型拡散層の界面に形成されるCMOSイメージセンサ製造方法。
【請求項７】
前記第4段階において、
前記第2導電型の不純物を、前記コンタクトホールの底面に成長した前記エピタキシャル層の下の前記半導体層にも注入する請求項6記載のCMOSイメージセンサ製造方法。
【請求項８】
前記第3段階において、前記エピタキシャル層を、前記コンタクトホールの底面、前記コンタクトホールの側壁、及び前記層間絶縁膜の上面に成長させる請求項7記載のCMOSイメージセンサ製造方法。
【請求項９】
前記第5段階において、
前記層間絶縁膜の上の前記第2導電型拡散層をエッチバックし、前記第2導電型拡散層をシリンダー形状にパターニングする請求項6記載のCMOSイメージセンサ製造方法。
【請求項１０】
前記イオン注入マスクは、前記パターニングされた第2導電型拡散層の上部と側面とを露出させる請求項6記載のCMOSイメージセンサ製造方法。
【請求項１１】
前記第7段階において、ななめイオン注入により前記第1導電型の不純物を注入する請求項10記載のCMOSイメージセンサ製造方法。
【請求項１２】
前記第4段階において注入する前記第2導電型の不純物のドーズ量が前記第7段階において注入される前記第1導電型の不純物のドーズ量より少ない請求項6記載のCMOSイメージセンサ製造方法。
【請求項１３】
前記第3段階において、前記エピタキシャル層を0.7-1.5μmの厚さに形成し、前記第7段階において、前記第1導電型拡散層を0.1μmの接合深さに形成する請求項6記載のCMOSイメージセンサ製造方法。
【請求項１４】
前記ななめイオン注入の角度が5-10゜である請求項11記載のCMOSイメージセンサ製造方法。
【請求項１５】
フォトダイオード及び前記フォトダイオードと電気的に接続された多数のモストランジスタを含むイメージセンサであって、
多数の前記モストランジスタが形成された第1導電型の半導体層と、
前記モストランジスタを含む前記半導体層の表面に形成され、前記フォトダイオードが形成される前記半導体層の表面を露出させるコンタクトホールが形成された絶縁層と、
前記コンタクトホールを埋め込み、前記フォトダイオードが形成される領域の前記半導体層と接触し、前記絶縁層の上で水平に延伸する第2導電型の第1エピタキシャル層と、
前記第1エピタキシャル層の表面下に形成された第1導電型の第2拡散領域と、を備え、
前記第1導電型の半導体層、前記第2導電型の第1エピタキシャル層、及び前記第1導電型の第2拡散領域が、積層されて、PNP接合構造のスタックト型ピンドフォトダイオードを構成するイメージセンサ。
【請求項１６】
前記半導体層が、シリコン基板上にエピタキシャル成長された第2エピタキシャル層である請求項15記載のイメージセンサ。
【請求項１７】
前記第1エピタキシャル層が、エピタキシャル成長されて前記第2エピタキシャル層と接触する請求項16記載のイメージセンサ。
【請求項１８】
フォトダイオード及び前記フォトダイオードと電気的に接続された少なくとも一つのモストランジスタを含むイメージセンサであって、
少なくとも前記一つのモストランジスタが形成された第1導電型の半導体層と、
前記フォトダイオードが形成される領域の前記半導体層と接触し、前記半導体層と垂直に延伸するシリンダー形状の第2導電型の第1エピタキシャル層と、
前記第1エピタキシャル層の表面下に形成された第1導電型の第2拡散領域と、を備え、
前記第1導電型の半導体層、前記第2導電型の第1エピタキシャル層、及び前記第1導電型の第2拡散領域が、積層されて、PNP接合構造のシリンダー型ピンドフォトダイオードを構成するイメージセンサ。
【請求項１９】
前記モストランジスタが、前記フォトダイオードと近接して形成されたトランスファーゲートを含み、
前記トランスファーゲートが、前記半導体層との間にゲート絶縁膜を介して表面にマスク絶縁膜が形成され且つ側壁に絶縁膜スペーサが形成されたゲート電極を含む請求項18記載のイメージセンサ。
【請求項２０】
前記第1エピタキシャル層が、前記マスク絶縁膜及び前記絶縁膜スペーサを含む前記トランスファーゲート上に形成される請求項19記載のイメージセンサ。
【請求項２１】
シリンダ形状の前記第1エピタキシャル層の筒状の側壁が、前記イメージセンサの各単位画素の周囲の前記半導体層上に形成された素子分離膜から離隔された請求項18ないし20項のいずれかに記載のイメージセンサ。
【請求項２２】
前記素子分離膜の下部のチャンネルストップイオン注入領域と前記第2拡散領域とが互いに電気的に接続された請求項21記載のイメージセンサ。
【請求項２３】
前記半導体層が、シリコン基板上にエピタキシャル成長された第2エピタキシャル層である請求項22記載のイメージセンサ。
【請求項２４】
前記第1エピタキシャル層が、エピタキシャル成長されて前記第2エピタキシャル層と接触する請求項23記載のイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明はイメージセンサに関し、特に延伸されたピンドフォトダイオードを持つCMOS(Complementary Metal Oxide Semiconductor)イメージセンサ及びその製造方法に関する。
【０００２】
【従来技術】
一般に、CMOSイメージセンサとは、CMOS製造技術を利用して光学的イメージを電気的信号に変換させる素子として、画素数ほどのMOSトランジスタを作ってこれを利用して順に出力を検出するスイッチング方式を採用している。現在、イメージセンサとして広く使われているCCD(Charge Coupled Device)イメージセンサに比べてCMOSイメージセンサは、駆動方式が簡便かつ多様なスキャニング方式の具現が可能で、信号処理回路を単一チップに集積でき製品の小型化が可能であるだけでなく、互換性のCMOS技術を使用するので製造単価を低くすることができ、電力消耗も非常に低いという長所があることは周知である。
【０００３】
図1は従来技術に係るCMOSイメージセンサの単位画素の回路図である。
【０００４】
図1に示された通り、CMOSイメージセンサの単位画素は、1個のピンドフォトダイオード(PPD)と4個のNMOSトランジスタで構成されている。4個のNMOSトランジスタはピンドフォトダイオード(PPD)で生成された光電荷をセンシングノードに伝達するためのトランスファートランジスタ(102)と、次の信号検出のためにセンシングノードをリセットするためのリセットトランジスタ(104)と、ソースフォロアの役割を遂行するためのドライブトランジスタ(106)と、アドレス信号に応答して出力端にデータを出力するためのセレクトトランジスタ(108)で構成される。ここで、電荷伝達効率が改善されるようにリセットトランジスタ(104)及びトランスファートランジスタ(102)はネイティブNMOSトランジスタで構成される。すなわち、負のしきい電圧を有するネイティブNMOSトランジスタは陽のしきい電圧による電圧降下により発生された電子損失を防止でき電荷伝達の効率を改善できる。
【０００５】
図2は従来技術に係るCMOSイメージセンサの単位画素の断面図である。
【０００６】
図2に示された通り、従来CMOSイメージセンサの単位画素はP+シリコン基板(201)、P型-エピ層(202)、P型-ウェル(203)、フィールド酸化膜(204)、ゲート酸化膜(205)、ゲート電極(206)、N-拡散領域(207)、P0拡散領域(208)、N+拡散領域(209)及び酸化膜スペーサ(210)を含む。
【０００７】
ピンドフォトダイオード(PPD)は、P型-エピ層(202)とN-拡散領域(207)及びP0拡散領域(208)が積層されたPNP接合構造であり、このようなピンドフォトダイオードは電源電圧3.3V以下(例えば、1.2Vないし2.8V)で二つのP型領域が互いに等電位になるようにN-拡散領域(207)が安定的に完全空乏されている。
【０００８】
また、トランスファーゲート(Tx)を持つトランスファートランジスタがネイティブトランジスタで構成されるために、トランスファーゲート(Tx)の下部でチャンネル役割をするP型-エピ層(202)にはトランジスタの特性(しきい電圧及びパンチスルー特性)を調節するためのイオン注入工程が省略できる。
【０００９】
したがって、負のしきい電圧を有するNMOSトランジスタ(ネイティブトランジスタ)は電荷伝達効率を極大化でき、トランスファーゲート(Tx)とリセットゲート(Rx)間のP型-エピ層(202)の表面に形成されたN+拡散領域(センシングノード)はLDD領域なしで高濃度N+領域とみなされて運送される電荷量にともなうセンシングノードの電位量を増幅させるように構成されている。一方、P型-エピ層(202)がP+シリコン基板(201)に比べて基板ドーピング濃度が低いために、P型-エピ層(202)がピンドフォトダイオードの空乏層の深さを増加させて光感度を高めることができ、P+シリコン基板(201)の存在によって空乏層の下部の深い所で発生される光電荷が再結合され単位画素間のクロストーク(cross talk)効果を減らすことができるためである。
【００１０】
従来のピンドフォトダイオードは、フィールド酸化膜(204)とトランスファーゲート(Tx)間のP型-エピ層(202)の一定領域に形成されるために、集積度を下げないでピンドフォトダイオードの単位面積を増大させることは不可能であった。また、従来のピンドフォトダイオードはデザインルールを超過する単位面積を増加させることができないために、CMOSイメージセンサのデザインルールが0.25μm以下となれば光感度が顕著に低下しイメージセンサの解像度が大きく落ちる短所があった。
【００１１】
【発明が解決しようとする技術的課題】
本発明の目的は上記従来技術の問題点を解決するために案出されたものであり、集積度が維持された状態でフォトダイオードの単位画素当たりの面積の増加ひいては光感度を増加させることができるイメージセンサ及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、CMOSイメージセンサ製造方法であって、第1導電型の半導体層を準備する第1段階と、前記半導体層の全面上に層間絶縁膜を形成し、前記層間絶縁膜に、フォトダイオードが形成される領域の前記半導体層の一部を露出させるコンタクトホールを形成する第2段階と、前記コンタクトホールを埋め込んで前記半導体層に接触するように、前記層間絶縁膜上にエピタキシャル層を成長させる第3段階と、第2導電型の不純物を前記エピタキシャル層に注入して、前記エピタキシャル層を第2導電型拡散層にする第4段階と、第1導電型の不純物を前記第2導電型拡散層に注入して、前記第2導電型拡散層の厚さよりも薄い厚さで第2導電型拡散層の表面下に第1導電型拡散層を形成する第5段階と、前記第2導電型拡散層及び前記第1導電型拡散層をパターニングする第6段階とを含み、パターニングされた前記第1導電型拡散層の表面積が、前記半導体層及びパターニングされた前記第2導電型拡散層が前記コンタクトホールにおいて接する部分の面積より広く、PN接合が第2導電型拡散層及び前記第1導電型拡散層の界面に形成される。
【００１３】
また、本発明は、第1導電型の半導体層を準備する第1段階と、前記半導体層の全面上に層間絶縁膜を形成し、前記層間絶縁膜に、フォトダイオードが形成される領域の前記半導体層の一部を露出させるコンタクトホールを形成する第2段階と、前記コンタクトホールの内壁面を含み、前記層間絶縁膜上を覆うように、且つ、前記半導体層に接触するようにエピタキシャル層を成長させる第3段階と、第2導電型の不純物を前記エピタキシャル層に注入して、前記エピタキシャル層を第2導電型拡散層にする第4段階と、前記層間絶縁膜上の前記第2導電型拡散層を除去して、前記第2導電型拡散層をシリンダー形状にパターニングする第5段階と、シリンダー形状の前記第2導電型拡散層を露出させるイオン注入マスクを形成する第6段階と、第1導電型の不純物をシリンダー形状の前記第2導電型拡散層に注入して、前記半導体層と直接的に接触し、前記シリンダー形状の肉厚よりも薄い厚さで前記第2導電型拡散層の表面下に第1導電形拡散層を形成する第7段階とを含み、前記第1導電型拡散層の表面積が、前記半導体層及びシリンダー形状の前記第2導電型拡散層が前記コンタクトホールにおいて接する部分の面積より広く、PN接合が前記第2導電型拡散層及び前記第1導電型拡散層の界面に形成される。
【００１４】
また、本発明は、フォトダイオード及び前記フォトダイオードと電気的に接続された多数のモストランジスタを含むイメージセンサであって、多数の前記モストランジスタが形成された第1導電型の半導体層と、前記モストランジスタを含む前記半導体層の表面に形成され、前記フォトダイオードが形成される前記半導体層の表面を露出させるコンタクトホールが形成された絶縁層と、前記コンタクトホールを埋め込み、前記フォトダイオードが形成される領域の前記半導体層と接触し、前記絶縁層の上で水平に延伸する第2導電型の第1エピタキシャル層と、前記第1エピタキシャル層の表面下に形成された第1導電型の第2拡散領域とを備え、前記第1導電型の半導体層、前記第2導電型の第1エピタキシャル層、及び前記第1導電型の第2拡散領域が、積層されて、PNP接合構造のスタックト型ピンドフォトダイオードを構成する。
【００１５】
また、本発明は、フォトダイオード及び前記フォトダイオードと電気的に接続された少なくとも一つのモストランジスタを含むイメージセンサであって、少なくとも前記一つのモストランジスタが形成された第1導電型の半導体層と、前記フォトダイオードが形成される領域の前記半導体層と接触し、前記半導体層と垂直に延伸するシリンダー形状の第2導電型の第1エピタキシャル層と、前記第1エピタキシャル層の表面下に形成された第1導電型の第2拡散領域とを備え、前記第1導電型の半導体層、前記第2導電型の第1エピタキシャル層、及び前記第1導電型の第2拡散領域が、積層されて、PNP接合構造のシリンダー型ピンドフォトダイオードを構成する。
【００１６】
【発明の実施の形態】
以下、本発明の一実施形態を添付図面に基づき説明する。
【００１７】
図3ないし図１０は本発明の一実施形態に係るCMOSイメージセンサの単位画素の製造方法を説明するための断面図であり、シリンダー型ピンドフォトダイオードは所定の集積度のピンドフォトダイオードの単位面積を増加させて光感度を増加させる。
【００１８】
図3に図示された通り、約10-100Ωcmの比抵抗を有するP型-エピ層(312)を具備したシリコン基板(311)上に約50-100KeV範囲のエネルギー及び7×1012-9×1012/cm2範囲のドーズ量条件でB(硼素)原子をイオン注入してP型-ウェル(313)を形成した後、公知の方法でその下部にチャンネルストップイオン注入領域を有する素子分離酸化膜(314)を形成し、上下部に各々マスク酸化膜(317)とゲート酸化膜(315)を有するゲート電極(316)を形成する。この時、ゲート電極(316)はポリシリコン膜で構成したりまたは転移金属シリサイド/ポリシリコンのポリサイド構造で構成でき、また金属シリサイド膜で構成できる。転移金属シリサイドには例えば、タングステンシリサイド、チタンシリサイド、タンタルシリサイド、モリブデンシリサイドなどが使用可能である。また、トランスファーゲート(Tx)及びリセットゲート(Rx)は約1μm以上のチャンネル寸法を持って、ドライブゲート(MD)及びセレクトゲート(Sx)は約0.5μm以下のチャンネル寸法を持つ。
【００１９】
以後、図４に示された通り、P型-ウェル(313)領域の上部がオープンされるように第1マスクパターン(318)を形成し、約20-60KeV範囲のエネルギー及び1×1013-5×1013/cm2範囲のドーズ量条件でP(リン)原子をイオン注入してLDD(lightly dopeddrain)構造のための低濃度N-領域(319)を形成する。
【００２０】
以後、図５に示された通り、第1マスクパターン(318)を除去した後、全体構造の上部に低圧化学気相蒸着法(LPCVD)で約2,000-2,500ÅのTEOS(Tetra-Ethyl-Ortho-Silicate)酸化膜を形成し、非等方性プラズマエッチングをすることで、露出されたゲート電極(316)の側壁に酸化膜スペーサ(320)を形成した後、ピンドフォトダイオードが形成される部分及びフィールド酸化膜(314)が覆われるように第2マスクパターン(321)を形成し、約50-90KeV範囲のエネルギー及び1×1015-9×1015/cm2範囲のドーズ量条件でAs(砒素)原子をイオン注入することによって、ソース/ドレーン領域の役割をするN+領域(322)を形成する。以後、約850-950℃、窒素雰囲気で約20-60分間熱処理する。これによりP型-ウェル(313)が形成されない部位のP型-エピ層(312)に注入されたAs(砒素)原子は他の不純物による拡散妨害を受けないために、相対的に拡散距離が増大してトランスファーゲート(Tx)及びリセットゲート(Rx)のゲート電極(316)の下部に十分に広がる。
【００２１】
以後、図６に示された通り、第2マスクパターン(321)を除去した後、LPCVD方式で窒化膜(323)を約100-500Å厚さで形成し、窒化膜(323)の上部にTEOS酸化膜(324)を約8,000-10,000Å厚さで形成し、TEOS酸化膜(324)を化学的−機械的研磨(chemical mechanical polishing:CMP)技術で研磨するものであって、アルミナのようなスラリーを使用して約0.3〜0.5kg/cm2の研磨圧、約30〜40RPMの回転速度及び約3,000〜4,000Åの研磨厚さになるように条件を設定することによって、TEOS酸化膜(324)を平坦化させる。そして、フォトダイオードが形成される領域のP型-エピ層(312)を露出させるコンタクトホール(325)を写真エッチング法で形成する。この時、コンタクトホール(325)は窒化膜(323)によりP型-エピ層(312)の一部が覆われるように形成される。これは以後に最終的に形成されるピンドフォトダイオードのP0拡散領域がP型-エピ層(312)と電気的に十分に連結されて等電位を持つようにするためである。
【００２２】
以後、図７に示された通り、基板の表面の段差によって約0.7-1.5μm程度の厚さを持つP型-エピ層(326)を、コンタクトホール(325)を含む基板表面の全面上に形成した後、約250-500KeV範囲のエネルギー及び1×1012-3×1012/cm2範囲のドーズ量条件でP(リン)原子を全面イオン注入して、N-拡散領域(327)を、コンタクトホール(325)底面のP型-エピ層(312)の表面下に形成する。
【００２３】
N-拡散領域(327)を形成するためのP(リン)原子はP型-エピ層(326)に注入される。すなわち、露出されたP型-エピ層(326)にP(リン)イオンを注入してN型のエピタキシャル層にする(以下、P型-エピ層(326)をN型-エピ層(326')という)。N型-エピ層(326')は多様なエピタキシャル成長方法で形成される。不純物濃度はエピタキシャル層の成長間に制御されることができ、P型-エピ層(312)で成長されるエピタキシャル層のためにN型不純物を提供できる。一方、コンタクトホール(325)底面のP型-エピ層(312)上にもN型-エピ層(326')が存在するために、N-拡散領域(327)がコンタクトホール(325)底面のP型-エピ層(312)の表面下に深く形成される。特に、N型-エピ層(326')の"A"領域がP型-エピ層(312)と直接的に接触されていることを周知するべきである。
【００２４】
以後、図８に示された通り、酸化膜(328)を開口部(200)に埋めたてした後に開口部(200)外の酸化膜(328)がエッチバックまたはCMPにより除去される。
【００２５】
以後、図９に示された通り、TEOS酸化膜(324)の表面が露出されるようにTEOS酸化膜(324)上のN型-エピ層(326')をエッチバックして、シリンダー形状のN型-エピ層(326')のパターンを完成する。窒化膜(323)をエッチング停止層で使用してTEOS酸化膜(324)と開口部(200)に埋めたてされた酸化膜(328)とをHF溶液で湿式エッチングして除去し、窒化膜(323)を燐酸溶液で除去することで、コンタクトホール(325)の側壁及び底面にシリンダー形状にパターニングされたN型-エピ層(326')を残留させる。また、シリンダー形状にパターン形成されたN型-エピ層(326')が露出されるように第3マスクパターン(330)を形成し、N型-エピ層(326')の表面下に、約20-40KeV範囲のエネルギー及び3×1012-5×1012/cm2範囲のドーズ量条件で約5-10゜程度傾斜するようにBF2をイオン注入して、約0.1μm内外の接合深さを持つP0拡散領域(331)を形成する。この時、P0拡散領域(331)はチャンネルストップイオン注入領域近傍のP型-エピ層(312)の表面と直接的に接触されるために、ピンドフォトダイオードは低電圧で安定的に完全空乏が可能である。
【００２６】
以後、図１０に示された通り、第3マスクパターン(330)を除去して、P0拡散領域(331)、N型-エピ層(326')、及びP型-エピ層(312)が積層されたPNP接合構造で基板の上部に積層されたシリンダー型ピンドフォトダイオード(300)を完成する。シリンダー型ピンドフォトダイオード(300)は、光感知領域のP型-エピ層(312)と接触し、P型-エピ層(312)上で垂直方向に延伸する。
【００２７】
図１１ないし図１６は本発明の他の実施例に係るCMOSイメージセンサの単位画素製造方法を説明するための断面図であり、スタックト型ピンドフォトダイオードは所定の集積度を有するピンドフォトダイオードの単位面積を増加させて光感度を増加させる。
【００２８】
図１１に示された通り、約15-25Ωcmの比抵抗を有するP型-エピ層(412)を具備したシリコン基板(411)上に約50-100KeV範囲のエネルギー及び7×1012-9×1012/cm2範囲のドーズ量条件でB(硼素)原子をイオン注入してP型-ウェル(413)を形成した後、公知の方法でフィールド酸化膜(414)を形成し、ゲート酸化膜(415)とドーピングされたポリシリコン膜で構成されたゲート電極(416)を形成する。この時、トランスファーゲート(Tx)及びリセットゲート(Rx)のチャンネル寸法は約1μm以上で、ドライブゲート(MD)及びセレクトゲート(Sx)のチャンネル寸法は約0.5μm以下である。
【００２９】
以後、図１２に示された通り、P型-ウェル(413)領域の上部が露出されるように第1マスクパターン(417)を形成し、約20-60KeV範囲のエネルギー及び1×1013-5×1013/cm2範囲のドーズ量条件でP(リン)原子をイオン注入してLDD構造のための低濃度N-領域(418)を形成する。
【００３０】
以後、図１３に示された通り、第1マスクパターン(417)を除去した後、全体構造の上部に低圧化学気相蒸着法で約2,000-2,500ÅのTEOS酸化膜(図示せず)を形成し、非等方性プラズマエッチングをすることで、露出されたゲート電極(416)の側壁に酸化膜スペーサ(419)を形成し、ピンドフォトダイオードが形成される部分及びフィールド酸化膜(414)が覆われるように第2マスクパターン(420)を形成する。第2マスクパターン(420)及び酸化膜スペーサ(419)をイオン注入マスクで使用して約60-90KeV範囲のエネルギー及び1×1015-9×1015/cm2範囲のドーズ量条件でAs(砒素)原子をイオン注入することによって、ソース/ドレーン領域の役割をするN+拡散領域(421)を形成する。
【００３１】
以後、図１４に示された通り、第2マスクパターン(420)を除去した後、TEOS(Tetra-Ethyl-Ortho-Silicate)酸化膜のような平坦化用酸化膜(422)を約8,000-10,000Å厚さで形成し、平坦化用酸化膜(422)を化学的機械的研磨技術で研磨するものであり、アルミナのようなスラリーを使用して約0.3〜0.5kg/cm2の研磨圧、約30〜40RPMの回転速度及び約3,000〜4,000Åの研磨厚さになるように条件を設定することによって平坦化用酸化膜(422)を平坦化させる。
【００３２】
以後、図１５に示された通り、フォトダイオードが形成される領域のP型-エピ層(412)を露出させるコンタクトホールを写真エッチング法で形成する。コンタクトホールを形成した後に、全体構造の上部に約0.5-1.5μm程度の厚さを持つP型-エピ層(427)を、コンタクトホールを含む基板表面の全面上に形成する。約250-500KeV範囲のエネルギー及び1×1012-3×1012/cm2範囲のドーズ(dose)量条件でP(リン)原子をイオン注入してP型-エピ層(427)内にN-拡散領域を形成してP型-エピ層(427)をN型のエピタキシャル層(以下、P型-エピ層(427)をN型-エピ層(427')という)にするので、P型-エピ層(412)の一部がN型-エピ層(427')と接触される。また、約20-40KeV範囲のエネルギー及び3×1012-5×1012/cm2範囲のドーズ量条件でBF2をイオン注入して、約0.1μm内外の接合深さを有するP0拡散領域(426)を、N型-エピ層(427')の表面下に形成する。
【００３３】
この時、N型-エピ層(427')を形成する方法は次の通りである。すなわち、全体構造の上部にポリシリコン膜または非晶質シリコン膜を公知の方法で形成した後に、レーザーまたは棒型ヒーターのようなエネルギービームを上記ポリシリコン膜または非晶質シリコン膜に照射して上記シリコン膜を溶かし結晶化して数μmないしミリメートルグレーン寸法を有する単結晶エピタキシャルシリコン層に変形させて形成できる。
【００３４】
以後、図１６に示された通り、P0拡散領域(426)及びN型-エピ層(427')を写真エッチング法でパターニングして、P0拡散領域(426)、N型-エピ層(427')、及びP型-エピ層(412)が積層されたPNP接合構造を有するスタックト型ピンドフォトダイオードを完成する。スタックト型ピンドフォトダイオードは、コンタクトホール内で光感知領域のP型-エピ層(412)と接触し、酸化膜(422)上で水平方向に延伸する。
【００３５】
本発明の技術思想は上記望ましい実施形態によって具体的に記述されたが、上記一実施形態はその説明のためのものでありその制限のためのものでないことを注意するべきである。
【００３６】
また、本発明の技術分野の通常の専門家ならば本発明の技術思想の範囲内で多様な実施形態が可能さを理解することができることである。
【００３７】
【発明の効果】
以上で説明した通り、本発明は延伸されたピンドフォトダイオードを形成してフォトダイオードの単位面積を増大させることで、CMOSイメージセンサの解像度を向上させることができる。
【図面の簡単な説明】
【図1】 従来技術に係るCMOSイメージセンサの単位画素の回路図。
【図2】 従来技術に係るCMOSイメージセンサの単位画素の断面図。
【図3】 本発明の一実施例に係るCMOSイメージセンサの単位画素の製造方法を説明するための断面図。
【図４】 同上
【図５】 同上
【図６】 同上
【図７】 同上
【図８】 同上
【図９】 同上
【図１０】同上
【図１１】 本発明の他の実施例に係るCMOSイメージセンサの単位画素の製造方法を説明するための断面図。
【図１２】同上
【図１３】同上
【図１４】同上
【図１５】同上
【図１６】同上
【符号の説明】
311 P+シリコン基板
411 P+シリコン基板
312 P+シリコン基板
326 P+シリコン基板
412 P+シリコン基板
427 P型-エピ層
313 P型-エピ層
413 P型-ウェル
314 フィールド酸化膜
414 フィールド酸化膜
315 ゲート酸化膜
415 ゲート酸化膜
316 ゲート電極
416 ゲート電極
320 酸化膜スペーサ
419 酸化膜スペーサ
322 N+拡散領域
421 N+拡散領域
331 P0拡散領域
426 P0拡散領域
326' N型-エピタキシャル層
427' N型-エピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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