(57)【特許請求の範囲】
【請求項１】
半導体基板（５０）上に形成されたアナログ・スイッチであって、
入力（２０４）および出力（２０５）ポートと、
第１のエンハンスメント・モードＭＯＳトランジスタ（２０１）であって、前記基板材料内の絶縁されたウエル内に形成され、そのゲート（Ｇ）は制御信号（２０７）を受け、その導電チャンネルの一端（Ｓ）とそのウエルとは前記入力ポート（２０４）に接続する第１のエンハンスメント・モードＭＯＳトランジスタと、
第２のエンハンスメント・モードＭＯＳトランジスタ（２０２）であって、前記基板（５０）内の絶縁されたウエル内に形成され、その導電チャンネルの一端（Ｓ）とそのウエルとは前記入力ポート（２０４）に接続し、そのゲート（Ｇ）は前記第１のトランジスタ（２０１）の導電チャンネルの他端（Ｄ）に接続する第２のエンハンスメント・モードＭＯＳトランジスタと、
第３のエンハンスメント・モードＭＯＳトランジスタ（２０３）であって、前記基板（５０）内の絶縁されたウエル内に形成され、そのゲート（Ｇ）は前記制御信号のコンプリメント（２０８）を受け、その導電チャンネルは前記出力ポート（２０５）と前記第２のトランジスタ（２０２）の導電チャンネルの他端（Ｄ）との間に接続し、そのウエルは前記スイッチの電源線の１つに接続する第３のエンハンスメント・モードＭＯＳトランジスタと、
前記第２のトランジスタ（２０２）のゲート（Ｇ）に接続して前記第２のトランジスタ（２０２）を前記第１のトランジスタ（２０１）と逆の状態に保持する制御手段（２１０）と、
を含むアナログ・スイッチ。
【請求項２】
各ＭＯＳトランジスタ（２０１、２０２、２０３）は前記基板（５０）と同じ型の材料の導電チャンネルを有し、前記基板と逆の型の半導体材料のウエルの中に形成される、請求項１に記載のアナログ・スイッチ。
【請求項３】
前記基板材料（５０）はｎ型の半導体材料、前記ウエル材料はｐ型の半導体材料、前記トランジスタ（２０１、２０２、２０３）はＮＭＯＳトランジスタであり、前記第３のトランジスタのウエルは前記スイッチの最も負の電源線に接続する、請求項２に記載のアナログ・スイッチ。
【請求項４】
前記基板材料（５０）はｐ型の半導体材料、前記ウエルはｎ型の半導体材料、前記トランジスタ（２０１、２０２、２０３）はＰＭＯＳトランジスタであり、前記第３のトランジスタ（２０３）のウエル（Ｗ）は前記デバイスの最も正の電源線に接続する、請求項２に記載のアナログ・スイッチ。
【請求項５】
電気的に絶縁された酸化物材料（５１）が各トランジスタ（２０１、２０２、２０３）のウェル（５２）を基板材料（５０）から絶縁するように、各トランジスタ（２０１、２０２、２０３）のウェル（５２）は前記基板材料（５０）内に形成された前記電気的に絶縁された酸化物材料（５１）の溝内に形成される、請求項１に記載のアナログ・スイッチ。
【請求項６】
各ＭＯＳトランジスタ（２０１、２０２、２０３）はＮＭＯＳデバイスであり、前記第３のＭＯＳトランジスタのウエル（Ｗ）は前記スイッチの最も負の電源線に接続する、請求項５に記載のアナログ・スイッチ。
【請求項７】
各ＭＯＳトランジスタ（２０１、２０２、２０３）はＰＭＯＳデバイスであり、前記第３のＭＯＳトランジスタ（２０３）のウエル（Ｗ）は前記スイッチの最も正の電源線に接続する、請求項５に記載のアナログ・スイッチ。
【請求項８】
前記制御手段（２１０）は前記第２のＭＯＳトランジスタをオンにするデバイスを含む、請求項１から請求項７までのいずれかに記載のアナログ・スイッチ。
【請求項９】
前記制御手段（２１０）はエンハンスメント・モードＭＯＳトランジスタ（２１１）を含み、そのゲート（Ｇ）は制御信号を受け、その導電チャンネルは前記電源線と前記第２のトランジスタ（２０２）のゲート（Ｇ）との間に接続する、請求項８に記載のアナログ・スイッチ。
【請求項１０】
前記エンハンスメント・モード・トランジスタはＰＭＯＳトランジスタであり、その導電チャンネルは前記デバイスの正の電源線に接続する、請求項３に付随するときの請求項９に記載のアナログ・スイッチ。
【請求項１１】
前記エンハンスメント・モード・トランジスタはＮＭＯＳトランジスタであり、その導電チャンネルは前記デバイスの負の電源線に接続する、請求項４に付随するときの請求項９に記載のアナログ・スイッチ。
【請求項１２】
前記制御手段（２１０）は切替え抵抗器を含む、請求項８に記載のアナログ・スイッチ。
【発明の詳細な説明】
【０００１】
（発明の技術分野）
本発明は電子アナログ・スイッチに関するもので、特にＭＯＳトランジスタを用いたアナログ・スイッチに関する。
【０００２】
（関連技術の説明）
金属酸化物半導体（ＭＯＳ）トランジスタを含む従来のアナログ・スイッチはｐチャンネルおよびｎチャンネルＭＯＳトランジスタを含む。通常、ｎチャンネル・トランジスタの本体はデバイスの最も負の電源線に接続する。しかし、ＮＭＯＳデバイスのソースが負電源より更に負の場合は、ＮＭＯＳデバイスのソースと本体の間のＰＮ接合ダイオードは順方向にバイアスされる。したがって、負電源からアナログ・スイッチが接続するノードに向かって電流が流れる。この電流によりスイッチの望ましい高オフ抵抗は悪化する。
【０００３】
例えば代表的なＣＭＯＳトランジスタ・スイッチは、「電子工学の技術(The Art of Electronics)」, Horowitz and Hill, 2nd Ed. Cambridge University Press の図３．３６とページ１４２および１４３に図示され説明されている。ＰＭＯＳトランジスタがＮＭＯＳトランジスタに並列に接続し、２つのトランジスタは論理的に逆の制御信号を受ける。この配置によりスイッチのオン抵抗は十分低くなる。しかし上に述べたように、入力電圧が０ｖより下がるとオフ抵抗は小さくなる。なぜなら、この電圧が下がるためにＮＭＯＳトランジスタ内のｐｎ接合は順方向にバイアスされるからである。
国際特許出願公開第ＷＯ９７／２４８０７号は、２つのＭＯＳトランジスタを含み、第１のトランジスタを入力ポートと第２のトランジスタのゲートとの間に接続するアナログ・スイッチを開示している。第１のトランジスタは比較器として動作し、通常の範囲外の電圧を入力にかけるとオンになる。
【０００４】
（本発明の概要）
本発明は、アナログ・スイッチがオフ位置にあるときのスイッチの最大許容動作電圧を改善するものである。
【０００５】
本発明は半導体基板上に形成されたアナログ・スイッチを提供するもので、その構成は、入力および出力ポートと、第１のエンハンスメント・モードＭＯＳトランジスタであって、基板材料内の抵抗絶縁されたウエル内に形成され、そのゲートは制御信号を受け、その導電チャンネルの一端とそのウエルとは入力ポートに接続する第１のエンハンスメント・モードＭＯＳトランジスタと、第２のエンハンスメント・モードＭＯＳトランジスタであって、基板材料内の絶縁されたウエル内に形成され、その導電チャンネルの一端とそのウエルとは入力ポートに接続し、そのゲートは第１のトランジスタの導電チャンネルの他端に接続する第２のエンハンスメント・モードＭＯＳトランジスタと、第３のエンハンスメント・モードＭＯＳトランジスタであって、基板材料内の絶縁されたウエル内に形成され、そのゲートは前記制御信号のコンプリメントを受け、その導電チャンネルは出力ポートと第２のトランジスタの導電チャンネルの他端との間に接続し、そのウエルはスイッチの電源線の１つに接続する第３のエンハンスメント・モードＭＯＳトランジスタと、第２のトランジスタのゲートに接続して第２のトランジスタを第１のトランジスタと逆の状態に保持する制御手段とを含む。
【０００６】
１つの実施の形態では、各ＭＯＳトランジスタは基板と同じ型の半導体材料の導電チャンネルを有し、基板と逆の型の半導体材料のウエル内に形成される。
【０００７】
基板材料はｎ型の半導体材料、ウエルはｐ型の半導体材料、トランジスタはＮＭＯＳトランジスタで良い。この場合は第３のトランジスタのウエルはスイッチの最も負の電源線に接続する。この構成により、スイッチがオフ位置のときの最大負動作電圧が改善される。
【０００８】
または、基板材料はｐ型の半導体材料、ウエルはｎ型の半導体材料、トランジスタはＰＭＯＳトランジスタで良い。この場合は第３のトランジスタのウエルはデバイスの最も正の電源線に接続する。この構成により、スイッチがオフ位置のときの最大正動作電圧が改善される。
【０００９】
別の実施の形態では、電気的に絶縁された酸化物材料の溝の中に各トランジスタを形成する。各ＭＯＳトランジスタはＮＭＯＳデバイスであり、第３のＭＯＳトランジスタのウエルはスイッチの最も負の電源線に接続する。または各ＭＯＳトランジスタはＰＭＯＳデバイスであり、第３のＭＯＳトランジスタのウエルはスイッチの最も正の電源線に接続する。
【００１０】
制御手段は好ましくは第２のＭＯＳトランジスタをオンにするデバイスを含む。この制御手段はエンハンスメント・モードＭＯＳトランジスタを含み、そのゲートは制御信号を受け、その導電チャンネルは電源線と第２のトランジスタのゲートとの間に接続する。
【００１１】
回路トランジスタがＮＭＯＳの場合はエンハンスメント・モード・トランジスタはＰＭＯＳトランジスタであり、その導電チャンネルはデバイスの正の電源線に接続する。
または、制御手段は切替え抵抗器を含んで良い。
【００１２】
（図面の詳細な説明）
図１は、ＮＭＯＳトランジスタ１０１とＰＭＯＳトランジスタ１０２を含む従来のアナログＭＯＳトランジスタ・スイッチ１００を示す。このスイッチは入力ポート１０４と出力ポート１０５を有する。切り替えられる信号は入力ポート１０４に接続し、スイッチがオン状態のときに出力ポート１０５に送られる。ＮＭＯＳトランジスタ１０１のゲートＧは制御信号入力１０７に接続し、ＰＭＯＳトランジスタ１０２のゲートＧは制御信号入力１０８に接続する。
【００１３】
ＮＭＯＳトランジスタの本体はデバイスの最も負の電源線に接続し、ＰＭＯＳトランジスタの本体は最も正の電源線に接続する。図１に示す例では、これらの電源線はそれぞれ０ｖと５ｖである。
【００１４】
制御入力１０７がロー（すなわち、０ｖ）で制御入力１０８がハイ（すなわち、５ｖ）のときはスイッチはオフ条件にあり、入力ポート１０４と出力ポート１０５との間に電流が流れない。
【００１５】
しかし、入力ポート１０４の信号が、ＮＭＯＳトランジスタの本体に接続する電圧（０ｖ）より低くなった場合は、ＮＭＯＳトランジスタ１０１の本体とソースとの間に形成されるＰＮ接合は順方向にバイアスされるので、電流が負の電源から入力ノードに流れる。この電流によりスイッチの望ましい高いオフ抵抗は悪化する。
【００１６】
図２は本発明の第１の実施の形態２００を示す図であって、第１、第２、第３のＮＭＯＳトランジスタ２０１、２０２、２０３を含む。第１のＮＭＯＳトランジスタ２０１のゲートＧは制御入力２０７に接続する。第１のＭＯＳトランジスタ２０１のソースＳとウエルＷはデバイスの入力ポート２０４に接続する。このように、トランジスタ２０１はエンハンスメント・モードで動作する。
【００１７】
第２のＭＯＳトランジスタ２０２と第３のＭＯＳトランジスタ２０３の導電チャンネルとはデバイスの入力ポート２０４と出力ポート２０５との間に直列に接続する。すなわち、トランジスタ２０２のソースＳは入力ポートに接続し、トランジスタ２０２のドレインＤはトランジスタ２０３のソースＳに接続し、トランジスタ２０３のドレインＤは出力ポート２０５に接続する。第２のＭＯＳトランジスタ２０２のゲートＧは第１のＭＯＳトランジスタ２０１のドレインＤと制御デバイス２１０とに接続する。
【００１８】
第３のトランジスタ２０３のゲートＧは第２の制御入力２０８に接続して第１の制御入力２０７に与えられる信号のコンプリメントを受け、このデバイスのウエルＷはスイッチの最も負の電源線に接続する。
【００１９】
制御デバイス２１０は第２のトランジスタ２０２のゲートＧに接続して、第１のＭＯＳトランジスタ２０１とは逆にトランジスタ２０２をオンの状態に切り替えるように動作する。
【００２０】
スイッチをオフ条件にするには、ハイ（５ｖ）制御信号を制御入力２０７に与え、ロー（０ｖ）制御信号を制御入力２０８に与える。制御信号がハイになるとトランジスタ２０１はオンになり、トランジスタ２０２のゲートＧは入力ポート２０４の電圧レベルまでプルダウンされる。したがってトランジスタ２０２のゲート・ソース電圧Ｖｇｓは０ｖに保持されて、トランジスタ２０２はオフ条件に留まる。
【００２１】
このオフ条件では第３のトランジスタ２０３のゲートＧは０ｖなっているので、第３のトランジスタ２０３もオフ条件に留まる。
【００２２】
制御デバイス２１０は、スイッチをオンにするときに第２のＭＯＳトランジスタを確実にオンにするよう動作する。このデバイスはＰＭＯＳトランジスタ、切替え抵抗器、非切替え抵抗器、またはＭＯＳまたはバイポーラ・デバイスの電流源で実現することができる。
【００２３】
スイッチをオンにするには、ロー（０ｖ）信号を制御入力２０７に与え、ハイ（５ｖ）信号を制御入力２０８に与える。これらの信号により第１のトランジスタ２０１はオフになるので、デバイス２１０により第２のトランジスタをオンにすることができる。第３のトランジスタもオンになるので、スイッチはオン状態になる。
【００２４】
図１の従来の回路とは異なり、制御入力２０４の電圧が負の電源電圧よりトランジスタ２０１のしきい値電圧だけ更に負になっても、トランジスタ２０１とトランジスタ２０２のソースと本体との間のＰＮ接合はオフ状態にバイアスされていないままである。その結果、スイッチの入力ポート２０４と出力ポート２０５との間に漏れ電流が流れない。
【００２５】
このように、入力ポート２０４に与えられるオフ状態負電圧範囲は従来の回路設計に比べて大幅に改善される。この場合、可能な最大負電圧は主として各トランジスタのウエルＷとドレインＤとの間の逆バイアスされたＰＮ接合の逆バイアス降伏電圧に基づき、その限度はトランジスタ２０１のしきい値である。
【００２６】
理解されるように、図２はＮＭＯＳデバイスだけを示しているが、本発明を実現する回路のトランジスタはＰＭＯＳデバイスでも良い。
【００２７】
図３は図２の回路の修正を示すもので、デバイス２１０はＰＭＯＳトランジスタ２１１で構成する。インバータ２１２を制御入力２０７と第３のトランジスタ２０３のゲートとの間に接続して、入力２０７に入る制御信号のコンプリメントをこのトランジスタに与える。
【００２８】
更に、第２のＰＭＯＳトランジスタ２１３を、第２のＮＭＯＳトランジスタ２０２と第３のＮＭＯＳトランジスタ２０３とに並列に接続し、また制御信号２１４を受けるように接続する。図１に示す従来の回路と同様に、ＰＭＯＳトランジスタ２１３はスイッチのオン抵抗を減らすためのものであって、入力制御信号がローのときオンになる。
【００２９】
図３の回路は図２の回路の全ての利点を有する。特に、スイッチがオフ位置にあるときの入力ポート２０４の最大許容負電圧が従来のデバイスに比べて改善される。
【００３０】
ＰＭＯＳトランジスタ２１１は制御入力２０７から制御信号を受けるので、第１のＮＭＯＳトランジスタ２０１がオンのときはＰＭＯＳトランジスタ２１１はオフになる。またはその逆になる。このＰＭＯＳトランジスタ２１１は、スイッチをオンにするときに第２のＮＭＯＳトランジスタ２０２をオン状態にするためのものである。ＰＭＯＳトランジスタ２１１または他のデバイスがないと、トランジスタ２０１がオフのとき第２のＮＭＯＳトランジスタ２０２のゲート電圧はフロートになり、スイッチ全体の条件が不確定になる。
【００３１】
図４は図３を改善した設計を示すもので、第１のＮＭＯＳトランジスタ２０１のソースＳおよびウエルＷと入力ポート２０４との間に追加のダイオード２１５を挿入する。
【００３２】
ダイオード２１５は、スイッチがオンのときにポート２０４にかかる負電圧の大きさをダイオードの順方向電圧降下の値だけ大きくするためのものである。特定して述べると、スイッチがオンのときに、本来なら入力ポート２０４からデバイス２０１のチャンネルを通して流れる望ましくない電流を、ポート２０４にかかる負電圧がトランジスタ２０１のしきい値電圧とダイオード２１５の順方向電圧降下との和に等しい電圧になるまで流さない。
【００３３】
このような設計では、トランジスタ２０１がオンのときにトランジスタ２０２をオフ条件に保持するため、第２のＭＯＳトランジスタ２０２のゲート・ソースしきい値電圧Ｖｔはダイオードの順方向電圧降下より大きくなければならない。
【００３４】
理解されるように、本発明の実施の形態についてＭＯＳトランジスタの特定の型を参照して説明したが、その代わりに逆の型のＭＯＳトランジスタを容易に用いることもできる。
【００３５】
例えば、第３のＭＯＳトランジスタはＰＭＯＳトランジスタでも良い。この場合は、そのウエルはデバイスの最も正の電源線に接続する。
また容易に理解されるように、上に述べた回路内の各トランジスタの代わりに複数の並列または直列のデバイスを用いても良い。
【００３６】
または、第２および／または第３のトランジスタの代わりに、チャンネルを互いに直列に接続しゲートを共通にした複数のデバイスを用いても良い。このような直列デバイスのウエル接続は互いに共通である。
【００３７】
第１のＭＯＳトランジスタの代わりに、チャンネルを直列に接続しゲートを共通にした複数のデバイスを用いても良い。ウエルを共通に入力ポートに接続するか、または各ウエルを別個に、入力ポートに最も近いチャンネルの端に接続しても良い。
【００３８】
図２、図３および図４で説明した本発明の実施の形態は溝絶縁の特性を利用することができる。
この溝絶縁では、ＭＯＳデバイスを別個の抵抗絶縁された溝の中に置く。図５はこのようなＭＯＳデバイスの一例の略図を示す。
【００３９】
このデバイスは基板５０の上に形成され、そのウエル５２は酸化物層５１により基板材料から絶縁されている。基板材料はｐ型またはｎ型であり、またウエル材料もどちらかの型の材料（ＰＭＯＳトランジスタではｎ型、ＮＭＯＳトランジスタではｐ型）で良い。導電チャンネル５３はデバイスのドレイン接続５４とソース接続５５の間にできる。導電は従来の方法によりゲート端末５６で制御する。
【００４０】
または、基板半導体材料とは逆の型の半導体材料のウエルを形成することにより、ＭＯＳトランジスタを基板材料から「接合絶縁」して良い。
【図面の簡単な説明】
【図１】  図１は従来のアナログ・スイッチの回路図を示す。
【図２】  図２は本発明の第１の実施の形態の一般的な回路図を示す。
【図３】  図３は図２の実施の形態の修正を示す。
【図４】  図４は図３の実施の形態の修正の回路図を示す。
【図５】  図５は本発明の実施の形態に用いられるＭＯＳトランジスタの製造の略図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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