(57)【特許請求の範囲】
【請求項１】
電子回路部品とプリント配線基板で構成するプリント回路基板へ立てたプローブピンより、所定のテストパターンを前記プリント回路基板搭載部品及びプリント回路基板搭載部品ピンの少なくとも一方に供給して、プリント回路基板搭載部品ピン間を接続するプリントパターンもしくは電子部品からの出力信号を、テスト治具を用いて観測するインサーキットテスタとテスト治具が不要なフライングプローブテスタとＣＰＵ、内部メモリ、外部メモリ、入出力手段を有する処理装置によるプリント回路基板のテスト方法であって、
該処理装置に接続する外部メモリもしくは内部メモリに記憶されたプリント回路基板の回路構成にしたがい、該外部メモリもしくは内部メモリに記憶された回路図情報の回路記号と搭載部品ピン番号の接続関係を表すネットテーブル及び該搭載部品と部品ピン番号の接続関係を表すプリントパターンテーブルから、前記ネットテーブル上の先頭ネット番号に対応する前記プリントパターンテーブルに登録しているネット番号のプリントパターンに対応付け、テスト治具を用いるインサーキットテスタのプローブピンで接触できるポイントを前記プリントパターンテーブルの上から順番に探し、当該ポイントがあればプローブ候補ポイントテーブルにネット番号とポイントの種別、ＸＹ座標情報を登録してインサーキットテスタの接触ポイントを決定する手段と、
前記プリントパターンテーブルからインサーキットテスタの接触ポイントが見つからない場合には未検出ネットテーブルに当該ネット番号を登録してフライングプローブテスタのテストポイントを決定する手段とを有し、
前記ネットテーブルに格納されている全てのネットに対して、前記インサーキットテスタの接触ポイントを決定する手段と前記フライングプローブテスタのテストポイントを決定する手段とを順次繰り返して行くと共に、前記インサーキットテスタの接触ポイントに対してはインサーキットテスタ方式を、前記フライングプローブテスタのテストポイントに対してはフライングプローブ方式をそれぞれ分離共用してテストすることを特徴とするプリント回路基板のテスト方法。
【請求項２】
前記処理装置の内部メモリ、外部メモリに展開されているプリント回路基板の回路から、プリント回路基板上の搭載部品をテスト治具を用いることによりテストできる部品で構成される回路とそれ以外の部品で構成される回路とに分類し、テスト治具でテストできる部品で構成される回路に対してはインサーキットテストパターンを生成し、テストできない部品で構成される回路に対してはテスト治具が不要なフライングプローブテスタ用テストパターンを生成し、前記各々のテストパターンを各々対応するテスタに供給してプリント回路基板全体のテストを実施するように構成したことを特徴とする請求項１記載のプリント回路基板のテスト方法。
【請求項３】
前記テスト治具を用いることによりテストできる部品で構成される回路と、それ以外の部品で構成される回路とに分類する際、プリント回路基板上の部品ピンと部品ピン間を同電位で接続しているプリントパターン上にテスト治具によりテストするためのプローブピンが接触する箇所が無い場合、このパターンに接続する部品と該パターンをインサーキットテスタでテストできない回路として選択することを特徴とする請求項２記載のプリント回路基板のテスト方法。
【請求項４】
インサーキットテストでテストできない回路に対しては、該回路に含まれるプリントパターンの始点、終点にフライングプローブテスタのプローブピンを接触させるテストパターンを作成することを特徴とする請求項１記載のプリント回路基板のテスト方法。
【請求項５】
インサーキットテストでテストできない回路に対しては、該回路に含まれる部品のテスト治具によるプローブピン立てできない部品ピンと該部品ピンに隣接する該部品の他のネットのピンとの接触が無いことを確認するためにフライングプローブテスタのプローブピンを当該部品ピンと隣接する該部品の他のネットのピンに接触させるテストパターンを作成することを特徴とする請求項１記載のプリント回路基板のテスト方法。
【請求項６】
前記処理装置の外部メモリ、内部メモリ上に展開されているプリント回路基板の回路情報からプリント回路基板上の全ての電気的に独立したプリントパターン及びバイアホールの中から近接しているものを選択し、フライングプローブテスタ用テストパターンを作成することを特徴とする請求項１記載のプリント回路基板のテスト方法。
【請求項７】
前記処理装置の外部メモリ、内部メモリ上に展開されているプリント回路基板のプリントパターン上にあるバイアホールをインサーキットテスタのプローブピン位置として処理装置上で決定した場合、該バイアホールにレジストをかけない指示を出す工程を含むことを特徴とする請求項１記載のプリント回路基板のテスト方法。
【請求項８】
前記処理装置の外部メモリ、内部メモリ上に展開されているプリント回路基板のプリントパターン上にあるバイアホールをインサーキットテスタのプローブピン位置として処理装置上で決定した場合、該バイアホールにプローブピンマークをつける工程を含むことを特徴とする請求項１記載のプリント回路基板のテスト方法。
【請求項９】
前記処理装置の外部メモリ、内部メモリ上に展開されているプリント回路基板の設計情報とプリント回路基板の変更情報または該処理装置外部から入力手段を用いて入力したプリント回路基板の変更情報にしたがい、変更箇所のみの差分を出力し、変更前に作成したテストパターンの当該個所と入れ替えテストするインサーキットテストパターンを作成する工程を含むことを特徴とする請求項１記載のプリント回路基板のテスト方法。
【請求項１０】
前記処理装置の外部メモリ、内部メモリ上に展開されているプリント回路基板の設計情報にしたがい、フライングプローブテスタのテストパターンを生成する際、プリント回路基板上の部品の高さを考慮し、移動式プローブが移動する際、部品高さが障害になる位置を避けて移動する制御情報を生成する工程を含むことを特徴とする請求項１記載のプリント回路基板のテスト方法。
【請求項１１】
前記処理装置の外部メモリ、内部メモリ上に展開されているプリント回路基板の設計情報にしたがい、フライングプローブテスタのテストパターンを生成する際、プリント回路基板上のテスト対象部品に隣接する部品がテスト対象部品ピンに接触する際障害となる場合、該部品ピンはテスト対象外としてフライングプローブテスタのテストパターンから外す工程を含むことを特徴とする請求項１記載のプリント回路基板のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリント回路基板（以下、ＰＣＢと略称する）のテスト方法に係り、特に高密度ＰＣＢのテストに好適な改良されたＰＣＢのテスト方法に関する。
【０００２】
【従来の技術】
ＰＣＢのテスト方法に係わる技術については、例えば特開昭６２−２０６４６８号公報に記載されているようにインサーキットテスタのプローブピンの決定方法について論じられている。
【０００３】
【発明が解決しようとする課題】
上記従来技術は、テスタ特有の処理については論じられているがＰＣＢ設計工程およびテスト工程においてのテストを容易化する技術については論じられていない。
【０００４】
上記従来技術ではＰＣＢの回路構成に対応した専用のテスト治具を用いてテストを実施するインサーキットテスタに係わるものであり、ＰＣＢ上のプリントパターンの上にプローブピンが立てられるプローブポイントがあることが前提になっており、プローブポイントが無い場合の処置については考慮されていない。
【０００５】
また、従来のテスト方法では、一枚のＰＣＢに対してはその回路に対応した専用の治具を備えたインサーキットテスタでテストを実施しており、テストできない回路の対処方法については論じていない。
【０００６】
このインサーキットテスタは、同一回路のＰＣＢに対して同一のテスト治具が使用できるためテストスピードが早く量産品のテストには適している。当然のことながら、回路が異なればプローブピンの配列も異なり、回路に対応して植設されたプローブピンを備えた専用のテスト治具が必要になる。
【０００７】
しかし、高密度化している近年のＰＣＢでは、プリントパターン上にプローブポイントを設けることができない場合が多く、これらに対する対応が高密度ＰＣＢのテストの課題となっている。すなわち、回路が高密度化してくると、テスト治具を用いるインサーキットテスタでは最早対応できない部分が存在し、ＰＣＢ全体のテストが不可能となる。
【０００８】
一方、この種のプローブピンを備えた専用のテスト治具を用いないテスタとして、フライングプローブテスタが知られている。この場合は、テストプローブを任意の位置に設定できるため、専用のテスト治具ではテストできない回路領域のテストを可能とする。しかし、このフライングプローブテスタは、回路上をある程度自由にテストできると云う利点がある反面、テストに要する時間がインサーキットテスタに比べて長くなると云う欠点がある。
【０００９】
したがって、本発明の目的は、上記従来技術の問題点を解消することにあり、高密度ＰＣＢのテストをインサーキットテスタとフライングプローブテスタとを共用して、最短時間で最大のテスト効果が得られる改良されたＰＣＢのテスト方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明のＰＣＢのテスト方法は、回路設計、実装設計工程の段階から各工程での作業内容に合わせテストのための仕掛けを組み込み、高密度ＰＣＢ上の回路をテスト治具を用いてテストできる回路と、テスト治具を用いたインサーキットテスタではテスト出来ない回路に分離し、後者の回路に対してはテスト治具を用いないフライングプローブテスタでテストするように、上記各々のテスタ用のテストプログラムを作成してＰＣＢテストの最適化を図るようにしたものである。
更に詳言すれば、本発明のプリント回路基板のテスト方法は、電子回路部品とプリント配線基板で構成するプリント回路基板へ立てたプローブピンより、所定のテストパターンを前記プリント回路基板搭載部品及びプリント回路基板搭載部品ピンの少なくとも一方に供給して、プリント回路基板搭載部品ピン間を接続するプリントパターンもしくは電子部品からの出力信号を、テスト治具を用いて観測するインサーキットテスタとテスト治具が不要なフライングプローブテスタとＣＰＵ、内部メモリ、外部メモリ、入出力手段を有する処理装置によるプリント回路基板のテスト方法であって、
該処理装置に接続する外部メモリもしくは内部メモリに記憶されたプリント回路基板の回路構成にしたがい、該外部メモリもしくは内部メモリに記憶された回路図情報の回路記号と搭載部品ピン番号の接続関係を表すネットテーブル及び該搭載部品と部品ピン番号の接続関係を表すプリントパターンテーブルから、前記ネットテーブル上の先頭ネット番号に対応する前記プリントパターンテーブルに登録しているネット番号のプリントパターンに対応付け、テスト治具を用いるインサーキットテスタのプローブピンで接触できるポイントを前記プリントパターンテーブルの上から順番に探し、当該ポイントがあればプローブ候補ポイントテーブルにネット番号とポイントの種別、ＸＹ座標情報を登録してインサーキットテスタの接触ポイントを決定する手段と、
前記プリントパターンテーブルからインサーキットテスタの接触ポイントが見つからない場合には未検出ネットテーブルに当該ネット番号を登録してフライングプローブテスタのテストポイントを決定する手段とを有し、
前記ネットテーブルに格納されている全てのネットに対して、前記インサーキットテスタの接触ポイントを決定する手段と前記フライングプローブテスタのテストポイントを決定する手段とを順次繰り返して行くと共に、前記インサーキットテスタの接触ポイントに対してはインサーキットテスタ方式を、前記フライングプローブテスタのテストポイントに対してはフライングプローブ方式をそれぞれ分離共用してテストすることを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面にしたがって発明の実施の形態を説明する。
図１Ａは本発明のテスト方法の概要を示したフローチャートであり、図２は本発明を実施する際の電子計算機とテスタ設備との配列関係を示したブロック図である。
【００１２】
図１Ａに示した本発明の回路入力１００、テストを考慮した回路入力１０１、パターン設計１０２、プローブポイント選択１０３、インサーキットテスト用ＴＰ（テストプログラムの略）生成１０４、テスト治具情報作成１０５、フライングプローブテスタ用ＴＰ（テストプログラムの略）生成１０６、テスタへのＴＰ転送１０７は、図２に示したようにＣＰＵ２００上で動作するソフトウェアであり、ハードディスク２０２上に格納されており、ＶＤＴ（ビデオターミナル）２０３からの指示により、メモリ２０１に必要なソフトがロードされＣＰＵ２００上で動作する。このコンピュータシステム上で作成されたＴＰは通信回線２１０を介しインサーキットテスタ２０４、フライングプローブテスタ２０５に転送される。
【００１３】
図１Ａは、回路設計者が回路入力を行いテストが完了するまでの工程の概略を示したものであり、処理１０１がＰＣＢの回路入力処理であり、この時テストを考慮した回路入力を図２のＤＶＴ２０３にて行う。
【００１４】
テストを考慮した回路入力とは、回路中に発振回路がある場合、図７（ａ）に示すように、発振回路７００において、該発振回路７００がハイレベルの信号を入力することにより発振出力信号を抑止するイネーブルピン７０１を持つ際には、これを制御できる様にプルダウン抵抗７０１Ｂを自動的に生成する。
【００１５】
また、図７（ｂ）に示すように、発振回路７００Ａがイネーブルピンを持たないものである場合には、発振回路出力信号７０２と論理回路の間に分断回路７０５とプルアップ抵抗７０４Ｂとを自動生成する。分断回路７０５には、２入力ＮＡＮＤ素子を用い入力信号の一方は発振回路７００Ａの出力信号ピン７０２に接続し、他方はプルアップ抵抗７０４Ｂを介し電源へ接続する。これを実現するために図８（ｂ）に示すテスト制御部品テーブル８１０を使用する。このテスト制御部品テーブル８１０には部品名称、発振回路やＬＳＩ等のインサーキットテストに影響を及ぼす部品の部品種別、イネーブルピン番号、イネーブル信号を登録する。回路中の部品名よりその部品が自動生成が必要な部品であるか否かをこのテスト制御部品テーブル８１０により判断する。
【００１６】
同様に回路中にＬＳＩが存在する場合、インサーキットテストではＬＳＩの出力信号をハイインピーダンスに制御する必要があるため、回路中にＬＳＩを検出するとそのＬＳＩがイネーブルピンで制御できるものであれば図８（ａ）に示す様に制御回路を自動生成する。図８（ａ）ではＬＳＩ３が該当部品であり、ピン番号２０４が制御ピンであり、イネーブル信号がＨ：ハイレベルであることから、このピンに対しプルアップ抵抗８０１を自動生成する。
【００１７】
回路中にＢＳ回路（Boundary Scan 回路の略）が存在し、ＢＳ結線が未実施の場合自動的にＢＳ回路結線を行う。これを図を用いて説明する。図９Ａの回路図中ＬＳＩ１、ＬＳＩ４がＢＳ回路を採用しているＬＳＩであり部品ＡがＢＳ回路を採用していない部品である。図１Ａの回路ファィル１５１にこの接続（回路図の情報）が記述されている。
【００１８】
これを図９Ｃで説明する。処理９３０１で処理回路ファィル１５１より部品実装単位を表す回路記号毎に部品名を読み込み、図８（ｂ）のテスト制御部品テーブル８１０でＢＳ部品であるか否か判断し、ＢＳ部品のみを抽出し図９Ｂ（ｃ）のＢＳ部品テーブル９１１０にセットする。
【００１９】
次に処理９３０２でＢＳ部品テーブル９１１０に登録してある回路記号毎にＢＳ部品の制御ピン情報を抽出する。
【００２０】
処理９３０３で図９Ｂ（ｃ）のＢＳ部品テーブル９１１０に登録してある回路記号順にＴＤＯ（テスタデータアウトプット）とＴＤＩ（テスタデータインプット）とを回路図上で接続する。この実施例では信号名を順にＴＤ１、ＴＤ２と生成し、図９Ｂ（ａ）に示したように回路記号Ｌ１０、Ｌ２０、Ｌ４０の順に結線する。
【００２１】
処理９３０３終了後、処理９３０４でＴＭＳ（テストモードセレクト）の接続を行う。これは図９Ｂ（ｃ）のＢＳ部品テーブル９１１０から回路記号とＴＭＳピン番号（ＬＳＩ１は１３５／ＬＳＩ４は２３）とを取り出し、図９Ｂ（ａ）に示したようにこのテーブル上の全てのＴＭＳピンを同じ信号名ＴＭＳ０で接続する。このＴＭＳにプルダウン抵抗を接続する。
【００２２】
処理９３０５ではＴＣＫ（テストクロック）の接続を行う。ＴＣＫの接続はＢＳ部品テーブル９１１０上のＴＣＫピン番号（ＬＳＩ１は１５／ＬＳＩ４は７０）を回路記号毎に取り出しこれに全て同じ信号名（この例ではＴＣＫ０）を付与する。この結果図９Ｂ（ａ）に示すＢＳスキャン結線が完成する。
【００２３】
他の実施例を図９Ｄに示す。これは正しいＢＳスキャン結線がされていない場合、エラーメッセージを出力し訂正を指示する方式である。先ず、処理９４０１で図１Ａの回路ファイル１５１からＢＳ部品を全て抽出し図９Ｂ（ｃ）のＢＳ部品テーブル９１１０に登録する。
【００２４】
処理９４０２でＢＳ部品テーブル９１１０に登録してある回路記号毎にＢＳ部品の制御ピン情報を抽出し、処理９４０３でＢＳ部品テーブル９１１０に登録してあるＢＳ部品間のＴＤＩとＴＤＯが接続されていることをチェックする。ここで、ＴＤＩとＴＤＯが接続されていない場合、処理９４０４に進み回路図上の接続誤り箇所にエラーメッセージを出力する。
【００２５】
次に処理９４０５に進みデフォルト接続処理をするか否か問い合わせメッセージを出力し、デフォルト指示があれば同一ピン種同士の接続を行う様、処理９４０５Ａで信号名を訂正する。なお、デフォルトとは標準的なテストのことを云う。
【００２６】
次いで、処理９４０６に進む。処理９４０６ではＴＣＫ、ＴＭＳの信号がそれぞれ同じ種類のピンに接続されているかチェックする。異なったピン種同士が接続されている場合、処理９４０７に進み回路図上の接続誤り箇所にエラーメッセージを出力する。
【００２７】
次に処理９４０８でデフォルト接続処理をするか否か問い合わせメッセージを出力し、デフォルト指示があれば同一ピン種同士の接続を行う様、同じ信号名を異なる信号名が付与されているピンに対し付与する。これにより、誤った接続を摘出し、自動的に正しい接続に修正することが可能になる。これらの処理を行うことで、図１Ａに示した処理１０１のテストを考慮した回路入力ができる。
【００２８】
図１Ａの処理１０１のテストを考慮した回路入力終了後、処理１０２で該回路のパターン設計を行う。この処理では通常のパターン設計を行いパターン設計ファイル１５２を作成する。このパターン設計ファィル１５２を読み込み、プローブピン位置を決定する方法を図３に示す。
【００２９】
処理３１１で、先ず、図１Ａに示したパターン設計ファィル１５２から論理設計情報を取り出し、図１Ｂ（ａ）に示したネットテーブル１５１Ａを作成し、同様にパターン設計ファイル１５２からプリントパターン情報を取り出し、図１Ｂ（ｄ）に示したプリントパターンテーブル１５２Ｂを作成する。
【００３０】
次に処理３１２でネットテーブル１５１Ａの１番最初のピンに着目する。このとき処理３１３でネットテーブル１５１Ａに情報があるか否かチェックし、情報がなければ処理３１８に進み図１Ｂ（ｂ）に示したプローブ候補ポイントテーブル１５２Ａに登録した全てのプローブピン候補点とテスト対象ＰＣＢ上の全ての部品ピン、バイア間の距離が制約値を満たしているかという近接チェックを行い、制限距離を満足しているプローブ候補点のみをプローブ候補ポイントテーブル１５２Ａに登録し終了処理３１９を行う。
【００３１】
図１Ｂ（ａ）に示したネットテーブル１５１Ａに情報が存在する場合、処理３１４に進み、着目ネットのプローブ位置を図１Ｂ（ｄ）に示したプリントパターンテーブル１５２Ｂを使用しトレースする。トレース処理は着目ネットと同一番号を持つプリントパターンテーブル１５２Ｂ上のパターンデータを先頭から順にチェックする処理である。
【００３２】
処理３１５でプローブポイントが発見できたか否か検査し発見できなければ処理３１６Ｂに進み、図１Ｂ（ｃ）に示した未検出ネットテーブル１５１Ｂにネット番号を登録し処理３１７へ進む。処理３１５で発見できたことがわかると処理３１６Ａに進みプローブ候補ポイントテーブル１５２Ａにこのプローブ位置をセットする。
【００３３】
次に処理３１７に進み次のネットに着目し処理３１３に戻る。この結果、図１Ｂ（ｂ）に示したプローブ候補ポイントテーブル１５２Ａには、ネット毎のプローブピン位置候補点が登録され、図１Ｂ（ｃ）に示した未検出ネットテーブル１５１Ｂにはプローブピン立てできなかったネット番号が登録される。
【００３４】
図１Ａに表示した処理１０３（プローブポイント決定）では、処理１０２（パターン設計）で作成したネットテーブル１５１Ａ、未検出ネットテーブル１５１Ｂ、プローブ候補ポイントテーブル１５２Ａ、部品搭載位置テーブル１５１Ｃ、テスト制御部品テーブル８１０を取り込み、テスト対象回路についてＢＳを考慮したプローブピン位置決定、インサーキットテスタでテストできる部分の回路のプローブポイント作成、インサーキットテスタでテストできない箇所のフライングプローブテスト用プローブポイント情報を作成する。これによりテスト対象ＰＣＢをテストするための情報を出力することができる。
【００３５】
図６のフローチャートを用いて処理１０３の中のＢＳ回路を考慮したプローブピン位置決定方法について説明する。処理６５１で、図１Ｂ（ａ）に表示のネットテーブル１５１Ａの最初のネットに着目し、処理６５２で着目しているネットにデータがあるか否かチェックし、データがなければデータ終了と判断し処理を終了する。
【００３６】
ここでデータがある場合、処理６５３に進み着目ネットで接続している部品全てを抽出し該部品が全てＢＳ部品であるか処理６５４でチェックする。この結果、全てＢＳ部品である場合、処理６５５に進み、ユーザが外部から指示したパラメータで全てＢＳ部品である場合のピン立て抑止指示があるか否かチェックする。抑止指示がある場合、処理６５６に進み図１Ｂ（ｂ）に表示のプローブ候補ポイントテーブル１５２Ａの中に現在着目しているネット番号があるか否かチェックする。同一ネット番号がある場合、該ネット番号のプローブ候補点に削除マークを付与し処理６５７に進む。処理６５５の判定で抑止指示が無い場合には処理６５６を行わず処理６５７に進む。
【００３７】
処理６５４の判定でＢＳ部品以外の部品がネットに含まれていた場合、処理６５８に進み、全ての部品がＢＳ部品以外の部品であるかチェックし、全部品がＢＳ部品でない場合には処理６５７に進む。処理６５８でＢＳ部品が含まれている場合、処理６５９へ進み信号の出力元がＢＳ部品であるか否か図９Ｂ（ｃ）に表示のＢＳ部品テーブル９１１０でチェックする。
【００３８】
この結果、信号の出力元がＢＳ部品の場合、処理６６０に進みＢＳ部品以外のピン立て抑止指示があるかチェックする。抑止指示があれば処理６５６へ進み対象ネットのプローブピンに削除マークを付与する。処理６５９で信号の出力元でない場合、処理６５７に進む。処理６５７では図１Ｂ（ａ）に表示のネットテーブル１５１Ａの次のネットに着目し処理６５２に戻る。この処理を繰り返し、全てのネットの処理が終了するとバウンダリスキャンを行うことにより不要になったプローブピンをプローブポイント候補点から削除することができる。
【００３９】
これらの処理を行った結果、プローブピンを抑止した例を図５Ａに示す。図中インサーキットテスタのプローブピンは記号６２１、６２２、６２３、６３１、６３２であり、ピン立てを抑止したプローブピンが記号６３３、６３４である。また、ピン立て抑止指示をしなかった場合のピン立ての実施例を図５Ｂに示す。
【００４０】
つぎに、図４を用いてフライングプローブテスト用プローブポイントの決定方法を説明する。処理４００で、図１Ｂ１（ａ）に表示のネットテーブル１５１Ａを部品搭載位置記号である回路記号およびピン番号でソートし、処理４０１に進み最初の回路記号の部品に着目する。
【００４１】
次に処理４０１に進み、搭載部品は全て処理が済んだか否かチェックする。全て処理が終了していれば処理４０６に進み、フライングプローブテスト用プローブポイントの決定処理を終了する。
【００４２】
着目回路記号の部品が未処理のものであるなら、処理４０３に進み着目回路記号の部品ピン全てについて図１Ｂ１（ｃ）に表示の未検出ネットテーブル１５１Ｂの中に、着目回路記号の部品ピンに接続しているネット番号があるかチェックし、ネット番号があればプローブピンの無い部品ピンであるため、当該部品ピンについては隣接する両側の部品ピンと接触していないかショートチェックを行うため、着目部品ピンと隣接する部品ピンのネット番号を図４（ｃ）に表示のフライングプローブテスト用テーブル４３０に登録するが、この時、部品ピン間の距離がユーザが与えた近接距離以上の値であればテスト対象外とし、フライングプローブテスト用テーブル４３０には登録しない。
【００４３】
また、同じ組合せのネット番号が既にフライングプローブテスト用テーブル４３０に登録済みの場合も登録しない。着目回路記号の部品の全ての部品ピンについてこの処理が終了すると処理４０５に進み次の回路記号の部品に着目し処理４０２に戻る。
【００４４】
次に図１Ｂ１（ｃ）に表示の未検出ネットテーブル１５１Ｂに登録されているネットと他のネットとの近接チェックをプリントパターン間の距離により行う。距離はユーザが外部より指示した値を用いる。ここで近接していると判断されたネットはフライングプローブテスト用テーブル４３０に登録する。この時、同じ組合せのネット番号が既にフライングプローブテスト用テーブル４３０登録済みの場合は登録しない。
【００４５】
次に図４（ｃ）に表示のフライングプローブテスト用テーブル４３０に登録されているネットについて、フライングプローブテスタでテストできない場合がないかチェックする方法について図１０を用いて説明する。
【００４６】
テスト対象部品１０００の周辺に高さｈの部品１０１０があり、傾斜角θのフライングプローブテスタのプローブピン１０２１を用いている場合、部品１０１０とテスト対象部品ピンとの距離ｄ、部品の高さｈ、および部品１０１０の幅ｗによりプローブピン１０２１が接触できないプローブピン禁止領域を求める。該禁止領域は計算式ｈ＋（ｗ／２）×ｃｏｔθ＜ｄ×ｔａｎθを満足する領域である。
【００４７】
図４（ｃ）に表示のフライングプローブテーブル４３０に登録されているテストポイントに対し、この条件を満足するか否かチェックし、禁止領域内にあるポイントにはフライングプローブテーブル４３０上の当該データに削除マークを付与する。
【００４８】
次に、図１Ａの処理１０４（インサーキットテスタ用ＴＰ生成）に進み、インサーキットテスタのテストプログラムＴＰ１を、図１Ｂ（ａ）に表示のネットテーブル１５１Ａと図１Ｂ（ｂ）に表示のプローブ候補ポイントテーブル１５２Ａとに従ってファイルに出力し、処理１０５でプローブ候補ポイントテーブル１５２Ａからテスト治具情報をファイルに出力する。テスト治具はこのファィルを入力し、ＮＣ加工機で加工、製造される。
【００４９】
次に処理１０６（フライングプローブテスタ用ＴＰ生成）でフライングプローブテスタのテストプログラムＴＰ２を、図４（ｃ）に表示のフライングプローブテーブル４３０に従って作成出力する。
【００５０】
処理１０７では、ファイル１５５に作成したインサーキットテストプログラムＴＰ１、及びファイル１５６に作成したフライングプローブテスタのテストプログラムＴＰ２をネットワークに接続している各テスタに転送する。そして、ファイル１６０にはインサーキットテストタＴＰを、ファイル１６２にはフライングプローブテスタＴＰを、それぞれ格納する。この時テスト対象ＰＣＢのテストの組合せを図１Ｂ（ｅ）に表示のテスト工程指示書１６１に記入し、テスト現場へネットワークで送付する。
【００５１】
処理１０８以降は、テスト職場の作業であり、処理１０８では工程指示書１６１の内容をチェックし、インサーキットテスト指示があれば処理１０９でインサーキットテストを実施し処理１１０へ進み、工程指示書１６１にフライングプローブテスタ指示があるかチェックし、指示があれば処理１１１へ進み、フライングプローブテストを実施する。
【００５２】
また、処理１０９のインサーキットテストおよび処理１１１のフライングプローブテストで未検出になった箇所は、未検出ファイル１５８に出力し最終確認工程１１２で確認する。
【００５３】
インサーキットテストのためにプローブポイントとして、テスト対象ＰＣＢのバイアホールに接触する場合、バイアホール部のレジストを削除した実施例を図１１に示す。バイアホール１１０３がインサーキットテスト実施時のプローブポイントとして選択された場合、該バイアホール１１０３に対してはレジスト１１０１を抜く指示を行い、このレジスト１１０１が無い箇所のバイアホール１１０３にインサーキットテスタのプローブピン１１０２を接触させることで電気的な導通が得られ、テストパターンを注入したり、観測したりすることができる。
【００５４】
ＰＣＢ上のプローブピン１１０２が接触するバイアホール１１０３に対し、プローブポイントマーク１２０１をシルク印刷で付与した例を図１２に示す。  テスト対象ＰＣＢに設計変更が発生した場合、設計変更で発生したジャンパ、カット情報をジャンパカットファイル１５９に記録しておき、ここからジャンパ、カット情報を取り込み、フライングプローブテスタのプローブポイントを取り出し、フライングプローブテスタにより設計変更情報を確認することができる。
【００５５】
図１３にジャンパカット情報ファイル１５９の実施例を示す。
フライングプローブテスタがプローブピンを移動させる場合、テスト対象ＰＣＢに搭載されている部品の高さが障害になり、プローブピンを移動できない場合がある。この対策を図１４に示す。テスト対象ＰＣＢに搭載されている部品で、フライングプローブテスタのプローブピンの高さ制限よりも部品高の高い部品１４０３の位置を図１４に示すテスト対象ＰＣＢを０．５ミリ間隔に区切った格子上に障害マークＲを入れ表現する。これによりフライングプローブピンが点Ｓ１４０１から点Ｅへ移動する際、この格子上の禁止マークＲを避けながら移動位置を決定することにより、障害を避けてプローブピンを移動させることができる。
【００５６】
【発明の効果】
以上詳述したように、本発明により所期の目的を達成することができた。すなわち、本発明によればＰＣＢの各設計工程でテスト容易化のための手段を講じることができるため、ＰＣＢのテストデバッグを容易化し、テストデバッグ時間を短縮できる。また、テスト対象ＰＣＢの実装条件に従った機能の異なる複数のテスタを組み合わせてテストするためのテストプログラムを同時に作成でき、テスト治具作成情報も同時に作成するためテスト検出率を向上させることができる。
【図面の簡単な説明】
【図１Ａ】本発明の実施例を示すフローチャート。
【図１Ｂ】本発明の実施例を示すテーブル類。
【図２】本発明の実施例を示すＰＣＢテストハードシステム構成図。
【図３】テストプローブピン立てルールの実施例を示すフローチャート。
【図４】フライングプローブテスタのピン立て方法の実施例を示すフローチャート並びにＰＣＢ概略実装図、及びフライングテスタ用プローブピンテーブルの構造例。
【図５Ａ】バウンダリスキャンピン立て抑止の場合の実施例。
【図５Ｂ】バウンダリスキャンピン立ての場合の実施例。
【図６】バウンダリスキャンを考慮したプローブピン立て方法を示す実施例のフローチャート。
【図７】テスト容易化のための発振回路対策実施例。
【図８】テスト容易化のためのＬＳＩ動作制御容易化回路の実施例。
【図９Ａ】バウンダリスキャン接続前回路の実施例。
【図９Ｂ】バウンダリスキャン結線自動生成後の実施例。
【図９Ｃ】回路入力時バウンダリスキャン結線を自動的行う実施例を示すフローチャート。
【図９Ｄ】回路入力時でバウンダリスキャン結線の誤りを訂正する実施例を示すフローチャート。
【図１０】フライングプローブテスタでのプローブポイントの禁止領域を求める実施例。
【図１１】インサーキットテスタでのプローブポイントのレジストを抜いた実施例。
【図１２】インサーキットテスタでバイアをプローブポイントとして選択した際のプローブポイントマークを印刷した実施例。
【図１３】ジャンパ・カットファイルの実施例。
【図１４】フライングプローブテスタでのプローブピン移動の障害となる高さの高い部品の禁止領域を示す実施例。
【符号の説明】
２００…ＣＰＵ、
２０１…メモリ、
２０２…ハードディスク、
２０３…ハードディスク、
２０４…インサーキットテスタ、
２０５…フライングプローブテスタ、
２１０…通信回線。
【図１Ａ】
0004160656.tif 000002
【図１Ｂ】
0004160656.tif 000003
【図２】
0004160656.tif 000004
【図３】
0004160656.tif 000005
【図４】
0004160656.tif 000006
【図５Ａ】
0004160656.tif 000007
【図５Ｂ】
0004160656.tif 000008
【図６】
0004160656.tif 000009
【図７】
0004160656.tif 000010
【図８】
0004160656.tif 000011
【図９Ａ】
0004160656.tif 000012
【図９Ｂ】
0004160656.tif 000013
【図９Ｃ】
0004160656.tif 000014
【図９Ｄ】
0004160656.tif 000015
【図１０】
0004160656.tif 000016
【図１１】
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【図１２】
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【図１３】
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【図１４】
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