(57)【特許請求の範囲】
【請求項１】
行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から上記ストレス電圧が入力される電極パッドと、上記ストレス電圧を上記メインワード線の１本おきに分けて供給する配線回路と、上記ストレス電圧を上記電極パッドに受けてストレス印加開始信号を発生するストレス印加開始信号発生回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ１本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とする半導体記憶装置。
【請求項２】
行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から上記ストレス電圧が入力される電極パッドと、上記ストレス電圧を上記メインワード線へ１本おきに分けて供給する配線回路と、外部から入力されるバーンインモード信号と上記アドレス信号に呼応してストレス印加開始信号を発生するバーンインモード判定回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ１本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とする半導体記憶装置。
【請求項３】
行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から入力されるバーンインモード信号と上記アドレス信号に呼応して、ストレス印加開始信号を発生するとともに上記ストレス電圧を上記メインワード線の１本おきに分けて発生するバーンインモード判定回路と、上記バーンインモード判定回路で発生された上記ストレス電圧を上記メインワード線へ１本おきに分けて供給する配線回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ１本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とする半導体記憶装置。
【請求項４】
上記半導体記憶装置は、上記メインワード線と上記複数のサブワード線を階層ワード線構造に形成したダイナミック・ランダムアクセスメモリであるであることを特徴とする請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】
上記ストレス電圧は、通常動作状態における外部ロウアドレスストローブ制御信号のクロックパルス幅よりも長い繰返電圧であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特にバーンイン状態でメインワード線の線間へストレス電圧を印加するメインワード線の線間バーンイン機能を備えた半導体記憶装置（以後メモリと記す）に関する。
【０００２】
【従来の技術】
メインワード線とサブワード線からなる階層メモリ（２重ワード線構成あるいは分割ワード線構成メモリとも呼ばれる）のウェーハ段階におけるバーンインについては、例えば、（１）特開平９−６３２７３、（２）開平８−５５４９７、（３）特開平９−１７１９９、などの公報に開示されている。しかし上記公報は、バーンイン用ストレス電圧をサブワード線に一括して印加する内容の文献であり、メインワード線々間に対するストレス電圧印加技術については記載されていない。
【０００３】
高密度・高集積化の進展とともに階層ワード線の配線ピッチも益々縮小し、例えばＤＲＡＭのメインワード線の線間ピッチは１μｍ以下となり、潜在的な絶縁欠陥が内在することを無視できない状況となってきた。従ってメインワード線々間に対するバーンイン、特にウェーハバーンイン（以後ＷＢＩと記す）可能なメモリの出現が強く望まれている。
【０００４】
【発明が解決しようとする課題】
この発明は上述のような課題を解決するためになされたもので、第１の目的はメインワード線の線間にＷＢＩ用の高電圧ストレスを印加できる半導体記憶装置を提供しようとするものである。
【０００５】
この発明の第２の目的は、比較的大きな面積サイズを必要とするＷＢＩ専用の電極パッドを用いないことで、チップサイズを小形化し、かつ樹脂封止パッケージ状態においてもＷＢＩ可能な半導体記憶装置を提供しようとするものである。
【０００６】
この発明の第３の目的は、メインワード線の線間の絶縁不良は極めて絶縁抵抗が高い状態であるから短いパルス電圧によるＷＢＩでは有効なＷＢＩ効果が得られない場合が多い。従ってロングパルス、ロングサイクルＷＢＩが可能な半導体記憶装置を提供しようとするものである。
【０００７】
【課題を解決するための手段】
この発明による半導体記憶装置は、行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から上記ストレス電圧が入力される電極パッドと、上記ストレス電圧を上記メインワード線の１本おきに分けて供給する配線回路と、上記ストレス電圧を上記電極パッドに受けてストレス印加開始信号を発生するストレス印加開始信号発生回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ１本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とするものである。
【０００９】
またこの発明による半導体記憶装置は、
行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から上記ストレス電圧が入力される電極パッドと、上記ストレス電圧を上記メインワード線へ１本おきに分けて供給する配線回路と、外部から入力されるバーンインモード信号と上記アドレス信号に呼応してストレス印加開始信号を発生するバーンインモード判定回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ１本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とするものである。
【００１０】
またこの発明による半導体記憶装置は、
行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から入力されるバーンインモード信号と上記アドレス信号に
外部から入力されるバーンインモード信号と上記アドレス信号に呼応して、ストレス印加開始信号を発生するとともに上記ストレス電圧を上記メインワード線の１本おきに分けて発生するバーンインモード判定回路と、上記バーンインモード判定回路で発生された上記ストレス電圧を上記メインワード線へ１本おきに分けて供給する配線回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ１本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とするものである。
【００１２】
またこの発明による半導体記憶装置は、上記メインワード線と上記複数のサブワード線を階層ワード線構造に形成したダイナミック・ランダムアクセスメモリであることを特徴とするものである。
【００１３】
またこの発明による半導体記憶装置は、上記ストレス電圧は、通常動作状態における外部ロウアドレスストローブ制御信号のクロックパルス幅よりも長い繰返電圧であることを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。なお図中同一の符号はそれぞれ同一または相当部分を示す。
【００１７】
実施の形態１．
図１と図３はこの発明の実施の形態１による半導体記憶装置１００のブロック図とメインワード線々間ストレス電圧印加のタイミング図である。また図２はこの発明の実施の形態１〜４によるサブデコーダの回路図である。
【００１８】
図１において、半導体記憶装置１００は階層ワード線構成のウェーハ状ＤＲＡＭであり、ブロック図には通常動作状態の他に待機状態やバーンイン状態を含む種々の動作モードを備えたメモリの行選択動作に関連する構成が模式的に示されている。
【００１９】
はじめに図１のメモリ１００の階層ワード線構成を説明する。行列状に配列されたメモリセルからなるセルアレイ１０１とセルアレイ１０１の１行の選択線となるサブワード線１０２は、行方向に１６分割されている。分割されたセルブロックＭ１からＭ１６まで、各々のセルブロックに対応するサブワード線（以後しばしばＷＬと記す）１０２は、４本ずつ共通に１本のメインワード線１０３によって選択される。メインワード線（以後しばしばＭＷＬと記す）１０３は、分割せず１６個のセルブロックについて共通であり、ｍ本からなる。例えば記憶容量１ＭＢのセルアレイ１０１では、ｍの値は１２８本からなり、従ってＷＬは５１２本で構成される。なおＷＬはシリコン基板上の１層目に配線ピッチ０．２μｍで形成されたポリシリコン層からなり、ＭＷＬは絶縁層を介してＷＬよりも上層にピッチ約１μｍで配列されたアルミニュム層から形成される。
【００２０】
次に図１を参照して、メモリ１００の行選択動作に関連するロウデコーダ１０４の構成を説明する。通常動作状態においては、図１の電極パッド（以後パッドと記す）２へ与えられる外部制御信号ＲＡＳ（ロウアドレスストローブ）がメモリ１００の内部動作を開始させ、かつ内部動作の活性期間を決定する。このＲＡＳ信号の活性時にセルアレイ１０１の行選択動作に関連するロウデコーダ１０４の各部分回路、即ちプリデコーダ１０４ａ、メインデコーダ１０４ｂ、および１６個のセルブロックＭ１〜Ｍ１６の各両側に配置される１７個のサブデコーダ１０４ｃは活性状態とされる。
【００２１】
プリデコーダ（ＲＰＤ）１０４ａは、入力パッド５、６へ与えられる外部アドレス信号Ａ１〜Ａｎを受けて、図示しない制御信号発生回路の制御の下に外部アドレス信号Ａ１〜Ａｎをデコードして、内部制御ＲＡＳアドレス信号ｉｎｔ．ＲＡＳ、アドレスプリデコード信号ＸＪ、ＸＫ、ブロックデコード信号ＲＸＬ（図５で後述する）、相補のサブデコード信号ＳＤ、ＺＳＤ、およびリセット信号ＺＲＳＴを発生する。
待機状態においては外部ＲＡＳ信号が非活性となり、従ってプリデコーダ１０４ａからのｉｎｔ．ＲＡＳ、アドレスプリデコード信号ＸＪ、ＸＫ、ブロックデコード信号ＲＸＬ、相補のサブデコード信号ＳＤ、ＺＳＤ、およびリセット信号ＺＲＳＴは発生されない。なお上記ＺＳＤ、ＺＲＳＴなどの前記号Ｚは低レベル”Ｌ”で活性状態となる信号を意味する。
【００２２】
メインデコーダ（ＲＭＤ）１０４ｂは、プリデコーダ１０４ａで発生されたアドレスプリデコード信号ＸＪ、ＸＫとブロックデコード信号ＲＸＬを受けて活性状態とされ、複数本のサブワード線１０２を選択制御するメインワード線信号ＺＭＷＬ信号を発生する（図６で再述する）。メインワード線１０３の選択動作状態でリセット信号ＺＲＳＴが入力されると、メインデコーダ１０４ｂは非選択状態とされ、図１のメモリ１００は通常の動作状態における行選択動作を終了して待機状態に切り替えられる。
【００２３】
サブデコーダ１０４ｃは、ＷＬ奇数用サブデコーダＳＤｏ１〜１７とＷＬ偶数用サブデコーダＳＤｅ２〜１６の１７個の単位サブデコーダに分割されて分散配置される。単位サブデコーダの各々は、プリデコーダ１０４ａで発生された相補サブデコード信号ＳＤとＺＳＤを受けてメインデコーダ（ＲＭＤ）１０４ｂで制御されることによってセルブロック１０１上のサブワード線１０２を選択する。
【００２４】
図２は、サブデコーダ１０４ｃ、サブワード線１０２、およびセルアレイ１０１の分割回路例である。図２を参照して、例えばセルアレイ１０１の１行目のサブワード線１０２はＷＬ１〜ＷＬ４の４本であり、この内サブデコーダ１０４ｃの単位サブデコーダ例えば偶数用ＳＤｅ２サブデコーダにはＷＬ２とＷＬ４の２本が接続され、偶数用ＳＤｅ２の両隣りのＷＬ奇数用ＳＤｏ１、ＳＤｏ３サブデコーダにはＷＬ１とＷＬ３の２本が接続される。このＷＬ１〜ＷＬ４の４本のサブワード線１０２が１本目のＭＷＬ１メインワード線１０３に接続される。
また例えば、ＷＬ偶数用サブデコーダＳＤｅ２に伝送されてくる相補信号ＳＤ２とＺＳＤ２および相補ＳＤ４とＺＳＤ４の２組のサブデコード信号は、１本目ＭＷＬ１〜１２８本目ＭＷＬ１２８の各々のメインワード線１０３上のメインワード線信号ＺＭＷＬ１〜ＺＭＷＬ１２８によって選択制御される。
【００２５】
図２において、サブデコーダの単位回路はドレインを共通接続した３個のトランジスタ、即ちＰチヤンネルトランジスタ（以後ＰＭＯＳと記す）のＱ１、Ｎチヤンネルトランジスタ（以後ＮＭＯＳと記す）のＱ２、Ｑ３から構成される。ＷＬ奇数用ＳＤｏ１とＳＤｏ３に対応する単位回路は図２に符号Ｄで示されている。ゲートを共通接続してＣＭＯＳインバータを形成するＱ１、Ｑ２の共通ゲートがＭＷＬ１メインワード線１０３に接続され、Ｑ１、Ｑ２の共通ゲートへＭＷＬ１上のメインワード線信号ＺＭＷＬ１が入力される。Ｑ１のソースへはサブデコード信号ＳＤ２が入力され、Ｑ２のソースは接地される。またＱ３ゲートへはサブデコード信号ＳＤ２の反転信号ＺＳＤ２が入力され、Ｑ３のソースは接地される。そしてＱ１、Ｑ２、Ｑ３のドレイン共通接続端子ＮからＷＬ２サブワード線１０２へ符号を付さないセル選択信号が出力される。
なお待機状態においては、上述の通り各信号が停止されて非活性とされる。
【００２６】
再び図１を参照して、メインワード線１０３の線間へバーンインストレス電圧を供給する線間ストレス電圧供給手段について説明する。
メインワード線１０３は４つの部分、即ちメインデコーダ１０４ｂの出力端側のＭＷＬ部分１０３ａ、サブデコーダ１０４ｃとセルブロック１０１の全域に延在する部分１０３ｂ、ＭＷＬの奇数線を共通接続した部分１０３ｏ、およびＭＷＬの偶数線を共通接続した部分１０３ｅから構成されている。ＭＷＬの部分１０３ａと部分１０３ｂとの間には、バーンイン状態において、互いに隣接するメインワード線１０３ｂの線間にストレス電圧を供給する時に、まずＭＷＬ部分１０３ａとメインワード線１０３ｂとを電気的に遮断するための１２８個の遮断用トランスファーゲートＧａが、ＭＷＬ１０３ｂの１本毎に設けられる。
またＭＷＬの部分１０３ｂと奇数線共通部分１０３ｏおよび偶数線共通部分１０３ｅとの間には、ＭＷＬ部分１０３ａがメインワード線１０３ｂから遮断された後、互いに隣接するメインワード線１０３ｂの線間にバーンインストレス電圧を供給するための投入用トランスファーゲートＧｂが、ＭＷＬ１０３ｂの１本毎に設けられる。
【００２７】
パッド１０に入力されたｅｘｔ．ＷＢＩは、図１に示されるように、インバータＩａを介してｅｘｔ．ＷＢＩ信号の反転信号ＺＷＢＩを形成し、ＺＷＢＩ信号を遮断用トランスファーゲートＧａの１２８個のゲートに与える。更にインバータＩａとインバータＩｂを介してｅｘｔ．ＷＢＩ信号の遅延信号ＷＢＩｂを形成し、遅延ＷＢＩ信号を投入用トランスファーゲートＧｂの１２８個のゲートに与える。
【００２８】
また、図１においてメインワード線々間ストレス電圧の供給手段としてのｅｘｔ．ＷＢＩパッド１０は、ＭＷＬ奇数線共通部分１０３ｏに接続されたＰｏ入力パッド１１と直結され、ｅｘｔ．ＷＢＩパッド１０がＰｏ入力パッド１１と接続される時、図１の接地電位Ｖｓｓ入力パッド８はＭＷＬ偶数線共通部分１０３ｅと接続されたＰｅ入力パッド１２と直結される。なおｅｘｔ．ＷＢＩパッド１０がＰｅ入力パッド１２と接続される時にはＶｓｓ入力パッド８はＰｏ入力パッド１１と接続される。
以上図１に示された入力パッド２〜１２は全てメモリ１００のメモリチップ領域内に配設しメモリ１００はウェーハ段階でもパッケージ段階でもバーンインを行えるように構成されている。
【００２９】
ウェーハ状メモリ１００はバーンインボードに搭載され、例えば８０〜１２０℃高温炉中で、バーンインテスタのプローバから外部電源Ｖｃｃ、接地電位Ｖｓｓとｅｘｔ．ＷＢＩ信号電圧が供給されてバーンインが開始される。通常はＤＲＡＭメモリとしての基本的動作（データリード、データライト、リフレッシュなど）や特殊動作を含む各種の動作を組み合わせてあるいは単独動作を数Ｈｒ〜１０数Ｈｒ連続して行わせる。バーンインをウェーハ段階で行うことによってパッケージ段階よりも優れたデバッグ効果がえられ、冗長技術による不良品の救済も可能になる。
【００３０】
メモリ１００の通常動作状態における定格電圧ｅｘｔ．Ｖｃｃ＝５Ｖに対してストレス電圧であるｅｘｔ．ＷＢＩ電圧は６Ｖ以上とされる。これは上記の投入用トランスファーゲートＧｂにおいて生じるトランジスタの閾値Ｖｔｈに相当する電圧降下、約１Ｖを加算して設定される。またｅｘｔ．ＷＢＩ電圧のクロック周期は、例えば数１０ｍｓｅｃから約０．１ｓｅｃの繰返しロングパルスを用いる。この繰返ロングパルス・ストレスによって潜在的メインワード線間の絶縁欠陥の成長が加速されて比較的に短時間で顕在化できる。
【００３１】
図３においては、高温炉中で待機状態のウェーハ状メモリ１００にメインワード線々間ストレス電圧が供給される場合のタイミング図が示される。
ｅｘｔ．ＷＢＩのクロック第１パルス電位は直接、奇数用パッドＰｏに現れ、接地Ｖｓｓ電位は直接、偶数用パッドＰｅに現れる。遮断用トランスファーゲートＧａのオフ、投入用トランスファーゲートＧｂのオンを待って、奇数用ＭＷＬｏの電位が立ち上がり、図３に示すように、第１パルス波では時刻ｔａ〜ｔｂの期間、第２パルス波ではｔｃ〜ｔｄの期間においてＭＷＬ偶数・奇数の線間ストレス電圧、Ｖｃｃ＋Ｖｔｈ＝６Ｖが印加される。なお、待機状態では外部ＲＡＳ、内部ＲＡＳ、ＲＸＬ１〜ｉ〜ｍは論理”Ｌ”とされ非選択となるので、ロウデコーダ１０４ｂからのメインワード線信号ＺＭＷＬは出力されない。
【００３２】
次に実施の形態１．の変形例について説明する。
（ア）図１のメインワード線１０３の部分１０３ａを除去して、遮断用トランスファーゲートＧａをメインデコーダ１０４ｂの内部に形成するか、または１０４ｂの出力端に直結してもよい。
（イ）メインデコーダ１０４ｂが非選択とされる待機状態からバーンイン状態へ移行する場合は、上記遮断用トランスファーゲートＧａは除去してもよい。
（ウ）ウェーハ段階でのみバーンインを行い、以後パッケージ段階では行う必要がない場合では、メインワード線々間電圧のバーンイン専用の入力用パッドを全てメモリ１００のメモリチップ領域よりも外側のダイシング領域に配設して、メモリ１００を小形化することができる。
（エ）階層ワード線とロウデコーダの分割構成は、図１、図２の事例に限定されず、別の分割構成・方式であってもよい。
（オ）階層ワード線ＤＲＡＭの事例を述べたがこれに限定されず、階層ワード線を構成するメインワード線をもつＳＲＡＭなど、ＲＡＭ、ＲＯＭに適用できる。
【００３３】
以上のように、この発明の実施の形態１によるメモリ１００（図１）は、ａ）外部ストレス電圧が直接入力される複数のパッド（外部ストレス電圧用１０、Ｐｏ用１１、Ｐｅ用１２、接地用８）と、ｂ）ストレス電圧をメインワード線１０３の奇数と偶数の１本おきに分けて供給する配線手段１０３ｏ、１０３ｅと、ｃ）ストレス電圧をパッド１０に受けてストレス印加開始信号ＺＷＢＩを発生するストレス印加開始信号発生手段（インバータＩａ、Ｉｂ）と、ｄ）ストレス印加開始信号に呼応してロウデコーダ１０４をメインワード線１０３ｂから遮断用トランスファーゲートＧａで切り離してから、ストレス電圧ｅｘｔ．ＷＢＩを投入用トランスファーゲートＧｂによってメインワード線１０３ｂへ１本おきに印加するメインワード線々間電圧制御手段と、を備えることによって、メインワード線々間に潜在的に存在する絶縁欠陥に対してデバッギング効果の優れたウェーハ段階バーンインが適用できるようになった。
【００３４】
実施の形態２．
図４と図８はこの発明の実施の形態２による半導体記憶装置２００のブロック図とメインワード線々間ストレス電圧印加のタイミング図である。また図７はこの発明の実施の形態２〜４によるＷＢＩモード判定回路例、また図５と図６はこの発明の実施の形態１〜３によるプリデコーダとメインデコーダの回路例である。上述の図１〜図３と同一または相当部分の符号は説明を省略する。
【００３５】
上述の実施の形態１によるメモリ１００では、待機状態からＷＢＩ状態に移行する場合は、ＷＢＩ開始のタイミングが外部ＲＡＳ、内部ＲＡＳ信号に依存しないので、メインワード線々間に印加するストレス電圧の印加開始のタイミングは外部ＲＡＳ、ＣＡＳ、ＷＥ信号との一致性が変動することは避けられない。
【００３６】
図４を参照して、実施の形態２によるメモリ２００は、外部から入力されるバーンインモード信号の真偽を確認して正しいと判定した後、外部ＲＡＳ信号の入力タイミングに合わせて内部ＷＢＩ開始信号を発生するＷＢＩモード判定回路２０５が追加されている。待機状態からＷＢＩ状態に移行する場合においても、メインワード線々間ストレス電圧の印加開始タイミングを外部ＲＡＳ、ＣＡＳ、ＷＥ信号のタイミングと一致するように構成されている。
またメモリ２００は、上述の図１のメモリ１００から入力パッド１０を除去し、外部電源から供給されるウェーハバーンインＷＢＩストレス電圧を、直接Ｐｏ入力パッド１１に受けるようにしたものである。
【００３７】
次に図５は、プリデコーダ１０４ａのブロックデコード信号ＲＸＬ発生回路の回路例である。図５においてブロックデコード信号ＲＸＬ発生回路はメインワード線１０３の本数ｍに対応するｍ段の単位デコード回路部からなり、ＭＷＬのｉ段目の単位デコード回路は、入力パッド２へ与えられる外部制御信号ＲＡＳを偶数個のインバータで遅延した信号と、入力パッド５、６へ与えられる外部アドレスＡ１〜Ａｎの組合わせ信号を受ける多入力ＮＡＮＤゲートと、この多入力ＮＡＮＤゲートの出力を反転するインバータで構成される。ここでＡ１〜Ａｎの組合わせ信号は選択したいｉ段目のＭＷＬアドレスに設定され、インバータの出力端から図４のメインデコーダ１０４ｂのｉ段目のＭＷＬへ入力される。なお、プリデコーダ１０４ａで発生されるアドレスプリデコード信号ＸＪと信号ＸＫおよびサブデコード信号ＳＤの各発生回路は、多入力ＮＡＮＤゲートとインバータで構成されるが、図５と同様であり図示は省略する。
【００３８】
また図６を参照して、メインデコーダ１０４ｂの回路例を説明する。図６はメインワード線１０３の本数ｍに対応するｍ段の単位デコード回路部からなる。選択したいセルブロックのアドレスを設定するアドレスプリデコード信号ＸＪとＸＫが入力される入力段のＮＡＮＤゲートの出力端を、ｍ段の単位デコード回路部の共通入力端Ｎ１として構成される。
図６において、メインワード線ｉ段目の単位デコード回路は、そのゲートにブロックデコード信号ＲＸＬｉを受けてオンオフするＮＭＯＳトランジスタＱ４と２段縦続のインバータＩｉ１とＩｉ２からなる直列回路部と、インバータＩｉ１の出力端Ｎ３の電位をＰＭＯＳトランジスタＱ６のゲートへ帰還するラッチ回路部と、リセット信号ＺＲＳＴが入力されるＰＭＯＳトランジスタＱ５とからなる。メインワード線ｉ段目の単位デコード回路は、インバータＩｉ１の出力端Ｎ３の電位が”Ｈ”の時に活性化されて、インバータＩｉ２からその反転信号ＺＭＷＬｉが出力される。ここで記号”Ｚ”は論理”Ｌ”で活性化を意味する。なお論理”Ｌ”で活性化となる共通のリセット信号ＺＲＳＴが入力されるとＰＭＯＳトランジスタＱ２がオンして接続端Ｎ２の電位は高電圧Ｖｐｐにプルアップ状態に固定されて、メインワード線信号ＺＭＷＬは非選択状態にリセットされる。
【００３９】
図７には、ＷＢＩモード判定回路２０５の回路例が示される。ＤＲＡＭメモリ２００のバーンインモード開始の適切なタイミングを、例えば、ＣＡＳ、ＷＥ信号がともにＲＡＳ信号よりも前に入力された時点と予め設定しておく。またそのほぼ同じ時点で選択したい所定のメインワード線１０３のアドレスＡｉを設定しておいて、両者の入力時点の一致性を確認して正しいバーンインモードに入っていると判定した後、外部ＲＡＳ信号の入力タイミングに合わせて内部ＷＢＩ信号を発生する回路である。
【００４０】
図７（ａ）において、ＷＢＩモード判定回路２０５は入力パッド２〜４から外部制御信号ＲＡＳ、ＣＡＳおよびＷＥを受けるＮＡＮＤゲートの出力と、入力パッド５、６からＷＢＩ設定アドレス信号Ａｉを受けるインバータの出力との論理和をとるＮＯＲ回路で構成され、内部ウェーハバーンイン開始信号ｉｎｔ．ＷＢＩを発生する。ｉｎｔ．ＷＢＩ信号は、遮断用トランスファーゲートＧａおよび投入用トランスファーゲートＧｂのオンオフのタイミングを制御する。
【００４１】
図７（ｂ）には、メインワード線ＭＷＬ偶数段目だけ、および奇数段目だけにＷＢＩを設定したい場合のＷＢＩモード判定回路が示されている。メインワード線偶数段目だけにＷＢＩを設定したい時には外部アドレス信号Ａｉを偶数アドレスＡｅに代えて入力し、かつまたメインワード線奇数段目だけにＷＢＩを設定したい時には奇数アドレスＡｏを入力することによって、内部ＷＢＩ開始信号ｉｎｔ．ＷＢＩｅおよびｉｎｔ．ＷＢＩｏの２つのＷＢＩ開始信号が発生される。２つの内部ＷＢＩ開始信号は、ＷＢＩ開始信号として、かつ、メインワード線々間へのストレス電圧として実施の形態３で使用される。
【００４２】
図８には、図７（ａ）のＷＢＩモード判定回路２０５によりメインワード線々間ストレス電圧の印加が開始されるタイミング図が示される。
待機状態でメモリ２００のメインデコーダ１０４ｂは非選択状態とされ、ストレス電圧ｅｘｔ．ＷＢＩはＰｏパッド１２に直接印加されているので、上述の図３と同様に、ｅｘｔ．Ｖｃｃ電位の確立した時点で奇数用パッドＰｏにはメインワード線々間ストレス電圧のパルス第１波が現れ、偶数用パッドＰｅには接地Ｖｓｓ電位が現れる。
ｅｘｔ．Ｖｃｃ電位が確立した後、ＣＡＳ、ＷＥ信号がともにＲＡＳ信号よりも前に入力された時点またはＷＢＩ設定アドレスＡｉが入力された時点で、モード信号の真偽が確認される。いまｅｘｔ．ＷＢＩはＰｏパッド１２に直接印加されているので、ＷＢＩ設定アドレスＡｉは（メインワード線、ｉ段目ＭＷＬｉ）奇数でなければならない。Ａｉが奇数であると判定されると、判定に呼応して内部ウェーハバーンイン信号ｉｎｔ．ＷＢＩｉが立ち上がったことを図中の矢印で示す。
ｉｎｔ．ＷＢＩｉの反転信号であるｉｎｔ．ＺＷＢＩｉによる遮断用トランスファーゲートＧａのオフを待って、ｉｎｔ．ＷＢＩｉの遅延信号であるｉｎｔ．ＷＢＩｂｉによる投入用トランスファーゲートＧｂのオンした時点で、Ｇｂのオンに呼応してＰｏパッド１２に接続されている奇数用ＭＷＬｏの部分１０３ｂ上の電位が立ち上がる。
従って、奇数用ＭＷＬｏの部分１０３ｂ上の電位と、投入用トランスファーゲートＧｂのオンを待って接地Ｖｓｓ電位となる偶数用の１０３ｂ部分のＭＷＬｅ電位との差電位がメインワード線々間のストレス電圧となって、部分１０３ｂの互いに隣接する奇数・偶数のメインワード線々間の夫々に印加される。奇数用ＭＷＬｏの電位は図８に示すように、第１パルス波では時刻ｔａ〜ｔｂの期間、第２パルス波ではｔｃ〜ｔｄの期間が”Ｈ”レベルとなるから、夫々の期間中のみＭＷＬ奇数・偶数の線間ストレス電圧、Ｖｃｃ＋Ｖｔｈ＝６Ｖが印加される。
【００４３】
以上のようにこの発明の実施の形態２によるメモリ２００（図４）は、外部からストレス電圧ｅｘｔ．ＷＢＩが入力されるＰｏ、Ｐｅ電極パッド１１、１２と、Ｐｏ、Ｐｅ電極パッドからストレス電圧をメインワード線１０３ｂへ１本おきに分けて供給する配線手段１０３ｏ、１０３ｅと、パッド２〜４から入力される外部ウェーハバーンインモード信号（ＣＡＳ、ＷＥ、ｂｅｆｏｒｅ  ＲＡＳ）と入力パッド５〜６のアドレス信号Ａ１〜Ａｎに呼応して、ストレス印加開始信号ｉｎｔ．ＺＷＢＩｉを発生するウェーハバーンインモード判定回路手段２０５と、ストレス印加開始信号に呼応してロウデコーダ１０４ｂをメインワード線１０３ｂから切り離してから、ストレス電圧をメインワード線へ１本おきに印加するメインワード線々間電圧制御手段を備えたことによって、メインワード線々間ストレス電圧を正確なタイミングで印加できる。
【００４４】
実施の形態３．
図９と図１０はこの発明の実施の形態３による半導体記憶装置３００のブロック図とメインワード線々間ストレス電圧印加のタイミング図である。なおこの発明の実施の形態３によるプリデコーダ１０４ａは上述の図５、メインデコーダ１０４ｂは上述の図６、サブデコーダ１０４ｃは上述の図２、またＷＢＩモード判定回路２０５は上述の図７を夫々用い、相当部分の符号は説明を省略する。
【００４５】
はじめに図９を参照して、実施の形態３によるメモリ３００は、ＷＢＩモード判定回路２０５において外部から入力されるモード信号の真偽を確認して正しいと判定した後、外部ＲＡＳ信号の入力タイミングに合わせて４種類の内部バーンイン信号が発生される。即ち、
第１の内部信号は、上述のＷＢＩモード判定回路２０５に、ＷＢＩ設定アドレスＡｉを入力することで図７（ａ）の回路から発生される内部ＷＢＩ信号、ｉｎｔ．ＷＢＩｉである。ｉｎｔ．ＷＢＩｉ信号は反転信号ｉｎｔ．ＺＷＢＩｉとされて遮断用トランスファーゲートＧａのオフ開始信号となる。
第２の内部信号は、ｉｎｔ．ＺＷＢＩｉが更に遅延信号ＷＢＩｂｉとされて投入用トランスファーゲートＧｂのオン開始信号となる。
第３の内部信号は、上述のＷＢＩモード判定回路２０５に、ＷＢＩ偶数用設定アドレスＡｅを入力することで図７（ｂ）の回路から発生される内部ＷＢＩ信号ｉｎｔ．ＷＢＩｅであり、メインワード線ＭＷＬ偶数用に対する内部ＷＢＩストレス電圧となる。
第４の内部信号は、上述のＷＢＩモード判定回路２０５に、ＷＢＩ奇数用設定アドレスＡｏを入力することで図７（ｂ）の回路から発生される内部ＷＢＩ信号ｉｎｔ．ＷＢＩｏであり、メインワード線ＭＷＬ奇数用に対する内部ＷＢＩストレス電圧となる。
従ってメモリ３００は、ＷＢＩ開始信号の内部発生回路とメインワード線々間に対するＷＢＩストレス電圧供給電源とを内蔵しているので、外部のＷＢＩストレス電圧供給電源を必要としないことを特徴とする。
【００４６】
メインワード線偶数用の内部ウェーハバーンイン信号ＷＢＩｅは、ＷＢＩｅ信号線１０６ｅを介してメインワード線の偶数線共通部分１０３ｅへ供給される。他方、ＭＷＬ奇数用の内部ＷＢＩ信号ＷＢＩｏは、ＷＢＩｏ信号線１０６ｏを介してＭＷＬの奇数線共通部分１０３ｏへ供給される。
また図９においては、上述の図１と図４に配設されていたメインワード線の偶数線共通部分１０３ｅと接続したＰｅ入力パッド１２、およびメインワード線の偶数線共通部分１０３ｏに接続したＰｏ入力パッド１１は除去されている。
【００４７】
図１０には、メインワード線々間ストレス電圧の印加開始のタイミング信号を内部回路で発生するウェーハ状メモリ３００において、待機状態からウェーハバーンインＷＢＩ状態へ移行するタイミング図が示される。
待機状態からＷＢＩを開始するので、メモリ３００のメインデコーダ１０４ｂは非選択状態とされる。ＷＢＩモード判定回２０５に、ＷＢＩ設定アドレスＡｉと、ＷＢＩ偶数用設定アドレスＡｅが入力され、ＷＢＩ奇数用設定アドレスＡｏは入力されない場合が示される。
ｅｘｔ．Ｖｃｃ電位が確立した後、ＣＡＳ、ＷＥ信号がともにＲＡＳ信号よりも前に入力された時点、またＷＢＩ設定アドレスＡｉ（ｉ段目ＭＷＬｉ）が入力された時点でＷＢＩモード信号の真偽を確認して正しいと判定された後、この時点の外部ＲＡＳ信号の入力タイミングに呼応して、内部ウェーハバーンイン信号ｉｎｔ．ＷＢＩｉが立ち上がったことを図中の矢印で示す。ｉｎｔ．ＷＢＩｉの反転信号であるｉｎｔ．ＺＷＢＩｉによる遮断用トランスファーゲートＧａのオフを待って、ｉｎｔ．ＷＢＩｉの遅延信号であるｉｎｔ．ＷＢＩｂｉによる投入用トランスファーゲートＧｂのオンした時点で、Ｇｂのオンに呼応してメインワード線の部分１０３ｂ（セルブロック１０１とサブデコーダ１０４ｃの全域に延在する部分、図９参照）の偶数用ＭＷＬｅ上の電位が立ち上がる。
他方、ＷＢＩ奇数用設定アドレスＡｏは入力されていないので、メインワード線の部分１０３ｂの奇数用ＭＷＬｏ上の電位は、ＷＢＩｏ信号の低レベル”Ｌ”のままであり、立ち上がらない。
従って、部分１０３ｂ上の偶数用ＭＷＬｅの電位と、内部ＷＢＩ信号で選択されなかったため投入用トランスファーゲートＧｂがオンしても、なお接地Ｖｓｓ電位のままである部分１０３ｂ上の奇数用ＭＷＬｏの電位との差電位が、メインワード線々間電圧として部分１０３ｂの互いに隣接する偶数・奇数のメインワード線々間の夫々に印加される。
偶数用ＭＷＬｅの電位は図１０に示すように、第１パルス波では時刻ｔａ〜ｔｂの期間、第２パルス波ではｔｃ〜ｔｄの期間に高レベル”Ｈ”となるから、夫々の期間中のみＭＷＬ偶数・奇数の線間ストレス電圧、Ｖｃｃ＋Ｖｔｈ＝６Ｖが印加される。
【００４８】
以上のようにこの発明の実施の形態３によるメモリ３００（図９）は、パッド２〜４から入力される外部ウェーハバーンインモード信号（ＣＡＳ、ＷＥ、ｂｅｆｏｒｅ  ＲＡＳ）とパッド２〜４から入力されるＡ１〜Ａｎアドレス信号に呼応して、ｉｎｔ．ＺＷＢＩｉストレス印加開始信号を発生するとともに、内部でｉｎｔ．ＷＢＩｏとｉｎｔ．ＷＢＩｅストレス電圧をメインワード線の１本おきに分けて発生するＷＢＩモード判定回路手段２０５と、このＷＢＩモード判定回路手段２０５で発生された内部ＷＢＩｏとＷＢＩｅストレス電圧を、メインワード線１０３ｂへ１本おきに分けて供給する配線手段１０３ｏ、１０３ｅと、ストレス印加開始信号ｉｎｔ．ＺＷＢＩｉに呼応してメインデコーダ１０４ｂを上記メインワード線１０３ｂから切り離してから内部ストレス電圧をメインワード線へ１本おきに供給するメインワード線々間電圧制御手段を備えたものである。
【００４９】
要約すると、外部ＲＡＳ信号の入力タイミングに合わせて内部ＷＢＩ信号を発生するとともに、メインワード線々間電圧に対するＷＢＩストレス電圧供給電源とを内蔵したので、外部からＷＢＩストレス電圧の供給を必要とせず、外部ＣＡＳ、ＷＥ  ｆｏｒｅ  ＲＡＳ信号とのタインミング制御性が改善された精密なタイミングでストレス電圧を印加できる。
【００５０】
実施の形態４．
図１１、図１２および図１３は夫々、この発明の実施の形態４による半導体記憶装置４００のブロック図、メインデコーダ４０４ｂの回路例、およびメインワード線々間ストレス電圧印加のタイミング図である。なおこの発明の実施の形態４によるプリデコーダ１０４ａは上述の図５、サブデコーダ１０４ｃは上述の図２、またＷＢＩモード判定回路２０５は上述の図７を夫々用い、相当部分の符号は説明を省略する。
【００５１】
図１１を参照して、実施の形態４によるメモリ４００はメインワード線々間に対するＷＢＩストレス電圧をメインデコーダ４０４ｂから出力することができる。従って上述の実施の形態１〜３によるメモリ１００、２００、および３００（図１、図４、および図９を参照）における遮断用Ｇａ、投入用Ｇｂのトランスファーゲートが除去され、またメインワード線１０３の各部分線１０３ａ、１０３ｂ、ＭＷＬ偶数線共通部分１０３ｅ、奇数線共通部分１０３ｏや、偶数線共通Ｐｅ入力パッド１２、奇数線共通Ｐｏ入力パッド１１も除去されている。即ち実施の形態４によるメモリ４００は、上記除去されたメインワード線々間に対するストレス電圧の印加手段を、メインデコーダ４０４ｂで置換したもので、通常動作と待機動作とメインワード線々間に対するＷＢＩストレス電圧供給動作とを自在に切替え可能なメインデコーダ４０４ｂを備えたことを特徴とする。
【００５２】
図１２を参照して、メインデコーダ４０４ｂの回路はメインワード線１０３の本数ｍに対応するｍ段の単位デコード回路部から構成される。メインワード線ｉ段目の単位デコード回路において、上述の実施の形態１〜３によるメインデコーダ１０４ｂ（図６を参照）のｉ段目の単位デコード回路と異なる点は、メインワード線信号ＺＭＷＬｉが出力される出力段のインバータＩｉ２を、２入力ＮＯＲゲートＴｉで置換した点である。
２入力ＮＯＲゲートＴｉの一方の入力端子には、インバータＩｉの出力端Ｎ３の信号を入力として、通常動作状態におけるメインワード線のｉ段目のデータリード、データライト信号を制御する。動作モードが通常動作状態からブロックデコード信号ＲＸＬが入力されない待機状態へ移行すると、インバータＩｉの出力端Ｎ３の電位が低レベル”Ｌ”となって２入力ＮＯＲゲートＴｉは制御されない状態となる。
【００５３】
次に、２入力ＮＯＲゲートＴｉの他方の入力端子には、ＷＢＩモード判定回路２０５で形成されたＷＢＩｉ信号を入力として、ウェーハバーンイン動作状態におけるメインワード線のｉ段目のＷＢＩストレス電圧となるＺＭＷＬｉ信号を制御するように構成されている。
但し、メインワード線のｉ段目が奇数であれば、奇数用ＷＢＩｏ信号を入力とし、またメインワード線のｉ段目が偶数用あれば、偶数用ＷＢＩｅ信号を入力とする。従って、メインデコーダ４０４ｂの回路では、奇数段目に対応するの単位デコード回路部と偶数段目に対応する単位デコード回路部とが交互に配列されている。このようにＷＢＩ用のアドレス設定信号ＷＢＩｏとＷＢＩｅがメインデコーダ４０４ｂのＮＯＲゲートＴｉに入力されることによって、メインワード線の奇数番目と偶数番目には相対的に別々の電位が供給される結果、メインワード線の線間にストレス電圧が印加された選択状態となる。
なお低レベル”Ｌ”で活性化となるリセット信号ＺＲＳＴが入力されると、メインワード線の全段の単位デコード回路は非選択状態にリセットされる。
【００５４】
図１３には、ウェーハバーンイン開始のタイミング信号をＷＢＩモード判定回路で発生し、メインワード線々間ストレス電圧をメインデコーダ４０４ｂで発生するウェーハ状メモリ４００において、待機状態からＷＢＩ状態へ移行するタイミング図が示される。
ｅｘｔ．Ｖｃｃ電位が確立した後、ＣＡＳ、ＷＥ信号がともにＲＡＳ信号よりも前に入力された時点、またＷＢＩ偶数用設定アドレスＡｅが入力された時点でモード信号の真偽を確認して正しいと判定された後、この時点の外部ＲＡＳ信号の入力タイミングに呼応して、ウェーハバーンイン偶数用ＷＢＩｅ信号が立ち上がったことを図中の矢印で示す。続いてＷＢＩｅの反転信号であるメインワード線偶数用ＺＭＷＬｅ信号が立ち下がる。
一方、奇数用ＷＢＩ設定アドレスＡｏは入力されていないので、ＷＢＩｏ信号は低レベル”Ｌ”のままであり、メインワード線奇数用ＭＷＬｏ上の電位は、高レベル”Ｈ”非選択のままであり、立ち下がらない。リセット信号ＺＲＳＴが入力されると、メインワード線偶数用ＺＭＷＬｅの電位は図１３に示すように高レベル”Ｈ”となり非活性状態にリセットされる。
【００５５】
以上のようにこの発明の実施の形態４によるメモリ４００（図１１）は、パッド２〜４から入力される外部ウェーハバーンインモード信号（ＣＡＳ、ＷＥ、ｂｅｆｏｒｅ  ＲＡＳ）とパッド２〜４から入力されるＡ１〜Ａｎアドレス信号に呼応して、ｉｎｔ．ＺＷＢＩｉストレス印加開始信号を発生するとともに、内部でｉｎｔ．ＷＢＩｏとｉｎｔ．ＷＢＩｅストレス電圧をメインワード線の１本おきに分けて発生するＷＢＩモード判定回路手段２０５と、このＷＢＩモード判定回路手段２０５で発生された内部ＷＢＩｏとＷＢＩｅストレス電圧を、ロウデコーダ４０４中のメインデコーダ４０４Ｄを介して、メインワード線１０３ｂへ１本おきに分けて供給するメインワード線々間電圧制御手段を備えたものである。要約すると、メモリ４００はメインデコーダ４０４ｂを介して、外部ＲＡＳ、ＣＡＳ、ＷＥ信号とのタインミング一致性が改善され、またメモリ４００は、メインワード線々間ストレス電圧の印加動作と、ＤＲＡＭメモリとしての基本的動作、即ちデータリード、データライト、リフレッシュを含む複合ＷＢＩモードを適用することが容易にできる。
【００５６】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００５７】
本願の発明によれば、メインワード線の線間へバーンイン用ストレス電圧を印加できるため、線間絶縁の潜在的欠陥が顕在化されデバッギングが確実に行われるので、メモリの製品信頼性を向上できる効果を奏する。
【００５８】
本願の他の発明によれば、バーンインによるデバッギングをウェーハ状態で行うので、冗長技術による不良救済が適用でき、製品歩留まりを向上できる効果を奏する。
【００５９】
本願の他の発明によれば、メインワード線々間のストレス電圧を入力パッドから直接印加する簡単な手段で、またロングパルスバーンインの適用も容易であり、短時間でバーンインできる効果を奏する。
【００６０】
本願の他の発明によれば、バーンインモード信号とのタイミング一致性が向上できて、バーンインがより確実にできる効果を奏する。
【００６１】
本願の他の発明によれば、ストレス電圧発生回路を内蔵するのでタイミングの制御性が向上し、またメインワード線々間のストレス電圧印加のための外部電源と専用電極パッドが不要で、メモリチップを小形化できる効果を奏する。
【００６２】
本願の他の発明によれば、ストレス電圧をロウデコーダから出力するのでタイミングの制御性が格段に向上し、別のバーンイン項目との複合バーンインモードの適用が容易にでき、またメモリチップを小形化できる効果を奏する。
【００６３】
本願の他の発明によれば、冗長救済され組立工程後のパッケージ状態でもバーンインできるので、冗長救済品の製品信頼性を確認できる効果を奏する。
【００６４】
本願の他の発明によれば、メインワード線の配線ピッチの縮小化が進む多分割・階層メモリに適用すれば線間ストレス電圧印加による特に優れたバーンイン効果を奏する。
【００６５】
本願の他の発明によれば、メインワード線々間の絶縁欠陥は高抵抗値であるため、通常のＲＡＳ信号クロック電圧では顕在化し難い潜在的欠陥が、ロングパルスのストレス電圧の印加によって確実に短時間で顕在化できる効果を奏する。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体記憶装置のブロック図である。
【図２】  この発明の実施の形態１〜４による半導体記憶装置のサブデコーダの回路図である。
【図３】  この発明の実施の形態１によるＭＷＬ線間ストレス電圧印加のタイミング図である。
【図４】  この発明の実施の形態２による半導体記憶装置のブロック図である。
【図５】  この発明の実施の形態１〜４による半導体記憶装置のプリデコーダの回路図である。
【図６】  この発明の実施の形態１〜３による半導体記憶装置のメインデコーダの回路図である。
【図７】  この発明の実施の形態２〜４による半導体記憶装置のＷＢＩモード判定回路図である。
【図８】  この発明の実施の形態２によるＭＷＬ線間ストレス電圧印加のタイミング図である。
【図９】  この発明の実施の形態３による半導体記憶装置のブロック図である。
【図１０】  この発明の実施の形態３によるＭＷＬ線間ストレス電圧印加のタイミング図である。
【図１１】  この発明の実施の形態４による半導体記憶装置のブロック図である。
【図１２】  この発明の実施の形態４による半導体記憶装置のメインデコーダの回路図である。
【図１３】  この発明の実施の形態４によるＭＷＬ線間ストレス電圧印加のタイミング図である。
【符号の説明】
２  ＲＡＳ信号パッド、  ３  ＣＡＳ信号パッド、  ４  ＷＥ信号パッド、  ５、６  Ａ1 〜Ａn アドレス信号パッド、  ７  Ｖｃｃ、  外部電源パッド、  ８  Ｖｓｓ、  接地電源パッド、  １０  外部ＷＢＩ信号パッド、  １１  Ｐｏ、  奇数ＭＷＬ用パッド、  １２  Ｐｅ、  偶数ＭＷＬ用パッド、  １００、２００、３００、４００  半導体記憶装置、  １０１  セルアレイ、  １０２  ＷＬ、サブワード線、  １０３  ＭＷＬ、  メインワード線、  １０３ａ〜１０３ｏ  ＭＷＬの部分、  １０４、４０４  ロウデコーダ、  １０４ａ  ＲＰＤ、プリデコーダ、  １０４ｂ、４０４ｂ  ＲＭＤ、  メインデコーダ、  １０４ｃ  サブデコーダ、偶数ＷＬ用ＳＤｅ、奇数ＷＬ用ＳＤｏ、  ２０５  ＷＢＩモード判定回路、  Ａｅ  ＷＢＩ設定の偶数ＭＷＬアドレス信号、  Ａｉ  ＷＢＩ設定のｉ番目ＭＷＬアドレス信号、  Ａｉｅ  ＷＢＩ設定アドレス＋偶数アドレス信号、  Ａｏ  ＷＢＩ設定の奇数ＭＷＬアドレス信号、  Ｇａ  遮断用トランスファゲート、  Ｇｂ  投入用トランスファゲート、  Ｉａ、ＩｂＩ1〜Ｉm   インバータ、  Ｍ１〜Ｍ１６  セルブロック、  ＭＷＬ  メインワード線、  ＭＷＬｅ  偶数ＭＷＬ、  ＭＷＬｏ  奇数ＭＷＬ、  ＲＸＬ1 〜m  ブロックデコード信号、  ＳＤ1 〜17  サブデコード信号、  ＳＤ、ＺＳＤ  サブデコード信号、ＳＤｅ  サブデコーダ偶数ＷＬ用、  ＳＤｏ  サブデコーダ奇数ＷＬ用、  Ｔ1 、Ｔｉ、Ｔｍ  ＮＯＲゲート、  Ｖｐｐ  高圧電源、  Ｖｔｈ  投入用ゲートの閾値、  ＷＢＩ1 〜m  1 〜m 番目のＭＷＬのＷＢＩ信号用、  ＷＢＩ  ウェーハバーンイン信号、  ＷＢＩｂ  投入用ゲートＷＢＩ信号、  ＷＢＩｅ  偶数ＭＷＬのＷＢＩ信号、  ＷＢＩｉ  ｉ番目のＭＷＬのＷＢＩ信号、  ＷＢＩｏ  奇数ＭＷＬのＷＢＩ信号、  ＸＪ、ＸＫ  アドレスプリデコード信号、  ＺＭＷＬ  メインワード線反転信号、  ＺＲＳＴ  リセット信号、  ＺＷＢＩ  ＷＢＩ反転信号。
【図１】
0004153091.tif 000002
【図２】
0004153091.tif 000003
【図３】
0004153091.tif 000004
【図４】
0004153091.tif 000005
【図５】
0004153091.tif 000006
【図６】
0004153091.tif 000007
【図７】
0004153091.tif 000008
【図８】
0004153091.tif 000009
【図９】
0004153091.tif 000010
【図１０】
0004153091.tif 000011
【図１１】
0004153091.tif 000012
【図１２】
0004153091.tif 000013
【図１３】
0004153091.tif 000014