(57)【特許請求の範囲】
【請求項１】
セル領域と周辺領域とが形成される第１導電型半導体基板と、
前記半導体基板全面に基板内部の所定の深さの位置に形成される第２導電型シールド領域と、
前記第２導電型シールド領域の上側の前記半導体基板に形成される第１導電型ウェルと、
前記セル領域と周辺領域との境界において、前記第２導電型シールド領域と一部重なって基板表面に向かって立ち上がって前記第１導電型ウェルを通って形成される第２導電型シールド側壁と、
前記周辺領域の前記第２導電型シールド領域を遮断するように形成される第１導電型埋込領域と、
第１導電型埋込領域上の前記第１導電型ウェルに形成される第２導電型ウェルと、
を備え、
前記第１導電型ウェルが、前記第２導電型シールド領域と前記第２導電型シールド側壁とで囲まれた内側の部分と、前記第１導電型埋め込み領域及びその上の第２導電型ウェル、前記第２導電型シールド領域、前記第２導電型シールド側壁で囲まれた部分と、さらに、前記第２導電型シールド領域の上で、前記第１導電型埋め込み領域及びその上の第２導電型ウェルから前記第２導電型シールド側壁を形成させた側とは反対側の部分とに分離されていることを特徴とする半導体装置のウェル。
【請求項２】
第１導電型半導体基板のセル領域と周辺領域にトリプルウェルを形成する工程において、
マスクを用いないで前記第１導電型半導体基板の全面にその基板の所定の深さに第２導電型シールド領域を形成する工程と、
前記半導体基板にセル領域と周辺領域との境界となる第２導電型シールド側壁を前記第２導電型シールド領域からそれと一部重なるように基板表面に向かって形成する工程と、
前記第２導電型シールド側壁を形成させた後、基板に感光膜を形成させ、その感光膜の前記第２導電型シールド側壁を形成した箇所と第１導電型埋込領域を形成させる箇所をパタニングして除去し、感光膜を通して高エネルギーのイオンを注入して、前記周辺領域の前記第２導電型シールド領域にそれを遮断するように前記第１導電型埋込領域を形成すると同時に前記セル領域及び前記周辺領域の第２導電型シールド領域の上に第１導電型ウェルを形成する工程と、
前記第１導電型埋込領域上に第２導電型ウェルを形成する工程と、
を備えことを特徴とする半導体装置のウェル形成方法。
【請求項３】
前記第２導電型シールド領域の形成は、投影飛程が２μｍ程度、ドープ濃度が２×１０13になるようにイオン注入して形成することを特徴とする請求項２に記載の半導体装置のウェル形成方法。
【請求項４】
前記第２導電型シールド側壁は、投影飛程を２μｍの深さから前記半導体基板の表面まで減少させつつ、イオン注入して形成することを特徴とする請求項２に記載の半導体装置のウェル形成方法。
【請求項５】
前記第２導電型シールド側壁は、４×１０13程度の濃度を注入して形成することを特徴とする請求項２に記載の半導体装置のウェル形成方法。
【請求項６】
前記第１導電型埋込領域と前記第１導電型ウェルは、前記第２導電型シールド領域より高い濃度に注入することを特徴とする請求項４に記載の半導体装置のウェル形成方法。
【請求項７】
前記第１導電型埋込領域と前記第１導電型ウェルを形成するための投影飛程は１．２μｍであることを特徴とする請求項２に記載の半導体装置のウェル形成方法。
【請求項８】
前記第１導電型埋込領域と第１導電型ウェルは、３×１０13の濃度に形成することを特徴とする請求項２に記載の半導体装置のウェル形成方法。
【請求項９】
前記第２導電型ウェルは、前記第１導電型ウェルよりは低いエネルギーに形成することを特徴とする請求項２に記載の半導体装置のウェル形成方法。
【請求項１０】
前記第２導電型ウェルを形成するための投影飛程は１．０μｍであることを特徴とする請求項２に記載の半導体装置のウェル形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に高集積半導体装置に適用するウェル並びにウェルの形成方法に関するものである。
【０００２】
一般に、半導体装置の動作特性を向上させるために、半導体基板に素子を直接に形成せず、基板内に基板と反対導電型の不純物イオンを注入してウェルを形成した後に素子を形成する。このようなウェルは、その形成方法に基づいて様々な種類に分けられる。まず、素子隔離工程を行うのに先立って基板の全面又は部分的にイオン注入及び拡散工程を行って単一ウェル又はツインウェル又はトリプルウェルを形成する拡散ウェルがあり、素子隔離工程を施した後にイオン注入エネルギーの大きさを調節してそれぞれ異なる導電型のウェルを形成するリトログレードウェル(retrograde well)があり、またＢＩＬＬＩ(Buried Implanted Layer for Lateral Isolation)構造のリトログレードウェルがある。
【０００３】
これらのうち、拡散ウェルについて説明する。拡散ウェル中、単一ウェルやツインウェルはイオン注入後所望の深さに達するまで拡散させて形成する。しかし、この拡散は垂直方向、水平方向ともに進むため、その形状を調節し難く、且つ工程マージンも少ない。そのため、近年では、単一ウェルやツインウェルよりはトリプルウェルを形成して使用している。しかし、トリプルウェルは製造工程が複雑であって生産性が低減するという短所がある。このため、工程を単純化して生産性を高めうるトリプルウェル工程に対する研究が行われている。
【０００４】
従来の半導体装置のトリプルウェルは、セル領域では基板に所定の深さにｐウェルがその側面と底面とがｎウェルからなるシールド領域で囲まれるように形成され、周辺領域では、ＣＭＯＳを形成するためｎウェルとｐウェルとが互いに隣接して形成されている。ここで、従来のトリプルウェルは、セル領域のｐウェルと周辺領域のｐウェルとを隔離することが重要である。したがって、周辺領域の隣接しているｐウェルとｎウェルとはｎウェルがセル領域側に配置される。
【０００５】
従来の半導体装置のウェル形成方法について図１に基づいて説明する。図１ａに示すように、半導体基板１にバッファ酸化膜２を堆積し、バッファ酸化膜２上に４μｍの厚さの特殊の感光膜３を塗布する。この後に、露光及び現像工程で感光膜３の所定領域を除去して感光膜をパターニングする。その感光膜３をマスクに用いて所定領域にｎ型の不純物イオンを注入して半導体基板１のシールド領域の所定の深さにｎウェル４を形成する。
図１ｂに示すように、感光膜３を除去し、新たに全面に感光膜５を塗布する。そして、ｎウェル４が形成されているシールド領域の両縁上部の感光膜５を露光及び現像工程で選択的に除去する。同時に、シールド領域から一定距離離れた周辺領域の所定箇所が露出されるように感光膜５をパターニングする。次に、一部除去されてパターニングされた感光膜５をマスクに用いてｎ型の不純物イオンを注入して、ｎウェル４の両縁から半導体基板１の表面に向かって立ち上がるようにｎウェル側壁６ａを形成して底及び側壁のｎウェルからなるシールド部を形成する。シールド部の側壁６ａから離れた周辺領域にｎウェル６ｂを形成する。
【０００６】
図１ｃに示すように、感光膜５を除去した後、さらに全面に感光膜７を塗布する。そして、シールド部の側壁６ａの内側に相当する部分の上側の感光膜７とｎウェル６ｂのシールド部から遠い側の縁から一定の幅にわたる部分の上部の感光膜７とを露光及び現像工程で選択的に除去してパターニングする。そのパターニングされた感光膜７をマスクに用いて半導体基板１にｐ型の不純物イオンを注入して、シールド部で囲まれた部分に第１ｐウェル８ａを形成し、ｎウェル６ｂの隣に第２ｐウェル８ｂを形成する。
図１ｄに示すように、感光膜７を除去した後、洗浄工程を行うことにより、従来のトリプルウェルを形成する。
【０００７】
【発明が解決しようとする課題】
上記の従来の半導体装置のウェル形成方法は、以下の問題点があった。
第１に、３度のマスク工程が必要であり、これに従うパターニング工程及び洗浄工程を行わなければならないため、工程が煩雑であって生産性が減少する。
第２に、高エネルギーでイオン注入して半導体基板の所定の深さにｎシールド領域を形成するため、４μｍの特殊な感光膜を使用しなければならないという工程上の煩わしさがある。
本発明は、上記の問題点を解決するためになされたもので、マスクの数を少なくしてマスク工程を少なくすることができる半導体装置のウェル並びにその形成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するための本発明の半導体装置のウェルは、セル領域と周辺領域とが形成される第１導電型半導体基板全面に基板内部の所定の深さの位置に第２導電型シールド領域形成し、その上側には形成される第１導電型ウェルが形成され、セル領域と周辺領域との境界に第２導電型シールド領域から基板表面に向かって立ち上がっている第２導電型シールド側壁が形成され、周辺領域にその第２導電型シールド領域を遮断するように第１導電型埋込領域が形成され、その第１導電型埋込領域の上の第１導電型ウェルに第２導電型ウェルが形成されている形状である。
【０００９】
上記のように構成される半導体装置のウェル形成方法は、マスクを用いないで第１導電型半導体基板の全面にその基板の所定の深さに第２導電型シールド領域を形成し、半導体基板にセル領域と周辺領域との境界となる第２導電型シールド側壁を前記第２導電型シールド領域から基板表面に向かって形成し、周辺領域の前記第２導電型シールド領域にそれを遮断するように第１導電型埋込領域を形成すると同時に前記セル領域及び前記周辺領域の第２導電型シールド領域の上に第１導電型ウェルを形成し、第１導電型埋込領域上に第２導電型ウェルを形成するることを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付図面に基づき本発明実施形態の半導体装置のウェル並びにその形成方法を説明する。
図２は本実施形態のウェルを示す断面図であり、図３は本実施形態のウェル形成方法を示す工程断面図である。
本実施形態のウェルは、図２に示すように、セル領域と周辺領域とが定められた半導体基板２１の所定の深さにｎシールド領域２３が形成され、半導体基板２１にセル領域と周辺領域との境界の位置にｎシールド側壁２５ａ、２５ｂが形成されている。ｎシールド領域２３のｎシールド側壁２５ｂから離れた箇所に、セル領域と周辺領域との隔離のためのｐ型埋込領域２７ｃがｎシールド領域を遮断するように形成されている。そして、このｐ型埋込領域２７ｃの上にｎウェル２８が形成されている。ｎシールド側壁２５ａとｎシールド領域２３とで囲まれた内側に第１ｐウェル２７ａが形成されており、埋込領域２７ｃとその上のｎウェル２８及びｎシールド側壁２５ａとｎシールド領域２３とで囲まれた部分に第３ｐウェル２７ｄが形成されている。そして、図面上ｎウェル２８の右側に第２ｐウェル２７ｂが形成されている。このｐ型埋込領域２７ｃは、ｎウェル２８の両側に形成されている第３ｐウェル２７ｄと第２ｐウェル２７ｂとを連結するように形成されており、このｐ型埋込領域２７ｃによってｎウェル２８とｎシールド領域２３とが隔離されている。
【００１１】
上記構成になる本実施形態のウェル形成方法を以下に説明する。図３ａに示すように、ｐ型半導体基板２１にバッファ酸化膜２２を堆積し、半導体基板２１の全面に高エネルギー、つまり２μｍの投影飛程（Ｒｐ）と２×１０13の濃度を有するリンイオンを注入して半導体基板２１の所定の深さにｎシールド領域２３を形成する。
図３ｂに示すように、半導体基板２１に感光膜２４を塗布した後、ｎシールド側壁２５ａを形成するために所定領域の感光膜２４を露光及び現像工程で選択的に除去してパターニングする。パターニングされた感光膜２４をマスクに用いてｎ型の高濃度不純物イオンをｎシールド領域２３まで注入してｎシールド側壁２５ａを形成する。ｎシールド側壁２５ａを形成する際の投影飛程は２μｍから表面まで減少するようにし、４×１０13の濃度を有するように注入する。これにより、ｎシールド領域２３と一部重なり、基板表面へ向かうｎシールド領域２５ａが形成される。そのｎシールド側壁２５ａの底部のオーバーラップされる部分は、２度もｎ型イオンが注入され、高濃度ｎシールド側壁２５ｂが形成される。次いで、感光膜２４を除去し洗浄する。
【００１２】
図３ｃに示すように、全面に感光膜２６を塗布した後、前記ｎシールド側壁２５ａの上部及びｎシールド側壁２５ａと一定の間隙を有する周辺領域の一部が露出されるように感光膜２６を露光及び現像工程で選択的にパターニングする。パターニングされた感光膜２６をマスクに用いて３×１０13濃度のボロンイオンを感光膜２６を通過して１．２μｍの投影飛程とすることができる高エネルギーにて注入する。そうして、ｎシールド領域２３とｎシールド側壁２５ａとで囲まれた半導体基板２１の部分に第１ｐウェル２７ａを形成し、同時に他のｎシールド領域２３上に第２ｐウェル２７ｂと第３ｐウェル２７ｄを形成し、周辺領域の部分の下側にｐ型埋込領域２７ｃを形成する。この際、第２ｐウェル２７ｂは周辺領域のｎシールド領域２３上に形成し、第３ｐウェル２７ｄはｎシールド側壁２５ａの外側のｎシールド領域２３の上に形成する。このように、感光膜を通過して形成するイオン注入をＢＩＬＬＩという。
【００１３】
上記の工程において、周辺領域上のｎシールド領域２３に注入されたｐ型の濃度は、ｎシールド領域２３の濃度よりも高いため、ｐ型埋込領域２７ｃが形成される。前記のようにｐ型埋込領域２７ｃは第２ｐウェル２７ｂと第３ｐウェル２７ｄとを連結する。そして、ｎシールド領域２３とオーバーラップされるｎシールド側壁２５ａの下部の高濃度ｎシールド側壁２５ｂは、２度もｎ型イオンが注入されているため、ボロンイオンを注入してもｎ型をそのまま維持する。
この後に、低いエネルギーに、つまり１μｍの投影飛程と３×１０13の濃度を有するｎ型の不純物イオンを注入して、感光膜２６が露出されている周辺領域の半導体基板２１にｎウェル２８を形成する。
【００１４】
最後に、図３ｄに示すように、感光膜２６を除去して洗浄する。このような製造工程を介してセル領域に形成された第１ｐウェル２７ａは、ｎシールド側壁２５ａとｎシールド領域２３とｎシールド側壁２５ｂとによって保護される。そして、周辺領域のｎウェル２８は、ｐ型埋込領域２７ｃによってｎシールド領域２３と隔離されるため、セル領域のバイアスに全く影響を受けないように形成される。
【００１５】
【発明の効果】
上記のような本発明の半導体装置のウェル並びにその形成方法は、最初にマスク無しでｎシールド領域を基板内に形成させるので、トリプルウェルを形成するとき、従来に比べてマスクの数を１つを減少させることができる。
【図面の簡単な説明】
【図１】  従来の半導体装置のウェル形成方法を示す工程断面図。
【図２】  本発明実施形態のウェルを示す断面図。
【図３】  上記実施形態のウェル形成方法を示す工程断面図。
【符号の説明】
２１    半導体基板            ２２    バッファ酸化膜
２３    ｎシールド領域        ２４、２６    感光膜
２５ａ    ｎシールド側壁      ２５ｂ    高濃度ｎシールド側壁
２７ａ    第１ｐウェル        ２７ｂ    第２ｐウェル
２７ｃ    ｐ型埋込領域        ２７ｄ    第３ｐウェル
２８    ｎウェル
【図１】
0004037948.tif 000002
【図２】
0004037948.tif 000003
【図３】
0004037948.tif 000004