(57)【特許請求の範囲】
【請求項１】
第１の半導体層と、
この第１の半導体層の上層側に形成され、前記第１の半導体層よりも格子定数が大きく設定される第２の半導体層と、
前記第１の半導体層と前記第２の半導体層との間に形成され、格子定数が前記第１の半導体層よりも大きく且つ前記第２の半導体層よりも小さく設定される格子定数調整用のバッファ層とを備え、
前記バッファ層は、前記第１及び第２の半導体層の何れかと同一である複数の元素で構成されていると共に、少なくとも前記第１及び第２の半導体層夫々の構成元素を１つずつ含み、それらの元素の内少なくとも２元素間の組成比が夫々異なる複数の分割層で構成され、
前記複数の分割層の内、積層方向に隣接する分割層間の各界面において格子定数が不連続に増加すると共に、各分割層内では、格子定数が積層方向について連続的に増加するように構成されていることを特徴とする半導体装置。
【請求項２】
前記バッファ層は、２つ以上の元素からなり、それら元素の組成比が変化することで格子定数が変化する化合物半導体で構成され、
前記隣接する分割層間の各界面における格子定数の不連続な増加は、前記組成比の変化により生じていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記組成比は、各分割層内において線形に変化するように設定されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記組成比は、各分割層内において曲線状に変化するように設定されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記組成比は、各分割層内において、積層方向に隣接している他の分割層との少なくとも一方側の界面付近で曲線状に変化するように設定されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記バッファ層は、Ｐ，Ｑ，Ｒを夫々単一若しくは複数の元素とし、且つ、
元素Ｐ及びＱが第２族であれば、元素Ｒは第６族，
元素Ｐ及びＱが第３族であれば、元素Ｒは第５族，
元素Ｐ及びＱが第４族であれば、元素Ｒは第４族，
元素Ｐ及びＱが第５族であれば、元素Ｒは第３族，
元素Ｐ及びＱが第６族であれば、元素Ｒは第２族であるものとして、
ｘを組成比とすると、ＰｘＱ１−ｘＲ（０＜ｘ＜１）で構成されていることを特徴とする請求項１乃至５の何れかに記載の半導体装置。
【請求項７】
前記第１の半導体層は、ＧａＡｓで構成され、
前記第２の半導体層は、Ｉｎ０．５２Ａｌ０．４８Ａｓで構成され、
前記バッファ層は、元素ＰがＩｎ，元素ＱがＡｌまたはＧａまたはＡｌとＧａとの混成物，元素ＲがＡｓで構成されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
第１の半導体層と、この第１の半導体層の上層側に形成され、前記第１の半導体層よりも格子定数が大きく設定される第２の半導体層と、前記第１の半導体層と前記第２の半導体層との間に形成され、格子定数が前記第１の半導体層よりも大きく且つ前記第２の半導体層よりも小さく設定される格子定数調整用のバッファ層とを備え、
元素Ｐ，Ｑを夫々単一若しくは複数の第３族元素，元素Ｒを夫々単一若しくは複数の第５族元素として、ｘを組成比とすると、
前記第２の半導体層及び前記バッファ層は、第３族−第５族化合物半導体ＰｘＱ１−ｘＲ（０＜ｘ＜１）で構成され、
前記バッファ層が、組成比ｘが夫々異なる複数の分割層で構成される半導体装置を、分子線エピタキシャル成長装置を用いて形成する半導体装置の製造方法において、
前記複数の分割層の形成工程は、最下層を除く夫々の分割層の下層の形成工程終了後に一旦前記分子線エピタキシャル成長装置に配置されている元素Ｐ，Ｑの各セルのシャッタを閉じてから、元素Ｐのセルの温度を前記下層の形成工程終了時における元素Ｐのセルの温度よりも高く設定した後、再び前記各セルのシャッタを開いて当該工程を開始し、元素Ｐのセルの温度を上昇させながら当該分割層を形成して、各分割層内の格子定数を積層方向について増加させることを特徴とする半導体装置の製造方法。
【請求項９】
第１の半導体層と、この第１の半導体層の上層側に形成され、前記第１の半導体層よりも格子定数が大きく設定される第２の半導体層と、前記第１の半導体層と前記第２の半導体層との間に形成され、格子定数が前記第１の半導体層よりも大きく且つ前記第２の半導体層よりも小さく設定される格子定数調整用のバッファ層とを備え、
元素Ｐ，Ｑを夫々単一若しくは複数の第３族元素，元素Ｒを夫々単一若しくは複数の第５族元素として、ｘを組成比とすると、
前記第２の半導体層及び前記バッファ層は、第３族−第５族化合物半導体ＰｘＱ１−ｘＲ（０＜ｘ＜１）で構成され、
前記バッファ層が、組成比ｘが夫々異なる複数の分割層で構成される半導体装置を、分子線エピタキシャル成長装置を用いて形成する半導体装置の製造方法において、
前記分子線エピタキシャル成長装置に元素Ｐのセルを２本以上配置し、
前記複数の分割層の形成工程は、最下層を除く夫々の分割層の下層の形成工程に用いた元素Ｐのセル（下層セル）とは異なる元素Ｐのセル（上層セル）を用いて、当該上層セルの温度を、予め前記下層の形成工程終了時における前記下層セルの温度よりも高く設定しておき、前記下層の形成工程が終了すると前記下層セルのシャッタを閉じ、その終了と同時に前記上層セルのシャッタを開いて当該工程を開始し、前記上層セルの温度を上昇させながら当該分割層を形成して、各分割層内の格子定数を積層方向について増加させることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１の半導体層は、ＧａＡｓで構成され、
前記第２の半導体層は、Ｉｎ０．５２Ａｌ０．４８Ａｓで構成され、
前記バッファ層は、元素ＰがＩｎ，元素ＱがＡｌまたはＧａまたはＡｌとＧａとの混成物，元素ＲがＡｓで構成されることを特徴とする請求項８または９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、格子定数の異なる２つの半導体層を有してなる半導体装置及びその半導体装置の製造方法に関する。
【０００２】
【従来の技術】
このような半導体装置として、例えば、ＩｎＡｌＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴ(High Electron Mobility Transistor) は、ＡｌＧａＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴと比較してチャネル層のＩｎ組成を高めることが可能であり、高い電子移動度が得られる。このため、ミリ波領域において動作する高利得，低雑音指数のデバイス（例えば、増幅器など）を得ることができるという特徴を有している。
【０００３】
しかし、Ｉｎ組成を高めると、ＩｎＧａＡｓの格子定数が大きくなることから、ＡｌＧａＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴでは用いることができたＧａＡｓ基板を用いることができなくなってしまう。従って、ＩｎＡｌＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴの基板としては、Ｉｎ０．５２Ａｌ０．４８Ａｓとの格子整合が良好であるＩｎＰ基板を使わざるを得なかった。このＩｎＰ基板は、ＧａＡｓ基板に比較して非常に高価であり、低コスト化を図ることが課題の一つとして存在している。
【０００４】
この問題を解決するために、改めて、ＧａＡｓ基板上にＩｎＡｌＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴを形成することが試みられている。上述のように、Ｉｎ０．５２Ａｌ０．４８ＡｓとＧａＡｓとの間には約４％の格子不整合があることから、ＩｎＡｌＡｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴをＧａＡｓ基板上に直接形成すると、転位の発生などにより結晶性が著しく低下し、電子移動度が極端に低下してしまう。従って、上記の着想を実現するためには、両者間の格子不整合を緩和する技術が不可欠である。
【０００５】
このような格子不整合を緩和する技術の一つとして、ＧａＡｓ基板とＩｎ０．５２Ａｌ０．４８Ａｓ／ｐ−ＩｎＧａＡｓ系ＨＥＭＴとの間に、格子定数調整用のバッファ層を介挿する方式が種々考案されている。例えば、図１０に示すものは、材料としてＩｎＡｌＡｓ，ＩｎＧａＡｓを用いて、基板１の上に形成するバッファ層２におけるＩｎ組成を“０”から略線形に増加させることで、基板１とバッファ層２の上層に形成されるＨＥＭＴ層との格子定数を緩やかに連結しようとする方式(Linearly Graded) である。
【０００６】
また、図１１に示すものは、バッファ層２を複数層２ａ〜２ｅに分割して、Ｉｎ組成を各層毎にステップ的に増加させることで、基板１とＨＥＭＴ層との格子定数を緩やかに連結しようとする方式(Step Graded) である。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記２つの方式では、結晶性の改善効果は不十分であった。即ち、“Linearly Graded ”は、転位の発生を抑制する効果を有しているが、発生した転位がＨＥＭＴ層に貫通するのを防ぐことが難しい。また、“Step Graded ”は、発生した転位を各層間の界面で押し止める効果を有しているが、転位の抑制効果が小さい。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、第１の半導体層の上層に格子定数差が比較的大きい第２の半導体層を形成する場合に、転位の発生を抑制し得ると共に、発生した転位が第２の半導体層に貫通するのを防ぐことができる半導体装置及びその半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１記載の半導体装置によれば、第１の半導体層と第２の半導体層との間に形成される格子定数調整用のバッファ層について、積層方向に隣接する分割層内で格子定数が積層方向について連続的に増加することで、第１の半導体層と第２の半導体層との格子定数差を徐々に縮小して格子定数の転位の発生を抑制することができる。また、隣接する分割層間の各界面において格子定数を不連続に増加させることで、発生した転位を各層間の界面で押し止めることができる。
【００１０】
従って、例えば、第１の半導体層と第２の半導体層との格子定数差が比較的大であっても、前記バッファ層により格子定数差を吸収緩和して格子不整合に起因する結晶性の低下を防ぐことができるので、半導体層の材料を広範囲に選択することが可能となる。
【００１１】
請求項２記載の半導体装置によれば、バッファ層を、２つ以上の元素からなり、それら元素の組成比が変化することで格子定数が変化する化合物半導体で構成する。この場合、前記隣接する分割層間の各界面における格子定数の不連続な増加は、前記組成比の変化により生じている。
【００１２】
請求項３乃至５記載の半導体装置によれば、バッファ層における積層方向の組成比を、各分割層内において線形に（請求項３）、或いは曲線状に（請求項４）、または積層方向に隣接している他の分割層との少なくとも一方側の界面付近で曲線状に変化するように（請求項５）設定するので、転位の発生を抑制するのに好適である。
【００１３】
請求項６または７記載の半導体装置によれば、バッファ層は、夫々単一若しくは複数の元素Ｐ，Ｑ，Ｒによって、ｘを組成比としてＰｘＱ１−ｘＲ（０＜ｘ＜１）で構成する（請求項６）。具体的には、第１の半導体層をＧａＡｓで構成し、第２の半導体層をＩｎ０．５２Ａｌ０．４８Ａｓで構成すると共に、バッファ層を、元素ＰをＩｎ，元素ＱをＡｌまたはＧａまたはＡｌとＧａとの混成物，元素ＲをＡｓで構成するので（請求項７）、比較的安価なＧａＡｓを基板としてその上層に例えばＨＥＭＴなどの素子を構成することができる。
【００１４】
請求項８記載の半導体装置の製造方法によれば、第１の半導体層上に、元素Ｐ，Ｑ，Ｒによる組成がＰｘＱ１−ｘＲである格子定数調整用のバッファ層を分子線エピタキシャル（ＭＢＥ）成長装置を用いて形成する際に、最下層を除く夫々の分割層を形成する場合は、当該分割層の下層の形成工程終了後に、一旦ＭＢＥ成長装置に配置されている元素Ｐ，Ｑの各セルのシャッタを閉じて、成長を停止させる。
【００１５】
そして、その間に、元素Ｐのセルの温度を下層の形成工程終了時における元素Ｐのセル（以下、Ｐセルと称す）の温度よりも高く設定した後、再び前記各セルのシャッタを開いて当該工程を開始する。すると、当該分割層における元素Ｐの組成比の初期値は、その下層における組成比の最終値に対して、Ｐセルの温度設定を高めた分だけ離散的に上昇することで不連続に増加する。
【００１６】
それから、Ｐセルの温度を上昇させながら当該分割層を成長させると、当該分割層内における元素Ｐの組成比もその温度上昇に伴って上昇する。従って、以上のような工程を必要な層数分経ることにより、隣接する分割層間の各界面において組成比が不連続に増加し、各分割層内における組成比が積層方向について連続的に増加するバッファ層を形成することができる。
【００１７】
請求項９記載の半導体装置の製造方法によれば、ＭＢＥ成長装置に元素Ｐのセルを２本以上配置して最下層を除く夫々の分割層を形成する場合は、当該分割層の下層の形成工程に用いた元素Ｐのセル（下層セル）とは異なるセル（上層セル）を用いて、当該上層セルの温度を、予め前記下層の形成工程終了時における下層セルの温度よりも高く設定しておく。そして、下層の形成工程が終了すると下層セルのシャッタを閉じ、その終了と同時に上層セルのシャッタを開いて当該分割層の形成工程を開始する。
【００１８】
即ち、請求項８のように隣接する分割層間において組成比が不連続に変化するバッファ層を形成する場合に、特定のＰセルの温度を変化させて第（ｉ−１）番目の分割層の成長に使用している間は、その他の内何れか１つのＰセルの温度を、第ｉ番目の分割層の成長開始時に必要とされる温度に予め設定しておくことができる。従って、下層の成長が終了すると同時にその上層に位置する分割層の成長を開始させることができるようになり、製造時間を短縮することができる。
【００１９】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。図２は、ＭＢＥ(Molecular Beam Epitaxitial:分子線エピタキシャル) 成長装置１１の構成を模式的に示すものである。ＭＢＥ成長装置１１は、試料準備室１２及び成長室１３の２室を備えており、両者の間は、バルブ１４により開閉されるようになっている。
【００２０】
成長室１３の内部は、図示しない真空ポンプで吸引されることにより超高真空度が達成されるようになっており、ターゲットとなる基板を加熱，保持するための基板ホルダ１５が配置されている。また、成長室１３の内部には、基板の位置に置いて分子線の強度が一様になるように、分子線の蒸発源たる複数のセル１６が配置されている。
【００２１】
各セル１６の内部には、複数のるつぼ１７が保持されている。これらのるつぼ１７は、内部に投入される材料と反応しないようにｐＢＮ(pyrolytic Boron Nitride) などで構成されている。また、高温に加熱されるセル１６の周囲からガスが放出されるのを抑制して成長室１３内部の真空度を維持するため、各セル１６の外部には、内部が液体窒素などで冷却されたシュラウド１８が設置されている。そして、各セル１６の開口部は、シャッタ１９により開閉されるようになっている。
【００２２】
次に、このＭＢＥ成長装置１１を用いて、図１に示す半導体装置２０を形成するプロセスについて説明する。両面が研磨され、厚さ６００μｍ程度に設定された半絶縁性のＧａＡｓ基板（第１の半導体層）２１を試料準備室１２に入れて２００℃程度に加熱し、ＧａＡｓ基板２１に吸着したガスを除去した後、成長室１３内の基板ホルダ１５にセットする。
【００２３】
それから、ＧａＡｓ基板２１表面の酸化物を除去するため、ＧａＡｓ基板２１に５族元素（例えば、Ａｓなど）のビームを照射しながら４００〜６００℃に加熱してサーマルクリーニングを行う。セル１６（Ａｓ）のシャッタ１９は常に開いておく。次に、予め適当な温度に設定しておいたセル１６（Ｇａ）のシャッタ１９を開いて、ＧａＡｓ層２１ａを２０ｎｍ程度の厚さに形成する。次に、セル１６（Ａｌ）のシャッタ１９を開いて、ＡｌＡｓ層２１ｂを２０ｎｍ程度の厚さに形成する。
【００２４】
ここで、ＧａＡｓ層２１ａは、サーマルクリーニングによって荒れたＧａＡｓ基板２１の表面を滑らかにするために形成されるものである。また、ＡｌＡｓ層２１ｂは、以降、上層に形成されるＩｎＡｌＡｓ系のバッファ層２２をよりスムーズに形成するために形成されるものである。
【００２５】
次に、格子定数整合用のバッファ層２２を形成する。セル１６（Ｉｎ１），１６（Ａｌ）のシャッタ１９を開いて、第１バッファ層２２ａとなるノンドープのＩｎｘＡｌ１−ｘＡｓを２００ｎｍ程度成長させる。
【００２６】
この際、セル１６（Ｉｎ１）の温度を、成長期間の前半は比較的急に増加させ、後半は比較的緩やかに増加させるように制御する。また、セル１６（Ａｌ）の温度は一定に維持するように制御する。斯様に温度制御することで、図１（ａ）に示すように、第１バッファ層２２ａのＩｎ組成（モル比）比ｘを成長初期の層下面側において０．０２に設定し、そこから変化軌跡が略線形となるようにして、成長終期の層上面側において０．１０となるように設定する。尚、図１（ａ）では、横軸にＩｎ組成比ｘをとり、縦軸にバッファ層２２の積層厚さをとって表している。
【００２７】
そして、上記工程の間に、セル１６（Ｉｎ２）の温度を、当該工程終了時におけるセル１６（Ｉｎ１）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ１）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ２）のシャッタ１９を開き、第２バッファ層２２ｂとなるノンドープのＩｎｘＡｌ１−ｘＡｓを２００ｎｍ程度成長させる。
【００２８】
この際、セル１６（Ｉｎ２）の温度を、第１バッファ層２２ａと同様に、成長期間の前半は比較的急に増加させ後半は比較的緩やかに増加させるように制御する。また、セル１６（Ａｌ）の温度は、一定に維持するようにする。そして、第２バッファ層２２ｂのＩｎ組成比ｘを、成長初期の層下面側において０．１２に設定し、そこから略線形に変化して成長終期の層上面側において０．２０となるように設定する。
【００２９】
次に、上記工程の間に、セル１６（Ｉｎ１）の温度を、当該工程終了時におけるセル１６（Ｉｎ２）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ２）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ１）のシャッタ１９を開き、第３バッファ層２２ｃとなるノンドープのＩｎｘＡｌ１−ｘＡｓを２００ｎｍ程度成長させる。この際、セル１６（Ｉｎ１），１６（Ａｌ）の温度を、上記と同様に制御して、第３バッファ層２２ｃのＩｎ組成比ｘを、層下面側において０．２２に設定し、そこから略線形に変化して層上面側において０．３０となるように設定する。
【００３０】
以下、同様にして、セル１６（Ｉｎ２），セル１６（Ｉｎ１）を交互に使用することで、第４バッファ層２２ｄ，第５バッファ層２２ｅを夫々２００ｎｍ程度成長させる。第４バッファ層２２ｄについては、Ｉｎ組成比ｘを層下面側において０．３２に設定し、層上面側において０．４０となるように設定する。また、第５バッファ層２２ｅについては、Ｉｎ組成比ｘを層下面側において０．４２に設定し、層上面側において０．５０となるように設定する。
【００３１】
以上で第１〜第５バッファ層（分割層）２２ａ〜２２ｅの形成工程が完了し、図１（ａ）に示すように、各バッファ層２２ａ〜２２ｅにおけるＩｎ組成比ｘが、各層の界面毎に不連続となり、且つ、各層内においては略線形に変化するようになる。
【００３２】
次に、このバッファ層２２の上層に、ＨＥＭＴを構成する各層を形成する。先ず、上層から基板２１側への電流漏れを抑制するためのバッファ層（第の２半導体層）２３となるノンドープのＩｎ０．５２Ａｌ０．４８Ａｓを１００ｎｍ成長させる。次に、第１チャネル層２４ａとなるノンドープのＩｎ０．８Ｇａ０．２Ａｓを１６ｎｍ成長させた後、第２チャネル層２４ｂとなるノンドープのＩｎ０．５３Ｇａ０．４７Ａｓを４ｎｍ成長させる。
【００３３】
次に、スペーサ層２５となるノンドープのＩｎ０．５２Ａｌ０．４８Ａｓを５ｎｍ成長させてから、Ｓｉからなるδドープ層２６をキャリア供給層として形成する。それから、ゲートコンタクト層２７となるノンドープのＩｎ０．５２Ａｌ０．４８Ａｓを２０ｎｍ成長させ、最後に、キャップ層２８となるｎ型のＩｎ０．５３Ｇａ０．４７Ａｓを２０ｎｍ成長させる。尚、以上において、バッファ層２３からキャップ層２８までを、ＨＥＭＴ部２９と称する。
【００３４】
以上のように本実施例によれば、Ｉｎ０．５２Ａｌ０．４８Ａｓ／ｐ−ＩｎＧａＡｓ系のＨＥＭＴ部２９をＧａＡｓ基板２１上に形成する場合に、両者間に５層構造のバッファ層２２を配置して、各バッファ層２２ａ〜２２ｅにおけるＩｎ組成比ｘが各層の界面毎に不連続となるようにギャップ（０．０２）を設け、且つ、各層内においては略線形に変化するように形成した。
【００３５】
即ち、Ｉｎ組成比ｘが各バッファ層２２ａ〜２２ｅ内において略線形に変化することで、下層のＧａＡｓ基板２１と、上層の組成がＩｎ０．５２Ａｌ０．４８Ａｓであるバッファ層２３との間の格子定数のギャップを滑らかに調整して転位の発生を抑制し、格子不整合に起因する結晶性の低下を防ぐことができる。そして、Ｉｎ組成比ｘが各層の界面毎に不連続となることで、転位が発生した場合であっても、その転位を各層間の界面で押し止めることが可能となり、ＨＥＭＴ部２９に貫通することを防止することができる。従って、基板の材料に安価なＧａＡｓを用いた場合であっても、ＨＥＭＴの電子移動度を、ＩｎＰを用いた場合と同低度に維持することができる。
【００３６】
また、本実施例によれば、各バッファ層２２ａ〜２２ｅを形成する際に、ＭＢＥ成長装置１１においてＩｎを供給するセル１６を２つ使用したので、各層の界面毎にＩｎ組成比ｘが不連続となる構造であっても、１つの層を成長させている間に、次の層の成長を開始させるためのセル１６の温度を予め設定しておくことができ、バッファ層２２をより短時間で形成することができる。
【００３７】
（第２実施例）
図３は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。尚、以降の各実施例においては、ＧａＡｓ基板２１とＨＥＭＴ部２９との間に配置される格子定数調整用のバッファ層の形成態様のみが異なっており、そのバッファ層の形成工程部分だけを述べる。
【００３８】
また、第２実施例においては、ＭＢＥ成長装置１１においてＩｎを供給するセル１６（Ｉｎ）を１つのみ使用して半導体装置３０を形成する。また、セル１６（Ａｌ）の温度は、第１実施例と同様に設定した後、一定に維持するように制御する。最初に、各セル１６（Ｉｎ）及び１６（Ａｌ）のシャッタ１９を開いて、第１バッファ層３１ａとなるノンドープのＩｎｘＡｌ１−ｘＡｓを２００ｎｍ程度成長させる。
【００３９】
この際、セル１６（Ｉｎ）の温度増加を、成長期間の初期と終期において、中間期よりも比較的緩やかにするように制御する。斯様に制御することで、第１バッファ層３１ａのＩｎ組成比ｘを、成長初期の層下面側において０．０２に設定し、成長終期の層上面側において０．１０となるように設定すると共に、図３（ａ）に示すように、積層厚さに対する変化軌跡が層下面近傍側では上に凸となる曲線を描くように（即ち、変化率が徐々に大となるように）、層上面近傍側では下に凸となる曲線を描くように（即ち、変化率が徐々に小となるように）する。
【００４０】
その結果、Ｉｎ組成比ｘは、第１バッファ層３１ａの下層部分では殆ど変化せず略一定となり、第１バッファ層３１ａの中間部分においては略線形に変化し、第１バッファ層３１ａの上層部分では、再び殆ど変化せず略一定となる。
【００４１】
そして、第１バッファ層３１ａの形成工程が終了し、セル１６（Ｉｎ），１６（Ａｌ）のシャッタ１９を閉じると、セル１６（Ｉｎ）の温度が前記終了時点よりもある程度上昇するまで待機する。それから、再び全てのセル１６のシャッタ１９を開き、次の第２バッファ層３１ｂとなるノンドープのＩｎｘＡｌ１−ｘＡｓの成長を開始させる。
【００４２】
この第２バッファ層３１ｂも、第１バッファ層３１ａと同様に２００ｎｍ程度成長させる。また、Ｉｎ組成比ｘは、セル１６（Ｉｎ）の温度上昇により成長初期の層下面側において０．１２となるように設定する。それから第１バッファ層３１ａと同様の温度制御を施すことにより、Ｉｎ組成比ｘの変化軌跡が層下面近傍側では上に凸となる曲線を描き、層上面近傍側では下に凸となる曲線を描くようにして、成長終期の層上面側において０．２０となるように設定する。
【００４３】
以下、同様の工程により、第３〜第５バッファ層３１ｃ〜３１ｅを夫々２００ｎｍ程度の厚さに形成する。尚、第３〜第５バッファ層３１ｃ〜３１ｅ夫々の層下面側及び層上面側におけるＩｎ組成比ｘは、第１実施例と同様に設定される。
【００４４】
以上のように第２実施例によれば、ＨＥＭＴ部２９をＧａＡｓ基板２１上に形成する場合に、両者間に格子定数調整用のバッファ層３１を配置して、第１〜第５バッファ層（分割層）３１ａ〜３１ｅにおけるＩｎ組成比ｘが、各層の界面毎に不連続となり、且つ、各層内においては、Ｉｎ組成比ｘの変化軌跡が層下面近傍側では上に凸となる曲線を描き、層上面近傍側では下に凸となる曲線を描くように形成した。
【００４５】
そして、第１〜第５バッファ層３１ａ〜３１ｅの夫々におけるＩｎ組成比ｘを各層の中間部分で変化させるようにして、下層部分及び上層部分では殆ど変化させないように設定した。従って、各層において、上下に隣接する他の層との界面付近での転位の発生を一層抑制することができる。
【００４６】
また、第２実施例によれば、各バッファ層３１ａ〜３１ｅを形成する際に、ＭＢＥ成長装置１１においてＩｎを供給するセル１６を１つだけ使用したので、使用できるセル１６の数に制限がある場合でも、各層の界面毎にＩｎ組成比ｘが不連続となる構造のバッファ層３１を形成することができる。
【００４７】
（第３実施例）
図４は、本発明の第３実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第３実施例の半導体装置３２における格子定数調整用のバッファ層３３は、以下のように形成する。各セル１６の温度を第１実施例と同様に初期設定してから、セル１６（Ｉｎ１）及び１６（Ａｌ）のシャッタ１９を開いて、第１バッファ層３３ａとなるノンドープのＩｎｘＡｌ１−ｘＡｓを２００ｎｍ程度成長させる。
【００４８】
この際、セル１６（Ｉｎ１）の温度を、成長期間の初期と終期において、増加割合が中間期よりも比較的大となるように制御する。また、セル１６（Ａｌ）の温度は一定に維持するように制御する。斯様に温度制御することで、図４（ａ）に示すように、第１バッファ層３３ａのＩｎ組成比ｘを成長初期の層下面側において０．０２に設定し、成長終期の層上面側において０．１０となるように設定する。
【００４９】
そして、積層厚さに対する変化軌跡が層下面近傍側では下に凸となる曲線を描き、層上面近傍側では上に凸となる曲線を描くようにする。その結果、Ｉｎ組成比ｘは、第１バッファ層３３ａの下層部分及び上層部分では急激に変化して、中間部分においては略線形で比較的緩やかに変化するようになる。
【００５０】
それから、上記工程の間に、セル１６（Ｉｎ２）の温度を、当該工程終了時におけるセル１６（Ｉｎ１）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ１）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ２）のシャッタ１９を開き、第２バッファ層３３ｂとなるノンドープのＩｎｘＡｌ１−ｘＡｓを２００ｎｍ程度成長させる。
【００５１】
この際、セル１６（Ｉｎ２）の温度を、第１バッファ層３３ａと同様に、成長期間の初期と終期において、増加割合が中間期よりも比較的大となるように制御する。また、セル１６（Ａｌ）の温度は、一定に維持するようにする。そして、第２バッファ層３３ｂのＩｎ組成比ｘを、成長初期の層下面側において０．１２に設定し、成長終期の層上面側において０．２０となるように設定すると共に、積層厚さに対する変化軌跡が層下面近傍側では下に凸となる曲線を描き、層上面近傍側では上に凸となる曲線を描くようにする。
【００５２】
次に、上記工程の間に、セル１６（Ｉｎ１）の温度を、当該工程終了時におけるセル１６（Ｉｎ２）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ２）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ１）のシャッタ１９を開き、第３バッファ層３３ｃとなるノンドープのＩｎｘＡｌ１−ｘＡｓを２００ｎｍ程度成長させる。
【００５３】
この際、セル１６（Ｉｎ１）及び１６（Ａｌ）の温度を、上記と同様に制御して、第３バッファ層３３ｃのＩｎ組成比ｘを、層下面側において０．２２に設定し、成長終期の層上面側において０．３０となるように設定すると共に、積層厚さに対する変化軌跡が層下面近傍側では下に凸となる曲線を描き、層上面近傍側では上に凸となる曲線を描くようにする。
【００５４】
以下、同様にして、セル１６（Ｉｎ２），セル１６（Ｉｎ１）を交互に使用することで、第４バッファ層３３ｄ，第５バッファ層３３ｅを夫々２００ｎｍ程度成長させる。第４バッファ層３３ｄについては、Ｉｎ組成比ｘを層下面側において０．３２に設定し、層上面側において０．４０となるように設定する。また、第５バッファ層３３ｅについては、Ｉｎ組成比ｘを層下面側において０．４２に設定し、層上面側において０．５０となるように設定する。以上で第１〜第５バッファ層（分割層）３３ａ〜３３ｅの形成工程が完了する。
【００５５】
以上のように第３実施例によれば、ＨＥＭＴ部２９をＧａＡｓ基板２１上に形成する場合に、両者間に５層構造のバッファ層３３を配置して、第１〜第５バッファ層（分割層）３３ａ〜３３ｅにおけるＩｎ組成比ｘが、各層の界面毎に不連続となり、且つ、各層内においては、Ｉｎ組成比ｘの変化軌跡が層下面近傍側では下に凸となる曲線を描き、層上面近傍側では上に凸となる曲線を描くように形成した。
【００５６】
そして、第１〜第５バッファ層３３ａ〜３３ｅの夫々におけるＩｎ組成比ｘを各層の、下層部分及び上層部分で比較的急激に変化させるように設定したので、転位を止める効果を一層高めることができる。
【００５７】
（第４実施例）
図５は、本発明の第４実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第４実施例の半導体装置３４における格子定数調整用のバッファ層３５は、以下のように形成する。各セル１６の温度を第１実施例と同様に初期設定してから、セル１６（Ｉｎ１）及び１６（Ａｌ）のシャッタ１９を開いて、第１バッファ層３５ａとなるノンドープのＩｎｘＡｌ１−ｘＡｓを２００ｎｍ程度成長させる。
【００５８】
この際、セル１６（Ｉｎ１）の温度を、略線形に増加させるように制御する。また、セル１６（Ａｌ）の温度は一定に維持するように制御する。斯様に温度制御することで、図５（ａ）に示すように、第１バッファ層３５ａのＩｎ組成比ｘを成長初期の層下面側において０．０２に設定し、成長終期の層上面側において０．１０となるように設定する。
【００５９】
そして、積層厚さに対する変化軌跡が下に凸となる曲線を描くようにする。その結果、ＩｎＡｌＡｓの成長レートが除々に高まるため、Ｉｎ組成比ｘは、第１バッファ層３５ａの上層部分では、他の部分よりも比較的緩やかに変化するようになる。
【００６０】
それから、上記工程の間に、セル１６（Ｉｎ２）の温度を、当該工程終了時におけるセル１６（Ｉｎ１）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ１）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ２）のシャッタ１９を開き、第２バッファ層３５ｂとなるノンドープのＩｎｘＡｌ１−ｘＡｓを２００ｎｍ程度成長させる。
【００６１】
この際、セル１６（Ｉｎ２）の温度を、第１バッファ層３５ａと同様に略線形に増加させるように制御する。また、セル１６（Ａｌ）の温度は、一定に維持するようにする。そして、第２バッファ層３５ｂのＩｎ組成比ｘを、成長初期の層下面側において０．１２に設定し、成長終期の層上面側において０．２０となるように設定すると共に、積層厚さに対する変化軌跡が下に凸となる曲線を描くようにする。
【００６２】
次に、上記工程の間に、セル１６（Ｉｎ１）の温度を、当該工程終了時におけるセル１６（Ｉｎ２）の温度よりも高くなるように予め設定しておき、前工程終了時にセル１６（Ｉｎ２）のシャッタ１９を閉じると同時に、セル１６（Ｉｎ１）のシャッタ１９を開き、第３バッファ層３５ｃとなるノンドープのＩｎｘＡｌ１−ｘＡｓを２００ｎｍ程度成長させる。
【００６３】
この際、セル１６（Ｉｎ１）及び１６（Ａｌ）の温度を上記と同様に制御することで、第３バッファ層３５ｃのＩｎ組成比ｘを、層下面側において０．２２に設定し、層上面側において０．３０となるように設定すると共に、積層厚さに対する変化軌跡が下に凸となる曲線を描くようにする。
【００６４】
以下、同様にして、セル１６（Ｉｎ２），セル１６（Ｉｎ１）を交互に使用することで、第４バッファ層３５ｄ，第５バッファ層３５ｅを夫々２００ｎｍ程度成長させる。第４バッファ層３５ｄについては、Ｉｎ組成比ｘを層下面側において０．３５に設定し、層上面側において０．４０となるように設定する。また、第５バッファ層３５ｅについては、Ｉｎ組成比ｘを層下面側において０．４２に設定し、層上面側において０．５０となるように設定する。以上で第１〜第５バッファ層（分割層）３５ａ〜３５ｅの形成工程が完了する。
【００６５】
以上のように第４実施例によれば、ＨＥＭＴ部２９をＧａＡｓ基板２１上に形成する場合に、両者間に５層構造のバッファ層３５を配置して、第１〜第５バッファ層（分割層）３５ａ〜３５ｅにおけるＩｎ組成比ｘが、図５（ａ）に示すように、各層の界面毎に不連続となり、且つ、各層内においては、積層厚さに対する変化軌跡が下に凸となる曲線を描くようにした。
【００６６】
そして、第１〜第５バッファ層３５ａ〜３５ｅの夫々におけるＩｎ組成比ｘを各層の上層部分では、それ程大きくは変化せず略一定となるように設定したので、第２実施例と同様の効果を得ることができる。また、セル１６の温度制御を比較的容易に行うことができる。
【００６７】
（第５実施例）
図６は、本発明の第５実施例を示すものである。第５実施例の半導体装置３６における格子定数調整用のバッファ層３７は、各第１〜第５バッファ層３７ａ〜３７ｅにおけるＩｎ組成比ｘが、成長期間の初期から終期にかけて第１実施例と同様に略直線で変化させると共に、終期においては、第３実施例と同様にセル１６（Ｉｎ１）または１６（Ｉｎ２）の温度増加割合がその他の期間よりも比較的大となるように制御する。
【００６８】
斯様に温度制御することで、図６（ａ）に示すように、各第１〜第５バッファ層３７ａ〜３７ｅのＩｎ組成比ｘを、各層内において略線形に増加させると共に、層上面近傍側では上に凸となる曲線を描くようにして急激に増加させるようにする。尚、第１〜第５バッファ層３７ａ〜３７ｅのＩｎ組成比ｘの初期値及び終値は、上記各実施例と同様に設定する。以上のような第５実施例によれば、第３実施例と略同様の効果が得られる。
【００６９】
（第６実施例）
図７は、本発明の第６実施例を示すものである。第６実施例の半導体装置３８における格子定数調整用のバッファ層３９は、各第１〜第５バッファ層３９ａ〜３９ｅにおけるＩｎ組成比ｘが、成長期間の初期においては、第２実施例と同様にセル１６（Ｉｎ１）または１６（Ｉｎ２）の温度増加割合を比較的小に設定すると共に、その他の期間においては、第１実施例と同様に、略直線で変化させるように温度制御する。
【００７０】
斯様に温度制御することで、図７（ａ）に示すように、各第１〜第５バッファ層３９ａ〜３９ｅのＩｎ組成比ｘを、各層内の層下面近傍において上に凸となる曲線を描くようにして比較的緩やかに増加させるようにする。また、各第１〜第５バッファ層３９ａ〜３９ｅのＩｎ組成比ｘの初期値及び終値は、上記各実施例と同様に設定する。以上のような第６実施例によれば、第２実施例と略同様の効果が得られる。
【００７１】
（第７実施例）
図８は、本発明の第７実施例を示すものである。第７実施例の半導体装置４０における格子定数調整用のバッファ層４１は、各第１〜第５バッファ層４１ａ〜４１ｅにおけるＩｎ組成比ｘが、成長期間の初期においては、第３実施例と同様にセル１６（Ｉｎ１）または１６（Ｉｎ２）の温度増加割合を比較的大に設定すると共に、その他の期間においては、第１実施例と同様に、略直線で変化させるように温度制御する。
【００７２】
斯様に温度制御することで、図８（ａ）に示すように、各第１〜第５バッファ層４１ａ〜４１ｅのＩｎ組成比ｘを、各層内の層下面近傍において下に凸となる曲線を描くようにして比較的急激に増加させるようにする。また、各第１〜第５バッファ層４１ａ〜４１ｅのＩｎ組成比ｘの初期値及び終値は、上記各実施例と同様に設定する。以上のような第６実施例によれば、第５実施例と略同様の効果が得られる。
【００７３】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
以上の各実施例では、ＨＥＭＴ部２９として、Ｉｎ０．５２Ａｌ０．４８Ａｓ／ｐ−Ｉｎ０．５３Ｇａ０．４７Ａｓ系のＨＥＭＴを形成する場合に、格子定数調整用のバッファ層の材料としてＩｎｘＡｌ１−ｘＡｓを用いたが、これに限ることなく、例えば、ＩｎｘＧａ１−ｘＡｓ，Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＡｓなどを用いても良い。また、元素ＰとしてＳｉ，元素ＱとしてＧｅを選択した４族，４族の組合わせの場合には、元素Ｒに相当するものは不要である。
また、以下の場合についても同様に適用することができる。
▲１▼ＩｎｘＡｌ１−ｘＡｓ，ＩｎｘＧａ１−ｘＡｓ，Ｉｎｘ（ＧａｙＡｌ１−ｙ）１−ｘＡｓなどの材料を用いて格子定数調整用のバッファ層を形成し、ＧａＡｓ基板上にあらゆるタイプのＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを形成す
る場合
▲２▼図９に示すように、Ｓｉ基板（第１の半導体層）４２上に、
ＧａＰｘＡｓ１−ｘ，ＡｌＰｘＡｓ１−ｘなどの材料を用いて格子定数調整用のバッファ層４３（第１〜第５バッファ層（分割層）４３ａ〜４３ｅ）を形成し、あらゆるタイプのＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴ部
（第２の半導体層）４４を構成する場合
▲３▼▲１▼及び▲２▼の組合わせとして、Ｓｉ基板上にあらゆるタイプのＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴを形成する場合
▲４▼ＨＥＭＴに限らず、２族，６族の元素を用いて構成される半導体レーザのような光デバイスなど、その他ミスフィットを整合する必要のある素子を形成する場合
【００７４】
分割層の数は、５層に限らず、より多くても或いはより少なくても良い。また、各分割層間の組成比ｘのギャップは、“０．０２”に限ることなく、より大きくまたはより小さくしても良い。更に、各分割層の厚さも２００μｍに限ることなく適宜設定すれば良い。
組成比の変化の態様は、上記各実施例に示すものに限らず、例えば、セルの温度を単調に増加させることによって、組成比を積層厚さ方向の全域に渡って２次曲線状に変化させるようにしても良い。
例えば、第１実施例において、ＭＢＥ成長装置１１にＩｎを投入したセル１６（Ｉｎ）を３つ以上備えて、その内の特定のセル１６（Ｉｎ）を分割層の成長に使用している場合には、当該特定のセル１６（Ｉｎ）以外のセル１６（Ｉｎ）を、次の分割層の成長工程に備えて温度を設定しておくようにしても良い。
【図面の簡単な説明】
【図１】（ｂ）は本発明の第１実施例における半導体装置の断面を模式的に示す図であり、（ａ）は（ｂ）の格子定数調整用の第１〜第５バッファ層について、積層厚さ方向に対するＩｎ組成比ｘの変化を示す図
【図２】ＭＢＥ成長装置に構成を概略的に示す図
【図３】本発明の第２実施例を示す図１相当図
【図４】本発明の第３実施例を示す図１相当図
【図５】本発明の第４実施例を示す図１相当図
【図６】本発明の第５実施例を示す図１相当図
【図７】本発明の第６実施例を示す図１相当図
【図８】本発明の第７実施例を示す図１相当図
【図９】変形例を示す図１相当図
【図１０】従来技術を示す図１相当図（その１）
【図１１】従来技術を示す図１相当図（その２）
【符号の説明】
１１はＭＢＥ成長装置、１６はセル、１９はシャッタ、２０は半導体装置、２１はＧａＡｓ基板（第１の半導体層）、２２は格子定数調整用のバッファ層、２２ａ〜２２ｅは第１〜第５バッファ層（分割層）、２３はバッファ層（第の２半導体層）、３０は半導体装置、３１は格子定数調整用のバッファ層、３１ａ〜３１ｅは第１〜第５バッファ層（分割層）、３２は半導体装置、３２は格子定数調整用のバッファ層、３２ａ〜３２ｅは第１〜第５バッファ層（分割層）、３４は半導体装置、３５は格子定数調整用のバッファ層、３５ａ〜３５ｅは第１〜第５バッファ層（分割層）、３６は半導体装置、３７は格子定数調整用のバッファ層、３７ａ〜３７ｅは第１〜第５バッファ層（分割層）、３８は半導体装置、３９は格子定数調整用のバッファ層、３９ａ〜３９ｅは第１〜第５バッファ層（分割層）、４０は半導体装置、４１は格子定数調整用のバッファ層、４１ａ〜４１ｅは第１〜第５バッファ層（分割層）、４２はＳｉ基板（第１の半導体層）、４３はバッファ層、４３ａ〜４３ｅは第１〜第５バッファ層（分割層）、４４はＨＥＭＴ部（第２の半導体層）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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