(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁層を形成し、
前記絶縁層内に第１、第２のコンタクトホールを形成し、この第１、第２のコンタクトホールに第１、第２の導電性プラグを埋め込み形成し、
前記第１、第２の導電性プラグを含む前記絶縁層上に配線層を堆積し、
前記配線層をパターニングして、前記第１の導電性プラグ上にボンデイングパッドを形成すると共に前記第２の導電性プラグ上にアライメントマークを形成し、
前記ボンデイングパッド上及びアライメントマーク上を含む全面にバリアメタルを堆積し、
前記ボンデイングパッド上の前記バリアメタル上にハンプ電極を形成し、
前記アライメントマーク上の前記バリアメタルを除去する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の導電性プラグを形成する際に、前記半導体基板に電気的に接続されるように前記第２の導電性プラグを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
王水、エチレンジアミンテトラ酢酸の溶液を用いて前記アライメントマーク上の前記バリアメタルを除去することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に多層配線の最上層にアライメントマークが形成された半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体メモリの高密度化、大容量に伴って、チップ全体が無欠陥であることを要求することは不可能になっており、不良救済回路を内蔵した冗長構成（リダンダンシー）を採用することがメモリＬＳＩおよびメモリ混載ＬＳＩの常識となっている。
【０００３】
不良セルに替わってスペアセルを使用するためには、通常、テスターによって検出した不良セルの番地を記憶した後、ポリシリコンやアルミなどの配線層で形成されたヒューズをレーザーによって溶断（ブロー）し、不良セルに替わってスペアセルが選択されるようにする技術が一般的である。
【０００４】
このヒューズをブローするために、位置合わせのためのアライメントマークが最上層のメタル配線層で形成されている。
【０００５】
図９乃至図１７は、アライメントマークを４層メタル配線構造を有するＬＳＩに適用した場合の従来の製造工程を示している。
【０００６】
まず、図９に示すように、シリコン基板11上に素子分離領域13を形成し、さらに拡散層14のような受動素子やＭＯＳＦＥＴ（ゲート電極を15で示す）のような能動素子を素子分離領域13以外の領域に形成する。なお、12の領域は、後にダイシングラインとなるチップ間領域であり、このダイシングライン領域12上に各種アライメントマークが配置される。
【０００７】
次に、図１０に示すように、BPSG膜のような第１層間絶縁膜16を堆積し、ＣＭＰ（化学機械研磨）法を用いて第１層間絶縁膜16を平坦化する。その後、フォトリソグラフイー法を用いて第１コンタクトホールを開口し、第１タングステン17をＣＶＤ（化学気相成長）法を用いてコンタクトホールに埋め込む。さらに、第１アルミ18を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングする。
【０００８】
次に、図１１に示すように、ＳｉＯ2 膜のような第２層間絶縁膜19を堆積し、ＣＭＰ法を用いて第２層間絶縁膜19を平坦化する。その後、フォトリソグラフイ一法を用いて第２コンタクトホールを開口し、第２タングステン20をＣＶＤ法を用いてコンタクトホールに埋め込む。さらに、第２アルミ21を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングする。
【０００９】
次に、図１２に示すように、ＳｉＯ2 膜のような第３層間絶縁膜22を堆積し、ＣＭＰ法を用いて第３層間絶縁膜22を平坦化する。その後、フォトリソグラフイ一法を用いて第３コンタクトホールを開口し、第３タングステン23をＣＶＤ法を用いてコンタクトホールに埋め込む。さらに、第３アルミ24を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングする。
【００１０】
次に、図１３に示すように、ＳｉＯ2 膜のような第４層間絶縁膜25を堆積し、ＣＭＰ法を用いて第４層間絶縁膜25を平坦化する。その後、フォトリソグラフイー法を用いて第４コンタクトホールを開口し、第４タングステン26をＣＶＤ法を用いてコンタクトホールに埋め込む。さらに、第４アルミ27を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングする。
【００１１】
これにより、第４アルミ27からなるメタルヒューズあるいはボンデイングパッドが形成され、また、第４アルミ27の一部27a がアライメントマークとなる。
【００１２】
次に、図１４に示すように、Ｓｉ3 Ｎ4 膜のようなパッシベーション膜28を堆積し、フォトリソグラフイー法を用いて、ボンデイングパッド29上のパッシベーション膜28をエッチングし、開口する。この時、ダイシングライン領域12のアライメントマーク27a 上のパッシベーション膜28も、クラックを防止するためにエッチングされるので、アライメントマーク27a はオーバーエッチングされ露出する。
【００１３】
上記したようにパッド開口工程に際してアライメントマーク27a が側面までオーバーエッチングされて露出すると、その後の工程で、図１５に示すようにアライメントマーク27a が剥がれてしまうことがたびたび起きる。アライメントマーク27a が剥がれた結果、ヒューズブロー用のアライメントマーク27a を検出できなくなり、ヒューズブローができなくなると言う問題が発生する。
【００１４】
また、図１４に示した工程の後に、バンプ（電極形成）工程を行うと、別の問題点も発生する。これについて、図１６乃至図１７を参照して説明する。
【００１５】
図１４に示した工程の後、図１６に示すように、Ti／Ni／Pdのようなバリアメタル30を堆積し、バンプを形成しようとするボンデイングパッド29の上方のバリアメタル30を開口するようにフォトレジスト31を形成する。そして、電解メッキ法などの手法により、ボンデイングパッド29上のバリアメタル30上にAuバンプ32を成長させる。
【００１６】
次に、図１７に示すように、フォトレジスト31を除去した後、パッシベーション膜28上に露出しているバリアメタル30を王水、エチレンジアミンテトラ酢酸などの溶液で除去し、Auバンプ32は残す。
【００１７】
この際、これまでの工程で第４アルミのみで形成されたアライメントマーク27a は、電気的にフローティング状態になっており、チャージアップが可能な状態になっている。したがって、図１７に示したように、パッシベーション膜28上に露出しているバリアメタル30を王水、エチレンジアミンテトラ酢酸などの溶液で除去する時に、前記アライメントマーク27a がチャージアップした状態になっていると、バリアメタル30下のアルミ（アライメントマーク27a ）までエッチングされてしまう。
【００１８】
これにより、これまでの工程で形成されたアライメントマーク27a が腐食状態のアライメントマーク33になってしまう。したがって、ヒューズブロー用のアライメントマーク33を検出できなくなり、ヒューズブローができなくなるという問題が発生する。
【００１９】
【発明が解決しようとする課題】
上記したように従来の半導体装置は、パッド開口工程に際してアライメントマークが側面までオーバーエッチングされて露出し、その後の工程でアライメントマークが剥がれてしまうことがたびたび起き、ヒューズブロー時にヒューズブロー用のアライメントマークを検出できなくなり、ヒューズブローができなくなるという問題があった。
【００２０】
また、バンプ工程に際して、バンプ電極部以外の領域に露出しているバリアメタルを溶液で除去する時にバリアメタル下のアライメントマークまでエッチングされ、ヒューズブロー時にヒューズブロー用のアライメントマークを検出できなくなり、ヒューズブローができなくなるという問題があった。
【００２１】
本発明は上記の問題点を解決すべくなされたもので、パッド開口工程に際してアライメントマークが側面までオーバーエッチングされて露出しても、その後の工程でアライメントマークが剥がれてしまうことを防止し、ヒューズブロー時にヒューズブロー用のアライメントマークの検出を可能とする半導体装置を提供することを目的とする。
【００２２】
また、本発明の他の目的は、バンプ電極部以外の領域に露出しているバリアメタルを溶液で除去する時にバリアメタル下のアライメントマークまでエッチングされてしまうことを防止し、ヒューズブロー時にヒューズブロー用のアライメントマークの検出を可能とする半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に絶縁層を形成し、前記絶縁層内に第１、第２のコンタクトホールを形成し、この第１、第２のコンタクトホールに第１、第２の導電性プラグを埋め込み形成し、前記第１、第２の導電性プラグを含む前記絶縁層上に配線層を堆積し、前記配線層をパターニングして、前記第１の導電性プラグ上にボンデイングパッドを形成すると共に前記第２の導電性プラグ上にアライメントマークを形成し、前記ボンデイングパッド上及びアライメントマーク上を含む全面にバリアメタルを堆積し、前記ボンデイングパッド上の前記バリアメタル上にハンプ電極を形成し、前記アライメントマーク上の前記バリアメタルを除去することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２６】
＜第１の実施の形態＞
図１乃至図８は、本発明の第１の実施の形態に係るアライメントマークを４層メタル配線構造を有するＬＳＩに適用した場合の製造工程を示している。
【００２７】
まず、図１に示すように、シリコン基板11上に素子分離領域13を形成し、さらに拡散層14のような受動素子やＭＯＳＦＥＴ（ゲート電極を15で示す）ような能動素子を素子分離領域13以外の領域に形成する。なお、12の領域は、後にダイシングラインとなるチップ間領域であり、このダイシングライン領域12上に各種アライメントマークが配置される。
【００２８】
次に、図２に示すように、BPSG膜のような第１層間絶縁膜16を堆積し、ＣＭＰ法を用いて第１層間絶縁膜16を平坦化する。その後、フォトリソグラフイー法を用いて、拡散層14上やＭＯＳＦＥＴのソース領域あるいはドレイン領域上に対応して第１層間絶縁膜16に第１コンタクトホールを開口し、第１タングステン17をＣＶＤ法を用いてコンタクトホールに埋め込む。この際、ダイシングライン領域12の第１層間絶縁膜16にも第１コンタクトホールを開口し、第１タングステン17を埋め込む。
【００２９】
さらに、第１アルミ18を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングすることにより、第１アルミ18からなる配線を形成するとともに、ダイシングライン領域12の第１コンタクトホールに埋め込まれた第１タングステン17上にも接続パターン部18a を形成する。
【００３０】
次に、図３に示すように、ＳｉＯ2 膜のような第２層間絶縁膜19を堆積し、ＣＭＰ法を用いて第２層間絶縁膜19を平坦化する。その後、フォトリソグラフイ一法を用いて、前記第１アルミ18からなる配線および接続パターン部18a 上に対応して第２層間絶縁膜19に第２コンタクトホールを開口し、第２タングステン20をＣＶＤ法を用いてコンタクトホールに埋め込む。
【００３１】
さらに、第２アルミ21を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングすることにより、第２アルミ21からなる配線を形成するとともに、ダイシングライン領域12の第２コンタクトホールに埋め込まれた第２タングステン20上にも接続パターン部21a を形成する。
【００３２】
次に、図４に示すように、ＳｉＯ2 膜のような第３層間絶縁膜22を堆積し、ＣＭＰ法を用いて第３層間絶縁膜22を平坦化する。その後、フォトリソグラフイ一法を用いて、前記第２アルミ21からなる配線および接続パターン部21a 上に対応して第３層間絶縁膜22に第３コンタクトホールを開口し、第３タングステン23をＣＶＤ法を用いてコンタクトホールに埋め込む。
【００３３】
さらに、第３アルミ24を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングすることにより、第３アルミ24からなる配線を形成するとともに、ダイシングライン領域12の第３コンタクトホールに埋め込まれた第３タングステン23上にも接続パターン部24a を形成する。
【００３４】
次に、図５に示すように、ＳｉＯ2 膜のような第４層間絶縁膜25を堆積し、ＣＭＰ法を用いて第４層間絶縁膜25を平坦化する。その後、フォトリソグラフイー法を用いて、前記第３アルミ24からなる配線および接続パターン部24a 上に対応して第４層間絶縁膜25に第４コンタクトホールを開口し、第４タングステン26をＣＶＤ法を用いてコンタクトホールに埋め込む。
【００３５】
さらに、第４アルミ27を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングすることにより、第４アルミ27からなるメタルヒューズあるいはボンデイングパッドを形成するとともに、ダイシングライン領域12の第４コンタクトホールに埋め込まれた第４タングステン26上にはアライメントマーク27a を形成する。
【００３６】
この段階で、アライメントマーク27a は、下層のコンタクトホールに埋め込まれた導電性のプラグにコンタクトしており、しかも、このプラグおよび下層のアルミ配線（接続パターン）を通してシリコン基板51に電気的に接続された構造となっている。
【００３７】
次に、図６に示すように、Ｓｉ3 Ｎ4 膜のようなパッシベーション膜28を堆積し、フォトリソグラフイー法を用いて、ボンデイングパッド29上のパッシベーション膜28をエッチングし、開口する。この時、ダイシングライン領域12のアライメントマーク27a 上のパッシベーション膜28も、クラックを防止するためにエッチングされるので、アライメントマーク27a はオーバーエッチングされ露出する。
【００３８】
上記したようにアライメントマーク27a が側面までオーバーエッチングされて露出したとしても、アライメントマーク27a は下層のコンタクトホールに埋め込まれた導電性プラグに連なった構造となっているので、その後の工程でアライメントマーク27a が剥がれてしまうような問題は起きない。
【００３９】
即ち、上記第１の実施の形態のＬＳＩによれば、最上層のメタル配線層で形成されているアライメントマーク27a は、下層の導電性プラグに連なった構造を有するので、アライメントマーク27a の形成後の工程でアライメントマーク27a が剥がれてしまうような問題は起きない。
【００４０】
したがって、ヒューズブロー用のアライメントマーク27a を検出できなくなるおそれはなくなり、ヒューズブローができなくなるという問題は発生しない。
【００４１】
＜第２の実施の形態＞
第２の実施の形態では、第１の実施の形態によりアライメントマーク27a を形成した後、バンプ電極形成工程を行う。
【００４２】
図１乃至図８は、本発明の第２の実施の形態に係るアライメントマークを４層メタル配線構造を有するＬＳＩに適用した場合の製造工程を示している。
【００４３】
即ち、第１の実施の形態で説明した図１乃至図６に示したような工程を経た後、図７に示すように、Ti／Ni／Pdのようなバリアメタル30を堆積し、バンプを形成しようとするボンデイングパッド29の上方のバリアメタル30を開口するようにフォトレジスト31を形成する。そして、電解メッキ法などの手法により、ボンデイングパッド29上のバリアメタル30上にAuバンプ32を成長させる。
【００４４】
次に、図８に示すように、フォトレジスト31を除去した後、パッシベーション膜28上に露出しているバリアメタル30を王水、エチレンジアミンテトラ酢酸などの溶液で除去し、Auバンプ32は残す。
【００４５】
この際、図６までの工程でアライメントマーク27a は、下層のコンタクトホールに埋め込まれた導電性プラグおよび下層のアルミ配線（接続パターン）を通してシリコン基板11に電気的に接続された（接地された）構造となっている。
【００４６】
したがって、前記アライメントマーク27a はチャージアップしないので、図８に示したように、パッシベーション膜28上に露出しているバリアメタル30を王水、エチレンジアミンテトラ酢酸などの溶液で除去する時に、バリアメタル30下のアルミからなるアライメントマークはエッチングされることがなく、アライメントマークが腐食することはない。したがって、ヒューズブロー用のアライメントマーク27a を検出できなくなってヒューズブローができなくなるという問題を回避することができる。
【００４７】
即ち、上記第２の実施の形態のＬＳＩによれば、最上層のメタル配線層で形成されているアライメントマークは、下層のコンタクトホールに埋め込まれた導電性プラグおよび下層のアルミ配線（接続パターン）を通してシリコン基板11に電気的に接続された（接地された）構造を有する。
【００４８】
したがって、ボンデイングパッド形成以降の工程でアライメントマークが剥がれたり、バンプ形成工程でのチャージアップによりアライメントマークが腐食するといった問題を回避することができる。
【００４９】
【発明の効果】
上述したように本発明の半導体装置の製造方法によれば、パッド開口工程に際してアライメントマークが側面までオーバーエッチングされて露出しても、その後の工程でアライメントマークが剥がれてしまうことを防止し、ヒューズブロー時にヒューズブロー用のアライメントマークの検出を可能とすることができる。
【００５０】
また、本発明の半導体装置の製造方法によれば、バンプ電極部以外の領域に露出しているバリアメタルを溶液で除去する時にバリアメタル下のアライメントマークまでエッチングされてしまうことを防止し、ヒューズブロー時にヒューズブロー用のアライメントマークの検出を可能とすることができる。
【００５１】
即ち、本発明によれば、アライメントマークが下層のコンタクトホールに埋め込まれたプラグと接続されているので、ボンデイングパッド開口時にアライメントマークが側面までオーバーエッチングされて露出されたとしても、その後の工程でアライメントマークが剥がれてしまうような問題は起きない。
【００５２】
本発明によれば、アライメントマークは、導電性プラグおよび下層の配線を通して半導体基板に電気的に接続された（接地された）状態となっていてチャージアップしないので、アライメントマーク上のバリアメタルを溶液で除去する工程時にアライメントマークまでエッチングされることがない。
【００５３】
本発明によれば、アライメントマークは、導電性プラグおよび下層の配線を通して半導体基板に電気的に接続された（接地された）状態となっていてチャージアップしないので、バンプ工程に際して、バンプ電極部以外の領域に露出しているバリアメタルを溶液で除去する時にバリアメタル下のアライメントマークまでエッチングされることがない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の製造工程の一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】本発明の第２の実施の形態に係る半導体装置の製造工程の一部を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】従来の半導体装置の製造工程の一部を示す断面図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】図１１の工程に続く工程を示す断面図。
【図１３】図１２の工程に続く工程を示す断面図。
【図１４】図１３の工程に続く工程を示す断面図。
【図１５】図１４の工程に続く工程を示す断面図。
【図１６】図１５の工程に続く工程を示す断面図。
【図１７】図１６の工程に続く工程を示す断面図。
【符号の説明】
11…シリコン基板、
12…ダイシングライン領域、
13…素子分離領域、
14…拡散層、
15…ＭＯＳＦＥＴのゲート電極、
16…第１層間絶縁膜、
17…第１タングステン、
18…第１アルミ、
19…第２層間絶縁膜、
20…第２タングステン、
21…第２アルミ、
22…第３層間絶縁膜、
23…第３タングステン、
24…第３アルミ、
25…第４層間絶縁膜、
26…第４タングステン、
27…第４アルミ、
27a …第４アルミ（アライメントマーク）、
28…パッシベーション膜、
29…ボンデイングパッド、
30…バリアメタル、
32…Auバンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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