(57)【特許請求の範囲】
【請求項１】
入力と出力とを互いに接続した２つのバッファ回路を有するラッチ回路と、
一端が前記バッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタと、
前記バッファ回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路と、
電源の投入後に上昇する電源電圧とともに上昇し、前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体集積回路。
【請求項２】
入力と出力とを互いに接続した２つのバッファ回路を有するラッチ回路と、
第１プレート線と第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の他方の入力に接続された一対の第２強誘電体キャパシタと、
前記バッファ回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路と、
電源の投入後に上昇する電源電圧とともに上昇し、前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入から所定の期間、前記第２プレート線に供給する、前記第１プレート電圧より低い第２プレート電圧を生成する第２プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体集積回路。
【請求項３】
請求項１または請求項２記載の半導体集積回路において、
前記各バッファ回路は、pMOSトランジスタおよびnMOSトランジスタからなるCMOSインバータで構成され、
前記pMOSトランジスタのソースは、前記スイッチ回路を介して電源線に接続され、
前記nMOSトランジスタのソースは、前記スイッチ回路を介して接地線に接続され、
前記pMOSトランジスタの基板は、前記電源線に接続され、
前記nMOSトランジスタの基板は、前記接地線に接続されていることを特徴とする半導体集積回路。
【請求項４】
マスタラッチ回路とスレーブラッチ回路とが縦続接続された記憶回路を有する半導体集積回路であって、
前記マスタラッチ回路およびスレーブラッチ回路の少なくとも一方は、
入力と出力とを互いに接続した２つのバッファ回路を有するラッチ回路と、
一端が前記バッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタと、
前記バッファ回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路と、
電源の投入後に上昇する電源電圧とともに上昇し、前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体集積回路。
【請求項５】
マスタラッチ回路とスレーブラッチ回路とが縦続接続された記憶回路を有する半導体集積回路であって、
前記マスタラッチ回路およびスレーブラッチ回路の少なくとも一方は、
入力と出力とを互いに接続した２つのバッファ回路を有するラッチ回路と、
第１プレート線と第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の他方の入力に接続された一対の第２強誘電体キャパシタと、
前記バッファ回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路とを、
電源の投入後に上昇する電源電圧とともに上昇し、前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入から所定の期間、前記第２プレート線に供給する、前記第１プレート電圧より低い第２プレート電圧を生成する第２プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体集積回路。
【請求項６】
請求項４または請求項５の記載の半導体集積回路において、
前記各バッファ回路は、pMOSトランジスタおよびnMOSトランジスタからなるCMOSインバータで構成され、
前記pMOSトランジスタのソースは、前記スイッチ回路を介して電源線に接続され、
前記nMOSトランジスタのソースは、前記スイッチ回路を介して接地線に接続され、
前記pMOSトランジスタの基板は、前記電源線に接続され、
前記nMOSトランジスタの基板は、前記接地線に接続されていることを特徴とする半導体集積回路。
【請求項７】
入力と出力とを互いに接続した２つの反転回路を有するラッチ回路と、一端が前記反転回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタとを有する複数のメモリセルと、
前記反転回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路と、
電源の投入後に上昇する電源電圧とともに上昇し、前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項８】
入力と出力とを互いに接続した２つの反転回路を有するラッチ回路と、第１プレート線と第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記反転回路の他方の入力に接続された一対の第２強誘電体キャパシタとを有する複数のメモリセルと、
前記反転回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路と、
電源の投入後に上昇する電源電圧とともに上昇し、前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入から所定の期間、前記第２プレート線に供給する、前記第１プレート電圧より低い第２プレート電圧を生成する第２プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項９】
請求項７または請求項８記載の半導体メモリにおいて、
前記各反転回路は、pMOSトランジスタおよびnMOSトランジスタからなるCMOSインバータで構成され、
前記pMOSトランジスタのソースは、前記スイッチ回路を介して電源線に接続され、
前記nMOSトランジスタのソースは、前記スイッチ回路を介して接地線に接続され、
前記pMOSトランジスタの基板は、前記電源線に接続され、
前記nMOSトランジスタの基板は、前記接地線に接続されていることを特徴とする半導体メモリ。
【請求項１０】
請求項７または請求項８記載の半導体メモリにおいて、
前記スイッチ回路は、複数の前記メモリセルに共通に形成されていることを特徴とする半導体メモリ。
【請求項１１】
請求項１、請求項２、請求項４、請求項５のいずれか１項記載の半導体集積回路において、
前記第１プレート電圧発生回路は、前記電源電圧より高い前記第１プレート電圧を生成することを特徴とする半導体集積回路。
【請求項１２】
請求項７または請求項８記載の半導体メモリにおいて、
前記第１プレート電圧発生回路は、前記電源電圧より高い前記第１プレート電圧を生成することを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを使用したラッチ回路を有する半導体集積回路および半導体メモリに関する。
【０００２】
【従来の技術】
一般に、半導体集積回路に形成されるラッチ回路は、揮発性であるため、電源が遮断された後、保持しているデータが失われる。近年、強誘電体膜を可変容量キャパシタとして使用することでラッチ回路を形成し、このラッチ回路をメモリセルに適用した不揮発性SRAM（Nonvolatile Static Random Access Memory）が提案されている（T.Miwa et al. in Proc. of CICC, May 2000, pp65-68）。
図１９は、この種の半導体メモリのメモリセルを示している。
【０００３】
メモリセルは、入力と出力とを互いに接続した２つのCMOSインバータ１ａ、１ｂで構成されたラッチ回路２と、CMOSインバータ１ａ、１ｂの入力ノードN、NXにそれぞれ接続された強誘電体キャパシタ３ａ、３ｂと、入力ノードN、NXをビット線BL、BLXにそれぞれ接続する転送トランジスタ４ａ、４ｂとを有している。転送トランジスタ４ａ、４ｂのゲートは、ワード線WLに接続されている。
【０００４】
このメモリセルでは、ラッチ回路２に書き込まれたデータは、強誘電体キャパシタ３ａ、３ｂの残留分極として電源の遮断後も保持される。電源の投入時に、CMOSインバータ１ａ、１ｂの入力電圧は、残留分極に対応するノードN、NXの容量差によってアンバランスにされる。すなわち、強誘電体キャパシタ３ａ、３ｂの残留分極を利用して、電源の遮断前に保持されていたデータがラッチ回路２に再び書き込まれる。この動作は、リコール動作と称されている。
【０００５】
以下、電源の投入時の詳細を説明する。まず、強誘電体キャパシタ３ａ、３ｂのプレート電圧PLが、接地電圧VSS（0V）に固定され、ラッチ回路２を構成するCMOSインバータ１ａ、１ｂに電源電圧VDDおよび接地電圧VSSが供給される。強誘電体キャパシタ３ａ、３ｂは、分極状態に対応して容量値が異なっている。
容量値が大きい強誘電体キャパシタ３ａは、容量値の小さい強誘電体キャパシタ３ｂに比べて電圧の上昇に時間がかかる。このため、ノードN、NX間に微少な電圧差が生じる。この電圧差は、電源の供給とともにラッチ回路２の差動増幅作用で電圧増幅される。そして、ノードN、NXは、最終的に電源電圧VDDまたは接地電圧VSSに固定される。すなわち、電源の遮断前のデータが再現される。
【０００６】
【発明が解決しようとする課題】
電源の投入時に電源電圧VDDが上昇すると、ラッチ回路２のノードN、NXは、CMOSインバータ１ａ、１ｂのpMOSトランジスタを介して電源線VDDからそれぞれ充電される。一方、ノードN、NXの電荷は、CMOSインバータ１ａ、１ｂのnMOSトランジスタを介して接地線VSSにそれぞれ放電される。
電源電圧VDDが低いとき、ノードN、NXの電圧は、pMOSトランジスタおよびnMOSトランジスタのリーク電流と、ノードN、NXの容量により決まる。例えば、CMOSインバータ１ａ、１ｂのpMOSトランジスタの閾値電圧が、ΔVth＝80mVばらついているとする。このとき、両pMOSトランジスタのリーク電流は、一桁相違する（Ｓファクタ＝80mVを仮定）。CMOSインバータ１ａ、１ｂのnMOSトランジスタの閾値電圧が同じとすると、ノードN、NXの充電電流は、それぞれpMOSトランジスタのリーク電流に対応した値になる。
【０００７】
ノードN、NXの容量（ノードN、NXにそれぞれ接続されている強誘電体キャパシタ３ａ、３ｂを含む）を充電する正味の電流を、それぞれIn=1nA、Inx=0.1nAとする。ここで、正味の電流とは、各CMOSインバータ１ａ、１ｂにおけるpMOSトランジスタのリーク電流とnMOSトランジスタのリーク電流の差である。また、ノードN、NXの容量（強誘電体キャパシタ３ａ、３ｂを含む）を、それぞれCn=200fF、Cnx=50fFとする。
【０００８】
このとき、電源の投入から0.5ms後のノードN、NXの電圧Vn、Vnxは、次式（１）、（２）で表される。
Vn=Qn/Cn=(In×0. 5E-3)/Cn=0.25[V]      ‥‥‥（１）
Vnx=Qnx/Cnx=(Inx×0. 5E-3)/Cnx=0.1[V]  ‥‥‥（２）
実際には、ラッチ回路２は増幅機能を有するため、電圧Vn、Vnxの差はさらに大きくなる。上記の例では、電源電圧の上昇により、最終的にノードNは電源電圧VDD（論理"H"）になり、ノードNXは接地電圧VSS（論理"L"）になる。
【０００９】
しかしながら、本来、寄生容量の大きいノードNは、充電時間が長いため、論理"L"になるべきである。寄生容量の小さいノードNXは、充電時間が短いため、論理"H"になるべきである。すなわち、図１９に示したメモリセルでは、pMOSトランジスタの閾値電圧のばらつきにより、誤ったデータが再現されてしまう。
なお、誤ったリコール動作は、nMOSトランジスタの閾値電圧のばらつきによっても発生する。この種の誤動作は、メモリセルに限らず、強誘電体キャパシタの残留分極を利用したラッチ回路でも発生する。
【００１０】
本発明の目的は、強誘電体キャパシタの残留分極を利用したメモリセルおよびラッチ回路のリコール動作を確実に行うことにある。
【００１１】
【課題を解決するための手段】
請求項１、請求項４の半導体集積回路および請求項７の半導体メモリでは、２つのバッファ回路の入力と出力とが互いに接続され、ラッチ回路が形成されている。一対の強誘電体キャパシタの一端は、バッファ回路の入力にそれぞれ接続されている。強誘電体キャパシタの他端は、第１プレート線に接続されている。電源の遮断前にラッチ回路に保持されていたデータは、強誘電体キャパシタの残留分極として保持されている。本発明のラッチ回路および強誘電体キャパシタは、例えば、マスタラッチ回路とスレーブラッチ回路とを縦続接続した記憶回路における少なくとも一方、あるいは、半導体メモリのメモリセルに適用される。
【００１２】
第１プレート電圧発生回路は、第１プレート線に供給する第１プレート電圧を生成する。電源の投入後、第１プレート電圧の上昇とともに、強誘電体キャパシタの他端の電圧が上昇する。強誘電体キャパシタの一端の電圧は、強誘電体キャパシタの容量カップリング効果により、強誘電体キャパシタの分極に対応する容量値に応じて上昇する。すなわち、２つのバッファ回路に電源が供給される前に、これ等バッファ回路の入力の電圧は、互いに相違する。
【００１３】
スイッチ制御回路は、電源の投入後、第１プレート電圧が所定電圧まで上昇したときに、スイッチ制御信号を活性化する。スイッチ回路は、スイッチ制御信号の活性化に応答してオンし、バッファ回路の電源端子を電源線に接続する。このとき、バッファ回路の入力電圧は相違しているため、ラッチ回路には両入力電圧に応じて論理データが書き込まれる。この結果、電源の遮断前にラッチ回路に保持されていたデータが再現される。すなわち、正常なリコール動作が行われる。
【００１４】
請求項２、請求項５の半導体集積回路および請求項８の半導体メモリでは、２つのバッファ回路の入力と出力とが互いに接続され、ラッチ回路が形成されている。一対の第１強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続されている。２つの第１強誘電体キャパシタを接続する中間ノードは、バッファ回路の一方の入力に接続されている。一対の第２強誘電体キャパシタは、第１プレート線と第２プレート線との間に直列に接続されている。２つの第２強誘電体キャパシタを接続する中間ノードは、バッファ回路の他方の入力に接続されている。電源の遮断前にラッチ回路に保持されていたデータは、強誘電体キャパシタの残留分極として保持されている。本発明のラッチ回路および強誘電体キャパシタは、例えば、マスタラッチ回路とスレーブラッチ回路とを縦続接続した記憶回路における少なくとも一方、あるいは、半導体メモリのメモリセルに適用される。
【００１５】
第１プレート電圧発生回路は、第１プレート線に供給する第１プレート電圧を生成する。第２プレート電圧発生回路は、電源の投入から所定の期間、第２プレート線に供給する第２プレート電圧を生成する。この期間、第２プレート電圧は、第１プレート電圧より低く、例えば、接地電圧に固定されている。電源の投入後、第１プレート電圧の上昇とともに、第１強誘電体キャパシタの中間ノードの電圧および第２強誘電体キャパシタの中間ノードの電圧は、これ等強誘電体キャパシタの容量分割に応じて上昇する。すなわち、２つのバッファ回路に電源が供給される前に、これ等バッファ回路の入力の電圧は、互いに相違する。
【００１６】
スイッチ制御回路は、電源の投入後、第１プレート電圧が所定電圧まで上昇したときに、スイッチ制御信号を活性化する。スイッチ回路は、スイッチ制御信号の活性化に応答してオンし、バッファ回路の電源端子を電源線に接続する。このとき、バッファ回路の入力電圧は相違しているため、ラッチ回路には両入力電圧に応じて論理データが書き込まれる。この結果、電源の遮断前にラッチ回路に保持されていたデータが再現される。すなわち、正常なリコール動作が行われる。
【００１７】
請求項３、請求項６の半導体集積回路および請求項９の半導体メモリでは、各バッファ回路は、pMOSトランジスタおよびnMOSトランジスタからなるCMOSインバータで構成されている。pMOSトランジスタのソースは、スイッチ回路を介して電源線に接続され、pMOSトランジスタの基板は、電源線に接続されている。nMOSトランジスタのソースは、スイッチ回路を介して接地線に接続され、nMOSトランジスタの基板は、接地線に接続されている。このため、電源の投入時に基板がフローティングになることが防止され、トランジスタの誤動作（ラッチアップ等）が防止される。
【００１８】
請求項１０の半導体メモリでは、スイッチ回路は、複数のメモリセルに共通に形成されている。スイッチ回路の総数が減るため、半導体メモリのチップサイズを小さくなる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の第１の実施形態を示している。この実施形態は、請求項１および請求項３に対応している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用して形成されている。
半導体集積回路は、第１プレート電圧発生回路１０、スイッチ制御回路１２、および不揮発性ラッチ回路１４を有している。第１プレート電圧発生回路１０は、電源電圧VDDに応じて第１プレート電圧PL1を生成する。スイッチ制御回路１２は、第１プレート電圧PL1に応じて相補のスイッチ制御信号ENX、ENを生成する。末尾に"X"が付く信号は、負論理を表している。
【００２０】
不揮発性ラッチ回路１４は、入力と出力とを互いに接続した２つのCMOSインバータ（バッファ回路）１４ａ、１４ｂを有するラッチ回路１４ｃ、pMOSトランジスタからなるスイッチ回路１４ｄ、nMOSトランジスタからなるスイッチ回路１４ｅ、強誘電体キャパシタ１４ｆ、１４ｇ、およびCMOSスイッチ１４ｈ、１４ｉを有している。CMOSインバータ１４ａ、１４ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板は、それぞれ電源線VDDおよび接地線VSSに接続されている。
【００２１】
スイッチ回路１４ｄは、CMOSインバータ１４ａ、１４ｂのpMOSトランジスタのソース（電源端子）を電源線VDDに接続する。スイッチ回路１４ｅは、CMOSインバータ１４ａ、１４ｂのnMOSトランジスタのソース（電源端子）を接地線VSSに接続する。強誘電体キャパシタ１４ｆは、一端がCMOSインバータ１４ａの入力ノードNに接続され、他端がプレート線PL1に接続されている。強誘電体キャパシタ１４ｇは、一端がCMOSインバータ１４ｂの入力ノードNXに接続され、他端がプレート線PL1に接続されている。強誘電体キャパシタ１４ｆ、１４ｇに付加した矢印の向きは、分極状態を示している。矢印の先端側の電極は、正にチャージされている。
【００２２】
CMOSスイッチ１４ｈは、不揮発性ラッチ回路１４の入力INをCMOSインバータ１４ａの入力ノードNに接続する。CMOSスイッチ１４ｈは、クロック信号CKが低レベル（＝クロック信号CKXが高レベル）のときにオンする。CMOSスイッチ１４ｉは、CMOSインバータ１４ｂの出力をCMOSインバータ１４ａの入力に接続する。CMOSスイッチ１４ｉは、クロック信号CKが高レベル（＝クロック信号CKXが低レベル）のときにオンする。
【００２３】
図２は、第１の実施形態の半導体集積回路の動作を示している。この例では、図１に示した不揮発性ラッチ回路１４は、予め論理"H"を保持している。このとき、CMOSインバータ１４ａは、高レベルを出力し、CMOSインバータ１４ｂは、低レベルを出力している。そして、電源の遮断前に、第１プレート電圧PL1が低レベル、高レベル、低レベルに変化することで、ノードNの低レベルおよびノードNXの高レベルが、それぞれ強誘電体キャパシタ１４ｆ、１４ｇの残留分極として書き込まれる。この結果、強誘電体キャパシタ１４ｆ、１４ｇは、図１に示したように、分極状態（矢印の向き）は、互いに反対になる。この例では、強誘電体キャパシタ１４ｆ、１４ｇの分極状態に対応する平均容量を、それぞれ50fF、200fFとし、ノードN、NXの寄生容量を、ともに5fFとする。
【００２４】
電源の投入時、クロック信号CK、CKXは、高レベル、低レベルにそれぞれ固定されている。すなわち、ラッチ回路１４ｃのCMOSインバータ１４ａ、１４ｂはフィードバックループを形成している。
第１プレート電圧発生回路１０は、電源電圧VDDに追従して第１プレート電圧PL1を生成する。第１プレート電圧PL1は、所定の電源電圧VDD（例えば、3.3V）まで上昇する。スイッチ制御回路１２は、第１プレート電圧PL1が上昇している期間、高レベルのスイッチ制御信号ENXと低レベルのスイッチ制御信号ENを出力する。高レベルのスイッチ制御信号ENXおよび低レベルのスイッチ制御信号ENにより、スイッチ回路１４ｄ、１４ｅはオフする。このため、電源電圧VDDおよび接地電圧VSSは、ラッチ回路１４ｃに供給されず、ラッチ回路１４ｃのCMOSインバータ１４ａ、１４ｂは非活性化される。したがって、ノードN、NXはフローティングになる。
【００２５】
CMOSインバータ１４ａ、１４ｂのpMOSトランジスタおよびnMOSトランジスタの基板には、それぞれ電源電圧VDDおよび接地電圧VSSが直接供給されている。このため、スイッチ回路１４ｄ、１４ｅがオフしている期間にラッチアップが発生することが防止される。
強誘電体キャパシタ１４ｆ、１４ｇの容量カップリング効果により、ノードN、NXの電圧は、第１プレート電圧PL1の上昇とともに上昇する。第１プレート電圧PL1が電源電圧VDD（3.3V）まで上昇したときに、ノードNの電圧は、3V（3.3V×50fF／（5fF＋50fF))になり、ノードNXの電圧は、3.22V（3.3V×200fF／（5fF＋200fF))になる。
【００２６】
スイッチ制御回路１２は、第１プレート電圧PL1が電源電圧VDDまで上昇した後、スイッチ制御信号EN、ENXをそれぞれ高レベル、低レベルに変化する。この変化により、電源電圧VDDおよび接地電圧VSSが、ラッチ回路１４ｃのCMOSインバータ１４ａ、１４ｂに供給され、CMOSインバータ１４ａ、１４ｂが活性化する。CMOSインバータ１４ａ、１４ｂの入力ノードN、NXは、上述したように220mVの電圧差（オフセット電圧）を有している。ラッチ回路１４ｃは、この電圧差を増幅する。最終的に、ノードNの電圧は接地電圧VSS（論理"L"）になり、NXの電圧は、電源電圧VDD（論理"H"）になる。この結果、強誘電体キャパシタ１４ｆ、１４ｇの残留分極に応じたデータがラッチ回路１４ｃに読み込まれる。すなわち、リコール動作により、電源の遮断前にラッチ回路１４ｃに保持されていたデータが再現される。
【００２７】
図３は、第１の実施形態の半導体集積回路の別の動作を示している。この例では、第１プレート電圧発生回路１０は、電源電圧VDD（3.3V）より高い第１プレート電圧PL1（VDDH=3.6V）を生成する。このため、CMOSインバータ１４ａ、１４ｂが活性化する前の入力ノードN、NXのオフセット電圧は、図２の場合より大きくなる。第１プレート電圧PL1を10%高く設定すると、オフセット電圧も10%増加する。このため、リコール動作をより確実に行うことができる。
【００２８】
なお、複数の不揮発性ラッチ回路１４が、半導体集積回路内に形成される場合、これ等不揮発性ラッチ回路１４に共通のスイッチ回路１４ｄ、１４ｅを形成することで、半導体集積回路のチップサイズを小さくできる。
以上、本実施形態では、強誘電体キャパシタ１４ｆ、１４ｇの容量カップリング効果を利用して、ラッチ回路１４ｃを構成する２つのCMOSインバータ１４ａ、１４ｂの入力に互いに異なる電圧を与えた後、電源電圧VDDおよび接地電圧VSSをCMOSインバータ１４ａ、１４ｂに供給した。このため、電源の遮断前にラッチ回路１４ｃに保持されていたデータを確実に再現できる。すなわち、リコール動作を確実に実行できる。
【００２９】
CMOSインバータ１４ａ、１４ｂのpMOSトランジスタおよびnMOSトランジスタ基板を、それぞれ電源線VDDおよび接地線VSSに接続した。このため、電源の投入時に基板がフローティングになることが防止され、トランジスタの誤動作（ラッチアップ等）を防止できる。
図４は、本発明の第２の実施形態を示している。この実施形態は、請求項２および請求項３に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３０】
この実施形態では、第１の実施形態の不揮発性ラッチ回路１４に強誘電体キャパシタ１６ａ、１６ｂが追加されて、不揮発性ラッチ回路１６が形成されている。また、第２プレート電圧PL2を生成する第２プレート電圧生成回路１８が形成されている。その他の構成は、第１の実施形態と同一である。すなわち、不揮発性ラッチ回路１６は、CMOSインバータ１４ａ、１４ｂで構成されたラッチ回路１４ｃ、スイッチ回路１４ｄ、１４ｅ、強誘電体キャパシタ１４ｆ、１４ｇ、およびCMOSスイッチ１４ｈ、１４ｉを有している。CMOSインバータ１４ａ、１４ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板は、それぞれ電源線VDDおよび接地線VSSに接続されている。
【００３１】
強誘電体キャパシタ１６ａは、一端がCMOSインバータ１４ａの入力ノードNに接続され、他端が第２プレート線PL2に接続されている。強誘電体キャパシタ１６ｂは、一端がCMOSインバータ１４ｂの入力ノードNXに接続され、他端が第２プレート線PL2に接続されている。
図５は、図４に示した不揮発性ラッチ回路１６の容量の等価回路を示している。この例では、不揮発性ラッチ回路１６は、予め論理"H"を保持している。このとき、CMOSインバータ１４ａは、高レベルを出力し、CMOSインバータ１４ｂは、低レベルを出力している。電源の遮断前に、第１プレート電圧発生回路１０は、第１プレート電圧PL1を、低レベル、高レベル、低レベルに変化する。第２プレート電圧発生回路１８は、第２プレート電圧PL2を、低レベル、高レベル、低レベルに変化する。そして、ノードNの低レベルおよびノードNXの高レベルが、それぞれ強誘電体キャパシタ１４ｆ、１４ｇ、１６ａ、１６ｂの残留分極として書き込まれる。
【００３２】
この例では、強誘電体キャパシタ１４ｆ、１４ｇ、１６ａ、１６ｂの分極状態に対応する平均容量は、それぞれ50fF、200fF、200fF、50fFとする。第２プレート電圧PL2を接地したときのノードN、NXの寄生容量は、第１の実施形態と同様に5fFとする。
図６は、第２の実施形態の半導体集積回路の動作を示している。電源の投入時、クロック信号CK、CKXは、高レベル、低レベルにそれぞれ固定されている。すなわち、ラッチ回路１４ｃのCMOSインバータ１４ａ、１４ｂはフィードバックループを形成している。
【００３３】
第１プレート電圧発生回路１０は、電源電圧に追従して第１プレート電圧PL1を生成する。第１プレート電圧PL1は、所定の電源電圧VDD（例えば、3.3V）まで上昇する。第２プレート電圧発生回路１８は、接地電圧VSSを第２プレート電圧PL2として出力する。すなわち、第２プレート電圧発生回路１８は、電源の投入から少なくとも第１プレート電圧PL1が電源電圧VDDに到達するまでの期間、接地電圧VSSを第２プレート電圧PL2として出力する。
【００３４】
スイッチ制御回路１２は、第１プレート電圧PL1が上昇している期間、高レベルのスイッチ制御信号ENXと低レベルのスイッチ制御信号ENを出力する。高レベルのスイッチ制御信号ENXおよび低レベルのスイッチ制御信号ENにより、スイッチ回路１４ｄ、１４ｅはオフし、CMOSインバータ１４ａ、１４ｂは非活性化される。したがって、ノードN、NXはフローティングになる。
【００３５】
CMOSインバータ１４ａ、１４ｂのpMOSトランジスタおよびnMOSトランジスタの基板には、それぞれ電源電圧VDDおよび接地電圧VSSが直接供給されている。このため、スイッチ回路１４ｄ、１４ｅがオフしている期間にラッチアップが発生することが防止される。
ノードNの電圧は、強誘電体キャパシタ１４ｆ、１６ａ（一対の第１強誘電体キャパシタ）の容量分割に応じて、第１プレート電圧PL1の上昇とともに上昇する。ノードNXの電圧は、強誘電体キャパシタ１４ｇ、１６ｂ（一対の第２強誘電体キャパシタ）の容量分割に応じて、第１プレート電圧PL1の上昇とともに上昇する。第１プレート電圧PL1が電源電圧VDD（3.3V）まで上昇したときに、ノードNの電圧は、0.65V（3.3V×50fF／（5fF＋50fF＋200fF))になり、ノードNXの電圧は、2.59V（3.3V×200fF／（5fF＋50fF＋200fF))になる。すなわち、強誘電体キャパシタ１４ｆ、１６ａおよび強誘電体キャパシタ１４ｇ、１６ｂをそれぞれ直列に接続し、その中間ノードをノードN、NXにそれぞれ接続することで、ノードN、NXの電圧差（オフセット電圧）は、1.84Vと大幅に大きくなる。
【００３６】
この後、第１の実施形態と同様に、スイッチ制御信号EN、ENXをそれぞれ高レベル、低レベルに変化して、CMOSインバータ１４ａ、１４ｂが活性化される。ラッチ回路１４ｃは、1.84Vの電圧差を増幅し、ノードNの電圧は接地電圧VSSになり、NXの電圧は、電源電圧VDDになる。この結果、強誘電体キャパシタ１４ｆ、１４ｇ、１６ａ、１６ｂの残留分極に応じたデータがラッチ回路１４ｃに読み込まれる。すなわち、リコール動作により、電源の遮断前にラッチ回路１４ｃに保持されていたデータが再現される。
【００３７】
図７は、上述した半導体集積回路の別の動作を示している。この例では、第１プレート電圧発生回路１０は、電源電圧VDD（3.3V）より高い第１プレート電圧PL1（VDDH=3.6V）を生成する。このため、CMOSインバータ１４ａ、１４ｂが活性化する前の入力ノードN、NXのオフセット電圧は、図６より大きくでき、リコール動作をより確実に行うことができる。
【００３８】
なお、複数の不揮発性ラッチ回路１６が、半導体集積回路内に形成される場合、これ等不揮発性ラッチ回路１６に共通のスイッチ回路１４ｄ、１４ｅを形成することで、半導体集積回路のチップサイズを小さくできる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、直列に接続された強誘電体キャパシタ１４ｆ、１６ａ（一対の第１強誘電体キャパシタ）および強誘電体キャパシタ１４ｇ、１６ｂ（一対の第２強誘電体キャパシタ）をそれぞれ直列に接続し、その中間ノードをそれぞれCMOSインバータ１４ａ、１４ｂの入力に接続した。このため、容量分割によりノードN、NXのオフセット電圧を大きくでき、電源の遮断前にラッチ回路１４ｃに保持されていたデータをさらに確実に再現できる。
【００３９】
図８は、本発明の第３の実施形態を示している。この実施形態は、請求項４および請求項６に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、半導体集積回路は、第１プレート電圧発生回路１０、スイッチ制御回路１２、および揮発性ラッチ回路２０と不揮発性ラッチ回路１４とが縦続接続されたＤフリップフロップ回路を有している。揮発性ラッチ回路２０は、ラッチ回路２０ａ、CMOSスイッチ２０ｂ、およびCMOSスイッチ２０ｃを有している。
【００４０】
ラッチ回路２０ａは、２つのCMOSインバータの入力と出力とを互いに接続して形成されている。CMOSスイッチ２０ｂは、入力信号INをラッチ回路２０ａに転送する。CMOSスイッチ２０ｃは、ラッチ回路２０ｂのフィードバックループを接続する。揮発性ラッチ回路２０は、マスタラッチ回路として動作し、不揮発性ラッチ回路１４は、スレーブラッチ回路として動作する。すなわち、電源の遮断前のスレーブラッチ回路のデータが、電源の投入後に有効になる。
【００４１】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図９は、本発明の第４の実施形態を示している。この実施形態は、請求項４および請求項６に対応している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４２】
この実施形態では、半導体集積回路は、第１プレート電圧発生回路１０、スイッチ制御回路１２、および不揮発性ラッチ回路１４と揮発性ラッチ回路２０とが縦続接続されたＤフリップフロップ回路を有している。不揮発性ラッチ回路１４は、マスタラッチ回路として動作し、揮発性ラッチ回路２０は、スレーブラッチ回路として動作する。すなわち、電源の遮断前のマスタラッチ回路のデータが、電源の投入後に有効になる。この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００４３】
図１０は、本発明の第５の実施形態を示している。この実施形態は、請求項４および請求項６に対応している。第１および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、半導体集積回路は、第１プレート電圧発生回路１０、スイッチ制御回路１２、および２つの不揮発性ラッチ回路１４が縦続接続されたＤフリップフロップ回路を有している。すなわち、電源の遮断前のマスタラッチ回路およびスレーブラッチ回路のデータが、電源の投入後にともに有効になる。この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００４４】
図１１は、本発明の第６の実施形態を示している。この実施形態は、請求項５および請求項６に対応している。第２および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、半導体集積回路は、第１プレート電圧発生回路１０、スイッチ制御回路１２、第２プレート電圧発生回路１８、および揮発性ラッチ回路２０と不揮発性ラッチ回路１６とが縦続接続されたＤフリップフロップ回路を有している。揮発性ラッチ回路２０は、マスタラッチ回路として動作し、不揮発性ラッチ回路１６は、スレーブラッチ回路として動作する。すなわち、電源の遮断前のスレーブラッチ回路のデータが、電源の投入後に有効になる。
【００４５】
第２プレート電圧発生回路１８は、電源の投入から少なくとも第１プレート電圧PL1が電源電圧VDDに到達するまでの期間、接地電圧VSSを第２プレート電圧PL2として出力する。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００４６】
図１２は、本発明の第７の実施形態を示している。この実施形態は、請求項５および請求項６に対応している。第２および第６の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、半導体集積回路は、第１プレート電圧発生回路１０、スイッチ制御回路１２、第２プレート電圧発生回路１８、および不揮発性ラッチ回路１６と揮発性ラッチ回路２０とが縦続接続されたＤフリップフロップ回路を有している。不揮発性ラッチ回路１６は、マスタラッチ回路として動作し、揮発性ラッチ回路２０は、スレーブラッチ回路として動作する。すなわち、電源の遮断前のマスタラッチ回路のデータが、電源の投入後に有効になる。この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００４７】
図１３は、本発明の第８の実施形態を示している。この実施形態は、請求項５および請求項６に対応している。第２および第６の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、半導体集積回路は、第１プレート電圧発生回路１０、スイッチ制御回路１２、第２プレート電圧発生回路１８、および２つの不揮発性ラッチ回路１６が縦続接続されたＤフリップフロップ回路を有している。すなわち、電源の遮断前のマスタラッチ回路およびスレーブラッチ回路のデータが、電源の投入後にともに有効になる。この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００４８】
図１４は、本発明の第９の実施形態を示している。この実施形態は、請求項７および請求項９に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、本発明は、不揮発性SRAMに適用されている。不揮発性SRAMは、第１プレート電圧発生回路１０、スイッチ制御回路１２、および複数のメモリセルMCを有するメモリセルアレイを有している。特に図示していないが、不揮発性SRAMは、アドレス信号および制御信号の入力回路、データの入出力回路、制御信号をデコードするコマンドデコーダ、タイミング生成回路、ワードデコーダ、コラムデコーダ、センスアンプ等の回路を有している。
【００４９】
メモリセルMCは、入力と出力とを互いに接続した２つのCMOSインバータ（反転回路）１４ａ、１４ｂを有するラッチ回路１４ｃ、pMOSトランジスタからなるスイッチ回路１４ｄ、nMOSトランジスタからなるスイッチ回路１４ｅ、強誘電体キャパシタ１４ｆ、１４ｇ、および転送スイッチ２２ａ、２２ｂを有している。CMOSインバータ１４ａ、１４ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板は、それぞれ電源線VDDおよび接地線VSSに接続されている。
【００５０】
スイッチ回路１４ｄは、CMOSインバータ１４ａ、１４ｂのpMOSトランジスタのソース（電源端子）を電源線VDDに接続する。スイッチ回路１４ｅは、CMOSインバータ１４ａ、１４ｂのnMOSトランジスタのソース（電源端子）を接地線VSSに接続する。強誘電体キャパシタ１４ｆは、一端がCMOSインバータ１４ａの入力ノードNに接続され、他端がプレート線PL1に接続されている。強誘電体キャパシタ１４ｇは、一端がCMOSインバータ１４ｂの入力ノードNXに接続され、他端がプレート線PL1に接続されている。
【００５１】
転送スイッチ２２ａは、ノードNをビット線BLに接続する。転送スイッチ２２ｂは、ノードNXをビット線BLXに接続する。転送スイッチ２２ａ、２２ｂは、ワード線WLが高レベルのときにオンする。
上述した不揮発性SRAMでは、書き込み動作時に、相補のビット線BL、BLXに書き込みデータが供給され、ワード線WLが高レベルにされる。相補の書き込みデータは、転送スイッチ２２ａ、２２ｂを介してラッチ回路１４ｃに書き込まれる。電源電圧VDDが不揮発性SRAMに供給されている間、ラッチ回路１４ｃに書き込まれたデータは保持される。
【００５２】
電源の遮断前に、第１プレート電圧PL1が低レベル、高レベル、低レベルに変化することで、例えば、ノードNの高レベル（論理"H"）およびノードNXの低レベル（論理"L"）が、それぞれ強誘電体キャパシタ１４ｆ、１４ｇの残留分極として書き込まれる。そして、電源が遮断される。
電源を再度投入する際に、電源の投入から所定の期間、ワード線WLは低レベルに固定される。すなわち、ラッチ回路１４ｃのCMOSインバータ１４ａ、１４ｂはフィードバックループを形成する。この後、第１の実施形態と同様に、第１プレート電圧発生回路１０は、電源電圧に追従して第１プレート電圧PL1を生成する。強誘電体キャパシタ１４ｆ、１４ｇの容量カップリング効果により、ノードN、NXの電圧は、第１プレート電圧PL1の上昇とともに上昇する。
【００５３】
スイッチ制御回路１２は、第１プレート電圧PL1が電源電圧VDDまで上昇した後、スイッチ制御信号EN、ENXをそれぞれ高レベル、低レベルに変化する。この変化により、CMOSインバータ１４ａ、１４ｂが活性化する。ラッチ回路１４ｃは、ノードN、NXの電圧差を増幅し、電源の遮断前にメモリセルMCに保持されていたデータを再現する。
【００５４】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１５は、本発明の第１０の実施形態を示している。この実施形態は、請求項７、請求項９、請求項１０に対応している。第１および第９の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５５】
この実施形態では、本発明は、不揮発性SRAMに適用されている。不揮発性SRAMは、ワードデコーダWLD、第１プレート電圧発生回路１０、スイッチ制御回路１２、スイッチ回路１４ｄ、１４ｅ、複数のメモリセルMCを有するメモリセルアレイALY、およびデータ入出力回路I/Oを有している。
本発明は、スイッチ回路１４ｄ、１４ｅが複数のメモリセルMCで共有されていることに特徴を有している。スイッチ回路１４ｄ、１４ｅのドレインは、それぞれ電源供給線NDD、NSSに接続されている。ワード線WL、第１プレート電圧PL1の供給線、および電源供給線NDD、NSSは、図の横方向に沿ってメモリセルMCに配線されている。不揮発性SRAMは、図示した以外にもアドレス信号および制御信号の入力回路、制御信号をデコードするコマンドデコーダ、タイミング生成回路、コラムデコーダ、センスアンプ等の回路を有している。
【００５６】
図１６は、メモリセルMCの詳細を示している。メモリセルMCは、入力と出力とを互いに接続した２つのCMOSインバータ（反転回路）１４ａ、１４ｂを有するラッチ回路１４ｃ、強誘電体キャパシタ１４ｆ、１４ｇ、および転送スイッチ２２ａ、２２ｂを有している。本実施形態のメモリセルMCは、スイッチ回路１４ｄ、１４ｅを有していない。このため、メモリセルMCのレイアウトサイズは小さくなり、メモリセルアレイALYのレイアウトサイズは小さくなる。この結果、不揮発性SRAMのチップサイズを小さくできる。
【００５７】
不揮発性SRAMの動作は、上述した第９の実施形態と同じであるため、説明を省略する。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スイッチ回路１４ｄ、１４ｅを複数のメモリセルMCで共有した。このため、メモリセルMCのレイアウトサイズを小さくでき、不揮発性SRAMのチップサイズを小さくできる。
【００５８】
図１７は、本発明の第１１の実施形態を示している。この実施形態は、請求項８および請求項９に対応している。第２および第９の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、本発明は、不揮発性SRAMに適用されている。不揮発性SRAMは、第１プレート電圧発生回路１０、スイッチ制御回路１２、第２プレート電圧発生回路１８、および複数のメモリセルMCを有するメモリセルアレイを有している。特に図示していないが、不揮発性SRAMは、アドレス信号および制御信号の入力回路、データの入出力回路、制御信号をデコードするコマンドデコーダ、タイミング生成回路、ワードデコーダ、コラムデコーダ、センスアンプ等の回路を有している。
【００５９】
メモリセルMCは、第９の実施形態（図１４）のメモリセルMCに強誘電体キャパシタ１６ａ、１６ｂを追加して形成されている。強誘電体キャパシタ１６ａは、一端がCMOSインバータ１４ａの入力ノードNに接続され、他端が第２プレート線PL2に接続されている。強誘電体キャパシタ１６ｂは、一端がCMOSインバータ１４ｂの入力ノードNXに接続され、他端が第２プレート線PL2に接続されている。その他の構成は、第９の実施形態と同一である。
【００６０】
上述した不揮発性SRAMでは、書き込み動作時に、第９の実施形態と同様に相補のビット線BL、BLXに書き込みデータが供給され、ワード線WLが高レベルにされる。相補の書き込みデータは、転送スイッチ２２ａ、２２ｂを介してラッチ回路１４ｃに書き込まれる。電源電圧VDDが不揮発性SRAMに供給されている間、ラッチ回路１４ｃに書き込まれたデータは保持される。
【００６１】
電源の遮断前に、第１プレート電圧PL1および第２プレート電圧PL2が低レベル、高レベル、低レベルにそれぞれ変化することで、ノードNの高レベルおよびノードNXの低レベルが、それぞれ強誘電体キャパシタ１４ｆ、１４ｇ、１６ａ、１６ｂの残留分極として書き込まれる。そして、電源が遮断される。
電源を再度投入する際に、電源の投入から所定の期間、ワード線WLは低レベルに固定され、CMOSインバータ１４ａ、１４ｂはフィードバックループを形成する。この後、第２の実施形態と同様に、第２プレート電圧PL2を接地電圧VSSに固定した状態で、第１プレート電圧PL1が上昇される。すなわち、第２プレート電圧発生回路１８は、電源の投入から少なくとも第１プレート電圧PL1が電源電圧VDDに到達するまでの期間、接地電圧VSSを第２プレート電圧PL2として出力する。ノードNの電圧は、強誘電体キャパシタ１４ｆ、１６ａの容量分割に応じて、第１プレート電圧PL1の上昇とともに上昇する。ノードNXの電圧は、強誘電体キャパシタ１４ｇ、１６ｂの容量分割に応じて、第１プレート電圧PL1の上昇とともに上昇する。
【００６２】
第１プレート電圧PL1が電源電圧VDDまで上昇した後、スイッチ制御信号EN、ENXがそれぞれ高レベル、低レベルに変化される。この変化により、CMOSインバータ１４ａ、１４ｂが活性化し、ラッチ回路１４ｃは、ノードN、NXの電圧差を増幅し、電源の遮断前にメモリセルMCに保持されていたデータを再現する。
この実施形態においても、上述した第２の実施形態と同様の効果を得ることができる。
【００６３】
図１８は、本発明の第１２の実施形態を示している。この実施形態は、請求項８ないし請求項１０に対応している。第２および第１０の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、メモリセルMCの構造を除いて、上述した第１０の実施形態と同一である。すなわち、不揮発性SRAMは、特に図示していないが、図１５に示したワードデコーダWLD、第１プレート電圧発生回路１０、スイッチ制御回路１２、スイッチ回路１４ｄ、１４ｅ、複数のメモリセルMCを有するメモリセルアレイALY、およびデータ入出力回路I/Oを有している。
【００６４】
メモリセルMCは、第１０の実施形態（図１６）のメモリセルMCに強誘電体キャパシタ１６ａ、１６ｂを追加して形成されている。強誘電体キャパシタ１６ａは、一端がCMOSインバータ１４ａの入力ノードNに接続され、他端が第２プレート線PL2に接続されている。強誘電体キャパシタ１６ｂは、一端がCMOSインバータ１４ｂの入力ノードNXに接続され、他端が第２プレート線PL2に接続されている。
【００６５】
本実施形態の不揮発性SRAMの動作は、上述した第１１の実施形態と同様であるため、説明を省略する。この実施形態においても、上述した第２および第１０の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、CMOSインバータ１４ａ、１４ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板を、それぞれ電源線VDDおよび接地線VSSに接続した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、半導体基板の拡散層の構造が、ラッチアップを発生しない構造である場合、CMOSインバータ１４ａ、１４ｂを構成するpMOSトランジスタおよびnMOSトランジスタの基板を、それぞれpMOSトランジスタのソースおよびnMOSトランジスタのソースに接続してもよい。
【００６６】
上述した第９ないし第１２の実施形態では、本発明を、２つのCMOSインバータ（反転回路）１４ａ、１４ｂを有するメモリセルMC（いわゆる６トランジスタタイプ）に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、nMOSトランジスタと高抵抗からなる一対の反転回路を有するメモリセル（いわゆる４トランジスタタイプ）に適用してもよい。
【００６７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  入力と出力とを互いに接続した２つのバッファ回路を有するラッチ回路と、
一端が前記バッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタと、
前記バッファ回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路と、
前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体集積回路。
【００６８】
（付記２）  入力と出力とを互いに接続した２つのバッファ回路を有するラッチ回路と、
第１プレート線と第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の他方の入力に接続された一対の第２強誘電体キャパシタと、
前記バッファ回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路と、
前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入から所定の期間、前記第２プレート線に供給する、前記第１プレート電圧より低い第２プレート電圧を生成する第２プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体集積回路。
【００６９】
（付記３）  付記２記載の半導体集積回路において、
前記第２プレート電圧発生回路は、少なくとも前記所定の期間、接地電圧を前記第２プレート電圧として出力することを特徴とする半導体集積回路。
（付記４）  付記１または付記２記載の半導体集積回路において、
前記各バッファ回路は、pMOSトランジスタおよびnMOSトランジスタからなるCMOSインバータで構成され、
前記pMOSトランジスタのソースは、前記スイッチ回路を介して電源線に接続され、
前記nMOSトランジスタのソースは、前記スイッチ回路を介して接地線に接続され、
前記pMOSトランジスタの基板は、前記電源線に接続され、
前記nMOSトランジスタの基板は、前記接地線に接続されていることを特徴とする半導体集積回路。
【００７０】
（付記５）  マスタラッチ回路とスレーブラッチ回路とが縦続接続された記憶回路を有する半導体集積回路であって、
前記マスタラッチ回路およびスレーブラッチ回路の少なくとも一方は、
入力と出力とを互いに接続した２つのバッファ回路を有するラッチ回路と、
一端が前記バッファ回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタと、
前記バッファ回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路と、
前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体集積回路。
【００７１】
（付記６）  マスタラッチ回路とスレーブラッチ回路とが縦続接続された記憶回路を有する半導体集積回路であって、
前記マスタラッチ回路およびスレーブラッチ回路の少なくとも一方は、
入力と出力とを互いに接続した２つのバッファ回路を有するラッチ回路と、
第１プレート線と第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、
前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の他方の入力に接続された一対の第２強誘電体キャパシタと、
前記バッファ回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路とを、
前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入から所定の期間、前記第２プレート線に供給する、前記第１プレート電圧より低い第２プレート電圧を生成する第２プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体集積回路。
【００７２】
（付記７）  付記６記載の半導体集積回路において、
前記第２プレート電圧発生回路は、少なくとも前記所定の期間、接地電圧を前記第２プレート電圧として出力することを特徴とする半導体集積回路。
（付記８）  付記５または付記６の記載の半導体集積回路において、
前記各バッファ回路は、pMOSトランジスタおよびnMOSトランジスタからなるCMOSインバータで構成され、
前記pMOSトランジスタのソースは、前記スイッチ回路を介して電源線に接続され、
前記nMOSトランジスタのソースは、前記スイッチ回路を介して接地線に接続され、
前記pMOSトランジスタの基板は、前記電源線に接続され、
前記nMOSトランジスタの基板は、前記接地線に接続されていることを特徴とする半導体集積回路。
【００７３】
（付記９）  入力と出力とを互いに接続した２つの反転回路を有するラッチ回路と、一端が前記反転回路の入力にそれぞれ接続され、他端が第１プレート線に接続された一対の強誘電体キャパシタとを有する複数のメモリセルと、
前記反転回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路と、
前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
【００７４】
（付記１０）  入力と出力とを互いに接続した２つの反転回路を有するラッチ回路と、第１プレート線と第２プレート線との間に直列に接続され、中間ノードが前記バッファ回路の一方の入力に接続された一対の第１強誘電体キャパシタと、前記第１プレート線と前記第２プレート線との間に直列に接続され、中間ノードが前記反転回路の他方の入力に接続された一対の第２強誘電体キャパシタとを有する複数のメモリセルと、
前記反転回路の電源端子をスイッチ制御信号に応じて電源線に接続するスイッチ回路と、
前記第１プレート線に供給する第１プレート電圧を生成する第１プレート電圧発生回路と、
電源の投入から所定の期間、前記第２プレート線に供給する、前記第１プレート電圧より低い第２プレート電圧を生成する第２プレート電圧発生回路と、
電源の投入後、前記第１プレート電圧が所定電圧まで上昇したときに、前記スイッチ制御信号を活性化し、前記スイッチ回路をオンさせるスイッチ制御回路とを備えていることを特徴とする半導体メモリ。
【００７５】
（付記１１）  付記１０記載の半導体メモリにおいて、
前記第２プレート電圧発生回路は、少なくとも前記所定の期間、接地電圧を前記第２プレート電圧として出力することを特徴とする半導体メモリ。
（付記１２）  付記９または付記１０記載の半導体メモリにおいて、
前記各反転回路は、pMOSトランジスタおよびnMOSトランジスタからなるCMOSインバータで構成され、
前記pMOSトランジスタのソースは、前記スイッチ回路を介して電源線に接続され、
前記nMOSトランジスタのソースは、前記スイッチ回路を介して接地線に接続され、
前記pMOSトランジスタの基板は、前記電源線に接続され、
前記nMOSトランジスタの基板は、前記接地線に接続されていることを特徴とする半導体メモリ。
【００７６】
（付記１３）  付記９または付記１０記載の半導体メモリにおいて、
前記スイッチ回路は、複数の前記メモリセルに共通に形成されていることを特徴とする半導体メモリ。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００７７】
【発明の効果】
請求項１、請求項４の半導体集積回路および請求項７の半導体メモリでは、ラッチ回路を構成する２つのバッファ回路の入力は、電源の接続前に、強誘電体キャパシタの容量カップリング効果により異なる電圧を受ける。このため、電源の遮断前にラッチ回路に保持されていたデータを確実に再現できる。
請求項２、請求項５の半導体集積回路および請求項８の半導体メモリでは、ラッチ回路を構成する２つのバッファ回路の入力は、電源の接続前に、第１強誘電体キャパシタの容量分割および第２強誘電体キャパシタの容量分割により異なる電圧を受ける。このため、電源の遮断前にラッチ回路に保持されていたデータを確実に再現できる。
【００７８】
請求項３、請求項６の半導体集積回路および請求項９の半導体メモリでは、電源の投入時に基板がフローティングになることを防止でき、ラッチアップ等のトランジスタの誤動作を防止できる。
請求項１０の半導体メモリでは、スイッチ回路の総数が減るため、半導体メモリのチップサイズを小さくできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体集積回路を示すブロック図である。
【図２】第１の実施形態の半導体集積回路の動作を示す波形図である。
【図３】第１の実施形態の半導体集積回路の動作を示す別の波形図である。
【図４】本発明の第２の実施形態の半導体集積回路を示すブロック図である。
【図５】図４に示した不揮発性ラッチ回路の容量の等価回路図である。
【図６】第２の実施形態の半導体集積回路の動作を示す波形図である。
【図７】第２の実施形態の半導体集積回路の動作を示す別の波形図である。
【図８】本発明の第３の実施形態の半導体集積回路を示すブロック図である。
【図９】本発明の第４の実施形態の半導体集積回路を示すブロック図である。
【図１０】本発明の第５の実施形態の半導体集積回路を示すブロック図である。
【図１１】本発明の第６の実施形態の半導体集積回路を示すブロック図である。
【図１２】本発明の第７の実施形態の半導体集積回路を示すブロック図である。
【図１３】本発明の第８の実施形態の半導体集積回路を示すブロック図である。
【図１４】本発明の第９の実施形態の半導体メモリを示すブロック図である。
【図１５】本発明の第１０の実施形態の半導体メモリを示すブロック図である。
【図１６】図１５のメモリセルの詳細を示す回路図である。
【図１７】本発明の第１１の実施形態の半導体メモリを示すブロック図である。
【図１８】本発明の第１２の実施形態のメモリセルを示す回路図である。
【図１９】  従来の強誘電体キャパシタを利用したメモリセルを示す回路図である。
【符号の説明】
１０  第１プレート電圧発生回路
１２  スイッチ制御回路
１４  不揮発性ラッチ回路
１４ａ、１４ｂ  CMOSインバータ
１４ｃ  ラッチ回路
１４ｄ、１４ｅ  スイッチ回路
１４ｆ、１４ｇ  強誘電体キャパシタ
１４ｈ、１４ｉ  CMOSスイッチ
１６ａ、１６ｂ  強誘電体キャパシタ
１８  第２プレート電圧生成回路
２０  揮発性ラッチ回路
２０ａ  ラッチ回路
２０ｂ、２０ｃ  CMOSスイッチ
２２ａ、２２ｂ  転送スイッチ
ALY  メモリセルアレイ
BL、BLX  ビット線
CK、CKX  クロック信号
ENX、EN  スイッチ制御信号
I/O  データ入出力回路
MC  メモリセル
NDD、NSS  電源供給線
PL1  第１プレート電圧
PL2  第２プレート電圧
VDD  電源電圧、電源線
VSS  接地電圧、接地線
WL  ワード線
WLD  ワードデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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