(57)【特許請求の範囲】
【請求項１】
送信側から送信されてきたデータを受信する受信側において、認識するデータ位置が、送信側が意図するデータ位置からずれていることを検出するデータ位置ずれ検出回路であって、
入力された復調信号からクロック信号を再生し、再生したクロック信号からジッタを除去して、再生されたクロック信号として出力するクロック再生回路と、
前記再生されたクロック信号に所定の時定数をもって追従する追従クロック信号を生成する時定数回路と、
前記クロック再生回路から出力される前記再生されたクロック信号と、前記時定数回路から出力される前記追従クロック信号とを継続して監視し、両クロック信号の間に１クロック分のずれが生じたときに、認識するデータ位置が、送信側が意図するデータ位置からずれていることを示す検出信号を出力するクロック監視回路と、
を備えたことを特徴とするデータ位置ずれ検出回路。
【請求項２】
時定数回路が、該時定数回路が出力する追従クロック信号と、クロック再生回路が出力する再生されたクロック信号との位相を比較する位相比較回路と、位相比較回路の出力を所定の時定数をもってフィルタリングするループフィルタと、ループフィルタの出力によって発振周波数が制御されて前記追従クロック信号を発振する電圧制御発振器とを含むことを特徴とする請求項１に記載のデータ位置ずれ検出回路。
【請求項３】
クロック監視回路が、クロック再生回路が出力する再生されたクロック信号および時定数回路が出力する追従クロック信号のクロック数をカウントし、双方のカウント値に１以上のずれが生じたときに検出信号を出力するように構成されていることを特徴とする請求項１または２の何れか１項に記載のデータ位置ずれ検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルデータの送受信を行う通信システムにおけるエラー処理に関するものである。
【０００２】
【従来の技術】
従来より、デジタルデータの送受信を行う通信システムにおいては、受信したデータを正しく解釈するために、送信側が意図するデータ位置と受信側で認識するデータ位置とを同期させる必要がある。このような同期処理を行うために、一般的には、送信側においては、データフレームの先頭にフレーム同期信号を付加し、受信側においては、前記フレーム同期信号を検出することによってデータフレームの先頭位置を認識し、さらに、受信信号を復調した信号から、送信側のクロックに同期したクロック信号の再生を行って、それをカウントしていくことで各データの位置を認識する。
【０００３】
【発明が解決しようとする課題】
しかし、無線通信におけるフェージング等の現象による影響によって伝送路の特性に変化が生じた場合、受信側においては、復調信号に乱れが生じるため、送信側のクロックに同期するクロック信号を正しく再生できなくなる。そのため、その後に正常な通信状態に戻ったときに、再生クロック信号が、送信側が送出したクロック数と１クロック以上ずれた位置において同期してしまうことがある。このような場合には、受信側で認識するデータ位置が、送信側が意図するデータ位置と１クロック分以上ずれてしまうことになるため、受信側においては、それ以降は、データの解釈を正しく行うことができなくなる。
それをそのままにしておくと、誤動作状態が継続し、その間の通信は不能となる。特に、通信の開始から終了までを１フレームで行うような通信形態にあっては、このような問題は深刻なものとなる。
しかし、そのような状態であっても、操作者にとっては、そういった誤動作状態を即座に認識することができないため、受信機内でそのような状態を検出し、何らかの処置を施すことが要望される。
【０００４】
そこで、本発明は、受信側が認識するデータ位置と送信側が意図するデータ位置との間に、１クロック分以上のずれが生じていることを検出することが可能なデータ位置ずれ検出回路を提供することを目的としてなされたものである。
【０００５】
【課題を解決するための手段】
本発明にかかるデータ位置ずれ検出回路においては、送信側から送信されてきたデータを受信する受信側において、認識するデータ位置が、送信側が意図するデータ位置からずれていることを検出するデータ位置ずれ検出回路であって、
入力された復調信号からクロック信号を再生し、再生したクロック信号からジッタを除去して、再生されたクロック信号として出力するクロック再生回路と、
前記再生されたクロック信号に所定の時定数をもって追従する追従クロック信号を生成する時定数回路と、
前記クロック再生回路から出力される前記再生されたクロック信号と、前記時定数回路から出力される前記追従クロック信号とを継続して監視し、両クロック信号の間に１クロック分のずれが生じたときに、認識するデータ位置が、送信側が意図するデータ位置からずれていることを示す検出信号を出力するクロック監視回路と、
を備えるという手段を講じた。
【０００６】
請求項２の発明においては、請求項１に記載の時定数回路が、該時定数回路が出力する追従クロック信号と、クロック再生回路が出力する再生されたクロック信号との位相を比較する位相比較回路と、位相比較回路の出力を所定の時定数をもってフィルタリングするループフィルタと、ループフィルタの出力によって発振周波数が制御されて前記追従クロック信号を発振する電圧制御発振器とを含む構成とした。
請求項３の発明においては、請求項１に記載のクロック監視回路が、クロック再生回路が出力する再生されたクロック信号および時定数回路が出力する追従クロック信号のクロック数をカウントし、双方のカウント値に１以上のずれが生じたときに検出信号を出力するように構成されている。
【０００７】
【作用】
正常な通信状態では、クロック再生回路から出力されるクロック信号と、時定数回路から出力される追従クロック信号とはずれていないが、フェージング等の影響によって一旦クロック信号の再生が乱れた後に、通信状態が正常な状態に回復した場合には、送信側が意図したデータ位置とずれた位置で同期することがある。
このようなデータ位置がずれた状態では正しいデータの受信ができずエラー発生状態が継続することになる。
そこで、本発明では、入力された復調信号から再生するクロック信号のずれを監視する基準として、再生されたクロック信号に所定の時定数をもって追従する追従クロック信号を用いるのである。追従クロック信号は、再生されたクロック信号に所定の時定数をもって追従しているので、再生されたクロック信号が送信側が意図した位置からずれている場合であっても、短時間であればその影響は大きな影響は受けない。
そこで、クロック監視回路は、再生したクロック信号が、追従クロック信号とずれたときに検出信号を出力するように構成されている。
このように出力された検出信号によってデータ位置がずれたことを検出できるのである。
そして、たとえば、位置ずれを修正するルーチンを起動して修正処理し、エラー発生状態をクリアして正常なデータが受信できる状態に復帰したり、データ処理を中止したりするのである。
【０００８】
【発明の実施の形態】
以下に、本発明にかかるデータ位置ずれ検出回路を、ＧＭＳＫ変調信号の復調処理に適用したひとつの実施の形態を示した図面に基づいて詳細に説明する。
【０００９】
前記データ位置ずれ検出回路のブロック図を示した図１において、
１はクロック再生回路としてのモデム、２はジッタ除去回路としてのＡＦＣ回路、３は時定数回路としてのＰＬＬ回路、４はクロック監視回路としての検出回路である。
図示しない検波手段から出力される検波信号（例えば2.4ｋｂｐｓのＧＭＳＫ信号）は、モデム１によってデータ信号（図示省略。）と、クロック信号１outとして再生される。
前記モデム１から出力されるクロック信号はジッタを持っているため、ＡＦＣ回路２によってジッタを吸収する。ここでは、2.4ｋＨｚと、2.4ｋＨｚ＋24Hz（＝2.4kHzの１％）と、2.4ｋＨｚ−24Hz（＝2.4kHzの１％）との３つのクロックをモデムクロックと位相比較することによって切り替えて同期をとる。このようにしてＡＦＣ回路２からは再生されたクロック信号２outが出力される。
なお、図示しないデータ解釈手段においては、前記再生されたデータ信号を、前記再生されたクロック信号２outに同期して解釈処理する。
また、再生されたクロック信号２outは、検出回路４へ出力されるとともに、ＰＬＬ回路３の位相比較器３１に入力される。ＰＬＬ回路３においては、位相比較器３１と、ループフィルタ３２と、ＶＣＯ３３と、分周器３４とで構成された位相拘束ループによって、16.384MHzの信号を３／（５×4096）倍して2.4kHzの追従クロック信号３outを出力する。前記分周器３４はリセット信号４resetでリセットされる。
【００１０】
検出回路４は、前記再生されたクロック信号２outが入力されリセット信号４resetでリセットされる第１系列の４ビットカウンタ４１と、前記追従クロック信号３outが入力されリセット信号４resetでリセットされる第２系列の４ビットカウンタ４２と、上記２つの系列のカウンタからのキャリオーバ出力信号CO1,CO2を論理積処理した信号４３outを出力するアンド回路４３と、前記論理積出力信号４３outとリセット信号４resetとを論理和処理した信号４４outを出力するオア回路４４と、前記追従クロック信号３outが入力されて前記論理和出力信号４４outによってリセットされる８ビットカウンタ４５と、前記８ビットカウンタ４５のキャリオーバ出力信号CO3でセットされて前記リセット信号４resetでリセットされるＲ／Ｓフリップフロップ回路４６とを備えている。
なお、前記リセット信号４resetはフレーム同期信号を検出したときに出力される信号である。そして、このリセット信号４resetをＰＬＬ回路３の分周器３４にも入力することによって、フレーム同期信号が検出される度に、再生されたクロック信号２outと追従クロック信号３outとの位相を一致させる。
【００１１】
以上の構成において、
フェージング等によるクロック信号の再生の乱れが無い場合には、図２の（ａ）に示したように、第１系列の４ビットカウンタ４１は再生されたクロック信号２outを16個カウントする度にキャリオーバ出力信号CO1を出力する。ＰＬＬ回路３から出力される追従クロック信号３outが入力される第２系列の４ビットカウンタ４２に同様に16個の追従クロック信号をカウントする度にキャリオーバ出力信号CO2を出力する。
再生されたクロック信号２outに乱れがなく欠落が無い場合には、第１系列のキャリオーバ出力信号CO1とキャリオーバ出力信号CO2とは同一タイミングで出力される。
従って、前記アンド回路４３からは前記各キャリオーバ出力信号と同じタイミングで論理積処理出力信号４３outが出力される。
そして、８ビットカウンタ４５はクロック信号が16個カウントされる度にリセットされるのでキャリオーバすることはなく、キャリオーバ出力信号CO3は出力されない。
即ち、Ｒ／Ｓフリップフロップ回路４６はセットされないので、ビットずれ検出信号４outは出力されないのである。
【００１２】
しかし、フェージング等によってクロック信号２outの再生が乱れて再生できないクロック信号があると、図２の（ｂ）に示したように、第１系列の４ビットカウンタ４１は再生されたクロック信号２outを16個カウントするまでに図２の（ａ）の場合より時間がかかり、キャリオーバ出力信号CO1を出力するタイミングが遅れる。一方、ＰＬＬ回路３から出力される追従クロック信号３outは正常なタイミングで出力され続けるので、図２の（ａ）の場合と同じタイミングでキャリオーバ出力信号CO2を出力する。
従って、前記アンド回路４３からは16個のクロック信号がカウントされても論理積処理出力信号４３outは出力されない。
そのため、８ビットカウンタ４５はリセットされず、256個のクロック信号がカウントされるとキャリオーバしてキャリオーバ出力信号CO3が出力される。
このキャリオーバ出力信号CO3によってＲ／Ｓフリップフロップ回路４６がセットされるので、ビットずれ検出信号４outが出力されるのである。
【００１３】
ビットずれ検出信号４outが出力されると、たとえば、位置ずれを修正するルーチンを起動して修正処理し、エラー発生状態をクリアした後、リセット信号４resetを発生させて、図１のＰＬＬ回路の分周器３４と、２つの系統の４ビットカウンタ４１，４２と、Ｒ／Ｓフリップフロップ回路４６をリセットしてビットずれ検出信号４outを出力させないようにするとともに、オア回路４４にも前記リセット信号４resetを入力して、その論理和処理出力信号４４outによって８ビットカウンタ４５もリセットしてキャリオーバ出力信号CO3をクリアするのである。
このようにしてエラー発生状態がクリアされて正常なデータが受信できる状態に復帰できるのである。なお、正常な受信状態に復帰することに代えてデータ処理を中止するようにしてもよい。
【００１４】
なお、時定数回路としてはＰＬＬ回路に限らず、再生されたクロック信号に所定の時定数で追従する追従クロック信号を出力するものであればよい。
また、クロック監視回路としては図１に示した構成に限られるものではなく、再生されたクロック信号と追従クロック信号とのビットずれを検出する構成であればよい。また、図１に示した各４ビットカウンタ４１、４２および８ビットカウンタ４５に代えて、よりビット数の少ないカウンタを用いてより速くビットずれを検出できるように構成してもよい。
【００１５】
ＡＦＣ回路２から出力される再生されたクロック信号２outのゆらぎによっては、再生されたクロック信号２outと追従クロック信号３outとのずれが１ビットの場合に、両クロック信号が重なるタイミングが存在して、アンド回路４３から論理積処理信号４３outが出力される場合がある。（図４の（ａ）参照）
そのような誤りの発生を防止するために、両クロック信号のパルス幅を狭めることが望ましい。
そこで、図３には、各４ビットカウンタ４１、４２の出力信号のパルス幅を縮小するために図１のブロック図の破線の部分に付加するパルス幅調整回路４７を示した。
パルス幅調整回路４７においては、抵抗４７Ｒとコンデンサ４７Ｃとによる積分回路によって、アンド回路４７０の一方の入力端子に入力される信号が所定のしきい値を超えるタイミングをわずかに遅延させることによって、遅延させない方の入力端子から入力されるキャリオーバ出力信号４７inとの論理積処理を行って出力される出力信号４７outの立ち上がりをわずかに遅延させるので、出力信号４７outのパルス幅は入力されるキャリオーバ出力信号４７inより若干狭くなる。（図４の（ｂ）参照）
なお、抵抗４７Ｒにダイオード４７Ｄを並列接続することによってコンデンサ４７Ｃの放電時間を短縮し、出力信号４７outの立ち下がりが遅れないように構成されている。
【００１６】
【発明の効果】
本発明の請求項１においては、入力された復調信号からクロック信号を再生し、再生したクロック信号からジッタを除去して、再生されたクロック信号として出力し、前記再生されたクロック信号に所定の時定数をもって追従する追従クロック信号を生成し、前記再生されたクロック信号と、前記追従クロック信号とを継続して監視し、両クロック信号の間に１クロック分のずれが生じたときに検出信号を出力するように構成したので、再生されるクロック信号がフェージング等の影響で乱れたことを検出することができる。
請求項２の発明では、請求項１に記載の時定数回路が、該時定数回路が出力する追従クロック信号と、クロック再生回路が出力する再生されたクロック信号との位相を比較する位相比較回路と、位相比較回路の出力を所定の時定数をもってフィルタリングするループフィルタと、ループフィルタの出力によって発振周波数が制御されて前記追従クロック信号を発振する電圧制御発振器とを含むＰＬＬ回路構成としたので、高い安定性で位置ずれを検出することができる。
請求項３の発明においては、請求項１に記載のクロック監視回路が、クロック再生回路が出力する再生されたクロック信号および時定数回路が出力する追従クロック信号のクロック数をカウントし、双方のカウント値に１以上のずれが生じたときに検出信号を出力するように構成したので、位置ずれを確実に検出することができる。
【図面の簡単な説明】
【図１】本発明にかかるデータ位置ずれ検出回路の実施の形態のブロック図である。
【図２】図１における各部の動作を説明するタイミングチャートである。
【図３】図1の回路に付加する回路図である。
【図４】図３の回路の動作を説明するタイミングチャートである。
【符号の説明】
１    クロック再生回路、モデム
２    ＡＦＣ回路、ジッタ除去回路
３    時定数回路、ＰＬＬ回路
３１  位相比較器
３２  ループフィルタ
３３  ＶＣＯ
３４  分周器
４    クロック監視回路、検出回路
４１  第１系列の４ビットカウンタ
４２  第２系列の４ビットカウンタ
４３  アンド回路
４４  オア回路
４５  ８ビットカウンタ
４６  Ｒ／Ｓフリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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