(57)【特許請求の範囲】
【請求項１】
ＰＬＬ回路、電圧制御発振器及び低域フィルタを単一チップに搭載して形成され、当該ＰＬＬ回路にシリアルデータを入力する入力端子及び電圧制御発振器からの発振信号を出力する出力端子を備える周波数シンセサイザ回路において、
前記電圧制御発振器に試験しようとする直流電圧の任意の２値を印加する制御回路を備え、
前記ＰＬＬ回路は、前記入力端子から与えられる前記シリアルデータ中に含まれる制御信号に基づいて制御ビットを前記制御回路に出力し、
当該制御回路は、前記低域フィルタと電圧制御発振器との間に接続され、前記制御ビットに基づいて２値の直流電圧を前記電圧制御発振器へ出力し、
前記制御回路から印加される前記２値の直流電圧に基づいて、前記電圧制御発振器の発振信号が前記出力端子から出力されることを
特徴とする周波数シンセサイザ回路。
【請求項２】
ＰＬＬ回路、電圧制御発振器及び低域フィルタを単一チップに搭載して形成され、当該ＰＬＬ回路にシリアルデータを入力する入力端子及び電圧制御発振器からの発振信号を出力する出力端子を備える周波数シンセサイザ回路において、
前記低域フィルタと前記電圧制御発振器との間に備えられた制御回路を備え、
前記ＰＬＬ回路は、前記入力端子から与えられる前記シリアルデータ中に含まれる制御信号に基づいて制御ビットを前記制御回路に出力し、
前記制御回路は、複数の直流電圧から、前記電圧制御発振器へ出力する直流電圧を、前記ＰＬＬ回路からの前記制御ビットに応じて選択し、
選択された前記直流電圧に応じた前記電圧制御発振器の発振信号が前記出力端子から出力されることを
特徴とする周波数シンセサイザ回路。
【請求項３】
前記複数の直流電圧は、前記電圧制御発振器を、前記電圧制御発振器の発振信号における上限値及び下限値の発振信号が出力するよう制御する直流電圧を含むことを特徴とする
前記請求項２に記載の周波数シンセサイザ回路。
【請求項４】
前記上限値及び下限値の発振信号が出力するよう制御する前記直流電圧に応じた前記電圧制御発振器の発振信号に基づいて、回路の適否を判定することを特徴とする
前記請求項３に記載の周波数シンセサイザ回路。
【請求項５】
前記シリアルデータに応じて、前記周波数シンセサイザの通常動作モードと試験モードとが選択されることを特徴とする
前記請求項２ないし４のいずれか１項に記載の周波数シンセサイザ回路。
【請求項６】
前記低域フィルタは、パッシブ型フィルタであることを特徴とする
前記請求項１ないし５のいずれか１項に記載の周波数シンセサイザ回路。
【請求項７】
前記電圧制御発振器が多チャンネルの発振帯域の発振信号を出力可能であり、
前記ＰＬＬ回路は、前記シリアルデータ中に含まれる制御信号に基づいてチャンネル選択ビットを前記制御回路に出力し、
前記制御回路は、前記ＰＬＬ回路からのチャンネル選択ビットに基づいて前記電圧制御発振器の前記チャンネルを切り換え、
前記制御回路から印加される前記直流電圧に応じて、前記電圧制御発振器から前記チャンネル毎の発振信号が前記出力端子から出力されることを特徴とする
前記請求項１ないし６のいずれか１項に記載の周波数シンセサイザ回路。
【請求項８】
前記ＰＬＬ回路は、カウンタを有し、
前記発振信号を前記カウンタで分周させて前記出力端子から出力させることを特徴とする
前記請求項１ないし７のいずれか１項に記載の周波数シンセサイザ回路。
【請求項９】
前記入力端子と前記出力端子との間に試験回路が接続され、前記シリアルデータは前記試験回路から前記入力端子に与えられ、前記出力端子から出力される前記発振信号の発信周波数の適否が、前記試験回路により判定されることを特徴とする
前記請求項１ないし８のいずれか１項に記載のシンセサイザ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路に関し、特に試験手段を備える周波数シンセサイザに関する。
【０００２】
【従来の技術】
携帯電話等に使用される従来の周波数シンセサイザは、図９に示すように、ディジタル回路であるＰＬＬ回路１０１と、アナログ回路である電圧制御発振器１０２および低域フィルタ１０３とからなり、ＰＬＬ回路１０１と電圧制御発振器１０２とは一つの基板１００に実装され、この基板１００に接続端子１０１ａ、１０１ｂ、１０２ａ、１０２ｂが形成され、この接続端子１０１ｂ、１０２ａに前記低域フィルタ１０３を外部接続する構成である。この場合に電圧制御発振器１０２のウエハプロービング試験動作は、基板１００に形成された接続端子１０２ａに試験装置２００のプローブを接続して制御電圧を入力し、この制御電圧に基づいて制御電圧発振器１０２から発振される発振信号を出力端子１０２ｂに接続したプローブで検出するように行われていた。しかし、機器の軽量化の要求により、今では搭載部品の集積化等が行われ、従来の周波数シンセサイザは、ＰＬＬ回路、電圧制御発振器および低域フィルタを１チップ化することが要請されてきた。
【０００３】
【発明が解決しようとする課題】
前記従来の周波数シンセサイザ回路は、以上のように構成され、１チップ化されて機器の軽量化に繋がったものの、電圧制御発振器の端子（１０２ａ）が外部に出力されていないため、ウエハ状態でプローブによって行われるウエハプロービング試験で、電圧制御発振器を対象として発振周波数確認試験を実施することができないという課題を有する。また、電圧制御発振器の端子が外部に出力されることも考えられるが、外部端子にのるノイズ成分がオフスイッチの微小リークによりノイズ特性に悪影響を与えるため、採用できない。さらにまた、閉ループによるロック動作が容易にできるため、組み立て完了後に行う最終試験で電圧制御発振器を対象として発振周波数確認試験を実施することはできるが、組み立て後の最終試験で不良チップが検出されることで生じる損害コストが、組み立て前のウエハプロービング試験で不良チップが検出されることで生じる損害コストに比べ著しく大きいため、組み立て前のウエハプロービング試験で電圧制御発振器を対象として発振周波数確認試験を実施するのがコストの観点から好ましい。
【０００４】
本発明は、前記課題を解決するためになされたもので、電圧制御発振器の端子が外部に出力することなしに、組み立て前のウエハプロービング試験で容易に試験可能な周波数シンセサイザ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明に係る周波数シンセサイザ回路は、ＰＬＬ回路、電圧制御発振器及び低域フィルタを単一チップに搭載して形成され、当該ＰＬＬ回路にシリアルデータを入力する入力端子及び電圧制御発振器からの発振信号を出力する出力端子を備える周波数シンセサイザ回路において、前記電圧制御発振器に試験しようとする直流電圧の任意の２値を印加する試験手段を備え、前記試験手段から印加される２値の直流電圧に基づいて電圧制御発振器から出力端子を介して出力される発振信号に基づいて回路の適否を判断するものである。このように本発明においては、ＰＬＬ回路、電圧制御発振器及び低域フィルタを搭載して形成した単一チップに、前記電圧制御発振器に試験するための２値の直流電圧を印加する試験手段を備え、当該２値の直流電圧の印加により電圧制御発振器から出力される発振信号に基づいて回路の適否を判断でき、電圧制御発振器に外部端子を配設することなしに、試験手段を介することで本周波数シンセサイザ回路を対象とした試験、特に、電圧制御発振器を対象とした発振周波数確認試験を組み立て前に容易に実施することができる。
【０００６】
また、本発明に係る周波数シンセサイザ回路は必要に応じて、前記試験手段が、低域フィルタと電圧制御発振器との間に接続され、前記ＰＬＬ回路からの制御信号に基づいて２値の直流電圧を電圧制御発振器へ出力するものである。このように本発明においては、ＰＬＬ回路、電圧制御発振器及び低域フィルタを搭載して形成した単一チップ上に、前記電圧制御発振器に試験するための２値の直流電圧を印加する試験手段を低域フィルタと電圧制御発振器との間に接続して備え、ＰＬＬ回路からの制御信号を試験手段に出力し、当該試験手段が制御信号に従って２値の直流電圧を電圧制御発振器に出力しているので、ＰＬＬ回路を介して前記入力端子から制御信号を試験手段に出力でき、電圧制御発振器に外部端子を配設することなしに、試験手段を介することで本周波数シンセサイザ回路を対象とした試験、特に、電圧制御発振器を対象とした発振周波数確認試験を組み立て前に容易に実施することができる。
【０００７】
また、本発明に係る周波数シンセサイザは必要に応じて、前記試験手段が、ＰＬＬ回路で形成されると共に、前記低域フィルタがパッシブ型フィルタで形成されるものである。このように本発明においては、ＰＬＬ回路に試験手段を備え、低域フィルタをパッシブ型フィルタで形成しているので、直接試験手段が電圧制御発振器と接続することなしに、パッシブ型フィルタで形成される低域フィルタを介して制御電圧を電圧制御発振器に出力することができる。
【０００８】
また、本発明に係る周波数シンセサイザは必要に応じて、前記電圧制御発振器が多チャンネルの発振帯域の発振信号を出力可能な場合に、前記ＰＬＬ回路からのチャネル指定信号に基づいて試験手段が電圧制御発振器のチャネルを切り替え、前記試験手段から印加される２値の直流電圧に基づいて電圧制御発振器から出力端子を介して出力される発振信号に基づいてチャンネル毎の回路の適否を判断するものである。このように本発明においては、前記電圧制御発振器が多チャンネルの発振帯域の発振信号を出力することができる場合に、試験手段が電圧制御発振器のチャンネルを切り替えて、２値の直流電圧の印加により電圧制御発振器から出力される発振信号に基づいて回路の適否を判断でき、チャンネル毎の電圧制御発振器の発振信号の適否を、組み立て前に容易に実施することができる。
【０００９】
また、本発明に係る周波数シンセサイザは必要に応じて、前記ＰＬＬ回路がカウンタ及び出力端子を有し、当該ＰＬＬ回路が入力される前記電圧制御発振器からの発振信号をカウンタで分周させて出力端子から出力するものである。このように本発明においては、前記ＰＬＬ回路がカウンタ及び出力端子を有し、前記電圧制御発振器から出力される発振信号をＰＬＬ回路がカウンタで分周させ、この分周した発振信号を出力端子から出力でき、低い周波数になった発振信号に対してプローブで直接ウエハプロービング試験を著しく容易に実施することができる。
【００１０】
【発明の実施の形態】
（本発明の第１の実施形態）
本発明の第１の実施形態に係る周波数シンセサイザ回路について、図１ないし図５に基づいて説明する。図１は本実施形態に係る周波数シンセサイザ回路の全体概要ブロック図、図２は本実施形態に係る周波数シンセサイザ回路におけるＰＬＬ回路の詳細ブロック図、図３は本実施形態に係る周波数シンセサイザ回路における電圧制御発振器の特性グラフ図、図４は本実施形態に係るに周波数シンセサイザ回路における制御回路の詳細ブロック図、図５は本実施形態に係るに周波数シンセサイザ回路における制御回路論理図である。
【００１１】
前記各図において、本実施形態に係る周波数シンセサイザ回路１０は、２信号間の位相差を比較して位相差信号を発生する位相比較器１１、カウンタ１２、シフトレジスタ１３、カウンタ１５、チャージポンプ１６からなるＰＬＬ回路１と、このＰＬＬ回路１と接続し、制御電圧を印加することで発振周波数を変化させることができる電圧制御発振器２と、ＰＬＬ回路１と接続してＰＬＬ回路１からの入力信号が入力され、高周波成分を遮断する低域フィルタ３と、本発明の特徴であり、ＰＬＬ回路１と接続して２種の制御ビット（制御ビットＡ、制御ビットＢ）が制御信号として入力され、この制御信号に基づいて電圧制御発振器２に電圧レベルの異なる電圧を印加する制御回路４とからなり、前記ＰＬＬ回路１、電圧制御発振器２、低域フィルタ３及び制御回路４が単一チップに搭載して構成される。
【００１２】
前記ＰＬＬ回路１は、図２に示すように、基準信号とカウンタ１２を介して電圧制御発振器２の発振で生成される発振信号とが位相比較器１１の入力信号として入力され、位相比較器１１がこの基準信号と発振信号との位相差を比較して位相差成分をパルス状の位相差信号として出力する。また、ＰＬＬ回路１は、外部入力であるシリアルデータ中に含まれる試験装置２０からの制御信号に基づいてシフトレジスタ１３が、制御ビットＡ、制御ビットＢを作成して、制御回路４へ出力する。
前記電圧制御発振器２は、ＰＬＬ回路１から出力される位相差信号が低域フィルタ３を介して制御電圧として入力され、例えば図３（Ａ）に示すような特性で、この制御電圧に基づいて発振信号を発生させる。
【００１３】
前記制御回路４は、試験手段であり、ＰＬＬ回路１から入力される２種の２値制御ビットに基づいて、電圧制御発振器２に数種の制御電圧を出力し、通常は前述した通り、低域フィルタ３を介してＰＬＬ回路１から出力される位相差信号をそのまま出力するが、試験モードを有し、この試験モードの場合、制御電圧の上限値、下限値を電圧制御発振器２に対して出力する。ここで、制御回路４は、図４に示すように第１の切替スイッチ４１、第２の切替スイッチ４２から構成され、第１の切替スイッチ４１が電圧制御発振器２、低域フィルタ３および第２の切替スイッチ４２と接続され、電圧制御発振器２と低域フィルタ３もしくは第２の切替スイッチ４２とを切り替えて接続し、第２の切替スイッチ４２が第１の切替スイッチ４１、制御電圧の上限値の電圧レベルを有する電圧源αおよび制御電圧の下限値の電圧レベルを有する電圧源βと接続され、第１の切替スイッチ４１と電圧源αもしくは電圧源βとを切り替えて接続する。この制御回路４は、前記第１の切替スイッチ４１および第２の切替スイッチ４２を切り替え、図５（Ａ）に示すように、制御ビットＡが０で制御ビットＢが０の場合に制御電圧の下限値を電圧制御発振器２に出力し、制御ビットＡが０で制御ビットＢが１の場合に制御電圧の上限値を電圧制御発振器２に出力し、その他の場合にＰＬＬ回路１から出力される位相差信号をそのまま出力する。
なお、制御回路４はこの構成に制限されるものではない。この制御ビットＡ、Ｂは、接続端子１ａで本周波数シンセサイザ回路１０とウエハプロービング試験実施時に接続される試験装置２０からプローブを介して前記ＰＬＬ回路１へ入力される。
【００１４】
本実施形態に係る周波数シンセサイザ回路の動作について、試験装置２０からのシリアルデータ中の制御信号が通常モードである動作と、試験装置２０からの制御信号が試験モードである動作とに分けて説明する。ここで、ＰＬＬ回路１が制御回路４に出力する制御ビットＡ、Ｂの初期値は、それぞれ１，１とする。つまり、プローブからの制御ビットがＰＬＬ回路１に入力されない限り、制御ビットＡ、Ｂはそれぞれ１、１の値を維持する。
【００１５】
通常モードでは、電圧制御発振器２が予め定められた初期状態の発振周波数の発振信号を発生させて外部に出力すると共に、ＰＬＬ回路１に分岐して接続されているため、ＰＬＬ回路１にこの発振信号を出力する。ＰＬＬ回路１が基準信号源（図示せず）から入力される基準信号と電圧制御発振器２から入力される発振信号との位相差を比較し、位相差成分をパルス状の位相差信号として接続する低域フィルタ３に出力する。低域フィルタ３がＰＬＬ回路１から入力されたパルス状の位相差信号の高周波成分を遮断し、高周波成分を取り除いた位相差信号を制御回路４に出力する。制御回路４が、入力される制御ビットＡ、Ｂ共に１であるため、第１の切替スイッチ４１により低域フィルタ３と電圧制御発振器２を接続し、低域フィルタ３を介してＰＬＬ回路１より出力された位相差信号が電圧制御発振器２に入力される。電圧制御発振器２が、制御電圧として入力された位相差信号に基づいて発振信号を発生させる。以下、制御ビットＡ、Ｂが変化しない限り、同一動作を繰り返す。
【００１６】
試験モードではプローブからの制御ビットがＰＬＬ回路１に入力され、この制御ビットＡ、Ｂ共に１の状態から、それぞれ０、０に変化した場合について説明する。この場合、制御回路４が、第１の切替スイッチ４１を切り替えて電圧制御発振器２と第２の切替スイッチ４２が接続され、さらに、第２の切替スイッチ４２も切り替えて第１の切替スイッチ４１と電圧源βが接続される。したがって、制御電圧として制御電圧の下限値の電圧レベルを有する電圧が電圧源βから電圧制御発振器２に供給される。ここで、制御電圧に従って電圧制御発振器２が所定の発振周波数の発振信号を生成するとき正常だと判断することができ、逆に、所定の発振周波数の発振信号を生成することができないとき正常でないと判断することができる。
【００１７】
次に、プローブからの制御ビットがＰＬＬ回路１に入力され、この制御ビットＡ、Ｂがそれぞれ０、０から、０、１に変化した場合について説明する。この場合、制御回路４が、第１の切替スイッチ４１を切り替えず現状を維持して電圧制御発振器２と第２の切替スイッチ４２が接続されたままで、第２の切替スイッチ４２のみ切り替えて第１の切替スイッチ４１と電圧源αが接続される。したがって、制御電圧として制御電圧の上限値の電圧レベルを有する電圧が電圧源αから電圧制御発振器２に供給される。ここで、先程と同様に、制御電圧に従って電圧制御発振器２が所定の発振周波数の発振信号を生成するとき正常だと判断することができ、逆に、所定の発振周波数の発振信号を生成することができないとき正常でないと判断することができる。
【００１８】
このように本実施形態に係る周波数シンセサイザ回路によれば、通常モードでは、制御ビットＡ、Ｂが共に１となって、第１の切替スイッチ４１が低域フィルタ３と電圧制御発振器２とを接続し、ＰＬＬ回路１から出力された位相差信号を低域フィルタ３を介して電圧制御発振器２に入力し、電圧制御発振器２が所定の発振周波数の発振信号を生成し、電圧制御発振器２を対象として発振周波数確認試験を実施する試験モードの場合、制御ビットＡ、Ｂを変更して上限、下限の制御電圧を電圧制御発振器２に出力し、電圧制御発振器２が制御電圧に従って適正な発振周波数の発振信号を生成できるか否かを判断でき、容易に組み立て前に試験を実施することができる。
【００１９】
なお、本実施形態に係る周波数シンセサイザにおいて、図６に示すように、前記ＰＬＬ回路１内で、位相比較器１１と同様に、基準信号とカウンタ１２を介して電圧制御発振器２から出力された発振信号とを入力信号とするセレクタ１４を有し、このセレクタ１４を切り替えることで基準信号もしくは発振信号を外部出力し、ウエハプロービング試験を実施することもでき、通常、電圧制御発振器２が出力する発振信号が数Ｇ［Ｈｚ］以上となった場合、周波数帯域が高いため直接プローブで読み込むことは困難であるが、位相比較器１１で使用するためにカウンタ１２を介しているため、十分許容範囲の周波数帯域となっておりプローブで読み込むこともでき、容易にウエハプロービング試験を実施することができる。
【００２０】
（本発明の第２の実施形態）
本発明の第２の実施形態に係る周波数シンセサイザ回路について、図７に基づいて説明する。図７は本実施形態に係るに周波数シンセサイザ回路における制御回路の詳細ブロック図を示す。
本実施形態に係る周波数シンセサイザ回路は、前記第１の実施形態に係る周波数シンセサイザと同様に構成され、この構成に加えて、使用する制御ビットが１種増えて、３種の制御ビットＡ、Ｂ、Ｃを使用する構成である。
【００２１】
前記制御回路４は、使用する制御ビットの増加に伴って図７に示すように、前記第１の実施形態における構成に加えて、Ｎｏｔ論理素子４３を介して第１の切替スイッチ４１から制御ビットＡとＰＬＬ回路１から入力される制御ビットＢとを入力されるＡｎｄ論理素子４４と、このＡｎｄ論理素子４４から出力されるビットが入力されるセレクタ４５とからなる。このセレクタ４５は、Ａｎｄ論理素子４４から出力されるビットに従って電圧制御発振器２にｃｈ選択信号ｓ１、ｓ２を出力する。
【００２２】
前記電圧制御発振器２は、前記第１の実施形態の構成に加えて、図３（Ｂ）に示すように２種の周波数帯域を有し、前記セレクタ４５から出力されるｃｈ選択ビットに従って、ｃｈ１若しくはｃｈ２の周波数帯域の発振信号を生成する。ここで、図５（Ｂ）が示すように制御ビットＢに拘らず、制御ビットＡ、Ｃがそれぞれ０、１である場合に、ｃｈ選択信号ｓ２を電圧制御発振器２に出力し、制御ビットＡ、Ｃがそれぞれ、０、０の場合に、ｃｈ選択信号ｓ１を電圧制御発振器２に出力する。
【００２３】
本実施形態に係る周波数シンセサイザは、前記第１の実施形態と同様に動作し、この動作に加えて、制御回路４が試験装置２０からＰＬＬ回路１介して制御ビットＡ、Ｃを入力され、この制御ビットＡ、Ｃがそれぞれ０、１である場合、ｃｈ選択信号ｓ２を電圧制御発振器２に出力され、電圧制御発振器２がｓ２に従ってｃｈ２の周波数帯域の発振信号を生成し、制御ビットＡ、Ｃがそれぞれ０、０の場合、ｃｈ選択信号ｓ１を電圧制御発振器２に出力され、電圧制御発振器２がｓ１に従ってｃｈ２の周波数帯域より低いｃｈ１の周波数帯域の発振信号を生成する。
【００２４】
このように本実施形態に係る周波数シンセサイザによれば、電圧制御発振器２が２種の周波数帯域を有する場合に、制御ビットＣを設けて既存の制御ビットＡと共に使用することで、２種の周波数帯域を有する電圧制御発振器２を対象として発振周波数確認試験を実施する場合、制御ビットＡ、Ｂ、Ｃを変更して、ｃｈ１の発振周波数に対応する上限、下限の制御電圧及びｃｈ２の発振周波数に対応する上限、下限の制御電圧を電圧制御発振器２に出力し、電圧制御発振器２が制御電圧に従って適正な２種の周波数帯域の発振信号を生成できるか否かを判断でき、容易に組み立て前に試験を実施することができる。
なお、本実施形態に係る周波数シンセサイザにおいては、使用する制御ビットをさらに増加し、２種以上の周波数帯域を制御することもできる。
【００２５】
（その他の実施形態）
なお、その他の実施形態に係る周波数シンセサイザにおいて、前記各実施形態の構成に加えて、図８が示すように、低域フィルタ３をパッシブ型フィルタで構成し、制御回路４を電圧制御発振器２と低域フィルタ３との間に配設することなくＰＬＬ回路１に有することもでき、直接制御手段４が電圧制御発振器２と接続することなしに、パッシブ型フィルタで形成される低域フィルタ３を介して制御電圧を電圧制御発振器２に出力することができる。
【００２６】
【発明の効果】
以上のように本発明においては、ＰＬＬ回路、電圧制御発振器及び低域フィルタを搭載して形成した単一チップに、前記電圧制御発振器に試験するための２値の直流電圧を印加する試験手段を備え、当該２値の直流電圧の印加により電圧制御発振器から出力される発振信号に基づいて回路の適否を判断でき、電圧制御発振器に外部端子を配設することなしに、試験手段を介することで本周波数シンセサイザ回路を対象とした試験、特に、電圧制御発振器を対象とした発振周波数確認試験を組み立て前に容易に実施することができるという効果を奏する。
【００２７】
また、本発明においては、ＰＬＬ回路、電圧制御発振器及び低域フィルタを搭載して形成した単一チップ上に、前記電圧制御発振器に試験するための２値の直流電圧を印加する試験手段を低域フィルタと電圧制御発振器との間に接続して備え、ＰＬＬ回路からの制御信号を試験手段に出力し、当該試験手段が制御信号に従って２値の直流電圧を電圧制御発振器に出力しているので、ＰＬＬ回路を介して前記入力端子から制御信号を試験手段に出力でき、電圧制御発振器に外部端子を配設することなしに、試験手段を介することで本周波数シンセサイザ回路を対象とした試験、特に、電圧制御発振器を対象とした発振周波数確認試験を組み立て前に容易に実施することができるという効果を有する。
【００２８】
また、本発明においては、ＰＬＬ回路に試験手段を備え、低域フィルタをパッシブ型フィルタで形成しているので、直接試験手段が電圧制御発振器と接続することなしに、パッシブ型フィルタで形成される低域フィルタを介して制御電圧を電圧制御発振器に出力することができるという効果を有する。
【００２９】
また、本発明においては、前記電圧制御発振器が多チャンネルの発振帯域の発振信号を出力することができる場合に、試験手段が電圧制御発振器のチャンネルを切り替えて、２値の直流電圧の印加により電圧制御発振器から出力される発振信号に基づいて回路の適否を判断でき、チャンネル毎の電圧制御発振器の発振信号の適否を、組み立て前に容易に実施することができるという効果を有する。
【００３０】
また、本発明においては、前記ＰＬＬ回路がカウンタ及び出力端子を有し、前記電圧制御発振器から出力される発振信号をＰＬＬ回路がカウンタで分周させ、この分周した発振信号を出力端子から出力でき、低い周波数になった発振信号に対してプローブで直接ウエハプロービング試験を著しく容易に実施することができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る周波数シンセサイザ回路の全体概要ブロック図である。
【図２】本発明の第１の実施形態に係る周波数シンセサイザ回路におけるＰＬＬ回路の詳細ブロック図である。
【図３】本発明の第１の実施形態に係る周波数シンセサイザ回路における電圧制御発振器の特性グラフ図である。
【図４】本発明の第１の実施形態に係るに周波数シンセサイザ回路における制御回路の詳細ブロック図である。
【図５】本発明の第１の実施形態に係るに周波数シンセサイザ回路における制御回路論理図である。
【図６】本発明の第１の実施形態に係る周波数シンセサイザ回路におけるＰＬＬ回路の詳細ブロック図である。
【図７】本発明の第２の実施形態に係るに周波数シンセサイザ回路における制御回路の詳細ブロック図である。
【図８】本発明のその他の実施形態に係る周波数シンセサイザ回路の全体概要ブロック図である。
【図９】従来の周波数シンセサイザ回路の全体概要ブロック図である。
【符号の説明】
１、１０１  ＰＬＬ回路
２、１０２  電圧制御発振器
３、１０３  低域フィルタ
４  制御回路
１０  周波数シンセサイザ
１１  位相比較器
１２、１５  カウンタ
１３  シフトレジスタ
１４  セレクタ
１６  チャージポンプ
２０、２００  試験装置
４１  第１の切替スイッチ
４２  第２の切替スイッチ
４３  Ｎｏｔ論理素子
４４  Ａｎｄ論理素子
４５  セレクタ
１ａ、２ｂ、１０１ａ、１０１ｂ、１０２ａ、１０２ｂ  接続端子
【図１】
0004029138.tif 000002
【図２】
0004029138.tif 000003
【図３】
0004029138.tif 000004
【図４】
0004029138.tif 000005
【図５】
0004029138.tif 000006
【図６】
0004029138.tif 000007
【図７】
0004029138.tif 000008
【図８】
0004029138.tif 000009
【図９】
0004029138.tif 000010