(57)【特許請求の範囲】
【請求項１】
電子的集積回路であって、
平坦な半導体材料よりなり、各々が長方形に形成された複数のダイ部分を有する基板を有し、
集積回路の通常の作動機能を実行するために基板の各ダイに形成された機能回路を有し、この機能回路は、長方形の４辺に互いに電気的に離れて形成された複数のノードを含んでおり、
基板上の各ダイに形成された相互接続構造を有し、この相互接続構造は、長方形の第１辺とそれに相対する第２辺の間を結んでいる１組の複数導体と、長方形の第３辺とそれに相対する第４辺の間を結んでいる他の１組の複数導体とを含んでおり、
基板上の各ダイの長方形の各辺に沿って形成された複数のボンディングパッドを有し、
相互接続構造とボンディングパッドの間に接続され、各ダイのため基板に形成されたスイッチ回路を有し、
ｉ、機能モードにおいて、該スイッチ回路は、ボンディングパッドを、選択的に、機能回路の複数のノードのそれぞれに接続し、かつ相互接続構造の複数の導体を、回路アース電位へ接続しながらボンディングパッドから隔離し、
ｉｉ、バイパスモードにおいて、該スイッチ回路は、長方形の各辺の対応するボンディングパッドを、選択的に、複数導体の相対する端に接続し、かつボンディングパッドを機能回路の複数のノードから隔離する、
電子的集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に集積回路製造に関するものであり、更に詳細にはウエハ上のダイの試験に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）製造者は、ウエハと呼ばれる典型的には円形の基板上にダイ（ｄｉｅ）を作製する。ウエハには個々に長方形または正方形のダイが数百個含まれる。ウエハ上のダイあるいは切り離される前のダイは、ダイが切り離される前に試験をして良品と不良品とを区別しなければならない。切り離し前のダイの試験はダイパッドにおいて個々のダイを物理的にプロービング（ｐｒｏｂｉｎｇ）することによって行われるのが従来のやり方で、それによって、プローブへつながれたテスターが良品のダイであるか不良品であるかを見分けることができるようになっている。この種のプロービングは比較的低速で、また、ウエハ上の各ダイ位置でプローブを正確に位置決めしたりステップ移動したりするために高価な機械機構を必要とするものである。このプロービング工程は、ＭＣＭ（マルチチップモジュール）基板上へ裸のダイをアセンブルしたりＩＣパッケージ化したりする間にボンディングプロセスを妨害する可能性のある損傷をダイパッドに対して与えかねない。更に、ダイ寸法が縮小するにつれてパッド同士が互いに益々接近することになり、それらへアクセスするための精密なプロービング装置を設計することがより困難で高くつくようになっている。
【０００３】
切り離し前のウエハ上のダイを試験するための従来のその他の方法には、（１）各ダイ上にビルトインの自己試験（ＢＩＳＴ）回路を採用して、各ダイのＢＩＳＴ回路がそのダイを試験することを許容する方法を提供することによって、各ダイがそれ自身を試験できるように設計する方法、（２）ダイ間のスクライブレーン（ｓｃｒｉｂｅ  ｌａｎｅ）を幅広くして、（ａ）試験プローブポイント、（ｂ）試験用のアクセス導体、および／または（ｃ）試験回路を収容できるようにする方法、および（３）ウエハ上のダイを覆う、試験回路を備えた半導体材料の被覆層を加工処理して、被覆層からウエハ上の各ダイのパッドへビア接続を設ける方法、が含まれる。方法１はダイ上の面積を食うＢＩＳＴ回路を必要とするのが欠点で、またそのＢＩＳＴ回路はダイのＩ／Ｏを適切に試験することができないことがある。方法２は、スクライブレーンを幅広くすれば、付加的なダイのために使用できたであろうウエハ面積がそれのために占有され、ウエハ上に製造できるダイの数が減少することが欠点である。方法３は、ウエハ上のダイの上を被覆した接続性試験用の層を形成するという付加的なウエハ処理工程を必要とし、更に試験が完了した後にその被覆層をウエハから除去する必要があることが欠点である。この被覆層除去の工程は、プロセスに付加されることになって、下層のダイがこの除去工程の間に損傷を受ける可能性もある。
【０００４】
理想的には、良品のダイだけを切り離してＩＣとして実装することが好ましい。ダイの実装コストは高価であり、従って不良品ダイをＩＣ中へ実装することはＩＣベンダーの製造コストを引き上げ、その結果、消費者に対する高い価格となって跳ね返ってくる。
【０００５】
図１は、機能コア論理回路（ＦＣＬ）とパッド位置への入力および出力バッファを備えたダイの模式図を示す。多様なパッドバッファリングの方式が示されており、それらの中には、入力（Ｉ）、２状態出力（２ＳＯ）、３状態出力（３ＳＯ）、オープンドレイン出力（ＯＤＯ）、双方向的な入力および３ＳＯ（Ｉ／Ｏ１）、および双方向的な入力およびＯＤＯ（Ｉ／Ｏ２）が含まれる。このＦＣＬは、カスタムであっても半カスタム（ＡＳＩＣ）であってもよく、それらには、マイクロプロセッサ、組み合わせ論理回路、逐次論理回路、アナログ、混在信号、プログラマブル論理回路、ＲＡＭ、ＲＯＭ、キャッシュ、アレイ、ＤＳＰ、あるいはそれらおよび／またはその他の機能を組み合わせたものが含まれる。ダイは、ウエハ上でのそれの位置を説明する便宜上、上側Ａ、右側Ｂ、下側Ｃ、左側Ｄの側面を有するように示してある。ダイはまた、ダイに対して電力を供給するために、少なくとも１つの電源（Ｖ）パッドと少なくとも１つのアース（Ｇ）パッドとを有している。側面Ａにはパッド位置１−７が含まれ、Ｂにはパッド位置１−８が、Ｃにはパッド位置１−８が、そしてＤにはパッド位置１−９が含まれている。各側面（Ａ、Ｂ、Ｃ、Ｄ）上でのバッファ／パッド組の配置は、そのダイがアセンブルされるパッケージの所望のピン出力、あるいはダイがつながれるマルチチップモジュール（ＭＣＭ）基板上の信号端子に対応している。図２はダイの切り出された側面を示しており、いずれもＦＣＬへつながる入力パッドおよび出力パッドをそれぞれＤ２およびＢ２に示されている。
【０００６】
図３Ａは図１のダイを６４個収容するウエハの例を示している。図３Ｂはウエハ上での各ダイのそれぞれＡ、Ｂ、Ｃ、Ｄの側面に関する位置を示している。点線で描かれたダイは、ウエハ当たりのダイ数を増やすための詰め方を示している。ウエハ上にダイがびっしりと詰められた場合（すなわち、点線のダイの配置を採用した場合）でも、ウエハの周辺にはダイを配置できない領域が存在することに注目されたい。これはウエハが円形形状であるのに対してダイが正方形／長方形形状であることから生じている。このウエハ周辺の未使用領域は、試験ポイント（パッド）、試験回路、およびダイに対して電源およびアースと試験信号を供給する導体を引き回すために使用できる。
【０００７】
図４はテスターおよびパッドプローブアセンブリを使用して、どのように従来のダイ試験が行われるかを示している。選ばれたダイの上にプローブアセンブリが設置され、ダイパッドに接触するまで下に降ろされる。一旦接触がなされると、テスターが電力を供給して大電流チェックが行われる。もし電流が大きければ、ダイ上に短絡が生じているということで試験は中止され、そのダイは不良品としてマークされる（通常はインクの色で表示する）。もし電流が正常であれば試験が継続され、ダイに対して試験パターンが供給されて、ダイからの試験応答が受信される。もし試験に失敗すれば、そのダイは不良品としてマークされる。もし試験にパスすればそのダイは良品ということで、マークはされないか、あるいはマークをするとしても異なる色のインクでマークされる。試験の間、ダイ電流をモニターして、試験中にそれが指定された範囲の中に収まっているかどうかを調べることができる。範囲を逸脱した電流が発生すれば、大電流機能の障害としてマークされる。
【０００８】
【発明の解決しようとする課題】
このような従来のウエハ試験にはいくつもの欠点がある。ダイに対してプロービングすることは金属ダイパッドに傷を付けることになる。従って、物理的なプローブを用いる場合には、ダイの試験を１回だけに限ることが重要である。もしそうでなければ、試験を繰り返すためにダイを再プロービングすることはパッドに対する損傷を更にひどくすることになる。ダイへの１回だけのプロービングであっても、後にダイをＩＣパッケージやＭＣＭ基板へアセンブリする場合に悪影響を与えるのに十分な損傷をパッドに与える可能性がある。ダイパッドによって供給される標的が非常に小さいため、プローブをダイパッド上へ配置するために用いられる装置は注意深く設計されなければならず、従って購入／製作および保守、校正が非常に高くつくことになる。更に、ウエハ上で各ダイ位置へプローブをステップ移動させる操作は、ウエハ上の各ダイをアクセス・試験するためにプローブが移動しなければならない三次元的な運動のために、時間を食うものとなる。
【０００９】
従って、上に述べたような欠点なしにウエハ上のダイを試験できることが望まれる。
【００１０】
【課題を解決するための手段】
本発明は：ダイが直接的なダイとダイとの接続性を有するバイパスモードと、ダイが機能コア論理回路へつながるダイパッドを有する機能モードのいずれかを選択的に提供するためのダイ常駐回路および接続を含むダイ・フレームワーク；ウエハ上のその他のダイをバイパスモードに設定したまま、１つのダイを選んで機能モードに設定するためのフォールト・トレラント回路および方法；（１）ウエハ上のその他のダイをバイパスモードに設定したまま、ウエハ上の機能モードに設定すべき１つのダイを電気的に選ぶこと、（２）その選ばれたダイを試験すること、および（３）その他のダイに対しても上記の電気的な選択と試験とを繰り返すこと、を実施するための方法と装置；（１）ウエハ上のその他のダイをバイパスモードに設定したまま、ウエハ上の機能モードに設定すべき対角に位置する複数個のダイを電気的に選ぶこと、（２）前記選ばれた対角に位置するダイ群を並列的に試験すること、および（３）前記電気的選択と試験とをその他の対角に位置するダイ群に対しても繰り返すこと、を実施するための方法と装置、を提供する。
【００１１】
本発明は、ウエハ上の切り離し前のダイに対する進歩した試験を提供する。本発明は、例えば、次のような進歩した特徴を有する：（１）ウエハ上の切り離し前のダイの電気的な選択と試験、（２）ウエハ上のダイのより迅速な試験、（３）精密に設計された高価な機械的ウエハプローブ不要、（４）ウエハ上の切り離し前のダイを高速に試験できる能力、（５）切り離し前の複数個のダイを並列的に試験できる能力、および（６）切り離し前のダイのバーンイン試験を簡略化できる能力。
【００１２】
【発明の実施の形態】
図５には図１のそれと類似したダイの概略構成が示されている。図１と同様に、ダイは側面Ａ、Ｂ、Ｃ、Ｄと、それらに対応して、入力、出力、入力／出力、ＶおよびＧに関するパッドサイト（ｐａｄ  ｓｉｔｅ）を有している。図５はバイパスと呼ばれる付加的なパッドサイトＡ８およびＢ９と、モードと呼ばれる付加的なパッドサイトＣ９を含んでいる。モードパッドはデータ入力と同じようにバッファリングされる。モードが予め定められた論理レベル、例えば高レベルにある時には、ダイの概略構成は図５に示されたもののように見え、ダイはそれの機能モードにあって、図１のダイと正確に等価なものになる。機能モードにおいては、ＦＣＬ、入力、出力、および入力／出力パッドが許可され、ダイはそれが意図された機能を実行する。機能モードでは、バイパスパッドは使用されない。
【００１３】
図６の例は、本発明のバイパスモードで動作するものとして図５のダイを模式的に示している。このダイは、機能モードの論理状態とは反対の、この場合は低論理レベルの論理状態へモードパッドを設定することによってバイパスモードに設定されている。バイパスモードでは、ダイのＦＣＬ、入力、出力、および入力／出力バッファが禁止され、側面ＡとＣとの間、および側面ＤとＢとの間の対応する位置にあるパッドサイトが電気的に接続される。バイパスモードでは、ダイは側面ＡとＣ間、および側面ＤとＢ間の単なる相互接続構造に変換される。この相互接続構造には側面ＡとＣ間に互いに平行に延びる複数個の導体、および側面ＤとＢ間に互いに平行に延びる複数個の導体が含まれている。バイパスモードにある間は、テスター装置からの信号はＡとＣ間、およびＤとＢ間の相互接続を通って流れ、ウエハ上の選ばれたダイをアクセスおよび試験することができる。
【００１４】
機能上必要とされる既存のパッドサイト間には、ほとんどのバイパス接続が形成できるが、片側にある機能パッドサイトの数が反対側にある機能パッドサイトの数と等しくない場合があり得る。このように、図５のバイパスパッドは、向き合った側のパッド数が互いに等しくない場合にパッドからパッドへの接続を提供する。例えば、図５と図６において、バイパスパッドＡ８とＢ９はそれぞれ機能パッドＣ８とＤ９に対する接続パッドを提供する。対向する側面のダイパッド間のバイパス接続は、ダイを通ってパッドからパッドへの低インピーダンスで双方向的な信号経路を形成する。２つの面間のバイパス接続は、バイパスされたダイを通る試験信号の歪みを回避するために、対向側面のパッド間で等しい伝搬遅延を有するように設計するのが好ましい。
【００１５】
例えば図３Ａのようなウエハ上のダイ位置を例にとると、試験のために選ばれたダイの側面は、バイパスモードにある（図６）上、右、下、および左の隣接ダイの隣接側面からの信号によって駆動する必要がある。隣接するダイを試験するためには、それを機能モードに設定して、（１）それのＡ面で必要とされるすべての信号が上に隣接するバイパスされたダイのＣ面から供給され、（２）それのＢ面で必要とされるすべての信号が右に隣接するバイパスされたダイのＤ面から供給され、（３）それのＣ面で必要とされるすべての信号が下に隣接するバイパスされたダイのＡ面から供給され、そして（４）それのＤ面で必要とされるすべての信号が左に隣接するバイパスされたダイのＢ面から供給される必要がある。
【００１６】
図７ないし図１４は、ダイの選択的な機能モードおよびバイパスモードのためのフレームワークを実現できる回路および接続の実施例を断面図で示している。
【００１７】
例えば図７Ａおよび図７Ｂは、図５および図６のダイのＤ１入力パッドとＢ１の３状態出力パッドとの側面図を示している。入力パッドと入力バッファとの間にスイッチ７１が設けられて、バイパスモードの間は入力パッドを入力バッファから分離することを許容しており、また入力状態ホールダ（ＩＳＨ）回路がスイッチと入力バッファとの間に設けられて、バイパスモード中のスイッチが開いている間、（ＦＣＬを駆動する）入力バッファへの予め定められた入力状態を保持するようになっている。ＡＮＤゲート（Ａ）のようなゲート回路がＦＣＬと３状態出力バッファとの間の制御経路中に設けられて、バイパスモードの間は３状態出力バッファが禁止されるのを許容している。入力パッドと出力パッドとの間の選択可能な接続経路７３には、その入力パッドに付随するスイッチ７７と出力パッドに付随するスイッチ７９との間をつなぐ導体７５が含まれ、これらのスイッチは導体７５をＧまたは入力および出力パッドへつなぐように動作できる。モードパッドは図示のように、これらのスイッチ、ＩＳＨ、およびゲートＡへつながれ、モードパッドが１つの論理状態にある時にはそのダイが機能モードになり、また逆の論理状態にある時にはそのダイがバイパスモードになるようになっている。モードパッドは図示のように、ＦＣＬへつなぐことができて、それによってバイパスモード時のＦＣＬ中のクロックやその他の動作を禁止することができる。
【００１８】
図１２Ａの例に示されているように、データ入力を所望の論理レベル（ここの例では論理”１”レベル）へつながれ、データ出力を入力バッファの入力へつながれ、そして３状態制御入力をモードパッドへつながれた３状態データバッファで以てＩＳＨを実現することができる。与えられたＦＣＬ入力に関する好ましい論理レベルとしては、例えばバイパスモードにＦＣＬへ流入する電流を最小化する論理レベルが考えられる。３状態バッファは、バイパスモードの間は許可され、機能モードの間は３状態化される。もし好ましい論理レベルがどうでもよい状態であれば、例示の図１２ＢのバスホールダＢＨを用いて、バイパスモード間、最後の入力論理レベルを保持させることができる。
【００１９】
機能モードにある時（図７Ａ）は、スイッチ７７および７９が導体７５をＧへつなぎ、それは導体上にアース面を供給し、入力パッドと出力パッドとの間の交流結合を阻止する。バイパスモードにある時（図７Ｂ）は、スイッチ７７および７９と導体７５は入力パッドと出力パッドとの間に、低インピーダンスで双方向的な信号経路接続を提供する。バイパスモードでは、スイッチ７１は開いて、ＦＣＬを入力パッドから切り離し、３状態出力バッファがＡＮＤゲートＡを介して禁止され（３状態化され）、ＦＣＬを出力パッドから切り離す。
【００２０】
図８ないし図１１の例は、その他の型のパッドバッファと一緒にバイパス回路を使用する場合を示している。図１３および図１４は、バイパス回路を機能入力Ｄ９とバイパスＢ９パッドとの間に使用した例、および機能出力Ｃ８とバイパスＡ８パッドとの間に使用した例をそれぞれ示している。
【００２１】
図８Ａおよび図８Ｂでは、更にスイッチ８１が使用されてバイパスモードの間は２状態出力バッファを出力パッドＢ２から分離している。図８Ｃおよび図８Ｄは図８Ａおよび図８Ｂと同様であるが、機能モードの間のスイッチ８１のインピーダンスを無くすために、２状態出力バッファとスイッチ８１の代わりに３状態出力バッファが使用されている点が異なる。
【００２２】
図９Ａおよび図９Ｂの入力パッドと、図１０Ａおよび図１０Ｂの３状態出力パッドとは、先に図７Ａおよび図７Ｂに関して述べたものと同じように配置されている。
【００２３】
図１１Ａおよび図１１Ｂは、３状態（Ｉ／Ｏ１）およびオープンドレイン（Ｉ／Ｏ２）出力を備えたＩ／Ｏパッドを示している。図１１Ａおよび図１１Ｂの３状態出力バッファと入力バッファは、先に図７Ａおよび図７Ｂに関して述べたものと同じように配置されている。図１１Ａおよび図１１Ｂのオープンドレイン出力バッファはそれの入力をＯＲゲート（Ｏ）の出力へつながれており、ＯＲゲート（Ｏ）の１つの入力はＦＣＬによって駆動され、もう１つの入力はモード信号の論理反転によって駆動されている。これにより、モード信号が低レベルの場合にバイパスモードを選択することを想定して、オープンドレイン出力はバイパスモードの間は高レベル状態に浮遊している。
【００２４】
図１３Ａおよび図１３Ｂの入力パッド、および図１４Ａおよび図１４Ｂの３状態出力パッドは、先に図７Ａおよび図７Ｂに関して述べたものと同じように配置されている。
【００２５】
図１５Ａは、ウエハ上の各ダイのＶおよびＧパッドに対してウエハ電圧（ＷＶ）およびウエハアース（ＷＧ）をバスで以て供給するやり方の例を示している。ＷＶバスはプローブ領域ＰＡ１およびプローブ領域ＰＡ２として指定されたウエハ領域から発しているように示されている。ＷＧバスはプローブ領域ＰＡ３およびプローブ領域ＰＡ４から発しているように示されている。プローブ領域ＰＡ１−ＰＡ４は、既に図３Ａに関して説明したような、ウエハ周辺のダイを配置できない領域に位置している。図１５ＢはＷＶおよびＷＧをダイオードを介してＶおよびＧのダイパッド（図１および図５を参照）へどのようにつなぐかを示している。ＷＧとＧの間、およびＷＶとＶの間にダイオードを配置することにより、隣接のダイに対して電力を供給することなく、従来のような局所的なプロービングおよび個別ダイへの電力供給が可能である。
【００２６】
図１６Ａはウエハ上の切り離し前のダイのフォールト・トレラント選択を実行するための方式例を示している。この方式には、ウエハ上の各ダイに隣接するスクライブレーン中に、ダイセレクタ（ｄｉｅ  ｓｅｌｅｃｔｏｒ）１６１と呼ばれる小さい回路を配置することが含まれる。図１６Ｂに示されたダイセレクタ１６１は、Ｉ／Ｏ端子Ｓ１、Ｉ／Ｏ端子Ｓ２、モード出力端子、および電源用としてのＷＶおよびＷＧを含んでいる。ダイセレクタのモード出力は付随するダイのモードパッドへつながれる。ダイセレクタはそれらのＳ１およびＳ２端子を介して直列につながれている。図１６Ａの例では、直列になったうちの（ダイ１における）第１のダイセレクタのＳ１がＰＡ４へつながれ、直列になったうちの（ダイ６４における）最後のダイセレクタのＳ２がＰＡ３へつながれている。ダイ上ではなくスクライブレーン内にダイセレクタが配置されているため、もし必要ならば、ダイセレクタのモード出力を無視してダイのモードパッドに対して物理的なプロービングを行うこともできる。この特徴のために、従来のプローブ試験技術を用いて任意のダイを試験することが可能となる。ダイセレクタのモード出力は単一ダイのモードパッドのみを駆動するので、比較的弱い出力駆動のものに設計することができ、そのため従来のプローブテスターでもモード出力を容易に無視することができ、モード出力に対する損傷を与えずに済む。
【００２７】
ＰＡ１ないしＰＡ４をプロービングすることによってＷＶおよびＷＧに対して電力が供給される。最初に電力が供給される時は、すべてのダイセレクタがリセットされて、それらのモード出力を強制的に低レベルにする状態が設定され、それによってすべてのダイはバイパスモードに設定される。パワーアップ時に過剰な電流が検出されると（恐らく、ＷＶとＷＧとの間の短絡を示している）、ウエハはパワーダウンされ、従来の機械的なプローブ技術を用いて試験することができる（図１５Ｂのダイオードがこのことを可能にすることに注意）。もし正常な電流が検出されれば（すべてのダイがバイパスモードで正常にパワーアップされたことを意味する）、本発明に従って更に試験を継続実行できる。
【００２８】
ダイを試験する前に、直列接続されたダイセレクタ１６１の完全性を試験することができる。ダイセレクタの試験は、左上のダイセレクタ（ダイ１に隣接）のＳ１へＰＡ４からクロックパルスを送り、左下のダイセレクタ（ダイ６４に隣接）のＳ２をＰＡ３においてモニターすることによって行うことができる。もしダイセレクタ間の直列経路が完全であれば、左上のＳ１へ６５個のクロックパルスが供給された後に左下のＳ２においてクロックパルス出力が現れるはずである。１番目に供給されるクロックパルスの立ち下がり端において、ダイ１は付随するダイセレクタのモード出力が高レベルへ変化することによってバイパスモードから機能モードへスイッチされる。その他のダイはすべてそれらのダイセレクタのモード出力が低レベルにあることによって強制的にバイパスモードに留められる。１番目に供給されるクロックパルスの立ち下がり端においては更に、左上のダイセレクタがそれのＳ１およびＳ２端子をつなぐので、それによって引き続くＳ１クロックはＳ２へ出力される。２番目に供給されるクロックパルスの立ち上がり端において、ダイ１はそれのダイセレクタのモード出力が低レベルへ変化することによりバイパスモードへ復帰させられる。この２番目のクロックパルスはＳ１からＳ２への接続を経て、左上のダイセレクタを通って次のダイセレクタへ転送される。２番目のクロックパルスの立ち下がり端において、ダイ２のセレクタはそれのＳ１端子とＳ２端子とをつなぎ、モード出力を高レベルへ駆動することによってダイ２をバイパスモードから機能モードへスイッチする。ダイ６４およびそれのダイセレクタまでこのプロセスが続けられる。６５番目に供給されるクロックパルスの立ち上がり端において、ダイ６４はそれのダイセレクタのモード出力が低レベルへ変化することによりバイパスモードへ復帰させられ、６５番目のクロックパルスがＳ２からＰＡ３へ出力される。
【００２９】
更に、ダイセレクタ試験の間に、ＷＶおよびＷＧを通ってウエハとの間で流出および／または流入する電流を各クロックの立ち上がりおよび立ち下がり端においてモニターすることができ、各ダイが連続的にバイパスモードと機能モードとの間で切り替えられる度に、期待される電流の増減が起こっているかどうかを監視することができる。ウエハ電流の変動を検出することによって、選択すべき（すなわち、機能モードへ設定すべき）ダイが選択されなかった時を検出することができる。この状態は以下に詳しく検討するように、ダイセレクタ構成に欠陥が存在することを示唆するものと考えられる。
【００３０】
上に述べた説明は、ＰＡ４からＰＡ３へのダイセレクタ経路をどのようにして試験および動作させるかを示すものであった。左下のダイセレクタのＳ２に対してＰＡ３からクロックを供給し、左上のダイセレクタのＳ１をＰＡ４においてモニターすることによっても同じような試験および動作モードを実現することができる。図１７Ａのダイセレクタモデルの例と、図１７Ｂの状態グラフの例とがダイセレクタ動作モードを詳細に示している。図１７Ｂからは、ダイセレクタが最初に受信されるＳ１またはＳ２クロックパルスに応答して、モード制御信号（立ち下がり端において）を出力し、それによって、つながっているダイを機能モードに設定し、それの試験が実行できるようにすることが分かる。そのダイが試験された後、同一信号（例えばＳ１）の立ち上がり端が試験済みのダイをバイパスモードへ復帰させ、更に次のダイセレクタのＳ１入力を駆動する。次に続く立ち下がり端において、次のダイセレクタに付随するダイは試験のために機能モードへスイッチされる。このような手順が繰り返される。
【００３１】
図１８Ａないし図１８Ｃの例は上述のダイセレクタの動作を詳細に示している。図１８中のＰＳ１およびＰＳ２はクロックパルスを供給および受信するために外部からアクセス可能な端子（ＰＡ３およびＰＡ４と同類）である。先に述べたようにダイセレクタは双方向的に動作することに注目されたい。双方向的な動作にするのはフォールト・トレラントのためである。すなわち、２つのダイセレクタ間の接続が故障しても許容できる。ダイセレクタのフォールト・トレラントな動作例が図１９Ａないし図１９Ｃに示されている。図１９Ａでは、２番目と３番目のダイセレクタ間に回路開放故障が存在する。ＰＳ１クロック駆動はダイの１および２のみを選択する（図１９Ｂ）。しかし、ＰＳ２クロック駆動はダイ５、４、および３を選択することができる（図１９Ｃ）。このように回路開放があっても、このダイセレクタ構成は与えられたダイを選んで試験のために機能モードへ設定することができる。
【００３２】
図１６Ａに示されたようなウエハを更に、Ｓ１／Ｓ２信号を介して直列につなぐことができ、図１９Ｄに示すように、数多くのウエハ上でのダイ選択が可能になる。ウエハ１９１の左下のダイのＳ２が、ウエハ１９１のＰＡ３、外部導体１９３、そしてウエハ１９５のＰＡ４を経て、ウエハ１９５の左上のダイのＳ１へつながれる。ウエハ１９５と１９７との間にも同様な接続が存在し得る。ウエハ１９１のＰＡ４およびウエハ１９７のＰＡ３における外部プローブ接続は、上で図１６Ａないし図１８Ｃに関連して説明したダイ選択方式を複数個のウエハ上のダイに対して適用することを可能とする。
【００３３】
図２０および図２１の例は、ダイセレクタ２０１中に第２のＩ／Ｏ端子対Ｓ３およびＳ４を追加することによってダイセレクタのフォールト・トレラントを更に改善するやり方を示している。図２０Ａにおいて、Ｓ３およびＳ４の直列接続経路は縦方向のスクライブレーン中を通ってＰＡ１とＰＡ２との間に設けられるように示されている。Ｓ１／Ｓ２（横方向のスクライブレーン）経路とＳ３／Ｓ４（縦方向のスクライブレーン）経路とを分離する必要はなく、必要であれば両経路を同じ横方向または縦方向レーン中に配置することもできる。図２０Ａの例で明らかなように、横方向レーン中の経路Ｓ１およびＳ２と、縦方向レーン中の経路Ｓ３およびＳ４とは異なるダイ選択順をもたらす。すなわち、Ｓ１およびＳ２はダイを１、２、３．．．６４または６４、６３、６２．．．１の順に選択するが、他方、Ｓ３およびＳ４はダイを１、１６、１７、．．．６４．．．８または８、９、２４．．．１の順に選択する。
【００３４】
図２１Ａおよび図２１Ｂの例は、図２０Ａおよび図２０Ｂの改善されたフォールト・トレラントなダイセレクタ２０１のモデルおよび状態グラフを示している。図２１Ａのダイセレクタ２０１の動作は、ダイセレクタ２０１が冗長な双方向的選択経路を有していることを除いて図１７Ａのダイセレクタ１６１の動作と同じである。冗長な選択経路は、図１７Ａの単一経路ダイセレクタ１６１に設けられたフォールト・トレラント機能を無効にするようなひどい欠陥によってそれの選択経路の１つが動作不能になった時でも、動作を継続できるようにする。
【００３５】
図２２Ａないし図２４Ｃには、２重選択経路のダイセレクタ２０１を使用した動作例が示されている。分かり易くするために、これらの例では両経路（Ｓ１およびＳ２と、Ｓ３およびＳ４）が一緒に（同じスクライブレーン中に）ダイ１からダイ５まで同じ順序で通るように配置されている。この状況は、Ｓ１およびＳ２が横方向レーンに配置され、Ｓ３およびＳ４が縦方向レーンに配置されて、そのため各経路が異なるダイ選択シーケンスを有するようになった図２０Ａの例とは違っている。図２２ＢはＰＳ１が１、２、３、４、および５の順序でダイを選択することを示している。図２２ＣはＰＳ２が５、４、３、２、および１の順にダイを選択することを示している。図２３Ａは、ＰＳ１（図２２Ｂ）と同じ順序で冗長的にダイを選択する図２２ＡのＰＳ３を示している。図２３Ｂは、ＰＳ２（図２２Ｃ）と同じ順序で冗長的にダイを選択する図２２ＡのＰＳ４を示している。両経路は図１９Ａないし図１９Ｃに示された単一欠陥（回路開放）に対して冗長度を持つ。
【００３６】
しかし図２４Ａは、Ｓ１およびＳ２の経路のみを設けるだけでは中間のダイ２、３、および４へのアクセスを不可能にするような、Ｓ１およびＳ２経路に対する多重欠陥の例（２つの回路開放）を示している。図２４Ｂおよび図２４Ｃは、図２４Ａに示した欠陥を持っているため、ＰＳ１がダイ１のみしか選択できず、ＰＳ２がダイ５のみしか選択できないことを示している。しかし、図２４Ａのダイセレクタ２０１には冗長な選択経路が設けられているので、図２３Ａおよび図２３Ｂに示すように、Ｓ３およびＳ４経路を用いてダイ２、３、および４を選択することができる。このように、ダイセレクタ２０１の特長は、多重欠陥によって経路の１つが使用不能なひどい状態になった場合でも、ダイへのアクセスを継続することを可能とする。
【００３７】
図２７および図２８は、図１７Ａないし図１８Ｃに定義されたダイセレクタ１６１の実施例を示している。図２７において、入力端子Ｓ１およびＳ２は、それぞれの入力データバッファ２４３および２４５を介してダイセレクタ状態機械２４１の入力Ｓ１ＩＮおよびＳ２ＩＮへそれぞれつながれている。ダイセレクタ状態機械２４１はモード信号と、許可信号Ｓ１ＥＮＡおよびＳ２ＥＮＡを出力する。許可信号Ｓ１ＥＮＡおよびＳ２ＥＮＡはそれぞれ、出力データバッファ２４７および２４９を制御する。入力データバッファ２４３の出力は出力バッファ２４９の入力へもつながれて、許可信号Ｓ２ＥＮＡが出力データバッファ２４９を許可する時に、端子Ｓ１に受信された信号を端子Ｓ２へ出力させる。同様に、入力データバッファ２４５の出力は出力データバッファ２４７の入力へつながれて、許可信号Ｓ１ＥＮＡが出力データバッファ２４７を許可する時に端子Ｓ２に受信された信号を端子Ｓ１へ出力させる。
【００３８】
図２８の例は、図２７のダイセレクタ状態機械２４１を詳細に示している。従来のパワーアップリセット回路は、ダイセレクタが最初にパワーアップされる時にＤフリップフロップ２５１、２５３、および２５５をまずクリアする。フリップフロップ２５５からのパス信号出力はＡＮＤゲート２５９の１つの入力において反転される。ＡＮＤゲート２５９のもう１つの入力は、ＯＲゲート２５７の出力によって駆動されるのであるが、この最初のパワーアップ時のパス信号によってゲート２５９に得られる。最初のパワーアップの後にはフリップフロップの出力ＱＳ１およびＱＳ２は低レベルであるため、モード信号はパワーアップの後は低レベルである。ＱＳ１がＳ２ＥＮＡへつながれ、ＱＳ２がＳ１ＥＮＡへつながれていることに着目すると、出力データバッファ２４７および２４９はパワーアップ後は、最初禁止されていることが図２７から分かる。信号ＱＳ１は最初低レベルであるので、信号Ｓ２ＩＮが最初ＡＮＤゲート２６１に得られ、また、信号ＱＳ２が最初低レベルであるので、信号Ｓ１ＩＮもまた最初ＡＮＤゲート２６３に得られる。ＱＳ１およびＱＳ２の低レベルはまた、ＯＲゲート２６５を介してフリップフロップ２５５のＤ入力を低レベルへ駆動する。ＡＮＤゲート２６１および２６３の出力はＯＲゲート２７１の対応する入力へつながれており、ＯＲゲート２７１の出力はフリップフロップ２５１、２５３、および２５５のクロック入力を駆動する。ＡＮＤゲート２６１の出力は遅延素子２６７を経てフリップフロップ２５３のＤ入力へつながれ、また、ＡＮＤゲート２６３の出力は遅延素子２６９を経てフリップフロップ２５１のＤ入力へつながれている。遅延素子２６７および２６９はＯＲゲート２７１の伝搬遅延よりも大きい伝搬遅延を有するように設計されている。
【００３９】
Ｓ１ＩＮ上の１番目のクロックパルスの立ち上がり端は、論理ゼロがフリップフロップ２５５までクロックされるようにし、それによってパス信号を最初の低レベル状態に保つ。クロックパルスの立ち下がり端が発生してＯＲゲート２７１を経てフリップフロップ２５１をクロックするように伝搬する時、フリップフロップ２５１のＤ入力は遅延素子２６９のためにまだ高レベルにあるので、フリップフロップ出力ＱＳ１は高レベルへ駆動される。ＱＳ１が高レベルになるので、ＯＲゲート２５７およびＡＮＤゲート２５９を経てモード信号が高レベルへ駆動される。更にＱＳ１が高レベルにあるので、図２７の出力データバッファ２４９は信号Ｓ２ＥＮＡを介して許可され、入力Ｓ２ＩＮはＡＮＤゲート２６１において禁止され、そしてフリップフロップ２５５のＤ入力はＯＲゲート２６５を介して高レベルへ駆動される。こうして、図２７の端子Ｓ１上の２番目のクロックパルスの立ち上がり端は、出力データバッファ２４９を通って端子Ｓ２へ直接通過し、更に、図２８のＡＮＤゲート２６３およびＯＲゲート２７１を通過してフリップフロップ２５５へのクロックとなり、そこにおいて高レベルのパス出力となってモード信号を低レベルへ駆動する。端子Ｓ１上の次の立ち下がり端は、データ出力バッファ２４９を通って端子Ｓ２へ通過し、フリップフロップ２５１のＱＳ１出力を高論理レベルに保持するであろう。端子Ｓ１に受信される３番目のクロックパルスの立ち上がり端は、データ出力バッファ２４９を通って端子Ｓ２へ通過し、更にフリップフロップ２５５まで論理１をクロックし、それによってパス信号はＡＮＤゲート２５９を経てモード出力を低レベルに保持するであろう。３番目のクロックパルスの立ち下がり端はフリップフロップ２５５のＱＳ１出力に論理１を保持するであろう。端子Ｓ１上の３番目のクロックパルス後の引き続く各クロックパルスも、３番目のクロックパルスに関して説明したのと同じ結果をもたらすであろう。
【００４０】
ダイセレクタ１６１の双方向的な特徴は図２７および図２８から明らかになるはずである。すなわち、端子Ｓ１ではなくて端子Ｓ２においてクロックパルスの列が発生すれば、フリップフロップ２５３の出力ＱＳ２が高レベルへ駆動されて、データ出力バッファ２４７を許可し、ＡＮＤゲート２６３を介してＳ１ＩＮ信号を禁止することになろう。モード信号は、上に端子Ｓ１上のクロックパルス列に関連して述べたのと全く同じように、端子Ｓ２上のクロックパルス列に応答し、端子Ｓ１は２番目およびすべての引き続くクロックパルス入力を端子Ｓ２に受信することになろう。
【００４１】
図２５および図２６の例は、図２７および図２８に示したダイセレクタ１６１の実施例と類似のダイセレクタ２０１の実施例を示している。図２５を参照すると、データ入力バッファ２４３の出力は図２７に示すようなデータ出力バッファ２４９の入力へつながれ、データ入力バッファ２４５の出力は図２７に示すようなデータ出力バッファ２４７の入力へつながれている。同様に、データ入力バッファ２７５の出力はデータ出力バッファ２７７の入力へつながれ、データ入力バッファ２８１の出力はデータ出力バッファ２７９の入力へつながれている。
【００４２】
図２５のダイセレクタ状態機械２７３が図２６に詳しく示されている。図２６から分かるように、図２５のダイセレクタ状態機械２７３は図２８のダイセレクタ状態機械２４１を拡張したものを表している。端子Ｓ３に対する付加的なＡＮＤゲート２８７、遅延素子２９３、およびフリップフロップ２８３が付け加えられ、端子Ｓ４に対する付加的なＡＮＤゲート２８９、遅延素子２９１、およびフリップフロップ２８５が付け加えられている。これら付加的な要素の動作は先に図２８の対応する要素に関連して説明したものと同一である。上で図２８に関連して説明した動作と同様に、端子Ｓ３上の最初クロックパルスの立ち下がり端はフリップフロップ２８３のＱＳ３出力を高レベルへ駆動し、モード信号を高レベルへ駆動して、データ出力バッファ２７７が端子Ｓ３を端子Ｓ４へつなぐことを許可するであろう。端子Ｓ３上の２番目のクロックパルスの立ち上がり端はフリップフロップ２５５まで論理１をクロックし、それによって、パス信号がＡＮＤゲート２５９を介してモード信号を再び低レベルへ駆動する。同様に、端子Ｓ４上の１番目のクロックパルスの立ち下がり端はフリップフロップ２８５のＱＳ４出力を高レベルへ駆動し、それによってモード信号が高レベルに駆動され、データ出力バッファ２７９が端子Ｓ４を端子Ｓ３へつなぐことが許可される。デコーダ回路２９１は入力としてＱＳ１−ＱＳ４を受信し、出力としてＤＳ１−ＤＳ４を供給している。ＱＳ１が能動的な高レベルにある時、デコーダ回路２９１はＤＳ２−ＤＳ４を能動的高レベルへ駆動し、それによってＡＮＤゲート２６１、２８７、および２８９における信号Ｓ２ＩＮ、Ｓ３ＩＮ、およびＳ４ＩＮが禁止される。同様に、信号ＱＳ２が能動的高レベルにある時、デコーダ回路は信号ＤＳ１、ＤＳ３、およびＤＳ４を能動的高レベルへ駆動し、信号ＱＳ３が能動的高レベルの時は、デコーダ回路は信号ＤＳ１、ＤＳ２、およびＤＳ４を能動的高レベルへ駆動し、またＱＳ４が能動的高レベルの時は、デコーダ回路は信号ＤＳ１−ＤＳ３を能動的高レベルへ駆動する。
【００４３】
図２９Ａおよび図２９Ｄの例を参照すると、ＰＡ１中のプローブ試験パッドが８個の上側列スイッチグループ（ＴＣ１−８）の片側へバス接続（Ａバスを介して）されており、図２９Ｄには代表的なスイッチグループＴＣ８が示されている。各々の上部列スイッチグループはまた、スイッチの開閉を行う選択上部列信号（例えば、ＳＴＣ８）をＰＡ１から受信するようになっている。各上部列スイッチグループの反対側は、ダイ１、２、３、４、５、６、７、および８のＡ面（図５参照）パッドへバス接続されている。
【００４４】
更に図２９Ｃを参照すると、ＰＡ２中のプローブ試験パッドが８個の右側行スイッチグループ（ＲＲ１−８）の片側へバス接続（Ｂバスを介して）されており、図２９Ｃには代表的なスイッチグループＲＲ８が示されている。各々の右側行スイッチグループはまた、スイッチの開閉を行う選択右側行信号（例えばＳＲＲ８）をＰＡ２から受信する。各右側行スイッチグループの反対側は、ダイ８、９、２４、２５、４０、４１、５６、および５７のＢ面パッドへバス接続されている。
【００４５】
更に図２９Ｅを参照すると、ＰＡ３中のプローブ試験パッドが８個の下側列スイッチグループ（ＢＣ１−８）の片側へバス接続（Ｃバスを介して）されており、図２９Ｅには代表的なスイッチグループＢＣ１が示されている。各々の下側列スイッチグループはまた、スイッチの開閉を行う選択下側列信号（例えばＳＢＣ１）をＰＡ３から受信する。各下側列スイッチグループの反対側は、ダイ５７、５８、５９、６０、６１、６２、６３、および６４のＣ面パッドへバス接続されている。
【００４６】
更に図２９Ｂを参照すると、ＰＡ４中のプローブ試験パッドが８個の左側行スイッチグループ（ＬＲ１−８）の片側へバス接続（Ｄバスを介して）されており、図２９Ｂには代表的なスイッチグループＬＲ１が示されている。各々の左側行スイッチグループはまた、スイッチの開閉を行う選択左側行信号（例えばＳＬＲ１）をＰＡ４から受信する。各左側行スイッチグループの反対側は、ダイ１、１６、１７、３２、３３、４８、４９、および６４のＤ面パッドへバス接続されている。
【００４７】
ＰＡ１−４、スイッチグループ、およびそれらをつなぐバス、これらはすべてウエハの未使用の周辺領域（図３Ａ参照）に配置される。
【００４８】
図３０の詳細な例に示されているように、ダイ１、２、３、１６、１７等の周辺のダイを含めてウエハ上の各ダイは、それの上（Ａ）、右（Ｂ）、下（Ｃ）、および左（Ｄ）の側面パッドサイトにおいて、ダイ間のスクライブレーンを跨ぐ短いバスによって隣接するダイパッドサイトへつながれている。ダイおよびウエハ上でのそれらの配置の規則性のために、縦方向のパッドバス接続がＡおよびＣ面で隣接しているダイ間に設けられ、また、横方向のパッドバス接続がＢおよびＤ面で隣接しているダイ間に設けられている。周辺ダイのパッドも同様に、隣接するダイパッドへバス接続されているが、多くとも３面のみである。それは、周辺ダイの側面のうち少なくとも１つの面は常にスイッチグループへつながれるからである。
【００４９】
図２９Ａには示されていないが、ウエハには更に、（１）図５ないし図１４において説明したような選択可能な機能モードおよびバイパスモードを有するダイ、（２）図１５Ａおよび図１５Ｂに示されたようなＷＶおよびＷＧのバス接続、および（３）図１６ないし図２８で述べたようなフォールト・トレラントなダイセレクタが含まれている。
【００５０】
各スイッチグループは、選ばれた時（スイッチが閉の時）、低インピーダンスで双方向的な信号経路を提供する。更に、ＰＡ１−４とスイッチグループ（ＴＣ１−８、ＬＲ１−８、ＢＣ１−８、ＲＲ１−８）間、スイッチグループとダイ側面（Ａ、Ｂ、Ｃ、Ｄ）間、およびダイ側面同士間のバス接続もまた低インピーダンスで双方向的な信号経路を提供する。既に述べたように、ダイ内部をバイパスするパッドからパッドへの接続もまた、低インピーダンスで双方向的な信号経路を提供する。
【００５１】
試験を実施する時は、プローブがウエハ上のパッドエリアＰＡ１−４に設置される。ＰＡ１−４は各ダイのパッドエリアに比べて大きく、従って、プローブ設計に対する機械的要求は、小さいダイパッドへ接触するために繊細に設計されている従来のプローブと比べてより単純で、より安価なものとなる。更に、本発明はダイを電気的に選んで試験することが可能であることから、ウエハ上へのプローブの設置は一度だけでよく、それによってウエハを多数回プロービングする従来の方法と比べて試験時間が短縮される。この試験時間の短縮はウエハ試験のコストを大幅に削減し、それがひいてはダイおよび実装されたＩＣのコストの低下につながる。更に、プローブがダイパッドに接触することがないため、ウエハプロービングおよびダイ試験過程においてダイパッドへの損傷が発生しない。更に、ＰＡ１−４によって提供される比較的大きいプローブ標的エリアは、この方法をコンピュータ制御方式の自動化された試験プロービング方法にうまく適応させることを可能とする。
【００５２】
ＰＡ１−４においてプローブがウエハに接触した後に、ウエハに対して電力が供給され、ダイおよびダイセレクタがパワーアップされる。テスターは素早く大電流状態を検出でき、必要であればそのウエハから電力を取り除く。ウエハ処理の失敗によってＷＧおよびＷＶバス接続間に短絡が生じたり、ダイまたはダイセレクタがＶおよびＧの短絡を含むことがある。もしウエハがパワーアップ時の大電流試験をパスできなければ、従来のダイプロービング法によってダイ試験を継続して実施することができる。
【００５３】
もしウエハがパワーアップ時に正常な電流を示せば、先に図１６ないし図２８に関連して説明したようにダイセレクタを試験することができる。もしダイセレクタがフォールト・トレラントモードのいずれかで失敗しても、ウエハを従来のやり方で継続して試験することができる。もしダイセレクタが試験をパスすれば、行および列のバス接続経路を試験できる。行１および列１（図２９および図３０）を試験するためには、ＬＲ１、ＲＲ１、ＴＣ１、およびＢＣ１スイッチグループを閉じ、すべてのダイをバイパスモードにして、外部テスター（例えば、図４に示したような）によってＰＡ４とＰＡ２との間に行１バス接続を試験する信号を流し、ＰＡ１とＰＡ３との間に列１バス接続を試験する信号を流す。この工程によって、（１）ＰＡ１−４からスイッチグループへのバス接続、（２）スイッチグループの閉動作、（３）スイッチグループから周辺ダイへのバス接続、（４）ダイのバイパスモード、および（５）ダイパッドからダイパッドへのバス接続が試験される。この工程がすべての行および列に対して繰り返される。もし１つの行または列が試験に失敗すれば、その行および列に付随するダイは従来のやり方で試験できる。行および列の接続性の試験の後、ダイの試験を行うことができる。
【００５４】
ダイの試験は、ＰＡ４から１番目のパルスをＳ１（もしダイセレクタ２０１を使用すれば、Ｓ２でも、Ｓ３でもＳ４でもよい）へ出力し、上側左のダイセレクタによってダイ１をバイパスモードから機能モードへスイッチさせることから始まって、次にスイッチグループＬＲ１、ＴＣ１、ＲＲ１、およびＢＣ１を閉じ、次にＰＡ１−４、閉じたスイッチグループ、および行１と列１のバス接続を介してダイ１へつながる外部テスターを用いてダイ１を試験する。この試験手順がウエハ上のすべてのダイに対して繰り返される。図３０は行２および列２のバス接続を介してダイ１５を試験する様子を詳細に示している。選ばれた１つのダイに対して異なる型の試験を実行することもできる。第１の試験は直流試験であって、その目的はダイの論理的な正しさとＩ／Ｏパラメトリクスを確かめることである。第２の試験は機能試験であって、ダイの意図された動作速度において機能試験が行われる。高度な信頼性を要求するいくつかの用途では、環境（あるいはバーンイン）試験が要求され、ダイは温度、湿度、および振動をサイクル的に変化させながらチェンバー内で試験される。直流試験をパスしたダイが機能試験および環境試験で失敗することもあり、そのため、ウエハレベルでダイを直流、機能、そして多分、環境試験の各モードで試験して、不良品ダイがＩＣの形に実装されたり、あるいはＭＣＭ上へアセンブルされるのを防ぐことが重要である。
【００５５】
ダイ試験を実施するために、比較的高性能なバス接続経路、すなわちウエハ全体をめぐるバス接続、ダイのバイパスモードでのパッドからパッドへのバス接続を設けることが重要であり、更にスイッチグループのスイッチが低インピーダンスで双方向的な信号処理用に設計されていることが好ましい。図３０のダイ１５の試験の例では、ダイ１５のＤおよびＡ面がそれぞれバイパスされたダイ１６と２のみを通ってＰＡ１およびＰＡ４から試験信号を受信し、他方、ダイ１５のＢおよびＣ面における試験信号は、それぞれＰＡ２およびＰＡ３から到達するまでに１個よりも多いバイパスモードにあるダイ（図２９Ａを参照）を横切らなければならない。ダイバイパス信号の遅延およびダイからダイへのバス接続遅延はテスターでソフト的に容易にモデル化でき、従ってテスターは、異なる数のバイパスモードダイを横切る行および列のバス接続経路中の遅延を補償することができる。このように、試験される標的ダイとテスターとの間の試験信号の受け渡しは、試験されるダイのＡ、Ｂ、Ｃ、およびＤ面へつながれた行および列のバス接続経路中に存在するバイパスモードのダイの数に関係なく正しく行われる。
【００５６】
図３１の例では、各行および列にそれ自身のプローブエリアが一対備わったウエハバス接続構造が示されている。例えば、プローブエリア左側行１（ＰＡＬＲ１）およびプローブエリア右側行１（ＰＡＲＲ１）が行１のプローブエリアになり、プローブエリア上側列１（ＰＡＴＣ１）およびプローブエリア下側列１（ＰＡＢＣ１）が列１のプローブエリアになる。ダイからダイへのバス接続は図２９ないし図３０に関連して既に述べたのと同じである。また、このプローブエリアはウエハの未使用の周辺領域に置くことができる。オプションとして、プローブエリアを全く無くして、上、右、下、および左の周辺ダイのＡ、Ｂ、Ｃ、およびＤ面におけるパッドサイトを必要に応じてプロービングすることもできる。図３２は、それの左側および右側のプローブエリアＰＡＬＲｎおよびＰＡＲＲｎを介して、各行に対して独自のＶおよびＧ接続を設けるやり方の例を示している。図３３は、それの左側および右側のプローブエリアＰＡＬＲｎおよびＰＡＲＲｎを介して、各行に対して独自のダイセレクタ信号接続を設けるやり方を示している。電源およびダイセレクタ接続はまた、列毎に配置して、ＰＡＴＣｎおよびＰＡＢＣｎが各列に対して独自の電源およびダイ選択を供給するようにしてもよい。
【００５７】
図３４の例は、対角に位置するダイ１７、１５、および３をどのようにして並列的に試験するかを詳細に示している。その他のすべてのダイがバイパスモードにあって、対角に位置するダイのグループが機能モードに設定して（図３３に示した各行の独立して動作するダイセレクタを介して）、対角に位置するダイグループの並列的な（すなわち、同時的な）試験を図３４に示したプローブエリアと専用の行および列のバス接続経路を介して実施することで試験時間を更に短縮することができる。図３５Ａないし図３８Ｃは並列的なダイ試験方式を示しており、ウエハ上に対角に位置するダイのすべてのグループに亘ってその手順が進行する様子を示している。並列的なダイ試験のこれらの手順を、図３１のダイ番号を使用して次にリストアップする。
【００５８】
工程１−ダイ１の選択および試験（図３５Ａ）
工程２−ダイ１６および２の選択および試験（図３５Ｂ）
工程３−ダイ１７、１５および３の選択および試験（図３５Ｃ）
工程４−ダイ３２、１８、１４および４の選択および試験（図３５Ｄ）
工程５−ダイ３３、３１、１９、１３および５の選択および試験（図３６Ａ）
工程６−ダイ４８、３４、３０、２０、１２および６の選択および試験（図３６Ｂ）
工程７−ダイ４９、４７、３５、２９、２１、１１および７の選択および試験（図３６Ｃ）
工程８−ダイ６４、５０、４６、３６、２８、２２、１０および８の選択および試験（図３６Ｄ）
工程９−ダイ６３、５１、４５、３７、２７、２３および９の選択および試験（図３７Ａ）
工程１０−ダイ６２、５２、４４、３８、２６、および２４の選択および試験（図３７Ｂ）
工程１１−ダイ６１、５３、４３、３９、および２５の選択および試験（図３７Ｃ）
工程１２−ダイ６０、５４、４２、および４０の選択および試験（図３７Ｄ）
工程１３−ダイ５９、５５、および４１の選択および試験（図３８Ａ）
工程１４−ダイ５８、および５６の選択および試験（図３８Ｂ）
工程１５−ダイ５７の選択および試験（図３８Ｃ）
【００５９】
上に述べたウエハ上のダイの並列的な試験は、ウエハ上のダイを個別に逐次試験するのと比べてウエハ試験時間を短縮できる。
【００６０】
本発明はまた、ウエハ上の各ダイをＩＤＤＱ試験するためにも利用できる。ＩＤＤＱ試験は試験パターンを与えながらＩＣ／ダイへの電流をモニターするものである。特定の試験パターンにおいて予期されるものよりも大きい電流が検出された時は、それは欠陥を意味する。図１５ＡのＷＶおよびＷＧバス接続の配置は、ＷＶおよび／またはＷＧ上の任意の予期せぬ電流を機能モードにあるその１つのダイのせいに帰することができるものであるため、図２９ないし図３０に示したような一時に１つのダイという配置においてＩＤＤＱ試験を実施する場合に適している。図３４ないし図３８の並列的なダイ試験配置に関して、図３２に示された型の行に専用のＶおよびＧのバス接続は、予期せぬＶおよびＧの電流を試験されている対角グループのその正しいダイのせいに帰することができる。もしこの機能を図３４ないし図３８の試験配置において必要としないのであれば、その場合は図１５Ａに示した型のＷＶおよびＷＧのバス接続を図３４ないし図３８において使用することができる。例えば、電源供給用のバス接続用として付加的なプローブアクセスエリアを設けることができ、その場合はＰＡＬＲｎおよびＰＡＲＲｎは電源を供給しなくてよい。
【００６１】
上に述べたように、本発明はテスタープローブ設計を従来技術の設計と比べて大幅に簡略化することができ、その結果、より安価なテスターを実現できる。このように、ＩＣベンダーの顧客でさえ、彼ら自身専用のウエハテスターを所有することができるようになる。このことはベンダーが完全なウエハ（切り離されたダイではなく）を顧客に販売することを可能とし、顧客はそこでベンダーのウエハ試験を繰り返してその結果を確認することができ、それによって彼ら自身で有利にダイの切り離しを行うことができる。こうしてベンダーは切り離し工程でのダイに対する損傷の危険から解放され、他方、顧客は未実装のダイを（ウエハ上に）有利に入手でき、そのダイがベンダーから輸送されてくる間に損傷を受けていないことを確認でき、その後で彼ら自身でダイを切り離すことができる。
【００６２】
本発明の例示実施例について以上のように説明してきたが、この説明は本発明のスコープを限定するものではなく、本発明は多様な実施例として実施することができる。
【００６３】
以上の説明に関して更に以下の項を開示する。
（１）電子的集積回路であって、
集積回路の通常の動作機能を実行するための機能回路であって、互いに電気的に区別される第１と第２のノードを含んでいる機能回路、および
前記第１と第２のノードに対して選択的に接続可能で、切り離し可能な第１と第２のボンディングパッドであって、それらが互いに選択的に接続可能であり、また互いから切り離し可能である第１と第２のボンディングパッド、
を含む集積回路。
【００６４】
（２）集積回路ダイがその内部回路として選択的なパッドからパッドへのバイパスを許容する構造７３、７５、７７、７９を含んでいる。
【図面の簡単な説明】
【図１】従来の集積回路ダイの、機能コア論理回路、入力および出力パッド、およびパッドバッファリング構造を示す模式図。
【図２】図１の従来のダイの一部分の切り出し側面図。
【図３】ＡとＢは従来のウエハ上に複数個のダイを配置する場合の配置および向きのやり方。
【図４】ウエハ上のダイを試験するための従来の配置。
【図５】本発明に従う集積回路ダイ例の、機能コア論理回路、入力および出力パッド、およびパッドバッファリングを示す模式図。
【図６】バイパスモードにある時に、図５のダイ中に存在するパッドからパッドへの接続を示す模式図。
【図７】Ａは機能モードに設定された図５のダイの一部分の切り出し側面図であり、Ｂはバイパスモードに設定された図５のダイの一部分の切り出し側面図。
【図８】Ａは機能モードに設定された図５のダイの一部分の切り出し側面図であり、Ｂはバイパスモードに設定された図５のダイの一部分の切り出し側面図。
【図９】Ａは機能モードに設定された図５のダイの一部分の切り出し側面図であり、Ｂはバイパスモードに設定された図５のダイの一部分の切り出し側面図。
【図１０】Ａは機能モードに設定された図５のダイの一部分の切り出し側面図であり、Ｂはバイパスモードに設定された図５のダイの一部分の切り出し側面図。
【図１１】Ａは機能モードに設定された図５のダイの一部分の切り出し側面図であり、Ｂはバイパスモードに設定された図５のダイの一部分の切り出し側面図。
【図１２】Ａは図７Ａの入力状態ホールダの実施例であり、Ｂは別の実施例。
【図１３】Ａは図７Ａないし図１１Ａと同様の切り出し側面図であり、Ｂは図７Ｂないし図１１Ｂと同様の切り出し側面図。
【図１４】Ａは図７Ａないし図１１Ａと同様の切り出し側面図であり、Ｂは図７Ｂないし図１１Ｂと同様の切り出し側面図。
【図１５】Ａはウエハ上の各ダイに対して電源およびアースを供給するためのバス接続例であり、Ｂはその一部分の詳細図。
【図１６】Ａは本発明に従うダイ区分方式の例であり、Ｂはその一部分の詳細図。
【図１７】Ａは図１６Ａのダイ区分方式の構造であり、Ｂはその動作を示す模式図。
【図１８】Ａは図１６Ａのダイ区分方式の構造であり、ＢおよびＣはその動作を示す時間図。
【図１９】Ａは図１６Ａのダイ区分方式のフォールト・トレラント方式の構造であり、ＢおよびＣはその動作を示す時間図であり、Ｄは複数個のウエハ上の複数個のダイに対して適用された図１６Ａのダイ区分方式の例。
【図２０】Ａは本発明に従うダイ区分方式の別の例であり、Ｂはその一部分の詳細図。
【図２１】Ａは図２０Ａのダイセレクタのモデルであり、Ｂはその動作を示す模式図。
【図２２】Ａは図２０Ａのダイ区分方式のモデルであり、ＢおよびＣはその動作を示す時間図。
【図２３】ＡおよびＢは図２０Ａのダイ区分方式の動作を示す時間図。
【図２４】Ａは図２０Ａのダイ区分方式のフォールト・トレラント方式のモデルであり、ＢおよびＣはその動作を示す時間図。
【図２５】図２１Ａないし図２３Ｂに定義されたダイセレクタの実施例模式図。
【図２６】図２１Ａないし図２３Ｂに定義されたダイセレクタの実施例模式図。
【図２７】図１７Ａないし図１８Ｃに定義されたダイセレクタの実施例模式図。
【図２８】図１７Ａないし図１８Ｃに定義されたダイセレクタの実施例模式図。
【図２９】Ａはウエハ上のダイを試験するための本発明に従う配置例であり、Ｂ、Ｃ、Ｄ、Ｅはその一部分の詳細図。
【図３０】図２９Ａの一部分の詳細図。
【図３１】ウエハ上の複数個のダイを並列的に試験するための本発明に従う配置例。
【図３２】図３１の試験配置と一緒に使用される電源およびアースのバス接続例。
【図３３】図３１の試験配置と一緒に使用されるダイ選択方式の例。
【図３４】図３１の一部分の詳細図。
【図３５】ＡないしＤは、対角に位置するダイ群が並列的に試験されるようになった、図３１の配置によってサポートされる試験工程手順。
【図３６】ＡないしＤは、対角に位置するダイ群が並列的に試験されるようになった、図３１の配置によってサポートされる試験工程手順。
【図３７】ＡないしＤは、対角に位置するダイ群が並列的に試験されるようになった、図３１の配置によってサポートされる試験工程手順。
【図３８】ＡないしＣは、対角に位置するダイ群が並列的に試験されるようになった、図３１の配置によってサポートされる試験工程手順。
【符号の説明】
７１  スイッチ
７３  接続経路
７５  導体
７７  スイッチ
７９  スイッチ
８１  スイッチ
１６１  ダイセレクタ
１９１  ウエハ
１９５  ウエハ
１９７  ウエハ
２０１  ダイセレクタ
２４１  ダイセレクタ状態機械
２４３，２４５  入力データバッファ
２４７，２４９  出力データバッファ
２５１，２５３，２５５  フリップフロップ
２５７  ＯＲゲート
２５９  ＡＮＤゲート
２６１，２６３  ＡＮＤゲート
２６５，２７１  ＯＲゲート
２６７，２６９  遅延素子
２７３  ダイセレクタ状態機械
２７５，２７７  データ入力バッファ
２７７，２７９  データ出力バッファ
２８１  データ入力バッファ
２８３，２８５  フリップフロップ
２８７，２８９  ＡＮＤゲート
２９１，２９３  遅延素子
【図１】
0004041550.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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