(57)【特許請求の範囲】
【請求項１】
パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータのなかから、パルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させるダミーパルス制御回路を有し、前記パルス発生回路からパルスを出力する前に、前記発生させたダミーパルスを取り除くための論理ゲート回路を備えたことを特徴とするパルス発生回路。
【請求項２】
請求項１に記載のパルス発生回路であって、さらに前記ダミーパルス制御回路は、該ダミーパルス制御回路で発生されたダミーパルスがパルス遅延回路を通過することにより生じた遅延量を検出し、該検出結果に基づいて該ダミーパルス制御回路からダミーパルスを取り除くための信号を出力することを特徴とするパルス発生回路。
【請求項３】
請求項１に記載のパルス発生回路であって、さらに前記ダミーパルス制御回路は、該ダミーパルス制御回路で発生されたダミーパルスがパルス遅延回路を通過したタイミングを検出し、該検出されたタイミングに基づいて該ダミーパルス制御回路からダミーパルスを取り除くための信号を出力することを特徴とするパルス発生回路。
【請求項４】
パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータをもとに該パルス発生回路から出力されるパルスの発生時間を演算するデータ演算回路と、該パターンデータにおいてパルスが発生しない周期を検出し、該パルスが発生しない周期にダミーパルスを発生させるダミーパルス制御回路と、該パターンデータに基づき発生されるパルスおよび該ダミーパルスを生成するパルス生成回路と、該パルス生成回路と出力ピンの間にあり、かつ該パルス生成回路で生成されたダミーパルスを取り除くための論理ゲート回路を備えたことを特徴とするパルス発生回路。
【請求項５】
請求項４に記載のパルス発生回路であって、前記パルス生成回路と前記論理ゲートの間に前記パルス生成回路で生成されたパルスを遅延させる回路を有することを特徴とするパルス発生回路。
【請求項６】
請求項５に記載のパルス発生回路であって、前記ダミーパルス制御回路は前記パルス生成回路に第一の遅延データを与え、該パルス遅延回路に第二の遅延データを与え、かつ該第二の遅延データの遅延分解能は該第一の遅延データの遅延分解能よりも小さいことを特徴とするパルス発生回路。
【請求項７】
請求項１〜６のいずれか１項に記載のパルス発生回路であって、前記ダミーパルス制御回路は複数種類のダミーパルスを発生できることを特徴とするパルス発生回路。
【請求項８】
請求項１〜６のいずれか１項に記載のパルス発生回路であって、該パルス発生回路に備えられているパルス生成回路では、周期ごとに一定のパルス数が生成されることを特徴とするパルス発生回路。
【請求項９】
請求項１〜６のいずれか１項に記載のパルス発生回路であって、該パルス発生回路の消費電力は周期ごとに一定であることを特徴とするパルス発生回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のパルス発生回路を備えたことを特徴とする半導体検査装置。
【請求項１１】
マスタクロックと、試験波形に関する情報を含んだパターンデータを生成するパターン生成回路と、該マスタクロックと該パターンデータを受け取り、試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、被試験半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置であって、該タイミング発生回路は試験波形の立ち上がりおよび立ち下がりのタイミングを決定するパルスを発生するパルス発生回路と、該パルスに基づき該試験波形を生成する波形フォーマッタを有し、さらに該パルス発生回路は該パターンデータのなかからパルス発生回路でパルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させるダミーパルス制御回路を備え、前記パルス発生回路は前記波形フォーマッタへパルスを出力する前に、前記ダミーパルスを取り除くための論理ゲート回路を備えたことを特徴とする半導体試験装置。
【請求項１２】
マスタクロックと、試験波形に関する情報を含んだパターンデータを生成するパターン生成回路と、該マスタクロックと該パターンデータを受け取り、試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、該被試験半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置であって、該タイミング発生回路は該試験波形の立ち上がりおよび立ち下がりのタイミングを決定するパルスを発生するパルス発生回路と、該パルスに基づき該試験波形を生成する波形フォーマッタを有し、さらに該パルス発生回路は該パターンデータをもとに該パルス発生回路から出力されるパルスの発生時間を演算するデータ演算回路と、該パターンデータのなかからパルス発生回路でパルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させるダミーパルス制御回路と、該パターンデータに基づき発生するパルスおよび該ダミーパルスを生成するパルス生成回路と、該パルス生成回路のあとに該ダミーパルス制御回路で生成されたダミーパルスを取り除くための論理ゲート回路を備えたことを特徴とする半導体試験装置。
【請求項１３】
請求項１〜９のいずれか１項に記載のパルス発生回路を用いて形成された試験波形を用いて半導体装置を検査することを特徴とする半導体検査方法。
【請求項１４】
予め定められた周期ごとに、パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータのなかから、パルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させ、前記パルス発生回路からパルスを出力する前に、前記発生させたダミーパルスを取り除くことにより、安定した消費電力のもとで形成された試験波形を用いて半導体装置を検査することを特徴とする半導体検査方法。
【請求項１５】
半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該半導体ウエハの状態でまたはダイシングされ個別化された状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、該検査工程において、予め定められた周期ごとに、パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータのなかから、パルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させ、前記パルス発生回路からパルスを出力する前に、前記発生させたダミーパルスを取り除くことにより、安定した消費電力のもとで形成された試験波形を用いて半導体装置を検査することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１〜６のいずれか１項に記載のパルス発生回路であって、出力するパルスが通過する経路を含む回路群と、それ以外の第２の回路群の電源およびグランドを分離することを特徴とするパルス発生回路。
【請求項１７】
請求項１６に記載のパルス発生回路であって、前記第２の回路群にダミー消費回路を設けたことを特徴とするパルス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス発生回路および該パルス発生回路を用いた半導体試験装置、および半導体試験方法および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、被試験対象としてのＩＣの機能試験は、各基本（試験）周期内で、ＩＣ試験装置からは被試験ＩＣに各種の試験信号が印加され、その被試験ＩＣからの各種の応答信号各々はＩＣ試験装置内に取り込まれ、各々についての判定タイミング下にその良否判定が行われることによって、ＩＣとしての機能が正常であるか否かが試験されるものとなっている。
【０００３】
ところで、近年、ＩＣ類一般の高速動作化に伴い、それらＩＣ類を試験するＬＳＩ試験装置では、試験波形の発生時間（タイミング）の精度が試験性能を左右する。特にＬＳＩ試験装置に備えられているパルス発生回路が発生するタイミングエッジには、非常に高い時間精度が要求される。
【０００４】
ここで、図１６に従来のパルス発生回路の概要を示す。
【０００５】
パルス発生回路１は主に、データ演算回路５、パルス生成回路６およびパルス遅延回路７を備える。データ演算回路５は、パターン生成回路（図示せず）から動作クロック４-１に同期して送られてくるテストパターンデータ３に基づき、パルスの発生タイミングを決める遅延データ９を演算し、パルス生成回路６およびパルス遅延回路７に出力する。パルス生成回路６およびパルス遅延回路７は、それぞれ遅延分解能（遅延単位）の異なる遅延データ９（ＴＣ、Ｄ、Ａ）をもとに、指定されたタイミングにパルスを発生させる。
【０００６】
続いて、図１７を用いて、パルス生成回路６の制御動作を説明する。図２０には、図１７に示す各回路部の動作タイミングを示す。図２０を用い、動作例として、マスタクロック２を５００ＭＨｚ（２ｎｓ周期）とし、動作クロック４-１を２５０ＭＨｚ（４ｎｓ周期）としたときの、パルス生成回路６の説明を行う。
【０００７】
まず、パルス生成回路６は、データ演算回路５から送られてくる遅延データ（ＴＣ）９-１を基にパルスを発生させることができる。ここで、遅延データ９-１（ＴＣ）は、動作クロック４-１に同期して送られてくるため、パルスの発生（遅延）分解能は動作クロック周期（本例では４ｎｓ周期）となる。
【０００８】
また、パルス生成回路６では、動作クロックの半分の周期であるマスタクロック２を使用しているため、動作クロックの半分の周期（＝マスタクロック周期：本例では２ｎｓ）を遅延分解能としてパルスを遅延させることができる。図１７では、遅延データ（Ｄ）９-２をＦＦｄ１１にてマスタクロックに同期してラッチし、遅延データ（Ｄ）９-２が"０"のときは、ＦＦｃｍｐ１０の出力パルスをＦＦ１（１４）側へ、"１"のときはＦＦ２（１５）側へ出力する。ＦＦ１（１４）およびＦＦ２（１５）は、それぞれ送られてきたパルスをラッチして、ＦＦ２（１５）はさらに次段のＦＦ２'（１６）へパルスを出力する。すなわち、遅延データ（Ｄ）９-２が"１"であれば、出力パルスは"０"の遅延経路に比べて、マスタクロック２で動作するフリップフロップを一段多く通過するため、パルスをマスタクロックの１周期分の時間だけパルスを遅延させて出力することができる。
【０００９】
また、図１７に示すパルス生成回路６では、動作クロック４-１で生成されたＦＦ１（１４）およびＦＦ２'（１６）の出力を、次段のＯＲゲート１７を介してＦＦｏｒ１８にてラッチし、ＦＦｏｒ１８の出力と、マスタクロック２のネガティブエッジで一度ラッチしたＦＦｓ出力の反転値とでＡＮＤ処理（Ａｓ１９）することによって、パルス幅を成形して出力している。
【００１０】
次に、パルス遅延回路７では、遅延データ（Ａ）９-３をもとに、パルス生成回路で生成されたパルスを、動作クロック周期の半分以下の遅延分解能で遅延させることができる。
【００１１】
図１８を用いてパルス遅延回路７の動作の一例について説明する。パルス遅延回路７は、主に、遅延回路３０と、非同期の遅延データ（Ａ）９-３を出力パルスに同期して読み出すためのＦＩＦＯ３１および、リード用ＦＦ３２で構成される。
【００１２】
まず、遅延データ（Ａ）９-３は動作クロック４-１に同期してＦＩＦＯ３１へ書き込まれ格納される。書き込まれた遅延データ（Ａ）９-３は、パルス遅延回路７を通過したひとつ前の出力パルス７-１の立ち下がりタイミングをトリガにして、ＦＩＦＯ３１から読み出され、遅延回路３０に入力される。
【００１３】
遅延回路３０は図１９のように、インバータ等で構成された遅延素子群３４および、パルスの経路を選択する選択回路３３で構成されており、遅延データ（Ａ）９-３によってパルスの通過する経路が選択され、パルスの遅延量が決まる。
【００１４】
図１９の例では、遅延データが"１"のとき、入力された内部パルス６-１は遅延素子群３４（遅延量Ａｎｓ）を持つ遅延時間の長い側の経路を通過し、"０"のときは遅延素子群３４を持たない遅延時間の短い側の経路を通過する。
【００１５】
以上のようにパルス発生回路１は、パルス生成回路６におけるデジタル的な遅延時間とパルス遅延回路７におけるアナログ的な遅延時間を組み合わせることによって所望のタイミングでパルスを発生させることができる。
【００１６】
そのためパルス発生回路１はパルスジェネレータなどの波形生成装置や、ＬＳＩ試験装置（ＬＳＩテスタ）などに多く利用されている。特にＬＳＩ試験装置では、試験波形の発生精度が試験性能を左右するため、パルス発生回路１のパルス発生精度には、非常に高い精度が要求される。
【００１７】
【発明が解決しようとする課題】
しかし、パルス生成回路６とパルス遅延回路７に設定する遅延時間を組み合わせることによって所望のタイミングでパルスを発生させていた従来のパルス発生回路１では、出力パルスの発生周期を変化させたときに、回路の消費電力が変動してしまうため、パルスの発生タイミングにばらつきが生じ、パルスの発生精度が劣化してしまうという問題がある。
【００１８】
より詳細に説明すると次の通りである。
【００１９】
ＬＳＩ試験装置などでは、パルスの発生周期はテストパターンによって変化させる必要があるため、必ずしもパルスの発生周期は一定にはならない。一方、パルス発生回路１の消費電力は、パルスの発生周期（単位時間当たりのパルス発生間隔）と、パルスに与える遅延時間（遅延回路内の遅延ゲート通過時間）に比例する。また、パルスに与える遅延時間もテストパターンによってそれぞれ異なる。従って、ＬＳＩ試験装置では、異なる種類のＬＳＩを検査する場合や、同種類のＬＳＩであっても検査条件を変えた場合、パルス発生回路１の消費電力は一定にならない。
【００２０】
このようにパルス発生回路１の消費電力が一定にならないと、（１）消費電力の変動に伴う電圧の変化が出力パルスのジッタを増加させてしまう、（２）パルス発生回路内の遅延回路を主にＣＭＯＳゲートアレイで構成すると、パルスの発生周期が変わって消費電力が変動すると、回路内の温度（ジャンクション温度）が変化し、遅延回路の伝搬遅延時間にばらつきが生じる。これによって、パルスの発生タイミングにばらつきが生じ、パルスの発生精度が劣化してしまうという問題が生じる。特にＣＭＯＳ回路は、その特性上、消費電力の変動に伴う温度変化および電圧変化が要因となり、回路の伝播遅延時間に誤差が生じやすい。
【００２１】
そこで、パルス発生回路には、消費電力変動に伴う電圧変動および、遅延回路の伝搬遅延時間ばらつきを抑制するために、動作中の消費電力を一定にする技術が必須となる。
【００２２】
この技術に関し、従来は、図２１に示すように、パルス発生回路の遅延回路（第一の遅延回路）とは別にパルス発生回路の動作中の消費電力を一定にするために電力消費回路（第二の遅延回路）を別途設けていた。
【００２３】
例えば、特開平８-３３０９２０号公報には、パルスの発生しない周期に電流補償用のパルスを生成し、そのパルスで別途用意したダミーの電力消費回路を駆動させることでパルス発生回路の消費電力を一定にする方法が開示されている。
【００２４】
また、特開２０００-２７５３０９号公報には、パルスの遅延時間のばらつきによって生じる消費電力の変動を、各パルスの遅延時間の差をダミーの遅延回路で補間し、全てのパルスの遅延時間を一定にすることによって低減する方法が開示されている。
【００２５】
【特許文献１】
特開平８-３３０９２０号公報
【００２６】
【特許文献２】
特開２０００-２７５３０９号公報
しかし、これらの方法では、消費電力の変動や、パルスに与える遅延時間のばらつきを低減するために、電力または遅延時間を補間するためのダミーの遅延回路（電力消費回路）を別途用意する必要があった。これは、遅延回路が各出力ピン毎に必要なことを考慮すると、回路全体の消費電力を合わせるためには、各ピン毎に、本来の遅延回路と同等の回路規模を持つダミーの遅延回路を新たに用意しなければならず、パルス発生回路の回路規模が増大してしまうという問題があった。
【００２７】
そこで本発明は、従来例のように大規模なダミーの遅延回路（電力消費回路）を増設することなく、パルス発生回路における消費電力を一定に保ち、パルス発生時間の精度を高めたパルス発生回路を提供することを目的とする。
【００２８】
また、タイミング（時間）が高精度に制御された試験波形を印加できるＬＳＩ試験装置を提供する事を目的とする。
【００２９】
また、タイミング（時間）が高精度に制御された試験波形を用いて、高速動作する半導体装置（ＬＳＩ）を検査する半導体検査方法および製造方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次のとおりである。パルス発生回路およびそれを用いたパルス発生器において、本物のパルスが発生しない周期を検出し、ダミーのパルス（以下、ダミーパルスと記述する）の発生を制御することができるダミーパルス制御手段を備え、パルスの発生周期（単位時間あたりのパルス発生間隔）を、ダミーパルスを使って調整するものである。
【００３１】
また、パルス発生回路であって、パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータをもとに該パルス発生回路から出力されるパルスの発生時間を演算するデータ演算回路と、該パターンデータにおいてパルスが発生しない周期を検出し、該パルスが発生しない周期にダミーパルスを発生させるダミーパルス制御回路と、該パターンデータに基づき発生されるパルスおよび該ダミーパルスを生成するパルス生成回路と、該パルス生成回路と出力ピンの間にあり、かつ該パルス生成回路で生成されたダミーパルスを取り除くための論理ゲート回路を備えたものである。
【００３２】
また、マスタクロックと、試験波形に関する情報を含んだパターンデータを生成するパターン生成回路と、該マスタクロックと該パターンデータを受け取り、試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置（ＬＳＩ）に印加するドライバと、被試験半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置であって、該タイミング発生回路は試験波形の立ち上がりおよび立ち下がりのタイミングを決定するパルスを発生するパルス発生回路と、該パルスに基づき該試験波形を生成する波形フォーマッタを有し、さらに該パルス発生回路は該パターンデータのなかからパルス発生回路でパルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させるダミーパルス制御回路を備えているものである。
【００３３】
また、予め定められた周期ごとに、パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータのなかから、パルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させることにより、安定した消費電力のもとで形成された試験波形を用いて半導体装置を検査する半導体検査方法である。
【００３４】
また、半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該半導体ウエハの状態でまたはダイシングされ個別化された状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、該検査工程において、予め定められた周期ごとに、パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータのなかから、パルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させることにより、安定した消費電力のもとで形成された試験波形を用いて半導体装置を検査する半導体装置の製造方法である。
【００３５】
【発明の実施の形態】
以下、発明の実施の形態を、図面を用いて詳しく説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３６】
（実施の形態１）
図１に本発明を用いた一実施例の回路構成を示す。
【００３７】
本実施例のパルス発生回路１０１は、マスタクロック２と、マスタクロック２を分周または逓倍することのできるクロック分周・逓倍回路４と、パターン生成回路（図省略）からのテストパターンデータ３をもとに出力パルスの発生時間（遅延データ９（ＴＣ、Ｄ、Ａ））を演算するデータ演算回路５と、パターン生成回路からのテストパターンデータ３のなかから、パルス発生回路１０１でパルスが発生されない周期（時間、期間）を検出し、ダミーパルスの発生を制御するダミーパルス制御回路１０３と、遅延データ（Ｄ）１０３-２に基づきマスタクロックに同期したタイミングで、ダミーパルスも含むパルスを生成するパルス生成回路１０２と、遅延データ（Ａ）１０３-３をもとに出力パルスをマスタクロック周期以下の微小遅延時間で遅延させることのできるパルス遅延回路１０４と、パルス遅延回路１０４の出力からダミーパルスをマスクするためのＡＮＤゲート１０５で構成する。
【００３８】
第一の実施例では、上記のような構成をとることにより、パルス生成回路１０２内での単位時間当たりのパルスの発生数を一定にでき、これによりパルス発生回路全体の消費電力を一定にすることができる。
【００３９】
以下、より具体的に説明する。
【００４０】
ここでは動作例として、マスタクロック２を５００ＭＨｚ（２ｎｓ周期）とし、動作クロック４-１はクロック分周・逓倍回路４にてマスタクロック２を二分周して生成した２５０ＭＨｚ（４ｎｓ周期）を使用した場合のパルス発生回路１０１を用いて、本実施例の説明を行う。なお、これらの周期を必要に応じて変更させても良いことはいうまでもない。
【００４１】
まず、データ演算回路５は、パターン生成回路（図省略）から動作クロック４-１に同期して送られてくるテストパターンデータ３に基づき、パルスの発生タイミングを決める遅延データ（ＴＣ）９-１と、（Ｄ）９-２および（Ａ）９-３を演算し、動作クロックに同期したタイミングで出力する。データ演算回路５から出力される遅延データ（ＴＣ）９-１と（Ｄ）９-２は、ダミーパルス制御回路に送られ、遅延データ（Ａ）９-３も、ダミーパルス制御回路に送られる。
【００４２】
ここで、遅延データ９（ＴＣ、Ｄ、Ａ）はそれぞれパルスの遅延分解能が異なり、本実施例では（ＴＣ）９-１は、動作クロック４-１の１周期を遅延単位とした遅延データ（ここでは４ｎｓ遅延データ）である。また、遅延データ（Ｄ）９-２は、マスタクロック周期（動作クロック４-１の１/２周期）を遅延単位とした遅延データ（ここでは２ｎｓ遅延データとなる）を表す。遅延データ（Ａ）９-３は、マスタクロック周期（動作クロック４-１の１/２周期）未満の微小遅延データ（ここでは２ｎｓ未満遅延データ）を表している。ここで、遅延データ（Ｄ）９-２の遅延単位は遅延データ（ＴＣ）９-１の遅延分解能よりも小さい。
【００４３】
次に、ダミーパルス制御回路１０３の構成を図２に示す。ダミーパルス制御回路１０３は、データ演算回路５から送られてくる遅延データ（ＴＣ）９-１が"０"、すなわちパルス発生回路１０１内において本物のパルスが発生しない周期（ＬＳＩに印加する試験波形を生成するうえで、本来パルス発生回路１０１でパルスを発生する必要がない期間）を検出し、その周期（時間、期間）にダミーパルスを発生するように、遅延データ（Ｄ）９-２、（Ａ）９-３を制御する回路である。
【００４４】
なお、本物のパルスとは、パターン生成回路からのテストパターンデータ３に基づいてパルス発生回路１０１で発生されるパルス（パターン生成回路からのテストパターンデータ３に基づいてパルス生成回路１０２で生成されるパルス）のことをいい、ダミーパルスとはパターン生成回路からのテストパターンデータ３からはパルス発生回路１０１でパルスを発生する必要はないが、パルス発生回路１０１全体の消費電力を一定等にするためにパルス生成回路１０２で生成されるパルスのことをいう。
【００４５】
ダミーパルス制御回路１０３は、遅延データ９を一度ラッチするためのＦＦ１０９〜１１１と、遅延データ９からダミーパルスの出力を制御する論理ゲート群１０８、および１１２〜１１３と、遅延データ（ＴＣ）９-１をダミーパルスのマスク信号としてダミーパルスに同期して出力するためのＦＩＦＯｍ１０６およびＦＦｍｓｋ１０７で構成される。
【００４６】
図２に示す回路では、各遅延データの経路に設けたＦＦ１０９〜１１１でパイプライン構成となっており、ＦＦの出力データが現在の周期（４ｎｓ）における遅延データとなり、ＦＦでラッチする前のデータが、次の４ｎｓ（周期）における遅延データを示している。ダミーパルス制御回路１０３では、このＦＦでラッチする前の遅延データ（ＴＣ）および（Ｄ）から、次の周期にパルスが発生するか、発生しないかの判断を行い、ダミーパルスの発生を制御する。これにより、ダミーパルスを発生させるか、させないかを判断する時点で、その判断すべき周期に本物のパルスがあるかないかを判断できるので、パルス生成回路１０２内での単位時間当たりのパルスの発生数を一定にできる。
【００４７】
なお、次の周期に発生させるダミーパルスの遅延量は、現在の周期に発生しているパルスにつながらないように、現在の周期の遅延データによって決定されることが望ましい。具体的にいうと、現在の周期にある本物のパルスと次の周期にある（発生させるべき）ダミーパルスが連続すると、本物のパルスまたはダミーパルスが微妙にずれた場合には本物のパルスとダミーパルスと結合した形となる。２つのパルスがつながって一つのパルスとなる（見かけ上見える）場合、パルス生成回路で本来生成すべきパルスが正確に生成されないという問題が生じるからである。ＡＮＤ１１３は、現在の周期に発生しているパルスの２ｎｓ遅延データが１のとき、次の周期に発生させるパルスの２ｎｓ遅延データも１となるよう動作する。また、ダミーパルスの２ｎｓ未満遅延データは、常に０となるよう、ＡＮＤ１１２で制御される（図５参照）。
【００４８】
ここで、図２に示したダミーパルス制御回路１０３の論理回路構成は、単位時間当たりのパルス発生数が一定となる論理であれば、ダミーパルスに与える遅延時間設定（図２では０ｎｓもしくは２ｎｓ）も含め、これに限定されない。
【００４９】
また、ダミーパルス制御回路１０３では、パルス発生回路１０１の最終段でダミーパルスをマスクする（ダミーパルスを取り除く）ためのマスク信号１０３-１を生成する。ダミーパルスマスク信号ＭＳＫ１０３-１とは、すなわち本物のパルス発生タイミングを示すデータであり、図２では遅延データ（ＴＣ）９-１を使用する。但し、ダミーパルスを適切なタイミングで発生させるため、遅延データ（ＴＣ）９-１とダミーパルスマスク信号ＭＳＫ１０３-１のタイミングはずれてしまう。すなわち、パルス生成回路１０２およびパルス遅延回路１０４から出力されるパルス（ダミーパルスを含んでいる）とマスク信号は非同期となるために、これらを同期させる手段が必要となる。図２では、ＦＩＦＯ（バッファ）を利用し、動作クロック周期でＦＩＦＯｍ１０６に書き込んだ遅延データ（ＴＣ）９-１を、パルス遅延回路１０４から出力されるひとつ前の周期のパルスを利用し、立ち下がりのタイミングをリードクロックとしてＦＩＦＯｍ１０６から読み出すことによって、出力パルスに同期したマスク信号を生成している。
【００５０】
次に、図３を用いてパルス生成回路１０２の制御動作を説明する。
【００５１】
パルス生成回路１０２では、マスタクロック２（ここでは２ｎｓ周期）を動作クロックとして使用することによって、２ｎｓ単位でパルスを遅延させることができる。
【００５２】
図３では、２ｎｓ遅延データ（Ｄ）１０３-２をＦＦｄ１１４にてマスタクロック２に同期してラッチし、次段の選択回路の選択信号として使用する。遅延データ（Ｄ）１０３-２が"０"のときは、ＦＦｄ１１４の出力をＦＦ１（１１７）側へ、"１"のときはＦＦ２（１１８）側へ出力する。ＦＦ１（１１７）およびＦＦ２（１１８）は、それぞれ送られてきたパルスをラッチして、ＦＦ２（１１８）はさらに次段のＦＦ２'（１１９）へパルスを出力する。すなわち、２ｎｓ遅延データ（Ｄ）１０３-２が"１"であれば、マスタクロック２（２ｎｓ周期）で動作するフリップフロップを一段多く通過するため、入力されたパルスを２ｎｓ遅延させて出力することができる。
【００５３】
また、図３に示すパルス生成回路１０２では、出力パルスのパルス幅を縮めるために、ＦＦ１（１１７）およびＦＦ２'（１１９）の出力を、次段のＯＲゲート（１２０）を介してＦＦｏｒ１２１にてラッチし、マスタクロック２と、マスタクロック２のネガティブエッジで一度ラッチしたＦＦｏｒ１２１の出力とでＡＮＤ処理（Ａｓ１２２）を行っている。
【００５４】
次に、パルス遅延回路１０４では、パルス生成回路１０２で生成されたパルスを、２ｎｓ未満遅延データ（Ａ）１０３-３をもとにマスタクロック周期（２ｎｓ）以下の微小時間で遅延させることができる。
【００５５】
図４を用いてパルス遅延回路１０４の動作について説明する。パルス遅延回路１０４は、主に、遅延回路３０と、非同期の遅延データ（Ａ）１０３-３を出力パルスに同期して読み出すためのＦＩＦＯ３１および、リード用ＦＦ３２で構成される。
【００５６】
まず、２ｎｓ未満遅延データ（Ａ）１０３-３は動作クロック４-１に同期してＦＩＦＯ３１へ書き込まれ格納される。書き込まれた遅延データ（Ａ）１０３-３は、パルス遅延回路１０４を通過した一つ前の周期の、出力パルス１０４-１の立ち下がりエッジをトリガにして、ＦＩＦＯ３１から読み出され、遅延回路３０に入力される。
【００５７】
遅延回路３０は図１９のように、インバータ等で構成された遅延素子群３４および、パルスの経路を選択する選択回路３３で構成されており、遅延データ（Ａ）９-３によってパルスの通過する経路が選択され、パルスの遅延量が決まる。
【００５８】
図１９の例では、遅延データが"１"のとき、入力された内部パルス６-１は遅延素子群３４（遅延量Ａｎｓ）を持つ、遅延時間の長い側の経路を通過するため、配線遅延を無視すると、パルスはＡｎｓ後に出力されることになる。遅延データが"０"のときは遅延素子群３４を持たない遅延時間の短い側の経路を通過するため、パルスは０ｎｓ後に出力される。
【００５９】
図４では、パルス遅延回路１０４を１回路しか示していないが、これらパルス遅延回路１０４を多段構成とし、遅延経路（遅延時間）の組み合わせを増やすことにより、遅延の可変幅を増やすことはもちろんのこと、詳細なパルス遅延を設定することも可能である。
【００６０】
図５に、パルス発生回路内の各回路部における動作タイミングを示す。
【００６１】
図５のタイミングチャートでは、本実施例のパルス発生回路において、ダミーパルス制御回路で制御されるダミーパルス用の遅延データから、ダミーパルスが生成される経過を示している。ダミーパルスを発生させることにより、パルス生成回路の出力パルスは、常に４ｎｓの間に１発のパルスを発生することになるため、単位時間あたりの消費電力が常に一定になることがわかる。
【００６２】
以上のように、本実施例では、本物のパルスが発生しない周期を検出し、その周期にダミーパルスを発生させるダミーパルス制御回路１０３によって、単位時間（本実施例では動作クロック周期４ｎｓ）あたりのパルス発生を制御し、単位時間あたりの消費電力を常に一定にすることができる。
【００６３】
また、ダミーパルスを本物のパルスと同じ遅延回路を通過させる構成とすることで、特別な電力消費回路を別途設ける必要はなく、小型化のまま消費電力の安定化を実現できる。
【００６４】
また、パルス発生回路１０１の消費電力を一定にすることができるため、電圧変動および回路内の温度変化を抑制し、パルス発生時間の精度を高めた新たなパルス発生回路を提供することができる。
【００６５】
（実施の形態２）
次に、本発明の第２の実施形態について図６〜１１を用いて説明する。本発明のパルス発生回路２０１は、マスタクロック２とマスタクロックを分周または逓倍することのできるクロック分周・逓倍回路４と、パターン生成回路（図省略）からのテストパターンデータ３をもとに出力パルスの発生時間（遅延データ９（ＴＣ、Ｄ、Ａ））を演算するデータ演算回路５と、パルスが発生しない周期を検出し、パルスが発生しない時間によって少なくとも１種類以上のダミーパルスの発生を制御するダミーパルス制御回路２０３と、ダミーパルス制御回路２０３からの出力データ（遅延データ（ＴＣ）２０３-１,２０３-３、（Ｄ）２０３-２,２０３-４）に基づいて、少なくとも１種類以上のダミーパルスおよび本物のパルスを生成するパルス生成回路２０２と、遅延データ（Ａ）２０３-５をもとに出力パルスをマスタクロック周期以下の微小時間で遅延させることができ、また、ダミーパルスの種類によってパルスが通過する遅延回路の段数を調整する（パルスの消費電力を調整する）手段を持つパルス遅延回路２０６と、パルス遅延回路の出力からダミーパルスをマスクするためのＡＮＤゲート２１２で構成される。
【００６６】
ここでは動作例として、マスタクロックを５００ＭＨｚ（２ｎｓ周期）とし、動作クロック４-１はクロック分周・逓倍回路４にてマスタクロックを分周して生成した２５０ＭＨｚ（４ｎｓ周期）を使用する場合のパルス発生回路２０１について説明を行う。
【００６７】
まず、実施例１で説明したパルス発生回路の場合、本物のパルスがいかなる周期で発生している場合でも、単位時間（動作クロック周期）あたりのパルス発生数は一定となるため、動作クロック周期あたりの消費電力は一定にすることができる。但し、図６の波形２３３に示すように、例えば本物のパルス２３２が１４ｎｓで発生する場合に、パルスの発生間隔が４ｎｓにならない時間（丸で囲んだ地点）が生じてしまい、もっと短い単位時間（例えば２ｎｓ）あたりの消費電力は一定にならない。
【００６８】
そこで、本実施例（第二の実施例）では、ダミーパルス制御回路２０３において、現在の周期におけるパルス出力の有無と、その次の周期のパルス遅延データおよび、さらにその次の周期のパルス遅延データから、パルスの発生していない時間（パルス間隔）を検出し、下記に示す条件で２種類のダミーパルスの出力を制御することによって、２ｎｓ（マスタクロック周期）あたりの消費電力を一定にする。
（条件１）  前後のパルス間隔 ｔ が８ｎｓ（動作クロック２周期分）以上空いている場合（ｔ≧８ｎｓ）
→  動作１  前のパルスから４ｎｓ後のタイミングに消費電力"１"のダミーパルス（１）を発生させる
（条件２）  前後のパルス間隔 ｔ が６ｎｓ〜８ｎｓ以下の場合（６ｎｓ≦ｔ＜８ｎｓ）
→  動作２  前のパルスから４ｎｓ後のタイミングに消費電力"０.５"のダミーパルス（２）を発生させる
（条件３）  前後のパルス間隔 ｔ が６ｎｓ以下の場合
→  動作３  ダミーパルスは発生させない
例として、動作クロック４-１が２５０ＭＨｚ（４ｎｓ周期）のパルス発生回路において、４ｎｓに１発のパルスが発生したときの消費電力を"１"とすると、６ｎｓ周期のような間隔でパルスが発生している場合、１発のパルスは"１.５"相当の電力を消費しなければ、単位時間当たりの消費電力は一定にならない。
【００６９】
そこで、ダミーパルス制御回路２０３は、前のパルスから４ｎｓ後のタイミングに、"０.５"の消費電力を持ったダミーパルス（２）を発生させ、ダミーパルス（１）が負担できない残りの２ｎｓ分の電力消費を補うことによって、単位時間当たり（マスタクロック２ｎｓ周期）の消費電力を一定にする。
【００７０】
ここで、ダミーパルス（２）は、図９に示すように、パルス遅延回路を１/２に分割し、後半の遅延回路だけを通過させることによって"０.５"の消費電力を実現している。
【００７１】
図７〜８を用いてダミーパルス制御回路２０３の構成を示す。
【００７２】
ダミーパルス制御回路２０３は、遅延データ９をもとにダミーパルス（１）および（２）の発生を制御するダミーパルス制御部２０７および、ダミーパルスマスク信号ＭＳＫ２０３-６を出力するためのＦＩＦＯｍｓｋ２０９およびＦＦｍｓｋ２１０で構成されており、データ演算回路５から送られてくる遅延データ９を動作クロック４-１に同期して転送し、ダミーパルス制御部２０７にて本物のパルスおよびダミーパルス（１）、（２）の遅延データを生成する。
【００７３】
ここで、ダミーパルス制御部２０７におけるダミーパルスの出力制御について図８および図２０を用いて説明する。
【００７４】
ダミーパルス制御部２０７は、ＦＦ２１３〜２２０を用いて２段のパイプライン構成となっており、各遅延データの転送を行っている。ここで、ＦＦ２１６〜２１８にラッチされた出力は現在の周期の遅延データを示している。また、ＦＦ２１３〜２１５とＦＦ２１６〜ＦＦ２１８間の遅延データは、次の周期の遅延データを示し、ＦＦ２１３〜２１５にラッチされる前の遅延データはさらに次の周期の遅延データを示している。
【００７５】
ダミーパルス制御部２０７では、これらの遅延データから、ダミーパルスを発生させるか、また、どの種類のダミーパルスを発生させるかの制御を行うことができる。
【００７６】
本実施例におけるダミーパルス制御部２０７では、２種類のダミーパルスを発生させることができる。
【００７７】
各ダミーパルスの発生条件は、次に挙げる５条件が存在し、図８および図１２に示す真理値表を用いて説明する。
【００７８】
図１２におけるパルスの記号は、"Ｐ"が通常のパルスを表し、"Ｄ"がダミーパルス（１）を、"Ｄ'"はダミーパルス（２）を表している。また、各記号の下付き数字"０"と"２"は、そのパルスの２ｎｓ遅延データの有無を示している。
【００７９】
まず、ダミーパルス（１）の発生条件について説明する。
［１］現在の周期に発生しているパルスの２ｎｓ遅延データが"０"で、かつ、次の周期の４ｎｓ遅延データが"０"の場合、現在の周期のパルスから８ｎｓ以上パルスが発生しないことがわかる。よって、ＡＮＤ２２１にて、次の周期にダミーパルス（１）（２ｎｓ遅延無し）の遅延データを発生させる（図１２（ａ）参照）。
［２］現在の周期に発生しているパルスの２ｎｓ遅延データが"１"で、かつ、次の周期、およびさらに次の周期の４ｎｓ遅延データが"０"の場合、現在の周期のパルスから８ｎｓ以上パルスが発生しないことがわかる。よって、ＡＮＤ２２３にて、次の周期にダミーパルス（１）（２ｎｓ遅延有り）の遅延データを発生させる（図１２（ｂ）参照）。
［３］現在の周期に発生しているパルスの２ｎｓ遅延データが"１"で、かつ、次の周期の４ｎｓ遅延データが"０"、かつ、さらに次の周期の４ｎｓ遅延データおよび２ｎｓ遅延データが"１の場合、現在の周期のパルスから次のパルスまで、８ｎｓの間隔が空いていることがわかる。よって、ＡＮＤ２２４にて、次の周期にダミーパルス（１）（２ｎｓ遅延有り）の遅延データを発生させる（図１２（ｃ）参照）。
【００８０】
次に、ダミーパルス（２）の発生条件について説明する。
［４］現在の周期に発生しているパルスの２ｎｓ遅延データが"０"で、かつ、次の周期の４ｎｓ遅延データおよび２ｎｓ遅延データが"１"の場合、現在の周期のパルスから次のパルスまで６ｎｓの間隔が空いていることがわかる。よって、ＡＮＤ２２８にて、現在の周期のパルスから４ｎｓ後に、消費電力"０.５"のダミーパルス（２）（２ｎｓ遅延無し）の遅延データを発生させる（図１２（ｄ）参照）。
［５］現在の周期に発生しているパルスの２ｎｓ遅延データが"１"で、かつ、次の周期の４ｎｓ遅延データが"０で、かつ、さらに次の周期の４ｎｓ遅延データが"１"、２ｎｓ遅延データが"０"の場合、現在の周期のパルスから次のパルスまで６ｎｓの間隔が空いていることがわかる。よって、ＡＮＤ２２９にて、現在の周期のパルスから４ｎｓ後に、消費電力"０.５"のダミーパルス（２）（２ｎｓ遅延有り）の遅延データを発生させる（図１２（ｅ）参照）。
【００８１】
また、遅延データ（Ａ）２０３-５については、ダミーパルスが発生する周期では"０"となるようＡＮＤ２２５で制御される。
【００８２】
ここで、ダミーパルス制御回路２０３は、上記動作を実現する回路であることが条件であり、これを実現する回路は図８に示す論理回路に限定されない。
【００８３】
図１０にパルス生成回路２０２の構成を示す。
【００８４】
パルス生成回路２０２は、ダミーパルス制御回路２０３から、通常パルス＆ダミーパルス（１）の遅延データおよび、ダミーパルス（２）の遅延データを受け取り、通常パルス＆ダミーパルス（１）と、ダミーパルス（２）を生成するための回路であり、パルス生成回路自体の構成は、図１６で説明したパルス生成回路６と同じ動作を行うものであり、遅延データ（ＴＣ、Ｄ）に基づいたパルスを発生させることができる。
【００８５】
以上のように、本実施例では、動作クロック周期（動作クロック単位時間）あたりのパルス制御では電力の消費を補えない時間帯であっても、消費電力を調整した第二のダミーパルスを発生させることによって、パルス発生回路の消費電力を一定に保つことができる。
【００８６】
また、パルス発生回路２０１の消費電力を一定にすることができるため、電圧変動および回路内の温度変化を抑制し、パルス発生時間の精度を高めた新たなパルス発生回路を提供することができる。
【００８７】
（実施の形態３）
次に、本発明の第３の実施形態について説明する。
【００８８】
パルス発生回路１０１におけるパルス遅延回路１０４では、パルス生成回路１０２で生成されたパルスを、遅延データ（Ａ）１０３-３をもとにマスタクロック周期以下の微少遅延時間で遅延させることができる。従来のパルス遅延回路１０４の構成および動作は図４に示したとおりである。
【００８９】
ここで、本実施例における遅延回路３０１の回路構成について、図１３を用いて説明する。
【００９０】
遅延回路３０１は、少なくとも１個以上のインバータ等の遅延素子で構成された遅延素子群３０４と、遅延素子群３０４の素子数（=パルスの伝搬遅延時間）が異なる少なくとも２経路以上の遅延経路を有しており、どの遅延経路を通過させるのかを選択する選択回路３０５を遅延素子群３０４の後段に配置した構成になっている。
【００９１】
これにより、本遅延回路では、遅延データ（Ａ）３０３がどの遅延経路を選択するのかに関係なく、入力パルス３０２は、すべての経路の、すべての遅延素子を通過するため、その時の消費電力は一定となる。
【００９２】
このように選択される遅延経路に関係なく消費電力が一定となる遅延回路３０１を、第一の実施例で説明したパルス発生回路１０１のパルス遅延回路内に用いることにより、設定する遅延時間の変化に伴う消費電力の変動を抑制し、パルス発生回路内の消費電力を一定に保つことができるため、さらに高精度なパルス発生回路が実現できる。
【００９３】
（実施の形態４）
次に、図１４、１５を用いて、本発明の第４の実施形態として、ＬＳＩ試験装置４０１の動作、すなわち半導体装置の試験（検査）方法について説明する。
【００９４】
本実施例では、第一の実施例で挙げたパルス発生回路１０１を用いたＬＳＩ試験装置４０１について説明する。
【００９５】
ＬＳＩ試験装置４０１は、被試験ＬＳＩ４１２に試験波形４０８を与え、被試験ＬＳＩ４１２から戻ってくる応答波形４０９と、あらかじめ用意されている期待値との比較・良否判定を行うことでＬＳＩの動作試験を行う装置である。
【００９６】
ＬＳＩ試験装置４０１は、主に、試験波形や期待値のテストパターンデータ４０４を生成するパターン生成回路４０２と、そのテストパターンに基づいて試験波形４０８を発生するタイミング発生回路４０６、試験波形４０８の振幅を調節するドライバ４１０と、応答波形４０９の電圧値（Ｌ/Ｈ）判定を行うアナログ比較回路４１１、判定結果を記憶するフェイルメモリ４０３、および、これらの各回路を制御するＣＰＵ４０７と、ＬＳＩ試験装置４０１を駆動するマスタクロック２で構成される。
【００９７】
図１４はＩＣ試験装置の一例を示すブロック図であり、図１５はタイミング発生回路の構成の一例を示すブロック図である。
【００９８】
パターン生成回路４０２は、試験波形や期待値の情報を含んだテストパターンデータ４０４（パターンデータ）を生成する。
【００９９】
タイミング発生回路４０６は、マスタクロック２からマスタクロックを受け取り、かつパターン生成回路４０２からテストパターンデータ４０４を受け取り、内部のパルス発生回路１にて、試験波形４０８の立ち上がり/立ち下がりのタイミングを示すタイミングエッジ（=パルス）４１３と、応答波形４０９の判定タイミングを決めるストローブパルスの立ち上がり/立ち下がりのタイミングを示すタイミングエッジ（=パルス）４１４を発生する。ここで、タイミング発生回路４０６は、図１５に示すように、パルス発生回路１と、波形フォーマッタ４１５およびデジタル比較回路４１６を備えている。
【０１００】
試験波形４０８の立ち上がり/立ち下がりのタイミングを示す試験波形のタイミングエッジ４１３を受け取った波形フォーマッタ４１５は、パターン生成回路４０２からのテストパターンデータ４０４をもとにタイミングエッジ４１３から試験波形を形成し（試験波形に変換し）、試験波形４０８としてドライバ４１０に出力する。
【０１０１】
ドライバ４１０では、波形フォーマッタ４１５から出力された試験波形４０８の基準電圧と振幅を調整し、被試験ＬＳＩ４１２に印加する。
【０１０２】
アナログ比較回路４１１では、被試験ＬＳＩから返ってきた応答波形４０９の論理値電圧（Ｌ/Ｈ）の判定を行う。
【０１０３】
そして、決められた電圧値を満足していれば、タイミング発生回路４０６内のデジタル比較回路４１６でパターン生成回路４０２から送られてくる期待値との判定を行う。ここで応答結果が期待値と一致しなかった場合、このＬＳＩは不良と判定され、不良判定結果がフェイルメモリ４０３に書き込まれる。
【０１０４】
ＬＳＩ試験装置４０１では、試験波形の発生時間（タイミング）の精度が試験性能を左右する。特にパルス発生回路１が発生するタイミングエッジには、非常に高い時間精度が要求される。
【０１０５】
本実施例では、ＬＳＩ試験装置４０１内に上記実施例で説明したパルス発生回路を適用することにより、パルス発生回路内の消費電力変動を抑制し、温度変動に伴うパルス発生タイミングのばらつきを低減することができるため、高精度に制御された試験波形を発生することができるＬＳＩ試験装置を実現できる。また、小規模な回路で消費電力の安定化を実現できるため、高性能なＬＳＩの試験に伴い必須となるＬＳＩ試験装置４０１の多出力（多ピン化）にも対応できる。
【０１０６】
（実施の形態５）
続いて、他の実施例で説明した半導体試験装置からの試験波形を用いた半導体装置の試験方法および半導体装置の製造方法について説明する。
【０１０７】
図２２は、上記実施例によって形成された試験波形により検査され出荷される半導体装置の製造方法を示すフローチャートである。図２２において、ステップＳ１の工程において製造された製品ウエハは、ステップＳ２において、Ｐ検（Ｐｅｌｌｅｔ検査）により初期の不良選別が行われる。そして、選別された良品のウエハは、ステップＳ３又はＳ５に進む。ステップＳ３に進むかＳ５に進むかの選択は、製造設備等の関係から選択される。
【０１０８】
ステップＳ３においては、製品ウエハのダイシングを行い、良品チップのみがステップＳ４において、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等に個々にパッケージングされる。そして、ステップＳ７に進む。
【０１０９】
また、ステップＳ５においては、ウエハ上でさらに一括で配線パターンや保護膜の形成、さらに、半田ボール付けまでを行う。続いて、ステップＳ６において、配線パターン等が形成されたウエハが、ダイシングにより個々に分割される。そして、ステップＳ７に進む。
【０１１０】
ステップＳ７においては、半導体装置の検査方法が実施される。つまり、個々に分割された最終形状の製品は、バーンイン試験にかけられ最終選別がなされる。そして、最終的に良品となったものがステップＳ８において出荷される。
【０１１１】
本実施例では、上記実施例で説明した半導体試験装置からの試験波形を用いて、図２２のＳ２、Ｓ７の検査工程を行う。これにより、タイミング（時間）が高精度に制御された試験波形を用いて、高性能な（高速動作する）半導体装置（ＬＳＩ）を検査し、半導体装置を製造することができる。
【０１１２】
（実施の形態６）
次に、本発明の第６の実施形態について、図２３を用いて説明する。本実施例のパルス発生回路１０１を構成する機能ブロックの動作は、図１に示したものと同じである。
【０１１３】
本実施例では、回路基板やマルチチップモジュールもしくはＬＳＩチップに搭載したパルス発生回路において、パルスが通過する経路を含む回路群と、それ以外の回路群とで、電源およびグラウンド（電源系ということもある）を分離することにより、電源ノイズの伝搬を抑制し、パルス発生精度を向上させることが目的である。
【０１１４】
回路基板内やマルチチップモジュールもしくはＬＳＩチップ内で電源およびグラウンドを分離し、パルスが通過する経路を含む回路群を分離領域Ａ-６０、それ以外の回路群を分離領域Ｂ-６１としたとき、分離領域Ｂ-６１内の回路が動作することによって生じる電源ノイズが、パルスの通過経路である分離領域Ａ-６０に伝搬するのを抑制できるため、電源ノイズによるパルス発生時間の精度劣化を抑制することができる。
【０１１５】
分離した電源およびグラウンドは、理想的には別電源として完全に分離したほうが良い。その他の方法として、パルス発生回路の外側（ＬＳＩチップの外側）でバイパスコンデンサを介して接続することにより、分離領域Ｂからの電源ノイズが分離領域Ａへの回り込みことを低減することができる。
【０１１６】
さらに、上述した電源分離は一例であり、分離領域Ａ，Ｂ間の電源およびグランドにおける特性インピーダンスが高くなるように設計することにより同一の効果を実現しても良い。
【０１１７】
なお、電源領域を分離することにより、ＬＳＩチップ等においては、高集積化が可能になるといった効果もある。
【０１１８】
本実施例は、上記１から５の実施例に適用することは可能であり、上記効果が得られることはいうまでもない。
【０１１９】
（実施の形態７）
続いて、図２４を用いて、図２３に記載したデータ演算回路５の一構成例を説明する。本実施例においては、図２３で説明した分離領域Ｂ−６１から発生する電源ノイズ自体を低減することが目的である。
【０１２０】
本実施の形態は、ダミーパルス発生回路およびダミー回路（電力消費回路）をデータ演算回路内に適用したものである。動作クロック４-１の周期で動作しない回路の消費電力を一定にするために、本来のパルスが発生されない時間を検出し、その周期に別途用意したダミー回路を動作させて電力を消費することによって、パルス発生回路全体の消費電力をさらに安定させ、パルス発生の時間精度を向上することができる。
【０１２１】
本データ演算回路５は、動作クロックを計数するカウンタ５１と、タイミングデータ演算回路５５からの遅延データをラッチするＦＦ５５と、カウンタの出力とＦＦ５５からの出力遅延データ（ＴＣ）を比較し、一致したときに一致信号（パルス発生信号）を出力する一致検出器５３と、その一致信号をラッチするＦＦ５６と、動作クロック４-１と一致信号の論理積をとるＡＮＤ５７と、ダミーパルス発生回路（ＡＮＤ）５８と、ダミー回路（電力消費回路）５９で構成される。
【０１２２】
本回路では、ダミーパルス発生回路（ＡＮＤ）５８において一致信号（パルス発生信号）を反転させて動作クロック４-１との論理和を取ることにより、本来パルスの発生しない周期にダミーパルスを発生させている。
【０１２３】
また、ダミーの電力消費回路を有するダミー回路５９は、クロックバッファ等で構成され、元のパルス発生回路の動作クロック周期で動作しない回路とほぼ同等の回路規模（消費電力）を有する。
【０１２４】
従って、ダミー回路５９は、入力されたダミーパルスによって、本来パルスが発生しない周期に、パルス発生時と同等の電力を消費することによって、パルス発生回路内の消費電力を一定にすることができる。
【０１２５】
また、ダミー回路５９は、入力されたダミーパルスの通過経路を切り替える手段を設けて消費される電力を調整可能な回路構成としても良い。
【０１２６】
（実施の形態８）
次に、図２５を用いて、実施の形態７と同様の効果を得る為のデータ演算回路５の別の実施の形態について説明する。
【０１２７】
図２５のデータ演算回路５は、動作クロックを計数するカウンタ５１と、カウンタ５１出力と演算回路５２からの出力遅延データ（ＣＴ）５２−４とを比較し、一致したときに一致信号を出力する一致検出器５３と、一致検出器５３からの一致信号をイネーブルとし、動作クロック４-１に同期して遅延データ５２−４および遅延データ９−２，９−３を発生する演算回路５２で構成される。さらに、本例における演算回路５２は、ＦＦ５２−１，５２−３、およびＦＦおよび組み合わせ回路で構成される回路群５２−２からなり、ここで使用するＦＦは、イネーブル信号（ＥＮ）により現在入力されているデータ信号（Ｄ）を取り込むものである。
【０１２８】
図２６はそのデータ演算回路５の動作チャートであり、動作クロック４−１に同期して動作するカウンタ、演算回路５２の出力である遅延データ５２−４、９−２、９−３、および一致検出器５３の出力９−１を示す。演算回路５は、テストパターンデータ３からのデータにより所定の演算を行い遅延データ５２−４（“２”）、および９−２，９−３（データａ）を出力する。遅延データ５２−４はカウンタ５１からの出力と逐次一致検出回路で比較され、カウント値“２”の時に一致信号（“Ｈｉｇｈ”レベル）が出力される。この一致信号により、演算回路５２では、次の遅延データを発生する為の演算が行われ、遅延データ５２−４（“５”）および、遅延データ９−２，９−３（データｂ）が出力される。以下、同様に次々と演算回路５２では、遅延データを発生する。
【０１２９】
ここで、演算回路５２内のＦＦは、動作クロックで常に動作するため、データ演算が必要のない周期においても、ＦＦに動作クロックが入力されることで動作する部分で電流が常に消費される。これにより、遅延データ（ＴＣ）が発生される周期と発生しない周期間での電流消費量の増減を低減することができる。
【０１３０】
つまり、演算回路５２において、データの演算が必要の無いときでも、ＦＦで電流が消費される様にすることで、ノイズ電圧の要因である消費電流の増減の低減を行うものである。
【０１３１】
実施の形態７，８で述べたデータ演算回路を他の実施の形態１から６の少なくともいずれかと組み合わせることにより、さらにパルス発生時間の精度を高めたパルス発生回路を提供できることはいうまでもない。
【０１３２】
さらに、実施の形態７，８で述べた例は、図２３で述べたパルス発生回路１０１の分離領域Ａ，Ｂを１つの半導体チップで実現し、電源またはグランドが同一のものを使用した構成の場合には、特に効果的である。
【０１３３】
また、実施の形態７，８で述べたデータ演算回路を、図２１のように、パルス発生回路の遅延回路とは別にパルス発生回路の動作中の消費電力を一定にするために電力消費回路（ダミー回路）を別途設けたパルス発生回路に適用しても、パルス発生時間の精度を高めることができることはいうまでもない。
【０１３４】
演算回路５２、５５は、消費電流を一定にするようにして、消費電流に応じて変動する消費電力（回路のジャンクション温度）、および電流変化による電源電圧を低減することができる回路を特徴とするものである。従って、演算回路５２、５５で記載された論理回路以外であっても、同様の効果を得られる演算回路は本実施例の範囲内であることはいうまでもない。
【０１３５】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３６】
また、上記実施例において開示した観点の代表的なものは次の通りである。
【０１３７】
パルス発生回路であって、パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータのなかから、パルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させるダミーパルス制御回路を有するものである。
【０１３８】
上記記載のパルス発生回路であって、該パルス発生回路からパルスを出力する前に、前記発生させたダミーパルスを取り除くための論理ゲート回路を備えたものである。
【０１３９】
また、前記記載のパルス発生回路であって、さらに前記ダミーパルス制御回路は、該ダミーパルス制御回路で発生されたダミーパルスがパルス遅延回路を通過することにより生じた遅延量を検出し、該検出結果に基づいて該ダミーパルス発生回路からダミーパルスを取り除くための信号を出力するものである。
【０１４０】
また、上記記載のパルス発生回路であって、さらに前記ダミーパルス制御回路は、該ダミーパルス制御回路で発生されたダミーパルスがパルス遅延回路を通過したタイミングを検出し、該検出されたタイミングに基づいて該ダミーパルス発生回路からダミーパルスを取り除くための信号を出力するものである。
【０１４１】
パルス発生回路であって、パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータをもとに該パルス発生回路から出力されるパルスの発生時間を演算するデータ演算回路と、該パターンデータにおいてパルスが発生しない周期を検出し、該パルスが発生しない周期にダミーパルスを発生させるダミーパルス制御回路と、該パターンデータに基づき発生されるパルスおよび該ダミーパルスを生成するパルス生成回路と、該パルス生成回路と出力ピンの間にあり、かつ該パルス生成回路で生成されたダミーパルスを取り除くための論理ゲート回路を備えたものである。
【０１４２】
上記記載のパルス発生回路であって、前記パルス発生回路と前記論理ゲートの間にパルス遅延回路を有するものである。
【０１４３】
上記記載のパルス発生回路であって、前記ダミーパルス制御回路は前記パルス発生回路に第一の遅延データを与え、該パルス遅延回路に第二の遅延データを与え、かつ該第二の遅延データの遅延単位は該第一の遅延データの遅延単位よりも小さいものである。
【０１４４】
上記記載のパルス発生回路であって、前記ダミーパルス発生回路は複数種類のダミーパルスを発生できるものである。
【０１４５】
上記記載のパルス発生回路であって、該パルス生成回路に備えられているパルス生成回路では、周期ごとに一定のパルス数が生成されるものである。
【０１４６】
上記記載のパルス発生回路であって、該パルス生成回路に備えられているパルス生成回路の消費電力は周期ごとに一定であるものである。
【０１４７】
上記記載のパルス発生回路を備えたことを特徴とする半導体検査装置である。
【０１４８】
マスタクロックと、試験波形に関する情報を含んだパターンデータを生成するパターン生成回路と、該マスタクロックと該パターンデータを受け取り、試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置（ＬＳＩ）に印加するドライバと、被試験半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置であって、該タイミング発生回路は試験波形の立ち上がりおよび立ち下がりのタイミングを決定するパルスを発生するパルス発生回路と、該パルスに基づき該試験波形を生成する波形フォーマッタを有し、さらに該パルス発生回路は該パターンデータのなかからパルス発生回路でパルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させるダミーパルス制御回路を備えているものである。
【０１４９】
上記記載の半導体試験装置であって、前記パルス発生回路は前記波形フォーマッタへパルスを出力する前に、前記ダミーパルスを取り除くための論理ゲート回路を備えたものである。
【０１５０】
マスタクロックと、試験波形に関する情報を含んだパターンデータを生成するパターン生成回路と、該マスタクロックと該パターンデータを受け取り、試験波形を生成するタイミング発生回路と、該試験波形を被試験半導体装置に印加するドライバと、該被試験半導体装置からの応答波形の判定を行う比較回路と、判定された結果を記憶するフェイルメモリを有する半導体試験装置であって、該タイミング発生回路は該試験波形の立ち上がりおよび立ち下がりのタイミングを決定するパルスを発生するパルス発生回路と、該パルスに基づき該試験波形を生成する波形フォーマッタを有し、さらに該パルス発生回路は該パターンデータをもとに該パルス発生回路から出力されるパルスの発生時間を演算するデータ演算回路と、該パターンデータのなかでパルスが発生しない周期を検出し、該パルスが発生しない周期にダミーパルスを発生させるダミーパルス制御回路と、該パターンデータに基づき発生するパルスおよび該ダミーパルスを生成するパルス生成回路と、該パルス生成回路のあとに該ダミーパルス制御回路で生成されたダミーパルスを取り除くための論理ゲート回路を備えたものである。
【０１５１】
上記記載のパルス発生回路を用いて形成された試験波形を用いて半導体装置を検査する半導体検査方法である。
【０１５２】
予め定められた周期ごとに、パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータのなかから、パルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させることにより、安定した消費電力のもとで形成された試験波形を用いて半導体装置を検査する半導体検査方法である。
【０１５３】
また、半導体ウエハに回路素子を作りこむ工程と、該半導体ウエハ上で該回路素子の電極と外部接続端子を電気的に接続する配線を形成する工程と、該半導体ウエハに保護膜を形成する工程と、該半導体ウエハをダイシングする工程と、該半導体ウエハの状態でまたはダイシングされ個別化された状態で半導体装置を検査する工程を有する半導体装置の製造方法であって、該検査工程において、予め定められた周期ごとに、パルス発生回路でパルスを発生させるか発生させないかを決定する情報を有するパターンデータのなかから、パルスが発生されない周期を検出し、該パルスが発生されない周期にダミーパルスを発生させることにより、安定した消費電力のもとで形成された試験波形を用いて半導体装置を検査する半導体装置の製造方法である。
【０１５４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）単位時間当たりのパルス発生回路の消費電力を一定（安定）にすることができるため、パルス発生回路内の温度変化が抑制され、遅延回路の伝搬遅延時間誤差（ばらつき）を低減でき、高精度なパルス発生回路を実現できる。また、設定する遅延量が変化しても消費電力が変動しないパルス遅延回路を組み合わせることにより、さらにパルス発生回路の消費電力を一定に保つことができる。
（２）タイミング（時間）が高精度に制御された試験波形を印加できるＬＳＩ試験装置を提供できる。
（３）タイミング（時間）が高精度に制御された試験波形を用いて、高速動作する半導体装置（ＬＳＩ）を検査し、半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１を示す図である。
【図２】本発明の実施の形態１におけるダミーパルス制御回路を示す図である。
【図３】本発明の実施の形態１におけるパルス生成回路を示す図である。
【図４】本発明の実施の形態１におけるパルス遅延回路を示す図である。
【図５】本発明の効果および実施の形態１における各回路部のタイミングを示す図である。
【図６】本発明の実施の形態２における課題を示す図である。
【図７】本発明の実施の形態２を示す図である。
【図８】本発明の実施の形態２におけるダミーパルス制御部を示す図である。
【図９】本発明の実施の形態２におけるパルス遅延回路を示す図である。
【図１０】本発明の実施の形態２におけるパルス生成回路を示す図である。
【図１１】本発明の効果および実施の形態２における各回路部のタイミングを示す図である。
【図１２】本発明の実施の形態２におけるダミーパルス発生条件を示す図である。
【図１３】本発明の実施の形態３における遅延回路を示す図である。
【図１４】本発明の実施の形態４におけるＬＳＩ試験装置の概要を示す図である。
【図１５】本発明の実施の形態４におけるＬＳＩ試験装置におけるタイミング発生回路を示す図である。
【図１６】従来のパルス発生回路の概要図である。
【図１７】従来のパルス発生回路におけるパルス生成回路を示す図である。
【図１８】従来のパルス発生回路におけるパルス遅延回路を示す図である。
【図１９】従来のパルス発生回路における遅延回路を示す図である。
【図２０】従来のパルス発生回路における各回路部のタイミングを示す図である。
【図２１】従来のパルス発生回路の一例を示す図である。
【図２２】半導体装置の製造工程を示す図である。
【図２３】本発明の実施の形態６におけるパルス発生回路を示す図である。
【図２４】本発明の実施の形態７におけるデータ演算回路を示す図である。
【図２５】本発明の実施の形態８におけるデータ演算回路を示す図である。
【図２６】本発明の実施の形態８の動作チャートを示す図である。
【符号の説明】
１…パルス発生回路、２…マスタクロック、３…テストパターンデータ、４…  クロック分周・逓倍回路、４-１…動作クロック、５…データ演算回路、６…パルス生成回路、６-１…内部パルス、７…パルス遅延回路、７-１…遅延回路出力パルス、８…出力ピン、９…遅延データ、９-１…遅延データ（ＴＣ）、９-２…遅延データ（Ｄ）、９-３…遅延データ（Ａ）、１０…フリップフロップ（以降、ＦＦと記載）ＦＦcmp、１１…ＦＦ（ＦＦｄ）、１２…ＡＮＤ（Ａ１）、１３…ＡＮＤ（Ａ２）、１４…ＦＦ（ＦＦ１）、１５…ＦＦ（ＦＦ２）、１６…ＦＦ（ＦＦ２’）、１７…ＯＲ、１８…ＦＦ（ＦＦor）、１９…ＡＮＤ（Ａｓ）、３０…遅延回路、３１…ＦＩＦＯ、３１ａ…ＦＩＦＯ（ＦＩＦＯａ）、３１ｂ…ＦＩＦＯ（ＦＩＦＯｂ）、３２…ＦＦ、３２ａ…ＦＦ（ＦＦａ）、３２ｂ…ＦＦ（ＦＦｂ）、３３…選択回路、３４…遅延素子群、３５…ＯＲ、５１…カウンタ、５２…演算回路、５３…一致検出器、５４…タイミングデータ演算回路、５５…タイミングデータ演算回路、５６…ＦＦ、５７…ＡＮＤ、５８…ＡＮＤ、５９…ダミー回路（電力消費回路）、６０…分離領域Ａ、６１…分離領域Ｂ、１０１…パルス発生回路、１０２…パルス生成回路、１０３…ダミーパルス制御回路、１０３-１…ダミーパルスマスク信号ＭＳＫ、１０３-２…遅延データ（Ｄ）、１０３-３…遅延データ（Ａ）、１０４…パルス遅延回路、１０４-1…遅延回路出力パルス、１０５…ＡＮＤ、１０６…ＦＩＦＯ（ＦＩＦＯm）、１０７…ＦＦ（ＦＦmsk）、１０８…ＯＲ、１０９…ＦＦ、１１０…ＦＦ、１１１…ＦＦ、１１２…ＡＮＤ、１１３…ＡＮＤ、１１４…ＦＦ（ＦＦｄ）、１１５…ＡＮＤ（Ａ１）、１１６…ＡＮＤ（Ａ２）、１１７…ＦＦ（ＦＦ１）、１１８…ＦＦ（ＦＦ２）、１１９…ＦＦ（ＦＦ２’）、１２０…ＯＲ、１２１…ＦＦ（ＦＦor）、１２２…ＡＮＤ（Ａｓ）、２０１…パターン発生回路、２０２…パルス生成回路、２０３…ダミーパルス制御回路、２０４…通常パルス＆ダミーパルス（１）生成回路、２０４-１…通常パルス＆ダミーパルス（１）、２０５…ダミーパルス（２）回路、２０５-１…ダミーパルス（２）、２０６…パルス遅延回路、２０６-１…遅延回路出力パルス、２０６-２…リードクロック、２０７…ダミーパルス（１）制御部、２０７-１…ダミー（１）遅延データ（ＴＣ）、２０７-２…ダミー（１）遅延データ（Ｄ）、２０８…ダミーパルス（２）制御回路、２０８-１…ダミー（２）遅延データ（ＴＣ）、２０８-２…ダミー（２）遅延データ（Ｄ）、２０９…ＦＩＦＯ（ＦＩＦＯmsk）、２１０…ＦＦ（ＦＦmsk）、２１１…ＯＲ、２１２…ＡＮＤ、２１３…ＦＦ、２１４…ＦＦ、２１５…ＦＦ、２１６…ＦＦ、２１７…ＦＦ、２１８…ＦＦ、２１９…ＦＦ、２２０…ＦＦ、２２１…ＡＮＤ、２２２…ＦＦ、２２３…ＡＮＤ、２２４…ＡＮＤ、２２５…ＡＮＤ、２２６…ＯＲ、３０１…遅延回路、３０２…入力パルス、３０３…遅延データ（Ａ）、３０４…遅延素子群、３０５…選択回路、３０６…出力パルス、４０１…ＬＳＩ試験装置、４０２…パターン生成回路、４０３…フェイルメモリ、４０４…テストパターンデータ、４０５…判定結果、４０６…タイミング発生回路、４０７…ＣＰＵ、４０８…試験���形、４０９…応答波形、４１０…ドライバ、４１１…アナログ比較回路、４１２…被試験ＬＳＩ、４１３…タイミングエッジ（パルス）、４１４…タイミングエッジ（パルス）、４１５…波形フォーマッタ、４１６…デジタル比較回路。
【図１】
0004149273.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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