(57)【特許請求の範囲】
【請求項１】
サーミスタ素体の一面上に所定距離隔てて第１，第２の電極が設けられており、
前記第１，第２の電極のそれぞれが、前記サーミスタ素体にオーミック接触したコンタクト層と、該コンタクト層上に設けられる接続用外部電極層とから構成されており、前記接続用外部電極層の電極面積が前記コンタクト層の電極面積よりも小さくなるように設けられているサーミスタ素子を、マザーのサーミスタ素体の上に電極を形成し、これをカッティングすることにより製造する方法であって、
前記カッティングにより分割される素子単位において、隣接する素子単位をまたぐようにコンタクト層を形成する工程と、
前記カッティング領域に位置しないように、前記素子単位のそれぞれのコンタクト層の上に接続用外部電極層を形成する工程と、
前記コンタクト層の素子単位の境界領域を含むカッティング領域をカッティングし、素子単位のサーミスタ素子に分割する工程とを備えるサーミスタ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば温度補償回路や温度検出素子等に用いられるサーミスタ素子の製造方法に関するものであり、より詳細には、サーミスタ素体の一面上に所定距離隔てて第１，第２の電極が設けられたサーミスタ素子の製造方法に関するものである。
【０００２】
【従来の技術】
従来、正の抵抗温度特性もしくは負の抵抗温度特性を有する半導体セラミックスを用いたチップ型サーミスタが、温度検出素子や温度補償回路などにおいて幅広く用いられている。また、プリント回路基板等に容易に表面実装し得るチップ型サーミスタとして、種々の構造のものが提案されている。
【０００３】
表面実装タイプのサーミスタ素子は、一般にウエハーよりダイサーにて切り出すことにより作製されるが、コスト面や精度面から、ウエハーのときに、またはウエハーから一部切り出した後に、スパッタリング、蒸着、メッキ、塗布などの方法により電極を形成した後、所定の寸法に切り出されている。この際、電極の膜厚は、半田付けやバンプ接続を行うので、一般に数μｍ以上の厚みに形成されている。
【０００４】
図７及び図９は、このような従来の表面実装タイプのサーミスタ素子を製造する工程を示している。図７は斜視図であり、図９は断面図である。図７（ａ）及び図９（ａ）に示すサーミスタ素体２１の上に、図７（ｂ）及び図９（ｂ）に示すように、ストライプ状の電極を形成する。電極を形成する方法は、上述のように、スパッタリング、蒸着、メッキ、塗布などの方法が用いられる。この際、電極の膜厚は、一般に数μｍ以上の厚みとなるように形成される。また、マザーのサーミスタ素体２１は、ダイサーなどによるカッティングにより素子単位に分割されるが、ストライプ状の電極２２は、隣接する素子単位をまたがるように形成されている。
【０００５】
次に、図７（ｃ）に示すように、このような電極２２を２等分するようにダイサー２３でカッティングする。図９（ｃ）はカッティングした後の状態を示しており、カッティングにより第１の電極２２ａ及び第２の電極２２ｂに分割される。
【０００６】
次に、先程のカッティング方向と垂直の方向にダイサーを用いてカッティングすることにより、各素子単位のサーミスタ素子が得られる。
図８は、このようにして作製される従来のサーミスタ素子を示す斜視図である。図８に示すように、サーミスタ素体２１の上に、第１の電極２２ａ及び第２の電極２２ｂが所定距離隔てて設けられている。
【０００７】
【発明が解決しようとする課題】
しかしながら、電極の膜厚が厚いため、上記のようなダイサーによるカッティング工程で切り出された素子には、図１０に示すようなバリ２３が発生していた。このため、電極の平坦度が悪く、半田付けによるプリント基板への実装時には、チップ立ちやチップずれ等の不良を起こし易いという問題があった。また、バンプ接続時にも、接続不良の原因となっていた。
【０００８】
また、このバリは、完全に電極に付いているわけではないので、チップ部品を取り扱う際に容易に剥がれてしまうものであった。従って、実装の際にチップ部品からバリが剥がれて、他の部品やプリント基板上に付着し、短絡などの支障をきたすおそれがあった。
【０００９】
また、チップの作製工程においては、電極の膜厚が厚いため、ダイサーのブレード（刃）の目詰まりが頻繁に発生し、このため、カッティング加工による寸法精度が悪くなるという問題を生じた。また、ブレードを頻繁に清掃する必要があり、ブレード自体の寿命が短くなるという問題も生じた。これらの問題は、電極材料として柔らかい材料を用いた場合や、電極の膜厚を厚くした場合に顕著になった。例えば、バンプ接続で一般に用いられる厚さ数μｍの金や半田の電極を形成した場合や、電極部での電気抵抗を小さくするため導電率が高い銀電極などを形成した場合に特に顕著になる。
【００１０】
上記のような電極のバリの発生を抑制する方法として、ダイシングの速度を遅くしたり、厚みの薄いブレードを使用する方法などが考えられるが、ダイシング速度を遅くすると、加工時間が長くなり、また、厚みの薄いブレードは一般に高価であり、かつ折れ易いため短寿命であり、コストアップの要因になった。
【００１１】
また、バレルなどにより、電極のバリを取り除く方法が考えられるが、短時間では完全に取り除くことが困難であり、また長時間バレルを行うとバリ以外の電極部や素子部にダメージを与え、特性値の変化やチップの機械的強度の低下を招くおそれがあった。
【００１２】
本発明の目的は、生産性に優れ、かつ良好な状態で基板上に実装することができるサーミスタ素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明によれば、サーミスタ素体の一面上に所定距離隔てて第１，第２の電極が設けられており、第１，第２の電極のそれぞれが、サーミスタ素体にオーミック接触したコンタクト層と、該コンタクト層上に設けられる接続用外部電極層とから構成されており、接続用外部電極層の電極面積がコンタクト層の電極面積よりも小さくなるように設けられているサーミスタ素子を、マザーのサーミスタ素体の上に電極を形成し、これをカッティングすることにより製造する方法であって、前記カッティングにより分割される素子単位において、隣接する素子単位をまたぐようにコンタクト層を形成する工程と、前記カッティング領域に位置しないように、前記素子単位のそれぞれのコンタクト層の上に接続用外部電極層を形成する工程と、前記コンタクト層の素子単位の境界領域を含むカッティング領域をカッティングし、素子単位のサーミスタ素子に分割する工程とを備えるサーミスタ素子の製造方法が提供される。
【００１４】
本発明においては、第１，第２の電極を、コンタクト層と接続用外部電極層から構成している。従って、コンタクト層の膜厚を、従来の電極よりも薄くすることができる。従って、カッティングの際のバリの発生を防止することができる。また、ダイサー等のブレードの目詰まりがなくなるため、精度の良いカッティングが可能になり、ブレードの清掃による手間が省けると共に、ブレート自体の寿命を長くすることができる。
【００１５】
本発明においては、コンタクト層の膜厚が、接続用外部電極層の膜厚よりも薄いことが好ましい。
本発明においては、コンタクト層の膜厚が２μｍ以下であることが好ましい。２μｍを超えると、ダイシング時に電極バリが発生する場合がある。
【００１６】
本発明においては、コンタクト層が気相からの薄膜形成法により形成された薄膜であることが好ましい。スパッタリング法や蒸着法などの気相からの薄膜形成方法により形成することにより、コンタクト層を膜厚が薄く均一な薄膜とすることができる。
【００１７】
しかしながら、本発明は、このような薄膜形成法からコンタクト層を形成することに限定されるものではなく、導電性塗料の塗布やメッキなどのその他の方法によりコンタクト層を形成してもよい。また、接続用外部電極層も、スパッタリング法、蒸着法、メッキ法、導電性塗料の塗布などの一般的な電極形成方法により形成することができる。
【００１９】
本発明の製造方法によれば、マザーのサーミスタ素体上に電極を形成した後カッティングする際、コンタクト層のみをカッティングするので、従来に比べカッティングする電極の膜厚を薄くすることができる。従って、バリを発生させることなくカッティングを行うことができる。また、カッティングに用いるダイサー等のブレードの目詰まりが少なくなるため、精度の良いカッティングを行うことができる。また、ブレードの清掃による手間が省けると共に、ブレード自体の寿命を長くすることができる。
【００２０】
なお、本発明の製造方法により得られるサーミスタ素子は、正の抵抗温度特性を有するサーミスタ素体及び負の抵抗温度特性を有するサーミスタ素体のいずれを用いるものであってもよい。従って、本発明の製造方法により得られるサーミスタ素子は、ＰＴＣサーミスタ及びＮＴＣサーミスタ素子のいずれであってもよい。
【００２１】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施例について説明する。
図１は、本発明の一実施例で得られるサーミスタ素子を示す斜視図である。図２は、同じく本発明の一実施例で得られるサーミスタ素子を示す平面図である。図１及び図２を参照して、サーミスタ素体１の上面の上には、サーミスタ素体１とオーミック接触したコンタクト層２及び４が設けられている。コンタクト層２及び４は、互いに所定距離隔てて対向するように設けられている。コンタクト層２の上には、接続用外部電極層３が設けられている。コンタクト層４の上にも同様に、接続用外部電極層５が設けられている。コンタクト層２及び接続用外部電極層３から第１の電極が構成され、コンタクト層４及び接続用外部電極層５から第２の電極が構成されている。接続用外部電極層３及び５は、その電極面積が、コンタクト層２及び４の電極面積よりも小さくなるように設けられている。接続用外部電極層３及び５の周縁は、コンタクト層２及び４の周縁より１０μｍ以上内側になるように設定することが好ましい。
【００２２】
本実施例において、コンタクト層２及び４は、ウエハー素体１の上に厚さ０．１μｍのＮｉ／Ｃｒ合金膜を形成し、さらにその上に厚さ０．１μｍのＡｕ膜を積層することにより形成されている。コンタクト層２及び４は、スパッタリング、蒸着、メッキ、塗布などの一般的な電極薄膜形成法により形成することができるが、膜厚の薄いコンタクト層を形成するためには、スパッタリング法や蒸着法で形成することが好ましい。本実施例において、コンタクト層２とコンタクト層４の間の距離は２００μｍとなるように設定されている。
【００２３】
本実施例において、接続用外部電極層３及び５は、厚さ５μｍのＡｕ膜から形成されている。接続用外部電極層３及び５は、スパッタリング法、蒸着法、メッキ、塗布などの方法により形成することができるが、コンタクト層２及び４の上に、電極面積が小さくなるように形成する必要があるので、寸法精度及び位置精度を高めて形成する必要があるので、フォトリゾグラフィー法などを用いることができるスパッタリング法、蒸着法、電気メッキ等の方法が好ましい。
【００２４】
図３は、本発明に従う他の実施例のサーミスタ素子を示す平面図である。図１及び図２に示す実施例では、コンタクト層２及び４の中央に位置するように接続用外部電極層３及び５が設けられているが、本発明はこれに限定されるものではなく、例えば、図３に示すように、コンタクト層２及び４の対向する端部側の端辺と接続用外部電極層３及び５の端辺が一致するようにそれぞれを内側に近づけて設けても良い。
【００２５】
上記実施例では、コンタクト層２及び４を、Ｎｉ／Ｃｒ合金膜及びＡｕ膜の２層構造から形成している。これは、Ｎｉ／Ｃｒ膜のみでは、酸化され易いため、その上に設けられる接続用外部電極層３及び５のＡｕ厚膜との密着が悪くなると共に、表面の酸化によって電極の抵抗値が高くなり、またそのばらつきも大きくなるからである。また、Ａｕ膜のみであると、サーミスタ素体１との密着性が悪くなる傾向にある。しかしながら、本発明におけるコンタクト層はこのような２層構造に限定されるものではなく、１層構造のコンタクト層であってもよい。
【００２６】
また、上記実施例では、接続用外部電極層を、Ａｕ膜の１層構造で形成しているが、本発明はこれに限定されるものではなく、複数層の積層構造であってもよい。
【００２７】
また、接続用外部電極層の形状は、特に限定されるものではなく、半田付けまたはバンプ接続等ができる形状であればよい。
また、図１及び図３に示した実施例において、抵抗値を調整するためにコンタクト層２，４に対向する他の電極をサーミスタ素体１の内部または下面に設けてもよい。
【００２８】
図４及び図５は、図１及び図２に示す実施例のサーミスタ素子を製造する工程の一例を示す断面図である。図４（ａ）に示すように、複数枚のグリーンシート１１を重ね合わせて圧着し、焼成した後、両面を研磨して、図４（ｂ）に示すようなサーミスタウエハー１２を作製する。グリーンシート１１は、Ｍｎ、Ｎｉ、Ｃｏ化合物をバインダー剤と共に混練してスラリーを調製し、これをドクターブレード法でシート状に成形した後、６５ｍｍ×６５ｍｍにカットして作製する。またサーミスタウエハー１２は、５０ｍｍ×５０ｍｍ×０．３５ｍｍのシートに加工する。
【００２９】
図４（ｃ）に示すように、ウエハー１２の主面の上全体に、Ｎｉ／Ｃｒ合金膜を形成し、さらにその上にＡｕ膜をそれぞれスパッタリング法で形成し、コンタクト層１３を形成する。
【００３０】
図４（ｄ）に示すように、次に、コンタクト層１３の上に、フォトレジスト膜１４をスピンコート法により形成する。
図４（ｅ）に示すように、次に、所定のパターン形状のフォトマスク１５を用いて露光する。
【００３１】
図４（ｆ）に示すように、溶剤を用いてレジスト膜１４を現像し、所定のストライプ状のパターン形状に形成する。
図４（ｇ）に示すように、次に酸でコンタクト層１３をエッチングした後、フォトレジスト膜１４を剥離して、図５（ｈ）に示す状態とする。
【００３２】
図５（ｉ）に示すように、次にコンタクト層１３及びコンタクト層１３が形成されていないサーミスタ素体１２の表面上に、スピンコート法によりフォトレジスト膜１６を形成する。
【００３３】
図５（ｊ）に示すように、フォトマスク１７を用いて、上面から露光し、露光後溶剤で現像することにより、フォトレジスト膜１６を所定のストライプ状のパターン形状に形成する。
【００３４】
図５（ｌ）に示すように、次に湿式電解メッキ法により、フォトレジスト膜１６が設けられていないコンタクト層１３上の領域に、接続用外部電極層１８となる厚さ５μｍのＡｕ膜を形成し、フォトレジスト膜１６を除去して、図５（ｍ）に示す状態とする。
【００３５】
図５（ｎ）に示すように、次に素子単位に分割するため、カッティング領域１９を、ダイサー等でカッティングする。また、図５（ｎ）に示すカッティング領域１９と直交する横方向にもダイサー等を用いてカッティングし、素子単位のサーミスタ素子に分割する。
【００３６】
図６は、以上のように縦方向及び横方向にカッティングし、素子単位のサーミスタ素子に分割した後の状態を示す平面図である。図６に示されるように、カッティングされる領域は、膜厚の薄いコンタクト層１３の領域である。本発明に従えば、膜厚の薄いコンタクト層の部分のみをカッティングすることができるので、カッティングの際に電極のバリを発生させることがない。また、ダイサー等のブレードの目詰まりがないので、精度良くカッティングすることが可能となる。さらに、ブレードの清掃を極端に減らすことができ、ブレード自体の寿命も長くすることができる。
【００３７】
【発明の効果】
本発明に従えば、電極の端部にバリのない、電極平坦度の良好なサーミスタ素子とすることができる。従って、半田付けにより実装する際のプリント基板に対するチップ立ちやチップずれ不良等を改善することができる。また、バンプ接続の際の接続不良の発生を防止することができる。
【００３８】
また、本発明に従えば、電極のバリが発生しないので、接続用外部電極層の種類や厚みを広い範囲から選択することができ、設計の自由度を増すことができる。
【００３９】
さらに、本発明に従えば、製造工程におけるダイサー等のブレードの清掃や交換頻度を少なくすることができる。さらに高速の切断が可能となるため、安価なコストで製造することが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例で得られるサーミスタ素子を示す斜視図。
【図２】本発明の一実施例で得られるサーミスタ素子を示す平面図。
【図３】本発明の他の実施例で得られるサーミスタ素子を示す平面図。
【図４】図１及び図２に示す実施例のサーミスタ素子を製造する工程を示す断面図。
【図５】図１及び図２に示す実施例のサーミスタ素子を製造する工程を示す断面図。
【図６】電極を形成した後マザーのサーミスタ素体をカッティングし素子単位のサーミスタ素子に分割した状態を示す平面図。
【図７】従来のサーミスタ素体の製造工程を示す斜視図。
【図８】従来のサーミスタ素子の一例を示す斜視図。
【図９】従来のサーミスタ素体の製造工程を示す斜視図。
【図１０】電極端部にバリが発生した従来のサーミスタ素子の一例を示す斜視図。
【符号の説明】
１…サーミスタ素体
２，４…コンタクト層
３，５…接続用外部電極層
１１…グリーンシート
１２…サーミスタ素体ウエハー
１３…コンタクト層
１４…フォトレジスト膜
１５…フォトマスク
１６…フォトレジスト膜
１７…フォトマスク
１８…接続用外部電極層
１９…カッティング領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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