(57)【特許請求の範囲】
【請求項１】
一の半導体基板に、ゲート絶縁膜を有するＭＯＳ型半導体素子と、容量絶縁膜を有する容量素子とを形成する半導体装置の製造方法であって、
前記半導体基板に素子分離領域を形成する工程（ａ）と、
前記素子分離領域の上に、不純物濃度が約１×１０１９ｃｍ−３以上のシリコンからなる下部電極膜を形成する工程（ｂ）と、
前記半導体基板の上に前記ゲート絶縁膜を形成すると共に、前記下部電極膜の上に前記容量絶縁膜を形成する工程（ｃ）とを備え、
前記工程（ｃ）において、減圧状態の水蒸気雰囲気で、前記ゲート絶縁膜と前記容量絶縁膜とを同時に形成して、前記容量絶縁膜の増速酸化を抑制することを特徴とする半導体装置の製造方法。
【請求項２】
一の半導体基板に、ゲート絶縁膜を有するＭＯＳ型半導体素子と、容量絶縁膜を有する容量素子とを形成する半導体装置の製造方法であって、
前記半導体基板はシリコンからなり、
前記半導体基板に素子活性領域を形成する工程（ａ）と、
前記素子活性領域に不純物をその濃度が約１×１０１９ｃｍ−３以上となるように注入することにより、前記素子活性領域に下部電極層を形成する工程（ｂ）と、
前記半導体基板の上に前記ゲート絶縁膜を形成すると共に、前記下部電極層の上に前記容量絶縁膜を形成する工程（ｃ）とを備え、
前記工程（ｃ）において、減圧状態の水蒸気雰囲気で、前記ゲート絶縁膜と前記容量絶縁膜とを同時に形成して、前記容量絶縁膜の増速酸化を抑制することを特徴とする半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜及び容量絶縁膜を形成する工程よりも後に、
前記ゲート絶縁膜の上にゲート電極を形成すると共に、前記容量絶縁膜の上に上部電極を形成する工程をさらに備えていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
一の半導体基板に、ゲート絶縁膜を有するＭＯＳ型半導体素子と、容量絶縁膜を有する容量素子とを形成する半導体装置の製造方法であって、
前記半導体基板に素子分離領域を選択的に形成すると共に、形成された前記素子分離領域により区画される素子活性領域を形成する工程と、
前記素子分離領域の上に、不純物濃度が約１×１０１９ｃｍ−３以上のシリコンからなる下部電極膜を形成する工程と、
減圧状態の水蒸気雰囲気で、前記下部電極膜を含む前記半導体基板の表面を酸化することにより、前記下部電極膜及び半導体基板の表面に酸化膜を形成する工程と、
前記酸化膜をエッチングにより除去した後、前記素子活性領域の上に前記ゲート絶縁膜を形成すると共に、前記下部電極膜の上に前記容量絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成すると共に、前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項５】
一の半導体基板に、ゲート絶縁膜を有するＭＯＳ型半導体素子と、容量絶縁膜を有する容量素子とを形成する半導体装置の製造方法であって、
前記半導体基板に素子分離領域を選択的に形成すると共に、形成された前記素子分離領域により区画される容量素子形成領域及び素子活性領域を形成する工程と、
前記容量素子形成領域に、不純物をその濃度が約１×１０１９ｃｍ−３以上となるように注入することにより、下部電極層を形成する工程と、
減圧状態の水蒸気雰囲気で、前記半導体基板の表面を酸化することにより、前記下部電極層及び素子活性領域の表面に酸化膜を形成する工程と、
前記酸化膜をエッチングにより除去した後、前記素子活性領域の上に前記ゲート絶縁膜を形成すると共に、前記下部電極層の上に前記容量絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成すると共に、前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記減圧状態の水蒸気雰囲気は、酸化処理用のチャンバの内部に水素と酸素とを導入し、導入された水素と酸素とを加熱した前記半導体基板上で反応させて生成することを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記減圧状態の水蒸気雰囲気は、酸化処理用のチャンバの外部で生成することを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体材料にシリコンを用いる半導体装置は、アナログ動作を行なうために容量素子を含む場合が多い。通常、容量素子における下部電極は、その空乏化を抑制するために、例えばＭＯＳ型トランジスタの不純物拡散層と比べて高濃度の多結晶シリコン膜又は不純物拡散層により形成される。
【０００３】
【発明が解決しようとする課題】
このように、容量素子の下部電極を構成するシリコン層は、ＭＯＳ型トランジスタの不純物拡散層と比べて高濃度であるため、下記に示すような種々の問題が生じる。
【０００４】
第１の問題は、容量絶縁膜の薄膜化が困難なことである。
【０００５】
通常、容量絶縁膜はトランジスタのゲート絶縁膜と同時に、すなわち同一の材料により形成される。さらに、近年の半導体装置は、ゲート絶縁膜として複数通りの膜厚が要求されており、その場合、ゲート絶縁膜の膜厚の数だけその酸化工程が行なわれるため、容量絶縁膜の膜厚は酸化工程ごとに得られる膜厚のほぼ積算値となる。
【０００６】
また、トランジスタのゲート絶縁膜は、不純物濃度が約１０17ｃｍ-3〜１０19ｃｍ-3の活性領域上に形成されるのに対し、容量素子の容量絶縁膜は、不純物濃度が約１０19ｃｍ-3以上のシリコンからなる下部電極の上に形成される。この高濃度の下部電極を酸化すると、増速酸化現象が生じることにより、低濃度の場合と比較して酸化量が３０％程度も増大するため、容量絶縁膜の膜厚はさらに増加する。
【０００７】
このように、容量絶縁膜の膜厚が増大すると、単位面積当たりの容量値が減少するため、所望の容量値を得ようとする容量素子の寸法が大きくなってしまい、その結果、チップ面積が増大してしまうという問題がある。
【０００８】
第２の問題は、トレンチ型の素子分離領域上に容量素子を設ける場合に、該素子分離領域に埋め込まれた絶縁膜の膜減りが、容量素子を設けない場合と比較して増大することである。
【０００９】
通常、トランジスタの活性領域には、ゲート絶縁膜を形成する前に、ウェルを形成するために、又はしきい値電圧を調整するために、イオン注入により不純物が導入される。しかしながら、基板表面が露出した状態ではイオン注入によって結晶欠陥が生成されるため、イオン注入後に熱酸化処理を行なって、活性領域の全面に酸化膜を形成する（犠牲酸化処理）。このように、酸化膜（犠牲酸化膜）を形成し且つ除去することにより、ウェルに対する注入ダメージを回復すると共に、ウェルの表面の清浄化を図っている。
【００１０】
このとき、容量素子の下部電極には、増速酸化により、トランジスタ形成領域と比較して厚い酸化膜が形成される。このため、酸化膜をエッチング等により除去する際には、該酸化膜のエッチング量は、容量素子の下部電極の上側部分の膜厚で決定される。従って、容量素子を設けない半導体装置と比較して、酸化膜に対するエッチング量が増大する。ここで、酸化膜に対するエッチング量が増大すると、素子分離領域に埋め込まれた、通常酸化シリコンからなる絶縁膜のエッチング量も増大する。このため、絶縁膜の上面が基板面よりも低くなる、いわゆる膜減りが生じると、ゲート絶縁膜における素子分離領域の端部での信頼性が劣化したり、トランジスタの動作特性のばらつきが増大したりするという問題がある。
【００１１】
以下、従来の容量素子を含む半導体装置の製造方法の一例として図面を参照しながら説明する。
【００１２】
図６（ａ）〜図６（ｄ）及び図７（ａ）〜図７（ｄ）は従来の半導体装置の製造方法の工程順の断面構成を示している。
【００１３】
まず、図６（ａ）に示すように、シリコンからなる半導体基板１０１に、トレンチ分離等からなる素子分離領域１０２を選択的に形成して素子活性領域１０１ａを形成する。
【００１４】
次に、図６（ｂ）に示すように、半導体基板１０１上に、不純物濃度が約１×１０19ｃｍ-3のｎ型多結晶シリコンからなる容量素子の下部電極形成膜を約３００ｎｍの厚さに堆積する。その後、堆積した下部電極形成膜における素子分離領域１０２の上側部分を残すようにパターニングして、素子分離領域１０２に容量素子の下部電極１０３を形成する。
【００１５】
次に、図６（ｃ）に示すように、素子活性領域１０１ａに、例えばトランジスタのしきい値電圧を決定するための不純物イオンをイオン注入した後、下部電極１０３を含む半導体基板１０１の全面を熱酸化して、下部電極１０３の表面に第１の酸化膜１０４Ａを形成し、素子活性領域１０１ａの表面に第２の酸化膜１０４Ｂを形成する。このとき、比較的に高濃度のｎ型多結晶シリコンからなる下部電極１０３を覆う第１の酸化膜１０４Ａには、不純物による増速酸化が顕著となり、その膜厚は素子活性領域１０１ａ上の第２の酸化膜１０４Ｂの膜厚の約１．３倍にもなる。
【００１６】
次に、図６（ｄ）に示すように、第１の酸化膜１０４Ａ及び第２の酸化膜１０４Ｂを、ウェットエッチにより下部電極１０３が露出するまで除去する。このとき、素子分離領域１０２に埋め込まれた絶縁膜の露出部分も同時にエッチングされて掘れてしまうため、素子分離領域１０２の上面は素子活性領域１０１ａの上面よりも低くなる。
【００１７】
次に、図７（ａ）に示すように、下部電極１０３及び素子活性領域１０１ａの表面に、熱酸化処理により、容量絶縁膜形成膜１０５Ａ及びゲート酸化膜形成膜１０５Ｂを形成する。ここで、ゲート酸化膜形成膜１０５Ｂの膜厚を１０ｎｍ程度に設定しており、前述したように、容量絶縁膜形成膜１０５Ａには高濃度不純物による増速酸化現象が顕著となって、ゲート酸化膜形成膜１０５Ｂの約１．３倍の膜厚となる。
【００１８】
次に、図７（ｂ）に示すように、半導体基板１０１の上に全面にわたって膜厚が約２００ｎｍのｎ型多結晶シリコンからなる電極形成膜１０６を堆積する。
【００１９】
次に、図７（ｃ）に示すように、堆積した電極形成膜１０６及び容量絶縁膜形成膜１０５Ａにおける下部電極１０３の上側部分に対して選択的にエッチングを行なって、電極形成膜１０６から上部電極１０６ａを形成し、容量絶縁膜形成膜１０５Ａから容量絶縁膜１０５ａを形成する。これと同時に、電極形成膜１０６及びゲート酸化膜形成膜１０５Ｂにおける素子活性領域１０１ａの上側部分に対して選択的にエッチングを行なって、電極形成膜１０６からゲート電極１０６ｂが、また、ゲート酸化膜形成膜１０５Ｂからゲート酸化膜１０５ｂが形成される。
【００２０】
次に、図７（ｄ）に示すように、素子活性領域１０１ａにゲート電極１０６ｂをマスクとしたイオン注入を行なってソースドレイン拡散層１０８を形成し、半導体装置が完成する。
【００２１】
このように、従来の半導体装置は、容量絶縁膜１０５ａの薄膜化が困難であるという第１の問題点と、素子分離領域１０２に埋め込まれた絶縁膜の膜減りが、容量素子１０７を設けない場合と比較して増加するという第２の問題点とを有している。
【００２２】
本発明は、前記従来の問題を解決し、容量素子を含む半導体装置の製造方法において、工程の増加を招くことなく容量絶縁膜を薄膜化できるようにすることを第１の目的とし、素子分離領域の膜減りを防止できるようにすることを第２の目的とする。
【００２３】
【課題を解決するための手段】
前記第１の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、一の半導体基板に、ゲート絶縁膜を有するＭＯＳ型半導体素子と、容量絶縁膜を有する容量素子とを形成する半導体装置の製造方法を対象とし、減圧状態の水蒸気雰囲気でゲート絶縁膜と容量絶縁膜とを同時に形成する工程を備えている。
【００２４】
第１の半導体装置の製造方法によると、減圧状態の水蒸気雰囲気でゲート絶縁膜と容量絶縁膜とを同時に形成するため、絶縁膜の増速酸化現象が抑制される。その結果、容量絶縁膜がゲート絶縁膜と比べて高濃度の不純物領域上に形成される場合であっても、該容量絶縁膜だけがゲート絶縁膜と比べて膜厚が大きくなることがないので、容量絶縁膜の薄膜化を達成することができる。
【００２５】
第１の半導体装置の製造方法は、ゲート絶縁膜及び容量絶縁膜を形成する工程よりも前に、半導体基板に素子分離領域を形成する工程と、素子分離領域の上に、不純物濃度が約１×１０19ｃｍ-3以上のシリコンからなる下部電極膜を形成する工程とをさらに備え、容量絶縁膜は下部電極膜の上に形成することが好ましい。
【００２６】
また、第１の半導体装置の製造方法は、半導体基板はシリコンからなり、ゲート絶縁膜及び容量絶縁膜を形成する工程よりも前に、半導体基板に素子活性領域を形成する工程と、素子活性領域に不純物をその濃度が約１×１０19ｃｍ-3以上となるように注入することにより、該素子活性領域に下部電極層を形成する工程とをさらに備え、容量絶縁膜は下部電極層の上に形成することが好ましい。
【００２７】
第１の半導体装置の製造方法は、ゲート絶縁膜及び容量絶縁膜を形成する工程よりも後に、ゲート絶縁膜の上にゲート電極を形成すると共に、容量絶縁膜の上に上部電極を形成する工程をさらに備えていることが好ましい。
【００２８】
前記第２の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、一の半導体基板に、ゲート絶縁膜を有するＭＯＳ型半導体素子と、容量絶縁膜を有する容量素子とを形成する半導体装置の製造方法を対象とし、半導体基板に素子分離領域を選択的に形成すると共に、形成された素子分離領域により区画される素子活性領域を形成する工程と、素子分離領域の上に、濃度が約１×１０19ｃｍ-3以上であるｎ型又はｐ型の不純物を含むシリコンからなる下部電極膜を形成する工程と、減圧状態の水蒸気雰囲気で、下部電極膜を含む半導体基板の表面を酸化することにより、下部電極膜及び半導体基板の表面に酸化膜を形成する工程と、酸化膜をエッチングにより除去した後、素子活性領域の上にゲート絶縁膜を形成すると共に、下部電極膜の上に容量絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極を形成すると共に、容量絶縁膜の上に上部電極を形成する工程とを備えている。
【００２９】
第２の半導体装置の製造方法によると、素子分離領域の上に、濃度が約１×１０19ｃｍ-3以上の不純物を含むシリコンからなる下部電極膜を形成した後、減圧状態の水蒸気雰囲気で、下部電極膜を含む半導体基板の表面を酸化することにより、下部電極膜及び半導体基板の表面に、汚染防止のための酸化膜（犠牲酸化膜）を形成するため、比較的に高濃度の不純物を含むシリコンからなる下部電極膜の表面に形成される酸化膜に増速酸化現象が生じない。このため、下部電極膜上の酸化膜だけが素子活性領域上の酸化膜と比べてその膜厚が大きくなることがないので、その後、下部電極膜上の酸化膜を除去する際に、素子分離領域における下部電極膜の周辺部に生じる膜減りを防止することができる。
【００３０】
また、前記第２の目的を達成するため、本発明に係る第３の半導体装置の製造方法は、一の半導体基板に、ゲート絶縁膜を有するＭＯＳ型半導体素子と、容量絶縁膜を有する容量素子とを形成する半導体装置の製造方法を対象とし、半導体基板に素子分離領域を選択的に形成すると共に、形成された素子分離領域により区画される容量素子形成領域及び素子活性領域を形成する工程と、容量素子形成領域に、不純物をその濃度が約１×１０19ｃｍ-3以上となるように注入することにより、下部電極層を形成する工程と、減圧状態の水蒸気雰囲気で、半導体基板の表面を酸化することにより、下部電極層及び素子活性領域の表面に酸化膜を形成する工程と、酸化膜をエッチングにより除去した後、素子活性領域の上にゲート絶縁膜を形成すると共に、下部電極層の上に容量絶縁膜を形成する工程と、ゲート絶縁膜の上にゲート電極を形成すると共に、容量絶縁膜の上に上部電極を形成する工程とを備えている。
【００３１】
第３の半導体装置の製造方法によると、容量素子形成領域に、不純物をその濃度が約１×１０19ｃｍ-3以上となるように注入することにより、下部電極層を形成した後、減圧状態の水蒸気雰囲気で、半導体基板の表面を酸化することにより、下部電極層及び素子活性領域の表面に、汚染防止及び注入ダメージの回復のための酸化膜（犠牲酸化膜）を形成するため、比較的に高濃度の不純物を含むシリコンからなる下部電極層の表面に形成される酸化膜に増速酸化現象が生じない。このため、下部電極層上の酸化膜だけが素子活性領域上の酸化膜と比べてその膜厚が大きくなることがないので、その後、下部電極層上の酸化膜を除去する際に生じる素子分離領域の膜減りを防止することができる。
【００３２】
第１〜第３の半導体装置の製造方法において、減圧状態の水蒸気雰囲気を酸化処理用のチャンバの内部に水素と酸素とを導入し、導入された水素と酸素とを加熱した半導体基板上で反応させて生成することが好ましい。
【００３３】
または、第１〜第３の半導体装置の製造方法において、減圧状態の水蒸気雰囲気を酸化処理用のチャンバの外部で生成することが好ましい。
【００３４】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３５】
図１（ａ）〜図１（ｄ）及び図２（ａ）〜図２（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。
【００３６】
まず、図１（ａ）に示すように、シリコンからなる半導体基板１１に、酸化シリコンが埋め込まれたシャロウトレンチ分離（ＳＴＩ）等からなる素子分離領域１２を選択的に形成して、形成した素子分離領域１２により区画される素子活性領域１１ａを形成する。ここで、半導体基板１１はウェハの一部を示している。
【００３７】
次に、図１（ｂ）に示すように、例えば化学気相堆積（ＣＶＤ）法により、半導体基板１１上に、膜厚が約３００ｎｍで不純物濃度が約１×１０19ｃｍ-3以上のｎ型多結晶シリコンからなる容量素子用の下部電極形成膜を堆積する。この下部電極形成膜に対する不純物の導入は、例えば、成膜時に約１×１０19ｃｍ-3〜１×１０21ｃｍ-3の燐（Ｐ）イオンをドープするか、又はノンドープの多結晶シリコンを堆積した後に、ドーズ量が約１×１０15ｃｍ-2〜１×１０16ｃｍ-2の燐（Ｐ）イオンをイオン注入することによって行なう。その後、堆積した下部電極形成膜における素子分離領域１２の上側部分を残すようにパターニングして、下部電極形成膜から素子分離領域１２上の所定の位置に容量素子の下部電極１３を形成する。
【００３８】
次に、図１（ｃ）に示すように、素子活性領域１１ａに、例えばＭＯＳトランジスタのしきい値電圧を決定するためのｐ型の不純物イオンを、その不純物濃度が約１×１０17ｃｍ-3となるようにイオン注入した後、下部電極１３を含む半導体基板１１の全面を、減圧状態の水蒸気雰囲気による熱酸化を行なうことにより、下部電極１３の表面及び素子活性領域１１ａの表面に酸化膜（犠牲酸化膜）１４Ａ、１４Ｂを形成する。このとき、下部電極１３上の酸化膜１４Ａの膜厚と素子活性領域１１ａ上の酸化膜１４Ｂの膜厚との差は、下部電極１３の不純物濃度が素子活性領域１１ａの不純物濃度と比べて大きいにもかかわらず、後述するように５％以下となる。この酸化膜１４Ａ、１４Ｂの形成処理により、素子活性領域１１ａの注入ダメージが回復する。また、下部電極１３に対して注入により不純物イオンが導入されている場合には、下部電極１３に対する注入ダメージをも同時に回復する。
【００３９】
なお、ここでは、水蒸気雰囲気は、いわゆる内燃方式のパイロジェニック酸化（In Situ Steam Generation(ISSG)）法により生成している。具体的には、温度が約８５０℃〜約１１００℃で、圧力が約８ｍＴｏｒｒ（１Ｔｏｒｒ＝１３３．３２２Ｐａ）のチャンバ内に、流量比が９：１の水素（Ｈ2）と酸素（Ｏ2）とを約１０Ｌ／ｍ（但し、０℃、１ａｔｍの標準状態）の流量で直接に導入し、導入された水素と酸素とを加熱した半導体基板１１上で反応させて水蒸気を発生させる。
【００４０】
次に、図１（ｄ）に示すように、酸化膜１４Ａ、１４Ｂをフッ酸等を用いたウェットエッチにより除去する。このように、酸化膜１４Ａ、１４Ｂを除去することにより、下部電極１３及び素子活性領域１１ａの各表面に残る、レジスト膜等に含まれていたカーボン粒子等が酸化膜に取り込まれて除去されるため、汚染が防止される。
【００４１】
また、第１の実施形態の特徴として、下部電極１３上の酸化膜１４Ａと素子活性領域１１ａ上の酸化膜１４Ｂとの各膜厚はほぼ同等であるため、素子分離領域１２が余分にエッチングされることがなく、従って、素子分離領域１２に埋め込まれた絶縁膜の露出部分の膜減りを防止することができる。
【００４２】
次に、図２（ａ）に示すように、前述と同一条件とする減圧状態の水蒸気雰囲気によるＩＳＳＧ酸化法により、下部電極１３の表面に酸化シリコンからなる容量絶縁膜形成膜１５Ａを形成すると共に、素子活性領域１１ａの表面にも酸化シリコンからなるゲート絶縁膜形成膜１５Ｂを形成する。このときも、容量絶縁膜形成膜１５Ａとゲート絶縁膜形成膜１５Ｂとのそれぞれの膜厚の差は５％以下となる。
【００４３】
次に、図２（ｂ）に示すように、ＣＶＤ法等により、半導体基板１１の上に容量絶縁膜形成膜１５Ａ及びゲート絶縁膜形成膜１５Ｂを含む全面にわたって膜厚が約２００ｎｍのｎ型多結晶シリコンからなる電極形成膜１６を堆積する。
【００４４】
次に、図２（ｃ）に示すように、堆積した電極形成膜１６及び容量絶縁膜形成膜１５Ａにおける下部電極１３の上側部分に対して選択的にエッチングを行なうことにより、電極形成膜１６から上部電極１６ａを形成し、且つ容量絶縁膜形成膜１５Ａから容量絶縁膜１５ａを形成する。これにより、下部電極１３、容量絶縁膜１５ａ及び上部電極１６ａからなる容量素子１７が形成される。これと同時に、電極形成膜１６及びゲート酸化膜形成膜１５Ｂにおける素子活性領域１１ａの上側部分に対して選択的にエッチングを行なうことにより、電極形成膜１６からゲート電極１６ｂが形成され、且つゲート酸化膜形成膜１５Ｂからゲート酸化膜１５ｂが形成される。
【００４５】
次に、図２（ｄ）に示すように、素子活性領域１１ａにゲート電極１６ｂをマスクとして、注入エネルギーが約３０ｋｅＶでドーズ量が約３×１０15ｃｍ-2の砒素（Ａｓ）イオンをイオン注入することにより、素子活性領域１１ａにｎ型のソースドレイン拡散層１８を形成する。
【００４６】
ここで、本実施形態の酸化処理による酸化膜と従来の酸化処理による酸化膜の膜厚との相異について説明する。
【００４７】
図３は、温度が約９００℃で、ドーズ量が約１×１０14ｃｍ-2の砒素を注入してなるシリコンからなる不純物拡散層上に形成されるシリコン酸化膜の膜厚と、シリコンからなるベアウェハ上に形成されるシリコン酸化膜の膜厚との比の値の、酸化雰囲気依存性を示している。
【００４８】
図３から分かるように、本発明に係る減圧状態の水蒸気雰囲気中の酸化方法は、従来の常圧下の水蒸気雰囲気中の酸化方法と比較して、シリコン酸化膜の膜厚が２０％程度も減少している。これは、シリコンを減圧状態の水蒸気雰囲気で酸化することにより、ラジカル性の酸化が可能となり、不純物イオンによる増速酸化が抑制されることによる。
【００４９】
以上説明したように、第１の実施形態によると、図１（ｃ）に示す工程において、不純物が約１×１０19ｃｍ-3以上と高濃度にドープされた下部電極１３の表面上の酸化膜１４Ａを減圧状態の水蒸気雰囲気で形成するため、その膜厚が素子活性領域１１ａ上の酸化膜１４Ｂの膜厚とほとんど変わることがない。このため、図１（ｄ）に示す酸化膜１４Ａ、１４Ｂを除去する工程において、下部電極１３が形成された素子分離領域１２に埋め込まれた絶縁膜の膜減りを防止できるので、ゲート絶縁膜１５ｂにおける素子分離領域１２の端部での信頼性の劣化及びトランジスタ特性のばらつきの増大を抑制することができる。
【００５０】
さらに、図２（ａ）に示す容量絶縁膜形成膜１５Ａ及びゲート絶縁膜形成膜１５Ｂは、減圧状態の水蒸気雰囲気で形成されているため、高濃度にドープされた下部電極１３の表面上の容量絶縁膜形成膜１５Ａは、増速酸化現象が抑制されるため、その膜厚はゲート絶縁膜形成膜１５Ｂとほとんど変わらない。従って、容量絶縁膜１５ａの膜厚がゲート絶縁膜１５ｂとほぼ同程度に薄膜化できるので、容量素子１７の素子寸法を縮小することが可能となる。
【００５１】
なお、第１の実施形態においては、下部電極１３を形成した後に、素子活性領域１１ａに対してしきい値調整用のイオン注入を行なったが、これとは逆に、下部電極１３を形成するよりも前に素子活性領域１１ａに対してイオン注入を行なってもよい。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５３】
図４（ａ）〜図４（ｄ）及び図５（ａ）〜図５（ｄ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。
【００５４】
まず、図４（ａ）に示すように、シリコンからなる半導体基板１１に、酸化シリコンが埋め込まれたＳＴＩ等からなる素子分離領域１２を選択的に形成して、形成した素子分離領域１２により区画される素子活性領域１１ａ及び容量素子形成領域１１ｂを形成する。ここで、半導体基板１１はウェハの一部を示している。
【００５５】
次に、図４（ｂ）に示すように、リソグラフィ法により、半導体基板１１上に、容量素子形成領域１１ｂを開口するレジストパターン２０を形成する。続いて、レジストパターン２０をマスクとして、容量素子形成領域１１ｂに、例えばドーズ量が約１×１０15ｃｍ-2〜１×１０16ｃｍ-2の燐（Ｐ）イオン、砒素（Ａｓ）イオン又はホウ素（Ｂ）イオンを注入して、容量素子形成領域１１ｂにその不純物濃度が約１×１０19ｃｍ-3以上となる下部電極層２１を形成する。
【００５６】
次に、図４（ｃ）に示すように、素子活性領域１１ａに、例えばＭＯＳトランジスタのしきい値電圧を決定するためのｐ型の不純物イオンを、その不純物濃度が約１×１０17ｃｍ-3となるようにイオン注入した後、半導体基板１１の全面を、減圧状態の水蒸気雰囲気による熱酸化を行なうことにより、下部電極層２１の表面及び素子活性領域１１ａの表面に酸化膜（犠牲酸化膜）１４Ａ、１４Ｂを形成する。このとき、不純物濃度が素子活性領域１１ａよりも大きい下部電極層２１上の酸化膜１４Ａの膜厚と、素子活性領域１１ａ上の酸化膜１４Ｂの膜厚との差は５％以下となる。この酸化膜１４Ａ、１４Ｂの形成処理により、下部電極層２１及び素子活性領域１１ａの注入ダメージが回復する。
【００５７】
なお、第２の実施形態においても、水蒸気雰囲気は、高濃度不純物による増速酸化を抑制するＩＳＳＧ酸化法により生成しており、水蒸気の生成条件は、温度が約８５０℃〜約１１００℃、圧力が約８ｍＴｏｒｒのチャンバ内に、流量比が９：１の水素（Ｈ2）と酸素（Ｏ2）とを約１０Ｌ／ｍ（但し、０℃、１ａｔｍの標準状態）の流量としている。
【００５８】
次に、図４（ｄ）に示すように、酸化膜１４Ａ、１４Ｂをフッ酸等を用いたウェットエッチにより除去する。このように、酸化膜１４Ａ、１４Ｂを除去することにより、下部電極層２１及び素子活性領域１１ａの各表面に残る、レジスト膜等に含まれていたカーボン粒子等が酸化膜に取り込まれて除去されるため、汚染が防止される。
【００５９】
また、第２の実施形態の特徴として、下部電極層２１上の酸化膜１４Ａと素子活性領域１１ａ上の酸化膜１４Ｂとの各膜厚はほぼ同等であるため、素子分離領域１２が余分にエッチングされることがなく、従って、素子分離領域１２に埋め込まれた絶縁膜の露出部分の膜減りを防止することができる。
【００６０】
次に、図５（ａ）に示すように、前述と同一条件とする減圧状態の水蒸気雰囲気によるＩＳＳＧ酸化法により、下部電極層２１の表面に酸化シリコンからなる容量絶縁膜形成膜１５Ａを形成すると共に、素子活性領域１１ａの表面にも酸化シリコンからなるゲート絶縁膜形成膜１５Ｂを形成する。このときも、容量絶縁膜形成膜１５Ａとゲート絶縁膜形成膜１５Ｂとのそれぞれの膜厚の差は５％以下となる。
【００６１】
次に、図５（ｂ）に示すように、ＣＶＤ法等により、半導体基板１１の上に容量絶縁膜形成膜１５Ａ及びゲート絶縁膜形成膜１５Ｂを含む全面にわたって膜厚が約２００ｎｍのｎ型多結晶シリコンからなる電極形成膜１６を堆積する。
【００６２】
次に、図５（ｃ）に示すように、堆積した電極形成膜１６及び容量絶縁膜形成膜１５Ａにおける下部電極層２１の上側部分に対して選択的にエッチングを行なうことにより、電極形成膜１６から上部電極１６ａを形成し、且つ容量絶縁膜形成膜１５Ａから容量絶縁膜１５ａを形成する。これにより、下部電極層２１、容量絶縁膜１５ａ及び上部電極１６ａからなる容量素子１７が形成される。これと同時に、電極形成膜１６及びゲート酸化膜形成膜１５Ｂにおける素子活性領域１１ａの上側部分に対して選択的にエッチングを行なうことにより、電極形成膜１６からゲート電極１６ｂが形成され、且つゲート酸化膜形成膜１５Ｂからゲート酸化膜１５ｂが形成される。
【００６３】
次に、図５（ｄ）に示すように、素子活性領域１１ａにゲート電極１６ｂをマスクとして、注入エネルギーが約３０ｋｅＶでドーズ量が約３×１０15ｃｍ-2の砒素（Ａｓ）イオンをイオン注入することにより、素子活性領域１１ａにｎ型のソースドレイン拡散層１８を形成する。
【００６４】
以上説明したように、第２の実施形態によると、図４（ｃ）に示す工程において不純物が約１×１０19ｃｍ-3以上と高濃度にドープされた下部電極層２１の表面上の酸化膜１４Ａを減圧状態の水蒸気雰囲気で形成するため、その膜厚が素子活性領域１１ａ上の酸化膜１４Ｂの膜厚とほとんど変わらない。このため、図４（ｄ）に示す酸化膜１４Ａ、１４Ｂを除去する工程において、素子分離領域１２に埋め込まれた絶縁膜の膜減りを防止できるので、ゲート絶縁膜１５ｂにおける素子分離領域１２の端部での信頼性の劣化及びトランジスタ特性のばらつきの増大を抑制することができる。
【００６５】
さらに、図５（ａ）に示す容量絶縁膜形成膜１５Ａ及びゲート絶縁膜形成膜１５Ｂは、減圧状態の水蒸気雰囲気で形成されているため、高濃度にドープされた下部電極層２１の表面上の容量絶縁膜形成膜１５Ａは、増速酸化現象が抑制されるため、その膜厚はゲート絶縁膜形成膜１５Ｂとほとんど変わらない。従って、容量絶縁膜１５ａの膜厚がゲート絶縁膜１５ｂとほぼ同程度に薄膜化できるので、容量素子１７の素子寸法を縮小することが可能となる。
【００６６】
また、第２の実施形態は、容量素子１７の下部電極層２１を不純物拡散層により形成するため、第１の実施形態に係る不揮発性半導体記憶装置の効果に加えて、製造工程が簡略化されるという効果をも得ることができる。
【００６７】
なお、第２の実施形態においては、下部電極層２１を形成した後に、素子活性領域１１ａに対してイオン注入を行なったが、これとは逆に、下部電極層２１を形成するよりも前に素子活性領域１１ａに対してイオン注入を行なってもよい。
【００６８】
なお、第１又は第２の実施形態において、減圧状態の水蒸気を生成する生成方法にＩＳＳＧ酸化法を用いたが、ＩＳＳＧ酸化法に代えて、チャンバの外部で生成した水蒸気を用いる酸化法であってもよい。
【００６９】
また、半導体基板１１には、シリコンウェハを用いたが、これに限られず、上部にシリコンからなる半導体領域を有するＳＯＩ基板を用いても良い。
【００７０】
【発明の効果】
本発明に係る第１の半導体装置の製造方法によると、容量絶縁膜がゲート絶縁膜と比べて高濃度の不純物領域上に形成される場合であっても、該容量絶縁膜だけがゲート絶縁膜と比べて膜厚が大きくなることがなく、従って、容量絶縁膜の薄膜化を達成することができる。
【００７１】
本発明に係る第２又は第３の半導体装置の製造方法によると、下部電極膜又は下部電極層上の酸化膜だけが素子活性領域上の酸化膜と比べてその膜厚が大きくなることがないため、その後、下部電極膜上の酸化膜を除去する際に、素子分離領域における下部電極膜の周辺部に生じる膜減りを防止することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図３】不純物拡散層上に形成されるシリコン酸化膜の膜厚とシリコンからなるベアウェハ上に形成されるシリコン酸化膜の膜厚との比の値の、酸化雰囲気依存性を示すグラフである。
【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図５】（ａ）〜（ｄ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の構成断面図である。
【図７】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す工程順の構成断面図である。
【符号の説明】
１１    半導体基板
１１ａ  素子活性領域
１１ｂ  容量素子形成領域
１２    素子分離領域
１３    下部電極（下部電極膜）
１４Ａ  酸化膜
１４Ｂ  酸化膜
１５Ａ  容量絶縁膜形成膜
１５Ｂ  ゲート絶縁膜形成膜
１６    電極形成膜
１６ａ  上部電極
１６ｂ  ゲート電極
１７    容量素子
１８    ソースドレイン拡散層
２０    レジストパターン
２１    下部電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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