(57)【特許請求の範囲】
【請求項１】
ＭＯＮＯＳメモリセル内で複数の蓄積サイトをプログラムする方法であって、
各メモリセルのビット拡散を第１方向に接続する各ビット線が、直列になった一のコントロールゲートメモリトランジスタ、ワードゲート選択トランジスタ、および他の一のコントロールゲートメモリトランジスタによって分離され、
前記第１の方向と直行する第２の方向にワードゲートが設けられ、
前記２つのコントロールゲートメモリトランジスタが単一のコントロールゲートを共用し、コントロールゲートの下で、各コントロールゲートメモリトランジスタによって表される２つの別個の蓄積サイトにより電子がトラップされ、
（ａ）単一のコントロールゲートを形成するために物理的又は電気的に一緒に接続されるコントロールゲートの下に第１及び第２の蓄積サイトを含むメモリアレーの第１のメモリセルを選択し、
（ｂ）第１のメモリセルの選択されたビット線へ第１の高電圧を印加し、
（ｃ）前記第１のメモリセルの前記コントロールゲートへ第２の高電圧を印加し、
（ｄ）前記第１のメモリセルに隣接した第１の選択されていないメモリセルの第１のビット線へ第１の電流決定電圧を印加し、
（ｅ）前記第１のメモリセルに隣接した第２の選択されていないメモリセルの第２のビット線へ第２の電流決定電圧を印加し、
（ｆ）前記第１の電流から生じるＣＨＥ（チャネルホットエレクトロン）注入を使用して前記第１の蓄積サイトをプログラムし、
（ｇ）前記第２の電流から生じるＣＨＥ注入を使用して前記第１の蓄積サイトのプログラムと同時に前記第２の蓄積サイトをプログラムすること、を含む方法。
【請求項２】
前記メモリアレーが、金属ビット線アレー又は拡散ビット線アレーのいずれかである請求項１に記載の方法。
【請求項３】
効率的で、より高い信頼性のプログラムを容易にするため、第２の高電圧が第１の高電圧よりも、しきい値電圧だけ高い請求項１に記載の方法。
【請求項４】
前記選択されたビット線から前記高電圧を切り離すことにより、前記選択されたビット線の上の蓄積された電荷を使用して前記第１及び第２の蓄積サイトをプログラムする請求項１に記載の方法。
【請求項５】
前記選択されたビット線上の前記蓄積された電荷を使用して前記第１及び第２の蓄積サイトのプログラムが高効率で行われる請求項４に記載の方法。
【請求項６】
前記第１の電流決定電圧が、前記第１のメモリセルへ接続されたワード線の選択電圧より下にある低い値であるとき、前記第１の電流決定電圧が、前記第１のビット線と前記第１のメモリセルの前記選択されたビット線との間に電流フローを生じ、それによって前記第１の電流が、前記第１の蓄積サイトの下を流れて、前記第１の蓄積サイトの中に電子を注入する請求項１に記載の方法。
【請求項７】
前記第１の電流決定電圧が、前記第１のメモリセルへ接続されたワード線の選択電圧より上にある値であるとき、前記第１の電流決定電圧が、前記第１のビット線と前記第１のメモリセルの前記選択されたビット線との間に電流フローを生成せず、それによって前記第１の蓄積サイトの下で電流が流れない請求項１に記載の方法。
【請求項８】
前記第２の電流決定電圧が、前記第１のメモリセルへ接続されたワード線の選択電圧より下にある低い値であるとき、前記第２の電流決定電圧が、前記第２のビット線と前記第１のメモリセルの前記選択されたビット線との間に電流フローを生じ、それによって前記第２の電流が、前記第２の蓄積サイトの下を流れて、前記第２の蓄積サイトの中に電子を注入する請求項１に記載の方法。
【請求項９】
前記第２の電流決定電圧が、前記第１のメモリセルへ接続されたワード線の選択電圧より上にある値であるとき、前記第２の電流決定電圧が、前記第２のビット線と前記第１のメモリセルの前記選択されたビット線との間に電流フローを生成せず、それによって前記第１の蓄積サイトの下で電流が流れない請求項１に記載の方法。
【請求項１０】
前記第１及び第２の蓄積サイトが、前記第１のメモリセルの第１及び第２のコントロールゲートの下に置かれた窒化物の蓄積サイトである請求項１に記載の方法。
【請求項１１】
前記第１及び第２の蓄積サイトの前記同時のプログラミングが、最大プログラミングデータ幅を２倍にする請求項１に記載の方法。
【請求項１２】
更に、プログラムの間にビット線電圧を制御してビット線容量を低減するソースフォロワを含み、
（ａ）メモリセルビット線をサブビット線へ容量結合し、
（ｂ）ビット線選択トランジスタを使用してサブビット線をメインビット線へ容量結合し、
（ｃ）第３の高電圧を、ビット線選択トランジスタのゲートへ印加し、
（ｄ）第４の高電圧をメインビット線へ印加する、請求項１に記載の方法。
【請求項１３】
前記ソースフォロワは、安定なサブビット線電圧が維持されているかぎり、メインビット線電圧が変動することを許容する請求項１２に記載の方法。
【請求項１４】
第３の高電圧が第１の高電圧よりも大きいしきい値電圧である請求項１２に記載の方法。
【請求項１５】
第４の高電圧が第１の高電圧よりも大きい請求項１２に記載の方法。
【請求項１６】
十分に高い電圧の蓄積された電荷を提供してＭＯＮＯＳ蓄積サイトをプログラムするためにビット線容量を借用する方法であって、
各メモリセルのビット拡散を第１方向に接続する各ビット線が、直列になった一のコントロールゲートメモリトランジスタ、ワードゲート選択トランジスタ、および他の一のコントロールゲートメモリトランジスタによって分離され、
前記第１の方向と直行する第２の方向にワードゲートが設けられ、
前記２つのコントロールゲートメモリトランジスタが単一のコントロールゲートを共用し、コントロールゲートの下で、各コントロールゲートメモリトランジスタによって表される２つの別個の蓄積サイトにより電子がトラップされ、
（ａ）複数の蓄積サイトを含み、ワード線選択デコーダを使用して選択されたワード線へ接続され、ビット線選択デコーダを使用して選択されたビット線へ接続され、コントロールゲート線選択デコーダを使用して選択されたコントロールゲート線へ接続されたＭＯＮＯＳメモリセルを選択し、
（ｂ）前記選択されたビット線の第２の容量とともに使用される第１の容量を借用してＭＯＮＯＳ蓄積サイトをプログラムする電荷を提供するため、選択されていないメモリセルの第１の選択されていないビット線を選択し、
（ｃ）合せ容量を生成するため、ビット線デコーダを使用して前記第１の選択されていないビット線を前記選択されたビット線へ接続することによって容量を借用し、
（ｄ）前記合せ容量をチャージするため、第１の電圧を、前記第１の選択されていないビット線及び前記選択されたビット線へ印加する、ことを含む方法。
【請求項１７】
前記選択されていないメモリセルへのプログラムを禁止するため、前記第１の選択されていないビット線に隣接した第２及び第３の選択されていないビット線へ第２の電圧を印加する請求項１６に記載の方法。
【請求項１８】
前記第１の選択されていないビット線及び前記選択されたビット線を一緒に接続することが、前記蓄積サイトを所定の電圧電荷でプログラムするのに十分な合成容量を生成する請求項１６に記載の方法。
【請求項１９】
前記第２の電圧が前記第１の選択されていないビット線及び前記選択されたビット線から切り離され、前記蓄積サイトが、合成容量上の前記電荷からの電流フローから生じるＣＨＥでプログラムされる請求項１６に記載の方法。
【請求項２０】
合成容量上の前記電荷が、前記第２の電圧を生成する電圧源の電流要件を低減するため前記第２の電圧を補充する請求項１６に記載の方法。
【請求項２１】
前記第１の選択されていないビット線及び前記選択されたビット線へ前記第２の電圧を印加することが、前記複数の蓄積サイトをプログラムするのに十分な電荷を、前記合せ容量の上に生成する請求項１６に記載の方法。
【請求項２２】
前記第２の電圧が、電子を前記蓄積サイトの中へ注入するのに十分な電流フローを、前記蓄積サイトの下に生成する高電圧である請求項１６に記載の方法。
【請求項２３】
前記第２の電圧が前記選択されたワード線の上の選択電圧とほぼ等しい請求項１６に記載の方法。
【請求項２４】
ビット線をサブセクションへ分割し、選択されたセルから見たビット線容量を低減するために前記ビット線選択デコーダが使用される請求項１６に記載の方法。
【請求項２５】
コントロールゲート線をサブセクションへ分割し、選択されたセルから見たコントロールゲート容量を低減するために前記コントロールゲート線選択デコーダが使用される請求項１６に記載の方法。
【請求項２６】
ＭＯＮＯＳセルの蓄積サイトを同時にプログラムする手段であって、
各メモリセルのビット拡散を第１方向に接続する各ビット線が、直列になった一のコントロールゲートメモリトランジスタ、ワードゲート選択トランジスタ、および他の一のコントロールゲートメモリトランジスタによって分離され、
前記第１の方向と直行する第２の方向にワードゲートが設けられ、
前記２つのコントロールゲートメモリトランジスタが単一のコントロールゲートを共用し、コントロールゲートの下で、各コントロールゲートメモリトランジスタによって表される２つの別個の蓄積サイトにより電子がトラップされ、
（ａ）ＭＯＮＯＳメモリセルを選択する手段と、
（ｂ）前記選択されたＭＯＮＯＳメモリセルのビット線へ高電圧を接続する手段と、
（ｃ）前記メモリセル内の第１の蓄積サイトの下に第１の電流フローを作り出す手段と、
（ｄ）前記メモリセル内の第２の蓄積サイトの下に第２の電流フローを作り出す手段と、
（ｅ）前記第１の電流フローから第１の蓄積サイトへ電子を注入し、同時に、前記第２の電流フローから第２の蓄積サイトへ電子を注入する手段と、を含み、
前記第１の電流フローを作り出す手段が、選択されていないビット線であって前記第１の蓄積サイトに隣接したビット線に因果された電圧手段によって制御され、
前記第２の電流フローを作り出す手段が、選択されていないビット線であって前記第２の蓄積サイトに隣接したビット線に因果された電圧手段によって制御され、
更に、前記高電圧が前記ビット線から切り離されたとき、前記ビット線上の蓄積された電荷が、前記第１及び第２の蓄積サイトをプログラムできるように、前記第１及び前記第２の電流フローを制限する手段を含む手段。
【請求項２７】
更に、メインビット線をＭＯＮＯＳメモリセルの前記ビット線へ接続するソースフォロワ手段を含み、前記ソースフォロワは、ＭＯＮＯＳメモリビット線電圧を制御しながら前記高電圧の変動を許容する請求項２６に記載の手段。
【請求項２８】
前記第１の電流フローを生じさせて前記第１の蓄積サイトをプログラムするため、前記電圧手段が、前記選択されたメモリセルのワード線電圧より下の値を作り出す請求項２６に記載の手段。
【請求項２９】
前記第１の蓄積サイトのプログラムがＣＨＥ（チャネルホットエレクトロン）手段による請求項２８に記載の手段。
【請求項３０】
前記第１の電流フローを生じさせず、かつ前記第１の蓄積サイトをプログラムしないため、前記電圧手段が、前記選択されたメモリセルのワード線電圧より上の値を作り出す請求項２６に記載の手段。
【請求項３１】
前記第２の電流フローを生じさせて前記第２の蓄積サイトをプログラムするため、前記電圧手段が、前記選択されたメモリセルのワード線電圧より下の値を作り出す請求項２６に記載の手段。
【請求項３２】
前記第２の蓄積サイトのプログラムがＣＨＥ（チャネルホットエレクトロン）手段による請求項２６に記載の手段。
【請求項３３】
前記第２の電流フローを生じさせず、かつ前記第２の蓄積サイトをプログラムしないため、前記電圧手段が、前記選択されたメモリセルのワード線電圧より上の値を作り出す請求項２６に記載の手段。
【請求項３４】
前記第１及び第２の蓄積サイトが窒化物蓄積サイトである請求項２６に記載の手段。
【請求項３５】
前記第１の電流フローから前記第１の蓄積サイトへ電子を注入し、同時に、前記第２の電流フローから前記第２の蓄積サイトへ電子を注入する手段が、プログラミング帯域幅を２倍にする請求項２６に記載の手段。
【請求項３６】
ＭＯＮＯＳ蓄積サイトをプログラムするため電荷を提供するビット線容量借用手段であって、
各メモリセルのビット拡散を第１方向に接続する各ビット線が、直列になった一のコントロールゲートメモリトランジスタ、ワードゲート選択トランジスタ、および他の一のコントロールゲートメモリトランジスタによって分離され、
前記第１の方向と直行する第２の方向にワードゲートが設けられ、
前記２つのコントロールゲートメモリトランジスタが単一のコントロールゲートを共用し、コントロールゲートの下で、各コントロールゲートメモリトランジスタによって表される２つの別個の蓄積サイトにより電子がトラップされ、
（ａ）複数の蓄積サイトを含み、選択されたワード線及び第１のビット線へ接続された第１のＭＯＮＯＳメモリセルを選択する手段と、
（ｂ）前記第１のビット線を選択する手段と、
（ｃ）選択されていない第２のＭＯＮＯＳメモリセルに関連づけられた第２のビット線を選択する手段と、
（ｄ）前記第２のビット線を前記第１のビット線へ接続して合成容量を生成することによって容量を借用する手段と、
（ｅ）前記第２のＭＯＮＯＳメモリセルのプログラムを禁止する手段と、
（ｆ）前記第１及び第２のビット線を、第１のＭＯＮＯＳメモリセルの蓄積サイトをプログラムするのに十分な値へチャージする手段と、を含む借用手段。
【請求項３７】
更に、前記合成容量の量を減して、前記容量からの電流フローを制限する手段を含む請求項３６に記載の借用手段。
【請求項３８】
容量を借用する前記手段が、前記第１及び第２のビット線の容量結合容量を作り出し、前記容量結合容量は、所定の電圧へチャージされたとき、第１のＭＯＮＯＳメモリセルの蓄積サイトをプログラムするのに十分な電流フローを生成する請求項３６に記載の借用手段。
【請求項３９】
前記第１のビット線を選択し、第２のビット線を選択し、前記第２のＭＯＮＯＳメモリセルのプログラムを禁止する前記手段が、１より大きい最小デコード単位を有するビット線デコーダを使用して行われる請求項３６に記載の借用手段。
【請求項４０】
前記第２のＭＯＮＯＳメモリセルのプログラムを禁止する手段が、前記第２のＭＯＮＯＳメモリセルのいずれかの側で隣接するビット線であって前記選択されたワード線の選択電圧とほぼ等しい電圧へ容量結合されたビット線の選択を必要とする請求項３６に記載の借用手段。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ蓄積に関し、更に具体的には、ＭＯＮＯＳメモリに関する。
【０００２】
【従来の技術】
最近、ツインＭＯＮＯＳメモリセルは、不揮発性メモリセル及びメモリアレー並びにそのプログラミング方法を開示した米国特許６，２５５，１６６Ｂ１（小椋(Ogura)ら）、デュアルビットマルチレベルバリスティックＭＯＮＯＳメモリ（a dual bit multi level ballistic MONOS memory）を作製、プログラム、及び操作するプロセスを開示した米国特許６，２４８，６３３Ｂ１（小椋(Ogura)ら）、不揮発性メモリセル及びメモリアレー並びにその操作方法を開示した２００１年３月１９日の米国特許出願０９／５９５，０５９、及び不揮発性メモリのアレーアーキテクチャ並びに操作方法を開示した２００１年１２月５日の米国特許出願１０／００５，９３２で紹介された。図１Ａ及び図１Ｂは、ＭＯＮＯＳ型メモリセルの２つの例の略図を示す。図１Ａは拡散ビット配列を示し、図１Ｂは金属ビット配列を示す。いずれの型のメモリアレーでも、ビット線はメモリセルのビット拡散を垂直方向に接続し、直列になった３つのトランジスタ、即ち１つのコントロールゲートメモリトランジスタ、１つのワードゲート選択トランジスタ、他のコントロールゲートメモリトランジスタによって分離されている。ワードゲートは、メモリセル選択器として働き、隣接したメモリセルの間で共用される。ワードゲートは、ワード線によって水平方向に接続される。コントロールゲートは、その下に、データを蓄積するため電子をトラップすることが可能な酸化膜−窒化膜−酸化膜（ＯＮＯ）の層を有する。１つのコントロールゲートは、２つの別個のサイトで電子をトラップすることができ、２つの別個のトランジスタによって表される。トランジスタのゲートは、同じコントロールゲート電圧を共用するため、物理的又は電気的に一緒に接続されてよい。
【０００３】
１つのワード線の断面が図２に示される。単一のメモリセルＣＥＬＬ１の内部に、コントロールゲートＣＧ１、ビット拡散領域ＢＬ１、及び２つのハーフワードゲートが存在する。コントロールゲートＣＧ１の下に、２つのメモリ窒化膜蓄積サイト（ＮＳＳ）Ｍ２及びＭ３が存在する。Ｍ２及びＭ３を含む素子のしきい値電圧を上げるため、電子が蓄積サイトへ注入され、それによって、蓄積サイトがプログラムされる。ツインＭＯＮＯＳセルの注入機構は、バリスティックチャネルホットエレクトロン（ＣＨＥ）と呼ばれる。なぜなら、窒化膜蓄積サイトと下層のチャネル領域は非常に短いからである。電子注入効率は非常に高く、１Ｅ−４の桁である。なぜなら、短いチャネルは、電子・電子散乱によるエネルギー減衰を少なくすることができるからである。ＣＨＥを使用するもっと通常の平面フローティングゲート素子は、１Ｅ−６から１Ｅ−１０の桁の注入効率を有する。プログラムの間に高電圧が必要である。これらの高電圧は、チャージポンプ回路によって供給される。ＣＨＥを使用する通常の素子は、１００ｕＡ／セルの桁の高プログラム電流、及び、多くの場合、数十から数百マイクロ秒のプログラム時間によって特徴づけられる。一度にプログラムできるセルの数は限られている。従って、セルの数はチャージポンプ最大電流によって制限される。
【０００４】
メモリセルＣＥＬＬ１のしきい値を低減させる消去のためには、コントロールゲートＣＧ１とビット拡散領域ＢＬ１との間に高電界が印加される。それは、窒化層と拡散との間の酸化層を介してファウラー・ノルドハイムトンネリング、又はホットホール注入、又はこれらの組み合わせを誘導するためである。１つのそのような実施形態では、約−２Ｖの負電圧がコントロールゲートＣＧ１へ印加され、約４Ｖの正の高電圧がビット拡散領域ＢＬ１へ印加される。図１に示されたメモリアレー組織では、２つの窒化膜蓄積サイトＭ２及びＭ３が存在する。これらの蓄積サイトは、同じコントロールゲートＣＧ１及び同じビット拡散領域ＢＬ１を共用し、通常、１つの操作で一緒に消去される。
【０００５】
しかし、プログラム操作では、同じコントロールゲート及び同じビット拡散を共用する２つの窒化物蓄積サイトは、相互から独立してプログラムされてよい。ツインＭＯＮＯＳメモリアレーの断面に沿ったプログラム条件の例が、図３に与えられる。選択されたメモリセルＣＥＬＬ１の選択された右側の窒化膜蓄積サイトＭ３をプログラムするため、コントロールゲートＣＧ１が＋５Ｖへ上げられる。ビット拡散領域ＢＬ１の電圧は、プログラムデータによって決定される。通常、ビット線はプログラムデータラッチへ接続される。もしセルが論理「０」へプログラムされるのであれば、拡散領域ＢＬ１が＋５Ｖへ上げられる。もしプログラムデータが論理「１」であれば、拡散領域ＢＬ１の電圧は０Ｖである。隣接した右側のビット線ＢＬ２は接地される。ワード線電圧が約１．２Ｖの電圧へ上げられたとき、ワードゲートの下のチャネルが開かれ、電子が、選択された蓄積サイトＭ３の窒化層の中へチャネルから注入される。同じメモリセルＣＥＬＬ１の中の左側蓄積サイトＭ２のプログラム動作を禁止するため、Ｍ１蓄積サイトのしきい値がゼロより大きいとき、左の隣接したビット線ＢＬ０及び隣接した左のコントロールゲートＣＧ０が接地されて、ＢＬ０とＢＬ１との間で電流が流れないようにされる。
【０００６】
しかし、ＢＬ０とＢＬ１との間のたとえ小さな電流でも、重大なプログラム擾乱条件を起こすことがある。そのため、もしＭ１蓄積サイトが負のしきい値を有する過剰消去セルである可能性があれば、ＢＬ０上の電圧を約１．２Ｖのワードゲート電圧へ上げた方がよい。それは、ワードゲート素子によってＢＬ０からＢＬ１への電流を遮断するためである。
【０００７】
プログラム動作の間、メモリセル内の窒化膜蓄積サイトの１つにプログラムするため、２つのコントロールゲートＣＧ［Ｎ］及びＣＧ［Ｎ＋１］が、それぞれ３Ｖ及び５Ｖへ上げられる。１つの選択された窒化膜蓄積サイトだけにプログラム動作を限定するため、隣接したコントロールゲートＣＧ［Ｎ−１］及びＣＧ［Ｎ＋２］を接地しなければならない。ツインＭＯＮＯＳメモリアレーの従来技術の実施形態で示されるように、最小コントロールゲートのデコードは、４つのセルに対して行われる。最小ビット線デコード単位も４つのセルであり、選択されたセルの隣にある隣接ビット線は、ワード線の電圧近くへ上げられて、プログラム中の過剰消去セル電流に対して保護される必要があるだろう。
【０００８】
図４は、消去中のメモリセルＣＥＬＬ１に対する電圧条件の例を与える。約−２Ｖの負電圧がコントロールゲートＣＧ１へ印加され、約５Ｖの正電圧がビット線ＢＬ１へ印加される。電子は、窒化膜蓄積層からビット線へ放出される。２００１年１２月５日の特許出願１０／００５，９３２は、他の可能な消去機構、例えばワード線電圧アシスタンスを伴うホットホール消去を開示している。選択されたワード線を負電圧へバイアスし、他のワード線を正電圧へバイアスすることによって、選択されたワード線については消去を加速し、選択されていない線については消去を禁止することができる。従って、バイト又は単一メモリセルのような小ささでデータ増分を選択的に消去することが可能になる。
【０００９】
ツインＭＯＮＯＳセルで実現される短チャネル窒化膜蓄積領域の特性は、プログラム効率及び消去効率が非常に高くなりうることである。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、ＭＯＮＯＳメモリセル内に含まれる２つの窒化膜蓄積サイトを、読み出し、プログラム、及び消去操作のために、同時に選択することである。
【００１１】
本発明の目的は、ＭＯＮＯＳメモリセル内に含まれる窒化膜蓄積サイトをプログラムすることである。
【００１２】
本発明の更なる目的は、ＭＯＮＯＳメモリセル内に含まれる複数の窒化物蓄積サイトを、同時にプログラムすることである。
【００１３】
本発明の更なる目的は、プログラム操作の電荷を提供するため、ビット線容量を使用することである。
【００１４】
本発明の他の目的は、メモリセルのドレイン電圧を制御し、メモリサイトのセルをプログラムする電流を供給するために必要なビット線容量を低減するため、ビット線選択ゲートをソースフォロワとして使用することである。
【００１５】
本発明の更に他の目的は、サブビット線を選択してビット線容量を低減するため、ビット線選択ゲートを使用することである。
【００１６】
本発明の更に他の目的は、ＭＯＮＯＳメモリセルの窒化物蓄積サイトをプログラムするため、低減されたビット線容量と共に、より高い電圧を使用することである。
【００１７】
本発明の更に他の目的は、セルに必要なプログラミング電流の一部分を供給することによって高電圧源又はチャージポンプを補充するため、ビット線容量上の電荷を使用し、それによってチャージポンプ又は高電圧源の電流要件を低減することである。
【００１８】
本発明の更に他の目的は、十分な容量を作り出して、プログラム操作のためのトータル電荷を提供するため、選択されていないビット線から容量を借用することである。
【００１９】
本発明の更に他の目的は、ビット線の電荷源を、プログラムされているビット線から切り離して、次に、ツインＭＯＮＯＳメモリセルのサイトをプログラムするためビット線の電荷を使用することである。
【００２０】
【課題を解決するための手段】
本発明は、１つのメモリセル内の２つの窒化物蓄積サイトを１つの操作で独立的にプログラムすることのできるメモリセルの新しい組織方法及び使用方法を紹介する。この方法によって、プログラム幅を、従来技術のプログラム実施形態と比較して２倍にすることができる。なぜなら、最小デコード単位は、４つのセルから２つのセルへ変化するからである。
【００２１】
プログラム帯域幅を改善するアプローチは、アレー組織の使用法から来る。改善を達成するために必要な手順が提供される。単一のメモリセル内の２つの窒化物蓄積サイトは、選択されたセルのビット線電圧を高電圧へ固定し、次にプログラムデータに基づいて左及び右の隣接ビット線の電圧条件を決定することによって、単一の操作で独立的にプログラムされることができる。従って、同じコントロールゲートの下にある２つの隣接したメモリ要素を、独立的にプログラムすることができ、従来技術のプログラミング方法と比較してプログラム帯域幅を直ちに２倍にすることができる。
【００２２】
プログラム帯域幅は、データ幅をプログラミング速度で除算した商によって決定される。プログラム帯域幅を改善するためには、一度にプログラムされるセルの数を増加すること、及びプログラムするのに必要な時間を低減することの双方が必要である。本発明は、プログラム帯域幅を改善する方法を提供する。
【００２３】
プログラム幅の通常の制限は、チャージポンプの電流制限によって生じる。これは、ツインＭＯＮＯＳ素子の高い注入効率に起因して迂回されることができる。更に、プログラムデータラッチは、高電圧を出力する必要はない。これは、回路の複雑性を低減する。プログラミング中にビット線電流を制限するためソースフォロワ又はドレイン電流負荷素子を使用することも、プログラミング電流要件を制御及び低減し、チャージポンプ上の重荷を減らすアプローチである。
【００２４】
選択されていないセルであって選択されたセルに隣接したセルへ印加された電圧は、選択されたセルをプログラムするための電流源を提供する。隣接したセルのビット線が約０Ｖであるとき、選択されたセルのビット線と選択されていないセルのビット線との間に電流が流れ、それによって、電流フロー区域の上にあって選択されたセルの中にある窒化物蓄積サイトはプログラムされるであろう。隣接するセルであって選択されていないセルのビット線が、ほぼワード線電圧であるか、それより高いとき、電流フローは存在せず、選択されたセルの窒化物蓄積サイトはプログラムされない。
【００２５】
ビット線の容量は、高エネルギー電子の源を提供してＭＯＮＯＳメモリセルの蓄積サイトをプログラムするために使用される。選択されていないビット線の容量は、選択されたビット線へ容量結合され、蓄積サイトをプログラムするための十分なエネルギーを提供する。これは、選択されていないビット線の容量を使用して、選択されたビット線へ接続されたメモリセルをプログラムするエネルギーを提供することができるように、ビット線の一部分を選択し、選択されていないビット線と選択されたビット線との共用能力を提供するビット線ゲートを使用することによって行われる。
【００２６】
メモリセルをプログラムする電流を提供するビット線は、先ず高電圧へチャージされる。チャージ源をビット線へ接続するスイッチゲートを開くことができ、ビット線上の電荷は、メモリセルの窒化物蓄積サイトをプログラムするために使用される。もしビット線の電荷が、メモリセルをプログラムするための高エネルギー電子のトータル源として使用されなければ、高電圧源からの電流要求を低減するため、ビット線の電荷を使用することができる。更に、ビット線への電圧を制御するソースフォロワとしてスイッチゲートを使用することができる。これは、高電圧源の電圧変動公差を大きくし、依然として優れた制御能力を維持する。これらの制御能力及びダイナミックな電圧チャージ概念は、消去操作及びマルチレベルプログラムへ更に拡張されることができる。
【００２７】
【発明の実施の形態】
消去、プログラム、及び読み出し操作の間に、単一メモリセル内の２つの窒化物蓄積サイトを１つの単位として一緒に選択することができる。単一のメモリセルは、従来技術の箇所で説明したように、消去されることができる。更に、短チャネル窒化物蓄積の消去効率は高いので、消去時間は早く、正及び負の電圧を、それぞれ選択されたビット線及びコントロールゲート線に印加し、次に、それらをフロートさせることによって、ダイナミックに実行することができる。
【００２８】
２つのサイトは、選択されたセルのビット線電圧を低電圧へ固定し、選択されたコントロールゲートへ選択電圧を印加し、セルに隣接したコントロールゲートをオーバーライドし、次に、ワードゲート電圧を上げることによって、単一の操作で独立的に読み出される。選択されたビット線の両方の側にある２つのビット線の電圧又は電流は、２つの蓄積領域のメモリ状態を決定するため、２つの別個のセンス増幅器によって監視されることができる。
【００２９】
更に、単一のメモリセル内の２つのサイトは、選択されたセルのビット線電圧を高電圧へ固定し、次にプログラムデータに基づいて左及び右の隣接したビット線の電圧条件を決定することによって、単一の操作で独立的にプログラムされることができる。図５Ａは、ツインＭＯＮＯＳメモリセル内の２つの窒化物蓄積サイトを同時にプログラムする電圧条件を示す。拡散ビットアレー実施形態の対応する略図は、図５Ｂに示される。ここで、Ｍ０、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、及びＭ７は、ワード線ＷＬ０へ接続され、ビット線ＢＬ０、ＢＬ１、ＢＬ２、及びＢＬ３、並びにコントロールゲートＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３を有するセルの窒化物蓄積サイトである。メモリセルＣＥＬＬ１は、選択されたセルである。このセルは窒化物蓄積サイトＭ２及びＭ３を含む。Ｍ２及びＭ３をプログラムするためには、高電圧（５Ｖ）がＣＧ１へ印加され、オーバーライド電圧（３Ｖ）がＣＧ０及びＣＧ２へ印加される。ビット線ＢＬ１は高電圧（５Ｖ）へ上げられ、デコーダは、Ｍ２及びＭ３のプログラム値に依存して電圧をＢＬ０及びＢＬ２へ接続するため、それぞれ別個のプログラムラッチを制御する。もしプログラムされるデータが論理「０」であれば、ＢＬ０又はＢＬ２の電圧は０Ｖであり、ワード線が能動化されたとき、プログラム電流は０Ｖビット線と高電圧（５Ｖ）ＢＬ１との間を流れる。もしデータが論理「１」であれば、ＢＬ０及びＢＬ２のためのビット線電圧は、選択されたワード線ＷＬ０の電圧、即ち約１．２Ｖにほぼ等しいか大きい電圧へ設定される。それは、プログラム電流を禁止するためである。論理「１」に対するビット線電圧条件は、「プログラム禁止」と考えられる。ビット線デコーダは、ＢＬ０及びＢＬ２のビット線電圧を別個に制御することができ、窒化物蓄積サイトＭ２及びＭ３のデータは、同じプログラム操作で独立的にプログラムされることができる。
【００３０】
注意すべきは、電圧条件の間に明示の関係が与えられない限り、与えられる電圧は、この特許を通して、説明を簡単にするため概略値が使用されるが、それは、いかなる場合でも限定的に解釈されてはならないことである。
【００３１】
高速アプリケーションのためにセル電流を増加するため、低しきい値「１」セルのしきい値を非常に低い値、更には負の値へ減らすことが望まれるかも知れない。そのような過剰消去セルでは、サブスレッショルドリークが関心事となる。図７を参照すると、もし蓄積サイトＭ６が負のしきい値を有する過剰消去セルである可能性があれば、小さなチャネル電流又はサブスレッショルド電流でも、隣接したセルＣＥＬＬ１のプログラム中にしきい値を増加するか、重大なプログラム妨害を生じる可能性がある。このため、ビット線ＢＬ３をワードゲート電圧１．２Ｖより高く上げるのがよい。これは、ワード線とビット線ＢＬ３との間に負のゲート−ソースバイアスを誘導し、ビット線ＢＬ２からＢＬ３への電流通路を遮断する。
【００３２】
ツインＭＯＮＯＳセルの高い注入効率の結果として、プログラム操作に必要なトータル電荷は、数百電子の桁である。プログラム中に解放される電荷の量とメモリセルの最終しきい値シフトとの間には、直接の関係が存在する。高注入レートでは、数マイクロアンペアのプログラム電流での１マイクロ秒より少ないプログラム速度が可能である。従って、電子の注入に必要な電荷源としてビット線容量を使用し、チャージポンプの電流制限への依存性を最小にすることが可能になる。例えば、もし平均のプログラム電流が２ｕＡであり、プログラムの持続時間が１ｕｓｅcであれば、高ビット線電圧が５Ｖ±０．５Ｖであることを確実にするため、２ｐＦの容量が必要である（Ｃ＝１／ｄｔ／ｄＶ、ここでＩ＝５ｍＡ、ｄＶ＝０．５Ｖ、及びｄｔ＝１ｕｓｅc）。この計算によって、ビット線容量はプログラム中の注入に必要な電荷を提供するのに十分である。この概念は、データの信頼性が非常に重要なバックアップフラッシュメモリシステムで有用である。もし機器のパワーが偶発的に又は突然に遮断されるならば、チップ上の蓄積された電荷は、十分にプログラム操作を完了することができる。
【００３３】
図５Ｂに示される略図に基づいて、ダイナミックプログラム概念の実施形態が説明される。図５Ｂは、窒化物蓄積サイトＭ２及びＭ３を含むＣＥＬＬ１をプログラムするため、ビット線ＳＢＬ０、ＳＢＬ１、及びＳＢＬ２、並びにコントロールゲート線ＣＧ０、ＣＧ１、及びＣＧ２が適切な電圧を供給される「ダイナミックプログラム」概念の実施形態の略図を示す。スイッチＭＳＧ０及びＭＳＧ２は、０Ｖ又は１．５Ｖを（図５Ａで注記される）、セル１のビット線ＳＢＬ１に隣接したビット線ＳＢＬ０及びＳＢＬ２へ接続する。電圧が印加された後、高ビット線電圧（＋５Ｖ）をビット線ＳＢＬ１へ接続するスイッチＳＧＸは、切り離されることができる。メモリセルのビット線ＳＢＬ１へ５Ｖをそれ以上供給することなくプログラミングが起こる。なぜなら、ビット線容量Ｃｓｂ１が、必要な電荷を提供するからである。
【００３４】
本発明は、「ダイナミックプログラム」概念並びに「ダイナミック支援プログラム」概念のためにビット線容量を使用することに焦点を当てている。「支援プログラム」概念では、ビット線上に蓄積された電荷は補助的な役割を演じる。プログラムの間に必要な高い５Ｖを提供するため、高電圧の源又はチャージポンプが使用されてよいが、電流要件は小さい。なぜなら、ビット線容量がチャージポンプからの電流を補充するからである。
【００３５】
本発明の第２の実施形態において、ビット線の容量要件を低減し、高電圧変動公差を増加するため、より高い電圧及びパストランジスタを制御するソースフォロワ電圧と共に、より小さなキャパシタが使用されてよい。図６は、ビット線がビット線選択トランジスタＭＳＧ０、ＭＳＧ１、ＭＳＧ２、及びＭＳＧ３によって分割される略図を示す。選択ゲート信号ＳＧＢＬが高であるとき、常に、ビット線選択トランジスタＭＳＧ０、ＭＳＧ１、ＭＳＧ２、及びＭＳＧ３は、それぞれサブビット線ＳＢＬ０、ＳＢＬ１、ＳＢＬ２、及びＳＢＬ３と、メインビット線ＭＢＬ０、ＭＢＬ１、ＭＢＬ２、及びＭＢＬ３との間を接続する。サブビット線選択の機能に加えて、選択トランジスタＭＳＧ０、ＭＳＧ１、ＭＳＧ２、及びＭＳＧ３は、ソースフォロワ電圧制限素子として働くことができる。例えば、２Ｖのしきい値電圧を有するビット線選択トランジスタのゲートへ７Ｖを印加すると、サブビット線の電圧を５Ｖ以下（Ｖｇｓ  −Ｖｔ）に制限することができる。もしメインビット線が、例えば７Ｖへオーバーチャージされるならば、サブビット線を４．５Ｖよりも下へ降下させないために必要なトータルのメインビット線容量Ｃｍｂは、０．８ｐＦにすぎない（Ｉ＝Ｃ  ｄＶ／ｄｔ、Ｉ＝２ｕＡ、ｄｖ／ｄｔ＝１ｕｓｅc／（７−４．５）＝２．５）。０．８ｐＦのメインビット線容量は、メインビット線オーバーチャージソースフォロワ方法が使用されないときに必要な２ｐＦの容量よりも顕著に小さい。更に、メインビット線電圧変動公差は２．５Ｖ（＝７−４．５）であるのに対して、サブビット線電圧変動公差は０．５Ｖである。
【００３６】
本発明の第３の実施形態において、プログラム帯域幅を増加する他のアプローチは、一度にプログラムされるプログラミングセルの数を最大にすることである。一度にプログラムされるプログラミングセルの数は、通常、チャージポンプからのプログラミング電流及び電流容量によって制約される。図８の０．４ｕｍの幅を有する素子の測定されたプログラミング特性から分かるように、ワード電圧がワードゲートしきい値に近いとき、プログラミング電流は１ｕＡよりも下である。プログラミング速度は、この低い電流では遅いが、約数マイクロアンペアのプログラム電流で急激に増加する。しかし、もし電流が３０ｕＡを過ぎて増加すると、プログラミング速度は降下し始める。これらの非最適化ハードウェアの結果に従えば、２〜３ｕＡのプログラミング電流（約５ｕＡ／ｕｍ）が、最良のプログラミング電流であって、プログラムされているセルの数を、制限された電流チャージポンプに対して最大にする。前述したように、低ワード線電圧によって電流を制限することに加えて、プログラム電流は、ビット線電流源によっても制御されることができる。
【００３７】
図９は、小さな定電流源がツインＭＯＮＯＳソースビット線ＢＬ０の終端に置かれた実施形態を示す。最適な低プログラミング電流へ校正された電流源から、リファレンス電圧Ｖｒｅｆが供給される。本発明の第４の実施形態において、ビット線の容量がプログラム時間、電流、及び電圧要件を満たすのに十分でなければ、追加のキャパシタによる面積の不利益を避けるため、選択されていないビット線から容量を借用することができる。余分の容量について面積の不利益は存在しないが、ビット線デコーダは、（１）選択されたビット線及び選択されていないビット線を一緒に接続することができ、（２）選択されていないビット線であって「借用」されている容量を有するビット線に関連づけられたセルのプログラムを禁止するため、選択されていないビット線の隣にある２つの隣接ビット線を、選択されたワードゲート電圧（約１．２Ｖ）に近い電圧へ上げなければならない。選択されたビット線と選択されていないビット線との間に置かれたセルの数は、少なくとも４つでなければならない。ビット線容量借用方法を使用することによって、最小のビット線デコード単位は、８セルである。
【００３８】
本発明の第５の実施形態において、プログラム速度及び全体的な素子の信頼性は、電子の注入点及び分布プロフィールを制御することによって改善される。図１０Ａは、電子蓄積サイト領域の断面を示す。コントロールゲート及びビット拡散は５Ｖでバイアスされる。Ｖｄｓ＝５Ｖ、Ｖｃｇ＝５Ｖ、及びＶｗｏｒｄ＝１．０で、電子の注入前にコントロールゲートの下にある電子の温度は、図１０Ｂの実線によって示されるような分布である。この曲線では、最高のエネルギーは、ｎ接合の少し内側でピークとなる。従って、電子注入の開始時に、窒化物蓄積サイト内のトラップされた電子の分布は温度分布と同じになり、図１０Ｂに示される点線の曲線に従うであろう。多くの電子がトラップされるにつれて、電界のピークは増加し、図１０Ｃの実線で示されるように、更に右へシフトする。図１０Ｄは、電子のトラッププロセスが或る時間の間持続した後のＣＨＥ温度及び電子の分布を示す。電子の大多数はｎ接合の上の側でトラップされることが分かる。これは、高いｎ濃度のために、しきい値のシフトへ効果的に寄与しない。更に、注入点が接合エッジに近いとき、下方酸化層の磨耗が関心事となる。しかし、約Ｖｃｇ＞−６．５Ｖ（ドレインバイアス＋Ｖｔ及び基板感度を含む）の、より高い電圧がコントロールゲートへ印加されたとき、図１１Ａで示されるように、ピーク電界は左へシフトされ、ワードゲートとコントロールゲートとの間のギャップに近くなる。より高いコントロールゲート電圧は、ギャップの近くに電子反転層を作り出す。この電子反転層は、コントロールゲートチャネルのすぐ上の、より理想的なロケーションで、電子をトラップする。より高いコントロールゲート電圧の他の利点は、チャネル領域を横切るトラップサイトを充填することによって、ピンポイント磨耗が避けられることである。これは、より良好な耐久性及び信頼性を提供する。従って、（Ｖｄ＋Ｖｔ）よりも高いＶｃｇの印加は、より良好な電子分布を提供し、これは転じて、より良好なターンオフ特性、及び、より早いプログラミング速度、並びに、より良好な耐久性を生じる。
【００３９】
本発明は、好ましい実施形態を参照して具体的に図示及び説明されたが、本発明の趣旨及び範囲から逸脱することなく、形式及びディテールにおける様々な変更が行われてよいことが、当業者によって理解されるであろう。
【図面の簡単な説明】
【図１Ａ】  ＭＯＮＯＳメモリセルで構成され、「拡散ビット」構成で配列されたメモリ又は従来技術の一部分の略図である。
【図１Ｂ】  ＭＯＮＯＳメモリセルで構成され、「金属ビット」構成で配列されたメモリ又は従来技術の一部分の略図である。
【図２】  従来技術のＭＯＮＯＳメモリセルの行の断面を示す図である。
【図３】  従来技術のＭＯＮＯＳメモリセルの行の断面、及びプログラム操作の電圧条件を示す図である。
【図４】  従来技術のＭＯＮＯＳメモリセルの行の断面、及び消去操作の電圧条件を示す図である。
【図５Ａ】  ＭＯＮＯＳメモリセルの行の断面、及び本発明のプログラム操作の電圧条件を示す図である。
【図５Ｂ】  本発明のダイナミックプログラム概念の実施形態の略図である。
【図６】  ビット線がビット線選択トランジスタによって分割される本発明の略図である。
【図７】  ＭＯＮＯＳメモリセルの行の断面、及び本発明のプログラム妨害を防ぐための電圧条件を示す図である。
【図８】  本発明のために、ワードゲート電圧及びプログラミング電流が、最終プログラムしきい値に及ぼす効果のハードウェア結果を示す図である。
【図９】  セルをプログラムするために必要な電流の制御を支援するため本発明のビット線へ接続された定電流源を示す図である。
【図１０Ａ】  本発明の蓄積サイトを取り巻く領域の断面図である。
【図１０Ｂ】  ５Ｖのコントロールゲートバイアスについて、電子分布及びＣＨＥ温度分布を示す図である。
【図１０Ｃ】  ５Ｖのコントロールゲートバイアスについて、電子分布及びＣＨＥ温度分布を示す図である。
【図１０Ｄ】  ５Ｖのコントロールゲートバイアスについて、電子分布及びＣＨＥ温度分布を示す図である。
【図１１Ａ】  ６．５Ｖのコントロールゲートバイアスについて、トラップされた電子の分布及びＣＨＥ温度のロケーションを示す図である。
【図１１Ｂ】  ６．５Ｖのコントロールゲートバイアスについて、トラップされた電子の分布及びＣＨＥ温度のロケーションを示す図である。
【符号の説明】
ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…ビット線、ＣＥＬＬ１…メモリセル、ＣＧ０，ＣＧ１，ＣＧ２，ＣＧ３…コントロールゲート、Ｃｍｂ…メインビット線容量、Ｃｓｂ，Ｃｓｂ０，Ｃｓｂ１，Ｃｓｂ２…ビット線容量、Ｍ０，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７…窒化物蓄積サイト、ＭＬＢ０，ＭＬＢ１，ＭＬＢ２，ＭＬＢ３…メインビット線、ＭＳＧ０，ＭＳＧ１，ＭＳＧ２，ＭＳＧ３…ビット線選択トランジスタ又はスイッチ、ＳＢＬ０，ＳＢＬ１，ＳＢＬ２，ＳＢＬ３…サブビット線、ＳＧＸ…スイッチ、ＷＬ０，ＷＬ１…ワード線
【図１Ａ】
0004153222.tif 000002
【図１Ｂ】
0004153222.tif 000003
【図２】
0004153222.tif 000004
【図３】
0004153222.tif 000005
【図４】
0004153222.tif 000006
【図５Ａ】
0004153222.tif 000007
【図５Ｂ】
0004153222.tif 000008
【図６】
0004153222.tif 000009
【図７】
0004153222.tif 000010
【図８】
0004153222.tif 000011
【図９】
0004153222.tif 000012
【図１０Ａ】
0004153222.tif 000013
【図１０Ｂ】
0004153222.tif 000014
【図１０Ｃ】
0004153222.tif 000015
【図１０Ｄ】
0004153222.tif 000016
【図１１Ａ】
0004153222.tif 000017
【図１１Ｂ】
0004153222.tif 000018