(57)【特許請求の範囲】
【請求項１】
ｎ個（ｎ＞３）の回路部が直列に接続され、
各回路部は、スイッチ回路を介して所定の電圧値が供給されると動作状態となる第１の差動入力回路と、第２の差動入力回路及び第３の差動入力回路と、
前記第１の差動入力回路から出力されるクロックを受けて、スタートパルス端子からのスタートパルス信号を順次シフトして出力する第１のレジスタ回路と、
前記第１のレジスタ回路から出力されるパルスによって、前記第２の差動入力回路及び第３の差動入力回路からの信号を取り込む第２のレジスタ回路と、
外部からの制御信号を受けると前記スイッチ回路を介して、前記所定の電圧値が前記第１の差動入力回路、第２の差動入力回路及び第３の差動入力回路のそれぞれに動作開始のため供給されるように制御し、前記第１のレジスタ回路による前記スタートパルス信号のシフト動作が終了すると、前記スイッチ回路を切断して、前記第１の差動入力回路、第２の差動入力回路及び第３の差動入力回路に前記所定の電圧値が供給されないように制御する制御手段とを備え、
前記ｎ個の回路部のうち、最初のｋ個（３≦ｋ＜ｎ）の各回路部に前記制御信号が供給され、前記最初のｋ個の各回路部の前記第１の差動入力回路、第２の差動入力回路及び第３の差動入力回路を立ち上げ、ｍ番目（１≦ｍ≦ｎ−ｋ）の回路部内の前記第１のレジスタ回路から出力されるスタートパルス信号を、（ｍ＋ｋ）番目の回路部のスタートパルス信号及び制御信号として供給される半導体装置。
【請求項２】
請求項１の半導体装置において、前記各回路部は、異なる半導体チップ内に設けられている半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体システムおよび半導体装置に関し、さらに詳しくは消費電力の低減が可能な半導体システムおよび半導体装置に関する。
【０００２】
【従来の技術】
液晶表示装置、プラズマディスプレイのような表示装置が広く使用されている。このような表示装置では、消費電力を低減されることが望まれている。
図９は従来用いられている液晶表示装置の構成を示す。
図９を参照すると、従来用いられている液晶表示装置１０１は、表示デバイス１０２、垂直駆動装置１０３および水平駆動装置１０４から構成される。
【０００３】
表示デバイス１０２は、従来知られている液晶パネル部分である。この液晶パネル部分は、横方向にＸ行のゲートバスライン（図示せず）、縦方向にＹ列のデータバスライン（図示せず）によって囲まれた各領域に設けられた複数の画素からなる。各画素は、１つのゲートバスラインおよび１つのデータバスラインと接続されている。各画素は、画素電極とスイッチング素子を含む。スイッチング素子は電界効果トランジスタからなる。スイッチング素子のゲートはゲートバスラインと接続されている。スイッチング素子のソースはデータバスラインと接続されている。スイッチング素子のドレインは画素電極と接続されている。
【０００４】
垂直駆動装置１０３は、ゲートバスラインを走査する機能を有する。
水平駆動装置１０４は、データバスラインの電圧レベルを制御する機能を有する。
【０００５】
次に、従来用いられている液晶表示装置の動作を示す。
垂直駆動装置１０３は上から下へ１つづつゲートバスラインを走査する。水平駆動装置１０４は、ゲートバスラインの電圧レベルがハイである複数の画素の各々に対して光の強度が定められた画素データに基づいて、対応する画素と接続されているデータバスラインの電圧レベルを制御する。これによって、垂直駆動装置１０３に走査されるゲートバスラインと接続されている画素は、画素データに応じた光の強度で発光することが可能となる。
【０００６】
図１０は、水平駆動装置１０４の構成を示す。
図１０を参照すると、水平駆動装置１０４は、入力端子１１２に接続された複数の水平駆動回路１１１−１，１１１−２，１１１−３，１１１−ｎから構成される。
【０００７】
各水平駆動回路１１１は、入力端子１１２から入力される入力信号Ｄ１０１の電圧レベルがハイのときに駆動する。このため、入力信号Ｄ１０１の電圧レベルがハイのとき、入力端子１１２に接続された全ての水平駆動回路１１１−１，１１１−２，１１１−３，１１１−ｎが駆動する。
【０００８】
図１１は従来技術における水平駆動回路１１１の構成を示す。
図１１を参照すると、従来技術における水平駆動回路１１１は、第１の差動入力回路１１３、第２の差動入力回路１１４、第３の差動入力回路１１８、第１のレジスタ回路１１５、および第２のレジスタ回路１１６から構成される。
【０００９】
また、従来技術における水平駆動回路１１１は、後述するスタートパルス信号が入力されるスタートパルス入力端子１１９、およびそのスタートパルス信号を出力するためのスタートパルス出力端子１２０をも有する。
【００１０】
またここで、スタートパルス信号は、後述する第２のレジスタ回路１１６および第３のレジスタ回路１１８にデータ信号Ｄ１０２ｂ，Ｄ１０２ｃによって供給されるデータを取り込むときに必要な同期を取るための信号である。
【００１１】
第１の差動入力回路１３は、入力端子１１２、クロック信号入力端子Ｄ２ａ−１，Ｄ２ａ−２および後述する第１のシフトレジスタ回路１５を構成する複数のフリップフロップ１１５−１，１１５−２，１１５−３，…１１５−（ｊ−１），１１５−ｊと接続されている。
【００１２】
第１の差動入力回路１１３は、入力端子１１２の電圧値がＶＢ（ＶＢ＞０）の時、動作する。動作中の第１の差動入力回路１３には、クロック信号入力端子Ｄ１０２ａ−１，Ｄ１０２ａ−２からクロック信号Ｄ１０２ａが入力される。また、動作中の第１の差動入力回路１３は、クロック信号Ｄ１０２ａが入力されると、複数のフリップフロップ１１５−１，１１５−２，１１５−３，…１１５−（ｊ−１），１１５−ｊにクロック信号Ｄ１０２ａを供給する。
【００１３】
第２の差動入力回路１１４は、入力端子１１２、データ信号入力端子Ｄ１０２ｂ−１，Ｄ１０２ｂ−２および後述する後述する第２のレジスタ回路１１６の第１のデータレジスタ１１６ａと接続されている。
【００１４】
第２の差動入力回路１１４は、入力端子１１２の電圧値がＶＢ（ＶＢ＞０）の時、動作する。動作中の第２の差動入力回路１１４には、データ信号入力端子Ｄ１０２ｂ−１，Ｄ１０２ｂ−２から第１のデータ信号Ｄ１０２ｂが入力される。また、動作中の第２の差動入力回路１１４は、第１のデータ信号Ｄ１０２ｂが入力されると、第１のデータレジスタ１１６ａに第１のデータ信号Ｄ１０２ｂを供給する。
【００１５】
第３の差動入力回路１１８は、入力端子１１２、データ信号入力端子Ｄ１０２ｃ−１，Ｄ１０２ｃ−２および後述する後述する第２のレジスタ回路１１６の第２のデータレジスタ１１６ｂと接続されている。
【００１６】
第３の差動入力回路１１８は、入力端子１１２の電圧値がＶＢ（ＶＢ＞０）の時、動作する。動作中の第３の差動入力回路１１３には、データ信号入力端子Ｄ１０２ｃ−１，Ｄ１０２ｃ−２から第２のデータ信号Ｄ１０２ｃが入力される。また、動作中の第３の差動入力回路１１８は、第２のデータ信号Ｄ１０２ｃが入力されると、第２のデータレジスタ１１６ｂに第２のデータ信号Ｄ１０２ｃを供給する。
【００１７】
第１のレジスタ回路１１５は、第１の差動入力回路１１３、スタートパルス入力端子１１９、およびスタートパルス出力端子１２０と接続されている。
【００１８】
第１のレジスタ回路１１５は複数のフリップフロップ１１５−１，１１５−２，１１５−３，…１１５−（ｊ−１），１１５−ｊから構成される。また、各フリップフロップ１１５−１，１１５−２，１１５−３，…１１５−（ｊ−１），１１５−ｊは、第１の差動入力回路１１３と接続されている。更に、各フリップフロップ１１５−１，１１５−２，１１５−３，…１１５−（ｊ−１），１１５−ｊは、後述する第２のレジスタ回路１１６に含まれる１組の第１のデータレジスタ１１６ａおよび第２のデータレジスタ１１６ｂと接続されている。他に、この複数のフリップフロップ１１５−１，１１５−２，１１５−３，…１１５−（ｊ−１），１１５−ｊは、後述するスタートパルス信号（図示せず）を１クロックずつ遅延させて伝達させるために、カスケード接続されている。スタートパルス入力端子１１９は、このカスケード接続の入力端としてのフリップフロップ１１５−１に接続されている。また、スタートパルス出力端子１２０は、フリップフロップ１１５−（ｊ−１）の出力端に接続されている。
【００１９】
次に、複数のフリップフロップ１１５−１，１１５−２，１１５−３，…１１５−（ｊ−１），１１５−ｊの動作を以下に示す。
【００２０】
まず、第１の差動入力回路１１３からクロック信号Ｄ１０２ａが、各フリップフロップ１１５−１，１１５−２，１１５−３，…１１５−（ｊ−１），１１５−ｊへ供給される。
【００２１】
次に、スタートパルス信号がスタートパルス入力端子１１９からフリップフロップ１１５−１へ入力される。
【００２２】
そのスタートパルス信号が入力されたフリップフロップ１１５−１は、クロック信号Ｄ１０２ａの立ち上がりに応答して、１つのパルス信号を生成し、そのパルス信号をフリップフロップ１１５−１と接続されている１組の第１のデータレジスタ１６ａおよび第２のデータレジスタ１１６ｂへ供給する。次に、そのフリップフロップ１１５−１は、このクロック信号Ｄ１０２ａが次に立ち上がるまでにフリップフロップ１１５−２へシフト信号を出力する。
【００２３】
また、フリップフロップ１１５−（ｐ−１）（ｐは２≦ｐ≦ｊ−１を満たす整数）からシフト信号が入力されたフリップフロップ１１５−ｐは、１つのパルス信号を生成し、そのパルス信号をフリップフロップ１１５−ｐと接続されている１組の第１のデータレジスタ１１６ａおよび第２のデータレジスタ１１６ｂへ供給する。次に、そのフリップフロップ１１５−ｐは、このクロック信号Ｄ１０２ａが次に立ち上がるまでにフリップフロップ１１５−（ｐ＋１）へシフト信号を出力する。
【００２４】
さらに、フリップフロップ１１５−（ｐ−１）からシフト信号が入力されたフリップフロップ１１５−ｐは、１つのパルス信号を生成し、そのパルス信号をフリップフロップ１１５−ｐと接続されている１組の第１のデータレジスタ１１６ａおよび第２のデータレジスタ１１６ｂへ供給する。次に、そのフリップフロップ１１５−ｐは、このクロック信号Ｄ１０２ａが次に立ち上がるまでにフリップフロップ１１５−（ｐ＋１）へシフト信号を出力する。
【００２５】
またさらに、フリップフロップ１１５−（ｊ−２）からシフト信号が入力されたフリップフロップ１１５−（ｊ−１）は、１つのパルス信号を生成し、そのパルス信号をフリップフロップ１１５（ｊ−２）と接続されている１組の第１のデータレジスタ１１６ａおよび第２のデータレジスタ１１６ｂへ供給する。次に、そのフリップフロップ１１５−（ｊ−１）は、このクロック信号Ｄ１０２ａが次に立ち上がるまでにフリップフロップ１１５−ｊ、およびスタートパルス出力端子１２０へシフト信号を出力する。
【００２６】
加えて、フリップフロップ１１５−（ｊ−１）からシフト信号が入力されたフリップフロップ１１５−ｊは、１つのパルス信号を生成し、そのパルス信号をフリップフロップ１１５−ｊと接続されている１組の第１のデータレジスタ１１６ａおよび第２のデータレジスタ１１６ｂへ供給する。
【００２７】
第２のレジスタ回路１６は、第２の差動入力回路１４、第３の差動入力回路１８、および第１のレジスタ回路１５と接続されている。
【００２８】
第２のレジスタ回路１６は、第１のレジスタ回路に含まれる複数のシフトレジスタと同数のレジスタ部１６ｃからなる。ここで、各レジスタ部１６ｃは１つの第１のデータレジスタ１６ａと１つの第２のデータレジスタ１６ｂから構成される。各レジスタ部１６ｃは、フリップフロップ１１５−１，１１５−２，１１５−３，…１１５−（ｊ−１），１１５−ｊと個別に接続されている。
【００２９】
次に、各レジスタ部１６ｃの動作を以下に示す。
まず、レジスタ部１６ｃと接続されているフリップフロップ１１５−１，１１５−２，１１５−３，…１１５−（ｊ−１），１１５−ｊからパルス信号が供給される。そのレジスタ部１１６ｃを構成する第１のデータレジスタ１１６ａは、そのパルス信号の入力タイミングで、その第１のデータレジスタ１１６ａと接続されている第２の差動入力回路１１４からの第１のデータ信号Ｄ１０２ｂをラッチする。また、そのレジスタ部１１６ｃを構成する第２のデータレジスタ１１６ｂもまた、その第２のデータレジスタ１１６ｂと接続されている第３の差動入力回路１１８からの第２のデータ信号Ｄ１０２ｃをラッチする。
【００３０】
次に、水平駆動回路１１１の動作を以下に示す。
スタートパルス入力端子７から入力されるスタートパルス信号は、第１の差動入力回路１２１から出力されるクロック信号Ｄ１０２のエッジにより、シフトレジスタ１２３ａ，１２３ｂ，１２３ｃ，１２３ｄで順次遅延される。
【００３１】
クロック信号Ｄ１０２と同期して第２の差動入力回路１２２からデータ信号Ｄ１０３が出力される。各データレジスタ１２４ａは、接続されているシフトレジスタ１２３ａ，１２３ｂ，１２３ｃ，１２３ｄでのクロック信号Ｄ１０２の立ち上がりのタイミングで、データ信号Ｄ１０３をラッチする。
【００３２】
上記に示すように、従来技術による水平駆動装置１０４の動作時に、その水平駆動装置１０４に含まれる全ての水平駆動回路１１１−１，１１１−２，１１１−３，１１１−ｎが駆動している。また、水平駆動回路１１１に含まれる全ての差動入力装置１１３，１１４，１１８も駆動している。
【００３３】
ここで、従来技術による水平駆動装置１０４では、差動入力装置１１３，１１４，１１８が立ち上がってから安定して動作するために約500ナノ秒必要とする。また、従来技術による水平駆動装置１０４では、レジスタ回路１１６でデータ信号Ｄ１０２ｂ，１０２ｃをラッチするために約300ナノ秒必要とする。このため、従来技術による液晶表示装置では、水平駆動装置１０４を安定して動作させるために、全ての水平駆動回路１１１−１，１１１−２，１１１−３，１１１−ｎを駆動させている。
【００３４】
消費電力の低減が可能で、かつ安定して駆動する水平駆動装置のような半導体システムおよび半導体装置が望まれている。
【００３５】
また、消費電力の低減が可能な半導体装置の従来技術として、特開平９−２７１９２号公報に、「半導体集積回路装置」が開示されている。本従来例ではバス回路での信号の低振幅化に適用可能なインターフェイスを用いることにより、低消費電力化を図った半導体集積回路が開示されている。
【００３６】
【発明が解決しようとする課題】
本発明の目的は、消費電力の低減が可能な半導体システムおよび半導体装置を提供することにある。
【００３７】
他に、本発明の目的は、消費電力の低減が可能で、安定して駆動する水平駆動装置のような半導体システムおよび半導体装置を提供することにある。
【００３８】
【課題を解決するための手段】
その課題を解決するための手段が、下記のように表現される。その表現中の請求項対応の技術的事項には、括弧（）付きで、番号、記号等が添記されている。その番号、記号等は、請求項対応の技術的事項と実施の複数・形態のうち少なくとも１つの技術的事項との一致・対応関係を明白にしているが、その請求項対応の技術的事項が実施の形態の技術的事項に限定されることを示すためのものではない。
【００３９】
上記の課題を解決するために、本発明の半導体システムは、入力端子（３）と出力端子（４）を有するｎ個（ｎ＞２）の回路部（２）を備えている。ｎ個の回路部（２）のうち、所定のｋ個（２≦ｋ＜ｎ）の回路部（２）の入力端子（３）に外部から供給される制御信号（Ｄ１）に応答してｋ個の回路部（２）が起動し、ｍ番目（１≦ｍ≦ｎ−ｋ）の回路部（２）の出力端子（４）と（ｍ＋ｋ）番目の回路部（２）の入力端子（３）とが接続され、ｍ番目の回路部（２）の出力端子（４）から出力される信号に応答して（ｍ＋ｋ）番目の回路部（２）が起動する。
【００４０】
上記の半導体システムにおいて、各回路部（２）は、起動後所定の時間経過すると動作を中止することが可能である。
【００４１】
上記の半導体システムにおいて、各回路部（２）は、差動入力回路（１３，１４）とレジスタ回路（１５，１６）を有し、差動入力回路（１３，１４）は、入力端子（３）からの入力信号（Ｄ１）に応答して起動し、起動後所定の時間経過すると動作を中止することも可能である。
【００４２】
上記の半導体システムにおいて、各回路部（２）は、差動入力回路（１３，１４）とレジスタ回路（１５，１６）を有し、差動入力回路（１３，１４）は、入力端子（３）からの入力信号（Ｄ１）に応答して起動し、レジスタ回路（１５）からの出力信号（Ｄ４）に応答して動作を中止することも可能である。
【００４３】
上記の半導体システムにおいて、各回路部（２）は、異なる半導体チップ（２）内に設けられていることも可能である。
【００４４】
また、上記の課題を解決するために、本発明の半導体装置は、入力端子（３）と、複数の差動入力回路（１３、１４、１８）と、夫々が複数の差動入力回路（１３、１４、１８）の出力端に対応して設けられた複数のレジスタ回路（（１５−１、１６）、（１５−２、１６）、…、（１５−ｊ、１６））と、複数のレジスタ回路（（１５−１、１６）、（１５−２、１６）、…、（１５−ｊ、１６））の最後段のレジスタ回路（１５−ｊ、１６）の出力をラッチするフリップフロップ回路（１９）と、入力端子（３）及びフリップフロップ回路（１９）と接続されたラッチ回路（１１）とを備えている。最後段のレジスタ回路（１５−ｊ、１６）は、対応する差動入力回路（１３）から出力された第１の出力信号を用いて予め定められた動作を実行し、動作が終了するとフリップフロップ回路（１９）へ第２の出力信号（Ｄ４）を出力し、フリップフロップ回路（１９）は、第２の出力信号（Ｄ４）をラッチする。ラッチ回路（１１）は、入力端子（３）からの入力信号（Ｄ１）に応答して複数の差動入力回路（１３、１４、１８）を起動させ、フリップフロップ回路（１９）にてラッチされた第２の出力信号（Ｄ４）に応答して複数の差動入力回路（１３、１４、１８）の動作を停止させる。
【００４５】
上記の半導体装置において、複数のレジスタ回路（（１５−１、１６）、（１５−２、１６）、…、（１５−ｊ、１６））は、少なくとも１つのシフトレジスタ（１５−１、１５−２、１５−３…１５−（ｎ−１）、１５−ｎ）および少なくとも１つのデータレジスタ（１６ｃ）を含み、ラッチ回路（１１）と接続されているレジスタ回路（１５）はシフトレジスタを含み、ラッチ回路（１１）は、全てのシフトレジスタからの第２の出力信号（Ｄ４）が入力されると複数の差動入力回路（１３、１４、１８）の動作を停止させることも可能である。
【００４６】
上記の半導体装置において、複数のレジスタ回路（（１５−１、１６）、（１５−２、１６）、…、（１５−ｊ、１６））の少なくとも一部と接続された出力端子（４）をさらに有し、出力端子（４）は第２の出力信号（Ｄ４）を外部へ出力することも可能である。
【００４７】
上記の半導体装置において、ラッチ回路（１１）と接続されているレジスタ回路（１５）と接続された出力端子（４）をさらに有し、ラッチ回路（１１）と接続されているレジスタ回路（１５）は、接続されている差動入力回路（１３）から出力された信号の入力後、予め定められた時間経過後に出力端子（４）に別の出力信号を出力し、出力端子（４）は別の出力信号を外部へ出力することも可能である。
【００４８】
【発明の実施の形態】
以下図面を参照して、本発明における半導体装置を示す。ここで、本発明の半導体装置の実施形態は、液晶表示装置、プラズマディスプレイのような表示装置の水平駆動装置に適用しているが、本発明の半導体装置は本実施例に限定されない。
【００４９】
図１は、本発明における水平駆動装置の第１の実施形態の構成を示す。
図１を参照すると、本発明における水平駆動装置１の第１の実施形態の構成は、複数の半導体チップ２−１，２−２，…２−ｎ（ｎは３以上の整数）から構成される。各半導体チップ２は、入力端子３と出力端子４を有する。
【００５０】
半導体チップ２−１の第１の入力端子３−１および半導体チップ２−２の第１の入力端子３−２は、外部から制御信号Ｄ１が入力される第１の外部端子５と接続されている。半導体チップ２−１の出力端子４−１は半導体チップ２−３の入力端子３−３と接続されている。半導体チップ２−２の出力端子４−２は半導体チップ２−４の入力端子３−４と接続されている。半導体チップ２−ｍ（１≦ｍ≦ｎ−２）の出力端子４−ｍは半導体チップ２−（ｍ＋２）の入力端子３−（ｍ＋２）と接続されている。
【００５１】
また、各半導体チップ２−１，２−２，…２−ｎは電圧レベルがＶＢ（ＶＢ＞０）である第２の外部端子６と接続されている。
【００５２】
半導体チップ２−ｍの出力端子４−ｍから出力された制御信号Ｄ１は、入力端子３−（ｍ＋２）から半導体チップ２−（ｍ＋２）に入力される。
【００５３】
また、図示しないが、各半導体チップ２−１，２−２，…２−ｎには外部からデータ信号およびクロック信号が供給される。
【００５４】
次に、本発明における水平駆動回路の第１の実施形態の動作を示す。
図２は、本発明における水平駆動回路の第１の実施形態の動作を示すタイムチャートである。
【００５５】
図２を参照すると、第１の外部端子５から水平駆動回路１へパルス信号Ｐ１が入力される。半導体チップ２−１，２−２はパルス信号Ｐ１の立ち上がりに応答して立ち上がる。半導体チップ２−１はデータの書き込み動作が終了すると、出力端子４−１からパルス信号Ｐ２を出力して、動作を休止する。半導体チップ２−３はパルス信号Ｐ２の立ち上がりに応答して立ち上がる。半導体チップ２−２はデータの書き込みが終了すると、出力端子４−２からパルス信号Ｐ３を出力して、動作を休止する。半導体チップ２−４はパルス信号Ｐ３の立ち上がりに応答して立ち上がる。同様に、半導体チップ２−ｍはデータの書き込みが終了すると、第１の出力端子４−ｍからパルス信号Ｐ（ｍ＋１）を出力して、動作を休止する。半導体チップ２−（ｍ＋２）はパルス信号Ｐ（ｍ＋１）の立ち上がりに応答して立ち上がる。また、半導体チップ２−ｍはデータの書き込みが終了すると動作を休止する。
【００５６】
本発明における水平駆動回路の第１の実施形態では、多くとも２つの半導体チップのみ駆動している。
【００５７】
図３は、上記半導体チップ２の構成を示す。
図３を参照すると、半導体チップ２は、ラッチ回路１１、スイッチ部１２、第１の差動入力回路１３、第２の差動入力回路１４、第３の差動入力回路１８、第１のレジスタ回路１５、第２のレジスタ回路１６、およびフリップフロップ回路１９から構成される。
【００５８】
また、半導体チップ２は、後述するスタートパルス信号が入力されるスタートパルス入力端子７、およびそのスタートパルス信号を出力するためのスタートパルス出力端子８をも有する。ここで、図３で示される半導体チップ２を図１に示される半導体チップ２−Ｌ（Ｌは、２≦Ｌ≦ｎ−１の整数）とすると、この半導体チップ２−Ｌのスタートパルス入力端子７は、半導体チップ２−（Ｌ−１）のスタートパルス出力端子８に接続されている。また、この半導体チップ２−Ｌのスタートパルス出力端子８は、半導体チップ２−（Ｌ＋１）のスタートパルス入力端子７に接続されている。さらに、図３で示される半導体チップ２が図１に示される半導体チップ２−１の場合、この半導体チップ２−１のスタートパルス入力端子７は、そのスタートパルス信号を供給するための図示しない外部端子と接続されている。また、この半導体チップ２−１のスタートパルス出力端子８は、半導体チップ２−２のスタートパルス入力端子７に接続されている。
【００５９】
またここで、スタートパルス信号は、後述する第２のレジスタ回路１６および第３のレジスタ回路１８にデータ信号Ｄ２ｂ，Ｄ２ｃによって供給されるデータを取り込むときに必要な同期を取るための信号である。
【００６０】
ラッチ回路１１は、半導体チップ２の第１の入力端子３、フリップフロップ回路１９、およびスイッチ部１２と接続されている。
【００６１】
ラッチ回路１１は、入力端子３からの制御信号Ｄ１を受けて、制御信号Ｄ３の電圧レベルをＶＡ（バイアス電圧であり、ＶＡ＞０）にラッチして出力する。また、ラッチ回路１１は、後述するフリップフロップ回路１９からの制御信号Ｄ４’を受けて、制御信号Ｄ３の電圧レベルを零電位にラッチして出力する。
【００６２】
スイッチ部１２は、ラッチ回路１１、ノードＤ５と接続されている。ここで、ノードＤ５は、スイッチ部１２、第１の差動入力回路１３、第２の差動入力回路１４、および第３の差動入力回路１８と接続されている。また、スイッチ部１２は、電位がＶＢ（ＶＢ＞０）である第２の外部端子６および接地１７と接続されている。
【００６３】
スイッチ部１２は、制御信号Ｄ３に応答してノードＤ５と第２の外部端子６および接地１７のいずれか一方とを接続する。本実施例では、制御信号Ｄ３の電圧レベルがＶＡの場合、スイッチ部１２はノードＤ５と第２の外部端子６とを接続し、ノードＤ５の電圧レベルをＶＢにする。また、制御信号Ｄ３の電圧レベルが零電位の場合、スイッチ部１２はノードＤ５と接地１７とを接続し、ノードＤ５の電圧レベルを零にする。
【００６４】
第１の差動入力回路１３は、クロック信号入力端子Ｄ２ａ−１，Ｄ２ａ−２、ノードＤ５、およびノードＤ６と接続されている。ここで、ノードＤ６は、第１の差動入力回路１３、後述する第１のシフトレジスタ回路１５を構成する複数のフリップフロップ１５−１，１５−２，１５−３，…１５−（ｊ−１），１５−ｊの各々、およびフリップフロップ回路１９と接続されている。
【００６５】
第１の差動入力回路１３には、クロック信号入力端子Ｄ２ａ−１，Ｄ２ａ−２からクロック信号Ｄ２ａが入力される。また、第１の差動入力回路１３は、ノードＤ５の電圧レベルがＶＢの場合に動作し、ノードＤ５の電圧レベルが零の場合に動作を中止する。また、動作中の第１の差動入力回路１３は、クロック信号Ｄ２ａが入力されると、ノードＤ６にクロック信号Ｄ２ａを供給する。
【００６６】
第２の差動入力回路１４には、データ信号入力端子Ｄ２ｂ−１，Ｄ２ｂ−２から第１のデータ信号Ｄ２ｂが入力される。また、第２の差動入力回路１４は、ノードＤ５の電圧レベルがＶＢの場合に動作する。また、第２の差動入力回路１４の出力部は、後述する第２のレジスタ回路１６の第１のデータレジスタ１６ａと接続されている。また、動作中の第２の差動入力回路１４は、第１のデータ信号Ｄ２ｂが入力されると、第１のデータレジスタ１６ａに第１のデータ信号Ｄ２ｂを供給する。
【００６７】
第３の差動入力回路１８には、データ信号入力端子Ｄ２ｃ−１，Ｄ２ｃ−２から第２のデータ信号Ｄ２ｃが入力される。また、第３の差動入力回路１８は、ノードＤ５の電圧レベルがＶＢの場合に動作する。また、第３の差動入力回路１８の出力部は、後述する第２のレジスタ回路１６の第２のデータレジスタ１６ｂと接続されている。
【００６８】
第３の差動入力回路１８には、データ信号入力端子Ｄ２ｃ−１，Ｄ２ｃ−２から第２のデータ信号Ｄ２ｃが入力される。また、第３の差動入力回路１８は、ノードＤ５の電圧レベルがＶＢの場合に動作する。また、第３の差動入力回路１８の出力部は、後述する第２のレジスタ回路１６の第２のデータレジスタ１６ｂと接続されている。また、動作中の第３の差動入力回路１８は、第２のデータ信号Ｄ２ｃが入力されると、第２のデータレジスタ１６ｂに第２のデータ信号Ｄ２ｃを供給する。
【００６９】
第１のレジスタ回路１５は、出力端子４、ノードＤ６、スタートパルス入力端子７、スタートパルス出力端子８、およびフリップフロップ回路１９と接続されている。
【００７０】
第１のレジスタ回路１５は複数のフリップフロップ１５−１，１５−２，１５−３，…１５−（ｊ−１），１５−ｊから構成される。また、各フリップフロップ１５−１，１５−２，１５−３，…１５−（ｊ−１），１５−ｊは、ノードＤ６と接続されている。更に、各フリップフロップ１５−１，１５−２，１５−３，…１５−（ｊ−１），１５−ｊは、後述する第２のレジスタ回路１６に含まれる１組の第１のデータレジスタ１６ａおよび第２のデータレジスタ１６ｂと接続されている。他に、この複数のフリップフロップ１５−１，１５−２，１５−３，…１５−（ｊ−１），１５−ｊは、後述するスタートパルス信号（図示せず）を１クロックずつ遅延させて伝達させるために、カスケード接続されている。このカスケード接続の入力端としてのフリップフロップ１５−１がスタートパルス入力端子７に接続されている。また、このカスケード接続の出力端としてのフリップフロップ１５−ｊが出力端子４およびフリップフロップ回路１９に接続されている。さらに、フリップフロップ１５−（ｊ−１）とフリップフロップ１５−ｊとを接続するノードＤ７に、スタートパルス出力端子８が接続されている。
【００７１】
次に、複数のフリップフロップ１５−１，１５−２，１５−３，…１５−（ｊ−１），１５−ｊの動作を以下に示す。
【００７２】
まず、第１の差動入力回路１３の動作が安定すると、第１の差動入力回路１３はノードＤ６へクロック信号Ｄ２ａを供給する。
次に、スタートパルス信号がスタートパルス入力端子７からフリップフロップ１５−１へ入力される。
【００７３】
そのスタートパルス信号が入力されたフリップフロップ１５−１は、ノードＤ６に供給されたクロック信号Ｄ２ａの立ち上がりに応答して、１つのパルス信号を生成し、そのパルス信号をフリップフロップ１５−１と接続されている１組の第１のデータレジスタ１６ａおよび第２のデータレジスタ１６ｂへ供給する。次に、そのフリップフロップ１５−１は、このクロック信号Ｄ２ａが次に立ち上がるまでにフリップフロップ１５−２へシフト信号を出力する。
【００７４】
また、フリップフロップ１５−（ｐ−１）（ｐは２≦ｐ≦ｊ−１を満たす整数）からシフト信号が入力されたフリップフロップ１５−ｐは、１つのパルス信号を生成し、そのパルス信号をフリップフロップ１５−ｐと接続されている１組の第１のデータレジスタ１６ａおよび第２のデータレジスタ１６ｂへ供給する。次に、そのフリップフロップ１５−ｐは、このクロック信号Ｄ２ａが次に立ち上がるまでにフリップフロップ１５−（ｐ＋１）へシフト信号を出力する。
【００７５】
さらに、フリップフロップ１５−（ｐ−１）からシフト信号が入力されたフリップフロップ１５−ｐは、１つのパルス信号を生成し、そのパルス信号をフリップフロップ１５−ｐと接続されている１組の第１のデータレジスタ１６ａおよび第２のデータレジスタ１６ｂへ供給する。次に、そのフリップフロップ１５−ｐは、このクロック信号Ｄ２ａが次に立ち上がるまでにフリップフロップ１５−（ｐ＋１）へシフト信号を出力する。
【００７６】
またさらに、フリップフロップ１５−（ｊ−２）からシフト信号が入力されたフリップフロップ１５−（ｊ−１）は、１つのパルス信号を生成し、そのパルス信号をフリップフロップ１５（ｊ−２）と接続されている１組の第１のデータレジスタ１６ａおよび第２のデータレジスタ１６ｂへ供給する。次に、そのフリップフロップ１５−（ｊ−１）は、このクロック信号Ｄ２ａが次に立ち上がるまでにフリップフロップ１５−ｊ、およびスタートパルス出力端子８へシフト信号を出力する。ここで、このスタートパルス出力端子８に出力されたシフト信号は、このスタートパルス出力端子８と接続されている他の半導体チップ２のスタートパルス入力端子７から、スタートパルス信号として、その他の半導体チップ２に入力される。
【００７７】
加えて、フリップフロップ１５−（ｊ−１）からシフト信号が入力されたフリップフロップ１５−ｊは、１つのパルス信号を生成し、そのパルス信号をフリップフロップ１５−ｊと接続されている１組の第１のデータレジスタ１６ａおよび第２のデータレジスタ１６ｂへ供給する。次に、そのフリップフロップ１５−（ｊ−１）は、そのパルス信号の出力後であって、このクロック信号Ｄ２ａが次に立ち上がるまでに、そのシフト信号を制御信号Ｄ４として出力端子４およびフリップフロップ回路１９へ出力する。
【００７８】
第２のレジスタ回路１６は、第２の差動入力回路１４、第３の差動入力回路１８、および第１のレジスタ回路１５と接続されている。
【００７９】
第２のレジスタ回路１６は、第１のレジスタ回路に含まれる複数のフリップフロップ１５−１，１５−２，１５−３，…１５−（ｊ−１），１５−ｊと同数のレジスタ部１６ｃからなる。ここで、各レジスタ部１６ｃは１つの第１のデータレジスタ１６ａと１つの第２のデータレジスタ１６ｂから構成される。各レジスタ部１６ｃは、フリップフロップ１５−１，１５−２，１５−３，…１５−（ｊ−１），１５−ｊと個別に接続されている。具体的には、各レジスタ部１６ｃを構成する第１のデータレジスタ１６ａと第２のデータレジスタ１６ｂは、対応する１つのシフトレジスタに接続されている。
【００８０】
次に、各レジスタ部１６ｃの動作を以下に示す。
まず、レジスタ部１６ｃと接続されているフリップフロップ１５−１，１５−２，１５−３，…１５−（ｊ−１），１５−ｊからパルス信号が供給される。そのレジスタ部１６ｃを構成する第１のデータレジスタ１６ａは、そのパルス信号の入力タイミングで、その第１のデータレジスタ１６ａと接続されている第２の差動入力回路１４からの第１のデータ信号Ｄ２ｂをラッチする。また、そのレジスタ部１６ｃを構成する第２のデータレジスタ１６ｂもまた、その第２のデータレジスタ１６ｂと接続されている第３の差動入力回路１８からの第２のデータ信号Ｄ２ｃをラッチする。
【００８１】
フリップフロップ回路１９は、ノードＤ６、第１のレジスタ回路１５、およびラッチ回路１１と接続されている。
【００８２】
フリップフロップ回路１９は、第１の差動入力回路１３からノードＤ６へクロック信号Ｄ２ａが供給され、かつ、第１のレジスタ回路１５のシフトレジスタ１５−ｊから制御信号Ｄ４が出力されると、ラッチ回路１１へ制御信号Ｄ４’を出力する。
【００８３】
上記に示すように、半導体チップ２は入力端子３からの制御信号Ｄ１を受けて第１の差動入力回路１３、第２の差動入力回路１４、および第３の差動入力回路１８を動作させる。また、半導体チップ２はフリップフロップ回路１９からの制御信号Ｄ４’を受けて第１の差動入力回路１３、第２の差動入力回路１４、および第３の差動入力回路１８の動作を停止させる。
【００８４】
ここで、上記に示される半導体チップ２では、ラッチ回路１１は、フリップフロップ回路１９からラッチ回路１１に出力された制御信号Ｄ４’に応答して、３つの差動入力回路１３，１４，１８の動作を中止するように制御する。ここで、第１のレジスタ回路１５が複数存在する場合、フリップフロップ回路１９は、全ての第１のレジスタ回路１５からの制御信号Ｄ４が得られた時に制御信号Ｄ４’をラッチ回路１１へ出力する。この場合、ラッチ回路１１は制御信号Ｄ４’を受けてその３つの差動入力回路１３，１４，１８の動作を中止するように制御する。
【００８５】
次に、差動入力回路１３，１４，１８の構成、動作を示す。
まず、第１の差動入力回路１３の構成、動作を以下に示す。
図４は、本発明における水平駆動回路の第１の実施形態での第１の差動入力回路１３の構成を示す。
【００８６】
図４を参照すると、第１の差動入力回路１３の本実施形態は、電位がＶＤＤ（ＶＤＤ＞０）である端子２１、第１の回路部２２、第２の回路部２３および波形整形回路部２４から構成される。また、差動入力回路１３は外部タイミングコントローラの駆動回路３０とクロック信号入力端子Ｄ２ａ−１，Ｄ２ａ−２で接続されている。
【００８７】
端子２１は、第１の回路部２２および第２の回路部２３と接続される。
第１の回路部２２は、端子２１、波形整形回路部２４、クロック信号入力端子Ｄ２ａ−１，Ｄ２ａ−２、およびノードＤ５と接続されている。ここで、クロック信号Ｄ２ａは、クロック信号入力端子Ｄ２ａ−１，Ｄ２ａ−２から入力される。
【００８８】
第１の回路部２２は、第１のＰチャネルトランジスタ２２ａおよび第２のＰチャネルトランジスタ２２ｂを有する。第１のＰチャネルトランジスタ２２ａのソース、および第２のＰチャネルトランジスタ２２ｂのソースは、端子２１と接続されている。第１のＰチャネルトランジスタ２２ａのドレインは、第１のＰチャネルトランジスタ２２ａのゲート、第２のＰチャネルトランジスタ２２ｂのゲートおよび第１のＮチャネルトランジスタ２２ｃのソースと接続されている。第１のＮチャネルトランジスタ２２ｃのドレインは、クロック信号入力端子Ｄ２ａ−１および第３のＮチャネルトランジスタ２２ｅのドレインと接続されている。第３のＮチャネルトランジスタ２２ｅのソースは、接地２２ｇおよび第４のＮチャネルトランジスタ２２ｆのソースと接続されている。第４のＮチャネルトランジスタ２２ｆのドレインは、クロック信号入力端子Ｄ２ａ−２および第２のＮチャネルトランジスタ２２ｄのドレインと接続されている。第２のＮチャネルトランジスタ２２ｄのソースは、第２のＰチャネルトランジスタ２２ｂのドレインおよび波形整形回路部２４の第１の端子２４ａと接続されている。さらに、第２のＰチャネルトランジスタ２２ｄのゲートは、第１のＰチャネルトランジスタ２２ｃのゲート、第３のＮチャネルトランジスタ２２ｅのゲート、第４のＮチャネルトランジスタ２２ｆのゲート、およびノードＤ５と接続されている。
【００８９】
第２の回路部２３は、端子２１、波形整形回路部２４、クロック信号入力端子Ｄ２ａ−１，Ｄ２ａ−２、およびノードＤ５と接続されている。
【００９０】
第２の回路部２３は、第３のＰチャネルトランジスタ２３ａおよび第４のＰチャネルトランジスタ２３ｂを有する。第３のＰチャネルトランジスタ２３ａのソース、および第４のＰチャネルトランジスタ２３ｂのソースは、端子２１と接続されている。第３のＰチャネルトランジスタ２３ａのドレインは、電流―電圧変換部２４の第２の端子２４ｂおよび第５のＮチャネルトランジスタ２３ｃのドレインと接続されている。第５のＮチャネルトランジスタ２３ｃのソースは、クロック信号入力端子Ｄ２ａ−１と接続されている。第５のＮチャネルトランジスタ２３ｃのゲートは、第６のＮチャネルトランジスタ２３ｄのゲートおよびノードＤ５と接続されている。第６のＮチャネルトランジスタ２３ｄのドレインはクロック信号入力端子Ｄ２ａ−２と接続されている。第６のＮチャネルトランジスタ２３ｄのソースは、第３のＰチャネルトランジスタ２３ａのゲート、および第４のＰチャネルトランジスタ２３ｂのゲートとドレインに接続されている。
【００９１】
波形整形回路部２４は、第１の端子２４ａで第２の回路部２３に接続され、第２の端子２４ｂで第１の回路部２２と接続されている。また、波形整形回路部２４は、ノードＤ６と接続されている。
【００９２】
波形整形回路部２４は、第１のＮＡＮＤゲート２５、第２のＮＡＮＤゲート２６、およびインバータ回路２７を有する。第１のＮＡＮＤゲート２５の第１の入力端は第１の端子２４ａと接続されている。第２のＮＡＮＤゲート２６の第１の入力端は第２の端子２４ｂと接続されている。また、第１のＮＡＮＤゲート２５の第２の入力端は第２のＮＡＮＤゲート２６の出力端と接続されている。また、第１のＮＡＮＤゲート２５の出力端は、第２のＮＡＮＤゲート２６の第２の入力端およびインバータ回路２７の入力端に接続されている。さらに、インバータ回路２７の出力端はノードＤ６と接続された外部端子３１と接続されている。
【００９３】
外部タイミングコントローラの駆動回路３０には、外部タイミングコントローラの内部端子２９からクロック信号Ｄ２ａが入力される。また、外部タイミングコントローラの駆動回路３０は、クロック信号入力端子Ｄ２ａ−１およびクロック信号入力端子Ｄ２ａ−２と接続されている。
【００９４】
外部タイミングコントローラの駆動回路３０は、インバータ回路２８、第７のＮチャネルトランジスタ３０ａ、および第８のＮチャネルトランジスタ３０ｂから構成される。外部タイミングコントローラの内部端子２９は、インバータ回路２８の入力端と第７のＮチャネルトランジスタ３０ａのゲートに接続されている。第７のＮチャネルトランジスタ３０ａのドレインはクロック信号入力端子Ｄ２ａ−１と接続されている。第７のＮチャネルトランジスタ３０ａのソースは接地３０ｃおよび第８のＮチャネルトランジスタ３０ｂのソースと接続されている。第８のＮチャネルトランジスタ３０ｂのゲートはインバータ回路２８の出力端と接続されている。第８のＮチャネルトランジスタ３０ｂのドレインはクロック信号入力端子Ｄ２ａ−２と接続されている。
【００９５】
次に、第１の差動入力回路１３の本実施形態での動作を示す。
まず、ノードＤ５の電圧レベルがゼロの場合を以下に示す。
【００９６】
第１の回路部２２において、第１のＮチャネルトランジスタ２２ｃ、第２のＮチャネルトランジスタ２２ｄ、第３のＮチャネルトランジスタ２２ｅおよび第４のＮチャネルトランジスタ２２ｆのゲートの電圧レベルがロウである。このため、第１のＮチャネルトランジスタ２２ｃ、第２のＮチャネルトランジスタ２２ｄ、第３のＮチャネルトランジスタ２２ｅおよび第４のＮチャネルトランジスタ２２ｆでは、ソース−ドレイン間が導通されない。よって、タイミングコントローラの内部端子２９の電圧レベルの変化に応答した、第７のＮチャネルトランジスタ３０ａおよび第８のＮチャネルトランジスタ３０ｂのＯＮ，ＯＦＦに関わらず、第１の端子２４ａの電圧レベルは変化しない。
【００９７】
第２の回路部２３において、第５のＮチャネルトランジスタ２３ｃ、第６のＮチャネルトランジスタ２３ｄのゲートの電圧レベルがロウである。このため、第５のＮチャネルトランジスタ２３ｃと第６のＮチャネルトランジスタ２３ｄでは、ソース−ドレイン間が導通されない。よって、タイミングコントローラの内部端子２９の電圧レベルの変化に応答した、第７のＮチャネルトランジスタ３０ａおよび第８のＮチャネルトランジスタ３０ｂのＯＮ，ＯＦＦに関わらず、第２の端子２４ｂの電圧レベルは変化しない。
この結果、ノードＤ５の電圧レベルがゼロの場合、第１の端子２４ａおよび第２の端子２４ｂの電圧レベルは固定される。よって、第１の差動入力回路１３の外部端子３１での出力電圧レベルは固定される。
【００９８】
次に、ノードＤ５の電圧レベルがＶＢ（ＶＢ＞０）の場合を以下に示す。
第１の回路部２２において、第１のＮチャネルトランジスタ２２ｃ、第２のＮチャネルトランジスタ２２ｄ、第３のＮチャネルトランジスタ２２ｅおよび第４のＮチャネルトランジスタ２２ｆのゲートの電圧レベルがＶＢである。このため、第１のＮチャネルトランジスタ２２ｃ、第２のＮチャネルトランジスタ２２ｄ、第３のＮチャネルトランジスタ２２ｅおよび第４のＮチャネルトランジスタ２２ｆでは、ソース−ドレイン間が導通される。
【００９９】
第２の回路部２３において、第５のＮチャネルトランジスタ２３ｃ、第６のＮチャネルトランジスタ２３ｄのゲートの電圧レベルがＶＢである。このため、第３のＰチャネルトランジスタ２３ｃと第４のＰチャネルトランジスタ２３ｄでは、ソース−ドレイン間が導通される。
【０１００】
ここで、クロック信号Ｄ２ａがハイの場合、第７のＮチャネルトランジスタ３０ａのゲートの電圧はハイとなり、第８のＮチャネルトランジスタ３０ｂのゲートの電圧はロウとなる。このため、第７のＮチャネルトランジスタ３０ａのソース−ドレイン間は導通されるが、第８のＮチャネルトランジスタ３０ｂのソース−ドレイン間は導通されない。よって、クロック信号入力端子Ｄ２ａ−１の電圧レベルはほぼ零となり、クロック信号入力端子Ｄ２ａ−２はオープンになる。
【０１０１】
この場合、第１の回路部２２では、第１のＮチャネルトランジスタ２２ｃのソース−ドレイン間が導通されているために、第１のＰチャネルトランジスタ２２ａおよび第２のＰチャネルトランジスタ２２ｂのゲートの電圧レベルが下がる。このため、第１のＰチャネルトランジスタ２２ａおよび第２のＰチャネルトランジスタ２２ｂでソース−ドレイン間が導通される。よって、第１の端子２４ａは端子２１と電気的に接続され、第１の端子２４ａの電位はＶＤＤとなる。
【０１０２】
また、第２の回路部２３では、第５のＮチャネルトランジスタ２３ｃのソース−ドレイン間が導通されているために、第２の端子２４ｂはクロック信号入力端子Ｄ２ａ−１と電気的に接続される。このため、第２の端子２４ｂの電位はロウとなる。
【０１０３】
上記の場合、波形整形回路部２４では、第２の端子２４ｂの電位がロウであるために、第２のＮＡＮＤゲート２６の出力端の電圧レベルはハイになる。次に、第２のＮＡＮＤゲート２６の出力端と、第１の端子２４ａの電圧レベルはハイであるために、第１のＮＡＮＤゲート２５の出力端の電圧レベルはロウになる。この結果、第２のＮＡＮＤゲート２６の第２の入力端およびインバータ回路２７の入力端の電圧レベルはロウになる。よって、インバータ回路２７の出力端の電圧レベルはハイになり、外部端子３１の電圧レベルはハイになる。
【０１０４】
次に、クロック信号Ｄ２ａがロウの場合、第７のＮチャネルトランジスタ３０ａのゲートの電圧はロウとなり、第８のＮチャネルトランジスタ３０ｂのゲートの電圧はハイとなる。このため、第８のＮチャネルトランジスタ３０ｂのソース−ドレイン間は導通されるが、第７のＮチャネルトランジスタ３０ａのソース−ドレイン間は導通されない。よって、クロック信号入力端子Ｄ２ａ−１はオープンになり、クロック信号入力端子Ｄ２ａ−２の電圧レベルはほぼ零となる。
【０１０５】
この場合、第１の回路部２２では、第２のＮチャネルトランジスタ２２ｄのソース−ドレイン間が導通されているために、クロック信号入力端子Ｄ２ａ−２と第１の端子２４ａとが電気的に接続される。このため、第１の端子２４ａの電位はロウである。
【０１０６】
また、第２の回路部２３では、第６のＮチャネルトランジスタ２３ｄのソース−ドレイン間が導通されているために、第３のＰチャネルトランジスタ２３ａのゲートおよび第４のＰチャネルトランジスタ２３ｂのゲートの電位が下がる。この結果、第３のＰチャネルトランジスタ２３ａおよび第４のＰチャネルトランジスタ２３ｂでソース−ドレイン間が導通される。よって、端子２１と第２の端子２４ｂとが電気的に接続される。このため、第２の端子２４ｂの電位はＶＤＤとなる。
【０１０７】
上記の場合、波形整形回路部２４では、第１の端子２４ａの電位がロウであるために、第１のＮＡＮＤゲート２５の出力端の電圧レベルはハイになる。次に、第１のＮＡＮＤゲート２５の出力端と、第２の端子２４ｂの電圧レベルはハイであるために、第２のＮＡＮＤゲート２６の出力端の電圧レベルはロウになる。この結果、第１のＮＡＮＤゲート２５の出力端の電圧レベルはハイのまま固定される。よって、インバータ回路２７の入力端の電圧レベルはハイになり、インバータ回路２７の出力端の電圧レベルはロウになる。この結果、外部端子３１の電圧レベルはロウになる。
【０１０８】
次に、第２の差動入力回路１４の構成、動作を以下に示す。
第２の差動入力回路１４の構成および動作は、外部端子２９から第１のデータ信号Ｄ２ｂが入力されることと、外部端子３１が第２のレジスタ回路１６の第１のデータレジスタ１６ａに接続されていること以外は、差動入力回路１３の構成および動作と同じである。
【０１０９】
次に、第３の差動入力回路１８の構成、動作を以下に示す。
第３の差動入力回路１８の構成および動作は、外部端子２９から第２のデータ信号Ｄ２ｃが入力されることと、外部端子３１が第２のレジスタ回路１６の第２のデータレジスタ１６ｂに接続されていること以外は、差動入力回路１３の構成および動作と同じである。
【０１１０】
次に、本発明における水平駆動装置の第２の実施形態を示す。本発明における水平駆動装置の第２の実施形態は、本発明における水平駆動装置の第１の実施形態と比べて、半導体チップ２の構成が異なる。
【０１１１】
図５は、本発明における水平駆動装置の第２の実施形態での半導体チップ２の構成を示す。この第２の実施形態での半導体チップ２では、第１の実施形態での半導体チップ２で出力端子４が第１のレジスタ回路１５に含まれるシフトレジスタ１５−ｊと接続されている代わりに、出力端子４は第１のレジスタ回路１５に含まれるシフトレジスタ１５−ｑ（ｑは１≦ｑ≦ｊ−１を満たす整数であり、図５で示される水平駆動装置の第２の実施形態での半導体チップ２によるとｑ＝２である）の出力端と接続されていることを除いて、第１の実施形態での半導体チップ２と同じ構成を有する。ここで、この第２の実施形態での半導体チップ２では、出力端子４は第１のレジスタ回路１５の最後部に接続されているシフトレジスタ１５−ｊ以外の１つのシフトレジスタと接続される構成であって、出力端子４に接続されるシフトレジスタは、シフトレジスタ１５−２に限定されない。
【０１１２】
次に、本発明における水平駆動装置の第２の実施形態での半導体チップ２の動作を以下に示す。図６を参照すると、入力端子３から半導体チップ２へパルス信号Ｐ６が入力される。制御信号Ｄ３の電圧レベルはそのパルス信号Ｐ６の立ち上がりに応答してＶＡに変化する。第１の差動入力回路１３、第２の差動入力回路１４および第３の差動入力回路１８は、制御信号Ｄ３の電圧レベルがＶＡになると動作を開始する。
【０１１３】
次に、フリップフロップ１５−２から出力端子４へシフト信号が出力されると、出力端子４はパルス信号Ｐ７を出力する。これにより、この出力端子４に入力端子３が接続されている他の半導体チップ２に制御信号Ｄ４としてのパルス信号Ｐ７が入力される。
【０１１４】
次に、フリップフロップ１５−ｊからフリップフロップ回路１９へシフト信号が出力されると、フリップフロップ回路１９は、ラッチ回路１１に制御信号Ｄ４’としてのパルス信号Ｐ８を出力する。ラッチ回路１１はそのパルス信号Ｐ８の立ち上がりに応答して、制御信号Ｄ３の電圧レベルを零にする。第１の差動入力回路１３、第２の差動入力回路１４および第３の差動入力回路１８は、制御信号Ｄ３の電圧レベルが零になると動作を休止する。
【０１１５】
本発明における水平駆動回路の第２の実施形態では、駆動する半導体チップ２の数は少なくとも２つ、多くとも４つであり、全ての半導体チップが同時に駆動することはない。
【０１１６】
第１の差動入力回路１３は、ノードＤ５がハイに変化してから、安定して動作するまでに300〜500ナノ秒必要とする。これは、第１の差動入力回路１３に含まれるトランジスタが安定して動作するために300〜500ナノ秒かかるからである。また、第１のレジスタ回路１５および第２のレジスタ回路１６でのデータの書き込みに必要な時間は300ナノ秒以下である。さらに第１のレジスタ回路１５および第２のレジスタ回路１６の動作の高速化によって、そのデータの書き込みに必要な時間はより短くなっている。このため、半導体チップ２は、入力端子３から制御信号Ｄ１が入力されてから300〜500ナノ秒経過して出力端子４から制御信号Ｄ１を出力する。また、半導体チップ２は、出力端子４から制御信号Ｄ１が出力されてから300ナノ秒以下で動作を休止させる。従って、入力端子３と出力端子４とが接続されている複数の半導体チップ２において、同時に３つ以上の半導体チップ２が駆動することはない。
【０１１７】
ここで、上記に示される半導体チップ２の第２の実施形態では、ラッチ回路１１は、フリップフロップ回路１９からのパルス信号Ｐ８に応答して、複数の差動入力回路１３，１４，１８の動作を中止するように制御する。ここで、第１のレジスタ回路１５が複数存在する場合、フリップフロップ回路１９は、ラッチ回路１１は、全ての第１のレジスタ回路１５のフリップフロップ１５−ｊからシフト信号が出力された時、ラッチ回路１１へ制御信号Ｄ４’としてのパルス信号Ｐ８を出力する。ラッチ回路１１は、そのパルス信号Ｐ８に応答して、複数の差動入力回路１３，１４，１８の動作を中止するように制御する。
【０１１８】
次に、本発明における水平駆動装置の第３の実施形態を示す。
図７は、本発明における水平駆動装置の第３の実施形態の構成を示す。
【０１１９】
図７を参照すると、本発明における水平駆動装置１の第３の実施形態の構成は、複数の半導体チップ２−１，２−２，…２−ｎ（ｎは３以上の整数）から構成される。各半導体チップ２は、入力端子３と出力端子４を有する。
【０１２０】
半導体チップ２−１の第１の入力端子３−１、半導体チップ２−２の第１の入力端子３−２は、および半導体チップ２−３の第１の入力端子３−３は、外部から制御信号Ｄ１が入力される第１の外部端子５と接続されている。半導体チップ２−１の第１の出力端子４−１は半導体チップ２−４の入力端子３−４と接続されている。半導体チップ２−２の出力端子４−２は半導体チップ２−５の入力端子３−５と接続されている。半導体チップ２−３の出力端子４−３は半導体チップ２−６の入力端子３−６と接続されている。半導体チップ２−ｍ（１≦ｍ≦ｎ−３）の出力端子４−ｍは半導体チップ２−（ｍ＋３）の入力端子３−（ｍ＋２）と接続されている。
【０１２１】
また、各半導体チップ２−１，２−２，…２−ｎは電圧レベルがＶＢ（ＶＢ＞０）である第２の外部端子６と接続されている。
【０１２２】
半導体チップ２−ｍの出力端子４−ｍから出力された制御信号Ｄ１は、入力端子３−（ｍ＋３）から半導体チップ２−（ｍ＋３）に入力される。
【０１２３】
また、図示しないが、各半導体チップ２−１，２−２，…２−ｎには外部からデータ信号およびクロック信号が供給される。
【０１２４】
次に、本発明における水平駆動回路の第３の実施形態の動作を示す。
図８は、本発明における水平駆動回路の第３の実施形態の動作を示すタイムチャートである。
【０１２５】
図８を参照すると、第１の外部端子５から水平駆動回路１へパルス信号Ｐ９が入力される。半導体チップ２−１，２−２，２−３はパルス信号Ｐ９の立ち上がりに応答して立ち上がる。半導体チップ２−１はデータの書き込み動作が終了すると、出力端子４−１からパルス信号Ｐ１０を出力して、動作を休止する。半導体チップ２−４はパルス信号Ｐ１０の立ち上がりに応答して立ち上がる。半導体チップ２−２はデータの書き込みが終了すると、出力端子４−２からパルス信号Ｐ１０を出力して、動作を休止する。半導体チップ２−５はパルス信号Ｐ１０の立ち上がりに応答して立ち上がる。半導体チップ２−３はデータの書き込みが終了すると、出力端子４−３からパルス信号Ｐ１１を出力して、動作を休止する。半導体チップ２−６はパルス信号Ｐ１１の立ち上がりに応答して立ち上がる。同様に、半導体チップ２−ｍはデータの書き込みが終了すると、出力端子４−ｍからパルス信号を出力して、動作を休止する。半導体チップ２−（ｍ＋２）はその出力端子４−ｍから出力されたパルス信号の立ち上がりに応答して立ち上がる。また、半導体チップ２−ｍはデータの書き込みが終了すると動作を休止する。
【０１２６】
本発明における水平駆動回路の第３の実施形態では、多くとも３つの半導体チップのみ駆動している。
【０１２７】
また、本発明における水平駆動回路の第３の実施形態で用いられている半導体チップ２およびその半導体チップ２に設けられている差動入力回路は、本発明における水平駆動回路の第１の実施形態で用いられているものと同じである。
【０１２８】
次に、本発明における水平駆動装置の第４の実施形態を示す。本発明における水平駆動装置の第４の実施形態は、本発明における水平駆動装置の第３の実施形態と比べて、半導体チップ２の構成が異なる。
【０１２９】
本発明における水平駆動装置の第４の実施形態で用いられる半導体チップ２は、本発明における水平駆動装置の第２の実施形態で用いられる半導体チップ２と同じである。このため、本発明における水平駆動装置の第４の実施形態では、多くとも６個の半導体チップ２が同時に駆動しており、全ての半導体チップ２が駆動しているわけではない。
【０１３０】
また、本発明における水平駆動装置は以下に示す構成を有すれば良く、上記に示す実施形態のみに限定されない。複数の半導体チップ２−１，２−２，…２−ｎ（ｎは３以上の整数）から構成される。各半導体チップ２は、入力端子３と出力端子４を有する。半導体チップ２−１，２−２…２−ｒ（ｒ＜ｎ）の各入力端子３は、外部から制御信号Ｄ１が入力される第１の外部端子５と接続されている。また、半導体チップ２−ｓ（ｒ＋ｓ≦ｎ）の出力端子４−ｓは半導体チップ２−（ｒ＋ｓ）の入力端子３−（ｒ＋ｓ）と接続されている。
【０１３１】
次に、本発明における水平駆動装置の効果を以下に示す。
まず、従来用いられる水平駆動回路は、１０個の半導体チップから構成される。また、各半導体チップは、１５個の差動入力回路と１５個のロジック回路部を有する。
【０１３２】
１つの差動入力回路の消費電力は、半導体チップ待機時および動作時で1mAである。このため、１半導体チップの差動入力回路の消費電流は、半導体チップ待機時および動作時で15mAである。また、１半導体チップのロジック回路部の消費電流は、半導体チップ待機時で0mA、および動作時で10mAである。
【０１３３】
このため、図１０で示される、従来用いられる水平駆動回路の駆動時には、１０個の半導体チップ全てが駆動するために、消費電流は（15mA＋10mA）×10（チップ数）で表され、250mAとなる。
【０１３４】
また、図１で示される、本発明における水平駆動回路の第１の実施形態の駆動時には、２個の半導体チップのみが駆動するために、消費電流は（15mA＋10mA）×2（チップ数）で表され、50mAとなる。
【０１３５】
上記に示すように、本発明における水平駆動装置は、全ての半導体チップが駆動するわけではないために、従来用いられている水平駆動装置と比べて、消費電流が削減できるという効果を有する。
【０１３６】
また、本発明における水平駆動装置は、全ての半導体チップが駆動するわけではない。このため、クロック信号およびデータ信号を出力するためのタイミングコントローラに内蔵されている駆動トランジスタの能力を減少させることが可能となる。具体的には、本発明における水平駆動装置の第１の実施形態では、同時に最大２個の半導体チップしか駆動させない。このため、タイミングコントローラに内蔵されている駆動トランジスタは、２個の半導体チップを駆動させるために必要な能力を必要とする。また、図１０で示される、従来用いられる水平駆動回路は１０個の半導体チップ全てを駆動させる。このため、タイミングコントローラに内蔵されている駆動トランジスタは、１０個の半導体チップを駆動させるために必要な能力を必要とする。。このことから、本発明における水平駆動装置の第１の実施形態では、従来用いられる水平駆動回路と比べて、タイミングコントローラに内蔵されている駆動トランジスタの駆動能力が約1/5でよい。この結果として、本発明における水平駆動装置は、トランジスタのサイズを小型化することが可能であるという効果を有する。
【０１３７】
【発明の効果】
本発明における水平駆動装置は、消費電流を削減することが可能である。
【０１３８】
また、本発明における水平駆動装置は、トランジスタのサイズを小型化することが可能である。
【図面の簡単な説明】
【図１】本発明における水平駆動装置の第１の実施形態の構成を示す。
【図２】本発明における水平駆動回路の第１の実施形態の動作を示すタイムチャートである。
【図３】本発明における水平駆動回路の第１の実施形態での半導体チップの構成を示す。
【図４】本発明における水平駆動回路の第１の実施形態での差動入力回路の構成を示す。
【図５】本発明における水平駆動装置の第２の実施形態での半導体チップの構成を示す。
【図６】本発明における水平駆動装置の第２の実施形態での半導体チップの動作を示すタイムチャートである。
【図７】本発明における水平駆動装置の第３の実施形態の構成を示す。
【図８】本発明における水平駆動回路の第３の実施形態の動作を示すタイムチャートである。
【図９】従来用いられている液晶表示装置の構成を示す。
【図１０】従来用いられている水平駆動装置の構成を示す。
【図１１】従来用いられている水平駆動回路の構成を示す。
【符号の説明】
１  水平駆動装置
２，２−１，２−２，２−３，２−４，２−（ｎ−１），２−ｎ  半導体チップ
３，３−１，３−２，３−３，３−４，３−（ｎ−１），３−ｎ  入力端子
４，４−１，４−２，４−３，４−４，４−（ｎ−１），４−ｎ  出力端子
５  第１の外部端子
６  第２の外部端子
７  スタートパルス入力端子
８  スタートパルス出力端子
１１  ラッチ回路
１２  スイッチ部
１３  第１の差動入力回路
１４  第２の差動入力回路
１５  第１のレジスタ回路
１５−１，１５−２，１５−３，１５−（ｊ−１），１５−ｊ  フリップフロップ
１６  第２のレジスタ回路
１６ａ  第１のデータレジスタ
１６ｂ  第２のデータレジスタ
１６ｃ  レジスタ部
１７  接地
１８  第３の差動入力回路
１９  フリップフロップ回路
２１  端子
２２  第１の回路部
２２ａ  第１のＰチャネルトランジスタ
２２ｂ  第２のＰチャネルトランジスタ
２２ｃ  第１のＮチャネルトランジスタ
２２ｄ  第２のＮチャネルトランジスタ
２２ｅ  第３のＮチャネルトランジスタ
２２ｆ  第４のＮチャネルトランジスタ
２２ｇ  接地
２３  第２の回路部
２３ａ  第３のＰチャネルトランジスタ
２３ｂ  第４のＰチャネルトランジスタ
２３ｃ  第５のＮチャネルトランジスタ
２３ｄ  第６のＮチャネルトランジスタ
２４  波形整形回路部
２４ａ  第１の端子
２４ｂ  第２の端子
２５  第１のＮＡＮＤゲート
２６  第２のＮＡＮＤゲート
２７  インバータ回路
２８  インバータ回路
２９  タイミングコントローラの内部端子
３０  外部タイミングコントローラの駆動回路
３０ａ  第７のＮチャネルトランジスタ
３０ｂ  第８のＮチャネルトランジスタ
３０ｃ  接地
３１  外部端子
１０１  液晶表示装置
１０２  表示デバイス
１０３  垂直駆動回路
１０４  水平駆動回路
１１１，１１１−１，１１１−２，１１１−３，１１１−ｎ  水平駆動回路
１１３  第１の差動入力回路
１１４  第２の差動入力回路
１１５  第１のレジスタ回路
１１５−１，１１５−２，１１５−３，１１５−（ｊ−１），１１５−ｊ  フリップフロップ
１１６  第２のレジスタ回路
１１６ａ  第１のデータレジスタ
１１６ｂ  第２のデータレジスタ
１１６ｃ  レジスタ部
１１８  第３の差動入力回路
１１９  スタートパルス入力端子
１２０  スタートパルス出力端子
Ｄ１  制御信号
Ｄ２  信号
Ｄ２ａ  クロック信号
Ｄ２ａ−１，Ｄ２ａ−２  クロック信号入力端子
Ｄ２ｂ  第１のデータ信号
Ｄ２ｂ−１，Ｄ２ｂ−２  データ信号入力端子
Ｄ２ｃ  第２のデータ信号
Ｄ２ｃ−１，Ｄ２ｃ−２  データ信号入力端子
Ｄ３  制御信号
Ｄ４  制御信号
Ｄ４’  制御信号
Ｄ５  ノード
Ｄ６  ノード
Ｄ７  ノード
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５  パルス信号
Ｐ６，Ｐ７，Ｐ８  パルス信号
Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２  パルス信号
Ｄ１０１  入力信号
Ｄ１０２ａ  クロック信号
Ｄ１０２ａ−１，Ｄ１０２ａ−２  クロック信号入力端子
Ｄ１０２ｂ  第１のデータ信号
Ｄ１０２ｂ−１，Ｄ１０２ｂ−２  データ信号入力端子
Ｄ１０２ｃ  第２のデータ信号
Ｄ１０２ｃ−１，Ｄ１０２ｃ−２  データ信号入力端子
【図１】
0004190706.tif 000002
【図２】
0004190706.tif 000003
【図３】
0004190706.tif 000004
【図４】
0004190706.tif 000005
【図５】
0004190706.tif 000006
【図６】
0004190706.tif 000007
【図７】
0004190706.tif 000008
【図８】
0004190706.tif 000009
【図９】
0004190706.tif 000010
【図１０】
0004190706.tif 000011
【図１１】
0004190706.tif 000012