(57)【特許請求の範囲】
【請求項１】
主要部メサを備える半導体光集積素子であって、
前記主要部メサは、所定の軸方向に配置された発光デバイス部、分離部および変調デバイス部を備え、前記発光デバイス部は、前記分離部を介して前記変調デバイス部と光学的に結合されており、
前記発光デバイス部は、III−Ｖ族半導体を含む活性層を有しており前記所定の軸方向に伸びる第１の半導体メサ部を備え、
前記変調デバイス部は、III−Ｖ族半導体を含む活性層を有しており前記第１の半導体メサ部と光学的に結合され前記所定の軸方向に伸びる第２の半導体メサ部を備え、
前記主要部メサは、前記第１および前記第２の半導体メサ部上にクラッド層として共通に設けられた第１導電型のIII−Ｖ族半導体層を備え、前記III−Ｖ族半導体層は、前記発光デバイス部、前記分離部および前記変調デバイス部にそれぞれ設けられた第１〜第３の領域を有しており、前記III−Ｖ族半導体層は前記第２の領域に凹部を有しており、
前記主要部メサは、前記III−Ｖ族半導体層の前記第１の領域上に設けられ順バイアスを印加するための第１の電極と、および前記III−Ｖ族半導体層の前記第３の領域上に設けられ逆バイアスの変調信号を印加するための第２の電極と、前記第１導電型と異なる第２導電型であって前記凹部に設けられたIII−Ｖ族半導体部と、前記第２導電型のIII−Ｖ族半導体部上に設けられており前記第１導電型のIII−Ｖ族半導体層と前記第２導電型のIII−Ｖ族半導体部との間に逆バイアスを印加するための第３の電極と、前記第１の電極と前記第３の電極とを接続する導体部とを備え、
前記変調デバイス部は、前記逆バイアスの変調信号に応じた光吸収により前記発光デバイス部からの光を変調する、半導体光集積素子。
【請求項２】
前記分離部の前記主要部メサの幅は、前記発光デバイス部および前記変調デバイス部の少なくともいずれかの幅より小さい、請求項１に記載された半導体光集積素子。
【請求項３】
前記III−Ｖ族半導体層の前記凹部直下の前記第２の領域の厚さは、前記第１及び第３の領域の厚さより小さい、請求項１または請求項２に記載の半導体光集積素子。
【請求項４】
前記第２の半導体メサ部は、前記活性層上に設けられた光ガイド層を有し、前記クラッド層は、前記光ガイド層上に設けられており、
前記凹部の底は前記クラッド層内にある、請求項１〜請求項３のいずれかに記載の半導体光集積素子。
【請求項５】
前記第１導電型は前記第２導電型と逆導電型であり、
前記第２導電型のIII−Ｖ族半導体部のドーパント濃度は、５×１０１７ｃｍ−３以下である、請求項１〜請求項４のいずれかに記載の半導体光集積素子。
【請求項６】
前記第２導電型のIII−Ｖ族半導体部は、アンドープ半導体を含む、請求項１〜請求項５のいずれかに記載の半導体光集積素子。
【請求項７】
前記発光デバイス部は、前記第１の電極に接続された第１のコンタクト層を更に備え、
前記変調デバイス部は、前記第２の電極に接続された第２のコンタクト層を更に備える、請求項１〜請求項６のいずれかに記載の半導体光集積素子。
【請求項８】
前記III−Ｖ族半導体部のエッジは、前記第１および前記第２のコンタクト層の各々のエッジから離れている、請求項７に記載の半導体光集積素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体光集積素子およびその製造方法に関する。
【０００２】
【従来の技術】
半導体レーザダイオードおよび変調器が集積化された半導体光集積素子が光通信システムに使用されつつある。半導体光集積素子においては、半導体レーザダイオード(Semiconductor Laser Diode：ＬＤ)は直流駆動され、ＬＤから放射されるレーザ光は光吸収変調器(Electroabsorption：ＥＡ)により高速変調される。
【０００３】
【発明が解決しようとする課題】
上記構成の半導体光集積素子では、ＬＤとＥＡ素子との間で十分な電気的アイソレーションが必要となる。一般に、ＬＤにおいては、注入キャリア密度が変化すると発光波長が変動してしまう。ＬＤとＥＡ素子との電気的アイソレーションが不十分である場合は、ＥＡ素子に印加する変調信号によりＬＤへの注入キャリア密度が変化することとなる。そのため、レーザ光の発振波長が変動してしまう。光通信システムにおいて光信号を長距離伝送する際には、この波長変動のため信号波形に歪が生じることとなる。すなわち、信号伝送距離が制限されてしまう。これを防ぐためには、ＬＤとＥＡ素子とを分離する領域(以下、分離部)における抵抗(以下、分離抵抗)を向上させることが重要である。
【０００４】
分離抵抗を向上させるために分離部にプロトンを注入する方法が知られている。しかしながら、本発明者らの知見によれば、この方法では、プロトンが注入された部分には結晶欠陥が生じる可能性がある。
【０００５】
本発明は、発光デバイスと変調デバイスとの間のリーク電流を低減できる構造を備える半導体光集積素子およびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の一側面に係る半導体光集積素子は、主要部メサを備える半導体光集積素子であって、前記主要部メサは、所定の軸方向に配置された発光デバイス部、分離部および変調デバイス部を備え、前記発光デバイス部は、前記分離部を介して前記変調デバイス部と光学的に結合されており、前記発光デバイス部は、III−Ｖ族半導体を含む活性層を有しており前記所定の軸方向に伸びる第１の半導体メサ部を備え、前記変調デバイス部は、III−Ｖ族半導体を含む活性層を有しており前記第１の半導体メサ部と光学的に結合され前記所定の軸方向に伸びる第２の半導体メサ部を備え、前記主要部メサは、前記第１および前記第２の半導体メサ部上にクラッド層として共通に設けられた第１導電型のIII−Ｖ族半導体層を備え、前記III−Ｖ族半導体層は、前記発光デバイス部、前記分離部および前記変調デバイス部にそれぞれ設けられた第１〜第３の領域を有しており、前記III−Ｖ族半導体層は前記第２の領域に凹部を有しており、前記主要部メサは、前記III−Ｖ族半導体層の前記第１の領域上に設けられ順バイアスを印加するための第１の電極と、および前記III−Ｖ族半導体層の前記第３の領域上に設けられ逆バイアスの変調信号を印加するための第２の電極と、前記第１導電型と異なる第２導電型であって前記凹部に設けられたIII−Ｖ族半導体部と、前記第２導電型のIII−Ｖ族半導体部上に設けられており前記第１導電型のIII−Ｖ族半導体層と前記第２導電型のIII−Ｖ族半導体部との間に逆バイアスの変調信号を印加するための第３の電極と、前記第１の電極と前記第３の電極とを接続する導体部とを備える。前記変調デバイス部は、前記逆バイアスの変調信号に応じた光吸収により前記発光デバイス部からの光を変調する。
【０００７】
上記構成の半導体光集積素子は、第１導電型のIII−Ｖ族半導体層の第１および第３の領域の間に位置する第２の領域に凹部を有する。この凹部には、第２導電型III−Ｖ族半導体部が設けられている。この第２導電型III−Ｖ族半導体部は、第１および第２の電極の間を流れるリーク電流を妨げる役割を果たす。したがって、第１および第２の電極の間のリーク電流が低減される。
【０００８】
本発明の他の側面に係る半導体光集積素子は、所定の軸方向に配置された発光デバイス部、分離部および変調デバイス部を備え、発光デバイス部は、分離部を介して変調デバイス部と光学的に結合されている。発光デバイス部、変調デバイス部および分離部の各々は、所定の軸方向に伸びIII−Ｖ族半導体を含む活性層を有する半導体メサ部を備える。発光デバイス部は、第１の電極を半導体メサ部上に備え、変調デバイス部は、第２の電極を半導体メサ部上に備える。分離部の半導体メサ部の幅は、発光デバイス部および変調デバイス部の少なくともいずれかの半導体メサ部の幅より小さい。
【０００９】
上記構成によれば、発光デバイス部と変調デバイス部との間に位置する分離部において、半導体メサ部の幅は、発光デバイス部および変調デバイス部の少なくともいずれかにおける半導体メサ部の幅よりも狭い。このため、発光デバイス部に設けられる第１の電極と、変調デバイス部に設けられる第２の電極との間を流れるリーク電流の経路が狭められ、この経路の電気抵抗が増大する。したがって、第１および第２の電極間を流れるリーク電流が低減される。
【００１０】
また、発光デバイス部、分離部および変調デバイス部の各々は、半導体メサ部上に設けられた第１導電型のIII−Ｖ族半導体層を更に備え、III−Ｖ族半導体層は所定の軸方向に設けられた第１〜第３の領域を有しており、III−Ｖ族半導体層は第２の領域に凹部を有しており、第１導電型と異なる第２導電型であって凹部に設けられたIII−Ｖ族半導体部を備えると好ましい。このようにすれば、III−Ｖ族半導体部により、第１および第２の電極間を流れるリーク電流の経路は更に狭くなる。したがって、このリーク電流は低減される。
【００１１】
第２の半導体メサ部は、活性層上に設けられた光ガイド層と、光ガイド層上に設けられたクラッド層とを含み、凹部の底はクラッド層内にあると好適である。このようにすれば、凹部に設けられるIII−Ｖ族半導体部により、第１および第２の電極の間のリーク電流が一層低減される。
【００１２】
また、第１導電型は第２導電型は逆導電型であり、第２導電型のIII−Ｖ族半導体部のドーパント濃度は、５×１０17ｃｍ-3以下であると好適である。このようにすれば、III−Ｖ族半導体部とIII−Ｖ族半導体層との界面に空乏層が形成される。III−Ｖ族半導体部の不純物濃度が５×１０17ｃｍ-3以下であれば、III−Ｖ族半導体部に広がる空乏層の厚みを十分に確保することができる。そのため、当該界面でのブレークダウンの発生が防止される。よって、ブレークダウンにより発生するリーク電流が防止される。
【００１３】
また、第２導電型のIII−Ｖ族半導体部は、アンドープ半導体を含む。このようにしても、III−Ｖ族半導体部は、第１および第２の電極の間を流れるリーク電流の経路を狭めることができる。よって、リーク電流は低減される。
【００１４】
上記の半導体光集積素子は、第２導電型のIII−Ｖ族半導体部上に設けられた第３の電極を更に備えると好適である。このようにすれば、III−Ｖ族半導体部と第２の電極下のIII−Ｖ族半導体層との界面に逆バイアスが印加されることとなる。よって、III−Ｖ族半導体層を介して第１および第２の電極間を流れるリーク電流が低減される。
【００１５】
また、上記の半導体光集積素子は、発光デバイス部のためのコンタクト層と、変調デバイス部のための別のコンタクト層とを更に備えると好ましい。このようにすれば、コンタクト層を介するリーク電流が防止される。また、オーム接触性の電極が容易に実現される。
【００１６】
また、上記のIII−Ｖ族半導体部のエッジは、第１および第２のコンタクト層の各々のエッジから離れていると好ましい。III−Ｖ族半導体部のエッジと、第１および第２のコンタクト層の各々のエッジとが接していると、第１および第２のコンタクト層の間をIII−Ｖ族半導体部を介してリーク電流が流れる可能性がある。しかし、III−Ｖ族半導体部のエッジは第１および第２のコンタクト層の各々のエッジから離れていれば、このようなリーク電流が防止される。
【００１７】
本発明の一側面に係る半導体光集積素子を製造する方法は、(１)第１および第２の半導体部、並びに第１および第２の半導体部上に位置する第３の半導体部を基板に形成する工程を備える。この工程では、第１の半導体部は、III−Ｖ族半導体を含む半導体多層構造を有しており基板の第１の領域に位置しており、第２の半導体部は、III−Ｖ族半導体を含む半導体多層構造を有しており基板の第２の領域に位置しており、第３の半導体部は、第１導電型のIII−Ｖ族半導体を含むよう形成される。当該方法はまた、(２)第３の半導体部に凹部を形成する工程を備え、(３)凹部に、第２導電型のIII−Ｖ族半導体を含む半導体部を形成する工程を備え、(４)第１〜第３の半導体部をエッチングして半導体メサを形成する工程を備える。ここで、半導体メサは、所定の軸方向に配置された第１〜第３のメサ部を有しており、凹部は、半導体メサの第２のメサ部上に位置する。
【００１８】
本発明の一側面に係る半導体光集積素子を製造する方法は、(１)第１および第２の半導体部、並びに第１および第２の半導体部上に位置する第３の半導体部を基板に形成する工程を備える。この工程では、第１の半導体部は、III−Ｖ族半導体を含む半導体多層構造を有しており基板の第１の領域に位置しており、第２の半導体部は、III−Ｖ族半導体を含む半導体多層構造を有しており基板の第２の領域に位置しており、第３の半導体部は、第１導電型のIII−Ｖ族半導体を含む。また、当該方法は、(２)第１〜第３の半導体部をエッチングして半導体メサを形成する工程を備える。ここで、半導体メサは、所定の軸方向に配置された第１〜第３のメサ部を有しており、半導体メサの第２のメサ部の幅は、第１および第３のメサ部の少なくともいずれかのメサ部の幅より小さく形成される。
【００１９】
上記方法は、第３の半導体部に凹部を形成する工程と、凹部に、第２導電型のIII−Ｖ族半導体を含む半導体部を形成する工程と、を更に備えると好適である。凹部を形成する工程では、半導体メサの第２のメサ部上に位置するよう形成される。
【００２０】
また、第１のメサ部に第１の電極、第２導電型のIII−Ｖ族半導体を含む半導体部上に第２の電極、および第３のメサ部に第３の電極を形成する工程を更に備えると好適である。
【００２１】
さらに、凹部を形成する工程に先だって、コンタクト膜を形成する工程を備え、凹部を形成する工程は、第２の領域上に開口部を有するマスクを用いて、コンタクト膜および第３の半導体部に凹部を形成する工程を含み、半導体部を形成する工程は、マスクを用いて半導体部を形成する工程を含むと好適である。
【００２２】
また、凹部を形成する工程は、第２の領域上に開口部を有するマスクを用いて、第３の半導体部に凹部を形成する工程を含み、半導体部を形成する工程は、マスクを用いて半導体部を形成する工程を含むと好ましい。
【００２３】
【発明の実施の形態】
以下、図面を参照しながら、本発明に係る半導体光集積素子の好適な実施形態を説明する。なお、図面の説明においては、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態では、III−Ｖ族半導体光集積素子について説明する。
【００２４】
（第１の実施形態）
図１(ａ)は、第１の実施形態による半導体光集積素子の斜視図である。図１(ｂ)は、図１(ａ)のＩ−Ｉ線に沿う断面図である。図１(ａ)を参照すると、半導体光集積素子１は、ｎ型ＩｎＰから成る基板２上を備える。半導体光集積素子１には、トレンチ１９ａ，１９ｂが設けられている。これらにより、半導体光集積素子１には所定の軸方向に伸びる主要部メサ５０が規定される。主要部メサ５０は、所定の軸方向に配置された発光デバイス部１１０、変調デバイス部１２０、および分離部１３０を有する。分離部１３０は、発光デバイス部１１０と変調デバイス部１２０との間に設けられている。
【００２５】
図１(ｂ)を参照すると、発光デバイス部１１０は、ｎ型クラッド層３ｍ、光ガイド層４ｍ、活性層５ｍ、光ガイド層６ｍ、およびｐ型の第１クラッド層７ｍを有する。これらの半導体層は、基板２上に設けられており、活性層５ｍは、光ガイド層４ｍおよび６ｍの間に設けられており、活性層５ｍ並びに光ガイド層４ｍおよび６ｍは、クラッド層３ｍと第１クラッド層７ｍとの間に設けられている。また、光ガイド層６ｍとｐ型第１クラッド層７ｍとの界面には回折格子６ａが設けられている。これらの半導体層により、半導体レーザ素子部が構成される。変調デバイス部１２０は、ｎ型クラッド層１３ｍ、光ガイド層１４ｍ、活性層１５ｍ、光ガイド層１６ｍ、ｐ型の第１クラッド層１７ｍ、およびコンタクト層９ｂを有する。これらの半導体層は、基板２上に設けられており、活性層５ｍは、光ガイド層１４ｍおよび１６ｍの間に設けられており、活性層１５ｍ並びに光ガイド層１４ｍおよび１６ｍは、クラッド層１３ｍと第１クラッド層１７ｍとの間に設けられている。これらの半導体層により、ＥＡ型変調素子部が構成される。
【００２６】
半導体層３ｍ〜７ｍから成る半導体部は、半導体層１３ｍ〜１７ｍから成る半導体部と境界Ｂにおいて接合されている。本実施形態では、分離部１３０は、変調デバイス部１２０と同じ半導体層により構成されているがこれに限定されるものではない。また、図１(ｂ)では、回折格子６ａは、光ガイド層６ｍと第１クラッド層７ｍとの間に形成されているが、クラッド層３ｍと光ガイド層４ｍとの間に設けられてもよい。
【００２７】
上記各層の構成元素およびドーパントを例示すると、以下の通りである。なお、簡単のため、ＧａxＩｎ1-xＡｓyＰ1-y半導体(０≦ｘ≦１，０≦ｙ≦１)をＧａＩｎＡｓＰと記す。
・ｎ型クラッド層３ｍ，１３ｍ    ：ＳｉドープＩｎＰ
・光ガイド層４ｍ，１４ｍ        ：アンドープＧａＩｎＡｓＰ
・活性層５ｍ，１５ｍ            ：アンドープＧａＩｎＡｓＰ
・光ガイド層６ｍ，１６ｍ        ：アンドープＧａＩｎＡｓＰ
・ｐ型第１クラッド層７ｍ，１７ｍ：ＺｎドープＩｎＰ
【００２８】
活性層５ｍ，１５ｍは、ＧａＩｎＡｓＰから成る多重量子井戸(Multi-Quantum Well：ＭＱＷ)構造を備えている。ここで、活性層５ｍにおけるＭＱＷ構造は、半導体光集積素子１から放射される光が所望の波長λを有するように決定される。また、活性層１５ｍにおけるＭＱＷ構造は、当該ＭＱＷ構造のフォトルミネセンス波長λpl1が発振波長λよりも５０ｎｍ程度短くなるよう決定される。光ガイド層４ｍ，６ｍ，１４ｍ，１６ｍの組成比ｘ，ｙは、当該ガイド層のエネルギーバンドギャップ(以下、Ｅｇ)に対応するフォトルミネセンス波長λpl2が波長λpl1よりも短くなるよう決定される。また、上記の通り、ｎ型クラッド層３ｍ，１３ｍおよびｐ型第１クラッド層７ｍ，１７ｍは、ＩｎＰから構成されるため、活性層および光ガイド層に比べ高い屈折率を有する。
【００２９】
図１(ｂ)を参照すると、半導体光集積素子１は、ｐ型の第２クラッド層８ｍを更に有する。第２クラッド層８ｍは、発光デバイス部１１０、変調デバイス部１２０、および分離部１３０のために共通に設けられている。第２クラッド層８ｍは、ｐ型第１クラッド層７ｍ，１７ｍと同様にｐ型ＩｎＰから構成される。よって、第２クラッド層８ｍは、第１クラッド層７ｍ，１７ｍと共に、レーザ光を光ガイド層および活性層に閉じ込めるために役立つ。活性層５ｍ、光ガイド層４ｍおよび６ｍ、並びにクラッド層３ｍおよび７ｍは、光導波路Ｗ1の主要な構成要素である。また、活性層１５ｍ、光ガイド層１４ｍおよび１６ｍ、並びにクラッド層１３ｍおよび１７ｍは、光導波路Ｗ2の主要な構成要素である。
【００３０】
また、第２クラッド層８ｍは、第１の部分８０ａ、第２の部分８０ｂ、および第３の部分８０ｃを有する。第１の部分８０ａには、コンタクト層９ａを介して発光デバイス部１１０用の電極９０ａが形成されている。第３の部分８０ｃには、コンタクト層９ｂを介して変調デバイス部１２０用の電極９０ｂが形成されている。また、基板２の裏面には、発光デバイス部１１０および変調デバイス部１２０に共通に使用される電極９０ｃが形成されている。
【００３１】
第２の部分８０ｂには、光導波路Ｗ1，Ｗ2の延在方向と交差する方向に伸びる凹部が設けられている。この凹部は、本実施形態では、第１クラッド層１７ｍに達することがない程度に深く設けられると共に、コンタクト層９ａ，９ｂに接することがない程度に広く設けられている。ただし、凹部は、光ガイド層１６ｍに至ることがなければ、第１クラッド層１７ｍ内にまで達しても良い。この凹部には、ｎ型の半導体、例えば、ｎ型のＩｎＰから構成される半導体埋込部８０ｅが設けられている。第２クラッド層８ｍと半導体埋込部８０ｅとはホモ接合を構成している。また、第２クラッド層８ｍと半導体埋込部８０ｅとは、ｐｎ接合を構成している。故に、第２クラッド層８ｍおよび半導体埋込部８０ｅには空乏層が広がる。半導体埋込部８０ｅのｎ型不純物濃度は、例えば、５×１０17ｃｍ-3以下とすると好ましい。この不純物濃度が５×１０17ｃｍ-3よりも高いと、半導体埋込部８０ｅと第２クラッド層８ｍとの界面に生じる空乏層が半導体埋込部８０ｅにおいて十分な厚さで形成されない。当該接合部に逆バイアス電圧が印加される際、ブレークダウンが生じ、接合部を電流が流れてしまう。すなわち、リーク電流が発生してしまうこととなる。また、半導体埋込部８０ｅは意図的なドーピングを行わずに形成された半導体で構成されていてもよい。この形態でも、半導体埋込部８０ｅと第２クラッド層８ｍとはホモ接合を構成する。この場合には、半導体埋込部８０ｅのＩｎＰのｎ型不純物濃度は１×１０14ｃｍ-3未満となり、半導体埋込部８０ｅは、高抵抗の半導体部となり、また、空乏化している。
【００３２】
以下、半導体光集積素子１の動作について説明する。図１(ｂ)を参照すると、発光デバイス部１１０では、電極９０ａは直流電源９１の陽極に接続され、電極９０ｃは電源９１の陰極に接続されている。故に、発光デバイス部１１０には順バイアス電圧が印加される。変調デバイス部１２０では、電極９０ｂは、電源９２の陰極に接続され、電極９０ｃは電源９２の陽極に接続されている。故に、変調デバイス部１２０には逆バイアス電圧が印加される。電源９２は、変調信号Ｓを受け、変調信号Ｓに応じた電圧を出力することができる。変調信号Ｓは例えばパルス信号であってよい。電極９０ｃは、発光デバイス部１１０および変調デバイス部１２０に共用されている。
【００３３】
発光デバイス部１１０に上述の通り電圧が印加されると、発光デバイス部１１０の活性層５ｍから光が放射される。すると、レーザ発振が起こり、レーザ光が光導波路内を伝搬する。
【００３４】
変調デバイス部１２０に十分に小さい電圧、例えば、０ボルトが印加されているときには、活性層１５ｍの実質的な吸収端波長は発振波長λに比べ短いため、レーザ光は吸収されることなく活性層１５ｍを伝搬する。しかし、変調デバイス部１２０に十分に大きい逆バイアス電圧が印加されると、活性層１５ｍにおいて量子閉じ込めシュタルク効果(ＱＣＳＥ：Quantum Confined Stark Effect)が生じ、この効果により光が吸収される。よって、変調信号Ｓに応じた逆バイアス電圧が電源９２から変調デバイス部１２０に印加されると、レーザ光が変調信号Ｓに応じて変調されて半導体光集積素子１から放射される。
【００３５】
第１の実施形態の半導体光集積素子１は、発光デバイス部１１０、変調デバイス部１２０、および分離部１３０を同一の基板上に備える。発光デバイス部１１０には半導体レーザ素子部が構成され、変調デバイス部には変調素子部が構成されている。また、発光デバイス部１１０と変調デバイス部１２０との間には、分離部１３０が形成されている。分離部１３０では第２クラッド層８ｍに半導体埋込部８０ｅが設けられている。第２クラッド層８ｍがｐ型ＩｎＰで構成されるのに対し、半導体埋込部８０ｅはｎ型ＩｎＰで構成される。すなわち、電極９０ａ，９０ｂの間には、ｐ−ｎ−ｐ構造が形成されるため、発光デバイス部１１０における第２クラッド層は、変調デバイス部１２０における第２クラッド層と、半導体埋込部８０ｅ直下の第２クラッド層を介して接続されている。半導体埋込部８０ｅ直下の第２クラッド層８ｍの厚さは、発光デバイス部１１０および変調デバイス部１２０の第２クラッド層８ｍの厚さよりも小さい。故に、半導体埋込部８０ｅ直下の第２クラッド層８ｍの部分の抵抗は高くなる。したがって、電極９０ａ，９０ｂ間で第２クラッド層８ｍを介して生じるリーク電流が低減される。
【００３６】
図１(ａ)を参照すると、主要部メサ５０には、その側面５０ａ，５０ｂの間隔が、発光デバイス部１１０および変調デバイス部１２０における間隔に比べて分離部１３０において狭い狭小部５０ｃが設けられている。狭小部５０ｃにおいては、第２クラッド層８ｍの幅もまた、発光デバイス部１１０および変調デバイス部１２０における第２クラッド層８ｍの幅より狭い。故に、電極９０ａ，９０ｂ間で第２クラッド層８ｍを介して生じるリーク電流が流れる経路の断面積が縮小されることとなる。したがって、電極９０ａ，９０ｂ間で第２クラッド層８ｍを介して生じるリーク電流が一層低減される。
【００３７】
また、半導体埋込部８０ｅは、第２クラッド層８ｍと同じ半導体(ＩｎＰ)で形成されるため、第２クラッド層８ｍと等しい屈折率を有する。したがって、光導波路を伝搬するレーザ光の強度に損失が生じることは殆どない。なお、半導体埋込部８０ｅを構成する半導体の屈折率は、分離部１３０を通過する光の損失が実用的な範囲で、第２クラッド層８ｍの屈折率と異なっていてもよい。
【００３８】
（第２の実施形態）
続いて、第２の実施形態による半導体光集積素子１００について説明する。この半導体光集積素子１００は、半導体埋込部８０ｅ上に電極が設けられる点を除き、第１の実施形態による半導体光集積素子１と同一の構造を有する。以下、相違点を中心に説明する。
【００３９】
図２は、第２の実施形態による半導体光集積素子１００の断面図である。半導体光集積素子１００の構造は、第１の実施形態による半導体光集積素子１のI−I線に対応する断面において示されており、この断面は図１(ｂ)の断面に対応する。図２を参照すると、半導体埋込部８０ｅ上に電極９０ｄが設けられている。また、半導体光集積素子１００の動作時には、図２に示す通り、電極９０ｄと電極９０ａとが接続される。この接続により、電極９０ａと電極９０ｄとは同電位に保たれる。また、半導体光集積素子１００は、電極９０ａと電極９０ｄとを接続する導体部を有してもよい。
【００４０】
図２を参照すると、半導体光集積素子１００を動作させる場合には、電極９０ｃに対し、電極９０ａは正電位に保たれ、電極９０ｂは負電位に保たれる。よって、電極９０ａは電極９０ｂより常に高電位に保たれる。電極９０ａと電極９０ｄとは接続されているため、電極９０ｄもまた電極９０ｂに対して正電位に保たれる。このため、半導体埋込部８０ｅ(ｎ型ＩｎＰ)と、第２クラッド層８ｍの第３の部分８０ｃ(ｐ型ＩｎＰ)との間に逆バイアス電圧が印加されることとなる。逆バイアスの印加により、空乏層が第２クラッド層８ｍ側へ広がる。故に、電極９０ａ，９０ｂ間で第２クラッド層８ｍを介して生じるリーク電流の経路が更に狭められる。したがって、リーク電流が更に低減される。
【００４１】
（第３の実施形態）
図３(ａ)〜(ｃ)、図４(ａ)〜(ｃ)、図５(ａ)〜(ｃ)、図６(ａ)〜(ｃ)、図７(ａ)〜(ｃ)、図８(ａ)〜(ｃ)、および図９を参照しながら、本発明の第３の実施形態による半導体光集積素子を製造する方法を説明する。以下では、半導体光集積素子１が製造される場合について説明する。
【００４２】
（半導体レーザ用多層膜の形成工程）
先ず、図３(ａ)を参照しながら、半導体レーザ用多層膜の形成工程を説明する。ｎ型ＩｎＰから構成される基板２上に、ｎ型クラッド膜３、光ガイド膜４、活性層膜５、および光ガイド膜６が順に成長される。これらの膜３〜６の成長には、有機金属気相成長法(ＭＯＣＶＤ)が使用されることができる。これらの膜３〜６の構成元素、ドーパントおよび厚さを例示すれば、
・ｎ型クラッド膜３  ：ＳｉドープＩｎＰ、２００ｎｍ
・光ガイド膜４      ：アンドープＧａＩｎＡｓＰ、５０ｎｍ
・活性層膜５        ：アンドープＧａＩｎＡｓＰ、１５０ｎｍ
・光ガイド膜６      ：アンドープＧａＩｎＡｓＰ、５０ｎｍ
である。活性層膜５は、ＧａＩｎＡｓＰ半導体から成るＭＱＷを備える。
【００４３】
次に、光ガイド膜６の表層部に回折格子６ａが形成される。回折格子６ａは、例えば、リソグラフィおよびエッチングを用いて当該表層部に周期的な複数の溝を形成することにより形成される。続いて、回折格子６ａ上にｐ型の第１クラッド膜７がＭＯＣＶＤ法によりエピタキシャル成長される。第１クラッド膜７の構成元素、ドーパント、および厚さを例示すれば、
・第１クラッド膜７  ：ＺｎドープＩｎＰ、２００ｎｍ
である。ＭＯＣＶＤ法によれば、回折格子６ａ上に成長された場合であっても、２００ｎｍ程度の厚さの第１クラッド膜７の表面は平坦化される。以上で、半導体レーザ用の多層膜１０の形成が終了する。
【００４４】
（第１マスクの形成工程）
図３(ｂ)を参照すると、第１クラッド膜７上に第１マスク層１１が形成されている。第１マスク層１１は、多層膜１０のうち半導体レーザ素子部とされるべき部分を覆っている。また、第１マスク層１１は、シリコン窒化膜(ＳｉＮ)からなり、ＣＶＤ法、フォトリソグラフィ、およびエッチングといった方法により形成される。なお、第１マスク層１１は、シリコン酸化膜(ＳｉＯ2膜)、およびシリコン窒化酸化膜(ＳｉＯＮ膜)といった絶縁性シリコン化合物膜から構成されてよい。
【００４５】
（第１のエッチング工程）
続いて、図３(ｃ)を参照しながら、エッチング工程について説明する。第１マスク層１１を用い、半導体多層膜１０をエッチングする。このエッチングは、例えば反応性イオンエッチング(Reactive Ion Etching：ＲＩＥ)法により行われる。このエッチングにより、第１マスク層１１の形成されていない部分の多層膜１０が除去され、基板２の主面２ａが露出する。
【００４６】
（変調デバイス用多層膜の形成工程）
次に、図４(ａ)を参照しながら、変調デバイス用多層膜の形成工程について説明する。この工程では、第１マスク層１１を残したまま、基板２の主面２ａ上に、ｎ型クラッド膜１３、光ガイド膜１４、活性層膜１５、光ガイド膜１６、および第１クラッド膜１７が順に成長される。
【００４７】
これらの膜１３〜１７の構成元素、ドーパントおよび厚さを例示すれば、
・ｎ型クラッド膜１３：ＳｉドープＩｎＰ、２００ｎｍ
・光ガイド膜１４    ：アンドープＧａＩｎＡｓＰ、５０ｎｍ
・活性層膜１５      ：アンドープＧａＩｎＡｓＰ、１５０ｎｍ
・光ガイド膜１６    ：アンドープＧａＩｎＡｓＰ、５０ｎｍ
・第１クラッド膜１７：ＺｎドープＩｎＰ、２００ｎｍ
である。活性層膜１５は、ＧａＩｎＡｓＰ半導体から成るＭＱＷといった量子井戸構造を備える。これまでの工程によって、変調デバイス用の多層膜２０が形成される。
【００４８】
多層膜１０および２０内の各膜の厚さは、後の工程において膜１３〜１７から形成される光導波路Ｗ2が、後の工程において膜３〜７から形成される光導波路Ｗ1に光学的に結合されるように決定されている。
【００４９】
（メサ形成工程）
図４(ｃ)を参照しながら、メサ形成工程について説明する。多層膜２０の形成後、第１マスク層１１を除去し、第１クラッド膜７，１７を露出させる。第１クラッド膜７，１７上に、所定の軸方向に伸びるストライプ状の第２マスク層２１が形成される。第２マスク層２１はＳｉＮ膜から形成される。ただし、第２マスク層２１は、ＳｉＯ2膜およびＳｉＯＮ膜といった絶縁性シリコン化合物膜から形成されることができる。第２マスク層２１を用いて基板２の主面が露出する程度まで、ＲＩＥ法で多層膜１０，２０をエッチングすることにより、所定の軸方向に伸びる半導体メサ３０が形成される。
【００５０】
図４(ｃ)を参照すると、メサ３０は、半導体レーザのための多層膜１０から形成される第１メサ部１０ｍと、変調器のための多層膜２０から形成される第２メサ部２０ｍとを有する。第１メサ部１０ｍは、クラッド層３ｍ、光ガイド層４ｍ、活性層５ｍ、光ガイド層６ｍ、および第１クラッド層７ｍを有する。また、第２メサ部２０ｍは、クラッド層１３ｍ、光ガイド層１４ｍ、活性層１５ｍ、光ガイド層１６ｍ、および第１クラッド層１７ｍを有する。
【００５１】
（埋込層形成工程）
続いて、図５(ａ)を参照しながら、電流狭窄構造を構成する埋込層の形成工程を説明する。第２マスク層２１を残したまま、ｐ型ＩｎＰ層１８ａ、ｎ型ＩｎＰ層１８ｂ、およびｐ型ＩｎＰ層１８ｃが基板２の露出面上に順に成長される。これまでの工程によって、埋込層１８が形成され、メサ３０が埋め込まれる。この後に、第２マスク層２１が除去される。
【００５２】
（第２クラッド層およびコンタクト層の形成工程）
次に、図５(ｂ)を参照しながら、第２クラッド層およびコンタクト層の形成工程を説明する。この工程では、埋込層１８および第１クラッド層７ｍ，１７ｍ上に、第２クラッド膜８と、コンタクト膜９とが順にエピタキシャル成長される。第２クラッド膜８は、２μｍ程度の厚さのＩｎＰから構成される。第２クラッド膜８にはＺｎが添加され、そのｐ型不純物濃度は１×１０18ｃｍ-3程度とすることができる。第２クラッド膜８は、ＩｎＰから構成されるので、ＧａＩｎＡｓＰからなる光ガイド層６ｍ，１６ｍおよび活性層５ｍ，１５ｍより小さい屈折率を有する。また、コンタクト膜９は、例えば、ＺｎドープのＧａＩｎＡｓ半導体から構成され、そのｐ型不純物濃度は後述する電極のオーム性接触が容易に実現されるように１×１０19ｃｍ-3程度以上とすることができる。
【００５３】
（コンタクト層の分離工程）
図５(ｃ)を参照すると、第２クラッド膜８は、第１の部分８０ａ、第２の部分８０ｂ、および第３の部分８０ｃを有している。第１の部分８０ａにおいては、第２クラッド膜８はコンタクト層９ａで覆われ、第２の部分８０ｂにおいては、第２クラッド膜８が露出しており、第３の部分８０ｃにおいては、第２クラッド膜８はコンタクト層９ｂで覆われている。コンタクト層９ａ，９ｂは、以下のように形成される。先ず、コンタクト層９ａ，９ｂとなるべきコンタクト膜９の部分をフォトマスクで覆う。次いで、フォトマスクで覆われていない部分がリン酸系のエッチング液により除去され、第２クラッド膜８の第２の部分８０ｂが露出する。リン酸系のエッチング液は、ＩｎＰに比べＧａＩｎＡｓに対して極めて速いエッチング速度を有している。よって、下地である第２クラッド膜８が露出した時点で、エッチングが実質的に停止される。以上により、コンタクト層９ａ，９ｂが得られる。コンタクト層９ａ，９ｂの間隔は少なくとも３０μｍ程度とできる。
【００５４】
（半導体埋込部の形成工程）
続けて、図６(ａ)〜(ｃ)および図８(ａ)〜(ｃ)を参照しながら、半導体埋込部８０ｅの形成手順を説明する。図８(ａ)〜(ｃ)は、図６(ａ)〜(ｃ)のII−II線に沿う断面図である。
【００５５】
図６(ａ)を参照すると、第２クラッド膜８の第２の部分８０ｂに半導体埋込部８０ｅを形成するための第３マスク層３１ａ，３１ｂが形成されている。第３マスク層３１ａ，３１ｂはＳｉＮといった絶縁膜から構成される。図８(ａ)を参照すると、第３マスク層３１ａは、コンタクト層９ａを覆うとともに、コンタクト層９ａの縁から少なくとも５μｍ程度伸びて第２の部分８０ｂの一部を覆っている。第３マスク層３１ｂは、コンタクト層９ｂを覆うとともに、コンタクト層９ｂの縁から少なくとも５μｍ程度伸びて第２の部分８０ｂの一部を覆っている。第３マスク層３１ａ，３１ｂの間隔は２０μｍ程度となる。
【００５６】
第３マスク層３１ａ，３１ｂを用いてエッチングを行うと、図６(ｂ)および図８(ｂ)に示されるように、第２の部分８０ｂの第２クラッド膜８に凹部８０ｄが形成される。凹部８０ｄの深さは、第２クラッド膜８の厚さの０．５倍以上であると好ましい。また、凹部８０ｄの底部は、第１クラッド層１７ｍに位置して良い。本発明者らの検討結果によれば、凹部８０ｄの深さが第２クラッド膜８の厚さの０．５倍未満であると、リーク電流の防止効果は十分でない。また、凹部８０ｄの底部が光ガイド層１６ｍにまで達してしまうと、半導体メサ部の光導波路を伝搬する光に影響を与えてしまう。具体的には、第２クラッド膜８の厚さ２．０μｍに対して、凹部８０ｄの深さは１．８μｍ程度とできる。このエッチングには、臭素メチルアルコール溶液をエッチング液として用いることができる。このエッチングによれば、等方的にエッチングが実行されるので、第２クラッド膜８においてサイドエッチングが起こる。そのため、第３マスク層３１ａ，３１ｂが第２クラッド膜８に対する庇部３１ｃ，３１ｄを形成するようになる。
【００５７】
図６(ｃ)および図８(ｃ)を参照しながら、半導体埋込部の形成について説明する。この後、第３マスク層３１ａ，３１ｂを残したまま、ＭＯＣＶＤ法により、凹部８０ｄをｎ型のＩｎＰで埋め込み、半導体埋込部８０ｅを形成する。ＭＯＣＶＤ法によれば、庇部３１ｃ，３１ｄの下方に隙間が生じることなく、凹部８０ｄが埋め込まれる。また、半導体埋込部８０ｅの表面には、図８(ｃ)に示すように、第３マスク層３１ａ，３１ｂのエッジに隣接するように突起８０ｆが形成される。しかし、突起８０ｆの高さは十分に低く、作製される半導体光集積素子の特性、および引き続くの製造工程に影響を与えることはない。
【００５８】
半導体埋込部８０ｅのｎ型ＩｎＰにはドーパントとして例えばＳｉが添加されてよい。半導体埋込部８０ｅのｎ型不純物濃度は、５×１０17ｃｍ-3以下であると好ましい。半導体埋込部８０ｅは、また、意図的なドーピングを行わずに成長されたＩｎＰで構成されて良い。この場合は、ｎ型不純物濃度は１×１０14ｃｍ-3未満であることが好ましい。さらに、半導体埋込部８０ｅは、意図的なドーピングを行わずに成長されたｎ型不純物濃度１×１０14ｃｍ-3未満のＩｎＰと、ｎ型不純物濃度５×１０17ｃｍ-3以下のｎ型ＩｎＰとで構成されてもよい。
【００５９】
（主要部メサ形成工程）
以下、図７(ａ)〜(ｃ)および図９を参照しながら、主要部メサ形成工程を説明する。図７(ａ)を参照すると、半導体埋込部８０ｅの形成の後、第３マスク層３１ａ，３１ｂが除去される。続いて、コンタクト層９ａ，９ｂと、半導体埋込部８０ｅを含む第２の部分８０ｂとの上に、第４マスク層４１ａ〜４１ｃが形成される。第４マスク層４１ａ〜４１ｃは、ＳｉＮといった絶縁膜から構成される。
【００６０】
図９は、第４マスク層４１ａ〜４１ｃの平面図である。図９を参照すると、第４マスク層４１ａ，４１ｃは、ストライプ状であり、メサ３０の延在方向に沿って伸びる。第４マスク層４１ｂは、第４マスク層４１ａ，４１ｃの間にあり、メサ３０に重なっている。第４マスク層４１ｂは、第２クラッド膜８の第１の部分８０ａおよび第３の部分８０ｃの上方において、幅Ｄを有する。また、第４マスク層４１ｂは、第２クラッド膜８の第２の部分８０ｂの上方において、幅ｄを有する部分と、幅がＤからｄへ変化するテーパ部Ｔとを有する。図示の通り、幅Ｄは幅ｄよりも広い。
【００６１】
図７(ｂ)を参照しながら、エッチングについて説明する。第４マスク層４１ａ〜４１ｃを用いてエッチングを行うと、トレンチ１９ａ，１９ｂが形成される。このエッチングには、ＲＩＥ法を利用してもよいし、臭化水素(ＨＢｒ)を主成分とした溶液を用いても良い。トレンチ１９ａ，１９ｂにより、メサ３０を含む主要部メサ５０が画定される。主要部メサ５０には第４マスク層４１ｂの形状が反映されている。すなわち、側面５０ａ，５０ｂの間隔は、発光デバイス部１１０および変調デバイス部１２０となるべき部分ではＤとなる。分離部１３０となるべき部分には、側面５０ａ，５０ｂの間隔がｄである部分と、幅がＤからｄ(Ｄ＞ｄ)へ変化する部分とがある。
【００６２】
（電極形成工程）
図７(ｃ)を参照しながら、電極形成工程について説明する。トレンチ１９ａ，１９ｂが形成された後、主要部メサ５０の側面を保護するためのパッシベーション膜６０が堆積される。パッシベーション膜６０は、第４マスク層４１ａ，４１ｂと同様にＳｉＮといった絶縁膜から構成される。続いて、パッシベーション膜６０および第４マスク層４１ａ，４１ｂに、電極が形成されるべき開口部が設けられる。このために、パッシベーション膜６０上にレジストマスクが形成される。次いで、このレジストマスクを用いたエッチングにより、レジストマスクの開口部に露出するパッシベーション膜６０と、その下地の第４マスク層４１ａ，４１ｂとが除去される。これにより、パッシベーション膜６０および第４マスク層４１ａ，４１ｂに開口部が形成され、開口部にコンタクト層９ａ，９ｂが露出する。続いて、レジストマスクを残したまま、開口部に露出するコンタクト層９ａ，９ｂ上に金(Ａｕ)／Ｚｎといった二層からなる金属膜が例えば蒸着法により堆積される。次いで、レジストマスクを除去すると、電極９０ａ，９０ｂが形成される。以上の工程により、半導体光集積素子１が完成する。
【００６３】
以上の製造方法においては、第１クラッド膜７，１７が形成された後、これらの上にｐ型の第２クラッド膜８およびコンタクト膜９が順に形成される。コンタクト膜９からコンタクト層９ａ，９ｂが形成された後、第２クラッド膜８にｎ型ＩｎＰからなる半導体埋込部８０ｅが形成される。このような手順によるため、半導体埋込部８０ｅが形成されることができる。半導体光集積素子１において、半導体埋込部８０ｅは、電極９０ａ，９０ｂ間で第２クラッド層８ｍを介して生じるリーク電流を低減する機能を有する。したがって、上記の製造方法によれば、リーク電流が低減された半導体光集積素子が製造される。
【００６４】
また、図９に示す形状を有する第４マスク層４１ｂが使用されるため、第２の部分８０ｂには狭小部５０ｃが形成される。狭小部５０ｃもまた、上記リーク電流を低減する効果を奏する。
【００６５】
（第４の実施形態）
続いて、第４の実施形態による半導体光集積素子の製造方法を説明する。第４の実施形態による製造方法は、コンタクト膜および半導体埋込部の形成手順において、第１の実施形態による製造方法と異なる。以下、相違点を中心に説明する。
【００６６】
図１０(ａ)〜(ｃ)および図１１(ａ)〜(ｃ)は、第４の実施形態による半導体光集積素子の製造工程における半導体埋込部を形成する手順を説明する図である。同図は、第１の実施形態を説明する際に参照した図８と同様に半導体光集積素子の断面を示している。
【００６７】
先ず、第１の実施形態の手順に従って、コンタクト膜９(ｐ型ＧａＩｎＡｓ)をエピタキシャル成長する工程までを実施する。次に、図１０(ａ)に示されるように、コンタクト膜９上に第３マスク層５１ａ，５１ｂが形成される。第３マスク層５１ａ，５１ｂの間隔は、２０μｍ程度とできる。第３マスク層５１ａ，５１ｂを用いてコンタクト膜９および第２クラッド膜８のエッチングを行うと、図１０(ｂ)に示されるように、凹部８１ｄが形成される。凹部８１ｄの深さは１．５μｍ程度とできる。このエッチングには、臭素メチルアルコール溶液がエッチング液として使用される。このエッチング液によれば、ｐ型のＧａＩｎＡｓからなるコンタクト膜９がサイドエッチングされ、図１０(ｂ)に示す通り、第３マスク層５１ａ，５１ｂには庇部５１ｃ，５１ｄが形成される。庇部５１ｃ，５１ｄは、第１の実施形態における庇部３１ｃ，３１ｄに比べ長く伸びている。
【００６８】
続いて、ＭＯＣＶＤ法により、凹部８１ｄをｎ型のＩｎＰで埋め込む。ＭＯＣＶＤ法により形成されるので、図１０(ｃ)に示されるように、庇部３１ｃ，３１ｄの下方に隙間が生じることない。また、第３マスク層５１ａ，５１ｂのエッジに隣接して突起８１ｆが形成される。しかしながら、庇部５１ｃ，５１ｄは、第１の実施形態における庇部３１ｃ，３１ｄよりも長く伸びているために、突起８１ｆは突起８０ｆに比べ小さくなる。すなわち、半導体埋込部８１ｅの表面は半導体埋込部８０ｅに比べ平坦化される。半導体埋込部８１ｅには、第３の実施形態に説明されたように、半導体埋込部８０ｅと同様にドーパントとして例えばＳｉが添加されてよい。具体的には、半導体埋込部８０ｅのｎ型不純物濃度は、５×１０17ｃｍ-3以下であると好ましい。また、半導体埋込部８０ｅは、意図的なドーピングを行わずに成長されたＩｎＰで構成されて良い。この場合は、ｎ型不純物濃度は１×１０14ｃｍ-3未満であってもよい。
【００６９】
次に、第３マスク層５１ａ，５１ｂが除去された後、図１１(ａ)に示すように、半導体埋込部８１ｅとコンタクト膜９とを分離するための第５マスク層６１ａ，６１ｂが形成される。第５マスク層６１ａは、コンタクト膜９のうちコンタクト層９ａとなるべき部分を覆い、第５マスク層６１ｂは、コンタクト膜９のうちコンタクト層９ｂとなるべき部分を覆っている。第５マスク６１ａ，６１ｂの間隔は、３０μｍ程度にできる。第５マスク層６１ａ，６１ｂは、ＳｉＮといった絶縁膜から構成されてよい。
【００７０】
第５マスク層６１ａ，６１ｂを用いてリン酸系エッチング液によりエッチングを行う。図１１(ｂ)に示されるように、このエッチングにより、ＧａＩｎＡｓから構成されるコンタクト膜９が部分的に除去され、第５マスク層６１ａ，６１ｂに覆われている部分だけが残る。第５マスク層６１ａ，６１ｂを除去すると、コンタクト層９ａ，９ｂが得られる。
【００７１】
この後、第３の実施形態と同様に、主要部メサ形成工程、および電極形成工程を実施すると、半導体光集積素子１が完成する。
【００７２】
第４の実施形態の製造方法においては、第１クラッド膜７，１７が形成された後、これらの上に、ｐ型ＩｎＰからなる第２クラッド膜８と、ｐ型ＩｎＧａＡｓからなるコンタクト膜９とが順に形成される。次いで、コンタクト膜９および第２クラッド膜８をエッチングして、第２クラッド膜８に凹部８０ｄが形成される。この後、凹部８０ｄにｎ型ＩｎＰが埋め込まれて半導体埋込部８０ｅが形成される。このような手順によるため、半導体埋込部８０ｅが形成されることができる。半導体光集積素子１において、半導体埋込部８０ｅは、電極９０ａ，９０ｂ間で第２クラッド層８ｍを介して生じるリーク電流を低減する機能を有する。したがって、上記の製造方法によれば、リーク電流が低減された半導体光集積素子が製造される。
【００７３】
しかも、第４の実施形態の製造方法では、凹部８０ｄを形成する際には、コンタクト膜９と第２クラッド膜８が連続してエッチングされる。このときには、ＧａＩｎＡｓからなるコンタクト膜９はサイドエッチングされる。すなわち、このマスク層は長い庇部５１ｃ，５１ｄを有する。この庇部により、凹部８０ｄを埋め込んだとき、半導体埋込部８０ｅの表面がより平坦化される。よって、半導体埋込部８０ｅを覆うパッシベーション膜６０に生じるストレスが低減されるといった効果が奏される。
【００７４】
（実施例１）
続いて、実施例を参照しながら本発明の半導体光集積素子の具体的な効果について説明する。本発明者らは、実施例１として、第３の実施形態の製造方法に従って半導体光集積素子Ａを作製した。半導体光集積素子Ａにおいては、半導体埋込部８０ｅのｎ型不純物濃度を１×１０16ｃｍ-3とした。
【００７５】
（実施例２）
さらに、本発明者らは、実施例２として、実施例１の半導体光集積素子Ａとは半導体埋込部の形状が異なる半導体光集積素子Ｂを作製した。図１２は、実施例２の半導体光集積素子Ｂにおける半導体埋込部の形状を示す図である。図１２を参照すると、半導体光集積素子Ｂにおいては、半導体埋込部８２ｅのエッジは、コンタクト層９ａ，９ｂと接している。また、半導体埋込部８２ｅの不純物濃度は、２×１０17ｃｍ-3とした。半導体埋込部８２ｅの形状が異なる以外は、半導体光集積素子Ｂは半導体光集積素子Ａと同一の構成を有する。
【００７６】
（比較例）
比較例として、本発明者らは、半導体埋込部８０ｅ，８２ｅも狭小部５０ｃも形成されていない半導体光集積素子Ｃを作製した。これらの点を除き、半導体光集積素子Ｃは半導体光集積素子Ａ，Ｂと同一の構成を有する。
【００７７】
続いて、半導体光集積素子Ａ，Ｂ，Ｃの測定結果について説明する。図１３は、電極９０ａ，９０ｂ間の抵抗(以下、分離抵抗)の印加電圧依存性を示すグラフである。同図中、曲線ｂ1，ｃ1は半導体光集積素子Ｂ，Ｃの実験値を示し、曲線ａ1は半導体光集積素子Ａについてのシミュレーションの結果を示す。図１３を参照すると、比較例の半導体光集積素子Ｃでは、分離抵抗は、測定を行った印加電圧範囲内で１０ｋΩ以下である。これに対し、実施例１の半導体光集積素子Ａでは５０ｋΩ程度であり、半導体光集積素子Ｃに比べ十分に高くなっている。しかも、半導体光集積素子Ａでは、印加電圧を増大させても分離抵抗は殆ど変化しない。また、半導体光集積素子Ｂでは、印加電圧の増大とともに分離抵抗が減少していくが、それでも尚、比較例の半導体光集積素子Ｃに比べて高い。半導体光集積素子Ｂにおいて分離抵抗が低下していく原因について、本発明者らは、半導体埋込部８０ｅとコンタクト層９ａ，９ｂとの接触にあると推測している。コンタクト層９ａ，９ｂは、上述の通り、１×１０18ｃｍ-3程度の高いｐ型不純物濃度を有するため、半導体埋込部８０ｅとの界面に形成される空乏層は極めて薄いと推定される。したがって、電極９０ａ，９０ｂ間の印加電圧を上げていくと、コンタクト層９ａ，９ｂのいずれかと半導体埋込部８０ｅとの界面においてブレークダウンが生じ、その結果、分離抵抗が低下してしまうと推定される。
【００７８】
図１４は、電極９０ａ，９０ｂ間のリーク電流の印加電圧依存性を示すグラフである。図１４中の曲線ａ2，ｂ2，ｃ2は、それぞれ半導体光集積素子Ａ，Ｂ，Ｃについての測定結果を示す。図１４を参照すると、半導体光集積素子Ｃにおいては、リーク電流は、印加電圧０．１Ｖ程度で約０．１ｍＡと顕著であり、５Ｖ印加時には１．２ｍＡにも達する。一方、半導体光集積素子Ａ，Ｂでは、測定を行った範囲の印加電圧において、リーク電流は半導体光集積素子Ｃに比べ低い。特に、半導体光集積素子Ａでは、５Ｖ印加時のリーク電流は、半導体光集積素子Ｃの約１／１０程度と良好な結果を示している。以上の結果から、実施例１および２の効果が理解される。
【００７９】
以上、幾つかの実施形態および実施例を参照しながら、本発明に係る半導体光集積素子およびその製造方法について説明したが、本発明はこれらに限られることなく、様々な変形が可能である。
【００８０】
上記の実施形態および実施例においては、狭小部５０ｃおよび半導体埋込部８０ｅを有する半導体光集積素子を例示したが、本発明に係る半導体光集積素子は、これらの一方を有するだけでもよい。狭小部５０ｃがなく半導体埋込部８０ｅだけを有する場合であっても、どちらも形成されていない半導体光集積素子に比べ、電極９０ａ，９０ｂとの間のリーク電流は低減されることは、これまでの説明から理解される。また、半導体埋込部８０ｅがなく狭小部５０ｃだけを有する場合であっても、どちらも形成されていない半導体光集積素子に比べ、当該リーク電流は低減されることが理解される。
【００８１】
また、狭小部５０ｃがなく半導体埋込部８０ｅだけを有する半導体光集積素子は、第３の実施形態による製造方法を以下のように変形することにより製造される。すなわち、第３の実施形態の主要部メサ形成工程において、第４マスク層４１ｂに替わり、幅がＤで一定なマスク層を用いれば良い。
【００８２】
これに対し、半導体埋込部８０ｅがなく狭小部５０ｃだけを有する半導体光集積素子は、第３の実施形態による製造方法のうち半導体埋込部の形成工程を省くことにより製造される。すなわち、コンタクト膜の分離工程においてコンタクト層９ａ，９ｂを形成した後に、主要部メサ形成工程を行えば良い。
【００８３】
また、第２の実施形態による半導体光集積素子、すなわち、第２クラッド層８ｍの半導体埋込部８０ｅ上に電極９０ｄを有する半導体光集積素子は、以下のようにして製造することができる。すなわち、第３の実施形態による半導体光集積素子の製造方法において、電極９０ａ，９０ｂの形成に使用されるレジストマスクの半導体埋込部８０ｅを覆う部分に開口部を設けるようにすればよい。このようにすれば、電極９０ａ，９０ｂを形成する工程において、電極９０ｄもまた形成される。
【００８４】
上記の実施形態および実施例におけるコンタクト層９ａ，９ｂを形成せずに、第２クラッド層８ｍに直接電極９０ａ，９０ｂを設けるようにしてもよい。この場合には、電極９０ａ，９０ｂと第２クラッド層８ｍとの間のオーム性接触が容易に実現されるように第２クラッド層８ｍの表層部における不純物濃度を調整すると好ましい。
【００８５】
また、基板２として、ｎ型ＩｎＰ基板でなくｐ型ＩｎＰ基板を使用してもよい。この場合には、クラッド層３ｍの導電型がｐ型に変更される。第１クラッド層７ｍ，１７ｍおよび第２クラッド膜８ｍの導電型もｎ型に変更される。よって、半導体埋込部８０ｅはｐ型から構成される必要がある。
【００８６】
また、活性層５ｍ，１５ｍは、ＭＱＷ構造に限らず、単一量子井戸(Single-Quantum Well：ＭＱＷ)構造を備えてもよい。さらに、基板２とクラッド層３ｍ，１３ｍとの間にバッファ層が設けられていても構わない。さらに、埋込層１８の材料は、ＦｅドープのＩｎＰであってもよい。
【００８７】
【発明の効果】
以上説明したように、本発明によれば、発光デバイスと変調デバイスとの間のリーク電流を低減できる構造を備える半導体光集積素子が提供される。
【図面の簡単な説明】
【図１】図１(ａ)は、第１の実施形態による半導体光集積素子の斜視図である。図１(ｂ)は、図１(ａ)のＩ−Ｉ線に沿う断面図である。
【図２】図２は、第２の実施形態による半導体光集積素子の断面図である。
【図３】図３(ａ)〜(ｃ)は、第３の実施形態による半導体光集積素子の製造方法を説明する図である。
【図４】図４(ａ)〜(ｃ)は、第３の実施形態による半導体光集積素子の製造方法を説明する図である。
【図５】図５(ａ)〜(ｃ)は、第３の実施形態による半導体光集積素子の製造方法を説明する図である。
【図６】図６(ａ)〜(ｃ)は、第３の実施形態による半導体光集積素子の製造方法を説明する図である。
【図７】図７(ａ)〜(ｃ)は、第３の実施形態による半導体光集積素子の製造方法を説明する図である。
【図８】図８(ａ)〜(ｃ)は、図６(ａ)〜(ｃ)のII−II線に沿う断面図である。
【図９】図９は、第４マスク層の平面図である。
【図１０】図１０(ａ)〜(ｃ)は、第４の実施形態による半導体光集積素子の製造工程における半導体埋込部を形成する手順を説明する図である。
【図１１】図１１(ａ)〜(ｃ)は、第４の実施形態による半導体光集積素子の製造工程における半導体埋込部を形成する手順を説明する図である。
【図１２】図１２は、実施例２の半導体光集積素子Ｂにおける半導体埋込部の形状を示す図である。
【図１３】図１３は、電極９０ａ，９０ｂ間の抵抗の印加電圧依存性を示すグラフである。
【図１４】図１４は、電極９０ａ，９０ｂ間のリーク電流の印加電圧依存性を示すグラフである。
【符号の説明】
１，１００…半導体光集積素子、２…基板、１００…半導体光集積素子、３ｍ，１３ｍ…クラッド層、４ｍ，１４ｍ，６ｍ，１６ｍ…光ガイド層、６ａ…回折格子、５ｍ，１５ｍ…活性層、７ｍ，１７ｍ…第１クラッド層、８ｍ…第２クラッド層、９ａ，９ｂ…コンタクト層、９ａ，９ｂ…電極、１０，２０…多層膜、１８ａ〜１８ｃ…埋込層、１９ａ，１９ｂ…トレンチ、４１ａ〜４１ｃ…マスク層、５０…主要部メサ、５０ａ，５０ｂ…側面、５０ｃ…狭小部、５１ａ，５１ｂ…マスク層、６０…パッシベーション膜、６１ａ，６１ｂ…マスク層、８０ｅ…半導体埋込部、９０ａ〜９０ｄ…電極、９１…直流電源、９２…電源、１１０…発光デバイス部、１２０…変調デバイス部、１３０…分離部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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