(57)【特許請求の範囲】
【請求項１】
監視対象が正常動作時に発生する第１のパルスを監視し、一定期間入力がない場合に前記監視対象をリセットする異常監視装置において、
前記監視対象により周期の制御が可能な第２のパルスを発生するパルス発生手段と、
前記第１のパルスまたは前記第２のパルスを選択する選択手段と、
前記選択手段により選択されたパルスの入力が一定期間ない場合に前記監視対象をリセットするリセット手段とを備え、
前記監視対象は、前記第１のパルスを発生できない時に前記パルス発生手段に前記第１のパルスと同じ周期のパルスを発生させて前記第２のパルスとし、前記選択手段が当該第２のパルスを選択するように制御し、前記第１のパルスを発生できるようになった時は前記パルス発生手段に前記第１のパルスと異なる周期のパルスを発生させて前記第２のパルスとし、前記選択手段が前記第１のパルスを選択するように制御することを特徴とする異常監視装置。
【請求項２】
前記監視対象が前記第１のパルスを発生できるようになった時に前記パルス発生手段から発生される第２のパルスの周期が、異常監視手段により検出可能な周期よりも長い周期または短い周期であることを特徴とする請求項１記載の異常監視装置。
【請求項３】
前記パルス発生手段は、
第２のパルスを生成するパルス生成手段と、
前記パルス生成手段により生成されたパルス数をカウントするパルスカウント手段と、
前記パルスカウント手段によるカウント値が所定の値を超えたときに前記パルス生成手段によるパルスの生成を停止するパルス停止手段と、
を備えたことを特徴とする請求項１または２記載の異常監視装置。
【請求項４】
監視対象が正常動作時に発生する第１のパルスを監視し、一定期間入力がない場合に前記監視対象をリセットする異常監視方法において、
前記監視対象により周期の制御が可能な第２のパルスを発生させ、前記第１のパルスまたは前記第２のパルスを選択し、これら第１のパルスまたは前記第２のパルスの入力が一定期間ない場合に前記監視対象をリセットさせるようにした上で、
前記監視対象は、前記第１のパルスを発生できない時、前記第１のパルスと同じ周期のパルスを発生させて前記第２のパルスとし、前記第１のパルスを発生できるようになった時は前記第１のパルスと異なる周期のパルスを発生させて前記第２のパルスとすることを特徴とする異常監視方法。
【請求項５】
前記監視対象が前記第１のパルスを発生できるようになった時に発生される前記第２のパルスの周期が、異常監視手段により検出可能な周期よりも長い周期または短い周期であることを特徴とする請求項４記載の異常監視方法。
【請求項６】
前記第２のパルスは、生成されたパルスの数をカウントし、当該カウントした値が所定の値を超えたとぎ前記パルスの生成を停止させることにより発生されることを特徴とする請求項４または５記載の異常監視方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵなどの制御部の異常を監視する異常監視装置及び異常監視方法に関する。
【０００２】
【従来の技術】
ＣＰＵの異常監視装置としては、図８に示すようなウォッチドッグタイマ（ＷＤＴ）５が知られている。ウォッチドッグタイマ５は監視対象のＣＰＵ２と直接接続され、ＣＰＵ２が正常に動作しているかどうかを監視するために、ＣＰＵ２が出力ポートを制御してソフト的に作る所定周期のパルス信号を監視することにより、ＣＰＵ２が異常な動作状態になってパルス信号を出力できなくなり、一定期間パルスが発生しなくなった場合にＣＰＵ２に対してリセット信号を出力することによりＣＰＵ２の動作を初期化し、ＣＰＵ２が誤動作することにより制御している機器にダメージを与えることを防ぐように構成されている。
【０００３】
なお、他の従来例として、例えば特開平５−１２００４４号公報にはコンピュータが出力するパルス信号の発生周期が所定の周期から逸脱した場合と、上記の出力パルス信号の含有周波数が正規の周波数から逸脱した場合のいずれかを検出する方法が提案されている。また、例えば特開平５−３１３９５５号公報にはウォッチドッグタイマからのタイムアップ信号を２以上カウントした場合などを検出する方法が提案され、また、特開平５−１７３８４１号公報には監視対象のＣＰＵのみならず監視側のウォッチドッグタイマを監視する方法が提案されている。
【０００４】
【発明が解決しようとする課題】
ところで、近年では、ＣＰＵ２の制御する機器の規模が大きくなり、複雑化することによって制御プログラムも複雑になり、プログラムを初期化するのに時間がかかるようになっている。また、初期化終了後の通常状態では、ＣＰＵ２の負荷は大きくないので、通常の処理ルーチンの中でウォッチドッグタイマ５に対して所定周期のパルス信号を発生することは問題ないが、初期化の最中は特別な処理ルーチンが走っているためにＣＰＵ２の負荷が重くなり、初期化時間が所定周期を超えてしまうような場合には、初期化ルーチンを実行している間でもソフト的にパルス信号を発生するために特別にプログラムを開発する必要があり、プログラム開発をする上で手間となっていた。
【０００５】
本発明は、上記の問題点に鑑み、監視対象が監視用のパルス信号を発生するためのプログラムを特別に開発する手間を省き、かつ必要な時に監視を行って機器の安全性を保つことができる異常監視装置及び異常監視方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するための第１の手段は、監視対象が正常動作時に発生する第１のパルスを監視し、一定期間入力がない場合に前記監視対象をリセットする異常監視装置において、前記監視対象により周期の制御が可能な第２のパルスを発生するパルス発生手段と、前記第１のパルスまたは前記第２のパルスを選択する選択手段と、前記選択手段により選択されたパルスの入力が一定期間ない場合に前記監視対象をリセットするリセット手段とを備え、前記監視対象は、前記第１のパルスを発生できない時に前記パルス発生手段に前記第１のパルスと同じ周期のパルスを発生させて前記第２のパルスとし、前記選択手段が当該第２のパルスを選択するように制御し、前記第１のパルスを発生できるようになった時は前記パルス発生手段に前記第１のパルスと異なる周期のパルスを発生させて前記第２のパルスとし、前記選択手段が前記第１のパルスを選択するように制御する構成とした。
【０００７】
第２の手段は、第１の手段において、前記監視対象が前記第１のパルスを発生できるようになった時に前記パルス発生手段から発生される第２のパルスの周期が、異常監視手段により検出可能な周期よりも長い周期または短い周期であるこを特徴とする構成とした。
【０００８】
第３の手段は、第１、第２の手段において、前記パルス発生手段は、第２のパルスを生成するパルス生成手段と、前記パルス生成手段により生成されたパルス数をカウントするパルスカウント手段と、前記パルスカウント手段によるカウント値が所定の値を超えたときに前記パルス生成手段によるパルスの生成を停止するパルス停止手段とを備えたことを特徴とする構成とした。
【０００９】
第４の手段は、監視対象が正常動作時に発生する第１のパルスを監視し、一定期間入力がない場合に前記監視対象をリセットする異常監視方法において、前記監視対象により周期の制御が可能な第２のパルスを発生させ、前記第１のパルスまたは前記第２のパルスを選択し、これら第１のパルスまたは前記第２のパルスの入力が一定期間ない場合に前記監視対象をリセットさせるようにした上で、前記監視対象は、前記第１のパルスを発生できない時、前記第１のパルスと同じ周期のパルスを発生させて前記第２のパルスとし、前記第１のパルスを発生できるようになった時は前記第１のパルスと異なる周期のパルスを発生させて前記第２のパルスとすることを特徴とする構成とした。
【００１０】
第５の手段は、第４の手段において、前記監視対象が前記第１のパルスを発生できるようになった時に発生される前記第２のパルスの周期が、異常監視手段により検出可能な周期よりも長い周期または短い周期であることを特徴とする構成とした。
【００１１】
第６の手段は、第４の手段において、前記第２のパルスは、生成されたパルスの数をカウントし、当該カウントした値が所定の値を超えたとぎ前記パルスの生成を停止させることにより発生されることを特徴とする構成とした。
【００１２】
【発明の実施の形態】
＜第１の実施形態＞
以下、図面を参照して本発明の実施の形態を説明する。
【００１３】
図１は本発明に係る異常監視装置の一実施形態を示すブロック図、図２は図１の異常監視装置の主要信号を示すタイミングチャート、図３は図１のＣＰＵの正常時の動作を説明するためのフローチャートである。
【００１４】
図１において、本発明に係る異常監視装置（異常監視回路）１はウォッチドッグタイマ（ＷＤＴ）１０と、パルス発生回路２０とセレクタ３０とを有する。パルス発生回路２０には監視対象のＣＰＵ２からチップセレクト信号ＣＳと、アドレスＡＤＲとデータＤＡＴＡが印加されるとともに、ウォッチドッグタイマ１０がＣＰＵ２に対して発生するリセット信号ｓ１が印加される。
【００１５】
パルス発生回路２０はこれらの入力信号に基づいてパルス信号ｓ３をセレクタ３０に出力し、セレクタ３０はこのパルス信号ｓ３またはＣＰＵ２からのパルス信号ｓ４を、図２に示すようにパルス発生回路有効期間とＣＰＵパルス有効期間に応じてＣＰＵ２からのパルス切り換え信号ｓ２により選択し、この選択したパルス信号ｓ５をウォッチドッグタイマ１０に出力する。ウォッチドッグタイマ１０はこのパルス信号ｓ５の状態を監視して一定期間、パルス信号ｓ５が発生がない時にＣＰＵ２に対してリセット信号ｓ１を発生する。
【００１６】
図２に示す動作波形、図３に示すフローチャートを参照して正常時の動作を詳しく説明する。ＣＰＵ２はリセット直後、初期化処理に入る前にパルス発生回路２０を制御してパルスｓ３を発生させる（ステップＳ１）。パルスｓ３の発生後、ＣＰＵ２は切換信号ｓ２を制御してセレクタ３０を切り換えることによりパルス発生回路２０の発生したパルスｓ３をウォッチドックタイマ１０に供給する（ステップＳ２）。その後、ＣＰＵ２は初期化処理を行い（ステップＳ３）、次いで初期化処理終了後、ＣＰＵ２はウォッチドックタイマ１０に対するパルスｓ４をソフト的に発生する（ステップＳ４）。
【００１７】
ＣＰＵ２はパルスｓ４を発生した後、更に切換信号ｓ２を制御してセレクタ３０を切り換えて、自身の発生しているパルスｓ４をウォッチドックタイマ１０に供給し、これによりウォッチドックタイマ１０によるＣＰＵ２の監視がスタートする（ステップＳ５）。最後に、ＣＰＵ２はパルス発生回路２０を制御してパルスｓ３の発生を停止する（ステップＳ６）。
【００１８】
なお、最後のステップＳ６においてパルス発生回路２０のパルスｓ３を止める理由は、ＣＰＵ２の発生するパルスｓ４に切り換えた後にＣＰＵ２が異常状態になってセレクタ３０を切り換え、再度パルス発生回路２０のパルスｓ３をウォッチドックタイマ１０に供給してしまう設定になってしまっても、パルスｓ３が停止されていることによりウォッチドックタイマ１０がＣＰＵ２の動作異常を検知できるようにするためである。
【００１９】
このように異常監視回路１による監視をＣＰＵ２自身が停止したり再開したりできるようにすることにより、リセット直後の初期化時などの特別な状態においては監視を一時的に停止することできるので、初期化処理中にソフト的にパルスを発生するためだけに複雑なプログラムを作る必要がなく、必要なときに異常監視を行うことが可能となる。
【００２０】
＜第２の実施形態＞
また、ステップＳ６においてパルス発生回路２０のパルスｓ３を止める代わりに、ＣＰＵ２によりパルス発生回路２０を制御してパルスｓ３の周期をウォッチドックタイマ１０で検出できる周期よりも長く又は短く設定することにより同様の効果が得られる。周期を長くした場合の動作波形を図４（図のＴ１、Ｔ２：Ｔ１＜Ｔ２参照）に示し、フローチャートを図５に示す（ステップＳ６’参照）。
【００２１】
＜第３の実施形態＞
次に第３の実施形態のパルス発生回路２０について図６を参照して詳細に説明する。パルス発生回路２０は、ＣＰＵ２に接続されてＣＰＵ２の制御にしたがってパルスｓ８を発生するパルス幅変調（ＰＷＭ回路）２１と、ＰＷＭ回路２１の出力するパルスｓ８をカウントするカウンタ２２と、カウンタ２２のキャリー信号ｓ６をクロックとするフリップ・フロップ（ＦＦ）２３と、フリップ・フロップ２３のＱＢ出力ｓ７およびとＰＷＭ回路２１が出力するパルスｓ８の論理積信号を図１に示すパルスｓ３としてセレクタ３０に出力するアンドゲート２４により構成されている。
【００２２】
更に図７を参照して動作を説明する。ＰＷＭ回路２１はＣＰＵ２に接続されており、ＣＰＵ２から設定を行うことにより出力パルスｓ８の周期の設定や、ＯＮ／ＯＦＦ等が行われる。リセット信号ｓはカウンタ２２とフリップ・フロップ２３の各クリア入力端子ＣＬＲに印加され、このため、リセットがかかるとカウンタ２２のカウント値は“０”になり、キャリー信号ｓ７は“Ｌ”になる。また、フリップ・フロップ２３のＱＢ出力ｓ７は“Ｈ”になる。リセット後に図３,５に示すステップＳ１においてＰＷＭ回路２１をＣＰＵ２が制御することにより、ＰＷＭ回路２１の出力から所定の周期でパルスｓ８が発生する。そしてＱＢ出力ｓ７とＰＷＭ回路２１のパルス出力ｓ８をアンドゲート２４でアンドすることによりアンドゲート２４の出力からパルスｓ３が出力され、このパルスｓ３がセレクタ３０へ供給される。
【００２３】
また、ＰＷＭ２１の出力ｓ８をカウンタ２２のクロック入力とすることにより、カウンタ２２においてパルス数のカウントを行う。カウンタ２２がフルカウント（本実施例では６ビットカウンタとして６３）になると、キャリー信号ｓ６が発生して出力端子ＣＡＲが“Ｌ”から“Ｈ”に変化し、また、このキャリー信号ｓ６はフリップ・フロップ２３のクロック入力となっているのでフリップ・フロップ２３の出力ＱＢｓ７は、Ｄ入力端子のデータ“Ｈ”をラッチすることにより“Ｈ”から“Ｌ”に変化し、その結果、ＰＷＭ回路２１のパルス出力ｓ８は停止しないが、アンドゲート２４の出力ｓ３は“Ｌ”に固定され、パルス発生回路２０からのパルスｓ３は停止する。
【００２４】
例えば図３、図５に示すステップＳ３における初期化の途中で、ＣＰＵ２が異常状態になった場合を考えると、ＣＰＵ２の異常状態を検知するためのウォッチドッグタイマ１０にはパルス発生回路２０のパルスｓ８がアンドゲート２４、セレクタ３０を通してパルスｓ５として供給されるので、最初、ＣＰＵ２の異常状態を検知することができないが、所定のパルス数をカウントした後に自動的にパルスｓ３がストップするので、その後はＣＰＵ２の異常状態を検知することが可能となる。
【００２５】
またＣＰＵ２が異常状態になり、パルス発生回路２０、セレクタ３０を再度制御してパルスｓ３を発生させ、更にセレクタ３０を切り換えてパルスｓ５をウォッチドッグタイマ１０に供給してしまった場合も同様に、所定のパルス数をカウントすることにより自動的にパルスｓ３がストップするので、その後はＣＰＵ２の異常状態を検知することが可能となる。
【００２６】
＜第４の実施形態＞
次に図９〜図１３を参照して第４の実施形態について説明する。図９に示す異常監視装置１ａでは、ウォッチドックタイマ（ＷＤＴ）１０は切換部３０ａからのパルスｓ５の状態を監視して一定期間パルスｓ５の発生がない時にＣＰＵ２に対してリセット信号ｓ１を発生し、また、このリセット信号ｓ１は切換部３０ａとパルス発生回路２０にも印加される。パルス発生回路２０はＣＰＵ２に制御されてパルスｓ３を発生し、切換部３０ａはリセット信号ｓ１とＣＰＵ２の発生するパルス切換信号ｓ２に基づいて、ＣＰＵ２の発生するパルスｓ４とパルス発生回路２０の発生するパルスｓ３とを切り換えてウォッチドックタイマ１０にパルスｓ５を供給する。
【００２７】
図１０に示す動作波形、図１１に示すフローチャートを用いて動作を説明する。ＣＰＵ２はリセット直後、初期化処理に入る前にパルス発生回路２０を制御してパルスｓ３を発生させる（ステップＳ１１）。切換部３０ａはリセット直後、パルス発生回路２０の発生したパルスｓ３をウォッチドックタイマ１０に供給するように初期化されており、切換部３０ａはパルス発生回路２０で発生したパルスｓ３をパルスｓ５として出力する（ステップＳ１２）。
【００２８】
その後、ＣＰＵ２は初期化処理を行い（ステップＳ１３）、初期化処理終了後、ＣＰＵ２はウォッチドックタイマ１０に対するパルスｓ４を発生する（ステップＳ１４）。ＣＰＵ２はパルスｓ４を発生した後、更にパルス切換信号ｓ２を制御して切換部３０ａを切り換えて、自身の発生しているパルスｓ４をウォッチドックタイマ１０に供給し、これによりウォッチドックタイマ１０によるＣＰＵ２の監視がスタートする（ステップＳ１５）。
【００２９】
このようにリセット直後は、異常監視回路１ａによる監視を止めておき、監視可能な状態になった時にＣＰＵ２自身で開始できるようにすることで、リセット直後の初期化時などの特別な状態において監視をするために複雑なプログラムを作ることなく、必要なときに異常監視を行うことが可能となる。
【００３０】
次に切換部３０ａについて図１２を用いて更に詳細に説明する。切換部３０ａはパルス発生回路２０により発生されたパルスｓ３の数のカウントを行うカウンタ３１と、カウンタ３１のキャリー信号ｓ９、及びＣＰＵ２のパルス切換信号ｓ２を入力とするオア・ゲート３２と、オア・ゲート３２のＱ出力ｓ１０をクロック入力とするフリップ・フロップ３３と、フリップ・フロップ３３の出力ｓ１１に基づいてパルス発生回路２０により発生されたパルスｓ３、及びＣＰＵ２により発生されたパルスｓ４とを切り変えてウォッチドッグタイマ１０へ監視用のパルスｓ５を出力するセレクタ３４により構成される。
【００３１】
更に図１３を参照して切換部３０ａの動作を説明する。リセット信号ｓ１はカウンタ３１とフリップ・フロップ３３の各クリア入力端子ＣＬＲに印加されており、これにより、リセットがかかるとカウンタ３１のカウント値は“０”になり、キャリー信号ｓ９は“Ｌ”になる。また、フリップ・フロップ３３のＱ出力ｓ１１は“Ｌ”になり、セレクタ３４はパルス発生回路２０が発生したパルスｓ３を選択してウォッチドッグタイマ１０へ供給する。
【００３２】
リセット後、図１１に示すステップＳ１１でＣＰＵ２によりパルス発生回路２０に対して設定が行われ、パルス発生回路２０からパルスｓ３が発生するようになると、パルス発生回路２０からのパルスｓ３をカウンタ３１のクロック入力とすることでカウンタ３１においてパルス数のカウントを行う。カウンタ３１がフルカウント（本実施例では６ビットカウンタとして６３）になるとキャリー信号ｓ９が発生して出力端子ＣＡＲが“Ｌ”から“Ｈ”に変化するが、このキャリー信号ｓ９はオア・ゲート３２を介してフリップ・フロップ３３のクロック入力ｓ１０となっているので、フリップ・フロップ３３はＤ入力のデータ“Ｈ”をラッチすることによりＱ出力ｓ１１が“Ｌ”から“Ｈ”に変化し、その結果、セレクタ３４ではパルス発生回路２０が発生したパルスｓ３を選択していたのを、ＣＰＵ２で発生したパルスｓ４を選択するように切り換える。
【００３３】
また、ＣＰＵ２により意図的に切り換える場合にはパルス切換信号ｓ２をリセット後“Ｌ”の状態から“Ｈ”を出力すると、パルス切換信号ｓ２が同様にオア・ゲート３２を介してフリップ・フロップ３３のクロック入力となっているのでフリップ・フロップ３３のＱ出力ｓ１１が“Ｌ”から“Ｈ”に変化し、その結果、セレクタ３４でパルス発生回路２０が発生したパルスｓ３を選択していたのをＣＰＵ２で発生したパルスｓ４を選択するように切り換えることができる。１度、フリップ・フロップ３３の出力ｓ１１“Ｈ”になると、その後はクロック入力ｓ１０がどう変化しても出力ｓ１１は“Ｈ”のまま固定となる。
【００３４】
このように切換部３０ａでは、リセット後１度だけウォッチドッグタイマ１０に供給する監視用パルスｓ５をパルス発生回路２０の発生するパルスｓ３からＣＰＵ２の発生するパルスｓ４に変更することができる。
【００３５】
いま例えば図１１に示すステップＳ１３における初期化の途中でＣＰＵ２が異常状態になってしまった場合を考えると、ＣＰＵ２の異常状態を検知するためのウォッチドッグタイマ１０にはパルス発生回路２０のパルスｓ３がセレクタ３４を通してパルスｓ５として供給されるので、最初ＣＰＵ２の異常状態を検知することができないが、所定のパルス数をカウントした後で切換部３０ａは自動的にＣＰＵ２のパルスｓ４をウォッチドッグタイマ１０に供給するよう切り変えるので、その後はＣＰＵ２の異常状態を検知することが可能となる。
【００３６】
なお、パルス発生回路２０、切換部３０ａで共に所定パルス数カウント後、ＣＰＵ２の異常状態を検知できるようにパルス発生回路２０によるパルスｓ３の発生を止めたり、ＣＰＵ２の発生するパルスｓ４をウォッチドッグタイマ１０で監視するように強制的に切り換えるようにしてもよい。また、これはどちら一方だけで良く、パルス発生回路２０で行う場合には切換部３０ａはカウンタ３１、オア・ゲート３２を除いてフリップ・フロップ３３、セレクタ３４の構成のみで良く、フリップ・フロップのクロックとしてＣＰＵ２からのパルス切換信号ｓ２を直接入力すれば良い。逆に切換部３０ａで行う場合には、パルス発生回路２０はＰＷＭ２１（図６参照）のみの構成で良く、ＣＰＵ２の設定にしたがってＰＷＭ２１で発生したパルスｓ８を直接カウンタ３１に入力してカウントすれば良い。
【００３７】
【発明の効果】
以上説明したように請求項１記載の発明によれば、監視対象が第１のパルスを発生できない時に第２のパルスを選択するようにしたので、監視対象が監視用のパルス信号を発生するためのプログラムを特別に開発する手間を省き、かつ必要な時に監視を行って機器の安全性を保つことができる。
【００３８】
請求項２記載の発明によれば、監視対象が第１のパルスを発生できない時にパルス発生手段に第２のパルスの発生を開始させるので、監視対象が監視用のパルス信号を発生するためのプログラムを特別に開発する手間を省き、かつ必要な時に監視を行って機器の安全性を保つことができる。
【００３９】
請求項３記載の発明によれば、監視対象が第１のパルスを発生できるようになった時にパルス発生手段に第２のパルスの発生を停止させるので、監視対象が異常状態になって第１のパルスから第２のパルスに切り換えても異常を検出することができる。
【００４０】
請求項４記載の発明によれば、監視対象が第１のパルスを発生できない時にパルス発生手段に第１のパルスと同じ周期の第２のパルスを発生させ、第１のパルスを発生できるようになった時に第１のパルスと異なる周期の第２のパルスを発生させるので、監視対象が異常状態になって第１のパルスから第２のパルスに切り換えても異常を検出することができる。
【００４１】
請求項５記載の発明によれば、パルス発生手段が第２のパルスを生成してパルス数をカウントし、カウント値が所定の値を超えときにパルスの生成を停止するので、監視対象が異常状態になって第１のパルスから第２のパルスに切り換えても異常を検出することができる。
【００４２】
請求項６記載の発明によれば、切換部が監視対象のリセット後に第２のパルスのカウントを開始し、カウント値が所定の値を超えない場合に第２のパルスを選択し、超えたときに第１のパルスを選択するようにしたので、監視対象が監視用のパルス信号を発生するためのプログラムを特別に開発する手間を省き、かつ必要な時に監視を行って機器の安全性を保つことができる。
【図面の簡単な説明】
【図１】本発明に係る異常監視装置の一実施形態を示すブロック図である。
【図２】図１の異常監視装置の主要信号を示すタイミングチャートである。
【図３】図１のＣＰＵの正常時の動作を説明するためのフローチャートである。
【図４】第２の実施形態の異常監視装置の主要信号を示すタイミングチャートである。
【図５】第２の実施形態のＣＰＵの正常時の動作を説明するためのフローチャートである。
【図６】第３の実施形態のパルス発生回路を示すブロック図である。
【図７】第３の実施形態の異常監視装置の主要信号を示すタイミングチャートである。
【図８】従来の異常監視装置を示すブロック図である。
【図９】第４の実施形態の異常監視装置を示すブロック図である。
【図１０】第４の実施形態の異常監視装置の主要信号を示すタイミングチャートである。
【図１１】図１０のＣＰＵの正常時の動作を説明するためのフローチャートである。
【図１２】図９の切換部を詳しく示すブロック図である。
【図１３】図１２の切換部の主要信号を示すタイミングチャートである。
【符号の説明】
１  異常監視装置
２  ＣＰＵ
１０  ウォッチドッグタイマ（ＷＤＴ）
２０  パルス発生回路
２１  パルス幅変調（ＰＷＭ回路）
２２，３１  カウンタ
２３，３３  フリップ・フロップ（ＦＦ）
２４  アンドゲート
３０，３４  セレクタ
３０ａ  切換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0004083954.tif 000012
【図１２】
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【図１３】
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