(57)【特許請求の範囲】
【請求項１】
ＡｌＧａＡｓ系半導体発光素子に用いられる電極構造であって、
ＡｌＧａＡｓから成る半導体結晶の表面の電極形成領域上にＴｉ層と主電極層とを順に備え、上記主電極層と上記半導体結晶とが上記Ｔｉ層を介して合金化した電極構造において、
上記合金化した部分の面積は上記電極形成領域の面積の２０％乃至５０％であることを特徴とする電極構造。
【請求項２】
ＡｌＧａＡｓ系半導体発光素子に用いられる電極構造を製造する方法に関する電極構造の製造方法であって、
ＡｌＧａＡｓから成る半導体結晶の表面上にＴｉ層と主電極層とを順次積層する第１の工程と、上記Ｔｉ層と上記主電極層とをエッチングで所定の電極パターンに順次加工することにより、上記半導体結晶の表面の電極形成領域上に、上記所定の電極パターンに加工されたＴｉ層を設けると共に、上記Ｔｉ層上に、上記所定の電極パターンに加工された主電極層を設ける第２の工程と、熱処理を施して上記主電極層と上記半導体結晶とを上記Ｔｉ層を介して合金化する第３の工程とを備えた電極構造の製造方法において、
上記第１の工程で積層する上記Ｔｉ層の厚さは３０乃至５０ｎｍの範囲内であり、かつ、上記合金化した部分の面積は上記電極形成領域の面積の２０％乃至５０％であることを特徴とする電極構造の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＬＥＤ（発光ダイオード）に好適な電極構造及びその製造方法に関する。
【０００２】
【従来の技術】
従来、化合物半導体素子の電極構造としては、特開昭６２−１６２３２７号公報に開示されたものがある。特開昭６２−１６２３２７号公報の電極構造は、半導体結晶上に形成されたＴｉ層と、このＴｉ層上に形成され、Ａｕを主体とする合金層（以下、「Ａｕ系合金層」と言う。）とを備えている。
【０００３】
上記電極構造は次のようにして製造される。
【０００４】
まず、上記半導体結晶の表面上にＴｉ層とＡｕ系合金層とを順次積層する。
【０００５】
次に、フォトリソグラフィを行い所定のエッチャントを用いてＡｕ系合金層をエッチングすることにより、所定の電極パターンを有するＡｕ系合金層を得る。このとき、上記Ａｕ系合金層下にＴｉ層があるので、エッチャントで半導体結晶の表面が荒れることはない。
【０００６】
次に、別のエッチャントを用いてＴｉ層をエッチングして、Ａｕ系合金層の電極パターンの外側の半導体結晶の表面を露出させる。この後、熱処理を行って、Ａｕ系合金層と半導体結晶とを合金化する。
【０００７】
このような電極構造の製造方法では、Ａｕ系合金層をエッチングする際、エッチャントで半導体結晶の表面が荒れるのを防ぐために、Ｔｉ層の厚みを１０ｎｍ以上に設定している。
【０００８】
しかし、図６に示すように、上記Ｔｉ層の膜厚を厚くすると、電極間電圧が増大する。つまり、上記電極間の抵抗値が増大してしまう。そこで、上記電極間の抵抗値の増大を防ぐために、Ｔｉ層の厚みを３０ｎｍ以下に設定している。
【０００９】
以上のように、上記Ｔｉ層に耐エッチャント性を持たせ、かつ、電極間の抵抗値の上昇を防ぐ観点から、Ｔｉ層の厚みは１０ｎｍ〜３０ｎｍに設定するのが最適とされている。
【００１０】
【発明が解決しようとする課題】
図７に、上記半導体結晶１１０の表面上に積層するＴｉ層の厚みを２０ｎｍに設定した場合のＡｕ系合金層と半導体結晶１１０との合金化状態を赤外線顕微鏡で半導体結晶１１０側から観察した様子を模式的に示す。
【００１１】
図７に示すように、上記Ａｕ系合金層と半導体結晶１１０とが合金化した部分Ａ２は、光を反射しないので黒く見える。上記合金化した部分Ａ２の面積は、半導体結晶１１０の表面においてＴｉ層を形成すべき電極形成領域Ｐ２の面積の９０％に相当している。このように合金化した部分Ａ２の面積が広いため、半導体結晶１１０を用いて半導体発光素子を作成すると、半導体発光素子の出射光が部分Ａ２に吸収されて、半導体発光素子の光取り出し効率が低下するという問題が生じてしまう。
【００１２】
そこで、本発明の課題は、半導体発光素子の光取り出し効率の低下を阻止できる電極構造及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、本発明の電極構造は、ＡｌＧａＡｓ系半導体発光素子に用いられる電極構造であって、ＡｌＧａＡｓから成る半導体結晶の表面の電極形成領域上にＴｉ層と主電極層とを順に備え、上記主電極層と上記半導体結晶とが上記Ｔｉ層を介して合金化している。
【００１４】
上記合金化した部分の面積は上記電極形成領域の面積の２０％乃至５０％である。
【００１５】
上記構成の電極構造を半導体発光素子に用いた場合、上記主電極層と半導体結晶とがＴｉ層を介して合金化した部分の面積が電極形成領域の面積の２０％乃至５０％であるから、従来に比して、合金化した部分の面積は狭くなっている。したがって、上記合金化した部分で吸収される光量が少なく、半導体発光素子の光取り出し効率の低下を阻止できる。
【００１６】
【００１７】
また、本発明の電極構造の製造方法は、ＡｌＧａＡｓ系半導体発光素子に用いられる電極構造を製造する方法に関する電極構造の製造方法であって、ＡｌＧａＡｓから成る半導体結晶の表面上にＴｉ層と主電極層とを順次積層する第１の工程と、上記Ｔｉ層と上記主電極層とをエッチングで所定の電極パターンに順次加工することにより、上記半導体結晶の表面の電極形成領域上に、上記所定の電極パターンに加工されたＴｉ層を設けると共に、上記Ｔｉ層上に、上記所定の電極パターンに加工された主電極層を設ける第２の工程と、熱処理を施して上記主電極層と上記半導体結晶とを上記Ｔｉ層を介して合金化する第３の工程とを備えている。
【００１８】
上記第１の工程で積層する上記Ｔｉ層の厚さは３０乃至５０ｎｍの範囲内であり、かつ、上記合金化した部分の面積は上記電極形成領域の面積の２０％乃至５０％である。
【００１９】
上記構成の電極構造の製造方法によれば、実際に、上記主電極層と半導体結晶とがＴｉ層を介して合金化した部分の面積が電極形成領域の面積の２０％乃至５０％になる（詳しくは、後述する。）。したがって、上記電極構造の製造方法を例えば半導体発光素子の製造方法に用いた場合、従来に比して、上記合金化した部分の面積は狭くなっているので、主電極層と半導体結晶とが合金化した部分で吸収される光量は少なく、半導体発光素子の光取り出し効率の低下を阻止できる。
【００２０】
なお、上記第１の工程で積層するＴｉ層の厚さは３０ｎｍ以上にしている理由は、そのＴｉ層の厚さが３０ｎｍ未満であると、主電極層と半導体結晶とが合金化した部分の面積が広くなりすぎて、半導体発光素子の発光光度が低下してしまうからである。
【００２１】
一方、上記第１の工程で積層するＴｉ層の厚さは５０ｎｍ以下にしている理由は、そのＴｉ層の厚さが５０ｎｍを越えると、Ｔｉ層の電気抵抗が大きくなって、半導体発光素子の駆動電流が増大してしまうからである。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【発明の実施の形態】
以下、本発明の電極構造及びその製造方法を図示の実施の形態により詳細に説明する。
【００２７】
図１（ａ）〜（ｅ）は半導体発光素子の一例としてのＬＥＤの製造方法の製造工程を示している。このＬＥＤは基板除去タイプのＡｌＧａＡｓ系ＬＥＤであって以下のようにして製造される。
【００２８】
まず、図１（ａ）に示すように、Ｐ型ＧａＡｓ基板７上に、Ｐ型ＡｌＧａＡｓ半導体クラッド層８、Ｐ型ＡｌＧａＡｓ活性層９及びＮ型ＡｌＧａＡｓ半導体クラッド層１０を順次エピタキシャル成長させてウエハを構成する。ここでは、上記Ｎ型ＡｌＧａＡｓ半導体クラッド層１０が半導体結晶の一例に相当する。
【００２９】
次に、上記ウエハから化学エッチング等でＰ型ＧａＡｓ基板７を完全に除去することにより、図１（ｂ）に示す状態にする。
【００３０】
次に、図１（ｃ）に示すように、Ｐ型ＡｌＧａＡｓ半導体クラッド層８下にアノード電極１１を形成する。このアノード電極１１はＡｕＺｎ等で構成する。
【００３１】
引き続いて、図１（ｄ）に示すように、Ｎ型ＡｌＧａＡｓ半導体クラッド層１０上にカソード電極１２を形成する。
【００３２】
その後、Ｐ型ＡｌＧａＡｓ半導体クラッド層８、Ｐ型ＡｌＧａＡｓ活性層９及びＮ型ＡｌＧａＡｓ半導体クラッド層１０からなるウエハを、図１（ｅ）に示すように、ダイシングにより個々の素子に分断することにより、複数個のＬＥＤ１００，１００，…（図１（ｅ）では２つのみ示す）が完成する。
【００３３】
図２に、上記カソード電極１２の断面を模式的に示す。
【００３４】
上記カソード電極は、図２に示すように、Ｎ型ＡｌＧａＡｓ半導体クラッド層１０上に、Ｔｉ層の一例としての半導体結晶表面荒れ防止層１、コンタクト層２、第１のバリア層３、第２のバリア層４及びボンディングパッド層５を順次積層して構成されている。このコンタクト層２が主電極層の一例に相当する。また、上記荒れ防止層１はＴｉから、コンタクト層２はＡｕＳｉ等のＡｕ系合金層から、第１のバリア層３はＴｉＮ等から、第２のバリア層４はＴｉから、ボンディングパッド層５はＡｌからそれぞれなっている。上記第２のバリア層５はボンディング性能を保つため、合金化したコンタクト層金属からボンディングパッド層５をバリアする。また、上記第２のバリア層４はＴｉからなるので、ＴｉＮからなる第１のバリア層３に対する密着性が良好であると共に、Ａｌからなるボンディングパッド層５に対する密着性も良好である。
【００３５】
以下、上記カソード電極１２の形成方法について説明する。
【００３６】
まず、上記荒れ防止層１を形成する前に、Ｎ型ＡｌＧａＡｓ半導体クラッド層１０の表面に前処理を施して、Ｎ型ＡｌＧａＡｓ半導体クラッド層１０の表面を清浄にする。
【００３７】
次に、上記前処理を行った後ただちに、Ｎ型ＡｌＧａＡｓ半導体クラッド層１０の表面上に荒れ防止層１をスパッタリングで積層する。
【００３８】
次に、上記荒れ防止層１の表面上にコンタクト層２をスパッタリングで積層する。このコンタクト層２は、例えばＳｉを添加したＡｕＳｉ等のＡｕ系合金からなって、Ｎ型ＡｌＧａＡｓ半導体クラッド層１０と容易にオーミックコンタクトを得ることが可能である。
【００３９】
引き続いて、上記コンタクト層２の表面上に第１のバリア層３層と第２のバリア層４とを順次積層する。上記第１のバリア層３はＴｉＮからなり、第２のバリア層４はＴｉからなる。
【００４０】
その後、上記第２のバリア層４の表面上にボンディングパッド層５をスパッタリングまたは蒸着により積層する。このボンディングパッド層５はＡｌからなり、ワイヤボンディング可能となっている。
【００４１】
次に、上記ボンディングパッド層５の表面上に、通常のフォトリソグラフィ工程により、所定の電極パターンを有するレジストを形成する。
【００４２】
次に、エッチャントを用いたウエットエッチングを行ってボンディングパッド層５、第２のバリア層４、第１のバリア層３及びコンタクト層２を所定の電極パターンに順次加工する。この後、別のエッチャントを用いて、露出した荒れ防止層１の部分をエッチングで除去する。
【００４３】
次に、熱処理を行って、コンタクト層２とＮ型ＡｌＧａＡｓ半導体クラッド層１０とを荒れ防止層１を介して合金化すると、カソード電極１２が完成する。
【００４４】
このようなカソード電極１２の形成方法では、Ｎ型ＡｌＧａＡｓ半導体クラッド層１０の表面上に積層する荒れ防止層１の厚みが電極合金化割合制御の重要な条件になる。
【００４５】
図３に、上記積層する荒れ防止層１の厚みとＬＥＤ１００の発光光度との関係のグラフを示し、図４に、上記積層する荒れ防止層１の厚みとＬＥＤ１００のＶＦ（順方向電圧）との関係のグラフを示す。なお、上記ＶＦは、アノード電極１１，カソード１２間に２０ｍＡの電流を流して測定した値である。
【００４６】
図３では上記積層する荒れ防止層１の厚みを２０ｎｍ、４０ｎｍ、８０ｎｍと変えて、その各厚みの荒れ防止層１を用いて製造したＬＥＤ１００の発光光度をそれぞれ測定している。上記積層する荒れ防止層１の厚みを４０ｎｍ，８０ｎｍに設定した場合、積層する荒れ防止層１の厚みを２０ｎｍに設定した場合に比べて１０％以上の発光光度の向上が認められる。しかし、上記荒れ防止層１の厚みを８０ｎｍに設定した場合は、荒れ防止層１の抵抗が大きくなって、ＶＦが上昇してしまう。
【００４７】
図５に、上記積層する荒れ防止層１を４０ｎｍに設定した場合のコンタクト層２とＮ型ＡｌＧａＡｓ半導体クラッド層１０との合金化状態を模式的に示す。この合金化状態は、赤外線顕微鏡でＮ型ＡｌＧａＡｓ半導体クラッド層１０側から観察して得られる。また、図５では、カソード電極１２の合金化した部分が、光を反射しないので黒く見えている。
【００４８】
図７の従来例では合金化した部分Ａ２の面積は電極形成領域Ｐ２の面積の９０％であったが、図５に示すように、上記積層する荒れ防止層１の厚みを４０ｎｍに設定した場合、合金化した部分Ａ１，…の合計面積は電極形成領域Ｐ１の面積の３０％になる。ここで、上記合金化した部分Ａ１，…とは、コンタクト層２とＮ型ＡｌＧａＡｓ半導体クラッド層１０とが荒れ防止層１を介して合金化した部分を指す。また、上記電極形成領域Ｐ１とは、Ｎ型ＡｌＧａＡｓ半導体クラッド層１０の表面において荒れ防止層１を形成すべき領域を指す。
【００４９】
また、図示しないが、上記積層する荒れ防止層１の厚みを８０ｎｍに設定した場合、合金化した部分の面積は電極形成領域Ｐ１の面積の１０％になる。
【００５０】
以上のような実験を、上記積層する荒れ防止層１の厚みをさらに変化させて行った結果、積層する荒れ防止層１の厚みを３０ｎｍ〜５０ｎｍに設定することにより、コンタクト層２とＮ型ＡｌＧａＡｓ半導体クラッド層１０とが合金化した部分の面積が広くなりすぎることはない。したがって、上記荒れ防止層１において合金化した部分で吸収される光量は少なく、ＬＥＤ１００の光取り出し効率の低下を阻止できる。
【００５１】
また、上記積層する荒れ防止層１の厚さを３０ｎｍ未満にすると、コンタクト層２とＮ型ＡｌＧａＡｓ半導体クラッド層１０とが合金化した部分の面積が大きくなりすぎるため、カソード電極１２による光吸収が増加して、ＬＥＤ１００の光取出し効率が小さくなる。つまり、ＬＥＤ１００の発光光度が低下してしまう。
【００５２】
また、上記積層する荒れ防止層１の厚さが５０ｎｍを越えると、カソード電極１２の電気抵抗が大きくなるため、ＬＥＤ１００の駆動電流が増大してしまう。
【００５３】
また、上記荒れ防止層１、コンタクト層２、第１のバリア層３、第２のバリア層４及びボンディングパッド層５に対する熱処理は、４００℃〜５００℃で５分間〜２０分間行うのが望ましい。上記熱処理を４００℃〜５００℃で５分間〜２０分間行うことにより、コンタクト層２とＮ型ＡｌＧａＡｓ半導体クラッド層１０とが合金化した部分の面積を所定の範囲内に確実に収めることができる。
【００５４】
また、上記熱処理が４００℃未満または５分間未満であると、コンタクト層２とＮ型ＡｌＧａＡｓ半導体クラッド層１０との合金化が不十分になってしまう。つまり、その合金化した部分の面積が狭くなりすぎてしまう。
【００５５】
また、上記熱処理が５００℃を越えたり、または、その熱処理が２０分間を越えてしまうと、コンタクト層２とＮ型ＡｌＧａＡｓ半導体クラッド層１０との合金化が進みすぎてしまう。つまり、その合金化した部分の面積が広くなりすぎてしまう。
【００５６】
上記実施の形態では、ボンディングパッド層５をＡｌで構成したが、Ａｕや、Ａｕを含む合金、Ａｌを含む合金等で構成してもよい。例えば、ＡｕとＡｌとの合金で構成したボンディングパッド層を用いてもよい。
【００５７】
上記実施の形態では、上記コンタクト層２のＡｕＳｉ中のＳｉ濃度を例えば１〜５ｗｔ％に設定している。
【００５８】
上記ウエハを素子化するための分断の方法は、フォトリソグラフィを行った後にウエットエッチングでＰＮ接合部分断後にダイシングを行うメサエッチング方式でもよい。
【００５９】
また、上記荒れ防止層１とＮ型ＡｌＧａＡｓ半導体クラッド層１０とが合金化した部分の面積は、荒れ防止層１のＮ型ＡｌＧａＡｓ半導体クラッド層１０と接する部分の面積の２０％〜５０％であってもよい。
【００６０】
また、本発明の電極構造が種々の半導体発光素子に適用できるのは言うまでもない。
【００６１】
【発明の効果】
以上より明らかなように、本発明の電極構造を例えば半導体発光素子に用いた場合、主電極層と半導体結晶とがＴｉ層を介して合金化した部分の面積が電極形成領域の面積の２０％乃至５０％であるから、その合金化した部分で吸収される光量が少なく、半導体発光素子の光取り出し効率の低下を阻止できる。
【００６２】
また、本発明の電極構造の製造方法は、半導体結晶の表面上に積層するＴｉ層の厚さを３０乃至５０ｎｍの範囲内に設定するので、主電極層と半導体結晶とがＴｉ層を介して合金化した部分の面積が電極形成領域の面積の２０％乃至５０％になる。したがって、上記電極構造の製造方法を例えば半導体発光素子の製造方法に用いた場合、主電極層と半導体結晶とが合金化した部分で吸収される光量は少なく、半導体発光素子の光取り出し効率の低下を阻止できる。
【００６３】
また、上記電極構造の製造方法を例えば半導体発光素子の製造方法に用いた場合、半導体結晶の表面上に積層するＴｉ層の厚さを３０乃至５０ｎｍの範囲内に設定することにより、合金化した部分の面積がばらつかないので、半導体発光素子の発光光度の不良が低減し、製造歩留りを向上させることができる。
【図面の簡単な説明】
【図１】  図１（ａ）〜（ｅ）は本発明の実施の一形態の電極構造を適用するＬＥＤの製造工程図である。
【図２】  図２は上記ＬＥＤのカソード電極の模式断面図である。
【図３】  図３は上記ＬＥＤの発光光度と荒れ防止層の厚みとの関係を示すグラフである。
【図４】  図４は上記ＬＥＤのＶＦと荒れ防止層の厚みとの関係を示すグラフである。
【図５】  図５は上記カソード電極の合金化状態を示す模式図である。
【図６】  図６は従来の電極構造の電極間電圧とＴｉ層の厚みとの関係を示す図である。
【図７】  図７は上記従来の電極構造の製造方法により作成した電極の合金化状態を示す模式図である。
【符号の説明】
１    荒れ防止層
２    コンタクト層
１０  Ｎ型ＡｌＧａＡｓ半導体クラッド層
Ａ１  合金化した部分
Ｐ１  荒れ防止層のＮ型ＡｌＧａＡｓ半導体クラッド層と接する部分
【図１】
0004098561.tif 000002
【図２】
0004098561.tif 000003
【図３】
0004098561.tif 000004
【図４】
0004098561.tif 000005
【図５】
0004098561.tif 000006
【図６】
0004098561.tif 000007
【図７】
0004098561.tif 000008