(57)【特許請求の範囲】
【請求項１】
フレームデータを受けて、当該フレームデータを複数のデータに分割し、かつ、フレーム内で均等な時間間隔で設定される基準タイミングに応じてシリアルインタフェースバスに送信する信号処理回路であって、
フレーム同期信号を受けて、当該フレーム同期信号の入力を基準にして、フレーム先頭のデータを送るタイミングを決定し、当該先頭データを送るタイミングに基づいて、データとデータとの間隔となる基準タイミングステップを決定し、決定した基準タイミングステップ毎に上記基準タイミングを生成する基準タイミング生成回路と、
上記先頭データを送るタイミングを指示する基準タイミング初期値および基準タイミングステップを指示する制御回路と
を有し、
上記基準タイミング生成回路は、
フレーム同期信号の入力を検出する検出回路と、
上記検出回路の検出信号を受けてカウント動作を開始し、上記制御回路から与えられる基準タイミング初期値に達したならば、そのフレームの最初の基準タイミングがきたことを知らせる第１信号を出力する第１カウンタと、
上記第１カウンタによる第１信号によりリセットされ、リセット後、カウント動作を開始し、カウント値が上記制御回路から与えられる基準タイミングステップ値に達すると、基準タイミングがきたことを示す第２信号を出力する第２カウンタと、
上記第２カウンタによる第２信号を受けて基準タイミング信号を出力するとともに、基準タイミングの数をカウントする第３カウンタと
を含む信号処理回路。
【請求項２】
上記制御回路は、基準タイミングステップを前のフレームの長さを基準にしてフレーム毎に設定する
請求項１記載の信号処理回路。
【請求項３】
上記基準タイミング生成回路による基準タイミングを、送信すべき分割データの送信が許可される最も早い時刻として、当該基準タイミングデータから最も遅い時刻までの時間を示す許容最大遅延時間と、基準時刻とに基づいて、上記データの送信が許可される最も遅い時刻を経過していないか否かを判断し、最も遅い時刻を経過していないと判断した場合に、上記データを上記シリアルインタフェースバスに送信させ、最も遅い時刻を経過したと判断した場合に、上記データを上記シリアルインタフェースバスに送信させないレイト処理回路
を有する請求項１記載の信号処理回路。
【請求項４】
上記第３カウンタは、上記第１カウンタによる第１信号によりリセットされ、リセット後、カウント動作を開始する
請求項１記載の信号処理回路。
【請求項５】
フレームデータを受けて、当該フレームデータを複数のデータに分割し、かつ、フレーム内で均等な時間間隔で設定される基準タイミングに応じてシリアルインタフェースバスに送信する信号処理方法であって、
フレーム同期信号を受けて、当該フレーム同期信号の入力を基準にして、フレーム先頭のデータを送るタイミングを決定し、
上記先頭データを送るタイミングに基づいて、データとデータとの間隔となる基準タイミングステップを決定し、
決定した基準タイミングステップ毎に上記基準タイミングを生成する生成ステップと、
上記先頭データを送るタイミングを指示する基準タイミング初期値および基準タイミングステップを指示信号に基づいて設定する制御ステップと
を有し、
上記生成ステップは、
フレーム同期信号の入力を検出する検出ステップと、
上記検出回路の検出信号を受けてカウント動作を開始し、上記制御ステップから与えられる基準タイミング初期値に達したならば、そのフレームの最初の基準タイミングがきたことを知らせる第１信号を出力する第１ステップと、
上記第１ステップによる上記第１信号によりリセットされ、リセット後、カウント動作を開始し、カウント値が上記制御ステップから与えられる基準タイミングステップ値に達すると、基準タイミングがきたことを示す第２信号を出力する第２ステップと、
上記第２ステップによる上記第２信号を受けて基準タイミング信号を出力するとともに、基準タイミングの数をカウントする第３ステップと
を含む信号処理方法。
【請求項６】
基準タイミングステップは、前のフレームの長さを基準にしてフレーム毎に設定する
請求項５記載の信号処理方法。
【請求項７】
上記基準タイミングを、送信すべき分割データの送信が許可される最も早い時刻として、当該基準タイミングデータから最も遅い時刻までの時間を示す許容最大遅延時間と、基準時刻とに基づいて、上記データの送信が許可される最も遅い時刻を経過していないか否かを判断し、
最も遅い時刻を経過していないと判断した場合に、上記データを上記シリアルインタフェースバスに送信させ、
最も遅い時刻を経過したと判断した場合に、上記データを上記シリアルインタフェースバスに送信させない
請求項５記載の信号処理方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ディジタルシリアルインタフェースに用いられる信号処理回路およびその方法に係り、特に、たとえばＤＶフォーマットのパケットデータを送信する場合に１フレームに必要なデータを１フレーム内に均等に送るために用いられる基準タイミングの発生に関するものである。
【０００２】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するＩＥＥＥ（The Institute of Electrical and Electronic Engineers) １３９４、Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｓｉｒｉａｌ  Ｂｕｓが規格化された。
【０００３】
このＩＥＥＥ１３９４シリアルインタフェースのデータ転送においては、ネットワーク内で行われる転送動作をサブアクションと呼び、２つのサブアクションが規定されている。
一つは、従来のRequest,Acknowledge の要求、受信確認を行うアシンクロナス（Asynchronous) 転送であり、他の一つはあるチャネル当たり１２５μｓ毎に少なくとも１パケットを送るアイソクロナス(Isochronous) 転送である。アイソクロナス転送では、データ送信の速度が保証されるという利点がある。
【０００４】
ところで、アイソクロナス通信によりパケットを転送する場合、１フレームに必要なデータを１フレーム内に均等に送るための基準タイミング（Nominal Timing) を発生する必要がある。
【０００５】
たとえば、ＮＴＳＣ方式においてアイソクロナス通信によりパケットを転送する場合、１フレーム内は２５０個のパケットで構成され、ＰＡＬ方式においてアイソクロナス通信によりパケットを転送する場合、１フレーム内は３００個のパケットで構成される。
現在のＩＥＥＥ１３９４シリアルインタフェース回路では、１フレームの時間は変動しても、クロック数は変動しないシステムに向けて開発されている。
したがって、１フレームに必要なデータを１フレーム内に均等に送る場合、フレームの長さが変わってもクロックの数は変動しないことから、たとえば２５０で除してクロックの周波数を変化させ、その変化させた後の２５０回の基準タイミングで送信できるという特徴を有している。
【０００６】
また、アイソクロナス転送において、アイソクロナス通信用パケットをＩＥＥＥ１３９４シリアルバスを介して送信する場合に、送信側のアプリケーションＩ／ＦやＩＥＥＥ１３９４シリアルバスにおいて生じたジッターなどの影響で、アイソクロナス通信用パケットの送信時刻がＤＶプロトコルで規定されている許容最大遅延時間を越えてしまうと、当該アイソクロナス通信用パケットが受信側において有効に処理されず、たとえば表示タイミングに間に合わないなどの事態が生じてしまう。
【０００７】
そのため、送信側では、アイソクロナス通信用パケットを送信する際に、当該送信のタイミングが許容最大遅延時間を越えていないか否かを判断し、許容最大遅延時間を越えていると判断した場合には、当該アイソクロナス通信用パケットを送信しないレイト(Late)処理を行っている。
従来では、送信側において、送信データをアプリケーションから入力するタイミングが固定であり、送信を行おうとするアイソクロナス通信用パケットを送信できる最も早い時間は規則的に決まることから、レイト処理を一定の時間間隔で行っている。たとえば、アプリケーショから入力する送信データが映像信号である場合には、フレーム同期信号を基準としてフレーム単位でレイト処理を行っている。
【０００８】
【発明が解決しようとする課題】
ところで、アイソクロナス通信によりＤＶフォーマットのパケットを転送する場合、クロックの周波数は１８ＭＨｚと固定であることから、フレームの長さが変わると、クロックの数は変動することになる。
ところが、上述したように、現在のＩＥＥＥ１３９４シリアルインタフェース回路では、１フレームの時間は変動しても、クロック数は変動しないシステムに向けて開発されていることから、クロックの周波数が固定で、フレームの長さの変動に応じてクロック数も変動するシステムには対応することができない。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、フレームの長さの変動に応じてクロック数も変動する場合であっても、フレームの変動に応じて均等に基準タイミングを生成できる信号処理回路およびその方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、フレームデータを受けて、当該フレームデータを複数のデータに分割し、かつ、フレーム内で均等な時間間隔で設定される基準タイミングに応じてシリアルインタフェースバスに送信する信号処理回路であって、フレーム同期信号を受けて、当該フレーム同期信号の入力を基準にして、フレーム先頭のデータを送るタイミングを決定し、当該先頭データを送るタイミングに基づいて、データとデータとの間隔となる基準タイミングステップを決定し、決定した基準タイミングステップ毎に上記基準タイミングを生成する基準タイミング生成回路と、上記先頭データを送るタイミングを指示する基準タイミング初期値および基準タイミングステップを指示する制御回路とを有し、上記基準タイミング生成回路は、フレーム同期信号の入力を検出する検出回路と、上記検出回路の検出信号を受けてカウント動作を開始し、上記制御回路から与えられる基準タイミング初期値に達したならば、そのフレームの最初の基準タイミングがきたことを知らせる第１信号を出力する第１カウンタと、上記第１カウンタによる第１信号によりリセットされ、リセット後、カウント動作を開始し、カウント値が上記制御回路から与えられる基準タイミングステップ値に達すると、基準タイミングがきたことを示す第２信号を出力する第２カウンタと、上記第２カウンタによる第２信号を受けて基準タイミング信号を出力するとともに、基準タイミングの数をカウントする第３カウンタとを含む。
【００１２】
また、本発明の信号処理回路では、上記制御回路は、基準タイミングステップを前のフレームの長さを基準にしてフレーム毎に設定する。
【００１３】
また、本発明の信号処理回路では、上記基準タイミング生成回路による基準タイミングを、送信すべき分割データの送信が許可される最も早い時刻として、当該基準タイミングデータから最も遅い時刻までの時間を示す許容最大遅延時間と、基準時刻とに基づいて、上記パケットの送信が許可される最も遅い時刻を経過していないか否かを判断し、最も遅い時刻を経過していないと判断した場合に、上記データを上記シリアルインタフェースバスに送信させ、最も遅い時刻を経過したと判断した場合に、上記データを上記シリアルインタフェースバスに送信させないレイト処理回路を有する。
【００１５】
また、本発明の信号処理回路では、上記第３カウンタは、上記第１カウンタによる第１信号によりリセットされ、リセット後、カウント動作を開始する。
【００１６】
本発明は、レームデータを受けて、当該フレームデータを複数のデータに分割し、かつ、フレーム内で均等な時間間隔で設定される基準タイミングに応じてシリアルインタフェースバスに送信する信号処理方法であって、フレーム同期信号を受けて、当該フレーム同期信号の入力を基準にして、フレーム先頭のデータを送るタイミングを決定し、上記先頭データを送るタイミングに基づいて、データとデータとの間隔となる基準タイミングステップを決定し、決定した基準タイミングステップ毎に上記基準タイミングを生成する生成ステップと、上記先頭データを送るタイミングを指示する基準タイミング初期値および基準タイミングステップを指示信号に基づいて設定する制御ステップとを有し、上記生成ステップは、フレーム同期信号の入力を検出する検出ステップと、上記検出回路の検出信号を受けてカウント動作を開始し、上記制御ステップから与えられる基準タイミング初期値に達したならば、そのフレームの最初の基準タイミングがきたことを知らせる第１信号を出力する第１ステップと、上記第１ステップによる上記第１信号によりリセットされ、リセット後、カウント動作を開始し、カウント値が上記制御ステップから与えられる基準タイミングステップ値に達すると、基準タイミングがきたことを示す第２信号を出力する第２ステップと、上記第２ステップによる上記第２信号を受けて基準タイミング信号を出力するとともに、基準タイミングの数をカウントする第３ステップとを含む。
【００１７】
また、本発明の信号処理方法では、基準タイミングステップは、前のフレームの長さを基準にしてフレーム毎に設定する。
【００１８】
また、本発明の信号処理方法では、上記基準タイミングを、送信すべき分割データの送信が許可される最も早い時刻として、当該基準タイミングデータから最も遅い時刻までの時間を示す許容最大遅延時間と、基準時刻とに基づいて、上記データの送信が許可される最も遅い時刻を経過していないか否かを判断し、最も遅い時刻を経過していないと判断した場合に、上記データを上記シリアルインタフェースバスに送信させ、最も遅い時刻を経過したと判断した場合に、上記データを上記シリアルインタフェースバスに送信させない。
【００１９】
本発明によれば、フレームデータの入力時にフレーム同期信号が基準タイミング信号生成回路に入力される。
基準タイミング信号生成回路では、フレーム先頭のデータを送るタイミングが決定される。この先頭データを送るタイミングに基づいて、データとデータとの間隔となる基準タイミングステップが決定される。
そして、決定した基準タイミングステップ毎に基準タイミングが生成され、この基準タイミングに応じて、フレーム内で均等な時間間隔をもって分割データがシリアルインタフェースバスに送出される。
なお、先頭データを送るタイミングは、基準タイミング初期値として制御回路から指示され、同様に基準タイミングステップも制御回路により指示される。
【００２０】
また、本発明によれば、基準タイミング信号生成回路による基準タイミングを、送信すべき分割データの送信が許可される最も早い時刻として、当該基準タイミングデータから最も遅い時刻までの時間を示す許容最大遅延時間と、基準時刻とに基づいて、上記パケットの送信が許可される最も遅い時刻を経過していないか否かが判断される。
そして、最も遅い時刻を経過していないと判断した場合に、データがシリアルインタフェースバスに送信され、最も遅い時刻を経過したと判断した場合に、データをシリアルインタフェースバスに送信されない。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態に係るＤＶＣＲ(Digital Video Cassette Recorder) 用信号処理回路について説明する。
【００２２】
図１は、ＤＶＣＲ用信号処理回路１の構成図である。
図１に示すように、ＤＶＣＲ用信号処理回路１は、たとえば、リンク・レイヤ回路１０、フィジカル・レイヤ回路２０およびマイクロコンピュータ３０を有する。
また、リンク・レイヤ回路１０はデジタル・ビデオカセットレコーダ４０に接続されており、フィジカル・レイヤ回路２０はＩＥＥＥ１３９４シリアルバスＢＳに接続されている。
【００２３】
リンク・レイヤ回路１０は、マイクロコンピュータ３０の制御の下、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路２０の制御を行う。
図１に示すように、リンク・レイヤ回路１０は、たとえば、リンクコア１０１、マイクロコンピュータＩ／Ｆ(Interface) １０２、送信用ＦＩＦＯメモリ(AT-FIFO) １０４、受信用ＦＩＦＯメモリ(AR-FIFO) １０５、アウトバウンド回路１０６、オートレスポンス回路１０７、送信用リンクＦＩＦＯメモリ(LAT-FIFO)１０８、インバウンド回路１０９、デマルチプレクサ１１０、コンフィギュレーションレジスタ（Configuration Register、以下ＣＦＲという）群１１１、トランザクションレジスタ(Transaction Register)、以下ＴＳＲという）群１１３、デジタル・ビデオカセットレコーダＩ／Ｆ１２０、送信前処理・受信後処理回路１２１、アイソクロナス通信用ＦＩＦＯメモリ(I-FIFO)１２２、レイト処理回路１２３、および送信後処理・受信前処理回路１２４を有する。
【００２４】
ＤＶＣＲ用信号処理回路１において、リンクコア１０１、マイクロコンピュータＩ／Ｆ１０２、送信用ＦＩＦＯメモリ１０４、受信用ＦＩＦＯメモリ１０５、アウトバウンド回路１０６、オートレスポンス回路１０７、送信用リンクＦＩＦＯメモリ１０８およびデマルチプレクサ１１０によって、アシンクロナス通信系回路が構成される。
また、デマルチプレクサ１１０、リンクコア１０１、デジタル・ビデオカセットレコーダＩ／Ｆ１２０、送信前処理・受信後処理回路１２１、アイソクロナス通信用ＦＩＦＯメモリ１２２、レイト処理回路１２３および送信後処理・受信前処理回路１２４によって、アイソクロナス通信系回路が構成される。
【００２５】
アシンクロナス通信系回路
〔マイクロコンピュータＩ／Ｆ１０２〕
マイクロコンピュータＩ／Ｆ１０２は、主としてマイクロコンピュータ３０と、送信用ＦＩＦＯメモリ１０４および受信用ＦＩＦＯメモリ１０５との間でのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、マイクロコンピュータ３０とＣＦＲ群１１１との各種データの送受信の調停を行う。
たとえば、マイクロコンピュータ３０からは、後述するように送信前処理・受信後処理回路１２１におけるノミナルタイミング（ＮＴ）信号の生成に用いられるノミナル(Nominal) 初期値ＮＩおよびノミナルステップ値ＮＳが、マイクロコンピュータＩ／Ｆ１０２を介してＣＦＲ群１１１の所定のレジスタに設定される。
【００２６】
〔送信用ＦＩＦＯメモリ１０４および受信用ＦＩＦＯメモリ１０５〕
送信用ＦＩＦＯメモリ１０４には、ＩＥＥＥ１３９４シリアルバスＢＳに伝送させるアシンクロナス通信用パケットが格納され、受信用ＦＩＦＯメモリ１０５にはＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアシンクロナス通信用パケットが格納される。
【００２７】
〔インバウンド回路１０９〕
インバウンド回路１０９は、ＣＦＲ群１１１の所定のレジスタによってオートレスポンスが指定されている場合には、デマルチプレクサ１１０から入力したアシンクロナス通信用パケットをオートレスポンス回路１０７に出力する。一方、インバウンド回路１０９は、ＣＦＲ群１１１の所定のレジスタによってオートレスポンスが指定されていない場合には、デマルチプレクサ１１０から入力したアシンクロナス通信用パケットを受信用ＦＩＦＯメモリ１０５に出力する。
【００２８】
〔オートレスポンス回路１０７〕
オートレスポンス回路１０７は、インバウンド回路１０９から入力したアシンクロナス通信用パケットに対して、所定のオートレスポンス処理を行い、その処理結果であるアシンクロナス通信用パケットをアウトバウンド回路１０６に出力する。
ここで、オートレスポンス処理とは、ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアシンクロナス通信用パケットを、マイクロコンピュータ３０に出力して処理するのではなく、リンク・レイヤ回路１０内で処理を行い、その処理結果をＩＥＥＥ１３９４シリアルバスＢＳを伝送する処理をいう。
【００２９】
〔アウトバウンド回路１０６〕
アウトバウンド回路１０６は、ＣＦＲ群１１１の所定のレジスタによってオートレスポンスが指定されている場合には、オートレスポンス回路１０７から入力したアシンクロナス通信用パケットを送信用リンクＦＩＦＯメモリ１０８に出力する。一方、アウトバウンド回路１０６は、ＣＦＲ群１１１の所定のレジスタによってオートレスポンスが指定されていない場合には、送信用ＦＩＦＯメモリ１０４から入力したアシンクロナス通信用パケットを送信用リンクＦＩＦＯメモリ１０８に出力する。
【００３０】
〔送信用リンクＦＩＦＯメモリ１０８〕
送信用リンクＦＩＦＯメモリ１０８は、アウトバウンド回路１０６から入力したアシンクロナス通信用パケットを格納するリングバッファである。
【００３１】
〔デマルチプレクサ１１０〕
デマルチプレクサ１１０は、リンクコア１０１から入力した通信用パケットの１３９４ヘッダ内に存在するｔ−ｃｏｄｅ（図２には図示せず）を参照して、アシンクロナス通信用パケット、アイソシンクロナス通信用パケットおよびセルフＩＤパケットのいずれであるかを識別し、アシンクロナス通信用パケットであればインバウンド回路１０９に出力し、アイソシンクロナス通信用パケットであれば送信後処理・受信前処理回路１２４に出力する。
【００３２】
〔リンクコア１０１〕
リンクコア１０１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＳを直接ドライブするフィジカル・レイヤ回路２０とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。
また、リンクコア１０１は、フィジカル・レイヤ回路２０およびＩＥＥＥ１３９４シリアルバスＢＳを介して、送受信先の信号処理回路との間で、送受信の可否を示すＣＳ(Cycle Start) パケットを１２５μｓ毎に送受信する。
そして、たとえばサイクルタイマなどの時間データや、ＣＳパケットの送受信の有無などは、ＣＦＲ群１１１の所定のレジスタを通してアイソクロナス通信系処理回路に供給および指示される。
【００３３】
アイソクロナス通信系回路
アイソクロナス通信系回路の構成要素を説明する前に、アイソクロナス通信用パケットのフォーマットについて説明する。
〔アイソクロナス通信用パケットのフォーマット〕
図２はアイソクロナス通信用パケットの基本構成例を示す図である。
図２に示すように、アイソクロナス通信のパケットは、第１クワドレットが１３９４ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Header-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-Header1)、第４クワドレットがＣＩＰヘッダ２（CIP-Header2)、第５クワドレット以降がデータ領域(Data)である。そして、最後のクワドレットがデータＣＲＣ(Data-CRC)である。
【００３４】
１３９４ヘッダは、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードｓｙにより構成されている。
ヘッダＣＲＣは、パケットヘッダの誤り検出符号である。
【００３５】
ＣＩＰヘッダ１は、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ（Data Block Continuty Counter）領域により構成されている。
なお、ＤＢＳ領域は、１アイソクロナスパケットで転送するクワドレット数を表す。
【００３６】
ＣＩＰヘッダ２は、転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域、信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域、フレーム同期信号ＦＲのタイムスタンプ情報のためのＳｙｎｃＴｉｍｅ領域により構成されている。
【００３７】
また、データＣＲＣは、データフィールドの誤り検出符号である。
【００３８】
以下、アイソクロナス通信系回路の各構成要素について詳細に説明する。
〔デジタル・ビデオカセットレコーダＩ／Ｆ１２０〕
デジタル・ビデオカセットレコーダＩ／Ｆ１２０は、送信時に、デジタル・ビデオカセットレコーダ４０から入力した４ビットのデータ幅のＤＶＣＲデータを受けて、送信前処理・受信後処理回路１２１に出力する。
【００３９】
また、デジタル・ビデオカセットレコーダＩ／Ｆ１２０は、送信時に、デジタル・ビデオカセットレコーダ４０から入力したフレーム同期信号ＦＲを送信前処理・受信後処理回路１２１に出力する。
フレーム同期信号ＦＲは、デジタル・ビデオカセットレコーダ４０から入力されるＤＶＣＲデータのフレームの先頭でパルスを発生する信号である。
ところで、本実施形態では、デジタル・ビデオカセットレコーダ４０は、後述するコントローラ２１０から入力した出力制御信号に基づいて、デジタル・ビデオカセットレコーダＩ／Ｆ１２０に対してのＤＶＣＲデータの出力タイミングを制御している。
従って、デジタル・ビデオカセットレコーダ４０からデジタル・ビデオカセットレコーダＩ／Ｆ１２０に入力されるＤＶＣＲデータの入力タイミングは不規則に変動することがある。
なお、ＤＶＣＲデータの出力タイミングの制御は、１アイソクロナス通信用パケット分のＤＶＣＲデータを単位として行われる。
【００４０】
送信前処理・受信後処理回路１２１は、デジタル・ビデオカセットレコーダＩ／Ｆ１２０を介してデジタル・ビデオカセットレコーダ４０から入力した４ビットのデータ幅のＤＶＣＲデータを３２ビットのデータ幅のＤＶＣＲデータに変換し、当該変換したＤＶＣＲデータをアイソクロナス通信用ＦＩＦＯメモリ１２２に出力する。また、送信前処理・受信後処理回路１２１は、データを格納すべきアドレスを生成してＦＩＦＯメモリ１２２に出力する。
これは、デジタル・ビデオカセットレコーダ４０から入力するＤＶＣＲデータの最小データの単位が４ビットであるのに対して、ＩＥＥＥ１３９４規格では、取り扱う最小データの単位が３２ビット（＝１クワドレット(quadlet) ）だからである。
【００４１】
また、送信前処理・受信後処理回路１２１は、デジタル・ビデオカセットレコーダＩ／Ｆ１２０を介して入力したフレーム同期信号ＦＲ、並びにマイクロコンピュータ３０からマイクロコンピュータＩ／Ｆ１０２を介してＣＦＲ群１１１の所定のレジスタに設定される指示信号としてのノミナル(Nominal) 初期値ＮＩおよびノミナルステップ値ＮＳに基づいて、送信時に、１フレームに必要なデータを１フレーム内に均等に送るための基準タイミング信号（ノミナルタイミング信号ＮＴ）を生成し、レイト処理回路１２３に出力するノミナルタイミング生成回路１２１０を有する。
なお、ノミナルタイミング信号ＮＴは、ＦＩＦＯメモリ１２２の後述するＲＡＭ１２２１の容量を小さくするために、１フレーム分のＤＶＣＲデータを分割して得られたアイソクロナス通信用パケットを時間的に均等化して送信する基準タイミングを決定する。
【００４２】
ここで、ノミナル初期値ＮＩとは、フレーム同期信号ＦＲを基準にしてフレーム先頭のデータを送る基準タイミングを示す値であり、フレームの先頭パケットの送信区間までのシステムディレイに加えられる初期値をいう。
このノミナル初期値ＮＩは、基本的にはフレームの長さが変動しても変わらないので、たとえば電源投入時に１度設定される。
【００４３】
ノミナルステップ値ＮＳとは、１フレームに必要なデータを１フレーム内に均等に送るために設定する値であって、データとデータとの間隔、すなわちノミナルタイミング間隔を示す値をいう。
このノミナルステップ値ＮＳは、ＤＶフォーマットでは、周波数が１８ＭＨｚと固定で、１フレームのクロック数が一定でないことから、たとえばデジタル・ビデオカセットレコーダ４０からの前のフレームの長さを示す信号Ｓ４０をマイクロコンピュータ３０が受け、マイクロコンピュータ３０によってこの前のフレームの長さを基準にしてフレーム毎に設定される。
【００４４】
図３は、ノミナルタイミング生成回路１２１０の構成例を示すブロック図である。
このノミナルタイミング生成回路１２１０は、図３に示すように、エッジ検出回路１２１１、第１カウンタ１２１２、第２カウンタ１２１３、および第３カウンタ１２１４により構成されている。
【００４５】
エッジ検出回路１２１１は、デジタル・ビデオカセットレコーダＩ／Ｆ１２０を介して入力したフレーム同期信号ＦＲの立上がりエッジを検出して、エッジ検出信号Ｓ１２１１を第１カウンタ１２１２に出力する。
【００４６】
第１カウンタ１２１２は、エッジ検出信号Ｓ１２１２を受けてアクティブとなってカウント動作を開始し、カウント値がＣＦＲ群１１１に設定されているノミナル初期値ＮＩと等しくなったならば、そのフレームの最初のノミナルタイミングがきたことを知らせる第１信号Ｓ１２１２を第２カウンタ１２１３に出力する。
また、第１カウンタ１２１２は、カウント値がＣＦＲ群１１１に設定されているノミナル初期値ＮＩと等しくなったならば、非アクティブとなる。
【００４７】
第２カウンタ１２１３は、第１カウンタ１２１２の第１信号Ｓ１２１２によりリセットされ、リセット後、カウント動作を開始し、カウント値がＣＦＲ群１１１に設定されているノミナルステップ値ＮＳに達すると、ノミナルタイミングがきたことを示す第２信号Ｓ１２１３を第３カウンタ１２１４に出力する。
【００４８】
第３カウンタ１２１４は、第１カウンタ１２１２の出力信号Ｓ１２１２によりリセットされ、リセット後、カウント動作を開始し、第２カウンタ１２１３の第２信号Ｓ１２１３を受けてノミナルタイミング信号ＮＴをレイト処理回路１２３に出力するとともに、ノミナルタイミングの数をカウントする。
第３カウンタ１２１４は、たとえばＮＴＳＣ方式の場合には２５０回、ＰＡＬ方式の場合には３００回のノミナルタイミング信号ＮＴを出力する。
第３カウンタ１２１４は、このノミナルタイミング信号ＮＴの出力回数は、２５０回あるいは３００回より少なくなることはあるが、これらの回数以上はノミナルタイミング信号ＮＴの出力は行わない。
【００４９】
また、送信前処理・受信後処理回路１２１は、受信時に、ＦＩＦＯメモリ１２２に格納されている３２ビットのデータ幅のＤＶＣＲデータを４ビットのデータ幅のＤＶＣＲデータに変換し、デジタル・ビデオカセットレコーダＩ／Ｆ１２０を介して当該変換したＤＶＣＲデータをデジタル・ビデオカセットレコーダ４０に出力する。
【００５０】
〔アイソクロナス通信用ＦＩＦＯメモリ１２２〕
図４に示すように、アイソクロナス通信用ＦＩＦＯメモリ１２２は、たとえばＲＡＭ(Random Access Memory)１２２１およびコントローラ１２２２を有する。
ＲＡＭ１２２１は、バンクＰＢ1 ，ＰＢ2 ，ＰＢ3 およびＰＢ4 からなる４バンク構成をしており、送信前処理・受信後処理回路１２１らかのＤＶＣＲデータの書き込みを行う一のバンクをコントローラ１２２２による書き込み用切り換え信号ＷＳＷに基づいてスイッチ回路ＳＷ1 で選択し、後述するレイト処理回路１２３の送信決定回路１２３５にＤＶＣＲデータの読み出しを行う一のバンクを読み出し用切り換え信号ＲＳＷに基づいてスイッチ回路ＳＷ2 で選択する。
ここで、バンクＰＢ1 ，ＰＢ2 ，ＰＢ3 およびＰＢ4 の各々は、図２に示す１アイソクロナス通信用パケット分のＤＶＣＲデータを記憶可能な４８０バイトの記憶容量を有している。
ＮＴＳＣ方式の場合には、１フレーム分のＤＶＣＲデータは、２５０個のアイソクロナス通信用パケットに分割される。
【００５１】
コントローラ１２２２は、ＲＡＭ１２２１の記憶状態を監視し、ＲＡＭ１２２１がフルにならないように、図１に示すデジタル・ビデオカセットレコーダ４０からのＤＶＲＣデータの出力を制御する出力制御信号Ｓ１２２２を生成し、デジタル・ビデオカセットレコーダ４０に出力する。
また、コントローラ１２２２は、送信前処理・受信後処理回路１２１から入力した１アイソクロナス通信用パケット分のＤＶＣＲデータの先頭フラグを監視することで、１パケット分のＤＶＣＲデータがＲＡＭ１２２１の各バンクに書き込まれたか否かを判断し、書き込まれたと判断すると、書き込み用切り換え信号ＷＳＷでスイッチ回路ＳＷ1 に、次のバンクに切り換えることを指示する。
また、コントローラ１２２２は、１パケット分のＤＶＣＲデータの書き込みが終了したバンクＰＢ1 〜ＰＢ4 から１パケット分のＤＶＣＲデータを順に読み出すための読み出し用切り換え信号ＲＳＷを生成し、スイッチ回路ＳＷ2 に出力する。
なお、コントローラ１２２２は、出力制御信号Ｓ１２２２、書き込み用切り換え信号ＷＳＷおよび読み出し用切り換え信号ＲＳＷを生成するにあたって、ＣＦＲ群１１１の所定のレジスタを通して得られたＣＳパケットの送受信の有無を参照する。
【００５２】
〔レイト処理回路１２３〕
図４に示すように、レイト処理回路１２３は、たとえばサンプリング回路１２３１、レジスタＮＴ−ｒｅｇ1 ，ＮＴ−ｒｅｇ2 ，ＮＴ−ｒｅｇ3 ，ＮＴ−ｒｅｇ4 、スイッチ回路ＳＷ3 ，ＳＷ4 、メモリ１２３２、加算回路１２３３、レイト判断回路１２３４および送信決定回路１２３５を有する。
【００５３】
サンプリング回路１２３１は、ノミナルタイミング生成回路１２１０から入力したノミナルタイミング信号ＮＴと、リンクコア１０１で生成されＣＦＲ群１１１の所定のレジスタに設定されたサイクルタイムＣＴとを用いて、ノミナルタイミング信号ＮＴにパルスが発生したタイミングで、サイクルタイムＣＴが示す時間をサンプリングし、当該サンプリングした時間をノミナルタイミング時間ＮＴＴとして、スイッチ回路ＳＷ3 に出力する。
なお、サイクルタイムＣＴを生成するサイクルタイマは、３２ビットからなり、下位１２ビットが４０．６９ｎｓ毎にインクリメントされ、その上位１３ビットが１２５μｓ毎にインクリメントされ、その上の７ビットが秒数のカウント値を示している。
【００５４】
レジスタＮＴ−ｒｅｇ1 ，ＮＴ−ｒｅｇ2 ，ＮＴ−ｒｅｇ3 およびＮＴ−ｒｅｇ4 は、それぞれスイッチ回路ＳＷ3 によって選択されたときに、サンプリング回路１２３１からのノミナルタイミング時間ＮＴＴを書き込んで記憶し、スイッチ回路ＳＷ4 によって選択されたときに、記憶しているノミナルタイミング時間ＮＴＴを読み出して加算回路１２３３に出力する。
ここで、レジスタＮＴ−ｒｅｇ1 ，ＮＴ−ｒｅｇ2 ，ＮＴ−ｒｅｇ3 およびＮＴ−ｒｅｇ4 は、ＦＩＦＯメモリ１２２のＲＡＭ１２２１のそれぞれバンクＰＢ1 ，ＰＢ2 ，ＰＢ3 およびＰＢ4 に記憶されている１アイソクロナス通信用パケット分のＤＶＣＲデータのノミナルタイミング時間ＮＴＴを記憶する。
また、このノミナルタイミング時間ＮＴＴは、ＲＡＭ１２２１に記憶されている対応する１アイソクロナス通信用パケット分のＤＶＣＲデータの送信が許可される最も早い時刻を示している。
なお、ＦＩＦＯメモリ１２２のスイッチ回路ＳＷ1 とレイト処理回路１２３のスイッチ回路ＳＷ3 とは連動して切り換わる。同様に、ＦＩＦＯメモリ１２２のスイッチ回路ＳＷ2 とレイト処理回路１２３のスイッチ回路ＳＷ4 とも連動して切り換わる。
【００５５】
加算回路１２３３は、スイッチ回路ＳＷ4 から入力したノミナルタイミング時間ＮＴＴと、メモリ１２３２から読み出した許容最大遅延時間ＭＴＡである４５０μｓとを加算し、その加算の結果をタイムスタンプＴＳとしてレイト判断回路１２３４に出力する。
ここで、タイムスタンプは、対応するアイソクロナス通信用パケットの送信が許可される最も遅い時刻を示している。
また、許容最大遅延時間ＭＴＡは、送信側から送信したアイソクロナス通信用パケットを受信側において有効に処理（たとえば表示処理）できるようにシステムで予め決められいるものであり、たとえば、ジッタなどが発生しない正常な状態において、アイソクロナス通信用パケットが、送信側のアイソクロナス通信用ＦＩＦＯメモリ１２２から出力されてから、受信側のアプリケーションＩ／Ｆ（デジタル・ビデオカセットレコーダＩ／Ｆ１２０に対応する）から出力されるまでの時間を基準として決定される。
本実施形態では、ＩＥＣ６１８８３規格に基づいて、許容最大遅延時間ＭＴＡは４５０μｓとなっている。なお、許容最大遅延時間ＭＴＡはシステムの種類に応じて任意に決定される。
【００５６】
レイト判断回路１２３４は、サイクルタイマの前記上位１３ビットがカウントアップしたタイミング（１２５μｓ毎にカウントアップする）で、サイクルタイマが示すサイクルタイムＣＴとタイムスタンプが示す時間とを比較し、サイクルタイマが示すサイクルタイムＣＴがタイムスタンプが示す時間に比べて遅い場合にレイトと判断し、そうでない場合にレイトではないと判断し、レイト判断結果を信号Ｓ１２３４として送信決定回路１２３５に出力する。
ここで、レイトと判断されるのは、ノミナルタイミング生成回路１２１０から出力されるノミナルタイミング信号ＮＴに対応するパルスが発生するタイミングから、当該パルスに対応する１パケット分のＤＶＣＲデータがＲＡＭ１２２１から読み出されるまでの時間が、許容最大遅延時間４５０μｓを越えた場合である。
【００５７】
送信決定回路１２３５は、レイト判断回路１２３４から入力したレイト判断結果信号Ｓ１２３４がレイトを示している場合には、ＦＩＦＯメモリ１２２のスイッチ回路ＳＷ2 から入力した１アイソクロナス通信用パケット分のＤＶＣＲデータを後段の図１に示す送信後処理・受信前処理回路１２４には出力しない。
その後、送信決定回路１２３５は、切り換わったスイッチ回路ＳＷ2 を介して次のバンクＰＢ1 ，ＰＢ2 ，ＰＢ3 およびＰＢ4 から入力したＤＶＣＲデータを送信するか否かをレイト判断結果に基づいて決定する。
この場合に、送信決定回路１２３５は、次のバンクＰＢ1 ，ＰＢ2 ，ＰＢ3 ，ＰＢ4 が空である場合や、当該次のバンクに対応するレジスタＮＴ−ｒｅｇ1 ，ＮＴ−ｒｅｇ2 ，ＮＴ−ｒｅｇ3 ，ＮＴ−ｒｅｇ4 にノミナルタイミング時間ＮＴＴが記憶されていない場合には、ダミーパケットＤＰＫを送信後処理・受信前処理回路１２４に出力する。
ここで、ダミーパケットＤＰＫは、図２に示すアイソクロナス通信用パケットのうち、データを除く、１３９４ヘッダ、ヘッダＣＲＣ、ＣＩＰヘッダ１、ＣＩＰヘッダ２およびデータＣＲＣから構成されているパケットである。
【００５８】
一方、送信決定回路１２３５は、レイト判断回路１２３４から入力したレイト判断結果信号Ｓ１２３４がレイトを示していない場合には、ＦＩＦＯメモリ１２２のスイッチ回路ＳＷ2 から入力した１アイソクロナス通信用パケット分のＤＶＣＲデータを後段の送信後処理・受信前処理回路１２４に出力する。
【００５９】
〔送信後処理・受信前処理回路１２４〕
送信後処理・受信前処理回路１２４は、送信時に、図２に示すデータ領域(Data)にＤＶＣＲデータを設定し、１３９４ヘッダ、ＣＩＰヘッダ１およびＣＩＰヘッダ２およびデータＣＲＣを付加してアイソクロナス通信用パケットを生成し、これをリンクコア１０１に出力する。
ここで、レイト処理回路１２３の送信決定回路１２３５において、レイトと判断されて送信されなかったアイソクロナス通信用パケットの次のアイソクロナス通信用パケットには、ＤＢＣの番号を１つ飛ばして付与する。
【００６０】
送信後処理・受信前処理回路１２４は、受信時に、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２などの内容を解析し、データを復元してＤＶＣＲデータをアイソクロナス通信用ＦＩＦＯメモリ１２２に格納する。
【００６１】
次に、上記構成によるアイソクロナス通信用パケットの送受信動作について、図５に関連付けて説明する。
なお、図５はアイソクロナス通信パケットの送信動作を説明するための図であって、図中、ＮＴ０〜ＮＴ３はデータ(data)０〜３のノミナルタイミング、Ｐ．Ｂ．０〜Ｐ．Ｂ．３は各パケットを送信して良い区間を示している。
【００６２】
アイソクロナス通信用パケットの送信時の動作
以下、ＤＶＣＲ用信号処理回路１におけるアイソクロナス通信用パケットの送信時の動作について説明する。
図４に示すアイソクロナス通信用ＦＩＦＯメモリ１２２のコントローラ１２２２からの出力制御信号Ｓ１２２２に基づいて、デジタル・ビデオカセットレコーダ４０からの４ビットのデータ幅のＤＶＣＲデータが、デジタル・ビデオカセットレコーダＩ／Ｆ１２０に出力される。
ＤＶＣＲデータは、デジタル・ビデオカセットレコーダＩ／Ｆ１２０を介して送信前処理・受信後処理回路１２１に入力され、ここで４ビットから３２ビットのデータ幅のＤＶＣＲデータに変換され、当該変換されたＤＶＣＲデータおよびメモリアドレスがアイソクロナス通信用ＦＩＦＯメモリ１２２に出力される。
また、ＤＶＣＲデータと同期して図５（ａ）に示すようなパルス状のフレーム同期信号ＦＲが、デジタル・ビデオカセットレコーダＩ／Ｆ１２０を介してデジタル・ビデオカセットレコーダ４０から送信前処理・受信後処理回路１２１のノミナルタイミング生成回路１２１０に入力される。
【００６３】
１アイソクロナス通信用パケット分のＤＶＣＲデータは、ＦＩＦＯメモリ１２２のコントローラ１２２２からの書き込み用切り換え信号ＷＳＷに基づいてスイッチＳＷ1 が選択したＲＡＭ１２２１のバンクＰＢ1 〜ＰＢ4 のいずれかのバンクに書き込まれる。
また、バンクＰＢ1 〜ＰＢ4 に書き込まれたＤＶＣＲデータは、コントローラ１２２２からの読み出し用切り換え信号ＲＳＷに基づいてスイッチＳＷ2 によって選択されたときに、レイト処理回路１２３の送信決定回路１２３５に出力される。
【００６４】
上述したＤＶＣＲデータの処理と並行して、以下に示すノミナルタイミング信号ＮＴの生成およびこのノミナルタイミング信号に基づくレイト判断処理が送信前処理・受信後処理回路１２１およびレイト処理回路１２３において行われる。
【００６５】
まず、図５（ｃ）に示すように、フレーム同期信号ＦＲを基準にしてフレーム先頭のデータを送る基準タイミングを示す値であるノミナル初期値ＮＩが、たとえば電源投入時にマイクロコンピュータ３０からマイクロコンピュータＩ／Ｆ１０２を介してＣＦＲ群１１１の所定のレジスタに設定されている。
また、フレーム毎に、デジタル・ビデオカセットレコーダ４０からの前のフレームの長さを示す信号Ｓ４０がマイクロコンピュータ３０に出力される。マイクロコンピュータ３０では、この前のフレームの長さを基準にして、１フレームに必要なデータを１フレーム内に均等に送るために設定する値、すなわちノミナルタイミング間隔を示すノミナルステップ値ＮＳが選定され、このノミナルステップ値ＮＳが、マイクロコンピュータ３０からマイクロコンピュータＩ／Ｆ１０２を介してＣＦＲ群１１１の所定のレジスタに設定される。
【００６６】
送信前処理・受信後処理回路１２１のノミナルタイミング生成回路１２１０では、図５に示すような、パルス状のフレーム同期信号ＦＲがエッジ検出回路１２１１に入力される。また、ＣＦＲ群１１１に設定されたノミナル初期値ＮＩが第１カウンタ１２１２に入力され、ノミナルステップ値ＮＳが第２カウンタ１２１３に入力される。
【００６７】
エッジ検出回路１２１１では、デジタル・ビデオカセットレコーダＩ／Ｆ１２０を介して入力したフレーム同期信号ＦＲの立上がりエッジが検出され、エッジ検出信号Ｓ１２１１が生成されて第１カウンタ１２１２に出力される。
【００６８】
第１カウンタ１２１２では、エッジ検出信号Ｓ１２１２を受けてアクティブとなってカウント動作が開始される。そして、カウント値がＣＦＲ群１１１に設定されているノミナル初期値ＮＩと等しくなったならば、そのフレームの最初のノミナルタイミングがきたことを知らせる信号Ｓ１２１２が生成され、第２カウンタ１２１３に出力される。第１カウンタ１２１２は、カウント値がＣＦＲ群１１１に設定されているノミナル初期値ＮＩと等しくなったならば、非アクティブとなる。
【００６９】
第２カウンタ１２１３では、第１カウンタ１２１２の第１信号Ｓ１２１２が入力されるとリセットされる。そして、リセット後、カウント動作が開始され、カウント値がＣＦＲ群１１１に設定されているノミナルステップ値ＮＳに達すると、ノミナルタイミングがきたことを示す第２信号Ｓ１２１３が生成され、第３カウンタ１２１４に出力される。
【００７０】
第３カウンタ１２１４においては、第１カウンタ１２１２の第１信号Ｓ１２１２によりリセットされ、リセット後、カウント動作が開始される。
そして、第２カウンタ１２１３の出力信号Ｓ１２１３を受けてノミナルタイミング信号ＮＴが生成され、レイト処理回路１２３に出力される。また、第３カウンタ１２１４では、ノミナルタイミングの数がカウントされ、たとえばＮＴＳＣ方式の場合には２５０回、ＰＡＬ方式の場合には３００回のノミナルタイミング信号ＮＴが出力される。
このノミナルタイミング信号ＮＴの出力回数は、第１カウンタ１２１２の第１信号Ｓ１２１２によりリセットされることから、２５０回あるいは３００回より少なくなることはあるが、これらの回数以上のノミナルタイミング信号ＮＴの出力は行われない。
【００７１】
レイト処理回路１２３において、送信前処理・受信後処理回路１２１のノミナルタイミング生成回路１２１０で生成されたノミナルタイミング信号ＮＴがサンプリング回路１２３１に入力される。
【００７２】
サンプリング回路１２３１において、ノミナルタイミング信号ＮＴにパルスが発生したタイミングで、サイクルタイマが示すサイクルタイムＣＴがサンプリングされ、当該サンプリングされた時間がノミナルタイミング時間ＮＴＴとしてスイッチ回路ＳＷ3 に出力される。
次に、スイッチ回路ＳＷ3 に出力されたノミナルタイミング時間ＮＴＴが、ＦＩＦＯメモリ１２２のコントローラ１２２２からの書き込み用切り換え信号ＷＳＷに基づいてスイッチ回路ＳＷ3 が選択したレジスタＮＴ−ｒｅｇ1 〜ＮＴ−ｒｅｇ4 に書き込まれる。
このとき、スイッチ回路ＳＷ1 とスイッチＳＷ3 とは、書き込み用切り換え信号ＷＳＷに基づいて連動して切り換えられる。
したがって、レジスタＮＴ−ｒｅｇ1 〜ＮＴ−ｒｅｇ4 には、それぞれバンクＰＢ1 〜ＰＢ4 に記憶されているＤＶＣＲデータに対応するノミナルタイミング時間ＮＴＴが記憶される。
【００７３】
次に、レジスタＮＴ−ｒｅｇ1 〜ＮＴ−ｒｅｇ4 に書き込まれたノミナルタイミング時間ＮＴＴが、コントローラ１２２２からの読み出し用切り換え信号ＲＳＷに基づいてスイッチ回路ＳＷ4 によって選択されたときに読み出されて加算回路１２３３に出力される。
そして、加算回路１２３３において、当該読み出されたノミナルタイミング時間ＮＴＴとメモリ１２３２から読み出されたた許容最大遅延時間ＭＴＡ＝４５０μｓとが加算され、当該加算の結果がタイムスタンプＴＳとしてレイト判断回路１２３４に出力される。
【００７４】
次に、レイト判断回路１２３４において、サイクルタイマの上位１３ビットがカウントアップしたタイミングで、１２５μｓ毎に、サイクルタイマが示すサイクルタイムＣＴとタイムスタンプＴＳが示す時間とが比較され、サイクルタイマが示すサイクルタイムＣＴがタイムスタンプＴＳが示す時間に比べて遅い場合にレイトと判断され、そうでない場合にレイトではないと判断され、レイト判断結果が送信決定回路１２３５に出力される。
【００７５】
次に、送信決定回路１２３５において、レイト判断回路１２３４から入力したレイト判断結果がレイトを示している場合には、ＦＩＦＯメモリ１２２のスイッチ回路ＳＷ2 から入力した１アイソクロナス通信用パケット分のＤＶＣＲデータは後段の図１に示す送信後処理・受信前処理回路１２４に出力されない。
その後、送信決定回路１２３５において、切り換わったスイッチ回路ＳＷ2 を介して次のバンクＰＢ1 ，ＰＢ2 ，ＰＢ3 およびＰＢ4 から入力したＤＶＣＲデータを送信するか否かをレイト判断結果に基づいて決定される。
この場合に、送信決定回路１２３５は、次のバンクＰＢ1 ，ＰＢ2 ，ＰＢ3 ，ＰＢ4 が空である場合や、当該次のバンクに対応するレジスタＮＴ−ｒｅｇ1 ，ＮＴ−ｒｅｇ2 ，ＮＴ−ｒｅｇ3 ，ＮＴ−ｒｅｇ4 にＮＴ時間が記憶されていない場合には、ダミーパケットが送信後処理・受信前処理回路１２４に出力される。
【００７６】
一方、送信決定回路１２３５において、レイト判断回路１２３４から入力したレイト判断結果がレイトを示していない場合には、スイッチ回路ＳＷ2 から入力した１アイソクロナス通信用パケット分のＤＶＣＲデータが後段の送信後処理・受信前処理回路１２４に出力される。
そして、ＤＶＣＲデータに、図２に示す１３９４ヘッダ、ＣＩＰヘッダ１およびＣＩＰヘッダ２およびデータＣＲＣが付加されてアイソクロナス通信用パケットが生成され、当該アイソクロナス通信用パケットがリンクコア１０１、フィジカル・レイヤ回路２０およびＩＥＥＥ１３９４シリアルバスＢＳを介して、図５（ｄ）に示すように、送信先のノードに出力される。
【００７７】
アイソクロナス通信用パケットの受信時の動作
ＤＶＣＲ用信号処理回路１におけるアイソクロナス通信用パケットの受信時には、受信したアイソクロナス通信用パケットが、図１に示すリンクコア１０１、デマルチプレクサ１１０を介して、送信後処理・受信前処理回路１２４に出力される。
そして、送信後処理・受信前処理回路１２４において、アイソクロナス通信用パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２などの内容が解析され、復元されてＤＶＣＲデータが、アイソクロナス通信用ＦＩＦＯメモリ１２２に格納された後に、送信前処理・受信後処理回路１２１、デジタル・ビデオカセットレコーダＩ／Ｆ１２０を介して、デジタル・ビデオカセットレコーダ４０に出力される。
【００７８】
以上説明したように、ＤＶＣＲ用信号処理回路１によれば、デジタル・ビデオカセットレコーダＩ／Ｆ１２０を介して入力したフレーム同期信号ＦＲの立上がりエッジを検出して、エッジ検出信号Ｓ１２１１を第１カウンタ１２１２に出力するエッジ検出回路１２１１と、エッジ検出信号Ｓ１２１２を受けてアクティブとなってカウント動作を開始し、カウント値がＣＦＲ群１１１に設定されているノミナル初期値ＮＩと等しくなったならば、そのフレームの最初のノミナルタイミングがきたことを知らせる第１信号Ｓ１２１２を第２カウンタ１２１３に出力する第１カウンタ１２１２と、第１カウンタ１２１２の第１信号Ｓ１２１２によりリセットされ、リセット後、カウント動作を開始し、カウント値がＣＦＲ群１１１に設定されているノミナルステップ値ＮＳに達すると、ノミナルタイミングがきたことを示す第２信号Ｓ１２１３を第３カウンタ１２１４に出力する第２カウンタ１２１３と、第１カウンタ１２１２の出力信号Ｓ１２１２によりリセットされ、リセット後、カウント動作を開始し、第２カウンタ１２１３の出力信号Ｓ１２１３を受けてノミナルタイミング信号ＮＴをレイト処理回路１２３に出力するとともに、ノミナルタイミングの数をカウントする第３カウンタ１２１４とを有するノミナルタイミング生成回路１２１０を設けたので、フレームの長さの変動に応じてクロック数が変動しないシステムだけでなく、クロック周波数が固定でクロック数が変動する場合であっても、フレームの変動に応じて均等に基準タイミング信号を生成できる利点がある。
【００７９】
また、ＤＶＣＲ用信号処理回路１によれば、アイソクロナス通信用パケットを送信する際に、１アイソクロナス通信用パケット分のＤＶＣＲデータ毎に、当該ＤＶＣＲデータの送信が許可される最も早い時刻を決定するノミナルタイミング時間ＮＴＴをノミナルタイミング生成回路１２１０およびサンプリング回路１２３１を用いて生成し、当該ノミナルタイミング時間ＮＴＴに許容最大遅延時間４５０μｓを加算することで、当該ＤＶＣＲデータの送信が許可される最も遅い時刻を示すタイムスタンプを生成する。そして、ＲＡＭ１２２１のバンクＰＢ1 〜ＰＢ4 から１アイソクロナス通信用パケット分のＤＶＣＲデータを読み出したタイミングで、当該読み出したＤＶＣＲデータに対応するタイムスタンプとサイクルタイムとを比較することで、当該ＤＶＣＲデータを含むアイソクロナス通信用パケットの送信がレイトになるか否かを判断し、レイトにならない場合にのみ、当該ＤＶＣＲデータを図１に示す送信後処理・受信前処理回路１２４に出力する。
そのため、ＤＶＣＲ用信号処理回路１によれば、レイト判断をフレーム単位で行うのではなく、１アイソクロナス通信用パケット分のＤＶＣＲデータを単位として行うことができ、前述したように、図４に示すコントローラ１２２２からの出力制御信号に基づいてデジタル・ビデオカセットレコーダ４０からのＤＶＣＲデータの出力タイミングが変動した場合でも、レイト判断を正確に行うことができる。
【００８０】
また、ＤＶＣＲ用信号処理回路１によれば、図４に示すコントローラ１２２２がＲＡＭ１２２１がオーバーフローしないように出力制御信号を用いてデジタル・ビデオカセットレコーダ４０のＤＶＣＲデータの出力を制御しているため、ＲＡＭ１２２１がオーバーフローすることを回避できる。
【００８１】
本発明は上述した実施形態には限定されない。
たとえば、上述した実施形態では、図１に示すデジタル・ビデオカセットレコーダ４０から送信データを入力する場合を例示したが、送信データを出力するアプリケーションは特に限定されないが、本発明は、送信データの出力タイミングが変動するアプリケーションを用いる場合に特に有効である。
【００８２】
また、上述した実施形態では、図１に示すように、アイソクロナス通信系回路に加えて、アシンクロナス通信系回路を備えたＤＶＣＲ用信号処理回路１を例示したが、本発明は、アシンクロナス通信系回路を備えていなくてもよい。この場合には、図１において、リンクコア１０１からのアイソクロナス通信用パケットを無条件に送信後処理・受信前処理回路１２４に出力する構成にする。
【００８３】
また、上述した実施形態では、図４に示すレイト処理回路１２３において、許容最大遅延時間を加算する加算回路１２３３をレジスタＮＴ−ｒｅｇ1 〜ＮＴ−ｒｅｇ4 の後段に設けたが、加算回路１２３３をレジスタＮＴ−ｒｅｇ1 〜ＮＴ−ｒｅｇ4 の前段に設けてもよい。
【００８４】
また、本発明では、通信バスとして、ＩＥＥＥ１３９４を例示したが、アイソクロナス通信モードを持つものであれば、その他の通信バスを用いた場合にも適用できる。
【００８５】
【発明の効果】
以上説明したように、本発明によれば、フレームの長さの変動に応じてクロック数が変動しないシステムだけでなく、クロック周波数が固定でクロック数が変動する場合であっても、フレームの変動に応じて均等に基準タイミング信号を生成できる利点がある。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＤＶＣＲ用信号処理回路の構成図である。
【図２】アイソクロナス通信用パケットの基本構成例を示す図である。
【図３】本発明に係るノミナルタイミング生成回路の構成例を示すブロック図である。
【図４】図１に示すレイト処理回路およびアイソクロナス通信用ＦＩＦＯメモリの内部構成図である。
【図５】アイソクロナス通信パケットの送信動作を説明するための図である。
【符号の説明】
１…ＤＶＣＲ用信号処理回路、１０…リンク・レイヤ回路、２０…フィジカル・レイヤ回路、３０…マイクロコンピュータ、４０…デジタル・ビデオカセットレコーダ、１０１…リンクコア、１０２…マイクロコンピュータＩ／Ｆ、１０４…送信用ＦＩＦＯメモリ、１０５…受信用ＦＩＦＯメモリ、１０６…アウトバウンド回路、１０７…オートレスポンス回路、１０８…送信用リンクＦＩＦＯメモリ、１０９…インバウンド回路、１１０…デマルチプレクサ、１１１…ＣＦＲ群、１１２…リンクコア、１１３…ＴＳＲ群、１２０…デジタル・ビデオカセットレコーダＩ／Ｆ、１２１…送信前処理・受信後処理回路、１２２…アイソクロナス通信用ＦＩＦＯメモリ、１２３…レイト処理回路、１２４…受信前処理・送信後処理回路、１２１０…ノミナルタイミング生成回路１２１０、１２１１…エッジ検出回路、１２１２…第１カウンタ、１２１３…第２カウンタ、１２１４…第３カウンタ、１２２１…ＲＡＭ、１２２２…コントローラ、１２３１…サンプリング回路、１２３２…メモリ、１２３３…加算回路、１２３４…レイト判断回路、１２３５…送信決定回路。
【図１】
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【図２】
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【図３】
0004038893.tif 000004
【図４】
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【図５】
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