(57)【特許請求の範囲】
【請求項１】
半導体デバイスをテストするための半導体テスト装置において、
ノーマルフォーマッタ及び高速フォーマッタを内部に含むテスタメインフレームと、
前記半導体デバイスにテストに必要な信号を印加するため３０ＭＨｚ台の第１周波数で動作するノーマルピンドライバ、及び前記装置のテスト能力を改善するため前記半導体デバイスをより高速で動作させるのに必要な信号を前記半導体デバイスに印加するため前記第１周波数よりも高い１２０ＭＨｚ台の第２周波数で動作可能な高速ピンドライバを有し、前記テスタメインフレームに連結されたテストヘッドとを備え、
前記ノーマルピンドライバおよび高速ピンドライバは対応する前記ノーマルフォーマッタまたは高速フォーマッタに個別に連結され、
前記テスタメインフレームは、前記フォーマッタのフォーマッティング動作を行わせるために、クロック発生器を含むタイミング発生ユニット、パターン発生器を含むアルゴリズムパターンジェネレーティングユニット、前記クロック発生器の出力中で一部の出力を選択して前記フォーマッタに出力するクロックセレクタ、前記パターン発生器から供給されるアドレス、コントロールコマンド、データ、リードモード情報、ライトモード情報、固定ハイレベル情報、固定ローレベル情報のうちでチャンネルに必要な情報を選択して前記フォーマッタに出力するピンデータセレクタ、及び多様な波形タイプ中でチャンネルに必要な波形タイプを選択して前記フォーマッタに出力するウェーブフォームセレクタとを有することを特徴とする半導体テスト装置。
【請求項２】
前記タイミング発生ユニットのクロック発生器は、32ラインの出力を少なくとも有し、各種クロックを生成することを特徴とする請求項１に記載の半導体テスト装置。
【請求項３】
前記アルゴリズムパターンジェネレーティングユニットのパターン発生器は、一つの動作サイクル内で信号の形態を定義するため前記タイミング発生ユニットに連結されてアドレス、コントロールコマンド、データ、リードモード情報、ライトモード情報、固定ハイレベル情報、固定ローレベル情報を発生することを特徴とする請求項１に記載の半導体テスト装置。
【請求項４】
前記クロックセレクタは、前記タイミング発生ユニットのクロック発生器から出力される各種クロックのうちでチャンネルに必要なクロックを選択して前記フォーマッタに出力するため、複数のノーマルマルチプレクサチャンネルと、複数の高速マルチプレクサチャンネルとを有することを特徴とする請求項１に記載の半導体テスト装置。
【請求項５】
前記ピンデータセレクタは、前記パターン発生器から供給されるアドレス、コントロールコマンド、データ、リードモード情報、ライトモード情報、固定ハイレベル情報、固定ローレベル情報のうちでチャンネルに必要な情報を選択するため、複数のノーマルマルチプレクサチャンネルと、複数の高速マルチプレクサチャンネルとを有することを特徴とする請求項１に記載の半導体テスト装置。
【請求項６】
前記ウェーブフォームセレクタは、多様な波形タイプ中でチャンネルに必要な波形タイプを選択するため複数のノーマルマルチプレクサチャンネルと、複数の高速マルチプレクサチャンネルとを有することを特徴とする請求項１に記載の半導体テスト装置。
【請求項７】
前記フォーマッタは、前記クロックセレクタにより選択されたクロック情報と、ピンデータセレクタにより選択されたピンデータと、ウェーブフォームセレクタにより選択されたウェーブフォーム情報を全て受けてフォーマッティングを行った後、これを対応するピンドライバに印加する出力波形として生成することを特徴とする請求項１に記載の半導体テスト装置。
【請求項８】
前記フォーマッタは、複数のノーマルフォーマッタと、複数の高速フォーマッタとを有し、一つのフォーマッタから出力される信号の一つが複数個の出力によりファンアウトされることを特徴とする請求項７に記載の半導体テスト装置。
【請求項９】
前記ノーマルフォーマッタは、前記ピンデータとクロックを受けて設定された論理組合せを行う複数のゲーティング素子を有する論理組合せ部と、前記論理組合せの組合せ出力をラッチするためのRSフリップフロップと、このRSフリップフロップの出力と波形反転情報を排他的論理和演算してノーマルピンドライバに供給されるフォーマッティング出力として出力する排他的論理和ゲートとを備えることを特徴とする請求項８に記載の半導体テスト装置。
【請求項１０】
前記高速フォーマッタは、前記ピンデータとクロックを受けて設定された論理組合せを行う複数のゲーティング素子を有する論理組合せ部と、前記論理組合せの組合せ出力をラッチするためのRSフリップフロップと、このRSフリップフロップの出力と波形反転情報を排他的論理和演算して高速ピンドライバに供給されるフォーマッティング出力として出力する排他的論理和ゲートとを備えることを特徴とする請求項８に記載の半導体テスト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリのような半導体デバイスをテストするための半導体テスト装置に係るもので、特にノーマルピンドライバを主なピンドライバとして具備した装置においてテスト能力を改善するための高速ピンドライバを採用した半導体テスト装置に関する。さらに本発明は具体例として半導体メモリテスト装置に関するもので、さらには半導体メモリテスト方法に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ素子及び非メモリ素子のような半導体素子の各種電気的特性及び多様な動作は半導体テスト装置によりテストされる。特に、半導体素子の各種電気的特性及び動作をウェハ状態でテストするウェハレベルテストは、半導体製造工程中でEDS工程に属するため、EDS工程関連の半導体テスト装置により行われる。ここで、EDS工程はウェハ内に製造された各チップの電気的特性検査を意味し、Electrical Die Sortingのイニシャルである。
【０００３】
前記EDS工程は、プリレーザ工程とレーザリペア工程とに大別され、レーザリペア工程の前工程を意味する前記プリレーザ工程においては、ウェハ内の不良チップをスクリーンしリペアの可能なチップの不良アドレスをリペア工程に引き継がれるようにする作業が行われる。
【０００４】
このようなプリレーザ工程において、ウェハをローディング及びアラインしてテスト用探針に接触させる作業は通常のプローバ装置により行われ、前記プローバ装置にローディングされたウェハ内の複数のチップは素子の電流及び電圧の特性を検査するDCテスト、又は素子の実際の動作機能をテストするACテストを前記EDS工程関連の半導体テスト装置により受ける。
【０００５】
前記半導体テスト装置は、テストに必要な各種電気的信号を生成して装置内のピンドライバを通してウェハ上の各チップデバイスのパッドに印加する役割をし、それを動作させて得たデータを判読して、そのデバイスが正常に動作するか否かの有無を見付ける。
【０００６】
このようなDCテストは電流及び電圧をチェックし、ACテストは実際デバイスの回路動作、データの保管状態などを電源電圧マージン、入力電圧マージン、タイミングマージン、温度、湿度などの条件を付けて機能を検証する。例えば、DRAM基準のACテスト項目としてはリフレッシュ、機能テスト、スピードテスト、及びマージンテストがある。実際のテストの時に前記プローバ装置のチャックステージ上に真空吸着力でローディングされたウェハ上のパッドは探針を有するテストボード（又はプローブカード）に接触し、テストボードはウェハレベルテストのテスティング機能を予め設定されたプログラムに従い行う半導体テスト装置のテストヘッドに接触する。
【０００７】
一方、半導体集積回路の複雑性が高くなるに従い、シリコンチップ上に集積されるCMOSトランジスタの個数もそれに従って比例的に増加するため、EDS工程で使われる前記半導体テスト装置においても高速動作及び高精密度がそれに従って要求されている。しかし、半導体メモリのような半導体デバイスのACテストを行うための通常の半導体テスト装置には、テストに必要な信号が出力されるピンドライバの全てが同じ仕様で装着されている。その結果、半導体テスト装置のテスト能力は、ピンドライバが有する基本仕様に対応するだけで、その基本仕様以上に動作することは非常に難しい。ところが、高速動作の半導体メモリデバイスを第１動作スピードで半導体テスト装置で主にテストする場合にも、前記第１動作スピードよりも高速の第２動作スピードでテストする必要性が頻繁に発生している。
【０００８】
【発明が解決しようとする課題】
しかるに、従来、上記のような場合において、第１動作スピードで動作する半導体テスト装置の使用の代わりに、第２動作スピードで動作する別途の高速テスト装置を準備して別途の高速テストを行わなければならないため、高価の装置を別途に準備すべきであるという問題点があった。結局、これはテスト装置の高価格化を招来してテストコストを高めるようになる。
又、ノーマル動作用及び高速のテスト装置をそれぞれ別途に駆動して順次テストを行わなければならないため、テスト時間が長く掛かるという問題点があった。
したがって、半導体デバイスのテスト能力を極大化すると共に、装置価格の上昇要因を最小化する半導体テスト装置が要求されている。
【０００９】
本発明の目的は、半導体メモリのACテスト能力を極大化すると共に、装置価格の上昇要因を最小化することができる半導体テスト装置を提供することにある。本発明の他の目的は、通常のノーマル用テスト装置に高速動作の可能な高速ピンドライバを一部だけ内装して、半導体デバイスのテスト能力を極大化すると共に、装置価格の上昇要因を最小化する半導体メモリテスト装置及びそのテスト方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体テスト装置は、半導体デバイスをテスティングするための半導体テスト装置において、ノーマル用及び高速用フォーマッタを内部に含むテスタメインフレームと、前記半導体デバイスにテストに必要な信号を印加するため第１周波数で動作するノーマルピンドライバ、及び前記装置のテスト能力を改善するため前記半導体デバイスをより高速で動作させるのに必要な信号を前記半導体デバイスに印加するため前記第１周波数よりも高い第２周波数で動作する高速ピンドライバを有し、前記テスタメインフレームに連結されたテストヘッドとを備えることを特徴とする。
【００１１】
本発明の半導体メモリテスト装置は、半導体メモリチップの動作に必要な信号を供給するためのノーマルピンドライバを主なピンドライバとして具備した半導体メモリテスト装置において、テスト能力を改善するため前記ノーマルピンドライバを有するテストヘッド内に高速ピンドライバを採用することを特徴とする。
【００１２】
本発明の半導体メモリテスト方法は、第１テスト能力を有する半導体テスト装置で前記第１テスト能力よりも高い第２テスト能力でテストを行うための方法において、前記半導体テスト装置内のテストヘッドに主なピンドライバとして具備されたノーマルピンドライバに加えて高速ピンドライバを準備する段階と、前記第２テスト能力が必要なときに高速動作に合わせて予めフォーマッティングされた信号を前記高速ピンドライバに供給する段階とを備えることを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。図中、同一又は類似な部分は説明及び理解の便宜上同一又は類似な参照符号を付す。
図１は、本発明の実施形態による半導体テスト装置の概略的ブロック図である。図１に示すように、半導体デバイステスト装置10は、テスタメインフレーム100とテストヘッド200を含み、テストヘッド200にはノーマルピンドライバ304,305,306及び高速ピンドライバ301,302を有したピンドライバ部300が備えられている。
このピンドライバ部300の各ピンドライバ301〜306は、プローバ400に連結されてACテストなどの各種テストに必要な信号を印加する。ここでは、通常のノーマル用テスト装置10に高速動作が可能な高速ピンドライバ301,302を一部だけ採用している。
【００１４】
このような本発明の単純な基本原理に従い、半導体デバイスのテスト能力が極大化されると同時に、装置価格の上昇要因が最小化される。半導体メモリチップが例えば120MHzの動作速度を有するように製造された場合に、30MHzの動作速度で各種ACテストを行うテスト装置により、前記チップをテストする途中に、特定したテストのため前記チップを120MHzの動作速度で動作させて実質的なテストをする場合がある。
【００１５】
本発明の適用は、このような場合に例えば各種マージンテストをするときに良好に適合できる。テスタの基本動作仕様に高速動作用ピンドライバを一部採用することにより、必要な時に基本動作仕様よりも高速の動作でテストが可能になる。このようなテスト動作を具現するために本発明では、１サイクルに必要なエッジ数だけ高速ピンドライバにクロックを割り当ててパルスとして出力させる。例えば、基本動作サイクルが31.25MHz（周期32nS）の装置に125MHz動作用高速ピンドライバが内装されたテスト装置の場合、高速ピンドライバを最高速度で動作させるためにはクロックエッジ8個を割り当てて信号を出力させる。
【００１６】
図２は、図１の高速ピンドライバ301,302のうち一つに印加される複数のクロックの設定値に従い多様に出力される出力波形図を示している。即ち、図２においてT1,T2,T3に示されるように複数のクロックCLOCK1〜CLOCK8のセッティング値を変化させる場合、それによって区間T1,T2,T3から出力される対応の高速ピンドライバの出力波形OUTの形態も多様に変化する。
【００１７】
図３は、図１の高速ピンドライバ301,302にそれぞれ印加されるクロックの波形図である。この場合に使用クロックを最小化するため、図３に示したクロックCLK,/CLKは図４に示したような回路ブロックにより生成される。
【００１８】
図４は、使用クロックを最小化するため図３のクロックを単一入力クロックで生成するための回路ブロックである。即ち、クロックCLKをソースクロックとして得るためのソースクロック入力部30と、このソースクロック入力部30の出力を遅延調節信号t1に応じて遅延出力することにより、前記クロック/CLKを出力クロックとして出力するクロック遅延器31と、このクロック遅延器31に前記遅延調節信号t1を供給する遅延調節器32とから構成される。このような回路ブロックの採用により使用されるソースクロックの数を最小化しながら、高速ピンドライバ301,302に必要なクロックを印加することができる。図４に示される遅延調節信号t1の遅延量は図３の遅延区間t1に対応する。
【００１９】
以下、より詳しく説明する。
図１に示したように半導体デバイステスト装置10は、テスタメインフレーム100を有し、これは図５のブロックに詳しく示されている。図１のテスタメインフレーム100の細部ブロックを一例として示した図５を参照すると、クロック発生器111を含むタイミング発生ユニット(TGU)110、パターン発生器121を含むアルゴリズムパターンジェネレーティングユニット120、クロックセレクタ130、ピンデータセレクタ140、ウェーブフォームセレクタ150及びフォーマッタ160を備えている。
【００２０】
このようなテスタメインフレーム100の構成は、64ビット並列テスト装置の場合を例として上げたものであって、思案に従い様々な変更が可能なのは勿論である。図中、クロック発生器111を含むタイミング発生ユニット110はタイミング関連信号を生成する機能部分で、内部のクロック発生器111では各種のクロックACLK1〜8,BCLK1〜12,CCLK1〜12とレート(RATE)が生成される。本実施形態で前記クロック発生器111の出力ラインは32ラインである。
【００２１】
アルゴリズムパターンジェネレーティングユニット(ALPG;Algorithmic Pattern Generator)120内のパターン発生器121は、一つの動作サイクル内で信号の形態を定義するため、前記タイミング発生ユニット110に連結されてX,Y,ZアドレスX0〜15,Y0〜15,Z0〜7、コントロールコマンドC0〜15、データD0〜17、モードインフォーム及び固定レベルインフォームRD,WT,FIXH,FIXLを発生する。
【００２２】
クロックセレクタ130は、前記タイミング発生ユニット110内のクロック発生器111から出力される各種クロックACLK1-8,BCLK1〜12,CCLK1〜12とレートRATEのうちチャンネルに必要なクロックを選択してフォーマッタ160に出力する。ここで、クロックセレクタ130は、複数のノーマルマルチプレクサチャンネル131〜133（MUX_CHANNEL_1〜MUX_CHANNEL_(n-2))と、複数の高速マルチプレクサチャンネル135〜136(MUX_CHANNEL_(n-1),MUX_CHANNEL_n)とを有する。
ノーマルマルチプレクサチャンネル131〜133は、それぞれACLKクロックを選択するため12入力1出力、及びそれぞれCCLKクロックを選択するため12入力/1出力を有するマルチプレクサから構成される。この場合、前記高速マルチプレクサチャンネル135,136はそれぞれBCLKa-dクロックを選択するため3入力/１出力及びそれぞれCCLKa〜dクロックを選択するため3入力/1出力を有するマルチプレクサから構成される。
【００２３】
ピンデータセレクタ140は、前記パターン発生器121から供給されるX,Y,ZアドレスX0〜15,Y0〜15,Z0〜7、コントロールコマンドC0〜15、データD0〜17、モードインフォーム(information)及び固定レベルインフォームRD,WT,  FIXH,FIXLのうちチャンネルに必要なインフォームを選択してフォーマッタ160に出力する。ここで、ピンデータセレクタ140は複数のノーマルマルチプレクサチャンネル141〜143(MUX_CHANNEL_1〜MUX_CHANNEL_(n-2))と、複数の高速マルチプレクサチャンネル145,146(MUX_CHANNEL_(N-1), MUX_CHANNEL_n)とを有する。
ノーマルマルチプレクサチャンネル141〜143はそれぞれピンデータを選択するため78入力/１出力マルチプレクサからなる。この場合、前記高速マルチプレクサチャンネル145,146もそれぞれピンデータを選択するため78入力/1出力マルチプレクサから構成される。
【００２４】
ウェーブフォームセレクタ150は、図６に示すような多様な波形タイプのうちでチャンネルに必要な波形タイプを選択してフォーマッタ160に出力する。ここで、ウェーブフォームセレクタ150は、複数のノーマルマルチプレクサチャンネル151〜153( MUX_CHANNEL_1〜MUX_CHANNEL_(n-2))と、複数の高速マルチプレクサチャンネル155,156(MUX_CHANNEL_(n-1), MUX_CHANNEL_n)とを有する。
ノーマル及び高速マルチプレクサチャンネル151〜153,155,156は、それぞれウェーブフォームを選択するためK（Kは準備した波形タイプの個数)入力/１出力マルチプレクサから構成される。
一方、ウェーブフォームセレクタ150で波形反転インフォームWINVを使用することにより出力される波形をそのまま出力するのか、又は反転して出力するのかが決定される。
【００２５】
フォーマッタ160は、クロックセレクタ130により選択されたクロック情報と、ピンデータセレクタ140により選択されたピンデータと、ウェーブフォームセレクタ150により選択されたウェーブフォーム情報を全て受けてフォーマッティングした後、これをピンドライバに印加される出力波形として生成する。発生された出力波形はファンアウト処理されて対応連結されたピンドライバを動作させる。ここで、フォーマッタ160は複数のノーマルフォーマッタ161〜163（フォーマッタ_1〜フォーマッタ_(n-2)）と、複数の高速フォーマッタ165,166（フォーマッタ_(n-1), フォーマッタ_n）とを有する。図には、一つのフォーマッタから出力される信号１個が64個の出力によりファンアウト(fan out)されたことが図示されている。
【００２６】
一方、ノーマルフォーマッタ161〜163（フォーマッタ_1〜フォーマッタ_(n-2)）にそれぞれ連結される前記ノーマルマルチプレクサチャンネル131〜133(MUX_CHANNEL_1〜MUX_CHANNEL_(n-2))のクロック出力ラインの数はそれぞれ３個で、前記高速フォーマッタ165,166（フォーマッタ_(N-1)、フォーマッタ_n）にそれぞれ連結される前記高速マルチプレクサチャンネル135,136(MUX_CHANNEL_(n-1), MUX_CHANNEL_n)のクロック出力ラインの数はそれぞれ８個である。
前記高速マルチプレクサチャンネル135,136(MUX_CHANNEL_(n-1), MUX_CHANNEL_n)のクロック出力ラインの数が前記ノーマルマルチプレクサチャンネル131〜133(MUX_CHANNEL_1〜MUX_CHANNEL_(n-2))のそれよりも多い理由は、高速用ピンドライバのピンドライビングの時にクロック選択幅を広くするためである。即ち、前記高速フォーマッタ165,166(フォーマッタ(n-1), フォーマッタ_n)のフォーマッティングに必要なクロックの個数が前記ノーマルフォーマッタ161〜163（フォーマッタ_1〜フォーマッタ_(n-2)）のそれよりも多くなければ、高速ドライビングが有利にならない。
以上から、テスタメインフレーム100に連結されたテストヘッド200内のノーマルピンドライバ304〜306が半導体デバイスにテストに必要な信号を印加するため第１周波数の31.25MHzで動作すれば、前記高速ピンドライバ301,302は前記高速フォーマッタ165,166の高速フォーマッティング動作により第２周波数の125MHzで動作するようになって、半導体テスト装置のテスト能力が改善される。
【００２７】
図６は、図５のフォーマッタ161,162,163でそれぞれ出力される出力波形の一例を図示している。各フォーマッタは図６に示したピンデータPINDATAとクロックACLK,BCLK,CCLKを用いて多様なウェーブフォームの出力波形をフォーマッティングすることができるが、これは図７と図８（図７と図８は丸１〜丸19の部分で１つに接続される）を参照するとより明確になる。
【００２８】
図７と図８は、図５のフォーマッタ161,162,163のうち一つのフォーマッタの詳細回路図であって、前記ピンデータPINDATAとクロックACLK,BCLK,CCLKを受けて設定された論理の組合せを行うインバータI1〜I13、ANDゲートA1〜A26及びORゲートO1〜O8と、前記ANDゲートA1〜A26及びORゲートO1〜O8の出力と前記ウェーブフォームセレクタ150の出力を互いにそれぞれANDゲーティングしてフリップフロップ信号R,Sを生成するANDゲートA30〜A59と、このANDゲートA30〜A59の出力中出力Sだけを受けてORゲーティングされた応答を生成するためのORゲートOR1と、前記ANDゲートA30〜A59の出力中出力Rだけを受けてORゲーティングされた応答を生成するためのORゲートOR3と、前記ORゲートOR1の出力と前記論理レベルハイFIXHを受けてORゲーティングされた応答を生成するORゲートOR2と、前記ORゲートOR3の出力と前記論理レベルローFIXLを受けてORゲーティングされた応答を生成するORゲートOR4と、前記ORゲートOR2の出力を入力端Sに受け前記ORゲートOR4の出力を入力端Rに受けてRSフリップフロップ動作に従う結果を出力端Qに出力するRSフリップフロップF1と、このRSフリップフロップF1の出力端Qの出力と波形反転情報WINVを排他的論理和演算してノーマルピンドライバに供給されるフォーマッティング出力OUTとして出力する排他的論理和ゲートEOR1とを備える。
【００２９】
図９は、図５の高速フォーマッタ165,166のうち一つのフォーマッタの詳細回路図である。高速フォーマッタ165,166としての一つのフォーマッタは、図９に示すように、前記ピンデータPINDATAとクロックBCLKa〜BCLKd, CCLKa〜CCLKdを受けて設定された論理の組合せを行うインバータA20〜A27、ANDゲートA70〜A85及びORゲートO10,O11と、前記ANDゲートA70〜A85の出力を順次４個ずつ受けてOR応答を生成するORゲートO12〜O15と、ORゲートO10〜O15の出力と前記ウェーブフォームセレクタ150の出力を互いにそれぞれANDゲーティングしてフリップフロップ信号R,Sを生成するANDゲートA86〜A91と、このANDゲートA86〜A91の出力のうち出力Sだけを受けてORゲーティングされた応答を生成するためのORゲートO16と、前記ANDゲートA86〜A91の出力のうち出力Rだけを受けてORゲーティングされた応答を生成するためのORゲートO17と、前記ORゲートO16の出力と前記論理レベルハイFIXHを受けてORゲーティングされた応答を生成するORゲートOR10と、前記ORゲートO17の出力と前記論理レベルローFIXLを受けてORゲーティングされた応答を生成するORゲートOR11と、前記ORゲートOR10の出力を入力端Sに受け前記ORゲートOR11の出力を入力端Rに受けてRSフリップフロップ動作に従う結果を出力端Qに出力するRSフリップフロップF2と、このRSフリップフロップF2の出力端Qの出力と波形反転情報WINVを排他的論理和して高速ピンドライバに供給されるフォーマッティング出力OUTとして出力する排他的論理和ゲートEOR2とからなる。
【００３０】
上記のように、前記半導体テスト装置内のテストヘッドに主なピンドライバとして具備されたノーマルピンドライバに加えて高速ピンドライバを準備しておき、第２テスト能力が必要なときに高速動作に合わせて予めフォーマッティングされた信号を前記高速ピンドライバに供給することにより、第１テスト能力を有する半導体テスト装置で前記第１テスト能力よりも高い第２テスト能力が行われることがわかる。
従って、半導体メモリデバイスを第１動作スピードでテストする途中に、必要時に同一の一つのテスト装置において第１動作スピードよりも高速の第２動作スピードでテストを行うことができるため、別途の高速テスト装置を備えて別途の高速テストを行う従来の問題が解決される。
【００３１】
なお、上記の実施形態は一例にすぎない。本発明は、本発明の技術的思想を外れない限り多様な変更が可能なことは勿論である。例えば、高速ピンドライバの個数を増減させるか、ノーマル及び高速フォーマッタの内部構成を変えたりすることができる。
【００３２】
【発明の効果】
以上のように本発明によれば、別途の高速用テスト装置を必要としなくてテストコストが節減され、かつウェハをローディングしたまま同一の装置で高速テストを行うことにより、テスト時間が短縮されて半導体デバイスのテスト能力が極大化されると共に、装置価格の上昇要因を最小化し得るという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体テスト装置の概略的ブロック図である。
【図２】図１の高速ピンドライバに割り当てられてクロックの設定値に従い多様に出力される高速ピンドライバの出力波形図である。
【図３】図１の高速ピンドライバに印加されるクロックの波形図である。
【図４】使用クロックを最小化するため図３のクロックを単一入力クロックで生成するための回路ブロック図である。
【図５】図１のテスタメインフレームの詳細ブロック図である。
【図６】図５のノーマルフォーマッタでそれぞれ出力される出力波形図である。
【図７】図５のノーマルフォーマッタのうち一つのフォーマッタの詳細回路図である。
【図８】図５のノーマルフォーマッタのうち一つのフォーマッタの詳細回路図である。
【図９】図５の高速フォーマッタのうち一つのフォーマッタの詳細回路図である。
【符号の説明】
１０    半導体デバイステスト装置
１００    テスタメインフレーム
２００    テストヘッド
３００    ピンドライバ部
３０１，３０２    高速ピンドライバ
３０４〜３０６    ノーマルピンドライバ
４００    プローバ
【図１】
0004037598.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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