(57)【特許請求の範囲】
【請求項１】
それぞれが第１主電極、第２主電極、および、制御電極を有し、それぞれの第１主電極どうしが接続され、導電型式が同一でサイズ比がｍ：ｎ（ｍ，ｎ＝正の実数）である第１および第２トランジスタを備え、前記第２トランジスタの前記制御電極及び前記第２主電極間が接続され、
前記第１トランジスタの前記第２主電極に接続された第１電源線と、
第１主電極が前記第１および第２トランジスタの第１主電極に接続され、制御電極が前記第２トランジスタの制御電極に接続され、前記第２トランジスタと導電型式が同一で当該第２トランジスタに対するサイズ比が１／ｎ倍である第３トランジスタと、
前記第３トランジスタの第２主電極と前記第１電源線とに接続され、前記第３トランジスタの主電流のｐ倍（ｐ＝正の実数）の電流を出力する第１カレントミラー回路と、
第２電源線と、
前記第１ないし第３トランジスタの前記第１主電極と前記第１カレントミラー回路と前記第２電源線とに接続され、前記第１カレントミラー回路が出力する前記電流の（ｍ＋ｎ＋１）／ｐ倍の電流を前記第１ないし第３トランジスタの前記第１主電極へ供給する第２カレントミラー回路とをさらに備え、
前記第１トランジスタの前記制御電極が入力端となり、
前記第２トランジスタの前記第２主電極及び前記制御電極が出力端となる、
バッファ回路。
【請求項２】
前記第２カレントミラー回路が、
第１主電極が前記第２電源線に接続され、第２主電極が前記第１ないし第３トランジスタの前記第１主電極に接続された第４トランジスタと、
第１主電極が前記第２電源線に接続され、第２主電極と制御電極とが前記第１カレントミラー回路と前記第４トランジスタの前記制御電極とに接続され、前記第４トランジスタと導電型式が同一で、当該第４トランジスタに対するサイズ比がｐ／（ｍ＋ｎ＋１）倍の第５トランジスタと、
を備える、請求項１に記載のバッファ回路。
【請求項３】
前記第１カレントミラー回路が、
第１主電極が前記第１電源線に接続され、第２主電極と制御電極とが前記第３トランジスタの前記第２主電極に接続された第６トランジスタと、
第１主電極が前記第１電源線に接続され、第２主電極が前記第２カレントミラー回路に接続され、制御電極が前記第６トランジスタの前記制御電極および前記第２主電極に接続され、前記第６トランジスタと導電型式が同一で、当該第６トランジスタに対するサイズ比がｐ倍の第７トランジスタと、
を備える、請求項１または請求項２に記載のバッファ回路。
【請求項４】
前記第１および第２電源線の間に電圧が印加されたときに、前記第１ないし第３トランジスタを遮断状態から導通状態へ移行させる起動用回路を、さらに備える、請求項１ないし請求項３のいずれかに記載のバッファ回路。
【請求項５】
前記第１電源線に一端が接続された第１抵抗素子と、
第１主電極が前記第１抵抗素子の他端に接続され、第２主電極が前記第２電源線に接続され、制御電極が前記第４トランジスタの前記制御電極に接続された、第８トランジスタと、をさらに備える、請求項２に記載のバッファ回路。
【請求項６】
前記第１トランジスタの前記制御電極と前記第２トランジスタの前記制御電極と前記第４トランジスタの前記制御電極とに接続され、前記第１トランジスタの前記制御電極と前記第２トランジスタの前記制御電極との間の電位差が基準値を超えたときに限り、前記第４トランジスタの前記制御電極を、当該第４トランジスタの電流が増大する方向へ駆動する起動用回路を、さらに備える、請求項２に記載のバッファ回路。
【請求項７】
前記起動用回路が、
第１主電極が前記第２トランジスタの前記第２主電極に接続され、制御電極が前記第１トランジスタの前記制御電極に接続され、第２主電極が前記第４トランジスタの前記制御電極に接続された第９トランジスタを備える、請求項６に記載のバッファ回路。
【請求項８】
一端が前記第１電源線に接続された第２抵抗素子と、
第１主電極が前記第２電源線に接続され、制御電極が前記第４トランジスタの前記制御電極に接続され、第２主電極が前記第２抵抗素子の他端に接続され、前記第４トランジスタと導電型式が同一の第１０トランジスタと、
第１主電極が前記第２抵抗素子の前記他端に接続され、第２主電極が前記第４トランジスタの前記制御電極に接続された、第１１トランジスタと、
前記第１１トランジスタの制御電極と前記第１電源線との間の電位差を一定に保持する回路と、をさらに備える、請求項２に記載のバッファ回路。
【請求項９】
第１主電極が前記第１トランジスタの前記第２主電極および前記制御電極に接続され、第２主電極が前記第１電源線に接続され、前記第１トランジスタと導電型式が同一の第１２トランジスタと、
第１主電極が前記第２トランジスタの前記第２主電極および前記制御電極に接続され、第２主電極が制御電極に接続され、前記第１２トランジスタと導電型式が同一で、当該第１２トランジスタに対するサイズ比がｎ／ｍ倍の第１３トランジスタと、
をさらに備える、請求項１ないし請求項８のいずれかに記載のバッファ回路。
【請求項１０】
第１主電極が前記第１ないし第３トランジスタの前記第１主電極に接続され、第２主電極が制御電極に接続され、前記第１トランジスタと導電型式が同一で、当該第１トランジスタに対するサイズ比が１倍である第１４トランジスタと、
第１主電極が前記第１４トランジスタの前記第２主電極に接続され、第２主電極が前記第１電源線に接続され、前記第１２トランジスタと導電型式が同一で、当該第１２トランジスタに対するサイズ比が１倍である第１５トランジスタとをさらに備え、
前記第１５トランジスタの前記制御電極にクランプ入力信号線が接続される、
請求項９に記載のバッファ回路。
【請求項１１】
請求項１ないし請求項８のいずれかに記載のバッファ回路と同一に構成される第１バッファ回路と、
請求項９または請求項１０に記載のバッファ回路と同一に構成される第２バッファ回路と、を備え、
前記第１および第２バッファ回路の間で、前記第１電源線どうし、前記第２電源線どうし、前記第１トランジスタの前記制御電極と前記第１２トランジスタの前記制御電極、ならびに、前記第２トランジスタの前記第２主電極と前記第１３トランジスタの前記第２主電極が、接続されている、バッファ回路。
【請求項１２】
請求項１ないし請求項８のいずれかに記載のバッファ回路と、
一端が前記第２トランジスタの前記第２主電極に接続され、他端が前記第１電源線、前記第２電源線、または、これら第１および第２電源線に対して一定の電位を保持する安定電位線のいずれかに接続された容量素子と、
を備えるホールド回路。
【請求項１３】
請求項９または請求項１０に記載のバッファ回路と、
一端が前記第１３トランジスタの前記第２主電極に接続され、他端が前記第１電源線、前記第２電源線、または、これら第１および第２電源線に対して一定の電位を保持する安定電位線のいずれかに接続された容量素子と、
を備えるホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バッファ回路およびこれを利用したホールド回路に関し、特に、広い出力電流範囲で入力−出力間のオフセット電圧を低減するための改良に関する。
【０００２】
【従来の技術】
電圧信号を用いて、さまざまな信号処理を行う電子回路において、バッファ回路が、しばしば用いられる。バッファ回路の目的は、電圧信号を増幅することなくそのまま伝達することであり、特に、インピーダンスを低くして同一の電圧信号を伝達することにある。したがって、バッファ回路は、電圧信号を生成する回路部分である電圧信号発生部の出力インピーダンスが高い場合に、電圧信号発生部の出力に接続して用いられることが多い。
【０００３】
電圧信号発生部の出力インピーダンスが高い場合に、この出力に他の回路が直接に接続されると、接続される他の回路の入力インピーダンスの影響を受けて、電圧信号が変化してしまう場合がある。バッファ回路は、高い入力インピーダンスをもって電圧信号を受信し、受信した電圧信号を損なうことなく、低い出力インピーダンスをもって出力するので、電圧信号発生部と他の回路との間の電圧信号の伝送経路に介挿されることにより、上記のような問題を解消することができる。
【０００４】
バッファ回路については、演算増幅器を用いた負帰還回路として構成される例の他に、図１９が示す簡易的な回路として構成される例が知られている。図１９のバッファ回路は、構成が簡単であるという利点がある。このバッファ回路では、入力信号として受信された電圧信号は、入力信号線ＩＮを通じてｐｎｐ型のトランジスタＱ５１のベース電極へ入力され、ｎｐｎ型のトランジスタＱ５７のエミッタ電極と定電流源Ｉ２との接続部に接続された出力信号線ＯＵＴを通じて、出力信号としての電圧信号が出力される。
【０００５】
トランジスタＱ５１のエミッタ電極は、トランジスタＱ５７のベース電極に接続されるとともに、定電流源Ｉ１を介して、高電位電源線ＶＣＣに接続されている。トランジスタＱ５１のコレクタ電極は、接地電位電源線ＧＮＤに接続されている。トランジスタＱ５７のエミッタ電極は定電流源Ｉ２を通じて接地電位電源線ＧＮＤに接続され、コレクタ電極は高電位電源線ＶＣＣに接続されている。
【０００６】
定電流源Ｉ１により、トランジスタＱ５１にエミッタ電流が供給されるので、トランジスタＱ５１のエミッタ電極の電位はベース電極の電位よりも高くなる。それらの間の電位差であるエミッタ・ベース間電圧ＶEBは、つぎの数１で表される。
【０００７】
【数１】
0004087544.tif 000002
【０００８】
ここで、ｋはホルツマン定数、Ｔは絶対温度（Ｋ）、ｑは電子電荷、Ｉcはコレクタ電流、そして、Ｉsはトランジスタに固有の飽和電流である。数１によれば、エミッタ・ベース間電圧ＶEBは、コレクタ電流Ｉcから一意的に定まるが、コレクタ電流Ｉcの対数関数で表されるので、コレクタ電流Ｉcが変化しても、大きくは変化しない。
【０００９】
このような動作状態では、トランジスタの電流増幅作用によって、ベース電流はエミッタ電流よりもトランジスタの電流増幅率倍だけ小さくなる。通常、半導体集積回路に用いられる横型でｐｎｐ型のトランジスタでは、電流増幅率は数十程度であるので、エミッタ電流の変化が数十分の一程度に減衰されてベース電流に現れる。エミッタ・ベース間電圧ＶEBは、上記の通りおおよそ一定であるから、電圧の変化は、ベース電極とエミッタ電極との間で、ほぼ等しい。
【００１０】
したがって、ベース電極の電流変化に対する電圧変化の比率、すなわち、ベース電極のインピーダンスに比べて、エミッタ電極の電流変化に対する電圧変化の比率、すなわち、エミッタ電極のインピーダンスは、おおよそ電流増幅率倍だけ低くなる。すなわち、ベース電極を入力としエミッタ電極を出力とすることにより、電圧信号を高い入力インピーダンスで受信し、低い出力インピーダンスで出力することができる。
【００１１】
しかしながら、一般にトランジスタのエミッタ・ベース間電圧ＶEBは、室温で０．６〜０．７Ｖ程度の大きさを持っている。このため、バッファ回路を１段のトランジスタのみで構成すると、入力信号と出力信号との間に、エミッタ・ベース間電圧ＶEBに相当する電圧差がオフセット電圧として生じるため、電圧信号をそのまま伝達するというバッファ回路の機能を果たすことができない。
【００１２】
図１９のバッファ回路では、オフセット電圧を低減するために、トランジスタＱ５１を含む第１段（入力段）の回路部と同様に、トランジスタＱ５７を含む第２段（出力段）の回路部が、さらに設けられている。それによって、トランジスタＱ５１のエミッタ・ベース間電圧ＶEBが、トランジスタＱ５７のエミッタ・ベース間電圧ＶEBで相殺されるので、入力信号線ＩＮに入力される電圧信号と出力信号線ＯＵＴへ出力される電圧信号との間の電位差、すなわち、バッファ回路のオフセット電圧が低減される。
【００１３】
【発明が解決しようとする課題】
しかしながら、図１９のバッファ回路では、トランジスタＱ５１はｐｎｐ型であり、トランジスタＱ５７はｎｐｎ型であって、二つのトランジスタは互いに導電形式が異なっている。このように導電形式が異なるトランジスタの間で、エミッタ・ベース間電圧ＶEBを同一に設定することは容易ではない。特に、出力信号線ＯＵＴを通じて出力される電流、すなわち、出力電流の変化に応じて、出力段のトランジスタＱ５７のコレクタ電流が変化するので、双方のエミッタ・ベース間電圧ＶEBを、幅広い出力電流の範囲で一致させ、それにより、オフセット電圧を解消することは、さらに困難であるという問題点があった。
【００１４】
本発明は、従来の装置における上記した問題点を解消するためになされたもので、簡素な回路構成で、広い出力電流範囲にわたって入力−出力間のオフセット電圧を低減することのできるバッファ回路を得ることを目的としており、さらにこのバッファ回路を利用したホールド回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
第１の発明の回路は、バッファ回路であって、それぞれが第１主電極、第２主電極、および、制御電極を有し、それぞれの第１主電極どうしが接続され、導電型式が同一でサイズ比がｍ：ｎ（ｍ，ｎ＝正の実数）である第１および第２トランジスタを備え、前記第２トランジスタの前記制御電極及び前記第２主電極間が接続され、前記第１トランジスタの前記第２主電極に接続された第１電源線と、第１主電極が前記第１および第２トランジスタの第１主電極に接続され、制御電極が前記第２トランジスタの制御電極に接続され、前記第２トランジスタと導電型式が同一で当該第２トランジスタに対するサイズ比が１／ｎ倍である第３トランジスタと、前記第３トランジスタの第２主電極と前記第１電源線とに接続され、前記第３トランジスタの主電流のｐ倍（ｐ＝正の実数）の電流を出力する第１カレントミラー回路と、第２電源線と、前記第１ないし第３トランジスタの前記第１主電極と前記第１カレントミラー回路と前記第２電源線とに接続され、前記第１カレントミラー回路が出力する前記電流の（ｍ＋ｎ＋１）／ｐ倍の電流を前記第１ないし第３トランジスタの前記第１主電極へ供給する第２カレントミラー回路とをさらに備え、前記第１トランジスタの前記制御電極が入力端となり、前記第２トランジスタの前記第２主電極及び前記制御電極が出力端となる。
【００１６】
第２の発明の回路では、第１の発明のバッファ回路において、前記第２カレントミラー回路が、第１主電極が前記第２電源線に接続され、第２主電極が前記第１ないし第３トランジスタの前記第１主電極に接続された第４トランジスタと、第１主電極が前記第２電源線に接続され、第２主電極と制御電極とが前記第１カレントミラー回路と前記第４トランジスタの前記制御電極とに接続され、前記第４トランジスタと導電型式が同一で、当該第４トランジスタに対するサイズ比がｐ／（ｍ＋ｎ＋１）倍の第５トランジスタと、を備える。
【００１７】
第３の発明の回路では、第１または第２の発明のバッファ回路において、前記第１カレントミラー回路が、第１主電極が前記第１電源線に接続され、第２主電極と制御電極とが前記第３トランジスタの前記第２主電極に接続された第６トランジスタと、第１主電極が前記第１電源線に接続され、第２主電極が前記第２カレントミラー回路に接続され、制御電極が前記第６トランジスタの前記制御電極および前記第２主電極に接続され、前記第６トランジスタと導電型式が同一で、当該第６トランジスタに対するサイズ比がｐ倍の第７トランジスタと、を備える。
【００１８】
第４の発明の回路は、第１ないし第３のいずれかの発明のバッファ回路において、前記第１および第２電源線の間に電圧が印加されたときに、前記第１ないし第３トランジスタを遮断状態から導通状態へ移行させる起動用回路を、さらに備える。
【００１９】
第５の発明の回路は、第２の発明のバッファ回路において、前記第１電源線に一端が接続された第１抵抗素子と、第１主電極が前記第１抵抗素子の他端に接続され、第２主電極が前記第２電源線に接続され、制御電極が前記第４トランジスタの前記制御電極に接続された、第８トランジスタと、をさらに備える。
【００２０】
第６の発明の回路は、第２の発明のバッファ回路において、前記第１トランジスタの前記制御電極と前記第２トランジスタの前記制御電極と前記第４トランジスタの前記制御電極とに接続され、前記第１トランジスタの前記制御電極と前記第２トランジスタの前記制御電極との間の電位差が基準値を超えたときに限り、前記第４トランジスタの前記制御電極を、当該第４トランジスタの電流が増大する方向へ駆動する起動用回路を、さらに備える。
【００２１】
第７の発明の回路では、第６の発明のバッファ回路において、前記起動用回路が、第１主電極が前記第２トランジスタの前記第２主電極に接続され、制御電極が前記第１トランジスタの前記制御電極に接続され、第２主電極が前記第４トランジスタの前記制御電極に接続された第９トランジスタを備える。
【００２２】
第８の発明の回路は、第２の発明のバッファ回路において、一端が前記第１電源線に接続された第２抵抗素子と、第１主電極が前記第２電源線に接続され、制御電極が前記第４トランジスタの前記制御電極に接続され、第２主電極が前記第２抵抗素子の他端に接続され、前記第４トランジスタと導電型式が同一の第１０トランジスタと、第１主電極が前記第２抵抗素子の前記他端に接続され、第２主電極が前記第４トランジスタの前記制御電極に接続された、第１１トランジスタと、前記第１１トランジスタの制御電極と前記第１電源線との間の電位差を一定に保持する回路と、をさらに備える。
【００２３】
第９の発明の回路は、第１ないし第８のいずれかの発明のバッファ回路において、第１主電極が前記第１トランジスタの前記第２主電極および前記制御電極に接続され、第２主電極が前記第１電源線に接続され、前記第１トランジスタと導電型式が同一の第１２トランジスタと、第１主電極が前記第２トランジスタの前記第２主電極および前記制御電極に接続され、第２主電極が制御電極に接続され、前記第１２トランジスタと導電型式が同一で、当該第１２トランジスタに対するサイズ比がｎ／ｍ倍の第１３トランジスタと、をさらに備える。
【００２４】
第１０の発明の回路は、第９の発明のバッファ回路において、第１主電極が前記第１ないし第３トランジスタの前記第１主電極に接続され、第２主電極が制御電極に接続され、前記第１トランジスタと導電型式が同一で、当該第１トランジスタに対するサイズ比が１倍である第１４トランジスタと、第１主電極が前記第１４トランジスタの前記第２主電極に接続され、第２主電極が前記第１電源線に接続され、前記第１２トランジスタと導電型式が同一で、当該第１２トランジスタに対するサイズ比が１倍である第１５トランジスタとをさらに備え、前記第１５トランジスタの前記制御電極にクランプ入力信号線が接続される。
【００２５】
第１１の発明の回路は、バッファ回路であって、第１ないし第８のいずれかの発明のバッファ回路と同一に構成される第１バッファ回路と、第９または第１０の発明のバッファ回路と同一に構成される第２バッファ回路と、を備え、前記第１および第２バッファ回路の間で、前記第１電源線どうし、前記第２電源線どうし、前記第１トランジスタの前記制御電極と前記第１２トランジスタの前記制御電極、ならびに、前記第２トランジスタの前記第２主電極と前記第１３トランジスタの前記第２主電極が、接続されている。
【００２６】
第１２の発明の回路は、ホールド回路であって、第１ないし第８のいずれかの発明のバッファ回路と、一端が前記第２トランジスタの前記第２主電極に接続され、他端が前記第１電源線、前記第２電源線、または、これら第１および第２電源線に対して一定の電位を保持する安定電位線のいずれかに接続された容量素子と、を備える。
【００２７】
第１３の発明の回路は、ホールド回路であって、第９または第１０の発明のバッファ回路と、一端が前記第１３トランジスタの前記第２主電極に接続され、他端が前記第１電源線、前記第２電源線、または、これら第１および第２電源線に対して一定の電位を保持する安定電位線のいずれかに接続された容量素子と、を備える。
【００２８】
【発明の実施の形態】
（1. 実施の形態１）
図１は、実施の形態１によるバッファ回路の構成を示す回路図である。図１には、バッファ回路の出力信号線ＯＵＴに接続される外部の負荷ＬＤも、同時に描かれている。このバッファ回路は、バイポーラ型でｐｎｐ型のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５、バイポーラ型でｎｐｎ型のトランジスタＱ６，Ｑ７、および、起動用回路ＳＣを備えている。
【００２９】
このバッファ回路では、入力信号として受信された電圧信号は、入力信号線ＩＮを通じてトランジスタＱ１のベース電極へ入力され、トランジスタＱ２のコレクタ電極とベース電極との接続部に接続された出力信号線ＯＵＴを通じて、出力信号としての電圧信号が出力される。トランジスタＱ１のコレクタ電極は接地電位電源線ＧＮＤへ接続されており、エミッタ電極はトランジスタＱ２およびＱ３のエミッタ電極へ共通に接続されている。トランジスタＱ２とＱ３とは、それらのエミッタ電極どうし、および、ベース電極どうしが、互いに接続されることによって、カレントミラー回路を構成している。
【００３０】
トランジスタＱ３のコレクタ電極は、トランジスタＱ６のコレクタ電極とベース電極との接続部に接続されている。トランジスタＱ６とＱ７とは、それらのエミッタ電極どうし、および、ベース電極どうしが、互いに接続されることによって、カレントミラー回路を構成している。
【００３１】
トランジスタＱ１，Ｑ２，Ｑ３のエミッタ電極は、トランジスタＱ４のコレクタ電極に接続され、トランジスタＱ７のコレクタ電極は、トランジスタＱ５のコレクタ電極とベース電極との接続部に、接続されている。トランジスタＱ４とＱ５とは、それらのエミッタ電極どうし、および、ベース電極どうしが、互いに接続されることによってカレントミラー回路を構成している。トランジスタＱ４とＱ５のエミッタ電極は、高電位電源線ＶＣＣへ接続されている。
【００３２】
トランジスタＱ４とＱ５のベース電極には、起動用回路ＳＣの入力が接続されている。起動用回路ＳＣは、トランジスタＱ４とＱ５のベース電極に微小な電流を供給する役割を果たす。
【００３３】
各トランジスタは、いくつかのグループの間で、トランジスタサイズの比率（「サイズ比」と仮称する）が一定の比率に調整されている。すなわち、トランジスタＱ１，Ｑ２，Ｑ３のサイズ比は、ｍ：ｎ：１に設定され、トランジスタＱ６，Ｑ７のサイズ比は、１：ｐに設定され、トランジスタＱ４，Ｑ５のサイズ比は、｛（ｍ＋ｎ＋１）／ｐ｝：１に設定されている。変数ｍ，ｎ，ｐは、いずれも、正の実数である。
【００３４】
ここで、二つのバイポーラ型トランジスタのサイズ比がａ：ｂであるとは、同一のエミッタ・ベース間電圧ＶEBに対するコレクタ電流の比率がａ：ｂになるように、それら二つのトランジスタが形成されていることを意味する。バイポーラ型トランジスタのサイズ比を設定する具体的な一例については、後述する。
【００３５】
図１のバッファ回路は、以上のように構成されるので、以下のように動作する。となるように構成されている。いずれのトランジスタも飽和せずに、正常に動作しているときには、出力信号線ＯＵＴを通じて出力される電流、すなわち、出力電流Ｉoutは、トランジスタＱ２のエミッタ電流に、ほぼ等しくなる。トランジスタＱ２，Ｑ３は、カレントミラー回路を構成しているので、それらのコレクタ電流の比は、サイズ比ｎ：１に一致する。したがって、トランジスタＱ３のコレクタ電流Ｉｃ（Ｑ３）は、つぎの数２で与えられる。
【００３６】
【数２】
0004087544.tif 000003
【００３７】
同様に、トランジスタＱ６，Ｑ７は、カレントミラー回路を構成しているので、それらのコレクタ電流の比は、サイズ比１：ｐに一致する。したがって、トランジスタＱ７のコレクタ電流Ｉｃ（Ｑ７）は、つぎの数３で与えられる。
【００３８】
【数３】
0004087544.tif 000004
【００３９】
さらに、トランジスタＱ４，Ｑ５は、カレントミラー回路を構成しているので、それらのコレクタ電流の比は、サイズ比（ｍ＋ｎ＋１）／ｐ：１に一致する。したがって、トランジスタＱ４のコレクタ電流Ｉｃ（Ｑ４）は、つぎの数４で与えられる。
【００４０】
【数４】
0004087544.tif 000005
【００４１】
その結果、トランジスタＱ１のエミッタ電流Ｉｅ（Ｑ１）は、トランジスタＱ４のコレクタ電流から、トランジスタＱ２のエミッタ電流とトランジスタＱ３のエミッタ電流とを差し引いた値となるため、つぎの数５で与えられる。
【００４２】
【数５】
0004087544.tif 000006
【００４３】
トランジスタＱ１のエミッタ・ベース間電圧Ｖeb（Ｑ１）と、トランジスタＱ２のエミッタ・ベース間電圧Ｖeb（Ｑ２）とは、単位トランジスタあたりに流れるエミッタ電流で比較することが可能であるので、それぞれ、つぎの数６および数７で与えられる。
【００４４】
【数６】
0004087544.tif 000007
【００４５】
【数７】
0004087544.tif 000008
【００４６】
数６および数７が示すように、トランジスタＱ１とトランジスタＱ２のエミッタ・ベース間電圧は、いずれも出力電流Ｉoutの関数として表され、しかも、同一の値となる。したがって、出力電圧Ｖoutと入力電圧Vinとの間の関係は、つぎの数８で表される。
【００４７】
【数８】
0004087544.tif 000009
【００４８】
すなわち、出力電流Ｉoutの値に依存することなく、すなわち、幅広い出力電流Ｉoutの範囲にわたって、オフセット電圧が解消される。所定のトランジスタの間のサイズ比は、バッファ回路を単一の半導体基板の中に集積回路として作り込む場合には、特に、容易に所定の比率に設定することが可能である。
【００４９】
図１のバッファ回路は、一種の帰還回路を構成しているため、電源が立ち上がった状態においても、二つの安定状態を有する。その一つは、以上に述べた正常な動作状態であり、他の一つは停止状態である。停止状態では、すべてのトランジスタが遮断状態にある。起動用回路ＳＣは、電源が立ち上がるときに、停止状態を解除して正常な動作状態へ移行させる働きをなす。
【００５０】
図２は、起動用回路ＳＣの一例を示す回路図である。この起動用回路ＳＣは、高電位電源線ＶＣＣと接地電位電源線ＧＮＤとの間に、バイポーラ型でｎｐｎ型のトランジスタＱ４０と抵抗素子Ｒ１との直列回路が介挿されている。トランジスタＱ４０のベース電極は、トランジスタＱ４およびＱ５のベース電極に接続されている。抵抗素子Ｒ１の抵抗値とトランジスタＱ４０の電流増幅率で決まる微小なベース電流がトランジスタＱ４０に流れる。このベース電流が、トランジスタＱ４に、ベース電流として供給される。このため、電源が立ち上がった後には、トランジスタＱ４は、遮断状態を脱して正常動作状態へ移行することができる。トランジスタＱ４が遮断状態を脱すれば、他のトランジスタも、正常動作へ移行する。その結果、安定な動作状態が維持される。
【００５１】
起動用回路ＳＣに流れる電流、すなわち、トランジスタＱ４のベース電極からトランジスタＱ４０のベース電極へ流れる電流は、トランジスタＱ４を導通させるのに十分な範囲で、可能な限り小さく抑えることが望ましい。そうすることによって、トランジスタＱ４のベース電流が、起動用回路ＳＣへ分流することによって、数６および数７に示した二つエミッタ・ベース間電圧の間に、微小ながら、ずれが生じることを防ぐことができる。
【００５２】
（2. 実施の形態８）
図３は、実施の形態２によるバッファ回路の構成を示す回路図である。なお、以下の図において、図１および図２に示した実施の形態１の装置と同一部分または相当部分（同一の機能をもつ部分）については、同一符号を付してその詳細な説明を略する。図３には、バッファ回路の出力信号線ＯＵＴに接続される外部の負荷ＬＤも、同時に描かれている。このバッファ回路は、バイポーラ型でｎｐｎ型のトランジスタＱ７１，Ｑ７２，Ｑ７３，Ｑ７４，Ｑ７５、バイポーラ型でｐｎｐ型のトランジスタＱ７６，Ｑ７７、および、起動用回路ＳＣを備えている。トランジスタＱ７１，Ｑ７２，Ｑ７３のサイズ比は、ｍ：ｎ：１に設定され、トランジスタＱ７６，Ｑ７７のサイズ比は、１：ｐに設定され、トランジスタＱ７４，Ｑ７５のサイズ比は、｛（ｍ＋ｎ＋１）／ｐ｝：１に設定されている。
【００５３】
図３から明らかなように、この実施の形態のバッファ回路は、すべてのトランジスタの導電型が逆であり、かつ、高電位電源線ＶＣＣと接地電位電源線ＧＮＤとが置き換えられていることを除いて、図１に示した実施の形態１のバッファ回路と同等に構成されている。言い換えると、図３のバッファ回路は、図１のバッファ回路とは、対称に（すなわち相補的な関係となるように）構成されている。
【００５４】
図３の起動用回路ＳＣも、例えば、図４が示すように、高電位電源線ＶＣＣと接地電位電源線ＧＮＤとの間に、バイポーラ型でｐｎｐ型のトランジスタＱ４１と抵抗素子Ｒ１との直列回路が介挿されている。トランジスタＱ４１のベース電極は、トランジスタＱ７４およびＱ７５のベース電極に接続されている。すなわち、図４の起動用回路ＳＣも、図２の起動用回路ＳＣとは、対称に構成されている。
【００５５】
図１に示した実施の形態１のバッファ回路では、出力電流Ｉoutに関して、トランジスタＱ２のコレクタ電極から出力信号線ＯＵＴへの吐き出しのみが可能であり、吸い込みはできない。したがって、このバッファ回路は、図１が示すように、例えば、出力信号線ＯＵＴと接地電位電源線ＧＮＤとの間に介挿される負荷ＬＤを駆動するのに適している。これに対して、図３が示す実施の形態２のバッファ回路では、出力電流Ｉoutに関して、トランジスタＱ７２のコレクタ電極への出力信号線ＯＵＴへの吸い込みのみが可能であり、逆に、吐き出しはできない。したがって、このバッファ回路は、図３が示すように、例えば、出力信号線ＯＵＴと高電位電源線ＶＣＣとの間に介挿される負荷ＬＤを駆動するのに適している。このように、実施の形態１と２のバッファ回路を、使い分けることにより、あらゆる負荷ＬＤに対応することが可能である。
【００５６】
（3. 実施の形態３）
図５は、実施の形態３によるバッファ回路の構成を示す回路図である。このバッファ回路は、バイポーラ型でｐｎｐ型のトランジスタＱ９がトランジスタＱ１と入力信号線ＩＮの間に介挿され、同じく、バイポーラ型でｐｎｐ型のトランジスタＱ１０がトランジスタＱ２と出力信号線ＯＵＴの間に介挿されている点において、図１に示した実施の形態１のバッファ回路とは、特徴的に異なっている。
【００５７】
トランジスタＱ９のエミッタ電極は、トランジスタＱ１のコレクタ電極とベース電極との接続部に接続され、ベース電極は入力信号線ＩＮに接続され、コレクタ電極は接地電位電源線ＧＮＤに接続されている。トランジスタＱ１０のエミッタ電極は、トランジスタＱ２のコレクタ電極とベース電極との接続部に接続され、ベース電極とコレクタ電極は、出力信号線ＯＵＴに共通に接続されている。トランジスタＱ９とＱ１０のサイズ比は、トランジスタＱ１とＱ２のサイズ比と同一のｍ：ｎに設定される。起動用回路ＳＣは、例えば、図２の回路として構成される。
【００５８】
実施の形態１のバッファ回路では、入力電圧が過度に接地電位（すなわち、接地電位電源線ＧＮＤの電位）に近くなると、トランジスタＱ１のエミッタ電位が低くなり、それにともなって、トランジスタＱ３のエミッタ電位も低くなる。このとき、トランジスタＱ３が飽和状態となって、トランジスタＱ６に、十分な電流を供給することができなくなるので、実施の形態１で示した正常な帰還動作を維持することができなくなる。
【００５９】
これに対して、図５に示した実施の形態３のバッファ回路では、実施の形態１のバッファ回路に比べて、トランジスタＱ９のエミッタ・ベース間電圧の分だけ、トランジスタＱ１のエミッタ電位が高められる。このため、接地電位を基準とする入力電圧がゼロであっても、トランジスタＱ３のエミッタ電位を十分に高く維持することができるので、正常な帰還動作を維持することが可能となる。
【００６０】
トランジスタＱ９とＱ１０のサイズ比は、トランジスタＱ１とＱ２のサイズ比と同一に設定されているので、トランジスタＱ９とＱ１０の間で、エミッタ・ベース間電圧は、出力電流Ｉoutの広い範囲にわたって、同一に維持される。したがって、実施の形態１のバッファ回路と同様に、出力電流Ｉoutの広い範囲にわたって、オフセット電圧を解消することが可能である。
【００６１】
（4. 実施の形態４）
図６は、実施の形態４によるバッファ回路の構成を示す回路図である。このバッファ回路は、バイポーラ型でｐｎｐ型のトランジスタＱ１１およびＱ１２を有するクランプ回路が、トランジスタＱ１，Ｑ２，Ｑ３のエミッタ電極と、接地電位電源線ＧＮＤとの間に介挿されている点において、図５に示した実施の形態３のバッファ回路とは、特徴的に異なっている。
【００６２】
トランジスタＱ１２のベース電極には、クランプ入力信号線ＣＬＰに接続されている。トランジスタＱ１２のコレクタ電極は、接地電位電源線ＧＮＤに接続され、エミッタ電極はトランジスタＱ１１のコレクタ電極とベース電極との接続部に接続されている。トランジスタＱ１１のエミッタ電極は、トランジスタＱ１，Ｑ２，Ｑ３のエミッタ電極へ共通に接続されている。トランジスタＱ１，Ｑ１１のサイズ比は、１：１に設定され、トランジスタＱ９，Ｑ１２のサイズ比も、１：１に設定されている。
【００６３】
図６に示す実施の形態４のバッファ回路は、このように構成されているので、入力信号線ＩＮに入力される入力電圧が、クランプ入力信号線ＣＬＰに入力されるクランプ電圧以下であるときには、トランジスタＱ１１およびＱ１２は、遮断状態にあるため、クランプ回路はバッファ回路の動作に影響を及ぼさない。このとき、図６のバッファ回路は、図５のバッファ回路と同様に動作し、出力信号線ＯＵＴから、入力電圧に等しい出力電圧が得られる。
【００６４】
一方、入力電圧がクランプ電圧を超えて高くなると、トランジスタＱ１１およびＱ１２が導通して、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ１１に共通のエミッタ電位が、クランプ電圧に応じた一定の値に制限される。このとき、トランジスタＱ１およびＱ９は遮断状態となるので、図６のバッファ回路は、あたかも、図５のバッファ回路において、クランプ電圧に等しい入力電圧を入力信号線ＩＮへ入力したときと同等に動作する。その結果、出力信号線ＯＵＴからクランプ電圧に等しい出力電圧が出力される。このように、図６のバッファ回路では、入力電圧が、ある限度を超えて高くなっても、出力電圧が正確にクランプ電圧へとクランプされる。
【００６５】
（5. 実施の形態１０）
図７は、実施の形態５によるバッファ回路の構成を示す回路図である。このバッファ回路は、あたかも、図１に示した実施の形態１のバッファ回路（トランジスタＱ１〜Ｑ７および起動用回路ＳＣ１）と、図５に示した実施の形態３のバッファ回路（トランジスタＱ２１〜Ｑ３０および起動用回路ＳＣ２）とが、入力信号線ＩＮ、出力信号線ＯＵＴ、高電位電源線ＶＣＣ、および、接地電位電源線ＧＮＤを互いに共有するように、並列に接続されて成る回路構成を有する。トランジスタＱ２１〜Ｑ３０は、図５のトランジスタＱ１〜Ｑ１０に相当する。起動用回路ＳＣ１は、図１の起動用回路ＳＣに相当し、起動用回路ＳＣ２は、図５の起動用回路ＳＣに相当する。起動用回路ＳＣ１とＳＣ２は、同一に構成されてもよい。
【００６６】
図５に示した実施の形態３のバッファ回路では、図１に示した実施の形態１のバッファ回路に比べて、入力電圧が接地電位に過度に近い場合の特性が改善されているが、その反面、入力電圧が高電位電源電位（すなわち、高電位電源線ＶＣＣの電位）に過度に近い場合には、正常な帰還動作を維持することができなくなる。すなわち、正常な動作を維持する上で有効な入力電圧の範囲が、実施の形態１のバッファ回路では、電位の高い方にシフトしているのに対して、実施の形態３のバッファ回路では、低い方にシフトしている。
【００６７】
図７に示す実施の形態５のバッファ回路では、双方のバッファ回路が並列に接続されているので、いずれかのバッファ回路が正常に動作する限り、入力電圧と同一の出力電圧が、出力信号線ＯＵＴから出力される。すなわち、有効な入力電圧の範囲が、双方のバッファ回路の有効な入力電圧の範囲の和集合へと拡大され、接地電位から高電位電源電位に至る幅広い入力電圧の範囲で、オフセット電圧が解消される。
【００６８】
（6. 実施の形態６）
図８は、実施の形態６によるバッファ回路の構成を示す回路図である。このバッファ回路は、起動用回路ＳＣが、入力電圧と出力電圧との間の差、すなわち、オフセット電圧が一定以上に大きいときに限って、トランジスタＱ４へ、ベース電流を供給するように構成されている点において、実施の形態１のバッファ回路とは、特徴的に異なっている。すなわち、図８の起動用回路ＳＣは、バイポーラ型でｎｐｎ型のトランジスタＱ３１を備えており、トランジスタＱ３１のベース電極は入力信号線ＩＮに接続され、エミッタ電極は出力信号線ＯＵＴに接続され、コレクタ電極は、トランジスタＱ４，Ｑ５のベース電極に接続されている。
【００６９】
図２に示した実施の形態１の起動用回路ＳＣは、バッファ回路が正常な帰還動作を行っているときにも、トランジスタＱ４のベース電極から微小な電流を吸い込むように構成されていた。それにより、トランジスタＱ４のコレクタ電流が、それに応じて増加する。トランジスタＱ４のコレクタ電流の増加の多くは、トランジスタＱ１のエミッタ電流の増加へと寄与するため、トランジスタＱ１のエミッタ電流は、トランジスタＱ２のエミッタ電流よりも多くなる。その結果、エミッタ・ベース間電圧は、トランジスタＱ１の方がトランジスタＱ２よりも大きくなる。このエミッタ・ベース間電圧の差異は、バッファ回路のオフセット電圧として現れる。特に、出力電流Ｉoutが小さいほど、起動用回路ＳＣの電流の影響が大きくなるため、オフセット電圧が大きくなる。
【００７０】
図８に示す実施の形態６のバッファ回路では、入力電圧と出力電圧の間に電位差が生じ、その電位差が、トランジスタＱ３１のエミッタ・ベース間電圧（室温で約０．６〜０．７Ｖ）を超えると、トランジスタＱ３１にコレクタ電流が流れる。このコレクタ電流は、トランジスタＱ４のベース電極から吸い出されるため、トランジスタＱ４のコレクタ電極からは、トランジスタＱ４，Ｑ５を有するカレントミラー回路の動作に対応した電流が流れる。この動作により、帰還回路が停止状態から動作状態に切り替わることができ、バッファ回路としての正常な動作を開始する。
【００７１】
バッファ回路が正常に動作している状態では、入力電圧と出力電圧との間の電位差はゼロに維持されるので、起動回路用回路ＳＣのトランジスタＱ３１のエミッタ・ベース間電圧もゼロに維持される。したがって、バッファ回路が正常な動作状態に移行した以後は、起動用回路ＳＣに流れる電流はゼロとなる。すなわち、出力信号線ＯＵＴに接続される負荷ＬＤの抵抗が小さいときでも、十分に起動し得る高い起動能力が得られると同時に、正常な動作状態ではオフセット電圧の原因となる誤差電流を発生しないという理想的な特性を得ることができる。
【００７２】
なお、図８では、起動用回路ＳＣが、ｎｐｎ型のトランジスタＱ３１を有する例を示したが、一般に、入力電圧と出力電圧との間に一定以上の電位差が生じた場合に限って、トランジスタＱ４のベース電極から電流を吸い込むような他の回路構成を採ることも可能であり、同様の効果が得られる。
【００７３】
（7. 実施の形態１２）
図９は、実施の形態７によるバッファ回路の構成を示す回路図である。このバッファ回路は、起動用回路ＳＣが、トランジスタＱ４へ供給するベース電流の大きさを一定値以下へ制限するように構成されている点において、実施の形態１のバッファ回路とは、特徴的に異なっている。図９の起動用回路ＳＣは、バイポーラ型でｐｎｐ型のトランジスタＱ３２、バイポーラ型でｎｐｎ型のトランジスタＱ３３，Ｑ３４、および、抵抗素子Ｒ２，Ｒ３を備えている。
【００７４】
トランジスタＱ３２のベース電極は、トランジスタＱ４およびＱ５のベース電極に接続され、エミッタ電極は高電位電源線ＶＣＣに接続され、コレクタ電極はトランジスタＱ３３のエミッタ電極とともに、抵抗素子Ｒ３の一端に接続されている。抵抗素子Ｒ３の他端は接地電位電源線ＧＮＤに接続されている。トランジスタＱ３３のコレクタ電極は、トランジスタＱ４，Ｑ５，Ｑ３２のベース電極に共通に接続されており、ベース電極はトランジスタＱ３４のベース電極とコレクタ電極の接続部に接続されている。トランジスタＱ３４のエミッタ電極は接地電位電源線ＧＮＤに接続されており、コレクタ電極は抵抗素子Ｒ２を介して高電位電源線ＶＣＣに接続されている。
【００７５】
図９の起動用回路ＳＣは以上のように構成されているので、以下のように動作する。バッファ回路が停止状態にあるときには、トランジスタＱ３２のコレクタ電流はゼロである。そのとき、トランジスタＱ３４のコレクタ電極には、トランジスタＱ３４のエミッタ・ベース間電圧と、電源電圧、および、抵抗素子Ｒ２の抵抗値で一意的に定まるコレクタ電流が流れる。トランジスタＱ３３とＱ３４は、カレントミラー回路を構成しているため、トランジスタＱ３３とＱ３４のコレクタ電流の比率は、トランジスタＱ３３とＱ３４のサイズ比（例えば、１：１）に等しくなる。
【００７６】
ただし、トランジスタＱ３３のエミッタ電極には抵抗素子Ｒ３が接続されているため、上記のようにコレクタ電流に、例えば１：１の比率が保たれるのは、抵抗素子Ｒ２での電圧降下が十分に小さいときであり、抵抗素子Ｒ２に電流が流れることにより発生する電圧降下の分だけ、トランジスタＱ３４のコレクタ電流に対するトランジスタＱ３３のコレクタ電流の比率は、上記の所定の比率よりも小さくなる。
【００７７】
トランジスタＱ３３のコレクタ電流によって、トランジスタＱ４のベース電極から電流が吸い出される。この電流が起動電流として機能するので、バッファ回路は、正常動作を開始することができる。トランジスタＱ４のコレクタ電流が増加すると、トランジスタＱ４のベース電極に接続されたトランジスタＱ３２のコレクタ電流は、カレントミラー回路の動作に由来して増加する。トランジスタＱ３２のコレクタ電流が増加すると、起動電流を決定する抵抗素子Ｒ３の電圧降下が増大し、トランジスタＱ３３のコレクタ電流が減少する。トランジスタＱ４のコレクタ電流が一定量以上になると、起動用電流はほとんど流れなくなる。その結果、バッファ回路が正常動作を維持するときには、起動用回路ＳＣのために誤差電圧が発生するという不都合が解消される。
【００７８】
以上のように、実施の形態７のバッファ回路は、起動用回路ＳＣが、バッファ回路を流れる一部の電流を検出し、検出電流が一定限度より小さい場合には起動電流を供給し、検出電流が一定限度以上に大きを超えて大きいときには起動電流を制限するように構成されている。このため、正常な動作状態ではオフセット電圧の原因となる誤差電流が抑制される。
【００７９】
なお、トランジスタＱ３４と抵抗素子Ｒ２は、トランジスタＱ３３のベース電極の電位を一定に保持する働きをなすものであり、トランジスタＱ３３のベース電極の電位を一定に保持する他の回路に置き換えることも可能である。
【００８０】
（8. 実施の形態８）
実施の形態１〜７のいずれかのバッファ回路において、出力信号線ＯＵＴと安定電位線の間に容量素子を介挿することによって、ホールド回路を構成することが可能である。ここで、ホールド回路とは、ピークホールド回路およびボトムホールド回路の総称である。図１０〜図１２は、そのように構成されたホールド回路の一部を示す回路図である。
【００８１】
図１０に示す例では、一端が出力信号線ＯＵＴに接続される容量素子ＣＣの他端は、接地電位電源線ＧＮＤに接続されており、図１１に示す例では、高電位電源線ＶＣＣに接続されている。容量素子ＣＣの他端が接続される相手は、接地電位電源線ＧＮＤまたは高電位電源線ＶＣＣのいずれかに限らず、一般に、図１２に示すように、接地電位電源線ＧＮＤまたは高電位電源線ＶＣＣに対して、一定（ゼロを含む）の電圧を保持する安定電位線ＳＴＬであってもよい。
【００８２】
実施の形態１，３〜７のいずれかのバッファ回路、すなわち、出力電流を出力信号線ＯＵＴに吐き出すタイプのバッファ回路が用いられた場合には、図１０〜図１２に示すホールド回路は、いずれもピークホールド回路として機能する。一方、実施の形態２のバッファ回路、すなわち、出力電流を出力信号線ＯＵＴから吸い込むタイプのバッファ回路が用いられた場合には、図１０〜図１２に示すホールド回路は、いずれもボトムホールド回路として機能する。
【００８３】
本実施の形態では、出力電流の広い範囲にわたってオフセット電圧が抑制される各実施の形態のバッファ回路が用いられるので、容量素子ＣＣの容量を大きくしつつ、同時にオフセット電圧の低いホールド回路が実現する。
【００８４】
（9. 実施の形態９）
実施の形態１〜７のバッファ回路では、バイポーラトランジスタが用いられたが、バイポーラトランジスタに代えて、例えばMOSFETなど、他の形態のトランジスタを用いることも可能である。図１３は、その一例として、MOSFETが用いられたバッファ回路を示す回路図である。図１３に示すバッファ回路は、図１に示した実施の形態１のバッファ回路において、ｐｎｐ型のバイポーラトランジスタＱ１〜Ｑ５が、ｎチャネル型のMOSFETＱ８１〜Ｑ８５に置き換えられ、ｎｐｎ型のバイポーラトランジスタＱ６，Ｑ８が、ｐチャネル型のMOSFETＱ８６，Ｑ８７に置き換えられている。
【００８５】
起動用回路ＳＣとして、図２の起動用回路ＳＣと同一に構成される図１４の回路を用いることが可能である。また、図８または図９の起動用回路ＳＣを用いることも、図８または図９の起動用回路においてバイポーラトランジスタをMOSFETへ置き換えた回路を用いることも可能である。
【００８６】
MOSFETのゲート電極、ソース電極、および、ドレイン電極は、バイポーラトランジスタのベース電極、エミッタ電極、および、コレクタ電極に、それぞれ対応するように、各回路素子が接続されている。実施の形態１のバッファ回路に対応して、トランジスタＱ８１，Ｑ８２，Ｑ８３のサイズ比は、ｍ：ｎ：１に設定され、トランジスタＱ８６，Ｑ８７のサイズ比は、１：ｐに設定され、トランジスタＱ８４，Ｑ８５のサイズ比は、｛（ｍ＋ｎ＋１）／ｐ｝：１に設定されている。
【００８７】
二つのMOSFETのサイズ比がａ：ｂであるとは、同一のソース・ゲート間電圧に対するドレイン電流の比率がａ：ｂになるように、それら二つのMOSFETが形成されていることを意味する。すなわち、一般に、二つのトランジスタのサイズ比が、ａ：ｂであるとは、第１主電極と制御電極との間の同一の電圧に対する主電流の比率がａ：ｂになるように、それら二つのトランジスタが形成されていることを意味する。言い換えると、二つのトランジスタのサイズ比がａ：ｂであるとは、ａ：ｂの比に等しい整数の比Ａ：Ｂを想定して、特性が同一の単位トランジスタがＡ個並列に接続されて成るトランジスタと、Ｂ個並列に接続されて成るトランジスタとに、二つのトランジスタが、特性の上で等価であることを意味する。ここで、トランジスタの並列とは、第１主電極どうし、第２主電極どうし、および、制御電極どうしが、互いに接続される接続形態を意味する。
【００８８】
図１３に示すバッファ回路も、図１に示したバッファ回路と同様に、出力電流の広い範囲にわたって、オフセット電圧を解消することが可能である。ただし、カレントミラー回路を流れる電流を、高い精度で、所定の比率に設定する上で、バイポーラトランジスタを用いた方が、素子の設計が容易であるという利点がある。また、出力電流を大きくして、駆動能力を高める上でも、バイポーラトランジスタを用いたバッファ回路は有利である。
【００８９】
（10. サイズ比の設定に関する実施例）
ここでは、各実施の形態のバッファ回路に用いられるトランジスタのサイズ比の設定に関する一つの実施例について説明する。図１５は、ｎｐｎ型で横型のバイポーラトランジスタの構造を示す平面図である。図１６は、図１５のＸ−Ｘ切断線に沿った断面図である。このトランジスタでは、ｐ型基板１０の上に、ｎ-エピタキシャル層１１が形成されている。ｐ型基板１０とｎ-エピタキシャル層１１との接合部には、ｎ+埋め込み拡散層が選択的に形成されている。
【００９０】
ｎ-エピタキシャル層１１には、その表面に露出するように、ｐベース層１４，および、ｎ+コレクタ層１６が選択的に形成されており、さらに、それらを包囲するように、ｐ型分離層１２が、ｐ型基板１０に達する深さに形成されている。ｐベース層１４の内側には、表面に露出するように、ｎ+エミッタ層１５が選択的に形成されている。ｎ+エミッタ層１５、ｐベース層１４、および、ｎ+コレクタ層１６には、絶縁膜１７に設けられた開口部２１，２２，２３を通じて、エミッタ電極１８、ベース電極１９、および、コレクタ電極２０が、接続されている。
【００９１】
図１７は、ｐｎｐ型で横型のバイポーラトランジスタの構造を示す平面図である。図１８は、図１７のＹ−Ｙ切断線に沿った断面図である。このトランジスタでは、ｎ-エピタキシャル層１１に、その表面に露出するように、ｎ+ベース層３１，ｐコレクタ層３４、および、ｐエミッタ層３３が選択的に形成されている。これらのｎ+ベース層３１，ｐコレクタ層３４、および、ｐエミッタ層３３には、絶縁膜１７に設けられた開口部３８，３９，４０を通じて、ベース電極３５、コレクタ電極３６、および、エミッタ電極３７が、接続されている。
【００９２】
これらの横型のバイポーラトランジスタにおいて、その特性を決定づける領域は、図１６および図１８において点線で囲んだ領域（「ベース領域」と仮称する）である。ｎｐｎ型のトランジスタでは、ｎ+エミッタ層１５とｎ-エピタキシャル層１１とに挟まれたｐベース層１４の中で、挟まれた領域の幅が最も短くなる領域、すなわち、ｎ+エミッタ層１５の直下のベース領域が、特性を決定づけ、その他の領域は特性にあまり影響しない。このため、ベース領域の面積Ａの比率によって、トランジスタのサイズ比を決定することができる。ｐｎｐ型のトランジスタでは、ｐエミッタ層３３およびｐコレクタ層３４が向かい合う領域が有効なベース領域となるので、このベース領域の周長であるベース対向長Ｌの比率によって、トランジスタのサイズ比を決定することができる。
【００９３】
また、図示を略するが、MOSFETでは、ゲート幅の比率でサイズ比を設定することが可能である。このように、トランジスタのサイズ比は、その製造工程の中で、所望の比率に設定することが可能である。
【００９４】
（11. 変形例）
(1) 実施の形態１のバッファ回路に対して対称な実施の形態２のバッファ回路を構成することができたように、実施の形態３〜７、９の各バッファ回路に対しても、対称なバッファ回路を構成することができることは云うまでもない。そのように構成されたバッファ回路では、実施の形態２のバッファ回路と同様に、出力電流の吸い込みが可能である。
【００９５】
(2) 実施の形態９のバッファ回路に、図１０〜図１２が示すように容量素子ＣＣを接続することによって、ホールド回路を構成することも可能である。このように構成されたホールド回路においても、容量素子ＣＣの容量を大きくしつつ、同時にオフセット電圧を低減することができる。
【００９６】
【発明の効果】
第１の発明の回路では、第１および第２カレントミラー回路の働きによって、第３トランジスタを流れる電流の（ｍ＋ｎ＋１）倍の電流が、第１ないし第３トランジスタの第１主電極へ供給される。したがって、第１および第２トランジスタを流れる電流の比率は、それらのサイズ比と同一のｍ：ｎとなるので、第１および第２トランジスタの間で、第１主電極と制御電極との間の電位差が同一となる。このため、第１トランジスタの制御電極に入力された電圧信号が、オフセットなしで第２トランジスタの第２主電極から出力される。すなわち、簡素な回路構成で、広い出力電流範囲にわたって入力−出力間のオフセット電圧を低減したバッファ回路が実現する。
【００９７】
第２の発明の回路では、第２カレントミラー回路が、二つのトランジスタ素子で構成されるので、回路構成が簡単であるとともに、電流比の精度が高い。
【００９８】
第３の発明の回路では、第１カレントミラー回路が、二つのトランジスタ素子で構成されるので、回路構成が簡単であるとともに、電流比の精度が高い。
【００９９】
第４の発明の回路では、起動用回路が備わるので、電源電圧が供給された後に、各トランジスタ素子が、確実に遮断状態を脱して正常な動作を開始することができる。
【０１００】
第５の発明の回路では、第８トランジスタと第１抵抗素子が起動用回路として機能するので、電源電圧が供給された後に、各トランジスタ素子が、確実に遮断状態を脱して正常な動作を開始することができる。また、起動用回路が二つの素子で構成されるので、回路構成が簡単である。
【０１０１】
第６の発明の回路では、起動用回路が、第１および第２トランジスタの制御電極の間の電位差が基準値を超えたときに限り、第４トランジスタを、その電流が増大する方向へ駆動するので、バッファ回路が正常な動作状態を維持しているときには、第１ないし第３トランジスタに供給される電流が、起動用回路によって乱されない。したがって、起動用回路による微小なオフセットの発生をも、防止することができる。
【０１０２】
第７の発明の回路では、起動用回路が単一のトランジスタで構成されるので、回路構成が簡単である。
【０１０３】
第８の発明の回路では、第１０トランジスタの働きにより、第４トランジスタの第１主電極と制御電極との間の電位差に応じた電流が第２抵抗素子に流れる。第１１トランジスタの制御電極の電位が一定に保持されるので、第２抵抗素子の電圧降下が大きいほど、第１１トランジスタを流れる主電流は減少する。このため、バッファ回路が正常に動作するときには、起動用回路による第４トランジスタへの干渉が弱まるので、起動用回路による微小なオフセットの発生を緩和することができる。
【０１０４】
第９の発明の回路では、第１２トランジスタの制御電極へ入力された電圧信号がオフセットなしで第１３トランジスタの第２主電極から出力される。しかも、第１２および第１３トランジスタの各々の第１主電極と制御電極との間に生じる電位差のために、入力された電圧信号が第１電源線の電位に過度に近接しても、バッファ回路としての正常な動作が維持される。
【０１０５】
第１０の発明の回路では、第１４および第１５トランジスタが備わるので、第１５トランジスタの制御電極へ、クランプ信号として一定の電圧を入力することにより、出力電圧をクランプ電圧へクランプすることができる。
【０１０６】
第１１の発明の回路では、入力電圧が第２電源線の電位に近接しても正常な動作を維持する第１バッファ回路と、第１電源線の電位に近接しても正常な動作を維持する第２バッファ回路とが、並列に接続されているので、入力電圧の幅広い範囲にわたって正常なバッファ動作が実現する。
【０１０７】
第１２の発明の回路では、本発明のバッファ回路が利用されるので、容量素子の容量を大きくしつつ、同時にオフセット電圧の低いホールド回路が実現する。
【０１０８】
第１３の発明の回路では、本発明のバッファ回路が利用されるので、容量素子の容量を大きくしつつ、同時にオフセット電圧の低いホールド回路が実現する。
【図面の簡単な説明】
【図１】  実施の形態１のバッファ回路の回路図である。
【図２】  図１の起動用回路の一例を示す回路図である。
【図３】  実施の形態２のバッファ回路の回路図である。
【図４】  図３の起動用回路の一例を示す回路図である。
【図５】  実施の形態３のバッファ回路の回路図である。
【図６】  実施の形態４のバッファ回路の回路図である。
【図７】  実施の形態５のバッファ回路の回路図である。
【図８】  実施の形態６のバッファ回路の回路図である。
【図９】  実施の形態７のバッファ回路の回路図である。
【図１０】  実施の形態８のバッファ回路の一部の回路図である。
【図１１】  実施の形態８のバッファ回路の一部の回路図である。
【図１２】  実施の形態８のバッファ回路の一部の回路図である。
【図１３】  実施の形態９のバッファ回路の回路図である。
【図１４】  図１３の起動用回路の一例を示す回路図である。
【図１５】  サイズ比を設定する実施例を示す平面図である。
【図１６】  サイズ比を設定する実施例を示す断面図である。
【図１７】  サイズ比を設定する実施例を示す平面図である。
【図１８】  サイズ比を設定する実施例を示す断面図である。
【図１９】  従来のバッファ回路の回路図である。
【符号の説明】
Ｑ１、Ｑ７１  トランジスタ（第１トランジスタ）、Ｑ２，Ｑ７２  トランジスタ（第２トランジスタ）、Ｑ３，Ｑ７３  トランジスタ（第３トランジスタ）、Ｑ４，Ｑ７４  トランジスタ（第４トランジスタ）、Ｑ５，Ｑ７５  トランジスタ（第５トランジスタ）、Ｑ６，Ｑ７６  トランジスタ（第６トランジスタ）、Ｑ７，Ｑ７７  トランジスタ（第７トランジスタ）、Ｑ４０，Ｑ４１  トランジスタ（第８トランジスタ）、Ｑ３１  トランジスタ（第９トランジスタ）、Ｑ３２  トランジスタ（第１０トランジスタ）、Ｑ３３  トランジスタ（第１１トランジスタ）、Ｑ９  トランジスタ（第１２トランジスタ）、Ｑ１０  トランジスタ（第１３トランジスタ）、Ｑ１１  トランジスタ（第１４トランジスタ）、Ｑ１２  トランジスタ（第１５トランジスタ）、ＳＣ  起動用回路、Ｒ１  抵抗素子（第１抵抗素子）、Ｒ３  抵抗素子（第２抵抗素子）、ＣＣ  容量素子、ＧＮＤ  接地電位電源線（第１電源線）、ＶＣＣ  高電位電源線（第２電源線）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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