(57)【特許請求の範囲】
【請求項１】
スイッチング回路部を備えるスイッチング電源装置をデジタル制御するための制御回路であって、第１のクロック信号に応答して、前記スイッチング電源装置の実際の出力電圧を示す出力電圧デジタル値を生成する第１の手段と、第２のクロック信号に応答して、前記スイッチング電源装置の出力電圧目標値を示す基準電圧デジタル値を生成する第２の手段と、前記出力電圧デジタル値と前記基準電圧デジタル値とを比較しこれに基づいて誤差電圧デジタル値を生成する第３の手段と、第３のクロック信号に応答して前記誤差電圧デジタル値を取り込み、これに基づいて前記スイッチング回路部の動作を制御する第４の手段とを備え、前記第１のクロック信号と前記第３のクロック信号の位相差が、前記第１の手段による動作遅延時間と前記第３の手段による動作遅延時間との和よりも大きく、且つ、前記第２のクロック信号と前記第３のクロック信号の位相が実質的にずれていることを特徴とする制御回路。
【請求項２】
前記第２のクロック信号と前記第３のクロック信号の位相差が、前記第２の手段による動作遅延時間と前記第３の手段による動作遅延時間との和よりも大きいことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記第１乃至第３のクロック信号の周波数が実質的に一致していることを特徴とする請求項１または２に記載の制御回路。
【請求項４】
前記第１のクロック信号と前記第２のクロック信号の位相が実質的に一致していることを特徴とする請求項１乃至３のいずれか１項に記載の制御回路。
【請求項５】
前記第２の手段が、互いに異なるデジタル値が格納された複数のメモリと、前記第２のクロック信号に応答して前記複数のメモリのいずれか一つを選択し、選択されたメモリに格納されているデジタル値を前記基準電圧デジタル値として出力するマルチプレクサとを備えていることを特徴とする請求項１乃至４のいずれか１項に記載の制御回路。
【請求項６】
前記第２の手段が、前記第２のクロック信号に応答してデジタル値を取り込み、これを前記基準電圧デジタル値として出力するレジスタを備えていることを特徴とする請求項１乃至４のいずれか１項に記載の制御回路。
【請求項７】
前記第１の手段がＡ／Ｄコンバータであり、前記第３の手段が論理回路であることを特徴とする請求項１乃至６のいずれか１項に記載の制御回路。
【請求項８】
直流入力電圧を交流に変換するスイッチング回路部と、前記スイッチング回路部からの交流出力を受けこれを直流に変換する出力回路部と、前記出力回路部の出力電圧が所定値となるように前記スイッチング回路部の動作を制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路が、第１のクロック信号に応答して、実際の前記出力電圧を示す出力電圧デジタル値を生成する第１の手段と、第２のクロック信号に応答して、前記出力電圧の目標値を示す基準電圧デジタル値を生成する第２の手段と、前記出力電圧デジタル値と前記基準電圧デジタル値とを比較しこれに基づいて誤差電圧デジタル値を生成する第３の手段と、第３のクロック信号に応答して前記誤差電圧デジタル値を取り込み、これに基づいて前記スイッチング回路部の動作を制御する第４の手段とを備え、前記第１のクロック信号と前記第３のクロック信号の位相差が、前記第１の手段による動作遅延時間と前記第３の手段による動作遅延時間との和よりも大きく、且つ、前記第２のクロック信号と前記第３のクロック信号の位相が実質的にずれていることを特徴とするスイッチング電源装置。
【請求項９】
前記第２のクロック信号と前記第３のクロック信号の位相差が、前記第２の手段による動作遅延時間と前記第３の手段による動作遅延時間との和よりも大きいことを特徴とする請求項８に記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置用の制御回路及びこれを用いたスイッチング電源装置に関し、さらに詳細には、スイッチング電源装置をデジタル制御する制御回路及びこれを用いたスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置は、コンピュータ、家電製品、自動車等、様々な製品において用いられている。代表的なスイッチング電源装置は、スイッチング回路を用いて直流入力を一旦交流に変換し、出力回路を用いて再びこれを直流に変換する装置（ＤＣ／ＤＣコンバータ）であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。
【０００３】
このようなスイッチング電源装置においては、制御回路によって出力電圧が検出され、これに基づいてスイッチング回路によるスイッチング動作が制御される。これにより、スイッチング電源装置が駆動すべき負荷には安定した動作電圧が供給される。
【０００４】
【発明が解決しようとする課題】
ところで近年、ＣＰＵ（中央処理装置）やＤＳＰ（デジタル・シグナル・プロセッサ）の動作周波数は大幅に向上しており、このためＣＰＵやＤＳＰの消費電力は従来に比べて非常に大きくなっている。このような背景から、近年、ＣＰＵやＤＳＰの低消費電力化が重要課題となっており、その方法の一つとして、動作状態に応じて必要とする動作電圧を可変とする技術が提案されている。したがって、このようなタイプのＣＰＵやＤＳＰに電力を供給するためのスイッチング電源装置においては、出力電圧を高速に切り替え可能である必要がある。
【０００５】
一方、低消費電力を実現するためにＣＰＵやＤＳＰの動作電圧は年々低電圧化されており、これに伴ってスイッチング電源装置に許容される出力電圧マージンは非常に小さくなっている。
【０００６】
以上のような背景から、近年、出力電圧を高精度且つ高速に切り替え可能なスイッチング電源装置が望まれている。
【０００７】
したがって、本発明の目的は、出力電圧を高精度且つ高速に切り替え可能なスイッチング電源装置用の制御回路及びこれを用いたスイッチング電源装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明のかかる目的は、スイッチング回路部を備えるスイッチング電源装置をデジタル制御するための制御回路であって、第１のクロック信号に応答して、前記スイッチング電源装置の実際の出力電圧を示す出力電圧デジタル値を生成する第１の手段と、第２のクロック信号に応答して、前記スイッチング電源装置の出力電圧目標値を示す基準電圧デジタル値を生成する第２の手段と、前記出力電圧デジタル値と前記基準電圧デジタル値とを比較しこれに基づいて誤差電圧デジタル値を生成する第３の手段と、第３のクロック信号に応答して前記誤差電圧デジタル値を取り込み、これに基づいて前記スイッチング回路部の動作を制御する第４の手段とを備え、前記第１のクロック信号と前記第３のクロック信号の位相差が、前記第１の手段による動作遅延時間と前記第３の手段による動作遅延時間との和よりも大きく、且つ、前記第２のクロック信号と前記第３のクロック信号の位相が実質的にずれていることを特徴とする制御回路によって達成される。
【００１０】
本発明のさらに好ましい実施態様においては、前記第２のクロック信号と前記第３のクロック信号の位相差が、前記第２の手段による動作遅延時間と前記第３の手段による動作遅延時間との和よりも大きい。
【００１１】
本発明のさらに好ましい実施態様においては、前記第１乃至第３のクロック信号の周波数が実質的に一致している。
【００１２】
本発明のさらに好ましい実施態様においては、前記第１のクロック信号と前記第２のクロック信号の位相が実質的に一致している。
【００１３】
本発明のさらに好ましい実施態様においては、前記第２の手段が、互いに異なるデジタル値が格納された複数のメモリと、前記第２のクロック信号に応答して前記複数のメモリのいずれか一つを選択し、選択されたメモリに格納されているデジタル値を前記基準電圧デジタル値として出力するマルチプレクサとを備えている。
【００１４】
本発明のさらに好ましい別の実施態様においては、前記第２の手段が、前記第２のクロック信号に応答してデジタル値を取り込み、これを前記基準電圧デジタル値として出力するレジスタを備えている。
【００１５】
本発明のさらに好ましい実施態様においては、前記第１の手段がＡ／Ｄコンバータであり、前記第３の手段が論理回路である。
【００１６】
本発明の前記目的はまた、直流入力電圧を交流に変換するスイッチング回路部と、前記スイッチング回路部からの交流出力を受けこれを直流に変換する出力回路部と、前記出力回路部の出力電圧が所定値となるように前記スイッチング回路部の動作を制御する制御回路とを備えるスイッチング電源装置であって、前記制御回路が、第１のクロック信号に応答して、実際の前記出力電圧を示す出力電圧デジタル値を生成する第１の手段と、第２のクロック信号に応答して、前記出力電圧の目標値を示す基準電圧デジタル値を生成する第２の手段と、前記出力電圧デジタル値と前記基準電圧デジタル値とを比較しこれに基づいて誤差電圧デジタル値を生成する第３の手段と、第３のクロック信号に応答して前記誤差電圧デジタル値を取り込み、これに基づいて前記スイッチング回路部の動作を制御する第４の手段とを備え、前記第１のクロック信号と前記第３のクロック信号の位相差が、前記第１の手段による動作遅延時間と前記第３の手段による動作遅延時間との和よりも大きく、且つ、前記第２のクロック信号と前記第３のクロック信号の位相が実質的にずれていることを特徴とするスイッチング電源装置によって達成される。
【００１７】
本発明の好ましい実施態様においては、前記第２のクロック信号と前記第３のクロック信号の位相差が、前記第２の手段による動作遅延時間と前記第３の手段による動作遅延時間との和よりも大きい。
【００１８】
以上の構成を有する本発明によれば、出力電圧を高精度且つ高速に切り替えることが可能となる。
【００１９】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００２０】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【００２１】
図１に示すように、本実施態様にかかるスイッチング電源装置は、入力電源端子１，２間に供給される直流入力電圧Ｖｉｎを降圧して直流出力電圧Ｖｏを生成し、これを出力電源端子３，４間に供給する装置であり、スイッチング回路部１０と、出力回路部２０と、制御回路部３０とを備えて構成される。出力電源端子３，４間には、ＣＰＵやＤＳＰ等の直流負荷５が接続される。
【００２２】
スイッチング回路部１０は、入力電源端子１，２間に供給される直流入力電圧Ｖｉｎを交流に変換するための回路であり、入力コンデンサ１１と、スイッチ素子１２及び１３によって構成される。入力コンデンサ１１は、入力電源端子１，２間に接続されており、入力電圧Ｖｉｎを安定化させる役割を果たす。また、スイッチ素子１２は、入力コンデンサ１１と出力回路部２０との間に直列に接続されており、スイッチ素子１３は、スイッチ素子１２と出力回路部２０との間に並列に接続されている。これらスイッチ素子１２及び１３は、制御回路部３０による制御のもと所定のデッドタイムを介して交互にオン状態とされる。
【００２３】
出力回路部２０は、スイッチング回路部１０からの交流出力を受けこれを直流に変換するための回路であり、出力リアクトル２１と出力コンデンサ２２によって構成される。出力リアクトル２１は、スイッチング回路部１０と出力電源端子３との間に直列に接続されており、出力コンデンサ２２は、出力電源端子３，４間に接続されている。
【００２４】
制御回路部３０は、Ａ／Ｄコンバータ３１と、基準電圧生成回路３２と、減算器３３と、ラッチ回路３４と、演算回路３５とを備えるデジタル制御回路である。Ａ／Ｄコンバータ３１は、出力電源端子３に現れる出力電圧Ｖｏを受け、クロック信号ＣＬＫ１に応答してこれをデジタル値に変換する回路である。本明細書においては、Ａ／Ｄコンバータ３１の出力であるデジタル値を「出力電圧デジタル値Ｄ１」と呼ぶ。基準電圧生成回路３２は、出力電圧Ｖｏの目標値に対応するデジタル値を生成する回路であり、その詳細については後述するが、本明細書においては、基準電圧生成回路３２の出力値を「基準電圧デジタル値Ｄ２」と呼ぶ。減算器３３は、出力電圧デジタル値Ｄ１から基準電圧デジタル値Ｄ２を減算する論理回路（ロジックゲート回路）であり、本明細書においては、その出力を「誤差電圧デジタル値Ｄ３」と呼ぶ。ラッチ回路３４は、クロック信号ＣＬＫ３に応答して誤差電圧デジタル値をラッチする多ビットラッチ回路であり、本明細書においては、その出力を「制御デジタル値Ｄ４」と呼ぶ。
【００２５】
演算回路３５は、ラッチ回路３４より供給される制御デジタル値Ｄ４を受け、これに基づいてスイッチ素子１２及び１３のスイッチング動作を制御する回路である。具体的には、制御デジタル値Ｄ４が正方向に大きいほど、すなわち出力電圧デジタル値Ｄ１が基準電圧デジタル値Ｄ２よりも大きいほど、スイッチ素子１２のデューティが小さくなるように（スイッチ素子１３のデューティが大きくなるように）制御し、逆に、制御デジタル値Ｄ４が負方向に大きいほど、すなわち基準電圧デジタル値Ｄ２が出力電圧デジタル値Ｄ１よりも大きいほど、スイッチ素子１２のデューティが大きくなるように（スイッチ素子１３のデューティが小さくなるように）制御する。これにより、実際の出力電圧Ｖｏを基準電圧デジタル値Ｄ２により示される値に安定させる。
【００２６】
図２は、基準電圧生成回路３２の一例を示す回路図である。
【００２７】
図２に示すように、基準電圧生成回路３２は、複数のメモリ４０−１〜４０−ｎとマルチプレクサ４１によって構成される。メモリ４０−１〜４０−ｎには、それぞれ出力電圧Ｖｏの異なる目標値に対応するデジタル値（目標デジタル値）が格納されている。ここで、出力電圧Ｖｏの異なる目標値とは、直流負荷５が要求する動作電圧が可変である場合における各動作電圧を指し、例えば、直流負荷５が要求する動作電圧が１．０Ｖ、１．３Ｖ及び１．５Ｖの３種類であるとすれば、メモリ４０−１〜４０−３にそれぞれ１．０Ｖ、１．３Ｖ及び１．５Ｖに対応する目標デジタル値が格納されることになる。尚、目標デジタル値は、実際の出力電圧Ｖｏが目標値と一致しているある場合において、Ａ／Ｄコンバータ３１から得られるべき出力電圧デジタル値Ｄ１と同じ値に設定される。これらメモリ４０−１〜４０−ｎに格納されている目標デジタル値Ｖｒｅｆ１〜Ｖｒｅｆｎは、いずれもマルチプレクサ４１に供給されている。
【００２８】
マルチプレクサ４１は、目標デジタル値Ｖｒｅｆ１〜Ｖｒｅｆｎ、クロック信号ＣＬＫ２及び選択信号ＳＥＬを受け、クロック信号ＣＬＫ２に同期して、選択信号ＳＥＬにより示される目標デジタル値（Ｖｒｅｆ１〜Ｖｒｅｆｎのいずれか）を基準電圧デジタル値Ｄ２として減算器３３に供給する回路である。かかる制御信号ＳＥＬは、供給すべき出力電圧Ｖｏを指示するために、直流負荷５によって与えられる信号である。
【００２９】
尚、以下に詳述するが、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３は、周波数が互いに一致していることが好ましく、また、少なくとも、クロック信号ＣＬＫ１とＣＬＫ３の位相及びクロック信号ＣＬＫ２とＣＬＫ３の位相とが実質的にずれている必要がある。
【００３０】
次に、本実施態様にかかるスイッチング電源装置による出力電圧Ｖｏの切り替え動作について説明する。
【００３１】
図３は、出力電圧Ｖｏの切り替え動作を示すタイミング図である。本実施態様においては、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３の周波数は互いに一致しており、且つ、クロック信号ＣＬＫ１とＣＬＫ２の位相が一致し、クロック信号ＣＬＫ１及びＣＬＫ２とＣＬＫ３の位相とが約半周期ずれている。
【００３２】
図３に示すように、出力電圧Ｖｏが変動している場合、出力電圧デジタル値Ｄ１は、クロック信号ＣＬＫ１の立ち上がりエッジに応答して変化するが、Ａ／Ｄコンバータ３１には所定の変換時間が必要であることから、クロック信号ＣＬＫ１の立ち上がりエッジと出力電圧デジタル値Ｄ１の変化との間には遅延時間Ｔ１が存在する。換言すれば、出力電圧Ｖｏが変動している場合、クロック信号ＣＬＫ１が立ち上がってから、遅延時間Ｔ１が経過した後、出力電圧デジタル値Ｄ１が変化することになる。
【００３３】
同様に、基準信号ＳＥＬが変化した場合、基準電圧デジタル値Ｄ２は、クロック信号ＣＬＫ２の立ち上がりエッジに応答して変化するが、マルチプレクサ４１による選択の切り替えには所定の切り替え時間が必要であることから、クロック信号ＣＬＫ２の立ち上がりエッジと基準電圧デジタル値Ｄ２の変化との間には遅延時間Ｔ２が存在する。換言すれば、基準信号ＳＥＬが変化した場合、クロック信号ＣＬＫ２が立ち上がってから、遅延時間Ｔ２が経過した後、基準電圧デジタル値Ｄ２が変化することになる。
【００３４】
減算器３３は、このようなタイミングで変化する出力電圧デジタル値Ｄ１及び基準電圧デジタル値Ｄ２を受けて演算を行うことから、図３に示すように、クロック信号ＣＬＫ１及びＣＬＫ２が立ち上がった後、出力電圧デジタル値Ｄ１及び基準電圧デジタル値Ｄ２の両方が安定してから（遅延時間Ｔ１及びＴ２のいずれか長い方の時間（図３においてはＴ１）が経過してから）、正常な演算が可能となる。したがって、出力電圧デジタル値Ｄ１及び基準電圧デジタル値Ｄ２の両方が安定した後、演算に必要な所定の時間（遅延時間Ｔ３）が経過するまでは、誤差電圧デジタル値Ｄ３は不定となる（出力不定期間）。
【００３５】
このため、誤差電圧デジタル値Ｄ３が安定するのは、クロック信号ＣＬＫ１及びＣＬＫ２が立ち上がってから、遅延時間Ｔ１及びＴ２のいずれか長い方の時間＋遅延時間Ｔ３が経過した後となる。したがって、クロック信号ＣＬＫ１及びＣＬＫ２に対するクロック信号ＣＬＫ３の位相のズレを、遅延時間Ｔ１及びＴ２のいずれか長い方の時間＋遅延時間Ｔ３よりも大きく設定すれば、直流負荷５より供給される選択信号ＳＥＬがどのようなタイミングで変化したとしても、これによる誤差電圧デジタル値Ｄ３の不定期間においてラッチ回路３４がラッチを行うことはなく、スムーズな出力電圧Ｖｏの切り替えが実現されることになる。すなわち、出力電圧Ｖｏの切り替え指示によって出力電圧Ｖｏが乱れることがなく、高精度且つ高速な出力電圧Ｖｏの切り替えを実現することが可能となる。
【００３６】
図４は、基準電圧生成回路３２の他の例を示す回路図である。
【００３７】
図４に示すように、本例による基準電圧生成回路３２は、クロック信号ＣＬＫ２に応答して、目標デジタル値Ｖｒｅｆを受けるレジスタ４２によって構成される。かかる目標デジタル値Ｖｒｅｆは、例えば直流負荷５によって与えられる信号であり、供給すべき出力電圧Ｖｏの値をデジタル値によって直接示している。
【００３８】
このような構成を有する基準電圧生成回路３２を用いた場合であっても、目標デジタル値Ｖｒｅｆが変化した場合、基準電圧デジタル値Ｄ２が安定するまでには所定の時間（遅延時間Ｔ２’）が必要であるが、クロック信号ＣＬＫ１及びＣＬＫ２に対するクロック信号ＣＬＫ３の位相のズレを、遅延時間Ｔ１及びＴ２’のいずれか長い方の時間＋遅延時間Ｔ３よりも大きく設定すれば、目標デジタル値Ｖｒｅｆがどのようなタイミングで変化したとしても、出力電圧Ｖｏが乱れることなく、高精度且つ高速な出力電圧Ｖｏの切り替えを実現することが可能となる。
【００３９】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４０】
例えば、上記実施態様においては、クロック信号ＣＬＫ１とＣＬＫ２の位相を一致させているが、本発明においてこれら位相を一致させることは必須でなく、クロック信号ＣＬＫ１とクロック信号ＣＬＫ３の位相のズレが遅延時間Ｔ１＋Ｔ３よりも大きく、且つ、クロック信号ＣＬＫ２とクロック信号ＣＬＫ３の位相のズレが遅延時間Ｔ２（Ｔ２’）＋Ｔ３よりも大きい限り、これら位相がずれていても構わない。但し、上記実施態様のように、クロック信号ＣＬＫ１とＣＬＫ２の位相を一致させるとともに両者の周波数を一致させれば、同じクロック信号をクロック信号ＣＬＫ１及びＣＬＫ２として用いることができることから、回路構成を簡素化することが可能となる。
【００４１】
また、上記実施態様においては、クロック信号ＣＬＫ１〜ＣＬＫ３の周波数を一致させているが、本発明においてこれら周波数を一致させることは必須でなく、クロック信号ＣＬＫ１とクロック信号ＣＬＫ３の位相のズレ及びクロック信号ＣＬＫ２とクロック信号ＣＬＫ３の位相のズレが確保される限り、これら周波数が異なっていても構わない。例えば、上記位相のズレが確保される限り、クロック信号ＣＬＫ２の周波数をクロック信号ＣＬＫ１及びＣＬＫ３の１／２に設定しても構わない。但し、上記実施態様のように、クロック信号ＣＬＫ１〜ＣＬＫ３の周波数を一致させれば、上記位相のズレを最も容易に確保することが可能となる。
【００４２】
さらに、上記各実施態様にかかるスイッチング電源装置においては、スイッチング回路部１０としていわゆるバックコンバータを用いているが、本発明はこれに限定されることなく、他のスイッチング回路を用いたスイッチング電源装置に適用することも可能である。また、上記各実施態様にかかるスイッチング電源装置においては、スイッチング回路部１０と出力回路部２０とが絶縁されていないが、本発明はこれに限定されることなく、トランスを用いて絶縁したタイプのスイッチング電源装置に適用することも可能である。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、出力電圧Ｖｏを高精度且つ高速に切り替えることが可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【図２】基準電圧生成回路３２の一例を示す回路図である。
【図３】出力電圧Ｖｏの切り替え動作を示すタイミング図である。
【図４】基準電圧生成回路３２の他の例を示す回路図である。
【符号の説明】
１，２  入力電源端子
３，４  出力電源端子
５  直流負荷
１０  スイッチング回路部
１１  入力コンデンサ
１２，１３  スイッチ素子
２０  出力回路部
２１  出力リアクトル
２２  出力コンデンサ
３０  制御回路部
３１  Ａ／Ｄコンバータ
３２  基準電圧生成回路
３３  減算器
３４  ラッチ回路
３５  演算回路
４０  メモリ
４１  マルチプレクサ
４２  レジスタ
【図１】
0004098533.tif 000002
【図２】
0004098533.tif 000003
【図３】
0004098533.tif 000004
【図４】
0004098533.tif 000005