(57)【特許請求の範囲】
【請求項１】
基板と、
この基板の上に積層された電荷保存領域と、
この電荷保存領域の上に積層された制御ゲートと、
この制御ゲートの上に積層されたサイドウォール形状のゲートマスクと、
前記基板の上部と前記電荷保存領域の側壁に形成された選択ゲートと、
前記電荷保存領域の他の側壁に隣接して前記基板に形成された導電領域とを含み、
前記電荷保存領域、前記制御ゲート、前記ゲートマスク及び前記選択ゲートは第１単位セルを構成し、
この第１単位セルは、前記選択ゲートの側壁に絶縁物スペーサを含むことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記第１単位セルに対して対称関係を維持し、前記導電領域を共有する第２単位セルを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記導電領域と反対側で前記選択ゲートに隣接した前記基板に形成されたドレインと、
このドレインに電気的に連結されたビットライン電極とを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記導電領域の上に形成されたソース電極を含み、このソース電極は制御ゲートからソース側スペーサによって電気的に絶縁されることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項５】
前記選択ゲートは、サイドウォール形状を有することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
前記電荷保存領域は、
前記基板の上に形成された浮遊ゲート誘電膜と、
この浮遊ゲート誘電膜の上に形成された浮遊ゲートと、
この浮遊ゲートの上に形成されたインタポリ誘電膜とを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項７】
前記電荷保存領域は、ＯＮＯ層を含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】
ソース及びドレインを有する基板と、
前記ソース及び前記ドレインの間に形成されたチャンネルと、
このチャンネルの上に形成された電荷保存領域と、
この電荷保存領域の上に形成された制御ゲートと、
前記電荷保存領域と前記ドレインとの間に形成された選択ゲートとを含み、
前記電荷保存領域、前記チャンネル、前記ソース及び前記ドレイン、前記制御ゲート及び前記選択ゲートは第１単位セルを構成し、
前記選択ゲートの側壁に形成された絶縁物スペーサを含むことを特徴とする不揮発性半導体メモリ装置。
【請求項９】
前記第１単位セルに対して対称関係を維持する第２単位セルを含み、前記第１単位セル及び前記第２単位セルは前記ソースを共有することを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記選択ゲートは、サイドウォール形状を有することを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記制御ゲートの上に形成されたサイドウォール形状のゲートマスクを含むことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記ドレインに連結されたビットライン電極と、
前記ソースの上に形成され、前記制御ゲートからソース側スペーサによって電気的に絶縁されたソース電極とを含むことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記電荷保存領域は、
前記基板の上に形成された浮遊ゲート誘電膜と、
この浮遊ゲート誘電膜の上に形成された浮遊ゲートと、
この浮遊ゲートの上に形成されたインタポリ誘電膜とを含むことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記電荷保存領域は、ＯＮＯ層を含むことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１５】
基板の上に電荷保存層を形成する段階と、
前記電荷保存層の上に制御ゲート層を形成する段階と、
前記制御ゲート層の上にマスク用パターンを形成する段階と、
前記制御ゲート層及び前記マスク用パターンの上にゲートマスク層を形成する段階と、
前記ゲートマスク層の一部を除去して、前記マスク用パターンの側壁にサイドウォール形状のゲートマスクを形成する段階と、
前記ゲートマスク及び前記マスク用パターンをエッチングマスクとして、前記電荷保存層と前記制御ゲート層をエッチングして、前記ゲートマスク及び前記マスク用パターンの下部に前記電荷保存層と前記制御ゲート層の一部を残す段階と、
前記マスク用パターンを除去する段階と、
前記ゲートマスクをエッチングマスクとして、残された前記電荷保存層と前記制御ゲート層をエッチングして、前記ゲートマスクの下部に制御ゲート及び電荷保存領域を形成する段階とを含むことを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項１６】
前記制御ゲートの側壁に隣接した前記基板にソースを形成する段階と、
前記制御ゲートの側壁及び前記電荷保存領域の側壁にソース側スペーサを形成する段階と、
前記ソースの上に前記ソース側スペーサによって前記制御ゲート及び前記電荷保存領域から電気的に絶縁されたソース電極を形成する段階とを含むことを特徴とする請求項１５に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１７】
前記電荷保存領域の側壁に選択ゲートを形成する段階を含むことを特徴とする請求項１５に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１８】
前記選択ゲートは、サイドウォール形状を有することを特徴とする請求項１７に記載の不揮発性半導体メモリ装置の製造方法。
【請求項１９】
前記選択ゲートをイオン注入マスクとして、ＬＤＤ領域を基板に形成する段階と、
前記選択ゲートの側壁に絶縁物スペーサを形成する段階とを含むことを特徴とする請求項１７に記載の不揮発性半導体メモリ装置の製造方法。
【請求項２０】
前記電荷保存層を形成する段階は、
前記基板の上に浮遊ゲート誘電膜を形成する段階と、
前記浮遊ゲート誘電膜の上に浮遊ゲート層を形成する段階と、
前記浮遊ゲート層の上にインタポリ誘電膜を形成する段階とを含むことを特徴とする請求項１５に記載の不揮発性半導体メモリ装置の製造方法。
【請求項２１】
前記電荷保存層は、ＯＮＯ層であることを特徴とする請求項１５に記載の不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置及びその製造方法に係り、より詳細には、選択ゲートを有するフラッシュメモリセル及びその製造方法に関するものである。
【０００２】
【従来の技術】
フラッシュメモリ装置は電源が供給されなくても、そのメモリセルに貯蔵されている情報を維持するだけでなく、回路基板に装着されている状態で高速の電気的な消去可能な不揮発性半導体メモリ装置である。フラッシュメモリ技術は、セル構造を様々な形態に改善してきた。このような様々なセルの種類としては、スタックゲートセル（ｓｔａｃｋｅｄ  ｇａｔｅ  ｃｅｌｌ）、スプリットゲートセル（ｓｐｌｉｔ  ｇａｔｅ  ｃｅｌｌ）、ソースサイドインジェクションセル（ｓｏｕｒｃｅ  ｓｉｄｅ  ｉｎｊｅｃｔｉｏｎ  ｃｅｌｌ：ＳＳＩセル）等がある。このような様々なセルについては、ＹＯＮＧ−ＷＡＮ  ＹＩによる米国特許第５，４５５，７９２号に詳細に説明されている。
【０００３】
スタックゲートセルは、浮遊ゲートと制御ゲートが順次に積層されている形態である。このようなスタックゲートセルの一例が、ＭＵＫＨＥＲＪＥＥ等のよる米国特許第４，６９８，７８７号に開示されている。図１を参照すると、ＭＵＫＨＥＲＪＥＥセルが基板１０１の上に形成されている。ＣＨＥＩ（ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ）を利用して、ドレイン１０４側でプログラミング動作を実施し、Ｆ−Ｎトンネリングを利用して、ソース１０２側で消去動作を実施する。このようなスタックゲートセルは寸法が小さいので、フラッシュメモリ装置の単位セルとして一番多く使用されてきた。スタックゲートセルの他の例がＨ．ＷＡＴＡＮＡＢＥ等による論文（“Ｎｏｖｅｌ  ０．４４ｕｍ２  Ｔｉ−ｓａｌｉｃｉｄｅ  ＳＴＩ  ｃｅｌｌ  ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｆｏｒ  ｈｉｇｈ−ｄｅｎｓｉｔｙ  ＮＯＲ  ｆｌａｓｈ  ｍｅｍｏｒｉｅｓ  ａｎｄ  ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ｅｍｂｅｄｄｅｄａｐｐｌｃａｔｉｏｎ”，１９９８年，ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐ．９７５）と大韓民国特許公開公報第９９−４８７７５号に説明されている。
【０００４】
このようなスタックゲートセルの短所は、過消去（ｏｖｅｒ−ｅｒａｓｅ）の問題である。過消去の問題は、スタックゲートセルでの消去動作の間、図１の浮遊ゲート１１０が過度にディスチャージされる時に発生する。過度にディスチャージされたセルのしきい値電圧はマイナス値を示す。従って、セルが選択されない、即ち、制御ゲート１１２にリード電圧（ｒｅａｄ  ｖｏｌｔａｇｅ）を印加しない状態でも電流が流れる問題がある。
【０００５】
このような過消去の問題を解決するために、２種類の構造のセルが導入された。１つは、ＰＥＲＩＥＧＯＳによる米国特許第４，５５８，３４４号に開示された２トランジスタセル（ｔｗｏ−ｔｒａｎｓｉｓｔｏｒ  ｃｅｌｌ）であり、もう一は、ＳＡＭＡＣＨＩＳＡ等による米国特許第４，７８３，７６６号に開示されたスプリットゲートセルである。ＰＥＲＩＥＧＯＳセルでは選択トランジスタが採択された。即ち、セルが選択されない時には、選択ゲートが過度にディスチャージされた浮遊ゲートによる漏洩電流を防止する。これと類似して、ＳＡＭＡＣＨＩＳＡ等のスプリットゲートセルでは、制御ゲートの下部に位置した選択ゲートチャンネルを利用して、過消去の問題を解決した。即ち、過度にディスチャージされた浮遊ゲートの下部に位置した浮遊ゲートチャンネルからの漏洩電流を選択ゲート領域によって防止する。この時、制御ゲートはターンオフされている。
【０００６】
スプリットゲートセルの主な短所は、低いプログラミング効率である。大部分の従来のスプリットゲートセルは従来のＣＨＥＩ方式によってプログラムされる。ＣＨＥＩ方式はプログラミング効率が低いので、不要な電力が消費され、プログラミング速度が低下する。
【０００７】
ＣＨＥＩ方式による浮遊ゲートへのプログラミング効率を改善するために、ＳＳＩセルがＷＵ等による米国特許第４，７９４，５６５号とＭＡＲ等による米国特許第５，２８０，４４６号に開示された。図２を参照すると、ＷＵ等のＳＳＩセルが、ソース２０２とドレン２０４を有する基板２０１の上に形成される。従来のスタックゲート構造のソース側の側壁に側壁ゲートともいう選択ゲート２０６が形成されている。従って、制御ゲート２１２に高電圧が印加されると、ソース２０２から浮遊ゲート２１０へのＨＥＩ（ｈｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ）が発生する。ＳＳＩセルのＨＥＩ方式は従来のＣＨＥＩ方式に比べて、プログラミング効率が１，０００〜１０，０００倍改善されるという。
【０００８】
一方、ＭＯＮＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｎｉｔｒｉｄｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の新たな不揮発性メモリセルが、プログラム電圧を低めるために提案された。ＭＯＮＯＳセルはトンネル膜という下部シリコン酸化膜、シリコン窒化膜及びトップ酸化膜という上部シリコン酸化膜で構成された薄い誘電膜を含む。この薄い誘電膜は半導体基板と制御ゲートとの間に介在される。ＭＯＮＯＳセルは“０”と“１”の論理状態を有する。電子が薄い誘電膜のシリコン窒化膜の内部に捕獲されていると、論理“０”状態であり、電子が薄い誘電膜のシリコン窒化膜の内部に捕獲されていないと、論理“１”状態である。ＭＯＮＯＳセルの一例がＣＨＩＮ−ＨＳＩＥＮ  ＷＡＮＧ等による米国特許第５，９３０，６３１号に開示されている。ＣＨＩＮ−ＨＳＩＥＮ  ＷＡＮＧのセルは、図３に示すように、ソース４０２，ドレイン４０４及びソースドレインの間に位置したチャンネルが基板４０１に形成される。選択ゲート４０６が基板４０１の上に形成される。ＯＮＯ（ｏｘｉｄｅ  ｎｉｔｒｉｄｅ  ｏｘｉｄｅ）層４２０が選択ゲート４０６と基板４０１の上に形成される。制御ゲート４０８がＯＮＯ層４２０の上に形成される。ドレインはＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を採択して、ドレインの接合付近でのホットキャリア発生を抑制する。プログラム動作の時、ホットキャリアがＯＮＯ層４２０にトンネリングして、窒化膜層に捕獲される。この時、制御ゲート４０８，選択ゲート４０６及びドレイン４０４にプラスのバイアスが印加され、ソース４０６は接地される。消去動作の時、ドレイン４０４に高電圧を印加し、選択ゲート４０６はターンオフされるようにする。チャンネルを通じた電流の流れなしに、消去動作が実行されるので、選択ゲート４０６は電力消費を低減する役割を果たす。
【０００９】
【発明が解決しようとする課題】
以上従来技術を説明したが、本発明は、セルの寸法を最小化し、かつプログラム動作時、低電力消費とすることができる不揮発性半導体メモリ装置を提供することを課題とする。
【００１０】
さらに本発明は、セルの寸法を最小化し、かつプログラム動作時、低電力消費とすることができる不揮発性半導体メモリ装置の製造方法を提供することを他の課題とする。
【００１１】
【課題を解決するための手段】
本発明の不揮発性半導体メモリ装置は、基板の上に積層された電荷保存領域、電荷保存領域の上に積層された制御ゲート及び制御ゲートの上に積層されたゲートマスクを含む。ゲートマスクはスペーサ形状である。
【００１２】
本発明の他の不揮発性半導体メモリ装置は、ソースとドレインを有する基板を含む。基板はソースとドレインとの間に形成されたチャンネルを有する。電荷保存領域がチャンネルの上に形成され、制御ゲートが電荷保存領域の上に形成される。選択ゲートが電荷保存領域とドレインとの間のチャンネルの上に形成される。電荷保存領域、チャンネル、ソース、ドレイン、選択ゲート及び制御ゲートは第１単位セルを構成する。
【００１３】
本発明の不揮発性半導体メモリ装置の製造方法は、基板の上に電荷保存層を形成する段階及び電荷保存層の上に制御ゲート層を形成する段階を含む。スペーサ形状を有するゲートマスクを制御ゲート層の上に形成する。電荷保存層及び制御ゲート層を部分的に除去する。この時、ゲートマスクは電荷保存層及び制御ゲート層の所定領域を保護して、制御ゲートと電荷保存領域が形成されるようにする。
【００１４】
本発明の望ましい具体的形態で、基板の上部と電荷保存領域の側壁に選択ゲートを形成し、電荷保存領域の他の側壁に隣接して基板に導電領域を形成する。電荷保存領域、制御ゲート、ゲートマスク及び選択ゲートは第１単位セルを構成し、第１単位セルに対して対称関係を維持する第２単位セルは導電領域を共有できる。
【００１５】
第１単位セルは選択ゲートの側壁にＬＤＤスペーサを含むことができる。導電領域と反対側で選択ゲートに隣接した基板にドレインが形成され得り、ビットライン電極がドレインに電気的に接続され得る。導電領域の上にソース側壁スペーサによって制御ゲートから電気的に絶縁されたソース電極が形成され得る。
【００１６】
選択ゲートはスペーサ形状を有することが望ましく、電荷保存領域は基板の上に浮遊ゲート誘電膜、浮遊ゲート及びインタポリ（ｉｎｔｅｒ  ｐｏｌｙ）誘電膜を順次に形成して構成される。又、電荷保存領域はＯＮＯ層で構成することもできる。
【００１７】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１８】
図４は本発明のフラッシュメモリセルの配列を説明するための回路図である。本発明のフラッシュメモリ装置はマトリックス形態に配列された複数のフラッシュメモリセルを含む。即ち、セルが縦方向と横方向に配列される。単位セルはマトリックスの内部の複数のワードラインＷＬと複数のビットラインＢＬによって形成された各々の交差点に位置する。マトリックスの内部には、‘ｍ’と‘ｎ’を掛け算した数ほどのセルがある。‘ｍ’は横方向においてのセルの数であり、‘ｎ’は縦方向においてのセルの数である。単位セルは後述される第１実施形態及び第２実施形態のセルで構成される。ビットラインは縦方向に延長され、ワードラインは横方向に延長される。又、前記配列は複数の選択ラインＳＬと複数の共通ソースラインＣＳを含む。選択ラインと共通ソースラインは横方向に延長される。ワードラインと選択ラインは該当共通ソースラインに対して縦方向において、対称的に配列される。これは、２単位セルが１つの共通ソースラインを有し、２単位セルの構造が対称的であるためである。
【００１９】
図５は本発明の第１実施形態のフラッシュメモリセルを説明するための概略的な平面図である。図６は図５のＩ−Ｉ’に従う概略的な断面図である。図５と図６はソース電極５３０とソース５０２に対して対称である２つの単位セルを含む。即ち、２つの単位セルはソース電極５３０とソース５０２を共有し、ソース電極５３０とソース５０２の左側に形成された構成要素が１つの単位セルを構成し、ソース電極５３０とソース５０２の右側に形成された構成要素が他の単位セルを構成する。図５の２つの単位セルが、平面上で横方向及び縦方向に反復されて配列を形成する。
【００２０】
図６を参照すると、第１導電型の基板５０１は導電領域、即ち、ソース５０２とドレインを含む。ソース５０２とドレインはチャンネルを介して離れている。導電領域は不純物ドーピング領域からなる。ドレインはＬＤＤ領域５３４、ＨＡＬＯ領域５３６及び高濃度領域５３８で構成される。ソース５０２は第１導電型の反対導電型である第２導電型である。ＬＤＤ領域５３４及び高濃度領域５３８は第２導電型である。しかし、ＬＤＤ領域５３４は高濃度領域５３８より低濃度であり、接合深さも浅い。ＨＡＬＯ領域５３６は第１導電型であり、ＬＤＤ領域５３４の下に位置する。電荷保存領域はチャンネル上部及びソース５０２に隣接するように位置する。電荷保存領域は浮遊ゲート誘電膜５１４、浮遊ゲート５１０’及びインタポリ誘電膜５１６を含む。制御ゲート５１２’とゲートマスク５２６’が電荷保存領域の上に順次に積層される。図に示すように、制御ゲート５１２’はスペーサ形状を有する。ソース側スペーサ５２８は電荷保存領域と制御ゲート５１２’の側壁に位置する。ソース電極５３０は電気的にソース５０２と接する。ソース電極５３０は電荷保存領域と制御ゲート５１２’からソース側スペーサ５２８によって離隔され、電気的に絶縁される。選択ゲート誘電膜５３２が電荷保存領域と制御ゲート５１２’の他の側壁、制御ゲート５１２’上部及び所定領域のチャンネルの上に形成される。スペーサ形状を有する選択ゲート５０６が選択ゲート誘電膜５３２の上に形成される。ＬＤＤスペーサ５４０が選択ゲート５０６の側壁に形成される。ビットラインコンタクト５４６が絶縁膜５４２に形成される。ビットライン電極５４４が絶縁膜５４２の上部及びビットラインコンタクト５４６の内部に形成される。ビットライン電極５４４は電気的にドレインと接する。
【００２１】
図５を参照すると、活性領域５４８は基板５０１で縦方向の隣接したセルに延長される。図示しないが、活性領域５４８と隣接した他の活性領域の間には分離領域があって、２つの活性領域を分離させる。活性領域５４８はソース５０２、ドレイン及びチャンネルを含む。浮遊ゲート５１０’はセルの他の構成要素から電気的に絶縁され、隣接したセルに延長されない。制御ゲート５１２’、ゲートマスク５２６’、ソース側スペーサ５２８、ソース電極５３０、選択ゲート５０６及びＬＤＤスペーサ５４０は横方向において、隣接したセルに延長される。ワードラインＷＬは制御ゲート５１２’で構成される。共通ソースラインＣＳはソース電極５３０で構成される。選択ラインＳＬは選択ゲート５０６で構成される。ビットラインＢＬはビットライン電極５４４で構成される。図示しないが、ビットライン電極５４４は縦方向において、隣接したセルに延長される。
【００２２】
本発明の第２実施形態では、電荷保存領域が基板の上に形成されたＯＮＯ層で構成される。ＯＮＯ層は横方向において、隣接したセルに延長される。他の構成要素は本発明の第１実施形態と同一である。
【００２３】
第１及び第２実施形態で説明したセルのプログラム動作の例において、ＣＨＥＩが使用され得る。即ち、ワードラインＷＬとビットラインＢＬに所定条件のプラス値を有するプログラム電圧を印加して、電子が浮遊ゲート５１０’又はＯＮＯ層の窒化膜に捕獲されるようにする。又、所定のプラス値を有する選択電圧を選択ラインＳＬに印加して、ソース５０２とドレインとの間に流れる電流を制限する。従って、消費電力が増加することを防止できる。又、選択電圧は選択ゲート５０６と電荷保存領域との間の境界領域に隣接したチャンネルで強い横方向電界を誘発して、プログラム効率を増加させる。選択電圧は選択ゲートの下部のチャンネルで反転を発生させるために十分に高くなければならない。
【００２４】
セルの消去動作の例において、ＨＨＩ（ｈｏｔ  ｈｏｌｅ  ｉｎｊｅｃｔｉｏｎ）を使用できる。即ち、ビットラインＢＬに所定のプラス値を有する消去電圧を印加して、ホットホールが浮遊ゲート５１０’又はＯＮＯ層の窒化膜に捕獲されるようにする。ワードラインＷＬは接地される。しかも、所定のプラス値を有する他の選択電圧を選択ゲート５０６に印加してホットホールを加速することによって、ホットホールの注入を増進させる。
【００２５】
図７乃至図２６は、本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略図である。図７乃至図１６は、図１７乃至図２６のII−II’に従う断面図であり、図１７乃至図２６は平面図である。
【００２６】
図７及び図１７を参照すると、図１７には示されないが、基板５０１は、望ましくは単結晶シリコンで構成される。基板５０１は第１導電型の不純物でドーピングされる。例えば、この不純物はホウ素である。図７には示されないが、通常のＬＯＣＯＳ又はトレンチ方法を利用して活性領域５４８を基板５０１に形成する。活性領域５４８は縦方向において、隣接したセルに延長される。図１７には示されないが、浮遊ゲート誘電膜５１４を基板の上に形成する。浮遊ゲート誘電膜５１４は、望ましくは基板５０１を熱酸化して形成されたシリコン酸化物又はＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）方法によって形成されたシリコン酸化窒化物で構成される。浮遊ゲート層５１０を浮遊ゲート誘電膜５１４の上に形成した後、フォト／エッチング方法によってパターニングして、縦方向において、隣接したセルに延長させる。浮遊ゲート層５１０は、望ましくはドーピングされた多結晶シリコン又はポリサイドで構成する。図１７には示されないが、インタポリ誘電膜５１６を浮遊ゲート層５１０の上に形成する。インタポリ誘電膜５１６は、望ましくはＣＶＤ方法によるシリコン酸化膜又はＯＮＯ層で構成する。浮遊ゲート誘電膜５１４、浮遊ゲート層５１０及びインタポリ誘電膜５１６は電荷保存層を構成する。制御ゲート層５１２をインタポリ誘電膜５１６の上に形成する。制御ゲート層５１２は、望ましくはドーピングされた多結晶シリコン又はポリサイドで構成する。
【００２７】
図８及び図１８を参照すると、除去可能層（ｄｉｓｐｏｓａｂｌｅ  ｌａｙｅｒ）を制御ゲート層５１２の上に形成する。除去可能層は、望ましくはシリコン窒化物で構成する。フォト／エッチング方法によって除去可能層をパターニングして除去可能パターン５２４を制御ゲート層５１２の上に形成する。除去可能パターン５２４は他の除去可能パターンから所定間隔離れている。この間隔は横方向において、隣接したセルに延長される。除去可能パターン５２４をイオン注入マスクとして使用して、ヒ素又はリンのような不純物を基板５０１の表面領域に注入することもできる。イオン注入は表面領域でのホウ素の濃度を減少させて、プログラム動作の時、チャンネル領域でのプログラム効率を増進させる。イオン注入は浮遊ゲート誘電膜５１４、浮遊ゲート層５１０、インタポリ誘電膜５１６及び制御ゲート層５１２を突き抜けて実施される。ヒ素又はリンのような不純物を制御ゲート層５１２に注入して、制御ゲート層５１２の伝導度を増加させ得る。この時も除去可能パターン５２４をイオン注入マスクとして使用する。
【００２８】
図９及び図１９を参照すると、ゲートマスク層５２６を結果物の上に形成する。ゲートマスク層５２６は、望ましくは所定厚さを有するシリコン酸化物で形成する。
【００２９】
図１０及び図２０を参照すると、ゲートマスク層５２６を異方性エッチングして制御ゲート層５１２の上部と除去可能パターン５２４の側壁にスペーサ形状のゲートマスク５２６’を形成する。ゲートマスク５２６’は横方向において、隣接したセルに延長される。続いて、浮遊ゲート誘電膜５１４、浮遊ゲート層５１０、インタポリ誘電膜５１６及び制御ゲート層５１２をエッチングする。この時、ゲートマスク５２６’及び除去可能パターン５２４をエッチングマスクとして使用して、基板５０１を露出させ、ソースコンタクト５５０を形成する。図２０には示されないが、ヒ素イオンを基板５０１に注入してソース５０２を形成する。この時、ゲートマスク５２６’及び除去可能パターン５２４をイオン注入マスクとして使用する。熱処理を実施してソース５０２の不純物を活性化することもできる。
【００３０】
図１１及び図２１を参照すると、ソース側スペーサ層を結果物の上に形成する。ソース側スペーサ層は、望ましくはシリコン酸化物で構成する。ソース側スペーサ層を異方性エッチングしてソース側スペーサ５２８を浮遊ゲート誘電膜５１４、浮遊ゲート層５１０、インタポリ誘電膜５１６及び制御ゲート層５１２の側壁に形成する。ソース側スペーサ５２８は横方向において、隣接したセルに延長される。
【００３１】
図１２及び図２２を参照すると、ソース電極層を結果物の上に形成して、ソースコンタクト５５０を充填する。ソース電極層は、望ましくはタングステン又はドーピングされた多結晶シリコンで構成する。ソース電極層をエッチバック又はＣＭＰ方法によって研磨して、ソース電極５３０をソースコンタクト５５０の内部に形成する。ソース電極５３０は横方向において、隣接したセルに延長される。
【００３２】
図１３及び図２３を参照すると、除去可能パターン５２４を乾式エッチング又は湿式エッチングを利用して除去する。
【００３３】
図１４及び図２４を参照すると、浮遊ゲート誘電膜５１４、浮遊ゲート層５１０、インタポリ誘電膜５１６及び制御ゲート層５１２を再びエッチングする。この時、ゲートマスク５２６’及びソース電極５３０をエッチングマスクとして使用して、浮遊ゲート５１０’を有する電荷保存領域及び制御ゲート５１２’を形成し、基板５１０の一部を露出させる。この時、ソース電極５３０も一部エッチングされて高さが減少する。浮遊ゲート５１０’及び制御ゲート５１２’は横方向において、隣接したセルに延長される。続いて、選択ゲート誘電膜５３２を結果物の上に形成する。選択ゲート誘電膜は、望ましくはＣＶＤシリコン酸化膜である。選択ゲート誘電膜５３２を形成する前に、薄い熱酸化膜を露出した基板の上に形成することもできる。
【００３４】
図１５及び図２５を参照すると、選択ゲート層を結果物の上に形成する。選択ゲート層は、望ましくはドーピングされた多結晶シリコンで構成する。選択ゲート層を異方性エッチングして、浮遊ゲート５１０’及び制御ゲート５１２’の側壁にスペーサ形状の選択ゲート５０６を形成する。この選択ゲート５０６は横方向において、隣接したセルに延長される。続いて、図２５には示されないが、リンをイオン注入して基板５０１にＬＤＤ領域５３４を形成し、ホウ素をイオン注入してＬＤＤ領域５３４の下部にＨＡＬＯ領域５３６を形成する。この時、選択ゲート５０６をイオン注入マスクとして使用する。
【００３５】
図１６及び図２６を参照すると、ＬＤＤスペーサ層を結果物の上に形成する。ＬＤＤスペーサ層は、望ましくはシリコン酸化物で構成する。ＬＤＤスペーサ層を異方性エッチングして、ＬＤＤスペーサ５４０を選択ゲート５０６の側壁に形成する。ＬＤＤスペーサ５４０は横方向において、隣接したセルに延長される。
【００３６】
図２６には示されないが、ヒ素をイオン注入して基板５０１に高濃度領域５３８を形成する。この高濃度領域５３８の不純物濃度はＬＤＤ領域５３４及びＨＡＬＯ領域５３６の濃度より十分に高い。従って、図に示すように、高濃度領域５３８はＬＤＤ領域５３４及びＨＡＬＯ領域５３６の一部を相殺して形成される。この時、ＬＤＤスペーサ５４０及び選択ゲート５０６をイオン注入マスクとして使用する。高濃度領域５３８、ＬＤＤ領域５３４及びＨＡＬＯ領域５３６はドレインを構成する。
【００３７】
続いて、図示しないが、通常の配線工程を実施する。即ち、絶縁膜を結果物の上に形成する。フォト／エッチング方法によってビットラインコンタクトを形成して、ドレインを露出させ、アルミで構成されたビットライン金属を結果物の上に形成する。ビットライン金属をフォト／エッチング方法によってパターニングして、ビットライン電極を形成する。
【００３８】
図２７乃至図３６は本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【００３９】
図２７を参照すると、基板８０１は、望ましくは単結晶シリコンで構成される。基板８０１は第１導電型の不純物でドーピングされている。例えば、この不純物はホウ素である。図示しないが、活性領域を第１実施形態と同一の方法によって形成する。電荷保存層８２０を基板８０１の上に形成する。電荷保存層８２０は、望ましくはＯＮＯ層である。制御ゲート層８１２を第１実施形態と同一の方法によって形成する。制御ゲート層８１２を形成する前にＯＮＯ層をパターニングする必要はない。
【００４０】
図２８を参照すると、除去可能パターン８２４を第１実施形態と同一の方法によって形成する。除去可能パターン８２４をイオン注入マスクとして使用して、ヒ素又はリンのような不純物を基板８０１の表面領域に注入することもできる。イオン注入は表面領域でのホウ素の濃度を減少させて、プログラム動作の時、チャンネル領域でのプログラム効率を増進させる。イオン注入は電荷保存層８２０及び制御ゲート層８１２を突き抜けて実施される。ヒ素又はリンのような不純物を制御ゲート層８１２に注入して、制御ゲート層８１２の伝導度を増加させ得る。この時も除去可能パターン８２４をイオン注入マスクとして使用する。
【００４１】
図２９を参照すると、ゲートマスク層８２６を第１実施形態と同一の方法によって形成する。
【００４２】
図３０を参照すると、ゲートマスク層８２６を異方性エッチングして、制御ゲート層８１２の上部と除去可能パターン８２４の側壁にスペーサ形状のゲートマスク８２６’を形成する。ゲートマスク８２６’は横方向において、隣接したセルに延長される。続いて、電荷保存層８２０及び制御ゲート層８１２をエッチングする。この時、ゲートマスク８２６’及び除去可能パターン８２４をエッチングマスクとして使用して、基板８０１を露出させ、ソースコンタクト８５０を形成する。ソース８０２を第１実施形態と同一の方法によって形成する。熱処理を実施してソース８０２の不純物を活性化することもできる。
【００４３】
図３１を参照すると、ソース側スペーサ８２８を電荷保存層８２０及び制御ゲート層８１２の側壁に第１実施形態と同一の方法によって形成する。
【００４４】
図３２を参照すると、ソース電極８３０をソースコンタクト８５０の内部に第１実施形態と同一の方法によって形成する。
【００４５】
図３３を参照すると、除去可能パターン８２４を湿式エッチング方法又は乾式エッチング方法を使用して除去する。
【００４６】
図３４を参照すると、電荷保存層８２０及び制御ゲート層８１２を再びエッチングする。この時、ゲートマスク８２６’及びソース電極８３０をエッチングマスクとして使用して、電荷保存領域及び制御ゲート８１２’を形成し、基板８１０の一部を露出させる。この時、ソース電極８３０も一部エッチングされて高さが減少する。電荷保存領域及び制御ゲート８１２’は横方向において、隣接したセルに延長される。続いて、選択ゲート誘電膜８３２を結果物の上に形成する。選択ゲート誘電膜８３２は、望ましくはＣＶＤシリコン酸化膜である。選択ゲート誘電膜８３２を形成する前に、薄い熱酸化膜を露出した基板の上に形成することもできる。
【００４７】
図３５を参照すると、電荷保存層８２０及び制御ゲート８１２’の側壁にスペーサ形状の選択ゲート８０６を第１実施形態と同一の方法によって形成する。続いて、ＬＤＤ領域８３４及びＨＡＬＯ領域８３６を第１実施形態と同一の方法によって形成する。
【００４８】
図３６を参照すると、ＬＤＤスペーサ８４０を選択ゲート８０６の側壁に第１実施形態と同一の方法によって形成する。基板８０１に高濃度領域８３８を第１実施形態と同一の方法によって形成する。高濃度領域８３８、ＬＤＤ領域８３４及びＨＡＬＯ領域８３６はドレインを構成する。
【００４９】
続いて、通常の配線工程を第１実施形態と同一の方法によって実施する。
【００５０】
本発明の第１及び第２実施形態において、制御ゲート層及び電荷保存層をパターニングする時、スペーサ形状のゲートマスクがエッチングマスクとして制御ゲート層及び電荷保存層を保護する。このようなパターニング方法は、選択ゲートを有しない不揮発性メモリセルの製造方法でも適用され得る。即ち、第１実施形態の図１４又は第２実施形態の図３４の後、選択ゲート形成工程を省略できる。続いて、ゲートマスク及びソース電極をマスクとして使用してイオン注入をすることによって、電荷保存領域に隣接した基板にドレインを形成する。その後、通常の配線工程を実施して、選択ゲートを有しない不揮発性メモリセルを製造することもできる。
【００５１】
【発明の効果】
本発明ではスペーサ形成方法を幾度か使用した。実施形態で説明したように、一般的なスペーサ形成方法は、段差を有する構造上に膜を蒸着し、この膜を異方性エッチングすることを含む。形成されたスペーサの最終幅は蒸着した膜の厚さによって決定される。言い換えれば、膜の厚さを厚く形成するほど、スペーサの幅が増加する。従って、膜の厚さを十分に薄くすると、スペーサの幅を写真工程限界以下に減少させ得る。結果的に、スペーサ形成方法（セルフアライン）を利用して製造された本発明のセルの寸法は最小化され得る。
【００５２】
本発明の第２実施形態によると、図２７の制御ゲート層形成工程の前に電荷保存層であるＯＮＯ層をパターニングする必要がない。これに対して、第１実施形態では、図７及び図１７のインタポリ誘電膜形成工程及び制御ゲート層形成工程の前に浮遊ゲート層をパターニングしなければならない。従って、本発明の第２実施形態は第１実施形態より工程が単純である。ＯＮＯ層をパターニングする必要がない理由は、ＯＮＯ層が非電導性物質であるので、捕獲された電荷が１つのセルから他のセルに移動しないためである。
【００５３】
さらに本発明によれば選択ゲートを有することにより、プログラム動作時、低電力消費とすることができる。
【図面の簡単な説明】
【図１】従来技術によるフラッシュメモリ装置のスタックゲートセルを説明するための概略的な断面図である。
【図２】従来技術によるフラッシュメモリ装置のソースサイドインジェクションセルを説明するための概略的な断面図である。
【図３】従来技術によるフラッシュメモリ装置のＭＯＮＯＳセルを説明するための概略的な断面図である。
【図４】本発明の第１実施形態及び第２実施形態によるフラッシュメモリセルの配列を説明するための回路図である。
【図５】本発明の第１実施形態によるフラッシュメモリセルを説明するための概略的な平面図である。
【図６】本発明の第１実施形態によるフラッシュメモリセルを説明するための概略的な断面図である。
【図７】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図８】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図９】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図１０】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図１１】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図１２】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図１３】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図１４】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図１５】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図１６】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図１７】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図１８】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図１９】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図２０】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図２１】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図２２】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図２３】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図２４】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図２５】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図２６】本発明の第１実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な平面図である。
【図２７】本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図２８】本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図２９】本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図３０】本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図３１】本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図３２】本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図３３】本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図３４】本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図３５】本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【図３６】本発明の第２実施形態によるフラッシュメモリセルの製造方法を説明するための概略的な断面図である。
【符号の説明】
５０１，８０１  基板
５０２，８０２  ソース
５０６，８０６  選択ゲート
５１０  浮遊ゲート層
５１０’  浮遊ゲート
５１２，８１２  制御ゲート層
５１２’，８１２’制御ゲート
５１４  浮遊ゲート誘電膜
５１６  インタポリ誘電膜
８２０  電荷保存層
５２４，８２４  除去可能パターン
５２６，８２６  ゲートマスク層
５２６’，８２６’  ゲートマスク
５２８，８２８  ソース側スペーサ
５３０，８３０  ソース電極
５３２，８３２  選択ゲート誘電膜
５３４，８３４  ＬＤＤ領域
５３６，８３６  ＨＡＬＯ領域
５３８，８３８  高濃度領域
５４０，８４０  ＬＤＤスペーサ
５４２  絶縁膜
５４４  ビットライン電極
５４６  ビットラインコンタクト
５４８  活性領域
ＢＬ  ビットライン
ＣＳ  共通ソースライン
ＷＬ  ワードライン
ＳＬ  選択ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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