(57)【特許請求の範囲】
【請求項１】
ゲートが接続線に接続され、電源電圧端子と出力端子との間に接続された出力段ＰチャンネルＭＯＳトランジスタを、入力端子から与えられた入力信号をもとに制御し、前記出力端子へ前記入力信号に応じた出力信号を出力する論理回路において、
前記電源電圧端子と基準電圧端子との間に接続された、第１のＰチャンネルＭＯＳトランジスタおよび第１のＮチャンネルＭＯＳトランジスタから構成され、前記入力信号に応じた信号を前記接続線に出力する駆動セル、
前記基準電圧端子と前記接続線との間に接続され、前記入力信号を反転回路にて反転した反転信号がゲートに入力される第２のＰチャンネルＭＯＳトランジスタとを備え、
前記第１のＮチャンネルＭＯＳトランジスタの駆動能力よりも前記第２のＰチャンネルＭＯＳトランジスタの駆動能力の方が大きく、前記第２のＰチャンネルＭＯＳトランジスタの駆動能力よりも前記第１のＰチャンネルＭＯＳトランジスタの駆動能力の方が大きいことを特徴とする論理回路。
【請求項２】
ゲートが接続線に接続され、基準電圧端子と出力端子との間に接続された出力段ＮチャンネルＭＯＳトランジスタを、入力端子から与えられた入力信号をもとに制御し、前記出力端子へ前記入力信号に応じた出力信号を出力する論理回路において、
電源電圧端子と前記基準電圧端子との間に接続された、第１のＰチャンネルＭＯＳトランジスタおよび第１のＮチャンネルＭＯＳトランジスタから構成され、前記入力信号に応じた信号を前記接続線に出力する駆動セル、
前記電源電圧端子と前記接続線との間に接続され、前記入力信号を反転回路にて反転した反転信号がゲートに入力される第２のＮチャンネルＭＯＳトランジスタとを備え、
前記第１のＰチャンネルＭＯＳトランジスタの駆動能力よりも前記第２のＮチャンネルＭＯＳトランジスタの駆動能力の方が大きく、前記第２のＮチャンネルＭＯＳトランジスタの駆動能力よりも前記第１のＮチャンネルＭＯＳトランジスタの駆動能力の方が大きいことを特徴とする論理回路。
【請求項３】
出力段トランジスタを、入力端子から与えられた入力信号をもとに制御し、出力端子へ前記入力信号に応じた出力信号を出力する論理回路において、
電源電圧端子と基準電圧端子との間に接続された、第１のＰチャンネルＭＯＳトランジスタおよび第１のＮチャンネルＭＯＳトランジスタから構成され、前記入力信号に応じた信号を第１の接続線に出力する第１の駆動セル、
電源電圧端子と基準電圧端子との間に接続された、第２のＰチャンネルＭＯＳトランジスタおよび第２のＮチャンネルＭＯＳトランジスタから構成され、前記入力信号に応じた信号を第２の接続線に出力する第２の駆動セル、
前記基準電圧端子と前記第１の接続線との間に接続され、前記入力信号の反転信号がゲートに入力される第３のＰチャンネルＭＯＳトランジスタ、
前記電源電圧端子と前記第２の接続線との間に接続され、前記入力信号の反転信号がゲートに入力される第３のＮチャンネルＭＯＳトランジスタとを備え、
前記出力段トランジスタは、ゲートに前記第１の接続線が接続され、前記電源電圧端子と前記出力端子との間に接続された出力段ＰチャンネルＭＯＳトランジスタと、ゲートに前記第２の接続線が接続され、前記基準電圧端子と前記出力端子との間に接続された出力段ＮチャンネルＭＯＳトランジスタから構成され、
前記第１のＮチャンネルＭＯＳトランジスタの駆動能力よりも前記第３のＰチャンネルＭＯＳトランジスタの駆動能力の方が大きく、前記第３のＰチャンネルＭＯＳトランジスタの駆動能力よりも前記第１のＰチャンネルＭＯＳトランジスタの駆動能力の方が大きく、
前記第２のＰチャンネルＭＯＳトランジスタの駆動能力よりも前記第３のＮチャンネルＭＯＳトランジスタの駆動能力の方が大きく、前記第３のＮチャンネルＭＯＳトランジスタの駆動能力よりも前記第２のＮチャンネルＭＯＳトランジスタの駆動能力の方が大きいことを特徴とする論理回路。
【請求項４】
ゲートに前記入力信号が接続され、前記電源電圧端子と第２の出力端子との間に接続された第４のＮチャンネルＭＯＳトランジスタと、ゲートに前記出力端子が接続され、前記基準電圧端子と前記第２の出力端子との間に接続された第４のＰチャンネルＭＯＳトランジスタから構成される補正回路をさらに備えたことを特徴とする請求項３記載の論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不要輻射ノイズを抑え、スルーレートを一定範囲に収めることの可能な論理回路に関するものである。
【０００２】
【従来の技術】
一般に出力信号には外部負荷の変動に対しスルーレート（立ち上がり時間、立ち下がり時間）がある一定の範囲で規格されている。例えば、ユニバーサルシリアルバス（以下、ＵＳＢという）と呼ばれる規格がコンピュータ周辺機器として認可されている。ＵＳＢによれば、デバイスは低速度データ通信時１．５Ｍビット／秒である。ＵＳＢ規格はそれに準拠するデバイスの出力電圧レベルに関し、低速度データ通信に対して外部負荷が２００ｐＦ〜６００ｐＦの条件で７５ナノから３００ナノ秒の正確な立ち上がり、立ち下がり速度を特徴としており、このためスルーレートを一定の範囲に収める必要がある。
【０００３】
スルーレートを前記ＵＳＢ規格内に収める従来の論理回路としては特開平１１−１７５１６号公報に開示された出力バッファ回路が知られている。図８は、この出力バッファ回路の構成を示す回路図、図９はこの出力バッファ回路の低速動作中における出力信号遷移のシミュレーション結果を示す波形図である。
図において、１１，１２，１３，１４，１５，１６，１７，１８は基本的にＰチャンネルＭＯＳトランジスタがオンすることで出力をＨｉｇｈレベルで駆動し、ＮチャンネルＭＯＳトランジスタがオンすることで出力をＬｏｗレベルで駆動するインバータ回路である。インバータ回路１３，１４，１５，１６は、イネーブル信号ＬＳＢ，ＬＳ，ＦＳＢ，ＦＳによりその出力を制御されるものである。また、インバータ回路１１，１３，１４は電源電位をＶＤＤ、接地電位をＶＳＳとすると（ＶＤＤ−ＶＳＳ）／２より大きな閾値を有しており、インバータ回路１２，１５，１６は（ＶＤＤ−ＶＳＳ）／２より小さな閾値を有している。１３０は制御回路、１４０ａ，１４０ｂは遅延回路、１５１は第１段バッファ、１５２は第２段バッファ、１５３は第３段バッファ、Ｐ０は第１段バッファ１５１を構成するＰチャンネルＭＯＳトランジスタ、Ｎ０は第１段バッファ１５１を構成するＮチャンネルＭＯＳトランジスタである。Ｐ１は第２段バッファ１５２を構成するＰチャンネルＭＯＳトランジスタ、Ｎ１は第２段バッファ１５２を構成するＮチャンネルＭＯＳトランジスタである。Ｐ２は第３段バッファ１５３を構成するＰチャンネルＭＯＳトランジスタ、Ｎ２は第３段バッファ１５３を構成するＮチャンネルＭＯＳトランジスタである。
【０００４】
次に動作について説明する。
なお、以下の説明は、正論理を前提に、低速モード動作において入力信号Ｄがその論理値を“１”から“０”へ遷移する場合について説明する。また、この低速モード動作時には、前記イネーブル信号ＬＳＢ，ＬＳによりインバータ回路１３，１５は動作可能な状態に制御されている。
最初、入力信号Ｄがその論理値を“１”から“０”に遷移すると、入力信号Ｄの電圧が下降するにつれてインバータ回路１７は上昇する電圧レベルをインバータ回路１８に出力する。インバータ回路１８へ入力される電圧が上昇するにつれてＰチャンネルＭＯＳトランジスタＰＵはオフし始め、ＮチャンネルＭＯＳトランジスタＮＤはオンし始める。結果としてインバータ回路１８はノードＤＤをＶＳＳ側へ放電し始める。ノードＤＤの放電は、ノードＤＤとＶＳＳ間にコンデンサＣａｐが接続されているため、図９の波形図で符号ＤＤで示すように遅延して緩やかにＶＳＳへ変化する。
【０００５】
インバータ回路１１の閾値Ｖｔｈ11は（ＶＤＤ−ＶＳＳ）／２、すなわちＶＳＳがグランドレベル０ＶとすればＶＤＤ／２より大きいため、入力信号Ｄの電圧が下降するにつれて入力信号Ｄの電圧がＶＤＤ／２に達する前にインバータ回路１１の閾値Ｖｔｈ11に達する。これによりインバータ回路１１は“０”から“１”ヘその出力Ｐｕ１を変化させる。
一方、ノードＤＤの電位は、前記入力信号Ｄより時間的に遅れて緩やかに下降しインバータ回路１３の閾値Ｖｔｈ13に達する。この結果、図９の符号Ｐｕ２で示す波形のようにインバータ回路１３も“０”から“１”ヘその出力Ｐｕ２を変化させる。この場合、出力Ｐｕ２の変化よりも出力Ｐｕ１の変化の方が早いタイミングで変化する。
この結果、第１段バッファ１５１のＰチャンネルＭＯＳトランジスタＰ０、第２段バッファ１５２のＰチャンネルＭＯＳトランジスタＰ１がオフし始め、また第３段バッファ１５３のＰチャンネルＭＯＳトランジスタＰ２もオフし始める。
【０００６】
入力信号Ｄがさらに下降し続けると、ＰチャンネルＭＯＳトランジスタＰ１０は第２段バッファ１５２のＰチャンネルＭＯＳトランジスタＰ１がオフとなるのを助けるように、またＰチャンネルＭＯＳトランジスタＰ１１は第３段バッファ１５３のＰチャンネルＭＯＳトランジスタＰ２がオフとなるのを助けるように急速にオンとなる。この結果、図９の符号Ｐｕ２で示す波形のように出力Ｐｕ２の波形は、入力信号Ｄの立ち下がりの前半で急激に階段状にＶＤＤ側へ変化し、出力パッドＱの信号波形も図９の符号Ｑで示すように急速に下がり始める。
【０００７】
そして、ついに入力信号Ｄの電位レベルはＶＤＤ／２を下回るインバータ回路１２の閾値Ｖｔｈ12へ下降し、この結果、インバータ回路１２はその出力Ｐｄ１を“０”から“１”ヘ遷移させる。このため、第１段バッファ１５１のＮチャンネルＭＯＳトランジスタＮ０がオンし始める。しかしながら、この時点でインバータ回路１８はノードＤＤをインバータ回路１５の閾値Ｖｔｈ15の電位レベルまでには放電していない。従って、第２段バッファ１５２のＮチャンネルＭＯＳトランジスタＮ１および第３段バッファ１５３のＮチャンネルＭＯＳトランジスタＮ２はなおオフの状態である。
【０００８】
その後、ノードＤＤは、最終的にインバータ回路１５のスイッチング電圧Ｖｔｈ15の電位レベルへ放電される。この結果、インバータ回路１５は、図９の符号Ｐｄ２で示す波形のように、その出力Ｐｄ２を“０”から“１”に遷移させる。このため前記ＮチャンネルＭＯＳトランジスタＮ１およびＮチャンネルＭＯＳトランジスタＮ２はオンし始めるが、ＮチャンネルＭＯＳトランジスタＮ２は遅延回路１４０ｂのためにＮチャンネルＭＯＳトランジスタＮ１がオンとなるタイミングより時間的に遅れてオンとなる。この結果、図９の符号Ｑで示す出力パッドＱの信号波形のように、入力信号Ｄの立ち下がりの後半で出力パッドＱにおける出力波形は急激にＶｓｓ側へ引込まれた波形となる。
【０００９】
以上のように、この出力バッファ回路では、前記第１段バッファ１５１、第２段バッファ１５２、第３段バッファ１５３を遅延回路を用いてそれぞれ時間をずらして駆動することにより、スルーレートがＵＳＢ規格内に収まるようにしている。
【００１０】
【発明が解決しようとする課題】
従来の論理回路は以上のように構成されているので、低速動作中のこの出力バッファ回路の出力パッドＱに出力される図９に示す波形のように、出力パッドＱにおいてＰｄ２の立ち上がりと同期して急激に立ち下がる箇所ＱＱが発生し、またＰｕ２の立ち下がりと同期して急激に立ち上がる箇所ＱＱが発生する。そして、これらの急激な立ち下がり、および立ち上がり箇所は、複数のトランジスタが時間をずらして出力パッドＱをドライブすることにより発生するものであり、高調波成分を含み外部に対して不要輻射ノイズとなる課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたものであり、不要輻射ノイズを抑え、スルーレートを一定の範囲内に収めることのできる論理回路を得ることを目的とする。
【００１２】
また、この発明は、差動信号に用いられた場合であっても、この両者の信号に対応した出力波形間のクロスポイント、およびスルーレートの比率を一定の範囲内に収めることの可能な論理回路を得ることを目的とする。
【００１３】
また、トランジスタの製造上において駆動能力の特性に誤差が生じている場合であっても、立ち上がり時間と立ち下がり時間の比率を一定の範囲内に抑えて動作可能な論理回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る論理回路は、非導通状態に制御される出力段トランジスタを、ドライブ能力の強いトランジスタにより直ちに前記非導通状態へ制御するとともに、導通状態に制御される前記出力段トランジスタを、前記導通状態へ遷移する始めの段階でドライブ能力の弱いトランジスタによりスルーレートを規定の範囲内にする速さで制御しながら、複数のドライブ能力の弱いトランジスタにより連続的かつ滑らかに前記導通状態へ制御する制御回路を備えるようにしたものである。
【００１５】
この発明に係る論理回路は、導通状態に制御される出力段トランジスタが前記導通状態へ遷移する始めの段階で機能し、当該出力段トランジスタを、出力端子における出力信号のスルーレートを規定の範囲内にする速さで制御する、ドライブ能力のやや弱い第１のトランジスタと、前記出力段トランジスタが導通状態へ遷移し定常状態に達するまでの過渡期間に当該出力段トランジスタを制御し、高調波成分が低減された出力信号を前記出力端子へ出力させる、ドライブ能力の弱い第２のトランジスタとを制御回路が備えるようにしたものである。
【００１６】
この発明に係る論理回路は、非導通状態に制御される電源電圧側と出力端子との間に接続された出力段ＰチャンネルＭＯＳトランジスタを、入力端子から与えられた入力信号をもとに直ちに前記非導通状態へ制御する前記電源電圧側に接続されたドライブ能力の強いＰチャンネルＭＯＳトランジスタと、導通状態に制御される前記出力段ＰチャンネルＭＯＳトランジスタを、前記入力端子から与えられた入力信号をもとに緩やかに前記導通状態へ制御する基準電位側に接続されたドライブ能力の弱い、前記ＰチャンネルＭＯＳトランジスタに対し相補的に動作するＮチャンネルＭＯＳトランジスタとを有した第１の駆動セルと、非導通状態に制御される前記出力端子と前記基準電位との間に接続された出力段ＮチャンネルＭＯＳトランジスタを、入力端子から与えられた入力信号をもとに直ちに前記非導通状態へ制御する前記基準電位側に接続されたドライブ能力の強いＮチャンネルＭＯＳトランジスタと、導通状態に制御される前記出力段ＮチャンネルＭＯＳトランジスタを、前記入力端子から与えられた入力信号をもとに緩やかに前記導通状態へ制御する前記電源電圧側に接続されたドライブ能力の弱い、前記ＮチャンネルＭＯＳトランジスタに対し相補的に動作するＰチャンネルＭＯＳトランジスタとを有した第２の駆動セルと、前記出力段ＮチャンネルＭＯＳトランジスタが前記第２の駆動セルにより導通状態へ緩やかに制御される始めの段階において、出力端子へ出力される出力信号におけるスルーレートを規定の範囲内にする速さで前記出力段ＮチャンネルＭＯＳトランジスタを導通状態へ制御し、また、前記出力段ＰチャンネルＭＯＳトランジスタが前記第１の駆動セルにより導通状態へ緩やかに制御される始めの段階において、出力端子へ出力される出力信号におけるスルーレートを規定の範囲内にする速さで前記出力段ＰチャンネルＭＯＳトランジスタを導通状態へ制御するスルーレート補正回路とを備えるようにしたものである。
【００１７】
この発明に係る論理回路は、入力端子から与えられた入力信号の反転信号をもとに、第２の駆動セルにより導通状態へ緩やかに制御される始めの段階において、出力端子へ出力される出力信号におけるスルーレートを規定の範囲内にする速さで出力段ＮチャンネルＭＯＳトランジスタを導通状態へ制御する、当該出力段ＮチャンネルＭＯＳトランジスタのゲート側と電源電圧側との間に接続されたドライブ能力がやや弱いＮチャンネルＭＯＳトランジスタと、前記入力端子から与えられた前記入力信号の反転信号をもとに、第１の駆動セルにより導通状態へ緩やかに制御される始めの段階において、出力端子へ出力される出力信号におけるスルーレートを規定の範囲内にする速さで出力段ＰチャンネルＭＯＳトランジスタを導通状態へ制御する、当該出力段ＰチャンネルＭＯＳトランジスタのゲート側と基準電位との間に接続されたドライブ能力がやや弱いＰチャンネルＭＯＳトランジスタとをスルーレート補正回路が備えるようにしたものである。
【００１８】
この発明に係る論理回路は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの製造上の誤差が原因となるドライブ能力の違いによる出力端子へ出力される出力信号の立ち上がり時間および立ち下がり時間の比率の変化をなくし一定にする製造誤差補正回路を備えるようにしたものである。
【００１９】
この発明に係る論理回路は、出力段ＰチャンネルＭＯＳトランジスタに並列的に接続され、当該出力段ＰチャンネルＭＯＳトランジスタと並行して動作する製造誤差補正用のＮチャンネルＭＯＳトランジスタと、出力段ＮチャンネルＭＯＳトランジスタに並列的に接続され、当該出力段ＮチャンネルＭＯＳトランジスタと並行して動作し、前記ＮチャンネルＭＯＳトランジスタと相補的に動作する製造誤差補正用のＰチャンネルＭＯＳトランジスタとを、製造誤差補正回路が備えるようにしたものである。
【００２０】
この発明に係る論理回路は、入力端子から与えられた入力信号を反転した高ドライブ能力を有した反転信号をもとに制御され、出力端子へ前記入力信号に応じた出力信号を出力し、外部負荷を充放電する、一対の互いに相補的に動作する初段出力用のトランジスタと、前記初段出力用のトランジスタに対し並列的に動作し、前記出力端子への前記初段出力用のトランジスタの出力に対しスルーレートを補正する、一対の互いに相補的に動作する、前記初段出力用のトランジスタよりドライブ能力のより強い次段出力用のトランジスタを有し、前記入力信号と、該入力信号を遅延させた遅延入力信号をもとに、非導通状態に制御される前記次段出力用のトランジスタを、ドライブ能力の強いトランジスタにより直ちに前記非導通状態へ制御するとともに、導通状態に制御される前記次段出力用のトランジスタを、前記導通状態へ遷移する後半の段階で、最初ドライブ能力の弱いトランジスタにより連続的かつ滑らかに制御しながら、その後スルーレートを規定の範囲内にする速さで前記導通状態へ制御する制御回路とを備えるようにしたものである。
【００２１】
この発明に係る論理回路は、一対の互いに相補的に動作する、電源電圧側に接続された初段出力用ＰチャンネルＭＯＳトランジスタと基準電位側に接続された初段出力用ＮチャンネルＭＯＳトランジスタとを初段出力用のトランジスタとして備え、また、一対の互いに相補的に動作する、電源電圧側に接続された次段出力用ＰチャンネルＭＯＳトランジスタと基準電位側に接続された次段出力用ＮチャンネルＭＯＳトランジスタとを次段出力用のトランジスタとして備え、さらに、非導通状態に制御される前記次段出力用ＰチャンネルＭＯＳトランジスタを、遅延入力信号をもとに直ちに前記非導通状態へ制御するドライブ能力の強いＰチャンネルＭＯＳトランジスタと、導通状態に制御される前記次段出力用ＰチャンネルＭＯＳトランジスタを、前記導通状態へ遷移する後半の段階でスルーレートを規定の範囲内にする速さで連続的かつ滑らかに前記導通状態へ制御する、ドライブ能力の弱い、前記ＰチャンネルＭＯＳトランジスタに対し相補的に動作するＮチャンネルＭＯＳトランジスタとを有した第１の駆動セルと、非導通状態に制御される前記次段出力用ＮチャンネルＭＯＳトランジスタを、前記遅延入力信号をもとに直ちに前記非導通状態へ制御するドライブ能力の強いＮチャンネルＭＯＳトランジスタと、導通状態に制御される前記次段出力用ＮチャンネルＭＯＳトランジスタを、前記導通状態へ遷移する後半の段階でスルーレートを規定の範囲内にする速さで連続的かつ滑らかに前記導通状態へ制御する、ドライブ能力の弱い、前記ＮチャンネルＭＯＳトランジスタに対し相補的に動作するＰチャンネルＭＯＳトランジスタとを有した第２の駆動セルとを制御回路が備えるようにしたものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。
実施の形態１．
図１は、この実施の形態１の論理回路である出力バッファ回路の構成を示す回路図である。図において、１００は入力端子、１１２は出力端子、１０１は前記入力端子１００からの信号を入力とするインバータ回路である。
【００２３】
１０２は入力端子１００からの信号を入力とする駆動セル（制御回路，第１の駆動セル）であり、ドライブ能力の強いＰチャンネルＭＯＳトランジスタ１２１とドライブ能力の弱いＮチャンネルＭＯＳトランジスタ１２２から構成されている。駆動セル１０２の前記ＰチャンネルＭＯＳトランジスタ１２１はＷ／Ｌ値（Ｗは横幅、Ｌは縦幅であり、これらの比の大きさにより、ドライブ能力の大小が決まる）は大きく、この結果、ドライブ能力が大きく設定されている。また、駆動セル１０２の前記ＮチャンネルＭＯＳトランジスタ１２２はＷ／Ｌ値が小さく、この結果、ドライブ能力が小さく設定されている。従って、駆動セル１０２の特性は、Ｈｉｇｈレベル出力の駆動能力は高く、Ｌｏｗレベル出力の駆動能力は低いものとなっている。
【００２４】
１０３は同様に駆動セル（制御回路，第２の駆動セル）であり、ドライブ能力の弱いＰチャンネルＭＯＳトランジスタ１２３とドライブ能力の強いＮチャンネルＭＯＳトランジスタ１２４から構成されている。駆動セル１０３の前記ＰチャンネルＭＯＳトランジスタ１２３はＷ／Ｌ値が小さく、この結果、駆動能力が小さく設定されている。また、駆動セル１０２の前記Ｎチャンネルトランジスタ１２４はＷ／Ｌ値が大きく、この結果、ドライブ能力が大きく設定されている。従って、駆動セル１０３の特性は、Ｈｉｇｈレベル出力の駆動能力は低く、Ｌｏｗレベル出力の駆動能力は高いものとなっている。
【００２５】
１０４は節点ｃとＶＳＳ間に接続されたコンデンサ、１０５は節点ｄとＶｓｓ間に接続されたコンデンサ、１０６はインバータ回路１０１の出力をゲート入力とし、節点ｃを駆動するスルーレート補正用のＰチャンネルＭＯＳトランジスタ（制御回路，ドライブ能力のやや弱い第１のトランジスタ，スルーレート補正回路）、１０７はインバータ回路１０１の出力をゲート入力とし、節点ｄを駆動するスルーレート補正用のＮチャンネルＭＯＳトランジスタ（制御回路，ドライブ能力のやや弱い第１のトランジスタ，スルーレート補正回路）である。これらスルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６およびＮチャンネルＭＯＳトランジスタ１０７は、出力端子１１２へ出力される出力信号のスルーレートを規定の範囲内に収められるような所定のドライブ能力（例えば、ドライブ能力の強いトランジスタとドライブ能力の弱いトランジスタの中間のやや弱いドライブ能力）を有している。
１０８は節点ｃをゲート入力とし、出力端子１１２を駆動する出力段のＰチャンネルＭＯＳトランジスタ（出力段トランジスタ，出力段ＰチャンネルＭＯＳトランジスタ）、１０９は節点ｄをゲート入力とし、出力端子１１２を駆動する出力段のＮチャンネルＭＯＳトランジスタ（出力段トランジスタ，出力段ＮチャンネルＭＯＳトランジスタ）である。
【００２６】
１１０は入力端子１００への入力をゲート入力とし、ＶＤＤと節点ｅとの間に接続され、出力端子１１２を駆動する製造誤差補正用のＮチャンネルＭＯＳトランジスタ（製造誤差補正回路）、１１１は入力端子１００への入力をゲート入力とし、節点ｅとＶＳＳとの間に接続され、出力端子１１２を駆動する製造誤差補正用のＰチャンネルＭＯＳトランジスタ（製造誤差補正回路）である。このように接続されたＮチャンネルＭＯＳトランジスタ１１０はオン動作時においてＨｉｇｈレベルまで駆動できない。また、ＰチャンネルＭＯＳトランジスタ１１１はオン動作時においてＬｏｗレベルまで駆動できない。
【００２７】
また、１１３はＶＤＤと出力端子１１２間に接続された外部負荷となるプルアップ抵抗、１１４は出力端子１１２とＶＳＳとの間に接続されたコンデンサである。
【００２８】
次に、動作について説明する。
図２および図３は、図１に示した出力バッファ回路の各部の信号波形を示す波形図であり、図２に示す信号波形図において×は節点ａでの電圧波形、△は節点ｅでの電圧波形を表わす。また、図３に示す信号波形図において、□は節点ｃでの電圧波形、○は節点ｄでの電圧波形を表わす。
【００２９】
先ず、節点ａでの信号、すなわち入力端子１００への入力信号の立ち下がり時の動作を説明する。
初期状態として節点ａの信号がＨｉｇｈレベルのとき、駆動セル１０２ではＰチャンネルＭＯＳトランジスタ１２１はオフ、ＮチャンネルＭＯＳトランジスタ１２２がオンしていることから、駆動セル１０２はＬｏｗレベルで節点ｃを駆動しており、また駆動セル１０３はＰチャンネルＭＯＳトランジスタ１２３がオフ、ＮチャンネルＭＯＳトランジスタ１２４がオンしていることから、Ｌｏｗレベルで節点ｄを駆動している。また、インバータ回路１０１はＬｏｗレベルで節点ｂを駆動しており、この結果、スルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６はオン、ＮチャンネルＭＯＳトランジスタ１０７はオフしている。また、出力段のＰチャンネルＭＯＳトランジスタ１０８は、節点ｃがＬｏｗレベルに駆動されていることからオン、製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０はゲートにＨｉｇｈレベルが与えられていることからオンの状態である。また出力段のＮチャンネルＭＯＳトランジスタ１０９は、駆動セル１０３により節点ｄがＬｏｗレベルに駆動されていることからオフ、製造誤差補正用のＰチャンネルＭＯＳトランジスタ１１１はゲートにＨｉｇｈレベルが与えられていることからオフの状態である。
この結果、出力端子１１２はＨｉｇｈレベルに駆動されている。
【００３０】
次に、節点ａの信号が立ち下がるとき、節点ｃについては、駆動セル１０２のＰチャンネルＭＯＳトランジスタ１２１のドライブ能力が高いため、コンデンサ１０４の負荷が節点ｃに接続された状態にあっても、即座にＨｉｇｈレベルまで立ち上がる。一方、節点ｄについては、駆動セル１０３のＰチャンネルＭＯＳトランジスタ１２３のドライブ能力が低く、コンデンサ１０５が節点ｄに接続されていることから緩やかに立ち上がり、最終的にＨｉｇｈレベルまで立ち上がる。
【００３１】
また、スルーレート補正用のＮチャンネルＭＯＳトランジスタ１０７は、節点ｂの電圧が立ち上がった瞬間に直ちに立ち上がり始め、その後、Ｈｉｇｈレベルまでには駆動できない。
【００３２】
すなわち、節点ｄは、これら駆動セル１０３のＰチャンネルＭＯＳトランジスタ１２３とスルーレート補正用のＮチャンネルＭＯＳトランジスタ１０７両者の相互作用によりＨｉｇｈレベルへ駆動される。つまり、節点ａの信号が立ち下がり始めた直後にはＮチャンネルＭＯＳトランジスタ１０７により急峻に駆動され、また、それ以降では駆動セル１０３のＰチャンネルＭＯＳトランジスタ１２３により緩やかにＨｉｇｈレベルへ駆動される結果、図３の符号γで示す節点ｄの電圧波形に示すように最初急峻に立ち上がり、その後、緩やかにＨｉｇｈレベルまで立ち上がることになる。
【００３３】
このため、図１に示す出力段のＰチャンネルＭＯＳトランジスタ１０８は、節点ｃが駆動セル１０２のＰチャンネルＭＯＳトランジスタ１２１により即座にＨｉｇｈレベルへ駆動されることから直ちにオフ状態になる一方、出力段のＮチャンネルＭＯＳトランジスタ１０９は始め急峻に、その後、緩やかにオン状態になる。
【００３４】
また、節点ａの信号が立ち下がるとき、製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０は直ちにオフ状態になる。また、製造誤差補正用のＰチャンネルＭＯＳトランジスタ１１１も、節点ａの電位が立ち下がると直ぐに駆動し始めるが、Ｌｏｗレベルまでには駆動できない。
【００３５】
この結果、図２の符号αで示す電圧波形のように、出力端子１１２の電圧波形は、始め製造誤差補正用のＰチャンネルＭＯＳトランジスタ１１１と節点ｄの電位変化により急峻に立ち下がり、その後は節点ｄの緩やかな電位変化に従って駆動される出力段のＮチャンネルＭＯＳトランジスタ１０９により緩やかに、かつ滑らかにＬｏｗレベルまで変化し、プルアップ抵抗１１３、コンデンサ１１４などの外部負荷を不要輻射ノイズの発生を抑制した状態で駆動することができる。
【００３６】
次に、節点ａの信号、すなわち入力端子１００への入力信号の立ち上がり時の動作について説明する。
この場合の初期状態は、節点ａの信号がＬｏｗレベルであり、駆動セル１０２はＰチャンネルＭＯＳトランジスタ１２１がオン、ＮチャンネルＭＯＳトランジスタ１２２がオフしているため、節点ｃをＨｉｇｈレベルで駆動している。また、駆動セル１０３は、ＰチャンネルＭＯＳトランジスタ１２３がオン、ＮチャンネルＭＯＳトランジスタ１２４がオフであり、節点ｄをＨｉｇｈレベルで駆動している。一方、インバータ回路１０１はＨｉｇｈレベルで節点ｂを駆動し、この結果、スルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６はオフしている。また、出力段のＰチャンネルＭＯＳトランジスタ１０８はオフ、製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０もオフ、出力段のＮチャンネルＭＯＳトランジスタ１０９はオン、製造誤差補正用のＰチャンネルＭＯＳトランジスタ１１１もオンしている。この結果、出力端子１１２はＬｏｗレベルに駆動されている。
【００３７】
この状態から節点ａの信号が立ち上がるとき、駆動セル１０２のＰチャンネルＭＯＳトランジスタ１２１はオフし、ＮチャンネルＭＯＳトランジスタ１２２はオンするが、このＮチャンネルＭＯＳトランジスタ１２２のドライブ能力は低く、節点ｃにはコンデンサ１０４が接続されているため、節点ｃの電位は緩やかに立ち下がり、最終的にＬｏｗレベルまで立ち下がる。
【００３８】
一方、節点ｄについては、駆動セル１０３のＰチャンネルＭＯＳトランジスタ１２３はオフし、ＮチャンネルＭＯＳトランジスタ１２４はオンするが、そのＮチャンネルＭＯＳトランジスタ１２４のドライブ能力は高いため、節点ｄにコンデンサ１０５が接続されていても節点ｄの電位は直ちにＬｏｗレベルまで立ち下がる。
【００３９】
一方、スルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６は、節点ｂの電位が立ち下がった瞬間に直ちに立ち下がり始めるが、その後はＬｏｗレベルまでには駆動できない。
【００４０】
この結果、節点ｃは、これら駆動セル１０２のＮチャンネルＭＯＳトランジスタ１２２とスルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６両者の相互作用により、節点ａの信号の立ち上がりに対し、図３の符号δで示す電圧波形のように、最初、ＰチャンネルＭＯＳトランジスタ１０６により急峻に立ち下がり、その後、駆動セル１０２のＮチャンネルＭＯＳトランジスタ１２２により緩やかにＬｏｗレベルまで立ち下がる。
【００４１】
このため、図１に示す出力段のＮチャンネルＭＯＳトランジスタ１０９は、節点ａの信号の立ち上がりに対し直ちにオフ状態となり、また、出力段のＰチャンネルＭＯＳトランジスタ１０８は、最初、急峻に、その後、緩やかにオン状態になる。
【００４２】
また、製造誤差補正用のＰチャンネルＭＯＳトランジスタ１１１については、節点ａの信号の立ち上がりに対し直ちにオフ状態となり、ＮチャンネルＭＯＳトランジスタ１１０については、節点ａの信号の立ち上がりに対し直ちに節点ｅをＨｉｇｈレベルへ駆動し始めるが、その後はＨｉｇｈレベルまでには駆動できない。
【００４３】
この結果、図２の符号βで示す電圧波形のように、出力端子１１２の電圧波形は、節点ａの信号の立ち上がりに対し始め急峻に立ち上がり、その後、緩やかに、かつＨｉｇｈレベルまで滑らかにプルアップ抵抗１１３、コンデンサ１１４などの外部負荷を不要輻射ノイズの発生を抑制した状態で駆動することができる。
【００４４】
次に、スルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６、ＮチャンネルＭＯＳトランジスタ１０７の作用について説明する。図４および図５は、図１に示すスルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６およびＮチャンネルＭＯＳトランジスタ１０７と、製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０およびＰチャンネルＭＯＳトランジスタ１１１を取り除いた場合の各部の信号波形を示す波形図であり、図４に示す信号波形図において×は節点ａでの電圧波形、△は節点ｅでの電圧波形を表わす。また、△で示す実線はプルアップ抵抗が外部負荷として接続されている場合の節点ｅでの電圧波形、△で示す破線はプルダウン抵抗が外部負荷として接続されている場合の節点ｅでの電圧波形である。また、図５に示す信号波形図において、□は節点ｃでの電圧波形、○は節点ｄでの電圧波形を表わす。
【００４５】
図４の符号ｘで示す電圧波形のように、出力端子１１２の信号が立ち下がるとき、すなわち節点ａの信号が立ち下がるときには、節点ｅの電位は急峻にではなく緩やかに立ち下がる。この理由は、スルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６、ＮチャンネルＭＯＳトランジスタ１０７と、製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０、ＰチャンネルＭＯＳトランジスタ１１１を取り除いたために、節点ａの信号の立ち下がりによりオンする駆動セル１０３のドライブ能力の弱いＰチャンネルＭＯＳトランジスタ１２３により、コンデンサ１０５の接続された節点ｄの電位が始めから緩やかに立ち上がり（図５参照）、さらにこの節点ｄの電位の上昇に応じて出力段のＮチャンネルＭＯＳトランジスタ１０９が緩やかにオンするためである。
【００４６】
一方、出力端子１１２の信号が立ち上がるとき、すなわち節点ａの信号が立ち上がる場合、図４の符号ｙで示す電圧波形のように、節点ｅの信号の立ち下がりの場合と比べると、最初、急峻に立ち上がる。
この理由は、節点ａの信号の立ち上がりに応じてオンする駆動セル１０２のドライブ能力の弱いＮチャンネルＭＯＳトランジスタ１２２により、出力段のＰチャンネルＭＯＳトランジスタ１０８の最初の段階が弱く駆動されるため、このとき外部負荷として接続されているプルアップ抵抗１１３により、節点ｅの電位変化は節点ｅの信号の立ち下がりの場合と比べれば最初急峻に立ち上がる。
【００４７】
また、プルアップ抵抗１１３に替えてプルダウン抵抗が接続されている場合、出力端子１１２の信号が立ち下がるとき、すなわち節点ａの信号が立ち下がる場合、図４の符号ｙ’で示す電圧波形のように、節点ｅの信号の立ち上がりの場合と比べると、最初、急峻に立ち下がる。
この理由は、節点ａの信号の立ち下がり応じてオンする駆動セル１０３のドライブ能力の弱いＰチャンネルＭＯＳトランジスタ１２３により、出力段のＮチャンネルＭＯＳトランジスタ１０９の最初の段階が弱く駆動されるため、このとき外部負荷として接続されているプルダウン抵抗により、節点ｅの電位変化は節点ｅの信号の立ち上がりの場合と比べれば最初急峻に立ち下がる。
【００４８】
一方、図４の符号ｘ’で示す電圧波形のように、出力端子１１２の信号が立ち上がるとき、すなわち節点ａの信号が立ち上がるときには、節点ｅの電位は急峻にではなく緩やかに立ち上がる。この理由は、スルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６、ＮチャンネルＭＯＳトランジスタ１０７と、製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０、ＰチャンネルＭＯＳトランジスタ１１１を取り除いたために、節点ａの信号の立ち上がりによりオンする駆動セル１０２のドライブ能力の弱いＮチャンネルＭＯＳトランジスタ１２２により、コンデンサ１０４の接続された節点ｃの電位が始めから緩やかに立ち下がり、さらにこの節点ｃの電位の下降に応じて出力段のＰチャンネルＭＯＳトランジスタ１０８が緩やかにオンするためである。
【００４９】
これらの現象により、プルアップ抵抗またはプルダウン抵抗いずれが接続されている場合においても、図４に示す節点ｅの電圧波形の立ち上がり時間と立ち下がり時間は大幅に異なることになり、スルーレートを一定の範囲に収めることが困難になる。
【００５０】
このため、外部負荷としてプルアップ抵抗が接続されている場合、スルーレート補正用のＮチャンネルＭＯＳトランジスタ１０７を付加することで、節点ａの立ち下がり時の始めの段階で節点ｄの電位を急峻に立ち上げ、節点ｅの電位を始め急峻に立ち下げ、またスルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６を付加することで、節点ａの立ち上がり時の始めの段階で節点ｃの電位を急峻に立ち下げ、節点ｅの電位を始め急峻に立ち上げ、図２の符号α、βで示す電圧波形のように節点ａの立ち下がり時と立ち上がり時のスルーレートを一定の範囲内に収めることを可能にしている。
【００５１】
また、外部負荷としてプルダウン抵抗が接続されている場合でも、スルーレート補正用のＮチャンネルＭＯＳトランジスタ１０７を付加することで、節点ａの立ち下がり時の始めの段階で節点ｄの電位を急峻に立ち上げ、節点ｅの電位を始め急峻に立ち下げ、またスルーレート補正用のＰチャンネルＭＯＳトランジスタ１０６を付加することで、節点ａの立ち上がり時の始めの段階で節点ｃの電位を急峻に立ち下げ、節点ｅの電位を始め急峻に立ち上げ、図２の符号α、βで示す電圧波形のように節点ａの立ち下がり時と立ち上がり時のスルーレートを一定の範囲内に収めることを可能にしている。
【００５２】
次に、製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０とＰチャンネルＭＯＳトランジスタ１１１の効果について説明する。
立ち上がり時間と立ち下がり時間の比率を一定の範囲に収めるためにはＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの特性は一定している方が好ましい。しかしながら製造上の誤差によりＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの特性が良い方、または悪い方へ振れることが想定される。
【００５３】
説明のために、図１に示す出力バッファ回路において製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０とＰチャンネルＭＯＳトランジスタ１１１を取り除いた場合の動作を説明する。ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの特性がそれぞれ最良の特性となった場合は出力段のＰチャンネルＭＯＳトランジスタ１０８、ＮチャンネルＭＯＳトランジスタ１０９の立ち上がり及び立ち下がり時間はそれぞれ短くなり、その比率は一定である。
またＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの特性がそれぞれ最悪の特性となった場合は、出力段のＰチャンネルＭＯＳトランジスタ１０６とＮチャンネルＭＯＳトランジスタ１０９の立ち上がり時間及び立ち下がり時間はそれぞれ長くなり、その比率は一定である。
【００５４】
しかしながらＰチャネルＭＯＳトランジスタの特性が最良であり、ＮチャネルＭＯＳトランジスタの特性が最悪の特性となった場合は、出力段のＰチャンネルＭＯＳトランジスタ１０８とＮチャンネルＭＯＳトランジスタ１０９による節点ｅの立ち上がり時間は短く、立ち下がり時間は長くなり、その比率は一定でなくなる。
【００５５】
また、ＰチャネルＭＯＳトランジスタの特性が最悪であり、ＮチャネルＭＯＳトランジスタの特性が最良の特性となった場合は、出力段のＰチャンネルＭＯＳトランジスタ１０８とＮチャンネルＭＯＳトランジスタ１０９による節点ｅの電位の立ち上がり時間は長く、立ち下がり時間は短くなり、その比率は一定でなくなる。
【００５６】
この対策として、節点ｅの立ち上がりに作用するトランジスタとして、出力段のＰチャンネルＭＯＳトランジスタ１０８に逆極性の製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０を並列的に接続構成し、また、節点ｅの立ち下がりに作用するトランジスタとして、出力段のＮチャンネルＭＯＳトランジスタ１０９に製造誤差補正用のＰチャンネルＭＯＳトランジスタ１１１を並列的に接続配置する。
【００５７】
この結果、出力端子１１２、すなわち節点ｅの電位の立ち上がり時は、出力段のＰチャネルＭＯＳトランジスタ１０８と製造誤差補正用のＮチャネルＭＯＳトランジスタ１１０のオン動作の相互作用により、また、節点ｅの電位の立ち下がり時には出力段のＮチャネルＭＯＳトランジスタ１０９と製造誤差補正用のＰチャネルＭＯＳトランジスタ１１１のオン動作の相互作用により、製造上、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの特性が互いに逆に振れた場合（ＰチャンネルＭＯＳトランジスタが最良、ＮチャンネルＭＯＳトランジスタが最悪、もしくはＰチャンネルＭＯＳトランジスタが最悪、ＮチャンネルＭＯＳトランジスタが最良）でも、その製造誤差が補正され、出力端子１１２すなわち節点ｅの電位の立ち上がり時間および立ち下がり時間の比率は一定となる。
【００５８】
以上のように、この実施の形態１によれば、節点ａの入力信号の立ち下がり時においては、出力段のＮチャンネルＭＯＳトランジスタ１０９のゲートを段階的に駆動し、また、節点ａの入力信号の立ち上がり時においては、出力段のＰチャンネルＭＯＳトランジスタ１０８のゲートを段階的に駆動することにより、出力波形を滑らかに変化させるようにして、出力波形の不要輻射ノイズを抑え、またスルーレー卜を一定の範囲に収めることのできる出力バッファ回路が得られる効果がある。
【００５９】
また、逆極性の製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０を出力段のＰチャンネルＭＯＳトランジスタ１０８に並列的に接続配置するとともに、製造誤差補正用のＰチャンネルＭＯＳトランジスタ１１１を出力段のＮチャンネルＭＯＳトランジスタ１０９に並列的に接続配置し、節点ｅの電位の立ち下がりには、出力段のＮチャンネルＭＯＳトランジスタ１０９と製造誤差補正用のＰチャンネルＭＯＳトランジスタ１１１が、また節点ｅの電位の立ち上がりには、出力段のＰチャンネルＭＯＳトランジスタ１０８と製造誤差補正用のＮチャンネルＭＯＳトランジスタ１１０が動作するようにして、製造上、ＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタのドライブ能力の誤差が互いに逆方向に振れた場合においても、それらＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタの前記ドライブ能力の誤差による節点ｅの立ち上がり時間および立ち下がり時間の比率の変化をなくして一定にし、スルーレー卜を一定の範囲に収めることが可能になる。
【００６０】
また、差動信号に使用される場合には、波形のクロスポイントおよびスルーレートの比率も一定の範囲に収めることが可能になる出力バッファ回路が得られる効果がある。
【００６１】
なお、以上の説明では出力バッファ回路として説明したが、インバータ回路、その他のゲート回路などに適用することも可能であり、インバータ回路に適用する場合には、この実施の形態１で説明した構成において節点ａにインバータを奇数個挿入することで実現でき、またゲート回路に適用する場合には、節点ａにＡＮＤ回路、ＯＲ回路などの複数入力のゲートを挿入することで実現できる。
【００６２】
実施の形態２．
図６は、この実施の形態２の出力バッファ回路の構成を示す回路図である。図において、２００は入力端子、２０１は遅延回路部である。２０２は後述する駆動セル（制御回路）２５１，駆動セル（制御回路）２５２と同様にＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとにより構成された駆動能力の強いインバータ回路（駆動セル）、２０３は２入力ＡＮＤゲート、２０４は２入力ＯＲゲート、２０５は駆動セル２５１を構成するドライブ能力の強いＰチャンネルＭＯＳトランジスタ（ドライブ能力の強いトランジスタ）、２０６は同様に駆動セル２５１を構成するドライブ能力の弱いＮチャンネルＭＯＳトランジスタ（ドライブ能力の弱いトランジスタ）、２０７は駆動セル２５２を構成するドライブ能力の弱いＰチャンネルＭＯＳトランジスタ（ドライブ能力の弱いトランジスタ）、２０８は同様に駆動セル２５２を構成するドライブ能力の強いＮチャンネルＭＯＳトランジスタ（ドライブ能力の強いトランジスタ）、２０９は初段出力用のＰチャンネルＭＯＳトランジスタ（初段出力用のトランジスタ，初段出力用ＰチャンネルＭＯＳトランジスタ）、２１０は同様に初段出力用のＮチャンネルＭＯＳトランジスタ（初段出力用のトランジスタ，初段出力用ＮチャンネルＭＯＳトランジスタ）、２１１は前記初段出力用のＰチャンネルＭＯＳトランジスタ２０９よりドライブ能力のより強い次段出力用のＰチャンネルＭＯＳトランジスタ、２１２は前記初段出力用のＮチャンネルＭＯＳトランジスタ２１０よりドライブ能力のより強い次段出力用のＮチャンネルＭＯＳトランジスタ（次段出力用のトランジスタ，制御回路，次段出力用ＮチャンネルＭＯＳトランジスタ）、２１３はＶＤＤと節点ｊとの間に接続された外部負荷となるプルアップ抵抗、２１４は節点ｊとＶＳＳとの間に接続された外部負荷となるコンデンサである。
【００６３】
遅延回路部２０１、インバータ回路２０２、２入力ＡＮＤゲート２０３、２入力ＯＲゲート２０４は、入力端子２００からの信号を入力信号とする。また、初段出力用のＰチャンネルＭＯＳトランジスタ２０９、ＮチャンネルＭＯＳトランジスタ２１０は、インバータ回路２０２の出力をゲート入力とし節点ｊを駆動する。
【００６４】
駆動セル２５１のＰチャンネルＭＯＳトランジスタ２０５、ＮチャンネルＭＯＳトランジスタ２０６は、２入力ＡＮＤゲート２０３の出力をゲート入力として節点ｈを駆動する。
【００６５】
駆動セル２５２のＰチャンネルＭＯＳトランジスタ２０７、ＮチャンネルＭＯＳトランジスタ２０８は、２入力ＯＲゲート２０４の出力をゲート入力として節点ｉを駆動する。
【００６６】
次段出力用のＰチャンネルＭＯＳトランジスタ２１１、ＮチャンネルＭＯＳトランジスタ２１２は、駆動セル２５１および駆動セル２５２の出力をゲート入力として節点ｊを駆動する。
【００６７】
遅延回路部２０１は、入力端子２００からの入力信号より一定の時間遅延した信号を出力し、その論理は入力信号と同じである。また、インバータ回路２０２を構成しているＰチャンネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタのＷ／Ｌの値は大きく、ドライブ能力は強いものとなっており、初段出力用のＰチャンネルＭＯＳトランジスタ２０９、ＮチャンネルＭＯＳトランジスタ２１０を瞬時に駆動できるドライブ能力を有している。
【００６８】
また、駆動セル２５１を構成しているＰチャネルＭＯＳトランジスタ２０５のＷ／Ｌ値は大きく、ＮチャネルＭＯＳトランジスタ２０６のＷ／Ｌの値は小さく設定されている。従って、駆動セル２５１の特性はＨｉｇｈレベル出力の駆動能力は高く、Ｌｏｗレベル出力の駆動能力は低くなっている。
【００６９】
また、駆動セル２５２を構成しているＰチャネルＭＯＳトランジスタ２０７のＷ／Ｌ値は小さく、ＮチャネルＭＯＳトランジスタ２０８のＷ／Ｌの値は大きくなっている。従って、駆動セル２５２の特性はＨｉｇｈレベル出力の駆動能力が弱く、Ｌｏｗレベル能力が強いものになっている。
【００７０】
次に、動作について説明する。
図７は、この実施の形態２の出力バッファ回路の動作を説明するための各節点における電圧波形を示す信号波形図てある。図７中、○は節点ｈにおける電圧波形、×は節点ｉにおける電圧波形、△は節点ｊにおける電圧波形を表している。
【００７１】
先ず、節点ｎの信号、すなわち、入力端子２００への入力信号の立ち下がり時の動作を説明する。
初期状態は節点ｎの信号がＨｉｇｈレベルのとき、インバータ回路２０２はＬｏｗレベルで節点ｋを駆動し、初段出力用のＰチャネルＭＯＳトランジスタ２０９は節点ｋの信号を受けてＨｉｇｈレベルで節点ｊを駆動している。このとき初段出力用のＮチャネルＭＯＳトランジスタ２１０はオフである。
また節点ｎと節点ｇの論理が同じであるので、２入力ＡＮＤゲート２０３により節点ｐはＨｉｇｈレベルで駆動され、節点ｐのＨｉｇｈレベルを受けて駆動セル２５１は節点ｈをＬｏｗレベルで駆動している。次段出力用のＰチャネルＭＯＳトランジスタ２１１は、節点ｈのＬｏｗレベルを受けＨｉｇｈレベルで節点ｊを駆動している。
【００７２】
また、２入力ＯＲ回路２０４は節点ｍをＨｉｇｈレベルで駆動し、節点ｍのＨｉｇｈレベルを受け駆動セル２５２は節点ｉをＬｏｗレベルで駆動している。このとき、次段出力用のＮチャネルＭＯＳトランジスタ２１２は節点ｉのＬｏｗレベルを受けオフである。
【００７３】
次に、節点ｎの信号の立ち下がり時には、２入力ＡＮＤ回路２０３は節点ｐを瞬時にＬｏｗレベルへ駆動し、これを受けて駆動セル２５１は、図７の符号Ａで示す電圧波形のように節点ｈを瞬時にＨｉｇｈレベルへ駆動する。
【００７４】
この結果、次段出力用のＰチャネルＭＯＳトランジスタ２１１は瞬時にオフされる。また、インバータ回路２０２は瞬時に節点ｋをＨｉｇｈレベルに駆動し、この結果、初段出力用のＮチャンネルＭＯＳトランジスタ２１０は節点ｊをＬｏｗレベルに駆動する。このとき、外部負荷があるので、節点ｊは図７の符号Ｂ（および破線で示す符号Ｂ’の部分）で示す電圧波形のように徐々に立ち下がる。
【００７５】
一定時間経過後、遅延回路部２０１はＬｏｗレベルを出力する。それを受け２入力ＯＲ回路２０４は節点ｍをＬｏｗレベルへ駆動し、この結果、駆動セル２５２の出力は、ＰチャネルＭＯＳトランジスタ２０７のドライブ能力が弱いため図７の符号Ｃで示す電圧波形のように節点ｉを徐々にＨｉｇｈレベルへ立ち上げる。
【００７６】
この節点ｉのＨｉｇｈレベルへの立ち上がりを受け、次段出力用のＮチャネルＭＯＳトランジスタ２１２は、図７の符号Ｄで示す電圧波形のように、最初、滑らかに節点ｊをＬｏｗレベルへ立ち下げる。このとき、節点ｊを滑らかに駆動することにより、次段出力ＮチャネルＭＯＳトランジスタ２１２のスイッチングノイズを低減し節点ｊの高調波成分を低減させている。また、駆動セル２５２は最終的に節点ｉをＨｉｇｈレベルで駆動するため、初段出力用のＮチャンネルＭＯＳトランジスタ２１０よりドライブ能力のより強い次段出力用のＮチャンネルＭＯＳトランジスタ２１２は、その後、外部負荷に対し節点ｊを十分にＬｏｗレベルへ駆動し、スルーレートを規定範囲内へ収めることができる。
【００７７】
次に、節点ｎの信号、すなわち入力端子２００への入力信号の立ち上がり時の動作を説明する。
初期状態は節点ｎの信号がＬｏｗレベルであり、インバータ回路２０２はＨｉｇｈレベルで節点ｋを駆動し、初段出力用のＮチャネルＭＯＳトランジスタ２１０は節点ｋのＨｉｇｈレベルを受けＬｏｗレベルで節点ｊを駆動している。このとき初段出力用のＰチャネルＭＯＳトランジスタ２０９はオフである。
【００７８】
また、節点ｎと節点ｇの論理が同じであるので、２入力ＯＲ回路２０４により節点ｍはＬｏｗレベルで駆動され、節点ｍのＬｏｗレベルを受け駆動セル２５２は節点ｉをＨｉｇｈレベルで駆動している。
次段出力用のＮチャンネルＭＯＳトランジスタ２１２は、節点ｉのＨｉｇｈレベルを受けＬｏｗレベルで節点ｊを駆動している。また、２入力ＡＮＤ回路２０３は節点ｐをＬｏｗレベルで駆動し、この節点ｐのＬｏｗレベルを受け駆動セル２５１は節点ｈをＨｉｇｈレベルで駆動している。このとき次段出力用のＰチャンネルＭＯＳトランジスタ２１１は、節点ｈのＨｉｇｈレベルを受けオフである。
【００７９】
この状態で節点ｎの信号が立ち上がるとき、２入力ＯＲ回路２０４は節点ｍを瞬時にＨｉｇｈレベルに駆動し、この節点ｍのＨｉｇｈレベルを受け、駆動セル２５２は図７の符号Ｅで示す電圧波形のように節点ｉを瞬時にＬｏｗレベルに駆動する。この結果、次段出力用のＮチャネルＭＯＳトランジスタ２１２は瞬時にオフされる。
また、インバータ回路２０２は瞬時に節点ｋをＬｏｗレベルに駆動し、インバータ回路２０２の出力を受け初段出力用のＰチャンネルＭＯＳトランジスタ２０９は節点ｊをＨｉｇｈレベルへ駆動する。このとき、図７の符号Ｆに示すように外部負荷があるので節点ｊは徐々に立ち上がる。
【００８０】
一定時間経過後、遅延回路部２０１もＨｉｇｈレベルを出力する。この遅延回路部２０１の出力を受け、２入力ＡＮＤ回路２０３は節点ｐをＨｉｇｈレベルで駆動し、この節点ｐのＨｉｇｈレベルを受け、駆動セル２５１の出力は、ＮチャネルＭＯＳトランジスタ２０６のドライブ能力が低いため、図７の符号Ｇに示すように徐々に立ち下がる。この駆動セル２５１の出力を受け、次段出力用のＰチャンネルＭＯＳトランジスタ２１１は、図７の符号Ｑ（および、破線で示す符号Ｆ’の部分）に示すように滑らかに節点ｊを駆動しＨｉｇｈレベルへ立ち上げる。
【００８１】
このとき、最初、滑らかに駆動することにより次段出力用のＰチャネルＭＯＳトランジスタ２１１のスイッチングノイズを低減し、節点ｊの高調波成分を低減させている。また、駆動セル２５１は最終的に節点ｈをＬｏｗレベルで駆動するため、前記初段出力用のＰチャンネルＭＯＳトランジスタ２０９よりドライブ能力のより強い次段出力用のＰチャンネルＭＯＳトランジスタ２１１は、その後、外部負荷に対し節点ｊを十分にＨｉｇｈレベルへ駆動し、スルーレートを規定範囲内へ収めることができる。
【００８２】
以上のように、この実施の形態２によれば、初段出力用のＰチャンネルＭＯＳトランジスタ２０９、ＮチャンネルＭＯＳトランジスタ２１０に対し、次段出力用のＰチャンネルＭＯＳトランジスタ２１１、ＮチャンネルＭＯＳトランジスタ２１２のゲートを、遅延回路部２０１の出力を利用し段階的に、かつ駆動能力の弱い駆動セルのトランジスタにより、最初、徐々に滑らかに駆動するため、次段出力用のトランジスタのスイッチングノイズ、節点ｊの高調波成分を低減させることができ、不要輻射ノイズを抑えることが可能であり、また、その後、前記初段出力用のトランジスタよりドライブ能力の強い次段出力用のトランジスタにより外部負荷に対し節点ｊを十分に駆動することができるため、スルーレートを一定の範囲内に抑えられる出力バッファ回路が得られる効果がある。
【００８３】
また、差動信号に使用される場合においては、波形のクロスポイント、およびスルーレートの比率も一定の範囲に収めることができる出力バッファ回路が得られる効果がある。
【００８４】
なお、以上の説明では出力バッファ回路として説明したが、インバータ回路、その他のゲート回路などに適用することも可能であり、インバータ回路に適用する場合には、この実施の形態２で説明した構成において入力端子２００の直後ににインバータを奇数個挿入することで実現でき、またゲート回路に適用する場合にも、入力端子２００の直後にＡＮＤ回路、ＯＲ回路などの複数入力のゲートを挿入することで実現できる。
【００８５】
【発明の効果】
以上のように、この発明によれば、非導通状態に制御される出力段トランジスタを、ドライブ能力の強いトランジスタにより直ちに前記非導通状態へ制御するとともに、導通状態に制御される前記出力段トランジスタを、前記導通状態へ遷移する始めの段階でドライブ能力の弱いトランジスタによりスルーレートを規定の範囲内にする速さで制御しながら、複数のドライブ能力の弱いトランジスタにより連続的かつ滑らかに前記導通状態へ制御する制御回路を備えるように構成したので、高調波成分を低減するとともにスルーレートが一定の範囲に収まるような制御が可能になり、外部負荷としてプルアップ抵抗またはプルダウン抵抗が接続された場合の出力端子の出力波形に与える立ち上がり時間と立ち下がり時間の差をなくし、スルーレートを一定の範囲に収めることができ、また差動信号に用いられた場合であっても、この両者の信号に対応した出力波形間のクロスポイント、およびスルーレートの比率を一定の範囲内に収められる効果がある。
【００８６】
この発明によれば、導通状態に制御される出力段トランジスタが前記導通状態へ遷移する始めの段階で機能し、当該出力段トランジスタを、出力端子における出力信号のスルーレートを規定の範囲内にする速さで制御する、ドライブ能力のやや弱い第１のトランジスタと、前記出力段トランジスタが導通状態へ遷移し定常状態に達するまでの過渡期間に当該出力段トランジスタを制御し、高調波成分が低減された出力信号を前記出力端子へ出力させる、ドライブ能力の弱い第２のトランジスタとを制御回路が備えるように構成したので、前記出力段トランジスタは前記第１のトランジスタと前記第２のトランジスタにより高調波成分を低減可能に制御されるとともにスルーレートが一定の範囲に収まるように制御され、また外部負荷としてプルアップ抵抗またはプルダウン抵抗が接続された場合の出力端子の出力波形に与える立ち上がり時間と立ち下がり時間の差が生じないように制御されるため、スルーレートを一定の範囲に収めることができ、また差動信号に用いられた場合であっても、この両者の信号に対応した出力波形間のクロスポイント、およびスルーレートの比率を一定の範囲内に収められる効果がある。
【００８７】
この発明によれば、非導通状態に制御される電源電圧側と出力端子との間に接続された出力段ＰチャンネルＭＯＳトランジスタを、入力端子から与えられた入力信号をもとに直ちに前記非導通状態へ制御し、また導通状態に制御される前記出力段ＰチャンネルＭＯＳトランジスタを、ドライブ能力の弱いＮチャンネルＭＯＳトランジスタにより前記入力信号をもとに緩やかに前記導通状態へ制御する第１の駆動セルと、非導通状態に制御される前記出力端子と前記基準電位との間に接続された出力段ＮチャンネルＭＯＳトランジスタを、前記入力信号をもとに直ちに前記非導通状態へ制御し、また導通状態に制御される前記出力段ＮチャンネルＭＯＳトランジスタを、ドライブ能力の弱いＰチャンネルＭＯＳトランジスタにより前記入力信号をもとに緩やかに前記導通状態へ制御する第２の駆動セルと、前記出力段ＮチャンネルＭＯＳトランジスタが前記第２の駆動セルにより導通状態へ緩やかに制御される始めの段階において、出力端子へ出力される出力信号におけるスルーレートを規定の範囲内にする速さで前記出力段ＮチャンネルＭＯＳトランジスタを導通状態へ制御し、また、前記出力段ＰチャンネルＭＯＳトランジスタが前記第１の駆動セルにより導通状態へ緩やかに制御される始めの段階において、出力端子へ出力される出力信号におけるスルーレートを規定の範囲内にする速さで前記出力段ＰチャンネルＭＯＳトランジスタを導通状態へ制御するスルーレート補正回路とを備えるように構成したので、前記導通状態に制御される出力段ＰチャンネルＭＯＳトランジスタおよび出力段ＮチャンネルＭＯＳトランジスタは、前記第１の駆動セルと前記第２の駆動セルにより高調波成分を低減可能に制御されるとともに、前記スルーレート補正回路によりスルーレートが一定の範囲に収まるように制御されるため、スルーレートが一定の範囲に収まり、外部負荷としてプルアップ抵抗またはプルダウン抵抗が接続された場合の出力端子の出力波形に与える立ち上がり時間と立ち下がり時間の差がなくなり、また差動信号に用いられた場合であっても、この両者の信号に対応した出力波形間のクロスポイント、およびスルーレートの比率を一定の範囲内に収められる効果がある。
【００８８】
この発明によれば、入力端子から与えられた入力信号の反転信号をもとに、第２の駆動セルにより導通状態へ緩やかに制御される始めの段階において、出力端子へ出力される出力信号におけるスルーレートを規定の範囲内にする速さで出力段ＮチャンネルＭＯＳトランジスタを導通状態へ制御する、当該出力段ＮチャンネルＭＯＳトランジスタのゲート側と電源電圧側との間に接続されたドライブ能力がやや弱いＮチャンネルＭＯＳトランジスタと、前記入力信号の反転信号をもとに、第１の駆動セルにより導通状態へ緩やかに制御される始めの段階において、出力端子へ出力される出力信号におけるスルーレートを規定の範囲内にする速さで出力段ＰチャンネルＭＯＳトランジスタを導通状態へ制御する、当該出力段ＰチャンネルＭＯＳトランジスタのゲート側と基準電位との間に接続されたドライブ能力がやや弱いＰチャンネルＭＯＳトランジスタとをスルーレート補正回路が備えるように構成したので、前記スルーレート補正回路によりスルーレートが一定の範囲に収まり、外部負荷としてプルアップ抵抗またはプルダウン抵抗が接続された場合の出力端子の出力波形に与える立ち上がり時間と立ち下がり時間の差がなくなり、また差動信号に用いられた場合であっても、この両者の信号に対応した出力波形間のクロスポイント、およびスルーレートの比率を一定の範囲内に収められる効果がある。
【００８９】
この発明によれば、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの製造上の誤差が原因となるドライブ能力の違いによる出力端子へ出力される出力信号の立ち上がり時間および立ち下がり時間の比率の変化をなくし一定にする製造誤差補正回路を備えるように構成したので、トランジスタの製造上において駆動能力の特性に誤差が生じている場合であっても、立ち上がり時間と立ち下がり時間の比率を一定の範囲内に抑えられる効果がある。
【００９０】
この発明によれば、出力段ＰチャンネルＭＯＳトランジスタに並列的に接続され、当該出力段ＰチャンネルＭＯＳトランジスタと並行して動作する製造誤差補正用のＮチャンネルＭＯＳトランジスタと、出力段ＮチャンネルＭＯＳトランジスタに並列的に接続され、当該出力段ＮチャンネルＭＯＳトランジスタと並行して動作し、前記ＮチャンネルＭＯＳトランジスタと相補的に動作する製造誤差補正用のＰチャンネルＭＯＳトランジスタとを、製造誤差補正回路が備えるように構成したので、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの製造上において駆動能力の特性に誤差が生じている場合であっても、前記出力段ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタの立ち上がり時間と立ち下がり時間の比率を一定の範囲内に抑えられる効果がある。
【００９１】
この発明によれば、入力端子から与えられた入力信号を反転した高ドライブ能力を有した反転信号をもとに制御され、出力端子へ前記入力信号に応じた出力信号を出力し、外部負荷を充放電する、一対の互いに相補的に動作する初段出力用のトランジスタと、前記初段出力用のトランジスタに対し並列的に動作し、前記出力端子への前記初段出力用のトランジスタの出力に対しスルーレートを補正する、一対の互いに相補的に動作する、前記初段出力用のトランジスタよりドライブ能力のより強い次段出力用のトランジスタを有し、前記入力信号と、該入力信号を遅延させた遅延入力信号をもとに、非導通状態に制御される前記次段出力用のトランジスタを、ドライブ能力の強いトランジスタにより直ちに前記非導通状態へ制御するとともに、導通状態に制御される前記次段出力用のトランジスタを、前記導通状態へ遷移する後半の段階で、最初、ドライブ能力の弱いトランジスタにより連続的かつ滑らかに制御しながら、その後、スルーレートを規定の範囲内にする速さで前記導通状態へ制御する制御回路とを備えるように構成したので、導通状態へ制御される次段出力用のトランジスタはドライブ能力の弱いトランジスタにより最初滑らかに駆動されるため高調波成分を低減でき、その後、前記初段出力用のトランジスタよりドライブ能力の強い前記次段出力用のトランジスタはスルーレートが一定の範囲に収まるように前記出力端子を駆動するため、外部負荷としてプルアップ抵抗またはプルダウン抵抗が接続された場合の前記出力端子の出力波形に与える立ち上がり時間と立ち下がり時間の差をなくし、スルーレートを一定の範囲に収めることができ、また差動信号に用いられた場合であっても、この両者の信号に対応した出力波形間のクロスポイント、およびスルーレートの比率を一定の範囲内に収められる効果がある。
【００９２】
この発明によれば、一対の互いに相補的に動作する、電源電圧側に接続された初段出力用ＰチャンネルＭＯＳトランジスタと基準電位側に接続された初段出力用ＮチャンネルＭＯＳトランジスタとを初段出力用のトランジスタとして備え、また、一対の互いに相補的に動作する、電源電圧側に接続された次段出力用ＰチャンネルＭＯＳトランジスタと基準電位側に接続された次段出力用ＮチャンネルＭＯＳトランジスタとを次段出力用のトランジスタとして備え、さらに、非導通状態に制御される前記次段出力用ＰチャンネルＭＯＳトランジスタを、遅延入力信号をもとに直ちに前記非導通状態へ制御するドライブ能力の強いＰチャンネルＭＯＳトランジスタと、導通状態に制御される前記次段出力用ＰチャンネルＭＯＳトランジスタを、前記導通状態へ遷移する後半の段階で、最初、連続的かつ滑らかに制御しながら、その後、スルーレートを規定の範囲内にする速さで前記導通状態へ制御する、ドライブ能力の弱い、前記ＰチャンネルＭＯＳトランジスタに対し相補的に動作するＮチャンネルＭＯＳトランジスタとを有した第１の駆動セルと、非導通状態に制御される前記次段出力用ＮチャンネルＭＯＳトランジスタを、前記遅延入力信号をもとに直ちに前記非導通状態へ制御するドライブ能力の強いＮチャンネルＭＯＳトランジスタと、導通状態に制御される前記次段出力用ＮチャンネルＭＯＳトランジスタを、前記導通状態へ遷移する後半の段階で、最初連続的かつ滑らかに制御しながら、その後、スルーレートを規定の範囲内にする速さで前記導通状態へ制御する、ドライブ能力の弱い、前記ＮチャンネルＭＯＳトランジスタに対し相補的に動作するＰチャンネルＭＯＳトランジスタとを有した第２の駆動セルとを制御回路が備えるように構成したので、前記第１の駆動セル、前記第２の駆動セルのドライブ能力の弱いトランジスタにより導通状態に制御される前記次段出力用ＰチャンネルＭＯＳトランジスタ、前記次段出力用ＮチャンネルＭＯＳトランジスタにより高調波成分が抑制されるとともに、出力端子における出力波形のスルーレートが一定の範囲に収まるような制御が可能になり、また、前記次段出力用ＰチャンネルＭＯＳトランジスタ、前記次段出力用ＮチャンネルＭＯＳトランジスタは前記出力端子を十分にドライブ可能であり、外部負荷としてプルアップ抵抗またはプルダウン抵抗が接続された場合の前記出力端子の出力波形に与える立ち上がり時間と立ち下がり時間の差をなくし、スルーレートを一定の範囲に収めることができ、また差動信号に用いられた場合であっても、この両者の信号に対応した出力波形間のクロスポイント、およびスルーレートの比率を一定の範囲内に収められる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の出力バッファ回路の構成を示す回路図である。
【図２】  この発明の実施の形態１の出力バッファ回路における各部の信号波形を示す波形図である。
【図３】  この発明の実施の形態１の出力バッファ回路における各部の信号波形を示す波形図である。
【図４】  この発明の実施の形態１の出力バッファ回路においてスルーレート補正用のトランジスタと、製造誤差補正用のトランジスタを取り除いた場合の各部の信号波形を示す波形図である。
【図５】  この発明の実施の形態１の出力バッファ回路においてスルーレート補正用のトランジスタと、製造誤差補正用のトランジスタを取り除いた場合の各部の信号波形を示す波形図である。
【図６】  この発明の実施の形態２の出力バッファ回路の構成を示す回路図である。
【図７】  この発明の実施の形態２の出力バッファ回路の動作を説明するための各節点における電圧波形を示す信号波形図である。
【図８】  特開平１１−１７５１６号公報に開示された従来の出力バッファ回路の構成を示す回路図である。
【図９】  従来の出力バッファ回路の低速動作中のシミュレーションによる各部の信号波形を示す波形図である。
【符号の説明】
１００  入力端子、１０２  駆動セル（制御回路，第１の駆動セル）、１０３駆動セル（制御回路，第２の駆動セル）、１０６  ＰチャンネルＭＯＳトランジスタ（制御回路，ドライブ能力のやや弱い第１のトランジスタ，スルーレート補正回路）、１０７  ＮチャンネルＭＯＳトランジスタ（制御回路，ドライブ能力のやや弱い第１のトランジスタ，スルーレート補正回路）、１０８  ＰチャンネルＭＯＳトランジスタ（出力段トランジスタ，出力段ＰチャンネルＭＯＳトランジスタ）、１０９  ＮチャンネルＭＯＳトランジスタ（出力段トランジスタ，出力段ＮチャンネルＭＯＳトランジスタ）、１１０  ＮチャンネルＭＯＳトランジスタ（製造誤差補正回路）、１１１  ＰチャンネルＭＯＳトランジスタ（製造誤差補正回路）、１１２  出力端子、１２１  ドライブ能力の強いＰチャンネルＭＯＳトランジスタ、１２２  ドライブ能力の弱いＮチャンネルＭＯＳトランジスタ、１２３  ドライブ能力の弱いＰチャンネルＭＯＳトランジスタ、１２４  ドライブ能力の強いＮチャンネルＭＯＳトランジスタ、２０５  ＰチャンネルＭＯＳトランジスタ（ドライブ能力の強いトランジスタ）、２０６  ＮチャンネルＭＯＳトランジスタ（ドライブ能力の弱いトランジスタ）、２０７  ＰチャンネルＭＯＳトランジスタ（ドライブ能力の弱いトランジスタ）、２０８  ＮチャンネルＭＯＳトランジスタ（ドライブ能力の強いトランジスタ）、２０９  ＰチャンネルＭＯＳトランジスタ（初段出力用のトランジスタ，初段出力用ＰチャンネルＭＯＳトランジスタ）、２１０  ＮチャンネルＭＯＳトランジスタ（初段出力用のトランジスタ，初段出力用ＮチャンネルＭＯＳトランジスタ）、２１１  ＰチャンネルＭＯＳトランジスタ（次段出力用のトランジスタ，制御回路，次段出力用ＰチャンネルＭＯＳトランジスタ）、２１２  ＮチャンネルＭＯＳトランジスタ（次段出力用のトランジスタ，制御回路，次段出力用ＮチャンネルＭＯＳトランジスタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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