(57)【特許請求の範囲】
【請求項１】
メモリセルにそれぞれ接続された第１および第２ビット線と、
前記第１および第２ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを書き込みデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける第１および第２書き込み制御信号に応じて、前記第１および第２ビット線を、前記カラムスイッチにそれぞれ接続する第１および第２トランジスタと、
前記第１トランジスタと前記第１ビット線との結合容量、あるいは、前記第２トランジスタと前記第２ビット線との結合容量により該ビット線の電圧を変化させるために、前記第１書き込み制御信号のレベルを保持した状態で、前記第２書き込み制御信号のレベルを高レベルから低レベルにする第１制御、および、前記第２書き込み制御信号のレベルを保持した状態で、前記第１書き込み制御信号のレベルを低レベルから高レベルにする第２制御のいずれかを実施する制御回路とを備え、
外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第１および第２ビット線にそれぞれ供給され、
前記制御回路は、
リードサイクルでは、
前記第１および第２ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第１および第２制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第１および第２書き込み制御信号のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第１および第２ビット線と前記カラムスイッチとを非接続状態にするために、前記第１および第２書き込み制御信号を非活性化することを特徴とする半導体メモリ。
【請求項２】
メモリセルにそれぞれ接続された第１および第２ビット線と、
前記第１および第２ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを書き込みデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける第１および第２書き込み制御信号に応じて、前記第１および第２ビット線を、前記カラムスイッチにそれぞれ接続する第１および第２トランジスタと、
前記第１トランジスタと前記第１ビット線との結合容量、あるいは、前記第２トランジスタと前記第２ビット線との結合容量により該ビット線の電圧を変化させるために、前記第１書き込み制御信号のレベルを保持した状態で、前記第２書き込み制御信号のレベルを高レベルから低レベルにする第１制御、および、前記第２書き込み制御信号のレベルを保持した状態で、前記第１書き込み制御信号のレベルを低レベルから高レベルにする第２制御のいずれかを実施する制御回路とを備え、
外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第１および第２ビット線にそれぞれ供給され、
前記制御回路は、
ライトサイクルでは、
前記第１および第２ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第１および第２制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第１および第２書き込み制御信号のレベルを保持し、
前記増幅動作が開始された後、前記カラム選択信号が活性化される前に、前記第１および第２ビット線と前記カラムスイッチとを接続状態にするために、前記第１および第２書き込み制御信号を活性化することを特徴とする半導体メモリ。
【請求項３】
請求項１または請求項２記載の半導体メモリにおいて、
前記制御回路は、前記参照電圧が供給される前記第２ビット線の電圧を、前記データが供給される前記第１ビット線の電圧より低くするために、前記第１および第２ビット線がイコライズされた後で、前記増幅動作前に、前記第１書き込み制御信号のレベルを高レベルに保持した状態で、前記第２書き込み制御信号のレベルを高レベルから低レベルにする前記第１制御を実行することを特徴とする半導体メモリ。
【請求項４】
請求項１または請求項２記載の半導体メモリにおいて、
前記制御回路は、前記データが供給される前記第１ビット線の電圧を、前記参照電圧が供給される前記第２ビット線の電圧より高くするために、前記第１および第２ビット線がイコライズされた後で、前記増幅動作前に、前記第２書き込み制御信号のレベルを低レベルに保持した状態で、前記第１書き込み制御信号のレベルを低レベルから高レベルにする前記第２制御を実行することを特徴とする半導体メモリ。
【請求項５】
メモリセルにそれぞれ接続された第１および第２ビット線と、
前記第１および第２ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを読み出しデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける前記第１および第２ビット線の電圧に応じて、読み出し動作時にソース電圧に変化する第１および第２読み出し制御信号線を、前記カラムスイッチにそれぞれ接続する第１および第２トランジスタと、
前記第１トランジスタと前記第１ビット線との結合容量、あるいは、前記第２トランジスタと前記第２ビット線との結合容量により該ビット線の電圧を変化させるために、前記第１読み出し制御信号線のレベルを保持した状態で、前記第２読み出し制御信号線のレベルを高レベルから低レベルにする第１制御、および、前記第２読み出し制御信号線のレベルを保持した状態で、前記第１読み出し制御信号線のレベルを低レベルから高レベルにする第２制御のいずれかを実施する制御回路とを備え、
外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第１および第２ビット線にそれぞれ供給され、
前記制御回路は、
リードサイクルでは、
前記第１および第２ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第１および第２制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第１および第２読み出し制御信号線のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第１および第２ビット線に伝達された前記データを前記カラムスイッチに出力するために、前記第１および第２読み出し制御信号線を活性化することを特徴とする半導体メモリ。
【請求項６】
メモリセルにそれぞれ接続された第１および第２ビット線と、
前記第１および第２ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを読み出しデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける前記第１および第２ビット線の電圧に応じて、読み出し動作時にソース電圧に変化する第１および第２読み出し制御信号線を、前記カラムスイッチにそれぞれ接続する第１および第２トランジスタと、
前記第１トランジスタと前記第１ビット線との結合容量、あるいは、前記第２トランジスタと前記第２ビット線との結合容量により該ビット線の電圧を変化させるために、前記第１読み出し制御信号線のレベルを保持した状態で、前記第２読み出し制御信号線のレベルを高レベルから低レベルにする第１制御、および、前記第２読み出し制御信号線のレベルを保持した状態で、前記第１読み出し制御信号線のレベルを低レベルから高レベルにする第２制御のいずれかを実施する制御回路とを備え、
外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第１および第２ビット線にそれぞれ供給され、
前記制御回路は、
ライトサイクルでは、
前記第１および第２ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第１および第２制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第１および第２読み出し制御信号線のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第１および第２読み出し制御信号線と前記カラムスイッチとを非接続状態にするために、前記第１および第２読み出し制御信号線を非活性化することを特徴とする半導体メモリ。
【請求項７】
請求項５または請求項６記載の半導体メモリにおいて、
前記制御回路は、前記参照電圧が供給される前記第２ビット線の電圧を、前記データが供給される前記第１ビット線の電圧より低くするために、前記第１および第２ビット線がイコライズされた後で、前記増幅動作前に、前記第１読み出し制御信号線のレベルを高レベルに保持した状態で、前記第２読み出し制御信号線のレベルを高レベルから低レベルにする前記第１制御を実行することを特徴とする半導体メモリ。
【請求項８】
請求項５または請求項６記載の半導体メモリにおいて、
前記制御回路は、前記データが供給される前記第１ビット線の電圧を、前記参照電圧が供給される前記第２ビット線の電圧より高くするために、前記第１および第２ビット線がイコライズされた後で、前記増幅動作前に、前記第２読み出し制御信号線のレベルを低レベルに保持した状態で、前記第１読み出し制御信号線のレベルを低レベルから高レベルにする前記第２制御を実行することを特徴とする半導体メモリ。
【請求項９】
請求項１、請求項２、請求項５および請求項６のいずれか１項記載の半導体メモリにおいて、
前記メモリセルに接続されたワード線を備え、
前記制御回路は、前記第１および第２ビット線がイコライズされた後で、前記増幅動作前に実施される前記ワード線の選択より前に、前記第１および第２制御のいずれかを実施することを特徴とする半導体メモリ。
【請求項１０】
メモリセルにそれぞれ接続された第１および第２ビット線と、
前記第１および第２ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを書き込みデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける第１および第２書き込み制御信号に応じて、前記第１および第２ビット線を、前記カラムスイッチにそれぞれ接続する第１および第２トランジスタとを備え、外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第１および第２ビット線にそれぞれ供給される半導体メモリの制御方法であって、
リードサイクルでは、
前記第１および第２ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第１トランジスタと前記第１ビット線との結合容量、あるいは、前記第２トランジスタと前記第２ビット線との結合容量により該ビット線の電圧を変化させるために、前記第１書き込み制御信号のレベルを保持した状態で、前記第２書き込み制御信号のレベルを高レベルから低レベルにする第１制御、および、前記第２書き込み制御信号のレベルを保持した状態で、前記第１書き込み制御信号のレベルを低レベルから高レベルにする第２制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第１および第２書き込み制御信号のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第１および第２ビット線と前記カラムスイッチとを非接続状態にするために、前記第１および第２書き込み制御信号を非活性化することを特徴とする半導体メモリの制御方法。
【請求項１１】
メモリセルにそれぞれ接続された第１および第２ビット線と、
前記第１および第２ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを書き込みデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける第１および第２書き込み制御信号に応じて、前記第１および第２ビット線を、前記カラムスイッチにそれぞれ接続する第１および第２トランジスタとを備え、外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第１および第２ビット線にそれぞれ供給される半導体メモリの制御方法であって、
ライトサイクルでは、
前記第１および第２ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第１トランジスタと前記第１ビット線との結合容量、あるいは、前記第２トランジスタと前記第２ビット線との結合容量により該ビット線の電圧を変化させるために、前記第１書き込み制御信号のレベルを保持した状態で、前記第２書き込み制御信号のレベルを高レベルから低レベルにする第１制御、および、前記第２書き込み制御信号のレベルを保持した状態で、前記第１書き込み制御信号のレベルを低レベルから高レベルにする第２制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第１および第２書き込み制御信号のレベルを保持し、
前記増幅動作が開始された後、前記カラム選択信号が活性化される前に、前記第１および第２ビット線と前記カラムスイッチとを接続状態にするために、前記第１および第２書き込み制御信号を活性化することを特徴とする半導体メモリの制御方法。
【請求項１２】
メモリセルにそれぞれ接続された第１および第２ビット線と、
前記第１および第２ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを読み出しデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける前記第１および第２ビット線の電圧に応じて、読み出し動作時にソース電圧に変化する第１および第２読み出し制御信号線を、前記カラムスイッチにそれぞれ接続する第１および第２トランジスタとを備え、外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第１および第２ビット線にそれぞれ供給される半導体メモリの制御方法であって、
リードサイクルでは、
前記第１および第２ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第１トランジスタと前記第１ビット線との結合容量、あるいは、前記第２トランジスタと前記第２ビット線との結合容量により該ビット線の電圧を変化させるために、前記第１読み出し制御信号線のレベルを保持した状態で、前記第２読み出し制御信号線のレベルを高レベルから低レベルにする第１制御、および、前記第２読み出し制御信号線のレベルを保持した状態で、前記第１読み出し制御信号線のレベルを低レベルから高レベルにする第２制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第１および第２読み出し制御信号線のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第１および第２ビット線に伝達された前記データを前記カラムスイッチに出力するために、前記第１および第２読み出し制御信号線を活性化することを特徴とする半導体メモリの制御方法。
【請求項１３】
メモリセルにそれぞれ接続された第１および第２ビット線と、
前記第１および第２ビット線にそれぞれ伝達されたデータの信号量の差を増幅するセンスアンプと、
前記センスアンプを読み出しデータ線に接続するカラムスイッチと、
前記センスアンプに設けられ、ゲートでそれぞれ受ける前記第１および第２ビット線の電圧に応じて、読み出し動作時にソース電圧に変化する第１および第２読み出し制御信号線を、前記カラムスイッチにそれぞれ接続する第１および第２トランジスタとを備え、外部から供給されるアドレス信号に応じて、前記データおよび参照電圧が、前記第１および第２ビット線にそれぞれ供給される半導体メモリの制御方法であって、
ライトサイクルでは、
前記第１および第２ビット線がイコライズされた後で、前記センスアンプによる前記データの増幅動作前に、前記第１トランジスタと前記第１ビット線との結合容量、あるいは、前記第２トランジスタと前記第２ビット線との結合容量により該ビット線の電圧を変化させるために、前記第１読み出し制御信号線のレベルを保持した状態で、前記第２読み出し制御信号線のレベルを高レベルから低レベルにする第１制御、および、前記第２読み出し制御信号線のレベルを保持した状態で、前記第１読み出し制御信号線のレベルを低レベルから高レベルにする第２制御のいずれかを実施し、
その後、少なくとも前記増幅動作が開始されるまで、前記第１および第２読み出し制御信号線のレベルを保持し、
前記増幅動作が開始された後、前記カラムスイッチを制御するカラム選択信号が活性化される前に、前記第１および第２読み出し制御信号線と前記カラムスイッチとを非接続状態にするために、前記第１および第２読み出し制御信号線を非活性化することを特徴とする半導体メモリの制御方法。
【請求項１４】
請求項１０乃至１３のいずれか１項記載の半導体メモリの制御方法において、
前記メモリセルに接続されたワード線を備え、
前記第１および第２ビット線がイコライズされた後で、前記増幅動作前に実施される前記ワード線の選択より前に、前記第１および第２制御のいずれかを実施することを特徴とする半導体メモリの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、センスアンプを有する半導体メモリに関し、特に、メモリセルに書き込んだデータを確実に読み出す技術に関する。
【０００２】
【従来の技術】
DRAM等の半導体メモリでは、メモリセルに書き込んだデータ（電荷）は、時間とともに基板等にリークし、消失する。このため、例えば、DRAMは、メモリセルの電荷量の減少を補うために、一定間隔でメモリセルにデータを再書き込みするリフレッシュ動作を実行している。
【０００３】
一般に、DRAMでは、２本のビット線（ビット線対）を用いて読み出し動作および書き込み動作が実行される。例えば、読み出し動作において、まず、参照電圧がビット線対に供給される（プリチャージ動作）。次に、メモリセルに保持されているデータ（蓄積電荷）が、一方のビット線に伝達される。メモリセルの蓄積電荷は、メモリセルとビット線の容量の比に応じて再分配され、一方のビット線の電圧が変化する。そして、この電圧が他方のビット線の電圧（参照電圧）と比較され、“Ｈデータ”または“Ｌデータ”が読み出される。
【０００４】
メモリセルに電荷が蓄積された状態を“Ｈ状態”、メモリセルから電荷が引き抜かれた状態を“Ｌ状態”とした場合、上述したように、Ｈ状態のメモリセルは、時間とともにＬ状態に変化する。このため、Ｈ状態の電荷が伝達された一方のビット線の電圧と、他方のビット線の電圧（参照電圧）との差は、時間とともに小さくなる。一方、Ｌ状態の電荷が伝達された一方のビット線の電圧は、一般に接地電圧であるため、この電圧と、他方のビット線の電圧（参照電圧）との差は、時間が経過しても変化しない。したがって、Ｈ状態の読み出しマージンは、Ｌ状態の読み出しマージンより小さくなる。すなわち、Ｈ状態のメモリセルは、Ｌ状態のメモリセルに比べ、読み出しにくい。
【０００５】
近時、このような不具合を解消するため、Ｈ状態の読み出しマージンを向上したセンスアンプが開発されている。このセンスアンプは、メモリセルの蓄積電荷がビット線に伝達される直前に、ビット線に接続された結合容量を利用して、ビット線対のうち一方のビット線の電圧を強制的に変化させる。
DRAM等の半導体メモリは、動作電圧が低くなってきており、ビット線対の電圧差を十分に確保し、センスアンプを確実に動作させることが困難になってきている。このため、ビット線に接続された結合容量を利用して、読み出し動作時のビット線対の電圧差を大きくする手法は、近年のDRAMにおいて不可欠である。
【０００６】
図９は、この種のセンスアンプを適用したDRAMの要部を示している。
センスアンプ１０は、ビット線対BLT、BLCに接続されている。ビット線対BLT、BLCは、アイソレーションゲート１２を介して、メモリセルアレイ１４に接続されている。図の左側のアイソレーションゲート１２は、ビット線制御信号BTLPで制御されている。図の右側のアイソレーションゲート１２は、ビット線制御信号BTRPで制御されている。ビット線制御信号BTLP、BTRPにより、読み書き動作時に図の左右のメモリセルアレイ１４の一方が、センスアンプ１０に接続される。
【０００７】
メモリセルアレイ１４は、複数のメモリセルMCを有している。メモリセルMCは、データを記憶するキャパシタ、およびこのキャパシタをビット線BLT（またはBLC）に接続する転送トランジスタで構成されている。この例では、ビット線BLTに接続されたメモリセルMCにおける転送トランジスタのゲートは、ワード線信号WLTを受けている。ビット線BLCに接続されたメモリセルMCにおける転送トランジスタのゲートは、ワード線信号WLCを受けている。
【０００８】
センスアンプ１０は、ラッチ１０ａ、nMOSトランジスタからなる容量１０ｂ、１０ｃ、ライトスイッチ１０ｄ、１０ｅ、およびリードスイッチ１０ｆ、１０ｇを有している。ラッチ１０ａは、入力と出力を互いに接続した２つのCMOSインバータで構成されている。ラッチ１０ａは、図示しないセンスアンプ活性化信号に応じて活性化または非活性化される。容量１０ｂは、ソース・ドレインをビット線BLTに接続し、ゲートで制御信号BLPLTNを受けている。容量１０ｃは、ソース・ドレインをビット線BLCに接続し、ゲートで制御信号BLPLCNを受けている。
【０００９】
ライトスイッチ１０ｄは、ソース・ドレインの一方をビット線BLTに接続し、ソース・ドレインの他方を入出力ノードND01に接続し、ゲートで書き込み制御信号WSELPを受けている。ライトスイッチ１０ｅは、ソース・ドレインの一方をビット線BLCに接続し、ソース・ドレインの他方を入出力ノードND02に接続し、ゲートで書き込み制御信号WSELPを受けている。
【００１０】
リードスイッチ１０ｆは、ソース・ドレインの一方で読み出し制御信号RDRVNを受け、ソース・ドレインの他方を入出力ノードND03に接続し、ゲートをビット線BLTに接続している。リードスイッチ１０ｇは、ソース・ドレインの一方で読み出し制御信号RDRVNを受け、ソース・ドレインの他方を入出力ノードND04に接続し、ゲートを直接ビット線BLCに接続している。
【００１１】
センスアンプ１０では、リードスイッチ１０ｆ、１０ｇに流れる電流が、ビット線対BLT、BLCの電圧差により変化する。電流の差に応じて入出力ノードND03、ND04に電圧（増幅電圧）が発生し、発生した電圧が、リードアンプ等に伝達される。すなわち、リードスイッチ１０ｆ（または１０ｇ）は、ビット線BLT（またはBLC）に伝達された読み出しデータを増幅する機能を有している。このような回路方式は、一般にダイレクトセンス方式と称されている。ダイレクトセンス方式のセンスアンプでは、ビット線BLT、BLCとカラムスイッチ１６ｃ、１６ｄとを直接接続していない。このため、ビット線BLT、BLCの電圧は、カラムスイッチ１６ｃ、１６ｄの動作により変動しない。すなわち、メモリセルMCからビット線BLT、BLCに伝達されたデータが完全に増幅される前にカラム選択信号が活性化されても、読み出し動作は、正しく実行される。このため、高速動作に適している。
【００１２】
入出力ノードND01は、カラムスイッチ１６ａを介して書き込みデータ線WDTに接続されている。入出力ノードND02は、カラムスイッチ１６ｂを介して書き込みデータ線WDCに接続されている。入出力ノードND03は、カラムスイッチ１６ｃを介して読み出しデータ線RDTに接続されている。入出力ノードND04は、カラムスイッチ１６ｄを介して読み出しデータ線RDCに接続されている。カラムスイッチ１６ａ〜１６ｄのゲートは、カラム選択信号CSLPを受けている。書き込みデータ線WDT、WDCは、入出力端子からの書き込みデータを受けるライトアンプ（図示せず）に接続されている。読み出しデータ線RDT、RDCは、読み出しデータを入出力端子に出力するリードアンプ（図示せず）に接続されている。
【００１３】
図１０は、上述したセンスアンプ１０の動作の一例を示している。この例では、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC（リファレンス）は参照電圧の供給線として作用する。
（Ａ）リードサイクル
まず、ロウアドレス信号の供給に応じて図９の左側のメモリセルアレイ１４が選択され、ビット線制御信号BTRPが非活性化（低レベル）される（図１０（ａ））。図示しないビット線制御信号BTLPは活性化され、メモリセルアレイ１４とビット線BLT、BLCとが接続される。ビット線BLT、BLCの電圧は、プリチャージ動作により予め参照電圧に変化している（図１０（ｂ））。
【００１４】
制御信号BLPLCNが、ワード線信号WLTが活性化される前に、高レベルから低レベルに変化する（キック動作）。制御信号BLPLTNは、読み出し動作の期間高レベルに保持される。ビット線BLCの電圧は、制御信号BLPLCNの変化による容量１０ｃの結合容量の作用で下がる（図１０（ｃ））。
次に、ロウアドレス信号に応じてワード線信号WLTが活性化される。ここで、ワード線信号WLT、WLCおよびビット線制御信号BTLP、BTRPの活性化レベルは、他の信号の高レベル電圧より高く設定されている（ブースト電圧）。ワード線信号WLTの活性化により、メモリセルMCの転送トランジスタは、オンする。メモリセルMCに保持されているデータ（この例ではＨ状態）は、ビット線BLTに伝達され、ビット線BLTの電圧が上昇する。（図１０（ｄ））。なお、ビット線BLTの波形のうち、低レベル側に変化する破線は、Ｌ状態を保持しているメモリセルMCを読み出したときを示している。
【００１５】
容量１０ｂは、例えば、上述したキック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、Ｈ状態、Ｌ状態とでほぼ同じになるように設計されている（図１０（ｅ））。このように設計することで、Ｈ状態の読み出しマージンは、キック動作をしない場合（図１０（ｆ））に比べ、向上する。この後、ラッチ１０ａが活性化され、ビット線対BLT、BLCの電圧差が大きくなる。読み出し制御信号RDRVNが、ラッチ１０ａの活性化に同期して活性化され（低レベル）、ノードND03、ND04の論理レベルは、ビット線BLT、BLCの論理レベルと反対になる。
【００１６】
次に、カラム選択信号CSLPが活性化され（図１０（ｇ））、ノードND03、ND04の電圧が読み出しデータ線RDT、RDCにそれぞれ伝達される。この後、カラム選択信号CSLPおよびワード線信号WLTが非活性化されることで（図１０（ｈ））、ラッチ１０ａが非活性化され、増幅期間が完了する。
この後、制御信号BLPLCNおよびビット線制御信号BTRPが高レベルに変化する。ビット線BLT、BLCがイコライズされ、読み出し制御信号RDRVNが非活性化（高レベル）され、リードスイッチ１０ｆ、１０ｇが非活性化され、読み出し動作が完了する。
【００１７】
（Ｂ）ライトサイクル
同じワード線に接続されたメモリセルのデータは、そのワード線が選択されることでそれぞれビット線に伝達される。書き込み動作では、データを書き込む以外のメモリセルのデータも、ビット線に伝達される。これ等データをメモリセルに保持するために、再書き込み（リフレッシュ）する必要がある。このため、図の上側にデータが書き込まれるメモリセルの書き込み動作を示し、図の下側にデータが書き込まれないメモリセルの再書き込み動作を示している。
【００１８】
書き込み動作において、上述したリードサイクルと同様に、ビット線制御信号BTRPが非活性化（低レベル）される（図１０（ｉ））。次に、ワード線信号WLTが活性化される前に、制御信号BLPLCNが高レベルから低レベルに変化する（キック動作）。制御信号BLPLCNの変化により、ビット線BLCの電圧は、容量１０ｃの結合容量により下がる（図１０（ｊ））。
【００１９】
ワード線信号WLTが活性化され、メモリセルMCの転送トランジスタは、オンする。メモリセルMCに保持されているデータ（この例ではＨ状態）は、ビット線BLTに伝達され、ビット線BLTの電圧が上昇する。（図１０（ｋ））。ラッチ１０ａが活性化され、ビット線対BLT、BLCの電圧差が大きくなる。書き込み制御信号WSELPおよびカラム選択信号CSLPが順次活性化され（図１０（ｌ））、書き込みデータ線WDT、WDCに伝達された書き込みデータがノードND01、ND02を介してビット線BLT、BLCに伝達され、ビット線BLT、BLCのレベルは反転する（図１０（ｍ））。
【００２０】
次に、カラム選択信号CSLPおよび書き込み制御信号WSELPが順次非活性化される。書き込みデータがラッチ１０ａにより十分増幅され、メモリセルMCに書き込まれた後、ワード線信号WLTが非活性化される（図１０（ｎ））。この後、制御信号BLPLCNが高レベルに変化する。ビット線制御信号BTRPが活性化され、ビット線BLT、BLCがイコライズされ、書き込み動作が完了する。
【００２１】
再書き込み動作において、センスアンプ１０に供給される信号のタイミングは、カラム選択信号CSLPを除いて上述した書き込み動作と同一である。再書き込み動作では、カラム選択信号CSLPは活性化されないため、メモリセルMCから伝達されたデータは、ラッチ１０ａによりそのまま増幅され、再びメモリセルMCに書き込まれる。したがって、ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、Ｈ状態のメモリセルMCの読み出しマージンが向上する。すなわち、Ｈ状態を保持するメモリセルMCにおいて、増幅されたデータが確実に再書き込みされる。
【００２２】
図１１は、上述したセンスアンプ１０の動作の別の一例を示している。この例においても、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC（リファレンス）は参照電圧の供給線として作用する。制御信号BLPLTN、BLPLCNは、通常低レベルを保持し、センスアンプの動作時に一方の制御信号が高レベルに変化する。図１０と同じタイミングの波形については、詳細な説明は省略する。
【００２３】
（Ａ）リードサイクル
まず、ビット線制御信号BTRPが非活性化された後、ワード線信号WLTが活性化される前に、制御信号BLPLTNが低レベルから高レベルに変化する（キック動作）。制御信号BLPLCNは、読み出し動作の期間低レベルに保持される。ビット線BLTの電圧は、制御信号BLPLTNの変化による容量１０ｂの結合容量の作用で上がる（図１１（ａ））。この後、図１０と同様に読み出し動作が実行される。
【００２４】
ビット線BLTの波形のうち、低レベル側に変化する破線は、Ｌ状態を保持しているメモリセルMCを読み出したときを示している。容量１０ｃは、例えば、上述したキック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、Ｈ状態、Ｌ状態とでほぼ同じになるように設計されている（図１１（ｂ））。このため、Ｈ状態の読み出しマージンは、キック動作をしない場合（図１１（ｃ））に比べ、向上する。
【００２５】
（Ｂ）ライトサイクル
図の上側に書き込み動作を示し、図の下側に再書き込み動作を示している。書き込み動作は、ビット線BLTがキック動作されることを除き、図１０と同一である。再書き込み動作において、センスアンプ１０に供給される信号のタイミングは、カラム選択信号CSLPを除いて書き込み動作と同一である。ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、Ｈ状態のメモリセルMCの読み出しマージンが向上する。
【００２６】
【発明が解決しようとする課題】
しかしながら、上述したキック動作を行うためには、全てのビット線対BLT、BLCについて、それぞれ容量１０ｂ、１０ｃを形成しなくてはならない。ビット線の数は、非常に多いため、これ等容量１０ｂ、１０ｃの面積は、膨大になる。また、容量１０ｂ、１０ｃを制御する制御信号BLPLTN、BLPLCNの配線も長くなる。この結果、チップサイズが増大し、製造コストが増大するという問題があった。
【００２７】
本発明の目的は、センスアンプを有する半導体メモリにおいて、チップサイズを低減することにある。
本発明の別の目的は、センスアンプの素子数を減らし、かつセンスアンプを確実に動作することにある。
【００２８】
【課題を解決するための手段】
本発明の半導体メモリの制御方法では、半導体メモリは、メモリセルに接続されたビット線と、ビット線に伝達されたデータの信号量を増幅するセンスアンプとを有している。センスアンプは、メモリセルに読み書きされるデータの入出力ノードとビット線とを電気的に接続しデータを伝達するトランジスタを有している。トランジスタは、センスアンプによるデータの増幅時だけでなく、データの増幅動作前に予め動作する。このトランジスタの動作に伴い、トランジスタとビット線との結合容量により、ビット線の電圧が変化する。すなわち、メモリセルに保持されたデータがビット線に伝達される前に、ビット線の電圧がシフトする（キック動作）。このため、キック動作専用の容量を形成することなく、Ｈ状態またはＬ状態の読み出しデータのうち、一方の読み出しマージンを向上できる。この結果、チップサイズを小さくできる。
【００２９】
本発明の半導体メモリでは、トランジスタは、ソース・ドレインの一方および他方を、それぞれ入出力ノードおよびビット線に接続し、ゲートで、書き込み動作時に活性化される書き込み制御信号を受けている。すなわち、書き込みデータをビット線に伝達するトランジスタを利用して、ビット線の電圧を変化できる。
本発明の半導体メモリでは、トランジスタは、ドレインを入出力ノードに接続し、ゲートをビット線に接続し、ソースで読み出し動作時にソース電圧に変化する読み出し制御信号を受けている。すなわち、メモリセルから読み出されたデータを外部に伝達するトランジスタを利用して、ビット線の電圧を変化できる。
【００３０】
本発明の半導体メモリでは、２本のビット線でビット線対が構成されている。データおよび参照電圧が、外部から供給されるアドレス信号に応じて、ビット線対の一方のビット線および他方のビット線にそれぞれ供給される。ビット線対の各ビット線に接続されたトランジスタは、それぞれ独立に制御される。このため、センスアンプの回路をほとんど変更することなく、これ等トランジスタの結合容量を利用して、ビット線対の少なくとも一方のビット線の電圧を容易に変化できる。この結果、センスアンプの増幅動作前に、予めビット線対の電位差を生じさせることができ、読み出しマージンを向上できる。
【００３１】
本発明の半導体メモリでは、参照電圧が供給されるビット線に接続されたトランジスタが、増幅動作前に予め動作する。この動作により、参照電圧が供給されるビット線の電圧は、データが供給されるビット線の電圧より低くなる。したがって、センスアンプの増幅動作前に、予めビット線対の電圧差を生じさせることができる。
【００３２】
本発明の半導体メモリでは、データが供給されるビット線に接続されたトランジスタが、増幅動作前に予め動作する。この動作により、データが供給されるビット線の電圧は、参照電圧が供給されるビット線の電圧より高くなる。したがって、センスアンプの増幅動作前に、予めビット線対の電圧差を生じさせることができる。
【００３３】
本発明の半導体メモリでは、半導体メモリは、入出力ノードを外部に対してデータを入出力するデータ線に接続するカラムスイッチを有している。カラムスイッチは、ビット線を選択するカラムアドレス信号に基づいて動作する。トランジスタは、メモリセルを制御するワード線を選択するロウアドレス信号に基づいて動作する。カラムスイッチは、ワード線により選択されたメモリセルに対するデータを入出力する。このため、一般に、カラムスイッチは、データの増幅動作が開始後にオンする。すなわち、増幅動作前にトランジスタを動作させるとき、カラムスイッチはオフしている。このため、増幅動作前のトランジスタの動作により、ビット線の電圧がデータ線の影響を受けることはない。この結果、メモリセルに保持されたデータをより確実に読み出すことができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリおよび半導体メモリの制御方法の第１の実施形態を示している。従来技術で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。以降に説明する信号および信号線は、アドレス信号、データ入出力信号のビット数および、メモリセルアレイの構造に応じて複数存在する。
【００３５】
この半導体メモリは、シリコン基板上にCMOSプロセス技術を使用してDRAMとして形成されている。DRAMは、コマンドデコーダ１８、ロウアドレス信号RADに対応するロウ制御回路２０、カラムアドレス信号CADに対応するカラム制御回路２２、データ入出力制御回路２４、センスアンプおよびカラムスイッチを有する読み書き制御回路２６、および複数のメモリセルMCを有するメモリセルアレイ１４を有している。
【００３６】
コマンドデコーダ１８は、コマンド信号CMDを受けることで、外部から供給されたコマンドを解読し、コマンド制御信号CMDCを出力している。ロウ制御回路２０は、ロウアドレス信号RADおよびコマンド制御信号CMDCを受け、ワード線信号WLT、WLC、ビット線制御信号BTLP、BTRP、書き込み制御信号WSELTP、WSELCP、および読み出し制御信号RDRVNを出力している。カラム制御回路２２は、カラムアドレス信号CADおよびコマンド制御信号CMDCを受け、カラム選択信号CSLPを出力している。
【００３７】
データ入出力制御回路２４は、読み出しデータ線RDC、RDTを介して読み書き制御回路２６から伝達される読み出しデータを入出力データDQとして出力する。データ入出力制御回路２４は、入出力データDQとして受けた書き込みデータを、書き込みデータ線WDT、WDCを介して読み書き制御回路２６に出力する。
読み書き制御回路２６は、書き込み制御信号WSELTP、WSELCP、読み出し制御信号RDRVN、カラム選択信号CSLPを受けている。読み書き制御回路２６は、ビット線BLT、BLCを介してメモリセルアレイ１４に接続されている。
【００３８】
図２は、図１の読み書き制御回路２６およびメモリセルアレイ１４の要部を示している。
この実施形態のセンスアンプ２８は、従来形成されていた容量１０ｂ、１０ｃを有しておらず、ライトスイッチ１０ｄ、１０ｅがそれぞれ独立に制御されている。ライトスイッチ１０ｄは、ソース・ドレインの一方をビット線BLTに接続し、ソース・ドレインの他方を入出力ノードND01に接続し、ゲートで書き込み制御信号WSELTPを受けている。ライトスイッチ１０ｅは、ソース・ドレインの一方をビット線BLCに接続し、ソース・ドレインの他方を入出力ノードND02に接続し、ゲートで書き込み制御信号WSELCPを受けている。その他の構成は、図９と同じである。すなわち、センスアンプ２８は、ダイレクトセンス方式を採用している。
【００３９】
この実施形態では、図９に示した容量１０ｂ、１０ｃの代わりに、ライトスイッチ１０ｄ、１０ｅのｐｎ接合容量、ゲート容量を利用している。すなわち、キック動作は、ライトスイッチ１０ｄ、１０ｅの結合容量の作用で実行される。容量１０ｂ、１０ｃをビット線BLT、BLC毎に形成しなくてよいため、センスアンプ２８のレイアウト面積は、従来に比べ大幅に小さくなる。キック動作を制御する信号は、２本の書き込み制御信号WSELTP、WSELCPが必要になるが、キック動作を制御する信号（図９の制御信号BLPLTN、BLPLCN）が不要になるため、信号線を従来に比べ１本減らすことができる。
【００４０】
図３は、上述したセンスアンプ２８の動作の一例を示している。上述した図９と同じタイミングの波形については、詳細な説明は省略する。この例では、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC（リファレンス）は参照電圧の供給線として作用する。書き込み制御信号WSELTP、WSELCPは、通常高レベルを保持している。書き込み制御信号WSELTP、WSELCPは、センスアンプ２８の動作時に順次低レベルに変化する。カラム選択信号CSLPが非活性化（低レベル）の期間、ノードND01、ND02は、高インピーダンス状態である。このため、この期間、書き込み制御信号WSELTP、WSELCPが高レベルになっていても、読み出し動作および書き込み動作には影響しない。
【００４１】
（Ａ）リードサイクル
まず、ビット線制御信号BTRPが非活性化された後、ワード線信号WLTが活性化される前に、書き込み制御信号WSELCPが低レベルに変化する（図３（ａ））。ビット線BLCの電圧は、書き込み制御信号WSELCPの変化によるライトスイッチ１０ｅの結合容量の作用で下がる（キック動作、図３（ｂ））。
【００４２】
ここで、ライトスイッチ１０ｅの結合容量は、例えば、キック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、Ｈ状態、Ｌ状態とでほぼ同じになるように設計されている（図３（ｃ））。このように設計することで、Ｈ状態の読み出しマージンは、図９に示した容量１０ｂ、１０ｃがない場合にも、従来と同様に向上できる。ライトスイッチ１０ｅの結合容量が従来と同じ場合にも、キック動作によりビット線BLCの電圧が下がるため、読み出しマージンは向上する。
【００４３】
次に、ワード線信号WLTが活性化され、メモリセルMCに保持されているデータ（この例ではＨ状態）は、ビット線BLTに伝達され、ビット線BLTの電圧は、上昇する。ビット線BLTの波形のうち、低レベル側に変化する破線は、図９と同様に、Ｌ状態を保持しているメモリセルMCを読み出したときを示している。
ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に書き込み制御信号WSELTPが低レベルに変化する（図３（ｄ））。書き込み制御信号WSELTPの変化タイミングは、読み出し制御信号RDRVNが低レベルに変化する前が望ましい。この後、ラッチ１０ａが活性化され、ビット線対BLT、BLCの電圧差が大きくなる。
【００４４】
次に、読み出し制御信号RDRVNが、ラッチ１０ａの活性化に同期して低レベルに変化し、ノードND03、ND04に読み出しデータが出力される。ノードND03、ND04の論理レベルは、ビット線BLT、BLCの論理レベルと反対になる。この後、カラム選択信号CSLPが活性化され（図３（ｅ））、相補の読み出しデータが読み出しデータ線RDC、RDTに出力される。
【００４５】
カラム選択信号CSLPおよびワード線信号WLTが非活性化され（図３（ｆ））、ラッチ１０ａが非活性化され、増幅期間が完了する。この後、書き込み制御信号WSELTP、WSELCPおよびビット線制御信号BTRPが高レベルに変化する。ビット線BLT、BLCがイコライズされ、読み出し制御信号RDRVNが非活性化（高レベル）され、リードスイッチ１０ｆ、１０ｇが非活性化され、読み出し動作が完了する。
【００４６】
（Ｂ）ライトサイクル
書き込み動作では、書き込みデータが伝達されるビット線BLTに対応する書き込み制御信号WSELTPは、常に高レベルに保持される。書き込み制御信号WSELCPは、上述したリードサイクルと同様に、ビット線制御信号BTRPが非活性化（低レベル）された後、ワード線信号WLTが活性化される前に低レベルに変化する（キック動作）。書き込み制御信号WSELCPの変化により、ビット線BLCの電圧は、ライトスイッチ１０ｅの結合容量により下がる（図３（ｇ））。
【００４７】
書き込み制御信号WSELCPは、ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に高レベルに変化する（図３（ｈ））。カラム選択信号CSLPが活性化され、書き込みデータ線WDT、WDCに伝達された書き込みデータが、ノードND01、ND02を介してビット線BLT、BLCに伝達される。この例では、書き込みデータの論理は、メモリセルMCに保持されたデータの論理と逆になっている。このため、ビット線BLT、BLCのレベルは反転する（図３（ｉ））。
【００４８】
書き込みデータがラッチ１０ａにより所定のレベルまで増幅された後、カラム選択信号CSLPおよび書き込み制御信号WSELCPが、順次非活性化される（図３（ｊ））。書き込みデータがラッチ１０ａにより十分増幅され、メモリセルMCに書き込まれた後、ワード線信号WLTが非活性化される（図３（ｋ））。この後、書き込み制御信号WSELCPが、再び高レベルに変化する。ビット線制御信号BTRPが活性化され、ビット線BLT、BLCがイコライズされ、書き込み動作が完了する。
【００４９】
再書き込み動作において、センスアンプ２８に供給される信号のタイミングは、カラム選択信号CSLPを除いて上述した書き込み動作と同一である。再書き込み動作では、カラム選択信号CSLPは活性化されないため、メモリセルMCから伝達されたデータは、ラッチ１０ａにより増幅され、再びメモリセルMCに書き込まれる。したがって、ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、Ｈ状態のメモリセルMCの読み出しマージンが向上する。すなわち、Ｈ状態を保持するメモリセルMCにおいて、増幅されたデータが確実に再書き込みされる。
【００５０】
このように、ライトサイクルにおいても、書き込み動作を正常に実行するとともに、データを書き込む以外のメモリセルのデータを、キック動作により確実に再書き込みできる。
以上、本実施形態では、書き込みデータをビット線に伝達するライトスイッチ（トランジスタ）のうち、参照電圧が供給されるビット線BLCに接続されたライトスイッチ１０ｅを、センスアンプ２８の増幅動作前に予め動作し、トランジスタとビット線との結合容量により、ビット線BLCの電圧を下げた（キック動作）。このため、キック動作専用の容量を形成することなく、Ｈ状態の読み出しデータの読み出しマージンを向上できる。従来の容量（図１０の容量１０ｂ、１０ｃ）が不要になるため、センスアンプ２８のレイアウトサイズが小さくなり、チップサイズを小さくできる。
【００５１】
ビット線対のビット線BLT、BLCにそれぞれ接続されるライトスイッチ１０ｄ、１０ｅをそれぞれ独立に制御することで、キック動作した。このため、センスアンプ２８の回路を従来に比べほとんど変更することなく、ライトスイッチ１０ｄ、１０ｅの結合容量を利用して、ビット線対の一方のビット線の電圧を容易に変化できる。具体的には、ライトスイッチ１０ｄ、１０ｅのゲートに、それぞれ別の書き込み制御信号WSELTP、WSELCPを供給すればよい。
【００５２】
直列に接続されたカラムスイッチ１６ｂおよびライトスイッチ１０ｅのうち、ライトスイッチ１０ｅをキック動作し、ビット線BLCの電圧を下げた。カラムアドレス信号に応じて活性化されるカラムスイッチ１６ｂは、ライトスイッチ１０ｅのキック動作の際にオフしている。このため、増幅動作前のライトスイッチ１０ｅの動作により、ビット線BLCの電圧が書き込みデータ線WDCの影響を受けることを防止できる。この結果、メモリセルに保持されたデータをより確実に読み出すことができる。
【００５３】
図４は、本発明の半導体メモリおよび半導体メモリの制御方法の第２の実施形態におけるセンスアンプの動作を示している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５４】
この実施形態では、書き込み制御信号WSELTP、WSELCPの生成タイミングが、第１の実施形態と相違している。その他の構成および信号の生成タイミングは、第１の実施形態と同一である。すなわち、この実施形態のDRAMの全体構成は、図１に示したロウ制御回路２０を除き、第１の実施形態と同一である。センスアンプおよびその周囲の回路は、図２と同一である。
【００５５】
この実施形態においても、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC（リファレンス）は参照電圧の供給線として作用する。書き込み制御信号WSELTPは、第１の実施形態と異なり通常低レベルを保持し、キック動作時に高レベルに変化する。上述した図３と同じタイミングの波形については、詳細な説明は省略する。
【００５６】
（Ａ）リードサイクル
まず、ビット線制御信号BTRPが非活性化された後、ワード線信号WLTが活性化される前に、書き込み制御信号WSELTPが高レベルに変化する（図４（ａ））。ビット線BLTの電圧は、書き込み制御信号WSELTPの変化によるライトスイッチ１０ｄの結合容量の作用で上がる（キック動作、図４（ｂ））。
【００５７】
ライトスイッチ１０ｄの結合容量は、図３の説明と同様に、例えば、上述したキック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、Ｈ状態、Ｌ状態とでほぼ同じになるように設計されている（図４（ｃ））。このため、Ｈ状態の読み出しマージンは、図９に示した容量１０ｂ、１０ｃがない場合にも、従来と同様に向上できる。ライトスイッチ１０ｄの結合容量が従来と同じ場合にも、キック動作によりビット線BLTの電圧が上がるため、読み出しマージンは向上する。
【００５８】
次に、ワード線信号WLTが活性化され、メモリセルMCに保持されているデータ（この例ではＨ状態）は、ビット線BLTに伝達され、ビット線BLTの電圧は、さらに上昇する。ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に書き込み制御信号WSELTPが低レベルに変化する（図４（ｄ））。書き込み制御信号WSELTPの変化タイミングは、読み出し制御信号RDRVNが低レベルに変化する前が望ましい。この後、ラッチ１０ａが活性化され、ビット線対BLT、BLCの電圧差が大きくなる。読み出し制御信号RDRVNが、低レベルに変化し、カラム選択信号CSLPが活性化され（図４（ｅ））、相補の読み出しデータが読み出しデータ線RDC、RDTに出力される。
【００５９】
この後、図３と同様に、カラム選択信号CSLP、ワード線信号WLT、読み出し制御信号RDRVN、およびビット線制御信号BTRPが変化し、読み出し動作が完了する。
（Ｂ）ライトサイクル
まず、書き込みデータが伝達されるビット線BLTに対応する書き込み制御信号WSELTPは、上述したリードサイクルと同様に、ビット線制御信号BTRPが非活性化（低レベル）された後、ワード線信号WLTが活性化される前に高レベルに変化する（キック動作）。書き込み制御信号WSELTPの変化により、ビット線BLTの電圧は上がる（図４（ｆ））。
【００６０】
書き込み制御信号WSELCPは、ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に高レベルに変化する（図４（ｇ））。カラム選択信号CSLPが活性化され、書き込みデータ線WDT、WDCに伝達された書き込みデータがノードND01、ND02を介してビット線BLT、BLCに伝達され、ビット線BLT、BLCのレベルは反転する（図４（ｈ））。
【００６１】
次に、カラム選択信号CSLPおよび書き込み制御信号WSELTP、WSELCPが、順次非活性化される（図４（ｉ））。書き込みデータがラッチ１０ａにより十分増幅され、メモリセルMCに書き込まれた後、ワード線信号WLTが非活性化される（図４（ｊ））。この後、ビット線制御信号BTRPが活性化され、ビット線BLT、BLCがイコライズされ、書き込み動作が完了する。
【００６２】
再書き込み動作において、センスアンプ２８に供給される信号のタイミングは、カラム選択信号CSLPを除いて上述した書き込み動作と同一である。ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、Ｈ状態のメモリセルMCの読み出しマージンが向上する。すなわち、Ｈ状態を保持するメモリセルMCにおいて、増幅されたデータが確実に再書き込みされる。
【００６３】
上述したように、この実施形態では、書き込み制御信号WSELTP、WSELCPを独立に制御し、データが伝達されるビット線BLTをキック動作することで、Ｈ状態のメモリセルMCのデータを確実に読み出すことができる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００６４】
図５は、本発明の半導体メモリおよび半導体メモリの制御方法の第３の実施形態における読み書き制御回路およびメモリセルアレイの要部を示している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６５】
この実施形態のDRAMの全体構成は、図１に示したロウ制御回路２０を除き、第１の実施形態と同一である。本実施形態のロウ制御回路は、書き込み制御信号WSELPおよび読み出し制御信号RDRVTN、RDRVCNを出力する。また、センスアンプ３０が、第１の実施形態（図２）のセンスアンプ２８と相違している。センスアンプ３０のライトスイッチ１０ｄ、１０ｅは、書き込み制御信号WSELPで制御され、センスアンプ３０のリードスイッチ１０ｆ、１０ｇは、それぞれ読み出し制御信号RDRVTN、RDRVCNで制御されている。その他の構成は、図２と同一である。
【００６６】
図６は、上述したセンスアンプ３０の動作の一例を示している。上述した図３と同じタイミングの波形については、詳細な説明は省略する。この例においても、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC（リファレンス）は参照電圧の供給線として作用する。読み出し制御信号RDRVTN、RDRVCNは、通常高レベルを保持している。読み出し制御信号RDRVTN、RDRVCNは、センスアンプ３０の動作時に順次低レベルに変化する。カラム選択信号CSLPが非活性化（低レベル）の期間、ノードND03、ND04は、高インピーダンス状態である。このため、この期間、読み出し制御信号RDRVTN、RDRVCNが高レベルになっていても、読み出し動作および書き込み動作には影響しない。
【００６７】
（Ａ）リードサイクル
まず、ビット線制御信号BTRPが非活性化された後、ワード線信号WLTが活性化される前に、読み出し制御信号RDRVCNが低レベルに変化する（図６（ａ））。ビット線BLCの電圧は、読み出し制御信号RDRVCNの変化によるリードスイッチ１０ｇの結合容量の作用で下がる（キック動作、図６（ｂ））。
【００６８】
ここで、リードスイッチ１０ｇの結合容量は、例えば、上述したキック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、Ｈ状態、Ｌ状態とでほぼ同じになるように設計されている（図６（ｃ））。
次に、ワード線信号WLTが活性化され、メモリセルMCに保持されているデータ（この例ではＨ状態）は、ビット線BLTに伝達され、ビット線BLTの電圧が上昇する。ワード線信号WLTが活性化された後、読み出し制御信号RDRVTNが低レベルに変化し（図６（ｄ））、ノードND03、ND04に読み出しデータが出力される。読み出し制御信号RDRVTNが低レベルに変化した後、カラム選択信号CSLPが活性化され（図６（ｅ））、読み出しデータが読み出しデータ線RDC、RDTに出力される。
【００６９】
この後、カラム選択信号CSLPおよびワード線信号WLTが非活性化され（図６（ｆ））、ラッチ１０ａが非活性化され、増幅期間が完了する。ビット線制御信号BTRPが高レベルに変化し、ビット線BLT、BLCがイコライズされる。読み出し制御信号RDRVTN、RDRVCNが非活性化（高レベル）され、リードスイッチ１０ｆ、１０ｇが非活性化され、読み出し動作が完了する。
【００７０】
（Ｂ）ライトサイクル
書き込み動作では、書き込みデータが伝達されるビット線BLTに対応する読み出し制御信号RDRVTNは、常に高レベルに保持される。読み出し制御信号RDRVCNは、上述したリードサイクルと同様に、ビット線制御信号BTRPが非活性化（低レベル）された後、ワード線信号WLTが活性化される前に低レベルに変化する（キック動作）。読み出し制御信号RDRVCNの変化により、ビット線BLCの電圧は、リードスイッチ１０ｇの結合容量により下がる（図６（ｇ））。
【００７１】
読み出し制御信号RDRVCNは、ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に高レベルに変化する（図６（ｈ））。書き込み制御信号WSELPおよびカラム選択信号CSLPが順次活性化され、書き込みデータ線WDT、WDCに伝達された書き込みデータがノードND01、ND02を介してビット線BLT、BLCに伝達され、ビット線BLT、BLCのレベルは反転する（図６（ｉ））。
【００７２】
次に、カラム選択信号CSLPおよび書き込み制御信号WSELPが、順次非活性化され（図６（ｊ））、ワード線信号WLTが非活性化される（図６（ｋ））。ビット線制御信号BTRPが活性化され、ビット線BLT、BLCがイコライズされ、書き込み動作が完了する。
再書き込み動作において、センスアンプ３０に供給される信号のタイミングは、カラム選択信号CSLPを除いて上述した書き込み動作と同一である。再書き込み動作では、カラム選択信号CSLPは活性化されないため、メモリセルMCから伝達されたデータは、ラッチ１０ａにより増幅され、再びメモリセルMCに書き込まれる。したがって、ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、上述した実施形態と同様に、Ｈ状態のメモリセルMCの読み出しマージンが向上する。
【００７３】
上述したように、この実施形態では、読み出し制御信号RDRVTN、RDRVCNを独立に制御し、データが伝達されるビット線BLCをキック動作することで、Ｈ状態のメモリセルMCのデータを確実に読み出すことができる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、直列に接続されたカラムスイッチ１６ｄおよびリードスイッチ１０ｇのうち、リードスイッチ１０ｇをキック動作し、ビット線BLCの電圧を下げた。カラムアドレス信号に応じて活性化されるカラムスイッチ１６ｄは、リードスイッチ１０ｇのキック動作の際にオフしている。このため、増幅動作前のリードスイッチ１０ｇの動作により、ビット線BLCの電圧が読み出しデータ線RDCの影響を受けることを防止できる。この結果、メモリセルに保持されたデータをより確実に読み出すことができる。
【００７４】
図７は、本発明の半導体メモリおよび半導体メモリの制御方法の第４の実施形態におけるセンスアンプの動作を示している。従来技術および第１、第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７５】
この実施形態では、読み出し制御信号RDRVTN、RDRVCNの生成タイミングが、第３の実施形態と相違している。その他の構成および信号の生成タイミングは、第３の実施形態と同一である。すなわち、この実施形態のDRAMの全体構成は、ロウ制御回路を除き、第３の実施形態と同一である。センスアンプおよびその周囲の回路は、図５と同一である。
【００７６】
この実施形態においても、読み出しデータまたは書き込みデータは、ビット線BLTに伝達される。ビット線BLC（リファレンス）は参照電圧の供給線として作用する。読み出し制御信号RDRVTNは、通常低レベルを保持し、キック動作時に高レベルに変化する。図６と同じタイミングの波形については、詳細な説明は省略する。
【００７７】
（Ａ）リードサイクル
まず、ビット線制御信号BTRPが非活性化された後、ワード線信号WLTが活性化される前に、読み出し制御信号RDRVTNが高レベルに変化する（図７（ａ））。ビット線BLTの電圧は、読み出し制御信号RDRVTNの変化によるリードスイッチ１０ｆの結合容量の作用で上がる（キック動作、図７（ｂ））。
【００７８】
リードスイッチ１０ｆの結合容量は、図６の説明と同様に、例えば、上述したキック動作により、ワード線信号WLTの活性化後のビット線対BLT、BLCの電圧差が、Ｈ状態、Ｌ状態とでほぼ同じになるように設計されている（図７（ｃ））。リードスイッチ１０ｆの結合容量が従来と同じ場合にも、キック動作によりビット線BLTの電圧が上がるため、読み出しマージンは向上する。
【００７９】
次に、ワード線信号WLTが活性化され、メモリセルMCに保持されているデータ（この例ではＨ状態）は、ビット線BLTに伝達され、ビット線BLTの電圧がさらに上昇する。ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に読み出し制御信号RDRVTNが低レベルに変化する（図７（ｄ））。この後、カラム選択信号CSLPが活性化され（図７（ｅ））、相補の読み出しデータが読み出しデータ線RDC、RDTに出力される。
【００８０】
この後、図６と同様に、カラム選択信号CSLP、ワード線信号WLT、およびビット線制御信号BTRPが変化し、読み出し動作が完了する。
（Ｂ）ライトサイクル
まず、書き込みデータが伝達されるビット線BLTに対応する読み出し制御信号RDRVTNは、上述したリードサイクルと同様に、ビット線制御信号BTRPが非活性化（低レベル）された後、ワード線信号WLTが活性化される前に高レベルに変化する（キック動作）。読み出し制御信号RDRVTNの変化により、ビット線BLTの電圧は上がる（図７（ｆ））。
【００８１】
読み出し制御信号RDRVCNは、ワード線信号WLTが活性化された後、カラム選択信号CSLPが活性化される前に高レベルに変化する（図７（ｇ））。書き込み制御信号WSELPおよびカラム選択信号CSLPが順次活性化され、書き込みデータ線WDT、WDCに伝達された書き込みデータがノードND01、ND02を介してビット線BLT、BLCに伝達され、ビット線BLT、BLCのレベルは反転する（図７（ｈ））。
【００８２】
次に、カラム選択信号CSLPおよび書き込み制御信号WSELPが、順次非活性化され（図７（ｉ））、ワード線信号WLTが非活性化される（図７（ｊ））。この後、ビット線制御信号BTRPが活性化され、読み出し制御信号RDRVTN、RDRVCNが低レベルに変化し、書き込み動作が完了する。
再書き込み動作において、センスアンプ３０に供給される信号のタイミングは、カラム選択信号CSLPを除いて上述した書き込み動作と同一である。ビット線BLT、BLCの波形は、リードサイクルと同じになる。この結果、再書き込み動作においても、Ｈ状態のメモリセルMCの読み出しマージンが向上する。
【００８３】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
図８は、本発明の半導体メモリおよび半導体メモリの制御方法の第５の実施形態における読み書き制御回路およびメモリセルアレイの要部を示している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８４】
この実施形態では、センスアンプ３２が、第１の実施形態（図２）のセンスアンプ２８と第３の実施形態（図５）のセンスアンプ３０の特徴を兼ね備えている。すなわち、センスアンプ３２のライトスイッチ１０ｄ、１０ｅは、それぞれ書き込み制御信号WSELTP、WSELCPで制御され、センスアンプ３２のリードスイッチ１０ｆ、１０ｇは、それぞれ読み出し制御信号RDRVTN、RDRVCNで制御されている。その他の構成は、図２と同一である。
【００８５】
この実施形態では、例えば、ワード線WLTが活性化される前に、読み出し制御信号RDRVCNおよび書き込み制御信号WSELCPが低レベルに変化することで、参照側のビット線BLCの電圧が下げられる。あるいは、ワード線WLTが活性化される前に、読み出し制御信号RDRVTNおよび書き込み制御信号WSELTPが高レベルに変化することで、データ側のビット線BLTの電圧が上げられる。したがって、リードスイッチおよびライトスイッチの結合容量を両方利用して、キック動作が実行される。この結果、リードスイッチ１０ｆ、１０ｇおよびライトスイッチ１０ｄ、１０ｅのレイアウトサイズを小さくできる。
【００８６】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リードスイッチ１０ｆ、１０ｇおよびライトスイッチ１０ｄ、１０ｅのレイアウトサイズを最小限にして、読み出しマージンを向上できる。
なお、上述した実施形態では、ビット線BLTにデータが伝達される例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ビット線BLCにデータが伝達される場合にも、確実に動作できる。このとき、図３および図４において、書き込み制御信号WSELTP、WSELCPの波形は、逆になり、図６および図７において、読み出し制御信号RDRVTN、RDRVCNの波形は、逆になる。
【００８７】
上述した実施形態では、本発明をリードサイクルにおける読み出し動作およびライトサイクルにおける再書き込み動作に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をリフレッシュ動作に適用してもよい。
上述した実施形態では、本発明をDRAMのセンスアンプに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、DRAMのメモリセルを有する他の半導体メモリ（例えば、SDRAM、FCRAM（Fast Cycle RAM））のセンスアンプにも適用できる。
【００８８】
上述した第１および第２実施形態では、センスアンプが増幅動作を開始する前に、書き込み制御信号WSELTP、WSELCPの一方を変化させ、ビット線の電圧を変化させた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、書き込み制御信号WSELTP、WSELCPを互いに反対のレベルに変化させ、ビット線対の両ビット線の電圧を変化させてもよい。この場合、ビット線対の電圧差をより大きくできる。
【００８９】
同様に、上述した第３および第４実施形態では、読み出し制御信号RDRVTN、RDRVCNを互いに反対のレベルに変化させ、ビット線対の両ビット線の電圧を変化させてもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００９０】
【発明の効果】
本発明の半導体メモリの制御方法では、キック動作専用の容量を形成することなく、Ｈ状態またはＬ状態の読み出しデータのうち、一方の読み出しマージンを向上できる。この結果、チップサイズを小さくできる。
【００９１】
本発明の半導体メモリでは、書き込みデータをビット線に伝達するトランジスタを利用して、ビット線の電圧を変化できる。
本発明の半導体メモリでは、メモリセルから読み出されたデータを外部に伝達するトランジスタを利用して、ビット線の電圧を変化できる。
本発明の半導体メモリでは、センスアンプの増幅動作前に、予めビット線対の電位差を生じさせることで、読み出しマージンを向上できる。また、センスアンプの回路をほとんど変更することなく、トランジスタの結合容量を利用して、ビット線の電圧を容易に変化できる。
【００９２】
本発明の半導体メモリでは、センスアンプの増幅動作前に、予めビット線対の電圧差を生じさせることができる。
本発明の半導体メモリでは、増幅動作前のトランジスタの動作により、ビット線の電圧がデータ線の影響を受けることを防止できる。この結果、メモリセルに保持されたデータをより確実に読み出すことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１の要部を示す回路図である。
【図３】第１の実施形態におけるセンスアンプの動作を示すタイミング図である。
【図４】本発明の第２の実施形態におけるセンスアンプの動作を示すタイミング図である。
【図５】本発明の第３の実施形態における要部を示す回路図である。
【図６】第３の実施形態におけるセンスアンプの動作を示すタイミング図である。
【図７】本発明の第４の実施形態におけるセンスアンプの動作を示すタイミング図である。
【図８】本発明の第５の実施形態における要部を示す回路図である。
【図９】従来の半導体メモリの要部を示す回路図である。
【図１０】従来のセンスアンプの動作を示すタイミング図である。
【図１１】従来のセンスアンプの別の動作を示すタイミング図である。
【符号の説明】
１０ａ  ラッチ
１０ｄ、１０ｅ  ライトスイッチ
１０ｆ、１０ｇ  リードスイッチ
１２  アイソレーションゲート
１４  メモリセルアレイ
１６ａ、１６ｂ、１６ｃ、１６ｄ  カラムスイッチ
１８  コマンドデコーダ
２０  ロウ制御回路
２２  カラム制御回路
２４  データ入出力制御回路
２６  読み書き制御回路
２８、３０、３２  センスアンプ
BTLP、BTRP  ビット線制御信号
BLT、BLC  ビット線（ビット線対）
CAD  カラムアドレス信号
CMD、CMDC  コマンド信号
CSLP  カラム選択信号
DQ  入出力データ
MC  メモリセル
ND01、ND02、ND03、ND04  入出力ノード
RAD  ロウアドレス信号
RDC、RDT  読み出しデータ線
RDRVN  読み出し制御信号
RDRVTN、RDRVCN  読み出し制御信号
WDT、WDC  書き込みデータ線
WLT、WLC  ワード線信号
WSELP  書き込み制御信号
WSELTP、WSELCP  書き込み制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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