(57)【特許請求の範囲】
【請求項１】
表示装置を構成する基板に薄膜トランジスタが形成され、
前記薄膜トランジスタは、チャネル領域、前記チャネル領域の両脇側に濃度の高い不純物がドープされたドレイン領域およびソース領域、前記ドレイン領域と前記チャネル領域との間および前記ソース領域と前記チャネル領域との間あるいは前記ドレイン領域と前記チャネル領域の間に濃度の低い不純物がドープされたＬＤＤ領域を有するポリシリコンからなる半導体層と、
前記半導体層の上面に形成され、前記チャネル領域、前記ＬＤＤ領域、前記ドレイン領域および前記ソース領域あるいは前記ドレイン領域に到ってそれぞれ段階的に順次膜厚が小さくなる絶縁膜と、
前記チャネル領域上に前記絶縁膜を介して形成されるゲート電極と、
前記絶縁膜と前記ゲート電極とを覆って形成される層間絶縁膜と、
前記絶縁膜と前記層間絶縁膜とに形成され、上部分の傾斜に対して下部分の傾斜の方が緩やかとなるコンタクトホールと、
前記コンタクトホールを介して前記ドレイン領域および前記ソース領域に接続されるドレイン電極及びソース電極とを備えることを特徴とする表示装置。
【請求項２】
表示装置を構成する基板に薄膜トランジスタが形成され、
前記薄膜トランジスタは、チャネル領域、前記チャネル領域の両脇側に濃度の高い不純物がドープされたドレイン領域及びソース領域、及び、前記ドレイン領域と前記チャネル領域との間に濃度の低い不純物がドープされたＬＤＤ領域とを有するポリシリコンからなる半導体層と、
前記半導体層の上面に形成され、前記チャネル領域上の膜厚が前記ＬＤＤ領域上の膜厚よりも大きく、前記ＬＤＤ領域上の膜厚が前記ドレイン領域上の膜厚と前記ソース領域上の膜厚よりも大きい絶縁膜と、
前記チャネル領域上に前記絶縁膜を介して形成されるゲート電極と、
前記絶縁膜と前記ゲート電極とを覆って形成される層間絶縁膜と、
前記絶縁膜と前記層間絶縁膜とに形成され、上部分の傾斜に対して下部分の傾斜の方が緩やかとなるコンタクトホールと、
前記コンタクトホールを介して前記ドレイン領域および前記ソース領域に接続されるドレイン電極及びソース電極とを備えていることを特徴とする表示装置。
【請求項３】
前記ＬＤＤ領域は、前記ソース領域と前記チャネル領域との間には形成されていないことを特徴とする請求項２に記載の表示装置。
【請求項４】
表示装置を構成する基板に薄膜トランジスタが形成され、
前記薄膜トランジスタは、チャネル領域、前記チャネル領域の両脇側に濃度の高い不純物がドープされたドレイン領域及びソース領域、及び、前記ドレイン領域と前記チャネル領域との間と前記ソース領域と前記チャネル領域との間とに濃度の低い不純物がドープされたＬＤＤ領域とを有するポリシリコンからなる半導体層と、
前記半導体層の上面に形成され、前記チャネル領域上の膜厚が前記ＬＤＤ領域上の膜厚よりも大きく、前記ＬＤＤ領域上の膜厚が前記ドレイン領域上の膜厚と前記ソース領域上の膜厚よりも大きい絶縁膜と、
前記チャネル領域上に前記絶縁膜を介して形成されるゲート電極と、
前記絶縁膜と前記ゲート電極とを覆って形成される層間絶縁膜と、
前記絶縁膜と前記層間絶縁膜とに形成され、上部分の傾斜に対して下部分の傾斜の方が緩やかとなるコンタクトホールと、
前記コンタクトホールを介して前記ドレイン領域および前記ソース領域に接続されるドレイン電極及びソース電極とを備えていることを特徴とする表示装置。
【請求項５】
前記ドレイン領域上および前記ソース領域上の前記絶縁膜はその膜厚が８０ｎｍ以下であることを特徴とする請求項１乃至４の何れかに記載の表示装置。
【請求項６】
前記ＬＤＤ領域上の前記絶縁膜はその膜厚が９０ｎｍ以下であることを特徴とする請求項１乃至５の何れかに記載の表示装置。
【請求項７】
前記チャネル領域上の前記絶縁膜はその膜厚が１００ｎｍ以下であることを特徴とする請求項１乃至６の何れかに記載の表示装置。
【請求項８】
前記ドレイン領域上および前記ソース領域上の前記絶縁膜の膜厚は前記チャネル領域上の前記絶縁膜の膜厚よりも２０ｎｍ以上薄いことを特徴とする請求項１乃至７の何れかに記載の表示装置。
【請求項９】
前記ＬＤＤ領域の直上における前記絶縁膜の膜厚と、前記ドレイン領域および前記ソース領域の直上における前記絶縁膜の膜厚との差が、前記チャネル領域の直上における前記絶縁膜の膜厚と前記ＬＤＤ領域の直上における前記絶縁膜の膜厚の差よりも大きいことを特徴とする請求項１乃至８の何れかに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置に係り、アクティブ・マトリクス型の表示装置に関する。
【０００２】
【従来の技術】
この種の表示装置の代表として知られる液晶表示装置は、液晶を介して対向配置される透明基板のうち一方の透明基板の液晶側の面に、ｘ方向に延在しｙ方向に並設されるゲート信号線とｙ方向に延在しｘ方向に並設されるドレイン信号線とが形成され、これら信号線によって囲まれた各領域を画素領域としている。
各画素領域には、少なくとも、片側のゲート信号線からの走査信号によって作動する薄膜トランジスタと、この薄膜トランジスタを介して片側のドレイン信号線からの映像信号が供給される画素電極とが形成されている。
この画素電極は対向電極との間に電界を発生せしめ、これにより液晶の透過率を制御するようになっている。
また、前記薄膜トランジスタとして、いわゆる低温ポリシリコン（ｐ−Ｓｉ）と称される半導体層を用いるものが知られている。
このような薄膜トランジスタは約４５０℃以下の低温プロセスで形成することができる。
そして、前記ゲート信号線に走査信号を供給する走査駆動回路、およびドレイン信号線に映像信号を供給する映像駆動回路も前記一方の基板上に形成するものが知られている。
各駆動回路は多数の相補型のＭＩＳトランジスタから構成され、これらＭＩＳトランジスタは前記薄膜トランジスタと並行して形成できるからである。
このような薄膜トランジスタの構成としては、たとえば特開平１１−１６３３６６号公報に示したものが知られている。
【０００３】
【発明が解決しようとする課題】
このような構成の薄膜トランジスタは、そのチャネル領域とこのチャネル領域の両脇に形成されるドレインおよびソース領域との間にそれぞれいわゆるＬＤＤ（LIGHTLY DOPED DRAIN）領域を形成し、これら各ＬＤＤの幅を均一にしてオン電流の大きさを均一にしたものである。
なお、このＬＤＤ領域はドレインおよびソース領域にドープされる不純物よりも濃度の低い不純物がドープされた領域で、ここの部分における電界集中を緩和させるために形成されるものである。
しかしながら、このような薄膜トランジスタは、そのチャネル領域、ＬＤＤ領域、ドレインおよびソース領域を被う絶縁膜（ゲート絶縁膜として機能するもの）の膜厚に考慮が払われていないために、コンタクトホールのテーパ面を小さくできず開口率の向上が図れない、薄膜トランジスタのゲート電極の周辺に形成される段差のため層間絶縁膜の被覆性に不都合が生じる等の指摘がなされるに到った。
本発明は、このような事情に基づくものであり、その目的は、開口率の向上が図れ、薄膜トランジスタのゲート電極の周辺による不都合を解消した表示装置を提供することにある。
また、本発明の他の目的は、該薄膜トランジスタの形成の際における不純物のイオン打ち込みのための電圧を低減できる表示装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
本発明において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明による表示装置は、たとえば、液晶を介して対向配置される各基板のうち少なくとも一方の基板に薄膜トランジスタが形成され、この薄膜トランジスタは、チャネル領域、このチャネル領域の両脇側に濃度の高い不純物がドープされたドレインおよびソース領域、ドレイン領域とチャネル領域との間およびソース領域とチャネル領域との間あるいはドレイン領域とチャネル領域の間に濃度の低い不純物がドープされたＬＤＤ領域を有するポリシリコンからなる半導体層と、この半導体層の上面に形成され、チャネル領域、ＬＤＤ領域、ドレインおよびソース領域あるいはドレイン領域に到ってそれぞれ段階的に順次膜厚が小さくなる絶縁膜と、前記チャネル領域上に前記絶縁膜を介して形成されるゲート電極とを備えることを特徴とするものである。
【０００５】
このように構成された表示装置は、ドレインおよびソース領域上の絶縁膜の膜厚はチャネル領域上の絶縁膜のそれよりも大幅に小さく形成される。
このため、ドレインおよびソース電極用に形成される前記絶縁膜のコンタクト孔はその内側面のテーパに占める面積を小さくでき、該各電極の面積を小さくできる。このため、開口率の向上が図れる。
また、該絶縁膜はチャネル領域からドレインおよびソース領域に到るまで２段階に段差を分割させているため、ほぼ滑らかな斜面として形成され段差による不都合が解消される。
【０００６】
また、本発明による表示装置の製造方法は、たとえば、絶縁性基板に薄膜トランジスタが形成されるものであって、前記薄膜トランジスタは、前記基板側にポリシリコンからなる半導体層、絶縁膜、導電層を形成させる工程と、前記導電層をチャネル領域、ＬＤＤ領域上にて残存させ、残存された該導電層をマスクとして高濃度の不純物をイオン打ち込みする工程と、前記導電層はチャネル領域上にて残存させ、残存された該導電層をマスクとし低濃度の不純物をイオン打ち込みする工程とを経て形成し、かつ、チャネル領域上に残存させる導電層のパターン化に用いるレジスト膜はチャネル領域およびＬＤＤ領域上に残存させた導電層のパターン化に用いたレジスト膜の周辺を除去したものを用いるとともに、前記導電膜をチャネル領域およびＬＤＤ領域上に、さらにチャネル領域上に残存させる際に、それをマスクとしてこのマスクから露出された前記絶縁膜の表面を若干エッチングすることを特徴とするものである。
【０００７】
このように構成された表示装置の製造方法は、高濃度の不純物、低濃度の不純物をそれぞれイオン打ち込みの際に、スルー膜となる絶縁膜の膜厚はチャネル領域に形成されている絶縁膜よりも小さくなっているため、該イオン打ち込みに要する電圧を小さくすることができ、該絶縁膜の損傷を小さく抑えることができる。
【０００８】
【発明の実施の形態】
以下、本発明による表示装置の実施例を図面を用いて説明する。
実施例１．
《全体構成図》
図２は、本発明による表示装置の内の液晶表示装置の一実施例を示す全体構成図である。
同図において、まず、透明基板ＳＵＢ１があり、この透明基板ＳＵＢ１は液晶を介して透明基板ＳＵＢ２と対向配置されるようになっている。
透明基板ＳＵＢ２は透明基板ＳＵＢ１よりも若干小さな面積で形成され、たとえば図面下側の面で面一になるようになっている。このため、図面下側の辺を除く他の辺の周辺部においては、透明基板ＳＵＢ２が形成されていない領域が存在する。
この領域における透明基板ＳＵＢ１の液晶側の面には後述する走査駆動回路Ｖおよび映像駆動回路Ｈｅが形成されるようになっている。
【０００９】
透明基板ＳＵＢ１の液晶側の面には、図中ｘ方向に延在されｙ方向に並設されるゲート信号線ＧＬが形成され、その一端（図中左側）は前記走査駆動回路Ｖに接続され、また、図中ｙ方向に延在されｘ方向に並設されるドレイン信号線ＤＬが形成され、その一端（図面上側）は前記映像駆動回路Ｈｅに接続されている。
【００１０】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた各領域はそれぞれ画素領域を構成し、この各画素領域には片側のゲート信号線ＧＬからの走査信号によって作動する薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが備えられている。
この画素電極ＰＸは透明基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成された対向電極ＣＴとの間に電界を生じせしめ、この電界によって液晶の光透過率を制御するようになっている。
【００１１】
ここで、前記薄膜トランジスタＴＦＴはその半導体層がたとえばいわゆる低温ポリシリコンで形成されている。
また、前記走査駆動回路Ｖおよび映像駆動回路Ｈｅは、前記薄膜トランジスタＴＦＴとほぼ同様の構成からなる多数のトランジスタから構成されている。
これら各トランジスタも低温ポリシリコンを半導体層とするもので、前記薄膜トランジスタＴＦＴの形成と並行して形成されるようになっている。
なお、透明基板ＳＵＢ１に対する透明基板ＳＵＢ２の固定は液晶の封入を兼ねるシール材ＳＬによってなされている。
【００１２】
《画素の構成》
図３は、前記各画素領域のうち一の画素領域の構成の一実施例を示した平面図である。また、同図のＩ−Ｉ線における断面図を図１に示している。
透明基板ＳＵＢ１の液晶側の面に、まず、ポリシリコンからなる半導体層ＡＳが形成されている。
この半導体層ＡＳは薄膜トランジスタＴＦＴを構成する半導体層となり、同図ではたとえばＬ字状のパターンで形成されている。
【００１３】
半導体層ＡＳは、その一端部が後述のゲート信号線ＧＬとドレイン信号線ＤＬで囲まれる画素領域内に位置づけられ、また、他の一端部はドレイン信号線ＤＬと重畳するようにして形成され、各端部は比較的面積が大きく形成されてコンタクト部を構成するようになっている。
【００１４】
そして、このように半導体層ＡＳをも被って透明基板ＳＵＢ１の表面には、たとえばＳｉＯ２からなる絶縁膜ＧＩが形成されている（図１参照）。この絶縁膜ＧＩは主として薄膜トランジスタＴＦＴのゲート絶縁膜として機能するもので、このためゲート絶縁膜として適当な膜厚（約１００ｎｍ）で設定されるようになっている。
【００１５】
また、この絶縁膜ＧＩの表面には図中ｘ方向に延在されｙ方向に並設されるゲート信号線ＧＬが形成されている。
このゲート信号線ＧＬは前記薄膜トランジスタＴＦＴに近接する部分において前記半導体層ＡＳの両端を除く部分の一部を交差して股がるようにして形成される延在部を有し、この延在部は該半導体層トランジスタＴＦＴのゲート電極ＧＴとして機能するようになっている。
このゲート電極ＧＴ（ゲート信号線ＧＬ）はその材料として、この実施例では、たとえばＭｏ、Ｍｏ合金（ＭｏＷ、ＭｏＣｒ）、Ｔｉ、Ｔｉ合金（ＴｉＷ）が用いられる。
【００１６】
なお、各ゲート信号線ＧＬの間には該ゲート信号線ＧＬと平行して走行する容量信号線ＣＬが形成されている。この容量信号線ＣＬはたとえば前記ゲート信号線ＧＬの形成の際に同時に形成されるようになっており、したがって該ゲート信号線ＧＬと同一の材料で構成されるようになっている。
【００１７】
そして、ゲート信号線ＧＬ、容量信号線ＣＬをも被って透明基板ＳＵＢ１の表面にはたとえばＳｉＯ２からなる第１の層間絶縁膜ＬＧＩ１が形成されている（図１参照）。
【００１８】
この第１の層間絶縁膜ＬＧＩ１にはコンタクト孔ＣＨ１、ＣＨ２が形成され、該コンタクト孔ＣＨ１は前記薄膜トランジスタＴＦＴのソース領域ＳＤ１（後述の画素電極ＰＸと接続される側の領域）の一部を露出させるようになっており、コンタクト孔ＣＨ２はドレイン領域ＳＤ２（後述のドレイン信号線ＤＬと接続される側の領域）の一部を露出させるようになっている。
【００１９】
この第１の層間絶縁膜ＬＧＩ１の上面には図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬは前記コンタクト孔ＣＨ２の部分において薄膜トランジスタＴＦＴのドレイン電極ＳＤ２と接続されるようにして形成されている。
また、このドレイン信号線ＤＬの形成時において、薄膜トランジスタＴＦＴのソース電極ＳＤ１が前記コンタクト孔ＣＨ１の部分に形成されるようになっている。
【００２０】
そして、このようなドレイン信号線ＤＬ、ソース電極ＳＤ１をも被って透明基板ＳＵＢ１の表面には、たとえばＳｉＮからなる第２の層間絶縁膜ＬＧＩ２が形成されている。この第２の層間絶縁膜ＬＧＩ２にはコンタクト孔ＣＨ３が形成され、該コンタクト孔ＣＨ３は前記薄膜トランジスタＴＦＴのソース電極の一部を露出させるようになっている。
【００２１】
そして、第２の層間絶縁膜ＬＧＩ２の上面には、たとえばＩＴＯ（INDIUM-TIN-OXIDE）からなる画素電極ＰＸが形成されている。
この画素電極ＰＸはゲート信号線ＧＬおよびドレイン信号線ＤＬに近接して画素領域の大部分を占めるようにして形成されている。
【００２２】
なお、上述した実施例では、ゲート電極ＧＴはゲート信号線ＧＬと一体に形成したものである。しかし、ゲート信号線ＧＬをゲート電極ＧＴと別の材料で形成し、これらを電気的に接続させるのようにしてもよいことはいうまでもない。
【００２３】
《薄膜トランジスタＴＦＴ》
図１は前記薄膜トランジスタＴＦＴの一実施例を示す構成図であり、図３のＩ−Ｉ線における断面図である。
この薄膜トランジスタＴＦＴはその半導体層ＡＳがポリシリコンで形成されている。
【００２４】
そして、この半導体層ＡＳは、ゲート電極ＧＴの直下においてｉ型（真性；INTRINSIC,導電型不純物からドープされていない）の層からなり、その両脇においてそれぞれ比較的濃度の小さいｎ型不純物がドープされた層、さらにその両脇においてそれぞれ比較的濃度の大きなｎ型不純物がドープされた層から形成されている。
【００２５】
ｉ型の半導体層ＡＳは薄膜トランジスタＴＦＴのチャネル領域として機能し、濃度の大きなｎ型不純物がドープされた層はそれぞれドレイン領域（ドレイン信号線ＤＬと接続される側の領域）、ソース領域（画素電極ＰＸと接続される側の領域）として機能する。
【００２６】
そして、濃度の小さいｎ型不純物がドープされた層ＡＳ０はいわゆるドレインアバランシェホットキャリア（ＤＡＨＣ）を防止する層として機能し、ＬＤＤ（LIGHTLY DOPED DRAIN）領域と称される。このＬＤＤ領域において電界を緩和させて電流が集中するのを防止し、薄膜トランジスタＴＦＴとしての信頼性を向上させた構成となっている。
【００２７】
このことから、この実施例では、該層ＡＳ０のチャネル領域からドレイン領域まで、およびチャネル領域からソース領域までのそれぞれの幅（図中Ｌで示す）は等しく、しかも精度よい値に設定されたものとなっている。
すなわち、前記幅Ｌが長く設定された場合には半導体層ＡＳの抵抗が大きくなってしまい、また小さく設定された場合には電界の集中が起きてしまうからである。
【００２８】
さらに、該半導体層ＡＳを被う絶縁膜ＧＩは、チャネル領域の直上においてその膜厚が約１００ｎｍ（望ましくは１００ｎｍ以下）、濃度の小さいｎ型不純物がドープされた層ＡＳ０の直上においてその膜厚が９０ｎｍ以下、ドレイン領域およびソース領域の直上においてその膜厚が８０ｎｍ以下、望ましくは６０ｎｍ以下となっている。
【００２９】
換言すれば、該絶縁膜ＧＩは、そのチャネル領域の直上、濃度の小さいｎ型不純物がドープされた層ＡＳ０の直上、ドレイン領域およびソース領域の直上に到ってそれぞれ段階的に順次膜厚が小さく構成されている。
【００３０】
このことから、ドレイン領域およびソース領域の直上における絶縁膜ＧＩの膜厚はチャネル領域の直上における絶縁膜ＧＩの膜厚よりも２０ｎｍ以下、望ましくは４０ｎｍ以上薄くなることになる。
【００３１】
このことは、ドレイン領域およびソース領域のそれぞれに形成する電極形成のためのコンタクト孔ＣＨ１、ＣＨ２の内側面のテーパが占める面積が大きくならないことを意味し、画素の開口率の向上に寄与できる効果を奏する。
【００３２】
この効果は、また、該絶縁膜ＧＩにおいて、濃度の小さいｎ型不純物がドープされた層ＡＳ０の直上における膜厚とドレイン領域およびソース領域の直上における膜厚の差が、チャネル領域の直上における膜厚と濃度の小さいｎ型不純物がドープされた層ＡＳ０の直上における膜厚の差よりも、大きく設定することにより、顕著となる。
【００３３】
さらに、絶縁膜ＧＩがこのように構成されることにより、ゲート電極ＧＴの近傍における段差が２つに分配され、それぞれの段差が小さくなることから、層間絶縁膜ＬＧＩ１、ＬＧＩ２のカバレジが良好になる効果も奏するようになる。
【００３４】
また、このことは該絶縁膜ＬＧＩ１、ＬＧＩ２が比較的平坦に形成できることを意味し、これら各層間絶縁膜ＬＧＩ１、ＬＧＩ２の層上に形成する信号線あるいは電極の段差による断線等を回避できる効果を奏する。
【００３５】
なお、この実施例では、チャネル領域の直上における絶縁膜ＧＩの膜厚を１００ｎｍ以下、濃度の小さいｎ型不純物がドープされた層ＡＳ０の直上における絶縁膜ＧＩの膜厚を９０ｎｍ以下、ドレイン領域およびソース領域の直上における絶縁膜ＧＩの膜厚を６０ｎｍ以下としたが、それぞれ、８０ｎｍ以下、７０ｎｍ以下、４０ｎｍ以下とするようにしてもよいことはいうまでもない。
【００３６】
《薄膜トランジスタの製造方法》
前記薄膜トランジスタＴＦＴの製造方法の一実施例を図４を用いて説明をする。
工程１．（図４（ａ））
透明基板ＳＵＢ１の液晶側の面に、ポリシリコン（ｐ−Ｓｉ）からなる半導体層ＡＳ、たとえばＳｉＯ２等からなる絶縁膜、たとえばＣｒ等からなる金属層を順次積層させて形成する。
ここで、絶縁膜はゲート絶縁膜ＧＩ、金属層はゲート電極ＧＴとして機能させる材料である。
また、絶縁膜はその層厚が比較的厚く形成され、１００ｎｍ以下が適当となる。この理由としては、その下層にｐ−Ｓｉからなる半導体層ＡＳが形成され、単結晶シリコンのような良質の熱酸化膜を形成できず、低温形成した絶縁膜を形成せざるを得ず、特性上膜厚を薄くできないからである。
そして、前記金属層の表面にたとえば塗布によりフォトレジスト膜ＲＥを形成する。
【００３７】
工程２．（図４（ｂ））
前記フォトレジスト膜ＲＥをフォトマスクＭＫを用いて選択露光をする。
フォトマスクＭＫは薄膜トランジスタＴＦＴのチャネル領域およびその両脇の部分に相当する領域に遮光膜ｍｋが形成されている。
この場合、薄膜トランジスタＴＦＴのチャネル領域に相当する遮光膜ｍｋ０は完全に光を遮光するように構成され、その両脇に相当する遮光膜ｍｋ１はたとえばメッシュ状に形成されて一部の光を遮光するように構成されている（以下、このような露光を、便宜上、ハーフ露光と称する場合がある）。
ここで、遮光膜ｍｋ１は、半導体層ＡＳに形成する各ＬＤＤ領域に相当する部分で各ＬＤＤ領域の幅に対応する幅が等しく形成されている。
このようなフォトマスクＭＫを用いて露光させたフォトレジスト膜ＲＥを現像することにより、該フォトレジスタ膜ＲＥは薄膜トランジスタＴＦＴのチャネル領域およびその両脇に相当する領域にて残存され、他の領域においては除去される。
この場合、残存されたフォトレジスト膜ＲＥは該チャネル領域上において膜厚が厚く、該チャネル領域の両脇に相当する領域上において薄く形成されるようになる。
【００３８】
工程３．（図４（ｃ））
残存されたフォトレジスト膜ＲＥをマスクとして該マスクから露出している金属層を選択エッチングし、これにより絶縁膜ＧＩが露出される。
この場合、絶縁膜ＧＬはその表面が若干エッチングされ、マスク下の絶縁膜ＧＩよりも膜厚が小さくなる。
さらに、前記マスクを残存させて高濃度のｎ型不純物のイオン打ち込みを行う。これにより該マスクの形成領域以外にて絶縁膜下の半導体層ＡＳに高濃度のイオンが打ち込まれ、ドレインおよびソース領域が形成される。
この場合、イオン打ち込みの際のイオンのスルー膜としての絶縁膜ＧＩはその膜厚が１００ｎｍ以下となっていることから、イオン打ち込みのための加速電圧を低くすることができる。これによりスルー膜としての絶縁膜ＧＩの受けるダメージを低く抑えることができるとともに、その後の活性化を容易にすることができる。
【００３９】
工程４．（図４（ｄ））
残存されたフォトレジスト膜ＲＥをアッシングを行うことにより表面を除去し一部残存させる。すなわち、いままでチャネル領域上に残存された膜厚の大きなフォトレジスタ膜ＲＥを残存させ、その両脇に形成された膜厚の小さなフォトレジスト膜ＲＥを除去できるまで該アッシングを行うことになる。
【００４０】
工程５．（図４（ｅ））
残存されたフォトレジスト膜ＲＥをマスクとして、このマスクから露出された金属層をエッチングし、これによりゲート電極ＧＴが形成されるとともに、チャネル領域の両脇上の絶縁膜ＧＩが露出される。
この場合、絶縁膜ＧＩはその表面が若干エッチングされ、マスク下の絶縁膜ＧＩよりも膜厚が小さくなる。この場合、ドレインおよびソース領域上の絶縁膜ＧＩも同様にその表面が若干エッチングされる。
さらに、前記マスクを残存させて低濃度のｎ型不純物のイオン打ち込みを行う。これにより該マスクの形成領域以外にて絶縁膜下の半導体層に低濃度のイオンが打ち込まれ、ＬＤＤ領域が形成される。
この場合、イオン打ち込みの際のイオンのスルー膜としての絶縁膜はその膜厚が１００ｎｍ以下となっていることから、イオン打ち込みのための加速電圧を低くすることができる。これによりスルー膜としての絶縁膜の受けるダメージを低く抑えることができるとともに、その後の活性化を容易にすることができる。
【００４１】
《他の製造方法》
図５は、図４に示した薄膜トランジスタの製造方法の他の実施例を示す工程図である。
同図において、ゲート電極ＧＴとして用いる金属層の加工の際に使用するフォトレジスト膜ＲＥの形成を除いては図４の場合と同様である。
前記金属層は、図５（ｂ）に示すように、まず、薄膜トランジスタＴＦＴのチャネル領域およびその両脇の部分上に残存させるが、この際のマスクとなるフォトレジスト膜ＲＥは膜厚の均一なものとして形成される。
このようにして残存されたフォトレジスト膜ＲＥは、それから露出させる金属層をエッチングし、高濃度のｎ型不純物をドープすることによりドレインおよびソース領域形成するようになる。
そして、このフォトレジスト膜ＲＥをマスクとして該マスクから露出している金属膜をエッチングした後、該フォトレジスト膜ＲＥをアッシングする。
これにより、該フォトレジスト膜ＲＥはチャンネル領域上において残存され、その両脇の部分上において除去されるようになる。この場合、残存されたフォトレジスト膜は図７の実線に示すようなパターンとなる（このパターンはゲート電極ＧＴのパターンと同様）。図７おいて、点線で示したパターンは前記フォトレジスト膜のアッシング前のものである。このことから、この実施例により形成した薄膜トランジスタＴＦＴのゲート電極ＧＴは最終的にはその先端が丸みをおびて形成されることになる。
このようにして残存されたフォトレジスト膜ＲＥは、それから露出させる金属層をエッチングし、低濃度のｎ型不純物をドープする。
【００４２】
《相補型薄膜トラジスタの製造方法》
上述した実施例における薄膜トランジスタＴＦＴは画素領域に形成されるそれについて示したものである。
しかし、図２にて示したように液晶表示部の周辺に形成される走査駆動回路Ｖあるいは映像駆動回路Ｈｅも多数の薄膜トランジスタＴＦＴによって形成されているため、これら薄膜トランジスタＴＦＴにも本発明を適用できることはいうまでもない。
この場合、各駆動回路を形成する薄膜トラジスタＴＦＴはｐチャネル型とｎチャネル型との相補（コンプリメンタリ）型として多く用いられることから、その製造方法の一実施例を図６を用いて説明する。
【００４３】
工程１．（図６（ａ））
まず、互いに隣接されて配置される相補型の各薄膜トランジスタＴＦＴのうち一方のｐ型薄膜トランジスタＴＦＴはＬＤＤ領域を形成する必要がないので、ゲート電極加工後、それをマスクとして高濃度ｐ型不純物を打ち込み形成する。
この場合、ｎ型薄膜トランジスタＴＦＴの形成領域は、基板ＳＵＢ１側からポリシリコンからなる半導体層ＡＳ、絶縁膜ＧＩ、金属層ＧＴが順次積層された領域となっている。
【００４４】
工程２．（図６（ｂ））
透明基板ＳＵＢ１の表面の全域にフォトレジスト膜ＲＥをたとえば塗布により形成する。
【００４５】
工程３．（図６（ｃ））
前記フォトレジスト膜ＲＥをフォトマスクを用いて選択露光をする。
この場合、ｐ型薄膜トランジスタＴＦＴの形成領域の全域にはフォトレジスト膜が残存するように全面的に遮光され、ｎ型薄膜トランジスタＴＦＴの形成領域には選択的に露光されるようになっている。
ｎ型薄膜トランジスタＴＦＴの形成領域における露光は、上述したようなハーフ露光であり、その後フォトレジスト膜ＲＥを現像することにより、チャネル領域上のフォトレジスト膜ＲＥはその膜厚が厚く、該チャネル領域の両脇の部分上の膜厚は薄く形成されるようになる。
【００４６】
工程４．（図６（ｄ））
残存されたフォトレジスト膜ＲＥをマスクとして該マスクから露出している金属層ＧＴを選択エッチングし、これにより絶縁膜ＧＩが露出される。
この場合、絶縁膜ＧＩはその表面が若干エッチングされ、マスク下の絶縁膜よりも膜厚が小さくなる。
【００４７】
工程５．（図６（ｅ））
さらに、前記マスクを残存させて高濃度のｎ型不純物のイオン打ち込みを行う。これにより該マスクの形成領域以外にて絶縁膜ＧＩ下の半導体層に高濃度のｎ型不純物イオンが打ち込まれ、ドレインおよびソース領域が形成される。
残存されたフォトレジスト膜をアッシングを行うことにより表面を除去し一部残存させる。すなわち、チャネル領域上に残存されたいままでの膜厚の大きなフォトレジスタ膜を残存させ、該チャネル領域の両脇上に残存されたいままでの膜厚の小さなフォトレジスト膜を除去できるまで該アッシングを行うことになる。
残存されたフォトレジスト膜をマスクとして、このマスクから露出された金属層をエッチングしゲート電極ＧＴを形成する。これにより絶縁膜ＧＩが露出され、該絶縁膜ＧＩはその表面が若干エッチングされ、マスク下の絶縁膜ＧＩよりも膜厚が小さくなる。
【００４８】
工程６．（図６（ｆ））
さらに、前記マスクを残存させて低濃度のｎ型不純物のイオン打ち込みを行う。これにより該マスクの形成領域以外にて絶縁膜ＧＩ下の半導体層ＡＳに低濃度のｐ型不純物が打ち込まれる。
【００４９】
《薄膜トランジスタＴＦＴの他の構造および形成方法》
上述した各薄膜トランジスタＴＦＴはそのチャネル領域を間にして該チャネル領域の両脇にＬＤＤ領域が形成されたものである。
しかし、このＬＤＤ領域は電流が流れ込む領域（たとえばドレイン領域）側に構成した構造であってもよいことはもちろんである。
この場合においても、図８に示す工程図から明らかなように、ゲート電極の加工においてたとえばハーフ露光を用いることによって上述した効果を得ることができる。
図９では、上述したＴＦＴの製造工程のその後の工程を示す。チャネル状に残存するレジストを除去した後、ソース／ドレイン領域およびゲート電極上に、酸化シリコン等で構成される層間絶縁膜を形成する。特に制限しないが、この層間絶縁膜は４００ｎｍ以上であることが望ましい。層間絶縁膜を形成した後、はじめにドライエッチング（異方性エッチング）を行い、層間絶縁膜の途中までの深さのホールを形成する。その後、ウェットエッチング（等方性エッチング）を行い前記ホールをソース／ドレイン領域にまで成長させてコンタクトホールを形成する。そのため、コンタクトホールの上部分の傾斜に対して下部分の傾斜の方が緩やかとなる。その後、コンタクトホールに金属等の導電物をデポ等で充填することでソース／ドレイン領域とのコンタクトを形成する。これにより、ソース／ドレイン領域を映像信号線或いは画素電極に接続することが可能となる。尚、ここでは、はじめにドライエッチングを行い、その後ウェットエッチングを行うことでコンタクトホールを形成することにより、ウェットエッチングのみでコンタクトホールを形成するよりもコンタクトホールの形成領域を狭くすることが可能となるため、液晶表示装置の表示領域においては開口率を高くすることが可能となり、液晶表示装置の周辺領域および液晶表示装置以外の表示装置ではＴＦＴの集積度を向上させることが可能となる。尚、上記では、はじめのドライエッチングで層間絶縁膜の途中までホールを形成するとしているが、ドライエッチングによるホールの形成を、層間絶縁膜とゲート絶縁膜ＧＩとの境界あたりまで、或いは、ゲート絶縁膜の途中まで行うものであってもよい。つまり、コンタクトホールの側面の傾きは、層間絶縁膜とゲート絶縁膜との境界あたりで変わることとなる。ドライエッチングによるホール形成をソース／ドレイン領域の近くまで行うことにより、更にコンタクトホールの形成領域を狭めることが可能となるが、ドライエッチングの制御が厳しくなる。そのため、コンタクト領域の面積的制約とドライエッチングの精度を加味し、ドライエッチングとウェットエッチングとのウェイトを変更することが効果的である。
図１０では、コンタクトホールの形成をドライエッチングのみで行う構成である。これにより、図９の構成に比べて更にコンタクトホールの領域を狭くすることが可能となる。しかし、ドライエッチングのみでコンタクトホールを形成した場合、ポリシリコンで形成されたソース／ドレイン領域までもドライエッチングによりエッチングされる。そのため、層間絶縁膜を形成する前に、ソース／ドレイン領域上のゲート絶縁膜の一部を除去し、そこに金属を形成する。金属を形成した後、層間絶縁膜を形成し、その後、前記金属が形成された領域の層間絶縁膜をドライエッチングで除去する。これにより、金属がドライエッチングのブロック層となり、ソース／ドレイン領域がエッチングされるのを防止できる。
図１１の構成では、上述の一連の工程の前に、ソース／ドレインのコンタクトが形成される箇所に金属膜を形成しておくものである。基板上に金属を形成し、前記金属膜の上部にポリシリコンを形成し、上述の工程によりソース／ドレイン領域を形成し、層間絶縁膜を形成する。その後、層間絶縁膜と、ソース／ドレイン領域上のゲート絶縁膜とをドライエッチングでエッチングする。この際、ソース／ドレイン領域のポリシリコンもドライエッチングにより一緒にエッチングされ、最終的には、層間絶縁膜とゲート絶縁膜とポリシリコンとにホールが形成される。この状態で、コンタクトホールに金属等の導電体を充填することで、ソース／ドレイン領域は、ポリシリコンの下層に形成された金属層を介してコンタクトホールの導電体と電気的に接続されることとなる。
以上示した図１０と図１１との構成では、ソース／ドレイン領域の上面或いは下面に金属層を形成する必要があるため工程が増加する。しかし、コンタクトホールをドライエッチングのみで形成することが可能となるため、コンタクト領域を更に狭めることが可能となる。
図１２は、ソース／ドレインのコンタクトホールをドライエッチングのみで形成する別の実施形態である。ゲート電極の側面にサイドウォールを形成することでＬＤＤ構造を形成し、その後、ソース／ドレイン領域とゲート電極上に金属膜と層間絶縁膜とを形成し、層間絶縁膜をドライエッチングでエッチングすることでソース／ドレイン領域とのコンタクトを形成する。この構成の場合、ソース／ドレイン領域上にはエッチングストップ層の金属膜が形成されているため、ソース／ドレイン領域を形成するポリシリコンがエッチングされるのを防ぐことが可能となる。この思想を図４で示したＴＦＴの製造方法に適用した場合、低濃度のイオンをインプラするためにチャネル領域以外のゲート電極をエッチングで除去する際、すでに高濃度のイオンがインプラされた領域上のゲート絶縁膜までも除去する。その後、低濃度のイオンをインプラした後、ソース／ドレイン領域とゲート電極との上に金属膜を形成する。その後、全面に層間絶縁膜を形成し、ドライエッチングによりコンタクトホールを形成する。この構成の場合、ソース／ドレイン領域上には金属膜が形成されているため、ドライエッチングによりソース／ドレイン領域のポリシリコンまでエッチングされることはない。但し、この構成の場合、ゲート電極とソース／ドレイン領域とが金属膜によって短絡しない程度の厚さに金属膜を堆積する必要がある。更に、低濃度のイオンをインプラする際、ソース／ドレイン領域上にスルー膜としてのゲート絶縁膜が存在しないため、低濃度イオンインプラの際、ポリシリコン中に不純物まで一緒に導入される可能性が残る。そのため、ゲート電極とソース／ドレイン領域とが短絡しない構成である、かつ、ポリシリコンへの不純物の導入の可能性が低い場合或いは低くても良い場合、本構成であれば、工程が簡略化される上にコンタクト領域を狭くすることが可能となる。もちろん、上述の構成は、図５、図６及び図８の構成に適用することも可能である。
また、図６では、はじめにＰ型ＴＦＴとＮ型ＴＦＴとのゲート電極を形成した後、Ｐ型ＴＦＴのソース／ドレイン領域を形成し、Ｎ型ＴＦＴを形成する工程を示しているが、特に制限しているわけではない。例えば、はじめにＬＤＤ構造のＮ型ＴＦＴのゲート電極を形成する際にＰ型ＴＦＴのゲート電極を同時に形成し、その後、インプラによりソース／ドレイン領域が形成されたＮ型ＴＦＴ部分をマスクしてＰ型ＴＦＴを形成するものであってもよい。この場合、Ｐ型ＴＦＴのソース／ドレイン領域をなる領域にもリンがインプラされることとなるが、Ｎ型ＴＦＴの形成後Ｎ型ＴＦＴをマスクしてＰ型ＴＦＴのソース／ドレイン領域にボロンを２倍量インプラすることで、Ｐ型ＴＦＴを実現することが出来る。ここで、Ｎ型ＴＦＴとＰ型ＴＦＴとを形成する順序を逆にすることも可能であるが、リンよりもボロンが多いほうが活性化されやすいため、Ｎ型ＴＦＴを形成した後にＰ型ＴＦＴを形成したほうがよい。
尚、上記ハーフ露光の説明において、フォトマスクに形成される遮光膜をメッシュ状に形成するとしているが、特に制限しているわけではなく、ストライプ状の遮光膜等であってもよく、完全に露光する箇所と全く露光しない箇所との中間程度に露光する箇所を形成することが可能なフォトマスクであればどのような構成であってもよい。
また、上述の薄膜トランジスタの製造工程において、ソース／ドレイン領域に濃度の高いイオン領域を形成した後に、チャネル形成領域上の膜厚の大きなレジストを残存させその側面に形成された膜厚の薄いレジスト膜をアッシングすることを開示しているが、アッシング後にイオンを打込むことも可能である。このことにより、イオンインプラによりレジストが硬化する前にレジストをアッシングするため、レジスト後退の精度を高くすることが可能となる。
また、上述の図５の説明は、図５の（ｂ）の状態で高濃度のイオンをインプラし、その後、図５の（ｃ）の如くレジストをＴＦＴのチャネル領域の幅になるようにアッシングし、残ったレジストをマスクに金属膜をエッチングし、図５の（ｄ）の如く金属膜をエッチングした後に低濃度のイオンをインプラする、とすることにより、より図面に則った説明とすることが可能となる。もちろん、上記説明においても、高濃度のイオンインプラとチャネル領域を残存させるレジストのアッシングとの順序を逆転させてもよい。
以上、本明細書では、一方の基板に画素電極が形成され、他方の基板に対向電極が形成される構成の一般的な液晶表示装置のＴＦＴに基づき説明を行ってきたが、一方の基板上に画素電極と対向電極とを形成して基板に平行な方向に液晶を駆動させる横電界方式（ＩＰＳ）の液晶表示装置のＴＦＴに適用することも可能である。もちろん、エレクトロルミネッセンスを使用した有機ＥＬ表示装置等で使用するＴＦＴへ適用することも可能である。更に、上記表示装置において、表示領域が有するＴＦＴと表示領域周辺の周辺領域が有するＴＦＴの何れか一方のＴＦＴにのみ本発明を適用することも可能である。また、上述の説明では周辺回路領域を相補型の薄膜トランジスタで構成し、画素領域を単一の導電型の薄膜トランジスタで構成する表示装置について記載しているが、特に制限しているわけでなく、周辺領域をＰ型或いはＮ型の一方のみのＴＦＴで構成する表示装置であってもよく、或いは、表示領域をＰ型及びＮ型の導電型のＴＦＴで構成する表示装置であってもよい。
【００５０】
【発明の効果】
以上説明したことから明らかなように、本発明による表示装置によれば、開口率の向上が図れ、薄膜トランジスタのゲート電極の周辺の段差による不都合を解消できる。
また、本発明による表示装置の製造方法によれば、薄膜トランジスタの形成の際における不純物のイオン打ち込みのための電圧を低減できる。
【図面の簡単な説明】
【図１】本発明による表示装置の薄膜トランジスタの一実施例を示す構成図で、図３のＩ−Ｉ線における断面図である。
【図２】本発明による表示装置の一実施例を示す概略平面図である。
【図３】本発明による表示装置の画素の一実施例を示す平面図である。
【図４】本発明による表示装置の製造方法の一実施例を示す工程図である。
【図５】本発明による表示装置の製造方法の他の実施例を示す工程図である。
【図６】本発明による表示装置の製造方法の他の実施例を示す工程図である。
【図７】図５に示した工程で製造した薄膜トランジスタのゲート電極のパターンを示す説明図である。
【図８】本発明による表示装置の製造方法の他の実施例を示す工程図である。
【図９】本発明による表示装置の製造方法の実施例を示す工程図である。
【図１０】本発明による表示装置の製造方法の他の実施例を示す工程図である。
【図１１】本発明による表示装置の製造方法の他の実施例を示す工程図である。
【図１２】本発明による表示装置の製造方法の他の実施例を示す工程図である。
【符号の説明】
ＳＵＢ…透明基板、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＣＬ…容量信号線、ＴＦＴ…薄膜トランジスタ、ＧＴ…ゲート電極、ＳＤ１…ドイレン電極、Ｓｄ２…ソース電極、ＰＸ…画素電極、ＧＩ…絶縁膜、ＬＧＩ１…第１の層間絶縁膜、ＬＧＩ２…第２の層間絶縁膜、ＣＨ…コンタクト孔、ＲＥ…フォトレジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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