(57)【特許請求の範囲】
【請求項１】
フラッシュＥＥＰＲＯＭメモリセルであって、
基板（１１０）と、
前記フラッシュＥＥＰＲＯＭメモリセルの消去時にソース電圧が印加される、前記基板にあるソース領域（２０２）と、
前記基板にあるドレイン領域（１０４）と、
前記基板上にある第１の酸化物層と、
前記第１の酸化物層の上にあるフローティングゲート（１０６）とを含み、前記フローティングゲートは前記ソース領域の少なくとも一部分の上方に配置され、さらに
第２の酸化物層の上にある制御ゲート（１０８）を含み、前記制御ゲートは前記フローティングゲートの上方に配置され、前記フラッシュＥＥＰＲＯＭメモリセルの消去時に前記制御ゲートに制御電圧が印加され、
前記基板上にあり、前記フラッシュＥＥＰＲＯＭメモリセルの消去時に０でない第１のバイアス電圧を印加するためのバックバイアス接続（１２６）を特徴とし、前記第１のバックバイアス電圧は、前記フラッシュＥＥＰＲＯＭメモリセルの消去時に存在するバンド間電流に比例する、フラッシュＥＥＰＲＯＭメモリセル。
【請求項２】
前記基板にありかつ前記ソース領域および前記ドレイン領域を収める第１のウェル（６０４）をさらに含み、前記バックバイアス接続は前記第１のウェルに結合され、さらに
前記フラッシュＥＥＰＲＯＭメモリセルの消去時に第２のバイアス電圧が印加される、前記基板上にある基板バイアス接続と、
前記基板にありかつ前記第１のウェルを収める第２のウェル（６０８）とを含み、
前記基板バイアス接続は、前記第２のウェルに結合され、前記フラッシュＥＥＰＲＯＭメモリセルの消去時に前記基板への電流を低減する、請求項１に記載のフラッシュＥＥＰＲＯＭメモリセル。
【請求項３】
前記バックバイアス接続に関連した変調器（２０６）をさらに含み、前記変調器は、前記メモリセルの消去時に前記第１のバイアス電圧を変調するために使用される、請求項２に記載のフラッシュＥＥＰＲＯＭメモリセル。
【請求項４】
前記メモリセルの消去時に前記第１のバイアス電圧を変調するために使用される変調器が抵抗器である、請求項３に記載のフラッシュＥＥＰＲＯＭメモリセル。
【請求項５】
ソース領域（２０２）、ドレイン領域（１０４）、基板（１１０）、および制御ゲート（１０８）を有するフラッシュＥＥＰＲＯＭメモリセルを消去するための方法であって、前記方法は、
ソース電圧を前記ソース領域に印加するステップと、
制御電圧を前記制御ゲートに印加するステップとを含み、前記制御電圧および前記ソース電圧の差は、前記フラッシュＥＥＰＲＯＭメモリセルを消去するのに十分であり、さらに
バックバイアス電圧を前記基板に印加するステップを含み、前記バックバイアス電圧は、前記フラッシュＥＥＰＲＯＭメモリセルの消去時に存在するバンド間電流に比例して印加される、方法。
【請求項６】
前記バック電圧を印加するステップが、
前記基板に変調器（２０６）を直列接続するステップと、
前記基板に直列接続された前記変調器に前記バックバイアス電圧を印加するステップとをさらに含む、請求項５に記載の方法。
【請求項７】
前記基板内の第１のウェル（６０４）に前記ソース領域および前記ドレイン領域を収めるステップと、
前記第１のウェルに変調器を直列接続するステップとをさらに含み、前記バックバイアス電圧は前記変調器に結合され、さらに
第２のウェル（６０８）に前記第１のウェルを収めるステップを含み、前記第２のウェルは前記基板内にあり、さらに
前記第２のウェルに基板バイアス電圧を印加するステップを含み、前記基板バイアス電圧は、前記第１のウェルと前記基板との間の電流を低減するよう十分に大きい、請求項５に記載の方法。
【請求項８】
前記基板に前記変調器を直列接続するステップが、前記基板に抵抗器を直列接続するステップを含み、
前記基板に直列接続された前記変調器に前記バックバイアス電圧を印加するステップが、前記基板に直列接続された前記抵抗器に前記バックバイアス電圧を印加するステップを含む、請求項６に記載の方法。
【請求項９】
前記第１のウェルに前記変調器を直列接続するステップが、前記第１のウェルに抵抗器（７０４）を直列接続するステップを含み、前記バックバイアス電圧は前記抵抗器に結合される、請求項７に記載の方法。
【請求項１０】
前記バックバイアス電圧の印加と同時にまたはそれに先立って前記ソース電圧を印加するステップをさらに含む、請求項５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、ＥＥＰＲＯＭなどのフローティングゲートメモリ装置に関し、より特定的にはフラッシュメモリ装置の消去中においてバンド間電流を低減するための方法および装置に関する。
【０００２】
【発明の背景】
「フラッシュ」ＥＥＰＲＯＭ（電気的に消去可能なプログラマブルリードオンリメモリ装置）として公知のある分類の不揮発性メモリ装置は、ＥＥＰＲＯＭ密度の利点をＥＥＰＲＯＭの電気的消去性と組合せる。フラッシュＥＥＰＲＯＭを標準的なＥＥＰＲＯＭと区別する１つの特徴は、標準的なＥＥＰＲＯＭとは異なり、フラッシュＥＥＰＲＯＭは各フローティングゲートトランジスタと１対１の関係に基づいてセレクトトランジスタを含まないという点である。セレクトトランジスタはメモリ装置内における個々のメモリセルの選択を可能にし、特定のメモリセルを選択的に消去するべく用いられ得る。フラッシュＥＥＰＲＯＭは各フローティングゲートトランジスタと１対１の関係に基づいてセレクトトランジスタを含まないので、フラッシュＥＥＰＲＯＭメモリセルはバルク消去されるが、それは、チップ全体を消去するかまたはページ化されたセル群を消去することによって行なわれる。セレクトトランジスタを取除くことによって、より小さいセルサイズが得られ、フラッシュＥＥＰＲＯＭは製造歩留まりの点で（メモリ容量の点で）匹敵するサイズの標準的なＥＥＰＲＯＭを超えるという利点を得る。
【０００３】
典型的には、複数のフラッシュＥＥＰＲＯＭセルが単一の半導体基板（つまりシリコンダイ）上に形成される。図１は、単一の従来的なフラッシュＥＥＰＲＯＭメモリセルを示す。図１に示されるように、フラッシュメモリセル１００はＰ型基板１１０上に形成され、Ｎ型二重拡散ソース領域１０２とＮ＋ドレイン領域１０４とを含む。基板電極１２６は基板１１０に取付けられる。ドレイン領域１０４およびソース領域１０２はそれらの間に介在するチャネル領域１２２で互いから隔てられる。ソース電極１１４およびドレイン電極１１２はそれぞれソース領域１０２およびドレイン領域１０４に接続される。
【０００４】
二重拡散ソース領域１０２は、低濃度Ｎ領域１２８（リンでドープされる）と、より高濃度であるがより浅いＮ＋領域１３０（砒素でドープされる）とから形成され、Ｎ＋領域１３０は深いＮ領域１２８内に埋込まれている。Ｎ領域１２８内に含まれるリンはソース接合を徐々に変化させ、したがって、そのｐｎ接合におけるソース領域１０２と基板１１０との間において水平方向電界（ＥH電界）１３４を低減する。
【０００５】
フローティングゲート１０６は誘電体層１１８によってソース領域および／またはドレイン領域のうち少なくとも１つの上に短い距離をおいて絶縁するように形成される。フローティングゲート１０６上で、誘電体層１１６において絶縁するように形成されるのは、制御ゲート１０８である。制御ゲート電極１２０は制御ゲート１０８に取付けられる。ＬGATE１３２はフラッシュメモリセル１００に含まれるゲートに対するゲート長を表わす。
【０００６】
ある従来の動作方法では、フラッシュＥＥＰＲＯＭメモリセルのプログラミングは、基板の一部（つまり、通常はドレイン領域付近のチャネル部分）からフローティングゲート内への「ホットエレクトロン」注入を誘起することによって達成される。これら注入された電子は負の電荷をそのフローティングゲート内に運び、典型的には、基板のソース領域の接地、制御ゲートを比較的高い正の電圧にバイアスすることによる電子トラッキングフィールドの形成、ドレイン領域を中程度の大きさの正の電圧にバイアスすることによるホット（高エネルギ）エレクトロンの発生により、誘導される。
【０００７】
たとえば、フラッシュメモリセル１００をプログラムするためには、ソース電極１１４を接地に結びつけ、ドレイン電極１１２を比較的高い電圧（たとえば＋４ボルト〜＋９ボルト）に結びつけ、制御ゲート電極１２０を比較的高い電圧レベル（たとえば＋８ボルト〜＋１２ボルト）に接続する。電子はソース領域１０２からドレイン領域１０４に加速され、いわゆる「ホットエレクトロン」がドレイン領域１０４付近で発生する。ホットエレクトロンのうちいくつかは比較的薄いゲート誘電体層１１８を通って注入され、フローティングゲート１０６内に捉えられ、それによって、フローティングゲート１０６に負の電位を与える。
【０００８】
十分な負の電荷がフローティングゲート１０６上に蓄積された後、そのフローティングゲート１０６の負の電位は積層されたゲートトランジスタのしきい値を上昇させ、後の「読取」モード中においてチャネル１２２を通る電流の流れを抑制する。読取電流の大きさを用いることにより、メモリセルがプログラムされたかどうかを判断する。
【０００９】
逆に、フラッシュメモリ装置を消去するためには、電子を典型的にはフローティングゲート１０６から追い出すが、これは、制御ゲート１０８を大きな負の電圧にバイアスしかつソース領域１０２を低い正の電圧にバイアスして十分に大きな垂直電界（ＥV電界）をトンネル酸化物中に発生させることにより行なわれる。この効果が生ずるのは、フローティングゲート１０６が、大きな負の電圧に、制御ゲート１０８との容量結合を介して達するからである。トンネル酸化物中の十分に大きな垂直方向電界（ＥV１３６）により、フローティングゲート１０６に蓄積された電子がそのトンネル酸化物を通ってソース領域１０２ファウラー−ノルドハイム（Ｆ−Ｎ）トンネルを行なう。フローティングゲート１０６からとられた電荷は次いでしきい値電圧シフト（ＶTシフト）を生じさせ、これが装置のデプログラム（消去）に用いられ得る。
【００１０】
たとえば、消去中に、比較的低い正の電圧（つまり＋０．５Ｖ〜＋５．０Ｖ）がソース電極１１４に与えられ、比較的大きい負の電圧（つまり−７Ｖ〜−１３Ｖ）が制御ゲート電極１２０に与えられる。基板電極１２６の電圧は接地され（０Ｖ）、ドレイン電極１１２は浮動することが許される。制御電極１０８とソース領域１０２との間に確立された垂直方向電界（ＥV１３６）はフローティングゲート１０６に以前に蓄積された電子をファウラー−ノルドハイムトンネルによって誘導し誘電体層１１８を通過させてソース領域１０２に送り込む。
【００１１】
十分な電界をトンネル酸化物内に発生させるためには、典型的には、制御ゲート１０８を十分に大きな負の電圧にバイアスすることによりフローティングゲート１０６を約−５．５ボルトの電圧に到達させることが必要である。ソース領域１０２とフローティングゲート１０６との間におけるある典型的な電位差ＶSFは１０ボルトのオーダであり、したがって、ソース電圧ＶSがより正でなくなると、制御ゲート電圧ＶCGはより負にならなければならない。ソース−フローティング電圧ＶSFが選択されると、残りの要因は好ましくは次の等式に従って制限される：
ＶFG＝αCG（ＶCG−ΔＶT）＋αSＶS＋αBＶB
式中：
ＶFG＝フローティングゲート電圧；
ＶCG＝制御ゲート電圧；
ＶS＝ソース電圧；
ＶB＝基板またはｐウェルバイアス：
ΔＶT＝制御ゲートから測定したフローティングゲートに加えられる負の電荷から生ずるしきい値電圧差；
αCG＝制御ゲートからフローティングゲートへの容量結合係数；
αS＝ソースとフローティングゲートとの間の容量結合係数；
αB＝基板またはｐウェルとフローティングゲートとの間の容量結合係数。
【００１２】
技術が進むにつれ、当該業界中の今なお続く目的はメモリ装置の密度を大きくすることである。フラッシュＥＥＰＲＯＭ装置のサイズを低減することにより、より大きなメモリ容量が達成され得る。ウェハごとにより多くのダイを用いることにおいて、ダイごとのコストが低減され得る。加えて、より高密度のメモリ装置を用いることにより、全体の電力消費における低減が可能となるかもしれない。
【００１３】
フラッシュＥＥＰＲＯＭ装置のメモリ密度を大きくするためには、メモリセルは、典型的には、ゲート長（ＬGATE１３２）とゲート幅（ＷGATE１３８）とを低減することによってサイズが縮小される（たとえば当該装置の全体のフットプリントにおける低減）。しかしながら、メモリセルゲートの長さの低減には、ソース領域１０２とドレイン領域１０４との間の距離も低減されるという問題がつきまとう。ソース領域１０２がドレイン領域１０４に接近すると、ソース領域（Ｎ領域１２８）内のリンからの横方向拡散によってソース領域１０２とドレイン領域１０４との間に漏れが生じ、不利なショートチャネル効果が結果的にもたらされる。ショートチャネル効果はフラッシュメモリセルに深刻な問題を引き起こし、典型的には、ゲート長（ＬGATE１３２）が低減されて０．４ミクロンを下回ったときに顕著になる。
【００１４】
このショートチャネル効果を低減する１つの方法は、Ｎ二重拡散リン領域を取除くことである。単一拡散ソース領域を用いることにより、リン拡散重複距離ＬDD１２４は存在しなくなり、ショートチャネル効果の問題は非常に小さくなる。リン拡散重複距離ＬDD１２４を取除くことにより、０．４ミクロンを下回るゲート長（ＬGATE１３２）低減が可能となり、メモリセルのパッケージング密度の増大が可能となる。
【００１５】
しかしながら、リンでドープされたＮ領域１２８を取除くと、水平方向電界（ＥH電界）１３４が大きくなるという望ましくない副作用がソース領域１０２と基板１１０との間においてｐｎ接合内でメモリセルの消去中に起こる。この水平方向電界（ＥH電界）１３４における増大は、バンド間電流の増大に直接寄与するが、それは一般には以下のことが受入れられるためである：
Ｊb-t-b＝Ａb-t-bｆ（Ｅ）ｅ−（Ｂb-t-b／Ｅ）
式中：
Ｊb-t-b＝バンド間電流密度［Ａ／ｃｍ2］
Ａb-t-b，Ｂb-t-b＝定数
ｆ（Ｅ）はＥ2としてモデル化される場合有り
Ｅ＝ＳＱＲＴ（ＥV2＋ＥH2）（接合におけるトンネルフィールド）
メモリセル装置の消去中におけるソースから基板へのバイアスのため、逆バイアスをかけられたｐｎ接合であって、ソース接合にバンド間電流（ツェナー電流としても知られる）を発生させるｐｎ接合が形成される。このバンド間電流は、通常は、ファウラー−ノルドハイム電流よりも数オーダ大きい。このバンド間電流はサーキット設計の観点から持続させるのが困難であり、さらには、たとえばトンネル酸化物におけるホールの捕捉といった不利な信頼性の問題を引き起こすとも考えられている。
【００１６】
ホールの捕捉は恐らくは負の電荷（電子）を保持するフローティングゲートの能力に影響を及ぼし、というのも、捕捉されたホールはフローティングゲート１０６に移動しその中の負の電荷を打ち消す傾向を有するからである。フローティングゲート１０６下の誘電体１１８の表面におけるホールの発生は望ましくないものであり、というのも、それは、ゲート妨害現象として知られる、無作為に位置するメモリセルの安定したプログラミング、読取および消去の妨害を行ない得るからである。
【００１７】
このゲート妨害現象が生じるのは、トンネル酸化物層に捉えられたホールが上方向に向かってフローティングゲート１０６内に移動し負のプログラム電荷を打ち消ししたがってフローティングゲート１０６の電荷保持時間を減少させるからである。
【００１８】
より具体的に説明すると、消去中においていくつかのメモリセルは他のメモリセルよりもより多くのホットホールを発生するかもしれず、その結果、いくつかのフローティングゲートは他のフローティングゲートよりも高速に放電される。これによって、非一様な消去がメモリチップにわたって生じる。消去中にフローティングゲート１０６に移動しないホールは誘電体１１８内において無作為な時間期間の間留まり得る。これらのホールは、後に、メモリセルがプログラムされた後フローティングゲート１０６に移動し、保持されるべきプログラミング電荷の一部を打ち消し得る。
【００１９】
不利なホール捕捉に加えて、バンド間電流はメモリチップチャージポンプからさらなる電流を必要とする。当該業界における動きは、一般には、メモリチップに対する供給電圧を低減してきたため、チャージポンプ効率も低減されており、したがって、バンド間電流を支持し得ない。このような状況下、ソースバイアスは減少させられ、したがってセル消去速度を低減する。
【００２０】
したがって、フラッシュメモリセルにおいてバンド間電流を低減する一方でそれでも不利益なショートチャネル効果を引き起こすことなくゲートサイズ低減を可能にする方法を考案することは非常に望ましいことである。
請求項１のプリアンブルに従ってフラッシュＥＥＰＲＯＭメモリセルを開示するＵＳ−Ａ−５  ６５７  ２７１を参照されたい。
【００２１】
【発明の概要】
低減されたバンド間電流を伴い、フラッシュメモリセルにおけるゲートサイズ低減を、不利益なショートチャネル効果を引き起こすことなく可能にするメモリ装置およびその消去方法が求められている。
この発明は、フラッシュＥＥＰＲＯＭメモリセルであって、
基板と、
フラッシュＥＥＰＲＯＭメモリセルの消去時にソース電圧が印加される、基板にあるソース領域と、
基板にあるドレイン領域と、
基板上にある第１の酸化物層と、
第１の酸化物層の上にあるフローティングゲートとを含み、フローティングゲートはソース領域の少なくとも一部分の上方に配置され、さらに
第２の酸化物層の上にある制御ゲートを含み、制御ゲートはフローティングゲートの上方に配置され、フラッシュＥＥＰＲＯＭメモリセルの消去時に制御ゲートに制御電圧が印加され、
基板上にあり、フラッシュＥＥＰＲＯＭメモリセルの消去時に０でない第１のバイアス電圧を印加するためのバックバイアス接続を特徴とし、第１のバイアス電圧は、フラッシュＥＥＰＲＯＭメモリセルの消去時に存在するバンド間電流に比例する、フラッシュＥＥＰＲＯＭメモリセルを提供する。
基板にありかつソース領域およびドレイン領域を収める第１のウェルをさらに含んでもよく、バックバイアス接続は第１のウェルに結合され、さらに、
フラッシュＥＥＰＲＯＭメモリセルの消去時に第２のバイアス電圧が印加される、基板上にある基板バイアス接続と、
基板にありかつ第１のウェルを収める第２のウェルとを含み、
基板バイアス接続は、第２のウェルに結合され、フラッシュＥＥＰＲＯＭメモリセルの消去時に基板への電流を低減する。
メモリセル消去中に第１のバイアス電圧を変調するよう用いられる変調器をバックバイアス接続に関連づけてもよい。この変調器は抵抗器であってもよい。
さらに、この発明は、ソース領域、ドレイン領域、基板、および制御ゲートを有するフラッシュＥＥＰＲＯＭメモリセルを消去するための方法であって、
ソース電圧をソース領域に印加するステップと、
制御電圧を制御ゲートに印加するステップとを含み、制御電圧とソース電圧との差は、フラッシュＥＥＰＲＯＭメモリセルを消去するのに十分であり、さらに、
バックバイアス電圧を基板に印加するステップを含み、バックバイアス電圧は、フラッシュＥＥＰＲＯＭメモリセルの消去時に存在するバンド間電流に比例して印加される方法を提供する。
【００２９】
この発明の前述および他の特徴，局面ならびに利点は添付の図面に関連づけてこの発明の以下の詳細な説明から明らかとなる。
【００３０】
【例示的な実施例の詳細な説明】
以下の詳細な説明は、発明者によって現在考えられている発明を実施するための最良モードに関する。これらの好ましい実施例の説明は単に例示的なものであり限定を意味するものとして受取られるべきではない。
【００３１】
この発明では、フラッシュメモリセルの基板部分に正の低電圧を印加することにより、ソースｐｎ接合（ソース−基板接合）にかかる電圧差を低減するためにバックバイアスが利用される。このバックバイアスにはソースおよび基板間の電圧差を低減する効果があり、この結果ソースｐｎ接合における横方向の電界が小さくなる。ソースｐｎ接合において横方向の電界が小さくなることにより、バンド間電流が低減し、これにより二重拡散ソース領域の必要がなくなる。発明のある実施例では、二重拡散ソース接合を維持しつつＮ領域の全幅が小さくなる。従来の二重拡散ソース領域の代わりに単一拡散ソース領域を使用することにより、ゲート長さを小さくでき、これによりメモリセルの実装密度を高めることができる。
【００３２】
図２はこの発明の１つの実施例を示し、ここではフラッシュメモリセルの消去時にバンド間電流を減少するためにバックバイアスが利用される。図２の構成要素の多くは図１のものに類似するため、類似した構成要素には類似した参照符号が付されている。
【００３３】
図２に示されるように、メモリセル２００にショートチャネル効果を引起こすことなくＬGATE１３２の短縮化を促進するために、Ｎ＋領域２０４を含む単一拡散ソース２０２が使用される。この発明によると、メモリセル２００の消去時に比較的低い正の電圧が基板電極１２６に印加される。これにより、ソース領域２０２および基板１１０間の電圧差を低減するバックバイアスが得られる。この低減によりｐｎ接合における横方向の電界が小さくなり、ひいてはメモリセルの消去時のバンド間電流が減少する。ｐｎ接合におけるバンド間電流を減少させることにより、ホールトラッピングを最小限にすることができる。発明のある実施例では、メモリセルの消去時に基板電圧を変調するために変調器が使用される。１つの実施例において、変調器は抵抗器である。たとえば、図２に示されるように、抵抗器ＲB２０６は基板電極１２６と関連し、メモリセルの消去時に基板電圧を変調するために使用される。
【００３４】
図２には単一拡散ソース領域が示されるが、発明のある実施例では短いＮ領域幅（たとえば少量のリン）に二重拡散ソース領域が採用されることに注目すべきである。
【００３５】
図３は、２つの異なったタイプのメモリセルの消去時の消去時間およびバンド間電流量を比較するためのテスト機構を示す。従来のメモリセルのソース領域には多量のリンが含まれるがバックバイアスはない。この発明のメモリセルのソース領域には少量のリンが含まれるが基板に（たとえば２．５Ｖの）バックバイアスが印加される。図３に示されるように、抵抗負荷Ｒがソース領域３４４に接続され、メモリセルの消去時にソース電圧を変調する。
【００３６】
消去時に時間の関数として飽和閾電圧（ＶTSAT）の変化を測定することにより、従来のセルおよびこの発明のセルの両方の消去時間を決定することができる。図４は従来（丸）および発明（四角）のメモリセルの例示的な消去時間を示すグラフ図である。図４に示されるように、両メモリセルによって得られるデータ曲線は似ている。これは、発明の実施例に従って基板にバックバイアスを付与してもフラッシュメモリセルの消去時間に大きな影響はないことを示す。
【００３７】
図５は、従来（丸）および発明（四角）のメモリセルの消去にそれぞれ要求されるソース電流の量を示すグラフ図である。この発明（四角で示される）メモリセルを消去するのに要求される電流量は従来技術と比較してかなり少なくなっている。この電流要求量の減少は、この発明を用いないセルの場合よりも、発明の実施例を採用するフラッシュメモリセルの消去時のバンド間電流の方が少ないことを示す。
【００３８】
図６はこの発明の別の実施例を示し、ここではメモリセルの消去時にバンド間電流を減少するためにｐウェルおよびｎウェルが使用される。図６は図２に類似し、類似した構成要素には類似した参照符号が付される。
【００３９】
図６に示されるように、ｐウェル６０２は基板１１０にあり、単一拡散ソース領域２０２およびドレイン領域１０４の両方を収める。図６にはアブラプトＮ＋ソース領域２０２が示されるが、非常に大きなショートチャネル効果を生み出すことなくＬGATEの短縮を促進するために、少量のリンを含む二重拡散ソース領域をしてもよい。メモリセルの消去時に比較的低い正の電圧をＶpウェル６０４に印加することにより、ソースｐｎ接合（ソース−ｐウェル接合）にかかる電圧差を低減するために、ｐウェルバックバイアスが使用される。この電圧差の低減によりソースｐｎ接合における横向きの電界が小さくなり、ひいてはメモリセルの消去時にバンド間電流が減少する。
【００４０】
図６に示されるように、ｎウェル６０６もまた基板１１０と関連する。ｎウェル６０６はｐウェル６０２を収め、ｐウェルバックバイアスによって引起こされる基板１１０への電流を減少するために使用される。メモリセルの消去時に、ＶPウェル６０４に印加される電圧よりもおよそ０．５ボルト高い負の電圧をＶNウェル６０８に印加すると、基板１１０への電流がｎウェル６０６によって減少する。
【００４１】
この発明のある実施例では、ｐウェル接続に変調器が直列接続されて、バックバイアスが基板の（バンド間）電流に比例して印加されるようにする。１つの実施例において変調器は抵抗器である。たとえば、図７に示されるように、抵抗器ＲP７０４はＶPウェル６０４と関連し、メモリセルの消去時にｐウェル６０２電圧を変調するために使用される。さらに、図７に示されるように、発明のある実施例ではＶPウェル６０４およびＶNウェル６０８が接続されて、ｎウェル６０６がｐウェル６０２に対して確実に常に逆方向にバイアスされるようにする。
【００４２】
この発明の実施例を採用するメモリセルのバンド間電流の減少を示すために、発明者はスタックドゲート装置のアレイに対してテストを行なった。アレイ状の構造はフローティングゲートに直接接続される。以下の実験上の条件が用いられた。
【００４３】
フローティングゲートは一定の−５．０ボルト（たとえば「フローティング状態」ではない）に設定された。
【００４４】
ソース電圧は０ボルトから５．０ボルトまで上昇した。
ドレインはフローティング状態にされた。
【００４５】
基板のバックバイアスは０．５ボルトずつ０ボルトから２ボルトまで上昇した。
【００４６】
これらの実験結果を図８から図１０にグラフ図で示す。実験により、フラッシュメモリセルの基板が０．５ボルトの増分でバックバイアスされた場合にバンド間電流（ソース電流として測定される）が大幅に減少したことがわかった。フローティングゲート電流がモニタリングされ、これはメモリ装置の消去時に存在したファウラーノルドハイム電流の量を表わす。実験により、メモリ装置の消去時に基板をバックバイアスしてもファウラーノルドハイム電流は減少しないことが分かった。
【００４７】
ソース−基板接合はｐｎ接合であるためダイオードに似ている。したがって、ソース電圧が基板よりも高い正の電圧に維持される限りｐｎ接合は逆バイアス状態のままである。しかしながら、基板電圧が（たとえば０．５Ｖの）確立された電位よりも一定量だけソース電圧よりも高くなると、ソースｐｎ接続号は順方向にバイアスされるようになる。
【００４８】
図８は、ＶB＝１，１．５および２．０ボルトである基板バイアスＶB値の場合にソース接合ダイオードは順方向にバイアスされ、この結果大きな負のソース電流が流れることをグラフ図で示す。したがって、発明のある実施例では、基板バイアスＶBが０．５ボルト以下であるときには大きな順方向バイアス電流が見られないため、約０．５ボルトの基板バイアスＶB値を用いることにより順方向のバイアスによる影響が防止される。代替的な実施例において、順方向のバイアスによる影響を回避するために、基板バイアスＶBが加えられる前にまたはそれと同時にソース領域が消去電圧にバイアスされる。たとえば、基板電圧をソース電圧に比例したレベルに維持する、基板本体に付与された抵抗器を用いて分圧器を構成することができる。
【００４９】
図９は多数の基板バックバイアスＶB値に対するソース電圧ＶSの関数としてソース電流ＩSを示すグラフ図である。図７の実施例に示されるように、異なった電圧レベルでメモリの基板にバイアスをかけることによりソース電流ＩSが減少する。ソース電流ＩSの減少は、基板バイアスＶBが増加するにつれてソース接合のバンド間電流が少なくなることを示す。実験上の最大電流はトンネル酸化物の劣化を防止するために最大値に限定または固定された。発明のある実施例で見られるように、およそ４．５ボルトのソース電圧の場合にバンド間電流がさらに大幅に減少することが期待できる。
【００５０】
たとえば、図９に示されるように、ソース電圧ＶSが＋３．６Ｖに設定される場合、下記のとおりソース電流ＩSは基板バイアスＶB電圧レベルに依存する。
【００５１】
ＶB［ボルト］                 ＩS［μＡ］
０．０                        １２４．７０
０．５                        ７１．２９１
１．０                        ５０．４７４
１．５                        ３３．８５９
２．０                        １９．０３４
基板バイアス電圧ＶBのレベルが０．０ボルトから２．０ボルトまで増加する際のソース電流ＩSの減少は、メモリセルの消去時のバンド間電流の減少と相互に関係する。
【００５２】
図１０は、ソース電圧の増加に上昇に伴う、異なった基板バイアスＶB値に対するファウラーノルドハイム電流（消去速度）に対する影響を示すグラフ図である。図１０は、ソース電流が制限されない領域のゲート電流（すなわち消去ファウラーノルドハイム電流）に基板バイアス値ＶBは影響を及ぼさないことを示す。この発明の基板バイアスによる方策は、ソース電流ＩSを制限する必要がない場合に有益である。なぜなら、図１０に示されるように、バックバイアス電圧を増加してもゲート電流は大きくならないからである。
【００５３】
基板にバックバイアス電圧を印加すると、基板からの正の電圧がフローティングゲートに結合される。結合はおよそ２５％の比でフローティングゲートの電圧レベルに影響を及ぼすものと判断されている。この結合によりフローティングゲートの電圧レベルおよびメモリセルの消去特性に影響が及ぼされ得る。
【００５４】
したがって、この発明のある実施例では、フローティングゲートに結合される正の電圧を補償するために、消去時間が一定となるように制御ゲート電圧および／またはソース電圧が調節される。
【００５５】
たとえば、図１１は、種々のバックバイアス機構を採用するメモリセルの消去特性を示すグラフ図である。図１２に示されるように、ソース電圧Ｖsおよびゲート電圧Ｖgは、基板のバックバイアス電圧Ｖbが印加されたときに消去時間が一定のままとなるように調節され得る。このような制御は下記のバイアス要件に対応する。
【００５６】
Ｖg（制御ゲートバイアス）＝−８．５Ｖ
Ｖs（ソースバイアス）＝４．５Ｖ
Ｖb（基板バイアス）＝０Ｖ
このグラフは、２．０ボルトの基板バックバイアスＶbの場合に、ソースバイアスＶsを０．５ボルトだけ増加させるかまたは制御ゲートバイアスＶgを＋０．８ボルトだけ（−９．３ボルトまで）低下させるとフラッシュメモリセルの消去速度を維持できることを示している。
【００５７】
上記実施例は発明を単に例示するものである。以上の開示を読むとさまざまな代替的な設計が当業者には明らかとなるであろう。たとえば、発明は、ソース領域ではなくドレインによって消去が行なわれる、いわゆるスプリットゲートトランジスタに適用されてもよい。
【００５８】
さらに、上記実施例ではＰ型基板に埋込まれたＮ型ソースおよびドレイン領域を示したが、この発明はＮ型基板を含むメモリセルに使用されてもよい。この状況では、この発明の実施例の極性を逆にして、Ｎ型基板を採用するメモリセルの消去時にバンド間電流を減少させるようにしてもよい。
【００５９】
以上の詳細な説明において、特定的な実施例について発明を説明した。しかしながら、発明の広い精神および範疇から逸脱することなくさまざまな変形および変更が施されてもよい。したがって明細書および図面は限定を意味するものではなく例示的なものであるとみなされるべきである。
【図面の簡単な説明】
【図１】  従来のフラッシュＥＥＰＲＯＭメモリセルの図である。
【図２】  フラッシュメモリセルの消去中にバンド間電流が低減される、この発明に従ったフラッシュＥＥＰＲＯＭメモリセルの第１の実施例の図である。
【図３】  この発明の一実施例を用いて、消去時間およびメモリセルの消去中に生じたバンド間電流量をテストするために用いられるテスト設定を示す図である。
【図４】  従来のメモリセルとこの発明の実施例を用いたメモリセルとの間の例示的な消去時間のグラフ比較図である。
【図５】  この発明の実施例を用いるメモリセルおよび従来のタイプのメモリセルを消去するために必要なソース電流量の例示的なグラフ比較の図である。
【図６】  この発明の別の実施例の図である。
【図７】  この発明のさらに別の実施例の図である。
【図８】  さまざまな基板バイアス電圧またはバックバイアス電圧に対する、ソース電圧に対してプロット化されたソース電流のグラフの図である。
【図９】  この発明の実施例に対する複数の基板バイアス値に対するソース電圧の関数としてのソース電流のグラフの図である。
【図１０】  この発明の実施例に対する、ソース電圧に対しプロット化されたゲート電流のグラフの図である。
【図１１】  異なる印加される電圧組合せに対する、消去時間に対しプロット化された飽和しきい値電圧のグラフの図である。
【図１】
0004197843.tif 000002
【図２】
0004197843.tif 000003
【図３】
0004197843.tif 000004
【図４】
0004197843.tif 000005
【図５】
0004197843.tif 000006
【図６】
0004197843.tif 000007
【図７】
0004197843.tif 000008
【図８】
0004197843.tif 000009
【図９】
0004197843.tif 000010
【図１０】
0004197843.tif 000011
【図１１】
0004197843.tif 000012