(57)【特許請求の範囲】
【請求項１】
半導体基板の上に形成された第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域の表層部に形成された第１導電型の不純物拡散領域と、
前記半導体層の上に配置され、少なくとも前記第１導電型の不純物拡散領域と接する電極と、
を有するＭＯＳトランジスタであって、
前記半導体層の表層部に形成され、前記チャネル形成領域の表面に開口する溝と、
前記半導体層における前記溝の側壁を構成する部位に、前記チャネル形成領域よりも深く形成され、前記半導体層との界面でボディーダイオードを形成するための第２導電型のボディー領域とを備え、
前記溝は、その内部において不純物がドープされたポリシリコン又はアルミよりなるソース電極材が該溝の前記チャネル形成領域の表面に開口する開口部と面一となるまで埋め込まれていることを特徴とするＭＯＳトランジスタ。
【請求項２】
前記溝はＶ字型溝である請求項１に記載のＭＯＳトランジスタ。
【請求項３】
半導体基板の上に形成された第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域の表層部に形成された第１導電型の不純物拡散領域と、
前記半導体層の上に配置され、少なくとも前記第１導電型の不純物拡散領域と接する電極とを有するＭＯＳトランジスタの製造方法であって、
半導体基板の上に形成された第１導電型の半導体層における表面に溝を形成する工程と、
前記溝内に、不純物がドープされたポリシリコンを該溝の前記第１導電型の半導体層の表面に開口する開口部と面一となるまで埋め込む工程と、
該埋め込む工程の後に、前記第１導電型の半導体層における前記溝の側壁を構成する部位に、前記第１導電型の半導体層の表層部に形成された第２導電型のチャネル形成領域よりも深い第２導電型のボディー領域を形成する工程と、
を備えたことを特徴とするＭＯＳトランジスタの製造方法。
【請求項４】
前記溝の形成後に、ＣＤＥとアニールの少なくともいずれかにてダメージ層の除去と結晶欠陥の回復の少なくともいずれかを図るようにした請求項３に記載のＭＯＳトランジスタの製造方法。
【請求項５】
半導体基板の上に形成された第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型のチャネル形成領域と、
前記チャネル形成領域の表層部に形成された第１導電型の不純物拡散領域と、
前記半導体層の上に配置され、少なくとも前記第１導電型の不純物拡散領域と接する電極とを有するＭＯＳトランジスタの製造方法であって、
半導体基板の上に形成された第１導電型の半導体層における表面に溝を形成する工程と、
前記第１導電型の半導体層における前記溝の側壁を構成する部位に、前記第１導電型の半導体層の表層部に形成された第２導電型のチャネル形成領域よりも深い第２導電型のボディー領域を形成する工程と、
該第２導電型のボディー領域を形成する工程の後に、前記溝内に、アルミよりなるソース電極材を該溝の前記第１導電型の半導体層の表面に開口する開口部と面一となるまで埋め込む工程と、
を備えたことを特徴とするＭＯＳトランジスタの製造方法。
【請求項６】
前記溝はＶ字型溝である請求項３〜５のいずれか一項に記載のＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パワーＭＯＳＦＥＴやＩＧＢＴ等の縦型ＤＭＯＳ構造あるいは横型ＤＭＯＳ構造を有するＭＯＳトランジスタ及びその製造方法に係り、特に、サージ対策用のボディーダイオードを作り込んだＭＯＳトランジスタに関するものである。
【０００２】
【従来の技術】
図２４には、パワーデバイスである縦型ＭＯＳＦＥＴ（ＶＤＭＯＳともいう）の構成例を示す。ｎ+ 型基板５０の上にｎ型領域５１が形成され、ｎ型領域５１にはチャネルｐウエル領域５２が形成され、このチャネルｐウエル領域５２にｎ+ 型領域５３ａ，５３ｂおよびｐ+ 型領域５４が形成されている。また、ｎ型領域５１の上にゲート酸化膜５５を介してゲート電極５６が形成されるとともに、ｎ+ 型領域５３ａ，５３ｂおよびｐ+ 型領域５４に接するソース電極（ソース配線）５７が形成され、さらに、基板５０の裏面にはドレイン電極５８が形成されている。
【０００３】
さらに、Ｌ負荷などのサージ対策として、セルにチャネルｐウエル層５２よりも拡散深さの深いｐ+ ボディー層５９が形成され、このｐ+ ボディー層５９とｎ型領域５１との界面にボディーダイオードＤ１０を形成している。そして、ソース・ドレイン間の耐圧をボディーダイオードＤ１０の耐圧で決まるように設計し、サージ電流をこのボディーダイオードＤ１０に流すようにしている。
【０００４】
このｐ+ ボディーダイオード構造の設計を行う上で重要なのは、サージ耐量を上げるためにチャネルｐウエル領域５２と比較していかに低抵抗かつ耐圧の低いボディーダイオードを作り込むかということであるが、インプラ、熱拡散でこうしたｐ+ ボディーダイオード構造を作ると、横方向拡散のためにセルサイズが大きくなり、チャネル密度が低下してオン抵抗が増大するという問題がある。つまり、サージ耐量を上げるにはオン抵抗を犠牲にする必要があった。
【０００５】
【発明が解決しようとする課題】
そこで、発明の目的は、新規な構成にてサージ対策用のボディーダイオードを作り込んだＭＯＳトランジスタ及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載のＭＯＳトランジスタは、半導体層の表層部に形成され、チャネル形成領域の表面に開口する溝と、前記半導体層における前記溝の側壁を構成する部位に、前記チャネル形成領域よりも深く形成され、前記半導体層との界面でボディーダイオードを形成するための第２導電型のボディー領域とを備え、前記溝は、その内部において不純物がドープされたポリシリコン又はアルミよりなるソース電極材が該溝の前記チャネル形成領域の表面に開口する開口部と面一となるまで埋め込まれていることを特徴としている。
【０００７】
よって、溝の側壁部においてチャネル形成領域よりも深い第２導電型のボディー領域が配置され、このボディー領域と第１導電型の半導体層によりボディーダイオードが形成される。そして、このボディーダイオードを通してサージ電流を縦方向に流すことができる。
【０００８】
また、溝内に埋め込むものを不純物がドープされたポリシリコンとすることで、実用上好ましいものとなる。
【０００９】
つまり、溝の側壁部においてチャネル形成領域よりも深い第２導電型のボディー領域が配置され、このボディー領域と第１導電型の半導体層によりボディーダイオードが形成される。そして、このボディーダイオードおよび溝内の不純物ドープトポリシリコン層を通してサージ電流を縦方向に流すことができる。
また、溝内に埋め込むものをアルミよりなるソース電極材とすることで、実用上好ましいものとなる。
【００１０】
また、請求項２に記載のように、請求項１に記載のＭＯＳトランジスタにおいて、前記溝をＶ字型溝とすると、実用上好ましいものとなる。
【００１２】
請求項３に記載のＭＯＳトランジスタの製造方法は、半導体基板の上に形成された第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型のチャネル形成領域と、前記チャネル形成領域の表層部に形成された第１導電型の不純物拡散領域と、前記半導体層の上に配置され、少なくとも前記第１導電型の不純物拡散領域と接する電極とを有するＭＯＳトランジスタの製造方法であって、半導体基板の上に形成された第１導電型の半導体層における表面に溝を形成する工程と、前記溝内に、不純物がドープされたポリシリコンを該溝の前記第１導電型の半導体層の表面に開口する開口部と面一となるまで埋め込む工程と、該埋め込む工程の後に、前記第１導電型の半導体層における前記溝の側壁を構成する部位に、前記第１導電型の半導体層の表層部に形成された第２導電型のチャネル形成領域よりも深い第２導電型のボディー領域を形成する工程とを備えている。
【００１３】
その結果、請求項１に記載の（溝内に埋め込むものを不純物がドープされたポリシリコンとした場合の）ＭＯＳトランジスタが製造される。
また、溝内に埋め込むものを不純物がドープされたポリシリコンとし、前記不純物がドープされたポリシリコンを前記溝内に埋め込む工程の後に、前記第２導電型のボディー領域を形成する工程を備えるようにすることで、実用上好ましいものとなる。
【００１４】
また、請求項４に記載のように、請求項３に記載のＭＯＳトランジスタの製造方法において、前記溝の形成後に、ＣＤＥとアニールの少なくともいずれかにてダメージ層の除去と結晶欠陥の回復の少なくともいずれかを図るようにすると、実用上好ましいものとなる。
【００１５】
請求項５に記載のＭＯＳトランジスタの製造方法は、半導体基板の上に形成された第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型のチャネル形成領域と、前記チャネル形成領域の表層部に形成された第１導電型の不純物拡散領域と、前記半導体層の上に配置され、少なくとも前記第１導電型の不純物拡散領域と接する電極とを有するＭＯＳトランジスタの製造方法であって、半導体基板の上に形成された第１導電型の半導体層における表面に溝を形成する工程と、前記第１導電型の半導体層における前記溝の側壁を構成する部位に、前記第１導電型の半導体層の表層部に形成された第２導電型のチャネル形成領域よりも深い第２導電型のボディー領域を形成する工程と、該第２導電型のボディー領域を形成する工程の後に、前記溝内に、アルミよりなるソース電極材を該溝の前記第１導電型の半導体層の表面に開口する開口部と面一となるまで埋め込む工程とを備えている。
その結果、請求項１に記載の（溝内に埋め込むものをアルミよりなるソース電極材とした場合の）ＭＯＳトランジスタが製造される。
また、溝内に埋め込むものをアルミよりなるソース電極材とし、前記第２導電型のボディー領域を形成する工程の後に、前記ソース電極材を前記溝内に埋め込む工程を備えるようにすることで、実用上好ましいものとなる。
また、請求項６に記載のように、請求項３〜５のいずれか一項に記載の製造方法において、前記溝をＶ字型溝とすると、実用上好ましいものとなる。
【００１７】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
図１には、本実施形態における縦型ｎチャネルＭＯＳＦＥＴを示す。
【００１８】
半導体基板としてのｎ+ 型シリコン基板１の上には、第１導電型の半導体層としてのｎ型エピタキシャル層２が形成されている。このｎ型エピタキシャル層２の表層部には、所定深さのチャネルｐウエル領域（第２導電型のチャネル形成領域）３が形成されている。また、ｎ型エピタキシャル層２の表層部におけるチャネルｐウエル領域３にはＶ字型溝４が形成され、この溝４はチャネルｐウエル領域３の表面に開口している。このＶ字型溝４はチャネルｐウエル領域３を貫通しエピタキシャル層２に達するものである。なお、溝４の平面形状は、円形、多角形など任意である。
【００１９】
Ｖ字型溝４の内部にはボロンドープトポリシリコン層５が充填され、ポリシリコン層５の上面はｎ型エピタキシャル層２の上面と面一となっている。
ｎ型エピタキシャル層２におけるＶ字型溝４の側壁を構成する部位には、ボディーダイオード形成用のｐ型ボディー領域６が形成されている。ｐ型ボディー領域６は、不純物として、ボロンドープトポリシリコン層５から供給されたＢ（ボロン）を用いている。このｐ型ボディー領域６はチャネルｐウエル領域３よりも深く形成されている。また、チャネルｐウエル領域３の表層部には、第１導電型の不純物拡散領域としてのｎ+ 型ソース領域７ａ，７ｂが形成されるとともに、ボディーｐ+ 型領域８が形成されている。
【００２０】
チャネルｐウエル領域３の上には、ゲート絶縁膜としてのゲート酸化膜９ａ，９ｂを介してポリシリコンゲート電極１０ａ，１０ｂが形成されている。ポリシリコンゲート電極１０ａ，１０ｂはＢＰＳＧ膜１１にて覆われている。このＢＰＳＧ膜１１の上にはアルミよりなるソース電極（配線）１３が配置され、コンタクトホール１２を通してｎ+ 型ソース領域７ａ，７ｂおよびボディーｐ+ 型領域８と接している。さらに、ソース電極１３の上にはパッシベーション膜としてのＳｉＮ膜１４が形成されている。一方、ｎ+ 型シリコン基板１の裏面にはドレイン電極１５が形成され、ドレイン電極１５はＴｉ／Ｎｉ／Ａｕよりなる。
【００２１】
なお、ｐチャネルＭＯＳＦＥＴの場合には、図１のｐとｎの導電型がすべて反対になり、ｐ+ 型基板を用いることになる。
次に、この縦型ｎチャネルＭＯＳＦＥＴの製造方法を、図２〜図８を用いて説明する。
【００２２】
まず、図２に示すように、ｎ+ 型シリコン基板（ｐチャネルＭＯＳＦＥＴではｐ+ 型基板を用い、以下、ｐ・ｎがすべて反対になる）１を用意し、その上にｎ型エピタキシャル層２を成長させる。そして、ｎ型エピタキシャル層２の上にボディーダイオードを形成するためにレジストを塗布し、パターニングする。
【００２３】
さらに、レジストをマスクにしてｎ型エピタキシャル層２をドライエッチングしてＶ字型溝４をセルの中央部分に形成する。より詳しくは、ＲＩＥ（反応性イオンエッチング）などの異方性の強いエッチング方法によりＶ字型溝４を形成する。ここで、溝４の深さ方向の形状は、テーパ角度θが０度より大きくなりＶ字型をなすようエッチング条件を設定する。Ｖ字型溝４の深さは１〜５μｍ程度である。
【００２４】
その後、エッチングダメージを回復させるために、ＣＤＥ（ケミカルドライエッチング）など等方性のエッチングを行い、さらに、１０００℃以上で熱処理を行う。つまり、エッチングの際にできた側壁部のダメージ層（結晶欠陥が多く入った領域）をＣＤＥなどの等方性のエッチングで除去するとともにアニールにより結晶欠陥の回復を図る。なお、ＣＤＥとアニールの一方のみを行ってもよい。
【００２５】
引き続き、図３に示すように、ｎ型エピタキシャル層２の上にボロンドープトポリシリコン層１６をデポし、このボロンドープトポリシリコン層１６でＶ字型溝４の内部を完全に埋め込む。ここで、ボロンドープトポリシリコン層１６におけるＢ（ボロン）のドープ量は、１０18〜１０21ｃｍ-3程度である。なお、ｐチャネルＭＯＳＦＥＴの場合は、Ｐ（リン）あるいはＡｓ（ヒ素）をドープしたポリシリコン層を用いる。
【００２６】
そして、図４に示すように、ボロンドープトポリシリコン層１６の表面をＣＭＰ（ケミカル・メカニカル・ポリッシュ）などで加工し、Ｖ字型溝４に充填されたボロンドープトポリシリコン層１６以外のボロンドープトポリシリコン層１６を除去する。なお、ドライエッチングで不要なボロンドープトポリシリコン層１６を除去してもよいが、溝４の上面開口部での平坦性を保つ工夫が必要である。このようにして、Ｖ字型溝４の内部にボロンドープトポリシリコン層５が配置される。
【００２７】
ここで、溝４のテーパ角度θ（図２参照）が０度より大きいので、溝４の内部をボロンドープトポリシリコン層５で埋める時に空洞が形成されるのを防止することができる。つまり、図１０（ａ）に示すように、基板２０にθ＝０°の溝２１を形成した場合には、図１０（ｂ）に示すポリシリコン層２２のデポ開始後において、図１０（ｃ）に示すように、空洞２３が形成されてしまう。これに対し、本例のように、Ｖ字型の溝４を用いることにより溝４の内部に空洞ができない。
【００２８】
その後、図４のｎ型エピタキシャル層２の上に犠牲酸化膜を形成し、エッチング除去後に、図５に示すように、ゲート酸化膜９を約１０〜１００ｎｍ程度形成する。そして、ゲート電極形成用ポリシリコン膜を約１００〜１０００ｎｍ程度デポし、さらにレジストマスクでエッチングする。これにより、ポリシリコンゲート電極１０ａ，１０ｂが形成される。
【００２９】
引き続き、図６に示すように、チャネルｐウエル領域３の形成のため、ｎ型エピタキシャル層２にＢ（ボロン）を１０12〜１０14ｃｍ-2程度インプラし、さらに、ドライブインを行う。このドライブインにて溝４の内部に埋め込んだボロンドープトポリシリコン層５からボロンが滲み出し、Ｖ字型溝４の側壁に沿って高濃度のｐ型ボディー領域６が形成される。なお、ｐチャネルＭＯＳＦＥＴの場合は、ｎウエル形成のために、Ｐ（リン）、Ａｓ（砒素）等を注入する。
【００３０】
そして、図７に示すように、ｎ型エピタキシャル層２に対しレジストマスク１７を用いてＡｓ（砒素）をインプラしてｎ+ 型ソース領域７ａ，７ｂを形成する。なお、ｐチャネルＭＯＳＦＥＴの場合は、Ｂ（ボロン）を注入する。
【００３１】
さらに、図８に示すように、ボディー電位をとるべくレジストマスクを用いてｎ型エピタキシャル層２にＢ（ボロン）をインプラして、ボディーｐ+ 型領域８を形成する。なお、ｐチャネルＭＯＳＦＥＴの場合は、Ａｓ（砒素）を注入する。
【００３２】
ここで、工程を簡素化するために、図７のソースインプラをマスク無しで行い、図８のボロンのインプラを省略してもよい。つまり、ｐ型ボディー領域６の表面濃度を高くできるので、ｎ+ 型ソース領域７ａ，７ｂのインプラをマスク無しで行うことができ、これにより、ホト工程削除によるコスト低減効果が期待できる。ただし、その場合は、ボロンドープトポリシリコン層５のコンタクトがとれるように、溝４に埋め込むポリシリコン層５のボロンドープ濃度をソースインプラ時のＡｓ濃度を越えるようにしておく。
【００３３】
そして、図１に示すように、ポリシリコンゲート電極１０ａ，１０ｂの表面を酸化させるために熱酸化を行う。さらに、ＢＰＳＧ膜１１をデポし、リフロー後、コンタクトエッチング、ソース電極（アルミ配線）１３を形成する。なお、ソース電極（アルミ配線）１３の代わりに、配線寿命が長く、低抵抗なＣｕでもよい。さらに、パッシベーション膜（ＳｉＮ）１４を形成し、パターニングする。
【００３４】
最後に、基板１の裏面に、Ｔｉ／Ｎｉ／Ａｕよりなるドレイン電極１５を形成する。
次に、縦型ｎチャネルＭＯＳＦＥＴの作用について、図９を用いて説明する。。
【００３５】
図９に示すように、溝４の側壁部においてチャネルｐウエル領域３よりも深いｐ型ボディー領域６が配置され、このｐ型領域６とチャネルｐウエル領域３の界面にボディーダイオードＤ１が形成されることになる。
【００３６】
そして、ＭＯＳＦＥＴのオン時には電流経路Ｌonにてドレインからソースに電流が流れる。つまり、ドレイン電極１５からｎ+ 型シリコン基板１→ｎ型エピタキシャル層２→チャネルｐウエル領域３→ｎ+ 型ソース領域７ａ，７ｂを経由してソース電極１３に流れる。
【００３７】
一方、作り込んだボディーダイオードＤ１を通してサージ電流が電流経路Ｌbreak にてドレインからソースに電流が流れる。つまり、サージ電流がドレイン電極１５からｎ+ 型シリコン基板１→ｎ型エピタキシャル層２→ｐ型領域６→ボロンドープトポリシリコン層５を経由してソース電極１３に流れる。
【００３８】
ここで、Ｖ字型溝４（ボディーダイオードＤ１）をドライエッチングで深く形成しているので、このＭＯＳＦＥＴの耐圧は、Ｖ字型溝４（ｐ型ボディー領域６）の先端部の形状（曲率）とｎ型エピタキシャル層２の濃度で決まる。つまり、ドレイン電極１５に正電圧をかけ、ドレイン・ソース間を逆バイアスした場合、電界は曲率の一番大きい溝４（ｐ型領域６）の先端部で最大になり、最初にここでアバランシェ降伏が起きる。
【００３９】
このボディーダイオードＤ１においては、ボロンドープトポリシリコン層５が当初、Ｂ（ボロン）を高濃度（１０18〜１０21ｃｍ-3）にドープしているため抵抗率が小さく、そのため、静電気放電（ＥＳＤ）、Ｌ負荷などのサージ電流が流れても、チャネルｐウエル領域３の部分の電位上昇は、ほとんど起きない。従って、ｎ+ 型ソース領域７ａ，７ｂ、チャネルｐウエル領域３、ｎ型エピタキシャル層２で形成される寄生ｎｐｎトランジスタＴｒ１のベース・エミッタがバイアスされることがなく、寄生トランジスタＴｒ１が動作することはない。よって、サージ耐量を上げることができる。
【００４０】
ただし、空乏層が先にｎ+ 型シリコン基板１に到達してアバランシェ降伏が起きないよう、ｎ型エピタキシャル層２の厚さと濃度を設定しておく必要がある。そうしないと、ｎ型エピタキシャル層２の厚さのバラツキによって耐圧が変動するおそれがある。
【００４１】
また、同じ理由でボディーダイオードＤ１を狭い間隔で深く形成できるので、セルのサイズが小さくでき、セルの密度を上げることができ、オン抵抗の低減もできる。
【００４２】
トレンチ（溝）４の形成時に０度より大きなテーパ角度θを設けるので、図１０を用いて説明したようにポリシリコン層５の埋め込み時に空洞ができにくく、これにより、埋め込みが完全に行うことができ、ボディーダイオードＤ１の抵抗が上がることはない。
【００４３】
また、溝（ボディーダイオード）の断面形状として、図１１に示すように、垂直な側壁を有する構造（ダイオード形状）とした場合には、垂直な側壁に対し直接アルミスパッタを行うと、スパッタの異方性により溝の中に空洞ができやすく、かつ溝の底面部においてアルミの段切れが起きやすい。このようにアルミが断線すれば、ボディーダイオードの先端がソースアルミ電極１３と直結されないので、ボディーダイオード部でブレークしたサージ電流を十分に流すことができない。従って、垂直な壁を有する構造を採用すると、サージ耐量を上げることは困難である。しかし、本実施形態においては、図１２に示すように、ボディーダイオードの溝の側壁をテーパ状（角度θ＞０）にしているため、異方性の強いアルミスパッタでも段切れ（空洞の形成）が起きにくく、ボディーダイオードがアルミと離れるという不具合は起きにくい。従って、図１１に示す構造に比べ、図１２に示す本実施形態の構造の方がより好ましいものとなっている。
【００４４】
このように、パワーデバイスの対サージ素子構造として、主に自動車に搭載される負荷駆動用のパワーＩＣ、若しくはディスクリートパワーデバイスの分野において、ｐ+ ボディー層６をドライエッチングで形成することによりＭＯＳＦＥＴのオン抵抗増加、耐圧低下させることなく、静電気あるいはＬ負荷に対するサージ耐量を向上させることができる。
【００４５】
また、従来のインプラ、熱拡散という方法では横広がりのためにｐ+ ボディー領域が大きくなってしまっていたが、本実施形態においては、垂直にエッチングできるドライエッチング技術を用いて深く、かつ濃度の高いｐ+ ボディー領域６を形成して低抵抗かつサイズの小さいボディーダイオードＤ１を形成することができる。これにより、セルサイズを大きくすることなく（オン抵抗を上げることなく) サージ耐量の高いパワーＭＯＳＦＥＴを実現することができる。
【００４６】
このように、本実施の形態は、下記の特徴を有する。
（イ）縦型ＭＯＳトランジスタの構造として、図１に示すように、ｎ型エピタキシャル層２の表層部に、チャネルｐウエル領域３の表面に開口するＶ字型溝４を形成するとともに、Ｖ字型溝４内にソース電極１３と接する状態でボロンドープトポリシリコン層５を充填し、ｎ型エピタキシャル層２におけるＶ字型溝４の側壁を構成する部位に、ｎ型エピタキシャル層２との界面でボディーダイオードを形成するためのｐ型ボディー領域６をチャネルｐウエル領域３よりも深く形成した。
【００４７】
よって、図９に示すように、Ｖ字型溝４の側壁部においてチャネルｐウエル領域３よりも深いｐ型ボディー領域６が配置され、このｐ型ボディー領域６とｎ型エピタキシャル層２によりボディーダイオードＤ１が形成される。そして、このボディーダイオードＤ１およびＶ字型溝４内のボロンドープトポリシリコン層５を通してサージ電流を縦方向に流すことができる。
（ロ）縦型ＭＯＳトランジスタの製造方法として、図２に示すように、ｎ+ 型シリコン基板１の上に形成されたｎ型エピタキシャル層２における表面にＶ字型溝４を形成し、図４に示すように、溝４内を、ボロンドープトポリシリコン層５にて充填する。さらに、図６に示すように、ボロンドープトポリシリコン層５のボロンを、Ｖ字型溝４の側壁に滲み出させ、チャネルｐウエル領域３よりも深いｐ型ボディー領域６を形成し、図１に示すように、ｎ型エピタキシャル層２の上にボロンドープトポリシリコン層５と接するソース電極１３を配置した。
【００４８】
その結果、（イ）の縦型ＭＯＳトランジスタが製造される。
（ハ）Ｖ字型溝４をエッチングにより形成したので、実用上好ましいものとなる。
（ニ）溝４をＶ字型溝としたので、実用上好ましいものとなる。
（ホ）Ｖ字型溝４の形成後に、ＣＤＥとアニールの少なくともいずれかにてダメージ層の除去と結晶欠陥の回復の少なくともいずれかを図るようにしたので、実用上好ましいものとなる。
【００４９】
これまで説明してきたものの他にも、下記のように実施してもよい。
これまではプレーナ型のＤＭＯＳの場合で説明したが、図１３に示すように、ゲートをトレンチで形成したＤＭＯＳとしてもよい。より詳しくは、ｎ型エピタキシャル層２にトレンチ３０ａ，３０ｂが形成され、トレンチ３０ａ，３０ｂの内部にゲート酸化膜３１ａ，３１ｂを介してポリシリコンゲート電極３２ａ，３２ｂが形成されている。
【００５０】
また、プレーナ型のＤＭＯＳではなく、図１４に示すように、ｐ+ 型基板３５の上にｎ型エピタキシャル層２が形成されたＩＧＢＴとしてもよい。
あるいは、図１５に示すように、トレンチＩＧＢＴとしてもよい。より詳しくは、ｎ型エピタキシャル層２でのトレンチ３０ａ，３０ｂの内部にゲート酸化膜３１ａ，３１ｂを介してポリシリコンゲート電極３２ａ，３２ｂが形成されている。
【００５１】
また、図１６に示すように、表面側にドレイン電極を配置したアップドレイン（Ｕｐ  Ｄｒａｉｎ）型のＭＯＳＦＥＴに適用してもよい。より詳しくは、ｎ+ 型基板４０の上にｎ型エピタキシャル層４２が形成され、ｎ型エピタキシャル層４２に形成したｎ+ 型領域４２の上にドレイン電極４３が配置されている。このアップドレイン型ＭＯＳＦＥＴはパワーＩＣに搭載されるものである。
【００５２】
また、図１７に示すように、溝４をポリシリコンで埋め込まず、アルミ１３をそのままデポして、溝４の内部にソース電極材１３を埋め込んだ構造としてもよい。この構造において溝４の側壁に沿ってｐ型ボディー領域６が配置されている。つまり、製造の際に、図１８に示すように、基板１の上にｎ型エピ層２を配置するとともに、ｎ型エピ層２の上にゲート酸化膜９ａ，９ｂおよびポリシリコンゲート電極１０ａ，１０ｂを配置する。その後、図１９に示すように、インプラおよびドライブインを行ってチャネルｐ領域３を形成する。そして、図２０に示すように、ｎ型エピ層２にＶ字型の溝４を形成する。さらに、図２１に示すように、レジストＲ１を用いて２回のインプラおよびドライブインを行い、ｐ型ボディー領域６とボディーｐ+ 型領域８を形成する。引き続き、図２２に示すように、レジストＲ２を用いてインプラおよびドライブインを行い、ｎ+ 型ソース領域７ａ，７ｂを形成する。そして、図２３に示すように、アルミのスパッタを行い、ソース電極１３を形成する。
【００５３】
このように、基板１の上に形成されたｎ型の半導体層２における表面にＶ字型溝４を形成し、Ｖ字型溝４の側壁にチャネル形成領域３よりも深いｐ型のボディー領域６を形成し、Ｖ字型溝４内に電極用アルミ１３を配置することにより、図１７に示すＭＯＳトランジスタを製造することができる。即ち、ｎ型半導体層２の表層部に、チャネル形成領域３の表面に開口する溝４が形成され、ｎ型半導体層２における溝４の側壁を構成する部位にｐ型のボディー領域６をチャネル形成領域３よりも深く形成し、ｎ型半導体層２との界面でボディーダイオードを形成した。
【００５４】
また、この場合においても、Ｖ字溝４を用いることにより、図１１，１２を用いて説明したように、溝の中での空洞の形成、アルミの段切れ、ボディーダイオードでのアルミとの離間といった不具合を回避して、より好ましいものとすることができる。
【図面の簡単な説明】
【図１】  実施の形態における縦型ＭＯＳＦＥＴの断面図。
【図２】  製造工程を説明するための断面図。
【図３】  製造工程を説明するための断面図。
【図４】  製造工程を説明するための断面図。
【図５】  製造工程を説明するための断面図。
【図６】  製造工程を説明するための断面図。
【図７】  製造工程を説明するための断面図。
【図８】  製造工程を説明するための断面図。
【図９】  作用を説明するための断面図。
【図１０】  製造工程を説明するための断面図。
【図１１】  作用を説明するための断面図。
【図１２】  作用を説明するための断面図。
【図１３】  別例のＭＯＳトランジスタの断面図。
【図１４】  別例のＭＯＳトランジスタの断面図。
【図１５】  別例のＭＯＳトランジスタの断面図。
【図１６】  別例のＭＯＳトランジスタの断面図。
【図１７】  別例のＭＯＳトランジスタの断面図。
【図１８】  製造工程を説明するための断面図。
【図１９】  製造工程を説明するための断面図。
【図２０】  製造工程を説明するための断面図。
【図２１】  製造工程を説明するための断面図。
【図２２】  製造工程を説明するための断面図。
【図２３】  製造工程を説明するための断面図。
【図２４】  従来のＭＯＳトランジスタの断面図。
【符号の説明】
１…ｎ+ 型基板、２…ｎ型エピタキシャル層、３…チャネルｐウエル領域、４…Ｖ字型溝、５…ボロンドープトポリシリコン層、６…ｐ型ボディー領域、７ａ，７ｂ…ｎ+ 型ソース領域、８…ボディーｐ+ 型領域、９ａ，９ｂ…ゲート酸化膜、１０ａ，１０ｂ…ポリシリコンゲート電極、１３…ソース電極、１５…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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