(57)【特許請求の範囲】
【請求項１】
トレンチゲート構造を有する半導体装置の製造方法において、半導体基板に形成したトレンチにゲート酸化膜を形成し、前記トレンチをポリシリコンで充填する工程と、前記半導体基板上および前記ポリシリコン上にスクリーン酸化膜を形成する工程と、該スクリーン酸化膜を介して不純物原子をイオン注入し、拡散し、ソース領域を形成する工程と、前記スクリーン酸化膜上にＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法でＣＶＤ酸化膜を形成する工程と、ボロン・リン添加ガラス（ＢＰＳＧ）膜を前記ＣＶＤ酸化膜上に形成する工程と、前記ＢＰＳＧ膜に、前記ＣＶＤ酸化膜を残して前記ソース領域とソース電極を固着するコンタクトホールを開口する工程と、前記ＢＰＳＧ膜を窒素・酸素混合雰囲気中で熱処理を行い、前記ＢＰＳＧ膜のコンタクトホール縁を丸めるＢＰＳＧリフロー工程と、前記コンタクトホールの前記ＣＶＤ酸化膜および前記スクリーン酸化膜を除去して前記ソース領域を露出する工程と、前記ソース領域表面に形成されたダメージ層を除去する工程と、前記コンタクトホールの前記ソース領域上に前記ソース電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に電極形成前の半導体基板表面の処理工程に関する。
【０００２】
【従来の技術】
絶縁ゲート型デバイスであるＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）などの半導体装置において、ソース領域やドレイン領域とこれらの領域上に形成されるソース電極やドレイン電極との界面にコンタクト抵抗（接触抵抗）が存在する。このコンタクト抵抗は、ドレイン電極からソース電極に主電流を流したときに、電圧降下が生じて、この電圧降下と主電流の積で損失が発生する。そして、この損失により半導体装置が発熱する。そのため、大きな主電流を流す半導体装置では、このコンタクト抵抗を小さく抑制することが重要となる。
【０００３】
図１７から図２２は、従来の半導体装置の製造方法で、工程順に示した要部工程断面図である。ここでは、ゲート電極、ソース領域およびソース電極回りの要部工程断面図を示す。
【０００４】
図１７は、ｎシリコン基板３００の表面層にトレンチ（溝）を形成した後、ゲート酸化膜３３を形成し、そのトレンチにポリシリコン３４を埋め込む。その後、ポリシリコン３３をエッチバックし、表面を被覆しているゲート酸化膜を除去するゲートオキサイドエッチングを行った工程断面図である。尚、図中の３１はｎ- 領域で、３２はｐウエル領域である。
【０００５】
図１８は、図１７に続き、スクリーン酸化膜３６（イオン注入時のダメージ軽減用の酸化膜のこと）を形成し、このスクリーン酸化膜３６を介してヒ素原子のイオン注入と拡散を行い、ｎ+ ソース領域３５を形成した工程断面図である。詳細に説明すると、ｎ+ ソース領域３５は、イオン注入のみで形成した拡散深さの浅い領域と、トレンチを挟んでイオン注入後に拡散（ドライブ拡散で熱処理のこと）を行って形成した深い領域で構成されている。
【０００６】
図１９は、図１８に続き、絶縁膜であるＢＰＳＧ（ボロン・リン添加ガラス）膜３７をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、スクリーン酸化膜３６上に成膜し、熱処理した工程断面図である。
【０００７】
図２０は、図１９に続き、レジストマスクを用いてドライエッチングによりそのＢＰＳＧ膜３７にコンタクトホール３７ｃを開口した後、ソフトエッチング（シリコン表面層を浅くエッチングすること）により、イオン注入で導入されたダメージ層３８を除去した工程断面図である。尚、３７ａはコンタクトホールが形成されたＢＰＳＧ膜を示す。
【０００８】
図２１は、図２０に続き、窒素・酸素混合雰囲気中で熱処理を行い、トレンチ開口部上端部のＢＰＳＧ膜３７ａを丸める工程であるＢＰＳＧリフロー工程を行った工程断面図である。このＢＰＳＧリフロー工程でｎ+ ソース領域３５を形成するヒ素原子が外方拡散により、表面層の不純物濃度が低下する。このヒ素濃度が低い領域３９のの深さは、ヒ素で形成されるｎ+ ソース領域３５表面から１００ｎｍ程度であり、ダメージ層３８の深さ（２０ｎｍ程度）より深い。また、ＢＰＳＧリフロー工程での熱処理で酸化膜が形成される。尚、図中の３７ｂは丸めた状態のＢＰＳＧ膜を示す。
【０００９】
図２２は、図２１に続いて、ＢＰＳＧリフロー工程での熱処理で形成された酸化膜４０を、フッ酸を用いたウエットエッチングにより除去する。
図２３は、図２２に続いて、ソース電極となるＡｌ−Ｓｉ膜３０をスパッタリングで形成する。
【００１０】
【発明が解決しようとする課題】
前記のように、ＢＰＳＧリフロー工程により、ソース電極と接触するソース領域表面の不純物濃度が低下するために、ソース電極とソース領域の界面でのコンタクト抵抗が増大する。
この発明の目的は、前記の課題を解決して、コンタクト抵抗を小さくできる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するために、トレンチゲート構造を有する半導体装置の製造方法において、半導体基板に形成したトレンチにゲート酸化膜を形成し、前記トレンチをポリシリコンで充填する工程と、前記半導体基板上および前記ポリシリコン上にスクリーン酸化膜を形成する工程と、該スクリーン酸化膜を介して不純物原子をイオン注入し、拡散し、ソース領域を形成する工程と、前記スクリーン酸化膜上にＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法でＣＶＤ酸化膜を形成する工程と、ボロン・リン添加ガラス（ＢＰＳＧ）膜を前記ＣＶＤ酸化膜上に形成する工程と、前記ＢＰＳＧ膜に、前記ＣＶＤ酸化膜を残して前記ソース領域とソース電極を固着するコンタクトホールを開口する工程と、前記ＢＰＳＧ膜を窒素・酸素混合雰囲気中で熱処理を行い、前記ＢＰＳＧ膜のコンタクトホール縁を丸めるＢＰＳＧリフロー工程と、前記コンタクトホールの前記ＣＶＤ酸化膜および前記スクリーン酸化膜を除去して前記ソース領域を露出する工程と、前記ソース領域表面に形成されたダメージ層を除去する工程と、前記コンタクトホールの前記ソース領域上に前記ソース電極を形成する工程とを含む製造工程とする。
【００１６】
前記のように、絶縁膜を被覆して、外方拡散によるソース領域の表面濃度の低下を防止することで、ソース領域の表面濃度を高濃度状態に保ち、ソース電極とソース領域とのコンタクト抵抗を低減することができる。
【００１７】
【発明の実施の形態】
図１から図７は、この発明の第１実施例の半導体装置の製造方法で、工程順に示した要部工程断面図である。
図１は、ｎシリコン基板１００の表面層にトレンチ１ａ（溝）を形成した後、ゲート酸化膜３を形成し、そのトレンチにポリシリコン４を埋め込む。その後、ポリシリコン４をエッチバックし、表面を被覆しているゲート酸化膜３を除去するゲートオキサイドエッチングを行った工程断面図である。尚、トレンチ１ａを掘る前にｎシリコン基板１００の表面層にｐウエル領域２を形成する。ｎシリコン基板１００で、ｐウエル領域２が形成されない領域がｎ- 領域１である。
【００１８】
図２は、図１に続き、スクリーン酸化膜６（イオン注入時のダメージ軽減用の酸化膜のこと）を形成し、このスクリーン酸化膜６を介してヒ素原子のイオン注入と拡散を行い、ｎ+ ソース領域５を形成した工程断面図である。尚、ｎ+ ソース領域５は、前記したようにイオン注入のみで形成した深さの浅い領域とトレンチ１ａを挟んで、イオン注入後に拡散を行って形成した深い領域で構成されている。
【００１９】
図３は、図２に続き、絶縁膜であるＢＰＳＧ（ボロン・リン添加ガラス）膜７をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、スクリーン酸化膜６上に成膜し、熱処理した工程断面図である。この図３までの工程は、従来の半導体装置の製造方法と同じである。
【００２０】
図４は、図３に続き、図示しないレジストマスクを用いてドライエッチングにより、そのＢＰＳＧ膜７にコンタクトホール７ｃを開口した工程断面図である。図中の７ａはコンタクトホール７ｃが開口したＢＰＳＧ膜である。ただし、この後、従来工程で行っていたソフトエッチングによるダメージ層８の除去は行わない。
【００２１】
図５は、図４に続き、窒素・酸素混合雰囲気中で熱処理を行い、トレンチ上に形成されたＢＰＳＧ膜７ａを丸める工程であるＢＰＳＧリフロー工程を行った工程断面図である。図中の７ｂは丸まった状態のリフロー後のＢＰＳＧ膜を示す。このＢＰＳＧリフロー工程で、ｎ+ ソース領域５を形成するヒ素原子が外方拡散（シリコン表面の不純物原子が高温状態でシリコン外に飛び出す現象のこと）により、ｎ+ ソース領域５の表面層のヒ素濃度が低下する。図中の９がヒ素濃度が低い領域を示す。このヒ素濃度が低下する深さは、ｎ+ ソース領域５の表面から１００ｎｍ程度であり、先のダメージ層８の深さ（２０ｎｍ程度）より深い。また、ＢＰＳＧリフロー工程での熱処理で図示しない酸化膜が形成される。
【００２２】
図６は、図５に続いて、ＢＰＳＧリフロー工程での熱処理で形成された図示しない酸化膜を、ドライエッチングにより全面に亘って除去した後、ソフトエッチングを行う。この２つのエッチング工程により、ダメージ層８とダメージ層８より深いヒ素濃度の低い領域９を除去する。
図７は、図６に続いて、ソース電極となるＡｌ−Ｓｉ膜１０をスパッタリングで形成した工程断面図である。
【００２３】
尚、この実施例ではｎ+ ソース領域５をヒ素で形成した場合を示したが、他の不純物原子の場合でも同じである。ただし、ヒ素原子が外方拡散の程度が大きいためにヒ素原子でソース領域を形成した場合を実施例に挙げた。
【００２４】
このように、外方拡散により、不純物濃度が低下したｎ+ ソース領域の表面層（図中の８の領域）を除去した後、ソース電極を形成することで、ソース領域と接触するソース領域表面の不純物濃度を高めて、コンタクト抵抗を、従来方法に比べて、大幅に低下させることができる。
【００２５】
図８から図１６は、この発明の第２実施例の半導体装置の製造方法で、工程順に示した工程断面図である。
図８は、ｎシリコン基板２００の表面層にトレンチ１１ａ（溝）を形成した後、ゲート酸化膜１３を形成し、そのトレンチ１１ａにポリシリコン１４を埋め込む。その後、ポリシリコン１４をエッチバックして、図示しない表面を被覆しているゲート酸化膜を除去するゲートオキサイドエッチングを行った工程断面図である。
【００２６】
図９は、図８に続き、スクリーン酸化膜１６を形成し、このスクリーン酸化膜１６を介してヒ素原子のイオン注入と拡散を行い、ｎ+ ソース領域１５を形成した工程断面図である。この図９までの工程は、従来の半導体装置の製造方法と同じである。
【００２７】
図１０は、図９に続き、ｎ+ ソース領域１５を形成した後、ＣＶＤ法で形成したＣＶＤ酸化膜２１（ＣＶＤ−ＳｉＯ2 膜：ＣＶＤ法で成膜した酸化膜のこと）をスクリーン酸化膜１６上に、１００〜２００ｎｍ成長させた工程断面図である。尚、図中のＡ部は素子形成領域で、Ｂ部はシリコンウエハからシリコンチップを切り出すときの切断線を設けた領域であるスクライブライン領域である。
【００２８】
図１１は、図１０に続き、図示しないレジストマスクを用いて、ドライエッチングによりスクライブライン領域（Ｂ部）上のＣＶＤ酸化膜２１およびスクリーン酸化膜１６を除去した工程断面図である。
図１２は、図１１に続いて、絶縁膜であるＢＰＳＧ膜１７をＣＶＤ法により、ＣＶＤ酸化膜２１上に成膜し、熱処理を行った工程断面図である。
【００２９】
図１３は、図１２に続き、図示しないレジストマスクを用いてドライエッチングによりそのＢＰＳＧ膜１７にコンタクトホール１７ｃを開口した工程断面図である。図中の１７ａはコンタクトホールを開口したＢＰＳＧ膜を示す。このとき、スクライブライン領域（Ｂ部）上のＢＰＳＧ膜１７が除去された時点をエッチングのエンドポイント（エッチング終了点）として検出し、ｎ+ ソース領域１５上のコンタクトホール１１ｃの箇所にはＣＶＤ酸化膜２１ａおよびスクリーン酸化膜１６は残るようにする。
【００３０】
図１４は、図１３に続いて、窒素・酸素混合雰囲気中で熱処理を行い、トレンチ開口部上端部のＢＰＳＧ膜１７ａを丸めたＢＰＳＧリフロー工程を行った工程断面図である。図中の１７ｂは丸めた状態のＢＰＳＧ膜を示す。
【００３１】
図１５は、図１４に続いて、全面をドライエッチングにより、コンタクトホール１７ｃの箇所のＣＶＤ酸化膜２１ａおよびスクリーン酸化膜１６を除去する。その後、ソフトエッチングにより、コンタクトホール１７ｃ下に形成されているダメージ層１８を除去した工程断面図である。尚、２１ｂはＢＰＳＧ膜下に残ったＣＶＤ酸化膜である。
図１６は、図１５に続いて、ソース電極となるＡｌ−Ｓｉ膜２０をスパッタリングで形成した工程断面図である。
【００３２】
前記の図１３に示すように、コンタクトホール１７ｃの箇所のｎ+ ソース領域１５表面をＣＶＤ酸化膜２１ａとスクリーン酸化膜１６で被覆した状態で、ＢＰＳＧリフロー工程を行うために、ｎ+ ソース領域１５の表面のヒ素の外方拡散は起こらない。そのために、ｎ+ ソース領域１５の表面層の不純物濃度が低下することがなく、従来方法と比べて、コンタクト抵抗を大幅に低下させることができる。
【００３３】
【発明の効果】
この発明によれば、主電極（ソース電極）と接触する半導体基板表面（ソース領域表面）の不純物濃度を高い状態にできる工程を採用することで、従来工程と比べて、コンタクト抵抗を大幅に低減させることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部工程断面図
【図２】図１に続く、第１実施例の半導体装置の要部工程断面図
【図３】図２に続く、第１実施例の半導体装置の要部工程断面図
【図４】図３に続く、第１実施例の半導体装置の要部工程断面図
【図５】図４に続く、第１実施例の半導体装置の要部工程断面図
【図６】図５に続く、第１実施例の半導体装置の要部工程断面図
【図７】図６に続く、第１実施例の半導体装置の要部工程断面図
【図８】この発明の第２実施例の半導体装置の要部工程断面図
【図９】図８に続く、第２実施例の半導体装置の要部工程断面図
【図１０】図９に続く、第２実施例の半導体装置の要部工程断面図
【図１１】図１０に続く、第２実施例の半導体装置の要部工程断面図
【図１２】図１１に続く、第２実施例の半導体装置の要部工程断面図
【図１３】図１２に続く、第２実施例の半導体装置の要部工程断面図
【図１４】図１３に続く、第２実施例の半導体装置の要部工程断面図
【図１５】図１４に続く、第２実施例の半導体装置の要部工程断面図
【図１６】図１５に続く、第２実施例の半導体装置の要部工程断面図
【図１７】従来の半導体装置の要部工程断面図
【図１８】図１７に続く、従来の半導体装置の要部工程断面図
【図１９】図１８に続く、従来の半導体装置の要部工程断面図
【図２０】図１９に続く、従来の半導体装置の要部工程断面図
【図２１】図２０に続く、従来の半導体装置の要部工程断面図
【図２２】図２１に続く、従来の半導体装置の要部工程断面図
【図２３】図２２に続く、従来の半導体装置の要部工程断面図
【符号の説明】
１、１１  ｎ- 領域
１ａ、１１ａ  トレンチ
２、１２  ｐウエル領域
３、１３  ゲート酸化膜
４、１４  ポリシリコン
５、１５  ｎ+ ソース領域
６、１６  スクリーン酸化膜
７、７ａ、７ｂ、１７、１７ａ、１７ｂ  ＢＰＳＧ膜
７ｃ、１７ｃ  コンタクトホール
８、１８  ダメージ層
９、１９  ヒ素濃度が低い領域
１０、２０  Ａｌ−Ｓｉ膜
２１、２１ａ、２１ｂ  ＣＶＤ酸化膜
【図１】
0004186318.tif 000002
【図２】
0004186318.tif 000003
【図３】
0004186318.tif 000004
【図４】
0004186318.tif 000005
【図５】
0004186318.tif 000006
【図６】
0004186318.tif 000007
【図７】
0004186318.tif 000008
【図８】
0004186318.tif 000009
【図９】
0004186318.tif 000010
【図１０】
0004186318.tif 000011
【図１１】
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【図１２】
0004186318.tif 000013
【図１３】
0004186318.tif 000014
【図１４】
0004186318.tif 000015
【図１５】
0004186318.tif 000016
【図１６】
0004186318.tif 000017
【図１７】
0004186318.tif 000018
【図１８】
0004186318.tif 000019
【図１９】
0004186318.tif 000020
【図２０】
0004186318.tif 000021
【図２１】
0004186318.tif 000022
【図２２】
0004186318.tif 000023
【図２３】
0004186318.tif 000024