(57)【特許請求の範囲】
【請求項１】
１個の半導体基板と、
この半導体基板の表面に設けられた複数個のセルブロックと、
これらセルブロックにそれぞれ設けられ、互いに独立する複数個のゲート電極と、
前記半導体基板に設けられ、前記各ゲート電極にそれぞれ接続された複数個のゲートパッドと、
前記半導体基板の外部に設けられたゲート端子と、
前記半導体基板の外部に設けられたグランド端子とを備え、
前記複数個のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドを前記ゲート端子に接続すると共に、
前記複数個のセルブロックのうちの不良品のセルブロックのゲート電極に接続されたゲートパッドを前記グランド端子に接続したことを特徴とする半導体装置。
【請求項２】
１個の半導体基板と、
この半導体基板の表面に設けられた複数個のセルブロックと、
これらセルブロックにそれぞれ設けられ、互いに独立する複数個のゲート電極と、
前記半導体基板に設けられ、前記各ゲート電極にそれぞれ接続された複数個のゲートパッドと、
前記半導体基板の外部に設けられたゲート端子と、
前記半導体基板に設けられたエミッタパッドまたはソースパッドとを備え、
前記複数個のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドを前記ゲート端子に接続すると共に、
前記複数個のセルブロックのうちの不良品のセルブロックのゲート電極に接続されたゲートパッドを前記エミッタパッドまたは前記ソースパッドに接続したことを特徴とする半導体装置。
【請求項３】
前記ゲートパッドと前記ゲート端子とをワイヤボンディングにより接続すると共に、
前記ゲートパッドと、前記グランド端子または前記エミッタパッドまたは前記ソースパッドとをワイヤボンディングにより接続することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ゲートパッドと前記ゲート端子とを半田接合により接続すると共に、
前記ゲートパッドと、前記グランド端子または前記エミッタパッドまたは前記ソースパッドとを半田接合により接続することを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記ゲートパッドと前記ゲート端子とを圧接により接続すると共に、
前記ゲートパッドと、前記グランド端子または前記エミッタパッドまたは前記ソースパッドとを圧接により接続することを特徴とする請求項１または２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表面に電流制御用のゲート電極を備えた半導体装置に関する。
【０００２】
【従来の技術】
高耐圧、大電流用のパワー素子である例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）において、チップサイズを大形化すると、チップの外周部に設ける耐圧構造（例えばガードリング構造）が占める面積の割合を小さくすることができる。また、部品点数を削減できることから、組立構造を簡略化できると共に、コストを低減できるという効果を得ることができる。
【０００３】
一方、ＩＧＢＴを製造する半導体ウエハプロセスにおいては、例えばパーティクル等に起因して欠陥が発生することにより、ゲート・エミッタ間が短絡するという不良が発生することがある。そして、このような不良は、チップサイズが大きくなるほど、発生し易くなり、良品率が低下するという問題点があった。
【０００４】
このような問題点を解消する技術として、特開平８−１９１１４５号公報に記載されたＩＧＢＴの製造方法がある。この方法では、ＩＧＢＴを複数のセルブロック（ゲートブロック）に分け、各ゲートブロックから各ブロック共通のゲートボンディングパッドへの配線取出しを二層配線構造とすることを提案している。そして、半導体ウエハプロセスの途中、すなわち、各ブロック個別に設定された一層目ゲート配線の形成後、複数個のセルブロックについて、それぞれゲート・エミッタ間が短絡しているか否か、即ち、良否の判定を行い、その後、層間絶縁膜を形成し、良否の判定結果に従い、層間絶縁膜に設けた各ブロック毎のヴィアホールをディスペンサ等によりポリイミド液を滴下し、良品のセルブロックの一層目ゲート配線だけを二層目ゲート配線に接続し、不良品のセルブロックの一層目ゲート配線を二層目ゲート配線から切り離してソース電極に短絡するような２層配線を形成するように構成している。この方法によれば、複数個のセルブロックの中に不良ブロックがある場合でも、良品のセルブロックだけでＩＧＢＴを構成することができ、ＩＧＢＴが正常に動作するようになることから、良品率が低下することを防止できる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記公報の方法では、半導体ウエハプロセスの途中で、複数個のセルブロックについて良否の判定を行い、その後、良品のセルブロックだけを選択してゲートボンディングパッドに接続する多層配線構造を形成する半導体ウエハプロセスを実行しなければならないので、工程が非常に複雑になるという欠点があった。また、半導体ウエハプロセスの途中で、セルブロックの良否の判定を行うことは、実際にはかなり困難である（上記公報にも、その具体的方法は全く開示されていない）ため、上記公報の方法を実際に使用することは、ほとんど不可能であると考えられる。
【０００６】
そこで、本発明の目的は、半導体装置のチップサイズを大形化した場合でも、良品率が低下することを防止でき、しかも、半導体ウエハプロセスが複雑になることを防止できる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１の発明においては、１個の半導体基板と、この半導体基板の表面に設けられた複数個のセルブロックとを備え、これらセルブロックに互いに独立する複数個のゲート電極をそれぞれ設け、そして、前記半導体基板に前記各ゲート電極にそれぞれ接続された複数個のゲートパッドを設けた。この構成によれば、複数個のゲートパッドを利用することにより、周知の検査装置を使用して、複数個のセルブロックの良否の判定を容易に行うことができる。そして、この構成の場合、良品のセルブロックのゲートパッドだけを、外部のゲート端子に接続することが可能になる。このため、複数個のセルブロックの中に不良品がある場合でも、良品のセルブロックだけで半導体装置を構成することができ、半導体装置が正常に動作するようになることから、良品率が低下することを防止できる。
【０００８】
しかも、上記構成の場合、半導体ウエハプロセスのプロセス数は従来構成と同じで済む。従って、半導体装置のチップサイズを大形化した場合でも、良品率が低下することを防止でき、しかも、半導体ウエハプロセスが複雑になることを防止できる。
【００１０】
更に、上記構成においては、複数個のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドをゲート端子に接続すると共に、複数個のセルブロックのうちの不良品のセルブロックのゲート電極に接続されたゲートパッドをグランド端子に接続するように構成した。この構成によれば、良品のセルブロックのゲートパッドだけを外部のゲート端子に接続したので、複数個のセルブロックの中に不良品がある場合でも、良品のセルブロックだけで半導体装置を構成することができ、半導体装置が正常に動作するようになることから、良品率の低下を防止できる。
【００１１】
請求項２の発明によれば、複数個のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドをゲート端子に接続すると共に、複数個のセルブロックのうちの不良品のセルブロックのゲート電極に接続されたゲートパッドをエミッタパッドまたはソースパッドに接続するように構成したので、請求項１の発明とほぼ同じ作用効果を得ることができる。
【００１２】
請求項３の発明によれば、ゲートパッドとゲート端子とをワイヤボンディングにより接続すると共に、ゲートパッドとグランド端子またはエミッタパッドまたはソースパッドとをワイヤボンディングにより接続するように構成したので、ゲートパッドと各端子または各パッドとの接続を容易に実現することができる。
【００１３】
請求項４の発明によれば、ゲートパッドとゲート端子とを半田接合により接続すると共に、ゲートパッドとグランド端子またはエミッタパッドまたはソースパッドとを半田接合により接続するように構成したので、ゲートパッドと各端子または各パッドとの接続を容易に実現することができ、また、半導体装置の冷却性能を向上させることができる。
【００１４】
請求項５の発明によれば、ゲートパッドとゲート端子とを圧接により接続すると共に、ゲートパッドとグランド端子またはエミッタパッドまたはソースパッドとを圧接により接続するように構成したので、ゲートパッドと各端子または各パッドとの接続を容易に実現することができ、また、半導体装置の冷却性能を向上させることができる。
【００１６】
【発明の実施の形態】
以下、本発明をＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用した第１の実施例について、図１ないし図３を参照しながら説明する。まず、図２は本実施例のＩＧＢＴ１のチップの縦断面構造を概略的に示す縦断面模式図である。この図２に示すように、本実施例のＩＧＢＴ１はトレンチゲート型ＩＧＢＴである。このＩＧＢＴ１は、半導体基板である例えばｐ＋基板（ｐ＋シリコン基板）
２を備えており、このｐ＋基板２の上に、ｎ＋バッファ層３とｎ−ドリフト層４が順にエピタキシャル成長法を用いて形成されている。
【００１７】
そして、ｎ−ドリフト層４の上面には、ｐベース層５が形成されている。このｐベース層５には、多数のトレンチ６が上記ｐベース層５を貫通してｎ−ドリフト層４に達するように形成されている。トレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が形成されている。ゲート絶縁膜７は例えば酸化シリコン膜或いはＯＮＯ膜で形成されており、ゲート電極８は例えば多結晶シリコンで形成されている。
【００１８】
更に、ｐベース層５の表面におけるトレンチ６の上部に接する部分には、高濃度のｎ＋エミッタ層９が選択的に形成されている。そして、ｐベース層５の上面には、エミッタ電極１０がｐベース層５とｎ＋エミッタ層９に接するように形成されている。また、ｐ＋基板２の裏面（下面）には、コレクタ電極１１が形成されている。
【００１９】
ここで、上記した構成のＩＧＢＴ１のチップ（即ち、半導体基板２）の表面は、複数個（即ち、２個以上）のＩＧＢＴ領域であるセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に分割されるように構成されている（図１も参照）。即ち、ＩＧＢＴ１のチップの表面には、複数個のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）が設けられている。尚、セルブロック１２の個数については、ＩＧＢＴ１のチップのサイズによって好ましい数値が変化するが、本実施例の場合、１０〜２０個程度設けることが好ましい。
【００２０】
そして、各セルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に設けられているゲート電極８は、セルブロック毎に互いに独立する（即ち、電気的に分離される）ように構成されている。
【００２１】
尚、１個のセルブロック１２に設けられているＭＯＳＦＥＴセルの個数（即ち、ゲート電極８またはトレンチ６）の個数は、セルピッチ及びセルエリアのサイズ（セルブロックのサイズ）により変化するが、数百〜数千個程度である。これは、通常、セルピッチが数μｍ程度であり、セルエリアのサイズが数ｍｍ角程度であるためである。そして、１個のセルブロック１２内のゲート電極８は、図２に示すように、配線層１３により全て互いに接続されている。また、１個のセルブロ
ック１２内のエミッタ電極１０も、図２に示すように、配線層１４により全て互いに接続されている。
【００２２】
さて、図１は、上記ＩＧＢＴ１のチップの平面構造を概略的に示す平面模式図である。この図１に示すように、ＩＧＢＴ１のチップはほぼ矩形平板状に構成されており、その表面における複数個のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に対応する部位には、セルブロック１２とほぼ同じ形状の複数個のエミッタパッド１５（１５ａ、１５ｂ、１５ｃ、………）が設けられている。また、ＩＧＢＴ１のチップの表面における一辺部（図１中、上辺部）には、ほぼ正方形状の複数個のゲートパッド１６（１６ａ、１６ｂ、１６ｃ、………）が一列に並ぶように設けられている。
【００２３】
上記各エミッタパッド１５（１５ａ、１５ｂ、１５ｃ、………）は、図２において２点鎖線で示すように、各セルブロック１２内の多数のエミッタ電極１０に接続するように形成されており、前記配線層１４としての機能も有するものである。そして、各エミッタパッド１５は、チップ外部と電気的な導通をとるためのものであり、本実施例の場合、チップ外部に設けられたエミッタ端子（図示しない）に例えばワイヤボンディングにより接続されている。尚、ＩＧＢＴ１のチップを例えば配線基板に取り付ける場合は、上記エミッタ端子は基板に設けられたエミッタ端子用の電極で構成され、ＩＧＢＴ１のチップを例えばリードフレームに取り付ける場合は、上記エミッタ端子はリードフレームに設けられたエミッタ端子用のリード部で構成される。
【００２４】
また、上記各ゲートパッド１６（１６ａ、１６ｂ、１６ｃ、………）は、前記配線層１３を介して各セルブロック１２内の多数のゲート電極８に接続されている。この場合、上記配線層１３は、横向きに引き出され、エミッタパッド１５の図１において上下方向の辺部（即ち、２個のエミッタパッド１５の間の部位）に沿うように配置され、各ゲートパッド１６に接続されている。
【００２５】
そして、各ゲートパッド１６は、ＩＢＧＴ１のチップの外部と電気的な導通をとるためのものであり、本実施例の場合、チップの外部に設けられたゲート端子１７（図３参照）に例えばワイヤボンディングにより接続されている。ここで、ゲート端子１７に接続するゲートパッド１６は、良品のセルブロック１２のゲート電極８に接続されているゲートパッドである。これにより、良品のセルブロック１２のゲート電極８（ゲートパッド１６）とゲート端子１７との間は、ボンディングワイヤ１８によって接続される構成となる。これにより、外部からゲート制御用の信号がゲート端子１７に与えられると、その信号は良品のセルブロック１２のゲート電極８に与えられ、良品のセルブロック１２内の素子が動作するようになる。
【００２６】
これに対して、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６（１６ｃ）は、図３に示すように、チップの外部のグランド端子１９に例えばワイヤボンディングにより接続されている。これにより、ゲートパッド１６とグランド端子１９との間は、ボンディングワイヤ１８によって接続される構成となる。この結果、不良品のセルブロック１２のゲート電極８（ゲートパッド１６ｃ）は、グランド電位（ＧＮＤ電位）に固定される構成となる。これにより、不良品のセルブロック１２のゲート電極８には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック１２内の素子が動作することはない。
【００２７】
尚、ＩＧＢＴ１のチップを配線基板に取り付ける場合は、上記ゲート端子１７及び上記グランド端子１９は、配線基板に設けられた電極で構成される。また、ＩＧＢＴ１のチップをリードフレームに取り付ける場合は、上記ゲート端子１７及び上記グランド端子１９は、リードフレームに設けられたリード部で構成される。
【００２８】
さて、複数個のセルブロック１２の各良否の判定は、ウエハプロセス終了後の各チップのダイシング前あるいはダイシング後に、ゲート・エミッタ間の耐圧を測定する周知の検査装置を使用して行う。具体的には、上述したようにＩＧＢＴ１のエミッタパッド１５及びゲートパッド１６を形成する工程まで完了した後、即ち、半導体ウエハプロセスを終了した後、上記検査装置の検査用針を１番目のセルブロック１２のエミッタパッド１５及びゲートパッド１６に立てて（接続して）、ゲート電極８とエミッタ電極１０との間の耐圧を測定する。
【００２９】
このとき、例えば２０Ｖ以上の耐圧があれば、そのセルブロック１２は良品であると判定し、そうでなければ（２０Ｖ未満の耐圧であれば）、そのセルブロック１２は不良品であると判定するように構成されている。続いて、２番目以降のセルブロック１２についても、同様にして、ゲート電極８とエミッタ電極１０との間の耐圧を順に測定していく。
【００３０】
そして、全てセルブロック１２について、ゲート電極８とエミッタ電極１０間の耐圧を測定して、良否の判定を完了したら、上述したように、良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６を、チップの外部のゲート端子１７にワイヤボンディングにより接続すると共に、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６を、チップの外部のグランド端子１９にワイヤボンディングにより接続する。この後、上記した構成のＩＧＢＴ１のチップをパッケージに組み込む工程を実行すると、ＩＧＢＴ１の製造が完了する。
【００３１】
このような構成の本実施例においては、１個のＩＧＢＴ１のチップ（半導体基板）の表面に複数個のセルブロック１２を設け、これらセルブロック１２に互いに独立する複数個のゲート電極８をそれぞれ設け、そして、ＩＧＢＴ１のチップに各ゲート電極８にそれぞれ接続されたボンディング用の複数個のゲートパッド１６を設けた。この構成によれば、複数個のゲートパッド１６を利用することにより、周知の検査装置を使用して、複数個のセルブロック１２の各良否の判定を容易に行うことができる。
【００３２】
そして、この構成の場合、良品のセルブロック１２のゲートパッド１６だけを、外部のゲート端子１７に接続することが可能になる。このため、複数個のセルブロック１２の中に不良品がある場合でも、良品のセルブロック１２だけでＩＧＢＴ１（半導体装置）を構成することができ、ＩＧＢＴ１が正常に動作するようになる。これにより、ＩＧＢＴ１のチップサイズを大形化した場合でも、良品率が低下することを防止できる。
【００３３】
しかも、上記構成の場合、多層配線構成とする必要がないため、半導体ウエハプロセスの工程数は、通常のＩＧＢＴの構成と同じで済む。というのは、ゲートパッド１６をセルブロック１２毎に設けることは、フォトマスクのパターン設計の変更で実現することができるためである。従って、ＩＧＢＴ１のチップサイズを大形化した場合でも、良品率が低下することを防止でき（即ち、歩留りを高くすることができ）、しかも、特開平８−１９１１４５号公報に提案された構成とは異なり、半導体ウエハプロセスが複雑になることを防止できる。
【００３４】
また、上記実施例では、ＩＧＢＴ１のチップを矩形状に構成すると共に、複数個のゲートパッド１６をＩＧＢＴ１のチップの一辺部に一列に並べて配置するように構成したので、ゲートパッド１６を外部のゲート端子１７に接続する接続形態を設計し易くなる。尚、上記実施例では、不良セルブロック１２のゲート電極８をグランド端子１９にワイヤボンディングする例を示したが、外部のエミッタ端子（図示しない）にワイヤボンディングするようにしても良い。また、グランド端子１９とエミッタ端子を共通端子としても良い。
【００３５】
尚、上記実施例においては、ＩＧＢＴ１のチップに、複数個のセルブロック１２の各エミッタ電極１０にそれぞれ接続された複数個のエミッタパッド１５を設けるようにしているが、ゲート電極８のみブロック別に独立とし、全セルブロック共通、あるいは、複数のセルブロック毎に共通のエミッタパッド１５を設けるようにしても良い。また、Ｐベース層５は、各セルブロック共通のシングルベースとしても良いし、各セルブロック毎あるいは複数のセルブロック毎に設定された島状ベースとしても良い。尚、島状ベースとした場合、ゲートオフ時に隣合う島状ベースからｎ−ドリフト層４側へ延びる空乏層が互いに連結するようにベース間距離を設定すれば、耐圧に優れた構成となる。
【００３６】
図４は本発明の第２の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第２の実施例では、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６（１６ｃ）を、図４に示すように、チップの内部のエミッタパッド１５（１５ｃ）に例えばワイヤボンディングにより接続するように構成した。これにより、ゲートパッド１６とエミッタパッド１５との間は、ボンディングワイヤ１８によって接続される構成となる。この結果、不良品のセルブロック１２のゲート電極８（ゲートパッド１６ｃ）は、エミッタパッド１５の電位に固定される構成となる。尚、エミッタパッド１５は、通常、グランドに接続されるため、上記エミッタパッド１５の電位はグランド電位となる。これにより、不良品のセルブロック１２のゲート電極８には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック１２内の素子が動作することはない。
【００３７】
図５は本発明の第３の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第３の実施例では、ゲートパッド１６と外部のゲート端子との接続、並びに、ゲートパッド１６と外部のグランド端子との接続を、半田接合により行うように構成している。
【００３８】
具体的には、図５に示すように、ＩＧＢＴ１のチップを取り付ける配線基板２０の上面に、ゲートパッド１６を接続するためのゲート端子２１と、エミッタパッド１５を接続するためのエミッタ端子２２とを予め形成しておく。上記ゲート端子２１及び上記エミッタ端子２２は、配線基板２０上に形成された例えば導体パターン等からなる電極で構成されている。
【００３９】
そして、ＩＧＢＴ１のチップのゲートパッド１６及びエミッタパッド１５は、配線基板２０のゲート端子２１及びエミッタ端子２２の上に半田層２３を介してフェースダウン接合されるように構成されている。尚、上述した以外の第３の実施例の構成は、第１の実施例の構成と同じ構成としたが、コレクタ電極１１をエミッタ電極１０と同一面側としたいわゆるｕｐ−ドレインタイプの構造とするように構成しても良い。
【００４０】
従って、第３の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。特に、第３の実施例では、ＩＧＢＴ１のチップのゲートパッド１６及びエミッタパッド１５を配線基板２０のゲート端子２１及びエミッタ端子２２に半田接合により接続するように構成したので、ＩＧＢＴ１のチップの冷却性能を向上させることができる。
【００４１】
また、上記第３の実施例では、ＩＧＢＴ１のチップのゲートパッド１６及びエミッタパッド１５を配線基板２０のゲート端子２１及びエミッタ端子２２に半田接合により接続したが、これに代えて、ＩＧＢＴ１のチップのゲートパッド１６及びエミッタパッド１５を基板２０のゲート端子２１及びエミッタ端子２２に直接圧接（圧着）することにより接続する構成としても良い。
【００４２】
尚、上記各実施例では、複数個のゲートパッド１６をＩＧＢＴ１のチップの一辺部に並べて配置するように構成したが、これに限られるものではなく、複数個のゲートパッド１６の配置位置は、ゲートパッド１６を外部のゲート端子に接続する接続形態に対応するように設計すれば良い。また、上記各実施例では、ｎチャネルタイプのＩＧＢＴに適用した例を示したが、勿論、ｐチャネルタイプのものに適用しても良く、不良品のセルブロックのゲート電極８の電位もグランド電位に限らず、各セルのチャネルが反転しない電位に固定できれば良い。
【００４３】
更に、上記各実施例では、本発明をＩＧＢＴに適用したが、これに限られるものではなく、半導体基板の表面に電流制御用のゲート電極を備えた半導体装置、例えばＭＯＳＦＥＴに適用しても良い。尚、本発明をＭＯＳＦＥＴに適用した場合には、上記各実施例のエミッタパッド１５がソースパッドに代わる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すＩＧＢＴの部分平面模式図
【図２】ＩＧＢＴの縦断面模式図
【図３】ゲートパッドとゲート端子またはグランド端子とをワイヤボンディングにより接続した状態を示す図１相当図
【図４】本発明の第２の実施例を示す図３相当図
【図５】本発明の第３の実施例を示すゲートパッドとゲート端子とを並びにエミッタパッドとエミッタ端子とを半田接合により接続した状態を示す部分断面図
【符号の説明】
１はＩＧＢＴ（半導体装置）、２はｐ＋基板（半導体基板）、６はトレンチ、７はゲート絶縁膜、８はゲート電極、９はｎ＋エミッタ層、１０はエミッタ電極、１１はコレクタ電極、１２はセルブロック、１３は配線層、１４は配線層、１５はエミッタパッド、１６はゲートパッド、１７はゲート端子、１８はボンディングワイヤ、１９はグランド端子、２０は基板、２１はゲート端子、２２はエミッタ端子を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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