(57)【特許請求の範囲】
【請求項１】
自ノードからシリアルインタフェースバスを介して接続された他ノードに、所定の時間間隔でパケットを送信する信号処理回路において、
基準時刻を決定するタイマと、
入力タイミングが可変する送信データが入力され、該送信データに規定された第１のブロックを分割して得られた複数の第２のブロックを単位として書き込みおよび読み出しが行われる第１の記憶手段と、
前記送信データ内の前記第１のブロックの区切りを示す同期信号を入力し、当該同期信号および前記タイマが示す基準時刻に基づいて、前記第２のブロックをパケットにして送信するときの基準タイミング信号を生成し、該基準タイミング信号にあらかじめ決められた遅延時間を加算してタイムスタンプデータを生成して、送信時刻指示データとして出力する送信時刻指示データ生成手段と、
前記パケットを送信するときに、当該パケットの送信が許可される最も遅い時刻を経過していないか否かを判断するレイト判断回路と、
前記レイト判断回路が前記基準時刻と前記送信時刻指示データを比較して、前記最も遅い時刻を経過していないと判断した場合に、前記第１の記憶手段に記憶された前記第２のブロックを有する前記パケットを前記シリアルインタフェースバスを介して前記他ノードに送信し、前記レイト判断回路が前記最も遅い時刻を経過したと判断した場合に、前記第１の記憶手段に記憶された前記第２のブロックを有する前記パケットを前記シリアルインタフェースバスを介して前記他ノードに送信しない送信決定回路と
を有する信号処理回路。
【請求項２】
前記送信時刻指示データ生成手段は、前記基準タイミング信号を記憶する第２の記憶手段を有し、
前記基準タイミング信号は、前記第１の記憶手段に記憶されている複数の第２のブロックに対応し、前記パケット毎に当該パケットの送信が許可される最も早い時刻を示す
請求項１に記載の信号処理回路。
【請求項３】
基準時刻を決定するタイマと、
入力タイミングが可変する送信データが入力され、該送信データに規定された第１のブロックを分割して得られた複数の第２のブロックを単位として書き込みおよび読み出しが行われる第１の記憶手段と、
前記送信データ内の前記第１のブロックの区切りを示す同期信号を入力し、当該同期信号および前記タイマが示す基準時刻に基づいて、前記第２のブロックをパケットにして送信するときの基準タイミング信号を生成し、該基準タイミング信号にあらかじめ決められた遅延時間を加算してタイムスタンプデータを生成して、送信時刻指示データとして出力する送信時刻指示データ生成手段と、
前記基準タイミング信号を記憶する第２の記憶手段と、
前記第１の記憶手段から前記第２のブロックを読み出したときに、当該読み出した第２のブロックに対応する前記基準タイミング信号を前記第２の記憶手段から読み出す読み出し手段と、
前記送信時刻指示データと前記タイマが示す基準時刻とを比較して、前記第１の記憶手段から読み出した前記第２のブロックを送信するか否かを決定する送信決定手段と
を有する信号処理回路。
【請求項４】
前記第１の記憶手段は、それぞれ前記第２のブロックを記憶する複数のバンクを有し、
前記第２の記憶手段は、前記複数のバンクにそれぞれ対応した複数のレジスタを有し、
前記第１の記憶手段および前記第２の記憶手段の書き込み動作および読み出し動作時に、前記バンクの切り換えと前記レジスタの切り換えとが連動するように制御する制御手段
をさらに有する請求項３に記載の信号処理回路。
【請求項５】
前記送信データは、映像信号であり、
前記同期信号は、フレーム同期信号であり、
前記第１のブロックは、フレームであり、
前記第２のブロックは、各アイソクロナス通信用パケットに設定される映像信号である
請求項３に記載の信号処理回路。
【請求項６】
自ノードからシリアルインタフェースバスを介して接続された他ノードに、所定の時間間隔でパケットを送信する信号処理方法において、
入力タイミングが可変する送信データが入力され、該送信データに規定された第１のブロックを分割して得られた複数の第２のブロックを単位として第１の記憶手段に書き込むステップと、
前記送信データ内の前記第１のブロックの区切りを示す同期信号を入力し、当該同期信号およびタイマが示す基準時刻に基づいて、前記第２のブロックをパケットにして送信するときの基準タイミング信号を生成し、該基準タイミング信号にあらかじめ決められた遅延時間を加算してタイムスタンプデータを生成して、送信時刻指示データとして出力するステップと、
前記基準タイミング信号を第２の記憶手段に記憶するステップと、
前記第１の記憶手段から前記第２のブロックを読み出したときに、当該読み出した第２のブロックに対応する前記基準タイミング信号を前記第２の記憶手段から読み出すステップと、
前記第２のブロックを前記パケットとして送信するときに、当該パケットの送信が許可される最も遅い時刻を経過していないか否かを判断するステップと、
前記基準時刻と前記送信時刻指示データを比較して、前記最も遅い時刻を経過していないと判断した場合に、前記パケットを前記シリアルインタフェースバスを介して前記他ノードに送信し、前記最も遅い時刻を経過したと判断した場合に、前記パケットを前記シリアルインタフェースバスを介して前記他ノードに送信しないステップと
を有する信号処理方法。
【請求項７】
前記パケット毎に当該パケットの前記送信時刻指示データと基準時刻とを比較して、前記パケットの送信が許可される最も遅い時刻を経過していないか否かを判断する
請求項６に記載の信号処理方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ディジタルシリアルインタフェースに用いられる信号処理回路およびその方法に関する。
【０００２】
【従来の技術】
近年、マルチメディア・データ転送のためのインタフェースとして、高速データ転送、リアルタイム転送を実現するＩＥＥＥ（The Institute of Electrical and Electronic Engineers) １３９４、Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｓｉｒｉａｌ  Ｂｕｓが規格化された。
【０００３】
このＩＥＥＥ１３９４シリアルインタフェースのデータ転送においては、ネットワーク内で行われる転送動作をサブアクションと呼び、２つのサブアクションが規定されている。
一つは、従来のRequest,Acknowledge の要求、受信確認を行うアシンクロナス（Asynchronous) 転送であり、他の一つはあるチャネル当たり１２５μｓ毎に少なくとも１パケットを送るアイソクロナス(Isochronous) 転送である。アイソクロナス転送では、データ送信の速度が保証されるという利点がある。
【０００４】
ところで、アイソクロナス転送において、アイソクロナス通信用パケットをＩＥＥＥ１３９４シリアルバスを介して送信する場合に、送信側のアプリケーションＩ／ＦやＩＥＥＥ１３９４シリアルバスにおいて生じたジッタなどの影響で、アイソクロナス通信用パケットの送信時刻がＤＶプロトコルで規定されている許容最大遅延時間を越えてしまうと、当該アイソクロナス通信用パケットが受信側において有効に処理されず、例えば表示タイミングに間に合わないなどの事態が生じてしまう。
【０００５】
そのため、送信側では、アイソクロナス通信用パケットを送信する際に、当該送信のタイミングが許容最大遅延時間を越えていないか否かを判断し、許容最大遅延時間を越えていると判断した場合には、当該アイソクロナス通信用パケットを送信しないレイト(Late)処理を行っている。
従来では、送信側において、送信データをアプリケーションＩ／Ｆから入力するタイミングが固定であり、送信を行おうとするアイソクロナス通信用パケットを送信できる最も早い時間は規則的に決まることから、レイト処理を一定の時間間隔で行っている。例えば、アプリケーションＩ／Ｆから入力する送信データが映像信号である場合には、フレーム同期信号を基準としてフレーム単位でレイト処理を行っている。
【０００６】
【発明が解決しようとする課題】
しかしながら、送信側において、送信データをアプリケーションＩ／Ｆから入力するタイミングが変動する場合には、アイソクロナス通信用パケットを送信できる最も早い時間が不規則に決まり、上述した従来の手法では、レイト処理を適切に行うことができないという問題がある。
【０００７】
本発明は上述した従来技術の問題点に鑑みてなされ、送信データをアプリケーションＩ／Ｆから入力するタイミングが変動した場合でも、レイト処理を適切に行うことができる信号処理回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の第１の観点の信号処理回路は、自ノードからシリアルインタフェースバスを介して接続された他ノードに、所定の時間間隔でパケットを送信する信号処理回路において、基準時刻を決定するタイマと、入力タイミングが可変する送信データが入力され、該送信データに規定された第１のブロックを分割して得られた複数の第２のブロックを単位として書き込みおよび読み出しが行われる第１の記憶手段と、前記送信データ内の前記第１のブロックの区切りを示す同期信号を入力し、当該同期信号および前記タイマが示す基準時刻に基づいて、前記第２のブロックをパケットにして送信するときの基準タイミング信号を生成し、該基準タイミング信号にあらかじめ決められた遅延時間を加算してタイムスタンプデータを生成して、送信時刻指示データとして出力する送信時刻指示データ生成手段と、前記パケットを送信するときに、当該パケットの送信が許可される最も遅い時刻を経過していないか否かを判断するレイト判断回路と、前記レイト判断回路が前記基準時刻と前記送信時刻指示データを比較して、前記最も遅い時刻を経過していないと判断した場合に、前記第１の記憶手段に記憶された前記第２のブロックを有する前記パケットを前記シリアルインタフェースバスを介して前記他ノードに送信し、前記レイト判断回路が前記最も遅い時刻を経過したと判断した場合に、前記第１の記憶手段に記憶された前記第２のブロックを有する前記パケットを前記シリアルインタフェースバスを介して前記他ノードに送信しない送信決定回路とを有する。
【０００９】
本発明の第１の観点の信号処理回路は、先ず、レイト判断回路において、パケットを送信するときに、当該パケットの送信が許可される最も遅い時刻を経過していないか否かが判断される。
そして、前記レイト判断回路が前記最も遅い時刻を経過していないと判断した場合に、送信決定手段によって、前記パケットが前記シリアルインタフェースバスを介して前記他ノードに送信され、前記レイト判断回路が前記最も遅い時刻を経過したと判断した場合に、前記送信決定手段によって、前記パケットが前記シリアルインタフェースバスを介して前記他ノードに送信されない。
【００１０】
また、本発明の第２の観点の信号処理回路は、基準時刻を決定するタイマと、入力タイミングが可変する送信データが入力され、該送信データに規定された第１のブロックを分割して得られた複数の第２のブロックを単位として書き込みおよび読み出しが行われる第１の記憶手段と、前記送信データ内の前記第１のブロックの区切りを示す同期信号を入力し、当該同期信号および前記タイマが示す基準時刻に基づいて、前記第２のブロックをパケットにして送信するときの基準タイミング信号を生成し、該基準タイミング信号にあらかじめ決められた遅延時間を加算してタイムスタンプデータを生成して、送信時刻指示データとして出力する送信時刻指示データ生成手段と、前記基準タイミング信号を記憶する第２の記憶手段と、前記第１の記憶手段から前記第２のブロックを読み出したときに、当該読み出した第２のブロックに対応する前記基準タイミング信号を前記第２の記憶手段から読み出す読み出し手段と、前記送信時刻指示データと前記タイマが示す基準時刻とを比較して、前記第１の記憶手段から読み出した前記第２のブロックを送信するか否かを決定する送信決定手段とを有する。
【００１１】
本発明の第２の観点の信号処理回路では、送信データが、第１のブロックを単位として、第１の記憶手段に書き込まれた後に読み出され、送信決定手段に出力される。
また、それと並行して、送信時刻指示データ生成手段に、前記送信データ内の前記第１のブロックの区切りを示すブロック識別信号が入力され、当該ブロック識別信号および前記タイマが示す基準時刻に基づいて、前記第２のブロックの送信が許可される最も早い時刻を指示する送信時刻指示データが前記第２のブロック毎に生成される。
次に、第２のブロックに対応する基準タイミング信号が第２の記憶手段に記憶された後に、前記第１の記憶手段から前記第２のブロックが読み出されたときに、当該読み出した第２のブロックに対応する前記基準タイミング信号を前記第２の記憶手段から読み出されて前記送信決定手段に出力される。
次に、送信決定手段において、前記送信時刻指示データと前記タイマが示す基準時刻とを比較して、前記第１の記憶手段から読み出した前記第２のブロックを送信するか否かを決定する。
【００１２】
また、本発明の信号処理方法は、自ノードからシリアルインタフェースバスを介して接続された他ノードに、所定の時間間隔でパケットを送信する信号処理方法において、入力タイミングが可変する送信データが入力され、該送信データに規定された第１のブロックを分割して得られた複数の第２のブロックを単位として第１の記憶手段に書き込むステップと、前記送信データ内の前記第１のブロックの区切りを示す同期信号を入力し、当該同期信号およびタイマが示す基準時刻に基づいて、前記第２のブロックをパケットにして送信するときの基準タイミング信号を生成し、該基準タイミング信号にあらかじめ決められた遅延時間を加算してタイムスタンプデータを生成して、送信時刻指示データとして出力するステップと、前記基準タイミング信号を第２の記憶手段に記憶するステップと、前記第１の記憶手段から前記第２のブロックを読み出したときに、当該読み出した第２のブロックに対応する前記基準タイミング信号を前記第２の記憶手段から読み出すステップと、前記第２のブロックを前記パケットとして送信するときに、当該パケットの送信が許可される最も遅い時刻を経過していないか否かを判断するステップと、前記基準時刻と前記送信時刻指示データを比較して、前記最も遅い時刻を経過していないと判断した場合に、前記パケットを前記シリアルインタフェースバスを介して前記他ノードに送信し、前記最も遅い時刻を経過したと判断した場合に、前記パケットを前記シリアルインタフェースバスを介して前記他ノードに送信しないステップとを有する。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態に係わるＤＶＣＲ(Digital Video Cassette Recorder) 用信号処理回路について説明する。
本実施形態に係わるＤＶＣＲ用信号処理回路は、リンク・レイヤ回路のレイト処理回路に主な特徴を有している。
【００１４】
図１は、ＤＶＣＲ用信号処理回路１の構成図である。
図１に示すように、ＤＶＣＲ用信号処理回路１は、例えば、リンク・レイヤ回路１０、フィジカル・レイヤ回路２０およびマイクロコンピュータ３０を有する。
また、リンク・レイヤ回路１０はデジタル・ビデオカセット・レコーダ４０に接続されており、フィジカル・レイヤ回路２０はＩＥＥＥ１３９４シリアルバスＢＳに接続されている。
【００１５】
リンク・レイヤ回路１０は、マイクロコンピュータ３０の制御の下、アシンクロナス転送およびアイソクロナス転送の制御、並びにフィジカル・レイヤ回路２０の制御を行う。
図１に示すように、リンク・レイヤ回路１０は、例えば、リンクコア１０１、マイクロコンピュータＩ／Ｆ(Interface) １０２、送信用ＦＩＦＯメモリ(AT-FIFO) １０４、受信用ＦＩＦＯメモリ(AR-FIFO) １０５、アウトバウンド回路１０６、オートリスポンス回路１０７、送信用リンクＦＩＦＯメモリ(LAT-FIFO)１０８、インバウンド回路１０９、デマルチプレクサ１１０、コンフィギュレーションレジスタ（Configuration Register、以下ＣＦＲという）群１１１、トランザクションレジスタ(Transaction Register)、以下ＴＳＲという）群１１３、デジタル・ビデオカメラＩ／Ｆ１２０、レイト処理回路１２１、アイソクロナス通信用ＦＩＦＯメモリ(I-FIFO)１２２および受信前処理・送信後処理回路１２３を有する。
【００１６】
ＤＶＣＲ用信号処理回路１において、リンクコア１０１、マイクロコンピュータＩ／Ｆ１０２、送信用ＦＩＦＯメモリ１０４、受信用ＦＩＦＯメモリ１０５、アウトバウンド回路１０６、オートリスポンス回路１０７、送信用リンクＦＩＦＯメモリ１０８およびデマルチプレクサ１１０によって、アシンクロナス通信系回路が構成される。
また、デマルチプレクサ１１０、リンクコア１０１、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０、レイト処理回路１２１、アイソクロナス通信用ＦＩＦＯメモリ１２２および受信前処理・送信後処理回路１２３によって、アイソクロナス通信系回路が構成される。
【００１７】
アシンクロナス通信系回路
〔マイクロコンピュータＩ／Ｆ１０２〕
マイクロコンピュータＩ／Ｆ１０２は、主としてマイクロコンピュータ３０と、送信用ＦＩＦＯメモリ１０４および受信用ＦＩＦＯメモリ１０５との間でのアシンクロナス通信用パケットの書き込み、読み出し等の調停、並びに、マイクロコンピュータ３０とＣＦＲ群１１１との各種データの送受信の調停を行う。
例えば、マイクロコンピュータ３０からは、後述するようにレイト処理回路１２１におけるノミナル・タイミング（ＮＴ）信号の生成に用いられるノミナル(Nominal) 初期値およびノミナルステップ値が、マイクロコンピュータＩ／Ｆ１０２を介してＣＦＲ群１１１の所定のレジスタに設定される。
【００１８】
〔送信用ＦＩＦＯメモリ１０４および受信用ＦＩＦＯメモリ１０５〕
送信用ＦＩＦＯメモリ１０４には、ＩＥＥＥ１３９４シリアルバスＢＳに伝送させるアシンクロナス通信用パケットが格納され、受信用ＦＩＦＯメモリ１０５にはＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアシンクロナス通信用パケットが格納される。
【００１９】
〔インバウンド回路１０９〕
インバウンド回路１０９は、ＣＦＲ群１１１の所定のレジスタによってオートレスポンスが指定されている場合には、デマルチプレクサ１１０から入力したアシンクロナス通信用パケットをオートレスポンス回路１０７に出力する。一方、インバウンド回路１０９は、ＣＦＲ群１１１の所定のレジスタによってオートレスポンスが指定されていない場合には、デマルチプレクサ１１０から入力したアシンクロナス通信用パケットを受信用ＦＩＦＯメモリ１０５に出力する。
【００２０】
〔オートレスポンス回路１０７〕
オートレスポンス回路１０７は、インバウンド回路１０９から入力したアシンクロナス通信用パケットに対して、所定のオートレスポンス処理を行い、その処理結果であるアシンクロナス通信用パケットをアウトバウンド回路１０６に出力する。
ここで、オートレスポンス処理とは、ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアシンクロナス通信用パケットを、マイクロコンピュータ３０に出力して処理するのではなく、リンク・レイヤ回路１０内で処理を行い、その処理結果をＩＥＥＥ１３９４シリアルバスＢＳを伝送する処理をいう。
【００２１】
〔アウトバウンド回路１０６〕
アウトバウンド回路１０６は、ＣＦＲ群１１１の所定のレジスタによってオートレスポンスが指定されている場合には、オートリスポンス回路１０７から入力したアシンクロナス通信用パケットを送信用リンクＦＩＦＯメモリ１０８に出力する。一方、アウトバウンド回路１０６は、ＣＦＲ群１１１の所定のレジスタによってオートレスポンスが指定されていない場合には、送信用ＦＩＦＯメモリ１０４から入力したアシンクロナス通信用パケットを送信用リンクＦＩＦＯメモリ１０８に出力する。
【００２２】
〔送信用リンクＦＩＦＯメモリ１０８〕
送信用リンクＦＩＦＯメモリ１０８は、アウトバウンド回路１０６から入力したアシンクロナス通信用パケットを格納するリングバッファである。
【００２３】
〔デマルチプレクサ１１０〕
デマルチプレクサ１１０は、リンクコア１０１から入力した通信用パケットの１３９４ヘッダ内に存在するｔ−ｃｏｄｅ（図２には図示せず）を参照して、アシンクロナス通信用パケットおよびアイソシンクロナス通信用パケットおよびセルフ−ユロパケットのいずれであるかを識別し、アシンクロナス通信用パケットであればインバウンド回路１０９に出力し、アイソシンクロナス通信用パケットであれば受信前処理・送信後処理回路１２３に出力する。
【００２４】
〔リンクコア１０１〕
リンクコア１０１は、アシンクロナス通信用パケットおよびアイソクロナス通信用パケットの送信回路、受信回路、これらパケットのＩＥＥＥ１３９４シリアルバスＢＳを直接ドライブするフィジカル・レイヤ回路２０とのインタフェース回路、１２５μｓ毎にリセットされるサイクルタイムを出力するサイクルタイマ、サイクルモニタやＣＲＣ回路から構成されている。
また、リンクコア１０１は、フィジカル・レイヤ回路２０およびＩＥＥＥ１３９４シリアルバスＢＳを介して、送受信先の信号処理回路との間で、送受信の可否を示すＣＳ(Cycle Start) パケットを１２５μｓ毎に送受信する。
そして、たとえばサイクルタイムなどの時間データや、ＣＳパケットの送受信の有無などは、ＣＦＲ群１１１の所定のレジスタを通してアイソクロナス通信系処理回路に供給および指示される。
【００２５】
アイソクロナス通信系回路
アイソクロナス通信系回路の構成要素を説明する前に、アイソクロナス通信用パケットのフォーマットについて説明する。
〔アイソクロナス通信用パケットのフォーマット〕
図２はアイソクロナス通信用パケットの基本構成例を示す図である。
図２に示すように、アイソクロナス通信のパケットは、第１クワドレットが１３９４ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Header-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-Header1)、第４クワドレットがＣＩＰヘッダ２（CIP-Header2)、第５クワドレット以降がデータ領域(Data)である。そして、最後のクワドレットがデータＣＲＣ(Data-CRC)である。
【００２６】
１３９４ヘッダは、データ長を表すdata-length 、このパケット転送されるチャネルの番号（０〜６３のいずれか）を示すchannel 、処理のコードを表すtcode 、および各アプリケーションで規定される同期コードｓｙにより構成されている。
ヘッダＣＲＣは、パケットヘッダの誤り検出符号である。
【００２７】
ＣＩＰヘッダ１は、送信ノード番号のためのＳＩＤ(Source node ID)領域、データブロックの長さのためのＤＢＳ(Data Block Size) 領域、パケット化におけるデータの分割数のためのＦＮ(Fraction Number) 領域、パディングデータのクワドレット数のためのＱＰＣ(Quadlet Padding Count) 領域、ソースパケットヘッダの有無を表すフラグのためのＳＰＨ領域、アイソクロナスパケットの数を検出するカウンタのためのＤＢＣ（Data Block Continuty Counter）領域により構成されている。
なお、ＤＢＳ領域は、１アイソクロナスパケットで転送するクワドレット数を表す。
【００２８】
ＣＩＰヘッダ２は、転送されるデータの種類を表す信号フォーマットのためのＦＭＴ領域、信号フォーマットに対応して利用されるＦＤＦ(Format Dependent Field)領域、フレームパルス信号ＦＲのタイムスタンプ情報のためのＳｙｎｃＴｉｍｅにより構成されている。
【００２９】
また、データＣＲＣは、データフィールドの誤り検出符号である。
【００３０】
以下、アイソクロナス通信系回路の各構成要素について詳細に説明する。
〔デジタル・ビデオカセット・レコーダＩ／Ｆ１２０〕
デジタル・ビデオカセット・レコーダＩ／Ｆ１２０は、送信時に、デジタル・ビデオカセット・レコーダ４０から入力した４ビットのデータ幅のＤＶＣＲデータを３２ビットのデータ幅のＤＶＣＲデータに変換し、当該変換したＤＶＣＲデータをレイト処理回路１２１に出力する。これは、デジタル・ビデオカセット・レコーダ４０から入力するＤＶＣＲデータの最小データの単位が４ビットであるのに対して、ＩＥＥＥ１３９４規格では、取り扱う最小データの単位が３２ビット（＝１クワドレット(quadlet) ）だからである。
【００３１】
また、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０は、送信時に、デジタル・ビデオカセット・レコーダ４０から入力したフレームパルス信号ＦＲをレイト処理回路１２１に出力する。フレームパルス信号ＦＲは、デジタル・ビデオカセット・レコーダ４０から入力されるＤＶＣＲデータのフレームの先頭でパルスを発生する信号である。
ところで、本実施形態では、デジタル・ビデオカセット・レコーダ４０は、後述するコントローラ２１０から入力した出力制御信号に基づいて、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０に対してのＤＶＣＲデータの出力タイミングを制御している。
従って、デジタル・ビデオカセット・レコーダ４０からデジタル・ビデオカセット・レコーダＩ／Ｆ１２０に入力されるＤＶＣＲデータの入力タイミングは不規則に変動することがある。
なお、ＤＶＣＲデータの出力タイミングの制御は、１アイソクロナス通信用パケット分のＤＶＣＲデータを単位として行われる。
【００３２】
また、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０は、受信時に、レイト処理回路１２１から入力した３２ビットのデータ幅のＤＶＣＲデータを４ビットのデータ幅のＤＶＣＲデータに変換し、当該変換したＤＶＣＲデータをデジタル・ビデオカセット・レコーダ４０に出力する。
【００３３】
〔アイソクロナス通信用ＦＩＦＯメモリ１２２〕
図３に示すように、アイソクロナス通信用ＦＩＦＯメモリ１２２は、例えば、コントローラ２１０およびＲＡＭ(Random Access Memory)２１１を有する。
ＲＡＭ２１１は、バンクＰＢ1 ，ＰＢ2 ，ＰＢ3 およびＰＢ4 からなる４バンク構成をしており、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０からのＤＶＣＲデータの書き込みを行う一のバンクを書き込み用切り換え信号に基づいてスイッチＳＷ3 で選択し、送信決定回路２０５にＤＶＣＲデータの読み出しを行う一のバンクを読み出し用切り換え信号に基づいて選択する。
ここで、バンクＰＢ1 ，ＰＢ2 ，ＰＢ3 およびＰＢ4 の各々は、図２に示す１アイソクロナス通信用パケット分のＤＶＣＲデータを記憶可能な４８０バイトの記憶容量を有している。
ＮＴＳＣ方式の場合には、１フレーム分のＤＶＣＲデータは、２５０個のアイソクロナス通信用パケットに分割される。
【００３４】
コントローラ２１０は、ＲＡＭ２１１の記憶状態を監視し、ＲＡＭ２１１がフルにならないように、図１に示すデジタル・ビデオカセット・レコーダ４０からのＤＶＲＣデータの出力を制御する出力制御信号生成する。
また、コントローラ２１０は、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０から入力した１アイソクロナス通信用パケット分のＤＶＣＲデータの先頭フラグを監視することで、１パケット分のＤＶＣＲデータがＲＡＭ２１１の各バンクに書き込まれたか否かを判断し、書き込まれたと判断すると、書き込み用切り換え信号で次のバンクに切り換えることを指示する。
また、コントローラ２１０は、１パケット分のＤＶＣＲデータの書き込みが終了したバンクＰＢ1 〜ＰＢ4 から１パケット分のＤＶＣＲデータを順に読み出すための読み出し用切り換え信号を生成する。
なお、コントローラ２１０は、出力制御信号、書き込み用切り換え信号および読み出し用切り換え信号を生成するにあたって、ＣＦＲ群１１１の所定のレジスタを通して得られたＣＳパケットの送受信の有無を参照する。
【００３５】
〔レイト処理回路１２１〕
図３に示すように、レイト処理回路１２１は、例えば、ノミナル・タイミング（ＮＴ）生成回路２００、サンプリング回路２０１、レジスタＮＴ−ｒｅｇ1 ，ＮＴ−ｒｅｇ2 ，ＮＴ−ｒｅｇ3 ，ＮＴ−ｒｅｇ4 、スイッチＳＷ1 ，ＳＷ2 、メモリ２０２、加算回路２０３、レイト判断回路２０４および送信決定回路２０５を有する。
【００３６】
ノミナル・タイミング生成回路２００は、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０からのフレームパルス信号ＦＲと、ＣＦＲ群１１１の所定のレジスタから読み出されたノミナル(Nominal) 初期値およびノミナルステップ値とを入力し、これらを用いてノミナル・タイミング（ＮＴ）信号を生成する。ＮＴ信号は、ＲＡＭ２１１の容量を小さくするために、１フレーム分のＤＶＣＲデータを分割して得られたアイソクロナス通信用パケットを時間的に均等化して送信する基準タイミング（ノミナル・タイミング）を決定する。
ここで、ノミナル初期値は、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０から入力した最初の１アイソクロナス通信用パケット分のＤＶＣＲデータが、ＲＡＭ２１１に書き込まれる前にＮＴ信号にパルスが発生しないように、フレーム同期信号ＦＲにパルスが発生してから最初のパルスをＮＴ信号に発生するまでの時間を制御するために用いられる。
また、ノミナルステップ値は、例えばＷＷＷシステムなどでは、１フレームのクロック数（時間）が固定ではなく、ジッタに依存することから、フレーム毎に、ＮＴ信号にパルスを発生させる時間間隔を指定して制御するために用いられる。
【００３７】
サンプリング回路２０１は、ノミナル・タイミング生成回路２００から入力したＮＴ信号と、リンクコア１０１で生成されＣＦＲ群１１１の所定のレジスタからを介して入力したサイクルタイムとを用いて、ＮＴ信号にパルスが発生したタイミングで、サイクルタイムが示す時間をサンプリングし、当該サンプリングした時間をＮＴ時間として、スイッチＳＷ1 に出力する。
ここで、サイクルタイムは、３２ビットからなり、下位１２ビットが４０．６９ｎｓ毎にインクリメントされ、その上位１３ビットが１２５μｓ毎にインクリメントされ、その上の７ビットが秒数のカウント値を示している。
【００３８】
レジスタＮＴ−ｒｅｇ1 ，ＮＴ−ｒｅｇ2 ，ＮＴ−ｒｅｇ3 およびＮＴ−ｒｅｇ4 は、それぞれスイッチＳＷ1 によって選択されたときに、サンプリング回路２０１からのＮＴ時間を書き込んで記憶し、スイッチＳＷ2 によって選択されたときに、記憶しているＮＴ時間を読み出して加算回路２０３に出力する。
ここで、レジスタＮＴ−ｒｅｇ1 ，ＮＴ−ｒｅｇ2 ，ＮＴ−ｒｅｇ3 およびＮＴ−ｒｅｇ4 は、ＲＡＭ２１１のそれぞれバンクＰＢ1 ，ＰＢ2 ，ＰＢ3 およびＰＢ4 に記憶されている１アイソクロナス通信用パケット分のＤＶＣＲデータのＮＴ時間を記憶する。また、当該ＮＴ時間は、ＲＡＭ２１１に記憶されている対応する１アイソクロナス通信用パケット分のＤＶＣＲデータの送信が許可される最も早い時刻を示している。
なお、スイッチＳＷ1 とＳＷ3 とは連動して切り換わり、スイッチＳＷ2 とＳＷ4 とも連動して切り換わる。
【００３９】
加算回路２０３は、スイッチＳＷ2 から入力したＮＴ時間と、メモリ２０２から読み出した許容最大遅延時間である４５０μｓとを加算し、当該加算の結果をタイムスタンプとしてレイト判断回路２０４に出力する。
ここで、タイムスタンプは、対応するアイソクロナス通信用パケットの送信が許可される最も遅い時刻を示している。
また、許容最大遅延時間は、送信側から送信したアイソクロナス通信用パケットを受信側において有効に処理（例えば表示処理）できるようにシステムで予め決められいるものであり、例えば、ジッタなどが発生しない正常な状態において、アイソクロナス通信用パケットが、送信側のアイソクロナス通信用ＦＩＦＯメモリ１２２を出力してから、受信側のアプリケーションＩ／Ｆ（デジタル・ビデオカセット・レコーダＩ／Ｆ１２０に対応する）から出力するまでの時間を基準として決定される。
本実施形態では、ＩＥＣ６１８８３規格に基づいて、許容最大遅延時間は４５０μｓとなっている。なお、許容最大遅延時間はシステムの種類に応じて任意に決定される。
【００４０】
レイト判断回路２０４は、サイクルタイムの前記上位１３ビットがカウントアップしたタイミング（１２５μｓ毎にカウントアップする）で、サイクルタイムが示す時間とタイムスタンプが示す時間とを比較し、サイクルタイムが示す時間がタイムスタンプが示す時間に比べて遅い場合にレイトと判断し、そうでない場合にレイトではないと判断し、レイト判断結果を送信決定回路２０５に出力する。
ここで、レイトと判断されるのは、ノミナル・タイミング生成回路２００から出力されるＮＴ信号に対応するパルスが発生するタイミングから、当該パルスに対応する１パケット分のＤＶＣＲデータがＲＡＭ２１１から読み出されるまでの時間が、許容最大遅延時間４５０μｓを越えた場合である。
【００４１】
送信決定回路２０５は、レイト判断回路２０４から入力したレイト判断結果がレイトを示している場合には、スイッチＳＷ4 から入力した１アイソクロナス通信用パケット分のＤＶＣＲデータを後段の図１に示す受信前処理・送信後処理回路１２３には出力しない。その後、送信決定回路２０５は、切り換わったスイッチＳＷ4 を介して次のバンクＰＢ1 ，ＰＢ2 ，ＰＢ3 およびＰＢ4 から入力したＤＶＣＲデータを送信するか否かをレイト判断結果に基づいて決定する。
この場合に、送信決定回路２０５は、次のバンクＰＢ1 ，ＰＢ2 ，ＰＢ3 ，ＰＢ4 が空である場合や、当該次のバンクに対応するレジスタＮＴ−ｒｅｇ1 ，ＮＴ−ｒｅｇ2 ，ＮＴ−ｒｅｇ3 ，ＮＴ−ｒｅｇ4 にＮＴ時間が記憶されていない場合には、ダミーパケットを受信前処理・送信後処理回路１２３に出力する。
ここで、ダミーパケットは、図２に示すアイソクロナス通信用パケットのうち、データを除く、１３９４ヘッダ、ヘッダＣＲＣ、ＣＩＰヘッダ１、ＣＩＰヘッダ２およびデータＣＲＣから構成されているパケットである。
【００４２】
一方、送信決定回路２０５は、レイト判断回路２０４から入力したレイト判断結果がレイトを示していない場合には、スイッチＳＷ4 から入力した１アイソクロナス通信用パケット分のＤＶＣＲデータを後段の受信前処理・送信後処理回路１２３に出力する。
【００４３】
〔受信前処理・送信後処理回路１２３〕
受信前処理・送信後処理回路１２３は、送信時に、図２に示すデータ領域(Data)にＤＶＣＲデータを設定し、１３９４ヘッダ、ＣＩＰヘッダ１およびＣＩＰヘッダ２およびデータＣＲＣを付加してアイソクロナス通信用パケットを生成し、これをリンクコア１０１に出力する。
ここで、レイト処理回路１２１の送信決定回路２０５において、レイトと判断されて送信されなかったアイソクロナス通信用パケットの次のアイソクロナス通信用パケットには、ＤＢＣの番号を１つ飛ばして付与する。
【００４４】
受信前処理・送信後処理回路１２３は、受信時に、リンクコア１０１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたアイソクロナス通信用パケットを受けて、受信パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２などの内容を解析し、データを復元してＤＶＣＲデータをアイソクロナス通信用ＦＩＦＯメモリ１２２に格納する。
【００４５】
アイソクロナス通信用パケットの送信時の動作
以下、ＤＶＣＲ用信号処理回路１におけるアイソクロナス通信用パケットの送信時の動作について説明する。
図３に示すアイソクロナス通信用ＦＩＦＯメモリ１２２のコントローラ２１０からの出力制御信号に基づいて、デジタル・ビデオカセット・レコーダ４０から４ビットのデータ幅のＤＶＣＲデータが、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０に出力される。
ＤＶＣＲデータは、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０において、３２ビットのデータ幅のＤＶＣＲデータに変換され、当該変換されたＤＶＣＲデータがアイソクロナス通信用ＦＩＦＯメモリ１２２に出力される。
また、ＤＶＣＲデータと同期してフレームパルス信号ＦＲが、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０を介してデジタル・ビデオカセット・レコーダ４０からレイト処理回路１２１のノミナル・タイミング生成回路２００に出力される。
【００４６】
１アイソクロナス通信用パケット分のＤＶＣＲデータは、コントローラ２１０からの書き込み用切り換え信号に基づいてスイッチＳＷ3 が選択したＲＡＭ２１１のバンクＰＢ1 〜ＰＢ4 のいずれかのバンクに書き込まれる。
また、バンクＰＢ1 〜ＰＢ4 に書き込まれたＤＶＣＲデータは、コントローラ２１０からの読み出し用切り換え信号に基づいてスイッチＳＷ4 によって選択されたときに送信決定回路２０５に出力される。
【００４７】
上述したＤＶＣＲデータの処理と並行して、以下に示すレイト判断処理がレイト処理回路１２１において行われる。
すなわち、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０からのフレームパルス信号ＦＲと、ＣＦＲ群１１１の所定のレジスタから読み出されたノミナル(Nominal) 初期値およびノミナルステップ値とを用いて、ノミナル・タイミング生成回路２００においてノミナル・タイミング（ＮＴ）信号が生成され、当該ＮＴ信号がサンプリング回路２０１に出力される。
次に、サンプリング回路２０１において、ＮＴ信号にパルスが発生したタイミングで、サイクルタイムが示す時間がサンプリングされ、当該サンプリングされた時間がＮＴ時間としてスイッチＳＷ1 に出力される。
次に、スイッチＳＷ1 に出力されたＮＴ時間が、コントローラ２１０からの書き込み用切り換え信号に基づいてスイッチＳＷ1 が選択したレジスタＮＴ−ｒｅｇ1 〜ＮＴ−ｒｅｇ4 に書き込まれる。
このとき、スイッチＳＷ1 とスイッチＳＷ3 とは、書き込み用切り換え信号に基づいて連動して切り換えられる。
従って、レジスタＮＴ−ｒｅｇ1 〜ＮＴ−ｒｅｇ4 には、それぞれバンクＰＢ1 〜ＰＢ4 に記憶されているＤＶＣＲデータに対応するＮＴ時間が記憶される。
【００４８】
次に、レジスタＮＴ−ｒｅｇ1 〜ＮＴ−ｒｅｇ4 に書き込まれたＮＴ時間が、コントローラ２１０からの読み出し用切り換え信号に基づいてスイッチＳＷ2 によって選択されたときに読み出されて加算回路２０３に出力される。
そして、加算回路２０３において、当該読み出されたＮＴ時間とメモリ２０２から読み出されたた許容最大遅延時間４５０μｓとが加算され、当該加算の結果がタイムスタンプとしてレイト判断回路２０４に出力される。
【００４９】
次に、レイト判断回路２０４において、サイクルタイムの上位１３ビットがカウントアップしたタイミングで、１２５μｓ毎に、サイクルタイムが示す時間とタイムスタンプが示す時間とが比較され、サイクルタイムが示す時間がタイムスタンプが示す時間に比べて遅い場合にレイトと判断され、そうでない場合にレイトではないと判断され、レイト判断結果が送信決定回路２０５に出力される。
【００５０】
次に、送信決定回路２０５において、レイト判断回路２０４から入力したレイト判断結果がレイトを示している場合には、スイッチＳＷ4 から入力した１アイソクロナス通信用パケット分のＤＶＣＲデータは後段の図１に示す受信前処理・送信後処理回路１２３に出力されない。その後、送信決定回路２０５において、切り換わったスイッチＳＷ4 を介して次のバンクＰＢ1 ，ＰＢ2 ，ＰＢ3 およびＰＢ4 から入力したＤＶＣＲデータを送信するか否かをレイト判断結果に基づいて決定される。
この場合に、送信決定回路２０５は、次のバンクＰＢ1 ，ＰＢ2 ，ＰＢ3 ，ＰＢ4 が空である場合や、当該次のバンクに対応するレジスタＮＴ−ｒｅｇ1 ，ＮＴ−ｒｅｇ2 ，ＮＴ−ｒｅｇ3 ，ＮＴ−ｒｅｇ4 にＮＴ時間が記憶されていない場合には、ダミーパケットが受信前処理・送信後処理回路１２３に出力される。
【００５１】
一方、送信決定回路２０５において、レイト判断回路２０４から入力したレイト判断結果がレイトを示していない場合には、スイッチＳＷ4 から入力した１アイソクロナス通信用パケット分のＤＶＣＲデータが後段の受信前処理・送信後処理回路１２３に出力される。
そして、ＤＶＣＲデータに、図２に示す１３９４ヘッダ、ＣＩＰヘッダ１およびＣＩＰヘッダ２およびデータＣＲＣが付加されてアイソクロナス通信用パケットが生成され、当該アイソクロナス通信用パケットがリンクコア１０１、フィジカル・レイヤ回路２０およびＩＥＥＥ１３９４シリアルバスＢＳを介して、送信先のノードに出力される。
【００５２】
アイソクロナス通信用パケットの受信時の動作
ＤＶＣＲ用信号処理回路１におけるアイソクロナス通信用パケットの受信時には、受信したアイソクロナス通信用パケットが、図１に示すリンクコア１０１、デマルチプレクサ１１０を介して、受信前処理・送信後処理回路１２３に出力される。
そして、受信前処理・送信後処理回路１２３において、アイソクロナス通信用パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２などの内容が解析され、復元されてＤＶＣＲデータが、アイソクロナス通信用ＦＩＦＯメモリ１２２に格納された後に、デジタル・ビデオカセット・レコーダＩ／Ｆ１２０を介して、デジタル・ビデオカセット・レコーダ４０に出力される。
【００５３】
以上説明したように、ＤＶＣＲ用信号処理回路１によれば、アイソクロナス通信用パケットを送信する際に、１アイソクロナス通信用パケット分のＤＶＣＲデータ毎に、当該ＤＶＣＲデータの送信が許可される最も早い時刻を決定するＮＴ時間をノミナル・タイミング生成回路２００およびサンプリング回路２０１を用いて生成し、当該ＮＴ時間に許容最大遅延時間４５０μｓを加算することで、当該ＤＶＣＲデータの送信が許可される最も遅い時刻を示すタイムスタンプを生成する。そして、ＲＡＭ２１１のバンクＰＢ1 〜ＰＢ4 から１アイソクロナス通信用パケット分のＤＶＣＲデータを読み出したタイミングで、当該読み出したＤＶＣＲデータに対応するタイムスタンプとサイクルタイムとを比較することで、当該ＤＶＣＲデータを含むアイソクロナス通信用パケットの送信がレイトになるか否かを判断し、レイトにならない場合にのみ、当該ＤＶＣＲデータを図１に示す受信前処理・送信後処理回路１２３に出力する。
そのため、ＤＶＣＲ用信号処理回路１によれば、レイト判断をフレーム単位で行うのではなく、１アイソクロナス通信用パケット分のＤＶＣＲデータを単位として行うことができ、前述したように、図３に示すコントローラ２１０からの出力制御信号に基づいてデジタル・ビデオカセット・レコーダ４０からのＤＶＣＲデータの出力タイミングが変動した場合でも、レイト判断を正確に行うことができる。
【００５４】
また、ＤＶＣＲ用信号処理回路１によれば、図３に示すコントローラ２１０はＲＡＭ２１１がオーバーフローしないように出力制御信号を用いてデジタル・ビデオカセット・レコーダ４０のＤＶＣＲデータの出力を制御しているため、ＲＡＭ２１１がオーバーフローすることを回避できる。
【００５５】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、図１に示すデジタル・ビデオカセット・レコーダ４０から送信データを入力する場合を例示したが、送信データを出力するアプリケーションは特に限定されないが、本発明は、送信データの出力タイミングが変動するアプリケーションを用いる場合に特に有効である。
【００５６】
また、上述した実施形態では、図１に示すように、アイソクロナス通信系回路に加えて、アシンクロナス通信系回路を備えたＤＶＣＲ用信号処理回路１を例示したが、本発明は、アシンクロナス通信系回路を備えていなくてもよい。この場合には、図１において、リンクコア１０１からのアイソクロナス通信用パケットを無条件に受信前処理・送信後処理回路１２３に出力する構成にする。
【００５７】
また、上述した実施形態では、図３に示すレイト処理回路１２１において、許容最大遅延時間を加算する加算回路２０３をレジスタＮＴ−ｒｅｇ1 〜ＮＴ−ｒｅｇ4 の後段に設けたが、加算回路２０３をレジスタＮＴ−ｒｅｇ1 〜ＮＴ−ｒｅｇ4 の前段に設けてもよい。
【００５８】
また、本発明では、通信バスとして、ＩＥＥＥ１３９４を例示したが、アイソクロナス通信モードを持つものであれば、その他の通信バスを用いた場合にも適用できる。
【００５９】
【発明の効果】
以上説明したように、本発明の信号処理回路およびその方法によれば、例えばアプリケーションＩ／Ｆなどから送信データを入力するタイミングが変動した場合でも、レイト処理を適切に行うことができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態に係わるＤＶＣＲ用信号処理回路の構成図である。
【図２】図２はアイソクロナス通信用パケットの基本構成例を示す図である。
【図３】図３は、図１に示すレイト処理回路およびアイソクロナス通信用ＦＩＦＯメモリの内部構成図である。
【符号の説明】
１…ＤＶＣＲ用信号処理回路、１０…リンク・レイヤ回路、２０…フィジカル・レイヤ回路、３０…マイクロコンピュータ、４０…デジタル・ビデオカセット・レコーダ、１０１…リンクコア、１０２…マイクロコンピュータＩ／Ｆ、１０４…送信用ＦＩＦＯメモリ、１０５…受信用ＦＩＦＯメモリ、１０６…アウトバウンド回路、１０７…オートリスポンス回路、１０８…送信用リンクＦＩＦＯメモリ、１０９…インバウンド回路、１１０…デマルチプレクサ、１１１…ＣＦＲ群、１１２…リンクコア、１１３…ＴＳＲ群、１２０…デジタル・ビデオカセット・レコーダＩ／Ｆ、１２１…レイト処理回路、１２２…アイソクロナス通信用ＦＩＦＯメモリ、１２３…受信前処理・送信後処理回路、２００…ノミナル・タイミング生成回路、２０１…サンプリング回路、２０２…メモリ、２０３…加算回路、２０４…レイト判断回路、２０５…送信決定回路、２１１…ＲＡＭ、２１０…コントローラ
【図１】
0004061731.tif 000002
【図２】
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【図３】
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