(57)【特許請求の範囲】
【請求項１】
ワードラインを放電する方法において、
前記ワードラインの電圧またはローアドレスに応答し、前記ワードラインを第１電源に接続する段階と、
前記ワードラインの電圧及び前記ローアドレスに応答し、ダイオード接続されたＮＭＯＳトランジスタを介して前記ワードラインを第２電源に接続する段階と、
前記ワードラインの電流が前記第２電源に放電された後、前記ワードラインの電圧が前記ＮＭＯＳトランジスタの閾値電圧に達するときに、前記ＮＭＯＳトランジスタをターンオフして、前記ワードラインを前記第２電源から分離する段階と、
を含み、
前記ＮＭＯＳトランジスタは、前記ワードラインと前記第２電源との間に接続され、そのゲートが前記ワードラインに接続され、その基板がネガティブ電圧に接続されていることを特徴とするワードライン放電方法。
【請求項２】
前記ワードラインの電圧とＰＸ信号とに応答してサブワードラインドライバに接続されたサブワードラインを放電する方法において、
前記サブワードラインを第１電源に接続する段階と、
前記サブワードラインの電流を第２電源に放電する段階と、
前記ワードラインを前記第１電源に接続する段階とを含むことを特徴とする請求項１に記載のワードライン放電方法。
【請求項３】
前記サブワードラインの電流を前記第２電源に放電する段階は、
下部ローアドレスに応答し、ＰＸＩＤ線を前記第２電源に接続する段階と、
前記サブワードラインの電流を前記第２電源に放電した後で前記ＰＸＩＤ線を前記第２電源から分離する段階とを含むことを特徴とする請求項２に記載のワードライン放電方法。
【請求項４】
前記ワードラインの電圧に応答し、前記ワードラインを前記第２電源に放電する段階をさらに含むことを特徴とする請求項２に記載のワードライン放電方法。
【請求項５】
前記ワードラインは、セルアクセストランジスタを製造するために使われたセル閾値電圧を調節するためのイオン注入工程と同じ工程で製造されたトランジスタを介して前記第１電源に接続されることを特徴とする請求項２に記載のワードライン放電方法。
【請求項６】
前記サブワードラインの電流を前記第２電源に放電する段階は、
前記第２電源を基準電圧とするインバータを駆動して前記サブワードラインの電流を前記第２電源に放電する段階と、
前記サブワードラインの電流を前記第２電源に放電した後で前記インバータを前記第２電源から分離する段階とを含み、
前記インバータは、前記ＰＸ信号の入力端と前記サブワードラインとの間に接続されていることを特徴とする請求項２に記載のワードライン放電方法。
【請求項７】
半導体メモリ装置において、
ワードラインと、
前記ワードラインの電圧またはローアドレスに応答し、プリチャージ動作中に前記ワードラインを第１電源に接続し、前記ワードラインに接続されるワードラインドライバ回路とを備え、
前記ワードラインドライバ回路は、
前記プリチャージ動作中に前記ワードラインの電圧及び前記ローアドレスに応答し、前記ワードラインの電流を第２電源に放電する駆動段を備え、
前記駆動段は、
前記第２電源に接続された第１トランジスタと、
前記第１トランジスタと前記ワードラインとの間に接続されたダイオード接続されたＮＭＯＳトランジスタと、
を備え、
前記ＮＭＯＳトランジスタは、そのゲートが前記ワードラインに接続され、その基板がネガティブ電圧に接続されていることを特徴とする半導体メモリ装置。
【請求項８】
前記ワードラインドライバ回路は、前記ワードラインに接続された電源維持回路をさらに備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記電源維持回路はローデコーダの反対側の、メモリアレイの側部に位置することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記電源維持回路は、
前記ワードラインと前記第１電源との間に接続された第２トランジスタと、
前記第２トランジスタと前記ワードラインとの間に接続されたインバータとを備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記ワードラインは、多数のワードラインを含み、
前記ワードラインドライバ回路は、多数のワードラインドライバ回路を含み、
前記多数のワードラインドライバ回路は各ワードラインに対してプリチャージ動作中に対応するワードラインの電圧またはローアドレスに応答し、前記ワードラインの電流を前記第２電源に放電することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１２】
前記第１電源は基板電源であり、前記第２電源は接地電源であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１３】
前記第１電源はネガティブ電源であり、前記第２電源は接地電源であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１４】
半導体メモリ装置において、
多数のサブワードラインと、
前記サブワードラインに接続され、プリチャージ動作中に多数のワードラインの電圧と多数のＰＸ信号とに応答し、前記サブワードラインを第１電源に接続する多数のサブワードラインドライバと、
前記多数のサブワードラインドライバと接続されて下部ローアドレスに応答し、前記多数のＰＸ信号を発する多数のＰＸ信号発生器と、
前記多数のサブワードラインドライバと接続されて上部ローアドレスに応答し、前記多数のワードラインに多数のワードラインイネーブル信号を発するローデコーダとを備え、
前記多数のＰＸ信号発生器は各サブワードラインに対して前記プリチャージ動作中に前記多数のワードラインの電圧及び前記下部ローアドレスに応答し、前記サブワードラインの電流が前記第２電源に放電されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１５】
前記ローデコーダは、各サブワードラインに対してプリチャージ動作中に前記上部ローアドレスに応答し、前記ワードラインが前記第２電源に放電されることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記半導体メモリ装置は、前記ワードラインに接続されて各ワードラインの電圧に応答し、前記ワードラインを前記第１電源に接続する多数の電源維持回路をさらに備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記ローデコーダは、各サブワードラインに対してプリチャージ動作中に前記上部ローアドレスに応答し、前記ワードラインを前記第１電源に接続することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
前記ローデコーダは、前記上部ローアドレスに応答して各ワードラインを前記第２電源に接続し、各ワードラインの電圧に応答して各ワードラインを前記第２電源から分離することを特徴とする請求項１４に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はワードライン放電方法及び半導体メモリ装置に係り、特に、半導体メモリ装置のためのワードラインドライバ回路に関する。
【０００２】
【従来の技術】
図１は、典型的なＤＲＡＭメモリ装置のメモリセルを示す。前記メモリセルのリフレッシュ時間に関する特性は２つの主要な漏れ電流、すなわち接合漏れ電流Ｉ１とサブスレショルド電流Ｉ２とにより悪化する。接合漏れ電流Ｉ１はトランジスタＭ１の接合境界の欠陥により生じる。サブスレショルド電流Ｉ２はトランジスタＭ１を介して流れるサブスレショルド電流により生じるチャネル漏れ電流である。
【０００３】
接合漏れ電流Ｉ１はチャネルのイオン注入量を減少させることで弱められるが、それはサブスレショルド電流Ｉ２を強める原因になる。同様に、サブスレショルド電流Ｉ２はトランジスタＭ１の閾値電圧を高めることにより弱められるが、それは接合漏れ電流Ｉ１を強める原因になる。
【０００４】
ワードラインのネガティブバイアス方式は、接合漏れ電流Ｉ１とサブスレショルド電流Ｉ２とを同時に弱めるために考え出された。ネガティブワードライン構造を適用するメモリ装置は、選択されていないメモリセルのワードラインにネガティブ電圧（ＶＢＢ、典型的には−０．４〜−０．５ボルト）を供給する。
【０００５】
【発明が解決しようとする課題】
しかしながら、ネガティブにバイアスされたワードライン構造はさまざまな問題点を生じる。第一に、プリチャージ動作中にワードラインが昇圧電圧ＶＰＰまたは電源電圧Ｖｄｄからネガティブ電圧ＶＢＢに放電される時に生じる強い放電電流を処理するために大容量のネガティブ電圧源を必要とする。このような放電電流はＶＢＢの電圧変動を起こしやすい。
【０００６】
ワードライン制御回路を動作させるために必要な電流は、ネガティブ電圧源に対する追加の要求をする。すなわち、ネガティブ電圧源はメモリ装置内で広い面積を占めやすい。
【０００７】
第二に、従来のネガティブにバイアスされたワードライン構造は、ワードラインごとに一つのネガティブワードラインドライバが必要なので、典型的にはチップ面積に不利な複雑な構造が要求される。さらに、ワードラインドライバピッチにネガティブ電圧変換器を構成するのは困難である。
【０００８】
本発明は、上記の問題点に鑑みてなされたものであり、例えば、プリチャージ動作中にワードライン放電電流をネガティブ電圧に流すネガティブワードラインドライバの構造を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記技術的な課題を達成するための本発明に係るワードライン放電方法は、ローアドレスまたは前記ワードラインの電圧に応答し、前記ワードラインを第１電源に接続する段階と、前記ワードラインの電流を第２電源に放電する段階とを備える。
【００１０】
また、前記技術的課題を達成するための本発明に係る半導体メモリ装置は、ワードライン及び前記ワードラインに接続されてプリチャージ動作中に前記ワードラインを第１電源に接続させるワードラインドライバ回路を備え、前記ワードラインドライバ回路は前記プリチャージ動作中に前記ワードラインの電流を第２電源に放電する。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の好適な実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同一の参照符号は同じ要素を示す。
【００１２】
図２は、従来の主ワードラインドライバ構造を利用したＤＲＡＭ装置のコア構造を示す。図２に示されたコア構造は、メモリセルアレイ１２、感知増幅器ブロック（ＳＡｓ；１４）と主ローデコーダ１６とを備える。それぞれのメモリセルアレイ１２内には個別のメモリセルＭＣがある。それぞれのメモリセルＭＣは、主ワードラインＷＬとビットラインＢＬ／ＢＬＢとの交点に位置するセルトランジスタとセルキャパシタとを有する。
【００１３】
選択されていないメモリセルのワードラインＷＬは、接地電源ＶＳＳの電圧レベルに保たれる。メモリセルＭＣがアクセス（例えば、読み出し動作中に）される時は、対応するワードラインＷＬは典型的にはセルアクセストランジスタをターンオンできる昇圧電圧ＶＰＰに駆動され、これによって感知増幅器ブロック１４内の感知増幅器は、ビットラインＢＬ／ＢＬＢを介してセルキャパシタの状態を感知することができる。
【００１４】
主ワードラインＷＬのそれぞれは、多数のメモリセルと接続されているので、主ワードラインＷＬは大容量の負荷を有する。従って、主ローデコーダ１６は図３に示されたようなワードラインドライバを有する。図３のワードラインドライバは、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とを積み上げた構造の単純なプッシュプル段である。
【００１５】
従来のメモリ装置では、ＮＭＯＳトランジスタＭ２のソースは接地電源ＶＳＳに接続される。プリチャージ動作中（メモリセルのアクセスが終了した後）は、ワードラインＷＬが放電される時に、大量の電流がＮＭＯＳトランジスタＭ２を介して接地電源ＶＳＳに流れる。
【００１６】
ネガティブワードライン構造を有するメモリ装置において、トランジスタＭ２のソースがネガティブ電源ＶＢＢに接続され、ワードラインＷＬはネガティブ電圧ＶＢＢに保持され、セルアクセストランジスタにおける漏れ電流を弱める。
【００１７】
しかし、これによってプリチャージ動作中に大きな放電電流がネガティブ電源ＶＢＢに流れるので、ネガティブ電源ＶＢＢの電圧変動及び他の問題が引き起こされる。
【００１８】
図４は、本発明に係るメモリ装置の第１実施形態を示す図である。図４に示されたドライバ回路は、プリチャージ動作後にワードラインＷＬをネガティブ電圧ＶＢＢに保持するよう構成されている。しかし、ワードライン放電電流のほとんどは接地電源ＶＳＳに流れるために、ネガティブ電源ＶＢＢの負担が軽減される。
【００１９】
図４の駆動回路は、電源維持回路（あるいは、維持回路）２０と改良型駆動部２２を有する駆動段とを備える。維持回路２０は、ワードラインＷＬとネガティブ電圧ＶＢＢとの間に接続されるチャンネルを有するＮＭＯＳトランジスタＭ４を備え、ＮＭＯＳトランジスタＭ４はインバータＩＮＶ１の出力端に接続されるゲートとネガティブ電圧ＶＢＢに接続される基板とを有する。インバータＩＮＶ１はネガティブ電圧ＶＢＢを基準電圧として使用し、入力端はワードラインＷＬに接続される。改良型駆動部２２では、ダイオード接続されたＮＭＯＳトランジスタＭ３はＮＭＯＳトランジスタＭ２と直列に接続される。
【００２０】
トランジスタＭ２及びトランジスタＭ３の基板は共にネガティブ電圧ＶＢＢに接続される。維持回路２０はデコーダ領域が占めるスペースを減らすために、セルアレイをはさんで、主ローデコーダが位置する場所の反対側に位置することが望ましい。
【００２１】
図４を参照して本発明に係るプリチャージ動作を説明する。アクセス動作が終了すると、トランジスタＭ１がオン（ｏｎ）になるので、ワードラインＷＬはＶＰＰとなる。インバータＩＮＶ１の出力はロー（ｌｏｗ）、トランジスタＭ２，Ｍ４はオフ（ｏｆｆ）となり、ダイオード接続されたトランジスタＭ３は電流を通さない。
【００２２】
ローアドレス（ＲＯＷ ＡＤＤＲＥＳＳＥＳ）の変化に応答してワードラインＷＬが非活性化されると、トランジスタＭ１はターンオフ、Ｍ２はターンオンされ、Ｍ２とＭ３とを介して放電電流がワードラインＷＬからＶＳＳに流れる。
【００２３】
すなわち、アドレスの変化に応答してワードラインＷＬがＭ２とＭ３とを介してＶＳＳに接続されるので、ワードライン放電電流はＶＳＳに流れる。ワードラインＷＬの電圧がＩＮＶ１のスイッチングポイントより低くなる時、ワードラインＷＬはワードラインＷＬの電圧降下に応答してＭ４を介してＶＢＢと接続されるので、ＩＮＶ１の出力はハイ（ｈｉｇｈ）になり、Ｍ４はターンオンされてワードラインＷＬはＶＢＢにプルダウンされる。
【００２４】
ワードラインＷＬの電圧がインバータＩＮＶ１をスイッチングするために十分に降下するまでに、ワードラインＷＬからのほとんどの放電電流はすでにＶＳＳに流れてしまう。従って、ワードラインＷＬをＶＢＢに保持するために要求される電流は非常に弱い。維持回路２０がイネーブルされる時、ダイオード接続されたトランジスタＭ３はＭ２を介してＶＳＳから流れ出る電流を防止する。すなわち、トランジスタＭ３は、実質的にワードライン放電電流がＶＳＳに流れた後、ワードライン電圧に応答してワードラインＷＬをＶＳＳから分離する。
【００２５】
維持回路２０がイネーブルされた時、Ｍ２とＭ３とを介して電流が流れることを防止するために、Ｍ２及びＭ３の基板もＶＢＢに接続されている。図４に示された配置は、ほとんどのワードライン放電電流がＶＳＳに流れるために、ネガティブ電源からの電流消費を減らすという長所がある。また、ワードライン制御回路を駆動するために必要なＶＢＢ電流を弱めるという長所もある。さらに、ワードライン駆動回路をワードラインピッチ内に収めることができるという長所もある。
【００２６】
図５は、本発明に係るメモリ装置の第２実施形態を示す図である。図５の駆動回路は、図４の維持回路２０が取り除かれるとともに、大きなＮＭＯＳプルダウントランジスタＭ４を有する改良型駆動部２４を備えるという点において図４の駆動回路と異なる。Ｍ２のソースはＶＢＢに接続され、Ｍ２とＭ３とのゲートはローデコーダの出力端に接続される。Ｍ４のチャネルはＭ２のドレーンとＶＳＳとの間に接続され、Ｍ４のゲートはワードラインＷＬに接続される。Ｍ２，Ｍ３及びＭ４の基板は全てＶＢＢに接続される。従って、Ｍ３がターンオンされれば、トランジスタＭ４はワードライン電圧に応答してワードラインＷＬがＶＳＳに接続されるので、ワードライン放電電流はＶＳＳに流れる。トランジスタＭ２はローアドレス情報に応答してワードラインＷＬをＶＢＢに接続する。
【００２７】
アクセス動作が終わる時、ワードラインＷＬはＶＰＰとなり、トランジスタＭ４はオンされるが、ローデコーダによりトランジスタＭ２とトランジスタＭ３とがターンオフされるので、トランジスタＭ４を介して電流は流れない。プリチャージ動作が始まる時に、トランジスタＭ２とトランジスタＭ３とはターンオンされるが、トランジスタＭ４はトランジスタＭ２よりもはるかに大きいので、ほとんどのワードライン放電電流はトランジスタＭ４を介してＶＳＳに流れる。ワードラインＷＬの電圧がトランジスタＭ３の閾値電圧に達する時、ワードラインＷＬはＶＢＢにプルダウンされるので、ワードライン放電電流の残りはトランジスタＭ１とトランジスタＭ２とを介して流れる。
【００２８】
図５の配置は、デコーダ領域にＭ４がより大きな面積が必要であるが、図４の維持回路２０を取り除くことによる長所を有し、これ以外の点では図４の構成と同様の長所を有する。
【００２９】
図６は、本発明に係るメモリ装置の第３実施形態を示す。図６に示された駆動回路の構造及び動作は、図５に示された駆動回路の構造及び動作似ているが、トランジスタＭ３がＭ２と直列に接続される代わりにトランジスタＭ４と直列に接続される。
【００３０】
主ワードライン構造を有するメモリ装置に関して前述した本発明の原理は、例えばサブワードラインドライバ構造を利用するメモリ装置を含む他のタイプのメモリ装置に拡張されうる。図７は、典型的な従来のサブワードラインドライバ構造を利用したＤＲＡＭ装置のコア構造を示す。このようなタイプのメモリ装置は、米国特許第５４１６７４８号、５５９６５４２号、５７６４５８５号、５７８１４９８号、及び５９８６９６６号に開示されている。これらを要約すれば次の通りである。
【００３１】
図７に示されたコア構造は、感知増幅器ブロックＳＡｓ、セルアレイＡＲＲＡＹ、サブワードラインドライバブロック３２とコンジャンクション回路ＣＯＮＪＵＮＣＴＩＯＮとを含む。それぞれのメモリセルアレイ３０は個別のメモリセルＭＣを備え、サブワードラインＷＬとビットラインＢＬ／ＢＬＢとの交点に位置するそれぞれのメモリセルＭＣは一つのセルアクセストランジスタとセルキャパシタとを有する。
【００３２】
サブワードラインＷＬはサブワードラインドライバブロック３２内に位置するサブワードラインドライバ３６により駆動される。サブワードラインドライバ３６のそれぞれは主ローデコーダ３８から出力されるそれぞれのワードラインイネーブル信号と後述される半導体装置全般に分布されたワードラインの一種であるＰＸラインにより制御される。
【００３３】
主ローデコーダ３８は上位７つのアドレスビットＡＤＤＲＥＳＳ（２−８）に応答してワードラインイネーブル信号ＷＥＩ＜０：６３＞を発生させる。これらの信号は、デコーダ３８の外部にあるドライバ３９によりバッファリングされる。しかし、ドライバ３９は主ローデコーダ３８の内部にあってもよい。
【００３４】
図７のワードラインイネーブル信号がメモリセル内のセルアクセストランジスタに直接供給されるのではなく、サブワードラインドライバ３６に供給されるということを除き、図７のワードラインイネーブル信号は図２の主ワードラインＷＬと同様に動作する。
【００３５】
しかし、ＰＸＩ発生器／デコーダ４２は下位２つのアドレスビットＡＤＤＲＥＳＳ（０−１）に応答して残りのワードラインＰＸＩ＜０：３＞を駆動する。このようなＰＸ信号は半導体装置全体に分布されたワードラインドライバ回路によりメモリ装置全体に分配される。ＰＸＩラインは、典型的にはコンジャンクション回路３４内に配置されるＰＸＩＤ発生回路４０を駆動する。ＰＸＩＤ発生回路４０はサブワードラインドライバ３６を駆動する相補的な信号線であるＰＸＩＤ／ＰＸＩＢ線を駆動する。
【００３６】
全てのサブワードラインＷＬは、通常は、ＶＳＳにプリチャージされる。メモリセルがアクセスされた時に、対応するワードラインＷＥＩとＰＸＩＤ／Ｂ信号とが活性化される。これによって、対応するサブワードラインドライバＳＷＤは対応するサブワードラインＷＬをＶＰＰに駆動する。アクセス動作が完全に終わった後
【００３７】
ＰＸ線とワードラインドライバ回路とを半導体装置に分布させることによりメモリ装置はより高速に動作できる。
【００３８】
図８は、従来の典型的なＮＭＯＳサブワードラインドライバ回路を示す図である。ＮＭＯＳサブワードラインドライバ回路の構造と動作とは図８及び図９を参照して説明する。アクティブＡＣＴＩＶＥ動作前は、図９に示されたあらゆる信号線はアクティブロー信号のＰＸＩＢを除いてＶＳＳである。アクティブＡＣＴＩＶＥ動作が始まると、まずワードラインＷＥＩはＶＰＰに駆動される。これによって、ノードＮ１はＶＰＰ−Ｖｔｈ（ポンピング効率が１００％と仮定した時）にスイッチされる。ここで、ＶｔｈはＭ４の閾値電圧である。Ｍ４のゲート・ソース間の電圧がＶｔｈであり、ノードＮ１はフローティング状態のままである。しばらくしてＰＸＩＤがＶＰＰに駆動されると、Ｍ１のドレーン・ゲート間の結合容量のために、ノードＮ１は２ＶＰＰ−Ｖｔｈ（また、ポンピング効率１００％と仮定した時）に昇圧される。その後、ＰＸＩＤはＭ１を介して十分な電流をワードラインＷＬに供給するのでワードラインＷＬはＶＰＰに達する。
【００３９】
プリチャージ動作中にタイミングシーケンスは逆転されてワードラインＷＬは放電される。Ｍ１のチャネルの幅／長さの比がＭ２であるチャネルの幅／長さの比よりかなり大きいためにほとんどのワードライン電流はＭ１を介して流れる。
【００４０】
図１０は、従来のＣＭＯＳサブワードラインドライバの典型的な回路図である。サブワードラインドライバの構造と動作とは図１０と図１１とを参照して説明する。ＣＭＯＳ構造においてＷＥＩＢはワードラインＷＥＩの相補信号に使われる。アクティブ動作前に、図１１のあらゆる信号線は非活性状態にある。アクティブ動作が始まると、ＷＥＩＢはＶＰＰからＶＳＳに遷移すると共にＰＸＩＤはＶＳＳからＶＰＰに遷移する。Ｍ５を介してＰＸＩＤがサブワードラインＷＬをＶＰＰに充電するためにＰＸＩＤはＶＳＳからＶＰＰに遷移する。
【００４１】
プリチャージ動作中にタイミングシーケンスは逆転され、ワードラインＷＬはＶＳＳに放電される。プリチャージ動作の初期間にＭ５のチャネルの幅／長さの比がＭ７のチャネルの幅／長さの比に比べてかなり大きいので、ほとんどのワードラインＷＬはＭ５を介して放電電流を流す。
【００４２】
サブワードライン電圧がＭ５の閾値電圧に到達すれば、トランジスタＭ５はターンオフされ、残りの放電電流はＭ６とＭ７とを介して流れる。図１０に示されたＣＭＯＳで構成されたサブワードラインドライバ回路は、図８に示された回路よりさらに簡単である。しかし、ＰＭＯＳトランジスタＭ５は半導体チップ上に分離されたウェルを必要とするので余分な面積を占める。
【００４３】
図１２は、従来のＰＸＩＤ発生器の概略的な回路図である。図１２のＰＸＩＤ発生器は、図７、図８及び図１０のサブワードラインドライブ回路を駆動するための典型的な相補的な信号ＰＸＩＤ，ＰＸＩＢを発生させる。ＰＸＩＤの電圧スイングは典型的にはＶＳＳからＶＰＰまでであり、ＰＸＩＢの電圧スイングは典型的にはＶＳＳからＶｄｄまでである。インバータＩＮＶ３はサブワードラインＷＬのためのほとんどの充電電流と放電電流とを供給するので、一般的に大きなトランジスタで作られる。
【００４４】
図１３は、図７に示されたワードラインＷＥＩを駆動するために用いられる従来のドライバ回路３９の概略的な回路図である。このワードラインＷＥＩは、次に、図８及び図１０に示されたサブワードラインドライバ回路を駆動する。
【００４５】
図１４は、従来のＮＭＯＳサブワードラインドライバ回路、ＰＸＩＤ発生器及びＷＥＩドライバとの配置図である。図９に示されたタイミングシーケンスはサブワードラインＷＬをイネーブル／ディセーブルさせるために図１４の配置に適用される。図１４に示された回路がネガティブにバイアスされたワードライン構造を適用するためにＶＢＢを基準とするならば、ネガティブ電圧発生器から過度な電流が消費される。
【００４６】
これらの過度な電流は、（ｉ）プリチャージ動作中のワードライン放電電流、（ii）ＰＸＩ発生器４２とＰＸＩＤ発生器４０とのための駆動電流、（iii）ＷＥＩドライバ３９のための駆動電流である。このような強電流要素はＶＢＢ供給電圧、ワードライン「ロー」レベルの変動を生じさせてセルリフレッシュ特性を減殺する。
【００４７】
図１５は、従来のＣＭＯＳサブワードラインドライバ回路、ＰＸＩＤ発生器及びＷＥＩドライバとの配置図である。図１１に示されたタイミングシーケンスはサブワードラインＷＬをイネーブル／ディセーブルさせるために図１５の配置に適用される。図１５に示された配置図にネガティブにバイアスされたワードライン構造を適用することは図１４について記述したのと同じ問題を引き起こす。
【００４８】
図１６は、本発明に係るメモリ装置の第４実施形態を示す。図１６に示された配置図は図１４に示されたＮＭＯＳサブワードラインドライバ構造と多くの共通点があるが、次のような改良点がある。
【００４９】
ＰＸＩＤ発生器のインバータＩＮＶ３の共通電源端子はＮＭＯＳトランジスタＭ５を介してＶＳＳと接続される。Ｍ５のゲートはＰＸＩＤ線に接続される。ドレーンがＰＸＩＤに接続されてゲートがＰＸＩＢに接続されたＭ６のソースがＶＢＢに接続されるのと同様に、Ｍ７のソースはＶＢＢに接続される。
【００５０】
ＷＥＩドライバ３９の駆動段の改良型駆動部４６は図４に示された改良型駆動部２２と同じ構造を有する。図４に示された維持回路２０と同じ構造を有する維持回路４４はワードラインＷＥＩに接続される。図１６を参照して本発明に係るプリチャージ動作を説明する。図９に示されたタイミングシーケンスは図１６の回路に適用される。プリチャージ動作が始まると、ＰＸＩが「ロー」（すなわちＶＳＳ）となり、ノードＮ２とＰＸＩＢとは「ハイ」となる。
【００５１】
プリチャージ動作の初期にＰＸＩＤはサブワードラインＷＬの大容量負荷によってＶＰＰを保持する。ＰＸＩＤが徐々に放電されるので、Ｍ５はターンオンされてワードライン放電電流のほとんどはＰＸＩＤの電圧レベルがＭ５の閾値電圧に達するまでＭ５及びＭ８を介してＶＳＳに流れる。従って、サブワードラインＷＬはＶＳＳと接続された後でワードラインの電圧に応答してＶＳＳから分離される。
【００５２】
ＰＸＩＤがＭ５の閾値電圧以下に減れば、トランジスタＭ５はターンオフされてサブワードラインＷＬはトランジスタＭ６，Ｍ７を介してＶＢＢにさらに放電される。ＷＬの電圧がＶＢＢに到達すれば、Ｍ６とＭ７とはワードラインＷＬとＰＸＩＤ線とをＶＢＢに保持する。すなわち、ワードライン放電電流のほとんどはＶＢＢからＶＳＳに流れる。
【００５３】
ＰＸＩＤが「ロー」になった直後、ＷＥＩがＭ３の閾値電圧に至るまで、ローアドレスデコーダはＭ２とＭ３とを介してＷＥＩを放電する。ＷＥＩの電圧がインバータＩＮＶ１の出力をハイに遷移させるために十分に減少すれば、トランジスタＭ４はターンオンされて、ＷＬをＶＢＢにさらに放電する。それにより、維持回路４４はＰＸＩＤを介して望まない電流が流れ出ることを防止するためにＷＬをＶＢＢに保持する。すなわち、ワードラインＷＥＩから放電電流はやはりＶＳＳに流れる。
【００５４】
好適な実施形態によれば、維持回路４４はＷＥＩドライバが位置するアレイ３０の反対側に配置される。この配置方法は構成がさらに容易である。この配置方法を使用しなければ、ＷＥＩラインピッチが小さいためにローデコーダ領域に維持回路を収めることは困難である。図１６に示されたように、ＰＸＩＢがＶＢＢに下げられた場合場合、生じうるＶＢＢ電流消費をなくすために、インバータＩＮＶ２の信号スイングはＶＳＳからＶｄｄまでに設定されることが望ましい。
【００５５】
好適な実施形態によれば、Ｍ６とＭ７とを介して流れるサブスレショルド電流を弱めるために、トランジスタＭ６，Ｍ７の閾値電圧は高められる。これは、セルアクセストランジスタを製造するのに使われるのと同様のセル閾値電圧を調節するためのイオン注入工程を用いてＭ６とＭ７とを製造することによって実現されうる。すなわち、本発明は、別の方法を追加する必要もなく、最小限のチップ面積を用いて、ネガティブ電源から生じる電流消耗をさらに減少することができる。
【００５６】
トランジスタＭ６はインバータＩＮＶ２，ＩＮＶ３，ＩＮＶ４が位置するコンジャンクション領域の面積を減らすために、図１６の右側のコンジャンクション領域に位置する。図１６に示されたデュアルＰＸＩＤ線が図１４に示された配列通りにすでに配線されているので、このような配置は便利である。すなわち、本発明の利点は、本発明により既存のメモリ装置のデザインを容易に変形できるということである。
【００５７】
前述のように、図１６に示された実施形態は、ワードライン放電電流のほとんどがＶＳＳに流れるために、ネガティブ電源からの消費電流を抑えるというメリットがある。さらに、図１６に示された実施形態は、サブワードライン制御回路に要求されるＶＢＢ電流を抑えられるというメリットがあり、またプリチャージ動作のためのタイミングシーケンスを変更する必要がないというメリットがある。
【００５８】
図１７は、本発明に係るメモリ装置の第５実施形態を示す図である。図１７に示された配置図は、ダイオード接続されたトランジスタＭ３が駆動段から除去されているということを除き、図１６に示されたＮＭＯＳサブワードラインドライバ構造と同様である。トランジスタＭ２はセル閾値電圧を調節するためのイオン注入工程を用いて作られており、Ｍ２のソースは直接ＶＢＢに接続される。維持回路は除去されている。
【００５９】
プリチャージ動作中に、ＷＥＩがローロジックレベルに遷移すれば、ＷＥＩはＭ２を介してＶＢＢに直接放電される。トランジスタＭ２がセル閾値電圧を調節するためのイオン注入工程を用いて作られているために、ローアドレスデコーダはＭ２を介してサブスレショルド電流を流さずに依然としてＶＳＳを基準とすることができる。
【００６０】
図１７に示された配置図がノーマルワードライン放電電流をＶＢＢに流すにしても、ＷＥＩの容量負荷は相対的に低い。そして、図１７の実施形態は維持回路を必要としないというメリットがある。
【００６１】
図１８は、本発明に係るメモリ装置の第６実施形態を示す。図１８に示された配置図は図１５に示されたようなＣＭＯＳサブワードラインドライバを備える。しかし、ＰＸＩＤ発生器４０はワードライン放電電流のほとんどがＶＳＳに流れた後で本発明に係るＶＳＳからインバータＩＮＶ３を分離するためのトランジスタＭ５を備える。
【００６２】
トランジスタＭ６はＰＸＩＢに応答してＰＸＩＤ線をＶＢＢに接続させるために付加された。また、トランジスタＭ６，Ｍ７，Ｍ９はセル閾値電圧を調節するためのイオン注入工程を用いて実現される。図１１に示されたタイミングシーケンスは図１８の実施形態にも適用される。
【００６３】
ＰＸＩＤ発生器は図１６の回路と同じ方法でサブワードライン放電電流をＶＳＳに流す。しかし、図１８の実施形態のさらに大きいメリットは、ＷＥＩＢがＭ２を介してＶＳＳに放電されるということであり、それによってＶＢＢの電流消費が減少する。トランジスタＭ６，Ｍ７，Ｍ９がセル閾値電圧を調節するためのイオン注入工程を用いて作られているために、ＷＥＩＢはＶＳＳを基準とできる。すなわち、維持回路を除去できる。
【００６４】
図１８の実施形態によって、小さいＶＢＢ電流と最小のチップ面積とでネガティブにバイアスされたサブワードライン構造をコンパクトかつ容易に提供することができる。
【００６５】
図１９は、本発明に係るメモリ装置の第７実施形態を示す。図１９に示された配置図は図１８の実施形態とほとんど同様である。しかし、トランジスタＭ６はアレイの左側に位置するＰＸＩＤ発生器を備えるコンジャンクション領域に移動されている。これはサブワードラインドライバ（ＳＷＤ）３２の至る所に配線されたデュアルＰＸＩＤ線を除去する。
【００６６】
さらに他の変形として、図１６の維持回路と変形ＷＥＩドライバとが図１８と図１９との実施形態のいずれか一方に用いられる場合は、トランジスタＭ６，Ｍ７，Ｍ９はセル閾値電圧を調節するためのイオン注入工程を用いることなく構成されうる。
【００６７】
好適な実施形態における本発明の原理が説明され、図示されたので、これらの原理を逸脱しない範囲において本発明の構成や細部の変形が可能であることは明白である。例えば、本発明の実施形態はＤＲＡＭメモリ装置に関して記述したが、本発明はＤＲＡＭワードラインドライバに限定されない。本発明の実施形態はネガティブにバイアスされたワードライン構造を記述しているが、ネガティブバイアスはアクティブモード中に、ワードラインに供給される電位の極性と反対の極性を有する電位を意味すると理解できるであろう。
【００６８】
本発明に係るプリチャージ動作中にワードラインはアドレスの変化またはワードラインの特定電圧に応答して多様な電源装置に接続される。しかし、このような接続動作は他の刺激に応答して行われうる。さらに、ワードライン放電電流はＶＢＢ以外の電源装置に流れると記述された。しかし、電源装置はＶＳＳのような電圧源だけではなく、ワードラインからの放電電流を他所に分散して流すあらゆる適当な電流シンクをも含む。
【００６９】
【発明の効果】
前述のように、本発明によるワードライン放電方法と半導体メモリ装置とはプリチャージ動作中にワードライン放電電流をネガティブ電源に流すので、電圧の変動を減らしてネガティブ電源の消費電流を抑える効果がある。
【図面の簡単な説明】
【図１】従来のＤＲＡＭメモリ装置のメモリセルを示す。
【図２】従来の主ワードラインドライバ構造を利用したＤＲＡＭ装置のコア構造を示す。
【図３】従来のワードラインドライバの概略的な回路図である。
【図４】本発明によるメモリ装置の第１実施形態を示す。
【図５】本発明によるメモリ装置の第２実施形態を示す。
【図６】本発明によるメモリ装置の第３実施形態を示す。
【図７】従来のサブワードラインドライバ構造を利用したＤＲＡＭ装置のコア構造を示す。
【図８】従来のＮＭＯＳサブワードラインドライバの概略的な回路図である。
【図９】図８のＮＭＯＳ型サブワードラインドライバの１周期の動作を示すタイミング図である。
【図１０】従来のＣＭＯＳサブワードラインドライバの概略的な回路図である。
【図１１】図１０のＣＭＯＳ型サブワードラインドライバの１周期の動作を示すタイミング図である。
【図１２】従来のＰＸＩＤ発生器の概略的な回路図である。
【図１３】従来のＷＥＩ発生器の概略的な回路図である。
【図１４】従来のＮＭＯＳサブワードラインドライバ回路、ＰＸＩＤ発生器とＷＥＩドライバとの配置図である。
【図１５】従来のＣＭＯＳサブワードラインドライバ回路、ＰＸＩＤ発生器とＷＥＩドライバとの配置図である。
【図１６】本発明によるメモリ装置の第４実施形態を示す。
【図１７】本発明によるメモリ装置の第５実施形態を示す。
【図１８】本発明によるメモリ装置の第６実施形態を示す。
【図１９】本発明によるメモリ装置の第７実施形態を示す。
【符号の説明】
２０  維持回路
２２  改良型駆動部
【図１】
0004061121.tif 000002
0004061121.tif 000003
【図２】
0004061121.tif 000004
【図３】
0004061121.tif 000005
【図４】
0004061121.tif 000006
【図５】
0004061121.tif 000007
【図６】
0004061121.tif 000008
【図７】
0004061121.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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