(57)【特許請求の範囲】
【請求項１】
バンクアドレス及び外部カス命令信号を受信し、内部カス命令信号を発生させる内部カス命令信号発生手段と、
前記内部カス命令信号、リフレッシュフラグ信号、バースト停止信号、及びバースト長終了信号を受信し、バースト動作の終了を知らせるバースト終了信号を発生させるバースト長カウンターと、
前記バースト終了信号、前記内部カス命令信号、オートプリチャージ動作を行うためのオートプリチャージ信号、及び外部アドレスを受信し、前記内部カス命令信号が入力される前に前記オートプリチャージ動作を行うためのオートプリチャージフェリー信号と、前記バースト動作の終了からデータプリチャージレイタンシー時間を補償後に前記オートプリチャージ動作を行うためのオートプリチャージコア信号とを発生させるオートプリチャージ信号発生手段と、
前記オートプリチャージフェリー信号、前記オートプリチャージコア信号、プリチャージ信号、及び外部から入力されるローアクティブ信号を受信し、ワードラインをイネーブルさせるためのローアクティブフェリー信号及びワードラインをディスエーブルさせるためのローアクティブコア信号を発生させる内部ローアクティブ信号発生手段とを備え、
前記内部カス命令信号発生手段は、前記ワードラインをイネーブルさせるための前記ローアクティブフェリー信号に応答して前記内部カス命令信号の発生可否を定める、
ことを特徴とするオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項２】
前記内部カス命令信号発生手段は、前記ローアクティブフェリー信号がローレベルにディスエーブルされると、前記内部カス命令信号を発生させることなく、前記ローアクティブフェリー信号がハイレベルにイネーブルされると、前記内部カス命令信号を発生させることを特徴とする請求項１に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項３】
前記内部カス命令発生手段は、前記バンクアドレス、前記外部カス命令信号、及び前記ローアクティブフェリー信号を論理積し、前記内部カス命令信号を発生させる第１論理回路を備えたことを特徴とする請求項１又は２に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項４】
前記バースト長カウンターは、
前記内部カス命令信号発生手段で発生した前記内部カス命令信号、前記リフレッシュフラグ信号、前記バースト長終了信号、及び前記バースト停止信号を受信し、バーストイネーブル信号を発生させるバーストイネーブル信号発生手段と、前記バーストイネーブル信号を受信し、前記バースト終了信号を発生させるバースト終了信号発生手段とを備えたことを特徴とする請求項１、２又は３に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項５】
前記オートプリチャージ信号発生手段は、
前記内部カス命令信号、前記外部アドレス、及び前記オートプリチャージ信号を受信し、オートプリチャージ動作を準備するためのオートプリチャージフラグ信号を発生させた後、前記オートプリチャージフラグ信号及び前記バースト終了信号を組合せて前記オートプリチャージフェリー信号を発生させるオートプリチャージフェリー信号発生手段と、
前記オートプリチャージフラグ信号、前記バースト終了信号、及び前記内部カス命令信号を受信し、前記オートプリチャージコア信号を発生させるオートプリチャージコア信号発生手段とを備えたことを特徴とする請求項１、２、３又は４に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項６】
前記オートプリチャージフェリー信号発生手段は、
前記内部カス命令信号を受信する前にプリチャージ動作を行うよう、前記オートプリチャージフェリー信号を発生させることを特徴とする請求項５に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項７】
前記オートプリチャージフェリー信号発生手段は、
前記内部カス命令信号、前記外部アドレス、及び前記オートプリチャージ信号を受信し、オートプリチャージ動作を準備するためのオートプリチャージフラグ信号を発生させるオートプリチャージフラグ信号発生手段と、
前記オートプリチャージフラグ信号及び前記バースト終了信号の反転信号を論理積し、前記オートプリチャージフェリー信号を発生させる第２論理回路とを備えたことを特徴とする請求項５又は６に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項８】
前記オートプリチャージコア信号発生手段は、
データプリチャージレイタンシー時間を補償した後、プリチャージ動作を行うよう前記オートプリチャージコア信号を発生させることを特徴とする請求項５、６又は７に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項９】
前記オートプリチャージコア信号発生手段は、
前記内部カス命令信号等の一部を反転論理和する第１論理素子と、
前記バースト終了信号の反転信号及び前記第１論理素子の出力信号を反転論理積する第２論理素子と、
前記オートプリチャージフラグ信号及び前記第２論理素子の出力信号を反転論理積する第３論理素子と、
前記第３論理素子の出力信号を一定時間遅延させ、データプリチャージレイタンシー時間が補償されたオートプリチャージコア信号を発生させるデータプリチャージレイタンシー時間補償手段とを備えたことを特徴とする請求項５、６、７又は８に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項１０】
前記内部ローアクティブ信号発生手段は、
前記オートプリチャージコア信号と前記プリチャージ信号に応答し、前記ワードラインをディスエーブルさせるための前記ローアクティブコア信号を発生させるローアクティブコア信号発生手段と、
前記ローアクティブコア信号、前記オートプリチャージフェリー信号、及び前記ローアクティブ信号に応答し、前記ワードラインをイネーブルさせるための前記ローアクティブフェリー信号発生手段とを備えたことを特徴とする請求項１、２、３、４、５、６、７、８又は９に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項１１】
前記ローアクティブコア信号発生手段は、
前記オートプリチャージコア信号がローパルスに発生されると、前記ローアクティブコア信号をローレベルにディスエーブルさせ、前記ワードラインをディスエーブルさせることを特徴とする請求項１０に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項１２】
前記ローアクティブコア信号発生手段は、
前記オートプリチャージコア信号及び前記プリチャージ信号を反転論理和する第４論理素子と、
前記第４論理素子の出力信号をラッチさせる第１ラッチ回路と、
前記ラッチ回路の出力信号を反転させローアクティブコア信号を出力する第１反転素子と、
前記第１反転素子の出力信号を反転させ前記ラッチ回路に伝達する複数の第２反転素子とを備えたことを特徴とする請求項１０又は１１に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項１３】
前記ローアクティブフェリー信号発生手段は、
前記オートプリチャージフェリー信号がローパルスに発生されると、前記ローアクティブフェリー信号をローレベルにディスエーブルさせ、前記半導体メモリ素子に正常でない新しい命令を受信し新しい命令を行わせないことを特徴とする請求項１０、１１又は１２に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【請求項１４】
前記ローアクティブフェリー信号発生手段は、
電源電圧及び接地電圧の間に接続され、前記ローアクティブコア信号の反転信号と外部ローアクティブ信号に応答するプルアップ素子及びプルダウン素子と、前記プルアップ素子及びプルダウン素子の出力端子である出力ノードと前記電源電圧との間に接続され、前記オートプリチャージフェリー信号に応答するトランジスタと、
前記出力ノードの信号をラッチさせる第２ラッチ回路と、
前記第２ラッチ回路の出力信号を引続き反転させる複数のインバータとを備えたことを特徴とする請求項１０、１１、１２又は１３に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子のオートプリチャージ装置に関するもので、より詳しくは、半導体メモリ素子の誤動作を防止するため、オートプリチャージギャップレス保護回路を備えた半導体メモリ素子のオートプリチャージ装置に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ素子は入力命令(例えば、記録、又は、判読命令、プリチャージ命令、リフレッシュ命令…等)によりあらゆる動作を行うことになる。この時、入力命令として正常でない新しい命令(illegal command)が入力されることがあるが、このようなあらゆる正常でない新しい命令は、半導体メモリ素子を動作させないようにしなければならない。
【０００３】
しかし、オートプリチャージ動作後に、断切なく(gapless)記録、又は判読命令が半導体メモリ素子に入力される場合、ギャップレス動作(gapless function)を保護するための保護回路が無いのでチップが誤動作することになる。
【０００４】
以下、従来の半導体メモリ素子のオートプリチャージ装置を、図１及び図２を参照しながら、より詳しく説明する。図１は、従来のオートプリチャージ装置のブロック図であり、図２は、図１に示した主要信号等のタイミング図である。
【０００５】
図１に示した従来のオートプリチャージ装置は、バースト長カウンター10、オートプリチャージ信号発生部20、及び内部ローアクティブ信号発生部30で構成される。
【０００６】
このような構成を有する従来のオートプリチャージ装置は、記録動作、又は判読動作を行った後、プリチャージ命令を受信しなくとも自動にワードラインをディスエーブルさせる動作を行う。ところが、このとき、いつでもワードラインをディスエーブルさせてはならず、tDPL(data in to precharge latency)を補償した後、ワードラインをディスエーブルさせなければならない。
【０００７】
このとき、このtDPL時間を守らなければセルにデータが完全に記録されないため、故障が発生することがある。しかし、このtDPL時間を待つあいだ、同じバンクに正常でない新しい命令が入力されると、ワードラインがディスエーブルされない状態で新しい命令(記録、又は判読動作)を行うことになり、誤動作が発生することになる。
【０００８】
【発明が解決しようとする課題】
したがって、このような問題点を解決するための本発明の目的は、フェリー回路部を制御する経路とコア回路部を制御する経路を分離させ、オートプリチャージ動作のとき、外部から入力される正常でない新しい命令による誤動作を防止することにある。
【０００９】
本発明のさらに他の目的は、オートプリチャージ動作の時にフェリー回路部を制御するローアクティブフェリー信号をコア回路部を制御するローアクティブコア信号より先にディスエーブルさせ、外部から正常でない新しい命令が入力されても新しい命令を行うことができないようにすることにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するための本発明に係る請求項１に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置は、バンクアドレス及び外部カス命令信号を受信し、内部カス命令信号を発生させる内部カス命令信号発生手段と、前記内部カス命令信号、リフレッシュフラグ信号、バースト停止信号、及びバースト長終了信号を受信し、バースト動作の終了を知らせるバースト終了信号を発生させるバースト長カウンターと、前記バースト終了信号、前記内部カス命令信号、オートプリチャージ動作を行うためのオートプリチャージ信号、及び外部アドレスを受信し、前記内部カス命令信号が入力される前に前記オートプリチャージ動作を行うためのオートプリチャージフェリー信号と、前記バースト動作の終了からデータプリチャージレイタンシー時間を補償後に前記オートプリチャージ動作を行うためのオートプリチャージコア信号とを発生させるオートプリチャージ信号発生手段と、前記オートプリチャージフェリー信号、前記オートプリチャージコア信号、プリチャージ信号、及び外部から入力されるローアクティブ信号を受信し、ワードラインをイネーブルさせるためのローアクティブフェリー信号及びワードラインをディスエーブルさせるためのローアクティブコア信号を発生させる内部ローアクティブ信号発生手段とを備え、前記内部カス命令信号発生手段は、前記ワードラインをイネーブルさせるための前記ローアクティブフェリー信号に応答して前記内部カス命令信号の発生可否を定める、ことを特徴とする。
【００１１】
請求項２に記載の発明は、請求項１に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記内部カス命令信号発生手段は、前記ローアクティブフェリー信号がローレベルにディスエーブルされると、前記内部カス命令信号を発生させることなく、前記ローアクティブフェリー信号がハイレベルにイネーブルされると、前記内部カス命令信号を発生させることを特徴とする。
【００１２】
請求項３に記載の発明は、請求項１又は２に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記内部カス命令発生手段は、前記バンクアドレス、前記外部カス命令信号、及び前記ローアクティブフェリー信号を論理積し、前記内部カス命令信号を発生させる第１論理回路を備えたことを特徴とする。
【００１３】
請求項４に記載の発明は、請求項１、２又は３に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記バースト長カウンターは、前記内部カス命令信号発生手段で発生した前記内部カス命令信号、前記リフレッシュフラグ信号、前記バースト長終了信号、及び前記バースト停止信号を受信し、バーストイネーブル信号を発生させるバーストイネーブル信号発生手段と、前記バーストイネーブル信号を受信し、前記バースト終了信号を発生させるバースト終了信号発生手段とを備えたことを特徴とする。
【００１４】
請求項５に記載の発明は、請求項１、２、３又は４に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記オートプリチャージ信号発生手段は、前記内部カス命令信号、前記外部アドレス、及び前記オートプリチャージ信号を受信し、オートプリチャージ動作を準備するためのオートプリチャージフラグ信号を発生させた後、前記オートプリチャージフラグ信号及び前記バースト終了信号を組合せて前記オートプリチャージフェリー信号を発生させるオートプリチャージフェリー信号発生手段と、前記オートプリチャージフラグ信号、前記バースト終了信号、及び前記内部カス命令信号を受信し、前記オートプリチャージコア信号を発生させるオートプリチャージコア信号発生手段とを備えたことを特徴とする。
【００１５】
請求項６に記載の発明は、請求項５に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記オートプリチャージフェリー信号発生手段は、前記内部カス命令信号を受信する前にプリチャージ動作を行うよう、前記オートプリチャージフェリー信号を発生させることを特徴とする。
【００１６】
請求項７に記載の発明は、請求項５又は６に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記オートプリチャージフェリー信号発生手段は、前記内部カス命令信号、前記外部アドレス、及び前記オートプリチャージ信号を受信し、オートプリチャージ動作を準備するためのオートプリチャージフラグ信号を発生させるオートプリチャージフラグ信号発生手段と、前記オートプリチャージフラグ信号及び前記バースト終了信号の反転信号を論理積し、前記オートプリチャージフェリー信号を発生させる第２論理回路とを備えたことを特徴とする。
【００１７】
請求項８に記載の発明は、請求項５、６又は７に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記オートプリチャージコア信号発生手段は、データプリチャージレイタンシー時間を補償した後、プリチャージ動作を行うよう前記オートプリチャージコア信号を発生させることを特徴とする。
【００１８】
請求項９に記載の発明は、請求項５、６、７又は８に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記オートプリチャージコア信号発生手段は、前記内部カス命令信号等の一部を反転論理和する第１論理素子と、前記バースト終了信号の反転信号及び前記第１論理素子の出力信号を反転論理積する第２論理素子と、前記オートプリチャージフラグ信号及び前記第２論理素子の出力信号を反転論理積する第３論理素子と、前記第３論理素子の出力信号を一定時間遅延させ、データプリチャージレイタンシー時間が補償されたオートプリチャージコア信号を発生させるデータプリチャージレイタンシー時間補償手段とを備えたことを特徴とする。
【００１９】
請求項１０に記載の発明は、請求項１、２、３、４、５、６、７、８又は９に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記内部ローアクティブ信号発生手段は、前記オートプリチャージコア信号と前記プリチャージ信号に応答し、前記ワードラインをディスエーブルさせるための前記ローアクティブコア信号を発生させるローアクティブコア信号発生手段と、前記ローアクティブコア信号、前記オートプリチャージフェリー信号、及び前記ローアクティブ信号に応答し、前記ワードラインをイネーブルさせるための前記ローアクティブフェリー信号発生手段とを備えたことを特徴とする。
【００２０】
請求項１１に記載の発明は、請求項１０に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記ローアクティブコア信号発生手段は、前記オートプリチャージコア信号がローパルスに発生されると、前記ローアクティブコア信号をローレベルにディスエーブルさせ、前記ワードラインをディスエーブルさせることを特徴とする。
【００２１】
請求項１２に記載の発明は、請求項１０又は１１に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記ローアクティブコア信号発生手段は、前記オートプリチャージコア信号及び前記プリチャージ信号を反転論理和する第４論理素子と、前記第４論理素子の出力信号をラッチさせる第１ラッチ回路と、前記ラッチ回路の出力信号を反転させローアクティブコア信号を出力する第１反転素子と、前記第１反転素子の出力信号を反転させ前記ラッチ回路に伝達する複数の第２反転素子とを備えたことを特徴とする。
【００２２】
請求項１３に記載の発明は、請求項１０、１１又は１２に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記ローアクティブフェリー信号発生手段は、前記オートプリチャージフェリー信号がローパルスに発生されると、前記ローアクティブフェリー信号をローレベルにディスエーブルさせ、前記半導体メモリ素子に正常でない新しい命令を受信し新しい命令を行わせないことを特徴とする。
【００２３】
請求項１４に記載の発明は、請求項１０、１１、１２又は１３に記載のオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置において、前記ローアクティブフェリー信号発生手段は、電源電圧及び接地電圧の間に接続され、前記ローアクティブコア信号の反転信号と外部ローアクティブ信号に応答するプルアップ素子及びプルダウン素子と、前記プルアップ素子及びプルダウン素子の出力端子である出力ノードと前記電源電圧との間に接続され、前記オートプリチャージフェリー信号に応答するトランジスタと、前記出力ノードの信号をラッチさせる第２ラッチ回路と、前記第２ラッチ回路の出力信号を引続き反転させる複数のインバータとを備えたことを特徴とする。
【００２４】
前述した目的、及びその他の目的と本発明の特徴及び利点は、添付図面と関連した次の詳しい説明を介し明確になるはずである。
【００２５】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好ましい実施の形態を説明する。
【００２６】
図３は、本発明の好ましい実施の形態に係るギャップレス動作保護回路を有するオートプリチャージ装置のブロック図であり、内部カス命令信号発生部100、バースト長カウンター200、オートプリチャージ信号発生部300、内部ローアクティブ発生部400で構成される。
【００２７】
内部カス命令信号発生部100は、外部から入力されるバンクアドレスBA、外部カス命令信号CASP＜i＞、及び後で説明するローアクティブフェリー信号発生部420で発生したローアクティブフェリー信号ROWACT＿PEを受信し、ローアクティブフェリー信号ROWACT＿PEに応答して内部カス命令信号CASI＜0:3＞を発生させる。
【００２８】
バースト長カウンター200は、内部カス命令信号CASI＜0:3＞、リフレッシュ動作を示すリフレッシュフラグ信号REF＿FLAG、バースト長終了信号BL＿END及びバースト停止信号YBST＿STOPを受信し、バースト動作が終了されたことを知らせるバースト終了信号YBST＿ENDを発生させる。
【００２９】
オートプリチャージ信号発生部300は、バースト終了信号YBST＿END、内部カス命令信号CASI＜0:3＞、オートプリチャージ信号APCG、外部アドレスADD＿＜10＞を受信し、オートプリチャージフェリー信号APCG＿PEとオートプリチャージコア信号APCG＿COを発生させる。
【００３０】
内部ローアクティブ信号発生部400は、オートプリチャージフェリー信号APCG＿PE、オートプリチャージコア信号APCG＿CO、プリチャージ信号PCG、ローアクティブ信号ROWACT、及びローアクティブコア信号ROWACT＿COが入力され、ワードラインをディスエーブルさせるためのローアクティブコア信号ROWACT＿COとワードラインをイネーブルさせるためのローアクティブフェリー信号ROWACT＿PEを発生させる。
【００３１】
ここで、ローアクティブコア信号ROWACT＿COはオートプリチャージコア信号APCG＿COに応答して発生し、ローアクティブフェリー信号ROWACT＿PEは、オートプリチャージフェリー信号APCG＿PEに応答して発生される。
【００３２】
以下、図４を参照して前述した内部カス命令信号発生部100の構成と動作を説明する。前述した内部カス命令信号発生部100は、図４に示したように、外部から入力されるバンクアドレスBA、外部カス命令信号CASP＜i＞、及び後で説明するローアクティブフェリー信号ROWACT＿PEを反転論理積するナンドゲートND1と、ナンドゲートND1の出力信号を反転させて内部カス命令信号CASI＜i＞（CASI＜0:3＞）を発生させるインバータIV1で構成される。
【００３３】
ここで、外部カス命令信号CASP＜i＞がハイパルスに発生すると、半導体メモリ素子の記録、または判読動作が行われる。例えば、バンク1がアクティブされておりバンク0がオートプリチャージ動作を行う時、バンク0のギャップレス記録、又は判読動作は、行なわれてはならず、バンク1のギャップレス記録、又は、判読動作は行わなければならない。
【００３４】
そのため、オートプリチャージ動作を行うバンク0のローアクティブフェリー信号ROWACT＿PEが、バースト動作が終了すると直ちにディスエーブルされ、内部カス命令信号CASIが発生されない。したがって、記録、又は判読動作は行われない。
【００３５】
しかし、バンク1のカス命令信号(記録、又は判読動作)を行う場合には、ローアクティブフェリー信号ROWACT＿PEがハイレベルにイネーブルされ、内部カス命令信号CASIがハイパルスに発生される。したがって、記録、又は判読動作が行われる。
【００３６】
結果的に、オートプリチャージ中のバンクに正常でない新しい命令が入力されても、このような新しい命令を行わないためには、コア回路部を制御するローアクティブコア信号ROOWACT＿COよりフェリー回路部を制御するローアクティブフェリー信号ROWACT＿PEを先にディスエーブルさせ、内部カス命令信号CASI＜i＞を発生させてはならない。
【００３７】
したがって、本実施の形態では内部カス命令信号CASIをローアクティブフェリー信号ROWACT＿PEに応答して発生させ、プリチャージ中のバンクに正常でない新しい命令を受信しても、このような新しい命令を行わなくなる半導体メモリ素子のオートプリチャージ装置を具現した。
【００３８】
次には、図５を参照しバースト長カウンター200の構成と動作を説明する。図５は、バーストイネーブル信号発生部210とバースト終了信号発生部220で構成されたバースト長カウンター200の回路図である。
【００３９】
バーストイネーブル信号発生部210は、内部カス命令信号発生部100で発生される内部カス命令信号CASI＜0:3＞、リフレッシュ動作を示すリフレッシュフラグ信号REF＿FLAG、バースト長終了信号BL＿END及びバースト停止信号YBST＿STOPを受信しバーストイネーブル信号YBSTを発生させる。バースト終了信号発生部220は、バーストイネーブル信号YBSTを受信し、バースト動作が終了されたことを知らせるバースト終了信号YBST＿ENDを発生させる。
【００４０】
バーストイネーブル信号発生部210において、ノアゲートNR1は内部カス命令信号CASI＜0:3＞を受信して反転論理和する。インバータIV2はリフレッシュフラグ信号REF＿FALGを反転させる。 インバータIV3はノアゲートNR1の出力信号を反転させる。ナンドゲートND2は、インバータIV2の出力信号とインバータIV3の出力信号を反転論理積する。ノアゲートNR2はバースト長終了信号BL＿ENDとバースト停止信号YBST＿STOPを反転論理和する。ナンドゲートラッチ回路LT1はノアゲートNR2とナンドゲートND2の出力信号等をラッチさせる。インバータIV4，IV5はナンドゲートラッチ回路LT1の出力信号を引続き２回反転させ、バーストイネーブル信号YBSTを出力させる。
【００４１】
バースト終了信号発生部220において、複数のインバータIV6〜IV12はバーストイネーブル信号発生部210から発生したバーストイネーブル信号YBSTを引続き７回反転させる。ノアゲートNR3はインバータIV12の出力信号とバーストイネーブル信号YBSTを反転論理和してバースト動作が終了されたことを知らせるバースト終了信号YBST＿ENDを発生させる。
【００４２】
先ず、リフレッシュ動作状態を知らせるリフレッシュフラグ信号REF＿FLAGが、ハイパルスに発生してリフレッシュ動作を行えば、ワードラインがイネーブルされ記録、又は判読動作を行うことができるようになる。したがって、リフレッシュ動作のときはリフレッシュフラグ信号REF＿FLAGがハイパルスに発生されバーストイネーブル信号YBSTは発生しない。
【００４３】
次に、内部カス命令信号CASI＜0＞がハイパルスに発生すると、リフレッシュフラグ信号REF＿FLAG、バースト長終了信号BL＿END(正常なバースト動作を全て行った後に発生する信号)及びバースト停止信号YBST＿STOP(正常なバースト動作を全て行わない状態で、外部から強制的にバースト動作を停止させる信号)がローになり、ナンドゲートND2の出力がローになってノアゲートNR2の出力はハイになる。そうすると、ラッチ回路LT1の出力はハイになり、バーストイネーブル信号YBSTがハイになる。この時、ナンドゲートラッチ回路LT1はハイレベルを維持しながら、バースト長終了信号BL＿END、又は、バースト停止信号YBST＿STOPがハイパルスに発生すると、内部カス命令信号CASI＜0：3＞とリフレッシュフラグ信号REF＿FLAGがローになり、ナンドゲートND2の出力がハイレベルになってノアゲートNR2の出力がローになる。そうすると、ラッチ回路LT1の出力はローになり、バーストイネーブル信号YBSTがローになる。このように、バーストイネーブル信号YBSTがローになると、バースト終了信号YBST＿ENDがハイパルスになってからすぐローレベルになる。
【００４４】
次に、図３に示したオートプリチャージ信号発生部300を、図６を参照しながら説明する。図６は、オートプリチャージフェリー信号発生部310とオートプリチャージコア信号発生部320で構成されたオートプリチャージ信号発生部300の回路図である。
【００４５】
オートプリチャージフェリー信号発生部310は、内部カス命令信号CASI＜0＞、外部アドレスADD＜10＞、及びオートプリチャージ信号APCGを受信し、オートプリチャージ動作を準備するためのオートプリチャージフラグ信号APCG＿FLAGを発生させた後、オートプリチャージフラグ信号APCG＿FLAGとバースト終了信号YBST＿ENDを組合せてオートプリチャージフェリー信号APCG＿PEを発生させる。オートプリチャージコア信号発生部320は、内部カス命令信号CAS＜1:3＞、オートプリチャージフラグ信号APCG＿FLAG、及びバースト終了信号YBST＿ENDを受信し、オートプリチャージコア信号APCG-COを発生させる。
【００４６】
オートプリチャージフェリー信号発生部310は、内部カス命令信号CASI＜0:3＞が入力される前にプリチャージ動作を行うためオートプリチャージフェリー信号APCG＿PEを発生させる。オートプリチャージコア信号発生部320はtDPL(データプリチャージレイタンシー)時間を補償した後、プリチャージ動作を行うためオートプリチャージコア信号APCG＿COを発生させることになる。
【００４７】
このようなオートプリチャージコア信号発生部310において、オートプリチャージフラグ信号発生部312は内部カス命令信号CASI＜0＞、外部アドレスADD＜10＞、及びオートプリチャージ信号APCGを受信し、オートプリチャージ動作中であることを知らせるオートプリチャージフラグ信号APCG＿FLAGを発生させる。ナンドゲートND6はオートプリチャージフラグ信号APCG＿FLAGとバースト終了信号YBST＿ENDの反転信号を反転論理積する。インバータIV17は、ナンドゲートND6の出力信号を引続き反転させてオートプリチャージフェリー信号APCG＿PEを発生させる。
【００４８】
前述したオートプリチャージフラグ信号発生部312において、インバータIV13は外部アドレスADD＜10＞を反転させる。ナンドゲートND5は内部カス命令信号CASI＜0＞とインバータIV13の出力信号を論理和する。PMOSトランジスタP1はソース及びドレインが電源電圧Vdd、及びノードSN1に各々接続され、ゲートでナンドゲートND5の出力信号を受信する。NMOSトランジスタN1, N2はノードSN1と接地電圧Vssの間に直列に接続され、それぞれのゲートで内部カス命令信号CASI＜0＞と外部アドレスADD＜10＞を受信する。 PMOSトランジスタP2はソース及びドレインが電源電圧VddとノードSN1にそれぞれ接続され、ゲートでオートプリチャージ終了信号APCG＿ENDが印加される。インバータラッチ回路LT2はノードSN1の信号をラッチさせオートプリチャージフラグ信号APCG＿FLAGを発生させる。
【００４９】
オートプリチャージコア信号発生部320において、ノアゲートNR4は内部カス命令信号CAS＜1:3＞を反転論理和する。インバータIV16はバースト終了信号YBST＿ENDを反転させる。ナンドゲートND7はノアゲートNR4の出力信号とインバータIV16の出力信号を反転論理積する。ナンドゲートND8はナンドゲートND7の出力信号とオートプリチャージフラグ信号APCG＿FLAGを反転論理積する。
【００５０】
ｔDPL補償部322はナンドゲートND8の出力信号を一定時間遅延させtDPL時間を補償した後、オートプリチャージコア信号APCG＿COを発生させる。このようなtDPL補償部322は複数のインバータで構成される。
【００５１】
次に、前述したオートプリチャージフェリー信号発生部310、及びオートプリチャージコア信号発生部320の動作を簡単に説明する。先ず、オートプリチャージ動作は内部カス命令信号CASI＜0＞と外部アドレスADD＜10＞がハイパルスになってこそ行われる。このようになると、ノードSN1がローになり、オートプリチャージフラグ信号APCG＿FLAGがハイパルスになる(オートプリチャージフェリー信号APCG＿PEとオートプリチャージコア信号APCG＿COを発生させる準備)。その後、バースト終了信号YBST＿ENDがハイパルスになると、オートプリチャージフェリー信号APCG＿PEがローパルスになり、オートプリチャージコア信号発生部320の出力であるオートプリチャージコア信号APCG＿COは、tDPL時間を補償した後ハイパルスになる。
【００５２】
次に、図３に示した内部ローアクティブ発生部400の構成と動作を、図７を参照して説明する。図７は、ローアクティブコア信号発生部410とローアクティブフェリー信号発生部420で構成された内部ローアクティブ信号発生部400の回路図である。
【００５３】
ローアクティブコア信号発生部410は、オートプリチャージコア信号APCG＿COとプリチャージ信号PCGを受信し、ワードラインをディスエーブルさせるためのローアクティブコア信号ROWACT＿COを発生させる。ローアクティブフェリー信号発生部420は、ローアクティブコア信号ROWACT＿COの２回反転信号、オートプリチャージフェリー信号APCG＿PE、外部から入力されるローアクティブ信号ROWACTを受信し、ワードラインをイネーブルさせるためのローアクティブフェリー信号ROWACT＿PEを発生させる。
【００５４】
ローアクティブコア信号発生部410において、ノアゲートNR5はオートプリチャージコア信号APCG＿COとプリチャージ信号PCGを反転論理和する。ナンドゲートラッチ回路LT4はノアゲートNR5の出力信号とインバータIV19の出力信号をラッチさせる。インバータIV21はナンドゲートラッチ回路LT4の出力信号を反転させワードラインをディスエーブルさせるローアクティブコア信号ROWACT＿COを発生させる。インバータIV19，IV20はインバータIV21の出力信号を偶数で反転させる。
【００５５】
ローアクティブフェリー信号発生部420において、PMOS及びNMOSトランジスタP3,N3は電源電圧Vddと接続電圧Vssの間に直列に接続され、それぞれのゲートでインバータIV19の出力信号と外部から入力されるローアクティブ信号ROWACTを受信する。PMOSトランジスタP4はソース及びドレインが電源電圧VddとノードSN2にそれぞれ接続され、ゲートでオートプリチャージフェリー信号APCT＿PEが印加される。
【００５６】
インバータラッチ回路LT5はノードSN2の信号をラッチさせる。インバータIV24，IV25はインバータラッチ回路LT5の出力信号を引続き２回反転させてワードラインをイネーブルさせるローアクティブフェリー信号ROWACT＿PEを出力する。
【００５７】
次に、ローアクティブコア信号発生部410及びローアクティブフェリー信号発生部420の動作を簡単に説明する。
【００５８】
ローアクティブフェリー信号発生部420の出力信号であるローアクティブフェリー信号ROWACT＿PEは、オートプリチャージフェリー信号APCT＿PEがローパルスに発生するとローレベルにディスエーブルされる。即ち、図３で言及した内部カス命令信号CASI＜i＞が発生しないので正常でない新しい命令が入力されても、新しい命令を行わないためオートプリチャージギャップレス動作が保護できるようになる。
【００５９】
次に、ローアクティブコア信号発生部410の出力信号であるローアクティブコア信号ROWACT＿COは、ハイレベルのローアクティブ信号ROWACTに応答してtDPL時間を補償した後、オートプリチャージコア信号APCG＿COがハイパルスに発生されるとローレベルにディスエーブルされる。このようにローアクティブコア信号ROWACT＿COがローレベルにディスエーブルされると、ワードラインがディスエーブルされることになる。
【００６０】
図８は、本発明の好ましい実施の形態に係る半導体メモリ素子のオートプリチャージ装置の主要信号等のタイミング図である。図８を見れば、ローアクティブフェリー信号ROWACT＿PEが従来より区間Aほど、先立ってディスエーブルされたことが分かる。
【００６１】
以上のように、本発明の好ましい実施の形態によれば、オートプリチャージ動作の時に、フェリー回路部を制御するローアクティブフェリー信号ROWACT＿PEをコア回路部を制御するローアクティブコア信号ROWACT＿COより先立ってディスエーブルさせることができるので、外部から正常でない新しい命令が入力されても新しい命令を行うことができないようにすることができる。このようにすることにより、半導体メモリ素子の誤動作が防止される効果が得られる。
【００６２】
併せて、本発明の好ましい実施の形態等は例示の目的のため開示されたものであり、当業者であれば本発明の思想と範囲内で多様な修正、変更、付加等が可能なはずであり、このような修正、変更等は特許請求の範囲に属するものと見るべきである。
【００６３】
【発明の効果】
本発明によれば、オートプリチャージ動作の時に、フェリー回路部を制御するローアクティブフェリー信号をコア回路部を制御するローアクティブコア信号より先立ってディスエーブルさせることができるので、外部から正常でない新しい命令が入力されても新しい命令を行うことができないようにすることができる。このようにすることにより、半導体メモリ素子の誤動作が防止される効果が得られる。
【図面の簡単な説明】
【図１】従来の半導体メモリ素子のオートプリチャージ装置の構成図である。
【図２】従来の半導体メモリ素子のオートプリチャージ装置の主要信号等のタイミング図である。
【図３】本発明の好ましい実施の形態に係るオートプリチャージギャップレス保護回路を有する半導体メモリ素子のオートプリチャージ装置の構成図である。
【図４】図３の内部カス命令信号発生部の回路図である。
【図５】図３のバースト長カウンターの回路図である。
【図６】図３のオートプリチャージ信号発生部の回路図である。
【図７】図３の内部ローアクティブ信号発生部の回路図である。
【図８】図３の本発明の好ましい実施の形態に係る半導体メモリ素子のオートプリチャージ装置の主要信号等のタイミング図である。
【符号の説明】
100…内部カス命令信号発生部
10，200…バースト長カウンター
20，300…オートプリチャージ信号発生部
30，400…内部ローアクティブ信号発生部
310…オートプリチャージフェリー信号発生部
320…オートプリチャージコア信号発生部
410…ローアクティブコア信号発生部
420…ローアクティブフェリー信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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