(57)【特許請求の範囲】
【請求項１】
複数の電圧レベルを有するマルチビットメモリセルからの出力電圧を、多ビットのバイナリ出力に変換する読み出し回路であって、該読み出し回路は、
ａ）電圧入力と、
ｂ）該電圧入力と、第１の出力ビットラインと、第１のソースとに接続され、第１の入力ノードを備える第１のビットセンシング増幅器と、
ｃ）該電圧入力と、第２の出力ビットラインと、第２のソースとに接続され、第２の入力ノードを備える第２のビットセンシング増幅器と、
ｄ）該第１のソースと、インバータを介して該第１の出力ビットラインに接続されたビット入力と、該第２のソースに接続されたディバイダ出力とに接続され、レベル調整入力を備える電圧ディバイダ回路と
を備え、
該第１のビットセンシング増幅器は、第１の閾値を有し、該電圧入力として該マルチビットメモリセルからの出力電圧が該第１の入力ノードに入力されたとき、該出力電圧が該第１の閾値より大きいか否かに応じて、該第１の出力ビットラインに２値レベルの一方のレベルを出力するよう構成され、
該第２のビットセンシング増幅器は、第２の閾値を有し、該電圧入力として該マルチビットメモリセルからの出力電圧が該第２の入力ノードに入力されたとき、該出力電圧が該第２の閾値より大きいか否かに応じて、該第２の出力ビットラインに２値レベルの一方のレベルを出力するよう構成され、
該電圧ディバイダ回路は、該第１の出力ビットラインの出力レベルに基づいて、該第２の閾値を決定する第２のソースの電位を調整するよう構成されている、読み出し回路。
【請求項２】
前記第１のビットセンシング増幅器はＣＭＯＳインバータである、請求項１に記載の読み出し回路。
【請求項３】
前記第２のビットセンシング増幅器はＣＭＯＳインバータである、請求項１に記載の読み出し回路。
【請求項４】
前記電圧ディバイダ回路はＮＭＯＳ電圧ディバイダである、請求項１に記載の読み出し回路。
【請求項５】
前記電圧ディバイダ回路はＰＭＯＳ電圧ディバイダである、請求項１に記載の読み出し回路。
【請求項６】
前記第１の出力ビットラインは最も高いレベルビットに相当し、前記第２の出力ビットラインはより低いレベルビットに相当する、請求項１に記載の読み出し回路。
【請求項７】
前記第１のソースはアースに接続される、請求項１に記載の読み出し回路。
【請求項８】
複数の電圧レベルを有するマルチビットメモリセルからの出力電圧を多ビットのバイナリ出力に変換する読み出し回路であって、
ａ）マルチビットメモリセルから第１のＣＭＯＳインバータに接続された電圧入力であって、該電圧入力は、第１のＰＭＯＳトランジスタの第１のゲートおよび第１のＮＭＯＳトランジスタの第２のゲートに接続され、該第１のＣＭＯＳインバータは、該第１のＰＭＯＳトランジスタと該第１のＮＭＯＳトランジスタとを備え、該第１のＰＭＯＳトランジスタは、Ｖｃｃに接続された第１のソースおよび第１のビットライン出力に接続された第１のドレインを備え、該第１のＮＭＯＳトランジスタは、該第１のビットライン出力に接続された第２のドレインおよびアースに接続された第２のソースを備える、電圧入力と、
ｂ）該第２のソースに接続された第１のレベル調整入力と、第１のインバータを介して該第１のビットライン出力に接続された第１のビット入力と、第１のオフセット出力とを備える第１のディバイダ回路と、
を備え、
ｃ）該電圧入力はまた、該マルチビットメモリセルから第２のＣＭＯＳインバータに接続され、該電圧入力は第２のＰＭＯＳトランジスタの第３のゲートおよび第２のＮＭＯＳトランジスタの第４のゲートに接続され、該第２のＣＭＯＳインバータは、該第２のＰＭＯＳトランジスタと該第２のＮＭＯＳトランジスタとを備え、該第２のＰＭＯＳトランジスタは、Ｖｃｃに接続された第３のソースおよび第２のビットライン出力に接続された第３のドレインを備え、該第２のＮＭＯＳトランジスタは、該第２のビットライン出力に接続された第４のドレインおよび該第１のオフセット出力に接続された第４のソースを備え、
該第１のＣＭＯＳインバータは、第１の閾値を有し、該電圧入力として該マルチビットメモリセルからの出力電圧が該第１および第２のゲートに入力されたとき、該出力電圧が該第１の閾値より大きいか否かに応じて、該第１のビットライン出力に２値レベルの一方のレベルを出力するよう構成され、
該第２のＣＭＯＳインバータは、第２の閾値を有し、該電圧入力として該マルチビットメモリセルからの出力電圧が該第３および第４のゲートに入力されたとき、該出力電圧が該第２の閾値より大きいか否かに応じて、該第２のビットライン出力に２値レベルの一方のレベルを出力するよう構成され、
該第１のディバイダ回路は、該第１のビットライン出力のレベルに基づいて、該第２の閾値電圧を決定する第４のソースの電位を調整するよう構成されている、読み出し回路。
【請求項９】
ａ）前記第４のソースに接続された第２のレベル調整入力と、第２のＣＭＯＳインバータを介して前記第２のビットライン出力に接続された第２のビット入力と、第２のオフセット出力とを備える第２のディバイダ回路をさらに備え、
ｂ）前記電圧入力はまた、前記マルチビットメモリセルから第３のＣＭＯＳインバータに接続され、該電圧入力は第３のＰＭＯＳトランジスタの第５のゲートおよび第３のＮＭＯＳトランジスタの第６のゲートに接続され、該第３のＣＭＯＳインバータは、該第３のＰＭＯＳトランジスタと該第３のＮＭＯＳトランジスタとを備え、該第３のＰＭＯＳトランジスタは、Ｖｃｃに接続された第４のソースおよび第３のビットライン出力に接続された第５のドレインを備え、該第３のＮＭＯＳトランジスタは、該第３のビットライン出力に接続された第６のドレインおよび該第２のオフセット出力に接続された第６のソースを備え、
該第３のＣＭＯＳインバータは、第３の閾値を有し、該電圧入力として該マルチビットメモリセルからの出力電圧が該第５および第６のゲートに入力されたとき、該出力電圧が該第３の閾値より大きいか否かに応じて、該第３のビットライン出力に２値レベルの一方のレベルを出力するよう構成され、
該第２のディバイダ回路は、該第２のビットライン出力のレベルに基づいて、該第３の閾値を決定する第６のソースの電位を調整するよう構成されている、請求項８に記載の読み出し回路。
【請求項１０】
前記第１のディバイダ回路は直列に接続されたＦＥＴを備え、各ＦＥＴは共に短絡されたＦＥＴゲートおよびＦＥＴドレインを有し、前記第１のオフセット出力はＦＥＴ間の接続点から派生する、請求項８に記載の読み出し回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報記憶デバイスに関し、より詳細には、メモリデバイスの一部として用いられる抵抗性ビット用のセンシング増幅器に関する。
【０００２】
【従来の技術】
現在、新しい材料を用いて、マルチビットメモリセルの製造を可能にしている。このマルチビットメモリセルは、まさに２つ以上の状態を有し得る。ペロブスカイト構造を有する材料（中でも巨大磁気抵抗（ＣＭＲ）材料および高温超伝導（ＨＴＳＣ）材料）は、外部の影響によって変化され得る電気抵抗特性を有する材料である。
【０００３】
例えば、ペロブスカイト構造を有する材料（特にＣＭＲ材料およびＨＴＳＣ材料）の特性は、薄膜またはバルク材料に１つ以上の短い電気パルスを印加することによって改変され得る。この十分なパルス（単数または複数）からの電界強度または電流密度は、材料の物理状態を転換し、材料の特性を変化させる。材料を壊さず、または、重大な損傷を負わせないために、このパルスは十分に低いエネルギーである。複数のパルスを材料に印加することにより、材料の特性の変化がさらに加わり得る。変化し得る特性の１つに材料の電気抵抗が挙げられる。この変化は、最初の変化を誘起するために用いられたパルスとは逆極性のパルスを使用して、少なくとも部分的に可逆的になり得る。
【０００４】
【発明が解決しようとする課題】
抵抗性ビットを形成する材料の抵抗は、値の範囲にわたって変化し得る。単一の抵抗性ビットは、データの１つ以上の等価なバイナリビット値をサポートし得る。単一の抵抗性ビットが、数バイナリビットと等価な値を格納することが可能となり得る。
【０００５】
【課題を解決するための手段】
複数の電圧レベルを有するマルチビットメモリセルからの出力電圧を、多ビットのバイナリ出力に変換する読み出し回路は、電圧入力と、該電圧入力、第１の出力ビットライン、および第１のソースに接続され、第１の入力ノードを備える第１のビットセンシング増幅器と、該電圧入力、第２の出力ビットライン、および第２のソースに接続され、第２の入力ノードを備える第２のビットセンシング増幅器と、該第１のソースおよびインバータを介して該第１の出力ビットラインに接続されたビット入力および該第２のソースに接続されたディバイダ出力に接続され、レベル調整入力を備える電圧ディバイダ回路とを備え、該第１のビットセンシング増幅器は、第１の閾値を有し、該電圧入力として該マルチビットメモリセルからの出力電圧が該第１の入力ノードに入力されたとき、該出力電圧が該第１の閾値より大きいか否かに応じて、該第１の出力ビットラインに２値レベルの一方のレベルを出力するよう構成され、該第２のビットセンシング増幅器は、第２の閾値を有し、該電圧入力として該マルチビットメモリセルからの出力電圧が該第２の入力ノードに入力されたとき、該出力電圧が該第２の閾値より大きいか否かに応じて、該第２の出力ビットラインに２値レベルの一方のレベルを出力するよう構成され、該電圧ディバイダ回路は、該第１の出力ビットラインの出力レベルに基づいて、該第２の閾値を決定する第２のソースの電位を調整するよう構成されており、上記目的が達成される。
【０００６】
前記第１のビットセンシング増幅器はＣＭＯＳインバータであってもよい。
【０００７】
前記第２のビットセンシング増幅器はＣＭＯＳインバータであってもよい。
【０００８】
前記電圧ディバイダはＮＭＯＳ電圧ディバイダであってもよい。
【０００９】
前記電圧ディバイダはＰＭＯＳ電圧ディバイダであってもよい。
【００１０】
前記第１の出力ビットラインは最も高いレベルビットに相当し、前記第２の出力ビットラインはより低いレベルビットに相当してもよい。
【００１１】
前記第１のソースはアースに接続されてもよい。
【００１２】
複数の電圧レベルを有するマルチビットメモリセルからの出力電圧を多ビットのバイナリ出力に変換する読み出し回路であって、マルチビットメモリセルから第１のＣＭＯＳインバータに接続された電圧入力であって、該電圧入力は、第１のＰＭＯＳトランジスタの第１のゲートおよび第１のＮＭＯＳトランジスタの第２のゲートに接続され、該第１のＣＭＯＳインバータは、該第１のＰＭＯＳトランジスタと該第１のＮＭＯＳトランジスタとを備え、該第１のＰＭＯＳトランジスタは、Ｖｃｃに接続された第１のソースおよび第１のビットライン出力に接続された第１のドレインを備え、該第１のＮＭＯＳトランジスタは、該第１のビットライン出力に接続された第２のドレインおよびアースに接続された第２のソースを備える電圧入力と、該第２のソースに接続された第１のレベル調整入力、第１のインバータを介して該第１のビットライン出力に接続された第１のビット入力、および第１のオフセット出力を備える第１のディバイダ回路とを備え、該電圧入力はまた、該マルチビットメモリセルから第２のＣＭＯＳインバータに接続され、該電圧入力は第２のＰＭＯＳトランジスタの第３のゲートおよび第２のＮＭＯＳトランジスタの第４のゲートに接続され、該第２のＣＭＯＳインバータは、該第２のＰＭＯＳトランジスタと該第２のＮＭＯＳトランジスタとを備え、該第２のＰＭＯＳトランジスタは、Ｖｃｃに接続された第３のソースおよび第２のビットライン出力に接続された第３のドレインを備え、該第２のＮＭＯＳトランジスタは、該第２のビットライン出力に接続された第４のドレインおよび該第１のオフセット出力に接続された第４のソースを備え、該第１のＣＭＯＳインバータは、第１の閾値を有し、該電圧入力として該マルチビットメモリセルからの出力電圧が該第１および第２のゲートに入力されたとき、該出力電圧が該第１の閾値より大きいか否かに応じて、該第１のビットライン出力に２値レベルの一方のレベルを出力するよう構成され、該第２のＣＭＯＳインバータは、第２の閾値を有し、該電圧入力として該マルチビットメモリセルからの出力電圧が該第３および第４のゲートに入力されたとき、該出力電圧が該第２の閾値より大きいか否かに応じて、該第２のビットライン出力に２値レベルの一方のレベルを出力するよう構成され、該第１のディバイダ回路は、該第１のビットライン出力のレベルに基づいて、該第２の閾値電圧を決定する第４のソースの電位を調整するよう構成されており、上記目的が達成される。
【００１３】
前記第４のソースに接続された第２のレベル調整入力と、第２のＣＭＯＳインバータを介して前記第２のビットライン出力に接続された第２のビット入力と、第２のオフセット出力とを備える第２のディバイダ回路をさらに備え、前記電圧入力はまた、前記マルチビットメモリセルから第３のＣＭＯＳインバータに接続され、該電圧入力は第３のＰＭＯＳトランジスタの第５のゲートおよび第３のＮＭＯＳトランジスタの第６のゲートに接続され、該第３のＣＭＯＳインバータは、該第３のＰＭＯＳトランジスタと該第３のＮＭＯＳトランジスタとを備え、該第３のＰＭＯＳトランジスタは、Ｖｃｃに接続された第４のソースおよび第３のビットライン出力に接続された第５のドレインを備え、該第３のＮＭＯＳトランジスタは、該第３のビットライン出力に接続された第６のドレインおよび該第２のオフセット出力に接続された第６のソースを備え、該第３のＣＭＯＳインバータは、第３の閾値を有し、該電圧入力として該マルチビットメモリセルからの出力電圧が該第５および第６のゲートに入力されたとき、該出力電圧が該第３の閾値より大きいか否かに応じて、該第３のビットライン出力に２値レベルの一方のレベルを出力するよう構成され、該第２のディバイダ回路は、該第２のビットライン出力のレベルに基づいて、該第３の閾値を決定する第６のソースの電位を調整するよう構成されていてもよい。
【００１４】
前記第１のディバイダ回路は直列に接続されたＦＥＴを備え、各ＦＥＴは共に短絡されたＦＥＴゲートおよびＦＥＴドレインを有し、前記第１のオフセット出力はＦＥＴ間の接続点から派生してもよい。
【００１６】
読み出し回路によって、抵抗性ビットに格納された値は、それと等価なバイナリ出力に変換される。読み出し回路は、第１のビットセンシング増幅器および第２のビットセンシング増幅器に接続された抵抗性ビットからの電圧入力を備える。第１のビットセンシング増幅器は、電圧入力、第１の出力ビットラインおよび第１のソースに接続された入力ノードを備える。第２のビットセンシング増幅器は、電圧入力、第２の出力ビットラインおよび第２のソースに接続された入力ノードを備える。第１の出力ビットラインは、電圧ディバイダに接続された出力を有するインバータに接続される。電圧ディバイダは、インバータ出力とレベル調整入力との間に直列にＦＥＴを備える。電圧ディバイダは、ＦＥＴソースに相当し、第１のソースに接続される。レベル調整入力は、第２のソースに接続されたディバイダ出力をさらに備える。第２のビットセンシング増幅器の入力電圧が初期の切り替え電圧より高い場合、電圧ディバイダから第２のソースへの接続によって、第２のビットセンシング増幅器が前記第２のビットセンシング増幅器のバイナリ出力をリセットし得るオフセットが提供される。
【００１７】
【発明の実施の形態】
図１は、４つの電圧レベルを有するマルチビットメモリセルからの電圧を２ビットのバイナリ出力に変換するための読み出し回路１０の例を図示する。
【００１８】
この読み出し回路１０は、２つの出力ビット（Ｂ１およびＢ２）を有することが示される。この２つの出力ビットにより、読み出し回路１０は、マルチビットメモリセルの４つまでの抵抗レベルをバイナリ数（００から１１まで）に変換し得る。読み出し回路１０は、２つのビットセンシング増幅器と、電圧ディバイダ回路とを有することが示される。
【００１９】
入力電圧（Ｖｉｎ）１２は、マルチビットメモリセル（図示せず）から第１のビットセンシング増幅器２０の第１の入力ノード２２および第２のビットセンシング増幅器４０の第２の入力ノード４２に接続される。
【００２０】
第１のビットセンシング増幅器２０は、第１の出力ビットライン２８でＮＭＯＳトランジスタ（Ｑ４）２６に直列に接続されたＰＭＯＳトランジスタ（Ｑ３）２４を備え、Ｂ２としても記載される。ＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２６は、Ｖｃｃとアースとの間で直列に接続される。ＮＭＯＳトランジスタ２６は、アースに接続されたソース３０を有する。他の切り替え点が使用され得るが、入力電圧１２がＶｃｃのほぼ半分である場合、この第１のビットセンシング増幅器２０は、好適に切り替わる。
【００２１】
第２のビットセンシング増幅器４０は、第２の出力ビットライン４８でＮＭＯＳトランジスタ（Ｑ２）４６に直列に接続されたＰＭＯＳトランジスタ（Ｑ１）４４を備え、Ｂ１としても記載される。示されるように、ＰＭＯＳトランジスタ４４のソースは、Ｖｃｃに接続される。ＮＭＯＳトランジスタはまた、ソース５０を有する。他の切り替え点が使用されてもよいが、入力電圧１２とソース５０との間の電圧差がＶｃｃのほぼ４分の１である場合、この第２のビットセンシング増幅器４０は、好適に切り替わる。
【００２２】
電圧ディバイダ回路８０は、一対のトランジスタ（Ｑ６およびＱ８）を備える。示されるように、このトランジスタは両方ともｎ型であるが、本発明と関連して用いた電圧ディバイダ回路は、その代わりにｐ型トランジスタを用いて構成されることもあり得る。電圧ディバイダ回路８０は、レベル調整入力８２を備える。レベル調整入力８２は、ディバイダトランジスタのソースに相当し、ソース３０に接続される。ビット入力８４は、インバータ８６を介して第１の出力ビットライン２８に接続される。Ｖｘとしてもマークされる第１のディバイダ出力８７は、第２のビットセンシング増幅器４０のソース５０に接続される。ビット入力８４は、トランジスタ９２のドレイン８８およびゲート９０に接続され、ドレインおよびゲートは共に短絡される。第１のディバイダ出力８７は、ゲート９４および一対のトランジスタ間の接続点９６に接続される。第１のディバイダ出力８７での出力電圧は、好適にビット入力８４での電圧の約半分である。ビット入力８４での電圧の半分が好ましいが、他の電圧レベルは所望であり得、特許請求の範囲内である。一対のトランジスタＱ６およびＱ８は、バイナリ「１０」ビットおよびバイナリ「１１」ビットのトリガー電圧をセットする。
【００２３】
Ｑ１を介する電流フローは、Ｂ１が切り替わる場合、Ｖ１およびＶ３それぞれでＱ２を介する電流フローと同等である。従って、Ｖｘが切り替え点でＱ８のドレイン電圧である場合、ＭＯＳドレイン電流が自乗則に従うとすると、次の等式は、切り替えの関係を示す。
ＫＮ（Ｖ１−ＶＴＮ）２＝ＫＰ（Ｖｃｃ−Ｖ１−ＶＴＰ）２                 （１）
ＫＮ（Ｖ３−ＶＸ−ＶＴＮ）２＝ＫＰ（Ｖｃｃ−Ｖ３−ＶＴＰ）２            （２）
（１）および（２）から、
【００２４】
【数１】
0004190233.tif 000002
が得られる。トランジスタの抵抗はトランジスタのＷ／Ｌ比の関数であるので、所望の分圧量が互いに対してトランジスタのＷ／Ｌを適切に調整することによって調節される得ることもまた明らかである。
【００２５】
【数２】
0004190233.tif 000003
従って、第１のディバイダのトランジスタ（Ｑ６およびＱ８）を設計することによって、正確な電圧操作の切り替えが得られ得る。トランジスタの長さを同じにすることができ、幅のみを調節することができる。その結果、分圧はＷ６／Ｗ８の関数となる。電圧ディバイダ回路のトランジスタは、ｎチャンネルトランジスタとして示されるが、電圧ディバイダ回路は、ｐチャンネルトランジスタを用いて作製されてもよい。
【００２６】
マルチビットメモリセルからの入力電圧がそれぞれ０およびＶ１と、Ｖ１およびＶ２と、Ｖ２およびＶ３と、Ｖ３およびＶ４との間になる場合、読み出し回路のデジタル出力は、００、０１、１０および１１として出力される。電圧Ｖ１は、ｎチャンネルトランジスタの閾値電圧（ＶＴＮ）より大きくなるべきである。Ｖ１、Ｖ２、Ｖ３およびＶｃｃは、均一に分けられる必要はない。次の電圧関係：Ｖｃｃ＝Ｖ４＞Ｖ３＞Ｖ２＞Ｖ１＞ＶＴＮおよびＶ４−Ｖ３＞−ＶＴＰが維持されるべきである。表１は、電圧入力Ｖｉｎと変換されたバイナリ出力との間の関係を示す。
【００２７】
【表１】
0004190233.tif 000004
同様の一般的な原理が追加のビットに適用され得る。例えば、８つの入力電圧レベルをバイナリ数（０００から１１１）へ変換できる３ビットのメモリセルは、追加のセンシング増幅器および追加の電圧ディバイダ回路を追加することによって生成され得る。この場合、次の電圧条件：Ｖｃｃ＝Ｖ８＞Ｖ７＞Ｖ６＞Ｖ５＞Ｖ４＞Ｖ３＞Ｖ２＞Ｖ１＞ＶＴＮおよびＶ８−Ｖ７＞−ＶＴＰが提示されるべきである。電圧は、均一に分けられる必要はない。電圧ディバイダトランジスタの寸法は、最適な操作のために調整され得る。
【００２８】
ここで、図２を参照すると、３つの出力ビットを有する読み出し回路１０００が示される。３つのビットセンシング増幅器および２つの電圧ディバイダ回路を有する読み出し回路１０００が示される。図１の読み出し回路の以下の説明において、追加ビットは、追加のビットセンシング増幅器および各追加ビットのための追加の電圧ディバイダ回路を追加することによって提供され得ることが明らかである。入力電圧（Ｖｉｎ）１２は、マルチビットメモリセル（図示せず）から第１のビットセンシング増幅器１００の第１の入力ノード１０２、第２のビットセンシング増幅器２００の第２の入力ノード２０２および第３のビットセンシング増幅器３００の第３の入力ノード３０２に接続される。
【００２９】
第１のビットセンシング増幅器１００は、第１の出力ビットライン１０８でＮＭＯＳトランジスタ１０６に直列に接続されたＰＭＯＳトランジスタ１０４を備え、Ｂ３としても示される。ＰＭＯＳトランジスタ１０４およびＮＭＯＳトランジスタ１０６は、Ｖｃｃとアースとの間で直列に接続される。ＮＭＯＳトランジスタ１０６は、アースに接続されたソース１１０を有する。他の切り替え点が使用されてもよいが、この第１のビットセンシング増幅器１００は、入力電圧１２がＶｃｃのほぼ半分である場合、好適に切り替わる。
【００３０】
第２のビットセンシング増幅器２００は、第２の出力ビットライン２０８でＮＭＯＳトランジスタ２０６に直列に接続されたＰＭＯＳトランジスタ２０４を備え、Ｂ２としても示される。示されるように、ＰＭＯＳトランジスタ２０４のソースは、Ｖｃｃに接続される。ＮＯＭＯＳトランジスタはまた、ソース２１０を有する。他の切り替え点が使用されてもよいが、この第２のビットセンシング増幅器２００は、入力電圧１２とソース２１０との間の電圧差がＶｃｃのほぼ４分の１である場合に、好適に切り替わる。
【００３１】
第１の電圧ディバイダ回路４００は、１対のトランジスタを備える。トランジスタが共にｎ型であることが示されるが、本発明で使用する電圧ディバイダ回路は、以下で説明されるように代わりにｐ型トランジスタを用いて構成され得る。電圧ディバイダ回路は、第１のレベル調整入力４０２を備える。第１のレベル調整入力４０２は、ディバイダトランジスタソースに相当し得、ソース１１０、インバータ４０６を介して第１の出力ビットライン１０８に接続されたビット入力４０４、および第２のビットセンシング増幅器２００のソース２００に接続された第１のディバイダ回路４０７に接続される。ビット入力４０４は、トランジスタ４１２のドレイン４０８およびゲート４１０に接続され、ドレインおよびゲートは共に短絡される。第１のディバイダ出力４０７は、ゲート４２０および１対のトランジスタ間の接続点４３０に接続される。他のディバイダ比が使用され得るが、第１のディバイダ出力４０７での電圧は、好適にはビット入力４０４での電圧の約半分である。
【００３２】
第３のビットセンシング増幅器３００は、第３の出力ビットライン３０８でＮＭＯＳトランジスタ３０６に直列に接続されたＰＭＯＳトランジスタ３０４を備え、Ｂ１としても示される。示されるように、ＰＭＯＳトランジスタ３０４のソースはＶｃｃに接続される。ＮＭＯＳトランジスタはまた、ソース３１０を有する。他の切り替え点が使用され得るが、この第３のビットセンシング増幅器３００は、入力電圧１２とソース３１０との間の電圧差がＶｃｃのほぼ８分の１である場合、好適に切り替わる。
【００３３】
第２の電圧ディバイダ回路５００は１対のトランジスタを備える。トランジスタは共にｐ型であることが示されるが、本発明で使用する電圧ディバイダ回路は、上記されるように代わりにｎ型トランジスタを用いて構成され得る。電圧ディバイダ回路は、第２のレベル調整入力５０２を備える。第２のレベル調整入力５０２は、ディバイダトランジスタのソースに相当し得、ソース２１０、インバータ５０６を介して第２の出力ビットライン２０８に接続されたビット入力５０４および第３のビットセンシング増幅器３００のソース３１０に接続された第２のディバイダ出力５０７に接続される。ビット入力５０４は、トランジスタ５１２のソース５０８に接続される。第２のレベル調整入力５０２は、ゲート５２０およびドレイン５２２に接続される。他のディバイダ比が使用され得るが、第２のディバイダ出力５０７での電圧は、好適には、ビット入力５０４での電圧とソース５０２との間の電圧差の約４分の１である。
【００３４】
説明のために、図２の読み出し回路１０００は、ｎ型ディバイダ回路４００およびｐ型デバイス回路５００を有することが示される。全てがｎ型ディバイダ、全てがｐ型ディバイダまたはｎ型ディバイダとｐ型ディバイダとの任意の望ましい組み合わせは、全く可能である。
【００３５】
ここで、図３を参照すると、図３は添付の出力波形と共に読み出し回路を示す。高出力電圧は、示されるように波形ではバイナリ「０」に相当する。第１の電圧ディバイダ回路４００および第２の電圧ディバイダ回路５００は、共にｎ型トランジスタを用いて示される。電圧レベルは、第１のビットセンシング増幅器の出力Ｂ３が切り替わるほど十分に高くなると（７０２で示されるように）、第１のディバイダ出力４０７は、第２のビットセンシング増幅器２００のソース２１０で十分なオフセットを提供し、第２のビットセンシング増幅器は、７０４で示されるように高電圧出力に戻り得る。ソース２１０が単にアースに接続された場合、十分な電圧（例えばＶ２）が第２の出力ビットライン２０８に到達すると、７０６で示されるように降下し、より高い電圧が印加され続けると低いままになる。オフセットの存在により、第２の出力ビットライン２０８は、７０４に示されるように高出力値に戻ることができる。この場合、第２のディバイダ出力５０７をオフセットする第１のディバイダ出力４０７からの前述の全てのオフセットを組み合わせた効果により、第３の出力ビットライン（Ｂ１）３０８は、示されるように切り替わることができる。追加ビットの場合において、追加のディバイダ回路の効果は、オフセットにさらに寄与する。実際の実施において、切り替え点は常に並べ得るわけではない。ディバイダ回路および入力センシング増幅器の設計は、切り替え点の間隔がほぼ均一に空くように最適化され得る。さらに、切り替え点が２つの電圧点間の範囲で基本的にバンドになる場合、メモリデバイスを設計することができ、抵抗性ビットの電圧レベルは、所与の電圧バンド内の所望の位置に設置される。
【００３６】
例示の実施例が上記で説明されてきたが、範囲はこれら特定の実施例に限定されない。例えば、追加のセンシング増幅器およびディバイダは、追加ビットを提供するように追加され得る。上記で説明されたトランジスタはＭＯＳ型デバイスとして言及されてきたが、他の適切なトランジスタ（ゲート絶縁物として酸化物を利用しないトランジスタを含む）が用いられてもよいこともまた明白であるべきである。例えば、任意の適切なＦＥＴトランジスタが用いられてもよい。むしろ、特許請求の範囲は、本発明の範囲を決定すべきである。
【００３７】
マルチビットメモリセルからのマルチレベル電圧入力を所望の数のバイナリレベルに変換するマルチビットメモリセルの読み出し回路が提供される。例えば、マルチビットメモリセルが、それぞれの４つの出力電圧を生成する４つの抵抗性レベルを有するようにプログラムされ得る場合、読み出し回路には、２つのバイナリ出力が提供される。追加の抵抗レベル、および相当する電圧レベルについて、追加のバイナリ出力が提供され得る。
【００３８】
【発明の効果】
マルチビットメモリセルの読み出し回路は、電圧入力と、電圧入力、第１の出力ビットライン、および第１のソースに接続された第１の入力ノードを備える第１のビットセンシング増幅器と、電圧入力、第２の出力ビットライン、および第２のソースとに接続された第２の入力ノードを備える第２のビットセンシング増幅器と、第１のソースおよびインバータを介して第１の出力ビットラインに接続されたビット入力および該第２のソースに接続されたディバイダ出力に接続されたレベル調整入力を備える電圧ディバイダ回路とを備える。これにより、抵抗性ビットに格納された値は、それと等価なバイナリ出力に変換される。
【図面の簡単な説明】
【図１】図１は、２ビットの読み出し回路の概略図である。
【図２】図２は、３ビットの読み出し回路の概略図である。
【図３】図３は、対応する出力波形と共に、３ビットの読み出し回路の概略図である。
【図１】
0004190233.tif 000005
【図２】
0004190233.tif 000006
【図３】
0004190233.tif 000007