(57)【特許請求の範囲】
【請求項１】
電源供給を受けてＡ／Ｄ変換および論理演算を行うＣＰＵに供給される第１の電源と、電源供給を受けて供給された電源電圧の増減に応じて増減する外部からのＡ／Ｄ変換すべきアナログ信号を入力してＣＰＵに出力する複数の入力コネクタに供給される第２の電源とが複数のレギュレータにより分離して供給されて駆動され、前記第１の電源及び前記第２の電源の電源電圧が等しいとき前記ＣＰＵが行うＡ／Ｄ変換の精度が保たれる電子ユニットであって、
前記ＣＰＵは、
前記第１の電源用のレギュレータの電源電圧を第１のＡ／Ｄ変換入力、前記第２の電源用のレギュレータの電源電圧を第２のＡ／Ｄ変換入力、および前記入力コネクタからのアナログ信号を第３のＡ／Ｄ変換入力としてそれぞれ読み込んでＡ／Ｄ変換するＡ／Ｄ変換手段と、
前記Ａ／Ｄ変換された第１のＡ／Ｄ変換入力を前記Ａ／Ｄ変換された第２のＡ／Ｄ変換入力で除して補正係数を生成する補正係数生成手段と、
前記補正係数生成手段により生成された補正係数を前記Ａ／Ｄ変換された第３のＡ／Ｄ変換入力に掛けて、該第３のＡ／Ｄ変換入力をそれぞれ補正する補正手段と
を含むことを特徴とする電子ユニット。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジックシステムやＣＰＵに供給されるロジック用電源とＡ／Ｄ変換すべきアナログ信号を入力してＣＰＵに出力する入力コネクタに供給されるアナログ用電源とを複数のレギュレータにより分離して供給する電子ユニットに関する。
【０００２】
【従来の技術】
従来のロジック用電源とアナログ用電源とを用いる電子ユニットにおける電源供給方法について図６、図７を参照して説明する。図６に示す従来の電子ユニットは、レギュレータ１０、ＣＰＵ（Central Processing Unit）２０、ロジックシステム３０、および入力コネクタ４０を備える。レギュレータ１０は、外部からの入力電源を降圧して安定化させ、ＣＰＵ２０、ロジックシステム３０、および入力コネクタ４０に等しい電圧の電源を供給している。ＣＰＵ２０は、入力されたデータをプログラムに従い演算し、演算したデータを出力する。入力コネクタ４０は、外部からのＡ／Ｄ変換すべきアナログ信号入力をＣＰＵ２０に出力する。
【０００３】
当該電子ユニットは、ロジックシステム３０、および入力コネクタ４０が少ないため、消費電流が多くない。したがって、１個の通常のレギュレータ１０で、安定した電源供給を行うことができ、高価でハイスペックなレギュレータを使用する必要もなく、発熱もあまり問題にならない。
【０００４】
一方、図７に示す従来の電子ユニットは、図６と比較し、多数のロジックシステム３０１〜３０ｍ（ｍは２以上の任意の整数を表す。）および入力コネクタ４０１〜４０ｎ（ｎは２以上の任意の整数を表す。）を備えている。そして、ＣＰＵ２０も、複数のＡ／Ｄ変換入力端子を備えている。したがって、少なくとも図６に示した電子ユニットより、ロジックシステム３０１〜３０ｍおよび入力コネクタ４０１〜４０ｎの消費電流が増加する。
【０００５】
また、可変抵抗器、アナログスイッチ、マイクロコンピュータ、およびＡ／Ｄ変換器を備える電源電圧調整装置であって、当該アナログスイッチにより当該抵抗値を変更し、抵抗分圧比を調整して、レギュレータの出力電圧を調整する技術が開示されている（特許文献１参照）。
【０００６】
【特許文献１】
特開平７−３３４２５５号公報  （第３頁、図２）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１は、単数のレギュレータの出力電圧を調整する構成を開示するが、複数のレギュレータを使用した場合のレギュレータ間のバラツキによるＡ／Ｄ変換入力読み込み精度の補正を実現する構成を開示または示唆していない。
【０００８】
上記図７に示した電子ユニットは、多数のロジックシステム３０１〜３０ｍおよび入力コネクタ４０１〜４０ｎを備えており、消費電流が増加する。消費電流が増加すると、高価でハイスペックなレギュレータを使用しなければならず、発熱の問題も生じてしまう。
【０００９】
そこで、高価でハイスペックなレギュレータを使用しないで済ませるためには、複数のレギュレータを使用することが考えられる。また、Ａ／Ｄ変換すべきアナログ信号を入力する入力ラインのノイズが大きい場合にロジック用電源とアナログ用電源とを分離しなければならない場合にも、複数のレギュレータを使用することが考えられる。
【００１０】
しかしながら、複数のレギュレータを使用すると、レギュレータ間の電位差のバラツキにより、入力コネクタ４０１〜４０ｎおよびＣＰＵのＡ／Ｄ変換入力端子を介して入力されるＡ／Ｄ変換すべきアナログ信号入力のＡ／Ｄ変換に誤りが生じる可能性が高まってしまう。すなわち、ハイスペックでないレギュレータの場合、その電源電圧が消費電流によって変動し、電源供給を受けて入力コネクタが外部から入力するＡ／Ｄ変換すべきアナログ信号が、供給される電源電圧の増減に応じて増減するようになるって、入力コネクタ４０１〜４０ｎおよびＣＰＵ２０に電源を供給するレギュレータ間の電源電圧に差が生じ、この差に応じた大きさの誤差が入力コネクタ４０１〜４０ｎに入力されたアナログ信号のＡ／Ｄ変換値に生じるようになる。
【００１１】
本発明は、上記問題点に鑑みなされたものであり、複数のレギュレータを使用することによる電位差のバラツキによるＡ／Ｄ変換精度の低下を軽減し、Ａ／Ｄ変換すべきアナログ信号入力のＡ／Ｄ変換の精度を保つことができる電子ユニットを提供することを目的とする。
【００１２】
【課題を解決するための手段】
かかる目的を達成するためなされた請求項１に係る発明の電子ユニットは、図１の基本構成図に示すように、電源供給を受けてＡ／Ｄ変換および論理演算を行うＣＰＵ２０に供給される第１の電源と、電源供給を受けて供給された電源電圧の増減に応じて増減する外部からのＡ／Ｄ変換すべきアナログ信号を入力してＣＰＵに出力する複数の入力コネクタ４０１〜４０ｎに供給される第２の電源とが複数のレギュレータ１０１、１０２により分離して供給されて駆動され、前記第１の電源及び前記第２の電源の電源電圧が等しいとき前記ＣＰＵが行うＡ／Ｄ変換の精度が保たれる電子ユニットであって、前記ＣＰＵ２０は、前記第１の電源用のレギュレータ１０１の電源電圧を第１のＡ／Ｄ変換入力、前記第２の電源用のレギュレータ１０２の電源電圧を第２のＡ／Ｄ変換入力、および前記入力コネクタ４０１〜４０ｎからのアナログ信号を第３のＡ／Ｄ変換入力としてそれぞれ読み込んでＡ／Ｄ変換するＡ／Ｄ変換手段２０ａと、前記Ａ／Ｄ変換された第１のＡ／Ｄ変換入力を前記Ａ／Ｄ変換された第２のＡ／Ｄ変換入力で除して補正係数を生成する補正係数生成手段２０ｂと、前記補正係数生成手段２０ｂにより生成された補正係数を前記Ａ／Ｄ変換された第３のＡ／Ｄ変換入力に掛けて、該第３のＡ／Ｄ変換入力をそれぞれ補正する補正手段２０ｃとを含むことを特徴とする。
【００１３】
したがって、請求項１記載の発明によれば、複数の入力コネクタ４０１〜４０ｎが、第２の電源のレギュレータ１０２からの電源供給を受けて、外部からのＡ／Ｄ変換すべきアナログ信号を入力してＣＰＵ２０に出力し、ＣＰＵ２０が、第１の電源のレギュレータ１０１からの電源供給を受けて、Ａ／Ｄ変換および論理演算を行い、Ａ／Ｄ変換手段２０ａが、第１の電源のレギュレータ１０１の電源電圧を第１のＡ／Ｄ変換入力、第２の電源のレギュレータ１０２の電源電圧を第２のＡ／Ｄ変換入力、および入力コネクタ４０１〜４０ｎからのＡ／Ｄ変換すべきアナログ信号を第３のＡ／Ｄ変換入力としてそれぞれ読み込んでＡ／Ｄ変換し、補正係数生成手段２０ｂが、それぞれＡ／Ｄ変換された第１のＡ／Ｄ変換入力を第２のＡ／Ｄ変換入力で除して補正係数を生成し、補正手段２０ｃが、補正係数をＡ／Ｄ変換された第３のＡ／Ｄ変換入力に掛けて、Ａ／Ｄ変換された第３のＡ／Ｄ変換入力を補正することにより、第１の電源及び第２の電源の電源電圧が等しいときＣＰＵが行うＡ／Ｄ変換の精度が保たれる電子ユニットにおいてレギュレータ間に電位差が生じても、複数のレギュレータを使用する電子ユニットに設置されるＣＰＵのＡ／Ｄ変換精度を保つことができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照しながら詳細に説明する。
図２は、本発明の第１の実施形態における電子ユニットの内部構成を示すブロック図である。本実施形態における電子ユニットは、レギュレータ１０１、１０２、ＣＰＵ２０、入力コネクタ４０１〜４０ｎ、およびロジックシステム３０１〜３０ｍを備える。本実施形態は、複数の入力コネクタ４０１〜４０ｎ、および複数のロジックシステム３０１〜３０ｍを備えており、消費電流が大きいため、２個のレギュレータ１０１、１０２を用いる。１個のレギュレータ１０１では、高価なハイスペックのものを使用することが必要となり、発熱の問題も大きくなる。
【００１５】
レギュレータ１０１は、ロジック用電源である第１の電源として機能し、ＣＰＵ２０のＶｃｃ端子、ＡＶｓｓ端子、およびロジックシステム３０１〜３０ｍに、例えば５Ｖ程度の電源を供給する。レギュレータ１０２は、アナログ用電源である第２の電源として機能し、入力コネクタ４０１〜４０ｎに電源を供給する。また、レギュレータ１０１、１０２は、その出力電圧をＣＰＵ２０の２つのＡ／Ｄ入力端子に、補正係数を生成するためＡ／Ｄ変換すべき電圧入力であるＡ／Ｄ入力１１、Ａ／Ｄ入力１２としてそれぞれ供給する。
【００１６】
ＣＰＵ２０は、上述したＶｃｃ端子、ＡＶｃｃ端子、Ｖｓｓ端子、ＡＶｓｓ端子、および２つのＡ／Ｄ入力端子１１および１２の他に、入力コネクタ４０１〜４０ｎに入力したＡ／Ｄ変換すべきアナログ信号入力であるＡ／Ｄ入力１〜ｎのための複数のＡ／Ｄ入力端子を備える。Ｖｃｃ端子は、ロジック用の電源電圧を、ＡＶｃｃは、Ａ／Ｄ変換用の電源電圧をそれぞれ印加する端子である。Ｖｓｓ端子は、ロジック用の電源を、ＡＶｓｓ端子は、Ａ／Ｄ用の電源をそれぞれ接地するための端子である。
【００１７】
ここで、Ｖｃｃ端子とＡＶｃｃ端子とが別ラインとなっているのは、演算素子、内部メモリ、バスなどのためのロジック電源と、Ａ／Ｄ変換用の電源とを分離することにより、演算素子、内部メモリ、バスからの、Ａ／Ｄ変換への影響を少なくするためである。Ａ／Ｄ変換の精度は、ＡＶｃｃが安定していないと悪くなる。Ｖｃｃ端子とＡＶｃｃ端子とを同一の端子にした場合、ポート出力などにより消費電流が急変した際、ＣＰＵ内部のＶｃｃが不安定になり、ＡＶｃｃも不安定な状態になる。
【００１８】
なお内部では、Ｖｃｃ端子とＡＶｃｃ端子とは、接続されているので、ＡＶｃｃ端子には、Ｖｃｃ端子と同電圧を印加しなければならない。異なる電圧を印加した場合、ＣＰＵ内部において、Ｖｃｃ←ＡＶｃｃ、またはＡＶｃｃ→Ｖｃｃの電流が流れ、故障の原因となる。
【００１９】
ロジックシステム３０１〜３０ｍも、レギュレータ１０１からの電源供給を受けて、特定の目的に応じた各種の論理演算を行い、データの入力、加工、および出力を行う。
【００２０】
入力コネクタ４０１〜４０ｎは、外部から入力されるアナログ信号をＣＰＵ２０にＡ／Ｄ入力１〜ｎとして供給し、電子ユニット内に取り込むためのコネクタであり、入力したアナログク信号をＡ／Ｄ入力１〜ｎとしてＣＰＵ２０のＡ／Ｄ入力端子に印加する。入力コネクタ４０１〜４０ｎは、アナログ信号を入力するための電源をレギュレータ１０２から得ている。
【００２１】
次に、第１の実施形態における電子ユニットの動作について説明する。図３は、本発明の第１の実施形態における電子ユニットの動作を説明するためのフローチャートである。まず、ＣＰＵ２０は、複数のＡ／Ｄ入力端子の１つに、レギュレータ１０１からＡ／Ｄ入力１１を得る（ステップＳ１）。ＣＰＵ２０は、複数のＡ／Ｄ入力端子の他の１つに、レギュレータ１０２からＡ／Ｄ入力１２を得る（ステップＳ２）。そして、Ａ／Ｄ入力１１、およびＡ／Ｄ入力１２は、ＣＰＵ２０内部のＡ／Ｄ変換器によりディジタル信号に変換される。次に、レギュレータ１０１とレギュレータ１０２との電位差のバラツキを求めるために、レギュレータ１０１から得たＡ／Ｄ入力１１をレギュレータ１０２から得たＡ／Ｄ入力１２で除算して、補正係数Ｘを得る（ステップＳ３）。
【００２２】
ＣＰＵ２０は、レギュレータ１０２から電源供給を受けている入力コネクタ４０１からのＡ／Ｄ入力１を得る（ステップＳ４）。そして、Ａ／Ｄ入力１は、ＣＰＵ２０内部のＡ／Ｄ変換器によりディジタル信号に変換される。次に、ＣＰＵ２０は、Ａ／Ｄ入力１にステップＳ３において算出された補正係数Ｘを乗算する（ステップＳ５）。これにより、Ａ／Ｄ入力１は、レギュレータ１０１とレギュレータ１０２との電位差のバラツキを補正された入力となる。
【００２３】
以下、入力コネクタ４０２〜４０ｎについても、外部から入力があった場合は入力コネクタ４０１の場合と同様の処理により（ステップＳ６、Ｓ７）、Ａ／Ｄ入力２〜ｍは、レギュレータ１０１とレギュレータ１０２との電位差のバラツキを補正された入力となる。本実施形態の処理において、補正係数Ｘは、レギュレータ１０１およびレギュレータ１０２の駆動中、適応制御により逐次更新される。
【００２４】
次に、第２の実施形態について説明する。図４は、本発明の第２の実施形態における電子ユニットの内部構成を示すブロック図である。本実施形態における電子ユニットは、レギュレータ１０１〜１０３、ＣＰＵ２０、入力コネクタ４０１〜４０ｎ、およびロジックシステム３０１〜３０ｍを備える。本実施の形態は、３個のレギュレータ１０１〜１０３を用いる形態である。入力コネクタ４０１〜４０ｎのｍの数がさらに大きい場合に用いるとよい。
【００２５】
本実施形態において、レギュレータ１０１は、ロジック用電源である第１の電源として機能し、レギュレータ１０２、１０３は、アナログ用電源である第２の電源として機能する。レギュレータ１０２は、入力コネクタの一部に電源を供給する。レギュレータ１０３は、残りの入力コネクタに電源を供給する。また、レギュレータ１０１〜１０３は、ＣＰＵ２０のＡ／Ｄ入力端子に補正係数を生成するためのＡ／Ｄ入力を供給する。
【００２６】
次に、第２の実施形態における電子ユニットの動作ついて説明する。図４は、本発明の第２の実施形態における電子ユニットの動作を説明するためのフローチャートである。まず、ＣＰＵ２０は、複数のＡ／Ｄ入力端子の１つに、レギュレータ１０１からＡ／Ｄ入力１１を得る（ステップＳ１１）。ＣＰＵ２０は、複数のＡ／Ｄ入力端子の他の１つに、レギュレータ１０２からＡ／Ｄ入力１２ａを得る（ステップＳ１２）。そして、Ａ／Ｄ入力１、およびＡ／Ｄ入力１２ａは、ＣＰＵ２０内部のＡ／Ｄ変換器によりディジタル信号に変換される。次に、レギュレータ１０１とレギュレータ１０２との電位差のバラツキを求めるために、レギュレータ１０１から得たＡ／Ｄ入力１１をレギュレータ１０２から得たＡ／Ｄ入力１２ａで除算して、補正係数Ｘａを得る（ステップＳ１３）。
【００２７】
次に本実施形態においては、ＣＰＵ２０は、複数のＡ／Ｄ入力端子のさらに他の１つに、レギュレータ１０３からＡ／Ｄ入力１２ｂを得る（ステップＳ１４）。そして、Ａ／Ｄ入力１２ｂは、ＣＰＵ２０内部のＡ／Ｄ変換器によりディジタル信号に変換される。次に、レギュレータ１０１とレギュレータ１０３との電位差のバラツキを求めるために、レギュレータ１０１から得たＡ／Ｄ入力１１をレギュレータ１０３から得たＡ／Ｄ入力１２ｂで除算して、補正係数Ｘｂを得る（ステップＳ１５）。
【００２８】
ＣＰＵ２０は、レギュレータ１０２から電源供給を受けている入力コネクタ４０１からのＡ／Ｄ入力１を得る（ステップＳ１６）。そして、Ａ／Ｄ入力１は、ＣＰＵ２０内部のＡ／Ｄ変換器によりディジタル信号に変換される。ＣＰＵ２０は、Ａ／Ｄ入力１にステップＳ１３において算出された補正係数Ｘａを乗算する（ステップＳ１７）。これにより、Ａ／Ｄ入力１は、レギュレータ１０１とレギュレータ１０２との電位差のバラツキを補正された入力となる。以下、レギュレータ１０２から電源供給を受けている他の入力コネクタからのＡ／Ｄ入力も、補正係数Ｘａを乗算され、レギュレータ１０１とレギュレータ１０２との電位差のバラツキが補正された入力となる。
【００２９】
次に、ＣＰＵ２０は、レギュレータ１０３から電源供給を受けている入力コネクタ４０ｎからのＡ／Ｄ入力ｍを得る（ステップＳ１８）。そして、Ａ／Ｄ入力ｍは、ＣＰＵ２０内部のＡ／Ｄ変換器によりディジタル信号に変換される。ＣＰＵ２０は、Ａ／Ｄ入力ｍにステップＳ１５において算出された補正係数Ｘｂを乗算する（ステップＳ１９）。これにより、Ａ／Ｄ入力ｍは、レギュレータ１０１とレギュレータ１０３との電位差のバラツキを補正された入力となる。以下、レギュレータ１０３から電源供給を受けている他の入力コネクタからのＡ／Ｄ入力も、補正係数Ｘｂを乗算され、レギュレータ１０１とレギュレータ１０３との電位差のバラツキが補正された入力となる。本実施形態の処理において、補正係数Ｘａ、Ｘｂは、レギュレータ１０１〜１０３の駆動中、適応制御により逐次更新される。
【００３０】
なお、上述した実施形態は、本発明の好適な実施形態の一例を示したものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において種々変形実施が可能である。例えば、本発明は、さらに複数のレギュレータを使用した場合にも適用可能である。
【００３１】
なお、本発明はプログラムをコンピュータに実行させて実現することもできる。当該プログラムは、半導体ＩＣ記録媒体、磁気記録媒体、光記録媒体、若しくは光磁気記録媒体に記録されて提供される。または、プログラムサーバからネットワークを介して、ＦＴＰ（File Transfer Protocol）、ＨＴＴＰ（hypertext transfer protocol）等のプロトコルによりダウンロードされて提供される。
【００３２】
【発明の効果】
以上の説明から明らかなように、請求項１記載の発明によれば、複数の入力コネクタが、第２の電源のレギュレータからの電源供給を受けて、外部からのＡ／Ｄ変換すべきアナログ信号を入力してＣＰＵに出力し、ＣＰＵが、第１の電源のレギュレータからの電源供給を受けて、Ａ／Ｄ変換および論理演算を行い、Ａ／Ｄ変換手段が、第１の電源のレギュレータの電源電圧を第１のＡ／Ｄ変換入力、第２の電源のレギュレータの電源電圧を第２のＡ／Ｄ変換入力、および入力コネクタからのＡ／Ｄ変換すべきアナログ信号を第３のＡ／Ｄ変換入力としてそれぞれ読み込んでＡ／Ｄ変換し、補正係数生成手段が、それぞれＡ／Ｄ変換された第１のＡ／Ｄ変換入力を第２のＡ／Ｄ変換入力で除して補正係数を生成し、補正手段が、補正係数をＡ／Ｄ変換された第３のＡ／Ｄ変換入力に掛けて、Ａ／Ｄ変換された第３のＡ／Ｄ変換入力を補正することにより、第１の電源及び第２の電源の電源電圧が等しいときＣＰＵが行うＡ／Ｄ変換の精度が保たれる電子ユニットにおいてレギュレータ間に電位差が生じても、複数のレギュレータを使用する電子ユニットに設置されるＣＰＵのＡ／Ｄ変換精度を保つことができる。
【図面の簡単な説明】
【図１】  本発明における電子ユニットの基本構成図である。
【図２】  本発明の第１の実施形態における電子ユニットの内部構成を示すブロック図である。
【図３】  本発明の第１の実施形態における電子ユニットの動作を説明するためのフローチャートである。
【図４】  本発明の第２の実施形態における電子ユニットの内部構成を示すブロック図である。
【図５】  本発明の第２の実施形態における電子ユニットの動作を説明するためのフローチャートである。
【図６】  従来技術における電子ユニットの内部構成を示すブロック図である。
【図７】  従来技術における電子ユニットの内部構成を示すブロック図である。
【符号の説明】
１０１〜１０３  レギュレータ
２０  ＣＰＵ
３０１〜３０ｍ  ロジックシステム
４０１〜４０ｎ  入力コネクタ
【図１】
0004155808.tif 000002
【図２】
0004155808.tif 000003
【図３】
0004155808.tif 000004
【図４】
0004155808.tif 000005
【図５】
0004155808.tif 000006
【図６】
0004155808.tif 000007
【図７】
0004155808.tif 000008