(57)【特許請求の範囲】
【請求項１】
有効なアドレスをラッチするためのアドレスラッチ制御信号に応答して受信したアドレスをラッチした第１ラッチアドレス、前記第１ラッチアドレスを反転した第２ラッチアドレス及び内部アドレスを出力するアドレスラッチ、
前記アドレスラッチ制御信号と前記内部アドレスとを演算し、アドレスラッチ時点での前記内部アドレスの位相を検知して位相信号を出力する位相検知器、及び前記第１ラッチアドレス及び前記第２ラッチアドレスによる制御下で、前記位相信号又は前記位相信号の反転信号を伝送する位相伝送部を有し、前記位相信号又は前記位相信号の反転信号からデコーダ制御信号を発生させるアドレストランジッション検出器、及び
前記デコーダ制御信号によりイネーブルされるデコーダを備えていることを特徴とする半導体メモリ素子のデコーディング装置。
【請求項２】
前記位相検知器が、
前記アドレスラッチ制御信号と前記内部アドレスとをNAND演算するNANDゲートを含んで構成されていることを特徴とする請求項１に記載の半導体メモリ素子のデコーディング装置。
【請求項３】
前記位相伝送部が、
前記第１ラッチアドレスによる制御下で、前記位相検知器からの位相信号の反転信号を出力し、前記第２ラッチアドレスによる制御下で、前記位相検知器からの位相信号を出力するXORロジック回路、及び
該XORロジック回路からの出力信号を反転させ、前記デコーダ制御信号を出力するインバータを含んで構成されていることを特徴とする請求項１に記載の半導体メモリ素子のデコーディング装置。
【請求項４】
前記XORロジック回路が、
前記第２ラッチアドレスによる制御下で、前記位相検知器からの位相信号を出力する第１伝送ゲート、及び
前記第１ラッチアドレスによる制御下で、前記位相検知器からの位相信号の反転信号を出力する第２伝送ゲートを含んで構成されていることを特徴とする請求項３に記載の半導体メモリ素子のデコーディング装置。
【請求項５】
前記XORロジック回路が、
前記第２ラッチアドレスと前記位相検知器からの位相信号をNAND演算する第１NANDゲート、
前記第１ラッチアドレスと前記位相検知器からの位相信号の反転信号をNAND演算する第２NANDゲート、及び
前記第１NANDゲート及び前記第２NANDゲートからの出力信号をNOR演算するNORゲートを含んで構成されていることを特徴とする請求項３に記載の半導体メモリ素子のデコーディング装置。
【請求項６】
前記アドレストランジッション検出器が、
前記デコーダ制御信号を発生させ、複数個のデコーダを全て制御するものであることを特徴とする請求項１に記載の半導体メモリ素子のデコーディング装置。
【請求項７】
前記アドレストランジッション検出器が、
前記複数個のデコーダを各々制御するために、複数個のアドレスラッチ各々に設けられていることを特徴とする請求項６に記載の半導体メモリ素子のデコーディング装置。
【請求項８】
前記デコーダが、
前記デコーダ制御信号によりイネーブルされるプリデコーダであることを特徴とする請求項１に記載の半導体メモリ素子のデコーディング装置。
【請求項９】
有効なアドレスをラッチするためのアドレスラッチ制御信号に応答して受信したアドレスをラッチした第１ラッチアドレス、前記第１ラッチアドレスを反転した第２ラッチアドレス及び内部アドレスを発生させるステップ、
前記アドレスラッチ制御信号と前記内部アドレスとを演算し、アドレスラッチ時点での前記内部アドレスの位相を検知して位相信号を出力するステップ、
前記第１ラッチアドレス及び前記第２ラッチアドレスによる制御下で、前記位相信号又は前記位相信号の反転信号を伝送する位相伝送ステップ、
前記位相信号又は前記位相信号の反転信号からデコーダ制御信号を発生させるアドレストランジッション検出ステップ、
前記デコーダ制御信号に応答し、デコーダをイネーブルさせるステップを備えることを特徴とする半導体メモリ素子のデコーディング装置のイネーブル方法。
【請求項１０】
前記デコーダ制御信号が、複数個のデコーダを制御することを特徴とする請求項９に記載の半導体メモリ素子のデコーディング装置のイネーブル方法。
【請求項１１】
前記デコーダ制御信号が、
前記アドレスラッチ制御信号と前記内部アドレスとをNAND演算した結果を、前記第１ラッチアドレス及び前記第２ラッチアドレスによる制御下で伝送することにより発生したものであることを特徴とする、請求項９に記載の半導体メモリ素子のデコーディング装置のイネーブル方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子のデコーディング装置およびその装置のイネーブル方法に関し、より詳しくはDRAMでアドレスをデコーディングするためのイネーブル機能を備えるデコーディング装置およびその装置のイネーブル方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子はアドレスラッチとデコーダとを備え、これらの間の駆動方法を改善するための回路が開発されており、例えば「メモリデータ読出し回路」が提案されている（特許文献１）。特許文献１に開示されている回路は、内蔵されたパルス発生回路を利用してアドレスデコーディング部の駆動を制御するものである。
【０００３】
アドレスラッチとデコーダは、デコーダに入力されたアドレスの有効性が保障されるように制御されなければならない。そのための従来の技術を図１及び図２に示す。
【０００４】
図１に示したように、上記の制御を行うために、従来の装置は、アドレスラッチ制御信号XAEにイネーブルされ入力されたアドレスADD＜0−N＞を、特定のバンクに伝送するためのアドレスラッチ１０、アドレスラッチ制御信号XAEを遅延させデコーダ制御信号XAEDを発生させる遅延部１１、及びデコーダ制御信号XAEDをイネーブルし、アドレスラッチ１０のラッチアドレスBXAZ＜0−N＞をデコーディングするデコーダ１２を備えている。
【０００５】
また、図２に示した従来の別のデコーディング装置は、デコーダ１２（図１）がプリデコーダ１３とメインデコーダ１４とに分かれている装置である。
【０００６】
図１に示したアドレスラッチ１０は、アクティブ命令を受信すると、選択されたバンクのアドレスラッチ制御信号XAEに応答して、受信したアドレスADD＜0−N＞をラッチする。また、プリチャージ命令を受信するまで、先に受信したアドレスADD＜0−N＞が変化しても、それの出力BXAZ＜0−N＞を一定に維持する。
【０００７】
上記の従来のデコーダのイネーブル装置では、デコーダ１２をイネーブルさせる信号として、アドレスラッチ制御信号XAEを遅延させることによって生成させたデコーダ制御信号XAEDを使用している。すなわち、デコーダ１２（又は、プリデコーダ１３）に伝送されたアドレスBXAZ＜0−N＞が有効であることを保障するため、アドレスラッチ制御信号XAEに一定量の遅延を加えてデコーダ制御信号XAEDを生成するようになっている。
【０００８】
しかし、デコーダ制御信号XAEDを生成する際に生じる遅延は、工程、温度及び電圧の変化により変わるので、その出力信号の遅延もそれに応じて変化する。そのため、このような変化を考慮して、遅延時間に実際に必要なマージンを付加しなければならない。遅延時間が充分ではない場合には、デコーダ１２からの出力信号に異常が生じ、不必要な電力を消費したり、誤動作を引き起こすという問題がある。
【０００９】
上記の従来の技術では、アドレスラッチとデコーダ間の信号伝送に遅延が発生するので、動作速度を速くすることが難しい。
【００１０】
【特許文献１】
特開平11-16362号公報
【００１１】
【発明が解決しようとする課題】
本発明は、上記の問題点を解決するためになされたものであって、アドレスラッチからの出力信号による制御下で、アドレスラッチ制御信号と内部アドレスとの組み合わせにより発生したデコーダ制御信号に応じて、デコーダをイネーブルさせることにより、デコーダに伝送されるアドレスとデコーダ制御信号間の不必要な遅延を解消することができる半導体素子のデコーディング装置およびその装置のイネーブル方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
上記した目的を達成するために本発明に係る半導体メモリ素子のデコーディング装置は、有効なアドレスをラッチするためのアドレスラッチ制御信号に応答して受信したアドレスをラッチした第１ラッチアドレス、前記第１ラッチアドレスを反転した第２ラッチアドレス及び内部アドレスを出力するアドレスラッチ、前記アドレスラッチ制御信号と前記内部アドレスとを演算し、アドレスラッチ時点での前記内部アドレスの位相を検知して位相信号を出力する位相検知器、及び前記第１ラッチアドレス及び前記第２ラッチアドレスによる制御下で、前記位相信号又は前記位相信号の反転信号を伝送する位相伝送部を有し、前記位相信号又は前記位相信号の反転信号からデコーダ制御信号を発生させるアドレストランジッション検出器、及び前記デコーダ制御信号によりイネーブルされるデコーダを備えていることを特徴としている。
【００１３】
また、本発明に係る半導体メモリ素子のデコーディング装置のイネーブル方法は、有効なアドレスをラッチするためのアドレスラッチ制御信号に応答して受信したアドレスをラッチした第１ラッチアドレス、前記第１ラッチアドレスを反転した第２ラッチアドレス及び内部アドレスを発生させるステップ、前記アドレスラッチ制御信号と前記内部アドレスとを演算し、アドレスラッチ時点での前記内部アドレスの位相を検知して位相信号を出力するステップ、前記第１ラッチアドレス及び前記第２ラッチアドレスによる制御下で、前記位相信号又は前記位相信号の反転信号を伝送する位相伝送ステップ、前記位相信号又は前記位相信号の反転信号からデコーダ制御信号を発生させるアドレストランジッション検出ステップ、及び前記デコーダ制御信号に応答し、デコーダをイネーブルさせるステップを備えることを特徴としている。
【００１４】
【発明の実施の形態】
上述の本発明の目的、本発明に係るデコーディング装置およびその装置のイネーブル方法の特徴及び利点は、以下の詳細な説明により、さらに明らかになるであろう。以下、本発明に係る好ましい実施の形態を図面を参照して説明する。
【００１５】
実施の形態に係る装置では、アドレスラッチ制御信号によりアドレスラッチがイネーブルされ、有効なアドレスがラッチされた時に、ラッチされた有効なアドレスがアドレスラッチ制御信号により出力される。この出力をアドレストランジッション検出器を利用して検知し、デコーダをイネーブルさせるためのデコーダ制御信号を発生させる。
【００１６】
図３及び図４は、実施の形態に係る半導体メモリ素子のデコーディング装置を示すブロック図であり、図３は１つのデコーダで構成されている場合、図４はデコーダがプリデコーダ５０とメインデコーダ６０とで構成されている場合である。
【００１７】
図３及び図４に示したADD＜0−N＞は、チップの動作モードに従ってチップの外部から受信するアドレスであり、ADDLT＜0＞は受信したアドレスADD＜0−N＞をラッチした内部アドレスである。BXA＜0＞（第１ラッチアドレス）及びBXAZ＜0＞（第２ラッチアドレス）は、チップの内部で生成されたラッチアドレスである。XAEはアドレスラッチ２０をイネーブルさせるか、ディスエーブルさせるかのいずれかの働きをするアドレスラッチ制御信号であり、特定の時点で有効なアドレスをラッチするための信号である。XPDENはデコーダ４０（又は、プリデコーダ５０）をイネーブルさせるか、ディスエーブルさせるデコーダ制御信号である。
【００１８】
図３に示したデコーディング装置は、アドレスラッチ２０、アドレストランジッション検出器３０及びデコーダ４０を備え、アドレスラッチ２０内には、アドレスラッチ＜０＞２１とアドレスラッチ＜1−N＞２２とが設けられている。
【００１９】
アドレスラッチ＜0＞２１は、アドレスラッチ制御信号XAEによりイネーブルされ、アドレスADD＜０＞をラッチして、ラッチアドレスBXA＜0＞とBXAZ＜0＞と内部アドレスADDLT＜0＞とを発生させる。一方、アドレスラッチ＜1−N＞は、アドレスラッチ制御信号XAEによりイネーブルされ、アドレスADD＜1−N＞をラッチして、ラッチアドレスBXAZ＜1−N＞を発生させる。
【００２０】
また、アドレストランジッション検出器３０は、アドレスラッチ制御信号XAEと内部アドレスADDLT＜0＞とを演算して、ラッチアドレスBXA＜0＞及びBXAZ＜0＞による制御下で、デコーダ制御信号XPDENを発生させる。デコーダ４０はデコーダ制御信号XPDENによりイネーブルされる。
【００２１】
ここで、アドレスラッチ＜0＞２１がアドレスラッチ制御信号XAEによりディスエーブルされると、アドレスラッチ＜0＞２１は、受信したアドレスADD＜0＞に関係なく、ラッチアドレスBXAZ＜0＞を一定の状態に維持する。逆に、アドレスラッチ＜0＞２１がアドレスラッチ制御信号XAEによりイネーブルされると、アドレスラッチ＜0＞２１は、イネーブルされた時点に受信したアドレスADD＜0＞に対応するラッチアドレスBXAZ＜0＞を維持する。アドレスラッチ＜1−N＞２２もアドレスラッチ＜0＞２１と同様に動作する。
【００２２】
デコーダ４０がデコーダ制御信号XPDENによりイネーブルされると、受信したアドレスBXAZ＜1−N＞に対応する出力が決定される。逆に、デコーダ４０がデコーダ制御信号XPDENによりディスエーブルされると、受信したアドレスBXAZ＜1−N＞に関係なく、全ての出力が同一の状態に維持される。
【００２３】
図５は、図３及び図４に示したデコーディング装置におけるアドレスラッチ＜0＞２１を示す回路図である。なお、アドレスラッチ＜1−N＞２２の回路もアドレスラッチ＜0＞２１の回路と同様である。
【００２４】
アドレスラッチ＜0＞２１では、インバータIV0はアドレスラッチ制御信号XAEを反転させ、インバータIV1はインバータIV0からの出力信号を反転させる。伝送ゲートTG0は、インバータIV0及びIV1からの出力信号等による制御下で受信したアドレスADD＜0＞を、ラッチ回路LT1に伝送する。ラッチ回路LT1は、伝送ゲートTG0からの出力信号をラッチする。
【００２５】
NORゲートNR1は、インバータIV0からの出力信号とラッチ回路LT1からの出力である内部アドレスADDLT＜0＞とをNOR演算し、ラッチアドレスBXA＜0＞を出力する。インバータIV4は、ラッチアドレスBXA＜0＞を反転させて、ラッチアドレスBXAZ＜0＞を出力する。
【００２６】
ここで、アドレスラッチ制御信号XAEがローレベルであれば、アドレスラッチ＜0＞２１はディスエーブル状態である。すなわち、ノードCN1がハイレベルでありノードCN2がローレベルであるので、伝送ゲートTG0がターンオンし、受信したアドレスADD＜0＞をラッチ回路LT1に伝送する。このとき、ラッチ回路LT1では、インバータIV3がディスエーブルされラッチ機能を実行することができなくなる。したがって、NORゲートNR1からの出力信号は、受信したアドレスADD＜0＞のレベルに関係なくローレベルに維持される。
【００２７】
その後、有効なアドレスADD＜0＞を受信し、アドレスラッチ制御信号XAEがハイレベルになると、アドレスラッチ＜0＞２１がイネーブル状態となる。その結果、ノードCN1がローレベルでありノードCN2がハイレベルであるので、伝送ゲートTG1がターンオフされる。一方、インバータIV3がイネーブルされ、ラッチ回路LT1が活性化されるので、ノードCN3とノードCN4のレベルは固定される。ここで、ノードCN1はローレベルであるので、NORゲートNR1からの出力信号のレベル、すなわちラッチアドレスBXA＜0＞のレベルは、受信したアドレスADD＜0＞により決定されることになる。このようなラッチアドレスBXA＜0＞を反転させることにより、ラッチアドレスBAXZ＜0＞を発生して、デコーダ４０又はプリデコーダ５０に送信する。
【００２８】
図６は、図３及び図４に示したデコーディング装置におけるアドレストランジッション検出器を示す回路図である。
【００２９】
アドレストランジッション検出器３０は、内部アドレスADDLT＜0＞とアドレスラッチ制御信号XAEとを演算して、アドレスラッチ時点での内部アドレスの位相を検知して位相信号を出力する位相制御器（位相検知器）３１と、ラッチアドレスBXA＜0＞及びBXAZ＜0＞による制御下で、位相制御器３１からの出力信号（位相信号）を受信し、位相信号又は位相信号の反転信号からデコーダ制御信号XPDENを発生させる位相伝送部３２とを含んで構成されている。
【００３０】
位相制御器３１は、内部アドレスADDLT＜0＞とアドレスラッチ制御信号XAEをNAND演算するNANDゲートND0を含んで構成されている。位相伝送部３２は、ラッチアドレスBXA＜0＞及びBXAZ＜0＞による制御下で、位相制御器３１からの出力信号の反転信号を伝送するXORロジック回路３３と、XORロジック回路３３からの出力信号を反転させデコーダ制御信号XPDENを出力するインバータIV6とを含んで構成されている。
【００３１】
XORロジック回路３３は、ラッチアドレスBXA＜0＞及びBXAZ＜0＞による制御下で、位相制御器３１からの出力信号の反転信号を伝送する伝送ゲートTG2と、ラッチアドレスBXA＜0＞及びBXAZ＜0＞による制御下で、位相制御器３１からの出力信号を伝送する伝送ゲートTG3とを含んで構成されている。
【００３２】
ここで、アドレスラッチ制御信号XAEがローレベルの時には、内部アドレスADDLT＜0＞に関係なくラッチアドレスBXA＜0＞はローレベルを維持し、ラッチアドレスBXAZ＜0＞はハイレベルを維持する。内部アドレスADDLT＜0＞とラッチアドレスBXA＜0＞及びBXAZ＜0＞は相互には関係がない。しかし、アドレスラッチ制御信号XAEがハイレベルになると、内部アドレスADDLT＜0＞とラッチアドレスBXA＜0＞とは常に反転関係となる。
【００３３】
上述のように、アドレスラッチ制御信号XAEがローレベルの時には、ラッチアドレスBXA＜0＞がローレベル、ラッチアドレスBXAZ＜0＞がハイレベルに維持される。この関係を利用して伝送ゲートTG2及びTG3が制御され、デコーダ制御信号XPDENがローレベルに維持される。このように、デコーダ制御信号XPDENをローレベルに維持するために、内部アドレスADDLT＜0＞とアドレスラッチ制御信号XAEとを受信信号とするNANDゲートND0が追加され、位相制御器３１からの出力信号がハイレベルに維持されるようになっている。
【００３４】
一方、アドレスラッチ制御信号XAEがハイレベルの場合には、位相制御器３１からの出力信号とラッチアドレスBXA＜0＞とは常に同一の位相を有する。したがって、ラッチアドレスBXA＜0＞及びBXAZ＜0＞と位相制御器３１からの出力信号を受信するXORロジック回路は、内部アドレスADDLT＜0＞とラッチアドレスBXA＜0＞が常に反転関係を有するように構成されている。
【００３５】
図７ａ及び図７ｂは、上記の説明で言及したアドレストランジッション検出器におけるXORロジック回路３３の構成例を示す回路図であり、図７ａはロジックゲートを利用したXORロジック回路、図７ｂは伝送ゲートを利用したXORロジック回路である。また、図８は前述の位相伝送部の真理値表を示す表である。
【００３６】
図７ａ及び７ｂにおける符号ＡはラッチアドレスBXA＜0＞信号、符号Ｂは位相制御器３１からの出力信号、符号ＦはXORロジック回路からの出力信号を示している。
【００３７】
図７ａに示したXORロジック回路は、信号Aを反転させるインバータIV20、信号Bを反転させるインバータIV21、インバータIV20からの出力信号と信号BとをNAND演算するNANDゲートND1、信号AとIV21からの出力信号をNAND演算するNANDゲートND2、及びNANDゲートND1及びND2からの出力信号等をNOR演算するNORゲートNR1を含んで構成されている。
【００３８】
図７ｂに示したXORロジック回路は、信号Aを反転させるインバータIV22、信号Bを反転させるインバータIV23、信号AとインバータIV22からの出力信号による制御下で、信号Bを伝送する伝送ゲートTG4、及び信号AとインバータIV22からの出力信号による制御下で、インバータIV23からの出力信号を伝送する伝送ゲートTG5を含んで構成されている。
【００３９】
ここで、図８に示したように、アドレスラッチ制御信号XAEがローレベルの場合には、ラッチアドレスBXA＜0＞（信号Ａ）と位相制御器３１からの出力信号（信号Ｂ）とは互いに逆であるので、XORロジック回路からの出力信号（信号Ｆ）がハイレベルとなり、デコーダ制御信号XPDENはローレベルとなって、デコーダ４０をディスエーブル状態にする。
【００４０】
一方、アドレスラッチ制御信号XAEがハイレベルになると、ラッチアドレスBXA＜0＞（信号Ａ）と位相制御器３１からの出力信号（信号Ｂ）とは同一位相を有するので、XORロジック回路からの出力信号（信号Ｆ）がローレベルとなり、デコーダ制御信号XPDENがハイレベルとなって、デコーダ４０をイネーブルさせる。
【００４１】
図９は、図３に示したデコーディング装置におけるデコーダ４０を示す回路図である。デコーダ４０は、デコーダ制御信号XPDENによりイネーブルされ、ラッチアドレスBXAZ＜i＞をデコーディングし、デコーディングされたアドレスBAX＜j＞及びBAX＜k＞を出力する。
【００４２】
デコーダ４０で、インバータIV24はラッチアドレスBXAZ＜i＞を反転させ、NANDゲートND3はデコーダ制御信号XPDENとラッチアドレスBXAZ＜i＞をNAND演算する。NANDゲートND4は、インバータIV24からの出力信号とデコーダ制御信号XPDENとをNAND演算する。インバータIV25は、NANDゲートND3からの出力信号を反転させてデコーディングされたアドレスBAX＜j＞を出力し、インバータIV26は、NANDゲートND4からの出力信号を反転させてデコーディングされたアドレスBAX＜k＞を出力する。
【００４３】
ここで、ノードCN20とノードCN21に有効なアドレスが伝送されると、デコーダ制御信号XPDENがローレベルからハイレベレになる。それに応じて、NANDゲートND3とNANDゲートND4は、ノードCN20及びノードCN21とデコーダ制御信号XPDENとの演算結果を出力する。
【００４４】
図１０〜図１３は、アドレスラッチ２０、アドレストランジッション検出器３０及びデコータ４０の構成例を示すブロック図である。なお、図１０〜図１３では、アドレスラッチ制御信号XAEの図示を省略した。
【００４５】
図１０は、複数個のアドレスラッチ２０、一つのアドレストランジッション検出器３０及び一つのデコーダ４０が用いられる場合のデコーディング装置の構成を示すブロック図である。
【００４６】
図１０に示した実施の形態では、アドレスラッチ＜０＞に対応する一つのアドレストランジッション検出器３０が配置されている。このようなアドレストランジッション検出器３０は、一つのデコーダ制御信号XPDENを生成してデコーダ４０を制御する。また、複数個のアドレスラッチ＜0−N＞に対応する一つのデコーダ４０によって構成されている。
【００４７】
図１１は、複数個のアドレスラッチ２０、一つのアドレストランジッション検出器３０及び複数個のデコーダ４０が用いられる場合のデコーディング装置の構成を示すブロック図である。
【００４８】
図１１に示した実施の形態では、アドレスラッチ＜0＞に対応して一つのアドレストランジッション検出器３０が配置されている。アドレストランジッション検出器３０は、一つのデコーダ制御信号XPDENを生成して全てのデコーダ４０を制御する。そして、複数個のアドレスラッチ２０が所定数毎にグループ化され、グループ別に対応する複数個のデコーダ４０によって構成されている。
【００４９】
図１２は、複数個のアドレスラッチ２０、複数個のアドレストランジッション検出器３０及び複数個のデコーダ４０が用いられる場合のデコーディング装置の構成を示すブロック図である。
【００５０】
このような構成を有する図１２に示した実施の形態では、少なくとも一つのアドレスに対するアドレストランジッション検出器３０が各デコーダ４０に配置されている。各デコーダ４０に配置されたアドレストランジッション検出器３０は、各々のデコーダ制御信号を生成し、各デコーダ４０を制御する。
【００５１】
図１３は、図１１と図１２に示した構成を併用し、デコーダ制御信号を生成して各デコーダを制御する場合を示すブロック図である。
【００５２】
上述のように、アドレストランジッション検出器３０は、アドレスラッチ２０又はデコーダ４０の内部とアドレスラッチ２０、又はデコーダ４０の経路に配置されることもある。
【００５３】
【発明の効果】
以上説明したように、本発明に係る半導体メモリ素子のデコーディング装置によれば、アドレスラッチから有効なアドレスが出力されることを検知してデコーダ制御信号を発生させ、このデコーダ制御信号に応答してデコーダをイネーブルさせることにより、デコーダに入力されるアドレスとデコーダ制御信号間の遅延を解消することができる。それにより、半導体メモリ素子の動作速度をより速くすることができる。
【００５４】
さらに、アドレスラッチから有効なアドレスが出力されることを検知してデコーダ制御信号を発生させ、このデコーダ制御信号に応答してデコーダをイネーブルさせることにより、工程の変化、温度の変化及び電圧の変化に伴うアドレスとデコーダ制御信号間のミスマッチングに起因するデコーダ出力の異常の発生を解消することができる。これにより、デコーダ出力には不要なトグルリングを防止することができるので、不必要な電力の消費を防ぐことができる。さらにデコーダが誤動作を起こす可能性を防止することができるので、安定した動作が達成される。
【００５５】
なお、上記の本発明に係る好ましい実施の形態等は、例示のために開示したものであり、当業者であれば、本発明に係る技術的思想とその範囲内で、多様な改良、変更、付加等が可能であり、そのような改良、変更等も、特許請求の範囲に記載されている技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【図１】従来の半導体メモリ素子のデコーディング装置を示すブロック図である。
【図２】従来の半導体メモリ素子のデコーディング装置を示すブロック図である。
【図３】本発明の好ましい実施の形態に係る半導体メモリ素子のデコーディング装置を示すブロック図である。
【図４】本発明の別の好ましい実施の形態に係る半導体メモリ素子のデコーディング装置を示すブロック図である。
【図５】図３及び図４に示したデコーディング装置におけるアドレスラッチを示す回路図である。
【図６】図３及び図４に示したデコーディング装置におけるアドレストランジッション検出器を示す回路図である。
【図７ａ】図６に示したアドレストランジッション検出器におけるXORロジック回路の構成例を示す回路図である。
【図７ｂ】図６に示したアドレストランジッション検出器におけるXORロジック回路の構成例を示す回路図である。
【図８】図７ａ及び図７ｂに示したXORロジック回路の真理値表を示す表である。
【図９】図３に示したデコーディング装置におけるデコーダを示す回路図である。
【図１０】複数個のアドレスラッチ、一つのアドレストランジッション検出器及び一つのデコーダが用いられる場合のデコーディング装置の構成を示すブロック図である。
【図１１】複数個のアドレスラッチ、一つのアドレストランジッション検出器及び複数個のデコーダが用いられる場合のデコーディング装置の構成を示すブロック図である。
【図１２】複数個のアドレスラッチ、複数個のアドレストランジッション検出器及び複数個のデコーダが用いられる場合のデコーディング装置の構成を示すブロック図である。
【図１３】図１１と図１２に示した構成を併用し、デコーダ制御信号を生成して各デコーダを制御する場合の構成を示すブロック図である。
【符号の説明】
１０、２０   アドレスラッチ
１１   遅延部
１２、４０   デコーダ
１３、５０   プリデコーダ
１４、６０   メインデコーダ
３０   アドレストランジッション検出器
【図１】
0004178532.tif 000002
【図２】
0004178532.tif 000003
【図３】
0004178532.tif 000004
【図４】
0004178532.tif 000005
【図５】
0004178532.tif 000006
【図６】
0004178532.tif 000007
【図７ａ】
0004178532.tif 000008
【図７ｂ】
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【図８】
0004178532.tif 000010
【図９】
0004178532.tif 000011
【図１０】
0004178532.tif 000012
【図１１】
0004178532.tif 000013
【図１２】
0004178532.tif 000014
【図１３】
0004178532.tif 000015