(57)【特許請求の範囲】
【請求項１】
データストローブ信号に応答して直列データを構成する奇数番目のデータ（Ｄ０、Ｄ２）を第１のノードに出力し、前記データストローブ信号に応答して直列データを構成する偶数番目のデータ（Ｄ１、Ｄ３）を第２のノードに出力する変換回路と、
第１の制御信号に応答して前記第１のノード及び前記第２のノードのデータを各々ラッチし、第１の書込み信号に応答してラッチされた各々のデータを同時に出力する第１のラッチ回路と、
第２の制御信号に応答して前記第１のノード及び前記第２のノードのデータを各々ラッチし、第２の書込み信号に応答してラッチされた各々のデータを同時に出力する第２のラッチ回路と、を備えることを特徴とするデータ入力バッファ。
【請求項２】
前記第１の書込み信号及び前記第２の書込み信号は、所定の時間差をおいて交互に活性化されることを特徴とする請求項１に記載のデータ入力バッファ。
【請求項３】
前記データ入力バッファは、前記第１のラッチ回路または前記第２のラッチ回路の出力データをラッチする出力ラッチをさらに備え、
前記出力ラッチは、前記第１の書込み信号が活性化されてから前記第２の書込み信号が活性化されるまで前記出力データをラッチするか、あるいは、前記第２の書込み信号が活性化されてから前記第１の書込み信号が活性化されるまで前記出力データをラッチすることを特徴とする請求項２に記載のデータ入力バッファ。
【請求項４】
前記第１の制御信号及び前記第２の制御信号は、所定の時間差をおいて交互に活性化されることを特徴とする請求項１に記載のデータ入力バッファ。
【請求項５】
データストローブ信号に応答して直列データを構成する奇数番目のデータ（Ｄ０、Ｄ２）を第１のノードに出力し、前記データストローブ信号に応答して直列データを構成する偶数番目のデータ（Ｄ１、Ｄ３）を第２のノードに出力する段階と、
第１の制御信号に応答して前記第１のノード及び前記第２のノードのデータを各々ラッチし、第１の書込み信号に応答してラッチされた各々のデータを同時に出力する段階と、
第２の制御信号に応答して前記第１のノード及び前記第２のノードのデータを各々ラッチし、第２の書込み信号に応答してラッチされた各々のデータを同時に出力する段階と、を含むことを特徴とするデータの入力方法。
【請求項６】
前記第１の書込み信号及び前記第２の書込み信号は、所定の時間差をおいて交互に活性化されることを特徴とする請求項５に記載のデータの入力方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細には、データの入力方法及びデータ入力バッファに関する。
【０００２】
【従来の技術】
ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）は、ＤＤＲ ＳＤＲＡＭにおいて確実な書込み動作を保証するためにｔＤＱＳＳを定義する。ｔＤＱＳＳとは、書込み命令が入力されるクロックの立ち上がりエッジからＤＱＳの最初の立ち上がりエッジまでの遅延時間を言う。
【０００３】
このため、ＤＤＲ ＳＤＲＡＭは最小ｔＤＱＳＳから最大ｔＤＱＳＳまで範囲内で正常にデータ書込みの動作をしなければならない。現在標準化された仕様書（スペック）によれば、最小ｔＤＱＳＳは０．７５ｔＣＫであり、最大ｔＤＱＳＳは１．２５ｔＣＫである。ここで、ｔＣＫはクロックサイクルタイムを意味し、ｔＤＱＳＳウィンドウは最大ｔＤＱＳＳと最小ｔＤＱＳＳとの差を意味する。
【０００４】
図１は、従来のデータ入力バッファの回路図である。図１のデータ入力バッファ１０は、データストローブ信号ＰＤＳ及び制御信号ＰＤＳＥＮ１、ＰＤＳＥＮ２に応答して直列データＰＤＩＮＴを偶数番目のデータＥ１、Ｅ２と奇数番目のデータＯ１、Ｏ２とに分離して出力する。
【０００５】
偶数番目のデータＥ１、Ｅ２は内部クロックＰＣＬＫ及び制御信号ＰＣＬＫＥＮ１に応答してデータ入力線ＤＩ＿Ｅに出力され、奇数番目のデータＯ１、Ｏ２は内部クロックＰＣＬＫ及び制御信号ＰＣＬＫＥＮ２に応答してデータ入力線ＤＩ＿Ｏに出力される。
【０００６】
図１のデータ入力バッファ１０は、多数のインバータ及び多数の伝送ゲートを備えるため、データ入力バッファのレイアウト面積がかなり広いという問題点がある。
【０００７】
図２は、従来の他のデータ入力バッファの回路図である。図２のデータ入力バッファ２０はデータストローブ信号ＰＤＳに応答して直列データＰＤＩＮＴを偶数番目のデータと奇数番目のデータとに分離してラッチし、前記ラッチされたデータの各々は内部クロックＰＣＬＫＷ及び制御信号ＰＷＥＦに応答してデータ入力線ＤＩ＿Ｅ、ＤＩ＿Ｏに出力される。
【０００８】
図２のデータ入力バッファ２０のｔＤＱＳＳウィンドウは、現在標準化された仕様書の要件をやっと満足できるほどに小さいため、データ入力バッファ２０は最小ｔＤＱＳＳから最大ｔＤＱＳＳの範囲で正常にデータを書き込めない場合があるといった問題点がある。
【０００９】
【発明が解決しようとする課題】
そこで、本発明が解決しようとする技術的な課題は、レイアウト面積を効率よく縮小しながらｔＤＱＳＳウィンドウを改善し得るデータの入力方法及びデータ入力バッファを提供することである。
【００１０】
【課題を解決するための手段】
前記技術的な課題を達成するために、本発明によるデータの入力バッファは、データストローブ信号に応答して複数のデータを含む第１群の直列データを第１群の並列データに変換した後、前記データストローブ信号に応答して複数のデータを含む第２群の直列データを第２群の並列データに変換する変換回路と、第１の書込み信号に応答して前記第１群の並列データの各々を対応する各出力端に伝送する第１の伝送回路と、第２の書込み信号に応答して前記第２群の並列データの各々を対応する前記各出力端に伝送する第２の伝送回路とを備え、前記第１の書込み信号及び前記第２の書込み信号は、所定の時間差をおいて交互に活性化される。
【００１１】
本発明の望ましい実施の形態では、前記第１群の直列データ及び前記第２群の直列データは、互いに連続したデータであり、前記データ入力バッファは前記各出力端のデータをラッチする出力ラッチをさらに備え、前記出力ラッチは、前記第１の書込み信号が活性化されてから前記第２の書込み信号が活性化されるまで前記各出力端のデータをラッチするか、あるいは、前記第２の書込み信号が活性化されてから前記第１の書込み信号が活性化されるまで前記各出力端のデータをラッチする。
【００１２】
さらに、本発明によるデータ入力バッファは、データストローブ信号に応答して直列データを構成する奇数番目のデータを第１のノードに出力し、前記データストローブ信号に応答して直列データを構成する偶数番目のデータを第２のノードに出力する変換回路と、第１の制御信号に応答して前記第１のノード及び前記第２のノードのデータを各々ラッチし、第１の書込み信号に応答してラッチされた各々のデータを同時に出力する第１のラッチ回路と、第２の制御信号に応答して前記第１のノード及び前記第２のノードのデータを各々ラッチし、第２の書込み信号に応答してラッチされた各々のデータを同時に出力する第２のラッチ回路と、を備える。
【００１３】
本発明の望ましい実施の形態では、前記第１の書込み信号及び前記第２の書込み信号は、所定の時間差をおいて交互に活性化され、前記データ入力バッファは、前記第１のラッチ回路または前記第２のラッチ回路の出力データをラッチする出力ラッチをさらに備え、前記出力ラッチは、前記第１の書込み信号が活性化されてから前記第２の書込み信号が活性化されるまで前記出力データをラッチするか、あるいは、前記第２の書込み信号が活性化されてから前記第１の書込み信号が活性化されるまで前記出力データをラッチする。前記第１の制御信号及び前記第２の制御信号は、所定の時間差をおいて交互に活性化される。
【００１４】
前記技術的課題を達成するために、本発明によるデータの入力方法は、データストローブ信号に応答して複数のデータを含む第１群の直列データを第１群の並列データに変換した後、前記データストローブ信号に応答して複数のデータを含む第２群の直列データを第２群の並列データに変換する段階と、第１の書込み信号に応答して前記第１群の並列データの各々を対応する各出力端に伝送する段階と、第２の書込み信号に応答して前記第２群の並列データの各々を対応する前記各出力端に伝送する段階とを含み、前記第１の書込み信号及び前記第２の書込み信号は、所定の時間差をおいて交互に活性化される。
【００１５】
さらに、本発明によるデータの入力方法は、データストローブ信号に応答して直列データを構成する奇数番目のデータを第１のノードに出力し、前記データストローブ信号に応答して直列データを構成する偶数番目のデータを第２のノードに出力する段階と、第１の制御信号に応答して前記第１のノード及び前記第２のノードのデータを各々ラッチし、第１の書込み信号に応答してラッチされた各々のデータを同時に出力する段階と、第２の制御信号に応答して前記第１のノード及び前記第２のノードのデータを各々ラッチし、第２の書込み信号に応答してラッチされた各々のデータを同時に出力する段階とを含む。
【００１６】
【発明の実施の形態】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施の形態を例示する添付図面及びそれに関連する説明を参照しなければならない。
【００１７】
以下、添付した図面に基づき、本発明の好ましい実施の形態を説明することによって、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ要素を表わす。
【００１８】
図３は、本発明の実施の形態によるデータ入力バッファの回路図である。図３を参照すれば、データ入力バッファ３０は、変換回路３１、第１のラッチ回路３３、第２のラッチ回路３５及び出力ラッチ３７を備える。
【００１９】
変換回路３１は、内部データストローブＰＤＳＤに応答して直列データＰＤＩＮを並列データに変換してノードＣ及びＥに出力する。データ入力バッファ３０は、データ伝送回路の一例である。当業者であれば、図３のインバータの接続関係が容易に理解できるであろう。
【００２０】
第１のラッチ回路３３は、第１の制御信号ＰＤＳＥＰ１に応答して各ノードＣ、Ｅの出力信号（またはデータ）を各ノードＦ、Ｇに出力した後、第１の書込み信号ＰＣＬＫＷ１及び書込み順序制御信号ＰＷＥＦに応答して各ノードＦ、Ｇの出力信号を各ノードＯ、Ｐに出力する。第１の制御信号ＰＤＳＥＰ１は、第１の書込み信号ＰＣＬＫＷ１より先に活性化されることが好ましい。
【００２１】
第１のラッチ回路３３は伝送回路の一例であって、第１の伝送回路は、第１の書込み信号ＰＣＬＫＷ１に応答して第１群の並列データ（例えば、各ノードＦ、Ｇのデータ）の各々を対応する各出力ノードＯ、Ｐに伝送することができる。
【００２２】
第２のラッチ回路３５は、第２の制御信号ＰＤＳＥＰ２に応答して各ノードＣ、Ｅの出力信号（またはデータ）を各ノードＨ、Ｉに出力した後、第２の書込み信号ＰＣＬＫＷ２及び書込み順序制御信号ＰＷＥＦに応答して各ノードＨ、Ｉの出力信号を各ノードＯ、Ｐに出力する。第２の制御信号ＰＤＳＥＰ２は、第２の書込み信号ＰＣＬＫＷ２より先に活性化されることが好ましい。
【００２３】
第２のラッチ回路３５は伝送回路の一例であって、第２の書込み信号ＰＣＬＫＷ２に応答して第２群の並列データ（例えば、各ノードＨ、Ｉのデータ）の各々を対応する各出力ノードＯ、Ｐに伝送することができる。第１の書込み信号ＰＣＬＫＷ１及び第２の書込み信号ＰＣＬＫＷ２は、所定の時間差をおいて交互に活性化されることが好ましい。
【００２４】
出力ラッチ３７は各ノードＯ、Ｐの出力信号を各々ラッチするため、直列データＰＤＩＮのうち奇数番目のデータは出力ラッチ３７の第１の出力端ＤＩ＿Ｅを介して第１の書込みドライバ（図示せず）に出力され、直列データＰＤＩＮのうち偶数番目のデータは出力ラッチ３７の第２の出力端ＤＩ＿Ｏを介して第２の書込みドライバ（図示せず）に出力される。
【００２５】
図４は、図３に示すデータ入力バッファのタイミング図である。図３及び図４に基づき、本発明の実施の形態によるデータ入力バッファの書込み動作を詳細に説明する。直列データＰＤＩＮはバッファリングされた直列データＤＩＮを表わし、内部データストローブＰＤＳＤはバッファリングされたデータストローブＤＱＳを表わす。
【００２６】
そして、制御信号ＰＣＬＫ、ＰＣＬＫＢ、ＰＤＳＲＳＴ、ＰＤＳＥＰ１、ＰＤＳＥＰ２、ＰＣＬＫＷ１、ＰＬＣＫＷ２は、図４に示されたように、各々所定の幅を有するパルスである。第１の内部クロック信号ＰＣＬＫはクロック信号ＣＬＫの立ち上がりエッジに応答して発生するパルスであり、第２の内部クロック信号ＰＣＬＫＢはクロック信号ＣＬＫの立ち下がりエッジに応答して発生するパルスである。
【００２７】
データ入力バッファ３０は、書込み命令ＷＲに応答して発生するリセット信号ＰＤＳＲＳＴに応答してリセットされ、書込み順序制御信号ＰＷＥＦは、書込み命令ＷＲ及び第１の内部クロック信号ＰＣＬＫの立ち上がりエッジに応答して活性化（例えば、ハイ）される。
【００２８】
書込み順序制御信号ＰＷＥＦは、書込み命令ＷＲ及び第１の内部クロック信号ＰＣＬＫの立ち上がりエッジに応答して非活性化（例えば、ロー）されもする。書込み順序制御信号ＰＷＥＦは、偶数番目のデータ（例えば、Ｄ０、Ｄ２、Ｄ４またはＤ６）を先に書き込むように制御する信号である。
【００２９】
まず、ケースＡについて説明する。ＤＱＳｍｉｎはｔＤＱＳＳが最小である場合を表わし、後述する全ての信号は書込み命令ＷＲが入力されるクロック信号ＣＬＫを基準としている。
【００３０】
第１の制御信号ＰＤＳＥＰ１は、内部データストローブＰＤＳＤの奇数番目の立ち下がりエッジに応答して発生するパルスであり、第２の制御信号ＰＤＳＥＰ２は、内部データストローブＰＤＳＤの偶数番目の立ち下がりエッジに応答して発生するパルスである。
【００３１】
第１の制御信号ＰＤＳＥＰ１または第２の制御信号ＰＤＳＥＰ２は、内部データストローブＰＤＳＤのあるエッジに応答して発生できる。第１の制御信号ＰＤＳＥＰ１及び第２の制御信号ＰＤＳＥＰ２は、所定の時間差をおいて交互に活性化されることが好ましい。
【００３２】
説明の便宜のために、直列データＰＤＩＮは８つのデータＤ０ないしＤ７よりなると仮定し、各信号はタイミングシーケンスで活性化／非活性化されると仮定する。まず、ＰＤＳＤが”ロー”である場合、伝送ゲート３０１は最初のデータＤ０をノードＡに出力する。続けて、ＰＤＳＤが”ロー”から”ハイ”へと遷移する場合、伝送ゲート３０３はノードＡのデータＤ０をノードＢに伝送し、伝送ゲート３０７は２番目のデータＤ１をノードＤに伝送する。
【００３３】
引き続き、ＰＤＳＤが”ハイ”から”ロー”へと遷移する場合、伝送ゲート３０５はノードＢのデータＤ０をノードＣに伝送し、伝送ゲート３０１は３番目のデータＤ２をノードＡに伝送し、伝送ゲート３０８はノードＤのデータＤ１をノードＥに伝送する。
【００３４】
すなわち、変換回路３１は、内部データストローブ信号ＰＤＳＤに応答して多数のデータＤ０、Ｄ１を有する第１群の直列データを第１群の並列データに変換した後、内部データストローブ信号ＰＤＳＤに応答して多数のデータＤ２、Ｄ３を有する第２群の直列データを第２群の並列データに変換する。
【００３５】
より具体的には、変換回路３１は、内部データストローブ信号ＰＤＳＤに応答して直列データＰＤＩＮを構成する奇数番目のデータＤ０、Ｄ２、Ｄ４、またはＤ６をノードＣに出力し、内部データストローブ信号ＰＤＳＤに応答して直列データＰＤＩＮを構成する偶数番目のデータＤ１、Ｄ３、Ｄ５、またはＤ７をノードＥに出力する。インバータによるデータの反転／非反転は当業者が図３を参照すれば容易に分かるため、これについての詳細な説明は省く。
【００３６】
次に、伝送ゲート３１１は、第１の制御信号ＰＤＳＥＰ１に応答してノードＣのデータＤ０をノードＦに出力し、伝送ゲート３１３は第１の制御信号ＰＤＳＥＰ１に応答してノードＥのデータＤ１をノードＧに出力する。
【００３７】
そして、ＰＤＳＤが”ロー”から”ハイ”へと遷移する場合、伝送ゲート３０３はノードＡのデータＤ２をノードＢに伝送し、伝送ゲート３０７は４番目のデータＤ３をノードＤに出力する。
【００３８】
第１の書込み信号ＰＣＬＫＷ１が活性化される場合、ノードＪは第１の書込み信号ＰＣＬＫＷ１及び書込み順序制御信号ＰＷＥＦに応答して”ハイ”となるため、伝送ゲート３１９はノードＦのデータＤ０をノードＯに出力し、伝送ゲート３２１はノードＧのデータＤ１をノードＰに出力する。
【００３９】
すなわち、第１のラッチ回路３３は、第１の制御信号ＰＤＳＥＰ１に応答して最初のデータＤ０及び２番目のデータＤ１を各々受信し、第１の書込み信号ＰＣＬＫＷ１及び書込み順序制御信号ＰＷＥＦに応答して最初のデータＤ０及び２番目のデータＤ１を各ノードＯ、Ｐに出力する。
【００４０】
出力ラッチ３７の第１の出力端ＤＩ＿Ｅは最初のデータＤ０を出力し、出力ラッチ３７の第２の出力端ＤＩ＿Ｏは２番目のデータＤ１を出力する。
【００４１】
第１のラッチ回路３３は、第１の制御信号ＰＤＳＥＰ１に応答して各ノードＣ、Ｅのデータを各々ラッチし、第１の書込み信号ＰＣＬＫＷ１に応答してノードＦにラッチされたデータ（例えば、Ｄ０またはＤ４）をノードＯに出力し、ノードＧにラッチされたデータ（例えば、Ｄ１またはＤ５）をノードＰに出力する。
【００４２】
しかし、書込み順序制御信号ＰＷＥＦが書込み命令ＣＭ及び第１の内部クロック信号ＰＣＬＫの立ち上がりエッジに応答して非活性化（”ロー”）される場合、ノードＫは活性化（”ハイ”）されるため、ノードＦのデータＤ０は伝送ゲート３２３を介してノードＰに伝送され、ノードＧのデータＤ１は伝送ゲート３２５を介してノードＯに伝送される。
【００４３】
続いて、ＰＤＳＤがハイからローへと遷移する場合、伝送ゲート３０５はノードＢのデータＤ２をノードＣに伝送し、伝送ゲート３０９はノードＤのデータＤ３をノードＥに伝送し、伝送ゲート３０１は５番目のデータＤ４をノードＡに伝送する。
【００４４】
次に、第２の制御信号ＰＤＳＥＰ２が活性化される場合、伝送ゲート３１５はノードＣのデータＤ２をノードＨに伝送し、伝送ゲート３１７はノードＥのデータＤ３をノードＩに伝送する。
【００４５】
ノードＬは第２の書込み信号ＰＣＬＫＷ２及び書込み順序制御信号ＰＷＥＦに応答して活性化（”ハイ”）されるため、伝送ゲート３２７はノードＨのデータＤ２をノードＯに出力し、伝送ゲート３２９はノードＩのデータＤ３をノードＰに出力する。
【００４６】
すなわち、第２のラッチ回路３５は、第２の制御信号ＰＤＳＥＰ２に応答して３番目のデータＤ２及び４番目のデータＤ３を各々受信し、第２の書込み信号ＰＣＬＫＷ２及び書込み順序制御信号に応答して３番目のデータＤ２及び４番目のデータＤ３を各ノードＯ、Ｐに各々出力する。出力ラッチ３７の第１の出力端ＤＩ＿Ｅは３番目のデータＤ２を出力し、出力ラッチ３７の第２の出力端ＤＩ＿Ｏは４番目のデータＤ３を出力する。
【００４７】
第２のラッチ回路３５は、第２の制御信号ＰＤＳＥＰ２に応答して各ノードＣ、Ｅのデータを各々ラッチし、第２の書込み信号ＰＣＬＫＷ１に応答してノードＨにラッチされたデータ（例えば、Ｄ２またはＤ６）をノードＯに出力し、ノードＧにラッチされたデータ（例えば、Ｄ３またはＤ７）をノードＰに出力する。
【００４８】
しかし、書込み順序制御信号ＰＷＥＦが書込み命令ＣＭ及び第２の内部クロック信号ＰＣＬＫの立ち上がりエッジに応答して非活性化（”ロー”）される場合、ノードＭは”ハイ”となるため、ノードＨのデータＤ２は伝送ゲート３３１を介してノードＰに伝送され、ノードＩのデータＤ３は伝送ゲート３３３を介してノードＯに伝送される。
【００４９】
従って、データＤ０、Ｄ１は第１の制御信号ＰＤＳＥＰ１に応答して第１のラッチ回路３３にラッチされた後に第１の書込み信号ＰＣＬＫＷ１に応答して出力され、データＤ２、Ｄ３は第２の制御信号ＰＤＳＥＰ２に応答して第２のラッチ回路３５にラッチされた後に第１の書込み信号ＰＣＬＫＷ１に応答して出力される。
【００５０】
第１の書込み信号ＰＣＬＫＷ１は第１の制御信号ＰＤＳＥＰ１が活性化されてから所定時間が過ぎた後に活性化され、第２の制御信号ＰＤＳＥＰ２は第１の書込み信号ＰＣＬＫＷ１が活性化されてから所定時間が過ぎた後に活性化され、第２の書込み信号ＰＣＬＫＷ２は第２の制御信号ＰＤＳＥＰ２が活性化されてから所定時間が過ぎた後に活性化されることが好ましい。
【００５１】
すなわち、第１の書込み信号ＰＣＬＫＷ１及び第２の書込み信号ＰＣＬＫＷ２は所定の時間差をおいて交互に活性化される。
【００５２】
第１のラッチ回路３３は、第１の書込み信号ＰＣＬＫＷ１に応答してＰＤＩＮを構成する最初のデータＤ０及び２番目のデータＤ１を出力ラッチ３７に同時に出力し、ＰＤＩＮを構成する５番目のデータＤ４及び６番目のデータＤ５を出力ラッチ３７に同時に出力する。
【００５３】
また、第２のラッチ回路３５は、第２の書込み信号ＰＣＬＫＷ２に応答してＰＤＩＮを構成する３番目のデータＤ２及び４番目のデータＤ３を出力ラッチ３７に同時に出力し、ＰＤＩＮを構成する７番目のデータＤ６及び８番目のデータＤ７を出力ラッチ３７に同時に出力する。
【００５４】
出力ラッチ３７の第１の出力端ＤＩ＿Ｅは、第１の書込み信号ＰＣＬＫＷ１が活性化されてから第２の書込み信号ＰＣＬＫＷ２が活性化されるまで最初のデータＤ０及び２番目のデータＤ１を保持し、出力ラッチ３７の第２の出力端ＤＩ＿Ｏは、第２の書込み信号ＰＣＬＫＷ２が活性化されてから第１の書込み信号ＰＣＬＫＷ１が活性化されるまで３番目のデータＤ２及び４番目のデータＤ３を保持する。
【００５５】
次に、ケースＢについて説明する。ＤＱＳｍａｘはｔＤＱＳＳが最大である場合を表わし、ケースＢの各信号ＤＩＮ、ＰＤＳＤ、ＰＤＩＮ、ＰＤＳＥＰ１、ＰＤＳＥＰ２はケースＡの各信号ＤＩＮ、ＰＤＳＤ、ＰＤＩＮ、ＰＤＳＥＰ１、ＰＤＳＥＰ２と同じメカニズムによって発生する。また、ケースＢの各データＤ０ないしＤ３の出力過程とケースＡの各データＤ０ないしＤ３の出力過程とは同じである。
【００５６】
変換回路３１は、内部データストローブＰＤＳＤに応答して直列データＰＤＩＮを並列データに変換する。直列データＰＤＩＮのうち第１群のデータ（例えば、データＤ０、Ｄ１）が内部データストローブＰＤＳＤに応答して並列データに変換されれば、第１のラッチ回路３３は第１の制御信号ＰＤＳＥＰ１に応答して第１群のデータＤ０、Ｄ１を受信し、第１の書込み信号ＰＣＬＫＷ１に応答して第１群のデータＤ０、Ｄ１を同時に出力ラッチ３７に出力する。
【００５７】
続けて、直列データＰＤＩＮのうち第２群のデータ（例えば、データＤ２、Ｄ３）が内部データストローブＰＤＳＤに応答して並列データに変換されれば、第２のラッチ回路３５は第２の制御信号ＰＤＳＥＰ２に応答して第２群のデータＤ２、Ｄ３を受信し、第２の書込み信号ＰＣＬＫＷ２に応答して第２群のデータＤ２、Ｄ３を同時に出力ラッチ３７に出力する。直列データＰＤＩＮのうち第２群のデータＤ２、Ｄ３は第１群のデータＤ０、Ｄ１と連続したデータである。
【００５８】
続いて、直列データＰＤＩＮのうち第３群のデータ（例えば、データＤ４、Ｄ５）が内部データストローブＰＤＳＤに応答して並列データに変換されれば、第１のラッチ回路３３は第１の制御信号ＰＤＳＥＰ１に応答して第１群のデータＤ４、Ｄ５を受信し、第１の書込み信号ＰＣＬＫＷ１に応答して第１群のデータＤ４、Ｄ５を同時に出力ラッチ３７に出力する。直列データＰＤＩＮのうち第３群のデータＤ４、Ｄ５と第２群のデータＤ２、Ｄ３とは連続したデータである。
【００５９】
データの伝送を制御する信号はＰＤＳＥＰ１→ＰＣＬＫＷ１→ＰＤＳＥＰ２→ＰＣＬＫＷ２→ＰＤＳＥＰ１→ＰＣＬＫＷ１，．．．の順番に活性化されるため、出力ラッチ３７の各出力端ＤＩ＿Ｅ、ＤＩ＿Ｏは第１群のデータ，第２群のデータ，第３群のデータ，．．．を出力する。
【００６０】
本発明は図面に示された一実施の形態を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野における当業者であれば、これより各種の変形及び均等な他の実施の形態が可能であるという点は理解できるであろう。よって、本発明の真の技術的な保護範囲は、特許請求の範囲に記載された思想によって定まるべきである。
【００６１】
【発明の効果】
上述したように、本発明によるデータの入力方法及びデータ入力バッファは、ｔＤＱＳＳウィンドウを改善する効果がある。従って、データ入力バッファは、最小ｔＤＱＳＳから最大ｔＤＱＳＳまでの範囲で円滑にデータ書込みの動作を行うことができる。
【００６２】
そして、本発明によるデータ入力バッファによれば、レイアウト面積が縮小される。
【図面の簡単な説明】
【図１】従来のデータ入力バッファの回路図である。
【図２】従来の他のデータ入力バッファの回路図である。
【図３】本発明の実施の形態によるデータ入力バッファの回路図である。
【図４】図３のタイミング図である。
【符号の説明】
３０  データ入力バッファ
３１  変換回路
３３  第１のラッチ回路
３５  第２のラッチ回路
３７  出力ラッチ
【図１】
0004061214.tif 000002
【図２】
0004061214.tif 000003
【図３】
0004061214.tif 000004
【図４】
0004061214.tif 000005