(57)【特許請求の範囲】
【請求項１】
出力データ及び所定の出力イネーブル信号に応答して出力ドライバ駆動信号を発生する出力バッファと、
前記出力ドライバ駆動信号に応答して前記出力データを半導体集積回路の外部に伝送する出力ドライバと、
少なくとも一つの終端抵抗を含むオンチップターミネータと、
前記出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御するターミネータ制御回路とを備え、
前記ターミネータ制御回路が前記出力イネーブル信号に応答して前記オンチップターミネータをオン／オフ状態にするために要する時間は、前記出力バッファが前記出力イネーブル信号に応答して前記出力ドライバをイネーブル／ディセーブル状態にするために要する時間と実質的に同一であることを特徴とする半導体集積回路。
【請求項２】
出力データ及び所定の出力イネーブル信号に応答して出力ドライバ駆動信号を発生する出力バッファと、
前記出力ドライバ駆動信号に応答して前記出力データを半導体集積回路の外部に伝送する出力ドライバと、
少なくとも一つの終端抵抗を含むオンチップターミネータと、
前記出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御するターミネータ制御回路とを備え、
前記ターミネータ制御回路は、前記出力バッファの遅延時間と実質的に同一の遅延時間を有する複製出力バッファを含むことを特徴とする半導体集積回路。
【請求項３】
出力データ及び所定の出力イネーブル信号に応答して出力ドライバ駆動信号を発生する出力バッファと、
前記出力ドライバ駆動信号に応答して前記出力データを半導体集積回路の外部に伝送する出力ドライバと、
少なくとも一つの終端抵抗を含むオンチップターミネータと、
前記出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御するターミネータ制御回路とを備え、
前記ターミネータ制御回路は、前記出力イネーブル信号と共に所定のターミネータ駆動信号に応答して前記オンチップターミネータをオン／オフ状態し、
前記ターミネータ制御回路が前記出力イネーブル信号に応答して前記オンチップターミネータをオン／オフ状態にするために要する時間は、前記出力バッファが前記出力イネーブル信号に応答して前記出力ドライバをイネーブル／ディセーブル状態にするために要する時間と実質的に同一であることを特徴とする半導体集積回路。
【請求項４】
出力データ及び所定の出力イネーブル信号に応答して出力ドライバ駆動信号を発生する出力バッファと、
前記出力ドライバ駆動信号に応答して前記出力データを半導体集積回路の外部に伝送する出力ドライバと、
少なくとも一つの終端抵抗を含むオンチップターミネータと、
前記出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御するターミネータ制御回路とを備え、
前記ターミネータ制御回路は、前記出力イネーブル信号と共に所定のターミネータ駆動信号に応答して前記オンチップターミネータをオン／オフ状態し、
前記ターミネータ制御回路は、前記出力バッファの遅延時間と実質的に同一の遅延時間を有する複製出力バッファを含むことを特徴とする半導体集積回路。
【請求項５】
前記オンチップターミネータは、
パッドに各々電気的に接続される第１及び第２終端抵抗と、
前記第１終端抵抗を所定の終端電圧に電気的に接続するための第１スイッチと、
前記第２終端抵抗を所定の接地電圧に電気的に接続するための第２スイッチとを含むことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記ターミネータ制御回路は、
前記出力イネーブル信号に応答して、前記第１スイッチをオン／オフ状態にするための第１終端制御信号及び前記第２スイッチをオン／オフ状態にするための第２終端制御信号を発生することを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記出力ドライバは、
プッシュプル形態のドライバであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記出力ドライバはオープンドレーン形態のドライバであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路。
【請求項９】
前記オンチップターミネータは、
前記パッドに電気的に接続される前記終端抵抗と、
前記終端抵抗を所定の終端電圧に電気的に接続するためのスイッチとを含むことを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
パッドを通じて外部にデータを出力するためのデータ出力回路と前記パッドを通じて外部からデータを受信するためのデータ入力回路を備える半導体集積回路の内部に備えられるオンチップターミネーション装置において、
前記パッドに電気的に接続される少なくとも一つの終端抵抗を含むオンチップターミネータと、
前記データ出力回路のイネーブル／ディセーブルを制御する出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御するターミネータ制御回路とを備え、
前記ターミネータ制御回路が前記出力イネーブル信号に応答して前記オンチップターミネータをオン／オフにするために要する時間は、前記出力イネーブル信号に応答して前記データ出力回路がイネーブル／ディセーブルするために要する時間と実質的に同一であることを特徴とする半導体集積回路のオンチップターミネーション装置。
【請求項１１】
パッドを通じて外部にデータを出力するためのデータ出力回路と前記パッドを通じて外部からデータを受信するためのデータ入力回路を備える半導体集積回路の内部に備えられるオンチップターミネーション装置において、
前記パッドに電気的に接続される少なくとも一つの終端抵抗を含むオンチップターミネータと、
前記データ出力回路のイネーブル／ディセーブルを制御する出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御するターミネータ制御回路とを備え、
前記ターミネータ制御回路は、前記出力イネーブル信号に応答して前記データ出力回路をイネーブル／ディセーブル状態にする回路の遅延時間と実質的に同一の遅延時間を有する複製回路を含むことを特徴とする半導体集積回路のオンチップターミネーション装置。
【請求項１２】
出力データ及び所定の出力イネーブル信号に応答して出力ドライバ駆動信号を発生する出力バッファと、前記出力ドライバ駆動信号に応答してパッドを通じて外部に前記出力データを伝送する出力ドライバと、前記パッドを通じて外部からデータを受信するためのデータ入力回路とを備える半導体集積回路の内部に備えられるオンチップターミネーション装置において、
前記パッドに電気的に接続される少なくとも一つの終端抵抗を含むオンチップターミネータと、
前記データ出力回路のイネーブル／ディセーブルを制御する出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御するターミネータ制御回路とを備え、
前記ターミネータ制御回路は、前記出力イネーブル信号と共に所定のターミネータ駆動信号に応答して前記オンチップターミネータをオン／オフ状態にし、
前記ターミネータ制御回路が前記出力イネーブル信号に応答して前記オンチップターミネータをオン／オフ状態にするために要する時間は、前記出力バッファが前記出力イネーブル信号に応答して前記出力ドライバをイネーブル／ディセーブル状態にするために要する時間と実質的に同一であることを特徴とする半導体集積回路のオンチップターミネーション装置。
【請求項１３】
出力データ及び所定の出力イネーブル信号に応答して出力ドライバ駆動信号を発生する出力バッファと、前記出力ドライバ駆動信号に応答してパッドを通じて外部に前記出力データを伝送する出力ドライバと、前記パッドを通じて外部からデータを受信するためのデータ入力回路とを備える半導体集積回路の内部に備えられるオンチップターミネーション装置において、
前記パッドに電気的に接続される少なくとも一つの終端抵抗を含むオンチップターミネータと、
前記データ出力回路のイネーブル／ディセーブルを制御する出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御するターミネータ制御回路とを備え、
前記ターミネータ制御回路は、前記出力イネーブル信号と共に所定のターミネータ駆動信号に応答して前記オンチップターミネータをオン／オフ状態にし、
前記ターミネータ制御回路は、前記出力バッファの遅延時間と実質的に同一の遅延時間を有する複製出力バッファを含むことを特徴とする半導体集積回路のオンチップターミネーション装置。
【請求項１４】
前記オンチップターミネータは、
前記パッドに各々電気的に接続される第１及び第２終端抵抗と、
前記第１終端抵抗を所定の終端電圧に電気的に接続するための第１スイッチと、
前記第２終端抵抗を所定の接地電圧に電気的に接続するための第２スイッチとを含むことを特徴とする請求項１０乃至１３のいずれか１項に記載の半導体集積回路のオンチップターミネーション装置。
【請求項１５】
前記ターミネータ制御回路は、
前記出力イネーブル信号に応答して、前記第１スイッチをオン／オフ状態にするための第１終端制御信号及び前記第２スイッチをオン／オフ状態にするための第２終端制御信号を発生することを特徴とする請求項１４に記載の半導体集積回路のオンチップターミネーション装置。
【請求項１６】
前記オンチップターミネータは、
前記パッドに電気的に接続される前記終端抵抗と、
前記終端抵抗を所定の終端電圧に電気的に接続するためのスイッチとを含むことを特徴とする請求項１０乃至１５のいずれか１項に記載の半導体集積回路のオンチップターミネーション装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、半導体集積回路内部で伝送線を終端する機能を果たすオンチップターミネータ及びその制御回路と制御方法とに関する。
【０００２】
【従来の技術】
信号をやり取りするシステムでは一般にインピーダンス整合のためにバスを終端する終端抵抗が使用される。終端抵抗は信号の反射を抑制することにより受信される信号の信頼度を高める役割を果たす。
【０００３】
終端抵抗は半導体集積回路（以下、半導体チップという）の外部に配置されたり、半導体チップの内部に配置されたりする。半導体チップの内部に設けられた終端抵抗をオンチップターミネータ又はオンダイターミネータ又は能動ターミネータという。
【０００４】
オンチップターミネータが使用される場合における電力消耗や信号の信頼度を考慮すると、半導体チップの動作モードによりオンチップターミネータが適切に制御される必要がある。即ち、半導体チップが入力モードであるか、出力モードであるか又は電源ダウンモードであるか等に応じて、すなわち相異なる動作モード別にオンチップターミネータを制御する必要がある。
【０００５】
ところで、従来技術ではオンチップターミネータが半導体チップ内に含まれているだけであり、これを制御する装置がないか、又は外部から受信される制御信号によりオンチップターミネータが制御される。
【０００６】
オンチップターミネータを制御する回路がない場合には終端抵抗が常に入出力ノードと終端電圧ＶＴＲＭ、入出力ノードと接地電圧との間に連結される。従って、終端電圧ＶＴＲＭから接地電圧の間に電流経路が形成されて不要な電力消耗が発生する。又、入出力ノードに終端抵抗が常に接続されている場合には出力される信号のレベルが小さくなるという問題点がある。従って、オンチップターミネータは適切にオン／オフされる必要がある。
【０００７】
図１は従来技術によるオンチップターミネータを備える半導体チップを示す回路図である。図１に示されたオンチップターミネータ１１０は外部から受信されるターミネータ駆動信号ＴＥにより制御される。
【０００８】
オンチップターミネータ１１０は第１及び第２終端抵抗Ｒ１，Ｒ２と第１及び第２スイッチＳ１１，Ｓ１２とを含む。第１スイッチＳ１１がオンされれば、第１終端抵抗Ｒ１が終端電圧ＶＴＲＭに連結される。第２スイッチがオンされれば、第２終端抵抗Ｒ２が接地電圧に連結される。第１及び第２スイッチＳ１１，Ｓ１２は外部ターミネータ駆動信号ＴＥに応答してオン／オフされる。
【０００９】
図１に示されたように、外部信号ＴＥによりオンチップターミネータ１１０が制御される場合、オンチップターミネータ１１０を正確な時点で制御しにくい。
【００１０】
即ち、第１半導体チップから第２半導体チップにデータを伝送しようとする場合、第１半導体チップは第２データチップのオンチップターミネータを動作させるためターミネータ駆動信号ＴＥを伝送する。そして、所定の余裕時間（ｍａｒｇｉｎ）が経過した後にデータを伝送する。
【００１１】
第１半導体チップはデータの伝送が終了されてから所定時間が経過した後にターミネータ駆動信号ＴＥを非活性化する。
【００１２】
このように、オンチップターミネータ１１０の制御が半導体チップの外部から入力される信号により非同期的に制御される場合にはデータの伝送開始と終了とにある程度のマージンが必要である。従って、従来技術によるオンチップターミネータは高速動作の点で不利である。
【００１３】
又、従来技術によるオンチップターミネータを有する半導体チップでは外部信号を受信してオンチップターミネータを制御するための内部信号に変換するために複雑な回路が要求される。
【００１４】
従って、前記外部信号と共に又は外部信号と別途にチップ内部に存在する信号を用いて正確な時点でオンチップターミネータをオン／オフにすることにより、電力消耗を減らし、高速データ伝送に有利なオンチップターミネータ及びその制御回路（両者を合わせてオンチップターミネーション装置という）が必要である。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、半導体チップ内部に存在する信号を用いて正確な時点でオンチップターミネータを制御することによりデータ伝送の効率を高め、不要な時間損失を減らすオンチップターミネータ制御装置及びその方法を提供することである。
【００１６】
【課題を解決するための手段】
前記目的を達成するための本発明の一面は半導体集積回路に関するものである。本発明の一面による半導体集積回路は、出力データ及び所定の出力イネーブル信号に応答して出力ドライバ駆動信号を発する出力バッファと、前記出力ドライバ駆動信号に応答して前記出力データを外部に伝送する出力ドライバと、少なくとも一つの終端抵抗を含むオンチップターミネータと、前記出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御するターミネータ制御回路とを備えることを特徴とする。
【００１７】
望ましくは、前記ターミネータ制御回路は前記出力イネーブル信号の活性化に応答して前記オンチップターミネータをオフ状態にし、前記出力イネーブル信号の非活性化に応答して前記オンチップターミネータをオン状態にする。
【００１８】
望ましくは、前記ターミネータ制御回路は前記出力バッファの遅延時間と実質的に同一の遅延時間を有する複製出力バッファを含む。
【００１９】
前記目的を達成するための本発明の他の一面は、パッドを通じて外部にデータを出力するための出力ドライバと前記パッドを通じて外部からデータを受信するためのデータ入力回路を備える半導体集積回路の内部に備えられるオンチップターミネーション装置に関するものである。本発明の他の一面による半導体集積回路のオンチップターミネーション装置は、前記パッドに電気的に接続される少なくとも一つの終端抵抗を含むオンチップターミネータと、前記データ出力回路のイネーブル／ディセーブルを制御する出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御するターミネータ制御回路とを備え、前記ターミネータ制御回路は前記データ出力回路がイネーブルされる場合に前記オンチップターミネータをオフにすることを特徴とする。
【００２０】
望ましくは、前記ターミネータ制御回路は前記出力イネーブル信号の活性化に応答して前記オンチップターミネータをオフ状態にし、前記出力イネーブル信号の非活性化に応答して前記オンチップターミネータをオン状態にする。
【００２１】
前記技術的課題を達成するための本発明のさらに他の一面は一つ以上の両方向データ入出力手段、出力データを外部に伝送するための出力ドライバ及び一つ以上の終端抵抗を含むオンチップターミネータを備える半導体集積回路で前記オンチップターミネータを制御する方法に関するものである。本発明のさらに他の一面によるオンチップターミネータ制御方法は、（ａ）前記出力ドライバのイネーブル／ディセーブルを制御するための出力イネーブル信号を発する段階と、（ｂ）前記出力イネーブル信号に応答して前記オンチップターミネータのオン／オフを制御する段階とを備え、前記段階（ｂ）は、前記出力イネーブル信号の活性化に応答してオンチップターミネータをオフにする段階と、前記出力イネーブル信号の非活性化に応答して前記オンチップターミネータをオンにする段階とを含むことを特徴とする。
【００２２】
本発明とそのの動作上の利点及び本発明の実施により達成される目的を充分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同一の参照符号は同一の構成要素を示す。
【００２４】
図面を参照して、本発明の実施形態を記述する前に本発明の概念を記述すれば次の通りである。
【００２５】
多くの半導体チップは同一のピンでデータを出力するか受信する。即ち、同一のピンがデータの入力と出力とにおいて共通に使用される。前記のように、データの入出力に共通に使用されるピンを両方向入出力ピンという。両方向入出力ピン（又は両方向入出力手段）を一つ以上備える半導体チップではデータの出力時にのみ出力ドライバをオンにするために出力イネーブル信号ＯＥが存在する。本発明は、前記のように、両方向入出力手段を一つ以上備える半導体チップ内部で使用されている前記出力イネーブル信号ＯＥに応答してオンチップターミネータのオン／オフを制御する。
【００２６】
図２は本発明の一実施形態によるオンチップターミネーション装置を有する半導体チップ２００を示す図面である。これを参照すれば、半導体チップ２００はオンチップターミネータ２１０、ターミネータ制御回路２２０、データ出力回路２３０，２４０及びデータ入力回路２５０を備える。
【００２７】
データ出力回路２３０，２４０は出力バッファ２４０及び出力ドライバ２３０を含む。データ出力回路２３０，２４０はパッド２６０に連結されるデータピン（図示せず）を通じて出力データＯ  ＤＡＴＡを外部に出力する。
【００２８】
データ入力回路２５０は同一のデータピンと同一のパッド２６０を通じて外部から入力されるデータＩ  ＤＡＴＡを受信して処理する役割を果たす。データ出力回路２３０，２４０とデータ入力回路２５０とをまとめてデータ入出力回路と呼ぶことができる。このようなデータ入出力回路はデータピン毎に備えられうる。
【００２９】
前記のように、データの入力と出力とで同じピンを使用するデータ入出力回路を両方向入出力回路又は両方向バッファという。
【００３０】
両方向入出力回路の場合、データの出力時にのみ出力ドライバ２３０をオンにするために出力イネーブル信号ＯＥが使用される。
【００３１】
オンチップターミネータ２１０は第１及び第２終端抵抗Ｒ１ＴＥＲＭ，Ｒ２ＴＥＲＭと第１及び第２スイッチＰＭ２，ＮＭ２を含む。第１及び第２終端抵抗Ｒ１ＴＥＲＭ，Ｒ２ＴＥＲＭはパッド２６０に電気的に接続される。第１スイッチＰＭ２は終端電圧ＶＴＲＭと第１終端抵抗Ｒ１ＴＥＲＭとの間に位置し、第１終端抵抗Ｒ１ＴＥＲＭと終端電圧ＶＴＲＭの接続を制御する。第２スイッチＮＭ２は第２終端抵抗Ｒ２ＴＥＲＭと接地電圧との間に位置して、第２終端抵抗Ｒ２ＴＥＲＭと接地電圧の接続を制御する。
【００３２】
第１終端抵抗Ｒ１ＴＥＲＭと第２終端抵抗Ｒ２ＴＥＲＭとが各々終端電圧ＶＴＲＭ及び接地電圧に連結されることにより第１終端抵抗Ｒ１ＴＥＲＭと第２終端抵抗Ｒ２ＴＥＲＭとが終端抵抗の役割を果たすことができる。
【００３３】
第１スイッチＰＭ２は第１終端制御信号ＳＴ１に応答してオンされ、第１スイッチＰＭ２がオンされると、第１終端抵抗Ｒ１ＴＥＲＭが終端電圧ＶＴＲＭに連結される。第２スイッチＮＭ２は第２終端制御信号ＳＴ２に応答してオンされ、第２スイッチＮＭ２がオンされると、第２終端抵抗Ｒ２ＴＥＲＭが接地電圧に連結される。
【００３４】
本実施形態では第１スイッチＰＭ２は、例えば第１終端制御信号ＳＴ１によりゲーティング（制御）されるＰＭＯＳトランジスタで、第２スイッチＮＭ２は、例えば第２終端制御信号ＳＴ２によりゲーティング（制御）されるＮＭＯＳトランジスタで構成されうる。
【００３５】
第１及び第２終端制御信号ＳＴ１，ＳＴ２はターミネータ制御回路２２０から出力される。ターミネータ制御回路２２０は出力イネーブル信号ＯＥを受信して第１及び第２終端制御信号ＳＴ１，ＳＴ２を発生する。
【００３６】
ターミネータ制御回路２２０は出力イネーブル信号ＯＥが所定の第１レベル（以下、ハイレベルという）に活性化されると、ハイレベルの第１終端制御信号ＳＴ１と所定の第２レベル（以下、ローレベルという）の第２終端制御信号ＳＴ２とを発生する。この場合、第１及び第２スイッチＰＭ２，ＮＭ２が全てオフされて、第１及び第２終端抵抗Ｒ１ＴＥＲＭ，Ｒ２ＴＥＲＭは各々終端電圧ＶＴＲＭ及び接地電圧から分離される。従って、第１及び第２終端抵抗Ｒ１ＴＥＲＭ，Ｒ２ＴＥＲＭは終端機能を果たさない。第１及び第２終端抵抗Ｒ１ＴＥＲＭ，Ｒ２ＴＥＲＭを各々終端電圧ＶＴＲＭ及び接地電圧に連結することを、オンチップターミネータ２１０をオフにすることとして表現することができる。
【００３７】
一方、ターミネータ制御回路２２０は出力イネーブル信号ＯＥがローレベルに非活性化されると、ローレベルの第１終端制御信号ＳＴ１とハイレベルの第２終端制御信号ＳＴ２とを発生する。この場合、第１及び第２スイッチＰＭ２，ＮＭ２が全てオンされ、第１及び第２終端抵抗Ｒ１ＴＥＲＭ，Ｒ２ＴＥＲＭは各々終端電圧ＶＴＲＭ及び接地電圧に連結される。それにより、第１及び第２終端抵抗Ｒ１ＴＥＲＭ，Ｒ２ＴＥＲＭは終端の機能を果たす。第１及び第２終端抵抗Ｒ１ＴＥＲＭ，Ｒ２ＴＥＲＭを各々終端電圧ＶＴＲＭ及び接地電圧に連結することを、オンチップターミネータ２１０をオンにすることとして表現することができる。
【００３８】
出力イネーブル信号ＯＥが活性化された状態では、出力ドライバ２３０がイネーブルされて出力データＯ  ＤＡＴＡを外部に出力する。従って、出力イネーブル信号ＯＥは出力データＯ  ＤＡＴＡを外部に伝送しようとする場合、即ち半導体チップ２００の出力モードにおいてハイレベルに活性化される。一方、出力イネーブル信号ＯＥが非活性化された状態では出力ドライバ２３０はディセーブルされる。従って、半導体チップ２００は外部からデータを受信することができる状態になる。
【００３９】
それにより、ターミネータ制御回路２２０は半導体チップの出力モード、即ち出力ドライバ２３０がイネーブルされる場合にはオンチップターミネータ２１０をオフにし、半導体チップの非出力モード、即ち出力ドライバ２３０がディセーブルされる場合にはオンチップターミネータ２１０をオンにする。
【００４０】
以下、データ出力回路を構成する出力ドライバ２３０及び出力バッファ２４０の詳細な構成を説明する。
【００４１】
出力ドライバ２３０は半導体チップ２００から外部にデータを伝送するために入出力ノードＮＩＯを所定の電圧レベルに駆動する。図２に示された出力ドライバ２３０はプッシュプルドライバであり、プルアップトランジスタＰＭ１及びプルダウントランジスタＮＭ１を含む。プルアップトランジスタＰＭ１はプルアップ駆動信号ＳＵＰに応答してオンされて入出力ノードＮＩＯを電源電圧ＶＤＤＱレベルに駆動する。プルダウントランジスタＮＭ１はプルダウン駆動信号ＳＤＮに応答してオンされて入出力ノードＮＩＯを接地電圧レベルに駆動する。プルアップ駆動信号ＳＵＰ及びプルダウン駆動信号ＳＤＮは出力ドライバ駆動信号と言うことができる。
【００４２】
プルアップ駆動信号ＳＵＰ及びプルダウン駆動信号ＳＤＮは出力データＯ＿ＤＡＴＡ及び出力イネーブル信号ＯＥにより決定されるが、出力バッファ２４０は出力データＯ  ＤＡＴＡと出力イネーブル信号ＯＥとを受信してプルアップ駆動信号ＳＵＰ及びプルダウン駆動信号ＳＤＮを出力する。
【００４３】
出力イネーブル信号ＯＥがハイレベルに活性化された状態では、プルダウン駆動信号ＳＤＮとプルアップ駆動信号ＳＵＰとは出力データＯ  ＤＡＴＡの反転レベルになる。即ち、出力データＯ  ＤＡＴＡがハイレベルであれば、プルダウン駆動信号ＳＤＮとプルアップ駆動信号ＳＵＰとはローレベルになり、出力データＯ  ＤＡＴＡがローレベルであれば、プルダウン駆動信号ＳＤＮとプルアップ駆動信号ＳＵＰとはハイレベルになる。
【００４４】
従って、出力データＯ  ＤＡＴＡがローレベルである場合、プルダウントランジスタＮＭ１がターンオンされる一方でプルアップトランジスタＰＭ１がターンオフされて、これにより入出力ノードＮＩＯは接地電圧レベルに駆動される。そして、出力データＯ  ＤＡＴＡがハイレベルである場合、プルアップトランジスタＰＭ１がターンオンされる一方でプルダウントランジスタＮＭ１がターンオフされて、これにより入出力ノードＮＩＯは電源電圧ＶＤＤＱレベルに駆動される。
【００４５】
一方、出力イネーブル信号ＯＥがローレベルに非活性化された状態では、プルダウン駆動信号ＳＤＮは出力データＯ  ＤＡＴＡに関係なくローレベルになり、プルアップ駆動信号ＳＵＰは出力データＯ  ＤＡＴＡに関係なくハイレベルになる。従って、プルダウントランジスタＮＭ１とプルアップトランジスタＰＭ１とはどちらもオフされて出力ドライバ２３０はディセーブル状態になる。
【００４６】
ターミネータ制御回路２２０は出力バッファ２４０の遅延時間と実質的に同一の遅延時間を有するように出力バッファ２４０を複製した回路で構成されることが望ましい。即ち、出力バッファ２４０が出力イネーブル信号ＯＥに応答して出力ドライバ２３０をオン／オフにするために要する時間と、ターミネータ制御回路２２０が出力イネーブル信号ＯＥに応答してオンチップターミネータ２１０をオン／オフにするために要する時間とが実質的に同一であることが望ましい。遅延時間が実質的に同一であるという意味は所定の誤差範囲内の類似した遅延時間を有することを意味する。
【００４７】
前記のように、出力イネーブル信号ＯＥの活性化に応答してオンチップターミネータ２１０がオフされることにより、出力信号のレベルが下がる問題はなくなる。又、電力消耗面でも常にオンされているオンチップターミネータに比べて有利である。
【００４８】
出力イネーブル信号ＯＥは半導体チップ内部の遅延同期ループや位相同期ループを用いて外部クロックに同期するように生成される。従って、外部クロックに同期して生成される出力イネーブル信号ＯＥに同期させてオンチップターミネータ２１０のオン／オフを制御することにより、不要なタイミング損失が発生しない。従って、本発明はシステムの高速動作の点で有利である。
【００４９】
図３は本発明の他の実施形態によるオンチップターミネーション装置を有する半導体チップを示す図面である。これを参照すれば、半導体チップはオンチップターミネータ３１０と、ターミネータ制御回路３２０と、データ出力回路３３０，３４０及びデータ入力回路３５０とを備える。
【００５０】
データ出力回路３３０，３４０は出力バッファ３４０及び出力ドライバ３３０を含む。データ出力回路３３０，３４０及びデータ入力回路３５０は図２に示されたデータ出力回路２３０，２４０及びデータ入力回路２５０と同一の構成及び機能を有するため詳細な説明を省略する。
【００５１】
オンチップターミネータ３１０の構成及び動作もやはり図２のオンチップターミネータ２１０の構成及び動作と同一なので、詳細な説明を省略する。
【００５２】
ターミネータ制御回路３２０は出力イネーブル信号ＯＥと共に所定のターミネータ駆動信号ＴＥを用いて第１及び第２終端制御信号ＳＴ３，ＳＴ４を発生する。即ち、出力イネーブル信号ＯＥとターミネータ駆動信号ＴＥとを組み合わせて第１及び第２終端制御信号ＳＴ３，ＳＴ４を発生する。ターミネータ駆動信号ＴＥは半導体チップ３００の外部から受信される信号であってもよいし、内部信号であってもよいし、又は外部から受信される信号と内部信号との組合せで生成される信号であってもよい。
【００５３】
ターミネータ制御回路３２０は出力イネーブル信号ＯＥがハイレベルに活性化されると、ターミネータ駆動信号ＴＥのレベルに関係なく、ハイレベルの第１終端制御信号ＳＴ３とローレベルの第２終端制御信号ＳＴ４とを発生する。従って、第１及び第２スイッチＰＭ２，ＮＭ２がどちらもオフされて、第１及び第２終端抵抗Ｒ１ＴＥＲＭ，Ｒ２ＴＥＲＭは各々終端電圧ＶＴＲＭ及び接地電圧から分離される。従って、オンチップターミネータ３１０はオフ状態になる。
【００５４】
一方、ターミネータ制御回路３２０は出力イネーブル信号ＯＥがローレベルに非活性化される場合には、ターミネータ駆動信号ＴＥに従って第１終端制御信号ＳＴ３とローレベルの第２終端制御信号ＳＴ４とを発生する。出力イネーブル信号ＯＥがローレベルであり、ターミネータ駆動信号ＴＥもやはりローレベルであれば、ハイレベルの第１終端制御信号ＳＴ３とローレベルの第２終端制御信号ＳＴ３とが生成される。従って、オンチップターミネータ３１０はオフされる。出力イネーブル信号ＯＥがローレベルであり、ターミネータ駆動信号ＴＥがハイレベルであれば、ローレベルの第１終端制御信号ＳＴ３とハイレベルの第２終端制御信号ＳＴ４とが生成される。従って、オンチップターミネータ３１０はオンされる。
【００５５】
本実施形態でのターミネータ制御回路３２０はインバータ３２２、３２４、ＮＯＲゲート３２６及びＮＡＮＤゲート３２８により具現されるが、出力バッファ３４０の遅延時間と実質的に同一な遅延時間を有するように出力バッファ３４０を複製した回路として構成されることが望ましい。即ち、出力バッファ３４０が出力イネーブル信号ＯＥに応答して出力ドライバ３３０をオン／オフにするために要する時間と、ターミネータ制御回路３２０が出力イネーブル信号ＯＥに応答してオンチップターミネータ３１０をオン／オフにするために要する時間とが実質的に同一であることが望ましい。
【００５６】
図３に示された実施形態のオンチップターミネータ３１０はターミネータ駆動信号が活性化された状態でのみオンされるため、電力消耗面では図２に示された実施形態よりさらに有利である。
【００５７】
図３に示された実施形態のように、本発明のターミネータ制御回路ではオンチップターミネータの制御において、出力イネーブル信号ＯＥと共に他の信号を用いることができる。例えば、電力消耗をさらに減らすため半導体チップの電源ダウンモードを示す内部信号がオンチップターミネータ３１０の制御に用いられうる。
【００５８】
図４は本発明のさらに他の実施形態によるオンチップターミネーション装置を有する半導体チップを示す図面である。これを参照すれば、半導体チップはオンチップターミネータ４１０と、ターミネータ制御回路４２０と、データ出力回路４３０，４４０及びデータ入力回路４５０とを備える。
【００５９】
データ入力回路４５０は図２に示されたデータ入力回路２５０と類似するため、詳細な説明を省略する。
【００６０】
データ出力回路４３０，４４０は出力バッファ４４０及び出力ドライバ４３０を含む。
【００６１】
図４に示された出力ドライバ４３０はオープンドレーンタイプのドライバであり、第１ドライビングトランジスタＮＭ４及び第２ドライビングトランジスタＮＭ３を含む。
【００６２】
第１ドライビングトランジスタＮＭ４及び第２ドライビングトランジスタＮＭ３はＮＭＯＳトランジスタである。第１ドライビングトランジスタＮＭ４と第２ドライビングトランジスタＮＭ３とは入出力ノードＮＩＯと接地電圧との間に直列に連結される。第１ドライビングトランジスタＮＭ４のゲートにはゲート電圧ＶＧＡＴＥが印加され、第２ドライビングトランジスタＮＭ３のゲートには出力ドライバ駆動信号ＳＤＲが入力される。第１及び第２ドライビングトランジスタＮＭ４，ＮＭ３の位置は入れ換えられてもよい。ゲート電圧ＶＧＡＴＥは第１ドライビングトランジスタＮＭ４をオンにすることができる範囲内で適切なレベルを有する。
【００６３】
第２ドライビングトランジスタＮＭ３は出力ドライバ駆動信号ＳＤＲに応答してオン／オフされる。第２ドライビングトランジスタＮＭ３がオンされると、入出力ノードＮＩＯは接地電圧レベルに駆動され、オフされると入出力ノードＮＩＯはオープン状態になる。
【００６４】
出力バッファ４４０は出力データＯ  ＤＡＴＡと出力イネーブル信号ＯＥとを受信して出力ドライバ駆動信号ＳＤＲを出力する。
【００６５】
出力イネーブル信号ＯＥがハイレベルに活性化された状態では、出力ドライバ駆動信号ＳＤＲは出力データＯ  ＤＡＴＡの反転レベルになる。即ち出力データＯ  ＤＡＴＡがハイレベルであれば、出力ドライバ駆動信号ＳＤＲはローレベルになり、出力データＯ  ＤＡＴＡがローレベルであれば、出力ドライバ駆動信号ＳＤＲはハイレベルになる。
【００６６】
従って、出力データＯ  ＤＡＴＡがローレベルである場合、第２ドライビングトランジスタＮＭ３はターンオンされて入出力ノードＮＩＯは接地電圧レベルに駆動される。そして、出力データＯ  ＤＡＴＡがハイレベルである場合、出力ドライバ駆動信号ＳＤＲはターンオフされて入出力ノードＮＩＯはオープンされる。
【００６７】
オンチップターミネータ４１０は終端抵抗Ｒ１ＴＥＲＭとスイッチＰＭ３とを含む。終端抵抗Ｒ１ＴＥＲＭはパッドに電気的に接続される。スイッチＰＭ３は終端電圧ＶＴＲＭと終端抵抗Ｒ１ＴＥＲＭとの間に位置して、終端抵抗Ｒ１ＴＥＲＭと終端電圧ＶＴＲＭとの接続を制御する。
【００６８】
スイッチＰＭ３は終端制御信号ＳＴ５に応答してオンされ、スイッチＰＭ３がオンされると第１終端抵抗Ｒ１ＴＥＲＭが終端電圧ＶＴＲＭに連結される。スイッチＰＭ３は、例えばＰＭＯＳトランジスタにより構成されうる。
【００６９】
終端制御信号ＳＴ５はターミネータ制御回路４２０から出力される。ターミネータ制御回路４２０は出力イネーブル信号ＯＥを受信して終端制御信号ＳＴ５を発生する。
【００７０】
ターミネータ制御回路４２０は出力イネーブル信号ＯＥがハイレベルに活性化されると、ハイレベルの終端制御信号ＳＴ５を発生する。この場合、スイッチＰＭ３がオフされて、終端抵抗Ｒ１ＴＥＲＭは終端電圧ＶＴＲＭから分離される。従って、オンチップターミネータ４１０はオフされる。
【００７１】
一方、ターミネータ制御回路４２０は出力イネーブル信号ＯＥがローレベルに非活性化されると、ローレベルの終端制御信号ＳＴ５を発生する。この場合、スイッチＰＭ３がオンされて、終端抵抗Ｒ１ＴＥＲＭは終端電圧ＶＴＲＭに連結される。従って、オンチップターミネータ４１０はオンされる。
【００７２】
本実施形態のターミネータ制御回路４２０はインバータとＮＯＲゲートとにより構成されるが、出力バッファ４４０の遅延時間と実質的に同一の遅延時間を有するように出力バッファ４４０を複製した回路として構成されることが望ましい。即ち、出力バッファ４４０が出力イネーブル信号ＯＥに応答して出力ドライバ４３０をオン／オフにするために要する時間と、ターミネータ制御回路４２０が出力イネーブル信号ＯＥに応答してオンチップターミネータをオン／オフにするために要する時間とが実質的に同一であることが望ましい。
【００７３】
本発明は図面に示されたいくつかの実施形態を参考に説明されたが、それらは例示的な実施形式に過ぎず、本技術分野の当業者ならば、それらより多様な変形及び均等な他の実施形式の採用が可能であるという点を理解することができる。例えば、出力イネーブル信号ＯＥと共に他の内部信号を用いてオンチップターミネータを制御することができる。出力ドライバもやはり多様な形態で構成されることができるため、これによりオンチップターミネータ及びターミネータ制御回路の構成もやはり異なりうる。そして、本明細書に開示された実施形態では第１レベル及び第２レベルが各々ハイレベルとローレベルとを意味するものとして使用されるが、必ずしもそれに限定されない。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想に基づいて決められなければならない。
【００７４】
【発明の効果】
本発明によると、出力ドライバのイネーブル／ディセーブルを制御する出力イネーブル信号を用い、遅延同期ループ等により外部クロックに同期させて発生される内部信号に応答してオンチップターミネータを制御することにより、外部信号により非同期的にオンチップターミネータを制御することに比べて不要なタイミング損失がない。即ち、データ伝送の効率が向上し、これはシステムの高速動作の点で有利である。
【００７５】
そして、出力イネーブル信号と共に他の信号を用いてオンチップターミネータを制御することによりオンチップターミネータによる電力消耗を減らすことができる。
【図面の簡単な説明】
【図１】従来技術によるオンチップターミネータを備える半導体チップを示す回路図である。
【図２】本発明の一実施形態によるオンチップターミネーション装置を有する半導体チップを示す図面である。
【図３】本発明の他の実施形態によるオンチップターミネーション装置を有する半導体チップを示す図面である。
【図４】本発明のさらに他の実施形態によるオンチップターミネーション装置を有する半導体チップを示す図面である。
【符号の説明】
２００：半導体チップ
２１０：オンチップターミネータ
２２０：ターミネータ制御回路
２３０：出力ドライバ
２４０：出力バッファ
２５０：データ入力回路
２６０：パッド
Ｉ  ＤＡＴＡ：入力データ
ＮＩＯ：入出力ノード
ＮＭ１：プルダウントランジスタ
Ｏ  ＤＡＴＡ：出力データ
ＯＥ：出力イネーブル信号
ＰＭ１：プルアップトランジスタ
ＰＭ２，ＮＭ２：第１及び第２スイッチ
Ｒ１ＴＥＲＭ，Ｒ２ＴＥＲＭ：第１及び第２終端抵抗
ＳＴ１，ＳＴ２：第１及び第２終端制御信号
ＳＤＮ：プルダウン駆動信号
ＳＵＰ：プルアップ駆動信号
ＶＤＤＱ：電源電圧
ＶＴＲＭ：終端電圧
【図１】
0004061231.tif 000002
【図２】
0004061231.tif 000003
【図３】
0004061231.tif 000004
【図４】
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