(57)【特許請求の範囲】
【請求項１】
半導体基板の表面および表層部にワードラインおよびソース・ドレインを有するトランジスタを形成する工程と、
前記半導体基板および前記トランジスタが露出した表面上に、第１層間絶縁膜を形成する工程と、
該第１層間絶縁膜をパターニングして、前記ソース・ドレインの表面を露出させた第１コンタクトホールを形成する工程と、
前記ソース・ドレインおよび前記第１層間絶縁膜が露出した表面上に、第２導電膜を形成する工程と、
該第２導電膜をパターニングして、前記第１コンタクトホールを介して前記ソース・ドレインと電気的に接続され、前記第２導電膜からなるビットラインおよびランディングパッドを形成する工程と、
前記ビットライン、前記ランディングパッドおよび前記第１層間絶縁膜が露出した表面上に、第２層間絶縁膜を形成する工程と、
該第２層間絶縁膜をパターニングして、該第２層間絶縁膜を側壁とするアライメントマーク用凹部を形成しつつ、前記ランディングパッドの表面を露出させる第２コンタクトホールを形成する工程と、
前記ランディングパッドおよび前記第２層間絶縁膜が露出した表面上に、第３導電膜を形成する工程と、
該第３導電膜を選択的にエッチングして、前記第２コンタクトホールを介して前記ランディングパッドと電気的に接続される中継プラグを形成する工程と、
前記中継プラグおよび前記第２層間絶縁膜が露出した表面上に、下部電極導電膜を形成する工程と、
該下部電極導電膜が露出した表面上に、強誘電体薄膜を形成する工程と、
該強誘電体薄膜が露出した表面上に、上部電極導電膜を形成する工程と、
前記上部電極導電膜、前記強誘電体薄膜および前記下部電極導電膜をパターニングして、下部電極、強誘電体薄膜および上部電極からなるキャパシタを形成する工程とを含むことを特徴とする強誘電体メモリ素子の製造方法。
【請求項２】
前記第２コンタクトホールおよび前記アライメントマーク用凹部を、同時にエッチングすることを特徴とする請求項１に記載の強誘電体メモリ素子の製造方法。
【請求項３】
前記第２コンタクトホールおよび前記アライメントマーク用凹部を1000Å〜5000Åの深さにエッチングすることを特徴とする請求項１に記載の強誘電体メモリ素子の製造方法。
【請求項４】
前記第２導電膜に、リンドープトポリシリコン、砒素ドープトポリシリコン、タングステンまたはタングステンシリサイドのいずれかを用いることを特徴とする請求項１に記載の強誘電体メモリ素子の製造方法。
【請求項５】
前記第３導電膜に、リンドープトポリシリコン、砒素ドープトポリシリコン、タングステン、タングステンシリサイド、TiN、Ti-Al-N、Ta-Si-N、Ti-Si-N、TaN、Ta-Al-N、TiSiまたはTaSiのいずれかを利用することを特徴とする請求項１に記載の強誘電体メモリ素子の製造方法。
【請求項６】
前記中継プラグを形成する工程は、
前記第２コンタクトホール内の前記第３導電膜の上面が前記第２層間絶縁膜の上面より低くなるまで、前記第３導電膜を選択的にエッチングして、前記第２コンタクトホール内に埋め込まれた第３導電膜プラグを形成する工程と、
前記第３導電膜プラグおよび前記第２層間絶縁膜が露出した表面上に、第４導電膜を形成する工程と、
前記第２層間絶縁膜の表面が露出するまで、前記第４導電膜をCMPにより除去する工程と、
前記第４導電膜をCMPにより除去した後、前記アライメントマーク用凹部に残留する前記第４導電膜を除去する工程とを含むことを特徴とする請求項1に記載の強誘電体メモリ素子の製造方法。
【請求項７】
前記第４導電膜を、チタニウムナイトライドにより形成することを特徴とする請求項６に記載の強誘電体メモリ素子の製造方法。
【請求項８】
前記アライメントマーク用凹部に残留する前記第４導電膜を除去する工程は、
前記第４導電膜をCMPにより除去した後、前記第２コンタクトホール内の前記第４導電膜および前記第２層間絶縁膜が露出した表面上に、リソグラフィ工程によりレジストをパターニングして、前記第２コンタクトホールを保護しつつ、前記アライメントマーク用凹部を露出させたマスクを形成する工程と、
前記マスクを利用して、前記アライメントマーク用凹部の表面および側面に残留する前記第４導電膜を、ウェットエッチング、ドライエッチングまたはウェットエッチングおよびドライエッチングの併用のいずれかにより除去する工程とを含むことを特徴とする請求項６に記載の強誘電体メモリ素子の製造方法。
【請求項９】
前記強誘電体薄膜を、スピンオンコーティング法により形成することを特徴とする請求項１に記載の強誘電体メモリ素子の製造方法。
【請求項１０】
半導体基板の表面および表層部にワードラインおよびソース・ドレインを有するトランジスタを形成する工程と、
前記半導体基板および前記トランジスタが露出した表面上に、第１層間絶縁膜を形成する工程と、
該第１層間絶縁膜をパターニングして、前記ソース・ドレインの表面が露出した第１コンタクトホールを形成する工程と、
前記ソース・ドレインおよび前記第１層間絶縁膜が露出した表面上に、第２導電膜を形成する工程と、
該第２導電膜をパターニングして、前記第１コンタクトホールを介して前記ソース・ドレインと電気的に接続され、前記第２導電膜からなる、ビットラインおよびランディングパッドを形成する工程と、
前記ビットライン、ランディングパッドおよび前記第１層間絶縁膜が露出した表面上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜をパターニングして、該第２層間絶縁膜を側壁とするアライメントマーク用凹部を形成しつつ、前記ランディングパッドの表面が露出した第２コンタクトホールを形成する工程と、
前記第２コンタクトホール内に埋め込まれた第３導電膜プラグおよびバリヤメタル層からなる中継プラグを形成する工程と、
前記中継プラグおよび前記第２層間絶縁膜が露出した表面上に、下部電極導電膜を形成する工程と、
該下部電極導電膜が露出した表面上に、強誘電体薄膜を形成する工程と、
該強誘電体薄膜が露出した表面上に、上部電極導電膜を形成する工程と、
前記上部電極導電膜、前記強誘電体薄膜および前記下部電極導電膜をパターニングして、下部電極、強誘電体薄膜および上部電極からなるキャパシタを形成する工程とを含むことを特徴とする強誘電体メモリ素子の製造方法。
【請求項１１】
前記第２コンタクトホールおよび前記アライメントマーク用凹部を、同時にエッチングすることを特徴とする請求項１０に記載の強誘電体メモリ素子の製造方法。
【請求項１２】
前記第２コンタクトホールおよび前記アライメントマーク用凹部を、1000Å〜5000Åの深さにエッチングすることを特徴とする請求項１０に記載の強誘電体メモリ素子の製造方法。
【請求項１３】
前記第３導電膜プラグおよび前記バリヤメタル層からなる前記中継プラグを形成する工程は、
前記ランディングパッドおよび前記第２層間絶縁膜が露出した表面上に、第３導電膜を形成する工程と、
前記第２コンタクトホール内の前記第３導電膜の上面が前記第２層間絶縁膜の上面より低くなるまで、前記第３導電膜を選択的にエッチングして、前記第２コンタクトホール内に埋め込まれた第３導電膜プラグを形成する工程と、
前記第２層間絶縁膜および前記第３導電膜プラグが露出した表面上に、前記バリヤメタル層となる第４導電膜を形成する工程と、
前記第２層間絶縁膜の表面が露出するまで、前記第２層間絶縁膜の上面に形成した前記第４導電膜をCMPにより除去する工程と、
前記第４導電膜をCMPにより除去した後、アライメントマーク用凹部の表面および側面に残留する前記第４導電膜を除去する工程とを含むことを特徴とする請求項１０に記載の強誘電体メモリ素子の製造方法。
【請求項１４】
前記第３導電膜に、リンドープトポリシリコン、砒素ドープトポリシリコン、タングステン、タングステンシリサイド、TiN、Ti-Al-N、Ta-Si-N、Ti-Si-N、TaN、Ta-Al-N、TiSiまたはTaSiのいずれかを用いることを特徴とする請求項１３に記載の強誘電体メモリ素子の製造方法。
【請求項１５】
前記第３導電膜プラグを形成する工程において、
前記第３導電膜にポリシリコンを利用する場合、第２コンタクトホール内の第３導電膜を、第２層間絶縁膜の上面から500Å〜5000Åの深さまでエッチングすることを特徴とする請求項１３または請求項１４に記載の強誘電体メモリ素子の製造方法。
【請求項１６】
前記中継プラグを形成する工程において、
CMPまたはエッチバックのいずれかを利用して、前記第２層間絶縁膜の上面に形成した前記第３導電膜を除去することを特徴とする請求項１３または請求項１４に記載の強誘電体メモリ素子の製造方法。
【請求項１７】
前記アライメントマーク用凹部に残留する前記第４導電膜を除去する工程は、
前記第４導電膜をCMPにより除去した後、前記第２コンタクトホール内の前記第４導電膜および前記第２層間絶縁膜が露出した表面上に、リソグラフィ工程によりレジストをパターニングして、前記アライメントマーク用凹部を露出させたマスクを形成する工程と、
前記マスクを利用して前記アライメントマーク用凹部の表面および側面に残留する前記第４導電膜をウェットエッチング、ドライエッチングまたはウェットエッチングおよびドライエッチングの併用のいずれかにより除去する工程とを含むことを特徴とする請求項１３に記載の強誘電体メモリ素子の製造方法。
【請求項１８】
前記強誘電体薄膜を、スピンオンコーティング法により形成することを特徴とする請求項１０に記載の強誘電体メモリ素子の製造方法。
【請求項１９】
前記ビットラインおよびランディングパッドは、リンドープトポリシリコン、砒素ドープトポリシリコン、タングステンまたはタングステンシリサイドのいずれかを含むことを特徴とする請求項１０に記載の強誘電体メモリ素子の製造方法。
【請求項２０】
半導体基板の表面および表層部に形成されたワードラインおよびソース・ドレインを有するトランジスタと、
前記半導体基板および前記トランジスタを覆う第１層間絶縁膜と、
該第１層間絶縁膜の上面から前記ソース・ドレインの表面を露出させるように前記第１層間絶縁膜に形成された第１コンタクトホールと、
該第１コンタクトホールを介して前記ソース・ドレインと電気的に接続されるように形成された第２導電膜からなるビットラインおよびランディングパッドと、
前記ビットライン、前記ランディングパッドおよび前記第１層間絶縁膜を覆う第２層間絶縁膜と、
該第２層間絶縁膜に形成されたアライメントマーク用凹部と、
前記第２層間絶縁膜の上面から前記ランディングパッドの表面を露出させるように前記第２層間絶縁膜に形成された第２コンタクトホールと、
該第２コンタクトホールを介して前記ランディングパッドと電気的に接続される中継プラグと、
該中継プラグと電気的に接続されている下部電極、該下部電極の上面に形成された強誘電体薄膜、該強誘電体薄膜の上面に形成された上部電極からなるキャパシタとを含むことを特徴とする強誘電体メモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ素子およびその製造方法に関し、特に、スピンオンコーティング法により強誘電体薄膜を形成する強誘電体メモリ素子およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリ素子を構成するキャパシタに強誘電体薄膜を利用した、強誘電体メモリ(Ferroelectric Random Access Memory：FeRAM)素子の開発が進められてきた。強誘電体メモリ素子は、電源が切れた状態でも格納した情報を保持することができる不揮発性メモリ素子の一種であり、DRAM(Dynamic Random Access Memory)素子のようなリフレッシュサイクルを必要としない。さらに、記憶容量や動作速度に関しても、既存のDRAM素子に匹敵する設計が可能であり、強誘電体メモリ素子は次世代の記憶素子として注目されている。
【０００３】
このような強誘電体メモリ素子に利用される主な強誘電体としては、SrBi2Ta2O9(以下、SBTと記す)やPb(Zrx,Ti1-x)O3(以下、PZTと記す)などが挙げられる。これらの強誘電体は、常温における誘電率が数百から数千に達するので、二つの安定した残留分極状態を維持することが可能である。強誘電体メモリ素子では、この特性を効果的に利用するため、これらの強誘電体を薄膜化し、不揮発性メモリ素子としての機能を実現している。
【０００４】
強誘電体メモリ素子にディジタル信号を格納する方法は、以下の通りである。まず、強誘電体薄膜に電界を加え、加えた電界の方向に強誘電体薄膜の分極の方向を調節する。このとき、ヒステリシス特性により、電界を除いた後にも、強誘電体薄膜に残留分極が存在する。この残留分極の方向により、ディジタル信号を1と0とに識別することができるので、この残留分極を利用してディジタル信号を格納することが可能となる。
【０００５】
強誘電体メモリ素子における強誘電体キャパシタを構成する強誘電体薄膜としては、上記のPZTおよびSBTの他に、ぺロブスカイト構造を有するSrBi2(Ta2-xNbx)2O9(以下、SBTNと記す)や(Bi4-xLax)Ti3O12(以下、BLTと記す)などの薄膜が用いられる。この場合、通常、キャパシタの上部電極や下部電極には、白金(Pt)、イリジウム(Ir)、ルテニウム(Ru)、酸化イリジウム(IrOx)、酸化ルテニウム(RuOx)、白金合金(Pt-alloy)などの金属または金属酸化膜が利用される。
【０００６】
このような強誘電体薄膜の形成方法として、最近ではスピンオンコーティング法が主として用いられる。他にも、物理的気相成長(Physical Vapor Deposition：PVD)や化学的気相成長(Chemical Vapor Deposition：CVD)などがあり、これらも活発に研究されているが、まだ商用化の段階には達していない。
【０００７】
なお、スピンオンコーティング法は、基板表面の構造など基板の形態に十分には適合しないため、高集積強誘電体メモリ素子の製造過程において、CMPなどによる平坦化処理が必要となる。
【０００８】
図1は、従来の技術に係る強誘電体メモリ素子の一製造過程における素子の断面を示した図である。図1に示されているように、まず、半導体基板11の表面および表層部における所定の部分にフィールド酸化膜12を形成した後、半導体基板11の上面に第1導電膜P1を形成し、これをパターニングして複数のワードライン13を形成する。通常、第1導電膜P1にはポリシリコンを利用する。
【０００９】
次に、ワードライン13をマスクに利用した高濃度n型不純物のイオン注入を行い、半導体基板11の表層部に複数のソース・ドレイン14を形成した後、半導体基板11、フィールド酸化膜12およびワードライン13が露出した表面上に、第1層間絶縁膜15を形成する。
【００１０】
次いで、第1層間絶縁膜15をパターニングして複数のソース・ドレイン14のうち、いくつか選択されたものの表面を露出させるビットラインコンタクトホールを形成した後、ソース・ドレイン14および第1層間絶縁膜15が露出した表面上に、第2導電膜P2を形成する。これをパターニングしてビットラインコンタクトホールを介して、ソース・ドレイン14と電気的に接続されたビットライン16を形成する。通常、第2導電膜P2にもポリシリコンを使用する。
【００１１】
そして、第1層間絶縁膜15およびビットライン16が露出した表面上に、第2層間絶縁膜17を形成した後、第2層間絶縁膜17および第1層間絶縁膜15をパターニングして、ビットライン16に接続されていないソース・ドレイン14の表面を露出させるプラグコンタクトホールを形成する。
【００１２】
次いで、ソース・ドレイン14、第2層間絶縁膜17、第1層間絶縁膜15および半導体基板11が露出した表面上に、第3導電膜P3を形成した後、これをエッチングする。通常、第3導電膜P3にもポリシリコンを使用する。
【００１３】
第3導電膜P3をエッチングしていくと、途中で第2層間絶縁膜の上面が露出するが、さらにエッチングを続ける。そのため、第2層間絶縁膜17はほとんどエッチングされずに、第3導電膜P3が選択的にエッチングされる条件を選ぶことが望ましい。
【００１４】
ここでは、プラグコンタクトホール内の第3導電膜P3の上面が、第2層間絶縁膜17の上面より十分低くなるまで、プラグコンタクトホール内の第3導電膜P3をエッチングする。このようにして、プラグコンタクトホール内に埋め込まれた第3導電膜プラグ18を形成する。
【００１５】
そして、第2層間絶縁膜17および第3導電膜プラグ18が露出した表面にチタニウム層を形成し、熱処理を施す。これにより、第3導電膜プラグ18を構成するシリコンと形成したチタニウム層のチタニウムとを反応させて、第3導電膜プラグ18の表層部にチタニウムシリサイド層19を形成する。これは、後に第3導電膜プラグ18と後述する下部電極21との間でオーミックコンタクトを形成するための処理である。
【００１６】
次に、チタニウム層およびチタニウムシリサイド層19が露出した表面上に、チタニウムナイトライド層20を形成した後、第2層間絶縁膜17の表面が露出するまで、第2層間絶縁膜17の上面に形成されたチタニウム層、チタニウムシリサイド層およびチタニウムナイトライド層をCMPにより除去する。このようにして、プラグコンタクトホール内に完全に埋め込まれた、チタニウムシリサイド層19および チタニウムナイトライド層20からなる積層構造のバリヤメタル層を形成し、第3導電膜プラグ18およびバリアメタル層からなる中継プラグ18aを形成する。
【００１７】
次いで、中継プラグ18a、第2層間絶縁膜17、第1層間絶縁膜15および半導体基板11が露出した表面上に、下部電極21を形成し、さらにその上に強誘電体薄膜22を形成する。
【００１８】
上記のようなCOB(Capacitor On Bitline)構造を有する高集積メモリ素子の場合には、中継プラグ18aの上にキャパシタが形成される。上記のような従来の技術において、半導体基板11のセル領域Ｉに中継プラグ18aのためのプラグコンタクトホールを形成するとき、一般に、半導体基板11のスクライブレーン領域IIに、マスク合わせ用のパターンや寸法確認用のパターン、オーバーレイバーニヤと呼ばれる層間の重ね合わせ確認用のパターン、ＰＣＭなどを構成する凹部（以下、まとめてアライメントマーク用凹部という）を同時に形成する。
【００１９】
特に、上記のようなエッチングにより、中継プラグ18aのためのプラグコンタクトホールとアライメントマーク用凹部とを同時に形成すると、プラグコンタクトホールは少なくとも10000Å程度の深さになるので、スクライブレーン領域IIに形成されるアライメントマーク用凹部も同程度の深さとなる。一般的には、深さが10000Å程度、面積が100×100μｍ2程度のコンタクトホールが形成される。
【００２０】
スクライブレーン領域IIに形成されたアライメントマーク用凹部は、中継プラグ18aを形成した後でも、深く窪んだままの状態である。このような表面にキャパシタ形成のための下部電極21と強誘電体薄膜22とを形成することとなる。
【００２１】
このとき、下部電極21は、一般的に物理的気相成長法(PVD)により形成されるので大きな問題とはならないが、スピンオンコーティング法で形成する強誘電体薄膜22は、その厚さがスクライブレーン領域IIで非常に厚くなる。
そのため、このような厚さの強誘電体薄膜22に、後の工程で結晶化熱処理を施すと、非常に多くのクラック23が発生し、マスク合わせや層間の重ね合わせ確認などが妨げられ、強誘電体薄膜22を形成する工程以降の工程を制御または処理することが、不可能または困難になるという問題点があった。
【００２２】
【発明が解決しようとする課題】
本発明は、上記のような従来の技術の問題点に鑑みてなされたものであって、強誘電体薄膜を形成した後に熱処理を施しても、アライメントマーク用凹部に塗布された強誘電体薄膜に、クラックが発生することを防止できる強誘電体メモリ素子およびその製造方法を提供することを目的としている。
【００２３】
【課題を解決するための手段】
本発明に係る強誘電体メモリ素子の製造方法は、半導体基板の表面および表層部にワードラインおよびソース・ドレインを有するトランジスタを形成する工程と、前記半導体基板および前記トランジスタが露出した表面上に、第1層間絶縁膜を形成する工程と、該第1層間絶縁膜をパターニングして、前記ソース・ドレインの表面を露出させた第1コンタクトホールを形成する工程と、前記ソース・ドレインおよび前記第1層間絶縁膜が露出した表面上に、第2導電膜を形成する工程と、該第2導電膜をパターニングして、前記第1コンタクトホールを介して前記ソース・ドレインと電気的に接続され、前記第2導電膜からなるビットラインおよびランディングパッドを形成する工程と、前記ビットライン、前記ランディングパッドおよび前記第1層間絶縁膜が露出した表面上に、第2層間絶縁膜を形成する工程と、該第2層間絶縁膜をパターニングして、該第2層間絶縁膜を側壁とするアライメントマーク用凹部を形成しつつ、前記ランディングパッドの表面を露出させる第2コンタクトホールを形成する工程と、前記ランディングパッドおよび前記第2層間絶縁膜が露出した表面上に、第3導電膜を形成する工程と、該第3導電膜を選択的にエッチングして、前記第2コンタクトホールを介して前記ランディングパッドと電気的に接続される中継プラグを形成する工程と、前記中継プラグおよび前記第2層間絶縁膜が露出した表面上に、下部電極導電膜を形成する工程と、該下部電極導電膜が露出した表面上に、強誘電体薄膜を形成する工程と、該強誘電体薄膜が露出した表面上に、上部電極導電膜を形成する工程と、前記上部電極導電膜、前記強誘電体薄膜および前記下部電極導電膜をパターニングして、下部電極、強誘電体薄膜および上部電極からなるキャパシタを形成する工程とを含むことを特徴としている。
【００２４】
ここで、前記第2コンタクトホールおよび前記アライメントマーク用凹部を、同時にエッチングすることが望ましい。
【００２５】
また、前記第2コンタクトホールおよび前記アライメントマーク用凹部を1000Å〜5000Åの深さにエッチングすることが望ましい。
【００２６】
また、前記第2導電膜に、リンドープトポリシリコン、砒素ドープトポリシリコン、タングステンまたはタングステンシリサイドのいずれかを用いることが望ましい。
【００２７】
また、前記第3導電膜に、リンドープトポリシリコン、砒素ドープトポリシリコン、タングステン、タングステンシリサイド、TiN、Ti-Al-N、Ta-Si-N、Ti-Si-N、TaN、Ta-Al-N、TiSiまたはTaSiのいずれかを利用することが望ましい。
【００２８】
また、前記中継プラグを形成する工程は、前記第2コンタクトホール内の前記第３導電膜の上面が前記第２層間絶縁膜の上面より低くなるまで、前記第3導電膜を選択的にエッチングして、前記第2コンタクトホール内に埋め込まれた第3導電膜プラグを形成する工程と、前記第3導電膜プラグおよび前記第2層間絶縁膜が露出した表面上に、第4導電膜を形成する工程と、前記第2層間絶縁膜の表面が露出するまで、前記第4導電膜をCMPにより除去する工程と、前記第4導電膜をCMPにより除去した後、前記アライメントマーク用凹部に残留する前記第4導電膜を除去する工程とを含むことが望ましい。
【００２９】
また、前記第4導電膜を、チタニウムナイトライドにより形成することが望ましい。また、前記アライメントマーク用凹部に残留する前記第4導電膜を除去する工程は、前記第4導電膜をCMPにより除去した後、前記第2コンタクトホール内の前記第4導電膜および前記第2層間絶縁膜が露出した表面上に、リソグラフィ工程によりレジストをパターニングして、前記第2コンタクトホールを保護しつつ、前記アライメントマーク用凹部を露出させたマスクを形成する工程と、前記マスクを利用して、前記アライメントマーク用凹部の表面および側面に残留する前記第4導電膜を、ウェットエッチング、ドライエッチングまたはウェットエッチングおよびドライエッチングの併用のいずれかにより除去する工程とを含むことが望ましい。
【００３０】
また、前記強誘電体薄膜を、スピンオンコーティング法により形成することが望ましい。
【００３１】
一方、本発明に係る強誘電体メモリ素子の製造方法は、半導体基板の表面および表層部にワードラインおよびソース・ドレインを有するトランジスタを形成する工程と、前記半導体基板および前記トランジスタが露出した表面上に、第1層間絶縁膜を形成する工程と、該第1層間絶縁膜をパターニングして、前記ソース・ドレインの表面が露出した第1コンタクトホールを形成する工程と、前記ソース・ドレインおよび前記第1層間絶縁膜が露出した表面上に、第2導電膜を形成する工程と、該第2導電膜をパターニングして、前記第1コンタクトホールを介して前記ソース・ドレインと電気的に接続され、前記第2導電膜からなる、ビットラインおよびランディングパッドを形成する工程と、前記ビットライン、ランディングパッドおよび前記第1層間絶縁膜が露出した表面上に、第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜をパターニングして、該第2層間絶縁膜を側壁とするアライメントマーク用凹部を形成しつつ、前記ランディングパッドの表面が露出した第2コンタクトホールを形成する工程と、前記第2コンタクトホール内に埋め込まれた第3導電膜プラグおよびバリヤメタル層からなる中継プラグを形成する工程と、前記中継プラグおよび前記第2層間絶縁膜が露出した表面上に、下部電極導電膜を形成する工程と、該下部電極導電膜が露出した表面上に、強誘電体薄膜を形成する工程と、該強誘電体薄膜が露出した表面上に、上部電極導電膜を形成する工程と、前記上部電極導電膜、前記強誘電体薄膜および前記下部電極導電膜をパターニングして、下部電極、強誘電体薄膜および上部電極からなるキャパシタを形成する工程とを含むことを特徴としている。
【００３２】
ここで、前記第2コンタクトホールおよび前記アライメントマーク用凹部を、同時にエッチングすることが望ましい。
【００３３】
また、前記第2コンタクトホールおよび前記アライメントマーク用凹部を、1000Å〜5000Åの深さにエッチングすることが望ましい。また、前記第3導電膜プラグおよび前記バリヤメタル層からなる前記中継プラグを形成する工程は、前記ランディングパッドおよび前記第2層間絶縁膜が露出した表面上に、第3導電膜を形成する工程と、前記第2コンタクトホール内の前記第3導電膜の上面が前記第2層間絶縁膜の上面より低くなるまで、前記第3導電膜を選択的にエッチングして、前記第2コンタクトホール内に埋め込まれた第3導電膜プラグを形成する工程と、前記第2層間絶縁膜および前記第3導電膜プラグが露出した表面上に、前記バリヤメタル層となる第4導電膜を形成する工程と、前記第2層間絶縁膜の表面が露出するまで、前記第2層間絶縁膜の上面に形成した前記第4導電膜をCMPにより除去する工程と、前記第4導電膜をCMPにより除去した後、アライメントマーク用凹部の表面および側面に残留する前記第4導電膜を除去する工程とを含むことが望ましい。
【００３４】
また、前記第3導電膜に、リンドープトポリシリコン、砒素ドープトポリシリコン、タングステン、タングステンシリサイド、TiN、Ti-Al-N、Ta-Si-N、Ti-Si-N、TaN、Ta-Al-N、TiSiまたはTaSiのいずれかを用いることが望ましい。
【００３５】
また、前記第3導電膜プラグを形成する工程において、前記第3導電膜にポリシリコンを利用する場合、第2コンタクトホール内の第3導電膜を、第2層間絶縁膜の上面から500Å〜5000Åの深さまでエッチングすることが望ましい。
【００３６】
また、前記中継プラグを形成する工程において、CMPまたはエッチバックのいずれかを利用して、前記第2層間絶縁膜の上面に形成した前記第3導電膜を除去することが望ましい。
【００３７】
また、前記アライメントマーク用凹部に残留する前記第4導電膜を除去する工程は、前記第4導電膜をCMPにより除去した後、前記第2コンタクトホール内の前記第4導電膜および前記第2層間絶縁膜が露出した表面上に、リソグラフィ工程によりレジストをパターニングして、前記アライメントマーク用凹部を露出させたマスクを形成する工程と、前記マスクを利用して前記アライメントマーク用凹部の表面および側面に残留する前記第4導電膜をウェットエッチング、ドライエッチングまたはウェットエッチングおよびドライエッチングの併用のいずれかにより除去する工程とを含むことが望ましい。
【００３８】
また、前記強誘電体薄膜を、スピンオンコーティング法により形成することが望ましい。
【００３９】
また、前記ビットラインおよびランディングパッドは、リンドープトポリシリコン、砒素ドープトポリシリコン、タングステンまたはタングステンシリサイドのいずれかを含むことが望ましい。
【００４０】
一方、本発明に係る強誘電体メモリ素子は、半導体基板の表面および表層部に形成されたワードラインおよびソース・ドレインを有するトランジスタと、前記半導体基板および前記トランジスタを覆う第1層間絶縁膜と、該第1層間絶縁膜の上面から前記ソース・ドレインの表面を露出させるように前記第1層間絶縁膜に形成された第1コンタクトホールと、該第1コンタクトホールを介して前記ソース・ドレインと電気的に接続されるように形成された第2導電膜からなるビットラインおよびランディングパッドと、前記ビットライン、前記ランディングパッドおよび前記第1層間絶縁膜を覆う第2層間絶縁膜と、該第2層間絶縁膜に形成されたアライメントマーク用凹部と、前記第2層間絶縁膜の上面から前記ランディングパッドの表面を露出させるように前記第2層間絶縁膜に形成された第2コンタクトホールと、該第2コンタクトホールを介して前記ランディングパッドと電気的に接続される中継プラグと、該中継プラグと電気的に接続されている下部電極、該下部電極の上面に形成された強誘電体薄膜、該強誘電体薄膜の上面に形成された上部電極からなるキャパシタとを含むことを特徴としている。
【００４１】
【発明の実施の形態】
以下、本発明の属する技術分野における通常の知識を有する者が、本発明を容易に実施することができるように、本発明の好ましい実施の形態について、添付した図面を参照しながら詳細に説明する。
【００４２】
なお、膜の表面上にパターンを形成するためのリソグラフィ工程、それにより形成されたレジストなどのマスクを用いて膜をエッチングする工程、さらにレジストや残留物を除去する工程は、半導体プロセスにおいて自明であるので必要最小限度の記載に止め、その詳細な説明を省略する。また、記載が必要以上に冗長とならないように、上記の内容を省略してパターニングと表現する。
【００４３】
図2Aないし図2Dは、それぞれ本発明の実施の形態に係る強誘電体メモリ素子の一製造過程における素子の断面を示した図である。
【００４４】
まず、図2Aに示されているように、半導体基板31の表面および表層部における所定部分にセル領域Ｉとスクライブレーン領域IIとを分離するための素子分離部を形成する。ここでは、フィールド酸化膜(FOX)32を形成する場合を示す。
【００４５】
その後、半導体基板31および素子分離部の上面に第1導電膜P1を形成し、第1導電膜P1をパターニングして、第1導電膜P1からなる複数のワードライン33を形成する。第1導電膜P1にはポリシリコンを利用するとことが望ましい。
【００４６】
そして、半導体基板31の表面および表層部に複数のソース・ドレイン34を有するトランジスタを形成する。このとき、ワードライン33をマスクに利用した高濃度n型不純物のイオン注入により、ソース・ドレイン34を形成する。
【００４７】
次に、半導体基板31およびトランジスタが露出した表面上に、第1層間絶縁膜35を形成する。そして、第1層間絶縁膜35を、パターニングして、ソース・ドレイン34の外周部を除く部分の表面を露出させる第1コンタクトホールを形成する。
このとき、後述するビットライン36aに接続されるソース・ドレイン34だけでなく、後述するランディングパッド36bを介して下部電極43aに接続されるソース・ドレイン34についても、その表面を露出させることが重要であり、この点が、従来の技術に係る強誘電体メモリ素子の製造方法と大きく異なる。
【００４８】
次に、ソース・ドレイン34および第1層間絶縁膜35が露出した表面上に、ソース・ドレイン34とコンタクトを取るための第2導電膜P2を形成する。
【００４９】
そして、第2導電膜P2を、パターニングして、第1コンタクトホールを介してソース・ドレイン34と電気的に接続され、第2導電膜P2からなるビットライン36aおよびランディングパッド36bを形成する。
【００５０】
なお、ビットライン36aおよびランディングパッド36bを構成する第2導電膜P2にポリシリコンを利用する場合、リンドープトポリシリコンや砒素ドープトポリシリコンを利用することが望ましい。一方、第2導電膜P2にタングステンまたはタングステンシリサイドを利用することも可能である。
【００５１】
次に、図2Bに示されているように、ビットライン36a、ランディングパッド36bおよび第1層間絶縁膜35が露出した表面上に、第2層間絶縁膜37を形成する。その後、第2層間絶縁膜37をパターニングして、スクライブレーン領域IIにおいて第2層間絶縁膜37を側壁とするアライメントマーク用凹部42を形成しつつ、ランディングパッド36bの表面を露出させる第2コンタクトホールを形成する。
【００５２】
第2コンタクトホールおよびアライメントマーク用凹部42を同時に形成するので、第2コンタクトホールおよびアライメントマーク用凹部42が、同時にエッチングされる。通常は、両者を1000Å〜5000Å程度の深さにする。なお、第2コンタクトホールに関しては、ランディングパッド36bの表面または表層部でエッチングを終了し、アライメントマーク用凹部42に関しては、第2層間絶縁膜37をハーフエッチすることになる。そのために、エッチング終了時のエッチングレートが異なり、さらに工程のばらつきもあるので、両者は厳密に同じ深さとなるものではない。したがって、上記のハーフエッチが第2層間絶縁膜37を突き抜けて、第1層間絶縁膜35に及ぶ場合もある。
【００５３】
次に、ランディングパッド36bおよび第2層間絶縁膜37が露出した表面上に、第3導電膜P3を形成し、第3導電膜P3を選択的にエッチングして、第2コンタクトホールを介してランディングパッド36bと電気的に接続される中継プラグ38aを形成する。このとき、第2層間絶縁膜37の上面に形成された第3導電膜P3を十分除去し、第2層間絶縁膜37の上面を十分露出させるため、第2層間絶縁膜37をほとんどエッチングすることなく、第3導電膜P3を選択的にエッチングすることができる条件を選ぶことが望ましい。中継プラグ38aは、ランディングパッド36bと後述する下部電極43aとを電気的に接続するためのものであり、これを第3導電膜P3で構成することができ、また、第3導電膜P3と後述する第4導電膜とで構成することもできる。
【００５４】
前者は、第3導電膜P3にポリシリコン以外の物質を利用する場合に適しており、この場合、CMPまたはエッチバックのいずれかを利用して、第2層間絶縁膜37の上面に形成した第3導電膜P3を除去するとよい。なお、このとき、第2コンタクトホール内の第3導電膜P3の上面は、第2層間絶縁膜37の上面とほぼ同じ高さとなる。
【００５５】
後者は、第3導電膜P3にポリシリコンを利用する場合に適しており、第4導電膜によりバリアメタル層を設け、ランディングパッド36bと後述する下部電極43aとの間にオーミックコンタクトを形成することができる。
【００５６】
第3導電膜P3にポリシリコンを利用する場合、リンドープトポリシリコンや砒素ドープトポリシリコンを利用することが望ましく、また、第3導電膜P3に、タングステン、タングステンシリサイド、TiN、Ti-Al-N、Ta-Si-N、Ti-Si-N、TaN、Ta-Al-N、TiSi、またはTaSiのいずれかを利用することも可能である。このような第3導電膜P3を形成するときには、CVD、PVD、原子層成長法(Atomic Layer Deposition：ALD)のいずれかを利用することが望ましい。
【００５７】
この場合、中継プラグ38aを形成するときに、まず、第2コンタクトホール内の第3導電膜P3の上面が第2層間絶縁膜37の上面より十分低くなるまで、第3導電膜P3を選択的にエッチングし、第2コンタクトホール内に埋め込まれた第3導電膜プラグ38を形成する。なお、このとき、アライメントマーク用凹部42に形成された第3導電膜P3は、ほぼ除かれる。
【００５８】
そして、第3導電膜にポリシリコンを利用する場合、エッチングにより、第2コンタクトホール内の第3導電膜P3の上面を第2層間絶縁膜37の上面から、500Å〜5000Å程度低くすることが望ましい。
【００５９】
次に、第3導電膜プラグ38および第2層間絶縁膜37が露出した表面上に、第4導電膜を形成する。以下、積層構造の第4導電膜を形成する例を示す。
【００６０】
まず、第3導電膜プラグ38および第2層間絶縁膜37が露出した表面上に、チタニウム層を形成し、熱処理を施す。これにより、第3導電膜プラグ38を構成するシリコンと形成したチタニウム層のチタニウムとを反応させ、第3導電膜プラグ38の表層部にチタニウムシリサイド層39を形成する。
【００６１】
次に、チタニウム層またはチタニウムシリサイド層39が露出した表面上に、チタニウムナイトライド層40を形成する。このようにして第3導電膜プラグ38および第2層間絶縁膜37が露出した表面上に、チタニウムシリサイド層39およびチタニウムナイトライド層40で構成される積層構造のバリヤメタル層を形成することで、第3導電膜プラグ38と後述する下部電極43aとの間でオーミックコンタクトを形成することができ、第3導電膜プラグ38およびバリヤメタル層からなる中継プラグを形成する。
【００６２】
第4導電膜を形成した後、第4導電膜が第2コンタクトホール内に完全に埋め込まれるように、第2層間絶縁膜37の表面が露出するまで、第2層間絶縁膜37の上面に形成された第4導電膜をCMPにより除去する。
【００６３】
第4導電膜をCMPにより除去した後、第2コンタクトホール内の第4導電膜40および第2層間絶縁膜37が露出した表面上に、リソグラフィ工程によりレジスト41をパターニングして、第2コンタクトホールを保護しつつ、アライメントマーク用凹部42を露出させたマスクを形成する。このマスクを利用して、スクライブレーン領域IIのアライメントマーク用凹部42の表面および側面に残留する第4導電膜をウェットエッチング、ドライエッチングまたはウェットエッチングおよびドライエッチングの併用のいずれかにより除去する。もちろん、第4導電膜以外にも不要な残留物があれば、同時に除去することができる。これにより、後の工程においてチタニウムナイトライドバブルの発生などの弊害を回避することができる。なお、この処理が終了するとレジスト41を除去する。
【００６４】
次いで、図2Cに示されているように、中継プラグ38aおよび第2層間絶縁膜37が露出した表面上に、下部電極導電膜43を形成する。さらに、下部電極導電膜43の表面上に強誘電体薄膜44、強誘電体薄膜44の表面上に上部電極導電膜45を形成する。
【００６５】
このとき、下部電極導電膜43および上部電極導電膜45を、通常のPVD、CVD、ALEのいずれかの方法を利用して形成し、強誘電体薄膜44を、スピンオンコーティング法により形成する。なお、強誘電体薄膜44には、SBT、PZT、BLT またはSBTNのいずれかを利用することが望ましい。
【００６６】
本発明に係る強誘電体メモリ素子の製造方法によれば、スクライブレーン領域IIに形成されたアライメントマーク用凹部42の深さが浅いため、上述した従来の技術の場合のように、アライメントマーク用凹部42において強誘電体薄膜44が厚く塗布されることがない。したがって、この部分の強誘電体薄膜44を薄くすることができ、後の工程で結晶化熱処理を施すときに、強誘電体薄膜44におけるクラックの発生を防止することが可能となる。
【００６７】
そして、図2Dに示されているように、上部電極導電膜45、強誘電体薄膜44および下部電極導電膜43をそれぞれパターニングして、下部電極43a、強誘電体薄膜44a、上部電極45aからなるキャパシタを形成する。
【００６８】
このとき、上部電極導電膜45をエッチングした後、強誘電体薄膜44および下部電極導電膜43を同時にエッチングする2段階工程を適用することができる。またこのエッチング法に代えて、上部電極導電膜45、強誘電体薄膜44、下部電極導電膜43を一度にエッチングすることも可能である。
【００６９】
以上より、本発明に係る強誘電体メモリ素子は、半導体基板の表面および表層部に形成されたワードラインおよびソース・ドレインを有するトランジスタと、半導体基板およびトランジスタを覆う第1層間絶縁膜と、第1層間絶縁膜の上面からソース・ドレインの表面を露出させるように第1層間絶縁膜に形成された第1コンタクトホールと、第1コンタクトホールを介してソース・ドレインと電気的に接続されるように形成された第2導電膜からなるビットラインおよびランディングパッドと、ビットライン、ランディングパッドおよび第1層間絶縁膜を覆う第2層間絶縁膜と、第2層間絶縁膜に形成されたアライメントマーク用凹部と、第2層間絶縁膜の上面からランディングパッドの表面を露出させるように第2層間絶縁膜に形成された第2コンタクトホールと、第2コンタクトホールを介してランディングパッドと電気的に接続される中継プラグと、中継プラグと電気的に接続されている下部電極、下部電極の上面に形成された強誘電体薄膜、強誘電体薄膜の上面に形成された上部電極からなるキャパシタとを含む。
【００７０】
本発明は、上述した好ましい実施の形態により具体的に記述されたが、上述した実施の形態はその説明のためのものであって、その制限のためのものではない。また、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で種々の実施の形態に想到可能であり、それらも本発明の技術範囲に属する。
【００７１】
【発明の効果】
上述したように、本発明に係る強誘電体メモリ素子の製造方法によれば、下部電極とソース・ドレインとを電気的に接続するためのプラグを、ランディングパッドと中継プラグとで形成するので、中継プラグを形成するための第2コンタクトホールを浅くすることができ、第2コンタクトホールと同時に形成されるアライメントマーク用凹部42の深さも浅くすることが可能となる。それにより、上述した従来の技術の場合のように、強誘電体薄膜が厚く塗布されてしまうことを防ぎ、アライメントマーク用凹部における強誘電体薄膜の厚さを薄くすることができる。そのために、後の工程で結晶化熱処理を施しても、アライメントマーク用凹部に形成された強誘電体薄膜に、クラックが発生することを防止できるという優れた効果がある。
【００７２】
また、本発明に係る強誘電体メモリ素子の製造方法によれば、第2コンタクトホールを浅く設計することができるので、エッチング精度の向上が実現できるという優れた効果がある。
【図面の簡単な説明】
【図１】  従来の技術に係る強誘電体メモリ素子の一製造過程における素子の断面を示した図である。
【図２Ａ】  本発明の実施の形態に係る強誘電体メモリ素子の一製造過程における素子の断面を示した図である。
【図２Ｂ】  本発明の実施の形態に係る強誘電体メモリ素子の一製造過程における素子の断面を示した図である。
【図２Ｃ】  本発明の実施の形態に係る強誘電体メモリ素子の一製造過程における素子の断面を示した図である。
【図２Ｄ】  本発明の実施の形態に係る強誘電体メモリ素子の一製造過程における素子の断面を示した図である。
【符号の説明】
31      半導体基板
32      フィールド酸化膜
33      ワードライン
34      ソース・ドレイン
35      第1層間絶縁膜
36a      ビットライン
36b      ランディングパッド
37      第2層間絶縁膜
38      第3導電膜プラグ
38a      中継プラグ
39      チタニウムシリサイド層
40      チタニウムナイトライド層
41      レジスト
42      アライメントマーク用凹部
43      下部電極導電膜
43a      下部電極
44、44a  強誘電体薄膜
45      上部電極導電膜
45a      上部電極
P1      第1導電膜
P2      第2導電膜
P3      第3導電膜
【図１】
0004061618.tif 000002
【図２Ａ】
0004061618.tif 000003
【図２Ｂ】
0004061618.tif 000004
【図２Ｃ】
0004061618.tif 000005
【図２Ｄ】
0004061618.tif 000006