(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、各々第１及び第２の拡散領域を有し、前記基板上において第１の方向及び前記第１の方向とは異なる第２の方向に配列されてアレイを形成する複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタの各々において、前記第１の拡散領域に第１のコンタクトプラグを介して接続される強誘電体キャパシタと、
前記強誘電体キャパシタより上部に形成され、各々前記第１の方向に延在し、前記第２の方向に繰り返され、さらに各々は、前記第２の方向に配列した一群のメモリセルトランジスタの第２の拡散領域に、第２のコンタクトプラグを介して接続される複数のビット線と、
各々前記メモリセルトランジスタの第１及び第２のコンタクトプラグの間に形成され、前記第２の方向に延在し、前記第１の方向に繰り返される複数のワード線と、
各々前記第２の方向に延在し、前記第１の方向に繰り返され、さらに各々は、前記第１の方向に配列した一群の強誘電体キャパシタの上部電極に、コンタクトホールを介して接続される複数のプレート線と、を備え、
前記各々のワード線は、前記第１及び第２のコンタクトプラグの近傍では、前記第２のコンタクトプラグを挟んで対向する他のワード線に対して離間し、前記第１及び第２のコンタクトプラグの近傍以外の領域では前記他のワード線に対して接近し、
前記強誘電体キャパシタは、前記ワード線の延在方向に沿って互い違いに変位するように配置され、
各々の前記複数のコンタクトホールは、前記プレート線の延在方向に、前記強誘電体キャパシタの位置に応じて、該プレート線の中心線から互い違いに変位して配置されてなることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のワード線の各々は、前記第１及び第２のコンタクトプラグ近傍において、前記第２の方向に対して斜め方向に延在することを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記メモリセルトランジスタの拡散領域は矩形であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３の何れかに記載の半導体装置において、
１ビットの情報の記憶に２つのメモリセルトランジスタと２つの強誘電体キャパシタとを用いる２Ｔ／２Ｃ形式であることを特徴とする半導体装置。
【請求項５】
請求項１乃至３の何れかに記載の半導体装置において、
１ビットの情報の記憶に１つのメモリセルトランジスタと１つの強誘電体キャパシタとを用いる１Ｔ／１Ｃ形式であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５の何れかに記載の半導体装置において、
前記プレート線は、前記複数のコンタクトホールの各々の表面と接触可能な幅を有することを特徴とする半導体装置。
【請求項７】
基板上にメモリセルトランジスタと、該メモリセルトランジスタのゲート電極をその一部とするワード線を形成する工程と、
次いで、前記メモリセルトランジスタの拡散領域に接続した強誘電体キャパシタを形成する工程と、
次いで、前記強誘電体キャパシタ中の強誘電体膜を熱処理する工程と、
次いで、前記熱処理工程の後、前記メモリセルトランジスタに接続されるコンタクトプラグを形成する工程と、
次いで、前記強誘電体キャパシタの上部電極に電気的に接触するコンタクトホールを形成する工程と、
次いで、コンタクトホールを電気的に接触しつつ、ワード線が延在する方向に沿ってプレート線を形成する工程と、
次いで、前記強誘電体キャパシタより上部で、前記コンタクトプラグを介して前記メモリセルトランジスタに接続されるビット線を形成する工程と、を備え、
前記ワード線を形成する工程は、前記コンタクトプラグの近傍では該コンタクトプラグを挟んで対向する他のワード線に対して離間し、前記コンタクトプラグの近傍以外では前記他のワード線に対して接近するようにワード線を形成し、
前記強誘電体キャパシタを形成する工程は、強誘電体キャパシタをワード線の延在方向に沿ってシフトする位置に形成し、
前記コンタクトホールを形成する工程は、前記プレート線の延在方向に、強誘電体キャパシタの位置に応じて該プレート線の中心線から互い違いに変位した位置に複数のコンタクトホールの各々を形成することを特徴とする半導体装置製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、強誘電体メモリとして用いられる半導体装置に関する。
【０００２】
【従来の技術】
電源を切っても情報の記憶が可能な不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory ）が知られている。従来の強誘電体メモリは、メモリセルトランジスタを覆う絶縁膜の上に形成されたプレーナ型の構造を有するものが多い。強誘電体メモリは電圧駆動される素子であり、消費電力が小さく、またフラッシュメモリやＥＥＰＲＯＭに比べて非常に高速で動作することを特徴とする。
【０００３】
また、学会等で発表されている強誘電体メモリは、ＤＲＡＭ（Dynamic Random Access Memory）で使用されているＣＯＢ（Capacitor Over Bit line ）構造が採用されている。このＣＯＢ構造は、ビット線パターンの形成後、ビット線パターンよりも上に強誘電体キャパシタが形成される構造である。ＣＯＢ構造では、ビット線パターンがメモリセルキャパシタの形成前に形成されるため、ビット線パターンを平坦面上に形成でき、複雑な形状のメモリセルキャパシタを使って表面積を大きくする必要のあるＤＲＡＭにおいて、広く用いられている。
【０００４】
【発明が解決しようとする課題】
ところで、ＦｅＲＡＭの市場は、スマートカード等のシステムＬＳＩ向けの用途が大きい。従って、形成プロセスとしてはＣＭＯＳプロセスを採用し、その上で、更なるメモリセルを縮小させ、高い集積密度を実現する必要がある。
【０００５】
また、ＣＯＢ構造は、上述したように、強誘電体キャパシタのサイズを大きくした場合でもビット線パターンを平坦面上に形成することができるため、ＤＲＡＭに適した構造であるが、製造プロセスにおいて、強誘電体キャパシタよりもビット線が先に形成される。このため、ＣＯＢ構造をＦｅＲＡＭに採用した場合、強誘電体膜の結晶化や酸素欠損を補償するための酸化雰囲気中での熱処理時に、ビット線パターンの酸化や溶融を防止するための工夫を必要とする。例えば、Ａｌパターンは、処理温度が５００℃を超えると溶融してしまう。またポリシリコンパターンでは、酸化雰囲気中での熱処理により、酸化するおそれがある。
【０００６】
そこで、本発明では、高い集積密度を実現でき、しかも製造の容易な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、請求項１に記載されるように、基板と、前記基板上に形成され、各々第１及び第２の拡散領域を有し、前記基板上において第１の方向及び前記第１の方向とは異なる第２の方向に配列されてアレイを形成する複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタの各々において、前記第１の拡散領域に第１のコンタクトプラグを介して接続される強誘電体キャパシタと、前記強誘電体キャパシタより上部に形成され、各々前記第１の方向に延在し、前記第２の方向に繰り返され、さらに各々は、前記第２の方向に配列した一群のメモリセルトランジスタの第２の拡散領域に、第２のコンタクトプラグを介して接続される複数のビット線と、各々前記メモリセルトランジスタの第１及び第２のコンタクトプラグの間に形成され、前記第２の方向に延在し、前記第１の方向に繰り返される複数のワード線と、各々前記第２の方向に延在し、前記第１の方向に繰り返され、さらに各々は、前記第１の方向に配列した一群の強誘電体キャパシタの上部電極に、コンタクトホールを介して接続される複数のプレート線と、を備え、前記各々のワード線は、前記第１及び第２のコンタクトプラグの近傍では、前記第２のコンタクトプラグを挟んで対向する他のワード線に対して離間し、前記第１及び第２のコンタクトプラグの近傍以外の領域では前記他のワード線に対して接近し、前記強誘電体キャパシタは、前記ワード線の延在方向に沿って互い違いに変位するように配置され、各々の前記複数のコンタクトホールは、前記プレート線の延在方向に、前記強誘電体キャパシタの位置に応じて、該プレート線の中心線から互い違いに変位して配置されてなることを特徴とする。
【０００８】
このように、ワード線を、第１及び第２のコンタクトプラグの近傍では当該第２のコンタクトプラグを挟んで対向する他のワード線に対して離間し、第１及び第２のコンタクトプラグの近傍以外では他のワード線に対して接近するように形成するとともに、強誘電体キャパシタは、前記ワード線の延在方向に沿って互い違いに変位するように配置され、プレート線と強誘電体キャパシタの上部電極とを接続するコンタクトホールを、プレート線の延在方向に、強誘電体キャパシタの位置に応じて、該プレート線の中心線から互い違いに変位するように形成することにより、ワード線を直線状にし、第１及び第２のコンタクトプラグの近傍以外でも他のワード線に対して離間するように形成するとともに、コンタクトホールをプレート線の中心線上に形成する場合よりも、メモリセルを縮小させ、高い集積密度を実現することができる。
【０００９】
また、ＦｅＲＡＭでは、ＤＲＡＭと違って、強誘電体キャパシタのサイズあるいは表面積を大きくして、そのキャパシタンスを増加させる必要がないため、強誘電体キャパシタは比較的単純で、高さも低い構造を有する。そこで、ＦｅＲＡＭでは強誘電体キャパシタの上部にビット線パターンを形成する、いわゆるＣＵＢ（Capacitor Under Bit line ）構造を採用しても、ビット線パターンの形成が困難になることはない。また、ビット線が強誘電体キャパシタよりも後に形成されるため、強誘電体膜の酸素欠損を抑止するための熱処理時に、ビット線が酸化したり溶融したりすることはない。従って、製造が容易になる。
【００１０】
また、本発明の半導体装置は、請求項２に記載されるように、前記複数のワード線の各々は、前記第１及び第２のコンタクトプラグ近傍において、前記第２の方向に対して斜め方向に延在することを特徴とする。
【００１１】
また、本発明の半導体装置は、請求項３に記載されるように、前記メモリセルトランジスタの拡散領域は矩形であることを特徴とする。
【００１３】
また、本発明の半導体装置は、請求項４に記載されるように、１ビットの情報の記憶に２つのメモリセルトランジスタと２つの強誘電体キャパシタとを用いる２Ｔ／２Ｃ形式であることを特徴とする。
【００１４】
また、本発明の半導体装置は、請求項５に記載されるように、１ビットの情報の記憶に１つのメモリセルトランジスタと１つの強誘電体キャパシタとを用いる１Ｔ／１Ｃ形式であることを特徴とする。
【００１５】
また、本発明の半導体装置は、請求項６に記載されるように、前記プレート線は、前記複数のコンタクトホールの各々の表面と接触可能な幅を有することを特徴とする。
【００１７】
また、本発明の半導体装置製造方法は、請求項７に記載されるように、基板上にメモリセルトランジスタと、該メモリセルトランジスタのゲート電極をその一部とするワード線を形成する工程と、
次いで、前記メモリセルトランジスタの拡散領域に接続した強誘電体キャパシタを形成する工程と、
次いで、前記強誘電体キャパシタ中の強誘電体膜を熱処理する工程と、
次いで、前記熱処理工程の後、前記メモリセルトランジスタに接続されるコンタクトプラグを形成する工程と、
次いで、前記強誘電体キャパシタの上部電極に電気的に接触するコンタクトホールを形成する工程と、
次いで、コンタクトホールを電気的に接触しつつ、ワード線が延在する方向に沿ってプレート線を形成する工程と、
次いで、前記強誘電体キャパシタより上部で、前記コンタクトプラグを介して前記メモリセルトランジスタに接続されるビット線を形成する工程と、を備え、
前記ワード線を形成する工程は、前記コンタクトプラグの近傍では該コンタクトプラグを挟んで対向する他のワード線に対して離間し、前記コンタクトプラグの近傍以外では前記他のワード線に対して接近するようにワード線を形成し、
前記強誘電体キャパシタを形成する工程は、強誘電体キャパシタをワード線の延在方向に沿ってシフトする位置に形成し、
前記コンタクトホールを形成する工程は、前記プレート線の延在方向に、強誘電体キャパシタの位置に応じて該プレート線の中心線から互い違いに変位した位置に複数のコンタクトホールの各々を形成することを特徴とする。
【００１８】
【発明の実施の形態】
［第１実施例］
以下、本発明の実施の形態を図面に基づいて説明する。
【００１９】
図１は、１Ｔ／１Ｃ形式のＦｅＲＡＭの回路図を示す。図１において、メモリセルは、１ビットの情報の記憶に１つのトランジスタと１つのキャパシタとを用いる。同図に示すメモリセル３０１から情報が読み出される場合には、当該メモリセル３０１内のトランジスタ３１１がオン状態になり、当該メモリセル３０１内のキャパシタ３１２の分極電荷がビット線（ＢＬ）３５１に現れる。また、メモリセル３０１に対応するリファレンスセル３０３内のトランジスタ３１５がオン状態になり、当該リファレンスセル３０３内のキャパシタ３１６の分極電荷がビット線バー（／ＢＬ）３５２に現れる。センスアンプ３６０は、ＢＬ３５１及び／ＢＬ３５２の電圧を比較する。そして、センスアンプ３６０は、ＢＬ３５１の方が高い場合には、メモリセル３０１に記憶されていた情報が１であると認識し、ＢＬ３５１の方が低い場合には、メモリセル３０１に記憶されていた情報が０であると認識する。
【００２０】
メモリセル３０２から情報が読み出される場合も同様である。即ち、メモリセル３０２内のトランジスタ３１３がオン状態になり、当該メモリセル３０２内のキャパシタ３１４の分極電荷がＢＬ３５２に現れる。また、メモリセル３０２に対応するリファレンスセル３０４内のトランジスタ３１７がオン状態になり、当該リファレンスセル３０４内のキャパシタ３１８の分極電荷が／ＢＬ３５１に現れる。センスアンプ３６０は、ＢＬ３５２及び／ＢＬ３５１の電圧を比較する。そして、センスアンプ３６０は、ＢＬ３５２の方が高い場合には、メモリセル３０２に記憶されていた情報が１であると認識し、ＢＬ３５２の方が低い場合には、メモリセル３０２に記憶されていた情報が０であると認識する。
【００２１】
図２は、本発明の第１実施例によるスタック型ＦｅＲＡＭの平面図（セルレイアウト）を、図３は図２のＡ−Ａ´線断面図を示す。図２及び図３に示すスタック型ＦｅＲＡＭは、図１に示したような１ビットの情報の記憶に１つのメモリセルトランジスタと１つの強誘電体キャパシタとを用いる１Ｔ／１Ｃのメモリセル方式が採用されている。
【００２２】
図２，３を参照するに、このスタック型ＦｅＲＡＭは、素子領域として拡散ウェル２０２を形成されたＳｉ基板２０１上に形成されており、前記素子領域２０２中には、前記Ｓｉ基板２０１の表面にはポリサイド構造のゲート電極１０４Ａ，１０４Ｂ，１０４Ｃ，１０４Ｄが、図示を省略したゲート絶縁膜を介して、前記ＦｅＲＡＭのワード線（ＷＬ）として形成されている。図３のゲート電極１０４Ａ，１０４Ｂ，１０４Ｃ，１０４Ｄは、図２に示す平面図では、相互に平行に延在するワード線ＷＬを構成している。
【００２３】
前記Ｓｉ基板２０１中には、前記各々のゲート電極１０４Ａ，１０４Ｂの両側に拡散領域１０９Ａ，１０９Ｂ，１０９Ｃが形成されており、さらに前記ゲート電極１０４Ａ，１０４Ｂ，１０４Ｃ，１０４Ｄは、層間絶縁膜２０３により覆われている。
【００２４】
前記層間絶縁膜２０３上には、下部電極１０８ａと強誘電体キャパシタ絶縁膜１０８ｂと上部電極１０８ｃとよりなる強誘電体キャパシタ１０８Ａ，１０８Ｂが、前記拡散領域１０９Ａあるいは１０９Ｃに対応して形成されており、前記強誘電体キャパシタ１０８Ａは、前記拡散領域１０９Ａに、前記層間絶縁膜２０３中に形成されたコンタクトプラグ２０４Ａを介して接続されている。同様に、前記強誘電体キャパシタ１０８Ｂは、前記拡散領域１０９Ｃに、前記層間絶縁膜２０３中に形成されたコンタクトプラグ２０４Ｂを介して接続されている。
【００２５】
前記強誘電体キャパシタ１０８Ａ，１０８Ｂは次の層間絶縁膜２０８により覆われており、前記層間絶縁膜２０８上には、プレート線１０３Ａ，１０３Ｂが、それぞれの強誘電体キャパシタ１０８Ａ，１０８Ｂに対応して形成されており、前記プレート線１０３Ａは、前記強誘電体キャパシタ１０８Ａの上部電極１０８ｃに、前記層間絶縁膜２０８中に形成されたコンタクトホール１０６Ａを介してコンタクトする。同様に、前記プレート線１０３Ｂは前記強誘電体キャパシタ１０８Ｂの上部電極１０８ｃに、前記層間絶縁膜２０８中に形成されたコンタクトホール１０６Ｂを介してコンタクトする。
【００２６】
図１の平面図では、前記プレート線１０３Ａ，１０３Ｂは、前記ワード線ＷＬに平行に延在する。
【００２７】
さらに前記層間絶縁膜２０８上には前記プレート線１０３Ａ，１０３Ｂを覆うように次の層間絶縁膜２１１が形成され、前記層間絶縁膜２１１上には、ビット線１０１が形成されている。前記ビット線１０１は前記層間絶縁膜２１１中に形成されたコンタクトプラグ１０７、前記層間絶縁膜２０８上に形成された電極パターン１０３Ｃ，及び前記層間絶縁膜２０８及び２０３を貫通し、前記拡散領域１０９Ｂに至るコンタクトプラグ２０４Ｃを介して、前記拡散領域１０９Ｂにコンタクトする。
【００２８】
図１の平面図では、前記ビット線１０１は、前記ワード線ＷＬに直交する方向に延在するビット線ＢＬを構成し、前記ビット線ＢＬは、メモリセルトランジスタのアレイに対応して、前記ワード線ＷＬの延在方向に繰り返し形成されている。
【００２９】
さらに前記層間絶縁膜２１１上には、前記ビット線１０１を覆うように酸化膜２１３が形成され、前記酸化膜２１３上には窒化膜よりなるパッシベーション膜２１４が形成されている。
【００３０】
図２，３の実施例では、前記ワード線ＷＬ及びプレート線ＰＬは互いに平行に、直線状に延在している。また前記ビット線ＢＬは、前記ワード線ＷＬに直交する方向に、直線状に延在している。
【００３１】
図２の平面図には、前記コンタクトホール１０６Ａ，１０６Ｂは、プレート線ＰＬ上において一直線に整列している。
【００３２】
図３の断面構造を有するＦｅＲＡＭ、すなわちＣＵＢ構造を有するＦｅＲＡＭでは、強誘電体キャパシタ１０８Ａ，１０８Ｂはプレート線１０３Ａ，１０３Ｂより下、従ってビット線１０１よりも下に形成されており、従ってプレート線１０３Ａ，１０３Ｂあるいはビット線１０１は、強誘電体キャパシタ１０８Ａ，１０８Ｂが形成された後に形成される。従って、これらの電極を構成する導体パターンは強誘電体キャパシタ絶縁膜１０８ｂを結晶化させ、あるいは酸素欠損補償を行うための酸化雰囲気中での熱処理に曝されることがなく、酸化あるいは溶融の問題は生じない。
［第２実施例］
図４は、本発明の第２実施例によるスタック型ＦＲＡＭの平面図（セルレイアウト）を、図５は、図４のＢ−Ｂ´線断面図を示す。図４及び図５に示すスタック型ＦｅＲＡＭは、図１に示したような１ビットの情報の記憶に１つのメモリセルトランジスタと１つの強誘電体キャパシタとを用いる１Ｔ／１Ｃのメモリセル方式が採用されている。
【００３３】
このスタック型ＦＲＡＭは、図２、３のスタック型ＦＲＡＭとほぼ同様の構造を有するが、以下の点で異なる。
【００３４】
即ち、図４のスタック型ＦＲＡＭでは、ワード線ＷＬは、コンタクトプラグ１０７を避けるように折り曲げられている。具体的には、ワード線ＷＬは、コンタクトプラグ１０７の近傍では当該コンタクトプラグ１０７を挟んで対向する他のワード線ＷＬに対して離間し、コンタクトプラグ１０７の近傍以外では他のワード線ＷＬに対して近接するように形成される。なお、ワード線ＷＬは、他のワード線ＷＬから離間する際、及び、近接する際は、自身の伸長方向に対して４５°の方向に配線されている。また、図４のスタック型ＦＲＡＭでは、コンタクトホール１０６Ａ，１０６Ｂがプレート線ＰＬの中心線から左右にずれて形成されている。これは、ワード線ＷＬが屈折するのに伴い、強誘電体キャパシタ１０８Ａ，１０８Ｂの位置が、ワード線ＷＬの延在方向に沿って交互にシフトするからである。
【００３５】
ここで、図２のスタック型ＦＲＡＭと図４のスタック型ＦＲＡＭとを比較すると、図２のスタック型ＦＲＡＭは、０．３５μｍのＣＭＯＳルールで設計された場合、１ビットの情報を記憶するメモリセルのサイズが１．５μｍ×３．０μｍ、強誘電体キャパシタ１０８のサイズが１．０μｍ×２．０μｍとなる。一方、図４のスタック型ＦＲＡＭは、０．３５μｍのＣＭＯＳルールで設計された場合、１ビットの情報を記憶するメモリセルのサイズが１．５μｍ×２．６２５μｍ、強誘電体キャパシタ１０８のサイズが１．０μｍ×１．６２５μｍとなる。
【００３６】
従って、図４のスタック型ＦＲＡＭは、図２のスタック型ＦＲＡＭよりもメモリセルを縮小させ、高い集積密度を実現することができる。一方、図２のスタック型ＦＲＡＭは、強誘電体キャパシタ１０８Ａ，１０８Ｂのサイズを大きくして、そのキャパシタンスを増加したい場合において、図４のスタック型ＦＲＡＭよりも有利である。
［第３実施例］
図６は、２Ｔ／２Ｃ形式のＦｅＲＡＭの回路図を示す。図６において、メモリセルは、１ビットの情報の記憶に２つのトランジスタと２つのキャパシタとを用いる。同図に示すメモリセル４０１において、キャパシタ４１２が「１」の情報を記憶した場合、キャパシタ４１４が反対の情報である「０」を記憶するという相補的な動作を行う。
【００３７】
メモリセル４０１から情報が読み出される場合には、当該メモリセル４０１内のトランジスタ４１１がオン状態になり、当該メモリセル４０１内のキャパシタ４１２の分極電荷がビット線（ＢＬ）４５１に現れる。また、メモリセルメモリセル４０１内のトランジスタ４１３がオン状態になり、当該メモリセル４０１内のキャパシタ４１４の分極電荷がビット線バー（／ＢＬ）４５２に現れる。センスアンプ４６０は、ＢＬ４５１及び／ＢＬ４５２の電圧を比較する。そして、センスアンプ３６０は、ＢＬ４５１の方が高い場合には、メモリセル４０１に記憶されていた情報が１であると認識し、ＢＬ４５１の方が低い場合には、メモリセル４０１に記憶されていた情報が０であると認識する。
【００３８】
図７は、本発明の第３実施例によるスタック型ＦＲＡＭの平面図（セルレイアウト）を、図８は、図７のＣ−Ｃ´線断面図を示す。図７及び図８に示すスタック型ＦＲＡＭは、１ビットの情報の記憶に２つのメモリセルトランジスタと２つの強誘電体キャパシタとを用いる２Ｔ／２Ｃのメモリセル方式が採用されている。
【００３９】
このスタック型ＦＲＡＭは、図２、３のスタック型ＦＲＡＭとほぼ同様の断面構造を有し、ワード線ＷＬが、ＣＭＯＳプロセスにより形成されたメモリセルトランジスタ上に形成される。更に、強誘電体キャパシタ１０８Ａが拡散領域１０９Ａに接続されたコンタクトプラグ２０４Ａの直上に形成され、且つ、その上部電極１０８ｃが一括エッチングで加工される。同様に、強誘電体キャパシタ１０８Ｂが拡散領域１０９Ｃに接続されたコンタクトプラグ２０４Ｂの直上に形成され、且つ、その上部電極１０８ｃが一括エッチングで加工される。即ち、これら強誘電体キャパシタ１０８Ａ，１０８Ｂは、プレーナスタック強誘電体キャパシタ構造である。また、強誘電体キャパシタ１０８Ａ，１０８Ｂは、その上部電極１０８ｃが層間絶縁膜２０８で覆われ、この層間絶縁膜２０８に形成されたコンタクトホール１０６Ａ，１０６Ｂを介して、上部電極１０８ｃと、第一層配線であるプレート線１０３Ａ，１０３Ｂとが接続される。
【００４０】
更に、拡散領域１０９Ｂ上にコンタクトプラグ１０７が形成され、このコンタクトプラグ１０７を介して、強誘電体キャパシタ１０８Ａ，１０８Ｂより上部に形成されたビット線１０１と拡散領域１０９Ｂとが接続される。従って、このスタック型ＦＲＡＭは、通常のＤＲＡＭのようにビット線よりも上部に強誘電体キャパシタが形成されるＣＯＢ構造とは異なる構造を有する。
【００４１】
図４のスタック型ＦＲＡＭは、０．３５μｍのＣＭＯＳルールで設計された場合、１ビットの情報を記憶するメモリセルのサイズが３．０μｍ×３．０μｍ、強誘電体キャパシタ１０８のサイズが１．０μｍ×２．０μｍとなる。
［第４実施例］
次に、本発明のスタック型ＦＲＡＭの製造工程を説明する。ただし図９（Ａ）〜（Ｃ）はスタック型ＦＲＡＭの第１乃至第３工程、図１０（Ｄ）〜（Ｆ）は第４乃至第６工程、図１１（Ｇ），（Ｈ）は第７乃至第８工程、図１２（Ｉ），（Ｊ）は第９乃至第１０工程をそれぞれ示す。
【００４２】
図９（Ａ）に示す第１工程では、基板２０１に、ＣＭＯＳプロセスにより素子領域２０２を形成し、この素子領域２０２の上部にワード線ＷＬを構成するゲート電極１０４Ａ，１０４Ｂ，１０４Ｃ，１０４Ｄが形成される。次に、素子領域２０２が形成された基板２０１の上面に層間絶縁膜２０３を形成した上で、素子領域２０２の拡散領域１０９Ａ，１０９Ｃの上面に形成された層間絶縁膜２０３を除去してタングステンを堆積することにより、拡散領域１０９Ａ，１０９Ｃと後述する強誘電体キャパシタ１０８Ａ，１０８Ｂを接続するためのコンタクトプラグ２０４Ａ，２０４Ｂを形成する。更に、層間絶縁膜２０３及びコンタクトプラグ２０４Ａ，２０４Ｂの上面をＣＭＰ（Chemical and Mechanical Polishing ）法により研磨する。
【００４３】
図９（Ｂ）に示す第２工程では、研磨された層間絶縁膜２０３及びコンタクトプラグ２０４Ａ，２０４Ｂの上面に、下部電極２０５、強誘電体膜２０６及び上部電極２０７を形成する。ここで、下部電極２０５は、下層から２００ｎｍ厚のＩｒ、３０ｎｍ厚のＩｒＯＸ、２０ｎｍ厚のＴｉ、５０ｎｍ厚のＰｔの順で堆積することにより得られる。また、強誘電体膜２０６は２００ｎｍ厚のＰＺＴからなり、上部電極２０７は２００ｎｍ厚のＩｒＯからなる。
【００４４】
図９（Ｃ）に示す第３工程では、パターニング、エッチングの技術を用いて、コンタクトプラグ２０４Ａ，２０４Ｂ上の下部電極２０５、強誘電体膜２０６及び上部電極２０７を残し、これらによって構成される強誘電体キャパシタ１０８Ａ，１０８Ｂを形成する。
【００４５】
図１０（Ｄ）に示す第４工程では、層間絶縁膜２０３及び強誘電体キャパシタ１０８Ａ，１０８Ｂの露出面に層間絶縁膜２０８をＣＶＤ（Chemical Vapor Deposition ）法で堆積する。更に、堆積した層間絶縁膜２０８の上面をＣＭＰ法により研磨する。
【００４６】
図１０（Ｅ）に示す第５工程では、層間絶縁膜２０３及び層間絶縁膜２０８の一部を除去して、素子領域２０２の拡散領域１０９Ｂにコンタクトするためのコンタクト孔を開口する。更に、このコンタクト孔にＷをＣＶＤ法で堆積し、堆積したＷの上面をＣＭＰ法により研磨することによりコンタクトプラグ２０４Ｃを形成する。
【００４７】
図１０（Ｆ）に示す第６工程では、強誘電体キャパシタ１０８Ａ，１０８Ｂの上部に堆積している層間絶縁膜２０８を除去してコンタクトホール１０６Ａ，１０６Ｂを形成し、これらコンタクトホール１０６Ａ，１０６Ｂの底面に露出した強誘電体キャパシタ１０８Ａ，１０８Ｂの上部電極に、Ａｌのメタル第一層を接続し、パターニングすることによってプレート線１０３Ａ，１０３Ｂを形成する。また、コンタクトプラグ２０４ＣにＡｌのメタル第一層を接続し、パターニングすることによって電極パターン１０３Ｃを形成する。
【００４８】
図１１（Ｇ）に示す第７工程では、プレート線１０３Ａ，１０３Ｂ及び電極パターン１０３Ｃを覆うように、ＣＶＤ法により層間絶縁膜２１１を堆積し、この層間絶縁膜２１１の上面をＣＭＰにより研磨する。次に、電極パターン１０３Ｃ上の層間絶縁膜２１１を除去してコンタクト孔を開口する。更に、このコンタクト孔にＷをＣＶＤ法で堆積し、上面をＣＭＰ法により研磨することによりコンタクトプラグ１０７を形成する。
【００４９】
図１１（Ｈ）に示す第８工程では、コンタクトプラグ１０７及び層間絶縁膜２１１の上面にＡｌのメタル第二層を成膜し、パターニングすることによってビット線１０１を形成する。これにより、ビット線１０１と素子領域２０２とが電気的に接続される。
【００５０】
図１２（Ｉ）に示す第９工程では、ビット線１０１及び層間絶縁膜２１１の上面に、ＣＶＤ法により酸化膜２１３を形成する。更に図１２（Ｊ）に示す第１０工程では、酸化膜２１３の上面に、ＣＶＤ法によりパッシベーション膜２１４を形成する。
【００５１】
このように、本実施形態のスタック型ＦＲＡＭは、ＤＲＡＭほど強誘電体キャパシタのサイズを大きくして、そのキャパシタンスを増加させる必要がないため、強誘電体キャパシタ１０８の上部にビット線１０１を形成する構造である、いわゆるＣＵＢ構造を採用しても、ビット線１０１を平坦に形成することが容易である。また、ビット線１０１が強誘電体キャパシタ１０８よりも後に形成されるため、強誘電体膜の酸素欠損を抑止するための熱処理時に、ビット線１０１の酸化や溶解を防止するための工夫が不必要である。従って、製造の容易化が可能になる。
【００５２】
また、図４及び図５のスタック型ＦＲＡＭのように、ワード線１０４を、コンタクトプラグ１０７の近傍では当該コンタクトプラグ１０７を挟んで対向する他のワード線１０４に対して離隔し、コンタクトプラグ１０７の近傍以外では他のワード線１０４に対して接近するように形成する場合には、ワード線１０４を直線状にし、コンタクトプラグ１０７の近傍以外でも他のワード線１０４に対して離隔するように形成することにより、他のワード線１０４との間に隙間ができる場合よりも、メモリセルを縮小させ、高い集積密度を実現することができる。
【００５３】
以上、本発明を好ましい実施例について説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形、変更が可能である。
【００５４】
例えば、上述した実施形態では、下部電極２０５をＩｒ、ＩｒＯＸ、Ｔｉ及びＰｔの積層構造としたが、Ｉｒのみで形成しても良く、ＰｔとＴｉの積層構造としてもよい。また、上述した実施形態では、強誘電体膜２０６の材料としてＰＺＴを用いたが、ＰＬＺＴ、ＳＢＴ、ＳＢＴＮ等の他の材料を用いることもできる。
【００５５】
【発明の効果】
上述の如く、本発明によれば、ワード線を、第１及び第２のコンタクトプラグの近傍では当該第２のコンタクトプラグを挟んで対向する他のワード線に対して離間し、第１及び第２のコンタクトプラグの近傍以外では他のワード線に対して接近するように形成するとともに、プレート線と強誘電体キャパシタの上部電極とを接続するコンタクトホールを、プレート線の延在方向に、該プレート線の中心線から互い違いに変位するように形成することにより、ワード線を直線状にし、第１及び第２のコンタクトプラグの近傍以外でも他のワード線に対して離間するように形成するとともに、コンタクトホールをプレート線の中心線上に形成する場合よりも、メモリセルを縮小させ、高い集積密度を実現することができる。
【００５６】
また、本発明によれば、強誘電体キャパシタの上部にビット線を形成する構造である、いわゆるＣＵＢ構造を採用しても、ビット線を平坦に形成することが容易である。また、ビット線が強誘電体キャパシタよりも後に形成されるため、強誘電体膜の酸素欠損を抑止するための熱処理時に、ビット線の酸化や溶解を防止するための工夫が不必要である。従って、製造の容易化が可能になる。
【図面の簡単な説明】
【図１】１Ｔ／１Ｃ形式のＦｅＲＡＭの回路図である。
【図２】本発明の第１実施例によるスタック型ＦｅＲＡＭの平面図である。
【図３】図１のＦｅＲＡＭの断面構造を示す図である。
【図４】本発明の第２実施例によるスタック型ＦｅＲＡＭの平面図である。
【図５】図４のＦｅＲＡＭの断面構造を示す図である。
【図６】２Ｔ／２Ｃ形式のＦｅＲＡＭの回路図である。
【図７】本発明の第３実施例によるスタック型ＦｅＲＡＭの平面図である。
【図８】図７のＦｅＲＡＭの断面構造を示す図である。
【図９】本発明のスタック型ＦｅＲＡＭの第１乃至第３工程を示す図である。
【図１０】本発明のスタック型ＦｅＲＡＭの第４乃至第６工程を示す図である。
【図１１】本発明のスタック型ＦｅＲＡＭの第７乃至第８工程を示す図である。
【図１２】本発明のスタック型ＦｅＲＡＭの第９乃至第１０工程を示す図である。
【符号の説明】
１０１  ビット線
１０２  反転ビット線
１０３Ａ，１０３Ｂ  プレート線
２０３Ｃ  電極パターン
１０４Ａ，１０４Ｂ  ワード線（ゲート電極）
１０６Ａ，１０６Ｂ  コンタクトホール
１０７、２０４Ａ，２０４Ｂ，２０４Ｃ  コンタクトプラグ
１０８Ａ，１０８Ｂ  強誘電体キャパシタ
１０９Ａ，１０９Ｂ，１０９Ｃ  拡散領域
２０１  Ｓｉ基板
２０２  素子領域
２０３、２０８、２１１  層間絶縁膜
２０５  下部電極
２０６  強誘電体膜
２０７  上部電極
２１３  酸化膜
２１４  パッシベーション膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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