(57)【特許請求の範囲】
【請求項１】
半導体基板にアクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、
前記層間絶縁膜上に所定のパターンでゲートを形成した後、全体上部にゲート酸化膜を形成する段階と、
前記ゲート酸化膜及び層間絶縁膜の所定の領域をエッチングして前記駆動トランジスタのドレインを露出させる段階と、
全体上部に非晶質シリコン薄膜を形成する段階と、
アニーリング工程で、前記駆動トランジスタのドレインの単結晶シリコンをシードとして、前記非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、
前記ゲート上部の前記単結晶シリコン薄膜を除いた所定の領域に不純物を注入してソース／ドレインを形成する段階とからなることを特徴とする半導体素子の薄膜トランジスタ製造方法。
【請求項２】
前記アニーリング工程は６００℃以下の低温ファーネスアニーリングまたはレーザアニーリングとすることを特徴とする請求項１記載の半導体素子の薄膜トランジスタ製造方法。
【請求項３】
半導体基板に接合領域、アクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、
前記層間絶縁膜の所定の領域をエッチングして前記接合領域及び前記駆動駆動トランジスタのドレインを露出させる段階と、
全体上部に非晶質シリコン薄膜を形成する段階と、
アニーリング工程で、前記駆動トランジスタのドレインの単結晶シリコンをシードとして、前記非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、
前記接合領域上部の単結晶シリコン薄膜上に所定のパターンでゲート酸化膜及びゲートを形成する段階と、
前記ゲートをイオン注入マスクとして用いる不純物イオン注入工程によって前記単結晶シリコン薄膜にソース／ドレインを形成する段階とからなることを特徴とする半導体素子の薄膜トランジスタ製造方法。
【請求項４】
前記アニーリング工程は６００℃以下の低温ファーネスアニーリングまたはレーザアニーリングとすることを特徴とする請求項３記載の半導体素子の薄膜トランジスタ製造方法。
【請求項５】
前記接合領域上部の前記層間絶縁膜に埋め込まれた前記単結晶シリコン薄膜は、ボディコンタクトプラグとして用いられることを特徴とする請求項３記載の半導体素子の薄膜トランジスタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の薄膜トランジスタ製造方法に係り、特にＳＲＡＭ(Static Random Access Memory) 製造工程中において単結晶の駆動トランジスタ上にシリコン薄膜を蒸着して負荷(Load)トランジスタを形成する３次元積層(stack)工程を用いた半導体素子の薄膜トランジスタ製造方法に関する。
【０００２】
【従来の技術】
最近、ノートブックコンピュータとＰＤＡｓ(Personal Digital Assistants)の発展と伴い、低電力、高速、高集積のランダムアクセスメモリ(Random Access Memory；ＲＡＭ)に対する要求がさらに大きくなっている。ＤＲＡＭの場合、高集積は可能であるけれども速度が遅い。
【０００３】
これに対し、ＳＲＡＭは逆にセル面積が広くて高集積化に不利である。セル面積を減少させるために、ＳＲＡＭは単結晶の駆動トランジスタ上に多結晶シリコン薄膜を蒸着して負荷トランジスタを形成する３次元積層工程を導入した。汎用ＳＲＡＭの標準的なメモリセルとして、多結晶シリコン負荷抵抗セルが１６ＫｂＳＲＡＭから普及されて用いられてきた。
【０００４】
そして、４ＭｂからはＰＭＯＳの多結晶シリコン薄膜トランジスタを用いた、いわゆるＴＦＴ型セルを採用した。ＴＦＴ型セルを使用すると、データ保持(hold)時の消費電流を１μＡ以下に維持できるという長所の他にも、高速動作において多くのソフトエラーにも強いという利点がある。
【０００５】
特に、積層(stacking)技術によって既存の多結晶シリコン負荷抵抗セルを用いる場合に比べてセルの大きさを小さく維持できるという長所もある。ところが、現在使用されている多結晶シリコン薄膜トランジスタは、多結晶薄膜内に不均一に存在する結晶境界によって素子特性がばらつき、信頼度が低いという問題がある。
【０００６】
これはトランジスタのアクティブ領域で不均一に結晶境界が形成されるためであり、素子のスケーリングダウン(scaling down)が進行するほど、無作為結晶境界の影響はさらに大きくなり、これにより歩留まりが低下する。これはメモリの集積度が高くなるほど、さらに致命的な要因になる。最も好ましいのは、負荷トランジスタとして単結晶シリコン素子を用いることであるが、現在の技術では単結晶シリコン積層負荷トランジスタの製作が難しいので、面積の面において不利であっても一平面上に６つのトランジスタを製作する構造を採用している。
【０００７】
多結晶シリコントランジスタの他の問題点は、基板がフロート(floating)されている点であるが、この場合、接合漏洩電流によって形成された正孔が基板に積んでボディ(Body)の電位を高めることにより、基板を介した漏洩電流(subthreshold leakage current)を増加させ、これにより待機電源(Stand-by power)が増加するという問題点がある。
【０００８】
【発明が解決しようとする課題】
従って、本発明はかかる問題点を解決するためのもので、その目的は単結晶の駆動トランジスタ上部の層間絶縁膜上に非晶質シリコンの固相結晶化を用いて単結晶シリコン薄膜を形成し、単結晶シリコン薄膜に単結晶シリコン薄膜トランジスタ(Single Crystal Silicon Thin Film Transistor;Ｃ-Ｓｉ ＴＦＴ)を形成して負荷トランジスタとして使用し、駆動トランジスタのドレインと負荷トランジスタのドレインとを連結するコンタクトプラグをＳＰＣ(Solid Phase Crystallization)プラグとして活用することにより、負荷トランジスタの均一性及び信頼性を向上させることが可能な半導体素子の薄膜トランジスタ製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る半導体素子の薄膜トランジスタ製造方法は、半導体基板にアクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、前記層間絶縁膜上に所定のパターンでゲートを形成した後、全体上部にゲート酸化膜を形成する段階と、前記ゲート酸化膜及び層間絶縁膜の所定の領域をエッチングして前記駆動トランジスタのドレインを露出させる段階と、全体上部に非晶質シリコン薄膜を形成する段階と、アニーリング工程で、前記駆動トランジスタのドレインの単結晶シリコンをシードとして、前記非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、前記ゲート上部の前記単結晶シリコン薄膜を除いた所定の領域に不純物を注入してソース／ドレインを形成する段階とからなることを特徴とする。
【００１０】
本発明に係る半導体素子の薄膜トランジスタ製造方法の他の実施例は、半導体基板に接合領域、アクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、前記層間絶縁膜の所定の領域をエッチングして前記接合領域及び前記駆動トランジスタのドレインを露出させる段階と、全体上部に非晶質シリコン薄膜を形成する段階と、アニーリング工程で、前記駆動トランジスタのドレインの単結晶シリコンをシードとして、前記非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、前記接合領域上部の単結晶シリコン薄膜上に所定のパターンでゲート酸化膜及びゲートを形成する段階と、前記ゲートをイオン注入マスクとして用いる不純物イオン注入工程によって前記単結晶シリコン薄膜にソース／ドレインを形成する段階とからなることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【００１２】
図１はＳＲＡＭの構造を説明するための回路図である。一般に、ＳＲＡＭの単位セルは、電源電圧端子Ｖｃｃと第１ノードＮ１１との間に接続され、ゲート端子が第２ノードＮ１２に接続される第１負荷トランジスタＴL1と、第１ノードＮ１１と接地電圧端子Ｖｓｓとの間に接続され、ゲート端子が第２ノードＮ１２に接続される第１駆動トランジスタＴD1と、電源電圧端子Ｖｃｃと第２ノードＮ１２との間に接続され、ゲート端子が第１ノードＮ１１に接続される第２負荷トランジスタＴL2と、第２ノードＮ１２と接地電圧端子Ｖｓｓとの間に接続され、ゲート端子が第１ノードＮ１１に接続される第２駆動トランジスタＴD2と、第１ノードＮ１１と反転ビットライン端子／ＢLとの間に接続され、ワードライン端子ＷLがゲート端子に接続される第１アクセストランジスタＴA1と、第２ノードＮ１２と非反転ビットライン端子ＢLとの間に接続され、ワードライン端子ＷLがゲート端子に接続される第２アクセストランジスタＴA2とから構成される。
【００１３】
前記構成を有するＳＲＡＭの単位セルを製造する工程において、第１負荷トランジスタＴL1は第１駆動トランジスタＴD1の上部に形成され、第２負荷トランジスタＴL2は第２駆動トランジスタＴD2の上部に形成される。
【００１４】
さらに詳しく説明すると、駆動トランジスタの上部に負荷トランジスタを形成するためには、駆動トランジスタを含んだ全体上部に形成された絶縁膜上に負荷トランジスタのチャネル領域及びソース／ドレインを形成するための単結晶シリコン薄膜を形成しなければならない。
【００１５】
次に、図２（ａ）〜図２（ｄ）を参照して層間絶縁膜上に単結晶シリコン薄膜を形成する方法の第１実施例を説明する。図２（ａ）を参照すると、所定の工程を経ていろいろの要素（図示せず）が形成された半導体基板２１の全体上部に層間絶縁膜２２を形成した後、層間絶縁膜２２の上部に所定のパターンでフォトレジストパターン２３を形成する。
【００１６】
図２（ｂ）を参照すると、フォトレジストパターン２３をエッチングマスクとするエッチング工程で層間絶縁膜２２の露出部分を除去する。その後、フォトレジストパターンを除去する。これにより、半導体基板２１の所定の領域が露出される。
【００１７】
図２（ｃ）を参照すると、露出した半導体基板２１の表面を含んだ層間絶縁膜２２の上部に非晶質シリコン薄膜２４を形成した後、化学的機械的研磨のような平坦化工程によって非晶質シリコン薄膜２４の上部表面を平坦化する。層間絶縁膜２２が除去された領域では非晶質シリコン柱Ａによって非晶質シリコン薄膜２４と半導体基板２１とが接する。
【００１８】
図２（ｄ）を参照すると、所定の熱処理工程で非晶質シリコン薄膜の固相結晶化(Solid Phase Crystallization;ＳＰＣ)を促進させ、層間絶縁膜２２上に単結晶シリコン薄膜２５を形成する。
【００１９】
次に、図３（ａ）〜図３（ｅ）を参照して、層間絶縁膜上に単結晶シリコン薄膜を形成する方法の第２実施例を説明する。図３（ａ）を参照すると、所定の工程を経ていろいろの要素（図示せず）が形成された半導体基板３１の全体上部に第１絶縁膜３２を形成した後、第１絶縁膜３２上に所定のパターンでフォトレジストパターン３３を形成する。
【００２０】
図３（ｂ）を参照すると、フォトレジストパターン３３をエッチングマスクとするエッチング工程で第１絶縁膜３２及び半導体基板３１を所定の深さまでエッチングする。その後、フォトレジストパターン３３及び第１絶縁膜３２を除去する。前記エッチング工程により、フォトレジストパターンが形成された領域の半導体基板３１はエッチングされず、単結晶シリコン柱Ｂが形成される。
【００２１】
図３（ｃ）を参照すると、全体上部に第２絶縁膜３４を形成した後、化学的機械的研磨のような平坦化工程を行って単結晶シリコン柱Ｂの上部表面を露出させる。単結晶シリコン柱Ｂは、後続工程で第２絶縁膜３４の上部に形成される要素と半導体基板３１とのプラグの役割を果たす。
【００２２】
図３（ｄ）を参照すると、単結晶シリコン柱Ｂを含んだ第２絶縁膜３４上に非晶質シリコン薄膜３５を形成する。
【００２３】
図３（ｅ）を参照すると、所定の熱処理工程で非晶質シリコン薄膜の固相結晶化(Solid Phase Crystallization;ＳＰＣ)を促進させ、層間絶縁膜３４上に単結晶シリコン薄膜３６を形成する。
【００２４】
従来の固相結晶化は、通常、絶縁膜上に非晶質シリコン層のみがあり、熱処理以後にそれぞれ結晶方向の異なる多結晶シリコン層に変わる。しかし、本願発明では、非晶質シリコン薄膜（図２（ｃ）の２４または図３（ｄ）の３５）が、図２（ｃ）に示すように非晶質シリコン柱Ａによって単結晶シリコンの半導体基板２１と接するか、或いは図３（ｄ）に示すように単結晶シリコン柱（Ｂ）によって単結晶シリコンの半導体基板３１と接することになる。
【００２５】
この接合界面では核形成活性エネルギー(Nucleation activation energy)が小さいため、単結晶シリコン層の結晶をシード(seed)として結晶成長が発生する。即ち、熱処理過程中において接合面の単結晶シリコンがシードになり、非晶質シリコンの固相結晶化が促進されることにより、絶縁層の上部に単結晶シリコン薄膜が形成される。特に６００℃以下のファーネスアニーリング(furnace annealing)によって固相結晶化を促進させる場合、熱工程に対する熱負担が少なくて３次元積層構造の実現時に有利である。
【００２６】
次に、図４及び図５を参照して、非晶質シリコンの固相結晶化を用いて駆動トランジスタの上部に負荷トランジスタを形成する本発明に係る半導体素子の薄膜トランジスタ製造方法を説明する。
【００２７】
図４（ａ）を参照すると、半導体基板４１の所定の領域にフィールド酸化膜４２を形成した後、イオン注入工程によってｐウェル４３を形成する。その後、通常の工程で第１ゲート酸化膜４４、第１ゲート４５及びソース／ドレイン４６を形成する。これにより、第１ゲート酸化膜４４、第１ゲート４５及びソース／ドレイン４６からなる駆動トランジスタが製造される。
【００２８】
図４（ｂ）を参照すると、全体上部に層間絶縁膜４７を形成した後、第１ゲート４５上部の層間絶縁膜４７上に所定のパターンで第２ゲート４８を形成する。
【００２９】
図４（ｃ）を参照すると、第２ゲート４８を含んだ層間絶縁膜４７上に薄い酸化膜で第２ゲート酸化膜４９を形成する。第２ゲート酸化膜４９は第２ゲート４８の上部表面及び側壁が露出されないように、全体上部に均一に形成される。その後、第２ゲート酸化膜４９及び層間絶縁膜４７の所定の領域をエッチングしてドレイン４６が露出されるようにする。
【００３０】
図５（ａ）を参照すると、層間絶縁膜４７のエッチングされた領域が完全に埋め込まれるように、露出したドレイン４６を含んだ全体上部に非晶質シリコン薄膜５０を形成する。その後、化学的機械的研磨のような平坦化工程を行って非晶質シリコン薄膜５０の上部表面を平坦化させる。
【００３１】
図５（ｂ）を参照すると、所定のアニーリング工程で非晶質シリコン薄膜の固相結晶化(Solid Phase Crystallization;ＳＰＣ)を促進させ、非晶質シリコン薄膜を単結晶シリコン薄膜５１にする。アニーリング工程は、約６００℃以下の低温ファーネスアニーリング工程または熱負担の少ないレーザアニーリング工程とする。低温ファーネスアニーリング工程またはレーザアニーリング工程は、３次元積層構造の製造時に有利である。
【００３２】
この際、非晶質シリコン薄膜は、層間絶縁膜４７がエッチング工程によって除去された領域を介して単結晶シリコンのドレイン４６と接し、単結晶シリコンをシードとし、非晶質シリコンの固相結晶化を促進させることにより、単結晶シリコン薄膜５１にする。
【００３３】
その後、第２ゲート４８の上部にフォトレジスタパターン（図示せず）を形成した後、所定のイオン注入工程及びイオン注入された不純物の活性化熱処理を行って単結晶シリコン薄膜５１の所定の領域にソース／ドレイン５２を形成する。ソース／ドレイン５２を形成した後、フォトレジストパターンを除去する。
【００３４】
図５（ｃ）を参照すると、エッチング工程で単結晶シリコン薄膜５１の不要な部分を除去してパターニングする。これにより、第１ゲート酸化膜４４、第１ゲート４５及びソース／ドレイン４６からなる駆動トランジスタＴDの上部に、第２ゲート４８、第２ゲート酸化膜４９及びソース／ドレイン５２からなる負荷トランジスタＴLの単結晶シリコン薄膜トランジスタが製造される。第２ゲート４８上部の単結晶シリコン薄膜５１は、イオン注入工程が行われず、負荷トランジスタのチャネル領域５３になる。
【００３５】
前述の工程は、既存の下部ゲートポリシリコン薄膜トランジスタ(Bottom gate poly-Si Thin Film Transistor)を負荷トランジスタとして使用した既存の構造と同一であり、単に駆動トランジスタのドレインと負荷トランジスタのドレインとを連結するコンタクトプラグを負荷トランジスタのアクティブレイヤ(Active layer)である非晶質シリコン薄膜を単結晶に固相化させるための固相結晶化プラグ(Solid Phase Crystallization Plug;図５（ｃ）のＣ)として活用する。
【００３６】
これにより、既存の工程をそのまま維持しながら素子特性を向上させることができるという長所がある。ここで、非晶質シリコンの蒸着及び固相結晶化が６００℃以下の低い温度で行われるので、熱処理の際に不純物拡散(Dopant Diffusion)は大きく問題にならない。
【００３７】
図６を参照すると、半導体基板６１にフィールド酸化膜６２を形成し、ｐウェル６３及びｎウェル６４を形成した後、図４（ａ）に示すように、通常の工程で第１ゲート酸化膜６５、第１ゲート６６及びソース／ドレイン６７を形成して駆動トランジスタを形成する。
【００３８】
この際、ｎウェル６４にはｐ型の接合領域６８が形成される。その後、全体上部に層間絶縁膜６９を形成した後、ｐ型の接合領域６８及びドレイン６７が露出されるように、層間絶縁膜６９の所定の領域をエッチングして除去する。露出したｐ型の接合領域６８及びドレイン６７を含んだ全体上部に非晶質シリコン薄膜を形成した後、所定のアニーリング工程を行って非晶質シリコン薄膜を単結晶シリコン薄膜７０にする。
【００３９】
アニーリング工程は約６００℃以下の低温ファーネスアニーリング工程または熱負担の少ないレーザアニーリング工程で行う。低温ファーネスアニーリング工程またはレーザアニーリング工程は、３次元積層構造の製造時に有利である。単結晶シリコン薄膜７０の上部には通常の工程を経て第２ゲート酸化膜７１及び第２ゲート７２を所定のパターンで形成する。
【００４０】
その後、イオン注入工程で単結晶シリコン薄膜７０にソース／ドレイン７３を形成して第２ゲート酸化膜７１、第２ゲート７２及びソース／ドレイン７３からなる負荷トランジスタを製造する。第２ゲート７２の下部の単結晶シリコン薄膜７０は負荷トランジスタのチャネル領域７４になる。
【００４１】
本発明では、シードとして使用した単結晶シリコン柱を負荷トランジスタのボディコンタクトとすることにより、サブスレッショルド電流(subthreshold current)を減少させることができる。
【００４２】
即ち、駆動トランジスタのドレイン６７と負荷トランジスタのドレイン７３とを連結するコンタクトプラグをＳＰＣプラグＥとして活用すると共に、ボディコンタクトのために別にｎウェル６４を形成した後、これをＳＰＣプラグＤとして活用することができる。この場合は上部ゲート(Top gate)ＴＦＴ構造であるが、既存の積層ＳＲＡＭの場合と同様に、下部ゲート(Bottom gate)またはダブルゲート(double gate)ＴＦＴにも実現することが可能である。
【００４３】
【発明の効果】
上述したように、本発明は、単結晶の駆動トランジスタ上部の層間絶縁膜上に非晶質シリコンの固相結晶化を用いて単結晶シリコン薄膜を形成し、単結晶シリコン薄膜に単結晶シリコン薄膜トランジスタを形成して負荷トランジスタとして使用し、駆動トランジスタのドレインと負荷トランジスタのドレインとを連結するコンタクトプラグをＳＰＣプラグとして活用することにより、面積損失及び追加費用なく高性能、高集積の３次元積層ＳＲＡＭ製作が可能であり、ＳＰＣプラグのための領域を別に作るとしても、これを負荷トランジスタのボディコンタクトとして活用することにより、素子特性を向上させることができる。
【図面の簡単な説明】
【図１】ＳＲＡＭの構造を説明するための回路図である。
【図２】（ａ）〜（ｄ）は単結晶シリコン薄膜を形成する方法の第１実施例を説明するための素子の断面図である。
【図３】（ａ）〜（ｅ）は単結晶シリコン薄膜を形成する方法の第２実施例を説明するための素子の断面図である。
【図４】（ａ）〜（ｃ）は本発明に係る半導体素子の薄膜トランジスタ製造方法を説明するために順次示す素子の断面図である。
【図５】（ａ）〜（ｃ）は本発明に係る半導体素子の薄膜トランジスタ製造方法を説明するために順次示す素子の断面図である。
【図６】本発明に係る半導体素子の薄膜トランジスタ製造方法の他の実施例を説明するための素子の断面図である。
【符号の説明】
２１、３１、４１、６１  半導体基板
２２、４７、６９  層間絶縁膜
３２  第１絶縁膜
２３、３３  フォトレジストパターン
３４  第２絶縁膜
２４、３５、５０  非晶質シリコン薄膜
２５、３６、５１、７０  単結晶シリコン薄膜
４２、６２  フィールド酸化膜
４３、６３  ｐウェル
４４、６５、７１  第１ゲート酸化膜
４５、６６、７２  第１ゲート
４６、６７  ソース／ドレイン
４８  第２ゲート
４９  第２ゲート酸化膜
５２、７３  ソース／ドレイン
５３、７４  チャネル領域
６４  ｎウェル
６８  ｐ型接合領域
Ａ  非晶質シリコン柱
Ｂ  単結晶シリコン柱
Ｃ、Ｄ、Ｅ  固相結晶化プラグ
ＴD  駆動トランジスタ
ＴL  負荷トランジスタ
【図１】
0004087107.tif 000002
【図２】
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【図３】
0004087107.tif 000004
【図４】
0004087107.tif 000005
【図５】
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【図６】
0004087107.tif 000007