(57)【特許請求の範囲】
【請求項１】
所定時間長のスイープ期間に対応する単位スイープ波形を生成するための複数の波形パラメータデータを複数組記憶可能な波形パラメータデータメモリと、前記波形パラメータデータを所定の時間長の更新時間毎に前記波形パラメータデータメモリから読み出すためのアドレスデータを生成するアドレス生成回路とを備え、前記波形パラメータデータメモリから前記更新時間毎に順次読み出した前記複数の波形パラメータデータに基づいて、複数の前記スイープ期間にそれぞれ対応する複数の前記単位スイープ波形のつなぎ合わせ波形を生成可能に構成された波形生成装置において、
前記各スイープ期間毎の前記各更新時間を、前記所定時間長が短時間の当該スイープ期間については短い時間に、当該所定時間長が長時間の当該スイープ期間については長い時間となるように互いに異なる時間に設定可能に構成されていることを特徴とする波形生成装置。
【請求項２】
前記スイープ期間における前記アドレスデータの更新回数、および前記更新時間を前記各スイープ期間毎に記憶するシーケンスメモリと、前記シーケンスメモリに記憶されている前記更新時間に基づいて前記アドレスデータを更新させるための更新用クロック信号を生成するクロック信号生成回路とを備え、前記アドレス生成回路は、前記アドレスデータの更新回数および前記更新用クロック信号の入力数に基づいて前記アドレスデータを生成することを特徴とする請求項１記載の波形生成装置。
【請求項３】
前記シーケンスメモリは、前記単位スイープ波形の繰返し生成数を記憶し、前記アドレス生成回路は、前記単位スイープ波形の繰返し生成時において、当該単位スイープ波形についての前記アドレスデータを前記シーケンスメモリに記憶されている前記繰返し生成数に応じて繰返し生成することを特徴とする請求項２記載の波形生成装置。
【請求項４】
前記複数のスイープ期間のそれぞれに対応する前記所定時間長が設定された際に、所定の規則に従って前記更新時間を決定する更新時間決定部を備えていることを特徴とする請求項１から３のいずれかに記載の波形生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、正弦波や矩形波などの各種の波形を生成する波形生成装置に関し、詳しくは、生成波形の周波数、振幅およびオフセット電圧などの波形パラメータを時間の経過に応じて変化させるスイープ機能を備えた波形生成装置に関するものである。
【０００２】
【従来の技術】
ＡＢＳセンサやモータなどの特性を検査するために、設定したスイープ期間内において、設定した波形パラメータデータに従って周波数や振幅などが順次変化するスイープ波形を必要とすることがある。この種の特性検査時などにおいて用いられる波形生成装置として、図６に示す波形生成装置７１が従来から知られている。この波形生成装置７１では、例えば、図５に示すスイープ波形のアナログ出力信号ＳO を生成可能に構成されている。具体的には、波形生成装置７１は、ＣＰＵ７２と、各種データやＣＰＵ７２の演算結果を一時的に記憶するＲＡＭ７３と、１μＳの基準クロックＳKRを生成する基準クロック生成部７４と、周波数データＤf を読み出すためのアドレスデータＤA を生成するアドレス生成回路７５と、周波数データＤf を記憶する周波数データメモリ２１と、周波数データＤf に基づいて正弦波のアナログ信号ＳA を生成するＤＤＳ２４と、不要周波数成分を除去してアナログ出力信号ＳO を生成するＬＰＦ３１と、アナログ出力信号ＳO を出力するためのコネクタ１８と、表示部７８とを備えている。また、アドレス生成回路７５は、プログラマブルカウンタ７６およびアドレスカウンタ７７を備えて構成されている。
【０００３】
この波形生成装置７１では、所望スイープ波形の生成順序であるスイープシーケンスを指定する際には、まず、図外の操作部を操作することにより、図７に示すスイープシーケンス入力用画面８１を表示部７８に表示させる。次いで、スイープシーケンス入力用画面８１上において、マウスを使用してスイープシーケンスを指定する。具体的には、まず、スイープシーケンス入力用画面８１における更新時間設定用表示部８２に周波数データＤf の更新時間を設定する。この場合、更新時間とは、アドレス生成回路７５によってアドレスデータＤA が更新される時間、つまり周波数データメモリ２１によって出力される周波数データＤf の出力周期をいう。したがって、アナログ出力信号ＳO がある程度細かな刻みのステップ周波数で滑らかに変化するように、ある程度短時間に設定する。この際に、更新時間を１ｍＳに設定したものとする。
【０００４】
次いで、スイープシーケンス入力用画面８１における最初の０行に、第１のスイープ期間Ｔ１におけるスイープ波形の開始周波数（この例では、１０ＭＨｚ）を入力し、次いで、第２行に、第１のスイープ期間Ｔ１におけるスイープ波形の終了周波数（第２のスイープ期間Ｔ２におけるスイープ波形の開始周波数でもあり、この例では１ＭＨｚ）を入力する。次に、オペレータは、第１のスイープ期間Ｔ１における周波数データＤf の更新回数およびスイープ時間を第１行の中欄および右欄にそれぞれ設定する。この場合、更新回数は、スイープ時間（１Ｓ）を既設定の更新時間（１ｍＳ）で除算した値（この例では１０００回）となる。
【０００５】
この時点で、第１のスイープシーケンス条件が決定され、この際には、ＣＰＵ７２は、第１のスイープ期間Ｔ１における更新回数データと、更新時間データとをＲＡＭ７３に記憶させる。同時に、ＣＰＵ７２は、開始周波数、終了周波数および更新回数に基づいて、更新時毎の周波数データＤf を生成して周波数データメモリ２１に記憶させる。同様にして、第２のスイープ期間Ｔ２についてのスイープシーケンス条件を入力する。この際にも、ＣＰＵ７２は、更新回数データをＲＡＭ７３に記憶させると共に、更新時毎の周波数データＤf を生成して周波数データメモリ２１に記憶させる。同様にして、第３のスイープ期間Ｔ３および第４のスイープ期間Ｔ４についての各スイープシーケンス条件を入力する。これにより、第１〜第４のスイープシーケンスにおける更新時間データおよび更新回数データがＲＡＭ７３によって記憶され、かつ第１〜第４のスイープシーケンスにおける周波数データＤf が周波数データメモリ２１によって記憶される。
【０００６】
第４のスイープ期間Ｔ４のスイープシーケンス条件が入力された時点で、スイープシーケンス全体としてのスイープ期間および更新回数がそれぞれ８Ｓおよび８０００回となる。この場合、周波数データメモリ２１は、３２Ｋバイトの記憶容量を有しており、１つの周波数データＤf が４バイトで構成されているため、８Ｋデータが記憶可能となっている。したがって、この時点で、周波数データメモリ２１の記憶残容量がなくなるため、これ以上のスイープシーケンス条件の入力が禁止される。
【０００７】
この際に、所望するすべてのスイープ期間についてのスイープシーケンス条件が設定されていない状態でスイープシーケンス条件の入力が禁止されたときには、オペレータは、周波数データＤf が８Ｋデータ以内に収まるように、更新時間設定用表示部８２上の更新時間をより長い時間に変更する。次いで、既設定のスイープシーケンス条件をクリアした後、すべてのスイープ期間についてのスイープシーケンス条件を設定し直す。これにより、更新回数が減少するため、所望するすべてのスイープ期間についてのスイープシーケンス条件を設定することができる。
【０００８】
一方、スイープシーケンス実行時には、ＣＰＵ７２が、まず、更新時間データＤR1をＲＡＭ７３から読み出してプログラマブルカウンタ７６に出力すると共に、第１のスイープ期間Ｔ１における更新回数データＤRD1 をアドレスカウンタ７７に出力する。次いで、プログラマブルカウンタ７６は、基準クロックＳKRの入力数をカウントし、カウント値が１０００回に達する都度（つまり１ｍＳに達する都度）、更新用クロック信号ＳDR1 をアドレスカウンタ７７に出力する。次に、アドレスカウンタ７７が、更新用クロック信号ＳDR1 に同期してアドレスデータＤA を順次出力する。これにより、そのアドレスデータＤA のアドレスに記憶されている周波数データＤf が周波数データメモリ２１から順次出力され、ＤＤＳ２４が、各周波数データＤf に応じた周波数のアナログ信号ＳA を生成する。この結果、ＬＰＦ３１が、スイープ波形のアナログ出力信号ＳO を出力する。
【０００９】
この結果、図５に示すように、第１のスイープ期間Ｔ１の開始時ｔ０において１０ＭＨｚのアナログ出力信号ＳO が出力され、その後、周波数が更新時間毎に単調低下し、第１のスイープ期間Ｔ１の終了時ｔ１には、１ＭＨｚのアナログ出力信号ＳO が出力される。同様にして、第２のスイープ期間Ｔ２〜第４のスイープ期間Ｔ４において、設定されたスイープシーケンス条件に応じた周波数のアナログ出力信号ＳO が出力される。
【００１０】
【発明が解決しようとする課題】
ところが、従来の波形生成装置７１には、以下の問題点がある。
第１に、従来の波形生成装置７１では、更新時間設定用表示部８２上で更新時間が設定されると、すべてのスイープ期間についての更新時間が同一の時間で画一的に設定されるために問題が生じる。つまり、長時間の（例えば、３Ｓ）スイープ期間に対応するスイープ波形と、短時間の（例えば、１００ｍＳ）スイープ期間に対応するスイープ波形とが同一の更新時間で更新されている。したがって、スイープ期間が短時間のスイープ波形は、周波数データＤf の総データ数が少なくなる結果、滑らかにスイープしない粗い波形となる。このため、従来の波形生成装置７１には、スイープシーケンスの設定条件によっては、スイープ波形の滑らかさが低下することがあるという問題点がある。
【００１１】
第２に、従来の波形生成装置７１では、周波数データＤf の総データ数が周波数データメモリ２１のメモリ容量を超えないように、オペレータ自身が確認しつつ、スイープシーケンス条件を設定する必要がある。この場合、必要とされるすべてのスイープシーケンス条件を漏れなく設定するためには、スイープシーケンス条件の設定に先立ち、オペレータは、まず、更新時間の予測、および予測した更新時間に基づいて決定される周波数データＤf の総データ数の計算を行わなければならない。このため、従来の波形生成装置７１には、スイープシーケンス条件の設定が煩雑かつ困難であるという問題点がある。
【００１２】
本発明は、かかる問題点に鑑みてなされたものであり、滑らかなスイープ波形を生成可能な波形生成装置を提供することを主目的とし、スイープシーケンス条件を容易かつ短時間で設定可能な波形生成装置を提供することを主目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成すべく請求項１記載の波形生成装置は、所定時間長のスイープ期間に対応する単位スイープ波形を生成するための複数の波形パラメータデータを複数組記憶可能な波形パラメータデータメモリと、波形パラメータデータを所定の時間長の更新時間毎に波形パラメータデータメモリから読み出すためのアドレスデータを生成するアドレス生成回路とを備え、波形パラメータデータメモリから更新時間毎に順次読み出した複数の波形パラメータデータに基づいて、複数のスイープ期間にそれぞれ対応する複数の単位スイープ波形のつなぎ合わせ波形を生成可能に構成された波形生成装置において、各スイープ期間毎の各更新時間を、所定時間長が短時間のスイープ期間については短い時間に、所定時間長が長時間のスイープ期間については長い時間となるように互いに異なる時間に設定可能に構成されていることを特徴とする。
【００１４】
この波形生成装置では、アドレス生成回路によって生成されるアドレスデータの更新時間、言い替えれば、波形パラメータデータを波形パラメータデータメモリから読み出す際の更新時間が、各スイープ期間毎に設定される。したがって、短時間のスイープ期間の更新時間については短い時間に設定し、長時間のスイープ期間の更新時間については長い時間（短時間のスイープ期間の更新時間とは異なる時間）に設定することができる。このように設定することにより、短時間のスイープ期間についてのスイープ波形は、滑らかなスイープ波形となり、長時間のスイープ期間についてのスイープ波形は、十分に滑らかなスイープ波形となる。しかも、短時間のスイープ期間についての波形パラメータデータ数はそれほど増加せず、長時間のスイープ期間についての波形パラメータデータ数は低減する。したがって、波形パラメータデータの総データ数を低減することができるため、波形パラメータデータメモリの容量を低減できる。逆に、波形パラメータデータメモリの容量を従来の波形生成装置７１における周波数データメモリ２１と同一にした場合には、記憶可能な波形パラメータデータの総データ数を増加させることが可能となる。
【００１５】
請求項２記載の波形生成装置は、請求項１記載の波形生成装置において、スイープ期間におけるアドレスデータの更新回数、および更新時間を各スイープ期間毎に記憶するシーケンスメモリと、シーケンスメモリに記憶されている更新時間に基づいてアドレスデータを更新させるための更新用クロック信号を生成するクロック信号生成回路とを備え、アドレス生成回路は、アドレスデータの更新回数および更新用クロック信号の入力数に基づいてアドレスデータを生成することを特徴とする。
【００１６】
この波形生成装置では、スイープシーケンス条件が設定されると、シーケンスメモリが、スイープ期間におけるアドレスデータの更新回数、および更新時間を各スイープ期間毎に記憶する。一方、スイープシーケンス実行時には、クロック信号生成回路が、シーケンスメモリに記憶されている更新時間に基づいてアドレスデータ更新用の更新用クロック信号を生成し、アドレス生成回路が、アドレスデータの更新回数および更新用クロック信号の入力数に基づいてアドレスデータを生成する。したがって、スイープシーケンスの実行は、シーケンスメモリに記憶されたアドレスデータの更新回数および更新時間を含むシーケンスデータで管理され、ハード的に処理される。このため、ソフト的に処理する場合と比較して、スイープシーケンスを極めて短時間で処理することが可能となる。
【００１７】
請求項３記載の波形生成装置は、請求項２記載の波形生成装置において、シーケンスメモリは、単位スイープ波形の繰返し生成数を記憶し、アドレス生成回路は、単位スイープ波形の繰返し生成時において、単位スイープ波形についてのアドレスデータをシーケンスメモリに記憶されている繰返し生成数に応じて繰返し生成することを特徴とする。
【００１８】
この波形生成装置では、アドレス生成回路が、シーケンスメモリに記憶されている単位スイープ波形の繰り返し生成数に応じて、そのスイープ波形を繰り返し生成する。したがって、同一のスイープ波形についての波形パラメータデータを波形パラメータデータメモリに重複して記憶させる必要がないため、波形パラメータデータの総データ数を低減できると共に、そのメモリ空間を有効に活用することが可能となる。
【００１９】
請求項４記載の波形生成装置は、請求項１から３のいずれかに記載の波形生成装置において、複数のスイープ期間のそれぞれに対応する所定時間長が設定された際に、所定の規則に従って更新時間を決定する更新時間決定部を備えていることを特徴とする。
【００２０】
この波形生成装置では、オペレータによってスイープ期間が設定されると、更新時間が所定の規則に従って自動的に決定される。この場合、短時間のスイープ期間の更新時間については短い時間に決定し、長時間のスイープ期間の更新時間については長い時間に決定するのが望ましい。また、更新時間が自動的に決定されることで、更新回数も自動演算することが可能となる。このように、更新時間が自動的決定され、更新回数が自動演算されることにより、煩雑かつ困難な更新時間の予測作業および更新回数の計算作業が回避される。
【００２１】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係る波形生成装置の好適な実施の形態について説明する。
【００２２】
波形生成装置１は、正弦波や矩形波などの標準波形および任意波形を生成する波形生成機能、並びに、波形の周波数、振幅およびオフセット電圧を含む波形パラメータを同時にスイープさせるスイープシーケンス機能を実現可能に構成されている。具体的には、波形生成装置１は、図１に示すように、ＣＰＵ２、表示入力部３、操作部４、フロッピーディスクドライブ５、ＲＯＭ６、ＲＡＭ７、基準クロック生成部８、および出力部９を備えている。
【００２３】
ＣＰＵ２は、本発明における更新時間決定部に相当し、後述するように更新時間を決定すると共に、表示入力部３または操作部４において設定された波形生成命令やスイープシーケンス条件に従って各部および各回路の動作を制御する。表示入力部３は、特に限定されないが、タッチパネルが配設されたＬＣＤパネルを備え、スイープシーケンス条件入力用画面４１（図４参照）などをＬＣＤパネルに表形式で表示する。操作部４は、各種スイッチやシャトルダイヤルなどを備え、波形生成に関する各種の設定が可能に構成されている。フロッピーディスクドライブ５は、フロッピーディスクに対して波形生成用の各種データの書き込みや読み込みが可能に構成されている。ＲＯＭ６は、ＣＰＵ２の動作プログラムを記憶する。また、ＲＡＭ７は、ＣＰＵ２の演算結果、後述する波形生成用の各種データ、任意波形データメモリ２９のスタートアドレスデータＤS およびエンドアドレスデータＤE などを一時的に記憶する。
【００２４】
出力部９は、図１に示すように、本発明におけるクロック信号生成回路に相当するプログラマブルカウンタ１１、本発明におけるアドレス生成回路に相当するアドレスカウンタ１２、波形生成部１３、シーケンス回路１４、およびアナログ出力信号ＳO を出力するコネクタ１８を備え、ＣＰＵ２から出力される波形生成用の各種データに従って所定の波形を生成する。また、シーケンス回路１４は、シーケンスカウンタ１５、シーケンスメモリ１６およびループカウンタ１７から構成されている。
【００２５】
プログラマブルカウンタ１１は、シーケンスメモリ１６から出力される更新時間データＤR に基づいて、アドレスカウンタ１２に対してアドレスデータＤAPを更新させるための更新用クロック信号ＳDRを生成する。具体的には、例えば、３秒（本発明における所定時間長の一例）のスイープ期間で１波形をスイープするスイープシーケンス条件が設定されたときには、ＣＰＵ２が、更新回数を１０００回に決定した場合、そのスイープ期間３秒を１０００分割演算することにより３ｍＳ（本発明における所定の時間長の一例）の更新時間に規定し、その更新時間データＤR をシーケンスメモリ１６に記憶させる。この場合には、プログラマブルカウンタ１１は、基準クロック生成部８から出力される１μＳの基準クロックＳKRの入力数が３０００回に達した都度、更新用クロック信号ＳDRを生成する。なお、更新用クロック信号ＳDRの周期は、後述するように、１μＳ〜６５．５ｍＳの範囲内で１μＳ刻みで決定される。また、本明細書では、アドレスデータＤAPとは、後述する波形生成部１３内の周波数データメモリ２１、振幅データメモリ２２およびオフセットデータメモリ２３から周波数データＤf 、振幅データＤa およびオフセット電圧データＤO をそれぞれ読み出す際のアドレスデータの総称とする。
【００２６】
アドレスカウンタ１２は、プログラマブルカウンタ１１から出力される更新用クロック信号ＳDRに同期してアドレス値を順次インクリメントすることによりアドレスデータＤAPを生成する。波形生成部１３は、その構成については後述するが、アドレスカウンタ１２から出力されるアドレスデータＤAPに従って標準波形や任意波形を生成する。
【００２７】
シーケンス回路１４は、複数波形のつなぎ合わせやルーピングを制御する。シーケンス回路１４内のシーケンスメモリ１６は、表示入力部３のＬＣＤパネルに表示されたスイープシーケンス入力用画面４１上で条件設定されたスイープシーケンスデータＤSPを記憶し、そのスイープシーケンスデータＤSPは、スイープシーケンスの実行に先立ってＣＰＵ２によって書き込まれる。シーケンスカウンタ１５は、ループカウンタ１７から出力されるキャリー信号ＳC に従ってアドレスデータＤRAを出力することにより、シーケンスメモリ１６に対して、そのアドレスに記憶されている更新回数データＤRDをアドレスカウンタ１２に出力させる。ループカウンタ１７は、シーケンスメモリ１６から出力されるループデータＤRPを記憶すると共に、アドレスカウンタ１２からのキャリー信号ＳC の出力回数をカウントし、その出力回数がループデータＤRPの値に等しくなるようにスイープシーケンス実行時における同一波形の繰返しスイープ回数を制御する。
【００２８】
このシーケンス回路１４では、例えば、スイープシーケンス条件１として、スイープ時間３秒、更新回数１０００回およびループ回数２回が設定され、スイープシーケンス条件２として、スイープ時間５秒、更新回数１０００回およびループ回数１回が設定された場合、まず、ＣＰＵ２が、スイープシーケンスデータＤSPを出力することにより、第１スイープシーケンスデータ（３ｍ、１０００、２）および第２スイープシーケンスデータ（５ｍ、１０００、１）をシーケンスメモリ１６の例えばアドレス００１，００２に順次書き込む。次いで、シーケンスカウンタ１５が、アドレス００１に対応するアドレスデータＤRAをシーケンスメモリ１６に出力する。これにより、シーケンスメモリ１６は、そのアドレス００１に記憶されている更新時間データＤR （３ｍＳ）、更新回数データＤRD（１０００回）およびループデータＤRP（２回）を、プログラマブルカウンタ１１、アドレスカウンタ１２およびループカウンタ１７にそれぞれ出力する。
【００２９】
次いで、プログラマブルカウンタ１１は、基準クロックＳKRの入力クロック数が３０００個に達する３ｍＳ毎に、更新用クロック信号ＳDRをアドレスカウンタ１２に出力する。一方、アドレスカウンタ１２は、波形生成部１３に対するアドレスデータＤAPの出力処理を実行する。この処理では、アドレスカウンタ１２は、更新用クロック信号ＳDRが入力される毎にアドレスデータＤAPをインクリメントしつつ波形生成部１３に出力する。この後、アドレスカウンタ１２は、更新用クロック信号ＳDRの入力クロック数が１０００回の更新回数に達したときにキャリー信号ＳC をループカウンタ１７に出力すると共にアドレスデータＤAPを初期値にリセットする。その後、アドレスカウンタ１２は、カウント動作を再開し、更新用クロック信号ＳDRの入力クロック数が１０００回に達したときに、キャリー信号ＳC をループカウンタ１７に出力する。この結果、アドレスデータＤAPの出力処理が２回行われる。
【００３０】
一方、ループカウンタ１７は、ループデータＤRPで特定される回数のキャリー信号ＳC がアドレスカウンタ１２から出力されたときに、キャリー信号ＳC をシーケンスカウンタ１５に出力する。これにより、シーケンスカウンタ１５が、アドレスデータＤRAをインクリメントしてシーケンスメモリ１６に出力する。この結果、シーケンスメモリ１６は、次のアドレス００２に記憶されている更新時間データＤR （５ｍＳ）、更新回数データＤRD（１０００回）およびループデータＤRP（１回）を、プログラマブルカウンタ１１、アドレスカウンタ１２およびループカウンタ１７にそれぞれ出力する。この際には、出力部９では、スイープシーケンス条件１のスイープシーケンスと同様にして、波形生成部１３に対するアドレスデータＤAPの出力処理を１回だけ実行する。この結果、出力部９の波形生成部１３において、設定されたスイープシーケンス条件１，２に応じたスイープ波形が順次生成される。
【００３１】
波形生成部１３は、図２に示すように、周波数データメモリ２１、振幅データメモリ２２、オフセットデータメモリ２３、ＤＤＳ２４、ＬＰＦ２５、ＴＴＬ変換回路２６、レベル変換回路２７、任意波形用アドレス生成回路２８、任意波形データメモリ２９、Ｄ／Ａ変換回路３０、ＬＰＦ３１、Ｄ／Ａ変換回路３２，３３、信号切替器３４、乗算器３５、加算器３６およびバッファアンプ３７を備えている。
【００３２】
周波数データメモリ２１は、スイープシーケンス実行時などにおいてＤＤＳ２４に対して生成させる正弦波の周波数データＤf を例えば６４Ｋデータ記憶可能な記憶容量を有している。具体的には、スイープシーケンス入力画面４１上でスイープシーケンス条件が設定されると、ＣＰＵ２が、そのスイープシーケンスデータＤSPに応じた波形パラメータデータＤP を出力し、その際に、周波数データメモリ２１は、波形パラメータデータＤP のうちの周波数データＤf を記憶する。なお、周波数データＤf は、例えば、１０ｍＨｚ分解能で１０ｍＨｚ〜１０ＭＨｚまでの範囲を特定可能に規定されている。
【００３３】
振幅データメモリ２２は、ＣＰＵ２から出力される波形パラメータデータＤP のうち、生成波形の振幅値についての振幅データＤa を記憶する。また、オフセットデータメモリ２３は、ＣＰＵ２から出力される波形パラメータデータＤP のうち、生成波形の直流オフセット電圧についてのオフセット電圧データＤO を記憶する。なお、周波数データメモリ２１、振幅データメモリ２２およびオフセットデータメモリ２３が本発明における波形パラメータデータメモリに相当する。ＤＤＳ２４は、周波数データメモリ２１から出力される周波数データＤf に応じた周波数の正弦波やスイープ波形ＷS をディジタル処理で生成する。ＬＰＦ２５は、ＤＤＳ２４によって生成された正弦波信号をろ波する。ＴＴＬ変換回路２６は、ＬＰＦ２５から出力された正弦波をＴＴＬレベルに変換することにより矩形波の基準クロック信号ＣＫを生成する。また、レベル変換回路２７は、ＴＴＬ変換回路２６から出力された矩形波の信号レベルをレベル変換することにより、例えば±１０Ｖの矩形波によるパターンデータを生成する。
【００３４】
任意波形用アドレス生成回路２８は、ＴＴＬ変換回路２６から出力される基準クロック信号ＣＫに同期してアドレス値をインクリメントすることにより、任意波形データメモリ２９から波形データＤW を読み出す際のアドレスデータＤA を生成する。任意波形データメモリ２９は、ユーザーが任意波形についての波形データＤW を自由に書き込み可能に構成されており、例えば、波形データＤW が記録されたフロッピーディスクがフロッピーディスクドライブ５に挿入された際に、ＣＰＵ２によって転送される波形データＤW を記憶する。Ｄ／Ａ変換回路３０は、任意波形データメモリ２９から出力される波形データＤW をディジタル−アナログ変換することによりアナログ信号ＳA を生成する。ＬＰＦ３１は、カットオフ周波数可変型の二次ローパスフィルタで構成され、入力したアナログ信号ＳA に含まれている基準クロック信号ＣＫの信号成分やノイズ成分を除去することによりスムージングフィルタとして機能する。Ｄ／Ａ変換回路３２は、振幅データメモリ２２から出力される振幅データＤa をディジタル−アナログ変換することにより生成したアナログ電圧信号を乗算器３５に出力し、Ｄ／Ａ変換回路３３は、オフセットデータメモリ２３から出力されるオフセット電圧データＤO をディジタル−アナログ変換することにより生成したオフセット電圧信号を加算器３６に出力する。
【００３５】
この波形生成部１３では、例えば、スイープ波形ＷS を生成する際には、アドレスカウンタ１２から出力されるアドレスデータＤAPに従い、周波数データメモリ２１、振幅データメモリ２２およびオフセットデータメモリ２３が、周波数データＤf 、振幅データＤa およびオフセット電圧データＤO をそれぞれ出力する。これにより、ＤＤＳ２４が、その周波数データＤf に応じた周波数のスイープ波形ＷS を生成し、信号切替器３４を介してスイープ波形ＷS を乗算器３５に出力する。同時に、Ｄ／Ａ変換回路３２から出力されたアナログ電圧信号が乗算器３５に出力され、乗算器３５が、スイープ波形ＷS とアナログ電圧信号とを互いに乗算することによりスイープ波形ＷS の振幅値を制御する。また、Ｄ／Ａ変換回路３３から出力されたオフセット電圧信号が加算器３６に出力され、加算器３６が、乗算器３５から出力されたスイープ波形ＷS にオフセット電圧信号を加算することによりスイープ波形のアナログ出力信号ＳO を生成する。次いで、バッファアンプ３７がアナログ出力信号ＳO を緩衝増幅してコネクタ１８に出力する。
【００３６】
一方、任意波形を生成する際には、アドレスカウンタ１２から出力されるアドレスデータＤAPに従い、周波数データメモリ２１が周波数データＤf を出力することにより、ＤＤＳ２４が所定周波数の正弦波を生成する。次いで、ＴＴＬ変換回路２６が、その正弦波をＴＴＬレベルに変換することにより基準クロック信号ＣＫを生成して任意波形用アドレス生成回路２８に出力する。同時に、ＣＰＵ２が、任意波形用アドレス生成回路２８に対して、スタートアドレスデータＤS およびエンドアドレスデータＤE を出力し、任意波形用アドレス生成回路２８は、これらの入力した各データおよび基準クロック信号ＣＫに基づいてアドレスデータＤA を生成して任意波形データメモリ２９に出力する。この結果、任意波形データメモリ２９がアドレスデータＤA に応じた波形データＤW を順次出力し、Ｄ／Ａ変換回路３０が、波形データＤW をディジタル−アナログ変換することにより任意波形のアナログ信号ＳA を生成する。この場合、アナログ信号ＳA は、ＬＰＦ３１および信号切替器３４を介して乗算器３５に入力され、乗算器３５によって定数１が乗算されると共に加算器３６によって値０のオフセット電圧信号が加算され、この後、バッファアンプ３７によって緩衝増幅されることによりアナログ出力信号ＳO としてコネクタ１８に出力される。
【００３７】
次に、主としてスイープシーケンス実行の際の条件設定方法および波形生成装置１の全体的な動作について、図３，４を参照して説明する。なお、以下、周波数のみをスイープさせるスイープシーケンスの際の周波数データＤf についての更新時間の決定処理、およびそのデータ数の演算処理を代表して説明する
【００３８】
まず、図４に示すスイープシーケンス入力用画面４１上において、００１行に第１のスイープ期間のスイープ時間（１Ｓ）、開始周波数（１０ＭＨｚ）、終了周波数（１ＭＨｚ）およびループ回数（２回）が設定されると、ＣＰＵ２は、図３に示すデータ作成処理を実行する。この処理では、ＣＰＵ２は、スイープ時間についての設定時間（本発明における所定時間長に相当する）に応じて更新時間を決定する。具体的には、ＣＰＵ２は、最初に、設定されたスイープ時間が、１ｍＳ未満、１ｍＳ〜６．５５３６Ｓ、および６．５５３７Ｓ以上のいずれであるかを判別する（ステップ５１）。次いで、ＣＰＵ２は、１ｍＳ未満のときには、更新時間を１μＳに決定すると（ステップ５２）共に、周波数データＤf のデータ数を演算する。この場合、ＣＰＵ２は、スイープ時間を更新時間で除算することによってデータ数を求める。また、設定時間が１ｍＳ〜６．５５３６Ｓのときには、ＣＰＵ２は、設定時間を１０００で除算した時間に決定し（ステップ５３）、その際のデータ数を演算する。さらに、６．５５３７Ｓ以上のときには、ＣＰＵ２は、６５５３６μＳに決定し（ステップ５４）、その際のデータ数を演算する。また、ＣＰＵ２は、ステップ５３において、決定した更新時間が（６．５５３７／２）Ｓよりも長い時間になるときには、００１行に対応するフラグに値１を書き込む。
【００３９】
上記した処理と同様にして、すべての行（この例では００１行〜００３行）についての処理が行われた後、さらに決定ボタン４２が操作されたときには、ＣＰＵ２は、全行の演算を終了したものと判別し（ステップ５５）、周波数データＤf の総データ数が６４Ｋデータ以内か否かを判別する（ステップ５６）。この例では、６４Ｋデータ以内であるため、ＣＰＵ２は、このデータ作成処理を正常終了する（ステップ５７）。この後、ＣＰＵ２は、００１行〜００３行をそれぞれ第１スイープシーケンス条件〜第３スイープシーケンス条件とし、各スイープシーケンスデータＤSP（更新時間、更新回数、ループ数）をシーケンスメモリ１６に転送して記憶させる。
【００４０】
一方、総データ数が６４Ｋデータを超えるときには、全行のデータ数が分割不可能か否かを判別する（ステップ５８）。この場合、データ数の分割とは、各行における既決定のデータ数を値２で除算することによってデータ数を半減させることを意味する。また、分割できる行は、上記したステップ５３においてフラグに値１が書き込まれなかった行、および分割後のデータ数が例えば１０以上となる行に限られる。この結果、分割可能な行を限定することにより、各スイープ期間におけるデータ数の低下防止、つまりスイープ波形の滑らかさの低下を防止することができる。全行にフラグ１が書き込まれているときには、総データ数が６４Ｋデータを超えるものと判別し、ＣＰＵ２は、表示入力部３にその旨を表示して、このデータ作成処理をエラー終了する（ステップ５９）。
【００４１】
分割可能な行が存在すると判別した場合（ステップ６０）には、ＣＰＵ２は、その行に対応する更新時間を２倍の時間長に決定した後、既設定のデータ数の半数を新たなデータ数とする（ステップ６１）。この後、ＣＰＵ２は、フラグの更新を実行し（ステップ６２）、この処理では、新たに決定した更新時間が（６．５５３７／２）Ｓよりも長い時間になるときには、その行に対応するフラグに値１を書き込む。次いで、ＣＰＵ２は、更新時間およびデータ数についての全行の演算を終了したか否かを判別し（ステップ６３）、分割可能な行があるときには、さらにステップ６０〜６３を繰り返して実行し、すべての行の演算を終了したと判別したときに、総データ数が６４Ｋデータか否かを再度判別する（ステップ５６）。この後、上記したステップ５６〜６３を繰り返すことにより、このデータ作成処理を正常終了（ステップ５７）またはエラー終了し（ステップ５９）、正常終了のときには、各行に対応する各スイープシーケンスデータＤSP（更新時間、更新回数、ループ数）をシーケンスメモリ１６に転送して記憶させる。
【００４２】
次いで、データ作成処理を正常終了し、かつ操作部４における図外のスイープシーケンス開始スイッチが操作されると、ＣＰＵ２は、シーケンス回路１４に対してスイープシーケンスを実行させる。この際には、シーケンスメモリ１６に記憶されているスイープシーケンスデータＤSPに従い、アドレスカウンタ１２からアドレスデータＤAPが波形生成部１３に出力される。これにより、出力部９のＤＤＳ２４が、アドレスデータＤAPに応じて周波数データメモリ２１から出力される周波数データＤf に従いスイープ波形ＷS を生成する。次いで、このスイープ波形ＷS がＬＰＦ２５、信号切替器３４および乗算器３５を介して加算器３６に入力され、加算器３６からスイープ波形のアナログ出力信号ＳO が出力される。次いで、増幅器３７がアナログ出力信号ＳO を緩衝増幅した後にコネクタ１８に出力する。
【００４３】
なお、本発明は、上記した実施の形態に限定されない。例えば、本発明の実施の形態では、データ作成処理において、更新時間のグループ分け（ステップ５２〜５４）を３つにした例について説明したが、複数であればよく、そのグループ分けの際のスイープ時間長についても、本発明の実施の形態で示した時間に限定されず適宜変更が可能である。さらに、データ数の分割についても２分割に限定されず、値１以上の数で分割することが可能である。
【００４４】
さらに、シーケンス回路１４や出力部９の構成についても、その機能の一部をＣＰＵ２に分担させることもできるし、ＤＳＰなどで構成することもできる。
【００４５】
【発明の効果】
以上のように、請求項１記載の波形生成装置によれば、アドレス生成回路によって生成されるアドレスデータの更新時間を各スイープ期間毎に設定可能に、つまり各スイープ期間毎の各更新時間を、所定時間長が短時間のスイープ期間については短い時間に、所定時間長が長時間のスイープ期間については長い時間となるように互いに異なる時間に設定可能に構成したことにより、設定されたスイープシーケンス条件（特にスイープ時間）に適合して滑らかにスイープするスイープ波形を生成することができる。また、波形パラメータデータの総データ数を低減することができるため、波形パラメータデータメモリの容量を低減できる結果、装置のコストダウンを図ることもできるし、波形パラメータデータメモリの容量を従来の波形生成装置７１における周波数データメモリ２１と同一にした場合には、記憶可能な波形パラメータデータの総データ数を増加させることができる。
【００４６】
また、請求項２記載の波形生成装置によれば、アドレス生成回路が、シーケンスメモリに記憶されているアドレスデータの更新回数および更新用クロック信号の入力数に基づいてアドレスデータを生成することにより、スイープシーケンスがハード的に処理される結果、ソフト的に処理する場合と比較して、スイープシーケンスを極めて短時間で処理することができる。
【００４７】
さらに、請求項３記載の波形生成装置によれば、単位スイープ波形についてのアドレスデータをシーケンスメモリに記憶されている繰返し生成数に応じて繰返し生成することにより、波形パラメータデータメモリに対する同一スイープ波形についての波形パラメータデータの重複記憶を防止できるため、波形パラメータデータの総データ数を低減できると共に、そのメモリ空間を有効に活用することができる。
【００４８】
また、請求項４記載の波形生成装置によれば、更新時間決定部が、所定の規則に従って更新時間を自動的に決定することにより、オペレータは、煩雑かつ困難な更新時間の予測作業および更新回数の計算作業を回避することができるため、スイープシーケンス条件を容易かつ短時間で設定することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に係る波形生成装置１のブロック図である。
【図２】  波形生成装置１における波形生成部１３のブロック図である。
【図３】  波形生成装置１におけるデータ作成処理のフローチャートである。
【図４】  スイープシーケンス入力用画面４１の画面図である。
【図５】  スイープ波形であるアナログ出力信号ＳO の信号波形図である。
【図６】  従来の波形生成装置７１のブロック図である。
【図７】  従来の波形生成装置７１におけるスイープシーケンス入力用画面８１の画面図である。
【符号の説明】
１  波形生成装置
２  ＣＰＵ
９  出力部
１１  プログラマブルカウンタ
１２  アドレスカウンタ
１３  波形生成部
１４  シーケンス回路
１５  シーケンスカウンタ
１６  シーケンスメモリ
１７  ループカウンタ
２１  周波数データメモリ
２２  振幅データメモリ
２３  オフセットデータメモリ
２４  ＤＤＳ
Ｄa   振幅データ
ＤAP  アドレスデータ
Ｄf   周波数データ
ＤO   オフセット電圧データ
ＤP   波形パラメータデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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