(57)【特許請求の範囲】
【請求項１】
第１記憶装置と、
第２記憶装置と、
外部から命令と共に入力される第１アドレスに関わらず前記第１記憶装置を選択する第１動作と、前記第１アドレスと内部に記憶された第２アドレスとが一致している場合に前記第１記憶装置を選択する第２動作とを行う第１デコーダと、
前記第１アドレスに関わらず前記第２記憶装置を選択する第３動作と、前記第１アドレスと内部に記憶された第３アドレスとが一致している場合に前記第２記憶装置を選択する第４動作とを行う第２デコーダと、
前記命令が入力された場合に前記第１デコーダに前記第１動作を行わせる第１設定と、
前記命令が入力された場合に前記第１デコーダに前記第２動作を行わせる第２設定のいずれかに設定される第１レジスタと、
前記命令が入力された場合に前記第２デコーダに前記第３動作を行わせる第３設定と、前記命令が入力された場合に前記第２デコーダに前記第４動作を行わせる第４設定のいずれかに設定される第２レジスタとを有することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第１レジスタは、外部から前記命令と共に入力される第４アドレスにより前記第１又は第２設定にされ、
前記第２レジスタは、前記第４アドレスにより前記第３又は第４設定にされることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記第１記憶装置、前記第１レジスタ及び前記第１デコーダは同一の半導体チップ上に形成され、
前記第２記憶装置、前記第２レジスタ及び前記第２デコーダは同一の半導体チップ上に形成されることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記第１及び第２記憶装置は、いずれも第１半導体チップ上に形成され、
前記第１及び第２レジスタ並びに前記第１及び第２デコーダは、いずれも第２半導体チップ上に形成されることを特徴とする半導体記憶装置。
【請求項５】
請求項１から４のいずれか一つに記載の半導体記憶装置において、
前記第１及び第２記憶装置はいずれもＳＤＲＡＭであることを特徴とする半導体記憶装置。
【請求項６】
第１記憶装置と、
第２記憶装置と、
第３記憶装置と、
第４記憶装置と、
外部から命令と共に入力される第１アドレス及び第２アドレスに関わらず前記第１記憶装置を選択する第１動作と、前記第１アドレスと内部に記憶された第３アドレスとが一致しかつ前記第２アドレスと内部に記憶された第４アドレスとが一致している場合に前記第１記憶装置を選択する第２動作と、前記第１アドレスと前記第３アドレスとが一致している場合に前記第１記憶装置を選択する第３動作とを行う第１デコーダと、
前記第１及び第２アドレスに関わらず前記第２記憶装置を選択する第４動作と、前記第１アドレスと内部に記憶された第５アドレスとが一致しかつ前記第２アドレスと内部に記憶された第６アドレスとが一致している場合に前記第２記憶装置を選択する第５動作と、前記第１アドレスと前記第５アドレスとが一致している場合に前記第２記憶装置を選択する第６動作とを行う第２デコーダと、
前記第１及び第２アドレスに関わらず前記第３記憶装置を選択する第７動作と、前記第１アドレスと内部に記憶された第７アドレスとが一致しかつ前記第２アドレスと内部に記憶された第８アドレスとが一致している場合に前記第３記憶装置を選択する第８動作と、前記第１アドレスと前記第７アドレスとが一致している場合に前記第３記憶装置を選択する第９動作を行う第３デコーダと、
前記第１及び第２アドレスに関わらず前記第４記憶装置を選択する第１０動作と、前記第１アドレスと内部に記憶された第９アドレスとが一致しかつ前記第２アドレスと内部に記憶された第１０アドレスとが一致している場合に前記第４記憶装置を選択する第１１動作と、前記第１アドレスと前記第９アドレスとが一致している場合に前記第４記憶装置を選択する第１２動作とを行う第４デコーダと、
前記命令が入力された場合に前記第１デコーダに前記第１動作を行わせる第１設定と、前記命令が入力された場合に前記第１デコーダに前記第２動作を行わせる第２設定と、前記命令が入力された場合に前記第１デコーダに前記第３動作を行わせる第３設定のいずれかに設定される第１レジスタと、
前記命令が入力された場合に前記第２デコーダに前記第４動作を行わせる第４設定と、前記命令が入力された場合に前記第２デコーダに前記第５動作を行わせる第５設定と、前記命令が入力された場合に前記第２デコーダに前記第６動作を行わせる第６設定のいずれかに設定される第２レジスタと、
前記命令が入力された場合に前記第３デコーダに前記第７動作を行わせる第７設定と、前記命令が入力された場合に前記第３デコーダに前記第８動作を行わせる第８設定と、前記命令が入力された場合に前記第３デコーダに前記第９動作を行わせる第９設定のいずれかに設定される第３レジスタと、
前記命令が入力された場合に前記第４デコーダに前記第１０動作を行わせる第１０設定と、前記命令が入力された場合に前記第４デコーダに前記第１１動作を行わせる第１１設定と、前記命令が入力された場合に前記第４デコーダに前記第１２動作を行わせる第１２設定のいずれかに設定される第４レジスタとを有することを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
前記第１レジスタは、外部からの命令と共に入力される第１１アドレスにより前記第１、第２又は第３設定にされ、
前記第２レジスタは、前記第１１アドレスにより前記第４、第５又は第６設定にされ、
前記第３レジスタは、前記第１１アドレスにより前記第７、第８又は第９設定にされ、
前記第４レジスタは、前記第１１アドレスにより前記第１０、第１１又は第１２設定にされることを特徴とする半導体記憶装置。
【請求項８】
請求項６記載の半導体記憶装置において、
前記第１記憶装置、前記第１デコーダ及び前記第１レジスタは同一の半導体チップ上に形成され、
前記第２記憶装置、前記第２デコーダ及び前記第２レジスタは同一の半導体チップ上に形成され、
前記第３記憶装置、前記第３デコーダ及び前記第３レジスタは同一の半導体チップ上に形成され、
前記第４記憶装置、前記第４デコーダ及び前記第４レジスタは同一の半導体チップ上に形成されることを特徴とする半導体記憶装置。
【請求項９】
請求項６記載の半導体記憶装置において、
前記第１、第２、第３及び第４記憶装置は、いずれも第１半導体チップ上に形成され、
前記第１、第２、第３及び第４デコーダ並びに前記第１、第２、第３及び第４レジスタは、いずれも第２半導体チップ上に形成されることを特徴とする半導体記憶装置。
【請求項１０】
請求項６から９のいずれか一つに記載の半導体記憶装置において、
前記第１、第２、第３及び第４記憶装置は、いずれもＳＤＲＡＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特にメモリを複数用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
この明細書で参照される文献のリストは以下の通りであり、文献の参照は文献番号をもってすることとする。
[文献１]：特開平9−504654号公報、[文献２]：特開平11-120075号公報、[文献３]：256M SDRAM (Synchronous DRAM) Data Sheet HM5225645F-B60,HM5225325F-B60。
[文献１]には、DRAMを複数積層した大容量DRAMの例が示されている。
[文献２]には、SRAMを複数用いた大容量のSRAMが記載されている。
[文献３]には、DRAMを複数用いた大容量のDRAMが記載されている。
【０００３】
【発明が解決しようとする課題】
本願発明者は、本願に先立って、複数のメモリを用い、大容量メモリを構成する半導体装置について検討を行った。
【０００４】
パーソナルコンピュータなどのシステムのメモリへの要求は小型化、大容量化、低電力化である。[文献３]の６ページ目のブロックダイヤグラム(HM5225325F)には、６４ＭビットＳＤＲＡＭ（８Ｍ×８）を４個接続し３２ビットのデータ幅を持つ２５６ＭビットのＤＲＡＭを構成している図が示されている。この構成では、Ｉ／Ｏ幅は必然的に３２ビットとなり、他のＩ／Ｏ幅を選択できず、実現できるメモリの品種が少ない。さらに、外部からの読み出し命令、書き込み命令など、あらゆる命令に対し４つのチップが同時に動作してしまい動作電力が大きくなってしまう。
【０００５】
また、[文献２]の第１０図には４個の４ＭビットＤＲＡＭ（４Ｍ×４）と、これらのＤＲＡＭを制御するＬＳＩを接続して１６ＭビットＤＲＡＭを構成している図が示されている。この構成では、ＤＲＡＭ内のデータを保持するための全チップのリフレッシュを行うには４回のリフレッシュ命令が必要となり、１６Ｍビットの単体のＤＲＡＭのリフレッシュ機能と比較して互換性を保てない。
【０００６】
そこで、本発明の目的一つは、機能の互換性を保ち且つ低電力で動作し、ビット構成の選択ができる大容量のメモリを実現することにある。
【０００７】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、外部からの命令を実行するか否かを選択する命令選択手段と、前記命令選択手段が選択する命令を外部よりプログラムできる命令プログラム手段と、前記命令選択手段からの指示を受けて動作する記憶手段とを有することを特徴とするものである。すなわち、外部からの命令に対応して動作を行うか否かを決めるデコーダを持つＤＲＡＭを複数個同一の封止体に実装するか、或いは、外部からの命令に対応して動作を行うか否かを決めるデコーダと複数個のＤＲＡＭを同一の封止体に実装するメモリモジュールである。
【０００８】
前記命令プログラム手段は、同期型ＤＲＡＭのモードレジスタを設定するモードレジスタセット命令時に同時プログラムすることができれば好適である。
【０００９】
【発明の実施の形態】
次に、本発明に係る半導体記憶装置の好適な実施の形態について添付図面を以下参照しながら説明する。
＜実施の形態１＞
図１は、本発明に係る半導体記憶装置を適用したＳＤＲＡＭモジュールの一実施の形態例を示す基本構成図である。
ＳＤＲＡＭ１０は１チップの半導体記憶装置としてシリコン上に形成され、ＳＤＲＡＭマクロＭＥＭ０と、このＳＤＲＡＭマクロＭＥＭ０を選択するマクロ選択回路ＭＳＥ０から構成される。ＳＤＲＡＭ１０の容量及び入出力のデータ幅、及び同期型あるいは非同期型かは特に限定はしないが、図１では入出力のデータ幅が８ビットで２５６Ｍビットの同期型のＤＲＡＭを示す。
【００１０】
ＳＤＲＡＭ１１〜１３はＳＤＲＡＭ１０と等しい回路構成をもち、ＳＤＲＡＭモジュールＭＭＤはＳＤＲＡＭ１０〜１３により構成され、入出力のデータ幅が８ビットで、容量が１ＧビットのＳＤＲＡＭとなる。
【００１１】
図２(a)，(b)，(c)，(d)はマクロ選択回路ＭＳＥ０〜３であり、それぞれ同一の回路構成及び機能を持っている。ここでは、以下、代表してマクロ選択回路ＭＳＥ０について回路構成と機能を説明する。
【００１２】
マクロ選択回路ＭＳＥ０は、オペレーションレジスタＯＲＧとオペレーションデコーダＯＰＤＥＣから構成される。オペレーションデコーダＯＰＤＥＣのＭ１及びＭ０はチップを識別するための端子であり、ＭＣ１およびＭＣ０はマクロアドレス入力端子である。
【００１３】
図１に示すように、入出力のデータ幅が８ビットで２５６MビットのＳＤＲＡＭを４個用いて、入出力のデータ幅が８ビットで容量が１ＧビットのＳＤＲＡＭを構成する。この場合は、マクロ選択回路ＭＳＥ０ではＭ１とＭ０を共にロー(Low)に、マクロ選択回路ＭＳＥ１ではＭ１をロー、Ｍ０をハイ(High)に、マクロ選択回路ＭＳＥ２ではＭ１をハイ、Ｍ０をローに、マクロ選択回路ＭＳＥ３ではＭ１とＭ０を共にハイに、それぞれ設定する。
【００１４】
オペレーションレジスタＯＲＧは、ＣＯＭ端子から入力する命令の中で、どの命令に対してＳＤＲＡＭマクロＭＥＭ０を選択するか否かの情報を格納するレジスタであり、外部よりプログラム可能である。
【００１５】
図６に、外部からオペレーションレジスタＯＲＧへのプログラミングの動作を示す。外部からのプログラムは、ＳＤＲＡＭのバースト長、ＣＡＳ(Column Address Strobe)レイテンシなどを設定するモードレジスタセット命令ＭＲＳ時に行う。
ＣＯＭ端子よりモードレジスタセット命令ＭＲＳが各オペレーションレジスタＯＲＧに入力すると、アドレスＡＤ[14]の値がオペレーションレジスタのレジスタＲＧ[1]へプログラムされ、アドレスＡＤ[13]の値がレジスタＲＧ[0]へプログラムされる。
【００１６】
図３に、オペレーションレジスタＯＲＧへプログラムした値に対応するオペレーションデコーダＯＰＤＥＣの機能を示す。
レジスタＲＧ[1]とＲＧ[0]を共にローにプログラムすると、あらゆる命令に対してオペレーションデコーダＯＰＥＤＣは、ＳＤＲＡＭマクロＭＥＭ０を選択する。
オペレーションレジスタのＲＧ[1]をローに、ＲＧ[0]をハイにプログラムすると、モードレジスタセット、リフレッシュ及びセルフリフレッシュ命令に対してはＳＤＲＡＭマクロＭＥＭ０を選択する。モードレジスタセット、リフレッシュ及びセルフリフレッシュ以外の命令に対しては、アドレスＡＤ[16]とＭ１、アドレスＡＤ[15]とＭ０の値がいずれも一致した場合のみ、ＳＤＲＡＭマクロＭＥＭ０を選択する。
オペレーションレジスタのＲＧ[1]をハイ、ＲＧ[0]をローにプログラムすると、モードレジスタセット、リフレッシュ及びセルフリフレッシュ命令に対しては、ＳＤＲＡＭマクロＭＥＭ０を選択する。モードレジスタセット、リフレッシュ及びセルフリフレッシュ以外の命令に対しては、アドレスＡＤ[15]とＭ０が一致した場合に、ＳＤＲＡＭマクロＭＥＭ０を選択する。
【００１７】
オペレーションレジスタのＲＧ[1] とＲＧ[0] が共にハイの場合、モードレジスタセット命令に対しＳＤＲＡＭマクロＭＥＭ０を選択する。リフレッシュ及びセルフリフレッシュ命令時にアドレスＡＤ[10]がハイの場合、あるいは、アドレスＡＤ[10]がローでかつ、アドレスＡＤ[16]とＭ１、アドレスＡＤ[15]とＭ０の値がいずれも一致した場合のみ、ＳＤＲＡＭマクロＭＥＭ０を選択する。モードレジスタ、リフレッシュ及びセルフリフレッシュ命令、以外の命令に対して、アドレスＡＤ[16]とＭ１、アドレスＡＤ[15]とＭ０がいずれも一致した場合のみ、ＳＤＲＡＭマクロＭＥＭ０を選択する。
【００１８】
図４および図５は、ＳＤＲＡＭマクロＭＥＭ０の構成図である。なお、これらの図において、参照符号２０２はバンク内メモリセル領域であり、Ｃsはメモリセル、ＳＡはセンスアンプ、ＢＬはローカルビット線、ＭＡはメインアンプ、ＣＥＢ(Chip Enable Bar)はチップイネーブルバー信号、ＤＭＢ(Data Mask Bar)信号はマクロ選択回路に入力された入出力データのマスクを行う信号ＤＱＭの出力信号、ＤＱはデータ入出力信号、ｓｗ０〜ｓｗ１０２４は各ビット線対に１個ずつ設けられたカラムスイッチである。
【００１９】
以下、図６の動作波形を参照してオペレーションレジスタへ値を設定する際の動作を説明する。なお、図６において、“Ｘ”はハイまたはローを表し、“Ｖ”はデータが有効であることを表し、他の図においても同じ意味で用いる。
オペレーションレジスタへの設定は、モードレジスタＭＯＤＲＥＧに、バースト長、ＣＡＳレイテンシなどを設定するモードレジスタ・セット命令ＭＲＳを入力する際に、同時に行う。ＣＳＢ端子がローで、ＣＯＭ端子よりモードレジスタ・セット命令ＭＲＳが入力すると、ＣＥＢ０端子、ＣＥＢ１端子、ＣＥＢ２端子、ＣＥＢ３端子がローとなり、ＳＤＲＡＭマクロＭＥＭ０〜３全てが選択され、アドレスＡＤ[12:0]の値は、それぞれのＳＤＲＡＭマクロのモードレジスタＭＯＤＲＥＧへ、アドレスＡＤ[14:13]の値はオペレーションレジスタのＲＧ[1]、ＲＧ[0]へ設定される。
【００２０】
このように、２５６ＭビットのＳＤＲＡＭチップを４個用いて、１Ｇビットの大容量ＳＤＲＡＭを構成した場合に、モードレジスタ・セット命令ＭＲＳが入力すると、すべてのＳＤＲＡＭマクロがモードレジスタ・セット動作を行うため。１チップの１ＧビットＤＲＡＭとのモードレジスタ・セット機能の互換性を保つことができる。
【００２１】
図１に示されたＳＤＲＡＭモジュールＭＭＤの４つのＳＤＲＡＭマクロＭＥＭ０〜３の各モードレジスタＭＯＤＲＥＧにバースト長が４、ＣＡＳレイテンシが２に設定され、マクロ選択回路ＭＳＥ０〜３のオペレーションレジスタＯＲＧのＲＧ[1]がロー、ＲＧ[0]がハイに設定された場合のリフレッシュ命令の動作波形を図７(a)、(b)に示し、読み出し動作、及び書き込み動作の波形を図８(a)、(b)にそれぞれ示す。
【００２２】
図７(a)のオートリフレッシュ動作について説明する。外部より信号ＣＳＢがロー、リフレッシュ命令ＲＥＦが入力すると、信号ＣＥＢ０〜３がローとなり、ＳＤＲＡＭマクロＭＥＭ０〜３の全てが選択され、同時にリフレッシュ動作を行う。このように、２５６ＭビットのＳＤＲＡＭチップを４個用いて、１Ｇビットの大容量ＳＤＲＡＭを構成した場合に、リフレッシュ命令ＲＥＦが入力すると、すべてのＳＤＲＡＭマクロがリフレッシュ動作を行うため、１チップの１ＧビットＳＤＲＡＭとのリフレッシュ機能の互換性を保つことができる。
【００２３】
図７(b)のセルフリフレッシュ動作について説明する。外部より信号ＣＳＢがロー、セルリフレッシュ命令ＳＥＬＦが入力すると、信号ＣＥＢ０〜３がローとなり、ＳＤＲＡＭマクロＭＥＭ０〜３全てが選択され、同時にセルフリフレッシュモードに入りリフレッシュ動作を行う。このように、２５６ＭビットのＳＤＲＡＭチップを４個用いて、１Ｇビットの大容量ＳＤＲＡＭを構成した場合には、セルフリフレッシュ命令ＳＥＬＦが入力すると、すべてのＳＤＲＡＭマクロがセルフリフレッシュモードに入りリフレッシュ動作を行うため、１チップの１ＧビットＳＤＲＡＭとのセルフリフレッシュ機能の互換性を保つことができる。
【００２４】
図８(a)に示す４回連続の読み出し動作について説明する。信号ＣＳＢをローにし、ＣＯＭ端子からバンクアクティブ命令ＡＣ、アドレスＡＤ[16:15]（マクロアドレス）＝０、アドレスＡＤ[14:13]（バンクアドレス）＝ＢＫ０、アドレスＡＤ[12:0]（ロウアドレス）＝Ｒ０が入力する。アドレスＡＤ[16:15]＝０により信号ＣＥＢ０がローになり、ＳＤＲＡＭマクロＭＥＭ０が選択される。
【００２５】
バンクアドレスＢＫ０により、ＳＤＲＡＭマクロＭＥＭ０内の４つのメモリバンク２Ｂ０〜２Ｂ３のうち１つのバンクが選択され、ロウアドレスＲ０によって、選択されたメモリバンク内のロウデコーダＸ−ＤＥＣが８１９２本のワード線の中の１本のワード線ＷＬを選択し、８１９２ビットの１ページ分のメモリセルのデータが、８１９２本のビット線対（（ＢＬ０−０，ＢＬＢ０−０）〜（ＢＬ７−１０２４，ＢＬＢ７−１０２４））を通り、センスアンプアレイＳＡ−ＡＲＹに転送、保持される。
【００２６】
このセンスアンプアレイＳＡ−ＡＲＹのデータを読み出すために、ＣＯＭ端子からリード命令ＲＤと、ＡＤ[16:15]からマクロアドレス０、ＡＤ[14:13]からバンクアドレスＢＫ０、ＡＤ[12:0]からカラムアドレスＣ０を入力する。
【００２７】
マクロアドレス０により信号ＣＥＢ０がローになりＳＤＲＡＭマクロＭＥＭ０が選択される。バンクアドレスＢＫ０により、ＳＤＲＡＭマクロＭＥＭ０内の４つのバンクのうち１つのバンクが選択される。
【００２８】
カラムアドレスＣ０によって、カラムデコーダＹ−ＤＥＣは１つのカラムアドレスを選択する。選択されたカラムアドレスによって、カラムスイッチ群ＣＳＷの中の８１９２個のカラムスイッチの内、８個のカラムスイッチが選択され、センスアンプアレイＳＡ−ＡＲＹの中の８ビットのデータがグローバルビット線ＧＢＬに出力され、メインアンプＭＡおよび出力バッファＩＯＢＵＦを通り、ＳＤＲＡＭマクロＭＥＭ０の外部へ出力される。
【００２９】
内部のカウンターが、外部から入力したカラムアドレスＣ０よりカラムアドレスＣ０，Ｃ１，Ｃ２，Ｃ３を生成し、これらのアドレスに対応したデータＤ０，Ｄ１，Ｄ２，Ｄ３を出力する。
【００３０】
ＣＯＭ端子からプリチャージ命令ＰＲＥと、ＡＤ[16:15]からマクロアドレス０、ＡＤ[14:13]からバンクアドレスＢＫ０が入力することによって、活性にしたワード線ＷＬとセンスアンプアレイＳＡ−ＡＲＹを非活性にする。
なお、図８(a)において、“Ｈｉ−Ｚ”はハイインピーダンス状態を表し、他の図においても同じ意味で用いる。
【００３１】
図８(b)に示す４回連続の書き込み動作について説明する。信号ＣＳＢをローにし、ＣＯＭ端子からバンクアクティブ命令ＡＣ、アドレスＡＤ[16:15]（マクロアドレス）＝２、アドレスＡＤ[14:13:]（バンクアドレス）＝ＢＫ０、アドレスＡＤ[12:0]（ロウアドレス）＝Ｒ０が入力する。アドレスＡＤ[16:15]＝０により信号ＣＥＢ２がローになりＳＤＲＡＭマクロＭＥＭ２が選択される。
【００３２】
バンクアドレスＢＫ０により、選択されたＳＤＲＡＭマクロＭＥＭ２の４つのバンクのうち１つのバンクが選択され、ロウアドレスＲ０によって、選択されたメモリバンク内のロウデコーダＸ−ＤＥＣが８１９２本のワード線の中の１つのワード線ＷＬを選択し、８１９２ビットの１ページ分のメモリセルのデータが、８１９２個のビット線対（ＢＬ０−０，ＢＬＢ０−０）〜（ＢＬ７−１０２４，ＢＬＢ７−１０２４）を通り、センスアンプアレイＳＡ−ＡＲＹに転送、保持される。
【００３３】
メモリセルへデータを書き込むために、ＣＯＭ端子からライト命令ＷＴと、ＡＤ[16:15]からマクロアドレス２、ＡＤ[14:13]からバンクアドレスＢＫ２、ＡＤ[12:0]からカラムアドレスＣ０を入力する。
マクロアドレス２により信号ＣＥＢ２がローになりＳＤＲＡＭマクロＭＥＭ２が選択される。バンクアドレスＢＫ２により、ＳＤＲＡＭマクロＭＥＭ２内の４つのバンクのうち１つのバンクが選択される。
【００３４】
カラムアドレスＣ０によって、カラムデコーダＹ−ＤＥＣは１つのカラムアドレスを選択する。選択されたカラムアドレスによって、カラムスイッチ群ＣＳＷの中の８１９２個のカラムスイッチの内、８個のカラムスイッチが選択され、ＤＱ端子から入力した８ビットのデータＤ０はセンスアンプアレイＳＡ−ＡＲＹを通り、メモリセルに書き込まれる。
【００３５】
内部のカウンターが外部から入力したカラムアドレスＣ０よりカラムアドレスＣ０，Ｃ１，Ｃ２，Ｃ３を生成し、これらのアドレスに対応したメモリセルにそれぞれデータＤ０，Ｄ１，Ｄ２，Ｄ３が書き込まれる。
【００３６】
ＣＯＭ端子からプリチャージ命令ＰＲＥと、ＡＤ[16:15]からマクロアドレス２、ＡＤ[14:13]からバンクアドレスＢＫ２が入力することによって、活性にしたワード線ＷＬとセンスアンプアレイＳＡ−ＡＲＹを非活性にする。
【００３７】
このように、読み出し及び書き込み動作時に、実際に動作するＳＤＲＡＭマクロは１個のため低電力動作となる。
【００３８】
＜実施の形態２＞
図９は、本発明に係る半導体記憶装置を適用したＳＤＲＡＭモジュールの別の実施の形態例を示す構成図である。
【００３９】
ＳＤＲＡＭ１０Ｓは１チップの半導体記憶装置としてシリコン上に形成され、ＳＤＲＡＭマクロＭＥＭ０と、このＳＤＲＡＭマクロＭＥＭ０を選択するマクロ選択回路ＭＳＥ０から構成され、図１に示すＳＤＲＡＭ１０と等しい回路構成をもつ。
ＳＤＲＡＭ１０Ｓの容量及び入出力のデータ幅は特に限定はしないが、図９では入出力のデータ幅が８ビットで、２５６ＭビットのＳＤＲＡＭを示す。
【００４０】
ＳＤＲＡＭ１１Ｓ〜１３Ｓは、ＳＤＲＡＭ１０Ｓと等しい回路構成をもち、ＳＤＲＡＭモジュールＭＭＤ−Ｓは、ＳＤＲＡＭ１０Ｓ〜１３Ｓにより構成され、入出力のデータ幅が１６ビットで容量が１ＧビットのＳＤＲＡＭとなる。
【００４１】
図９に示すように入出力のデータ幅が８ビットで、２５６ＭビットのＳＤＲＡＭチップを４個用いて１Ｇビットの大容量ＳＤＲＡＭを構成する場合には、マクロ選択回路ＭＳＥ０〜３内の、それぞれのオペレーションレジスタのＲＧ[1]をハイ、ＲＧ[0]をローに設定する。
【００４２】
オペレーションレジスタのＲＧ[1]をハイ、ＲＧ[0]をローに設定した場合のリフレッシュ動作は図７と等しく、外部より信号ＣＳＢがロー、リフレッシュ命令ＲＥＦおよびセルフリフレッシュ命令ＳＥＬＦが入力すると、信号ＣＥＢ０〜３がローとなり、ＳＤＲＡＭマクロ ＭＥＭ０〜３の全てが選択され、同時にリフレッシュ動作を行う。
【００４３】
図１０(a)，(b)には、オペレーションレジスタのＲＧ[1]をハイ、ＲＧ[0]をローに設定した場合の読み出し動作、及び書き込み動作の波形を示す。
【００４４】
図１０(a)に示す４回連続の読み出し動作について説明する。信号ＣＳＢをローにし、ＣＯＭ端子からバンクアクティブ命令ＡＣ、アドレスＡＤ[15]（マクロアドレス）＝１、アドレスＡＤ[14:13]（バンクアドレス）＝ＢＫ１、アドレスＡＤ[12:0]（ロウアドレス）＝Ｒ１が入力する。アドレスＡＤ[15]＝１により信号ＣＥＢ１とＣＥＢ３がローになり、ＳＤＲＡＭマクロＭＥＭ１とＭＥＭ３のワード線が選択される。
【００４５】
ＣＯＭ端子からリード命令ＲＤと、ＡＤ[15]からマクロアドレス１、ＡＤ[14:13]からバンクアドレスＢＫ１、ＡＤ[12:0]からカラムアドレスＣ１を入力されると、信号ＣＥＢ１とＣＥＢ３がローになりＳＤＲＡＭマクロＭＥＭ１とＭＥＭ３が選択され、それぞれのＳＤＲＡＭマクロよりデータが８ビットずつ出力され、合計１６ビットのデータが読み出される。
【００４６】
図１０(b)に示す４回連続の書き込み動作について説明する。信号ＣＳＢをローにし、ＣＯＭ端子からバンクアクティブ命令ＡＣ、アドレスＡＤ[15]（マクロアドレス）＝０、アドレスＡＤ[14:13]（バンクアドレス）＝ＢＫ０、アドレスＡＤ[12:0]（ロウアドレス）＝Ｒ０が入力する。アドレスＡＤ[15]＝０により信号ＣＥＢ０とＣＥＢ２がローになりＳＤＲＡＭマクロＭＥＭ０とＭＥＭ２のワード線が選択される。
【００４７】
ＣＯＭ端子からライト命令ＷＴと、ＡＤ[15]からマクロアドレス０、ＡＤ[14:13]からバンクアドレスＢＫ２、ＡＤ[12:0]からカラムアドレスＣ２が入力されると、信号ＣＥＢ０とＣＥＢ２がローになりＳＤＲＡＭマクロＭＥＭ０とＭＥＭ２が選択され、１６ビットのデータＤＱ[15:0]の内の上位８ビットＤＱ[15:8]は、ＳＤＲＡＭマクロＭＥＭ０に書き込まれ、下位８ビットＤＱ[7:0]は、ＳＤＲＡＭマクロＭＥＭ２に書き込まれる。
【００４８】
このように、オペレーションレジスタＯＲＧの設定を変更することによって、入出力のデータ幅が８ビットで、２５６ＭビットのＳＤＲＡＭチップを４個用いて、入出力のデータ幅が１６ビットで、１Ｇビットの大容量ＳＤＲＡＭを構成することができる。
【００４９】
＜実施の形態３＞
図１１は、本発明に係る半導体記憶装置を適用したＳＤＲＡＭモジュールのまた別の実施の形態例を示す構成図である。
ＳＤＲＡＭ１０Ｔは１チップの半導体記憶装置としてシリコン上に形成され、ＳＤＲＡＭマクロＭＥＭ０と、このＳＤＲＡＭマクロＭＥＭ０を選択するマクロ選択回路ＭＳＥ０から構成され、図１に示すＳＤＲＡＭ１０と等しい回路構成をもつ。
【００５０】
ＳＤＲＡＭ１０Ｔの容量及び入出力のデータ幅は特に限定はしないが、図１１では入出力のデータ幅が８ビットで２５６ＭビットのＳＤＲＡＭを示す。
【００５１】
ＳＤＲＡＭ１１Ｔ〜１３ＴはＳＤＲＡＭ１０Ｔと等しい回路構成をもち、ＳＤＲＡＭモジュールＭＭＤ−ＴはＳＤＲＡＭ１０Ｔ〜１３Ｔにより構成され、入出力のデータ幅が３２ビットで、容量が１ＧビットのＳＤＲＡＭとなる。
【００５２】
図１１に示すように、入出力のデータ幅が８ビットで２５６ＭビットのＳＤＲＡＭチップを４個用いて、入出力のデータ幅が３２ビットの１Ｇビットの大容量ＳＤＲＡＭを構成する場合には、マクロ選択回路ＭＳＥ０〜ＭＳＥ３内の、それぞれのオペレーションレジスタＯＲＧのＲＧ[1]をロー、ＲＧ[0]をローに設定する。
【００５３】
オペレーションレジスタのＲＧ[1]とＲＧ[0]を共にローに設定した場合のリフレッシュ動作は図７と等しく、外部より信号ＣＳＢがロー、リフレッシュ命令ＲＥＦが入力されると、信号ＣＥＢ０〜ＣＥＢ３がローとなり、ＳＤＲＡＭマクロＭＥＭ０〜３の全てが選択されて、同時にリフレッシュ動作を行う。
【００５４】
図１２(a)，(b)には、オペレーションレジスタのＲＧ[1]をロー、ＲＧ[0]をローに設定した場合の、読み出し動作、及び書き込み動作の波形を示す。
【００５５】
図１２(a)に示す４回連続の読み出し動作について説明する。信号ＣＳＢをローにし、ＣＯＭ端子からバンクアクティブ命令ＡＣが入力され、アドレスデータＡＤ[14:13]端子にＢＫ０（バンクアドレス）、アドレスデータＡＤ[12:0]端子にＲ０（ロウアドレス）が入力される。信号ＣＥＢ０〜ＣＥＢ３がローになり、全てのＳＤＲＡＭマクロＭＥＭ０〜ＭＥＭ３のワード線ＷＬが選択される。
【００５６】
ＣＯＭ端子からリード命令ＲＤと、ＡＤ[14:43]からバンクアドレスＢＫ０、ＡＤ[12:0]からカラムアドレスＣ０が入力されると、信号ＣＥＢ０〜ＣＥＢ３がローになり全ＳＤＲＡＭマクロＭＥＭ０〜ＭＥＭ３が選択され、それぞれのＳＤＲＡＭマクロよりデータが８ビットずつ出力され、合計３２ビットのデータが読み出される。
【００５７】
図１２(b)に示す４回連続の書き込み動作について説明する。信号ＣＳＢをローにし、ＣＯＭ端子からバンクアクティブ命令ＡＣが入力され、ＡＤ[14:13]端子にＢＫ２（バンクアドレス）が入力され、ＡＤ[12:0]端子にＲ２（ロウアドレス）が入力される。信号ＣＥＢ０〜ＣＥＢ３がローになり全ＳＤＲＡＭマクロＭＥＭ０〜ＭＥＭ３のワード線ＷＬが選択される。
【００５８】
ＣＯＭ端子からライト命令ＷＴが入力され、ＡＤ[14:13]からバンクアドレスＢＫ２、ＡＤ[12:0]からカラムアドレスＣ２が入力されると、信号ＣＥＢ０〜ＣＥＢ３がローになり全てのＳＤＲＡＭマクロＭＥＭ０〜ＭＥＭ３が選択され、３２ビットのデータＤＱ[31:0]の内のデータＤＱ[7:0]の８ビットはＳＤＲＡＭマクロＭＥＭ０に書き込まれ、ＤＱ[15:8]の８ビットはＳＤＲＡＭマクロＭＥＭ１に書き込まれ、ＤＱ[23:16]の８ビットはＳＤＲＡＭマクロＭＥＭ２に書き込まれ、ＤＱ[31:24]の８ビットはＳＤＲＡＭマクロＭＥＭ３に書き込まれる。
【００５９】
このように、オペレーションレジスタＯＲＧの設定を変更することによって、入出力のデータ幅が８ビットで２５６ＭビットのＳＤＲＡＭチップを４個用いて、入出力のデータ幅３２ビットで１Ｇビットの大容量ＳＤＲＡＭを構成することができる。
【００６０】
＜実施の形態４＞
図１３は、本発明に係る半導体記憶装置を適用したＳＤＲＡＭモジュールのまた別の実施の形態例を示す構成図である。
【００６１】
ＳＤＲＡＭ１０Ｕは１チップの半導体記憶装置としてシリコン上に形成され、ＳＤＲＡＭマクロＭＥＭ０と、このＳＤＲＡＭマクロＭＥＭ０を選択するマクロ選択回路ＭＳＥ０から構成され、図１に示すＳＤＲＡＭ１０と等しい回路構成をもつ。
【００６２】
ＳＤＲＡＭ１０Ｕの容量及び入出力のデータ幅は特に限定はしないが、図１３では入出力のデータ幅が８ビットで容量２５６ＭビットのＳＤＲＡＭを示す。
【００６３】
ＳＤＲＡＭ１１Ｕ〜１３ＵはＳＤＲＡＭ１０Ｕと等しい回路構成をもち、ＳＤＲＡＭモジュールＭＭＤ−Ｕは、ＳＤＲＡＭ１０Ｕ〜１３Ｕにより構成され、入出力のデータ幅が８ビットで容量が１ＧビットのＳＤＲＡＭとなる。
【００６４】
図１３に示すマクロ選択回路ＭＳＥ０〜ＭＳＥ３内の各オペレーションレジスタのＲＧ[1]とＲＧ[0]を共にハイに設定した場合のリフレッシュ動作を、図１４(a)，(b)，(c)，(d)に示す。
【００６５】
図１４(a)のオートリフレッシュ動作を説明する。
ＣＳＢ端子にローが、ＣＯＭ端子にリフレッシュ命令ＲＥＦが、アドレスＡＤ[10]にハイが入力すると、端子ＣＥＢ０〜ＣＥＢ３がローとなり、ＳＤＲＡＭマクロＭＥＭ０〜ＭＥＭ３の全てが選択され、同時にリフレッシュ動作を行う。
【００６６】
図１４(b)のオートリフレッシュ動作を説明する。
ＣＳＢ端子にローが、ＣＯＭ端子にリフレッシュ命令ＲＥＦが、アドレスＡＤ[10]にローが、ＡＤ[16:15]に３が入力すると、アドレスＡＤ[16:15]が３により、ＣＥＢ３がローになりＳＤＲＡＭマクロＭＥＭ３のみが選択され、リフレッシュ動作を行う。
【００６７】
図１４(c)のセルフリフレッシュ動作を説明する。
ＣＳＢ端子にローが、ＣＯＭ端子にセルフリフレッシュ命令ＳＥＬＦが、アドレスＡＤ[10]にハイが入力すると、端子ＣＥＢ０〜ＣＥＢ３がローとなり、ＳＤＲＡＭマクロ ＭＥＭ０〜ＭＥＭ３の全てが選択され、セルフリフレッシュモードに入り、リフレッシュ動作を行う。
【００６８】
図１４(d)のセルフリフレッシュ動作を説明する。
ＣＳＢ端子にローが、ＣＯＭ端子にセルフリフレッシュ命令ＳＥＬＦが、アドレスＡＤ[10]にローが、ＡＤ[16:15]に３が入力すると、アドレスＡＤ[16:15]が３により、ＣＥＢ３がローになりＳＤＲＡＭマクロＭＥＭ３のみが選択され、セルフリフレッシュモードに入り、リフレッシュ動作を行う。
【００６９】
ＳＤＲＡＭマクロ ＭＥＭ０〜ＭＥＭ３の全データを保持する必要がある場合は、図１４(a)あるいは(c)のリフレッシュ動作を行い、４つのＳＤＲＡＭマクロのうち１つのマクロのみのデータを保持する場合は、図１４(b)あるいは(d)のリフレッシュ動作を行う。必要に応じてリフレッシュ時に動作するＳＤＲＡＭマクロの数を減らすことにより、リフレッシュ動作時の消費電力も低減できる。
【００７０】
オペレーションレジスタのＲＧ[1]とＲＧ[0]を共にハイに設定した場合の、読み出し及び書き込みの動作は、図８(a)，(b)と等しい。
【００７１】
＜実施の形態５＞
図１５は、本発明に係る半導体記憶装置を適用したＳＤＲＡＭモジュールのまた別の実施の形態例を示す構成図である。
ＳＤＲＡＭ１０Ｖは１チップの半導体記憶装置としてシリコン上に形成され、ＳＤＲＡＭマクロＭＥＭ０と、このＳＤＲＡＭマクロＭＥＭ０を選択するマクロ選択回路ＭＳＥ０から構成され、図１に示すＳＤＲＡＭ１０と等しい回路構成をもつ。
ＳＤＲＡＭ１０Ｖの容量及び入出力のデータ幅は特に限定はしないが、図１５では入出力のデータ幅が８ビットで容量１ＧビットのＳＤＲＡＭを示す。
【００７２】
ＳＤＲＡＭ１１Ｖ〜１３ＶはＳＤＲＡＭ１０Ｖと等しい回路構成をもち、ＳＤＲＡＭモジュールＭＭＤ−Ｖは、ＳＤＲＡＭ１０Ｖ〜１３Ｖにより構成され、入出力のデータ幅が８ビットで容量が４ＧビットのＳＤＲＡＭとなる。
【００７３】
＜実施の形態６＞
図１６(a)，(b)は本発明に係る半導体記憶装置をＤＤＲ（Double Data Rate）型のＳＤＲＡＭに適用した際の、読み出し及び書き込み動作の一例である。
図１６(a)は読み出し動作のタイミング図であり、ＣＯＭ端子に読み出し命令ＲＤが入力されると、データＤ０，Ｄ１，Ｄ２，Ｄ３は、ＣＬＫ信号の立ち上がり及び立下りでデータ入出力端子ＤＱ[7:0]から出力される。
図１６(b)は書き込み動作のタイミング図であり、ＣＯＭ端子に書き込み命令ＷＴが入力されると、データＤ０，Ｄ１，Ｄ２，Ｄ３は、ＣＬＫ信号の立ち上がり及び立下りでデータ入出力端子ＤＱ[7:0]に入力される。
【００７４】
＜実施の形態７＞
図１７は本発明に係る半導体記憶装置を大容量のＳＤＲＡＭモジュールに適用したまた別の実施の形態例である。
ＳＤＲＡＭマクロＭＥＭ０〜ＭＥＭ３は、１チップの半導体記憶装置としてシリコン上に形成されているが、これまでの実施の形態例と異なりマクロ選択回路はＳＤＲＡＭマクロのチップ上には形成せず、別チップ上に形成される。容量及び入出力のデータ幅は特に限定はしないが、図１７では入出力のデータ幅が８ビットで、１ＧビットのＳＤＲＡＭを示す。
マクロ選択回路ＭＳＥ０３は、図１５に示したマクロ選択回路ＭＳＥ０〜ＭＳＥ３を１チップの半導体上に形成した回路である。
ＳＤＲＡＭモジュールＭＭＤ−Ｗは、ＳＤＲＡＭマクロＭＥＭ０〜ＭＥＭ３と、マクロ選択回路ＭＳＥ０３から構成され、入出力のデータ幅が８ビットで、容量が４ＧビットのＳＤＲＡＭとなる。
【００７５】
＜実施の形態８＞
図１８および図１９は、本発明に係る半導体記憶装置を大容量のＳＤＲＡＭに適用したまた更に別の実施の形態例である。
図１８のＳＤＲＡＭモジュールＭＭＤ０〜ＭＭＤ３は、図１で示した１ＧビットのＳＤＲＡＭモジュールであり、これら４つのモジュールを図１８に示すように結線して組み合わせることにより、すなわち、データ入出力端子ＤＱおよび入出力データのマスク操作を行う信号のＤＱＭ端子以外の端子ＣＳＢ，ＣＫＥ，ＣＯＭ，ＡＤ，ＣＬＫ端子をそれぞれのモジュール間で並列接続することにより、４Ｇビットの大容量ＳＤＲＡＭを構成することができる。
【００７６】
図１９のＳＤＲＡＭモジュールＭＭＤ−Ｖ０からＭＭＤ−Ｖ３は、図１５で示した４ＧｂｉｔのＳＤＲＡＭモジュールＭＭＤ−Ｖであり、これら４つのモジュールを図１９に示すように結線して組み合わせることにより、すなわち、データ入出力端子ＤＱおよび入出力データのマスク操作を行う信号のＤＱＭ端子以外の端子ＣＳＢ，ＣＫＥ，ＣＯＭ，ＡＤ，ＣＬＫ端子をそれぞれのモジュール間で並列接続することにより、１６Ｇビットの大容量ＳＤＲＡＭを構成することができる。
【００７７】
以上、本発明の好適な実施の形態例について説明したが、本発明は上記実施の形態例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。例えば、図２０は本発明を適用することによって、実現できる大容量メモリの種類を示した一例であり、１パケージに集積する半導体メモリの数は特に限定はしないが、図２０では、４つの半導体メモリを１パケージに集積した場合に、実現できる大容量メモリの種類を示している。オペレーションレジスタの値をプログラムできることにより、多種のメモリを実現できることが分かる。
【００７８】
また、オペレーションレジスタの値をプログラムするのにモードレジスタセット命令ＭＲＳを利用しない場合には、半導体記憶装置の製造過程においてオペレーションレジスタの値をプログラムしておけばよい。したがって、同期型に限らず非同期型のＤＲＡＭ、あるいはＳＲＡＭ、不揮発性メモリ等にも本発明が適用可能である。
【００７９】
【発明の効果】
以上、前述した実施の形態例の説明から明らかな様に、本発明によれば、機能の互換性を保ち且つ低電力で動作し、入出力データのビット構成の選択ができる大容量の半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置を適用したＳＤＲＡＭモジュールの一実施の形態例を示す基本構成図である。
【図２】本発明に係る半導体記憶装置で用いるマクロ選択回路の構成図である。
【図３】オペレーションレジスタへプログラムした値に対応するオペレーションデコーダの機能を示す図である。
【図４】図１のＳＤＲＡＭモジュールで用いるＳＤＲＡＭマクロの構成図である。
【図５】図４に示したＳＤＲＡＭマクロ内のメモリバンクの要部構成図である。
【図６】オペレーションレジスタへ値を設定する際の動作波形図である。
【図７】図１に示したＳＤＲＡＭモジュールのリフレッシュ命令の動作波形図である。
【図８】図１に示したＳＤＲＡＭモジュールの読み出し動作及び書き込み動作の波形図である。
【図９】本発明に係る半導体記憶装置を適用したＳＤＲＡＭモジュールの別の実施の形態例を示す構成図である。
【図１０】図９に示したＳＤＲＡＭモジュールの読み出し動作及び書き込み動作の波形図である。
【図１１】本発明に係る半導体記憶装置を適用したＳＤＲＡＭモジュールのまた別の実施の形態例を示す構成図である。
【図１２】図１１に示したＳＤＲＡＭモジュールの読み出し動作及び書き込み動作の波形図である。
【図１３】本発明に係る半導体記憶装置を適用したＳＤＲＡＭモジュールのまた別の実施の形態例を示す構成図である。
【図１４】図１１に示したＳＤＲＡＭモジュールのリフレッシュ動作の波形図である。
【図１５】本発明に係る半導体記憶装置を適用したＳＤＲＡＭモジュールのまた別の実施の形態例を示す構成図である。
【図１６】本発明に係る半導体記憶装置をＤＤＲモードＳＤＲＡＭに適用した場合の読み出し動作及び書き込み動作の波形図である。
【図１７】本発明に係る半導体記憶装置を大容量のＳＤＲＡＭモジュールに適用したまた別の実施の形態例である。
【図１８】本発明に係る半導体記憶装置を大容量のＳＤＲＡＭに適用した更に別の実施の形態例である。
【図１９】本発明に係る半導体記憶装置を大容量のＳＤＲＡＭに適用したまた更に別の実施の形態例である。
【図２０】本発明を適用することによって実現できる大容量メモリの種類を示した図である。
【符号の説明】
１０〜１３，１０Ｓ〜１３Ｓ，１０Ｔ〜１３Ｔ…ＳＤＲＡＭ、１０Ｕ〜１３Ｕ，１０Ｖ〜１３Ｖ…ＳＤＲＡＭ、２Ｂ０〜２Ｂ３…メモリバンク、２０２…バンク内メモリセル領域、Ｃｓ…メモリセル、ＢＬ…ローカルビット線、ＭＡ…メインアンプ、ｓｗ０〜ｓｗ１０２４…カラムスイッチ、ＣＳＷ…カラムスイッチ群、ＧＢＬ…グローバルビット線、ＭＥＭ０〜ＭＥＭ３…ＳＤＲＡＭマクロ、ＭＭＤ，ＭＭＤ−Ｓ，ＭＭＤ−Ｔ…ＳＤＲＡＭモジュール、ＭＭＤ−Ｕ，ＭＭＤ−Ｖ，ＭＭＤ−Ｗ…ＳＤＲＡＭモジュール、ＭＭＤ０〜ＭＭＤ３，ＭＭＤ−Ｖ０〜ＭＭＤ−Ｖ３…ＳＤＲＡＭモジュール、ＭＯＤＲＥＧ…モードレジスタ、ＯＰＤＥＣ…オペレーションデコーダ、ＯＲＧ…オペレーションレジスタ、ＳＡ…センスアンプ、ＳＡ−ＡＲＹ…センスアンプアレイ、Ｘ−ＤＥＣ…ロウデコーダ、Ｙ−ＤＥＣ…カラムデコーダ。
【図１】
0004098496.tif 000002
【図２】
0004098496.tif 000003
【図３】
0004098496.tif 000004
【図４】
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【図５】
0004098496.tif 000006
【図６】
0004098496.tif 000007
【図７】
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【図８】
0004098496.tif 000009
【図９】
0004098496.tif 000010
【図１０】
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【図１１】
0004098496.tif 000012
【図１２】
0004098496.tif 000013
【図１３】
0004098496.tif 000014
【図１４】
0004098496.tif 000015
【図１５】
0004098496.tif 000016
【図１６】
0004098496.tif 000017
【図１７】
0004098496.tif 000018
【図１８】
0004098496.tif 000019
【図１９】
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【図２０】
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