(57)【特許請求の範囲】
【請求項１】
実質的に互いに平行に配列された複数の導体間の容量結合を減少させる補償回路を有するデータ処理システムにおいて、
前記補償回路は、
電源電圧端子に結合された第１電流電極、制御電極および第２電流電極を有する第１トランジスタと、
前記第１トランジスタの第２電流電極に結合された第１電流電極、制御電極、および第１導体に結合された第２電流電極を有する第２トランジスタと、
前記第１導体に結合された入力端子、および前記第１トランジスタの制御電極に結合された出力端子を有する第１インバータと、
第２導体に結合された入力端子および出力端子を有する第２インバータと、
前記第２インバータの出力端子に結合された第１入力端子、制御信号を受け取る第２入力端子、および前記第２トランジスタの制御電極に結合された出力端子を有する論理ゲートとを備え、
前記第２導体は、前記第１導体に隣接しかつ実質的に平行に位置する、データ処理システム。
【請求項２】
互いに実質的に平行な複数の導体を有するバスと、
前記バスに結合された補償回路とを備え、
前記補償回路は、
電源電圧端子に結合された第１電流電極、制御電極および第２電流電極を有する第１トランジスタと、
前記第１トランジスタの第２電流電極に結合された第１電流電極、制御電極、および前記複数の導体の第１導体に結合された第２電流電極を有する第２トランジスタと、
前記第１導体に結合された入力端子、および前記第１トランジスタの制御電極に結合された出力端子を有する第１インバータと、
前記複数の導体の第２導体に結合された入力端子および出力端子を有する第２インバータと、
前記第２インバータの出力端子に結合された第１入力端子、制御信号を受け取る第２入力端子、および前記第２トランジスタの制御端子に結合された出力端子を有する論理ゲートとを備える、データ処理システム。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般にデータ処理に関し、特にバス上の容量結合ノイズを減少させる補償回路に関する。
【０００２】
【従来の技術】
集積回路データ処理システムにおいて、バスはシステムの数々の部品間の経路命令やデータに使用される。バスは、一般に複数の平行で、比較的長い金属線または導体を含む。バスの各金属線は、隣接した線から容量結合を受けやすい。例えば、金属線の一方の電圧が論理ハイ電圧から論理ロー電圧に減少すると、線間の容量結合のために隣接する線の論理ハイ電圧も減少する。データバスの物理的寸法が減少すると（例えば、追加の収縮のため）、金属線が互いに接近し、容量結合の影響が増大する。
【０００３】
プレチャージ／ディスチャージ方式を使用するバスは特に容量結合の影響を受けやすい。プレチャージ／ディスチャージ・バスでは、導体が論理ハイ電圧にプレチャージされ、弱いラッチ保持が導体の論理ハイ電圧維持に使用される。Nチャネル・プルダウン・ドライバ・トランジスタが、アサーション（assertion）中、導体上の電圧を論理ロー電圧に減少するために使用される。プレチャージ／ディスチャージ方式は、高性能バスの高スイッチング速度に有効である。しかし弱いラッチ保持を使用する問題点は、新しいデータを古いデータ上に上書きできるような弱さでなければならない点である。データが伝送のサンプリング位相中のノンアクティブ駆動による、容量結合の影響によって誤って上書きされるかもしれない。
【０００４】
通常使用されるバスには、データがサンプリングされている間、連続駆動するバス構造を有するものがある。連続駆動バスは、サンプリング中に導体の電圧レベルを変え、所望の論理状態に導体を保持するためのドライバ回路を有する。通常使用されるドライバ回路は、トーテムポール配列を有し、そのドライバはPチャネルとNチャネルのトランジスタを含む。トーテムポール駆動回路は、優れたノイズ排除性を有するが、トーテムポール駆動回路は、導体に追加のローディングを加えなければならない。この追加のローディングは、プレチャージ／ディスチャージ・バスと比較して、連続駆動されるバスのスイッチング速度を減少させる。
【０００５】
【解決すべき課題】
容量結合ノイズ問題の解決は、バスの各導体をシールドすることであった。シールドされたバスは、比較的長いバス上の結合ノイズの減少には有効であるが、短いバスや中位の長さのバスに対してはあまり有効ではない。また、シールディングを行うには集積回路上に比較的大きい表面領域が必要である。
【０００６】
【課題を解決するための手段】
よって、互いに隣接し実質的に平行な第１導体と第２導体との間の容量結合を補償するための補償回路を有するデータ処理システムの一例が提供される。補償回路は、第１電圧レベルから第２電圧レベルへの第１導体上の電圧の遷移を感知し、これに相応して、容量結合による第２導体上の電圧変化を防止する。これらや他の特徴や利点は、添付の図面と共に後述の発明の詳細な説明からさらに明確に理解されるであろう。
【０００７】
一般に、本発明は、第１導体に隣接し実質的に平行な第２導体が論理ハイ電圧からアサートされた論理ロー電圧に遷移するとき、１本のバスの複数の平行な導体の第１導体がプレチャージされた論理ハイ電圧のままであるような補償回路を提供する。第２導体上の電圧が論理ハイ電圧から論理ロー電圧に減少するときを補償回路が感知し、電源電圧端子に結合された第１導体が、第１導体と第２導体間の容量結合によって第１導体上の論理ハイ電圧が論理ロー電圧に減少することを防止する。バスは、バスの各導体のために補償回路を有する。バスの補償回路は、隣接する導体間に影響する容量結合を動的に制御する。例えば、第１導体の他の側上に位置する第２および第３導体が共に論理ロー電圧へ同時に遷移すると、第１導体と第２及び第３導体との間に結合された補償回路が動作し、第１導体のプリチャージされた論理ハイ電圧を維持するための追加の駆動補償を提供する。
【０００８】
【実施例】
本発明は、図１ないし図３を参照してさらに詳細に説明することができる。図１はデータ処理システム１０の実施例を示す。データ処理システム１０は、中央処理装置（CPU）回路１２、システム集積部１４、シリアル部回路１６、ランダムアクセスメモリ（RAM）１８、リードオンリーメモリ（ROM）２０、他のメモリ回路２２（例えば、電気的消去書込み可能なリードオンリーメモリ（EEPROM））、ポート論理回路２４、外部バスインターフェース回路２６、タイマ部回路２８およびダイレクト・メモリ・アクセス（DMA）回路３０を有し、それぞれは内部バス回路３２に二方向性で結合されている。CPU１２はバス回路３６を介してDMA３０に結合されている。
【０００９】
システム集積部１４は外部バス回路３８を介してデータ処理システム１０の外部との間で信号を送受信する。シリアル部１６は外部バス回路４０を介してデータ処理システム１０の外部との間で信号を送受信することができる。メモリの種類によって、他のメモリ２２は外部バス回路４２を介してデータ処理システム１０の外部との間で信号を選択的に送受信する。ポート論理回路２４は、外部バス回路４４を介してデータ処理システム１０の外部との間で信号を送受信することができる。外部バスインターフェース２６は、外部バス回路４６を介してデータ処理システム１０の外部との間で信号を送受信することができる。さらにタイマ部２８は、外部バス回路４８を介してデータ処理システム１０の外部との間で信号を送受信することができる。外部バス回路３８、４０、４２、４４、４６、４８は、信号を送受信するために集積回路ピン、パッドまたは他の型の端子に結合することができる。
【００１０】
図２は図１のデータ処理システム１０のシステム集積部１４のブロック図を示す。システム集積部１４は外部バス３８、バスインターフェース回路５４および５７、制御回路５５、バス５０、レジスタ５１、５２および５３を含む。
【００１１】
レジスタ５１、５２および５３はバス５０に結合された複数のレジスタを表わす。バス５０に結合されたレジスタの数や種類は、本発明を説明する目的において重要ではなく、他の実施例においては異ってもよい。また、他の実施例では、レジスタ５１、５２および５３が他の種類の回路である場合もあり、レジスタに限定されるものではない。バスインターフェース回路５４は、バス５０と外部バス３８との間の情報の交換に機能する。その情報はデータ、命令または制御信号を含む。制御回路５５はバスインターフェース回路５４および５７に制御信号を供給し、そしてバス５０に「イネーブル」と記された制御信号は供給する。バスインターフェース５７は内部バス３２と外部バス３８との間の情報の交換に機能する。バス５０はプレチャージ／ディスチャージ・バスである。
【００１２】
図３は本発明の実施例による図２のバス５０のバス部５６の論理図の一部と回路図の一部を示す。バス部５６は、導体６０、６１および６２、および補償回路６４および６５を含む。補償回路６４は、Pチャネルトランジスタ６６および６７、インバータ６８および７０、およびNAND論理ゲート６９を含む。補償回路６５は、Pチャネルトランジスタ７１および７２、インバータ７３および７５、およびNAND論理ゲート７４を含む。
【００１３】
導体６０、６１および６２は、隣接し、実質的に平行な導体で、バス５０（図２）を構成する複数の導体である。バス５０は命令またはデータを伝え、ワードデータの使用は命令またはデータをこの中に包含することができることを留意するべきである。補償回路６４および６５は導体６０に結合されている。導体６１および６２は、それぞれ隣接した導体（図示せず）に対応する補償回路を有する。
【００１４】
補償回路６４では、Pチャネルトランジスタ６６は、「VDD」と記された電源電圧端子に接続されたソース、ゲートおよびドレインを有する。Pチャネルトランジスタ６７は、Pチャネルトランジスタ６６のドレインに接続されたソース、ゲート、および導体６０に接続されたドレインを有する。インバータ６８は、導体６０に接続された入力端子、およびPチャネルトランジスタ６６のゲートに接続された出力端子を有する。NAND論理ゲート６９は、第１入力端子、制御信号イネーブルを受け取るための第２入力端子、およびPチャネルトランジスタ６７のゲートに接続された出力端子を有する。インバータ７０は、導体６１に接続された入力端子、およびNAND論理ゲート６９の第１入力端子に接続された出力端子を有する。
【００１５】
補償回路６５では、Pチャネルトランジスタ７２は、VDDに接続されたソース、ゲートおよびドレインを有する。Pチャネルトランジスタ７１は、Pチャネルトランジスタ７２のドレインに接続されたソース、ゲート、および導体６０に接続されたドレインを有する。インバータ７３は、導体６０に接続された入力端子、およびPチャネルトランジスタ７２のゲートに接続された出力端子を有する。NAND論理ゲート７４は、制御信号イネーブルを受け取るための第１入力端子、第２入力端子、およびPチャネルトランジスタ７１のゲートに接続された出力端子を有する。インバータ７５は、導体６２に接続された入力端子、およびNAND論理ゲート７４の第２入力端子に接続された出力端子を有する。
【００１６】
バス５０（図２）の各導体は、隣接する導体間の容量結合によるデータ損失を防止するため補償回路６４および６５と類似の補償回路を有する。もし導体６０および６１の両方が、プレチャージによって論理ハイ電圧であると、導体６１の電圧が論理ハイから論理ローに振れても、補償回路６４は導体６０を論理ハイ電圧に維持するように機能する。同様に、補償回路６５は、導体６２上の電圧が論理ハイから論理ローに振れても、導体６０を論理ハイ電圧に維持するように機能する。（一本の隣接する導体しか有しない、データバスの最初と最後の導体を除いて）、一般に導体あたり２つの補償回路を有する。
【００１７】
補償回路６４および６５は、導体６０をプレチャージ状態で維持するか、ディスチャージしてもよいかを決めるために、２つの隣接する導体６１および６２の論理状態および導体６０の論理状態を感知する。隣接する導体６１および６２の一方のみが論理ロー電圧レベルに遷移すると、補償回路６４および６５の一方のみが作動する。もし隣接する導体６１および６２の双方が論理ロー電圧レベルに遷移すると、補償回路６４および６５の両方が作動し、容量結合の影響によるデータの破壊を防ぐための追加の駆動を与える。導体６１および６２のいずれもが、論理ロー電圧レベルに遷移しない場合には、補償回路６４および６５は補償を提供するように作動しない。
【００１８】
例えば、導体６０および６１が共に論理ハイ電圧にプレチャージされたとする。論理ロー電圧がインバータ６８を介してPチャネルトランジスタ６６に供給されると、Pチャネルトランジスタ６６は導通となる。レジスタ５１、５２および５３（図２参照）のうちの１つのレジスタのリードサイクルの間、導体６１上の論理ハイ電圧は論理ロー電圧に減少する。制御信号イネーブルは論理ハイ電圧であり、NAND 論理ゲート６９はPチャネルトランジスタ６７のゲートに論理ロー電圧を供給する。導体６０が論理ハイ電圧であるので、Pチャネルトランジスタ６６のゲートは論理ロー電圧である。Pチャネルトランジスタ６６および６７は導体６０をVDDに結合し、導体６０の論理ハイ電圧を維持する。
【００１９】
同様に、もし補償回路６０および６２が論理ハイ電圧にプレチャージされ、導体６２上の電圧が論理ロー電圧に減少すると、補償回路６５は補償回路６４と同様に導体６０の論理ハイ電圧を維持するように作動する。制御信号イネーブルは論理ハイ電圧であり、NAND論理ゲート７４はPチャネルトランジスタ７１のゲートに論理ロー電圧を供給する。導体６０が論理ハイ電圧のため、Pチャネルトランジスタ７２のゲートは論理ローであり、Pチャネルトランジスタ７１および７２は導体６０をVDDに結合する。
【００２０】
導体６１および６２の双方が同時に論理ロー電圧に遷移し、そして制御信号イネーブルが論理ハイ電圧である場合、補償回路６４および６５の双方は、導体６０上の電圧が減少するのを防止するために駆動能力を提供する。
【００２１】
補償回路６４および６５のないプレチャージ／ディスチャージ・バスに比べ、補償回路６４および６５は、最小の速度低下で十分な雑音排除性を提供する。たとえバス５０がプレチャージ／ディスチャージ・バスであっても、補償回路６４および６５は、隣接する導体からノイズ結合の影響を受けやすい平行に延びる長い線を有するいかなる型のバスにも有効である。補償回路６４および６５は、プレチャージ／ディスチャージ・バスの雑音排除性に近い性能で、連続的に駆動されるバスの雑音排除性を提供する。（物理的）遮蔽と比べると、補償回路６４および６５は表面領域が少なくてよい。また、１またはそれ以上の導体が同時に論理ローに遷移するときにも、補償回路６４および６５は動的駆動能力を提供する。
【００２２】
本発明が好適実施例に沿って説明してきたが、当業者には本発明がさまざまな方法で改変され、特別に述べたものや上記で説明した以外の多くの実施例が想起されることは明らかである。例えば、隣接する導体が論理ロー電圧から論理ハイ電圧に遷移されるときに、補償回路６４および６５が導体上の論理ロー電圧を保持するように変更することもできる。従って、本発明の真の精神および範囲に該当する本発明の変更は全て、本願の特許請求の範囲に包含されることを意図するものである。
【図面の簡単な説明】
【図１】本発明の実施例によるデータ処理システムのブロック図を示す。
【図２】図１のデータ処理システムのシステム集積部のブロック図を示す。
【図３】本発明によるシステム集積部のバス部分の論理図の一部と回路図の一部を示す。
【符号の説明】
１０  データ処理システム
３８，４０，４２，４４，４６，４８  外部バス回路
５６  バス部
６４，６５  補償回路
６０，６１，６２  導体
【図１】
0004190593.tif 000002
【図２】
0004190593.tif 000003
【図３】
0004190593.tif 000004