(57)【特許請求の範囲】
【請求項１】
半導体基板の表面部に形成された電荷結合素子により転送されてきた電荷を受けたり所定のリセット電位にリセットされたりするフローティングディフュージョン領域と、該フローティングディフュージョン領域にゲート電極が電気的に接続されたＭＯＳトランジスタを初段の駆動トランジスタとして有する出力バッファ回路を備えた電荷結合素子の出力部において、
上記ＭＯＳトランジスタの上記ゲート電極を、ほぼ平坦な電極層により該ＭＯＳトランジスタのチャンネル領域上のみに形成し、
上記半導体基板の少なくとも上記ＭＯＳトランジスタと上記フローティングディフュージョン領域との間の部分上にリフロー膜を形成し、
上記リフロー膜に上記ゲート電極を露出させるコンタクトホール及び上記フローティングディフュージョン領域を露出させるコンタクトホールを形成し、
上記リフロー膜上に上記コンタクトホールを通じて上記ＭＯＳトランジスタの上記ゲート電極と上記フローティングディフュージョン領域との間を電気的に接続するピックアップ配線膜を形成し、
上記ＭＯＳトランジスタと上記フローティングディフュージョン領域との間に、該ＭＯＳトランジスタのチャンネルと他を遮断するチャンネルストッパと、フローティングディフュージョン領域と他を遮断するチャンネルストッパとを形成し、
上記ＭＯＳトランジスタのチャンネルと他を遮断する上記チャンネルストッパを、上記ゲート電極とセルフアライメントして形成した
ことを特徴とする電荷結合素子の出力部。
【請求項２】
上記半導体基板の少なくとも上記ＭＯＳトランジスタと上記フローティングディフュージョン領域との間の部分上にフィールド絶縁層を形成し、該フィールド絶縁層上に上記リフロー膜を形成することを特徴とする請求項１記載の電荷結合素子の出力部。
【請求項３】
請求項１又は２記載の電荷結合素子の出力部を形成する電荷結合素子の出力部の形成方法であって、
出力バッファ回路の初段の駆動トランジスタのチャンネルの両側に、該駆動トランジスタのゲート電極をマスクとして半導体基板表面に不純物をドープすることによりチャンネルストッパを形成する工程を有する
ことを特徴とする電荷結合素子の出力部の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表面部に形成された電荷結合素子により転送されてきた電荷を受けたり所定のリセット電位にリセットされたりするフローティングディフュージョン領域と該フローティングディフュージョン領域にゲート電極が電気的に接続されたＭＯＳトランジスタを初段の駆動トランジスタとして有する出力バッファ回路を備えた電荷結合素子の出力部及び該出力部の形成方法に関する。
【０００２】
【従来の技術】
ＣＣＤ固体撮像素子は、受光素子を縦横に配設し、各受光素子垂直列に対応してＣＣＤからなり垂直方向に上記受光素子からの信号電荷を転送する垂直転送レジスタを配設し、各垂直転送レジスタの転送先側に該レジスタから転送された信号電荷を水平方向に転送する水平転送レジスタを配設し、該水平転送レジスタの転送先側に出力部を設けた構成を有している。そして、その出力部は、ＦＤＡ(Floating Difusion Amplyfier) タイプの場合、水平転送レジスタからの信号電荷を受けてそれに対応した電位になり、その後リセットされて所定のリセット電位になる動作を一定の周期で繰り返すフローティングディフュージョン領域（ＦＤ）と、そのリセットをするリセットトランジスタと、フローティングディフュージョン領域の電位をインピーダンス変換して出力する出力バッファ回路とからなるのが普通であり、出力バッファ回路は一般に複数段（例えば３段）のソースフォロア回路により構成されている。図４（Ａ）、（Ｂ）は出力部の従来例の要部を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線視断面図である。
【０００３】
図面において、１は半導体基板の表面部で、Ｐ型導電型であり、該半導体表面部１にＣＣＤからなる水平転送レジスタ２、Ｎ+ 型フローティングディフュージョン領域３、初段の駆動ＭＯＳトランジスタ４を含む出力バッファ回路を構成する各ＭＯＳトランジスタ及びリセットトランジスタ５等が形成されている。７、７は上記フローティングディフュージョン領域３の両側に形成されたＰ+ 型チャンネルストッパ[ 図４（Ｂ）では図示したが、（Ａ）では線の重なりで解りにくくなることから図示を省略した。] 、８、８は上記ＭＯＳトランジスタ４のチャンネルの両側に設けられたＰ+ 型チャンネルストッパである。
【０００４】
９はゲート絶縁膜、１０はフィールド絶縁膜で、共にＳｉＯ2 からなる。１１は上記出力バッファ回路の初段の駆動ＭＯＳトランジスタ４のゲート電極で、ポリシリコンからなり、フローティングディフュージョン領域３の近傍まで延びており、ゲートとしての部分とピックアップ配線膜としての部分も有する。ゲート電極１１の図４（Ａ）の斜め格子状のハッチングを施したところが実効的にゲートとして機能するところである。１２は該ゲート電極１１上を覆う層間絶縁膜で、ＳｉＯ2 からなる。１３は例えばＰＳＧからなるリフロー膜、１４は該リフロー膜１３に形成され、フローティングディフュージョン領域３を露出させるコンタクトホール、１５は同じく上記ゲート電極１１の表面を露出させるコンタクトホールで、フローティングディフュージョン領域３に比較的近いところに位置している。１６はアルミニウムからなり該コンタクトホール１４、１５を通じて上記ゲート電極１１・フローティングディフュージョン領域３間を接続するピックアップ中継配線膜、１７は半導体基板上を全面的に覆うプラズマＳｉＮ或いはプラズマＳｉＯ2 からなるパシベーション膜である。
【０００５】
１８は上記駆動ＭＯＳトランジスタ４のドレイン領域、１９はドレインコンタクト領域、２０はソース領域、２１はソースコンタクト領域、２２はリセットＭＯＳトランジスタのドレイン領域、２３はドレインコンタクトである。
【０００６】
【発明が解決しようとする課題】
ところで、ＣＣＤ固体撮像素子は光学系の縮小、高解像化による多画素化の要請に伴って自身やそれを構成する個々の画素の小型化が要請されている。そして、画素の小型化に伴い開口面積の減少や取り扱い電荷量の減少が生じ、それは出力レベルの低減を招くが、出力部（電荷電圧変換部）の変換効率を高めることにより対応してきた。しかし、図４に示すような従来の技術によれば、その変換効率を高めることに限界がある。
【０００７】
ここで、その出力部における電荷電圧の変換についてはｄＶ＝Ｑsig ／Ｃｐの式が成立する。但し、ｄＶ：フローティングディフュージョン領域３の電圧変化量、Ｑsig ：フローティングディフュージョン領域３に転送されてきた信号電荷量、Ｃｐ：ピックアップ容量である。このピックアップ容量Ｃｐは、具体的にはフローティングディフュージョン領域３の基板１との間の容量（接合容量）と、該フローティングディフュージョン領域３に接続されているゲート電極１１及びピックアップ中継配線膜１６全体（純粋にゲートとして機能する部分即ちＭＯＳトランジスタ４のチャンネルと交差する部分と、その部分をフローティングディフュージョン領域３に接続する部分からなる。）の基板１との間の容量からなる。
【０００８】
従って、水平転送レジスタ２の出力部の変換効率を高めるには、そのピックアップ容量Ｃｐを小さくすることが必要である。しかし、図４に示す従来の出力部によれば、出力バッファ回路の初段の駆動ＭＯＳトランジスタ４のゲートとそれをフローティングディフュージョン領域３に接続するピックアップ配線とが同層のポリシリコンからなるゲート電極１１として一体に形成され、リフロー膜１３よりも下層であるので半導体基板１表面と比較的近接したところに位置している。従って、該ゲート電極１１のピックアップ配線を成す部分と半導体基板１との間に寄生する容量を小さくすることが難しかった。特に、フィールド絶縁膜１０の傾斜した部分上の電極１１と基板１との間に寄生する容量が無視できない大きさを持つ。従って、この容量がピックアップ容量Ｃｐの１０〜３０％を占め、これを小さくしないとピックアップ容量Ｃｐを小さくすることは難しいのが実状である。
【０００９】
本発明はこのような問題点を解決すべく為されたものであり、電荷結合素子により転送されてきた電荷を受けたり所定のリセット電位にリセットされたりするフローティングディフュージョン領域と、該領域にポリシリコンからなるゲート電極が電気的に接続されたＭＯＳトランジスタを初段の駆動トランジスタとして有する出力バッファ回路を備えた電荷結合素子の出力部のフローティングディフュージョン領域と出力バッファ回路の初段を成すゲートとを接続する接続部に寄生する容量を小さくすることによりピックアップ容量を小さくして電荷電圧変換効率を高めることを目的とする。
【００１０】
【課題を解決するための手段】
請求項１の電荷結合素子の出力部は、半導体基板の少なくとも出力バッファ回路の初段の駆動ＭＯＳトランジスタのゲート電極をほぼ平坦な電極層によりＭＯＳトランジスタの領域のみに形成し、ＭＯＳトランジスタとフローティングディフュージョン領域との間の部分上にリフロー膜を存在させ、該リフロー膜上に、そのＭＯＳトランジスタの上記ゲート電極とフローティングディフュージョン領域との間を接続しそのゲート電極と別の層からなるピックアップ配線膜を這わせ、該リフロー膜に形成したコンタクトホールを通じてそのピックアップ配線膜と、ゲート電極及びフローティングディフュージョン領域とを電気的に接続し、ＭＯＳトランジスタとフローティングディフュージョン領域との間に、該ＭＯＳトランジスタのチャンネルと他を遮断するチャンネルストッパと、フローティングディフュージョン領域と他を遮断するチャンネルストッパとを形成し、ＭＯＳトランジスタのチャンネルと他を遮断するチャンネルストッパを、ゲート電極とセルフアライメントして形成してなることを特徴とする。
【００１１】
従って、請求項１の電荷結合素子の出力部によれば、ピックアップ配線膜をリフロー膜上に這わせるようにしたので、該配線膜と半導体基板との間に寄生する寄生容量の誘電体を成すリフロー膜を厚くすることにより寄生容量を小さくすることができる。依って、電荷電圧変換効率を高めることができる。
【００１２】
請求項３の電荷結合素子の出力部の形成方法は、上記電荷結合素子の出力部の形成方法であって、出力バッファ回路の初段の駆動ＭＯＳトランジスタのチャンネルの両側にそのゲート電極をマスクとして半導体基板表面に不純物をドープすることによりチャンネルストッパを形成する工程を有することを特徴とする。
【００１３】
従って、請求項３の電荷結合素子の出力部の形成方法によれば、上記駆動ＭＯＳトランジスタのチャンネルの両側のチャンネルストッパをゲート電極をマスクとしたセルフアライメントにより形成するので、半導体基板の上から視てゲート電極から食み出した部分をチャンネルストッパとすることができ、ゲート・基板間の寄生容量をより小さくすることができる。依って、電荷電圧変換効率をより高めることができる。
【００１４】
【発明の実施の形態】
本発明は、基本的には、フローティングディフュージョン領域と、該領域にゲート電極が電気的に接続されたＭＯＳトランジスタを初段の駆動トランジスタとして有する出力バッファ回路を備えた電荷結合素子の出力部において、上記ＭＯＳトランジスタの上記ゲート電極を、ほぼ平坦な電極層により該ＭＯＳトランジスタの領域のみに形成し、半導体基板の少なくとも上記ＭＯＳトランジスタと上記フローティングディフュージョン領域との間の部分上に少なくともリフロー膜を形成し、該膜に上記ゲート電極を露出させるコンタクトホール及び上記フローティングディフュージョン領域を露出させるコンタクトホールを形成し、上記リフロー膜上に上記コンタクトホールを通じて上記ＭＯＳトランジスタの上記ゲート電極と上記フローティングディフュージョン領域との間を電気的に接続するピックアップ配線膜を形成したものであり、リフロー膜はＢＰＳＧ、ＰＳＧ或いはＢＳＧからなる。本発明はフローティングディフュージョン領域と出力バッファ回路の初段の駆動トランジスタとの間の部分上にフィールド絶縁膜が形成され、更にその上にリフロー膜が形成された形態で実施することができるが、フローティングディフュージョン領域とその駆動トランジスタが近接し、その間の部分上にフィールド絶縁膜が存在せず、ゲート絶縁膜上に直接リフロー膜が形成された形態でも実施することができる。このようにすると、ピックアップ配線膜を短くすることができ、よりピックアップ容量を小さくすることができる。
【００１５】
また、上記駆動ＭＯＳトランジスタとフローティングディフュージョン領域との間に、該ＭＯＳトランジスタのチャンネルと他を遮断するチャンネルストッパとフローティングディフュージョン領域と他を遮断するチャンネルストッパとを兼ねるチャンネルストッパを形成する。このようにすると、駆動ＭＯＳトランジスタとフローティングディフュージョン領域との間隔を小さくすることができるので、ピックアップ配線膜を短くすることができ、延いてはピックアップ容量をより小さくすることができる。
【００１６】
また、出力バッファ回路の初段の駆動トランジスタのチャンネルの両側のチャンネルストッパを、そのゲート電極をマスクとするセルフアライメントにより形成するようにしても良い。このようにすると、ゲート電極と基板との寄生容量をより小さくすることができるからである。尚、最上面にパシベーション膜を形成することが好ましいが、不可欠ではない。
【００１７】
尚、本発明はＣＣＤ固体撮像素子の出力部に適用することができるが、必ずしもこれに限定されるものではなく、ＣＣＤライン（リニア）センサやＣＣＤ遅延素子等電荷結合素子の出力部一般に適用することができる。
【００１８】
【実施例】
以下、本発明を図示実施例に従って詳細に説明する。図１（Ａ）、（Ｂ）は本発明電荷結合素子の出力部の第１の実施例の要部を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線視断面図である。本実施例は本発明をＣＣＤ固体撮像素子に適用したものである。
【００１９】
図面において、１は半導体基板の表面部で、Ｐ型導電型である。２はＣＣＤ、具体的には水平転送レジスタ、３はＮ+ 型フローティングディフュージョン領域、４は出力バッファ回路の初段のソースフォロア回路の駆動ＭＯＳトランジスタ、５はリセットトランジスタ、７、７は上記フローティングディフュージョン領域３の両側に形成されたＰ+ 型チャンネルストッパ、８、８は上記ＭＯＳトランジスタ４のチャンネルの両側に設けられたＰ+ 型チャンネルストッパであり、該チャンネルストッパ８、８は後述するように駆動ＭＯＳトランジスタ４の後述するゲート電極１１ａをマスクとするセルフアライメントにより形成される。９はゲート絶縁膜、１０はフィールド絶縁膜で、共にＳｉＯ2 からなる。１１ａは上記出力バッファ回路の初段の駆動ＭＯＳトランジスタ４のゲート電極で、図１においては斜めの格子状ハッチングを施して示しており、ポリシリコンからなる。尚、図４に示す従来例においてゲート電極１１はフローティングディフュージョン領域３の近傍まで延びており、ピックアップ電極としての役割も果たしていたが、本発明におけるゲート電極１１ａはゲートとしての役割のみを果たす。
【００２０】
１２は該ゲート電極１１上を覆う層間絶縁膜で、ＳｉＯ2 からなる。１３は例えばＰＳＧからなるリフロー膜で、例えば数１００ｎｍというような比較的厚い膜厚を有する。１４は該リフロー膜１３に形成され、フローティングディフュージョン領域３を露出させるコンタクトホール、２５は同じく上記ゲート電極１１ａの表面を露出させるコンタクトホール、２６は該コンタクトホール１４、１５を通じて上記ゲート電極１１・フローティングディフュージョン領域３間を接続するピックアップ配線膜で、ポリシリコンからなり、ポリシリコン膜をＣＶＤにより形成し、選択的エッチングによりパターニングすることにより形成される。このピックアップ配線膜２６はその形成後の例えば８００〜９００℃程度の熱旅理によりゲート電極１１ａとの間でオーミックなコンタクトを得ることができ、またＮ+ 型フローティングディフュージョン領域３とも電気的コンタクトが得られる。１７は半導体基板上を全面的に覆うプラズマＳｉＮ或いはプラズマＳｉＯ2 からなるパシベーション膜である。１８は上記駆動ＭＯＳトランジスタ４のドレイン領域、１９はドレインコンタクト領域、２０はソース領域、２１はソースコンタクト領域、２２はリセットＭＯＳトランジスタのドレイン領域、２３はドレインコンタクトである。
【００２１】
本固体撮像素子のチャンネルストッパ８、８は、図２に示すようにゲート電極１１ａをマスクとするセルフアライメントにより形成される。尤も、セルフアライメントされるのはチャンネルストッパ８、８のチャンネル側の側辺のみであり、厳密にはゲート電極１１ａとフォトレジスト膜２７の両方をマスクとする不純物のＰ型不純物のイオン打ち込みによりチャンネルストッパ７、７とチャンネルストッパ８、８とが同時に形成され、チャンネルストッパ８、８のチャンネル側の側辺以外、即ちチャンネル８、８の反チャンネル側の側辺、それからチャンネルストッパ７、７はレジスト膜２７により規定される。
【００２２】
本実施例におけるチャンネルストッパ７、７、８、８の形成は、例えば各トランジスタのソース、ドレイン、上記フローティングディフュージョン領域３の形成前に行って良く、図２に示す実施例においてはそのようにしており、このチャンネルストッパ形成後に各トランジスタのソース、ドレイン、上記フローティングディフュージョン領域３の形成が行われる。この場合、トランジスタ４のゲート電極１１ａがそのソース２０、ドレイン１８の形成に際してもマスクとして用いられる。
【００２３】
本実施例によれば、第１に、ゲート電極１１ａと、電荷結合素子の出力部３との間を接続する配線膜を該ゲート電極１１ａと別の配線膜（ピックアップ配線膜）２６で形成し、該配線膜２６をフィールド絶縁膜１０上のリフロー膜１３上に這わせるようにしたので、該配線膜２６と半導体基板１との間に寄生する寄生容量の誘電体を成す絶縁膜１０及び１３の厚さが極めて厚くなり、延いてはその寄生容量を小さくすることができる。
【００２４】
しかも、駆動ＭＯＳトランジスタ４のチャンネルの両側のチャンネルストッパ７、７を、そのゲート電極１１ａをマスクとするセルフアライメントにより形成するようにしたので、ゲート電極１１ａと基板１との寄生容量をより小さくすることができる。依って、電荷結合素子の出力部の電荷電圧変換効率を高めることができる。
【００２５】
更に、ピックアップ配線膜２６が直接フローティングディフュージョン領域３にコンタクトホール１４を通じて接続されており、そのため従来のようにフローティングディフュージョン領域３のコンタクトホール１４に近接して更にコンタクトホール１５を形成する必要がないので、パターンの単純化ができる。
【００２６】
図３に示すものはそのように単純化できることを最大限活かした本発明電荷結合素子の出力部の第２の実施例の要部を示す断面図である。本実施例は、駆動ＭＯＳトランジスタ４とフローティングディフュージョン領域３との間に該ＭＯＳトランジスタ４のチャンネルと他を遮断するチャンネルストッパ８とフローティングディフュージョン領域３と他を遮断するチャンネルストッパ７とを兼ねるチャンネルストッパ７ａを形成するようにしたものであり、このようにすると、ゲート電極１１ａとフローティングディフュージョン領域３との間隔をより小さくすることができ、延いてはピックアップ配線膜２６の長さを短くできるので、それと基板との間の寄生容量をより小さくすることができる。
【００２７】
依って、電荷結合素子の出力部のピックアップ容量Ｃｐを小さくすることができ、電荷電圧変換効率を高めることができる。
【００２８】
【発明の効果】
請求項１の電荷結合素子の出力部によれば、ＭＯＳトランジスタのゲート電極と、電荷結合素子の出力部との間を接続する配線膜を該ゲート電極と別の配線膜（ピックアップ配線膜）で形成し、該配線膜をリフロー膜上に這わせるようにしたので、該配線膜と半導体基板との間に寄生する寄生容量の誘電体を成すリフロー膜を厚くすることにより寄生容量を小さくすることができる。依って、電荷電圧変換効率を高めることができる。
【００２９】
また、駆動ＭＯＳトランジスタとフローティングディフュージョン領域との間に該ＭＯＳトランジスタのチャンネルと他を遮断するチャンネルストッパとフローティングディフュージョン領域と他を遮断するチャンネルストッパとを形成するようにしたので、駆動ＭＯＳトランジスタとフローティングディフュージョン領域との間隔を小さくすることができる。従って、ピックアップ配線膜を短くすることができ、延いてはピックアップ容量をより小さくすることができる。
【００３０】
請求項３の電荷結合素子の出力部の形成方法によれば、駆動ＭＯＳトランジスタのチャンネルの両側のチャンネルストッパをゲート電極をマスクとしたセルフアラインにより形成するので、半導体基板の上から視てゲート電極から食み出した部分をチャンネルストッパとすることができ、ゲート・基板間の寄生容量をより小さくすることができる。依って、電荷電圧変換効率をより高めることができる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）は本発明電荷結合素子の出力部の第１の実施例の要部を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線視断面図である。
【図２】上記第１の実施例の形成方法の一例（本発明電荷結合素子の出力部の形成方法の第１の実施例）を説明するための断面図である。
【図３】本発明電荷結合素子の出力部の第２の実施例の要部を示す断面図である。
【図４】（Ａ）、（Ｂ）は従来例の要部を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線視断面図である。
【符号の説明】
１・・・半導体基板、２・・・ＣＣＤ、３・・・電荷結合素子の出力部、
７、７ａ・・・チャンネルストッパ、１０・・・フィールド絶縁膜、
１１ａ・・・ゲート電極、１４、２５・・・コンタクトホール、
１３・・・リフロー膜、２６・・・ピックアップ配線膜。
【図１】
0004038862.tif 000002
【図２】
0004038862.tif 000003
【図３】
0004038862.tif 000004
【図４】
0004038862.tif 000005