(57)【特許請求の範囲】
【請求項１】
トランスと、前記トランスの１次側に設けられたスイッチング回路と、前記トランスの２次側に設けられ、少なくとも整流トランジスタを有する同期整流回路と、前記トランスの２次側に設けられ、前記スイッチング回路のスイッチング動作と同期した第１の制御信号を生成する整流トランジスタ駆動回路と、前記第１の制御信号を受け、これに基づき前記第１の制御信号の一方のエッジが発生するタイミングと実質的に等しいタイミングにおいて前記整流トランジスタのしきい値電圧を超え、前記第１の制御信号の他方のエッジが発生するタイミングよりも所定時間早いタイミングにおいて前記整流トランジスタのしきい値電圧を下回る第２の制御信号を生成し、これを前記整流トランジスタの制御電極に供給するタイミング生成回路とを備えるスイッチング電源装置。
【請求項２】
前記第１の制御信号の波形が、第１の電位と、第２の電位と、これらの間に挿入された中間電位とを繰り返す波形であり、前記第１の制御回路の前記一方のエッジが、前記第１の電位から前記中間電位に変化するタイミングによって定義され、前記第１の制御回路の前記他方のエッジが、前記中間電位から前記第１の電位に変化するタイミングによって定義されることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記第１の制御信号が前記第２の電位から前記中間電位に変化した後、前記中間電位から前記第１の電位に変化するまでの間において、前記第２の制御信号の電圧が前記整流トランジスタのしきい値電圧を下回ることを特徴とする請求項２に記載のスイッチング電源装置。
【請求項４】
前記タイミング生成回路が、前記第１の制御信号を受け、前記第１の制御回路の前記一方のエッジに応答して第１の論理レベルから第２の論理レベルに変化し、前記第１の制御信号が前記第２の電位から前記中間電位に変化したことに応答して前記第２の論理レベルから前記第１の論理レベルに変化する中間信号を生成する第１の手段と、前記中間信号を受け、前記中間信号の前記第２の論理レベルから前記第１の論理レベルへの変化に対して遅延を与えることによって前記第２の制御信号を生成する第２の手段とを備えることを特徴とする請求項３に記載のスイッチング電源装置。
【請求項５】
前記第１の手段が、前記第１の制御信号を分圧する分圧回路と、前記分圧回路の出力信号を遅延させる遅延回路と、前記第１の制御信号と前記遅延回路の出力信号とを比較し、これに基づいて前記中間信号を生成するコンパレータとを備えることを特徴とする請求項４に記載のスイッチング電源装置。
【請求項６】
前記遅延回路が、前記分圧回路の出力信号の一方向への変化に対する遅延を与える第１の時定数回路及び前記分圧回路の出力信号の逆方向への変化に対する遅延を与える第２の時定数回路からなることを特徴とする請求項５に記載のスイッチング電源装置。
【請求項７】
前記第１の制御信号が前記第２の電位から前記中間電位に変化するタイミングにおいて、前記遅延回路の出力信号の電位が少なくとも前記中間電位よりも高くなるように前記第１の時定数回路の時定数が設定されており、前記第１の制御信号の前記第１のエッジが発生するタイミングにおいて、前記遅延回路の出力信号の電位が少なくとも前記中間電位よりも低くなるように前記第２の時定数回路の時定数が設定されていることを特徴とする請求項６に記載のスイッチング電源装置。
【請求項８】
前記スイッチング回路が、ハーフブリッジ回路、フルブリッジ回路、プッシュプル回路及びアクティブクランプ回路のいずれかであることを特徴とする請求項１乃至７のいずれか１項に記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置に関し、さらに詳細には、同期整流型のスイッチング電源装置に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置として、いわゆるＤＣ／ＤＣコンバータが知られている。代表的なＤＣ／ＤＣコンバータは、スイッチング回路を用いて直流入力を一旦交流に変換した後、トランスを用いてこれを変圧（昇圧または降圧）し、さらに、出力回路を用いてこれを直流に変換する装置であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。
【０００３】
ここで、ＤＣ／ＤＣコンバータに用いられる出力整流部にトランジスタ等のスイッチ素子が用いられ、入力側のスイッチング回路と同期制御されることがある。このような出力整流部を有するＤＣ／ＤＣコンバータは、一般に同期整流型スイッチング電源装置と呼ばれる。
【０００４】
図８は、従来の同期整流型スイッチング電源装置を示す回路図である。
【０００５】
図８に示されるように、従来のスイッチング電源装置は、トランス１と、トランス１の１次側に設けられたハーフブリッジ回路２と、トランス１の２次側に設けられた整流回路３と、トランス１の２次側に設けられた整流トランジスタ駆動回路４と、整流回路３の後段に設けられた平滑回路５と、絶縁回路６を介して出力電圧Ｖｏを監視しこれに基づいてハーフブリッジ回路２に含まれる第１及び第２のメインスイッチ７、８のオン／オフを制御する制御回路９とを備える。
【０００６】
ハーフブリッジ回路２は、第１及び第２のメインスイッチ７、８の他、入力電源１０の両端間に直列に接続された第１及び第２の入力コンデンサ１１、１２を備え、第１及び第２のメインスイッチ７、８の節点と第１及び第２の入力コンデンサ１１、１２の節点との間にはトランス１の１次巻線ａが接続されている。また、整流回路３は、第１及び第２の整流トランジスタ１３、１４からなり、第１の整流トランジスタ１３はトランス１の第１の２次巻線ｂにそのドレインが接続されており、第２の整流トランジスタ１４はトランス１の第２の２次巻線ｃにそのドレインが接続されている。図８に示されるように、これら第１の整流トランジスタ１３のソースと第２の整流トランジスタ１４のソースとは短絡されており、かかる共通ソース接続点と、トランス１の第１の２次巻線ｂ及び第２の２次巻線ｃとの接続点との間に現れる電圧波形が整流回路３の出力となる。整流トランジスタ駆動回路４は、第２の整流トランジスタ１４のゲート−ソース間に接続された第１のダイオード１５と、第１の整流トランジスタ１３のゲート−ソース間に接続された第２のダイオード１６からなり、第１のダイオード１５のカソードと第２のダイオード１６のカソードとの間には、トランス１の第３の２次巻線ｄが接続されている。また、平滑回路５は、平滑用インダクタ１７及び平滑用コンデンサ１８からなる。
【０００７】
このような構成において、第１及び第２のメインスイッチ７、８は、制御回路９による制御のもと所定のデッドタイムをはさんで交互にオンし、これによって、入力電圧Ｖｉｎ及びトランス１の巻数比により決まる出力電圧Ｖｏが負荷１９に与えられる。
【０００８】
図９は、従来の同期整流型スイッチング電源装置の動作を示すタイミングチャートである。図９において、Ｖｇｓ７及びＶｇｓ８とは、それぞれ第１及び第２のメインスイッチ７、８のゲート−ソース間電圧を意味し、Ｖｄｓ１３及びＶｄｓ１４とは、それぞれ第１及び第２の整流トランジスタ１３、１４のソース−ドレイン間電圧を意味し、Ｖｇｓ１３及びＶｇｓ１４とは、それぞれ第１及び第２の整流トランジスタ１３、１４のゲート−ソース間電圧を意味する。
【０００９】
図９に示されるように、従来の同期整流型スイッチング電源装置においては、第１及び第２のメインスイッチ７、８が制御回路９による制御のもと、所定のデッドタイムをはさんで交互に駆動され、これに応答して、第１のメインスイッチ７がオンしている期間においては第２の整流トランジスタ１４のソース−ドレイン間に２次側電圧が発生し、第２のメインスイッチ８がオンしている期間においては第１の整流トランジスタ１３のソース−ドレイン間に２次側電圧が発生する。
【００１０】
ここで、整流トランジスタ駆動回路４においては、第１のメインスイッチ７がオンしている期間は第１のダイオード１５がオン状態となり、第２のメインスイッチ８がオンしている期間は第２のダイオード１６がオン状態となる。このため、第１のメインスイッチ７がオンしている期間においては、第１の整流トランジスタ１３のゲート−ソース間が駆動されてオン状態となり、第２のメインスイッチ８がオンしている期間においては、第２の整流トランジスタ１４のゲート−ソース間が駆動されてオン状態となる。さらに、第１及び第２のメインスイッチ７、８の両方がオフしている期間においては、第１の整流トランジスタ１３のゲートと第２の整流トランジスタ１４のゲートがトランス１の第３の２次巻線ｄを介して短絡されるため、これら第１の整流トランジスタ１３及び第２の整流トランジスタ１４のゲート−ソース間電圧は、いずれも中間電圧となる。
【００１１】
これにより、第１の整流トランジスタ１３は、第２のメインスイッチ８がオフしている期間の全体に亘ってオン状態となり、第２の整流トランジスタ１４は、第１のメインスイッチ７がオフしている期間の全体に亘ってオン状態となるので、これら第１の整流トランジスタ１３及び第２の整流トランジスタ１４のボディーダイオードに電流が流れることが実質的になく、損失の少ない整流を行うことができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、以上は理想的な動作であり、実際の回路においては、トランジスタの特性上、第１の整流トランジスタ１３及び第２の整流トランジスタ１４の動作タイミングには多少の遅延が不可避的に生じる。このため、理想的には、第１の整流トランジスタ１３のソース−ドレイン間に２次側電圧が発生するタイミング（時刻ｔ０）において、同時に第１の整流トランジスタ１３がターンオフし、第２の整流トランジスタ１４のソース−ドレイン間に２次側電圧が発生するタイミング（時刻ｔ１）において、同時に第２の整流トランジスタ１４がターンオフするのであるが、実際には、第１の整流トランジスタ１３がターンオフするタイミングは時刻ｔ０よりも僅かに遅れ、第２の整流トランジスタ１４がターンオフするタイミングは時刻ｔ１よりも僅かに遅れてしまう。
【００１３】
このため、第１の整流トランジスタ１３のソース−ドレイン間に２次側電圧が発生した後、僅かな期間において第１の整流トランジスタ１３には貫通電流が流れ、同様に、第２の整流トランジスタ１４のソース−ドレイン間に２次側電圧が発生した後、僅かな期間において第２の整流トランジスタ１４には貫通電流が流れることになる。このような貫通電流は電力の損失となることから、スイッチング電源装置全体の変換効率の低下を招いてしまうという問題があった。
【００１４】
したがって、本発明の目的は、貫通電流の発生が効果的に防止されたスイッチング電源装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明のかかる目的は、トランスと、前記トランスの１次側に設けられたスイッチング回路と、前記トランスの２次側に設けられ、少なくとも整流トランジスタを有する同期整流回路と、前記トランスの２次側に設けられ、前記スイッチング回路のスイッチング動作と同期した第１の制御信号を生成する整流トランジスタ駆動回路と、前記第１の制御信号を受け、これに基づき前記第１の制御信号の一方のエッジが発生するタイミングと実質的に等しいタイミングにおいて前記整流トランジスタのしきい値電圧を超え、前記第１の制御信号の他方のエッジが発生するタイミングよりも所定時間早いタイミングにおいて前記整流トランジスタのしきい値電圧を下回る第２の制御信号を生成し、これを前記整流トランジスタの制御電極に供給するタイミング生成回路とを備えるスイッチング電源装置によって達成される。
【００１６】
本発明によれば、タイミング生成回路によって整流トランジスタのオフタイミングが早められているので、貫通電流の発生を効果的に防止することができる。これにより、損失が低減されるので、スイッチング電源装置全体の変換効率が高められる。
【００１７】
本発明の好ましい実施態様においては、前記第１の制御信号の波形が、第１の電位と、第２の電位と、これらの間に挿入された中間電位とを繰り返す波形であり、前記第１の制御回路の前記一方のエッジが、前記第１の電位から前記中間電位に変化するタイミングによって定義され、前記第１の制御回路の前記他方のエッジが、前記中間電位から前記第１の電位に変化するタイミングによって定義される。
【００１８】
本発明のさらに好ましい実施態様においては、前記第１の制御信号が前記第２の電位から前記中間電位に変化した後、前記中間電位から前記第１の電位に変化するまでの間において、前記第２の制御信号の電圧が前記整流トランジスタのしきい値電圧を下回る。
【００１９】
本発明のさらに好ましい実施態様においては、前記タイミング生成回路が、前記第１の制御信号を受け、前記第１の制御回路の前記一方のエッジに応答して第１の論理レベルから第２の論理レベルに変化し、前記第１の制御信号が前記第２の電位から前記中間電位に変化したことに応答して前記第２の論理レベルから前記第１の論理レベルに変化する中間信号を生成する第１の手段と、前記中間信号を受け、前記中間信号の前記第２の論理レベルから前記第１の論理レベルへの変化に対して遅延を与えることによって前記第２の制御信号を生成する第２の手段とを備える。
【００２０】
本発明のさらに好ましい実施態様においては、前記第１の手段が、前記第１の制御信号を分圧する分圧回路と、前記分圧回路の出力信号を遅延させる遅延回路と、前記第１の制御信号と前記遅延回路の出力信号とを比較し、これに基づいて前記中間信号を生成するコンパレータとを備える。
【００２１】
本発明のさらに好ましい実施態様においては、前記遅延回路が、前記分圧回路の出力信号の一方向への変化に対する遅延を与える第１の時定数回路及び前記分圧回路の出力信号の逆方向への変化に対する遅延を与える第２の時定数回路からなる。
【００２２】
本発明のさらに好ましい実施態様においては、前記第１の制御信号が前記第２の電位から前記中間電位に変化するタイミングにおいて、前記遅延回路の出力信号の電位が少なくとも前記中間電位よりも高くなるように前記第１の時定数回路の時定数が設定されており、前記第１の制御信号の前記第１のエッジが発生するタイミングにおいて、前記遅延回路の出力信号の電位が少なくとも前記中間電位よりも低くなるように前記第２の時定数回路の時定数が設定されている。
【００２３】
本発明のさらに好ましい実施態様においては、前記スイッチング回路が、ハーフブリッジ回路、フルブリッジ回路、プッシュプル回路及びアクティブクランプ回路のいずれかである。
【００２４】
本発明の前記目的はまた、入力電源に接続され、デッドタイムをはさんで交互に導通状態となる第１及び第２のメインスイッチを有するスイッチング回路と、前記第２のメインスイッチが非導通状態である期間において整流動作を行う第１の整流トランジスタと、前記第１のメインスイッチが非導通状態である期間において整流動作を行う第２の整流トランジスタと、前記第１及び第２の整流トランジスタを駆動する手段とを備えるスイッチング電源装置であって、前記手段は、導通状態となるメインスイッチが前記第２のメインスイッチから前記第１のメインスイッチに切り替わる際に挿入される第１のデッドタイムにおいては、前記第１のデッドタイムの実質的に全期間に亘って前記第１の整流トランジスタの制御電極にオン信号を供給する一方で、前記第１のデッドタイムの一部の期間のみ前記第２の整流トランジスタの制御電極にオン信号を供給し、導通状態となるメインスイッチが前記第１のメインスイッチから前記第２のメインスイッチに切り替わる際に挿入される第２のデッドタイムにおいては、前記第２のデッドタイムの実質的に全期間に亘って前記第２の整流トランジスタの制御電極にオン信号を供給する一方で、前記第２のデッドタイムの一部の期間のみ前記第１の整流トランジスタの制御電極にオン信号を供給することを特徴とするスイッチング電源装置によって達成される。
【００２５】
本発明においても、貫通電流の発生を効果的に防止することができる。これにより、損失が低減されるので、スイッチング電源装置全体の変換効率が高められる。
【００２６】
本発明の好ましい実施態様においては、前記第１のデッドタイムの前記一部の期間とは、前記第１のデッドタイムの開始タイミングを含む連続期間であり、前記第２のデッドタイムの前記一部の期間とは、前記第２のデッドタイムの開始タイミングを含む連続期間である。
【００２７】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００２８】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置２０の回路図である。
【００２９】
図１に示されるように、本実施態様にかかるスイッチング電源装置２０は、従来のスイッチング電源装置と同様、いわゆるハーフブリッジ型の同期整流型スイッチング電源装置であり、整流トランジスタ駆動回路４と第１及び第２の整流トランジスタ１３、１４のゲートとの間に第１及び第２のタイミング生成回路２１、２２がそれぞれ挿入され、第１及び第２のダイオード１５、１６の両端間に第１及び第２の補助コンデンサ２３、２４がそれぞれ接続されている点において異なる。その他の構成については従来のスイッチング電源装置と同様であるので、従来のスイッチング電源装置と同じ構成要素については、図８と同じ符号を付し、その説明を省略する。
【００３０】
第１及び第２のタイミング生成回路２１、２２は、整流トランジスタ駆動回路４に接続された入力端ｅと、対応する整流トランジスタ１３または１４のゲートに接続された出力端ｆとを備え、入力端ｅに供給される信号の波形を変形して出力端ｆより出力する回路である。また、第１及び第２の補助コンデンサ２３、２４は、図８に示したスイッチング電源装置の第１及び第２の整流トランジスタ１３、１４におけるゲート−ソース間容量に相当する容量を与えるコンデンサである。
【００３１】
図２は、第１及び第２のタイミング生成回路２１、２２の回路図である。
【００３２】
図２に示されるように、第１及び第２のタイミング生成回路２１、２２は、それぞれ、コンパレータ２５と、抵抗２６〜２９と、ダイオード３０〜３３と、コンデンサ３４、３５とを備えており、コンパレータ２５の非反転入力端子（＋）は入力端ｅに接続され、反転入力端子（−）は、ダイオード３０を介して抵抗２６、２７の節点に接続されている。
【００３３】
抵抗２６、２７は、入力端ｅの電圧Ｖ１を分圧してコンパレータ２５の反転入力端子（−）に供給する役割を果たし、抵抗２６、ダイオード３０及びコンデンサ３４は、入力端ｅの電圧Ｖ１がローレベルからハイレベルに変化する際の時定数回路（第１の時定数回路）として働き、また、抵抗２８、ダイオード３１及びコンデンサ３４は、入力端ｅの電圧Ｖ１がハイレベルからローレベルに変化する際の時定数回路（第２の時定数回路）として働く。これにより、コンパレータ２５の反転入力端子（−）の電圧Ｖ２は、入力端ｅの電圧、すなわちコンパレータ２５の非反転入力端子（＋）の電圧Ｖ１を分圧し、且つ、遅延された波形となる。
【００３４】
さらに、抵抗２９、ダイオード３３及びコンデンサ３５は、コンパレータ２５の出力電圧Ｖ３がハイレベルからローレベルに変化する際の時定数回路（第３の時定数回路）として働く。コンパレータ２５の出力がローレベルからハイレベルに変化する際の時定数回路は備えられていない。これにより、出力端ｆの電圧Ｖ４は、立ち上がり波形がコンパレータ２５の出力電圧Ｖ３の立ち上がりと実質的に等しく、立ち下がり波形が出力電圧Ｖ３の立ち下がりよりも緩やかとなる。
【００３５】
次に、本実施態様にかかるスイッチング電源装置２０の動作について説明する。
【００３６】
図３は、本実施態様にかかるスイッチング電源装置２０の動作を示すタイミングチャートである。
【００３７】
図３に示されるように、本実施態様にかかるスイッチング電源装置２０においても、第１及び第２のメインスイッチ７、８が制御回路９による制御のもと、所定のデッドタイムをはさんで交互に駆動され、これに応答して、第１のメインスイッチ７がオンしている期間においては第２の整流トランジスタ１４のソース−ドレイン間に２次側電圧が発生し、第２のメインスイッチ８がオンしている期間においては第１の整流トランジスタ１３のソース−ドレイン間に２次側電圧が発生する。
【００３８】
ここで、整流トランジスタ駆動回路４においては、第１のメインスイッチ７がオンしている期間は第１のダイオード１５がオン状態となり、第２のメインスイッチ８がオンしている期間は第２のダイオード１６がオン状態となる。このため、第１のメインスイッチ７がオンしている期間においては、第１の整流トランジスタ１３のゲート−ソース間が駆動されてオン状態となり、第２のメインスイッチ８がオンしている期間においては、第２の整流トランジスタ１４のゲート−ソース間が駆動されてオン状態となる。さらに、第１及び第２のメインスイッチ７、８の両方がオフしている期間においては、第１の整流トランジスタ１３のゲートと第２の整流トランジスタ１４のゲートがトランス１の第３の２次巻線ｄを介して短絡されるため、これら第１の整流トランジスタ１３及び第２の整流トランジスタ１４のゲート−ソース間電圧は、いずれも中間電圧となる。
【００３９】
以上より、第１及び第２のタイミング生成回路２１、２２の入力端ｅに供給される電圧Ｖ１は、従来のスイッチング電源装置におけるＶｇｓ１３またはＶｇｓ１４と同じく、ローレベル、ハイレベル及び中間電位の３状態を繰り返す波形となる。
【００４０】
次に、第１のタイミング生成回路２１の動作について説明する。
【００４１】
図３に示されるように、第１のタイミング生成回路２１内の電圧Ｖ１がローレベルである状態においては（時刻ｔ１０以前）、Ｖ１＜Ｖ２であり、これにより、第１のタイミング生成回路２１に含まれるコンパレータ２５の出力電圧Ｖ３はローレベルとなる。このため、時刻ｔ１０以前においては、出力端ｆの電圧Ｖ４もローレベルとなり、第１の整流トランジスタ１３はオフ状態に保持される。この間、コンデンサ３４は、抵抗２８及びダイオード３１を介して徐々に放電される。すなわち、電圧Ｖ２は、第２の時定数回路の時定数によって決まる速度で低下する。この場合、時刻ｔ１０が到来するまでに、電圧Ｖ２が電圧Ｖ１の中間電圧未満に低下している必要がある。したがって、第２の時定数回路の時定数を当該条件が満たされるように設定する必要がある。
【００４２】
次に、電圧Ｖ１がローレベルから中間電位に立ち上がると（時刻ｔ１０）、Ｖ１＞Ｖ２となるので、コンパレータ２５の出力電圧Ｖ３は反転し、ハイレベルとなる。コンパレータ２５の出力電圧Ｖ３がハイレベルとなると、出力端ｆの電圧Ｖ４も直ちにハイレベルに立ち上がり、これにより、第１の整流トランジスタ１３がターンオンする。
【００４３】
その後、電圧Ｖ１は中間電位からハイレベルに立ち上がり（時刻ｔ１１）、第１のメインスイッチ７がターンオフするタイミング（時刻ｔ１２）までこれを保持する。この間、コンデンサ３４は、抵抗２６及びダイオード３０を介して徐々に充電される。すなわち、電圧Ｖ２は、第１の時定数回路の時定数によって決まる速度で上昇する。この場合、時刻ｔ１２が到来するまでに、電圧Ｖ２が電圧Ｖ１の中間電圧を超える電圧まで上昇している必要がある。したがって、第１の時定数回路の時定数を当該条件が満たされるように設定する必要がある。
【００４４】
次に、電圧Ｖ１がハイレベルから中間電位に立ち下がると（時刻ｔ１２）、再びＶ１＜Ｖ２となるので、コンパレータ２５の出力電圧Ｖ３は反転し、ローレベルとなる。コンパレータ２５の出力電圧Ｖ３がローレベルとなると、コンデンサ３５は、抵抗２９及びダイオード３３を介して徐々に放電される。すなわち、電圧Ｖ４は、第３の時定数回路の時定数によって決まる速度で低下する。
【００４５】
これにより、時刻ｔ１２から所定時間が経過すると、出力端ｆの電圧Ｖ４が第１の整流トランジスタ１３のしきい値電圧Ｖｔｈ１３を下回り（時刻ｔ１３）、第１の整流トランジスタ１３がターンオフする。この場合、第２のメインスイッチ８がターンオンするタイミング（時刻ｔ１４）、すなわち第１の整流トランジスタ１３のソース−ドレイン間にトランス１の２次側電圧が発生するタイミングより前に、出力端ｆの電圧Ｖ４が第１の整流トランジスタ１３のしきい値電圧Ｖｔｈ１３を下回る必要がある。したがって、第３の時定数回路の時定数を当該条件が満たされるように設定する必要がある。
【００４６】
第２のタイミング生成回路２２の動作についても、上述した第１のタイミング生成回路２１の動作と同様であり、時刻ｔ１２において、第２のタイミング生成回路２２の出力端ｆの電圧Ｖ４がハイレベルとなり、電圧Ｖ１がハイレベルから中間電位に立ち下がった後（時刻ｔ１５）、第１のメインスイッチ７がターンオンするタイミング（時刻ｔ１７）、すなわち第２の整流トランジスタ１４のソース−ドレイン間にトランス１の２次側電圧が発生するタイミングより前に、出力端ｆの電圧Ｖ４が第２の整流トランジスタ１４のしきい値電圧Ｖｔｈ１４を下回る（時刻ｔ１６）。
【００４７】
以上により、第１の整流トランジスタ１３及び第２の整流トランジスタ１４において不可避的に生じる動作遅延を考慮しても、第１の整流トランジスタ１３のソース−ドレイン間に２次側電圧が発生するタイミング（時刻ｔ１４）においては、第１の整流トランジスタ１３は確実にオフ状態となり、第２の整流トランジスタ１４のソース−ドレイン間に２次側電圧が発生するタイミング（時刻ｔ１７）においては、第２の整流トランジスタ１４は確実にオフ状態となる。このため、第１の整流トランジスタ１３や第２の整流トランジスタ１４に貫通電流が流れることがない。
【００４８】
このように、本実施態様によるスイッチング電源装置２０においては、整流回路３と整流トランジスタ駆動回路４との間に、第１及び第２のタイミング生成回路２１、２２を設け、第１及び第２の整流トランジスタ１３、１４のターンオンのタイミングを実質的に変化させることなく、ターンオフのタイミングを早めていることから、貫通電流の発生を効果的に防止することができる。これにより、損失が低減されるので、スイッチング電源装置全体の変換効率が高められる。
【００４９】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５０】
例えば、上記実施態様にかかるスイッチング電源装置２０においては、トランス１の１次側回路としてハーフブリッジ回路２を用いているが、トランス１の１次側回路としてはハーフブリッジ回路に限定されるものではなく、他の回路を用いても構わない。その一例を図４乃至図６に示す。
【００５１】
図４は、トランス１の１次側回路としてフルブリッジ回路４０を用いた例によるスイッチング電源装置４１の回路図である。図４に示されるように、本発明は、トランス１の１次側回路としてフルブリッジ回路４０を用いた場合にも適用可能である。
【００５２】
図５は、トランス１の１次側回路としてプッシュプル回路４２を用いた例によるスイッチング電源装置４３の回路図である。図５に示されるように、本発明は、トランス１の１次側回路としてプッシュプル回路４２を用いた場合にも適用可能である。
【００５３】
図６は、トランス１の１次側回路としてアクティブクランプ回路４４を用いた例によるスイッチング電源装置４５の回路図である。図６に示されるように、本発明は、トランス１の１次側回路としてアクティブクランプ回路４４を用いた場合にも適用可能である。
【００５４】
また、本発明は、トランス１の２次側回路についても、上記実施態様において示した整流回路３及び平滑回路５に限定されるものではなく、他の回路を用いても構わない。その一例を図７に示す。このように、本発明は、トランス１の２次側回路として、図７に示される回路を用いた場合にも適用可能である。
【００５５】
さらに、上記実施態様において示した第１及び第２のタイミング生成回路２１、２２の具体的な回路構成は一例であり、第１及び第２の整流トランジスタ１３、１４のオン／オフのタイミングを本実施態様と同様に制御可能である限り、これとは異なる回路構成からなるタイミング生成回路を使用しても構わない。例えば、第１及び第２のタイミング生成回路２１、２２に含まれるコンデンサ３５、抵抗２９及びダイオード３３からなる第３の時定数回路については、第１及び第２の整流トランジスタ１３、１４のゲート−ソース間容量を利用することにより、コンデンサ３５を削除しても構わない。
【００５６】
また、第１及び第２のタイミング生成回路２１、２２の出力端ｆと、第１及び第２の整流トランジスタ１３、１４のゲートとの間にバッファ回路をそれぞれ挿入しても構わない。この場合、これらバッファ回路のしきい値電圧を、第１及び第２のタイミング生成回路２１、２２のしきい値電圧Ｖｔｈ１３、Ｖｔｈ１４と実質的に等しく設定することにより、時刻ｔ１３において第１整流トランジスタ１３のゲート−ソース間電圧を約０Ｖとし、時刻ｔ１６において第２整流トランジスタ１４のゲート−ソース間電圧を約０Ｖとすることができる。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、貫通電流の発生が効果的に防止されたスイッチング電源装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置２０の回路図である。
【図２】第１及び第２のタイミング生成回路２１、２２の回路図である。
【図３】スイッチング電源装置２０の動作を示すタイミングチャートである。
【図４】トランス１の１次側回路としてフルブリッジ回路４０を用いた例によるスイッチング電源装置４１の回路図である。
【図５】トランス１の１次側回路としてプッシュプル回路４２を用いた例によるスイッチング電源装置４３の回路図である。
【図６】トランス１の１次側回路としてアクティブクランプ回路４４を用いた例によるスイッチング電源装置４５の回路図である。
【図７】トランス１の２次側回路として他の回路方式を用いた例によるスイッチング電源装置４６の回路図である。
【図８】従来の同期整流型スイッチング電源装置を示す回路図である。
【図９】従来の同期整流型スイッチング電源装置の動作を示すタイミングチャートである。
【符号の説明】
１  トランス
２  ハーフブリッジ回路
３  整流回路
４  整流トランジスタ駆動回路
５  平滑回路
６  絶縁回路
７  第１のメインスイッチ
８  第２のメインスイッチ
９  制御回路
１０  入力電源
１１  第１の入力コンデンサ
１２  第２の入力コンデンサ
１３  第１の整流トランジスタ
１４  第２の整流トランジスタ
１５  第１のダイオード
１６  第２のダイオード
１７  平滑用インダクタ
１８  平滑用コンデンサ
１９  負荷
２０  スイッチング電源装置
２１  第１のタイミング生成回路
２２  第２のタイミング生成回路
２３  第１の補助コンデンサ
２４  第２の補助コンデンサ
２５  コンパレータ
２６〜２９  抵抗
３０〜３３  ダイオード
３４，３５  コンデンサ
４０  フルブリッジ回路
４１，４３，４５，４６  スイッチング電源装置
４２  プッシュプル回路
４４  アクティブクランプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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