(57)【特許請求の範囲】
【請求項１】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）半導体基板の主面の第１および第２領域にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に導電膜を形成する工程、
（ｃ）前記導電膜をエッチングすることによって、前記第１領域の前記ゲート絶縁膜上に第１ゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に第２ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後、前記半導体基板上にＣＶＤ法で酸化シリコン膜を形成し、次いで前記第２領域の前記酸化シリコン膜を除去する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板上にＣＶＤ法で窒化シリコン膜を形成し、次いで前記窒化シリコン膜と前記第１領域の前記酸化シリコン膜をエッチングすることによって、前記第１ゲート電極の側壁に前記酸化シリコン膜と前記窒化シリコン膜との積層膜からなる第１サイドウォールスペーサを形成し、前記第２ゲート電極の側壁に前記窒化シリコン膜からなる第２サイドウォールスペーサを形成する工程、
（ｆ）前記（ｅ）工程の後、前記半導体基板を熱処理することによって、前記第１ゲート電極の中心部の直下に形成された前記ゲート絶縁膜の膜厚を、前記第２ゲート電極の中心部の直下に形成された前記ゲート絶縁膜の膜厚よりも厚くする工程、
（ｇ）前記（ｆ）工程の後、前記第１領域に前記第１ゲート電極を有する第１ＭＩＳＦＥＴを形成し、前記第２領域に前記第２ゲート電極を有する第２ＭＩＳＦＥＴを形成する工程。
【請求項２】
前記第１ＭＩＳＦＥＴは、ＤＲＡＭのメモリセルを構成するＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴは、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴであることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記第１および第２ゲート電極は、シリコン膜とメタル膜の積層構造を有することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ(Dynamic Random Access Memory)を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年の半導体デバイスは、同一半導体チップ内での多電源化が進んでいることから、薄い膜厚のゲート絶縁膜と厚い膜厚のゲート絶縁膜とを同一半導体チップ内に作り分ける、いわゆる２水準ゲート絶縁膜プロセスが実用化されている。
【０００３】
上記２水準ゲート絶縁膜の標準的なプロセスでは、まず単結晶シリコンからなる半導体基板（以下、単に基板という）を湿式酸化してその表面に酸化シリコン膜を形成する。次に、厚いゲート絶縁膜を形成したい領域（第１領域）の絶縁膜をフォトレジスト膜で覆い、薄いゲート絶縁膜を形成したい領域（第２領域）の絶縁膜をエッチングで除去することによって、第２領域の基板表面を露出させる。
【０００４】
次に、上記フォトレジスト膜を除去した後、基板をもう一度湿式酸化することによって、第２領域の基板表面に薄いゲート絶縁膜を形成する。このとき、第１領域の絶縁膜も成長してその膜厚が厚くなるので、第１領域には厚いゲート絶縁膜が形成される。
【０００５】
また、例えば特開２０００−１８８３３８号公報は、基板の第１領域と第２領域とに酸化シリコンからなるゲート絶縁膜と窒化シリコンからなるゲート絶縁膜とを作り分ける２水準ゲート絶縁膜プロセスを開示している。
【０００６】
上記公報に記載されたプロセスでは、まず第１および第２領域の基板上に第１酸化シリコン膜を形成した後、第１領域の第１酸化シリコン膜をエッチングで選択的に除去し、第１領域の半導体基板表面を露出させる。次に、第１領域の基板上と第２領域の第１酸化シリコン膜上に窒化シリコン膜を形成した後、第２の窒化シリコン膜と第１酸化シリコン膜とをエッチングで選択的に除去し、第２領域の基板表面を露出させる。次に、基板を熱酸化し、第２領域の基板表面に第２酸化シリコン膜を形成することにより、第１領域の基板表面には窒化シリコンからなる第１ゲート絶縁膜が形成され、第２領域の半導体基板表面には、第２酸化シリコンからなる第２ゲート絶縁膜が形成される。
【０００７】
【発明が解決しようとする課題】
大容量化が進むＤＲＡＭは、メモリセルの微細化を実現するために、メモリセルを構成するＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のゲート長およびゲート電極間ピッチの狭小化を進めている。
【０００８】
しかし、メモリセルを構成するＭＩＳＦＥＴのゲート長を単純に短くしていくと、しきい値電圧が低下し、ひいてはメモリセルの動作信頼性が低下する。そこで、ゲート長を短くしても、しきい値電圧を一定水準以上に維持する方法として、チャネル領域の不純物濃度を高くすることが一般に行われている。
【０００９】
ところが、メモリセルを構成するＭＩＳＦＥＴのチャネル不純物濃度を高くすると、ソース、ドレイン領域とチャネル領域との界面における電界強度が高くなるために、この界面におけるリーク電流が増大し、ＤＲＡＭのリフレッシュ特性が低下するという別の問題を引き起こす。
【００１０】
また、メモリセルを構成するＭＩＳＦＥＴのチャネル不純物濃度を低い水準に抑えながら、しきい値電圧を一定水準以上に維持する方法として、ＭＩＳＦＥＴのゲート絶縁膜を厚膜化することが考えられる。しかし一方で、ＭＩＳＦＥＴの高性能化および低電圧動作を実現するためには、ＭＩＳＦＥＴの微細化に比例してゲート絶縁膜を薄膜化する必要があるため、周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜は、メモリセルを構成するＭＩＳＦＥＴのゲート絶縁膜よりも薄い膜厚にすることが要求される。
【００１１】
このように、ＤＲＡＭにおいても２水準ゲート絶縁膜プロセスの導入が不可欠となりつつあるが、同一基板上に膜厚の異なる２種類のゲート絶縁膜を形成する従来の２水準ゲート絶縁膜プロセスは、フォトマスクの枚数および製造工程数が増えるために、ＤＲＡＭの製造プロセスに２水準ゲート絶縁膜プロセスを導入すると、ＤＲＡＭの製造コストの増大を引き起こす。
【００１２】
本発明の目的は、製造工程数やフォトマスクの枚数を増やすことなく、ＤＲＡＭの２水準ゲート絶縁膜プロセスを実現することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体集積回路装置は、半導体基板の主面の第１領域に第１ゲート電極を有する複数の第１ＭＩＳＦＥＴが形成され、前記半導体基板の主面の第２領域に前記第１ゲート電極よりもゲート長が長い第２ゲート電極を有する複数の第２ＭＩＳＦＥＴが形成され、前記第１ゲート電極の中心部の直下に形成されたゲート絶縁膜の膜厚は、前記第２ゲート電極の中心部の直下に形成されたゲート絶縁膜の膜厚よりも厚く前記第１ゲート電極の側壁部の直下に形成されたゲート絶縁膜の膜厚と、前記第２ゲート電極の側壁部の直下に形成されたゲート絶縁膜の膜厚は、等しいものである。
【００１６】
本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体基板の主面の第１および第２領域にゲート絶縁膜を形成する工程、（ｂ）前記ゲート絶縁膜上に導電膜を形成する工程、
（ｃ）前記導電膜をエッチングすることによって、前記第１領域の前記ゲート絶縁膜上に第１ゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に前記第１ゲート電極よりもゲート長が長い第２ゲート電極を形成する工程、
（ｄ）前記半導体基板を熱処理することによって、前記第１ゲート電極の中心部の直下に形成された前記ゲート絶縁膜の膜厚を、前記第２ゲート電極の中心部の直下に形成された前記ゲート絶縁膜の膜厚よりも厚くする工程、
（ｅ）前記（ｄ）工程の後、前記第１領域に前記第１ゲート電極を有する第１ＭＩＳＦＥＴを形成し、前記第２領域に前記第２ゲート電極を有する第２ＭＩＳＦＥＴを形成する工程。
【００１７】
半導体基板上に膜厚の等しいゲート絶縁膜を介して、ゲート長の短い第１ゲート電極およびゲート長の長い第２ゲート電極を形成し、前記第１および第２ゲート電極のそれぞれの端部に位置する前記ゲート絶縁膜の膜厚を厚くするために、前記半導体基板に酸化処理を施すと同時に、前記第１ゲート電極のゲート長が短いことを利用して、前記第１ゲート電極の中心部に位置する前記ゲート絶縁膜の膜厚を前記第２ゲート電極の中心部に位置する前記ゲート絶縁膜の膜厚よりも厚くするものである。
【００１８】
これにより、複雑なプロセスを経ることなく、膜厚の異なるゲート絶縁膜を有する２種類のＭＩＳＦＥＴを容易に提供することができる。また、基板濃度を高くすることなく、しきい値電圧の高いＭＩＳＦＥＴを提供することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態は、例えば２５６Ｍｂｉｔ（メガビット）の記憶容量を有するＤＲＡＭに適用されたものであり、その製造工程は次の通りである。
【００２１】
まず、図１および図２に示すように、ｐ型単結晶シリコンからなる基板１の主面に素子分離溝２を形成する。図１に示すように、基板１は、主としてメモリアレイ領域（図の左側部分および中央部分）と周辺回路領域（図の右側部分）とに区画されており、メモリアレイ領域にはメモリセルを構成する複数のＭＩＳＦＥＴ（メモリセル選択用ＭＩＳＦＥＴ）および情報蓄積用容量素子が形成され、周辺回路領域には周辺回路を構成する複数の相補型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）が形成される。
【００２２】
基板１に素子分離溝２を形成するには、例えば基板１をエッチングして深さ３５０ｎｍ程度の溝を形成し、続いてこの溝の内部および基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜５を堆積した後、溝の外部の不要な酸化シリコン膜５を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法によって除去する。図２に示すように、基板１に素子分離溝２を形成すると、メモリアレイ領域の基板１には、周囲を素子分離溝２によって囲まれた細長い島状の平面パターンを有する多数のアクティブ領域Ｌが形成される。メモリセルは、これらアクティブ領域Ｌのそれぞれに２個ずつ形成される。なお、前記図１の左側部分は、図２のＡ−Ａ線に沿った基板１の断面図、中央部分は、Ｂ−Ｂ線に沿った基板１の断面図である。
【００２３】
次に、図３に示すように、メモリアレイ領域の基板１と周辺回路領域の基板１の一部とにＢ（ホウ素）をイオン注入し、続いて周辺回路領域の基板１の他の一部にＰ（リン）をイオン注入した後、基板１を熱処理してこれらの不純物（Ｂ、Ｐ）を拡散させることにより、メモリアレイ領域の基板１にｐ型ウエル３を形成し、周辺回路領域の基板１にｐ型ウエル３とｎ型ウエル４を形成する。
【００２４】
次に、図４に示すように、周辺回路領域の基板１の表面をフォトレジスト膜１００で覆い、メモリアレイ領域のｐ型ウエル３にＢ（またはＢＦ2）をイオン注入する。この不純物のイオン注入は、メモリセルの一部を構成するＭＩＳＦＥＴ（メモリセル選択用ＭＩＳＦＥＴ）のしきい値電圧を制御するためのもので、本実施の形態では、例えば打ち込みエネルギー＝４５ｋｅＶ、ドーズ量＝６．８×１０12／ｃｍ2の条件で実施する。
【００２５】
次に、フォトレジスト膜１００を除去した後、図５に示すように、周辺回路領域のｎ型ウエル４の表面およびメモリアレイ領域のｐ型ウエル３の表面をフォトレジスト膜１０１で覆い、周辺回路領域のｐ型ウエル３にＢＦ2をイオン注入する。このときの打ち込みエネルギーは、例えば４５ｋｅＶ、ドーズ量は１×１０12／ｃｍ2である。続いてフォトレジスト膜１０１を除去した後、図６に示すように、周辺回路領域のｐ型ウエル３の表面およびメモリアレイ領域のｐ型ウエル３の表面をフォトレジスト膜１０２で覆い、周辺回路領域のｎ型ウエル４にＢＦ2をイオン注入する。このときの打ち込みエネルギーは、例えば４５ｋｅＶ、ドーズ量は４．５×１０12／ｃｍ2である。これら不純物のイオン注入は、周辺回路を構成する相補型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）のしきい値電圧を制御するために行う。
【００２６】
次に、フォトレジスト膜１０２を除去し、続いて基板１の表面をフッ酸で洗浄した後、図７に示すように、基板１を約８００℃で湿式酸化することによって、基板１（ｐ型ウエル３およびｎ型ウエル４）の表面に酸化シリコンからなるゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は、例えば６．３ｎｍであり、メモリアレイ領域と周辺回路領域とで同一の膜厚となっている。
【００２７】
次に、図８に示すように、基板１上にＣＶＤ法で膜厚７０ｎｍ程度の多結晶シリコン膜１０を堆積し、続いてその上部にスパッタリング法で膜厚５ｎｍ程度のＷＮ（窒化タングステン）膜１１と膜厚８０ｎｍ程度のＷ（タングステン）膜１２とを堆積し、さらにその上部にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜８を堆積する。多結晶シリコン膜１０は、その抵抗値を下げるために、成膜中にＰ（リン）をドープする。ＷＮ膜１１は、多結晶シリコン膜１０とＷ膜１２との界面における両者の反応（シリサイド化反応）を防ぐバリア層として機能する。
【００２８】
上記多結晶シリコン膜１０とその上部に堆積したＷ膜１２は、ＭＩＳＦＥＴのゲート電極材料を構成する。すなわち、本実施の形態のＤＲＡＭは、ＭＩＳＦＥＴのゲート電極の抵抗値を下げるために、ゲート電極材料を多結晶シリコン膜１０とＷ膜１２との積層膜（ポリメタル膜）によって構成する。
【００２９】
次に、図９に示すように、窒化シリコン膜８の上部に形成したフォトレジスト膜１０３をマスクにして窒化シリコン膜８、Ｗ膜１２、ＷＮ膜１１および多結晶シリコン膜１０をドライエッチングすることにより、メモリアレイ領域にゲート電極７Ａを形成し、周辺回路領域にゲート電極７Ｂ、７Ｃを形成する。図１０に示すように、メモリアレイ領域に形成されたゲート電極７Ａは、アクティブ領域Ｌの長辺と直交する方向に延在し、アクティブ領域Ｌ以外の領域ではワード線ＷＬを構成する。ゲート電極７Ａ（ワード線ＷＬ）の幅（ゲート長）は、０．１６μｍであり、周辺回路領域に形成されたゲート電極７Ｂ、７Ｃのゲート長は、０．２５μｍである。
【００３０】
次に、図１１に示すように、ゲート電極７Ａ、７Ｂ、７Ｃのエッチングに用いたフォトレジスト膜１０３を除去する。このとき、基板１の表面には、ゲート電極材料のエッチング残渣やフォトレジスト残渣などの異物が付着しているため、ゲート絶縁膜６を深く削らない程度に薄く希釈したフッ酸を使って基板１の表面を洗浄する。
【００３１】
図１２に示すように、ゲート電極７Ａ、７Ｂ、７Ｃを形成するためのドライエッチングおよびその後のフッ酸洗浄を行うと、ゲート電極７Ａ、７Ｂ、７Ｃの側壁下部や周辺領域のゲート絶縁膜６もある程度削られて膜厚が薄くなるので、そのままではゲート耐圧が低下するなどの不具合が生じる。
【００３２】
そこで、上記フッ酸洗浄の後、基板１を熱処理（再酸化処理）することによって、薄くなったゲート絶縁膜６を厚膜化する。この再酸化処理は、ゲート電極７Ａ、７Ｂ、７Ｃの側壁に露出したＷ膜１２が酸化されて高抵抗のＷ酸化物が生成するのを防ぐために、Ｓｉ（シリコン）は酸化されるが、Ｗは酸化されない雰囲気中で行う。本実施の形態では、例えば水素９０％、水蒸気１０％の混合ガスからなる８００℃の還元性雰囲気中で基板１を約２０分間熱処理する。
【００３３】
図１３に示すように、上記再酸化処理を行うと、メモリアレイ領域に形成されたゲート電極７Ａの側壁下部や周辺領域のゲート絶縁膜６が成長して厚い膜厚（約９ｎｍ）のゲート絶縁膜６’となる。前述したように、メモリアレイ領域に形成されたゲート電極７Ａのゲート長は、０．１６μｍと極めて短い。従って、ゲート電極７Ａの側壁下部に厚い膜厚のゲート絶縁膜６’が形成されると、そのバーズビークがゲート電極７Ａの中心部にまで入り込むため、ゲート電極７Ａの中心部直下には、再酸化処理前のゲート絶縁膜６より厚い膜厚（ｔox1＝約９ｎｍ）を有するゲート絶縁膜６ａが形成される。なお、ここで「ゲート電極の中心部」とは、ゲート電極のゲート長方向（チャネル方向）における中心部を意味している。
【００３４】
また、図１４に示すように、上記再酸化処理を行うことにより、周辺回路のｎ型ウエル４上に形成されたゲート電極７Ｃの側壁下部や周辺領域のゲート絶縁膜６も成長して厚い膜厚（約９ｎｍ）のゲート絶縁膜６’となる。また図示は省略するが、周辺回路のｐ型ウエル３上に形成されたゲート電極７Ｂの側壁下部や周辺領域のゲート絶縁膜６も成長して厚いゲート絶縁膜６’となる。
【００３５】
ところが、周辺回路領域に形成されたゲート電極７Ｂ、７Ｃのゲート長は、メモリアレイ領域に形成されたゲート電極７Ａのゲート長よりも長い（０．２５μｍ）ため、ゲート電極７Ｂ、７Ｃの側壁下部に厚いゲート絶縁膜６’が形成されても、そのバーズビークがゲート電極７Ｂ、７Ｃの中心部にまで入り込むことはない。従って、ゲート電極７Ｂ、７Ｃの中心部直下におけるゲート絶縁膜６の膜厚（ｔox2）は、再酸化処理前とほぼ同じ膜厚（約６．３ｎｍ）となる。
【００３６】
このように、メモリアレイ領域にゲート長の短いゲート電極７Ａを形成し、周辺回路領域にゲート長の長いゲート電極７Ｂ、７Ｃを形成した後、ゲート電極７Ａ、７Ｂ、７Ｃの側壁端部のゲート絶縁膜６を厚膜化するための再酸化処理を行うと、メモリアレイ領域のゲート電極７Ａの側壁端部および中心部の直下には、厚い膜厚（ｔox1＝約９ｎｍ）のゲート絶縁膜６’、６ａが形成される。一方、周辺回路領域のゲート電極７Ｂ、７Ｃの側壁端部にも厚い膜厚（約９ｎｍ）のゲート絶縁膜６’が形成されるが、中心部の直下には再酸化処理前とほぼ同じ薄い膜厚（ｔox2＝約６．３ｎｍ）のゲート絶縁膜６が残る。すなわち、上記再酸化処理を行うと、ゲート電極７Ａの中心部直下のゲート絶縁膜６ａと側壁部直下のゲート絶縁膜６’との膜厚差は、ゲート電極７Ｂ、７Ｃの中心部直下のゲート絶縁膜６と側壁部直下のゲート絶縁膜６’との膜厚差よりも大きくなる。
【００３７】
図１５は、ゲート電極の中心部直下に位置するゲート絶縁膜の膜厚（ｔox-a）とＭＩＳＦＥＴのしきい値電圧（Ｖｔｈ）との関係をシミュレーションした結果を示すグラフである。ＭＩＳＦＥＴは、図１６に示すように、ゲート長は同じ（０．１６μｍ）であるが、ゲート電極の側壁端部と中心部直下に位置するゲート絶縁膜の膜厚が異なる５種類のＭＩＳＦＥＴ（Ａ〜Ｅ）を用意した。すなわち、ＭＩＳＦＥＴ（Ａ）は、ゲート電極の中心部直下に位置するゲート絶縁膜の膜厚（ｔox-a）が７ｎｍ、ゲート電極側壁端部に位置するゲート絶縁膜の膜厚（ｔox-b）が７ｎｍである。また、ＭＩＳＦＥＴ（Ｂ）は、ｔox-a＝１０ｎｍ、ｔox-b＝１０ｎｍ、ＭＩＳＦＥＴ（Ｃ）は、ｔox-a＝１３ｎｍ、ｔox-b＝１３ｎｍ、ＭＩＳＦＥＴ（Ｄ）は、ｔox-a＝７ｎｍ、ｔox-b＝９．４ｎｍ、ＭＩＳＦＥＴ（Ｅ）は、ｔox-a＝１０ｎｍ、ｔox-b＝１２．４ｎｍである。ここで、ＭＩＳＦＥＴ（Ａ）とＭＩＳＦＥＴ（Ｄ）は、ｔox-aが同じ（７ｎｍ）でｔox-bが異なっている。また、ＭＩＳＦＥＴ（Ｂ）とＭＩＳＦＥＴ（Ｅ）も、ｔox-aが同じ（１０ｎｍ）でｔox-bが異なっている。
【００３８】
図１５に示すように、ｔox-bは異なるが、ｔox-aが同じ（７ｎｍ）２種類のＭＩＳＦＥＴ（Ａ）、（Ｄ）は、それらのしきい値電圧（Ｖｔｈ）が同じであった。また、同じくｔox-bは異なるが、ｔox-aが同じ（１０ｎｍ）２種類のＭＩＳＦＥＴ（Ｂ）、（Ｅ）も、それらのしきい値電圧（Ｖｔｈ）が同じであった。このことから、一般にＭＩＳＦＥＴのしきい値電圧（Ｖｔｈ）は、ゲート電極側壁端部に位置するゲート絶縁膜の膜厚（ｔox-b）ではなく、ゲート電極の中心部直下に位置するゲート絶縁膜の膜厚（ｔox-a）によって決まることが判る。
【００３９】
前記のように、周辺回路領域に形成されたゲート電極７Ｂ、７Ｃの直下におけるゲート絶縁膜の膜厚と、メモリアレイ領域に形成されたゲート電極７Ａの直下におけるゲート絶縁膜の膜厚とを比較した場合、ゲート電極側壁端部におけるそれらの膜厚は同じである。一方、ゲート電極の中心部直下における膜厚は、メモリアレイ領域に形成されたゲート絶縁膜６ａの方が周辺回路領域に形成されたゲート絶縁膜６よりも厚い。従って、上記のシミュレーション結果から、メモリアレイ領域に形成されるメモリセル選択用ＭＩＳＦＥＴのしきい値電圧は、周辺回路領域に形成される相補型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）のしきい値電圧よりも高くなることが判る。
【００４０】
図１７は、上記再酸化処理を行った後、メモリアレイ領域にメモリセル選択用ＭＩＳＦＥＴＱｔを形成し、周辺回路領域にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成した状態を示している。これらのＭＩＳＦＥＴ（Ｑｔ、Ｑｎ、Ｑｐ）を形成するには、まずｐ型ウエル３にＡｓ（ヒ素）をイオン注入することによって、ゲート電極７Ａ、７Ｂの両側のｐ型ウエル３にｎ-型半導体領域１３を形成し、ｎ型ウエル４にＢ（ホウ素）をイオン注入することによって、ゲート電極７Ｃの両側のｎ型ウエル４にｐ-型半導体領域１４を形成した後、基板１上にＣＶＤ法で窒化シリコン膜１５を堆積する。そして、周辺回路領域の窒化シリコン膜１５を異方的にエッチングすることによって、ゲート電極７Ｂ、７Ｃの側壁にサイドウォールスペーサ１５ｓを形成する。続いて、周辺回路領域のｐ型ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン注入することによって、ゲート電極７Ｂの両側のｐ型ウエル３に高不純物濃度のｎ+型半導体領域（ソース、ドレイン）１６を形成し、ｎ型ウエル４にＢ（ホウ素）をイオン注入することによって、ゲート電極７Ｃの両側のｎ型ウエル４に高不純物濃度のｐ+型半導体領域（ソース、ドレイン）１７を形成する。
【００４１】
図１８は、メモリセル選択用ＭＩＳＦＥＴのチャネル領域にイオン注入する不純物のドーズ量と拡散層（ソース、ドレイン）の電界およびリフレッシュ特性（相対ｔＲＥＦ）の関係を示すグラフである。ここで、図中の黒丸は、チャネル領域にイオン注入する不純物のドーズ量を示しており、黒丸（Ａ）は、本実施の形態の不純物ドーズ量（＝６．８×１０12／ｃｍ2）、黒丸（Ｂ）は、本実施の形態の適用前、すなわちしきい値電圧を一定水準以上に維持するために、不純物ドーズ量を１．３×１０13／ｃｍ2まで高くした場合である。また、図中の白丸は、拡散層（ソース、ドレイン）の電界を示している。
【００４２】
図示のように、本実施の形態によれば、チャネル領域の不純物ドーズ量を低くしたことによって拡散層（ソース、ドレイン）の電界強度が下がり、その結果として、本実施の形態の適用前に比べてメモリセルのリフレッシュ特性（相対ｔＲＥＦ）が約１．６倍程度向上した。
【００４３】
このように、本実施の形態によれば、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート絶縁膜６ａを厚膜化してしきい値電圧を高くすることにより、チャネル領域の不純物ドーズ量を下げることが可能となるので、メモリセルのリフレッシュ特性を向上させることができる。一方、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜６を薄膜化することができるので、これらのＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の高性能化および低電圧動作を実現することができる。
【００４４】
また、本実施の形態によれば、ゲート電極７Ａ、７Ｂ、７Ｃを形成した後の再酸化処理プロセスを利用して膜厚の異なる２種類のゲート絶縁膜６、６ａを形成するので、製造工程数やフォトマスクの枚数を増やすことなく、ＤＲＡＭの２水準ゲート絶縁膜プロセスを実現することが可能となり、２水準ゲート絶縁膜プロセスの導入に伴う製造コストの増大を防ぐことができる。
【００４５】
図１９および図２０は、上記ＭＩＳＦＥＴ（Ｑｔ、Ｑｎ、Ｑｐ）を形成した後のＤＲＡＭプロセスを簡略化して示したものであり、図１９は、ＭＩＳＦＥＴ（Ｑｔ、Ｑｎ、Ｑｐ）の上部に絶縁膜２０、２１を介してビット線ＢＬおよび周辺回路の第１層配線３０〜３３を形成した段階を示している。ビット線ＢＬおよび第１層配線３０〜３３は、絶縁膜２１の上部に堆積したＷ膜をパターニングすることによって形成する。図２０は、ビット線ＢＬの上部にメモリセルの情報蓄積用容量素子Ｃを形成した段階を示している。情報蓄積用容量素子Ｃは、ビット線ＢＬの上部の厚い層間絶縁膜４６に溝４７を形成した後、この溝４７の内部に多結晶シリコン膜からなる下部電極４８、酸化タンタル膜からなる容量絶縁膜４９およびＴｉＮ（窒化チタン）膜からなる上部電極５０を積層することによって形成する。
【００４６】
（実施の形態２）
本実施の形態によるＤＲＡＭの製造方法を図２１〜図２５を用いて説明する。まず、図２１に示すように、基板１上にゲート電極材料および窒化シリコン膜８を堆積した後、フォトレジスト膜１０３をマスクにして窒化シリコン膜８およびゲート電極材料をドライエッチングすることにより、メモリアレイ領域にゲート電極７Ａを形成し、周辺回路領域にゲート電極７Ｂ、７Ｃを形成する。ここまでの工程は、前記実施の形態１の図１〜図９に示した工程と同一である。
【００４７】
次に、フォトレジスト膜１０３を除去した後、前記実施の形態１では、再酸化処理を行ったが、本実施の形態では、図２２に示すように、基板１上にＣＶＤ法で酸化シリコン膜３４を堆積し、続いて図２３に示すように、メモリアレイ領域をフォトレジスト膜（図示せず）で覆い、周辺回路領域の酸化シリコン膜３４をエッチングして除去することにより、メモリアレイ領域のみに酸化シリコン膜３４を残す。
【００４８】
次に、図２４に示すように、基板１上にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングすることによって、ゲート電極７Ａ、７Ｂ、７Ｃの側壁にサイドウォールスペーサ３５を形成する。図２５に拡大して示すように、上記サイドウォールスペーサ３５を形成すると、メモリアレイ領域に形成したゲート電極７Ａの側壁下端部には、ＣＶＤ法で堆積した酸化シリコン膜３４の一端が露出する。一方、周辺回路領域は、あらかじめ酸化シリコン膜３４を除去してあるので、ゲート電極７Ｂ、７Ｃの側壁は、その下端部も含めて、窒化シリコン膜からなるサイドウォールスペーサで覆われる。
【００４９】
次に、この状態で再酸化処理を行う。再酸化の条件は、前記実施の形態１と同じでよい。前述したように、メモリアレイ領域に形成したゲート電極７Ａの側壁下端部には、ＣＶＤ法で堆積した酸化シリコン膜３４の一端が露出している。一般に、ＣＶＤ法で堆積した酸化シリコン膜は、熱酸化処理によって形成した酸化シリコン膜に比べて膜中に空隙が多く、緻密性が低いという特徴がある。そのため、再酸化処理を行うと、図２６に示すように、雰囲気中の酸化種がゲート電極７Ａの側壁下端部に露出した酸化シリコン膜３４の一端を通じてゲート電極７Ａの中心部に侵入する。そのため、ゲート電極７Ａの側壁下部に厚い膜厚のゲート絶縁膜６’が形成されると、そのバーズビークがゲート電極７Ａの中心部にまで入り込み、ゲート電極７Ａの中心部直下に厚い膜厚を有するゲート絶縁膜６ａが形成される。
【００５０】
一方、周辺回路領域に形成されたゲート電極７Ｂ、７Ｃの側壁は、酸化シリコン膜よりも緻密な窒化シリコン膜からなるサイドウォールスペーサ３５によって覆われているため、雰囲気中の酸化種がゲート電極７Ａの下部に侵入し難い。そのため、ゲート電極７Ｂ、７Ｃの周辺部に厚いゲート絶縁膜６’が形成されても、そのバーズビークがゲート電極７Ｂ、７Ｃの中心部にまで入り込むことはない。従って、ゲート電極７Ｂ、７Ｃの中心部直下におけるゲート絶縁膜６の膜厚は、再酸化処理前とほぼ同じ膜厚となる。
【００５１】
このように、本実施の形態によれば、フォトマスクの枚数を増やすことなく、ＤＲＡＭの２水準ゲート絶縁膜プロセスを実現することができるので、２水準ゲート絶縁膜プロセスの導入に伴う製造コストの増大を防ぐことができる。
【００５２】
ＤＲＡＭの微細化がさらに進むと、メモリアレイ領域に形成されるゲート電極７Ａだけでなく、周辺回路領域に形成されるゲート電極７Ｂ、７Ｃのゲート長も極めて短くなる。この場合は、再酸化処理を行うとゲート電極７Ｂ、７Ｃの中心部直下のゲート絶縁膜も厚膜化してしまうため、前記実施の形態１の方法では、２水準ゲート絶縁膜プロセスを実現することが困難になる。これに対し、本実施の形態の方法によれば、ゲート電極７Ａ、７Ｂ、７Ｃのゲート長に関係なく、２水準ゲート絶縁膜プロセスを実現することができる。
【００５３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５４】
前記実施の形態では、ゲート絶縁膜を酸化シリコン膜で構成した場合について説明したが、これに限定されるものではなく、部分的に窒化処理された酸化シリコン膜や、酸化シリコン膜と他の高誘電体膜との積層膜でゲート絶縁膜を構成する場合にも適用することができる。
【００５５】
前記実施の形態の形態では、周辺回路を構成する全てのＭＩＳＦＥＴが同一の膜厚のゲート絶縁膜を有するＤＲＡＭについて説明したが、周辺回路を構成するＭＩＳＦＥＴが薄い膜厚のゲート絶縁膜を有するＭＩＳＦＥＴと厚い膜厚のゲート絶縁膜を有するＭＩＳＦＥＴとで構成されているＤＲＡＭにも適用することができる。このようなＤＲＡＭに本発明を適用した場合は、メモリセルを構成するゲート電極の中心部の直下に形成されたゲート絶縁膜の膜厚は、周辺回路の薄いゲート絶縁膜を有するＭＩＳＦＥＴのゲート電極の中心部直下に形成されたゲート絶縁膜の膜厚よりも厚くなり、かつ周辺回路の厚いゲート絶縁膜を有するＭＩＳＦＥＴのゲート電極の中心部直下に形成されたゲート絶縁膜の膜厚よりも厚くなる。
【００５６】
本発明は、汎用ＤＲＡＭのみならず、ＤＲＡＭ−ロジック混載ＬＳＩに適用することもできる。
【００５７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５８】
製造工程数やフォトマスクの枚数を増やすことなく、ＤＲＡＭの２水準ゲート絶縁膜プロセスを実現することができるので、製造コストを増やすことなくＤＲＡＭの性能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図１５】ゲート電極の中心部直下に位置するゲート絶縁膜の膜厚とＭＩＳＦＥＴのしきい値電圧との関係をシミュレーションした結果を示すグラフである。
【図１６】図１５に示すシミュレーションに用いたＭＩＳＦＥＴのゲート長を説明する図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】メモリセル選択用ＭＩＳＦＥＴのチャネル領域にイオン注入する不純物のドーズ量と拡散層の電界およびリフレッシュ特性の関係を示すグラフである。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図２６】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【符号の説明】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  酸化シリコン膜
６、６ａ、６’  ゲート絶縁膜
７Ａ、７Ｂ、７Ｃ  ゲート電極
８  窒化シリコン膜
１０  多結晶シリコン膜
１１  ＷＮ膜
１２  Ｗ膜
１３  ｎ-型半導体領域
１４  ｐ-型半導体領域
１５  窒化シリコン膜
１５ｓ  サイドウォールスペーサ
１６  ｎ+型半導体領域（ソース、ドレイン）
１７  ｐ+型半導体領域（ソース、ドレイン）
２０、２１  絶縁膜
３０〜３３  第１層配線
３４  酸化シリコン膜
３５  サイドウォールスペーサ
４６  層間絶縁膜
４７  溝
４８  下部電極
４９  容量絶縁膜
５０  上部電極
１００〜１０３  フォトレジスト膜
ＢＬ  ビット線
Ｌ  アクティブ領域
Ｃ  容量素子
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｔ  メモリセル選択用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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