(57)【特許請求の範囲】
【請求項１】
マルチプレクサであって、
出力ポートと、
複数の入力ポートと、
各々が一つの入力ポートを前記出力ポートに接続する複数の信号経路と、
各々がメモリセルから成り、そのメモリセルに蓄積された値の真数値（論理値０または１）および補数値（論理値１または０）を前記マルチプレクサ制御用の制御信号として生ずる三つ以上の奇数個の制御信号源と、
前記制御信号源にそれぞれ接続され、前記真数値および補数値をそれぞれ伝達する前記制御信号源と同数の真数制御線および補数制御線と
を含み、
前記信号経路の各々について、複数の信号通過デバイスを対応の入力ポートと前記出力ポートとの接続の形成のために全部オンさせる形で互いに直列に配置し、前記信号経路の各々の前記信号通過デバイスの数を前記制御信号源の数ｎに対してｒ＝（ｎ＋１）／２に等しくし、
前記複数の信号経路の数がｎＣｒ×２の値以下であり、
前記真数制御線にｒ＝（ｎ＋１）／２個の論理値０または論理値１が現れた場合に唯一の入力ポートを前記出力ポートに接続する形で前記信号通過デバイスの各々を前記制御信号源の選ばれた一つで制御するように前記信号通過デバイスと前記真数制御線および補数制御線とをそれぞれ接続した
マルチプレクサ。
【請求項２】
前記入力ポートの個数が６であり、前記制御信号源の個数が３であり、前記信号経路の各々の前記信号通過デバイスの個数が２である請求項１記載のマルチプレクサ。
【請求項３】
前記入力ポートの数が２０であり、前記制御信号源の個数が５であり、前記信号経路の各々の前記信号通過デバイスの個数が３である請求項１記載のマルチプレクサ。
【請求項４】
前記信号通過デバイスがトランジスタである請求項１記載のマルチプレクサ。
【発明の詳細な説明】
発明の分野
この発明は集積回路に関し、とくに集積回路デバイスの中に実現したマルチプレクサに関する。
発明の背景
集積回路デバイス、とくにプログラマブルデバイスの分野では、信号をその経路沿いに宛先へできるだけ速く送るのが望ましい。また、一つの機能の実現に必要な集積回路デバイスの面積を最小にするのが望ましい。すなわち、スピードは最大にし面積は最小にしなければならない。マルチプレクサの場合は制御用にメモリセルを用いることが多い。二つのメモリセルで入力信号を四つまで選択でき、三つのメモリセルで入力信号を八つまで選択できることは周知である。
図１−３は六入力マルチプレクサ制御用の三つの従来技術の構成を示す。図１において、選択は各メモリセルでトリーの一つの枝を選択する構成のトランジスタトリーで行う。メモリセルＭ１はその反転出力でＮチャンネルトランジスタＴ１、Ｔ３およびＴ５を制御し、その非反転出力でトランジスタＴ２、Ｔ４およびＴ６を制御する。メモリセルＭ１の論理０はトランジスタＴ１、Ｔ３およびＴ５をオンにして入力信号ＩＮ０、ＩＮ２、およびＩＮ４を次のレベルに送る。メモリセルＭ２はトランジスタＴ７およびＴ８の間の選択を行う。メモリセルＭ２が論理０を保持している場合は、ＩＮ０およびＩＮ１の一方からの信号が次のレベルに送られ、メモリセルＭ２が論理１を保持している場合は、ＩＮ２およびＩＮ３の一方からの信号が次のレベルに送られる。最後に、メモリセルＭ３はトランジスタＴ９およびＴ１０を制御し、ＩＮ０乃至ＩＮ３のうちの一つから送られてきた信号とＩＮ４およびＩＮ５のうちの一つから送られてきた信号との間の選択を行う。この例において、ＩＮ０の信号はＯＵＴ端子に達するのに三つのトランジスタＴ１、Ｔ７およびＴ９を通過しなければならない。したがって、信号経路は所望の値よりも低速である。
一方、図２においては、各人力線に一つのデコーダを割り当て、メモリセルからの異なる信号の組合せに応答して異なる入力信号をイネーブルするように異なるトランジスタをオンにすることによって選択を行う。例えば、ＡＮＤゲートデコーダＤ１はメモリセルＭ１−Ｍ３全部が論理０を保持するときハイの出力を生じてトランジスタＴ２１をオンにしＩＮ０の信号をＯＵＴに送る。これ以外のメモリセル組合せは他の入力信号ＩＮ０−ＩＮ５の一つを出力信号として生ずる。信号経路にあるのはトランジスタ一つだけであるが、制御信号はデコーダを通過する必要があり、それらデコーダの形成にシリコン面積を費やさなければならない。したがって、図２の構成は高速ではあるが図１の構成よりも大きくなる。
図３は四つのメモリセルを用い入力信号が出力端子への到達までに二つのトランジスタを通過する必要がある六入力マルチプレクサを示す。メモリセルＭ１−Ｍ３の各々は三つの入力信号の組二つの各々から一つの信号を選択する。各時点でメモリセルＭ１乃至Ｍ３の一つだけが論理１を保持できる。メモリセルＭ１は論理１状態のときトランジスタＴ３１およびＴ３４をオンにする。メモリセルＭ２の論理１状態はトランジスタＴ３２およびＴ３５をオンにし、メモリセルＭ３の論理１状態はトランジスタＴ３３およびＴ３６をオンにする。メモリセルＭ４は被選択入力信号のどれをＯＵＴ端子に供給するかを選択する。この従来技術のマルチプレクサでは各信号経路に二つのトランジスタが配置される。デコーダは用いないが四つのメモリを必要とする。
他のマルチプレクサも周知である。例えば、六つのメモリセルで六つの入力信号から選択し一つのトランジスタだけを信号経路に配置することができる。デコード論理回路を用い信号経路にトランジスタ一つだけを配置するようにして三つのメモリセルで８：１マルチプレクサを制御できるが、そのデコード論理回路は一つのメモリセルを追加するよりも大きい面積を通常必要とする。図１−３に示したものと同様の構成を組み合わせることによってより大きいマルチプレクサを形成できる。
一つの信号経路にトランジスタ二つだけを用いて五つ以上の入力信号の選択を行う六入力マルチプレクサをデコーダなしで提供できることはこれまで知られていなかった。
発明の概要
この発明は、奇数個の例えばメモリセルなどの信号源からマルチプレクサを制御して、信号源の数ｎに対しｎ＋１／２に等しい数の信号通過デバイスを信号経路に挿入する。信号源が三つの場合は利用可能な入力の数は６であり、信号源が五つの場合は２０である。
一つの実施例では、入力ポートから出力ポートまでの信号経路にトランジスタ二つだけを用いた六入力マルチプレクサを提供できる。マルチプレクサは三つの制御信号を用い、制御信号組合せ０００および１１１は用いないことを要件とする。それら以外の六つの制御信号組合せ００１、０１０、０１１、１００、１０１および１１０は、三つの制御信号のうちの二つが同じでもう一つの信号が他の二つとは異なることを利用して六つの入力信号からの選択を信号経路へのトランジスタ二つだけの挿入によって行うのに使うことができる。上記異なる信号であることが既知である信号で制御されるトランジスタは信号経路には挿入しない。例えば、信号組合せ００１で特定された信号経路には、第１および第２の信号の補数で制御されるＮチャンネルトランジスタが挿入される。それらトランジスタは初めの二つの信号が００のときオンになる。三つ目の信号は１であることがわかっているから（すなわち、数値０００は許容されない）その三つ目の信号の表示に用いられるトランジスタはない。もう一つの例では、信号組合せ０１１で特定された信号経路には２番目および３番目の信号の非反転値で制御されるＮチャンネルトランジスタを挿入する。それらトランジスタは２番目および３番目の信号が１１のときオンする。これら三つの制御信号の六つの互いに異なる組合せに三つの信号経路が応答する。
その結果得られる構成は制御信号が切換中であっても小型であり高速である。制御信号の復号化に論理ゲートを必要としないからである。信号経路中にトランジスタ三つでなく二つだけを用いることによって、三つ用いる場合よりも信号経路は高速になる。
上述の説明は入力ポートから出力ポートに至る経路の部分を接続するトランジスタについて述べている。代替的に伝達ゲートを用いることもできる。
また、上述の説明は六入力マルチプレクサにも関連する。これ以外の入力数を用いることもできる。とくに、各信号経路における三つの信号通過デバイスおよび五つの制御メモリセルを備える二十入力マルチプレクサを、それら五つのメモリセルの二つまたは三つを必ず０にしこの発明によって形成できる。
マルチプレクサ構成のレイアウトには、ソースおよびドレーンウェルの共通化、および二つのゲート（六入力マルチプレクサの場合）の間に伸びる導体へのコンタクトのためのスペースを設けることなくそれら二つのゲートを直列に配置できることの利点がある。また、同じ出力端子に接続される二つの信号経路が出力信号用に同じウェルを用いることもできる。
より効率的なレイアウトでは、共通入力信号を有する二つのマルチプレクサを入力信号ウェルも共通化するようにそれら二つのマルチプレクサのゲートを交互にする。
【図面の簡単な説明】
図１−３は六入力マルチプレクサ制御用の三つの従来技術構成を示す。
図４はこの発明による六入力マルチプレクサの回路図である。
図５は図４の回路の素子の物理的関係を示す平面図である。
図６は入力信号の大部分は共通であるものの制御は個別に受ける二つの相互接続マルチプレクサ付きのＦＰＧＡ用相互接続構成６０を示す。
図７は二つのマルチプレクサ６１および６２への六つの入力信号のうち五つを共通にした回路を示す。
図８は図７の構成のレイアウトを示す。
発明の詳細な説明
図４はこの発明による六入力マルチプレクサの回路図である。図４において、三つのメモリセルＭＡ、ＭＢおよびＭＣはマルチプレクサ制御信号を供給する。この発明では制御信号をメモリセルから供給する必要はない。制御信号の切換えによってもこの発明は動作する。しかし、これら制御信号もそれらの補数も回路の制御に必要である。
図４の実施例において、メモリセルＭＡおよびＭＢの反転出力は線ＡおよびＢ経由でトランジスタＴ０ＡおよびＴ０Ｂのゲートに加えられ、入力線ＩＮ０のＯＵＴへの接続を制御する。メモリセルＭＡおよびＭＣの反転出力は入力線ＩＮ１のＯＵＴへの接続を決める。メモリセルＭＢおよびＭＣの非反転出力はＩＮ２のＯＵＴへの接続を制御する。ＭＢおよびＭＣの非反転出力はＩＮ３のＯＵＴへの接続を制御する。ＭＡおよびＭＣの非反転出力はＩＮ４のＯＵＴへの接続を制御する。最後に、ＭＡおよびＭＢの非反転出力はＩＮ５のＯＵＴへの接続を制御する。メモリセル信号組合せ０００および１１１はマルチプル入力の選択を招来するので受容されない。トランジスタおよび制御信号の上記組合せにより各時点において入力線一つだけが出力線に接続され、次の真理値表が得られる。
0004037906.tif 000002
この発明の原理を用いて図４と類似でそれ以外の接続を備え上記真理値表をもたらす回路も形成できる。制御信号の特定の対が合致したときだけ信号経路内のトランジスタをオンにするように制御するものとしてこの発明を上に説明してきた。同等の結果はメモリセルの一つの値を反転しそのメモリセルの出力導線も反転する場合に得られる。その場合に入力信号の名称も六つの入力経路の配置も図示のものと相違するのは当然である。
レイアウト
この発明の目的は面積を最小にすることであるから、得られる構成のレイアウトも検討する。
図５はこの構成の概括的レイアウト図を示す。図５は図４の回路の素子の物理的関係を示す平面図である。ソースおよびドレーンのウェルは左斜線ハッチングで、ポリシリコンゲートは右斜線ハッチングでそれぞれ示す。三つのウェルがＯＵＴと表示してあり、図４の出力信号ＯＵＴを生ずるための図示してない金属線で共通に接続してある。六つの入力信号ＩＮ０乃至ＩＮ５は図示してない金属バイア経由で図５の六つのウェルＩＮ０乃至ＩＮ５にそれぞれ供給する。図４および図５の両方においてトランジスタＴ４Ａ、Ｔ４Ｃ、Ｔ５ＢおよびＴ５Ａを符号で示した。ポリシリコン領域Ａ、Ｂ、Ｃ、
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は、メモリセルＭ１−Ｍ３をトランジスタゲートに接続する図４中の同一符号表示の線にそれぞれ対応する。すなわち、これら符号から図４の回路図と図５の配置図との対応関係を判定できる。
図５にみられるとおり、金属コンタクト用のスペースが不要であれば二つのトランジスタのゲートを同じ信号経路により近接させて配置することができる。例えば、二つのゲート４５および４６は入力信号ウェルＩＮ０と出力信号ウェルＯＵＴの一つとの間に配置する。同様に、二つのゲート４７および４８は入力信号ウェルＩＮ１と上記と同一の出力信号ウェルＯＵＴとの間に配置する。トランジスタ４５および４６の間のスペースは、領域ＩＮ０とＯＵＴとの間のコンタクト領域が不要であるので、ＩＮ０またはＯＵＴに割り当てられるべきスペースよりも小さくできる。
図５には四つのトランジスタが示してある。トランジスタゲート領域ＴＡ４、ＴＡＣ、Ｔ５ＢおよびＴ５Ａは図４中に同じ符号で示したトランジスタに対応する。図５のポリシリコン領域Ａ、ＢおよびＣは図４の線Ａ、ＢおよびＣにそれぞれ対応する。同じ信号による制御を受ける二つのゲートの共通接続用のポリシリコン領域の有利な配置のために、このレイアウトでは所要面積が小さくなる。また、ゲート５５と５６との間、またはゲート５７と５８との間のコンタクト配置は不要になるので所要シリコン面積は小さくなる。さらに、トランジスタ二組でＯＵＴ領域を共用することによって面積を節約する。
応用
応用分野によっては、制御は別々に行うものの入力信号の大部分を共通にした二つのマルチプレクサを形成する必要がある。図６はそのような場合のためのＦＰＧＡの相互接続構成６０を示す。この相互接続構成６０はいくつかの相互接続線を線ＡおよびＢに選択的に接続し、また線ＡおよびＢを双方向バッファ経由で互いに接続する。この双方向バッファは信号を線ＡおよびＢにそれぞれ供給するように制御を受ける二つのバッファＢＵＦＡおよびＢＵＦＢを含む。（バッファＢＵＦＡおよびＢＵＦＢは常時オンのバッファか三状態バッファで構成できる。）マルチプレクサ６１は線Ｌ１乃至Ｌ５のいずれかからの信号をバッファＢＵＦＡに印加するようにプログラムでき、このバッファＢＵＦＡはその選択された信号をバッファして線Ａに加える。同様に、マルチプレクサ６２は線Ｌ１乃至Ｌ５のいずれかからの信号をバッファＢＵＦＢに印加するようにプログラムでき、このバッファＢＵＦＢはその選択された信号をバッファして線Ｂに加える。このように、六つの入力信号のうちの五つはマルチプレクサ６１および６２に共通である。
二つのマルチプレクサへの入力信号を共通化するとレイアウトはさらに効率的になる。図７は二つのマルチプレクサ６１および６２への六つの入力信号のうちの五つを共通にした回路を示す。マルチプレクサ６１は信号ＯＵＴ１を発生しマルチプレクサ６２は出力信号ＯＵＴ２を発生する。入力信号ＩＮ０はマルチプレクサ６１だけに入力され、入力信号ＩＮ６はマルチプレクサ６２だけに入力される。マルチプレクサ６１の中の回路構成とトランジスタ配置は図４の場合と同じである。したがって、トランジスタには同じ符号が付けてある。マルチプレクサ６２も同じ回路配置を有する。入力信号ＩＮ６の出力ＯＵＴ２への接続を制御するためのトランジスタＴ６ＡおよびＴ６Ｂだけ符号を付けてある。これら二つのマルチプレクサは別々に制御を受ける。マルチプレクサ６１は図４のマルチプレクサの制御と相似のやり方でメモリセルＭＡ１、ＭＡ２およびＭＡ３からの線Ａ１、Ｂ１、Ｃ１、
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によって制御される。マルチプレクサ６２はメモリセルＭＡ２、ＭＢ２およびＭＣ２によって制御される。図４の説明の場合と同様に、メモリセル組のいずれも信号組合せ０００または１１１を保持しない。（二つの信号ＩＮ０およびＩＮ６が同じ信号でも差し支えないことはもちろんである。）
図８はこの構成のとくに効率的なレイアウトを示す。図８のレイアウトは入力端子および出力端子の両方についてウェルを共通化しているのでとくにコンパクトである。図５および図８を比較すると５０％以下の面積増加で二番目のマルチプレクサを追加できていることがわかる。制御線Ａ１、Ｂ１、Ｃ１、
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は図示のとおり部分的にポリシリコンで形成し、トランジスタ領域の左側の根元部と右向きに延びてトランジスタのゲートを形成する歯部とを備える櫛形である。マルチプレクサ６１のゲート対の間にはマルチプレクサ６２の制御線Ａ２、Ｂ２、Ｃ２、
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が間挿してあり、これら制御線もトランジスタ領域の右側の根元部と左側に延びてトランジスタのゲートを形成する歯部とを備える櫛形である。図８の左側には、図示してないが、メモリセルＭＡ１、ＭＢ１およびＭＣ１が配置してある。図８の右側には（図示してない）メモリセルＭＡ２、ＭＢ２およびＭＣ２が配置してある。これも図示してないが、金属線でメモリセル内の適切な点をポリシリコンゲートに接続してある。抵抗を最小にするために、一つのポリシリコン領域に複数の金属コンタクトを設けることができる。
より大きいデバイス
上述の原理は五つのメモリセルＡ、Ｂ、Ｃ、ＤおよびＥで制御する二十入力マルチプレクサにもあてはまる。可能な数値組合せ３２通りのうち二つまたは三つの０を含むものだけが許容される。すなわち、２０個の入力信号から選択を行うのに、次の２０通りの組合せを五つのメモリセルＡ、Ｂ、Ｃ、ＤおよびＥに加えることができる。
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同じ数値三つに着目すると、残りの二つの数値はそれと異なる数値であり着目を要しない。したがって、信号経路の各々がトランジスタ三つだけを含むマルチプレクサを構成できる。上記の表に示されるとおり、第１の信号経路は左寄りのメモリセルＡ、ＢおよびＣの反転出力による制御を受けるトランジスタを含む。この第１の信号経路はこれら左側メモリセルの論理０保持時にイネーブルされる。第２の信号経路はメモリセルＡ、ＢおよびＤの反転出力に接続されたトランジスタによってイネーブルされる。第４の信号経路はメモリセルＣ、ＤおよびＥの非反転出力によってイネーブルされる。一般的規則は、三つの０と二つの１とで信号経路がイネーブルされる場合は三つの０に着目し、反転メモリセル出力で信号経路中の三つのトランジスタを制御する。二つの０と三つの１とで信号経路がイネーブルされる場合は三つの１に着目し、非反転メモリセル出力を制御に用いる。
これ以外のマルチプレクサ入力数も収容できる。六入力マルチプレクサで五つの入力を収容することもできる。二十入力マルチプレクサでより少数の入力を収容することもできる。それらの変形も請求項の範囲内に含めることを意図するものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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