(57)【特許請求の範囲】
【請求項１】
第１装置及び第２装置の二つの装置間に直列データを送受信する直列インターフェース装置において、（ａ）書込制御信号ｗｒ＿ｔｘｄの入力に応答して前記第１装置よりデータバスを介してデータ伝送のための伝送データが貯蔵される伝送目的レジスターと、（ｂ）データ伝送する時、前記伝送目的レジスターより前記伝送データを提供してもらって、データ伝送のための同期信号であるシフトクロックＳｆｔｃｌｋに同期して前記伝送データを出力し、同時に前記第２装置より受信データを入力してもらう直列入出力レジスターと、（ｃ）前記シフトクロックＳｆｔｃｌｋに同期して前記直列入出力レジスターより前記伝送データを提供してらって、伝送する伝送レジスターと、（ｄ）伝送データの直列伝送完了及び受信データの直列受信完了する時に前記直列入出力レジスターから受信データを提供してもらって貯蔵し、読出制御信号ｒｄ＿ｒｘｄの入力に応答して前記受信データをデータバスを介して前記第１装置に出力する受信目的レジスターと、（ｅ）直列データの送受信動作による複数の諸般制御信号を発生する制御信号発生部を含み、前記伝送データの直列伝送完了及び受信データの直列受信完了する時に前記直列入出力レジスターから受信データが前記受信目的レジスターに提供された後、前記伝送目的レジスターに貯蔵された伝送データが前記直列入出力レジスターに提供され、
前記制御信号発生部は（ａ）単位データを区分するためのフレーム同期信号Ｆｓｙｎｃを入力してもらい、前記シフトクロックＳｆｔｃｌｋの入力に同期して半フレーム同期信号Ｈｌｆ＿Ｆｓｙｎｃを出力する半フレーム同期信号発生部と、（ｂ）前記半フレーム同期信号Ｈｌｆ＿Ｆｓｙｎｃの入力によって、イネーブルされて入力されるクロック信号ＣＬＫをカウントし、各カウント結果により第１レジスター制御信号ｌｄｒｄ、第２レジスター制御信号ｌｄｔｓの順に、第１レジスター制御信号ｌｄｒｄ及び第２レジスター制御信号ｌｄｔｓを順次、出力するレジスター制御信号発生部と、前記シフトクロックＳｆｔｃｌｋを入力してもらって、カウントして単位データ送受信の完了によるインターラプト信号ＣＩＮＴを出力するインターラプト発生部を含み、直列入出力レジスターに受信された受信データが、前記第１レジスター制御信号ｌｄｒｄの出力により前記受信目的レジスターに提供され、前記伝送目的レジスターに貯蔵された伝送データが、前記第２レジスター制御信号ｌｄｔｓの出力により前記直列入出力レジスターに提供されることを特徴とする送受信兼用のレジスターを持つ直列インターフェース装置。
【請求項２】
前記直列入出力レジスターはシフトレジスターであることを特徴とする請求項１に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
【請求項３】
前記伝送レジスターは１ビットレジスターであることを特徴とする請求項１に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
【請求項４】
前記半フレーム同期信号発生部は、（ａ）前記シフトクロックＳｈｔｃｌｋに同期して前記フレーム同期信号Ｆｓｙｎｃを入力してもらって、出力するレジスターと、（ｂ）前記レジスターの出力と前記フレーム同期信号Ｆｓｙｎｃとを論理積（ＡＮＤ）演算してその演算結果を前記半フレーム同期信号Ｈｌｆ＿Ｆｓｙｎｃとして出力する論理回路を含むことを特徴とする請求項１に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
【請求項５】
前記インターラプト発生部は単位データに対応されたビット数を持つカウンターで構成されることを特徴とする請求項項１に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
【請求項６】
前記レジスター制御信号発生部は単位データに対応されたビット数を持つカウンターで構成されることを特徴とする請求項１に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
【請求項７】
前記直列インターフェース装置は単一チップで形成されることを特徴とする請求項１に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は直列インターフェース装置（Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ  Ｕｎｉｔ；ＳＩＵ）に関するものであり、具体的には同一なシフトレジスター（Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ）を利用してデータ受信が可能な直列インターフェース装置に関するものである。
【０００２】
【従来の技術】
直列インターフェース装置（Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ  Ｕｎｉｔ；ＳＩＵ）というのは、互いに違う装置間に直列のデータを送受信するためのインターフェース装置である。直列インターフェース装置の使用例としてはＣＯＤＥＣ（ＣＯｄｅｒーＤＥＣｏｄｅｒ）のインターフェースがある。
【０００３】
図１は従来の直列インターフェース装置がＤＳＰとＣＯＤＥＣ間に使用された例を示す図面であり、図２は従来の直列インターフェース装置の内部構成を詳細に示す図面である。
【０００４】
図１に図示されたように、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１００とＣＯＤＥＣ３００間に直列インターフェース装置２００が位置して相互間にデータ送受信のためのインターフェースを遂行する。
【０００５】
直列インターフェース装置２００はＣＯＤＥＣ３００から直列データ（ｓｅｒｉａｌ  ｄａｔａ）を受信し、これを並列データ（ｐａｒａｌｌｅｌ  ｄａｔａ）に変換してデータバス１３０を通じてＤＳＰ１００に提供する。又、直列インターフェース装置２００はＤＳＰ１００からデータバス１３０を通じて提供された並列データを直列データに変換してＣＯＤＥＣ３００に伝送する。そして、データ送受信が完了される毎始点ごとにインターラプト信号（ＣＩＮＴ）を発生してＤＳＰ１００に提供するので、ＤＳＰ１００はこれを認識させる。
【０００６】
一方、ＤＳＰ１００は選択部１１０に直列インターフェース装置２００を選択するための複数の制御信号を出力する。選択部１１０はＤＳＰ１００から選択信号を提供してもらって、これをデコード（ｄｅｃｏｄｅ）して制御バス１２０を通じて選択制御信号１１１を出力して該当される装置を選択するようになる。
【０００７】
従って、ＤＳＰ１００が直列インターフェース装置２００を選択するための選択信号を出力すると、選択部１１０は直列インターフェース装置２００に該当される複数の制御信号を出力するので、直列インターフェース装置２００は動作ができるようになる。
【０００８】
そして、直列インターフェース装置２００がＣＯＤＥＣ３００とデータ送受信する時にはＣＯＤＥＣ３００からフレーム同期信号（Ｆｒａｍｅ  Ｓｙｎｃ  Ｓｉｇｎａｌ；Ｆｓｙｎｃ）とシフトクロック（Ｓｈｉｆｔ  Ｃｌｏｃｋ；Ｓｆｔｃｌｋ）を含む複数の制御信号を提供してもらってこれに依拠してデータ送受信動作を遂行する。
【０００９】
前記のような直列インターフェース装置２００はインターフェースのための複数のレジスターを具備しているし、データビット数によりレジスターのビット数が決定される。添付図面図２に従来の直列インターフェース装置の詳細回路図を図示した。
【００１０】
図２に図示されたように、従来の直列インターフェース装置２００は、大きく分けて、受信シフトレジスター（Ｒｅｃｅｉｖｅ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ；ＲＸＳＲ）２１０と、受信目的レジスター（Ｒｅｃｅｉｖｅ  Ｄｅｓｔｉｎａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ；ＲＸＤＲ）２２０と、伝送目的レジスター（Ｔｒａｎｓｍｉｔ  Ｄｅｓｔｉｎａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ；ＴＸＤＲ）２３０と、伝送シフトレジスター（Ｔｒａｎｓｍｉｔ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ；ＴＸＳＲ）２４０と、制御信号発生部２５０とを含んでいる。
【００１１】
受信シフトレジスター２１０は外部から直列データを受信し、受信完了する時、これを受信目的レジスター２２０に提供しなければならない。受信目的レジスター２２０は読出制御信号ｒｄ＿ｒｘｄの入力に応答して受信完了されたデータをデータバス１３０を通じてＤＳＰ１００に提供する。
【００１２】
伝送目的レジスター２３０は書込制御信号ｗｒ＿ｔｘｄの入力に応答してデータバス１３０を通じてＤＳＰ１００からデータを入力してもらい、これは伝送シフトレジスター２４０に提供される。伝送シフトレジスター２４０は直列にデータを出力するようになる。
【００１３】
そして、制御信号発生部２５０はクロック信号ＣＬＫ、シフトクロックＳｆｔｃｌｋ、フレーム同期信号Ｆｓｙｎｃを提供してもらって該当される制御信号を該当レジスターに提供する。
【００１４】
【発明が解決しようとする課題】
ところで、以上のような従来の直列インターフェース装置はインターフェースするようになる装置間に互いに別のクロックを使用する原因により送受信による各々のレジスターを使用しなればならない。それで、送信と受信による各々のレジスターを使用しなければならないので、直列インターフェース装置の大きさが増加される問題点があった。
【００１５】
その上、処理されるデータビット数が増加される場合にはこれにより該当レジスターのビット数も増加するようになり、直列インターフェース装置の大きさがより増加される問題点があった。
【００１６】
万一、データ送受信のために各々使用されたシフトレジスターを単一なシフトレジスターに代替し、この単一シフトレジスターを使用して直列データの送受信ができると、直列インターフェース装置の大きさを減少させることができる。又、処理されるデータビット数が増加しても該当されるデータビットに適合した単一シフトレジスターを使用すればよいので、直列インターフェース装置の大きさの増加は微少するようになる。
【００１７】
従って、本発明の目的は上述した諸般問題点を解決するために提案されたものであり、直列データの送受信が可能な送受信兼用のレジスターを具備した直列インターフェース装置を提供することである。
【００１８】
【課題を解決するための手段】
上述したような本発明の目的を達成するための本発明の特徴によると、第１装置及び第２装置の二つの装置間に直列データを送受信する直列インターフェース装置は、（ａ）書込制御信号ｗｒ＿ｔｘｄの入力に応答して前記第１装置よりデータバスを介してデータ伝送のための伝送データが貯蔵される伝送目的レジスターと、（ｂ）データ伝送する時、前記伝送目的レジスターより前記伝送データを提供してもらって、データ伝送のための同期信号であるシフトクロックＳｆｔｃｌｋに同期して前記伝送データを出力し、同時に前記第２装置より受信データを入力してもらう直列入出力レジスターと、（ｃ）前記シフトクロックＳｆｔｃｌｋに同期して前記直列入出力レジスターより前記伝送データを提供してらって、伝送する伝送レジスターと、（ｄ）伝送データの直列伝送完了及び受信データの直列受信完了する時に前記直列入出力レジスターから受信データを提供してもらって貯蔵し、読出制御信号ｒｄ＿ｒｘｄの入力に応答して前記受信データをデータバスを介して前記第１装置に出力する受信目的レジスターと、（ｅ）直列データの送受信動作による複数の諸般制御信号を発生する制御信号発生部を含み、前記伝送データの直列伝送完了及び受信データの直列受信完了する時に前記直列入出力レジスターから受信データが前記受信目的レジスターに提供された後、前記伝送目的レジスターに貯蔵された伝送データが前記直列入出力レジスターに提供され、
前記制御信号発生部は（ａ）単位データを区分するためのフレーム同期信号Ｆｓｙｎｃを入力してもらい、前記シフトクロックＳｆｔｃｌｋの入力に同期して半フレーム同期信号Ｈｌｆ＿Ｆｓｙｎｃを出力する半フレーム同期信号発生部と、（ｂ）前記半フレーム同期信号Ｈｌｆ＿Ｆｓｙｎｃの入力によって、イネーブルされて入力されるクロック信号ＣＬＫをカウントし、各カウント結果により第１レジスター制御信号ｌｄｒｄ、第２レジスター制御信号ｌｄｔｓの順に、第１レジスター制御信号ｌｄｒｄ及び第２レジスター制御信号ｌｄｔｓを順次、出力するレジスター制御信号発生部と、前記シフトクロックＳｆｔｃｌｋを入力してもらって、カウントして単位データ送受信の完了によるインターラプト信号ＣＩＮＴを出力するインターラプト発生部を含み、直列入出力レジスターに受信された受信データが、前記第１レジスター制御信号ｌｄｒｄの出力により前記受信目的レジスターに提供され、前記伝送目的レジスターに貯蔵された伝送データが、前記第２レジスター制御信号ｌｄｔｓの出力により前記直列入出力レジスターに提供されることを特徴とする。
【００１９】
この実施例において、直列入出力レジスターはシフトレジスターである。
【００２０】
この実施例において、伝送レジスターは１ビットレジスターである。
【００２２】
この実施例において、半フレーム同期信号発生部は、（ａ）シフトクロックに同期してフレーム同期信号を入力してもらって、出力するレジスターと、（ｂ）レジスターの出力とクロック信号とを論理積（ＡＮＤ）演算してその演算結果を半フレーム同期信号として出力する論理回路を含む。
【００２３】
この実施例において、インターラプト発生部は単位データに対応されたビット数を持つカウンターで構成される。
【００２４】
この実施例において、レジスター制御信号発生部は単位データに対応されたビット数を持つカウンターで構成される。
【００２５】
この実施例において、直列インターフェース装置は単一チップで形成される。
【００２６】
以上のような本発明によると、直列入出力レジスターは伝送目的レジスターから伝送データを提供してもらって、伝送レジスターに１ビットずつ出力してデータを伝送し、データ伝送と同時に直列入出力レジスターは受信データを１ビットずつ入力してもらう。伝送データの伝送が完了されると、これと同時に受信データの受信も完了され、つづいて、直列入出力レジスターに受信されたデータは受信目的レジスターで提供され、該当装置に提供される。
【００２７】
【発明の実施の形態】
以下、本発明による実施形態を添付された図面を参照して詳細に説明する。
【００２８】
図３は本発明の実施形態による送受信兼用のレジスターを持つ直列インターフェース装置の詳細回路図である。
【００２９】
図３に図示されたように、本発明による新規な直列インターフェース装置４００は大きくは受信目的レジスター４１０と、伝送目的レジスター４２０と、直列入出力レジスター４３０と、伝送レジスター４４０と、制御信号発生部４５０を含んで構成される。
【００３０】
各レジスターは単位データビット数に対応されたビット数を持つレジスターである。要するに、単位データが８ビットの場合、各々８ビットレジスターで構成され、単位データが１６ビットである場合、１６ビットレジスターで構成される。特に、直列入出力レジスター４３０は直列入出力のためにシフトレジスターで構成され、伝送レジスター４４０は１ビットレジスターで構成される。
【００３１】
前記のように構成された直列インターフェース装置４００は二つの装置間にデータ送受信によるインターフェースを遂行する。データ送受信する時に二つの装置中、第１装置により書込制御信号ｗｒ＿ｔｘｄ、読出制御信号ｒｄ＿ｒｘｄ及び直列インターフェース装置をイネーブルさせるための選択信号を提供してもらうようになる。そして、第２装置により直列データ送受信によるフレーム同期信号Ｆｓｙｎｃ、シフトクロック（Ｓｆｔｃｌｋ）を提供してもらうようになる。そして、直列インターフェース装置４００が搭載されるシステムから該当クロック信号ＣＬＫを提供してもらうようになる。
【００３２】
前記のようないろいろな信号の入力に応答して直列インターフェース装置４００が動作するようになり、各単位データ、要するに、８ビット、１６ビット、３２ビット、、、等の段位データの伝送が完了される始点で該当装置に単位データの送受信が完了されたことを知らせるためのインターラプト信号ＣＩＮＴを出力するようになる。
【００３３】
再び、図３を参照してより具体的に各構成部分の動作を説明すると、次のようである。
【００３４】
まず、伝送目的レジスター４２０は書込制御信号ｗｒ＿ｔｘｄの入力に応答して該当伝送データを提供してもらって貯蔵する。伝送目的レジスター４２０は制御信号発生部４５０で提供される第１レジスター制御信号ｌｄｔｓの入力に応答して貯蔵された伝送データを直列入出力レジスター４３０に提供するようになる。
【００３５】
つづいて、直列入出力レジスター４３０は伝送データをシフトクロック（Ｓｈｆｃｌｋ）のネガティブエッジ（ｎｅｇａｔｉｖｅ  ｅｄｇｅ）で伝送レジスター４４０に１ビットずつシフトして出力し、これと同時にデータ受信ラインＤＲＸから受信データを入力してもらう。つづいて、伝送レジスター４４０はシフトクロック（Ｓｈｆｃｌｋ）のポジティブエッジ（ｐｏｓｉｔｉｖｅ  ｅｄｇｅ）で入力してもらう１ビットデータをデータ送信ラインＤＴＸに出力するようになる。
【００３６】
前記のようなデータの直列送受信の動作による直列インターフェース装置４００の各部分の動作によるタイミング図が添付図面図５に図示されている。
【００３７】
図５に図示されたタイミング図の場合は単位データが８ビットの場合を図示したものである。例えば、直列入出力レジスター４３０は８ビットの伝送データを各々１ビットずつシフトクロック（Ｓｈｆｃｌｋ）のネガティブエッジで同期して１ビットずつ伝送レジスター４４０に提供する。同時に１ビットずつ受信データを入力してもらって、シフトするようになる。そして、伝送レジスター４４０は提供してもらう１ビットのデータをシフトクロック（Ｓｈｆｃｌｋ）のポジティブエッジで出力するようになる。このように、直列入出力レジスター４３０がシフトクロック（Ｓｈｆｃｌｋ）に同期してシフト動作を遂行して８ビットデータの送受信を完了するようになる。
【００３８】
この時、制御信号発生部４５０はまず、受信目的レジスター４１０に第２レジスター制御信号ｌｄｒｄを出力して、直列入出力レジスター４３０に受信完了された８ビットの受信データを入力してもらうようにする。続いて、第１レジスター制御信号ｌｄｔｓを送信目的レジスター４２０に出力して、送信目的レジスター４２０に貯蔵された伝送データが直列入出力レジスター４３０に提供されるようにする。このように、８ビットデータの送信が完了されると、制御信号発生部４５０はインターラプト信号ＣＩＮＴを該当装置に出力してデータ送受信完了されたこをを知らせるようになる。従って、該当装置は受信目的レジスター４１０に読出制御信号ｒｄ＿ｒｘｄを入力して受信されたデータを読出するようになる。
【００３９】
一方、制御信号発生部４５０はクロック信号ＣＬＫ、フレーム同期信号Ｆｓｙｎｃ、シフトクロック（Ｓｈｆｃｌｋ）を提供してもらい、これに応答して第１、第２レジスター制御信号ｌｄｔｓ、ｌｄｒｄ及びインターラプト信号ＣＩＮＴを発生するようになる。このような、制御信号発生部４５０を構成した一例として詳細回路図が添付図面図４に図示されている。
【００４０】
図４に図示されたように、制御信号発生部４５０は大きく半フレーム同期信号発生部４５３と、レジスター制御信号発生部４５５と、インターラプト発生部４５４で構成される。
【００４１】
半フレーム同期信号発生部４５３はシフトクロック（Ｓｈｔｃｌｋ）に同期してフレーム同期信号Ｆｓｙｎｃを入力してもらって出力する１ビットのレジスター４５１と、レジスター４５１の出力と、フレーム同期信号Ｆｓｙｎｃを論理積（ＡＮＤ）してその結果を半フレーム同期信号（Ｈｌｆ＿Ｆｓｙｎｃ）に出力する論理回路４５２を含んで構成される。レジスター４５１はフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）で構成ができるし、論理回路４５２はアンドゲート（ＡＮＤ  ｇａｔｅ）で構成できる。
【００４２】
インターラプト発生部４５４は単位データのビット数に対応されたカウンターで構成可能である。要するに、単位データが８ビットであると、３ビットカウンターに、１６ビットの場合、４ビットカウンターで構成可能である。それで、単位データが８ビットである場合、シフトクロックＳｈｆｃｌｋが八回入力されると、インターラプト信号ＣＩＮＴを出力するようになる。
【００４３】
そして、レジスター制御信号発生部４５５は半フレーム同期信号（Ｈｌｆ＿Ｆｓｙｎｃ）の入力により、イネーブルされ、入力されるクロック信号ＣＬＫをカウンターし、各カウンター結果により第１及び第２レジスター制御信号ｌｄｔｓ、ｌｄｒｄ中、該当信号を出力するようになる。レジスター制御信号発生部４５５はカウンターで構成ができるし、インターラプト発生部４５４を構成するカウンターと同一なビット数を持つカウンターを使用して構成が可能である。特に、レジスター制御信号発生部４５５はイネーブルされる区間で順次的に第１及び第２レジスター制御信号ｌｄｔｓ、ｌｄｒｄを発生するようになる。要するに、第２レジスター制御信号ｌｄｒｄは入力されるクロック信号ＣＬＫの２，３，４番目クロック区間で発生され、第１レジスター制御信号ｌｄｔｓは入力されるクロック信号ＣＬＫの４，５，６番目クロック区間で発生される。
【００４４】
図５に図示されたように、第１及び第２レジスター制御信号ｌｄｔｓ、ｌｄｒｄはフレーム同期信号Ｆｓｙｎｃと、半フレーム同期信号Ｈｌｆ＿Ｆｓｙｎｃが有効な区間で発生される。従って、直列入出力レジスター４３０に受信された受信データが受信目的レジスター４１０に提供され、つづいて、送信目的レジスター４２０に貯蔵された伝送データが直列入出力レジスター４３０に提供される。
【００４５】
以上のように、直列インターフェース装置４００は直列入出力レジスター４３０を利用してデータ送信動作を遂行しながら、同時にデータの受信動作も遂行することができるようになる。
【００４６】
【発明の効果】
以上のような本発明によると、単一のシフトレジスターを使用してデータ送受信動作を遂行するようになるので、直列インターフェース装置に具備されるレジスターの大きさを減少させる効果がある。その上に処理されるデータの基本単位が８ビット、１６ビット、３２ビット、、、等で増加される場合に従来の直列インターフェース装置は送受信による各々のシフトレジスターを使用しなければならないので、直列インターフェース装置に具備されるレジスターの大きさが急激に増加されたが、本発明によると、このような問題点を最小化されることができるようになる効果がある。
【図面の簡単な説明】
【図１】  従来の直列インターフェース装置がＣＯＤＥＣインターフェースに使われた例を示す図面である。
【図２】  従来の直列インターフェース装置の内部構成を詳細に示す図面である。
【図３】  本発明の実施形態による送受信兼用のレジスターを持つ直列インターフェース装置の詳細回路図である。
【図４】  図３に図示された制御信号発生部の一例としての詳細回路図である。
【図５】  本発明の直列インターフェース装置の動作による重要部分のタイミング図である。
【符号の説明】
１００：ＤＳＰ
１１０：選択部
１２０：制御バス
１３０：データバス
２００：直列インターフェース装置
３００：ＣＯＤＥＣ
【図１】
0004098410.tif 000002
【図２】
0004098410.tif 000003
【図３】
0004098410.tif 000004
【図４】
0004098410.tif 000005
【図５】
0004098410.tif 000006