(57)【特許請求の範囲】
【請求項１】
底板に複数の突起が形成され、該複数の突起を当接させることによって複数のピン接続孔が形成された外部基板上に着座される筐体と、
前記筐体の底板から間隔をおいて支持されるように筐体内に収容され、光信号を入力もしくは出力するための回路デバイスおよび該回路デバイスに接続される基板線路を有する基板と、
該基板の下面に突設されて複数並べられ、一方端が前記基板線路に接続され、他方端が外部基板に形成された前記ピン接続孔に挿通固定される複数のインターフェースピンと、
を備えた光通信器において、
前記基板と同じ材料または基板と同程度の誘電率を有するとともに複数のピン貫通孔が形成され、前記基板の底面から前記外部基板までの間隔とほぼ等しい高さを有し、前記複数のピン貫通孔に前記複数のインターフェースピンが挿通される誘電体ブロックを備え、
前記筐体の底板に誘電体ブロックが挿通されるブロック貫通孔を設け、
前記複数のインターフェースピンが挿通された誘電体ブロックを、前記基板の底面から前記外部基板までの空間に介在させたことを特徴とする光通信器。
【請求項２】
上記インターフェースピンは、信号ピンと、該信号ピンの周囲を囲む複数のグランドピンを含むことを特徴とする請求項１に記載の光通信器。
【請求項３】
前記誘電体ブロックにおけるインターフェースピンが挿通されるピン貫通孔の周囲には、接地導体に接続された複数の第１のグランドスルーホールが形成されていることを特徴とする請求項１に記載の光通信器。
【請求項４】
上記信号ピンは、１０GHzと同等もしくはそれ以上の速度の信号が伝送されることを特徴とする請求項２に記載の光通信器。
【請求項５】
前記基板には、前記複数のインターフェースピンの一方端が挿入される複数のピン孔が形成され、
前記基板のピン孔と前記外部基板のピン接続孔に挿通されるインターフェースピンの両端部は、前記誘電体ブロックで覆われたピンの部分の径よりも小さいことを特徴とする請求項１に記載の光通信器。
【請求項６】
前記グランドスルーホールに接続される接地導体は、前記誘電体ブロックにおける前記基板との当接面および前記誘電体ブロックにおける前記外部基板との当接面のうちの少なくとも一方に形成されることを特徴とする請求項３に記載の光通信器。
【請求項７】
前記インターフェースピンの誘電体ブロックに覆われた部分の特性インピーダンスは、略５０Ωであることを特徴とする請求項５に記載の接続体。
【請求項８】
前記基板は、前記誘電体ブロックにおけるインターフェースピンが挿通されるピン貫通孔の周囲に配置される複数の第１のグランドスルーホールと電気的に接続される複数の第２のグランドスルーホールを有することを特徴とする請求項３に記載の光通信器。
【請求項９】
前記基板には、前記複数のインターフェースピンの一方端が挿入される複数のピン孔が形成され、前記基板のピン孔に挿通されるインターフェースピンの端部は、前記誘電体ブロックで覆われたピンの部分の径よりも小さいものであり、
前記第２のグランドスルーホールは、前記第１のグランドスルーホールよりも前記インターフェースピンの中心軸側に近い側に配設されることを特徴とする請求項８に記載の光通信器。
【請求項１０】
前記回路デバイスは、光半導体素子と、前記光半導体素子を駆動する電気回路とを含むことを特徴とする請求項１〜９のいずれか一つに記載の光通信器。
【請求項１１】
前記半導体素子がレーザダイオードまたは光変調器であり、前記電気回路がレーザダイオードまたは光変調器を駆動するドライバＩＣであることを特徴とする請求項１０に記載の光通信器。
【請求項１２】
前記半導体素子がフォトダイオードであり、前記電気回路が前記フォトダイオードからの信号を再生する受信回路ＩＣであることを特徴とする請求項１０に記載の光通信器。
【請求項１３】
隣接するインターフェースピン間に位置する第１のグランドスルーホールが隣接するインターフェースピンで共用されるように第１のグランドスルーホールを配置したことを特徴とする請求項３に記載の光通信器。
【請求項１４】
複数の信号ピンおよび複数のグランドピンを交互に一列に配置し、前記誘電体ブロックにおける信号ピンが挿通されるピン貫通孔の周囲には、接地導体に接続された複数の第１のグランドスルーホールが形成され、
前記基板は、前記誘電体ブロックにおける複数の第１のグランドスルーホールと電気的に接続される複数の第２のグランドスルーホールを有することを特徴とする請求項２に記載の光通信器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インターフェースピンを介して信号伝送を行う光通信器に関するものである。
【０００２】
【従来の技術】
光送受信器は、送信するデータ信号を電気信号から光信号に変換し、送信用の光ファイバを介して光信号を送信するとともに、受信用の光ファイバを介して光信号を受信し、受信した光信号を電気信号として再生するものである。この種の光送受信器を外部機器である上位システム装置（光伝送装置とも呼ばれる）の基板に取り付ける場合、コネクタを使わずに、筐体の底面から下向きに突出した複数のインターフェースピンを用いて上位システム装置のシステム基板に接続することで、電気的なインターフェースが取られる。インターフェースピンは、電源電圧、制御信号、高速パルス信号、高速クロック信号などの電源、クロック、信号を授受するのに利用される。なお、上位システム装置は、デジタルデータ信号を生成し、生成したデジタルデータ信号を複数の光送受信器に分配して送ったり、複数の送受信器から伝送されてきたデータ信号に対して種々の処理を行う。
【０００３】
近年、光ファイバを介して光信号を伝送する光通信システムにおいては、インターネットの普及に伴なう通信トラフィックの増大に応えるため、光信号の伝送速度の高速化が目覚しく、光送／受信器においてもその伝送速度が２．５Gb/sから１０Gb/sへと移行しつつあり、現在、４０Gb/sの伝送速度の実現に向けて研究開発が進められている。これに伴ない、光送受信器の扱う信号の伝送速度についても、高速化が要求されている。
【０００４】
図２７に、従来の光送受信器の概略構成と、システム基板と光送受信器との間のインターフェース構造を示す。図２７（ａ）は上蓋を外した状態の上面図、図２７（ｂ）はＡ−Ａ線側断面図である。この図２７は、２．５Gb/sのデータレートで信号伝送を行う光送受信器１１７の一例を示すものである。
【０００５】
図２７において、筐体１０１は、厚さ０．５〜１ｍｍ程度の金属製の板材を、４方に折り曲げて成形されている。四角形状をした筐体１０１の底面１０１ａの周囲４個所に筐体の側面を成す側壁１０１ｂが立設され、また底面１０１ａの端部近傍には、インターフェース用の長孔１０１ｃが設けられている。さらに、筐体１０１の底面１０１ａの裏面部には、突起１０１ｄが３箇所以上設けられている。複数の突起１０１ｄがシステム基板１１４に当接することによって、筐体１０１をシステム基板１１４に安定に着座させる。
【０００６】
図２７に示す光送受信器１１７では、基板１０９が筐体１０１内に収納され、筐体１０１の上面には上部の開口を覆う上蓋１１６が接合されている。基板１０９には、ＬＤドライバ１０２と、レーザダイオード（ＬＤ）が設けられたＬＤモジュール１０３と、フォトダイオード（ＰＤ）が設けられたＰＤモジュール１０４と、ＰＬＬ回路やデータ識別生成回路等を含む受信回路１０５と、電源回路や各種制御装置等を含む制御回路１０８とが搭載されている。ＬＤモジュール１０３には送信用光ファイバ１０６が接続され、ＰＤモジュール１０４には受信用光ファイバ１０７が接続されている。基板１０９は、筐体１０１の底面１０１ａに立設された基板保持部材１１５によって支持されている。
【０００７】
基板１０９には、基板線路１１０ａ（送信側）、１１０ｂ（送信側）、１１０ｃ（受信側）、１１０ｄ（受信側），１１１ａ，１１１ｂが形成されている。基板線路１１１ａは低速用のインターフェースピン（図中のグレーの丸）１１２ｂと制御回路１０８とを接続するものであり、基板線路１１１ｂはＬＤドライバ１０２、ＬＤモジュール１０３、ＰＤモジュール１０４および受信回路１０５のそれぞれと、制御回路１０８とを接続するものである。基板線路１１０ａ（送信側）、１１０ｂ（送信側）、１１０ｃ（受信側）、１１０ｄ（受信側）は、高周波信号を含むデータ信号やクロック信号を伝送することが可能なものである。また、基板１０９には、高周波信号を含むデータ信号やクロック信号を伝送することのできる４本〜１０本程度の高速用のインターフェースピン（白丸）１１２ａ（送信側），１１２ｃ（受信側）と、低周波の制御信号や、直流電圧が供給される低速用のインターフェースピン１１２ｂと、接地用のグランドピン（黒丸）１１３が接続固定されている。これらのインターフェースピン１１２ａ〜１１２ｃおよびグランドピン１１３を介して、基板１０９が上位システム装置に設けられたシステム基板１１４に接続され、これにより光送受信器１１７と上位システム装置が信号の授受を行うことができる。
【０００８】
ここで、インターフェースピン１１２及びグランドピン１１３は、基板１０９の長辺側の各端部に直線的に１列ずつ配置されており、筐体１０１に形成されたインターフェース用の長孔１０１ｃから下方に突出している。これらの各ピン１１２，１１３がシステム基板１１４に設けられたピン穴に挿入され、半田付けされることによって、コネクタを使うことなしに、基板１０９およびシステム基板１１４を接続することができる。
【０００９】
また、基板保持部材１１５は、筐体１０１の底面１０１ａの４隅に配置されている。各基板保持部材１１５は、一端が基板１０９に接合され、他端が筐体１０１の底面１０１ａに固定されている。したがって、基板１０９と筐体１０１の底面１０１ａとの間に、数ｍｍの隙間が設けられている。この基板保持部材１１５は、基板１０９の裏面のパターン配線が金属製の筐体１０１の底面１０１ａに接触しないようにするなどのために、設けている。
【００１０】
従来の光送受信器は次のように動作する。システム基板１１４から、インターフェースピン１１２ａを通じて、２．５Gb/sのデータ信号（パルス信号）及び２．５GHzのクロック信号が入力され、これらの信号は、基板線路１１０ｂを介してＬＤドライバ１０２に伝送される。また、インターフェースピン１１２ｂおよび基板線路１１１ａを通じて制御回路１０８に電源電圧や制御信号が供給される。
【００１１】
ＬＤドライバ１０２は、２．５Gb/sのデータ信号及び２．５GHzのクロック信号に基いて、ＬＤモジュール１０３を駆動するための変調信号Ｉｍ（パルス信号）を生成する。ＬＤドライバ１０２で生成された変調信号Ｉｍは、基板線路１１０ａを介してＬＤモジュール１０３に伝送される。また、制御回路１０８は、ＬＤドライバ１０２、ＬＤモジュール１０３、ＰＤモジュール１０４、及び受信回路１０５に対し、基板線路１１１ｂを介して直流電圧を供給したり、これら各機器のモニタを行う。これによって、ＬＤモジュール１０３のＬＤが発光して、強度変調された光信号が出射される。出射された光信号は光ファイバ１０６の端面に入射されて、光ファイバ１０６内を光信号Ｐoが伝播される。
【００１２】
また、ＰＤモジュール１０４は、光ファイバ１０７を介して光信号Ｐｉを受信し、内蔵されたＰＤで光信号を電流信号に光電変換した後、内蔵されたプリアンプによって電流信号を電圧信号に変換し、変換した電圧信号を基板線路１１０ｃを介して受信回路１０５に送信する。受信回路１０５は、ＰＤモジュール１０４から送出された電圧信号に基いてクロックを抽出するとともに、データ信号を再生する。受信回路１０５で再生されたデータ信号及びクロック信号は、基板線路１１０ｄからインターフェースピン１１２ｃの一端に入力され、インピーダンス変換される。インターフェースピン１１２ｃの一端に入力された信号は、インターフェースピン１１２ｃを伝わって他端に接続されたシステム基板１１４に入力される。
【００１３】
上記従来の光送受信器は、光信号の伝送速度の高速化に伴ない、次のような問題が発生する。
【００１４】
例えば、光送受信器とシステム基板１１４との間で、２．５Gb/sよりもレートの高い１０Gb/sのデータ信号や、２．５GHzよりもレートの高い１０GHzのクロック信号が送受信される場合には、基板線路１１０ｂとインターフェースピン１１２ａの特性インピーダンス（一般に５０Ω）あるいは基板線路１１０ｄとインターフェースピン１１２ｃの特性インピーダンス（一般に５０Ω）を合わせておかないと、伝送特性が劣化し、高速信号を伝送することができないという問題がある。
【００１５】
従来の光送受信器においては、基板保持部材１１５の高さ、筐体１０１の底板１０１ａの厚み、筐体１０１に設けられた突起１０１ｄの高さによって、基板１０９とシステム基板１１４との間に、２〜５ｍｍｍ程度の空隙（ギャップ部）１１８が生じている。
【００１６】
この空隙１１８の存在によって、基板１０９とシステム基板１１４との間に空気層が介在し、インターフェースピンの特性インピーダンスを基板線路１１０ｂ，１１０ｄの特性インピーダンス（一般に５０Ω）に合わせることが、現実的には困難となっている。
【００１７】
したがって、従来の光送受信器では、１０Gb/s程度以上の高速なデータ信号や、１０GHz程度以上の高速なクロック信号を伝送する場合、伝送特性が劣化するという問題があった。この伝送特性の劣化は、ビットレートが２.５Gb/s程度のデータ信号までは、光送受信器を実用化する上で許容できる速度であるが、１０Gb/s程度になると、伝送特性の劣化が顕著になり、無視し得なくなる。
【００１８】
なお、インターフェースピンではなく、特性インピーダンスが管理されたインターフェースコネクタ（同軸コネクタなど）や、導波管等を用いた接続線路を使用すれば、電気的には好ましいインピーダンス特性が得られるが、データ信号とクロック信号の伝送に必要とされる接続線路の数は、４〜１０本程度必要であり、このような接続線路の使用は、インターフェース装置の大型化や、コストアップなどを招き、安価で大量設置が要求される光送受信器にとっては、現実的なものではない。
【００１９】
【発明が解決しようとする課題】
このように従来の光送受信器では、１０Gb/s程度のデータ信号や、１０GHz程度のクロック信号をインターフェースピンで伝送させる場合、基板線路とインターフェースピンとの特性インピーダンスを合わせることが困難であるという問題点があった。
【００２０】
この発明は上記に鑑みてなされたもので、簡単且つ安価な構成によって基板線路とインターフェースピンとの特性インピーダンスを合わせることができ、データ信号、クロック信号の高速伝送を可能とする光通信器を得ることを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、この発明では、底板に複数の突起が形成され、該複数の突起を当接させることによって複数のピン接続孔が形成された外部基板上に着座される筐体と、前記筐体の底板から間隔をおいて支持されるように筐体内に収容され、光信号を入力もしくは出力するための回路デバイスおよび該回路デバイスに接続される基板線路を有する基板と、該基板の下面に突設されて複数並べられ、一方端が前記基板線路に接続され、他方端が外部基板に形成された前記ピン接続孔に挿通固定される複数のインターフェースピンと、を備えた光通信器において、前記基板と同じ材料または基板と同程度の誘電率を有するとともに複数のピン貫通孔が形成され、前記基板の底面から前記外部基板までの間隔とほぼ等しい高さを有し、前記複数のピン貫通孔に前記複数のインターフェースピンが挿通される誘電体ブロックを備え、前記筐体の底板に誘電体ブロックが挿通されるブロック貫通孔を設け、前記複数のインターフェースピンが挿通された誘電体ブロックを、前記基板の底面から前記外部基板までの空間に介在させたことを特徴とする。
【００４２】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる光通信器の好適な実施の形態を詳細に説明する。
【００４３】
実施の形態１．
この発明の実施の形態１においては、光送受信器に設けられた基板２０と、上位システム装置のシステム基板２１との間の空隙２３に誘電体ブロック２２を配置し、インターフェースピン１２ａ，１２ｃの特性インピーダンスを、基板線路１０ａ，１０ｂの特性インピーダンスに整合させるインターフェース構造を用いることによって、インターフェースピン１２ａ，１２ｃを介在させて、１０Gb/sのデータ伝送および１０GHzのクロック伝送を具現化するものである。
【００４４】
図１はこの発明の実施の形態１における光送受信器とシステム基板との接続構造を示す構成図であり、図１（ａ）は上蓋を外した状態の上面図、図１（ｂ）はＢ−Ｂ線の側断面図である。また、図２はシステム基板２１と接続される前の実施の形態１の光送受信器を示す図であり、図２（ａ）は下面図、図２（ｂ）は側面図である。また、図３は誘電体ブロックの斜視図である。
【００４５】
図１および図２において、光送受信器１７の筐体１は、厚さ０．５〜１ｍｍ程度の金属製の板材を、４方に折り曲げて成形されている。四角形状をした筐体１の底面１ａの周囲４個所には、筐体の側面を成す側壁１ｂが立設されており、さらに、筐体１の底面１ａの裏面部には、突起１ｄが３箇所以上（この場合は４個）設けられている。複数の突起１ｄがシステム基板２１に当接することによって、筐体１をシステム基板２１に安定に着地させる。この突起１ｄは、ゴムなどの弾性体やバネ性を有する金属部品であっても良い。筐体１の底面１ａには、後述する誘電体ブロック２２を下方に突出させるための四角形状の孔１Ｅが形成されている。
【００４６】
この光送受信器１７においては、基板２０が筐体１内に収納され、筐体１の上面には上部の開口を覆う上蓋１６が接合されている。基板２０には、ＬＤドライバ２と、レーザダイオード（ＬＤ）が設けられたＬＤモジュール３と、フォトダイオード（ＰＤ）が設けられたＰＤモジュール４と、ＰＬＬ回路やデータ識別生成回路等を含む受信回路５と、電源回路や各種制御装置等を含む制御回路８とが搭載されている。ＬＤモジュール３には送信用光ファイバ６が接続され、ＰＤモジュール４には受信用光ファイバ７が接続されている。基板２０は、筐体１の底面１ａに立設された基板保持部材１５によって支持されている。基板保持部材１５は、筐体１の底面１ａの４隅に配置されている。各基板保持部材１５は、一端が基板２０に接合され、他端が筐体１の底面１ａに固定されている。
【００４７】
基板２０には、基板線路１０ａ（送信側）、１０ｂ（送信側）、１０ｃ（受信側）、１０ｄ（受信側），１１ａ，１１ｂが形成されている。基板線路１１ａは低速用のインターフェースピン（グレーの丸）１２ｂと制御回路８とを接続するものであり、基板線路１１ｂはＬＤドライバ２、ＬＤモジュール３、ＰＤモジュール４および受信回路５のそれぞれと、制御回路８とを接続するものである。基板線路１０ａ（送信側）、１０ｂ（送信側）、１０ｃ（受信側）、１０ｄ（受信側）は、高周波信号を含むデータ信号やクロック信号を伝送することが可能なものであり、例えば差動伝送線路で構成される。
【００４８】
また、基板２０には、高周波信号を含むデータ信号やクロック信号を伝送することのできる４本〜１０本程度の高速用のインターフェースピン（白丸）１２ａ（送信側），１２ｃ（受信側）と、低周波の制御信号や、直流電圧が供給される低速用のインターフェースピン１２ｂと、接地用のグランドピン（黒丸）１３が接続固定されている。これらのインターフェースピン１２ａ〜１２ｃおよびグランドピン１３を介して、基板２０が上位システム装置に設けられたシステム基板２１に接続され、これにより光送受信器１７と上位システム装置が信号の授受を行うことが可能となる。
【００４９】
インターフェースピン１２ａは基板線路１０ｂを介してＬＤドライバ２に接続され、インターフェースピン１２ｃは基板線路１０ｄを介して受信回路５に接続されている。インターフェースピン１２ｂは基板線路１１ａを介して制御回路８と接続される。これらインターフェースピン１２ａ、１２ｂ、１２ｃは、同一形状を成し、その本数は合わせて数十本程度になる。
【００５０】
ここで、インターフェースピン１２及びグランドピン１３は、基板２０の長辺側の各端部に直線的に１列ずつ配置されており、基板２０からから下方に垂直に突出している。これら２列のインターフェースピン１２及びグランドピン１３を挿入して、これらのピン１２，１３周囲を覆うために、基板２０の裏面には、直方体形状で上下面が平坦な一対の誘電体ブロック２２が固定されている。誘電体ブロック２２には、図３に示すように、インターフェースピン１２およびグランドピン１３の挿入用の複数の孔２４が設けられており、これらの孔２４に、インターフェースピン１２およびグランドピン１３が挿入される。インターフェースピン１２およびグランドピン１３が孔２４に挿入された状態で、誘電体ブロック２２の上面が基板２０の裏面に接合される。また、各インターフェースピン１２およびグランドピン１３は、誘電体ブロック２２が基板２０の下面に当接した状態で、誘電体ブロック２２の下面から垂直に僅かに突出するようにしている。その突出した長さＬは、システム基板２１の板厚ｔよりも長い（図２（ｂ）参照）。
【００５１】
インターフェースピン１２がシステム基板２１に設けられたインターフェースピン１２の挿入用の孔２５に挿入されると、誘電体ブロック２２の下面はシステム基板２１の上面に当接する。すなわち、誘電体ブロック２２の高さ寸法は、基板２０の下面とシステム基板２１の上面との間のギャップ部２３に対応している。また、システム基板２１の孔２５の内周には導体がメタライズされており、この導体がシステム基板２１に形成された基板線路に接続されている。インターフェースピン１２がシステム基板２１に挿入された状態で、インターフェースピン１２は半田２６によってシステム基板２１の孔２５に半田接合される。半田２６はシステム基板２１の下側に盛られて、インターフェースピン１２の先端部周辺を接合し、これによって光送受信器１７をシステム基板２１に固定することができる。
【００５２】
上記実施の形態１の光送受信器１７は、インターフェースピン１２を介して１０Gb/sデータ信号、及び１０GHzクロック信号が次のように伝送される。
【００５３】
［送信器動作］
まず、送信器動作を行う場合、システム基板２１から送信された１０Gb/sデータ信号及び１０GHzクロック信号は、インターフェースピン１２ａに入力される。これらの信号は、インターフェースピン１２ａから基板線路１０ｂに伝送される。
【００５４】
光送受信器１７の基板２０とシステム基板２１との間には、基板２０と同じ材料、あるいは基板２０と同程度の誘電率を有する誘電体ブロック２２（例えば、誘電率ε＝４.３の樹脂材料（例えばＢＴレジン））が配置されている。これによって、インターフェースピン１２ａの特性インピーダンスが、基板線路１０ｂの特性インピーダンスと概ね合致し、１０Gb/sデータ信号及び１０GHzクロック信号は、伝送特性の劣化が抑えられて基板線路１０ｂに伝送される。この伝送された信号はＬＤドライバ２に入力される。
【００５５】
ＬＤドライバ２は、入力された１０Gb/sデータ信号及び１０GHzクロック信号に基いて、ＬＤモジュール３を駆動するための、所定の振幅に調整された１０Gb/sの変調信号Ｉｍ（パルス信号）を生成する。ＬＤドライバ２で生成された変調信号Ｉｍは、基板線路１０ａを介してＬＤモジュール３に伝送される。また、制御回路８は、ＬＤドライバ２、ＬＤモジュール３、ＰＤモジュール４、及び受信回路５に対し、基板線路１１ｂを介して直流電圧を供給したり、これら各機器のモニタを行う。ＬＤモジュール３は、変調信号Ｉｍと制御回路８から供給される直流電圧Ｉｂ（バイアス信号）を重畳し、この重畳された信号に基いて、内部に設けられたＬＤを駆動する。これによって、ＬＤモジュール３のＬＤが発光して、強度変調された光信号が出射される。この出射された光信号は光ファイバ６の端面に入射されて、光ファイバ６内を光信号Ｐoが伝播される。
【００５６】
［受信器動作］
次に、光送受信器１７が、システム基板２１に対して１０Gb/sデータ信号及び１０GHzクロック信号を出力する場合について説明する。
【００５７】
この場合、光ファイバ７からＰＤモジュール４に入力された光信号Ｐｉは、ＰＤモジュール４に内蔵されたＰＤによって電流信号に変換され、また内蔵されたプリアンプで電圧信号に変換されて出力される。この出力された電圧信号は、基板線路１０ｃを介して受信回路５に入力される。受信回路５は、ＰＤモジュール４から送出された電圧信号の振幅を調整し、内部に設けられたＰＬＬ回路の動作によって、ＰＤモジュール４から送出された電圧信号からクロックを抽出し、また、内部に設けられた識別再生回路によってデータ信号を識別し、１０Gb/sデータ信号及び１０GHzクロック信号を再生する。この再生されたデータ信号及びクロック信号が基板線路１０ｄに出力される。基板線路１０ｄは、この信号をインターフェースピン１２ｃに出力する。
【００５８】
基板２０とシステム基板２１との間のギャップ部２３には、基板２０と同じ材料、あるいはシステム基板２１と同程度の誘電率を有する誘電体ブロック２２が充填されている。これによって、基板線路１０ｄとインターフェースピン１２ｃとの特性インピーダンスが概ね合致し、１０Gb/sデータ信号、及び１０GHzクロック信号は伝送特性の劣化が抑えられた状態で、データ信号及びクロック信号がシステム基板２１まで伝送される。
【００５９】
ここで、実施の形態１によるインターフェース構造と従来のインターフェース構造との違いを説明するために、図２７に示した従来のインターフェース構造によるインピーダンス特性の劣化について説明する。
【００６０】
図２７の従来のインターフェース構造では、インターフェースピン１１２の周囲には空隙が設けられ、インターフェースピン１１２の周囲は空気（誘電率；ε＝１）で覆われている。このため、例えばインターフェースピン１１２ａ（または１１２ｃ）とグランドピン１１３のピッチＤが２.５４ｍｍ、各ピンの直径ｄが１.２７ｍｍである場合、下式（１）によれば、特性インピーダンスＺが１０４Ω程度となる。したがって、この場合のインターフェースピン１１２ａ（または１１２ｃ）の特性インピーダンスＺは、基板線路１１０ｂ，１１０ｄの特性インピーダンス（５０Ω）に一致しなくなる。
【００６１】
このため、１０Gb/sのデータ信号や、１０GHzのクロック信号の伝送特性が劣化し、伝送できなくなる。
【数１】
0004197234.tif 000002
但し、εは誘電体ブロックの誘電率である。
【００６２】
これに対し、図１に示したこの実施の形態１によるインターフェース構造では、光送受信器１７の基板２０とシステム基板２１間のギャップ部２３に、光送受信器１７の基板２０と同じ材料、あるいは基板２０と同程度の誘電率を有する誘電体ブロック２２（例えばε＝４.３の樹脂材料（例えばＢＴレジン））を充填するため、式（１）によると、特性インピーダンスがＺ＝５０Ωとなり、伝送特性の劣化を抑えることができる。
【００６３】
図４は、図１に示す実施の形態１の変形態様を示す平面図である。この変形態様においては、高速用のインターフェースピン１２ａとＬＤドライバ２とを接続する基板線路３０ａ，３０ｂと、高速用のインターフェースピン１２ｃと受信回路５とを接続する基板線路３０ｃ，３０ｄを夫々正相，逆相の信号が伝送される差動線路としている。
【００６４】
このため、基板２０上を伝送される信号がノイズに対して強くなり、インターフェースピン１２ａとＬＤドライバ２との間の信号伝送、あるいはインターフェースピン１２ｃと受信回路５との間の信号伝送によって、ＬＤドライバ２での信号処理でノイズの影響を受けたりあるいはシステム基板２１での信号処理でのノイズの影響を受けることをさらに抑えることができる。なお、上述した各基板線路は、説明の都合上、基板表面に配置されているかの如く図示されているが、この配置や配線パターン形式に限定されるものではなく、例えば、多層基板の内層に設けるようにしてもよい。
【００６５】
実施の形態２．
つぎに、図５および図６を用いてこの発明の実施の形態２について説明する。図５は実施の形態２における光送受信器とシステム基板との接続構造を示す構成図であり、図５（ａ）は蓋を外した状態の上面図、図５（ｂ）はＣ−Ｃ断面図である。図５において、図１に示す実施の形態１と同じ機能を達成する構成要素についての説明は省略する。
【００６６】
実施の形態２による光送受信器のインターフェース構造においては、基板２０と上位システム基板２１との間のギャップ部２３に所定の誘電体ブロック３２を配置するとともに、１０Gb/sデータ信号及び１０GHzクロック信号が通過するインターフェースピンの周囲に複数のグランドピン３１を設け、これによりインターフェースピンと基板線路との特性インピーダンスを整合させ、１０Gb/sデータ信号及び１０GHzクロック信号の伝送の際の伝送特性の劣化を抑制するようにしている。
【００６７】
かかる実施の形態２の構成において、１０Gb/sデータ信号及び１０GHzクロック信号は次のように伝送される。
【００６８】
まず、光送受信器１７がシステム基板２１に対して１０Gb/sデータ信号及び１０GHzクロック信号を伝送する場合は、受信回路５が１０Gb/sデータ信号、及び１０GHzクロック信号を出力する。この出力信号が基板線路１０ｄに伝送されて、さらにインターフェースピン１２ｃに伝送される。
【００６９】
また、光送受信器１７がシステム基板２１から１０Gb/sデータ信号、及び１０GHzクロック信号を受信する場合は、システム基板２１からの１０Gb/sデータ信号、１０GHzクロック信号は、インターフェースピン１２ａを介して基板２０に入力される。さらに、インターフェースピン１２ａから基板線路１０ｂに伝送路が変換された後、信号は基板２０内を伝送される。
【００７０】
ここで、この実施の形態２においては、光送受信器の基板２０とシステム基板２１との間のギャップ部２３に、基板２０と同じ材料か、あるいは基板２０と同程度かさらにはそれよりも少し小さい誘電率を有する誘電体ブロック３２を配置して、基板線路１０とインターフェースピン１２ａの特性インピーダンスを整合させている。これによって、１０Gb/sデータ信号及び１０GHzクロック信号は、伝送特性の劣化が抑えられて、インターフェースピン１２ａから基板線路１０ｂへ伝送される。伝送された信号はＬＤドライバ２に入力される。
【００７１】
ここで、各インターフェースピン１２ａ（または１２ｃ）が直線的に配置されている場合、一般に特性インピーダンスが基板線路より高くなりやすく、インターフェースピン１２ａ（または１２ｃ）のピン径ｄがピン間のピッチＤに比べて小さいと、ギャップ部２３を誘電体ブロック３２で充填しても、特性インピーダンスを基板線路の値に合わせることが困難になる場合がある。
【００７２】
したがって、この実施の形態２においては、インターフェースピン１２ａ、１２ｃの隣りのグランドピン１３の他に、インターフェースピン１２ａ、１２ｃの周囲に複数のグランドピン３１を追加し、基板線路１０ｂとの特性インピーダンスを合わせるようにしている。
【００７３】
これによって、１０Gb/sデータ信号、及び１０GHzクロック信号は、伝送特性の劣化が抑えられて基板２０まで伝送される。これは、インターフェースピン１２ａ、１２ｃのピン径ｄがピン間のピッチＤに比べて小さいときに、特に有効である。
【００７４】
ピンのピッチＤ＝２.５４ｍｍ、ピンの直径ｄ＝１．２７ｍｍ、特性インピーダンスをＺ＝５０Ωに指定して、インターフェースピン１２の隣りにのみグランドピン１３がある場合を考えると、下式（２）により誘電率ε＝４.３３の誘電体ブロック３２が必要になる。
【００７５】
それに対して、インターフェースピン１２の隣りのグランドピン１３の他に、インターフェースピン１２の周囲に複数（この場合４本）のグランドピン３１を追加した場合には、下式（３）が適用され、この場合、誘電率ε＝３.１ｍｍの誘電体ブロック３２でよい。なお、各インターフェースピン１２の周囲を囲むように、各インターフェースピンから等距離に６本のグランドピン３１を配置した場合は、下の式を近似式として用いることができ、よりグランド能力を強化することができる。
【数２】
0004197234.tif 000003
【数３】
0004197234.tif 000004
但し、式（３）において、Ｄはインターフェースピン１２とグランドピン３１とのピッチである。
【００７６】
誘電体ブロック３２を挟んだだけの場合と、誘電体ブロック３２を挟んだ上でインターフェースピン１２の周囲にグランドピン３１を設けた場合の、どちらであっても、特性インピーダンスをＺ＝５０Ωにできるが、インターフェースピン１２の周囲にグランドピン３１を追加した場合の方が、ギャップ部２３に充填する誘電体ブロック３２の誘電率を下げることができるため、誘電体ブロックの基板コストを下げることが出来、より効果的である。
【００７７】
図６は、図５に示す実施の形態２の変形態様を示す平面図である。この変形態様においては、高速用のインターフェースピン１２ａとＬＤドライバ２とを接続する基板線路３４ａ，３４ｂと、高速用のインターフェースピン１２ｃと受信回路５とを接続する基板線路３４ｃ，３４ｄとを、夫々正相，逆相の信号が伝送される差動線路としている。
【００７８】
このため、基板２０上を伝送される信号がノイズに対して強くなり、インターフェースピン１２ａとＬＤドライバ２との間の信号伝送、あるいはインターフェースピン１２ｃと受信回路５との間の信号伝送によって、ＬＤドライバ２での信号処理でノイズの影響を受けたりあるいはシステム基板２１での信号処理でのノイズの影響を受けることをさらに抑えることができる。
【００７９】
なお、図６の場合、インターフェースピン１２ａ，１２ｃの周囲に、グランドピン１３とグランドピン３３を共用して、等距離に４本のグランドピンを配置するようにしているが、差動線路３４が対称を成してＶ字形状に分かれ、それぞれのインターフェースピン１２ａ，１２ｃに接続される構成上、この方が望ましい。
【００８０】
実施の形態３．
つぎに、図７および図８を用いてこの発明の実施の形態３について説明する。図７は実施の形態３における光送受信器とシステム基板との接続構造を示す構成図であり、図７（ａ）は蓋を外した状態の上面図、図７（ｂ）はＤ−Ｄ断面図である。図７において、図１に示す実施の形態１または図５に示す実施の形態２と同じ機能を達成する構成要素についての説明は省略する。
【００８１】
実施の形態３においては、基板２０とシステム基板２１との間のギャップ部２３に所定の誘電体ブロック３６を配置するとともに、１０Gb/sデータ信号及び１０GHzクロック信号が通過するインターフェースピン１２ａ，１２ｃの周囲に、基板内層の接地導体に接続されている複数のグランドスルーホール３５を配置し、これによりインターフェースピンと基板線路との特性インピーダンスを整合させ、１０Gb/sデータ信号及び１０GHzクロック信号の伝送の際の伝送特性の劣化を抑制する。
【００８２】
かかる実施の形態３の構成において、１０Gb/sデータ信号及び１０GHzクロック信号は次のように伝送される。
【００８３】
まず、光送受信器１７がシステム基板２１に対して１０Gb/sデータ信号及び１０GHzクロック信号を伝送する場合は、受信回路５が１０Gb/sデータ信号及び１０GHzクロック信号を出力する。この出力信号が基板線路１０ｄに伝送されて、さらにインターフェースピン１２ｃに伝送される。
【００８４】
光送受信器１７の基板２０とシステム基板２１の間のギャップ部２３には基板２０と同じ材料、あるいは基板２０と同程度の誘電率を有する誘電体ブロック３６を充填する。ここで、インターフェースピン１２が直線状に配置されている場合、一般にインターフェースピン１２の特性インピーダンスが基板線路より高くなりやすく、インターフェースピン１２のピン径がピン間のピッチに比べて小さいと、ギャップ部２３を誘電体ブロック３６で充填しても、特性インピーダンスを基板線路の値に合わせることが困難になる場合がある。
【００８５】
そこで、この実施の形態３においては、インターフェースピン１２の周囲に複数のグランドスルーホール３５を追加し、これら複数のグランドスルーホール３５を基板上または基板内のベタグランドパターンと接続する。これにより、インターフェースピン１２と基板線路１０と特性インピーダンスを合わせる。したがって、１０Gb/sデータ信号１０GHzクロック信号は伝送特性の劣化が抑えられ、１０Gb/sデータ信号１０GHzクロック信号が特性劣化することなくシステム基板２１まで伝送される。なお、グランドスルーホール３５の高さは、誘電体ブロック３６の高さと略同等である。
【００８６】
次に、光送受信器１７が１０Gb/sデータ信号及び１０GHzクロック信号をシステム基板２１から受信する場合、システム基板２１から伝送された１０Gb/sデータ信号及び１０GHzクロック信号が、インターフェースピン１２ａを介して基板２０に伝送される。この信号は、インターフェースピン１２aから基板線路１０ｂに伝送線路が変換された後、基板２０内を伝送される。
【００８７】
光送受信器１７の基板２０とシステム基板２１との間には、基板２０と同じ材料、あるいは基板２０と同程度の誘電率を有する誘電体ブロックを充填し、さらにインターフェースピン１２の周囲に複数のスルーホール３５を追加しており、インターフェースピン１２と基板線路１０ｂとの特性インピーダンスが整合されている。したがって、１０Gb/sデータ信号、及び１０GHzクロック信号は、伝送特性の劣化が抑えられて基板線路１０ｂに伝送される。伝送された信号はＬＤドライバ２に入力される。
【００８８】
この実施の形態３では、スルーホールを用いてグランドを構成するため、実施の形態２と比べてよりコストを下げることができる。
【００８９】
図８は、図７に示す実施の形態３の変形態様を示す平面図である。この変形態様においては、高速用のインターフェースピン１２ａとＬＤドライバ２とを接続する基板線路３４ａ，３４ｂと、高速用のインターフェースピン１２ｃと受信回路５とを接続する基板線路３４ｃ，３４ｄとを、夫々正相，逆相の信号が伝送される差動線路としている。
【００９０】
このため、基板２０上を伝送される信号がノイズに対して強くなり、インターフェースピン１２ａとＬＤドライバ２との間の信号伝送、あるいはインターフェースピン１２ｃと受信回路５との間の信号伝送によって、ＬＤドライバ２での信号処理でノイズの影響を受けたりあるいはシステム基板２１での信号処理でのノイズの影響を受けることをさらに抑えることができる。
【００９１】
実施の形態４．
つぎに、図９〜図１９を用いてこの発明の実施の形態４について説明する。この実施の形態４は、光送信の機能のみを１つの筐体カバー内に搭載した光送信器４０に関するものである。すなわち、この実施の形態４では、別体とした光送信器および光受信器のうちの光送信器を示している。
【００９２】
図９は光送信器４０の外観構成を示す斜視図である。また、図１０（ａ）は、光送信器４０の外観構成を示す正面図であり、図１０（ｂ）がその下面図である。この光送信器４０は上板にヒートシンクが取り付けられた金属製の矩形状の筐体カバー（ケース）４１に、先の実施の形態１などに示した基板、誘電体ブロックなどが内蔵されている。ケース４１の前面板から送信用光ファイバ４２が突出されている。この送信用光ファイバ４２にＦＣコネクタ（Ｆ０１単芯光ファイバに相当），ＳＣコネクタ（Ｆ０４単芯光ファイバに相当）などの光コネクタ４３が接続される。ケース４１の下板４１ａには、一対の誘電体ブロック４４が挿入される一対の長孔４５が下板４１ａの長辺側の端縁部に形成されている。図１０（ａ）に示すように、ケース４１の下面から長孔４５を介して一対の誘電体ブロック４４ａ，４４ｂが僅かの寸法ｄ１（この場合は０．５ｍｍ）だけ下方に突出している。各誘電体ブロック４４ａ，４４ｂからは、夫々１２本のピン５０が下方に突出している。
【００９３】
図１１は、光送信器４０とシステム基板４８との接続構造を示す概略図であり、図１１（ａ）はケース４１の上板を外した状態の上面図、図１１（ｂ）はＢ−Ｂ断面図、図１１（ｃ）はＣ−Ｃ断面図である。また、図１２は、内部基板４６に、複数のピン５０が挿入された一対の誘電体ブロック４４ａ，４４ｂを装填した基板ユニットを示すものである。
【００９４】
図１１において、内部基板４６（実施の形態１〜３の基板２０に対応）は、先の実施の形態１と同様、基板保持部材１５（図示せず）によってケース４１に支持固定されている。内部基板４６には、前述したＬＤドライバと、レーザダイオード（ＬＤ）が設けられたＬＤモジュールと、電源回路や各種制御装置等を含む制御回路などのＩＣが搭載されている。
【００９５】
ケース４１の下板４１ａの裏面には、弾性体あるいは金属などから成る複数の突起４７が設けられている。複数の突起４７がシステム基板４８に当接することによって、ケース４１をシステム基板４８（実施の形態１〜３のシステム基板２１に対応）に安定に着座させている。このように、この実施の形態４の光送信器４０においては、光送信器４０とシステム基板４８とは、複数の突起４７と、誘電体ブロック４４ａ，４４ｂの底面とで当接している。突起４７が存在しない場合、ケース４１の重量が全て誘電体ブロック４４ａ，４４ｂを介して内部基板４６に直接かかるようになり、これらの構造物の機械的強度に問題があるときには、突起４７を削除しないほうがいい。しかし、ケース４１、誘電体ブロック４４、内部基板４６間の機械的強度が強固な場合は、突起４７を省略した構成としてもよい。
【００９６】
内部基板４６には、２個の誘電体ブロック４４に設けられる１２本のピン５０（５０ａ，５０ｂ，５０ｄ）が圧入固定される１２個のピン孔４９ａ，４９ｂ，４９ｄが長辺側の各端縁部に形成されている。これらピン孔は、ほぼ等間隔に形成されている。
【００９７】
図１１（ａ）において、紙面の下方側に形成された４個の高速用ピン孔（白丸）４９ａには、前述した高周波信号を含むデータ信号（２本）やクロック信号（２本）を伝送することのできる４本の高速用のインターフェースピン５０ａの一方の端部が圧入固定される。低速用ピン孔（グレー丸）４９ｂには、低周波の制御信号や、直流電圧を供給するための低速用のインターフェースピン５０ｂの一方の端部が圧入固定される。グランドピン孔（黒丸）４９ｄには、接地用のグランドピン５０ｄの一方の端部が圧入固定される。
【００９８】
図１１（ａ）において、下側に形成される１２個のピン孔配列は、左側から見ると次のような順序になる。
２個の低速用ピン孔（グレー丸）４９ｂ
１個のグランドピン孔（黒丸）４９ｄ
１個の高速用ピン孔４９ａ
１個のグランドピン孔（黒丸）４９ｄ
１個の高速用ピン孔４９ａ
１個のグランドピン孔（黒丸）４９ｄ
１個の高速用ピン孔４９ａ
１個のグランドピン孔（黒丸）４９ｄ
１個の高速用ピン孔４９ａ
１個のグランドピン孔（黒丸）４９ｄ
２個の低速用ピン孔（グレー丸）４９ｂ
【００９９】
また、内部基板４６には、各高速用ピン孔４９ａの周囲に、特性インピーダンスを整合するための４個のグランドスルーホール５４が夫々形成されている。
【０１００】
図１１（ａ）において、上側に形成される１２個のピン孔配列には、低速用ピン孔（グレー丸）４９ｂとグランドピン孔（黒丸）４９ｄとが適宜混在されるが、本発明において特に重要でないので、全て低速用ピン孔（グレー丸）４９ｂとして図示した。
【０１０１】
つぎに、各誘電体ブロック４４ａ，４４ｂには、高速用インターフェースピン５０ａ，低速用インターフェースピン５０ｂおよびグランドピン５０ｄを挿入するための１２個の孔５２が夫々設けられており、これらの孔５２に上記内部基板４６でのピン配列に対応する並びで、高速用インターフェースピン５０ａ、低速用インターフェースピン５０ｂおよびグランドピン５０ｄの太径部が挿入される。従って、各誘電体ブロック４４ａ，４４ｂでのピン数は、図１２にも示すように、１２本となる。誘電体ブロック４４ａには、高速用インターフェースピン５０ａの周囲に、４個のグランドスルーホール５５が夫々形成されている。
【０１０２】
なお、各高速用インターフェースピン５０ａの全ての箇所での特性インピーダンス５０Ωを満足させるために、信号ピン５０の径ｄに応じて、グランドスルーホール５５と高速用インターフェースピン５０ａとのピッチ間隔Ｄを変化させている。すなわち、誘電体ブロック４４ａ，４４ｂにはピン５０の太径部が挿入され、また内部基板４６にはピン５０の細径の端部が挿入されるので、先の式（３）に従って、誘電体ブロック４４ａでのピン５０と各グランドスルーホール５５とのピッチを、内部基板４６におけるピン５０とグランドスルーホール５４とのピッチよりも長く設定している。
【０１０３】
図１１からも判るように、誘電体ブロック４４ａ，４４ｂは、ケース４１の下面から僅かの寸法ｄ１だけ下方に突出している。ピン５０の基板動作時の環境条件は、０〜７０℃であり、またピン５０の材質としては、内部基板４６のピン孔４９に圧入するのに適した材料が好ましい。ピン５０には、金メッキが施されている。
【０１０４】
つぎに、システム基板４８には、上記一対の誘電体ブロック４４ａ，４４ｂに内蔵される１２本のピン５０を挿入するための１２個のピン孔５３の列が２列形成されている。各ピン５０の下端部は、誘電体ブロック４４ａ，４４ｂがシステム基板４８に当接した状態のとき、システム基板４８の下面から垂直に僅かに突出するような、長さに設定している。システム基板４８においても、内部基板４６と同様、高速用のインターフェースピン５０ａの他方の端部が挿入される４つのピン孔５３の周囲には、４個のグランドスルーホール５６が夫々形成されている。システム基板４８においては、各グランドスルーホール５６の位置を誘電体ブロック４４でのグランドスルーホール５５の位置とほぼ同じ位置とする。その理由は後述する。
【０１０５】
このような誘電体ブロック４４ａ，４４ｂのピン５０を介して内部基板４６とシステム基板４８が電気的に接続されることで、光送信器４０と上位システム装置が信号の授受を行うことが可能となる。
【０１０６】
つぎに、内部基板４６、誘電体ブロック４４ａ，ピン５０、システム基板４８の詳細について順に説明する。
【０１０７】
まず、図１３および図１４を用いて内部基板４６について説明する。図１３は内部基板４６のおもて面を示す一部平面図であり、図１４は内部基板４６の裏面（誘電体ブロック４４ａ，４４ｂとの当接面側）を示す一部平面図である。図１３および図１４においては、４個の高速用ピン孔４９ａの周辺部分の詳細について示している。
【０１０８】
図１３および図１４に示すように、４個の高速用ピン孔４９ａの周囲には、前述したように、４個のグランドスルーホール５４が夫々形成されている。図１３に示すように、内部基板４６のおもて面には、これら各グランドスルーホール５４および５個のグランドピン孔４９ｄを含むようにであってかつ４個の高速用ピン孔４９ａを避けるようにベタグランドパターン５７（ハッチング部分）が形成されている。高速用ピン孔４９ａの周りには、その後の各ピン５０に対する半田付けの際に、半田とベタグランドパターン５７との接触を防ぐために、ソルダレジスト５８が形成されている。
【０１０９】
内部基板４６の裏面も同様であり、内部基板４６の裏面には、図１４に示すように、各グランドスルーホール５４および５個のグランドピン孔４９ｄを含みかつ４個の高速用ピン孔４９ａを避けるようにベタグランドパターン６１（ハッチング部分）が形成されている。高速用ピン孔４９ａの周りには、ソルダレジスト５９が形成されている。
【０１１０】
４つの高速用ピン孔４９ａは、この場合、左から順に、正相のデータ信号用、逆相のデータ信号用、正相のクロック信号用、逆相のクロック信号用となっている。これら４つの高速用ピン孔４９ａは、基板線路を介してＬＤドライバ６０に接続されている。ＬＤドライバ６０は、前述したように、入力されたデータ信号、クロック信号に基いて、ＬＤモジュール（図示せず）を駆動するための変調信号Ｉｍ（パルス信号）を生成する。
【０１１１】
この場合、ＬＤドライバ６０と４つの高速用ピン孔４９ａとの間の基板線路は、差動伝送線路９０としている。差動伝送線路９０は、ノイズ対策のために互いを出来るだけ近接させて電磁結合を発生させるようにしたものである。一方、高速用インターフェースピン５０ａは、シングルエンド（不平衡型）伝送路である。このため、これら高速用インターフェースピン５０ａが挿入される高速用ピン孔４９ａの間は、信号干渉が発生しないように或る程度の間隔を確保する必要がある。
【０１１２】
したがって、差動伝送線路９０と２組の高速用インターフェースピン５０ａとの間の接続部としてのパターン線路９１は、間隔を大きく離すと共に、特性インピーダンスが５０Ωに近づくように、パターン幅ｄｒを差動伝送線路９０のパターン幅ｄｓよりも大きく（ｄｒ＞ｄｓ）している。
【０１１３】
なお、この場合、配線パターン線路９１をほぼ直角に曲げているが、Ｙ字形状などを利用して両者の間隔を徐々に離隔するようにしてもよい。また、パターン幅の変更の仕方も、反射特性の劣化が生じない限り急に細くなるようにしてもよいし、反射特性の劣化が生じる場合は徐々に細くなるようにしてもよい。また、グランドパターン５７は、配線パターン線路９１と接触しないようにＵ字型の切欠きを有している。
【０１１４】
また、配線パターン線路９１の途中（図中Ｑの箇所）には、バイアス電圧をカットするためのコンデンサが設けられている。これらのコンデンサは、ＬＤドライバ６０に用いるバイアス電圧と、各線路の接続先であるシステム基板４８上のＩＣとのバイアス電圧との違いを考慮して挿入されており、これらコンデンサによってバイアス電圧をカットして電圧振幅信号をＬＤドライバ６０に出力するようにしている。このため、両者のバイアス電圧が同じであれば、これらのコンデンサは不要である。
【０１１５】
つぎに、図１５を用いて、高速用インターフェースピン５０ａを内包している誘電体ブロック４４ａについて説明する。図１５に示すように、誘電体ブロック４４ａには、４本の高速用インターフェースピン５０ａを挿入するための４個の高速用ピン孔５２ａ，３本の低速用インターフェースピン５０ｂを挿入するための３個の低速用ピン孔５２ｂ，５本のグランドピン５０ｄを挿入するための１２個のグランドピン孔５２ｄが夫々設けられている。４個の高速用ピン孔５２ａの周囲には、前述したように、４個のグランドスルーホール５５が夫々形成されている。
【０１１６】
誘電体ブロック４４ａの上面および下面には、各グランドスルーホール５５および５個のグランドピン孔５２ｄを含むようにであってかつ４個の高速用ピン孔５２ａを避けるようにベタグランドパターン６５（ハッチング部分）が形成されている。誘電体ブロック４４ａの上面および下面において、高速用ピン孔５２ａの周りには、その後の各ピン５０ａに対する半田付けの際に、半田とベタグランドパターン６５との接触を防ぐために、ソルダレジスト６６が形成されている。なお、各ピン孔５２ａ，５２ｂ，５２ｄは、キリ穴１．０ｍｍφとし、グランドスルーホール５５は、０．６ｍｍφとしている。
【０１１７】
誘電体ブロック４４としては、たとえば次のような寸法を設定する。以下では、中心の高速用ピン孔５２ａとその周りのグランドスルーホール５５とのピッチＰｍとして２種類設定している。また、筐体ケース４１とシステム基板４８の間に間隙を設け、この間隙に部品を配置する場合と、配置しない場合とで、２種類の長さの誘電体ブロック４４を想定している。
【０１１８】
ピッチＰｍが１．８ｍｍまたは２．１ｍｍで、間隙に部品配置しない場合、
高さ×幅×長さ（ｍｍ）は２．５×４．０×３５.０
であり、
ピッチＰｍが１．８ｍｍまたは２．１ｍｍで、間隙に部品配置する場合、
高さ×幅×長さ（ｍｍ）は６．５×４．０×３５.０
である。
【０１１９】
この場合の、誘電率は、ピッチＰｍが１．８ｍｍの場合は、３．７５で、ピッチＰｍが２．１ｍｍのときは、４．７となる。これらの誘電率は、先の（３）式に基づいて求めることができる。
【０１２０】
つぎに、図１６を用いてピン５０について説明する。内部基板４６とシステム基板４８を電気的に接続するためのピン５０は、内部基板４６のピン孔４９に挿入される一方の端部５０−Ｇおよびシステム基板４８のピン孔に挿入される他方の端部５０−Ｈが、誘電体ブロック４４に挿入される部分（太径部）５０−Ｊに比べ小径となっている。また、内部基板４６に挿入される一方の端部５０−Ｇのほうが他方の端部５０−Ｈに比べ長さが短く設定されている。
【０１２１】
ピン５０の寸法は、例えば、つぎのように設定される。一方の端部５０−Ｇは、径が０．４６ｍｍφ〜０．５１ｍｍφのテーパ形状で、高さが１．６ｍｍである。他方の端部５０−Ｈは、径が０．４６ｍｍφで、高さが２．５ｍｍである。なお、端部５０−Ｇは端部５０−Ｈより僅かに大径となっている。また、太径部５０−Ｊは、長さが２．０ｍｍ〜１０ｍｍであり、その径は、０．８ｍｍである。筐体ケース４１とシステム基板４８の間に間隙を設け、この間隙に部品を配置する場合は、ピン５０の太径部５０−Ｊの長さが長く設定され、例えば６．５ｍｍとする。また、前記間隙に特に部品を配置しない場合は、ピン５０の太径部５０−Ｊの長さは、例えば２．５ｍｍとする。
【０１２２】
つぎに、図１７に従ってシステム基板４８について説明する。図１７に破線で囲んだ領域は、システム基板４８の全ての領域のうちの光送信器４０を搭載する領域を示している。この破線で囲んだ光送信器搭載領域に関しては、信号ピンが挿入されるピン孔以外の全ての領域あるいは信号ピンに接続される配線パターン部分を除く誘電体ブロック４４ａ，４４ｂと当接する領域をおもて面および裏面ともベタグランド６２とする。なお、コストなどを考慮した場合は、前者の全ての領域をベタグランドとするほうが好ましい。
【０１２３】
図１７に示すように、光送信器搭載領域の紙面下側には、誘電体ブロック４４ａに内蔵される１２個のピン５０が挿入される１２個のピン孔５３（高速用ピン孔５３ａ，低速用ピン孔５３ｂ，グランドピン孔５３ｄ）が形成されている。４個の高速用ピン孔５３ａの周囲には、前述したように、４個のグランドスルーホール５６が夫々形成されている。高速用ピン孔５３ａや他のピン孔の周りには、その後の各ピン５０に対する半田付けの際に、半田とベタグランドパターン６２との接触を防ぐために、ソルダレジスト６３が形成されている。このソルダレジスト６３は、図中では円形としているが、ピンと接続される配線パターンが通過する部分では、図１３に示すようにＵ字状となっていてもよい。
【０１２４】
４つの高速用ピン孔４９ａは、この場合、左から順に、正相のデータ信号用、逆相のデータ信号用、正相のクロック信号用、逆相のクロック信号用となっている。このシステム基板４８において、４個の高速用ピン孔５３ａの外形ｄ２は、０．８ｍｍφとし、そのランドサイズｄ３は１．０mmφとする。
【０１２５】
すなわち、高速用ピン孔５３ａの外形ｄ２は、高速用インターフェースピン５０ａの太径部５０−Ｊの径とほぼ同じにしており、この０．８ｍｍの外径をもつピン孔５３ａの周壁面と高速用インターフェースピン５０ａの０．４６ｍｍの径をもつ端部５０−Ｈとの隙間に半田を充填することにより、高速用インターフェースピン５０ａの０．４６ｍｍの端部５０−Ｈの径を高速用インターフェースピン５０ａの太径部５０−Ｊの径と実質的に同じになるようにしており、これによりこの部分の特性インピーダンスも５０Ωに保つようにしている。
【０１２６】
また、グランドスルーホール５６の外径ｄ４は０．６ｍｍφとする。高速用ピン孔５３ａとグランドスルーホール５６とのピッチとしては、誘電体ブロック４４ａと同様、１．８ｍｍまたは２．１ｍｍの２種類が設定されている。
【０１２７】
図１８は、内部基板４６、誘電体ブロック４４ａおよびシステム基板４８における高速用ピン孔とその周りの４個のグランドスルーホールとの配置関係を示すものである。高速用ピン孔とグランドスルーホールとのピッチＤは、特性インピーダンスを５０Ωに保つために所定値（この場合は、１．８ｍｍまたは２．１ｍｍの２種類）に設定されている。この設定ピッチを保ちつつ、かつインピーダンス特性を劣化させることなく、誘電体ブロック４４ａの幅を狭くしたり、各基板４６，４８の実装密度を向上させることが要求される場合は、高速用ピン孔の並びに沿った線と、高速用ピン孔とグランドスルーホールを結ぶ直線とのなす角度θをインピーダンス特性にとっては理想的な４５°にするのではなく、θ＝３０°前後の値に設定すればよい。このようなθ＝３０°前後の値に設定すれば、インピーダンス特性に対する要求を満足させつつ誘電体ブロック４４ａの幅を狭くし、また各基板４６，４８の実装密度を向上させることが可能となる。
【０１２８】
つぎに、図１９に従って、ピン５０による内部基板４６、誘電体ブロック４４ａおよびシステム基板４８の接続構造を説明する。図１９には、１本の高速用インターフェースピン５０ａと１本のグランドピン５０ｄが示されている。
【０１２９】
図１９を用いて、まず内部基板４６とピン５０との接続構造について述べる。内部基板４６のピン孔４９ａ，４９ｄに対し、各ピン５０ａ，５０ｄの端部５０−Ｇが圧入されることにより内部基板４６とピン５０とが接続固定される。さらに、各ピン５０ａ，５０ｄの端部５０−Ｇの表面に半田６４が付けられることで、内部基板４６とピン５０とが接続固定される。内部基板４６のおもて面及び裏面の高速用ピン孔４９ａの周囲には、半田６４を盛るのに十分な大きさの領域を除いてソルダレジスト５８，５９が形成されている。
【０１３０】
このように内部基板４６とピン５０とを圧入および半田による固定構造とすることで、機械的な接続構造をより強固にしている。これは、内部基板４６とピン５０とを半田のみによる接続構造とすると、システム基板４８の発熱が大きい場合、システム基板４８からの熱がピン５０を伝わって内部基板４６の半田６４に伝わり、内部基板４６とピン５０との接続強度が弱まることを防止するためである。なお、この熱が半田６４に加わって、ピン５０と配線パターン線路９１との半田接続が切断されないように、ピン５０から内部基板４６、誘電体ブロック４４へ充分に熱が拡散するようにしかつシステム基板４８の半田条件を適当な条件に設定しておく。
【０１３１】
ピン５０は、ピン孔に対する高さ方向への位置決めのために、その両端部を細径としている。また、前述したように、圧入接続を採用するためには、内部基板４６のピン孔４９ａ，４９ｄとしては、ピン５０の細径の端部にほぼ一致する径を選択する必要がある。このため、高速用インターフェースピン５０ａの端部５０−Ｇの部分の金属部分の径は他の部分よりも細くなり、他の部分とインピーダンスが異なるようになる。そこで、先の式（３）に従って、この部分のピンとグランドスルーホール５４とのピッチを他の部分のピッチよりも短く設定することで、この部分の特性インピーダンスも５０Ωに保つようにしている。
【０１３２】
内部基板４６に形成されたグランドスルーホール５４は、内部基板４６のおもて面に形成されたベタグランドパターン５７および裏面に形成されたベタグランドパターン６１に接続されている。なお、グランドピン５０ｄに関しては、グランドピン５０ｄの端部自体が直接ベタグランドパターン５７およびベタグランドパターン６１に接続されている。
【０１３３】
誘電体ブロック４４に形成されたグランドスルーホール５５も、誘電体ブロック４４のおもて面に形成されたベタグランドパターン６５および裏面に形成されたベタグランドパターン６５´に接続されている。これらベタグランドパターン６５，６５´は、ソルダレジスト６６，６６´によって高速用インターフェースピン５０ａとは接触しないようになっている。誘電体ブロック４４においても、グランドピン５０ｄに関しては、グランドピン５０ｄ自体が直接ベタグランドパターン６５，６５´に接続されている。
【０１３４】
内部基板４６の裏面のベタグランドパターン６１と、誘電体ブロック４４の上面のベタグランドパターン６５とは半田６７によって接合される。一方、誘電体ブロック４４の下面のグランドパターン６５´にはソルダレジスト６９が塗布されており、これにより、システム基板４８側の配線パターン構造が不明のときに、システム基板４８との予期せね電気的接触を防止している。
【０１３５】
つぎにシステム基板４８とピン５０との接続構造について述べる。システム基板４８と各ピン５０ａ，５０ｄとの接合は半田６８のみによって行われる。前述したように、高速用ピン孔５３ａの外形ｄ２は、高速用インターフェースピン５０ａの太径部５０−Ｊの径とほぼ同じにしており、このピン孔５３ａの周壁面と高速用インターフェースピン５０ａの端部５０−Ｈとの隙間に半田を充填させることにより、高速用インターフェースピン５０ａの端部５０−Ｈの径を、太径部５０−Ｊの径と実質的に同じになるようにしており、これによりこの部分のインピーダンスを太径部と同じ５０Ωとしている。
【０１３６】
システム基板４８に形成されたグランドスルーホール５６は、システム基板４８のおもて面に形成されたベタグランドパターン６２および裏面に形成されたベタグランドパターン６２´に接続されている。システム基板４８のおもて面及び裏面の高速用ピン孔５３ａの周囲には、ソルダレジスト６３，６３´が形成されている。グランドピン５０ｄに関しては、グランドピン５０ｄ自体がベタグランドパターン６２およびベタグランドパターン６２´に直接接続されている。
【０１３７】
なお、誘電体ブロック４４ａの下面のグランドパターン６５´およびシステム基板４８の上面のグランドパターン６２を、半田によって接合するようにしてもよい。また、システム基板４８の表裏面に形成されるグランドパターン６２，６２´を省略しても良い。また、システム基板４８に挿入されるピン５０の端部５０−Ｈを太径部と同じ寸法の径にする場合は、この場合でも半田が充填される隙間を確保する必要があるので、グランドスルーホール５６を、誘電体ブロック４４ａでのグランドスルーホール５５の配置位置に比べ外側に配置するようにして、この部分のインピーダンスを他と同じにすればよい。
【０１３８】
このようにこの実施の形態４によれば、高速用インターフェースピンの特性インピーダンスが基板線路に整合され、これにより高速なデータ伝送またはクロック伝送を実現する光送信器を提供することができる。
【０１３９】
実施の形態５．
つぎに、図９を参照するとともに、図２０〜図２３を用いてこの発明の実施の形態５について説明する。この実施の形態５は、光受信の機能のみを１つの筐体カバー内に搭載した光受信器７０（図９参照）に関するものである。光受信器７０においても、前述した光送信器４０同様、内部基板と、誘電体ブロックと、内部基板とシステム基板とを接続するピンとから構成されている。ただし、光受信器７０は、勿論内部基板に搭載されているＩＣが光送信器４０のものとは異なることの他に、光受信器７０の場合には、内部基板上の受信回路から内部基板上の伝送線路およびピンを介して伝送される高速信号が正相および逆相のデータ信号の２本のみである。すなわち、この実施の形態５の光受信器では、クロック信号をシステム基板に送信してはいない。したがって、光受信器７０については、主にこの正相および逆相の２本のデータ信号に関する構成について説明する。
【０１４０】
図２０は、光受信器７０の誘電体ブロック７５の平面図を示すものである。図２１はその一部拡大図である。誘電体ブロック７５には、１２本のピン孔が形成され、１２本のピンが挿入される。そのうちの２本が正相および逆相のデータ信号に用いられる。
【０１４１】
誘電体ブロック７５には、２本の高速用インターフェースピン８０ａを挿入するための２個の高速用ピン孔７６ａが設けられる。２個の高速用ピン孔７６ａに対し外側に隣接するピン孔は、グランドピン用のグランドピン孔７６ｄである。２個の高速用ピン孔７６ａの周囲には、５個のグランドスルーホール７７が夫々形成されている。ただし、２個の高速用ピン孔７６ａの間の３個のグランドスルーホール７７は、２つの高速用インターフェースピン８０ａの特性インピーダンス調整のために共用されるグランドとなる。また、２個の高速用ピン孔７６ａの中心を結ぶ直線上に、１個のグランドスルーホール７７を配し、これにより、２本の高速用インターフェースピン８０ａを伝送される信号の相互干渉を防止している。
【０１４２】
また、図２１に示すように、高速用ピン孔同士を結ぶ直線と、高速用ピン孔とグランドスルーホールを結ぶ直線とのなす角度θを３０°前後の値に設定することで、インピーダンス特性に対する要求を満足させつつ誘電体ブロック７５の幅を狭くして、実装密度を向上させている。
【０１４３】
誘電体ブロック７５の上面および下面には、各グランドスルーホール７７および２個のグランドピン孔７６ｄを含むようにかつ２個の高速用ピン孔７６ａを避けるようにグランドパターン７８（ハッチング部分）が形成されている。高速用ピン孔７６ａの周りには、ソルダレジスト７９が形成されている。
【０１４４】
各ピン孔５２ａ，５２ｂ，５２は、キリ穴１．０ｍｍφとし、グランドスルーホール５５は、０．６ｍｍφとしている。
【０１４５】
誘電体ブロック７５としては、光送信器４０の誘電体ブロック４４と同様次のような寸法を設定する。中心の高速用ピン孔７６ａとその周りのグランドスルーホール７７とのピッチをＰｍとする。
【０１４６】
ピッチＰｍが１．８ｍｍまたは２．１ｍｍで、筐体ケースとシステム基板との間隙に部品配置しない場合、
高さ×幅×長さ（ｍｍ）は２．５×４．０×３５.０
であり、
ピッチＰｍが１．８ｍｍまたは２．１ｍｍで、その間隙に部品配置する場合、
高さ×幅×長さ（ｍｍ）は６．５×４．０×３５.０
である。
【０１４７】
この場合の、誘電率は、ピッチＰｍが１．８ｍｍの場合は、３．７５で、ピッチＰｍが２．１ｍｍのときは、４．７となる。但し、特性インピーダンス（５０Ω）を満足する誘電率に対して±１．３程度の誘電率を選択すれば良く、例えば、Ｐｍ＝１．８ｍｍで、３．４８に誘電率を設定しても良い。
【０１４８】
図２２は、光受信器７０に搭載される内部基板８５における２つの高速用インターフェースピン８０ａの近傍の配線パターンを示す平面図である。
【０１４９】
誘電体ブロック７５に形成された２つの高速用ピン孔７６ａおよびその周りの５つのグランドスルーホール７７に対応するように、内部基板８５にも、２つの高速用ピン孔８６ａと５つのグランドスルーホール８７が形成されている。５つのグランドスルーホール８７を囲むようにベタグランドパターン８８が形成されている。
【０１５０】
この２本の高速用ピン孔７６ａに挿入される２つの高速用インターフェースピン８０ａは、内部基板８５上の基板線路を介して受信回路ＩＣ８９に接続される。受信回路ＩＣ８０は、ＰＤモジュールから送出された電圧信号の振幅を増幅調整し、その電圧信号を基板線路を介して２本の高速用インターフェースピン８０ａに出力する。
【０１５１】
受信回路ＩＣ８９の正相および逆相の２本の出力信号は、差動伝送線路９０に出力される。一方、高速用インターフェースピン８０ａは、シングルエンド（不平衡型）伝送路である。このため、これら高速用インターフェースピン８０が挿入される高速用ピン孔８６ａの間は、信号干渉が発生しないように或る程度の間隔を確保する必要がある。したがって、差動伝送線路９０と２組の高速用インターフェースピン８０ａとの間の接続部としてのパターン線路９１は、間隔を離すと共に、特性インピーダンスが５０Ωに近づくように、パターン幅ｄｒを差動伝送線路９０のパターン幅ｄｓよりも大きく（ｄｒ＞ｄｓ）している。なお、この場合も、配線パターン線路９１をほぼ直角に曲げているが、Ｙ字形状などを利用して両者の間隔を徐々に離隔するようにしてもよい。また、パターン幅の変更の仕方も、急に細くなるようにしてもよいし、徐々に細くなるようにしてもよい。なお、シングルエンド伝送路の高速用インターフェースピン８０ａを介して伝送されたデータは、システム基板において、シングルエンド伝送路のままあるいは差動伝送線路に戻されて伝送される。
【０１５２】
図２３は、光受信器が接続されるシステム基板９５を示す図である。図２３に破線で囲んだ領域は、システム基板９５の全ての領域のうちの光受信器７０を搭載する光受信器搭載領域を示している。
【０１５３】
システム基板９５にも、誘電体ブロック７５に形成された２つの高速用ピン孔７６ａおよびその周りの５つのグランドスルーホール７７に対応するように、２つの高速用ピン孔９６ａと５つのグランドスルーホール９７が形成されている。破線で囲んだ光受信器搭載領域に関しては、信号ピンが挿入されるピン孔以外の全ての領域あるいは信号ピンに接続される配線パターン部分を除く誘電体ブロックと当接する領域をおもて面および裏面ともベタグランド９８とする。なお、コストなどを考慮した場合、前者の全ての領域をベタグランドとするほうが好ましい。
【０１５４】
このようにこの実施の形態５によれば、高速用インターフェースピンの特性インピーダンスが基板線路に整合され、これにより高速なデータ伝送またはクロック伝送を実現する光受信器を提供することができる。なお、光受信器７０は、データ信号を送信する２本のピンの他に、クロック信号を伝送する２本のピンを設けてもよく、この場合は内部に設けられたＰＬＬ回路の動作によって、ＰＤモジュールから送出された電圧信号からクロックを抽出し、また内部に設けられた識別再生回路によってデータ信号を識別し、再生されたデータ信号を基板線路を介して２本の高速用インターフェースピン８０ａに出力する。
【０１５５】
実施の形態６．
つぎに、図２４〜図２６を用いてこの発明の実施の形態６について説明する。図２４は実施の形態６の誘電体ブロック２００の一部を示す斜視図であり、図２５は図２４のＡ−Ａ断面図であり、図２６は高速信号用ピン部分の平面図である。
【０１５６】
この実施の形態６においては、先の実施の形態のように信号用ピンの周りに間欠的にグランドスルーホールを配置するのではなく、信号用ピンの全周囲にグランド用の金属パターンを形成するようにしている。
【０１５７】
図２４および図２５において、誘電体ブロック２００には、グランドピン２０１と、これらグランドピン２０１の間に配設される４つの高速用インターフェース線路２０２とが内蔵される。高速用インターフェース線路２０２は、図２６に示すように、中心に配置される高速信号用インターフェースピン２０３と、その周りの誘電体２０４と、誘電体２０４の周囲に配置されるグランド用の金属パターン２０５とから構成される。誘電体ブロック２００の上面及び下面には、ベタグランドパターン２０６が信号ピン２０３および誘電体２０４の部分を除いて一様に形成されている。
【０１５８】
このような誘電体ブロック２００の高速用インターフェース線路２０２を製造するには、つぎのような２つの製法（Ａ）（Ｂ）がある。
（Ａ）第１製法
・孔を形成する。
・孔の内周面を金属メッキし、グランド用の金属パターン２０５を形成する。
・孔の中に中央にピン挿入用の孔が空いた誘電体２０４を流し込む。
・誘電体２０４の中にピン２０３を入れる。
【０１５９】
（Ｂ）第２製法
・孔を形成する。
・孔の内周面を金属メッキし、グランド用の金属パターン２０５を形成する。
・ピン２０３を入れる
・ピン２０３と金属パターン２０５との間に溶融している誘電体を流し込む。
【０１６０】
このようにこの実施の形態６によれば、信号用ピンの周りに間欠的にグランドスルーホールを配置するのではなく、信号用ピンの全周囲にグランド用の金属パターンを形成しているので、よりグランドが強化され、特性インピーダンスの安定化に寄与する。
【０１６１】
なお、上記の実施の形態１〜６においては、信号ピンを誘電体ブロック４４ａ，４４ｂから突出させているが、どちらか一端側または両端とも突出しないように構成しても良い。突出させない場合は、例えば、バンプによりピンの端面を基板側に接続すればよい。
【０１６２】
【発明の効果】
以上説明したように、この発明にかかる光送受信器によれば、ギャップ部に誘電体ブロックを設け、基板線路との特性インピーダンスを合わせるようにしたので、より高速なデータ信号またはクロック信号を伝送させることができる。また、インターフェースピンの周囲に複数のグランドピンまたはグランドスルーホールを設け、基板線路との特性インピーダンスを合わせるようにしたので、より高速なデータ信号またはクロック信号を、より低い誘電率の誘電体ブロックを充填することによって、伝送させることができる。
【０１６３】
つぎの発明にかかる接続体によれば、誘電体ブロックにピン及び該ピンの周囲に形成されるグランドスルーホールを内蔵させ、該ピンによって第１及び第２の基板を電気接続するようにしているので、特性インピーダンスが改善され、これにより第１及び第２の基板間で、高速なデータ伝送またはクロック伝送を実現することができる。
【０１６４】
つぎの発明にかかる基板ユニットによれば、ピン及び該ピンの周囲に形成される第１のグランドスルーホールを有する接続体と、前記ピンが圧入されるピン孔と、このピン孔の周囲であって前記第１のグランドスルーホールと電気的に接続される第２のグランドスルーホールとを有する基板とを備えているので、特性インピーダンスが改善され、前記基板及び他の基板間で高速なデータ伝送またはクロック伝送を実現することができる。
【０１６５】
つぎの発明にかかる光送信器によれば、複数の信号ピン、グランドピン及び信号ピンの周囲に形成される複数の第１のグランドスルーホールを有する接続体と、前記ピンが圧入されるピン孔、信号ピン用のピン孔の周囲に配置される第２のグランドスルーホールおよび前記信号ピン用のピン孔に接続される基板配線を有する基板と、前記基板上に搭載されるレーザダイオードと、前記レーザダイオードと前記基板配線に接続されるドライバＩＣとを備えているので、基板線路と信号ピンとの特性インピーダンスが整合され、これにより高速なデータ伝送またはクロック伝送を実現することができる。
【０１６６】
つぎの発明にかかる光受信器によれば、２本の高速用インターフェースピン、グランドピン及び高速用インターフェースピンの周囲に形成される複数の第１のグランドスルーホールを有する接続体と、前記ピンが圧入されるピン孔、高速用インターフェースピン用のピン孔の周囲に配置される第２のグランドスルーホールおよび前記高速用インターフェースピン用のピン孔に接続される基板配線を有する基板と、前記基板上に搭載されるフォトダイオードと、前記フォトダイオードと前記基板配線に接続される受信回路ＩＣとを備えているので、基板線路と信号ピンとの特性インピーダンスが整合され、これにより高速なデータ伝送またはクロック伝送を実現することができる。
【０１６７】
つぎの発明にかかる半導体装置によれば、誘電体ブロックのピンの周り、第１および第２の基板のピン孔の周りにグランドスルーホールを形成するとともに、第２の基板におけるピン孔の習癖面とピンとの隙間に半田などの金属を充填するようにしたので、特性インピーダンスが改善され、第１及び第２の基板間で高速なデータ伝送またはクロック伝送を実現することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の光送受信器モジュールを示す図であり、（ａ）はその平面図、（ｂ）はそのＢ−Ｂ断面図である。
【図２】  この発明の実施の形態１の光送受信器モジュールのピン配列を
を示す図であり、（ａ）はその平面図、（ｂ）はそのＢ−Ｂ断面図である。
【図３】  この発明の実施の形態１の光送受信器モジュールに用いられる誘電体ブロックを示す斜視図である。
【図４】  この発明の実施の形態１の光送受信器モジュールの変形態様を示す平面図である。
【図５】  この発明の実施の形態２の光送受信器モジュールを示す図であり、（ａ）はその平面図、（ｂ）はそのＢ−Ｂ断面図である。
【図６】  この発明の実施の形態２の光送受信器モジュールの変形態様を示す平面図である。
【図７】  この発明の実施の形態３の光送受信器モジュールを示す図であり、（ａ）はその平面図、（ｂ）はそのＢ−Ｂ断面図である。
【図８】  この発明の実施の形態３の光送受信器モジュールの変形態様を示す平面図である。
【図９】  この発明の実施の形態４の光送信器の外観構成を示す斜視図である。
【図１０】  この発明の実施の形態４の光送信器を示す図であり、（ａ）はその正面図、（ｂ）はその下面図である。
【図１１】  この発明の実施の形態４の光送信器の内部構成を示す図であり、（ａ）はその平面図、（ｂ）はその縦断面図、（ｃ）はその横断面図である。
【図１２】  この発明の実施の形態４の光送信器に用いられる基板ユニットを示す斜視図である。
【図１３】  この発明の実施の形態４の光送信器に用いられる内部基板の部分平面図である。
【図１４】  この発明の実施の形態４の光送信器に用いられる内部基板の部分下面図である。
【図１５】  この発明の実施の形態４の光送信器に用いられる誘電体ブロックを示す平面図および断面図である。
【図１６】  この発明の実施の形態４の光送信器に用いられるピンを示す図であり、（ａ）はその上面図、（ｂ）はその正面図である。
【図１７】  この発明の実施の形態４の光送信器に用いられるシステム基板を示す平面図および断面図である。
【図１８】  この発明の実施の形態４の光送信器に用いられるシステム基板を示す一部拡大平面図である。
【図１９】  この発明の実施の形態４の光送信器の内部ユニットの接続構造を示す断面図である。
【図２０】  この発明の実施の形態５の光受信器に用いられる誘電体ブロックを示す平面図である。
【図２１】  この発明の実施の形態５の光受信器に用いられる誘電体ブロックの高速用インターフェースピンの周囲の構造を示す一部拡大平面図である。
【図２２】  この発明の実施の形態５の光受信器に用いられる内部基板の一部拡大平面図である。
【図２３】  この発明の実施の形態５の光受信器に用いられるシステム基板を示す平面図、断面図である。
【図２４】  この発明の実施の形態６の誘電体ユニットを示す斜視図である。
【図２５】  この発明の実施の形態６の誘電体ユニットを示す一部断面図である。
【図２６】  この発明の実施の形態６の誘電体ユニットの高速用インターフェースピンの構造を示す断面図である。
【図２７】  従来技術を示す図であり、（ａ）は平面図、（ｂ）はそのＡ−Ａ断面図である。
【符号の説明】
１  筐体、２  ＬＤドライバ、３  ＬＤモジュール、４  ＰＤモジュール、５受信回路、６  送信用光ファイバ、７  受信用光ファイバ、８  制御回路、１０ａ〜１０ｄ  基板線路、１１ａ，１１ｂ  基板線路、１２ａ，１２ｃ  高速用インターフェースピン、１３  グランドピン、１５  基板保持部材、１７  光送受信器、２０  基板、２１  システム基板、２２  誘電体ブロック、２３  ギャップ部（空隙）、３１  グランドピン、３２  誘電体ブロック、３３  グランドピン、３４  差動線路、３５  グランドスルーホール、３６  誘電体ブロック、４０  光送信器、４１  筐体（ケース）、４２  送信用光ファイバ、４３  光コネクタ、４４ａ，４４ｂ  誘電体ブロック、４６  内部基板、４８  システム基板、４９ａ  高速用ピン孔、５０ａ  高速用インターフェースピン、５４〜５６グランドスルーホール、６０  ＬＤドライバ、７０  光受信器、７５  誘電体ブロック、７６ｄ  グランドピン孔、７６ａ  高速用ピン孔、８０ａ  高速用インターフェースピン、８５  内部基板、９０  差動伝送線路、９１  パターン線路、９５  システム基板、２００  誘電体ブロック、２０１  グランドピン、２０２  高速用インターフェース線路、２０３  高速信号用インターフェースピン、２０４  誘電体、２０５  金属パターン、２０６  ベタグランドパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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