(57)【特許請求の範囲】
【請求項１】
画素部において、
第１のマスクで、ゲート配線及び凸部を形成し、
前記ゲート配線及び前記凸部上にゲート絶縁膜を形成し、
前記ゲート配線上に、前記ゲート絶縁膜に接して第１の非晶質半導体膜を形成し、
前記第１の非晶質半導体膜上に、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成し、
前記第２の非晶質半導体膜上に第１の導電膜を形成し、
第２のマスクで、前記第１の非晶質半導体膜、前記第２の非晶質半導体膜及び前記第１の導電膜をパターニングして、パターニングされた前記第１の非晶質半導体膜、前記第２の非晶質半導体膜及び前記第１の導電膜でなり、薄膜トランジスタ及びソース配線に用いる積層膜を形成し、
前記積層膜及び前記ゲート絶縁膜上に反射性を有する第２の導電膜を形成し、
第３のマスクで前記積層膜及び前記第２の導電膜をパターニングして、前記第１の導電膜はドレイン電極とソース配線とに分離され、前記第２の非晶質半導体膜は前記ドレイン電極下の領域と前記ソース配線下の領域とに分離され、前記第１の非晶質半導体膜に凹部が形成され、前記ドレイン電極、前記ゲート絶縁膜及び前記凸部上に前記第２の導電膜からなる画素電極が形成され、前記ソース配線上に前記第２の導電膜からなる導電膜が形成され、
前記ゲート配線及び前記第２の導電膜により、前記画素部以外に保護回路を形成する半導体装置の作製方法であって、
前記画素電極は前記ゲート絶縁膜を介して表面に前記凸部に対応する凹凸を有し、
前記保護回路を構成する前記ゲート配線は、コの字形状に形成され、
前記保護回路を構成する前記第２の導電膜は、コの字形状の前記ゲート配線の内側の領域を埋めるように、且つ、前記ゲート配線と重ならないように、矩形状に形成されることを特徴とする半導体装置の作製方法。
【請求項２】
画素部において、
第１のマスクで、ゲート配線及び凸部を形成し、
前記ゲート配線及び前記凸部上にゲート絶縁膜を形成し、
前記ゲート配線上に、前記ゲート絶縁膜に接して第１の非晶質半導体膜を形成し、
前記第１の非晶質半導体膜上に、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成し、
前記第２の非晶質半導体膜上に第１の導電膜を形成し、
第２のマスクで、前記第１の非晶質半導体膜、前記第２の非晶質半導体膜及び前記第１の導電膜をパターニングして、パターニングされた前記第１の非晶質半導体膜、前記第２の非晶質半導体膜及び前記第１の導電膜でなり、薄膜トランジスタ及びソース配線に用いる積層膜を形成し、
前記積層膜及び前記ゲート絶縁膜上に反射性を有する第２の導電膜を形成し、
第３のマスクで前記積層膜及び前記第２の導電膜をパターニングして、前記第１の導電膜はドレイン電極とソース配線とに分離され、前記第２の非晶質半導体膜は前記ドレイン電極下の領域と前記ソース配線下の領域とに分離され、前記第１の非晶質半導体膜に凹部が形成され、前記ドレイン電極、前記ゲート絶縁膜及び前記凸部上に前記第２の導電膜からなる画素電極が形成され、前記ソース配線上に前記第２の導電膜からなる導電膜が形成され、
前記ゲート配線及び前記第２の導電膜により、前記画素部以外に保護回路を形成する半導体装置の作製方法であって、
前記画素電極は前記ゲート絶縁膜を介して表面に前記凸部に対応する凹凸を有し、
前記保護回路を構成する前記ゲート配線は、コの字形状に形成され、
前記保護回路を構成する前記第２の導電膜は、コの字形状の前記ゲート配線の内側の領域を埋めるように、且つ、前記ゲート配線と重ならないように、矩形状に形成され、
前記保護回路を構成する前記ゲート配線と、前記保護回路を構成する前記第２の導電膜とは、前記ゲート絶縁膜を間に挟んで容量を形成することを特徴とする半導体装置の作製方法。
【請求項３】
画素部において、
第１のマスクで、ゲート配線及び凸部を形成し、
前記ゲート配線及び前記凸部上にゲート絶縁膜を形成し、
前記ゲート配線上に、前記ゲート絶縁膜に接して第１の微結晶半導体膜を形成し、
前記第１の微結晶半導体膜上に、ｎ型を付与する不純物元素を含む第２の微結晶半導体膜を形成し、
前記第２の微結晶半導体膜上に第１の導電膜を形成し、
第２のマスクで、前記第１の微結晶半導体膜、前記第２の微結晶半導体膜及び前記第１の導電膜をパターニングして、パターニングされた前記第１の微結晶半導体膜、前記第２の微結晶半導体膜及び前記第１の導電膜でなり、薄膜トランジスタ及びソース配線に用いる積層膜を形成し、
前記積層膜及び前記ゲート絶縁膜上に反射性を有する第２の導電膜を形成し、
第３のマスクで前記積層膜及び前記第２の導電膜をパターニングして、前記第１の導電膜はドレイン電極とソース配線とに分離され、前記第２の微結晶半導体膜は前記ドレイン電極下の領域と前記ソース配線下の領域とに分離され、前記第１の微結晶半導体膜に凹部が形成され、前記ドレイン電極、前記ゲート絶縁膜及び前記凸部上に前記第２の導電膜からなる画素電極が形成され、前記ソース配線上に前記第２の導電膜からなる導電膜が形成され、
前記ゲート配線及び前記第２の導電膜により、前記画素部以外に保護回路を形成する半導体装置の作製方法であって、
前記画素電極は前記ゲート絶縁膜を介して表面に前記凸部に対応する凹凸を有し、
前記保護回路を構成する前記ゲート配線は、コの字形状に形成され、
前記保護回路を構成する前記第２の導電膜は、コの字形状の前記ゲート配線の内側の領域を埋めるように、且つ、前記ゲート配線と重ならないように、矩形状に形成されることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１または２において、
前記ゲート絶縁膜、前記第１の非晶質半導体膜、前記第２の非晶質半導体膜及び前記第１の導電膜、それぞれを、被形成面を大気に曝すことなく連続的に形成することを特徴とする半導体装置の作製方法。
【請求項５】
請求項１、２、４のいずれか一において、
前記ゲート絶縁膜、前記第１の非晶質半導体膜、前記第２の非晶質半導体膜及び前記第１の導電膜、それぞれを、同一チャンバー内で連続的に形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１、２、４、５のいずれか一において、
前記ゲート絶縁膜を、スパッタ法により形成することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１、２、４、５、６のいずれか一において、
前記第１の非晶質半導体膜を、スパッタ法により形成することを特徴とする半導体装置の作製方法。
【請求項８】
請求項１、２、４、５、６、７のいずれか一において、
前記第２の非晶質半導体膜を、スパッタ法により形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項１、２、４、５のいずれか一において、
前記ゲート絶縁膜を、プラズマＣＶＤ法により形成することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１、２、４、５、９のいずれか一において、
前記第１の非晶質半導体膜を、プラズマＣＶＤ法により形成することを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１、２、４、５、９、１０のいずれか一において、
前記第２の非晶質半導体膜を、プラズマＣＶＤ法により形成することを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１乃至１１のいずれか一において、
前記ゲート配線及び前記凸部として、Ａｌ膜と、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｎｄ、Ｃｒから選ばれた元素を主成分とする膜、若しくはそれらの合金膜とを組み合わせた積層膜を形成することを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１乃至１２のいずれか一において、
前記ゲート配線及び前記凸部として、Ｔｉ膜、Ａｌ膜、Ｔｉ膜でなる積層膜を形成することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１乃至１３のいずれか一において、
前記第３のマスクで前記積層膜及び前記第２の導電膜をパターニングし、前記第３のマスクを除去した後、保護膜を形成することを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１４において、
酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜を単層または積層構造として前記保護膜を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
従来より、画像表示装置として液晶表示装置が知られている。パッシブ型の液晶表示装置に比べ高精細な画像が得られることからアクティブマトリクス型の液晶表示装置が多く用いられるようになっている。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【０００５】
このようなアクティブマトリクス型の電気光学装置の用途は広がっており、画面サイズの大面積化とともに高精細化や高開口率化や高信頼性の要求が高まっている。また、同時に生産性の向上や低コスト化の要求も高まっている。
【０００６】
従来では、３００℃以下の低温で大面積の基板上に形成可能であることから非晶質半導体膜として非晶質シリコン膜が好適に用いられている。また、非晶質半導体膜で形成されたチャネル形成領域を有する逆スタガ型（若しくはボトムゲート型）のＴＦＴが多く用いられている。
【０００７】
【発明が解決しようとする課題】
従来、アクティブマトリクス型の電気光学装置は、写真蝕刻（フォトリソグラフィー）技術により、最低でも５枚以上のフォトマスクを使用してＴＦＴを基板上に作製していたため製造コストが大きかった。生産性を向上させ歩留まりを向上させるためには、工程数を削減することが有効な手段として考えられる。
【０００８】
具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減することが必要である。フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするフォトレジストパターンを基板上に形成するために用いる。
【０００９】
このフォトマスクを１枚使用することによって、レジスト塗布、プレベーク、露光、現像、ポストベークなどの工程と、その前後の工程において、被膜の成膜およびエッチングなどの工程、さらにレジスト剥離、洗浄や乾燥工程などが付加され、煩雑なものとなり、問題となっていた。
【００１０】
また、基板が絶縁体であるために製造工程中における摩擦などによって静電気が発生していた。この静電気が発生すると基板上に設けられた配線の交差部でショートしたり、静電気によってＴＦＴが劣化または破壊されて電気光学装置に表示欠陥や画質の劣化が生じていた。特に、製造工程で行われる液晶配向処理のラビング時に静電気が発生し問題となっていた。
【００１１】
本発明はこのような問題に答えるものであり、アクティブマトリクス型の液晶表示装置に代表される電気光学装置において、ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現することを課題としている。
【００１２】
また、静電気によるＴＦＴの破壊やＴＦＴの特性劣化という問題点を解決しうる構造およびその作製方法を提供することを課題としている。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明では、チャネル・エッチ型のボトムゲートＴＦＴ構造を採用し、ソース領域及びドレイン領域のパターニングと画素電極のパターニングを同じフォトマスクで行うことを特徴とする。
【００１４】
以下に本発明の作製方法を簡略に説明する。
【００１５】
まず、第１のマスク（フォトマスク１枚目）でゲート配線１０２を形成する。
【００１６】
次いで、絶縁膜（ゲート絶縁膜）１０４ａ、第１の非晶質半導体膜１０５、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６、及び第１の導電膜１０７を順次、積層形成する。（図２（Ａ））なお、非晶質半導体膜に代えて微結晶半導体膜を用いてもよいし、ｎ型を付与する不純物元素を含む非晶質半導体膜に代えてｎ型を付与する不純物元素を含む微結晶半導体膜を用いてもよい。さらに、これらの膜（１０４ａ、１０５、１０６、１０７）はスパッタ法やプラズマＣＶＤ法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。大気に曝さないようにすることで不純物の混入を防止できる。
【００１７】
次いで、第２のマスク（フォトマスク２枚目）で上記第１の導電膜１０７をパターニングして第１の導電膜からなる配線（後にソース配線及び電極（ドレイン電極）となる）１１１を形成し、上記第２の非晶質半導体膜１０６をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１０を形成し、上記第１の非晶質半導体膜１０５をパターニングして第１の非晶質半導体膜１０９を形成する。（図２（Ｂ））
【００１８】
その後、全面に第２の導電膜１１２を成膜する。（図２（Ｄ））なお、第２の導電膜１１２としては、透明導電膜を用いてもよいし、反射性を有する導電膜を用いてもよい。
【００１９】
次いで、第３のマスク（フォトマスク３枚目）で上記第２の導電膜１１２をパターニングして第２の導電膜からなる画素電極１１９を形成し、上記配線をパターニングしてソース配線１１７及び電極（ドレイン電極）１１８を形成し、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１０をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜からなるソース領域１１５及びドレイン領域１１６を形成し、上記第１の非晶質半導体膜１０９を一部除去して第１の非晶質半導体膜１１４を形成する。（図３（Ａ））
【００２０】
このような構成とすることで、画素ＴＦＴ部の作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を３枚とすることができる。
【００２１】
また、ソース配線は画素電極と同じ材料である第２の導電膜１２０で覆い、基板全体を外部の静電気等から保護する構造とする。また、この第２の導電膜１２０を用いて画素ＴＦＴ部以外の領域に保護回路を形成する構造としてもよい。このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からＴＦＴ等を保護することができる。
【００２２】
本明細書で開示する本発明の構成は、
ゲート配線と、ソース配線と、画素電極とを有する半導体装置であって、
絶縁表面上に形成されたゲート配線１０２と、
前記ゲート配線上に形成された絶縁膜１０４ｂと、
前記絶縁膜上に形成された非晶質半導体膜１１４と、
前記非晶質半導体膜上に形成されたソース領域１１５及びドレイン領域１１６と、
前記ソース領域または前記ドレイン領域上に形成されたソース配線１１７または電極１１８と、
前記電極上に形成された画素電極１１９とを有し、
前記ドレイン領域１１６または前記ソース領域１１５の一つの端面は、前記非晶質半導体膜１１４の端面及び前記電極１１８の端面と概略一致することを特徴とする半導体装置である。
【００２３】
また、他の発明の構成は、
ゲート配線と、ソース配線と、画素電極とを有する半導体装置であって、
絶縁表面上に形成されたゲート配線１０２と、
前記ゲート配線上に形成された絶縁膜１０４ｂと、
前記絶縁膜上に形成された非晶質半導体膜１１４と、
前記非晶質半導体膜上に形成されたソース領域１１５及びドレイン領域１１６と、
前記ソース領域または前記ドレイン領域上に形成されたソース配線１１７または電極１１８と、
前記電極上に形成された画素電極１１９とを有し、
前記ドレイン領域１１５または前記ソース１１６領域の一つの端面は、前記非晶質半導体膜の端面１１４及び前記電極１１８の端面と概略一致し、もう一つの端面は、前記画素電極１１９の端面及び前記電極１１８のもう一つの端面と概略一致することを特徴とする半導体装置である。
【００２４】
また、他の発明の構成は、
ゲート配線と、ソース配線と、画素電極とを有する半導体装置であって、
絶縁表面上に形成されたゲート配線１０２と、
前記ゲート配線上に形成された絶縁膜１０４ｂと、
前記絶縁膜上に形成された非晶質半導体膜１１４と、
前記非晶質半導体膜上に形成されたソース領域１１５及びドレイン領域１１６と、
前記ソース領域または前記ドレイン領域上に形成されたソース配線１１７または電極１１８と、
前記電極上に形成された画素電極１１９とを有し、
前記ソース配線１１７の下方には、前記非晶質半導体膜と、ｎ型を付与する不純物元素を含む非晶質半導体膜とが積層されていることを特徴とする半導体装置である。
【００２５】
また、上記構成において、画素電極１１９を透明導電膜とすれば透過型の液晶表示装置となり、画素電極１１９を反射性を有する導電膜とすれば反射型の液晶表示装置となる。また、前記ソース配線上には画素電極と同じ材料からなる配線１２０が積層されている。
【００２６】
また、本発明では、反射型の液晶表示装置の作製方法において、画素電極の表面に凹凸を持たせて光散乱性を図るための凸部６０１の形成をゲート配線６００と同じフォトマスクで行うことを特徴とする。なお、この凸部６０１はゲート配線、及びＴＦＴ部以外の領域の基板上に適宜設ける。
【００２７】
以下に本発明の作製方法を簡略に説明する。
【００２８】
まず、第１のマスク（フォトマスク１枚目）でゲート配線６００及びを凸部６０１形成する。
【００２９】
次いで、絶縁膜（ゲート絶縁膜）６０２、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜を順次、積層形成する。なお、非晶質半導体膜に代えて微結晶半導体膜を用いてもよいし、ｎ型を付与する不純物元素を含む非晶質半導体膜に代えてｎ型を付与する不純物元素を含む微結晶半導体膜を用いてもよい。さらに、これらの膜はスパッタ法やプラズマＣＶＤ法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。大気に曝さないようにすることで不純物の混入を防止できる。
【００３０】
上記絶縁膜６０２は、凸部６０１が形成された基板上に形成され、表面に凸凹を有している。
【００３１】
次いで、第２のマスク（フォトマスク２枚目）で上記第１の導電膜をパターニングして第１の導電膜からなる配線（後にソース配線及び電極（ドレイン電極）となる）を形成し、上記第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成し、上記第１の非晶質半導体膜をパターニングして第１の非晶質半導体膜を形成する。
【００３２】
その後、全面に第２の導電膜を成膜する。なお、第２の導電膜としては、反射性を有する導電膜を用いる。
【００３３】
次いで、第３のマスク（フォトマスク３枚目）で上記第２の導電膜をパターニングして第２の導電膜からなる画素電極６０４を形成し、上記配線をパターニングしてソース配線６０８及び電極（ドレイン電極）６０９を形成し、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜からなるソース領域６０６及びドレイン領域６０７を形成し、上記第１の非晶質半導体膜を一部除去して第１の非晶質半導体膜６０５を形成する。
【００３４】
このような構成とすることで、画素ＴＦＴ部の作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を３枚とすることができる。
【００３５】
さらに、このような構成とすることで、凸部６０１上に形成された絶縁膜の表面は凸凹を有し、この凸凹を表面に有する絶縁膜６０２上に画素電極６０４が形成されるので、画素電極６０４の表面に凹凸を持たせて光散乱性を図ることができる。
【００３６】
上記作製方法により得られる本発明の構成は、
ゲート配線６００と、ソース配線６０８と、反射性を有する画素電極６０４とを有する半導体装置であって、
絶縁表面上に形成されたゲート配線６００及び凸部６０１と、
前記ゲート配線及び前記凸部上に形成されて表面に凸凹を有する絶縁膜６０２と、
前記絶縁膜６０２上に形成された非晶質半導体膜６０５と、
前記非晶質半導体膜上に形成されたソース領域６０６及びドレイン領域６０７と、
前記ソース領域または前記ドレイン領域上に形成されたソース配線６０８または電極６０９と、
前記電極６０９上に形成され、且つ表面に凸凹を有する絶縁膜６０２上に形成されて表面に凸凹を有する画素電極６０４と、を有していることを特徴とする半導体装置である。
【００３７】
上記構成において、前記ゲート配線６００及び前記凸部６０１は、同一材料からなることを特徴としている。また、上記構成においても前記ドレイン領域６０７または前記ソース領域６０８の一つの端面は、前記非晶質半導体膜６０５の端面及び前記電極６０９の端面と概略一致することを特徴としている。さらに、上記構成においても前記ドレイン領域６０７または前記ソース領域６０８の一つの端面は、前記非晶質半導体膜６０５の端面及び前記電極６０９の端面と概略一致し、もう一つの端面は、前記画素電極６０４の端面及び前記電極６０４のもう一つの端面と概略一致することを特徴している。
【００３８】
また、上記各構成において、前記ソース領域及び前記ドレイン領域は、ｎ型を付与する不純物元素を含む非晶質半導体膜からなることを特徴としている。
【００３９】
また、上記各構成において、前記絶縁膜、前記非晶質半導体膜、前記ソース領域、及び前記ドレイン領域は、大気に曝されることなく連続的に形成されたことを特徴としている。
【００４０】
また、上記各構成において、前記絶縁膜、前記非晶質半導体膜、前記ソース領域、または前記ドレイン領域は、スパッタ法により形成されたことを特徴としている。
【００４１】
また、上記各構成において、前記ソース領域及び前記ドレイン領域は、前記非晶質半導体膜及び前記電極と同一のマスクにより形成されたことを特徴としている。また、前記ソース領域及び前記ドレイン領域は、前記ソース配線と同一のマスクにより形成されたことを特徴としている。
【００４２】
また、上記各構成において、前記ソース領域及び前記ドレイン領域は、前記ソース配線及び前記画素電極と同一のマスクにより形成されたことを特徴としている。
【００４３】
また、上記各構成において、前記画素電極は前記絶縁膜と接していることを特徴としている。また、前記画素電極は、前記ドレイン領域の端面と、非晶質半導体膜の端面とも接している。
【００４４】
また、上記各構成において、第３のマスクを用いたエッチング工程によって、前記非晶質半導体膜の一部が除去されるため、前記非晶質半導体膜のうち、前記ソース領域及びドレイン領域と接する領域における膜厚は、前記ソース領域と接する領域と前記ドレイン領域と接する領域との間の領域における膜厚より厚い構成、即ちチャネル・エッチ型のボトムゲート構造となっている。
【００４５】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００４６】
図１は本発明のアクティブマトリクス基板の平面図の一例であり、ここでは簡略化のため、マトリクス状に配置された複数の画素のうちの１つの画素構成を示している。また、図２及び図３は作製工程を示す図である。
【００４７】
図１に示すように、このアクティブマトリクス基板は、互いに平行に配置された複数のゲート配線と、各ゲート配線に直交するソース配線を複数有している。
【００４８】
また、ゲート配線とソース配線とで囲まれた領域には画素電極１１９が配置されている。また、この画素電極１１９と重ならないように、画素電極と同じ材料からなる配線１２０がソース配線と重なっている。
【００４９】
さらに、画素電極１１９の下方で隣り合う２本のゲート配線の間には、ゲート配線１０２と平行に容量配線１０３が配置されている。この容量配線１０３は全画素に設けられており、画素電極１１９との間に存在する絶縁膜１０４ｂを誘電体として保持容量を形成している。
【００５０】
また、ゲート配線１０２とソース配線１１７の交差部近傍にはスイッチング素子としてのＴＦＴが設けられている。このＴＦＴは非晶質構造を有する半導体膜（以下、第１の非晶質半導体膜と呼ぶ）で形成されたチャネル形成領域を有する逆スタガ型（若しくはボトムゲート型）のＴＦＴである。
【００５１】
また、このＴＦＴは、絶縁性基板上に順次、ゲート電極（ゲート配線１０２と一体形成された）と、ゲート絶縁膜と、第１の非晶質半導体膜膜と、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜からなるソース領域及びドレイン領域と、ソース電極（ソース配線１１７と一体形成された）及び電極１１８（以下、ドレイン電極とも呼ぶ）とが積層形成されている。
【００５２】
また、ソース配線（ソース電極含む）及びドレイン電極１１８の下方には、絶縁性基板上に順次、ゲート絶縁膜と、第１の非晶質半導体膜と、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜とが積層形成されている。
【００５３】
また、第１の非晶質半導体膜のうち、ソース領域と接する領域とドレイン領域と接する領域との間の領域は、他の領域と比べ膜厚が薄くなっている。膜厚が薄くなったのは、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をエッチングにより分離してソース領域とドレイン領域とを形成する際、第１の非晶質半導体膜の一部が除去されたためである。また、このエッチングによって画素電極の端面、ドレイン電極の端面、及びドレイン領域の端面が一致している。
【００５４】
また、同様にソース電極を覆う配線１２０の端面、ソース領域の端面、及びソース配線の端面が一致している。
【００５５】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００５６】
【実施例】
［実施例１］
本発明の実施例を図１〜図６を用いて説明する。本実施例は液晶表示装置の作製方法を示し、基板上に画素部のＴＦＴを逆スタガ型で形成し、該ＴＦＴに接続する保持容量を作製する方法について工程に従って詳細に説明する。また、同図には該基板の端部に設けられ、他の基板に設けた回路の配線と電気的に接続するための端子部の作製工程を同時に示す。
【００５７】
図２（Ａ）において、透光性を有する基板１００にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。その他に、石英基板、プラスチック基板などの透光性基板を使用することもできる。
【００５８】
次いで、導電層を基板全面に形成した後、第１のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲート電極を含むゲート配線１０２、容量配線１０３、及び端子１０１）を形成する。このとき少なくともゲート電極１０２の端部にテーパー部が形成されるようにエッチングする。この段階での上面図を図４に示した。
【００５９】
ゲート電極を含むゲート配線１０２と容量配線１０３、端子部の端子１０１は、アルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ましいが、Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。また、低抵抗導電性材料としてＡｇＰｄＣｕ合金を用いてもよい。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜、または前記元素を成分とする窒化物で形成する。例えば、ＴｉとＣｕの積層、ＴａＮとＣｕとの積層が挙げられる。また、Ｔｉ、Ｓｉ、Ｃｒ、Ｎｄ等の耐熱性導電性材料と組み合わせて形成した場合、平坦性が向上するため好ましい。また、このような耐熱性導電性材料のみ、例えばＭｏとＷを組み合わせて形成しても良い。
【００６０】
液晶表示装置を実現するためには、ゲート電極およびゲート配線は耐熱性導電性材料と低抵抗導電性材料とを組み合わせて形成することが望ましい。この時の適した組み合わせを説明する。
【００６１】
画面サイズが５型程度までなら耐熱性導電性材料の窒化物から成る導電層（Ａ）と耐熱性導電性材料から成る導電層（Ｂ）とを積層したニ層構造とする。導電層（Ｂ）はＡｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃｒから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、導電層（Ａ）は窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、窒化チタン（ＴｉＮ）膜などで形成する。例えば、導電層（Ａ）としてＣｒ、導電層（Ｂ）としてＮｄを含有するＡｌとを積層したニ層構造とすることが好ましい。導電層（Ａ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とする。
【００６２】
一方、大画面に適用するには耐熱性導電性材料から成る導電層（Ａ）と低抵抗導電性材料から成る導電層（Ｂ）と耐熱性導電性材料から成る導電層（Ｃ）とを積層した三層構造とすることが好ましい。低抵抗導電性材料から成る導電層（Ｂ）は、アルミニウム（Ａｌ）を成分とする材料で形成し、純Ａｌの他に、０．０１〜５atomic％のスカンジウム（Ｓｃ）、Ｔｉ、Ｎｄ、シリコン（Ｓｉ）等を含有するＡｌを使用する。導電層（Ｃ）は導電層（Ｂ）のＡｌにヒロックが発生するのを防ぐ効果がある。導電層（Ａ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、導電層（Ｃ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とする。本実施例では、Ｔｉをターゲットとしたスパッタ法により導電層（Ａ）をＴｉ膜で５０nmの厚さに形成し、Ａｌをターゲットとしたスパッタ法により導電層（Ｂ）をＡｌ膜で２００nmの厚さに形成し、Ｔｉをターゲットとしたスパッタ法により導電層（Ｃ）をＴｉ膜で５０nmの厚さに形成した。
【００６３】
次いで、絶縁膜１０４ａを全面に成膜する。絶縁膜１０４ａはスパッタ法を用い、膜厚を５０〜２００ｎｍとする。
【００６４】
例えば、絶縁膜１０４ａとして窒化シリコン膜を用い、１５０ｎｍの厚さで形成する。勿論、ゲート絶縁膜はこのような窒化シリコン膜に限定されるものでなく、酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。例えば、下層を窒化シリコン膜とし、上層を酸化シリコン膜とする積層構造としても良い。
【００６５】
次に、絶縁膜１０４ａ上に５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さで第１の非晶質半導体膜１０５を、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に形成する（図示せず）。代表的には、シリコンのターゲットを用いたスパッタ法で非晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの厚さに形成する。その他、この第１の非晶質半導体膜には、微結晶半導体膜、非晶質シリコンゲルマニウム膜（ＳｉXＧｅ(1-X)、（０＜Ｘ＜１））、非晶質シリコンカーバイト（ＳｉXＣY）などの非晶質構造を有する化合物半導体膜を適用することも可能である。
【００６６】
次に、一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜を２０〜８０ｎｍの厚さで形成する。一導電型（ｎ型またはｐ型）を付与する不純物元素を含む第２の非晶質半導体膜は、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に形成する。本実施例では、リン（Ｐ）が添加されたシリコンターゲットを用いてｎ型の不純物元素を含有する第２の非晶質半導体膜１０６を形成した。あるいは、シリコンターゲットを用い、リンを含む雰囲気中でスパッタリングを行い成膜してもよい。或いは、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜を水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）で形成しても良い。
【００６７】
次に、金属材料からなる第１の導電膜１０７をスパッタ法や真空蒸着法で形成する。第１の導電膜１０７の材料としては、第２の非晶質半導体膜１０６とオーミックコンタクトのとれる金属材料であれば特に限定されず、Ａｌ、Ｃｒ、Ｔａ、Ｔｉから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜等が挙げられる。本実施例ではスパッタ法を用い、第１の導電膜１０７として、５０〜１５０nmの厚さで形成したＴｉ膜と、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにその上にＴｉ膜を１００〜１５０nmの厚さで形成した。（図２（Ａ））
【００６８】
絶縁膜１０４ａ、第１の非晶質半導体膜１０５、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６、及び第１の導電膜１０７はいずれも公知の方法で作製するものであり、プラズマＣＶＤ法やスパッタ法で作製することができる。本実施例では、これらの膜（１０４ａ、１０５、１０６、１０７）をスパッタ法で、ターゲット及びスパッタガスを適宣切り替えることにより連続的に形成した。この時、スパッタ装置において、同一の反応室または複数の反応室を用い、これらの膜を大気に晒すことなく連続して積層させることが好ましい。このように、大気に曝さないことで不純物の混入を防止することができる。
【００６９】
次に、第２のフォトリソグラフィー工程を行い、レジストマスク１０８を形成し、エッチングにより不要な部分を除去して配線（後の工程によりソース配線及びドレイン電極となる）１１１を形成する。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。この時、第１の導電膜１０７、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６、及び第１の非晶質半導体膜１０５が順次、レジストマスク１０８をマスクとしてエッチングされ、画素ＴＦＴ部においては、第１の導電膜からなる配線１１１、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１０、及び第１の非晶質半導体膜１０９がそれぞれ形成される。本実施例では、ＳｉＣｌ4とＣｌ2とＢＣｌ3の混合ガスを反応ガスとしたドライエッチングにより、Ｔｉ膜とＡｌ膜とＴｉ膜を順次積層した第１の導電膜１０７をエッチングし、反応ガスをＣＦ4とＯ2の混合ガスに代えて第１の非晶質半導体膜１０５及びｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６を選択的に除去した。（図２（Ｂ））また、容量部においては容量配線１０３と絶縁膜１０４ａを残し、同様に端子部においても、端子１０１と絶縁膜１０４ａが残る。
【００７０】
次に、レジストマスク１０８を除去した後、シャドーマスクを用いてレジストマスクを形成し、端子部のパッド部分を覆っている絶縁膜１０４ａを選択的に除去して絶縁膜１０４ｂを形成した後、レジストマスクを除去する。（図２（Ｃ））また、シャドーマスクに代えてスクリーン印刷法によりレジストマスクを形成してエッチングマスクとしてもよい。
【００７１】
次に、全面に透明導電膜からなる第２の導電膜１１２を成膜する。（図２（Ｄ））また、この時の上面図を図５に示す。ただし、簡略化のため図５では全面に成膜された第２の導電膜１１２は図示していない。
【００７２】
この第２の導電膜１１２の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯと比較して熱安定性にも優れているので、第２の導電膜１１２と接触する配線１１１をＡｌ膜で形成しても腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【００７３】
次に、第３のフォトリソグラフィー工程を行い、レジストマスク１１３ａ〜１１３ｃを形成し、エッチングにより不要な部分を除去して第１の非晶質半導体膜１１４、ソース領域１１５及びドレイン領域１１６、ソース電極１１７及びドレイン電極１１８、画素電極１１９を形成する。（図３（Ａ））
【００７４】
この第３のフォトリソグラフィー工程は、第２の導電膜１１２をパターニングすると同時に、配線１１１とｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１０と第１の非晶質半導体膜１０９の一部をエッチングにより除去して開孔を形成する。本実施例では、まず、ＩＴＯからなる第２の導電膜１１２を硝酸と塩酸の混合溶液または塩化系第２鉄系の溶液を用いたウエットエッチングにより選択的に除去し、ウエットエッチングにより配線１１１を選択的に除去した後、ドライエッチングによりｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１０と非晶質半導体膜１０９の一部をエッチングした。なお、本実施例では、ウエットエッチングとドライエッチングとを用いたが、実施者が反応ガスを適宜選択してドライエッチングのみで行ってもよいし、実施者が反応溶液を適宜選択してウエットエッチングのみで行ってもよい。
【００７５】
また、開孔の底部は第１の非晶質半導体膜に達しており、凹部を有する第１の非晶質半導体膜１１４が形成される。この開孔によって配線１１１はソース配線１１７とドレイン電極１１８に分離され、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１０はソース領域１１５とドレイン領域１１６に分離される。また、ソース配線と接する第２の導電膜１２０は、ソース配線を覆い、後の製造工程、特にラビング処理で生じる静電気を防止する役目を果たす。本実施例では、ソース配線上に第２の導電膜１２０を形成した例を示したが、第２の導電膜１２０を除去してもよい。
【００７６】
また、この第３のフォトリソグラフィー工程において、容量部における絶縁膜１０４ｂを誘電体として、容量配線１０３と画素電極１１９とで保持容量が形成される。
【００７７】
また、この第３のフォトリソグラフィー工程において、レジストマスク１１３ｃで覆い端子部に形成された透明導電膜からなる第２の導電膜を残す。
【００７８】
次に、レジストマスク１１３ａ〜１１３ｃを除去した。この状態の断面図を図３（Ｂ）に示した。なお、図１は１つの画素の上面図であり、Ａ−Ａ'線 及びＢ−Ｂ'線に沿った断面図がそれぞれ図３（Ｂ）に相当する。
【００７９】
また、図９（Ａ）は、この状態でのゲート配線端子部５０１、及びソース配線端子部５０２の上面図をそれぞれ図示している。なお、図１〜図３と対応する箇所には同じ符号を用いている。また、図９（Ｂ）は図９（Ａ）中のＥ−Ｅ'線 及びＦ−Ｆ'線に沿った断面図に相当する。図９（Ａ）において、透明導電膜からなる５０３は入力端子として機能する接続用の電極である。また、図９（Ｂ）において、５０４は絶縁膜（１０４ｂから延在する）、５０５は第１の非晶質半導体膜（１１４から延在する）、５０６はｎ型を付与する不純物元素を含む第２の非晶質半導体膜（１１５から延在する）である。
【００８０】
こうして３回のフォトリソグラフィー工程により、３枚のフォトマスクを使用して、逆スタガ型のｎチャネル型ＴＦＴ２０１を有する画素ＴＦＴ部、保持容量２０２を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００８１】
次に、アクティブマトリクス基板の画素部のみに配向膜１２１を選択的に形成する。配向膜１２１を選択的に形成する方法としては、スクリーン印刷法を用いてもよいし、配向膜を塗布後、シャドーマスクを用いてレジストマスクを形成して除去する方法を用いてもよい。通常、液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。
【００８２】
次に、配向膜１２１にラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。
【００８３】
次いで、アクティブマトリクス基板と、対向電極１２２と配向膜１２３とが設けられた対向基板１２４とをスペーサで基板間隔を保持しながらシール剤により貼り合わせた後、アクティブマトリクス基板と対向基板の間に液晶材料１２５を注入する。液晶材料１２５は公知のものを適用すれば良く代表的にはＴＮ液晶を用いる。液晶材料を注入した後、注入口は樹脂材料で封止する。
【００８４】
次に、端子部の入力端子１０１にフレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）を接続する。ＦＰＣはポリイミドなどの有機樹脂フィルム１２９に銅配線１２８が形成されていて、異方性導電性接着剤で入力端子を覆う透明導電膜と接続する。異方性導電性接着剤は接着剤１２６と、その中に混入され金などがメッキされた数十〜数百μｍ径の導電性表面を有する粒子１２７により構成され、この粒子１２７が入力端子１０１上の透明導電膜と銅配線１２８とに接触することによりこの部分で電気的な接触が形成される。さらに、この部分の機械的強度を高めるために樹脂層１３０を設ける。（図３（Ｃ））
【００８５】
図６はアクティブマトリクス基板の画素部と端子部の配置を説明する図である。基板２１０上には画素部２１１が設けられ、画素部にはゲート配線２０８とソース配線２０７が交差して形成され、これに接続するｎチャネル型ＴＦＴ２０１が各画素に対応して設けられている。ｎチャネル型ＴＦＴ２０１のドレイン側には画素電極１１９及び保持容量２０２が接続し、保持容量２０２のもう一方の端子は容量配線２０９に接続している。ｎチャネル型ＴＦＴ２０１と保持容量２０２の構造は図３（Ｂ）で示すｎチャネル型ＴＦＴ２０１と保持容量２０２と同じものとする。
【００８６】
基板の一方の端部には、走査信号を入力する入力端子部２０５が形成され、接続配線２０６によってゲート配線２０８に接続している。また、他の端部には画像信号を入力する入力端子部２０３が形成され、接続配線２０４によってソース配線２０７に接続している。ゲート配線２０８、ソース配線２０７、容量配線２０９は画素密度に応じて複数本設けられるものである。また、画像信号を入力する入力端子部２１２と接続配線２１３を設け、入力端子部２０３と交互にソース配線と接続させても良い。入力端子部２０３、２０５、２１２はそれぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【００８７】
［実施例２］
図７は液晶表示装置の実装方法の一例である。液晶表示装置は、ＴＦＴが作製された基板３０１の端部には、入力端子部３０２が形成され、これは実施例１で示したようにゲート配線と同じ材料で形成される端子３０３で形成される。そして対向基板３０４とスペーサ３０６を内包するシール剤３０５により貼り合わされ、さらに偏光板３０７、３０８が設けられている。そして、スペーサ３２２によって筐体３２１に固定される。
【００８８】
なお、実施例１により得られる非晶質シリコン膜で活性層を形成したＴＦＴは、電界効果移動度が小さく１cm2/Vsec程度しか得られていない。そのために、画像表示を行うための駆動回路はＩＣチップで形成され、ＴＡＢ（tape automated bonding）方式やＣＯＧ（chip on glass）方式で実装されている。本実施例では、ＩＣチップ３１３に駆動回路を形成し、ＴＡＢ方式で実装する例を示す。これにはフレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）が用いられ、ＦＰＣはポリイミドなどの有機樹脂フィルム３０９に銅配線３１０が形成されていて、異方性導電性接着剤で入力端子３０２と接続する。入力端子は配線３０３上に接して設けられた透明導電膜である。異方性導電性接着剤は接着剤３１１と、その中に混入され金などがメッキされた数十〜数百μｍ径の導電性表面を有する粒子３１２により構成され、この粒子３１２が入力端子３０２と銅配線３１０とに接触することにより、この部分で電気的な接触が形成される。そしてこの部分の機械的強度を高めるために樹脂層３１８が設けられている。
【００８９】
ＩＣチップ３１３はバンプ３１４で銅配線３１０に接続し、樹脂材料３１５で封止されている。そして銅配線３１０は接続端子３１６でその他の信号処理回路、増幅回路、電源回路などが形成されたプリント基板３１７に接続されている。そして、透過型の液晶表示装置では対向基板３０４に光源３１９と光導光体３２０が設けられてバックライトとして使用される。
【００９０】
［実施例３］
本実施例では、保護膜を形成した例を図６に示す。なお、本実施例は、実施例１の図３（Ｂ）の状態まで同一であるので異なる点について以下に説明する。また、図３（Ｂ）に対応する箇所は同一の符号を用いた。
【００９１】
まず、実施例１に従って図３（Ｂ）の状態を得た後、薄い無機絶縁膜を全面に形成する。この薄い無機絶縁膜としては、スパッタ法またはプラズマＣＶＤ法で形成する酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの無機絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。
【００９２】
次いで、第４のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して、画素ＴＦＴ部においては絶縁膜４０２、端子部においては無機絶縁膜４０１をそれぞれ形成する。この無機絶縁膜４０１、４０２は、パッシベーション膜として機能する。また、端子部においては、第４のフォトリソグラフィー工程により薄い無機絶縁膜４０１を除去して、端子部の端子１０１上に形成された透明導電膜からなる第２の導電膜を露呈させる。
【００９３】
こうして本実施例では、４回のフォトリソグラフィー工程により、４枚のフォトマスクを使用して、無機絶縁膜で保護された逆スタガ型のｎチャネル型ＴＦＴ、保持容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置し、画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための一方の基板とすることができる。
【００９４】
なお、本実施例は、実施例１または実施例２の構成と自由に組み合わせることが可能である。
【００９５】
［実施例４］
実施例１では、絶縁膜、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜をスパッタ法で積層形成した例を示したが、本実施例では、プラズマＣＶＤ法を用いた例を示す。
【００９６】
本実施例では、絶縁膜、第１の非晶質半導体膜、及びｎ型を付与する不純物元素を含む第２の非晶質半導体膜をプラズマＣＶＤ法で形成した。
【００９７】
本実施例では、絶縁膜として酸化窒化シリコン膜を用い、プラズマＣＶＤ法により１５０ｎｍの厚さで形成する。この時、プラズマＣＶＤ装置において、電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０ＭＨｚで行えばよい。電源周波数２７〜６０ＭＨｚを使うことにより緻密な絶縁膜を形成することができ、ゲート絶縁膜としての耐圧を高めることができる。また、ＳｉＨ4とＮＨ3にＮ2Ｏを添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているので、この用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、酸化シリコン膜、窒化シリコン膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。また、下層を窒化シリコン膜とし、上層を酸化シリコン膜とする積層構造としても良い。
【００９８】
例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度２５０〜３５０℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後３００〜４００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００９９】
また、第１の非晶質半導体膜として、代表的には、プラズマＣＶＤ法で水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜を１００ｎｍの厚さに形成する。この時、プラズマＣＶＤ装置において、電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０ＭＨｚで行えばよい。電源周波数２７〜６０ＭＨｚを使うことにより成膜速度を向上することが可能となり、成膜された膜は、欠陥密度の少ないａ−Ｓｉ膜となるため好ましい。その他、この第１の非晶質半導体膜には、微結晶半導体膜、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用することも可能である。
【０１００】
また、上記絶縁膜及び上記第１の非晶質半導体膜のプラズマＣＶＤ法による成膜において、１００〜１００ｋＨｚのパルス変調放電を行えば、プラズマＣＶＤ法の気相反応によるパーティクルの発生を防ぐことができ、成膜においてピンホールの発生を防ぐことができるため好ましい。
【０１０１】
また、本実施例では、一導電型の不純物元素を含有する半導体膜として、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜を２０〜８０ｎｍの厚さで形成する。例えば、ｎ型の不純物元素を含有するａ−Ｓｉ：Ｈ膜を形成すれば良く、そのためにシラン（ＳｉＨ4）に対して０．１〜５％の濃度でフォスフィン（ＰＨ3）を添加する。或いは、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６に代えて水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）を用いても良い。
【０１０２】
これらの膜は、反応ガスを適宣切り替えることにより、連続的に形成することができる。また、プラズマＣＶＤ装置において、同一の反応室または複数の反応室を用い、これらの膜を大気に晒すことなく連続して積層させることもできる。このように、大気に曝さないで連続成膜することで特に、第１の非晶質半導体膜への不純物の混入を防止することができる。
【０１０３】
なお、本実施例は、実施例１乃至３のいずれか一と組み合わせることが可能である。
【０１０４】
［実施例５］
実施例１または実施例４では、絶縁膜、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、第１の導電膜を順次、連続的に積層する例を示した。このように連続的に成膜する場合において使用する複数のチャンバーを備えた装置の一例を図１０に示した。
【０１０５】
図１０に本実施例で示す装置（連続成膜システム）の上面からみた概要を示す。図１０において、１０〜１５が気密性を有するチャンバーである。各チャンバーには、真空排気ポンプ、不活性ガス導入系が配置されている。
【０１０６】
１０、１５で示されるチャンバーは、試料（処理基板）３０をシステムに搬入するためのロードロック室である。１１は絶縁膜１０４を成膜するための第１のチャンバーである。１２は第１の非晶質半導体膜１０５を成膜するための第２のチャンバーである。１３はｎ型を付与する第２の非晶質半導体膜１０６を成膜するための第３のチャンバーである。１４は第１の導電膜１０７を成膜するための第４のチャンバーである。また、２０は各チャンバーに対して共通に配置された試料の共通室である。
【０１０７】
以下に動作の一例を示す。
【０１０８】
最初、全てのチャンバーは、一度高真空状態に真空引きされた後、さらに不活性ガス、ここでは窒素によりパージされている状態（常圧）とする。また、全てのゲート弁２２〜２７を閉鎖した状態とする。
【０１０９】
まず、処理基板は多数枚が収納されたカセット２８ごとロードロック室１０に搬入される。カセットの搬入後、図示しないロードロック室の扉を閉鎖する。この状態において、ゲート弁２２を開けてカセットから処理基板３０を１枚取り出し、ロボットアーム２１によって共通室２０に取り出す。この際、共通室において位置合わせが行われる。なお、この基板３０は実施例１に従って得られた配線１０１、１０２、１０３が形成されたものを用いた。
【０１１０】
ここでゲート弁２２を閉鎖し、次いでゲート弁２３を開ける。そして第１のチャンバー１１へ処理基板３０を移送する。第１のチャンバー内では１５０℃から３００℃の温度で成膜処理を行い、絶縁膜１０４を得る。なお、絶縁膜としては、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、またはこれらの積層膜等を使用することができる。本実施例では単層の窒化珪素膜を採用しているが、二層または三層以上の積層構造としてもよい。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【０１１１】
絶縁膜の成膜終了後、処理基板はロボットアームによって共通室に引き出され、第２のチャンバー１２に移送される。第２のチャンバー内では第１のチャンバーと同様に１５０℃〜３００℃の温度で成膜処理を行い、プラズマＣＶＤ法で第１の非晶質半導体膜１０５を得る。なお、第１の非晶質半導体膜としては、微結晶半導体膜、非晶質ゲルマニウム膜、非晶質シリコンゲルマニウム膜、またはこれらの積層膜等を使用することができる。また、第１の非晶質半導体膜の形成温度を３５０℃〜５００℃として水素濃度を低減するための熱処理を省略してもよい。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【０１１２】
第１の非晶質半導体膜の成膜終了後、処理基板は共通室に引き出され、第３のチャンバー１３に移送される。第３のチャンバー内では第２のチャンバーと同様に１５０℃〜３００℃の温度で成膜処理を行い、プラズマＣＶＤ法でｎ型を付与する不純物元素（ＰまたはＡｓ）を含む第２の非晶質半導体膜１０６を得る。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【０１１３】
ｎ型を付与する不純物元素を含む第２の非晶質半導体膜の成膜終了後、処理基板は共通室に引き出され、第４のチャンバー１４に移送される。第４のチャンバー内では金属ターゲットを用いたスパッタ法で第１の導電膜１０７を得る。
【０１１４】
このようにして四層が連続的に成膜された被処理基板はロボットアームによってロードロック室１５に移送されカセット２９に収納される。
【０１１５】
なお、図１０に示した装置は一例に過ぎないことはいうまでもない。また、本実施例は実施例１乃至４のいずれか一と自由に組み合わせることが必要である。
【０１１６】
［実施例６］
実施例５では、複数のチャンバーを用いて連続的に積層する例を示したが、本実施例では図１１に示した装置を用いて一つのチャンバー内で高真空を保ったまま連続的に積層した。
【０１１７】
本実施例では図１１に示した装置システムを用いた。図１１において、４０は処理基板、５０は共通室、４４、４６はロードロック室、４５はチャンバー、４２、４３はカセットである。本実施例では基板搬送時に生じる汚染を防ぐために同一チャンバーで積層形成した。
【０１１８】
本実施例は実施例１乃至４のいずれか一と自由に組み合わせることができる。
【０１１９】
ただし、実施例１に適用する場合には、チャンバー４５に複数のターゲットを用意し、順次、反応ガスを入れ替えて絶縁膜１０４、第１の非晶質半導体膜１０５、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６、第１の導電膜１０７を積層形成すればよい。
【０１２０】
また、実施例４に適用する場合には、順次、反応ガスを入れ替えて絶縁膜１０４、第１の非晶質半導体膜１０５、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６を積層形成すればよい。
【０１２１】
［実施例７］
実施例１では、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をスパッタ法で形成した例を示したが、本実施例では、プラズマＣＶＤ法で形成する例を示す。なお、本実施例はｎ型を付与する不純物元素を含む第２の非晶質半導体膜の形成方法以外は実施例１と同一であるため異なる点についてのみ以下に述べる。
【０１２２】
プラズマＣＶＤ法を用い、反応ガスとしてシラン（ＳｉＨ4）に対して０．１〜５％の濃度でフォスフィン（ＰＨ3）を添加すれば、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜を得ることができる。
【０１２３】
［実施例８］
実施例７では、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をプラズマＣＶＤ法で形成した例を示したが、本実施例では、ｎ型を付与する不純物元素を含む微結晶半導体膜を用いた例を示す。
【０１２４】
形成温度を８０〜３００℃、好ましくは１４０〜２００℃とし、水素で希釈したシランガス（ＳｉＨ4：Ｈ2＝１：１０〜１００）とフォスフィン（ＰＨ3）との混合ガスを反応ガスとし、ガス圧を０．１〜１０Ｔｏｒｒ、放電電力を１０〜３００ｍＷ／ｃｍ2とすることで微結晶珪素膜を得ることができる。また、この微結晶珪素膜成膜後にリンをプラズマドーピングして形成してもよい。
【０１２５】
［実施例９］
図１２はＣＯＧ方式を用いて、電気光学装置の組み立てる様子を模式的に示す図である。第１の基板には画素領域８０３、外部入出力端子８０４、接続配線８０５が形成されている。点線で囲まれた領域は、走査線側のＩＣチップ貼り合わせ領域８０１とデータ線側のＩＣチップ貼り合わせ領域８０２である。第２の基板８０８には対向電極８０９が形成され、シール材８１０で第１の基板８００と貼り合わせる。シール材８１０の内側には液晶が封入され液晶層８１１を形成する。第１の基板と第２の基板とは所定の間隔を持って貼り合わせるが、ネマチック液晶の場合には３〜８μm、スメチック液晶の場合には１〜４μmとする。
【０１２６】
ＩＣチップ８０６、８０７は、データ線側と走査線側とで回路構成が異なる。ＩＣチップは第１の基板に実装する。外部入出力端子８０４には、外部から電源及び制御信号を入力するためのＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）８１２を貼り付ける。ＦＰＣ８１２の接着強度を高めるために補強板８１３を設けても良い。こうして電気光学装置を完成させることができる。ＩＣチップは第１の基板に実装する前に電気検査を行えば電気光学装置の最終工程での歩留まりを向上させることができ、また、信頼性を高めることができる。
【０１２７】
また、ＩＣチップを第１の基板上に実装する方法は、異方性導電材を用いた接続方法やワイヤボンディング方式などを採用することができる。図１３にその一例を示す。図１３（Ａ）は第１の基板９０１にＩＣチップ９０８が異方性導電材を用いて実装する例を示している。第１の基板９０１上には画素領域９０２、引出線９０６、接続配線及び入出力端子９０７が設けられている。第２の基板はシール材９０４で第１の基板９０１と接着されており、その間に液晶層９０５が設けられている。
【０１２８】
また、接続配線及び入出力端子９０７の一方の端にはＦＰＣ９１２が異方性導電材で接着されている。異方性導電材は樹脂９１５と表面にＡｕなどがメッキされた数十〜数百μm径の導電性粒子９１４から成り、導電性粒子９１４により接続配線及び入出力端子９０７とＦＰＣ９１２に形成された配線９１３とが電気的に接続されている。ＩＣチップ９０８も同様に異方性導電材で第１の基板に接着され、樹脂９１１中に混入された導電性粒子９１０により、ＩＣチップ９０８に設けられた入出力端子９０９と引出線９０６または接続配線及び入出力端子９０７と電気的に接続されている。
【０１２９】
また、図１３（Ｂ）で示すように第１の基板にＩＣチップを接着材９１６で固定して、Ａｕワイヤ９１７によりスティックドライバの入出力端子と引出線または接続配線とを接続しても良い。そして樹脂９１８で封止する。
【０１３０】
ＩＣチップの実装方法は図１２及び図１３を基にした方法に限定されるものではなく、ここで説明した以外にも公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることが可能である。
【０１３１】
本実施例は実施例１、３乃至８のいずれか一と自由に組み合わせることが可能である。
【０１３２】
［実施例１０］
実施例１では透過型の電気光学装置に対応するアクティブマトリクス基板の作製方法を示したが、本実施例では図１４、図１５を用いて、反射型の液晶表示装置に適用する例について示す。図１４は断面図であり、図１５は上面図であり、図１５中の鎖線Ｇ―Ｇ’で切断した面での断面構造とＨ−Ｈ’で切断した面での断面構造を図１４に示した。
【０１３３】
まず、絶縁表面を有する基板を用意する。本実施例は、基板としてガラス基板、石英基板、プラスチック基板のような透光性を有する基板の他に、反射型であるため、半導体基板、ステンレス基板、セラミック基板などに絶縁膜を形成したものでもよい。
【０１３４】
次いで、基板上に金属材料からなる導電膜を形成した後、第１のマスク（フォトマスク１枚目）でゲート配線６００及びを凸部６０１形成する。この凸部は、ゲート配線とソース配線とで囲まれた領域、即ち画素電極が形成されて表示領域となる領域に配置する。なお、凸部６０１の形状は特に限定されず、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、凸部６０１の形状は円柱状や角柱状であってもよいし、円錐状や角錐状であってもよい。また、凸部６０１を規則的に配置しても不規則に配置してもよい。本実施例ではゲート配線がテーパー形状であることが望ましいため、凸部６０１もテーパー形状を有する角錐形状となった。
【０１３５】
次いで、絶縁膜（ゲート絶縁膜）６０２、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜を順次、積層形成する。なお、非晶質半導体膜に代えて微結晶半導体膜を用いてもよいし、ｎ型を付与する不純物元素を含む非晶質半導体膜に代えてｎ型を付与する不純物元素を含む微結晶半導体膜を用いてもよい。さらに、これらの膜はスパッタ法やプラズマＣＶＤ法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。大気に曝さないようにすることで不純物の混入を防止できる。
【０１３６】
上記絶縁膜６０２は、凸部６０１が形成された基板上に形成され、表面に凸凹を有している。
【０１３７】
次いで、第２のマスク（フォトマスク２枚目）で上記第１の導電膜をパターニングして第１の導電膜からなる配線（後にソース配線及び電極（ドレイン電極）となる）を形成し、上記第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成し、上記第１の非晶質半導体膜をパターニングして第１の非晶質半導体膜を形成する。
【０１３８】
その後、全面に第２の導電膜を成膜する。なお、第２の導電膜としては、反射性を有する導電膜を用いる。
【０１３９】
次いで、第３のマスク（フォトマスク３枚目）で上記第２の導電膜をパターニングして第２の導電膜からなる画素電極６０４を形成し、上記配線をパターニングしてソース配線６０８及び電極（ドレイン電極）６０９を形成し、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜からなるソース領域６０６及びドレイン領域６０７を形成し、上記第１の非晶質半導体膜を一部除去して第１の非晶質半導体膜６０５を形成する。
【０１４０】
こうして、凸部６０１上に形成された絶縁膜の表面は凸凹を有し、この凸凹を表面に有する絶縁膜６０２上に画素電極６０４が形成されるので、画素電極６０４の表面に凹凸を持たせて光散乱性を図ることができる。
【０１４１】
また、本実施例の構成とすることで、画素ＴＦＴ部の作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を３枚とすることができる。従来では、凸凹部を形成する工程を増やす必要があったが、本実施例はゲート配線と同時に凸部を作製するため、全く工程を増やすことなく画素電極に凸凹部を形成することができた。
【０１４２】
なお、本実施例は実施例２乃至８のいずれか一と自由に組み合わせることができる。
【０１４３】
［実施例１１］
本実施例は、基板としてプラスチック基板（或いはプラスチックフィルム）を用いた例を示す。なお、本実施例は基板としてプラスチック基板を用いること以外は実施例１とほぼ同一であるため異なる点についてのみ以下に述べる。
【０１４４】
プラスチック基板の材料としてはＰＥＳ（ポリエチレンサルファイル）、ＰＣ（ポリカーボネート）、ＰＥＴ（ポリエチレンテレフタレート）もしくはＰＥＮ（ポリエチレンナフタレート）を用いることができる。
【０１４５】
プラスチック基板を用いて実施例１に従って作製すればアクティブマトリクス基板が完成する。ただし、絶縁膜、第１の非晶質半導体膜、及びｎ型を付与する不純物元素を含む第２の非晶質半導体膜は、成膜温度が比較的低温であるスパッタ法で形成することが望ましい。
【０１４６】
プラスチック基板上に特性の良好なＴＦＴを設けることができるとともに、さらなる表示装置の軽量化を図ることができる。また、基板がプラスチックであるため、フレキシブルな電気光学装置にすることも可能である。また、組み立てが容易となる。
【０１４７】
なお、本実施例は、実施例１〜３、９、１０のいずれか一と自由に組合せることができる。
【０１４８】
［実施例１２］
本実施例では、画素電極と同じ材料膜を利用して画素部以外の領域に保護回路を設ける例を図１６を用いて示す。
【０１４９】
図１６（Ａ）において、７０１は配線であり、画素部から延長されたゲート配線またはソース配線または容量配線を示している。また、第２の導電膜からなる電極７０１は、配線７０１が形成されていない領域を埋めるように、且つ配線７０１と重ならないように形成される。本実施例は、マスクを増やすことなく保護回路を形成する例を示したが、特に図１６（Ａ）の構成に限定されないことは言うまでもない。例えば、マスクを増やして保護ダイオードやＴＦＴで保護回路を形成してもよい。
【０１５０】
また、図１６（Ｂ）は等価回路図を示している。
【０１５１】
このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からＴＦＴ等を保護することができる。
【０１５２】
なお、本実施例は実施例１乃至１１のいずれか一と自由に組み合わせることができる。
【０１５３】
［実施例１３］
上記各実施例１乃至１２のいずれか一を実施して形成されたボトムゲート型ＴＦＴは様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１５４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１７及び図１８に示す。
【０１５５】
図１７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１５６】
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１５７】
図１７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１５８】
図１７（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１５９】
図１７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１６０】
図１７（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２に適用することができる。
【０１６１】
図１８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を表示部２９０４に適用することができる。
【０１６２】
図１８（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１６３】
図１８（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１６４】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１２のどのような組み合わせからなる構成を用いても実現することができる。
【０１６５】
【発明の効果】
本発明により、３回のフォトリソグラフィー工程により、３枚のフォトマスクを使用して、逆スタガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及び保持容量を備えた電気光学装置を実現することができる。
【０１６６】
また、保護膜を形成した場合においては、４回のフォトリソグラフィー工程により、４枚のフォトマスクを使用して、無機絶縁膜で保護された逆スタガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及び保持容量を備えた電気光学装置を実現することができる。
【図面の簡単な説明】
【図１】    本願発明の上面図を示す図。
【図２】    アクティブマトリクス基板の作製工程を示す断面図。
【図３】    アクティブマトリクス基板の作製工程を示す断面図。
【図４】    アクティブマトリクス基板の作製工程を示す上面図。
【図５】    アクティブマトリクス基板の作製工程を示す上面図。
【図６】    液晶表示装置の画素部と入力端子部の配置を説明する上面図。
【図７】    液晶表示装置の実装構造を示す断面図。
【図８】    液晶表示装置の断面図。
【図９】    入力端子部の上面図及び断面図。
【図１０】  製造装置の上面図。
【図１１】  製造装置の上面図。
【図１２】  液晶表示装置の実装を示す図。
【図１３】  液晶表示装置の実装構造を示す断面図。
【図１４】  反射型の電気光学装置の構造断面図。
【図１５】  反射型の電気光学装置の上面図。
【図１６】  保護回路の上面図及び回路図。
【図１７】  電子機器の一例を示す図。
【図１８】  電子機器の一例を示す図。
【図１】
0004118485.tif 000002
【図２】
0004118485.tif 000003
【図３】
0004118485.tif 000004
【図４】
0004118485.tif 000005
【図５】
0004118485.tif 000006
【図６】
0004118485.tif 000007
【図７】
0004118485.tif 000008
【図８】
0004118485.tif 000009
【図９】
0004118485.tif 000010
【図１０】
0004118485.tif 000011
【図１１】
0004118485.tif 000012
【図１２】
0004118485.tif 000013
【図１３】
0004118485.tif 000014
【図１４】
0004118485.tif 000015
【図１５】
0004118485.tif 000016
【図１６】
0004118485.tif 000017
【図１７】
0004118485.tif 000018
【図１８】
0004118485.tif 000019