(57)【特許請求の範囲】
【請求項１】
奇数段のインバータにより構成された電圧制御型発信器を含むＰＬＬ回路において、
上記インバータ間に接続された遅延回路と、
外部からの指示により上記遅延回路の遅延時間を制御する遅延制御回路と、
上記奇数段のインバータにおける所定のインバータの出力信号を入力信号として入力し、上記ＰＬＬ回路でロックする周期を持つ第１のクロック信号を出力するバッファ回路と、
上記遅延回路と上記所定のインバータとの間に接続されたインバータの出力信号又は上記遅延回路の出力信号と、上記バッファ回路の入力信号とを入力して論理演算を行い、上記第１のクロック信号とデューティ又は周波数が異なる第２のクロック信号を出力する演算回路とを
備えたことを特徴とするＰＬＬ回路。
【請求項２】
上記遅延回路を第１と第２の上記インバータ間に接続し、
上記演算回路が、上記遅延回路の出力信号と上記バッファ回路の入力信号との論理積演算を行い、第１のクロック信号とデューティが異なる第２のクロック信号を出力することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
上記遅延回路を第１と第２の上記インバータ間に接続し、
上記演算回路が、上記第２のインバータの出力信号と上記バッファ回路の入力信号との論理和演算を行い、第１のクロック信号とデューティが異なる第２のクロック信号を出力することを特徴とする請求項１記載のＰＬＬ回路。
【請求項４】
上記遅延回路を第１と第２の上記インバータ間に接続し、
上記演算回路が、上記第２のインバータの出力信号と上記バッファ回路の入力信号との排他的論理和演算を行い、第１のクロック信号と周波数が異なる第２のクロック信号を出力することを特徴とする請求項１記載のＰＬＬ回路。
【請求項５】
奇数段のインバータにより構成された電圧制御型発信器を含むＰＬＬ回路において、
上記インバータ間に接続された第１及び第２の遅延回路と、
外部からの指示により上記第１及び第２の遅延回路の遅延時間を制御する第１及び第２の遅延制御回路と、
上記奇数段のインバータにおける所定のインバータの出力信号を入力信号として入力し、上記ＰＬＬ回路でロックする周期を持つ第１のクロック信号を出力するバッファ回路と、
上記第１又は第２の遅延回路と上記所定のインバータとの間に接続されたインバータの出力信号、上記第１及び第２の遅延回路の出力信号、上記バッファ回路の入力信号を入力して論理演算を行い、上記第１のクロック信号と周波数が異なる第２のクロック信号を出力する演算回路とを
備えたことを特徴とするＰＬＬ回路。
【請求項６】
上記第１の遅延回路を第１と第２の上記インバータ間に接続し、
上記第２の遅延回路を第３と第４の上記インバータ間に接続し、
上記演算回路が、上記第１のインバータの出力信号と上記第１の遅延回路の出力信号との排他的論理和演算を行い、上記第３のインバータの出力信号と上記第２の遅延回路の出力信号との排他的論理和演算を行い、上記第４のインバータの出力信号と上記バッファ回路の入力信号との一致演算を行うと共に、上記各排他的論理和演算による各演算出力と上記一致演算による演算出力との論理和演算を行うことを特徴とする請求項５記載のＰＬＬ回路。
【請求項７】
データが入力されるＦＦ回路により構成される第１及び第２の回路ブロックと、
奇数段のインバータにより構成された電圧制御型発信器を含むＰＬＬ回路を内蔵した半導体集積回路において、
上記インバータ間に接続された遅延回路と、
外部からの指示により上記遅延回路の遅延時間を制御する遅延制御回路と、
上記奇数段のインバータにおける所定のインバータの出力信号を入力信号として入力し、上記ＰＬＬ回路でロックする周期を持つ第１のクロック信号を出力するバッファ回路と、
上記遅延回路と上記所定のインバータとの間に接続されたインバータの出力信号又は上記遅延回路の出力信号と、上記バッファ回路の入力信号を入力して論理演算を行い、上記第１のクロック信号とデューティ又は周波数が異なる第２のクロック信号を出力する演算回路と、
上記バッファ回路から出力される第１のクロック信号を、上記第１の回路ブロックのＦＦ回路に供給する第１の出力ドライバ回路と、
上記演算回路から出力される第２のクロック信号を、上記第２の回路ブロックのＦＦ回路に供給する第２の出力ドライバ回路とを
備えたことを特徴とするＰＬＬ回路を内蔵した半導体集積回路。
【請求項８】
データが入力されるＦＦ回路により構成される第１及び第２の回路ブロックと、
奇数段のインバータにより構成された電圧制御型発信器を含むＰＬＬ回路を内蔵した半導体集積回路において、
上記インバータ間に接続された第１及び第２の遅延回路と、
外部からの指示により上記第１及び第２の遅延回路の遅延時間を制御する第１及び第２の遅延制御回路と、
上記奇数段のインバータにおける所定のインバータの出力信号を入力信号として入力し、上記ＰＬＬ回路でロックする周期を持つ第１のクロック信号を出力するバッファ回路と、
上記第１又は第２の遅延回路と上記所定のインバータとの間に接続されたインバータの出力信号、上記第１及び第２の遅延回路の出力信号、上記バッファ回路の入力信号を入力して論理演算を行い、上記第１のクロック信号と周波数が異なる第２のクロック信号を出力する演算回路と、
上記バッファ回路から出力される第１のクロック信号を、上記第１の回路ブロックのＦＦ回路に供給する第１の出力ドライバ回路と、
上記演算回路から出力される第２のクロック信号を、上記第２の回路ブロックのＦＦ回路に供給する第２の出力ドライバ回路とを
備えたことを特徴とするＰＬＬ回路を内蔵した半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デューティや周波数の異なるクロック信号を出力するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路及びＰＬＬ回路を内蔵した半導体集積回路に関するものである。
【０００２】
【従来の技術】
図１３は従来のＰＬＬ回路を内蔵したＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：半導体集積回路）の構成を示す図である。図において、１は基準クロック信号ＣＬＫとＬＳＩの内部に供給されるクロック信号の位相を比較し位相差に応じた幅のパルスを出力する位相比較器、２は位相比較器１から出力されるパルスを電圧に変換するチャージポンプ回路である。
【０００３】
また、図１３において、３はチャージポンプ回路２から入力される電圧に応じた周波数のクロック信号を出力するＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発信器）、４はＶＣＯ３からのクロック信号１１６をＬＳＩ内部に供給する出力ドライバ回路、５はＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）回路６により構成された回路ブロックである。ここで、出力ドライバ回路４は、ＶＣＯ３からのクロック信号１１６を受けて、ＬＳＩ内部のＦＦ回路６の負荷を駆動するために充分な電流駆動能力を持つように出力インピーダンスを小さくしている。さらに、７はＰＬＬ回路であり、位相比較器１，チャージポンプ回路２，ＶＣＯ３，出力ドライバ回路４より構成される。
【０００４】
次に動作について説明する。
位相比較器１の入力端子Ｒに、ＬＳＩの外部から入力バッファ（図示せず）を介して基準クロック信号ＣＬＫが印加され、位相比較器１の入力端子Ｖに、ＬＳＩの内部に供給されるクロック信号１１６がフィードバックされる。位相比較器１は、入力端子Ｒに入力された基準クロック信号ＣＬＫと、入力端子Ｖにフィードバックされたクロック信号１１６の位相を比較し、基準クロック信号ＣＬＫに対しフィードバックされたクロック信号１１６の位相が遅れた時に、出力端子Ｕに、その位相差に応じた幅のパルスを出力し、基準クロック信号ＣＬＫに対しフィードバックされたクロック信号１１６の位相が進んだ時に、出力端子Ｄに、その位相差に応じた幅のパルスを出力する。
【０００５】
チャージポンプ回路２は、位相比較器１の出力端子Ｕ又はＤから出力されるパルスを入力し、そのパルスを電圧に変換して、出力端子Ｖｏｕｔから出力する。そして、ＶＣＯ３は、チャージポンプ回路２からの電圧を入力端子Ｖｉｎに入力し、その電圧に応じた発振周波数を持つクロック信号１１６を出力端子Ｆｏｕｔから出力する。このようにして、クロック信号１１６は基準クロック信号ＣＬＫに近づき、このループの繰り返しによってＰＬＬ回路７はロックし、クロック信号１１６は基準クロック信号ＣＬＫに正確に合うようになる。
【０００６】
図１４は、図１３におけるＶＣＯ３の構成を示す図である。図において、１１，１２，１３，１４，１５は、リングオシレータを構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のインバータ（ＩＮＶ）、１６は入力端子Ｖｉｎに入力された電圧により制御を行う入力側の制御回路、１７は制御回路１６からの指示により制御を行う電源側の制御回路、１８は制御回路１６からの指示により制御を行うグランド側の制御回路、１９はインバータ（ＩＮＶ）１５の出力信号１１５を入力しクロック信号１１６をＶＣＯ３の出力端子Ｆｏｕｔに取り出すためのバッファ回路である。
【０００７】
図１５は、図１４のＶＣＯ３における各部出力のタイミングチャートを示す図である。図において、１１１，１１２，１１３，１１４，１１５は、それぞれインバータ（ＩＮＶ）１１，１２，１３，１４，１５の出力信号であり、１１６はバッファ回路１９から出力されたクロック信号を示す。ここでは単純化するために、各インバータ（ＩＮＶ）１１，１２，１３，１４，１５の出力は、周期が同一で、デューティが５０％，立上り／立下り遅延時間が同じとする。
【０００８】
また、各インバータ（ＩＮＶ）１１，１２，１３，１４，１５及びバッファ回路１９は、各入力に対し、ｔ（ｎ）−ｔ（ｎ−１）＝Δｔの時間だけ遅延して出力するものとする。ここで、ｎは任意の時刻である。ここで、各インバータ（ＩＮＶ）１１，１２，１３，１４，１５の遅延時間Δｔは、（周期）／（インバータ段数）により決定される。
【０００９】
図１４において、ＶＣＯ３は、チャージポンプ回路２からの電圧を入力端子Ｖｉｎに入力し、入力された電圧に応じて、制御回路１６，１７，１８によりインバータ（ＩＮＶ）１１〜１５を制御し、インバータ（ＩＮＶ）１５から出力信号１１５を出力する。この出力信号１１５は、基準クロック信号ＣＬＫと同じ周波数を持つクロック信号であり、図１５の出力信号１１５の周期ｔ１，ｔ１１が、ＰＬＬ回路７でロックする周期である。バッファ回路１９は出力信号１１５を入力し、クロック信号１１６を出力端子Ｆｏｕｔから出力する。
【００１０】
従来のＣＭＯＳのＬＳＩ技術を用いたＰＬＬ回路７は、ＶＣＯ３に多段のＣＭＯＳのインバータを用いたリングオシレータで構成されている。多段のリングオシレータを用いると、出力波形の立上り立下りが平均化されるので、デューティーを５０％にできるメリットがある。従来は、クロック信号の立上り又は立下りのエッジのみを用いて、ＬＳＩ内部のＦＦ回路６を動作させる設計になっていたが、近年では、ＬＳＩの高速動作を行うために、立上り立下りの両方のエッジを使う論理回路の設計が多くなっている。
【００１１】
【発明が解決しようとする課題】
従来のＰＬＬ回路７は以上のように構成されているので、多くのＦＦ回路６が内蔵されたＬＳＩの内部全体で、一種類のクロック信号１１６により、これらのＦＦ回路６を一括して管理を行い、両側のエッジを使って高速にデータの転送を行うと、各ＦＦ回路６に伝播するクロック信号１１６の時間差により、各ＦＦ回路６に入力されるデータとクロック信号１１６間の時間的余裕が少なくなり、ＦＦ回路６で誤動作を発生させるという課題があった。
【００１２】
この発明は上記のような課題を解決するためになされたもので、ＬＳＩに内蔵されているＦＦ回路を複数の回路ブロックに分割し、個々の回路ブロックのＦＦ回路に供給するクロック信号のデューティや周波数（周期）を調整することにより、ＦＦ回路６を動作させるセットアップ時間を最適に制御し、ＦＦ回路の誤動作を防ぐＰＬＬ回路及びＰＬＬ回路を内蔵した半導体集積回路を得ることを目的とする。
【００１３】
上記従来技術の関連技術として、特開平９−２４６９２０号公報に示すものがある。これは、ＣＭＯＳインバータにより構成されたリングオシレータ型ＶＣＯを有するＰＬＬ回路において、各インバータの出力を選択的に出力させるセレクタを備え、このセレクタの出力とＶＣＯ出力とをＮＡＮＤ回路とＮＯＲ回路に入力することにより、ＶＣＯの出力信号の他にデューティの異なる２種類の出力を得るものである。しかし各インバータの出力をもとに、デューティの異なる出力を作り出しているため、デューティの調整を外部から行えるものではない。
【００１４】
また、他の関連技術として、特開平７−３０７６６５号公報に示すものがある。これは、ＣＭＯＳインバータにより構成されたリングオシレータを有するＰＬＬにおいて、各インバータ出力部にキャパシタ等により構成されるデジタル負荷を接続し、ＶＣＯの動作周波数を検出して、そのデジタル負荷を調整することにより、ＰＬＬが位相を引き込める範囲に動作周波数を設定するものであるが、デューティの異なる複数の信号を出力するものではなく、そのデューティを外部から調整できるものではない。
【００１５】
さらに、他の関連技術として、特開平９−２７０６８０号公報に示すものがある。これは、複数の遅延セルより構成されるリングオシレータ型ＶＣＯにおいて、発信周期の１／２Ｎの遅延量ずつ遅らせた信号を出力して、Ｎ個のＸＯＲ（排他的論理和）回路に入力し、それぞれのＸＯＲ回路のもう一方の端子には、ＶＣＯの出力信号を入力することにより、逓倍出力を得るものであるが、周波数の異なる複数の信号を出力するものではなく、逓倍出力のデューティを外部から調整できるものではない。
【００１６】
さらに、他の関連技術として、特開平９−２９２９３０号公報に示すものがある。これは、ＶＣＯ内のインバータ列の適当なノードから各種タイミング信号を取り出し、外部から選択された論理回路に入力することにより、タイミングやデューティを変化させた出力を得るものであるが、ノード間に遅延回路を挿入し、その遅延回路の遅延時間を外部から調整するものではない。
【００１７】
【課題を解決するための手段】
この発明に係るＰＬＬ回路は、奇数段のインバータにより構成された電圧制御型発信器を含むものにおいて、上記インバータ間に接続された遅延回路と、外部からの指示により上記遅延回路の遅延時間を制御する遅延制御回路と、上記奇数段のインバータにおける所定のインバータの出力信号を入力信号として入力し、上記ＰＬＬ回路でロックする周期を持つ第１のクロック信号を出力するバッファ回路と、上記遅延回路と上記所定のインバータとの間に接続されたインバータの出力信号又は上記遅延回路の出力信号と、上記バッファ回路の入力信号とを入力して論理演算を行い、上記第１のクロック信号とデューティ又は周波数が異なる第２のクロック信号を出力する演算回路とを備えたものである。
【００１８】
この発明に係るＰＬＬ回路は、上記遅延回路を第１と第２の上記インバータ間に接続し、上記演算回路が、上記遅延回路の出力信号と上記バッファ回路の入力信号との論理積演算を行い、第１のクロック信号とデューティが異なる第２のクロック信号を出力するものである。
【００１９】
この発明に係るＰＬＬ回路は、上記遅延回路を第１と第２の上記インバータ間に接続し、上記演算回路が、上記第２のインバータの出力信号と上記バッファ回路の入力信号との論理和演算を行い、第１のクロック信号とデューティが異なる第２のクロック信号を出力するものである。
【００２０】
この発明に係るＰＬＬ回路は、上記遅延回路を第１と第２の上記インバータ間に接続し、上記演算回路が、上記第２のインバータの出力信号と上記バッファ回路の入力信号との排他的論理和演算を行い、第１のクロック信号と周波数が異なる第２のクロック信号を出力するものである。
【００２１】
この発明に係るＰＬＬ回路は、奇数段のインバータにより構成された電圧制御型発信器を含むものにおいて、上記インバータ間に接続された第１及び第２の遅延回路と、外部からの指示により上記第１及び第２の遅延回路の遅延時間を制御する第１及び第２の遅延制御回路と、上記奇数段のインバータにおける所定のインバータの出力信号を入力信号として入力し、上記ＰＬＬ回路でロックする周期を持つ第１のクロック信号を出力するバッファ回路と、上記第１又は第２の遅延回路と上記所定のインバータとの間に接続されたインバータの出力信号、上記第１及び第２の遅延回路の出力信号、上記バッファ回路の入力信号を入力して論理演算を行い、上記第１のクロック信号と周波数が異なる第２のクロック信号を出力する演算回路とを備えたものである。
【００２２】
この発明に係るＰＬＬ回路は、上記第１の遅延回路を第１と第２の上記インバータ間に接続し、上記第２の遅延回路を第３と第４の上記インバータ間に接続し、上記演算回路が、上記第１のインバータの出力信号と上記第１の遅延回路の出力信号との排他的論理和演算を行い、上記第３のインバータの出力信号と上記第２の遅延回路の出力信号との排他的論理和演算を行い、上記第４のインバータの出力信号と上記バッファ回路の入力信号との一致演算を行うと共に、上記各排他的論理和演算による各演算出力と上記一致演算による演算出力との論理和演算を行うものである。
【００２３】
この発明に係るＰＬＬ回路を内蔵した半導体集積回路は、データが入力されるＦＦ回路により構成される第１及び第２の回路ブロックと、奇数段のインバータにより構成された電圧制御型発信器を含むものにおいて、上記インバータ間に接続された遅延回路と、外部からの指示により上記遅延回路の遅延時間を制御する遅延制御回路と、上記奇数段のインバータにおける所定のインバータの出力信号を入力信号として入力し、上記ＰＬＬ回路でロックする周期を持つ第１のクロック信号を出力するバッファ回路と、上記遅延回路と上記所定のインバータとの間に接続されたインバータの出力信号又は上記遅延回路の出力信号と、上記バッファ回路の入力信号を入力して論理演算を行い、上記第１のクロック信号とデューティ又は周波数が異なる第２のクロック信号を出力する演算回路と、上記バッファ回路から出力される第１のクロック信号を、上記第１の回路ブロックのＦＦ回路に供給する第１の出力ドライバ回路と、上記演算回路から出力される第２のクロック信号を、上記第２の回路ブロックのＦＦ回路に供給する第２の出力ドライバ回路とを備えたものである。
【００２４】
この発明に係るＰＬＬ回路を内蔵した半導体集積回路は、データが入力されるＦＦ回路により構成される第１及び第２の回路ブロックと、奇数段のインバータにより構成された電圧制御型発信器を含むものにおいて、上記インバータ間に接続された第１及び第２の遅延回路と、外部からの指示により上記第１及び第２の遅延回路の遅延時間を制御する第１及び第２の遅延制御回路と、上記奇数段のインバータにおける所定のインバータの出力信号を入力信号として入力し、上記ＰＬＬ回路でロックする周期を持つ第１のクロック信号を出力するバッファ回路と、上記第１又は第２の遅延回路と上記所定のインバータとの間に接続されたインバータの出力信号、上記第１及び第２の遅延回路の出力信号、上記バッファ回路の入力信号を入力して論理演算を行い、上記第１のクロック信号と周波数が異なる第２のクロック信号を出力する演算回路と、上記バッファ回路から出力される第１のクロック信号を、上記第１の回路ブロックのＦＦ回路に供給する第１の出力ドライバ回路と、上記演算回路から出力される第２のクロック信号を、上記第２の回路ブロックのＦＦ回路に供給する第２の出力ドライバ回路とを備えたものである。
【００２５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は実施の形態１によるＶＣＯの構成を示す図である。図において、２１はインバータ（ＩＮＶ）１１とインバータ（ＩＮＶ）１２の間に接続された遅延時間が可変の遅延回路で、２２は外部からの指示により遅延回路２１の遅延時間を制御する遅延制御回路であり、２３は論理回路により構成された演算回路で、Ｇ１は演算回路２３におけるＡＮＤ（論理積）回路である。ＡＮＤ回路Ｇ１の入力には、最終段のインバータ（ＩＮＶ）１５の出力信号１１５と、遅延回路２１の出力信号１１１ａが入力されている。
【００２６】
また、図１において、１１６はバッファ回路１９を介して出力端子Ｆｏｕｔ１から出力される第１のクロック信号、１１７は演算回路２３を介して出力端子Ｆｏｕｔ２から出力される第２のクロック信号である。その他の符号は、従来の図１４に示すものと同じである。このように、この実施の形態１におけるＶＣＯは、従来と同じ第１のクロック信号１１６の他に、演算回路２３により演算された第２のクロック信号を出力する。
【００２７】
図２は、図１のＶＣＯを適用したＰＬＬ回路を内蔵した半導体集積回路の構成を示す図である。図において、４ａはＶＣＯの出力端子Ｆｏｕｔ１に接続された出力ドライバ回路、４ｂはＶＣＯの出力端子Ｆｏｕｔ２に接続された出力ドライバ回路、５ａはＦＦ回路６ａにより構成された回路ブロック、５ｂはＦＦ回路６ｂにより構成された回路ブロック、８は図１に示すＶＣＯ、９はＰＬＬ回路で、位相比較器１，チャージポンプ回路２，ＶＣＯ８，出力ドライバ回路４ａ，４ｂにより構成される。
【００２８】
図２において、出力ドライバ回路４ａは従来と同じクロック信号の出力を得るためのもので、この出力ドライバ回路４ａの出力は、位相比較器１の入力端子Ｖにフィードバックされる。また、回路ブロック５ａにおける各ＦＦ回路６ａは、従来のクロック信号のデューティで動作させた場合に誤動作が生じないが、回路ブロック５ｂにおける各ＦＦ回路６ｂは、従来のクロック信号のデューティで動作させた場合に誤動作が生じてしまうものとする。そこで、回路ブロック５ｂの各ＦＦ回路６ｂは、回路ブロック５ａの各ＦＦ回路６ａと別のタイミングで動作させる。
【００２９】
回路ブロック５ａ，５ｂにおけるトータルのＦＦ回路６ａ，６ｂの数は、従来のＦＦ回路６と同じ数か、それ以上の数となる。ここで、もし回路ブロック５ｂのみを使用する場合でも、回路ブロック５ａには、ＰＬＬ回路９の動作を安定化させるために、少量のダミー負荷をつけておく必要がある。
【００３０】
図３は遅延制御回路２２の構成と入出力の真理値表を示す図である。図に示すように、遅延制御回路２２は、インバータ３１，ＮＡＮＤ回路３２により構成され、外部からの入力Ｓ０，Ｓ１に対し、図の真理値表に示すような出力Ｙ０，Ｙ１，Ｙ２，Ｙ３を得る。
【００３１】
図４は遅延回路２１の構成を示す図である。図に示すように、遅延回路２１は、ＡＮＤ回路３３，インバータ３４，ＯＲ回路３５により構成され、図１のインバータ（ＩＮＶ）１１の出力信号１１１と、図３の遅延制御回路２２の出力Ｙ０，Ｙ１，Ｙ２，Ｙ３が、図４に示す遅延回路２１に入力され、出力信号１１１に入力された信号は、Ｙ０，Ｙ１，Ｙ２，Ｙ３のいずれかにより選択された時間だけ遅延し、出力信号１１１ａから出力される。図４では、ＡＮＤ回路３３，インバータ３４，ＯＲ回路３５を通過した数に比例して遅延時間が長くなる。
【００３２】
図５は遅延回路２１の他の構成を示す図である。図に示すように、遅延回路２１は、インバータ３６，トランスミッションゲート３７により構成され、図１のインバータ（ＩＮＶ）１１の出力信号１１１と、図３の遅延制御回路２２の出力Ｙ０，Ｙ１，Ｙ２，Ｙ３が、図５に示す遅延回路２１に入力され、出力信号１１１に入力された信号は、Ｙ０，Ｙ１，Ｙ２，Ｙ３のいずれかにより選択された時間だけ遅延し、出力信号１１１ａから出力される。図５では、インバータ３６，トランスミッションゲート３７を通過した数に比例して遅延時間が長くなる。
【００３３】
次に動作について説明する。
図６は、図１のＶＣＯ８における各部出力のタイミングチャートを示す図である。図において、インバータ（ＩＮＶ）１５の出力信号１１５における時間ｔ１，ｔ１５がＰＬＬ回路９でロックする周期であり、ｔ１，ｔ１５の立上りが図２における出力ドライバ回路４ａを経由し、位相比較器１の入力端子Ｖにフィードバックされる。このｔ１〜ｔ１５の周期は、従来の図１５におけるｔ１〜ｔ１１の周期と同一であり、図６におけるｔ（ｎ）−ｔ（ｎ−１）＝Δｔの時間は、図１５に比べ短い時間とする。
【００３４】
図１において、ＬＳＩの外部からの指示により、遅延制御回路２２の入力Ｓ０，Ｓ１に“Ｈ”信号が与えられると、遅延制御回路２２は図３に示す真理値表に従い、出力Ｙ０のみに“Ｈ”信号が出力される。図４おいて、入力Ｙ０のみに“Ｈ”信号が入力されると、出力信号１１１に入力された信号は、ＡＮＤ回路３３，ＯＲ回路３５を経由し出力信号１１１ａより出力される。ここでは、２つの素子を通過しているので、２Δｔだけ遅延したものとする。
【００３５】
このようにして、図６に示すように、遅延回路２１の出力信号１１１ａを、インバータ（ＩＮＶ）１１の出力信号１１１から（ｔ４−ｔ２）＝２Δｔの時間だけ遅延させると、インバータ（ＩＮＶ）１２〜１５の出力も、２Δｔの時間だけ順次遅延して出力される。そして図６に示すように、バッファ回路１９からは、従来と同一の周波数で、同一の周期を持つ第１のクロック信号１１６を出力するが、演算回路２３は、遅延回路２１の出力信号１１１ａと、インバータ（ＩＮＶ）１５の出力信号１１５とのＡＮＤ（論理積）演算を行い、第２のクロック信号１１７を出力する。なお、この場合、ＡＮＤ回路Ｇ１の出力は、入力に対しΔｔだけ遅延するものとする。
【００３６】
このように、バッファ回路１９から出力されたＰＬＬ回路９を制御する第１のクロック信号１１６と、演算回路２３から出力された第２のクロック信号１１７は、周波数が同一であるが、デューティが異なり、立ち下がりのタイミングが異なったものとなる。そして、図２に示すように、第１のクロック信号１１６は、出力ドライバ回路４ａにより、回路ブロック５ａのＦＦ回路６ａに供給され、立ち下がりのタイミングが異なった第２のクロック信号１１７は、出力ドライバ回路４ｂにより、回路ブロック５ｂのＦＦ回路６ｂに供給される。これにより、例えば、ＬＳＩ内部の回路ブロック５ａのＦＦ回路６ａは、基準クロックＣＬＫと同じデューティで動作させ、別の回路ブロック５ｂのＦＦ回路６ｂは、別のデューティで動作させることができる。
【００３７】
また、ＬＳＩの外部からの指示により、遅延制御回路２２を介して、遅延回路２１の遅延時間を変更させると、図３における第２のクロック信号１１７のデューティが変化するので、立ち下がりのタイミングを変化させることができる。
【００３８】
遅延回路２１として、図５に示す構成を使用した場合、上記２Δｔの遅延を得るためには、図５の入力Ｙ１のみに“Ｈ”信号が入力されるように、図３に示す遅延制御回路２２の入力Ｓ０に“Ｌ”信号、入力Ｓ１に“Ｈ”信号を、ＬＳＩの外部から与えれば良い。
【００３９】
この実施の形態では、遅延回路２１をインバータ（ＩＮＶ）１１と１２の間に接続しているが、他のインバータ（ＩＮＶ）間に接続しても、同様に、第２のクロック信号１１７の立ち下がりのタイミングを、第１のクロック信号１１６と異なったものにすることができると共に、遅延時間の変更により第２のクロック信号１１７のデューティを変化させ、立ち下がりのタイミングを変化させることができる。
【００４０】
また、この実施の形態では、５段のインバータ（ＩＮＶ）１１〜１５を用いてリングオシレータを構成したが、段数は奇数段であれば何段でも良い。通常は、高調波の影響を除くために、段数として素数が選ばれる。
【００４１】
以上のように、この実施の形態１によれば、インバータ（ＩＮＶ）１１，１２間に遅延回路２１を接続し、ＬＳＩの外部からの指示により、遅延制御回路２２を介して遅延回路２１の遅延時間を制御し、演算回路２３が遅延回路２１の出力とインバータ（ＩＮＶ）１５の出力の論理積（ＡＮＤ）演算を行うことで、バッファ回路１９から出力されるＰＬＬ回路９を制御する第１のクロック信号１１６とデューティが異なる第２のクロック信号１１７を出力し、それぞれ出力ドライバ回路４ａ，４ｂから、回路ブロック５ａ，５ｂのＦＦ回路６ａ，６ｂに、立ち下がりのタイミングが異なったクロック信号を供給することにより、ＦＦ回路６ａ，６ｂの誤動作を防ぐことができるという効果が得られる。
【００４２】
また、ＬＳＩの外部からの指示に基づき、遅延制御回路２２を介して遅延回路２１の遅延時間を制御し、第２のクロック信号１１７のデューティーを調整できるので、ＬＳＩを作った後からでも、ＦＦ回路６ｂの動作タイミングの微調整が可能になるという効果が得られる。
【００４３】
実施の形態２．
図７は実施の形態２によるＶＣＯの構成を示す図である。図において、Ｇ２は演算回路２３におけるＯＲ（論理和）回路であり、インバータ（ＩＮＶ）１２の出力信号１１２とインバータ（ＩＮＶ）１５の出力信号１１５とが入力されている。その他の構成は、実施の形態１の図１と同一である。また、図７のＶＣＯを適用したＰＬＬ回路を内蔵した半導体集積回路の構成は、実施の形態１の図２と同一である。
【００４４】
次に動作について説明する。
図８は、図７のＶＣＯ８における各部出力のタイミングチャートを示す図である。図において、インバータ（ＩＮＶ）１５の出力信号１１５における時間ｔ１〜ｔ１５がＰＬＬ回路９でロックする周期であり、ｔ１，ｔ１５の立上りが図２における出力ドライバ回路４ａを経由し、位相比較器１の入力端子Ｖにフィードバックされる。そしてこの周期は、実施の形態１の図３における時間ｔ１〜ｔ１５と同一である。
【００４５】
図７における演算回路２３は、インバータ（ＩＮＶ）１２の出力信号１１２と、インバータ（ＩＮＶ）１５の出力信号１１５とのＯＲ（論理和）演算を行い、図８に示すように第２のクロック信号１１７を出力する。なお、この場合、ＯＲ回路Ｇ２の出力は、入力に対しΔｔだけ遅延するものとする。
【００４６】
このように、バッファ回路１９から出力された第１のクロック信号１１６と、演算回路２３から出力された第２のクロック信号１１７は、周波数が同一であるが、デューティが異なり、立ち下がりのタイミングが異なったものとなる。そして、図２に示すように、第１のクロック信号１１６は、出力ドライバ回路４ａにより、回路ブロック５ａのＦＦ回路６ａに供給され、第２のクロック信号１１７は、出力ドライバ回路４ｂにより、回路ブロック５ｂのＦＦ回路６ｂに供給される。これにより、例えば、ＬＳＩ内部の回路ブロック５ａのＦＦ回路６ａは、基準クロックＣＬＫと同じデューティで動作させ、別の回路ブロック５ｂのＦＦ回路６ｂは、別のデューティで動作させることができる。
【００４７】
また、ＬＳＩの外部からの指示により、遅延制御回路２２を介して遅延回路２１の遅延時間を変更させると、図８における第２のクロック信号１１７のデューティが変化するので、立ち下がりのタイミングを変化させることができる。
【００４８】
この実施の形態では、遅延回路２１をインバータ（ＩＮＶ）１１と１２の間に接続しているが、他のインバータ（ＩＮＶ）間に接続しても、同様に、第２のクロック信号１１７の立ち下がりのタイミングを、第１のクロック信号１１６と異なったものにすることができると共に、遅延時間の変更により第２のクロック信号１１７の立ち下がりのタイミングを変化させることができる。
【００４９】
以上のように、この実施の形態２によれば、インバータ（ＩＮＶ）１１，１２間に遅延回路２１を接続し、ＬＳＩの外部からの指示により、遅延制御回路２２を介して遅延回路２１の遅延時間を制御し、演算回路２３がインバータ（ＩＮＶ）１２の出力信号１１２とインバータ（ＩＮＶ）１５の出力信号１１５とのＯＲ（論理和）演算を行うことで、バッファ回路１９から出力されるＰＬＬ回路９を制御する第１のクロック信号１１６とデューティが異なる第２のクロック信号１１７を出力し、それぞれ出力ドライバ回路４ａ，４ｂから、回路ブロック５ａ，５ｂのＦＦ回路６ａ，６ｂに、立ち下がりのタイミングが異なるクロック信号を供給することにより、ＦＦ回路６ａ，６ｂの誤動作を防ぐことができるという効果が得られる。
【００５０】
また、ＬＳＩの外部からの指示に基づき、遅延制御回路２２を介して遅延回路２１の遅延時間を制御することにより、第２のクロック信号のデューティを調整できるので、ＬＳＩを作った後からでもＦＦ回路６ｂの動作タイミングの微調整が可能になるという効果が得られる。
【００５１】
実施の形態３．
図９は実施の形態３によるＶＣＯの構成を示す図である。図において、Ｇ３は演算回路２３におけるＸＯＲ（排他的論理和）回路であり、その他の構成は、実施の形態２の図７と同一である。また、図９のＶＣＯを適用したＰＬＬ回路を内蔵した半導体集積回路の構成は、実施の形態１の図２と同一である。
【００５２】
次に動作について説明する。
図１０は、図９のＶＣＯ８における各部出力のタイミングチャートを示す図である。図において、インバータ（ＩＮＶ）１５の出力信号１１５のｔ１，ｔ１５がＰＬＬ回路９でロックする周期であり、ｔ１，ｔ１５の立上りが図２における出力ドライバ回路４ａを経由して、位相比較器１の入力端子Ｖにフィードバックされる。そしてこの周期は、実施の形態１の図６におけるｔ１〜ｔ１５の周期と同一である。
【００５３】
図９に示す演算回路２３は、インバータ（ＩＮＶ）１２の出力信号１１２と、インバータ（ＩＮＶ）１５の出力信号１１５とのＸＯＲ（排他的論理和）演算を行い、図１０に示すように、第２のクロック信号１１７を出力する。なお、この場合、ＸＯＲ回路Ｇ３の出力は、入力に対しΔｔだけ遅延するものとする。
【００５４】
このように、演算回路２３から出力された第２のクロック信号１１７は、バッファ回路１９から出力された第１のクロック信号１１６に比べ、周波数が２倍となり、立ち上がり、立ち下がりのタイミングが異なったものとなる。そして、図２に示すように、第１のクロック信号１１６は、出力ドライバ回路４ａにより、回路ブロック５ａのＦＦ回路６ａに供給され、第２のクロック信号１１７は、出力ドライバ回路４ｂにより、回路ブロック５ｂのＦＦ回路６ｂに供給される。これにより、例えば、ＬＳＩ内部の回路ブロック５ａのＦＦ回路６ａは、基準クロックＣＬＫと同じ周波数で動作させ、別の回路ブロック５ｂのＦＦ回路６ｂは、２倍の周波数で動作させることができる。
【００５５】
また、ＬＳＩの外部からの指示により、遅延制御回路２２を介して遅延回路２１の遅延時間を変更させると、図１０における第２のクロック信号１１７は、変更する前に比べ、周波数は変わらないが、デューティが変化するので、立ち下がりのタイミングを変化させることができる。
【００５６】
この実施の形態では、遅延回路２１をインバータ（ＩＮＶ）１１と１２の間に接続しているが、他のインバータ（ＩＮＶ）間に接続しても、同様に、第２のクロック信号１１７の周波数は、第１のクロック信号１１６の２倍にすることができ、立ち上がり、立ち下がりのタイミングの異なるクロック信号を出力することができる。
【００５７】
以上のように、この実施の形態３によれば、インバータ（ＩＮＶ）１１，１２間に遅延回路２１を接続し、ＬＳＩの外部からの指示により、遅延制御回路２２を介して遅延回路２１の遅延時間を制御し、演算回路２３がインバータ（ＩＮＶ）１２の出力信号１１２とインバータ（ＩＮＶ）１５の出力信号１１５のＸＯＲ（排他的論理和）演算を行うことで、バッファ回路１９から出力されるＰＬＬ回路９を制御する第１のクロック信号１１６に比べ、周波数が２倍の第２のクロック信号１１７を出力し、それぞれ出力ドライバ回路４ａ，４ｂにより、立ち上がり、立ち下がりの異なるクロック信号を、回路ブロック５ａ，５ｂのＦＦ回路６ａ，６ｂに供給することができ、ＦＦ回路６ａ，６ｂの誤動作を防ぐことができるという効果が得られる。
【００５８】
また、ＬＳＩの外部からの指示に基づき、遅延制御回路２２を介して遅延回路２１の遅延時間を制御することにより、第２のクロック信号１１７のデューティを調整できるので、ＬＳＩを作った後からでもＦＦ回路６ｂの動作タイミングの微調整が可能になるという効果が得られる。
【００５９】
実施の形態４．
図１１は実施の形態４によるＶＣＯの構成を示す図である。図において、２４はインバータ（ＩＮＶ）１３とインバータ（ＩＮＶ）１４間に接続された遅延回路、２５は遅延回路２４の遅延時間を制御する遅延制御回路であり、演算回路２３は、ＸＯＲ（排他的論理和）回路Ｇ４，Ｇ５，ＸＮＯＲ（一致）回路Ｇ６，ＯＲ（論理和）回路Ｇ７により構成されている。
【００６０】
また図１１において、ＸＯＲ回路Ｇ４の入力には、インバータ（ＩＮＶ）１１の出力信号１１１と遅延回路２１の出力信号１１１ａが入力され、、ＸＯＲ回路Ｇ５の入力には、インバータ（ＩＮＶ）１３の出力信号１１３と遅延回路２４の出力信号１１３ａが入力され、ＸＮＯＲ回路Ｇ６の入力には、インバータ（ＩＮＶ）１４の出力信号１１４とインバータ（ＩＮＶ）１５の出力信号１１５が入力されている。その他の構成は、実施の形態１の図１と同一である。また、図１１のＶＣＯを適用したＰＬＬ回路を内蔵した半導体集積回路の構成は、実施の形態１の図２に、遅延制御回路２５の入力Ｓ０，Ｓ１を追加したものとなる。
【００６１】
遅延制御回路２５の構成と入出力の真理値表は、図３に示す遅延制御回路２２の構成と入出力の真理値表を示すものと同一であり、遅延回路２４の構成は、図４又は図５に示す遅延回路２１と同一であるが、ここでは、図５に示す構成とする。
【００６２】
次に動作について説明する。
図１２は、図１１のＶＣＯ８における各部出力のタイミングチャートを示す図である。図において、インバータ（ＩＮＶ）１５の出力信号１１５における時間ｔ１，ｔ１７がＰＬＬ回路９でロックする周期であり、ｔ１，ｔ１７の立上りが図２における出力ドライバ４ａを経由し、位相比較器１の入力端子Ｖにフィードバックされる。このｔ１〜ｔ１７の周期は、実施の形態１の図６におけるｔ１〜ｔ１５の周期と同一であり、ｔ（ｎ）−ｔ（ｎ−１）＝Δｔの時間は、実施の形態１の図６に比べ短いものとする。
【００６３】
図１１において、ＬＳＩの外部からの指示により、遅延制御回路２５の入力Ｓ０，Ｓ１に“Ｈ”信号が与えられると、遅延制御回路２５は図３に示す真理値表に従い、出力Ｙ０のみに“Ｈ”信号が出力される。図５の遅延回路２４において、入力Ｙ０のみに“Ｈ”信号が入力されると、出力信号１１３に入力された信号は、トランスミッションゲート３７を経由し出力信号１１３ａより出力される。ここでは、１つの素子を通過しているので、Δｔだけ遅延したものとする。なお、遅延回路２１の遅延時間は、実施の形態１と同様に２Δｔとする。
【００６４】
このようにして、図１２に示すように、遅延回路２１の出力信号１１１ａを、インバータ（ＩＮＶ）１１の出力信号１１１から（ｔ４−ｔ２）＝２Δｔの時間だけ遅延させ、遅延回路２４の出力信号１１３ａを、インバータ（ＩＮＶ）１３の出力信号１１３から（ｔ７−ｔ６）＝Δｔの時間だけ遅延させて、バッファ回路１９からは、従来と同一の周波数で、同一の周期を持つ第１のクロック信号１１６を出力する。
【００６５】
また、演算回路２３において、ＸＯＲ回路Ｇ４は、インバータ（ＩＮＶ）１１の出力信号１１１と遅延回路２１の出力信号１１１ａを入力して、図１２の１２１に示す信号を出力し、ＸＯＲ回路Ｇ５は、インバータ（ＩＮＶ）１３の出力信号１１３と遅延回路２４の出力信号１１３ａを入力して、図１２の１２２に示す信号を出力し、ＸＮＯＲ回路Ｇ６は、インバータ（ＩＮＶ）１４の出力信号１１４とインバータ（ＩＮＶ）１５の出力信号１１５を入力して、図１２の１２３に示す信号を出力し、ＯＲ回路Ｇ７は、１２１，１２２，１２３の信号を入力して、第２のクロック信号１１７を出力する。なお、この場合、ＸＯＲ回路Ｇ４，Ｇ５，ＸＮＯＲ回路Ｇ６，ＯＲ回路Ｇ７の各出力は、各入力に対しΔｔだけ遅延するものとする。
【００６６】
このように、演算回路２３から出力された第２のクロック信号１１７は、バッファ回路１９から出力された第１のクロック信号１１６に比べ、周波数が３倍となり、立ち上がり、立ち下がりのタイミングが異なったものとなる。そして、図２に示すように、第１のクロック信号１１６は、出力ドライバ回路４ａにより、回路ブロック５ａのＦＦ回路６ａに供給され、第２のクロック信号１１７は、出力ドライバ回路４ｂにより、回路ブロック５ｂのＦＦ回路６ｂに供給される。これにより、例えば、ＬＳＩ内部の回路ブロック５ａのＦＦ回路６ａは、基準クロックＣＬＫと同じ周波数で動作させ、別の回路ブロック５ｂのＦＦ回路６ｂは、３倍の周波数で動作させることができる。
【００６７】
また、ＬＳＩの外部からの指示により、遅延制御回路２２，２５を介して遅延回路２１，２４の遅延時間を変更させると、図１２における第２のクロック信号１１７は、変更する前に比べ、周波数は変わらないが、デューティが変化するので、立ち下がりのタイミングを変化させることができる。
【００６８】
以上のように、この実施の形態４によれば、インバータ（ＩＮＶ）１１，１２間に遅延回路２１を接続し、インバータ（ＩＮＶ）１３，１４間に遅延回路２４を接続し、ＬＳＩの外部からの指示により、遅延制御回路２２，２５を介して遅延回路２１，２４の遅延時間を制御し、演算回路２３が、インバータ（ＩＮＶ）１１の出力信号１１１，遅延回路２１の出力信号１１１ａ，インバータ（ＩＮＶ）１３の出力信号１１３，遅延回路２４の出力信号１１３ａ，インバータ（ＩＮＶ）１４の出力信号１１４，インバータ（ＩＮＶ）１５の出力信号１１５を入力して、論理演算を行うことで、バッファ回路１９から出力されるＰＬＬ回路９を制御する第１のクロック信号１１６に比べ、周波数が３倍の第２のクロック信号１１７を出力し、それぞれ出力ドライバ回路４ａ，４ｂにより、立ち上がり、立ち下がりの異なるクロック信号を、回路ブロック５ａ，５ｂのＦＦ回路６ａ，６ｂに供給することができ、ＦＦ回路６ａ，６ｂの誤動作を防ぐことができるという効果が得られる。
【００６９】
また、ＬＳＩの外部からの指示に基づき、遅延制御回路２２，２５を介して遅延回路２１、２４の遅延時間を制御することにより、第２のクロック信号１１７のデューティを調整できるので、ＬＳＩを作った後からでもＦＦ回路６ｂの動作タイミングの微調整が可能となるという効果が得られる。
【００７０】
上記各実施の形態において、ＶＣＯ８から出力されるクロック信号は２種類となっているが、ＬＳＩの規模に応じて、演算回路と出力ドライバ回路を増加することにより、２種類以上のクロック信号を出力することは可能である。
【００７１】
【発明の効果】
以上のように、この発明によれば、外部からの指示により、遅延制御回路がインバータ間に接続された遅延回路の遅延時間を制御し、バッファ回路がＰＬＬ回路でロックする周期を持つ第１のクロック信号を出力すると共に、演算回路が、インバータ又は遅延回路の出力信号と、バッファ回路の入力信号とを入力して論理演算を行い、第１のクロック信号とデューティ又は周波数の異なる第２のクロック信号を出力することにより、ＦＦ回路における誤動作を防止することができるという効果がある。
【００７２】
この発明によれば、外部からの指示により、第１及び第２の遅延制御回路がインバータ間に接続された第１及び第２の遅延回路の遅延時間を制御し、バッファ回路がＰＬＬ回路でロックする周期を持つ第１のクロック信号を出力すると共に、演算回路が、インバータの出力信号、第１及び第２の遅延回路の出力信号、バッファ回路の入力信号を入力して論理演算を行い、第１のクロック信号と周波数の異なる第２のクロック信号を出力することにより、ＦＦ回路における誤動作を防止することができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＶＣＯの構成を示す図である。
【図２】  この発明の実施の形態１によるＰＬＬ回路を内蔵した半導体集積回路の構成を示す図である。
【図３】  この発明の実施の形態１〜４による遅延制御回路の構成と入出力の真理値表を示す図である。
【図４】  この発明の実施の形態１〜４による遅延回路の構成を示す図である。
【図５】  この発明の実施の形態１〜４による遅延回路の構成を示す図である。
【図６】  この発明の実施の形態１によるＶＣＯの各部出力のタイミングチャートを示す図である。
【図７】  この発明の実施の形態２によるＶＣＯの構成を示す図である。
【図８】  この発明の実施の形態２によるＶＣＯの各部出力のタイミングチャートを示す図である。
【図９】  この発明の実施の形態３によるＶＣＯの構成を示す図である。
【図１０】  この発明の実施の形態３によるＶＣＯの各部出力のタイミングチャートを示す図である。
【図１１】  この発明の実施の形態４によるＶＣＯの構成を示す図である。
【図１２】  この発明の実施の形態４によるＶＣＯの各部出力のタイミングチャートを示す図である。
【図１３】  従来におけるＰＬＬ回路を内蔵した半導体集積回路の構成を示す図である。
【図１４】  従来におけるＶＣＯの構成を示す図である。
【図１５】  従来におけるＶＣＯの各部出力のタイミングチャートを示す図である。
【符号の説明】
４ａ  出力ドライバ回路（第１の出力ドライバ回路）、４ｂ  出力ドライバ回路（第２の出力ドライバ回路）、５ａ  回路ブロック（第１の回路ブロック）、５ｂ  回路ブロック（第２の回路ブロック）、６ａ，６ｂ  ＦＦ回路、８  ＶＣＯ（電圧制御型発信器）、９  ＰＬＬ回路、１１  インバータ（第１のインバータ）、１２  インバータ（第２のインバータ）、１３  インバータ（第３のインバータ）、１４  インバータ（第４のインバータ）、１５  インバータ、１９  バッファ回路、２１  遅延回路（第１の遅延回路）、２２  遅延制御回路（第１の遅延制御回路）、２３  演算回路、２４  遅延回路（第２の遅延回路）、２５遅延制御回路（第２の遅延制御回路）、１１６  第１のクロック信号、１１７第２のクロック信号、Ｇ１  ＡＮＤ回路（論理積回路）、Ｇ２，Ｇ７  ＯＲ回路（論理和回路）、Ｇ３，Ｇ４，Ｇ５  ＸＯＲ回路（排他的論理和回路）、Ｇ６ＸＮＯＲ回路（一致回路）。
【図１】
0004083884.tif 000002
【図２】
0004083884.tif 000003
【図３】
0004083884.tif 000004
【図４】
0004083884.tif 000005
【図５】
0004083884.tif 000006
【図６】
0004083884.tif 000007
【図７】
0004083884.tif 000008
【図８】
0004083884.tif 000009
【図９】
0004083884.tif 000010
【図１０】
0004083884.tif 000011
【図１１】
0004083884.tif 000012
【図１２】
0004083884.tif 000013
【図１３】
0004083884.tif 000014
【図１４】
0004083884.tif 000015
【図１５】
0004083884.tif 000016