(57)【特許請求の範囲】
【請求項１】
半導体素子（１ａ）と、この半導体素子（１ａ）と導通する電極部（１ｂ、１ｃ）とを有する素子部（１）を備え、
前記素子部（１）の前記電極部（１ｂ、１ｃ）に電極ブロック（３、４）を圧接してなる圧接型半導体装置において、
前記電極部（１ｂ）と前記電極ブロック（３）との間に、シリコン（Ｓｉ）に前記シリコン（Ｓｉ）の電気抵抗率を下げるための物質が添加された熱緩衝部材（２）が介在されていることを特徴とする圧接型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大電力を制御する半導体素子を圧接した状態で使用する圧接型半導体装置に関するものである。
【０００２】
【従来の技術】
この種の圧接型半導体装置は、一般に、半導体素子を、この半導体素子と導通する上下主電極にて電極ブロックで圧接することで挟持した構成としている。
この圧接型半導体装置において、半導体素子と電極ブロックの熱歪みによる荷重集中や、熱膨張差による接触面、特に半導体素子表面の摩耗など半導体素子への物理的ダメージを小さくするために、熱緩衝板（熱緩衝部材）としてＭｏ（モリブデン）やＷ（タングステン）を用いることが知られており、例えば、特開平８−３３０３３８号公報等においても、実際にＭｏが用いられている。
【０００３】
【発明が解決しようとする課題】
今日、この種の半導体素子においても大容量化が進んでおり、それに伴って素子の大型化や発熱量も増大し、半導体素子と熱緩衝板との熱膨張差や熱歪みの更なる低減が必要とされる。
例えば、現在、圧接型半導体装置の熱緩衝板として多用されているＭｏやＷは、化学便覧等の文献によれば、半導体素子の主材料であるシリコン（Ｓｉ）にたいする線熱膨張率がＭｏで約２３％、Ｗで約８％ある。
【０００４】
そのため、半導体素子として用いられるパワー素子（ＩＧＢＴやサイリスタ等）等の冷熱サイクルが頻繁に繰り替えされる部分では、熱膨張量の差による半導体素子と熱緩衝板との摺動（位置ずれ）によって接触面、特に半導体素子表面が摩耗され、最悪の場合には素子が破壊されることが考えられる。しかも、今後、半導体素子の大容量化が進むと、さらに前述の懸念が大きくなる。
【０００５】
本発明は、上記問題点に鑑みてなされたものであり、圧接型半導体装置において、半導体素子と熱緩衝板との熱膨張量の差による摺動を極力小さくし、安定した接触状態を保つことを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、半導体素子の主材料がＳｉであることに着目して、上記課題の達成を図るものである。すなわち、請求項１の発明においては、熱緩衝部材を半導体素子の主材料と同材質であるＳｉからなるものとしたことを特徴としている。
【０００７】
請求項１記載の圧接型半導体装置は、半導体素子（１ａ）とこの半導体素子（１ａ）と導通する電極部（１ｂ、１ｃ）とを有する素子部（１）を備え、素子部（１）の電極部（１ｂ、１ｃ）に電極ブロック（３、４）を圧接してなり、更に、電極部（１ｂ）と電極ブロック（３）との間に、シリコン（Ｓｉ）にシリコン（Ｓｉ）の電気抵抗率を下げるための物質が添加された熱緩衝部材（２）が介在されていることを特徴としている。
【０００８】
ここで、半導体素子は１つでも複数でも構わない。また電極部とは、半導体素子が１つの場合には、半導体素子の電極形成部位を意味し、半導体素子が複数の場合には、複数の半導体素子の電極によって回路が形成されている部位（回路形成部）を意味する。
さらに、電極ブロックによって圧接される電極部は、１つでも複数でも構わない。
【０００９】
本発明においては、熱緩衝部材（２）が半導体素子（１ａ）の主材料と同じＳｉであるため、両者の線熱膨張量の差はＭｏやＷより小さく、ほとんど０と考えることができる。よって、冷熱サイクル等による素子部（１）と熱緩衝部材（２）との摺動を極力小さくし、安定した接触状態を保つことができ、半導体素子（１ａ）の摩耗や破壊を防止できる。
【００１０】
また、Ｓｉのバルク材の電気抵抗率は、純度に依存するが、その値は化学便覧（II−ｐ４９４）によれば４×１０-6Ωｃｍであり、Ｍｏの５．２×１０-6ΩｃｍやＷの５．７×１０-6Ωｃｍと比べて小さく、電気伝導の面からもすぐれているため、半導体素子（１ａ）と電極ブロック（３）との導電性を確保しやすい。ところで、Ｓｉ材料を熱緩衝板に用いることはサイリスタ等のパワー素子開発当時（１９７０年代）にも検討されたと考えられるが、当時はＳｉバルク材の電気抵抗率を下げるに必要なドーパント装置（能力）が十分でなく、コスト的にも問題があったと考えられる。しかし、近年の半導体製造用装置の能力向上により、上記の問題点も解決されたと考えられ、Ｓｉバルク材の半導体素子以外（付加価値の低い物）への適用もコスト的に可能になってきている。
【００１１】
請求項１記載の発明は、このような背景に鑑みてなされたものであり、上記熱緩衝部材（２）を、シリコン（Ｓｉ）にシリコン（Ｓｉ）の電気抵抗率を下げるための物質が添加されたものとしたことを特徴としている。ここで電気抵抗率を下げるための物質としては、具体的にはボロン（Ｂ）或いはリン（Ｐ）等があり、これらをＳｉにドープすることで、電気抵抗率を下げることができる。
【００１２】
よって、本発明によれば、冷熱サイクル等による素子部（１）と熱緩衝部材（２）との摺動を極力小さくし、安定した接触状態を保つことができ、半導体素子（１ａ）の摩耗や破壊を防止できる。また、熱緩衝部材（２）を介して、半導体素子（１ａ）と電極ブロック（３）との間の導電性をより確実に確保することができる。なお、上記各手段の括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００１３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図１は本発明の一実施形態を示すもので、圧接型半導体装置１０の断面構成を示す説明図である。
素子部１は１つの半導体素子１ａから構成されたものとしている。本実施形態では半導体素子１ａはＩＧＢＴやサイリスタ等のパワー半導体素子からなるものとしている。そして、この半導体素子１ａの表裏面１ｂ、１ｃは、例えばＡｌ（アルミニウム）やＡｕ（金）等からなる電極（図示せず）が形成された電極部として構成されている。
【００１４】
なお、通常、半導体素子において、表面とは素子を構成する膜が形成される側の面（素子形成面）であり、裏面とは素子を構成する膜が形成されない側の面（非素子形成面）である。このことは、本実施形態においても同様であり、表面１ｂが素子形成面、裏面１ｃが非素子形成面をなす。また、上記パワー半導体素子においては、表面１ｂが半導体素子１ａのエミッタ側電極部、裏面１ｃが半導体素子１ａのコレクタ側電極部に該当する。
【００１５】
そして、図１に示す様に、素子部１の表面１ｂ側にＳｉのバルク材からなる熱緩衝板（熱緩衝部材）２を配置し、例えばＣｕ（銅）からなる電極板（電極ブロック）３、４によって素子部１を挟持している。ここで、表面１ｂは上記のように素子形成面であり、特に、摩耗等を防止する必要があるため、本実施形態では熱緩衝板２を表面１ｂ側に挿入している。
【００１６】
熱緩衝板２は、電気抵抗率を下げるための物質であるボロン（Ｂ）或いはリン（Ｐ）等が添加されており、素子部１と電極板３との導通を確保している。
ここで、電極板３、４はその外側より図示しない荷重発生装置（例えばスタックボルト等）によって荷重が印加され、設定する接触電気抵抗・熱抵抗が得られる様に荷重を保持している。なお、上記パワー半導体素子においては、電極板３がエミッタ側圧接電極板、電極板４がコレクタ側圧接電極板に該当する。
【００１７】
ところで、このような構成を有する圧接型半導体装置１０においては、熱緩衝板２が半導体素子１ａの主材料と同じＳｉであるため、両者の線熱膨張量の差はＭｏやＷより小さく、ほとんど０と考えることができる。よって、冷熱サイクル等による素子部１と熱緩衝板２との摺動を極力小さくし、安定した接触状態を保つことができ、半導体素子の摩耗や破壊を防止できる。
【００１８】
例えば、電極板３としてＣｕ（銅）板を用いると、もし熱緩衝板２が介在しない構成とした場合には、Ｓｉに対するＣｕの線熱膨張率は約２００％あるため熱膨張差による摺動（位置ずれ）は大きく、半導体素子１表面が多量に摩耗されることが予測される。
しかし、Ｓｉ板を熱緩衝板２として挿入しているため半導体素子１と熱緩衝板２との間には摺動（位置ずれ）が発生しないため、摩耗されるのは熱緩衝板２であり、半導体素子１ａ表面が摩耗せず、素子がダメージを受けることがない。
【００１９】
また、本実施形態では、電極板３と素子部１との間に熱緩衝板２を介在させるだけの構成で、十分本発明の目的を達成することができ、構成を非常にシンプルにすることができる。
（他の実施形態）
なお、素子部１、熱緩衝板２及び電極板３は直接当接していなくともよく、素子部１と熱緩衝板２との間、又は熱緩衝板２と電極板３との間に、導電性の軟らかい材料（例えば、軟金属、金属粉末等）を介在させてもよい。
【００２０】
また、上記実施形態では、半導体素子１ａの裏面１ｃ側（非素子形成面側）のにも熱緩衝板２を、表面１ｂ同様に介在させてもよい。それによって、半導体素子１ａにおいて非素子形成面側からもダメージ低減できる。
また、半導体素子の裏面側が半田接続されて、表面側のみが圧接されている場合、例えば、図１において電極板４に半導体素子１ａの裏面１ｃが半田接続された圧接型半導体装置においても、素子部と電極板との間に、シリコン（Ｓｉ）からなる熱緩衝板が介在されていれば、上記と同様の効果を奏する圧接型半導体装置が得られる。
【００２１】
なお、上記素子部１において半導体素子１ａは複数でもよい。この場合、例えば、素子部は、基板上に複数個の半導体素子１ａによって回路が形成された構成とでき、この基板の回路形成面に熱緩衝板を介して電極板を圧接して、圧接型半導体装置を構成できる。ここにおいて、熱緩衝板により上記と同様の効果が得られるのは勿論である。
【００２２】
以上説明した様に、本発明によれば圧接型半導体装置において半導体素子と素子圧接体である電極ブロックとの熱歪み、熱膨張による半導体素子へのダメージを極めて小さくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る圧接型半導体装置の断面構成を示す説明図である。
【符号の説明】
１…素子部、１ａ…半導体素子、１ｂ…半導体素子の表面、１ｃ…半導体素子の裏面、２…熱緩衝板、３、４…電極板。
【図１】
0004091159.tif 000002