(57)【特許請求の範囲】
【請求項１】
ａ）磁界に比例する信号電圧Ｖsigを出力ポートに生成する磁界／電圧トランスデューサと、
ｂ）信号電圧Ｖsigを受取り出力信号電圧Ｖoutを与えるため前記磁界／電圧トランスデューサの出力ポートに結合された入力ポートを有するピークツーピーク・パーセント閾値検出器と、
ｃ）近接検出器の初期の始動期間中、前記出力信号電圧Ｖoutの値を第１の所定の値に維持するため前記ピークツーピーク・パーセント閾値検出器に結合された強制回路と
を備え、
前記ピークツーピーク・パーセント閾値検出器は更に、信号電圧Ｖsigを受取るため前記磁界／電圧トランスデューサの出力ポートに結合された第１の入力端子を有し、閾値信号電圧ＶＴＨを受取るため結合された第２の入力端子を有する閾値コンパレータを含み、前記初期の始動期間は、最小の所定の電圧変化が信号電圧Ｖsigにおいて検出されるまで少なくとも継続する、
磁気物体を検知する近接検出器。
【請求項２】
前記所定の電圧が前記閾値コンパレータの内部ヒステリシス電圧より小さくない請求項１に記載の近接検出器。
【請求項３】
ａ）前記ピークツーピーク・パーセント閾値検出器が更に、
前記信号電圧Ｖsigを受取り、該信号電圧Ｖsigの最高ピークを追跡する信号電圧ＰＤＡＣを出力に生成するため、前記磁界／電圧トランスデューサの出力に結合された入力を有する第１の追跡回路と、
信号電圧Ｖsigを受取り、該信号電圧Ｖsigの最低ピークを追跡する電圧ＮＤＡＣを出力に生成するため、前記磁界／電圧トランスデューサの出力に結合された入力を有する第２の追跡回路と、
前記第１の追跡回路の出力ポートに結合された第１の端子を有し、前記第２の追跡回路の出力ポートに結合された第２の端子を有し、前記閾値検出器の第２の入力端子に結合された第３の端子を有する抵抗分割器と、を含み、
ｂ）前記回路は、前記閾値検出器の第２の入力端子に結合される、
請求項１に記載の近接検出器。
【請求項４】
前記強制回路は、前記閾値コンパレータの第２の入力端子に結合された第１の端子と、第１の基準電圧に結合された第２の端子と、制御信号を受取るため結合された制御端子とを有するスイッチ回路を含み、該スイッチ回路が、第１の値を持つ制御信号に応答して、第１の電圧レベルを前記閾値コンパレータの第２の入力端子に与え、前記スイッチ回路が、第２の値を持つ制御信号に応答して、第２の差電圧レベルを前記閾値コンパレータの第２の入力端子に与える請求項３に記載の近接検出器。
【請求項５】
前記スイッチ回路は更に、
前記閾値コンパレータの第２の入力端子に結合された第１の端子と、第１の基準電圧に結合された第２の端子と、制御端子とを有する第１のトランジスタと、
前記閾値コンパレータの第２の入力端子に結合された第１の端子と、第２の基準電圧に結合された第２の端子と、制御端子とを有する第２のトランジスタと、
始動信号を受取り、予め定めた値を持つ前記始動信号に応答して、前記第１および第２のトランジスタの制御端子へ予め定めた制御信号を与える論理回路と、
を含む請求項４に記載の近接検出器。
【請求項６】
前記第１のトランジスタは、ソース電極とドレーン電極とゲート電極とを有する電界効果トランジスタであり、前記第１の端子はドレーン電極に対応し、前記第２の端子はソース電極に対応し、前記制御端子はゲート電極に対応し、
前記第２のトランジスタはソース電極とドレーン電極とゲート電極とを有する電界効果トランジスタであり、前記第１の端子はドレーン電極に対応し、前記第２の端子はソース電極に対応し、前記制御端子がゲート電極に対応し、
前記第１の基準電圧は正の基準電圧に対応し、かつ前記第２の基準電圧は接地に対応する
請求項５に記載の近接検出器。
【請求項７】
ａ）前記第１の追跡回路は、
（１）前記磁界／電圧トランスデューサの出力ポートに結合された第１の入力ポートを有し、第２の入力ポートを有し、出力ポートを有する第１のコンパレータと、
（２）前記第１のコンパレータの出力ポートに結合された第１の入力ポートと、クロック信号を受取るクロック・ポートと、始動信号を受取る始動ポートと、出力ポートとを有する第２のカウンタと、
（３）前記第２のカウンタの出力ポートに結合された入力ポートを有し、前記第１のコンパレータの前記第２の入力ポートに結合されて前記第１の追跡回路の出力ポートに対応する出力ポートを有する第１のディジタル／アナログ・コンバータと、を含み、
ｂ）前記第２の追跡回路は、
（１）前記磁界／電圧トランスデューサの出力ポートに結合された第１の入力ポートを有し、第２の入力ポートを有し、出力ポートを有する第２のコンパレータと、
（２）前記第２のコンパレータの出力ポートに結合された第１の入力ポートと、クロック信号を受取るクロック・ポートと、始動信号を受取る始動ポートと、出力ポートとを有する第１のカウンタと、
（３）前記第１のカウンタの出力ポートに結合された入力ポートを有し、前記第２のコンパレータの第２の入力ポートに結合されて前記第２の追跡回路の出力ポートに対応する出力ポートを有する第２のディジタル／アナログ・コンバータと、を含む
請求項６に記載の近接検出器。
【請求項８】
ａ）磁界に比例する信号電圧Ｖsigを出力ポートに生成する磁界／電圧トランスデューサと、
ｂ）信号電圧Ｖsigを受取り出力信号電圧Ｖoutを与えるため前記磁界／電圧トランスデューサの出力ポートに結合された入力ポートを有するピークツーピーク・パーセント閾値検出器と、
ｃ）近接検出器の初期の始動期間中、前記出力信号電圧Ｖoutの値を第１の所定の値に維持するため前記ピークツーピーク・パーセント閾値検出器に結合された強制回路と
を備え、
前記ピークツーピーク・パーセント閾値検出器は更に、
信号電圧Ｖsigを受取り、出力に該信号電圧Ｖsigの最高ピークを追跡する信号電圧ＰＤＡＣを生成するため、前記磁界／電圧トランスデューサの出力に結合された入力を有する第１の追跡回路と、信号電圧Ｖsigを受取り、該信号電圧Ｖsigの最低ピークを追跡する電圧ＮＤＡＣを出力に生成するため、前記磁界／電圧トランスデューサの出力に結合された入力を有する第２の追跡回路と、
前記信号電圧ＰＤＡＣの初期の始動電圧を前記信号電圧ＮＤＡＣの初期の始動電圧より小さい値にセットする回路と、を含み、前記初期の始動期間が少なくともＰＤＡＣの値がＮＤＡＣの値より大きくなるまで継続する、
磁気物体を検知する近接検出器。
【請求項９】
第１および第２の追跡回路と閾値コンパレータとを含むピークツーピーク・パーセント閾値検出器に信号電圧Ｖsigを与えて、出力信号電圧Ｖoutを生成する磁界／電圧トランスデューサを含む近接検出器を始動する方法において、
ａ）前記第１の追跡回路は信号電圧Ｖsigを受取りその出力ポートに電圧ＰＤＡＣを生成し、信号電圧Ｖsigの最高ピークを追跡する、前記第１の追跡回路の出力値を前記信号電圧Ｖsigの最小の正の予測値より小さい値に設定するステップと、
ｂ）前記第２の追跡回路は信号電圧Ｖsigを受取りその出力ポートに信号電圧ＮＤＡＣを生成し、信号電圧Ｖsigの最低ピークを追跡する、前記第２の追跡回路の出力値を前記信号電圧Ｖsigの最小の負の予測値より大きい値に設定するステップと、
ｃ）前記出力信号電圧Ｖoutの値は、前記ピークツーピーク・パーセント閾値検出器が最小の所定の電圧変化を信号電圧Ｖsigにおいて検出するまで少なくとも維持される、基準電圧を前記閾値コンパレータの入力端子に印加することにより、出力信号電圧Ｖoutを第１の予め定めた値に維持するステップと、
を含む方法。
【請求項１０】
ｄ）周囲の磁界を検知して該磁界に比例する電圧Ｖsigを生成するステップと、
ｅ）信号電圧Ｖsigにおいて最小の所定の電圧変化の検出に応答して、閾値コンパレータの入力端子から基準電圧を取出すステップと、
を更に含む請求項９に記載の方法。
【請求項１１】
基準電圧を前記閾値コンパレータの入力端子に印加することにより、出力信号電圧Ｖoutを第１の予め定めた値に維持する前記ステップは、
基準電圧と前記閾値コンパレータの入力端子との間に結合された第１の抵抗を導通状態と非導通状態の第１の状態へバイアスするステップを含む請求項１０に記載の方法。
【請求項１２】
前記閾値コンパレータの入力端子から基準電圧を取出す前記ステップは、
第１のトランジスタを導通状態と非導通状態の第２の状態へバイアスするステップを含む請求項１１に記載の方法。
【請求項１３】
ａ）出力ポートに信号を生成する磁界／電圧トランスデューサと、
ｂ）前記磁界／電圧トランスデューサの出力ポートに結合された入力ポートを有し、出力ポートを有する、磁界に比例する信号電圧Ｖsigの振幅を制御する自動利得制御回路と、
ｃ）信号電圧Ｖsigを受取り出力信号電圧Ｖoutを与えるため、前記自動利得制御回路の出力ポートに結合された入力ポートを有するピークツーピーク・パーセント閾値検出器と、
ｄ）前記自動利得制御回路が信号電圧Ｖsigの振幅を制御する時、前記信号電圧Ｖsigの正または負の変動の一方が所定の閾値電圧に達する前に、前記ピークツーピーク・パーセント閾値検出器が切換わることを阻止するため、出力信号電圧Ｖoutの値を第１の予め定めた値に維持するために前記自動利得制御回路と前記ピークツーピーク・パーセント閾値検出器とに結合された回路と、
を備える、磁気物体を検知する近接検出器。
【請求項１４】
前記ピークツーピーク・パーセント閾値検出器が更に、
信号電圧Ｖsigを受取りその出力ポートに該信号電圧Ｖsigの最高ピークを追跡する信号電圧ＰＤＡＣを生成するため、前記磁界／電圧トランスデューサの出力ポートに結合された入力ポートを有する第１の追跡回路と、
信号電圧Ｖsigを受取りその出力ポートに該信号電圧Ｖsigの最低ピークを追跡する電圧ＮＤＡＣに生成するため、前記磁界／電圧トランスデューサの出力ポートに結合された入力ポートを有する第２の追跡回路と、
信号電圧Ｖsigを受取るため前記自動利得制御回路の出力ポートに結合された第１の入力端子を有し、閾値信号電圧ＶＴＨを受取るため結合された第２の入力端子を有する閾値コンパレータと、を含み、
前記自動利得制御回路は、
前記信号電圧Ｖsigの最小の正の予測値より小さい値に前記第１の追跡回路の電圧ＰＤＡＣをリセットし、かつ前記信号電圧Ｖsigの最小の負の予測値より大きい値に前記第２の追跡回路の電圧ＮＤＡＣをリセットするため、リセット信号を生成する前記第１および第２の追跡回路に結合された論理回路を含み、
前記回路は、ピークツーピーク・パーセント閾値検出器が最小の所定の電圧変化を信号電圧Ｖsigにおいて検出するまで、少なくとも出力信号電圧Ｖoutの値を第１の予め定めた値に維持する、
請求項１３に記載の近接検出器。
【請求項１５】
前記ピークツーピーク・パーセント閾値検出器は更に、
前記第１の追跡回路の出力ポートに結合された第１の端子を有し、前記第２の追跡回路の出力に結合された第２の端子を有し、前記閾値検出器の第２の入力端子に結合された第３の端子を有し、閾値信号電圧ＶＴＨを前記第３の端子に与える抵抗分割器を含み、
前記回路は、前記閾値コンパレータの第２の端子に結合される、
請求項１４に記載の近接検出器。
【請求項１６】
前記回路は、前記閾値コンパレータの第２の入力端子に結合された第１の端子と、第１の基準電圧に結合された第２の端子と、制御信号を受取るため結合された制御端子とを有するスイッチ回路を含み、該スイッチ回路が、第１の値を持つ制御信号に応答して、前記閾値コンパレータの第２の入力端子に第１の電圧を与え、そして第２の値を持つ制御信号に応答して、前記閾値コンパレータの第２の入力端子に第２の異なる電圧レベルを与える、請求項１５に記載の近接検出器。
【請求項１７】
前記スイッチ回路は更に、
前記閾値コンパレータの第２の入力端子に結合された第１の端子と、第１の基準電圧に結合された第２の端子と、制御端子とを有する第１のトランジスタと、
前記閾値コンパレータの第２の入力端子に結合された第１の端子と、第２の基準電圧に結合された第２の端子と、制御端子とを有する第２のトランジスタと、
始動信号とリセット信号との１つを受取り、該始動信号とリセット信号の一方に応答して、前記第１および第２のトランジスタの制御端子へ所定の制御信号を与える論理回路と、を含む請求項１６に記載の近接検出器。
【請求項１８】
前記第１のトランジスタが、第１の端子に対応するソース電極と第２の端子に対応するドレーン電極と第３の端子に対応するゲート電極とを有する電界効果トランジスタであり、
前記第３のトランジスタは、第１の端子に対応するソース電極と第２の端子に対応するドレーン電極と第３の端子に対応するゲート電極とを有する電界効果トランジスタであり、
前記第１の基準電圧は正の基準電圧に対応し、
前記第２の基準電圧は接地に対応する、
請求項１７に記載の近接検出器。
【請求項１９】
前記第１の追跡回路は、
（１）前記磁界／電圧トランスデューサの出力ポートに結合された第１の入力ポートを有し、第２の入力ポートを有し、出力ポートを有する第１のコンパレータと、
（２）前記第１のコンパレータの出力ポートに結合された第１の入力ポートと、クロック信号を受取るクロック・ポートと、始動信号を受取る始動ポートと、出力ポートとを有する第１のカウンタと、
（３）前記第１のカウンタの出力ポートに結合された入力ポートを有し、前記第１のコンパレータの第２の入力ポートに結合されて前記第１の追跡回路の出力ポートに対応する出力ポートを有する第１のディジタル／アナログ・コンバータと、を含み、
ｂ）前記第２の追跡回路は、
（１）前記磁界／電圧トランスデューサの出力ポートに結合された第１の入力ポートを有し、第２の入力ポートを有し、出力ポートを有する第２のコンパレータと、
（２）前記第２のコンパレータの出力ポートに結合された第１の入力ポートと、クロック信号を受取るクロック・ポートと、始動信号を受取る始動ポートと、出力ポートとを有する第２のカウンタと、
（３）前記第２のカウンタの出力ポートに結合された入力ポートを有し、前記第２のコンパレータの第２の入力ポートに結合されて前記第２の追跡回路の出力ポートに対応する出力ポートを有する第２のディジタル／アナログ・コンバータと、を含む請求項１８に記載の近接検出器。
【請求項２０】
第１および第２の追跡回路と閾値コンパレータとを含み、出力信号電圧Ｖoutを生成するピークツーピーク・パーセント閾値検出器へ信号電圧Ｖsigを与えて、出力信号電圧Ｖoutを生成する自動利得制御回路に結合された磁界／電圧トランスデューサを含む近接検出器を動作させる方法において、
ａ）前記第１の追跡回路が信号電圧Ｖsigを受取り電圧ＰＤＡＣを出力ポートに生成して、該信号電圧Ｖsigの最高ピークを追跡する、前記第１の追跡回路の出力値を信号電圧Ｖsigの最小の正の予測値より大きい値へ設定するステップと、
ｂ）前記第２の追跡回路が信号電圧Ｖsigを受取りその出力ポートに該信号電圧Ｖsigの最低ピークを追跡する電圧ＮＤＡＣを生成する、前記第２の追跡回路の出力値を信号電圧Ｖsigの最小の負の予測値より大きい値へ設定するステップと、
ｃ）前記ピークツーピーク・パーセント閾値検出器が最小の所定の電圧変化を信号電圧Ｖsigにおいて検知するまで少なくとも値が維持される、基準電圧を閾値コンパレータの入力ポートに印加することにより、出力信号電圧Ｖoutの値第１の予め定めた値に維持するステップと、
を含む方法。
【請求項２１】
ｄ）自動利得制御可能化パルスに応答して、信号電圧Ｖsigの最小の正の予測値より小さい値へ前記第１の追跡回路の電圧ＰＤＡＣをリセットするステップと、
ｅ）自動利得制御可能化パルスに応答して、信号電圧Ｖsigの最小の負の予測値より大きい値へ前記第２の追跡回路の電圧ＮＤＡＣをリセットするステップとを更に含む請求項２０に記載の方法。
【請求項２２】
磁気物体の通過により影響を受ける周囲磁界を検出して、該磁界に比例する電圧Ｖsigを生成するステップと、
閾値コンパレータの内部ヒステリシス電圧に対応する電圧より大きい信号電圧Ｖsigにおける電圧変化を検出するピークツーピーク・パーセント閾値検出器に応答して、前記閾値コンパレータの入力端子から基準電圧を取出すステップと、
を更に含む請求項２１に記載の方法。
【請求項２３】
前記閾値コンパレータの入力端子へ基準電圧を印加することにより、出力信号電圧Ｖoutの値を第１の所定の値に維持する前記ステップは、
第１のトランジスタを導通状態と非導通状態の第１の状態にバイアスするステップを含む請求項２２に記載の方法。
【請求項２４】
前記閾値コンパレータの入力端子から基準電圧を取出す前記ステップは、
第１のトランジスタを導通状態と非導通状態の第２の状態にバイアスするステップを含む請求項２３に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
（関連出願）
本願は、１９９６年１月１７日出願の米国特許出願第０８／５８７，４０５号および１９９６年１月１７日出願の同第０８／５８７，４０６号の一部継続出願である。
本発明は、近接検出器に関し、特に隣接して回転する鉄製歯車の前後の歯エッジあるいは他の磁気物体を検出することが可能である鉄製歯車歯ホール・トランスデューサあるいは磁界／電圧トランスデューサに関し、更にホール／電圧増幅器における自動利得調整特徴を持つホール近接検出器に関する。
【０００２】
【従来の技術】
本文に用いられる用語「磁気物体」は、周囲の磁界を変化させようとする低磁気抵抗を持つ磁化物体、強磁性体および他の物体に適用する。
１９９５年８月１５日発行の米国特許第５，４４２，２８３号には、隣接する回転歯車歯の立上がりおよび立下がりエッジを検出することが可能であるホール／電圧勾配付勢型近接検出器が記載されている。かかる近接検出器形式の検出器は、磁石の磁極に取付けられた集積回路ホール検出器を含み、かつ（例えば、通過する歯の接近と対応する）ホール電圧の勾配を追跡して、（例えば、２つの歯間の谷間の接近と対応する）反対方向の後続するホール／電圧勾配の開始を示す出力信号を生じる前に次のピーク電圧を暫時保持するための回路を含む。ホール電圧保持回路は、パルス出力信号を提供するコンパレータの誤ったトリッピングを防止するため、コンデンサからあるいはコンデンサに対して電荷を制御可能に漏洩させるコンデンサ／回路手段を含んでいる。
【０００３】
コンデンサの保持電圧は、こうして、歯車歯の速度が低くなるに伴い精度保持の喪失の増加を招く垂下を生じ、従って、検出器は、正確な検出が可能な最小歯速度を有する。
従来技術の大半の近接検出器は、通過物体の接近および近在を示す高い２進出力電圧を生じ、かつ物体が検出器から遠ざかる時は低い２進出力電圧を生じる。検出器の出力電圧における低から高への遷移は、トランスデューサ電圧が固定された内部閾値電圧基準まで上昇する時を決定するコンパレータによりトリガーされる。あるいはまた、上記の勾配付勢型検出器の場合は、検出器がトリガー電圧のピークがまさに生じた時を決定し、トランスデューサの信号電圧はこのピーク値から所定の増分電圧だけ低下する。
【０００４】
固定閾値電圧を持つ従来技術の近接検出器は、磁気物体の接近を示す出力信号における低から高へ（あるいは、高から低へ）の２進遷移を生じる。実際には、最も近い通過距離（時に、空隙と呼ばれる）は、一定のままではない。
空隙寸法の変動は、トランスデューサ電圧が固定閾値を越えあるいはこれより下がる物体の接近および後退の実際距離における偏移を生じる。この結果、カムおよび歯車歯の如き通過物体の位置検出器としての使用を左右する通過検出精度の不足をもたらすことになる。
検出される通過物体とトランスデューサとの間の空隙の変化は、検出器の機械的および電気的な特性に寄与し得ると共に、特に温度の関数として通過物体の特性に寄与し得る。
結果は、内燃機関の点火ディストリビュータにおける如き厳格な用途に対するかかる検出器の使用を左右するかも知れない検出の不正確さとなる。このような不正確さの主たる原因は、歯車歯（物体）が歯単位の異なる強磁性を呈する時、および（または）歯車歯と検出器の間隔（空隙）における不均等な変化が歯車の偏心により生じる時に、ホール電圧の大きさが変化するということから生じる。また、温度の変化は、空隙の大きさ、およびトランスデューサとトランスデューサ電圧増幅器との感度における変化をもたらす。
【０００５】
ホール電圧のピークを検知すること、あるいは通過物体の接近を表示するため電圧閾値の基準を用いることのいずれで検出が行われようとも、トランスデューサ電圧の中央値における変化が位置検出の精度を低下する。
多くの装置において、近接検出器におけるトランスデューサが主眼とする実効空隙は、数ミリメートル変動し得る。比較的広い空隙時は、ホール・デバイスの如きトランスデューサにより生成されるピークツーピーク信号の振幅は、比較的近い空隙即ち狭い空隙時の同じ信号の振幅より非常に小さい。空隙範囲の大半にわたり実質的に一定のピークツーピーク信号の振幅を持つ電気信号を生じるため、近接検出器は自動利得制御（ＡＧＣ）を用いる。
【０００６】
ＡＧＣの場合、利得は、近接検出器がパワーアップ後に主眼とする各空隙に対して最適化することができる。比較的狭い空隙時には、ＡＧＣは、比較的大きな振幅を持つ磁気信号がトランスデューサにより生成される電気信号のクリッピングその他の歪みを生じる結果とならないことを保証するため、利得を最小化する。比較的広い空隙時には、ＡＧＣは、利得を最大化することにより、比較的小さな振幅を持つ磁気信号から生成される電気信号の処理を可能にする。このように、ＡＧＣを用いることにより、近接検出器は、比較的広範囲の空隙において動作し得る。更にまた、空隙の幅とは無関係の実質的に一定のピークツーピーク信号振幅を持つ電気信号を提供することにより、近接検出器は、全範囲の空隙幅にわたり改善されたタイミング精度を提供する。
【０００７】
【発明が解決しようとする課題】
ピーク検出器は、ゼロまでの速度、更に正確にはゼロに至る速度を検出することができるが、ピークツーピーク・パーセント閾値検出器が概念化された。ピークツーピーク・パーセント閾値検出器は、本文では時に「閾値検出器」または「ゼロ交差モード検出器」と呼ばれる。しかし、ピークツーピーク・パーセント閾値検出器の１つの問題は、始動時に得る最終的なピーク値および底値を持たないピークツーピーク・パーセント閾値検出器により生じる検出器の出力信号の誤りのある不正確なスイッチングにより、近接検出器をピークツーピーク・パーセント閾値検出器モードで始動することは比較的難しいことである。近接検出器がＡＧＣを含むならば、ＡＧＣが付勢される時は常に、同様な状況が生起する。このため、ＡＧＣの使用が空隙におけるタイミング精度を改善しても、ピークツーピークならば、パーセント閾値検出器における任意の時点の利得の調整は比較的難しい。この理由から、ＡＧＣを備えるゼロ速度ホール効果歯車歯近接検出器は、最初はピークツーピーク・パーセント閾値モードでは始動せず、むしろピーク検出器動作モードで始動する。更にまた、以前の検出器においては、ＡＧＣ機能は、近接検出器がピーク検出器モードにある間だけ付勢される。
【０００８】
最初のパワーアップの直後に最初ピーク検出器モードで始動する近接検出器においては、近接検出器は、それぞれトランスデューサ信号の正と負のピークを捕捉する１対のディジタル／アナログ・コンバータ（ＤＡＣ）を有し、各ピークから照合される幾つかの閾値電圧でスイッチ・オンする。このモードで動作する検出器は、以下本文においては、時には単に「ピーク照合検出器」、「ピーク検出器」あるいは「勾配付勢型検出器」と呼ばれる。初期の数サイクル後、例えば１６サイクル後に、近接検出器はピーク検出器モードからピークツーピーク・パーセント閾値検出器モードへ変わる。
【０００９】
初期のピーク検出器モードはＡＧＣを生起させ、このことは、これまでは、あり得る誤った遷移なしにはピークツーピーク・パーセント閾値検出器モードで動作する近接検出器においては一時に１増分生起させることができなかった。また、初期の始動期間が、捕捉されたピークが特定の磁気回路における磁気信号の実際のピークを正確に表わすことを確実にするため必要である。ピークツーピーク・パーセント閾値検出器モードでは、切換え点が空隙の変動における改善されたタイミング精度を生じる信号のピークピーク値と関連するので、ピーク検出器モードからピークツーピーク・パーセント閾値検出器モードへ切換わることは有利である。
従って、最初はピークツーピーク・パーセント閾値モードで始動し得る近接検出器を提供することが望ましい。また、ピークツーピーク・パーセント閾値モードでＡＧＣを利用し得る近接検出器を提供することも望ましい。ＡＧＣが活動状態でピークツーピーク・パーセント閾値検出器モードで始動し得る回路を提供することが更に望ましい。
【００１０】
【課題を解決するための手段】
本発明によれば、磁気物体を検知するための近接検出器は、磁界に比例する信号電圧Ｖsigを出力ポートに生じる磁界／電圧トランスデューサと、信号電圧Ｖsigを受取り出力信号電圧Ｖoutを生じる、入力ポートが前記磁界／電圧トランスデューサの出力ポートに結合されたピークツーピーク・パーセント閾値検出器と、ピークツーピーク・パーセント閾値検出器に結合されて近接検出器の最初の始動間隔で出力信号電圧Ｖoutを第１の所定の値に強制し維持する強制回路とを含んでいる。かかる特定の構成によれば、ピークツーピーク・パーセント閾値検出器動作モードで最初に始動する近接検出器が提供される。従来技術の近接検出器におけるようにピーク・モードからピークツーピーク・パーセント閾値モードへの遷移がないので、タイミング精度に急激な変化がない。
【００１１】
ピークツーピーク・パーセント閾値検出器は、信号電圧Ｖsigの最高ピーク値を追跡する、出力ポートに信号電圧ＰＤＡＣを生成する第１の追跡回路と、信号電圧Ｖsigの最低ピーク値を追跡する、信号電圧ＮＤＡＣを出力ポートに生成する第２の追跡回路とを含んでいる。近接検出器は最初にピークツーピーク・パーセント閾値モードで始動するので、第１の追跡回路により与えられる信号ＰＤＡＣは、信号電圧Ｖsigの最小の正の予期値より低いリセット値に最初セットされ、第２の追跡回路により与えられる信号ＮＤＡＣは、信号電圧Ｖsigの最小の負の予期値より大きいリセット値にセットされる。この手法により、第１および第２の追跡回路は、大きな負または正のオフセット電圧でも信号Ｖsigの正と負のピーク値をそれぞれ捕捉する結果となる。特定の実施の形態では、近接検出器は、３．０ボルト（Ｖ）の調整電源電圧を用い、第１の追跡回路により与えられるＰＤＡＣ信号に対するリセット値は０．５７Ｖとなり、第２の追跡回路により与えられるＮＤＡＣ信号に対するリセット値は２．４３Ｖとなる。
【００１２】
ＰＤＡＣおよびＮＤＡＣのリセット値が上記の如くであり、初期の近接検出器の始動中は、ＮＤＡＣの値はＰＤＡＣの値より大きな正となる。ＮＤＡＣに対するＰＤＡＣのこのような関係（即ち、ＰＤＡＣはＮＤＡＣより小さい）は、ピークツーピーク・パーセント閾値検出器が適正に動作し得る条件ではない。第１および第２の追跡回路がそれぞれ正と負のピーク値をとるので、ＰＤＡＣおよびＮＤＡＣは相互に交差し、１つの瞬間に、ＰＤＡＣの値はＮＤＡＣ値と等しくなる。その結果、ＰＤＡＣおよびＮＤＡＣの値から得られる閾値電圧もまた等しくなる。この時、ピークツーピーク・パーセント閾値検出器の出力信号Ｖoutは通常切換わる。しかし、本発明においては、ピークツーピーク・パーセント閾値検出器に結合された強制回路は、近接検出器の初期の瞬間間隔では、出力信号電圧Ｖoutの値を第１の所定の値に強制して維持する。当該強制回路は、例えば、１つ以上のトランジスタ・スイッチ、論理回路、またはＶsigが所定の量だけ値を変化するまであるいは所定の期間が経過するまで、出力信号電圧Ｖoutを第１の所定の電圧レベルにバイアスその他の方法で強制する電流源から提供される。
【００１３】
本発明の更なる特質によれば、磁気物体を検知するための近接検出器は、出力ポートに磁界に比例する信号を生成する磁界／電圧トランスデューサと、信号電圧Ｖsigの振幅を調整するための自動利得制御回路とを含み、当該自動利得制御回路は、入力ポートが前記磁界／電圧トランスデューサの出力ポートに結合され、出力ポートと、信号電圧Ｖsigの振幅を制御するための自動利得制御回路とを持つ。近接検出器は更に、自動利得制御回路に結合されたピークツーピーク・パーセント閾値検出器と、自動利得制御回路とピークツーピーク・パーセント閾値検出器とに結合された強制回路とを含んでいる。ピークツーピーク・パーセント閾値検出器は、信号電圧Ｖsigを受取り、出力信号電圧Ｖoutを与える。強制回路は、出力信号電圧Ｖoutの値を第１の所定の値に維持して、自動利得制御回路が信号電圧Ｖsigの振幅を調整する時に所定の電圧に達する信号電圧Ｖsigの正または負の変動の１つに先立ちピークツーピーク・パーセント閾値検出器が切換わることを阻止する。このような特定の構成により、自動利得制御（ＡＧＣ）によりピークツーピーク・パーセント閾値検出器モードで動作し得る近接検出器が提供される。
【００１４】
しかし、閾値検出器は、ＡＧＣ機能が付勢され、信号Ｖsigのピークピーク値がＡＧＣにより生じる利得の変化により略々瞬間的に変化する時、先に述べたように動作する。この状態が生じると、ピークツーピーク・パーセント閾値検出器における第１および第２の追跡回路は、正しい各ピーク値を保持せず、信号は，ＡＧＣのゆえにピークツーピーク・パーセント閾値検出器の閾値ともはや交差しない点まで低減し得る。このことは、近接検出器の出力信号Ｖoutに切換えを停止させることになる。近接検出器の出力信号Ｖoutが切換えを停止しなくとも、閾値がもはや実際のピークピーク電気信号に関して正しい場所にないので、タイミング精度は損なうことになる。これは、閾値が第１および第２の追跡回路の出力から生成されるゆえであり、これら回路は、かかる条件下ではもはや磁気信号の実際の正および負のピーク値を表わさない。このような問題を克服するため、ＡＧＣが付勢される時、第１の追跡回路により与えられる信号ＰＤＡＣが信号電圧Ｖsigの最小の正の予期値より低い値にセットされるように、かつ第２の追跡回路により与えられる信号ＮＤＡＣが信号電圧Ｖsigの最小の負の予期値より大きい値にセットされるように、２つの追跡回路がリセットされる。このため、かかるリセット状態では、ＰＤＡＣの値はＮＤＡＣの値より小さい。近接検出器の通常の動作条件ではＰＤＡＣの値がＮＤＡＣの値より大きいので、ＰＤＡＣおよびＮＤＡＣのリセット値は出力信号電圧Ｖoutを不正に切換えさせることになる。従って、第１および第２の追跡回路がリセットされると、ＰＤＡＣおよびＮＤＡＣの値がそれらのリセット値にセットされるので切換わることがないように、信号Ｖoutはその時の２進状態で補強されねばならない。次に、第１および第２の追跡回路は、信号Ｖsigの正および負になる変動の新たなピーク値を再びとらされる。出力信号Ｖoutは、ＰＤＡＣ値およびＮＤＡＣ値が信号Ｖsigのそれぞれの正および負のピーク値を再びとる間、ＰＤＡＣ値が所定の電圧だけＮＤＡＣ値を越えるまで、その時の２進状態に維持される。ＰＤＡＣ値およびＮＤＡＣ値が比較的迅速にＶsigの適切な値を再びとり、これによりリセット条件が近接検出器の性能に最小限の影響で済むことを知るべきである。
【００１５】
近接検出器のその時の２進状態の補強は、出力電圧Ｖoutをその２進状態の所定の状態に強制して維持する強制回路の使用によって行われる。一実施形態においては、この強制回路は、ピークツーピーク・パーセント閾値検出器の閾値コンパレータの入力に結合された１対のスイッチから提供される。これらスイッチは、コンパレータの出力に同期される。スイッチのどれかが、閾値コンパレータの出力のその時の極性に従ってコンパレータに対する基準入力を第１および第２の電圧レベルの１つに強制するように付勢される。別個のコンパレータを用いて、ＰＤＡＣ値がＮＤＡＣ値より大きい所定の電圧となった後、強制回路を解放する。この解放コンパレータは、強制回路が出力信号を所定の電圧に維持する間近接検出器が切換えできないゆえに必要である。このため、解放コンパレータは、ＰＤＡＣ値とＮＤＡＣ値がいったん相互に関連する所定の値範囲内の値をとると、閾値コンパレータが通常動作に戻ることを許容する。
【００１６】
本発明の更に他の特質によれば、通過する磁気物体の近接検出器は、周囲磁界を検知して、磁気に直接関連する大きさを持つ電圧ＶHを生成するための磁界／電圧トランスデューサを含んでいる。ディジタル的に利得制御される増幅器が、ＶHを増幅するためトランスデューサに接続されている。目標電圧ＶTGを生成するＤＣ電圧源が提供され、コンパレータ手段が、ＶsigがＶTGを越えるごとに１つの２進レベルから他の２進レベルへ変化する２進信号Ｖtoobigを生成するため、入力が増幅器の出力とＤＣ基準電圧とに接続されている。
【００１７】
Ｖsigにおける１つの極性の変動を検知してカウントするため、かつ２進カウント出力信号を生成するため、回路手段が増幅器の出力に接続されている。当該回路手段の出力は増幅器に接続されており、この回路装置はＶsigにおけるカウントされた各変動に対して付加的に、Ｖsigにおけるピーク値を目標値ＴTGより僅かに低くさせる方向にトランスデューサ利得を増分的に変化させる。当該近接検出器はまた、Ｖsigにおける１つの極性の変動が所定の点に達するごとに、１つの極性の遷移を有する近接検出器の出力電圧Ｖoutを生成するため増幅器の出力に接続された回路手段を含んでいる。
【００１８】
本発明の更に他の特質によれば、通過する磁気物体の検出のための接近検出方法は、周囲磁気を検知して磁界と直接関連する大きさを持つ電圧ＶHを生成することにより開始する。電圧ＶHは、増幅された信号Ｖsigを生成するためディジタル的に利得制御される増幅器において増幅される。以降のステップは、Ｖsigにおける少なくとも１つの極性の変動の振幅を所定の目標値に比較し、Ｖsigが目標値を越える時１つの２進レベルから別の２進レベルへ変化するディジタル信号を生成し、当該ディジタル信号をディジタル的に利得制御される増幅器に印加し、Ｖsigにおけるピーク値を所定の目標値より僅かに低くさせる方向にディジタル的に利得制御される増幅器の利得を変化させることを含んでいる。最後に、Ｖsigにおける１つの極性の変動が所定の点に達するごとに１つの極性の遷移を持つ２進近接検出器出力電圧Ｖoutが生成される。
【００１９】
出力電圧Ｖoutの生成は、米国特許出願第０８／５８７，４０５号「ゼロまでの速度における通過磁気物体の検出およびそのための回路（ＤＥＴＥＣＴＩＯＮ出力フィルタ  ＰＡＳＳＩＮＧ  ＭＡＧＮＥＴＩＣ  ＡＲＴＩＣＬＥＳ  ＡＴＳＰＥＥＤＳ  ＤＯＷＮ  ＴＯ  ＺＥＲＯ  ＡＮＤ  ＣＩＲＣＵＩＴ  ＴＨＥＲＥＦＯＲ）」および前掲の米国特許第５，４４２，２８３号に記載された如き勾配付勢型接近検出方法によって行われることが望ましい。
【００２０】
Ｖsigにおける少なくとも１つの極性の変動の大きさの比較と、ディジタル的に利得制御される増幅器の利得を増分的に変化させるためのディジタル信号の生成とは、初期の所定の１つの間隔のみに対するものである。利得における増分的な各変化は、利得変化の固定された所定の増分であることが望ましい。少なくとも１つの極性の変動をカウントして、このカウントが所定の数に達する時１つの初期の所定の間隔を終了するステップが付加されることがある。
【００２１】
通過する磁気物体の検出方法は、周囲磁界を検知して、この磁界に比例する電圧Ｖsigを生成し、アナログ信号Ｖsigの正の勾配部分のみをディジタル信号ＶPcountに変換し、程度ＶPcountを正のＶsig追跡アナログ信号ＶDAC-Pに変換し、Ｖsigにおける各ピークの正の変動におけるＶPcountを保持し、Ｖsigにおける各正のピークがＶDAC-Pより所定の大きさだけ下がった後の時点ｔppkにおいて、通過磁気物体の接近方向を示す１つの検出器パルス（Ｖpcomp）を生成することを含んでいる。望ましい方法は更に、アナログ信号Ｖsigの負の勾配部分のみをディジタル信号ＶNcountに変換し、ディジタル信号ＶNcountを負の追跡アナログ信号ＶDAC-Nに変換し、Ｖsigにおける負の各変動におけるＶNcountを保持し、Ｖsigにおける負の各ピークが所定の量だけＶDAC-Nより高くなった後の時点ｔnpkに、通過磁気物体の離反方向を示す別の検出器パルス（Ｖncomp）を生成することを含んでいる。
【００２２】
当該方法は更に、時点ｔppkにおいてディジタル信号ＶNcountの負のＶsig追跡アナログ信号ＶDAC-Nへの変換を開始し、時点ｔnpkにおいてアナログ信号Ｖsigの正の勾配部分のみのディジタル信号Ｖpcompへの変換を開始することを可能にすることを含むことができる。
当該方法はまた、時点ｔppkにおいて１つの２進レベルに変化しかつ時点ｔnpkにおいて１つの２進レベルから別の２進レベルへ変化する２進出力信号を生成することを含み、その結果、磁界比例信号Ｖsigが正の勾配を持つ時は２進出力信号が１つのレベルにあり、かつ磁界比例信号Ｖsigが負の勾配を持つ時は他のレベルにある。
【００２３】
本発明はまた、磁界に比例する信号Ｖsigを生成するための磁界／電圧トランスデューサを含む磁気物体の接近センサを包含する。当該トランスデューサは、例えば、ホール電圧増幅器が後置されたホール素子からなる。１つのディジタル信号が１つのトランスデューサ／電圧コンパレータ（ＯＴＶｃｏｍｐ）により生成され、第１の回路分岐がトランスデューサの出力と１つのＯＴＶｃｏｍｐ入力とを直接接続し、第２の回路分岐がトランスデューサ出力とＯＴＶｃｏｍｐの別の入力との間に接続される。
【００２４】
第２の回路分岐は、Ｖsigにおける正のピークの発生時に１つの極性の遷移を持つ２進検出器出力信号を生成するためのものであり、そうするためには、第１の回路分岐を介してトランスデューサ出力に接続される１つの入力を有する１つのシュミット・コンパレータ（ＯＳｃｏｍｐ）からなる正ピーク検出器（ＰＰＤ）を用い、ＯＴＶｃｏｍｐの別の入力に接続された出力を有する１つのディジタル／アナログ・コンバータ（Ｐ−ＤＡＣ）を用い、クロック・パルスのストリームを生成するクロックを用い、１つのＡＮＤゲートを用いる。
【００２５】
１つのカウンタは、クロックの出力に接続されたカウント入力を持ち、１つのＡＮＤゲート入力の一方にＯＴＶｃｏｍｐ出力が接続されことになる１つのＡＮＤゲートを介してＯＴＶｃｏｍｐの出力に接続されるカウント可能化入力を有する。１つのカウンタが、１つの２進レベルにおける可能化信号がカウント可能化入力に現れる時にのみクロック・パルスをカウントする。１つのカウンタは、Ｖsigが正の勾配を持つ時にのみクロック・パルスをカウントする。Ｐ−ＤＡＣは更に、Ｖsigの正の勾配部分を追跡して、ＶsigがＯＳｃｏｍｐの閾値Ｖｈｙｓに等しい量だけ保持された正のピーク電圧から低下する時点ｔppkまでＶsigの以降の正のピーク電圧を保持する。ＯＳｃｏｍｐコンパレータからのパルス出力は、トランスデューサ信号Ｖsigにおける正のパルスのピーク時を示す。リセット信号生成手段は、この生成手段が出力を１つのカウンタを時点ｔppkでリセットするためカウンタのリセット入力に接続した１つのＯＳｃｏｍｐの出力に接続される。
【００２６】
検出回路の更なる展開において、第２の回路分岐は更に、正のピーク検出器（ＰＰＤ）に対してミラー・イメージ回路である負のピーク検出器（ＮＰＤ）を含み、このため、別のトランスデューサ電圧コンパレータ（ＡＴＶｃｏｍｐ）と、Ｎ−ＤＡＣと、別のシュミット・コンパレータ（ＡＳｃｏｍｐ）と、別のＡＮＤゲートとを含む。ＡＳｃｏｍｐ出力は、別のＡＮＤゲートの別の入力に接続されて、別のシュミット・コンパレータ出力にＶsigにおける負のピークｔppkの発生時に１つの極性の遷移を生じる。
【００２７】
ＮＰＤは更に、次の正の勾配部分の初めに１つのカウンタを不動作状態にし、これによりＰ−ＤＡＣの出力ゼロにさせるものである。これは、１つのカウンタが、Ｖsigの次の正の勾配部分において、カウントしＰ−ＤＡＣが前のように電圧Ｖsigを追跡して保持することを許容する。これらの特徴は、ＮＰＤとＰＰＤとの間の共働をもたらし、これによりＶsigの正と負の追跡がＶsigにおける各期間においてＰＰＤで開始するようにＮＰＤによりトリガーされ、あるいはＮＰＤで開始するようにＰＰＤによりトリガーされる。
Ｖsigにおける正と負の勾配のそれぞれの追跡中にクロックに生成される第１および第２のディジタル信号は、ピーク値をカウンタに、従ってＰ−ＤＡＣとＮ−ＤＡＣに無限に保持することを可能にし、従って、過去半世紀の従来技術の近接検出器におけるとは異なって、本発明の近接検出器が磁気物体のゼロまでの速度での通過を検出することを可能にする。
【００２８】
【発明の実施の形態】
図１のホール素子１０は、ホール電圧増幅器１２の入力に接続された出力を有する。ホール素子１０は、磁石（図示せず）の１つの磁極に取付けられ、その結果鉄の物体が接近する時、ホール電圧ＶH、従って増幅されたホール電圧Ｖsigが増加する（あるいは減少する）。物体が後退すると、ＶHおよびＶsigは減少する（あるいは、磁石の磁極に従って増加する）。あるいはまた、それ自体が磁化される磁気物体を検出するため図１の検出回路が使用され、この場合はホール素子は磁石に取付けられる必要はない。
【００２９】
磁気抵抗ブリッジ（図示せず）は、ホール素子に対して代替される。また、出力が差動的にホール電圧増幅器（図示せず）の入力に接続された２個のホール素子が、第２の代替的な磁界／電圧トランスデューサを表わしている。
増幅されたホール電圧Ｖsigは、通過する物体の輪郭を影の図形状に反映する方形波近接検出器の出力電圧信号Ｖoutを生じるため、図１の近接検出器における残りの回路によって操作される。
増幅されたホール電圧Ｖsigは、第１のコンパレータ１４の正の入力に印加され、また第２のコンパレータ１６の負の入力にも印加される。増幅されたホール電圧Ｖsigは更に、他の第１のコンパレータ２４の負の入力と他の第２のコンパレータ２６の正の入力とに印加される。
【００３０】
始点として、カウンタ１７がゼロ・カウントにあるものと仮定して、第１のコンパレータ１４の出力がハイになる時、カウンタ１７はクロック１８からのクロック・パルスをカウント開始する。結果として得るカウントはディジタル／アナログ・コンバータ（ＰＤＡＣ１）２０へ与えられ、このコンバータはゼロからＤＣ電源電圧＋Ｖregの範囲内のどこかに常にある出力アナログ電圧ＶP1を生じる。電力が最初に検出回路に印加されると、論理ブロック（図示せず）がＤＣ電源電圧＋Ｖregのターンオン時間を検知してカウンタをゼロ・カウントにリセットする。
コンパレータ１４は、ヒステリシスを持ち、従ってシュミット・タイプ・コンパレータである。ＤＡＣ２０（ＰＤＡＣ１）の出力は、Ｖsigが電圧ＶP1にコンパレータ１４の小さなヒステリシス閾値電圧を加えたものより大きくなり、次いでコンパレータ１４の出力がハイになるように、コンパレータ１４の負の入力に接続されている。この時Ｖoutがローであるならば、インバータ１９とゲート１５の出力がハイになり、カウンタ１７が可能状態にされてカウントする。Ｖsigが更に正になると、ＶP1は図２に示されるように階段状にＶsigを追跡させられる。階段状ＶP1の増分的な垂直方向の変動はＶreg/2nに等しい。ここで、ｎはＤＡＣのビット数である。増分的な水平軸の時間Δｔ１は、Ｖsigの勾配が減少すると共に増加する。
【００３１】
図２に示されるように、Ｖsigの正のピーク電圧に達すると、カウンタ１７が時間ｔpp1にカウントを停止し、ＶP1が時間ｔppkまでこのピーク値を保持する。時間ｔppkにおいて、図４に示されるように、Ｖsigがコンパレータ１６の閾値に等しい量Ｖｈｙｓだけ保持電圧ＶP1より低くなりコンパレータ１６の出力は僅かにハイになり、Ｖoutがローからハイになるようにフリップフロップ３３をセットする。図１にワン・ショット発生器として示されるパルス延長回路２１、３１は、その入力がそれぞれコンパレータ１６と２６の出力に接続され、その出力はフリップフロップ３３のセット入力とリセット入力とにそれぞれ接続されている。
Ｖoutは遅延回路２９を介してカウンタ１７のリセット入力に印加され、リセット信号ＶPresetがハイである限り時間ｔppkにおけるカウンタ１７におけるカウントをゼロにリセットして保持し（図５）、このためＶP1はこの時点でもゼロ・ボルトに維持する。信号Ｖsigにおけるその後の正のパルスにおいて、ＶP1は再びその後の正のパルスをそのピークに追跡してこの新たなピーク電圧を保持し始める。リセット信号（図６）は、リセット信号ＶNresetがハイである限り、時点ｔppkにおいてリセット・カウンタ２７をインバータ２３を介してリセットし、このカウンタ２７保持する。
【００３２】
図１の近接検出器における下方（Ｎ）回路部分は、先に述べたばかりの上方（Ｐ）部分の構造を実質的に反映する。下方回路部分は、Ｖsigにおける正のパルスに関する上方部分と同じようにＶsigにおける負のパルスを操作する。例えば、図３に示されるように、Ｖsigの負のピーク電圧に達すると、カウンタ２７が時点ｔpp1にカウントを停止し、ＶN1がこのピーク電圧を時点ｔppkまで保持する。時点ｔppkでは、Ｖsigが保持された電圧ＶN1よりコンパレータ２６の閾値に等しい量Ｖｈｙｓだけ低くなり、図４に示されるように、Ｖoutがハイからローになるようにコンパレータ２６の出力はハイとなりフリップフロップ３３をリセットする。
先に述べた図１の近接検出器の部分は、ディジタル・ピーク検出モードで動作する。このような検出器は、本願と同じ譲受人に譲渡され本願と同日付で出願された米国特許出願第０８／５８７，４０５号「ゼロまでの速度における通過磁気物体の検出（ＤＥＴＥＣＴＩＯＮ  ＯＦ  ＰＡＳＳＩＮＧ  ＭＡＧＮＥＴＩＣ  ＡＲＴＩＣＬＥＳ  ＡＴ  ＳＰＥＥＤＳ  ＤＯＷＮ  ＴＯ  ＺＥＲＯ）」の主題である。この出願は、近接検出器回路および動作について更に詳細に記述し、参考のため本文に援用される。
【００３３】
図１における回路の残部は、ホール電圧の自動利得制御回路に対する回路に関するものである。
カウンタ１７および２７からの出力信号もまた、ラッチ４２および５２を介して、ＰＤＡＣ２  ４４およびＮＤＡＣ２  ５４にそれぞれ印加される。Ｐ−ラッチ４２およびＮ−ラッチ５２は、それぞれ信号ＶPlatch（図７）およびワン・ショット４１および５１からのＶNlatch（図８）により可能状態にされる。ワン・ショット発生器４１および５１は、それぞれ信号Ｖoutにおけるローからハイへの遷移とＶoutにおけるハイからローへの遷移とによりトリガーされる（図４）。ＰＤＡＣ２  ４４およびＮＤＡＣ２  ５４からの出力信号ＶP2およびＶN2は、これらが相互およびＶsigに関するものとして図９に示され、Ｖoutは図１０において同じ尺度で描かれている。
【００３４】
ここで繰返し述べると、Ｖsigが負になる時にのみコンパレータ２４および２６の出力がハイになる。このように、Ｖsigが負になる時にのみ、ＡＮＤゲート２５、カウンタ２７、ＮＤＡＣ１  ３０、ラッチ５２、ＮＤＡＣ２  ５４およびバッファ５８の信号における状態の変化が生じる。回路の上方（Ｐ）部分と下方（Ｎ）部分とがクロック１８、リセット遅延回路２９を共用する。図３において、Ｖsigのかかる追跡は、Ｖoutにおけるローからハイへの遷移が生じる時点ｔppkで開始する。
カウンタ１７および２７は加算方向にのみカウントする。ＤＣ基準電圧＋Ｖregおよび地絡は、ＰＤＡＣ１  ２０とＰＤＡＣ２  ４４に対する結線とは逆に、ＮＤＡＣ１  ３０とＮＤＡＣ２  ５４とに接続され、従ってカウンタ２７におけるカウントが増加する時、図３に示されるようにＮＤＡＣ１  ３０の出力ＶNIが減少することに注意すべきである。あるいはまた、カウンタ２７が最大カウントから減算する種類であったならば、ＮＤＡＣｓ  ３０および５４の双方はＰＤＡＣｓ  ２０および４４と同様にＤＣ基準電圧に接続することもできる。カウンタ１７および２７は、最大カウントを越える時カウントの折り返しを防止するオーバーフロー防止特徴を含む種類のものである。
【００３５】
信号ＶP2およびＶN2は、利得１のバッファ段４８、５８を介して、固定利得の差動増幅器６０の２つの入力に印加される。増幅器６０の出力信号ＶppはＶP2とＶN2間の差電圧であり、この差電圧はＶsigのピークツーピーク値と実質的に等しい。Ｖsigが増加すると、図９に示されるようにＶppにより追跡される。
信号Ｖppは、コンパレータ６２の１つの入力に印加される。基準電圧ＶTGは、他のコンパレータ６２の入力へ印加される。ＶppがＶTGを越えると、コンパレータ６２の出力信号Ｖtoogigは高い２進レベルにある。
ホール電圧増幅器１２は、固定利得増幅段６５と、ディジタル／アナログ・コンバータＧ−ＤＡＣ６７、２つの抵抗７１、７３および演算増幅器６９からなるプログラム可能な利得増幅器と、演算増幅器７５、３つの抵抗７７、７９、８１およびスイッチ８３からなる段階的調整可能な利得の増幅器とを含んでいる。
カウンタ８５は、最大カウントに達した後折り返さない加算カウンタであり、Ｇ−ＤＡＣ６７に接続されたカウント出力を有する。信号Ｖoutはインバータ８７により反転され、カウンタ８５は反転信号Ｖoutにおける正の遷移をカウントする。Ｇ−ＤＡＣ６７は、ＤＡＣに対する入力カウントがゼロである時に最大抵抗値を持つディジタル的にプログラム可能な抵抗として内部的に接続される。Ｇ−ＤＡＣ６７の抵抗値と並列である抵抗７１の抵抗値は、演算増幅器６９に対する全内部抵抗をゼロ・カウント時の最大値にセットし、この値が増幅器の利得をその最小値にセットする。
【００３６】
Ｖsigにおける第１の正と負の変動が基準電圧ＶTGより低い信号Ｖppl（図９）を生じる時、信号Ｖtoogigはローとなり（図１１）、反転ＮＯＲゲート８９を介してカウンタ８５を動作可能状態にする。カウンタ８５は、図１２に示されるように、反転信号Ｖoutにおける次の正の遷移時に１カウントだけ加算することにより応答する。これは、図９に示される利得の増加の１回の増分を生じ、ここでＶpplがＶpp2になり、Ｖsigはｔ1からｔ2までの期間において大きさが僅かに増加する。目標基準値ＶTGに達しなかった時、（Ｖppと、Ｖsig）の大きさを目標基準値ＶTGに対してテストして利得を上方に１増分調整するこのプロセスは、Ｖsigのピークツーピークの大きさを目標値ＶTGにセットするのに必要なようにＶsig（およびＶout）において期間だけ継続する。
【００３７】
目標値に達するかこれを越える時、Ｖtoogigがハイになり（図１１）、従って不動作状態になったカウンタ８５は図１２に示されるようにこれ以上カウントせず、増幅器の利得はその後（検出器がターンオフされ再び始動されるまで）（例えば、図９における時間ｔ3とｔ4間）固定されたままである。
しかし、Ｖsigにおける最初の正と負の変動が基準電圧ＶTGより高い信号Ｖppl（図９）を生成する時、信号Ｖtoogigは、反転ＮＯＲゲート８９を反転させフリップフロップ９１のＤ入力をハイに保持することを介してカウンタ８５を不動作状態にするハイとなる。カウンタ９３は、カウンタが反転信号Ｖoutにおける２回（更に一般には、小数回）の正の変動をカウントし、この時インバータ８７の出力がハイとなり、フリップフロップ９１のＤ入力におけるハイを経てフリップフロップのＱ出力に対してクロックするまで信号がローとなる１つの出力を生じる直列カウンタである。
【００３８】
フリップフロップ９１を通るハイの信号のこのようなクロッキングは、非反転信号Ｖout（図１０）がローになる時に生じる。Ｖsigにおける最初の２つの期間後に、スイッチ８３が閉じて、演算増幅器７５および抵抗７７、７９からなる増幅器の利得を低減するフィードバック抵抗８１を接続する。例えば、演算増幅器の利得は係数４だけ低減され、増幅器１２の利得を係数４だけ減じる。
このように、トランスデューサ電圧Ｖsigにおける最初の２つの正のパルスでは、Ｖsigのピークツーピーク電圧（Ｖpp）が目標基準電圧ＶTGに対して大きすぎるかどうかが判定される。もし大きすぎるならば、Ｇ−カウンタが（信号Ｖtoogigにより）動作可能状態にされ、Ｇ−ＤＡＣ６７の抵抗値が直ちに低下し初め、カウント制御可能な利得段の利得は目標値まで上昇し、その後はそのままの状態を保持する。
しかし、トランスデューサ電圧Ｖsigにおける最初の２つの正のパルス（２つの磁気物体の通過に対応する）におけるならば、Ｖsigのピークツーピーク電圧（Ｖpp）が目標基準電圧ＶTGに対して大きすぎることが判定され、次にＶsigにおける２パルス後に、増幅器１２の全利得が係数４だけ減じられ、カウント制御可能な利得段がＶsigのピークピーク値を目標値にする。
【００３９】
カウンタ９３は、折り返しのない種類の直列加算カウンタである。このカウンタは、加算のみカウントし、不動作状態にされ再び付勢されるまではリセットされない。カウンタ９３は、Ｖsig（または、Ｖout）における１６回の変動（パルス）のより大きなカウントにおいてハイになる２番目の直列カウント出力を生じる。１６の出力は、カウント１６に達するまではローである。カウント１６におけるカウンタ９３の×１６出力からのハイの出力信号が、Ｇ−カウンタ８５を不動作状態にして、利得を調整するためにＶsigにおけるどれだけ多くの（例えば、１６の）期間（例えば、Ｖsigおよび（または）Ｖoutにおける負になる変動）がＧ−カウンタ８５によりカウントされるかを制限する。あるいはまた、正になる変動のカウントも同様に有効である。
【００４０】
電源電圧＋Ｖrefのターンオンに続き通過物体の検出を開始するＶsigにおける少数の最初のパルスのみに対する自動利得調整を行う目的は、始動時に諸条件に対する最適なトランスデューサ／電圧増幅器の利得を得ることと、Ｖoutにおいて対応する遷移が生じる接近物体の実際の距離における増分的な偏移を避けるためにその後に一定な利得を維持することである。利得の変化が連続的に生じる時、検出接近距離における頻繁な偏移はＶout遷移にジッタを生じる。
上記の実施の形態において、増幅器１２の利得は（最初の１６個の磁気物体の通過に対応する）Ｖsigにおける最初の１６の期間中に調整され、その後は固定された状態に保持されて、高速の初期の利得調整を行った後はそれ以上の調整は行われない。この特徴は、利得における全ての調整が内燃機関のクランクの始動中にのみ生じる内燃機関の点火系統に使用される近接検出器において特に適している。その後の機関の負荷および運転中は、Ｖsigの振幅における変化の結果として生じる点火タイミングにおける如何なる負荷も避けることが望ましく、このため利得の調整は始動時だけで完了する。
【００４１】
要約すると、２つの物体が通過した後に、信号が大きすぎないかどうかが判定され、もし大きすぎるならば、増幅器１２の利得は大きな係数、即ち当例では係数４だけ減じられる。そして以降の１６個の物体の通過中は、利得はトランスデューサ信号ＶHにおけるピーク振幅の最大値に基いて上方へ調整され、その結果最大のピーク振幅が所定の目標値となる。この目標振幅は、増幅器１２の動的範囲内にあり、正確な検出を強化するため大きな信号Ｖsigに目標値ＶTGのすぐ下のピークを与えると同時に信号のクリッピングを避ける。
【００４２】
図１３における利得制御型近接検出器の第２の実施例によれば、ホール・トランスデューサ１０の出力は固定利得のホール電圧増幅器６５に接続され、この増幅器は更にディジタル／アナログ・コンバータＧ−ＤＡＣ１１２と、２つの抵抗１１３、１１４と、演算増幅器１１５とからなるディジタル的に制御可能な利得段の入力に接続されている。
カウンタ１１８は、近接検出器が始動される時、即ち＋Ｖregがターンオンされる時のみ、論理ブロック１１９により最大カウントにリセットされる減算カウンタである。カウンタ１１８は、カウントがゼロになるあまりない事象後は折り返すことがない。クロック信号Ｖｃｌｋにおける正となる遷移は、更に述べるように、トランスデューサ１０による磁気物体の通過にそれぞれ対応する。
Ｇ−ＤＡＣ１１２は、ＤＡＣに対する入力カウントがゼロである時に最大抵抗値を持つディジタル的にプログラム可能な抵抗として内部的に接続される。抵抗１１３と並列のこのＧ−ＤＡＣ抵抗は、カウンタ１１８が最大カウントにある時、演算増幅器６９に対する全入力抵抗Ｒinをその最高値にセットする。このディジタル的に制御される増幅器の利得は、Ｒ114／Ｒinであり、Ｒinがその最小値にある時の最大カウントでは、増幅器の利得は最大となる。
【００４３】
増幅されたホール電圧Ｖsigは、コンパレータ１３０の１つの入力へ印加され、ＤＣ基準電圧ＶHIはコンパレータ１３０の他の入力に接続される。図１４に示されるようにＶsigにおける正の変動が基準電圧ＶHIに達すると、コンパレータ１３０の出力における信号Ｖbig（図１５）は時点ｔ1にハイになる。このことは、交差接続されたＮＯＲゲート１３１、１３３のラッチのＶｃｌｋ（図１６）をハイにして、カウンタ１１８におけるカウントは１だけ減じる。このようにｔ1において、Ｇ−ＤＡＣ１１２の抵抗値はある増分だけ上昇し、増幅器１１０の利得は対応する増分だけ減じ、時点ｔ1において生じる電圧Ｖsigにおける増分的な低下が生じる。
しかし、図１５に示されるように、ｔ1におけるＶsigにおける増分的な低下はＶsigの振幅をＶHIより下がり、Ｖｂｉｇはほとんど瞬時に低くなる。このため、図１５に示されるように、ｔ1では信号Ｖｂｉｇには狭い高スパイクのみが生じる。信号Ｖｃｌｋは（例えば、５μ秒の遅延の）遅延回路１３４を通過し、ｔ1の５μ秒後に、ＮＯＲゲート１３３に対するリセット入力信号ＶR（図１７）はハイになってＮＯＲゲート・ゲートをリセットする。
【００４４】
増幅器１１０における利得がｔ1において低下するので、Ｖsigはｔ1後はより少なく増幅される。Ｖsigが再びＶHIに達すると、Ｖｂｉｇはハイになる。しかし、ＶRにおけるハイ（図１７）はｔ1まで前記ラッチをリセット状態に保持し、その時Ｖｂｉｇにおけるハイがこのラッチを再びセットして増幅器１１０の利得を２回目に低下させることができる。このような事象のシーケンスは、時点ｔ4にＶsigが基準電圧ＶHIより低い状態を維持するまで反復される。図１４における点線カーブＶnoAGCは、増幅器１１０の利得が一定のままであるならば、即ち自動利得制御がなかったならば生じるＶsigの変動の波形を示している。
【００４５】
図１８において、ｎは時点ｔ1前のカウンタ１１８における利得設定カウントである。連続的なカウント（ｎ−１）ないし（ｎ−５）が減少して、増幅器の利得の連続的な低下をもたらす。トランスデューサ信号ＶHにおける以降の正のピークが同じままであるならば、カウンタ１１８における利得設定カウントは非常に僅かに減少する。従って、近接検出器を付勢した後にＶsigにおける外ならぬ最初の正の変動の出現中にＡＧＣ動作が実質的に終了されることが判る。
このことはまた、ゼロの速度までの通過磁気物体をカウントすると同時に実効的なＡＧＣ動作と、高い検出精度の対応する利点とをＶsigにおける外ならぬ最初の正の変動から得る図１３の検出器の能力を示している。
【００４６】
図１９の検出器は、Ｖsigにおける負になる変動の自動利得制御のためのＡＧＣ回路を付加した図１３の検出器からなっている。図１３の検出器がＶsigの利得を、従って正と負のピークの振幅を制御することを考慮すれば、かつ磁界／電圧トランスデューサがＶHに非同期波形を生じることが一般的でないことを考慮すれば、ＡＧＣがＶsigのみにおける正のピークに基く図１３の検出器では負のピークがクリップされることがあり得ることが判る。
【００４７】
当該ＡＧＣ回路は、図１９において、負のピーク・コンパレータ１４０と、新たな固定ＤＣ基準電圧発生器ＶLOと、交差結合されたＮＯＲゲート１４１、１４３の別のラッチと、別の遅延回路１４４とを更に含むように拡張されている。
これら付加的な構成要素は、Ｖsigにおける負になる変動に照合される利得調整の相補的処理を行う。付加されたＮＯＲゲート１４７は、入力が２つの交差結合ラッチの出力に接続され、減算カウンタ１１８の入力へ印加される複合クロック信号Ｖｃｌｋを生じる。ここでＶsigにおける最初の正の変動がＶHIより大きければ、利得は下方調整される。その後のＶsigの負になる変動がまだＶLOより小さければ、利得は、Ｖsigにおける両極性のピークがＶLOからＶHIの範囲内にあるように下方調整され、いずれの極値のＶHにおける非同期波形が図１９のＡＧＣ回路により増幅器の動的動作範囲内に迅速に置かれる。
【００４８】
図１、図１３および図１９におけるＤＡＣ６７および１１２は、実質的にディジタル的に制御可能な抵抗として働き、図２０に示される如く接続された周知の２Ｒ／ＲタイプのＤＡＣを用いることができる。図２０の上部に示された３つの抵抗の各々は抵抗値Ｒを持つが、他の４つの抵抗は２Ｒの抵抗値を持つ。ＤＡＣ６７の対応する外部リード線は、図２０の全体回路と図２１のブロックで示されたＤＡＣ６７との両方に示される。
【００４９】
リード線１６２および１６４はそれぞれ第１のホール電圧増幅器６５の出力と演算増幅器６９の入力とに接続されるが、リード線１６１は接地されている。４つのスイッチ１５１、１５２、１５３および１５４は、利得カウンタ（例えば、８５）から４桁のカウント信号Ｄ0、Ｄ1、Ｄ2およびＤ3が接続される電子的スイッチを表わす。スイッチ１５１、１５２、１５３および１５４は、入力カウント信号における全ての４桁がハイでありリード線１６２、１６４間の抵抗が最小値である位置に示されている。並列抵抗１１３は必須ではない。抵抗１１３は、演算増幅器の入力における並列結合の最小抵抗値を低下させるが、より重要なことは最大の演算増幅器の入力抵抗値、即ち最大Ｒinを減じることである。
接地されると、Ｇ−ＤＡＣはディジタル的に制御可能な分圧器となり、端子１６１と１６２間の抵抗値がホール電圧増幅器６５の出力インピーダンスよりはるかに大きくなるようにＲが充分に大きい時、導体１６２と１６４間の実効抵抗値は実質的にＧ−ＤＡＣ６７に対するディジタル・カウントの線形関数となる。このため、増幅器の利得はカウントの線形関数である。
【００５０】
本発明の近接検出器における多くの変動は明らかであり、その一部は下記の如くである。
図１の近接検出器によるＶsigの正の勾配部分のＶP1による追跡中、コンパレータ１４、クロック１８、カウンタ１７およびＰＤＡＣ１  ２０が一緒にディジタル信号、即ちＶsigを追跡中であるカウンタ１７の出力におけるディジタル・カウント信号の発生器として働くことが認識される。このようなディジタル信号発生器は、アナログ信号Ｖsigのディジタイザであり、あるいはアナログ／ディジタル・コンバータである。同様にＶN1による追跡中は、コンパレータ２４、クロック１８、カウンタ２７、およびＮＤＡＣ１  ３０が一緒に、ディジタル信号、即ちＶsigの負になる部分を追跡するカウンタ２７の出力におけるディジタル・カウント信号を生じるアナログ／ディジタル・コンバータとして働く。これらのことは、図１３にも同様に妥当する。本発明の近接検出器においては、ディジタル／アナログ・コンバータは同図に示された以外の回路手段により形成することができる。
例えば、Ｇ−ＤＡＣ６７、１１２の使用に基くディジタル制御可能な利得の増幅器は、代替的に、Ｇ−ＤＡＣの代わりに各々が抵抗と２進信号制御可能なスイッチとを含む並列接続された分岐回路のグループが置換する従来技術のディジタル制御可能な利得の増幅器に基くこともできる。
【００５１】
（加算カウンタ１７、２７の代わりに）それぞれコンパレータ１４、２４からのハイの２進信号に応答して加減算カウントを行うただ１つの加減算カウンタを用いることが更に可能である。この場合、コンパレータ１６、２６の正と負の入力にそれぞれ出力が接続された、ただ１つのＤＡＣ、例えばＰＤＡＣ１  ２０を用いることができる。信号Ｖtoobigを生成するための図１における回路部分は、加減算カウンタ出力を両方のラッチ４２、５２に接続し、例えばラッチ可能化信号として信号Ｖoutを用いて、これらラッチをそれぞれ加算カウントおよび減算カウント中に動作可能状態にすることにより修正される。
【００５２】
先に述べたように、Ｖsigにおける最初のパルスの一部のみに対して自動利得調整を行う目的は、Ｖoutにおける対応する遷移が生じる接近物体の実際距離における増分的な偏移を避けることである。点火ディストリビュータの如き用途においては、機関の点火のタイミングは、機関の出力伝達における小さいがやっかいな飛越しを生じる傾向がある。しかし、検出精度が無視する考慮である時、利得における例えば毎分ごとあるいは所定の数の通過した検出物体などの頻繁でない再調整を可能にするためカウンタ９３（図１）またはカウンタ１１８（図１３）を周期的リセットすることは容易に可能である。
【００５３】
無論、連続的な利得調整は別の選択であり、例えば、ＮＯＲゲート８９を除去しカウンタ８５の可能化入力にＶtoobig信号を直接接続することにより、図１の検出器において行われる。
ホール増幅器出力電圧Ｖsigは、ホール素子を含んでいる磁界／電圧トランスデューサ出力と見なすことができる。上記のＡＧＣは、トランスデューサの一部と見なされるディジタル的に制御されるホール増幅器の利得を制御することによって行われる。あるいはまた、例えば、ホール素子を励起するため用いられるディジタル的に制御される電圧調整器を用いることにより、複合トランスデューサのＡＧＣを行うためのホール素子における励起電流をディジタル的に制御することは可能である。
【００５４】
コンピュータ生成モデルを通じて、前掲の同時に出願した米国特許出願第０８／５８７，４０５号「ゼロまでの速度で通過する磁気物体の検出（ＤＥＴＥＣＴＩＯＮ  ＯＦ  ＰＡＳＳＩＮＧ  ＭＡＧＮＥＴＩＣ  ＡＲＴＩＣＬＥＳ  ＡＴ  ＳＰＥＥＤＳ  ＤＯＷＮ  に対して  ＺＥＲＯ）」に記載される種類の近接検出器を米国特許出願第０８／５８７，４０７号「磁界の変化する大きさに検出閾値を周期的に適用する間の通過磁気物体の検出（ＤＥＴＥＣＴＩＯＮ  ＯＦ  ＰＡＳＳＩＮＧ  ＭＡＧＮＥＴＩＣ  ＡＲＴＩＣＬＥＳ  ＷＨＩＬＥ  ＰＥＲＩＯＤＩＣＡＬＬＹ  ＡＤＡＰＴＩＮＧ  ＤＥＴＥＣＴＩＯＮ  ＴＨＲＥＳＨＯＬＤＳＴＯ  ＣＨＡＮＧＩＮＧ  ＡＭＰＬＩＴＵＤＥＳ  ＯＦ  ＴＨＥ  ＭＡＧＮＥＴＩＣ  ＦＩＥＬＤ）」に記載された種類の近接検出器と有効に融合できることが判った。
これら２つの種類の近接検出器を「勾配付勢型」近接検出器および「閾値」近接検出器と分類すると、勾配付勢型検出器は、コンピュータ・モデリング・シミュレーションにおいて閾値検出器と有効に融合された。当モデルにおいて、融合された検出器は、始動後短い初期期間は勾配付勢モードで動作状態となり、その後自動的に閾値検出モードになった。
更に、本発明の主題でありゼロまでの速度の動作が可能である自動利得制御の特徴は、利得およびＶsigのレベルを初めだけ設定するための勾配付勢型検出器と組み込まれた。その後、自動利得制御は、磁気物体の接近および離反の検出距離におけるジッタおよび不安定性を生じる傾向がある他の階段関数の利得偏移を避けるため遮断された。本発明の自動利得制御の方法は、非常な低速における迅速な利得調整およびその減衰しない検出効率のゆえに、融合された近接検出器におけるかかる初期の使用に特に適合する。
【００５５】
次に図２２において、ホール素子１９０は電流ＩHにより励起され、出力がホール電圧増幅器１９２の入力に接続されている。ホール素子１９０は、磁石１９１の１つの極性に取付けられ、その結果鉄の物体が接近する時、ホール電圧ＶHおよび増幅されたホール電圧Ｖsigが増加（あるいは、減少）し、物体が後退する時は、ＶHおよびＶsigは減少（あるいは、磁極の極性に従って増加）する。あるいはまた、図２２のセンサ回路は、それ自体が磁化される磁気物体を検出するために用いられ、この場合ホール素子は磁石、例えば磁石１９１に隣接して取付けられる必要はない。
【００５６】
磁気抵抗ブリッジ（図示せず）をホール素子に代替することもできる。そして、出力がホール電圧増幅器（図示せず）の入力に差動的に接続された２個のホール素子が、第２の代替的な磁界／電圧トランスデューサを表わす。
増幅されたホール電圧Ｖsigは、図２２の近接検出器における残りの回路により、通過する物体の特性を反映する特性を持つ出力論理信号Ｖoutを生じるように操作される。これは、部分的には、Ｖsigの正になる部分を追跡して、次の正のピークを検出することにより達成され、その機能は図２２における回路の上部により実現される。回路のこのような上部とその機能については、最初に述べる。
【００５７】
増幅されたホール電圧Ｖsigは、ＡＮＤゲート１９５を介して第１のコンパレータ１９４の負の入力へ印加され、また第２のコンパレータ１９６の負の入力へも印加される。第１のコンパレータ１９４の出力がハイになると、Ｐ−カウンタ１９７がクロック１９８からのクロック・パルスをカウントし始める。結果として得るカウント信号ＶPcountは、ゼロから印加されるＤＣ電圧＋Ｖregまでの範囲内にある出力アナログ電圧ＶDAC-Pを生じるディジタル／アナログ・コンバータ（ＤＡＣ）２００へ与えられる。このため、任意の瞬間に、ＶDAC-Pの大きさは印加されるカウント信号の直線関数である。
電力が最初に検出回路へ印加されると、論理ブロック２２２が、ＤＣ電源電圧＋Ｖregのターンオンの時間を検知し、このカウンタを始動時のゼロ・カウントにリセットする。
【００５８】
コンパレータ１９４は、小さなヒステリシスを持ち、従ってシュミット・タイプのコンパレータである。ＤＡＣ２００の出力は、Ｖsigが電圧ＶDAC-Pにシュミット・コンパレータ１９４の小さなヒステリシス閾値電圧を加えたものより大きい時は常に、コンパレータ１９４の出力がハイとなり、Ｐ−カウンタ１９７が動作可能状態にされてカウントするように、コンパレータ１９４の負の入力に接続される。Ｖsigが更に正になる時は、図２３に示されるように、ＶDAC-Pが階段状にＶsigを追跡させられる。階段状ＶDAC-Pの増分的な垂直方向の変動τは、増分的な水平軸の時間Δｔ１がＶsigの勾配が減少するに伴い増加する間、ＤＡＣの（ミリボルト単位の）最下位ビットに等しい。シュミット・コンパレータ１９４、２２４のヒステリシス閾値は、ＶDAC-PおよびＶDAC-Nにおける増分的な変動より小さく、従ってこれらの変動の大きさに何の影響も持たない。
【００５９】
Ｖsigのピーク電圧に達すると、Ｐ−カウンタ１９７はカウントを停止、ＶDAC-Pが時間ｔppkまでこのピーク電圧Ｖｐｋを保持する。時間ｔppkにおいて、Ｖsigは、第２のシュミット・タイプ・コンパレータ１９６の閾値電圧Ｖｈｙｓに等しい量だけピーク保持電圧より低く低下する。時間ｔppkにおいて、第２のコンパレータ１９６の出力ＶPcompが図２４におけるように僅かにハイになり、フリップフロップ２３３のＱ出力を図２５に示されるようにハイにさせるようフリップフロップ２３３をセットする。
フリップフロップ２３３のＱ出力は、論理ブロック２２２を介してＰ−カウンタ１９７のリセット入力に接続される。論理ブロック２２２は、信号Ｖoutにおけるローからハイへの遷移の発生時にのみ、カウンタ１９７をゼロ・カウントにリセットするリセット・パルスを生じる。このことは、ＤＡＣの出力電圧ＶDAC-Pをゼロ・ボルトへ低下させ、これが信号ＶPcompにおけるハイの出力パルスを終了させる。
このコンパレータ出力パルスＶPcompは、非常に狭くなる傾向を有し、より大きな信頼性の論理関数を提供するようパルス幅を増すため、第２のコンパレータ１９６の出力からフリップフロップ２３３の入力までの接続に論理ブロック２２１を用いることが望ましい。
【００６０】
図２６および図２７は、Ｖsigにおける正のピークが連続的な歯車歯の通過に対応し、パルスがＶsigにおける正のピーク電圧の発生の直後（ｔppk）にコンパレータ出力電圧ＶPcompに現れ、かかる連続的な各瞬間に信号Ｖoutがハイになる歯車歯検出用途に従う出力信号Ｖsigの反復的性質を示している。
このような各発生時（ｔppk）に、増幅されたホール電圧Ｖsigの以後の負の勾配部分において不動作状態に保持するためＰ−カウンタ１９７を不動作状態にすることが必要である。これは、フリップフロップ２３３の出力をインバータ１９９を介してＡＮＤゲート１９５の第２の入力に接続することにより行われる。
Ｖsigは、ＶsigとＶDAC-Pとの間の関係の明瞭な図を提供するため広いピークを持つように図２３および図２６に示される。大半の実際的な状況において、検出されるべき磁気物体は、ホール電圧ＶHとＶsigとが図２３および図２６に示される広い丸みのあるピーク信号Ｖsigより更に方形の波形を持つように、１つの形状とホール素子に対する接近経路とを有する。
更に典型的な頭部が平坦なＶsig信号（図示せず）の場合は、例えば通過する歯車歯の後縁部の初めと更に対応するＶsigの後の下降勾配の初めと対応するカウンタのリセット時間ｔppkが増幅されたホール電圧Ｖsigにおけるピークの終りに実質的に生じる。
【００６１】
従来技術の勾配付勢型の検出器においては、通過する磁気物体の早さ即ち速度が低くなるに伴い、固定された時間スケールでは、Ｖsigが（完全に方形ではあり得ないため）保持されたピーク電圧における減衰率がピーク直後のＶsigの勾配に近づく点に対して更に丸みを帯びて現れる。従来技術の検出器においては、このような低速条件は、コンパレータのヒステリシスを越えることができずかつ出力パルスが低速で生成されるコンパレータ入力に差信号をもたらす結果となる。
一方、本発明においては、Ｐ−カウンタ１９７がＤＡＣ２００をしてピーク電圧を不定に保持させるピークにカウントを保持して、２つの信号ＶsigとＶDAC-Pにおける差がＶｈｙｓに達するまで数時間あるいは数日も待機し、これにより通過する物体のゼロまでの速度の検出を可能にする。
先の記述は、増幅されたホール電圧信号Ｖsigの正になる（正の勾配）部分のピークを追跡して保持する近接検出器回路（図２２）の一部に関する。
この記述は、（ａ）Ｐ−カウンタ１９７が不動作状態にされるｔppk後の時間間隔を終了し、（ｂ）Ｖoutを再びハイからローへ変化させるための手段をまだ欠いている。これらの機能は、増幅されたホール電圧信号Ｖsigの負になる（負の勾配）部分をも追跡し保持する図２２の近接検出器のまだ述べていない部分に依存する。
【００６２】
図２２の２重極性において、Ｖsigの負になる部分が追跡されて、更なる構成要素、即ち、第１のコンパレータ２２４、ＡＮＤゲート２２５、Ｎ−カウンタ２２７、ＤＡＣ  ２３０、パルス拡張回路２３１および第２のコンパレータ２２６によって負のピークに保持される。これらの構成要素は、Ｖsigの正になる部分のピークを追跡して保持する先に述べた構成要素、第１のコンパレータ１９４、ＡＮＤゲート１９５、カウンタ１９７、ＤＡＣ２００、パルス拡張回路２２１および第２のコンパレータ１９６をそれぞれ機能的に補完するものである。
第１のコンパレータ２２４の負の入力は、ホール電圧増幅器１９２の出力に接続される。論理ブロック２３２は、信号Ｖoutにおけるハイからローへの遷移の発生時にのみ、Ｎ-−カウンタ２２７をゼロ・カウントにリセットするリセット・パルスを生成する。
【００６３】
図２２の２重のピーク検出用近接検出器の性能は、図２８ないし図３２に示される。図２８において、ＶDAC-PがＶsigの正の勾配部分でＶsigを追跡するように示される。明瞭にするため、増幅されたホール信号Ｖsigは描かない。ＶDAC-Pは、Ｖsigの負の勾配部分においてＶsigを追跡するように示される。
出力信号Ｖout（図３１）は、増幅されたホール電圧Ｖsigが正の勾配を持ち、増幅されたホール電圧Ｖsigが負の勾配を持つ期間中はローである方形波である。
Ｖoutは、このように勾配／極性の識別子であり、Ｖsigの勾配が負でありかつ負のピークにある期間中のみＮ−カウンタ２２７のカウントを可能にするためＡＮＤゲート１９５の入力に直接印加される。一方、Ｖoutは、Ｖsigの勾配が正でありかつ正のピークにある期間中のみＰ−カウンタ１９７のカウント動作を可能にするためインバータ１９９を介してＡＮＤゲート１９５の入力に印加される。第２のコンパレータ２２６の出力信号は、フリップフロップ２３３の設定入力に接続される。
【００６４】
図２２の接近センサは、通過する歯車歯などの特性に対応する特性を持つ方形波出力信号Ｖoutを生成するための能力をもたらす２重極性のピーク検出を行う。実質的に同じ構造と動作を含むピーク検出用近接検出器については、米国特許出願第０８／５８７，４０７号「磁界の変化する大きさに検出閾値を周期的に適応させる間の通過磁気物体の検出（ＤＥＴＥＣＴＩＯＮ  ＯＦ  ＰＡＳＳＩＮＧＭＡＧＮＥＴＩＣ  ＡＲＴＩＣＬＥＳ  ＷＨＩＬＥ  ＰＥＲＩＯＤＩＣＡＬＬＹ  ＡＤＡＰＴＩＮＧ  ＤＥＴＥＣＴＩＯＮ  ＴＨＲＥＳＨＯＬＤＳ  ＴＯ  ＣＨＡＮＧＩＮＧ  ＡＭＰＬＩＴＵＤＥＳ  ＯＦ  ＴＨＥ  ＭＡＧＮＥＴＩＣ  ＦＩＥＬＤ）」とはやや異なる状況で記述される。別の米国特許出願第０８／５８７，４０６号「自動利得制御による通過磁気物体の検出（ＤＥＴＥＣＴＩＯＮ  ＯＦ  ＰＡＳＳＩＮＧ  ＭＡＧＮＥＴＩＣ  ＡＲＴＩＣＬＥＳ  ＷＩＴＨ  ＡＵＴＯＭＡＴＩＣ  ＧＡＩＮ  ＣＯＮＴＲＯＬ）」は、Ｖsigを追跡して保持するためアナログ／ディジタル・コンバータが後置された類似のアナログ／ディジタル・コンバータについて記載する。これら２つの米国特許出願は、同じ譲受人に譲渡され、更なる記述を提供するため参考のため本文に援用される。
【００６５】
次に図３３において、ピークツーピーク・パーセント閾値検出モードで最初は始動することができる磁気物体の近接検出器２５０は、ホール増幅器２５４の入力ポートに差動的に接続された１対のホール素子２５２ａ、２５２ｂを含んでいる。ホール素子２５２ａ、２５２ｂは、差動磁界を図示の如く増幅器２５４の入力ポートに与えられる電気信号に変換する。
当該実施の形態においては、２つのホール素子２５２ａ、２５２ｂが示される。しかし、当業者は、この２つのホール素子２５２ａ、２５２ｂが等しく１つのホール素子で置換できることを理解しよう。あるいは更にまた、ホール素子２５２ａ、２５２ｂは磁気抵抗ブリッジで置換することもできる。
【００６６】
増幅された信号は、増幅器２５４の出力ポートから任意の自動利得制御回路（ＡＧＣ）２５６の第１のポートに結合される。ＡＧＣ２５６の第２の入力ポートは基準信号電圧ＶREFに結合され、ＡＧＣ２５６はその出力ポートに信号電圧Ｖsigを与える。信号電圧Ｖsigの振幅は、ホール素子２５２ａ、２５２ｂにより検出される磁界の強さに従って変化する。
ＡＧＣ回路２５６は、これに与えられる信号を、信号電圧Ｖsigのピークツーピーク信号強さがホール素子２５２ａ、２５２ｂとホール素子により検出される磁気物体との間の空隙の比較的広い範囲にわたり実質的に一定のままであるように、複数の利用可能なＡＧＣアルゴリズムの１つに従って変化する利得で増幅する。ＡＧＣ２５６が近接検出器回路２５０がピークツーピーク・パーセント閾値検出モードでの動作を最初に開始することを可能にするためには必要でないことを知るべきである。
【００６７】
ＡＧＣ２５６は、信号電圧Ｖsigを、第１の対のコンパレータ２６０ａ、２６０ｂの正の入力ポートへ与える。コンパレータ２６０ａ、２６０ｂの出力は、カウンタ回路２６２ａ、２６２ｂのそれぞれに結合される。カウンタ回路２６２ａ、２６２ｂはそれぞれ、クロック信号ＣＬＫと始動信号ＳＴＡＲＴＵＰを受取るように結合される。
コンパレータ２６０ａ、カウント回路２６２ａおよびＤＡＣ２６４ａは、信号電圧Ｖsigを受取りその出力ポートに信号電圧ＰＤＡＣを生じる、信号電圧Ｖsigの最大ピークを追跡する第１の追跡回路を構成する。同様に、コンパレータ２６０ｂ、カウント回路２６２ｂおよびＤＡＣ２６４ｂは、これも信号電圧Ｖsigを受取り信号電圧ＮＤＡＣをその出力ポートに生じる、信号電圧Ｖsigの最小ピークを追跡する第２の追跡回路を構成する。
ＰＤＡＣおよびＮＤＡＣの信号電圧は、第１および第２の追跡回路のそれぞれの出力ポートから基準発生回路２６６に対して結合される。基準発生回路２６６は、ＤＡＣ２６４ａ、２６４ｂの出力ポート間に結合された抵抗分割器を含んでいる。このように、信号電圧ＰＤＡＣおよびＮＤＡＣは、基準発生回路２６６に信号閾値電圧ＴＨＲＥＳＨＰおよびＴＨＲＥＳＨＮを生成するため抵抗分割器に結合されている。
【００６８】
閾値信号電圧ＴＨＲＥＳＨＰおよびＴＨＲＥＳＨＮは、閾値コンパレータ２６８ａ、２６８ｂの各々の各第１の入力に結合される。信号電圧Ｖsigは、コンパレータ２６８ａ、２６８ｂの他の入力に結合される。
閾値コンパレータ２６８ａ、２６８ｂの出力ポートは、強制回路２７０の各入力ポートに結合される。信号ＳＴＡＲＴＵＰおよび信号ＡＧＣ ＲＥＳＥＴの一方に応答して、強制回路２７０は出力信号電圧Ｖoutを所定の値に強制し、近接検出器２５０の最初の始動間隔の間および近接検出器２５０がＡＧＣと係合する時、出力が誤った切換えをすることを防止するため当該出力信号電圧Ｖoutを所定の値に保持する。
【００６９】
基準発生器２６６はまた、コンパレータ２７２の入力に結合される信号Ｖsig ｐｐを生成する。第２の信号電圧ＰＫ  ＲＥＦは、コンパレータ２７２の第２の入力に結合される。コンパレータ２７２の出力は、ＡＧＣが生じるべき時を決定する利得制御論理回路２７４に結合される。
近接検出器２５０は、下記の方法で動作する。最初の始動時に、信号ＳＴＡＲＴＵＰがカウント回路２６２ａ、２６２ｂと強制回路２７０とに与えられる。信号ＳＴＡＲＴＵＰに応答して、カウント回路２６２ａは、ＤＡＣ２６４ａの出力を、例えば負のレール電圧に近いかこれと等しい電圧レベルの如き信号電圧Ｖsigの少なくとも正の予期値より低い値にＤＡＣ２６４ａの出力をセットする。同様に、信号ＳＴＡＲＴＵＰに応答して、カウント回路２６２ｂは、例えば正のレール電圧に近いかこれと等しい電圧レベルの如き信号電圧Ｖsigの少なくとも負の予期値より大きい値にＤＡＣ２６４ｂの出力をセットする。
【００７０】
信号電圧Ｖsigの少なくとも正の予期値より低い値にＤＡＣ２６４ａをセットすることは、信号Ｖsigが比較的大きなオフセット電圧を含む場合でも、信号Ｖsigの正のｐｐをＤＡＣ２６４ａが捕捉することを保証する。同様に、信号電圧Ｖsigの少なくとも負の予期値より大きい値にＤＡＣ２６４ｂをセットすることは、信号Ｖsigが比較的大きなオフセット電圧を含む場合でも、信号Ｖsigの負のｐｐを捕捉することを保証する。
このように、初期の始動中、ＮＤＡＣの値はＰＤＡＣの値より更に正である。第１の追跡回路が正のピークを取得し、第２の追跡回路が負のピークを取得する時、ＰＤＡＣおよびＮＤＡＣの値は相互に一定不変に交差し、一瞬時に、２つのＤＡＣ２６４ａ、２６４ｂからの出力信号電圧ＰＤＡＣ、ＮＤＡＣは等しくなる。閾値電圧ＴＨＲＥＳＨＰ、ＴＨＲＥＳＨＮは、相互に、かつ出力信号電圧ＰＤＡＣ、ＮＤＡＣに等しくなる。
【００７１】
これらの条件下では、出力信号Ｖoutが通常切換わることになる。しかし、強制回路２７０は、ＰＤＡＣの値がＮＤＡＣの値より所定の電圧レベルだけ大きくなるまで、出力信号Ｖoutを所定の電圧レベルに強制して保持する。強制回路２７０は、例えば、Ｖoutが所定の電圧に現れる出力信号経路を結合するスイッチ回路から提供される。あるいはまた、強制回路２７０は、１つ以上の組合わせ論理回路から提供される。あるいは更にまた、強制回路２７０は、ディジタルおよびアナログ・スイッチと組合わせ論理回路の組合わせから提供される。
強制回路２７０に含まれる特定のデバイスの如何に拘わらず、回路２７０は、出力信号電圧ＶoutがＮＤＡＣの値より低い値にリセットされるＰＤＡＣの値のため不適正に切換わることを阻止する。強制回路２７０はまた、ＰＤＡＣの値が所定の値だけＮＤＡＣの値を越えるまで、出力信号電圧の切換わりを阻止して、これによりノイズ、コンパレータの内部ヒステリシスおよび近接検出器２５０に含まれる回路の公差により出力信号電圧の切換わりの機会を最小限に抑える。
【００７２】
ＡＧＣが近接検出器２５０に用いられない場合でさえ、上記条件は最初の始動時に１回は起生する。ＡＧＣが近接検出器において用いられ、ＡＧＣ機能が付勢されるならば、信号のピークツーピーク値は利得における変化により略々瞬時に変化する。このことが生じると、ＤＡＣ２６４ａ、２６４ｂはもはやピークの適正な値を保持せず、信号は、ＡＧＣのために、ピークツーピーク・パーセント閾値検出器の閾値ともはや交差しない点まで低減し得る。このため、回路は単に切換わりを停止することになる。
【００７３】
このような事象が生じなくとも、閾値電圧ＴＨＲＥＳＨＰ、ＴＨＲＥＳＨＮがＰＤＡＣ、ＮＤＡＣから生成されるためこれらはもはや磁気信号の実際の正および負のピークを表わさず、閾値電圧レベルＴＨＲＥＳＨＰ、ＴＨＲＥＳＨＮがもはや実際のピークツーピーク電気信号に関して正しい位置にないため、タイミング精度が損なわれる。
これらの問題を克服するため、ＡＧＣが係合されるごとに、信号ＡＧＣ ＲＥＳＥＴが生成されてカウント回路２６２ａ、２６２ｂへ与えられ、これら回路がＰＤＡＣおよびＮＤＡＣの値が先に述べた如き負と正のレール電圧のそれぞれに近い値へセットされるように、２つのＤＡＣ２６４ａ、２６４ｂをリセットする。近接検出器２５０の通常の動作においては、ＰＤＡＣが信号Ｖsigの正のピーク値を追跡し、ＮＤＡＣが信号Ｖsigの負のピーク値を追跡する。このため、近接検出器２５０の通常の動作条件下では、ＰＤＡＣの値はＮＤＡＣの値を越える。
【００７４】
先に述べたように、ＰＤＡＣおよびＮＤＡＣの値をこれらのリセット値にセットすることにより、ＰＤＡＣの値はＮＤＡＣの値より小さくなる。ＰＤＡＣとＮＤＡＣの相対的な大きさの関係におけるこのような変化は、出力信号電圧Ｖoutに状態を変化させることになる。このため、ＤＡＣ２６４ａ、２６４ｂがリセットされる時、出力信号電圧Ｖoutはその時の２進状態で補強されねばならず、これによりリセットされるＰＤＡＣおよびＮＤＡＣの値のため出力信号電圧Ｖoutの切換わりを阻止する。
ＰＤＡＣ、ＮＤＡＣの値がリセットされた後、追跡回路は、信号Ｖsigの新たな正と負のピークを再び取得する。追跡回路がこの新たなピークを再び取得する間、ＰＤＡＣの値はＮＤＡＣの値より大きくなる。このため、出力信号電圧Ｖoutは、出力信号電圧Ｖoutが、リセット値に近づく間および追跡回路が信号Ｖsigのピーク値を再び取得する間、ＤＡＣ２６４ａ、２６４ｂの出力信号の強さＰＤＡＣ、ＮＤＡＣが相互に交差する時に切換わることのないように、ＰＤＡＣの値がＮＤＡＣの値より大きくなる如き時まで補強され続けなければならない。
【００７５】
この補強は、最小の所定の電圧変化が信号電圧Ｖsigに検出される如き時まで出力信号電圧Ｖoutを所定の値に強制する強制回路２７０によって行われる。最小の所定の電圧は、例えば、閾値コンパレータ２６８ａ、２６８ｂの内部ヒステリシス電圧と関連する電圧より大きい振幅を持つ電圧として与えられる。ＰＤＡＣの値がいったんＮＤＡＣの値より大きくなると、最小の所定の電圧に対応する電圧より大きい信号電圧Ｖsigにおける電圧変化をコンパレータ４２６が検出するのに応答して、強制回路２７０が出力電圧Ｖoutを所定の値に強制することを止め、出力電圧Ｖoutが閾値検出器２６８ａ、２６８ｂに与えられる信号電圧に従って切換えることを許容する。
【００７６】
次に図３４において、磁気物体近接検出器の代替的な実施の形態が示される。この検出器は、図１、図１３および図２２に関して先に述べた如く増幅されたホール電圧を更に与える任意の自動利得制御回路１２にホール電圧を与えるホール素子１０を含んでいる。図３４の検出器は、Ｖsigが閾値電圧を越えるように立上がる時の最初の２進レベルとＶsigが閾値電圧より低くなる時の別の２進レベルで２進方形波出力信号Ｖoutを生じるよう動作する。図３４の実施の形態では、１つの閾値電圧ＶＴＨがヒステリシスを与えられる。
図３４の実施の形態においては、閾値電圧がＶsigのピークツーピーク電圧のある百分比であり、この百分比を電圧Ｖsigの所定の裕度内に維持するように更新される。従って、検出器は、記述的にピークツーピーク・パーセント閾値検出器と呼ぶことができる。図３４の実施の形態においては、Ｖsigが閾値電圧を越える時、ＶＴＨ閾値電圧はＶsigの最初の百分比に対応する最初のレベルにあり、Ｖsigが閾値電圧より小さい（即ち、閾値電圧ＶＴＨがヒステリシスを与えられる）時はＶsigの第２の百分比に対応する第２のレベルにある。
【００７７】
本文に述べた検出器が閾値電圧が電圧Ｖsigの固定された百分比でありあるいはピーク照合される中間的な信号検出器（即ち、勾配付勢型の検出器）の形態であるいはこれを含むように構成されることが当業者に理解され、本発明の範囲内に含まれる。一例として、ピークツーピーク・パーセント閾値検出器は、Ｖsigが所定の量だけ保持された負のピーク変動を越えるように立上がる時は検出器の出力信号Ｖoutが１つの２進レベルとなり、Ｖsigが所定の量だけ保持された正のピーク変動より低くなる時は別の２進レベルとなるようなピーク照合型検出器を含む。
【００７８】
電圧Ｖsigは、第１のコンパレータ３００の負の入力と第２のコンパレータ３０４の正の入力とに印加される。コンパレータ３００、３０４の出力信号は、カウンタ３１４、３３０のＨＯＬＤ入力のそれぞれに結合される。カウンタ３１４、３３０の出力は、入力信号ＨＯＬＤが第１の論理レベルにある時一定に保持され（即ち、カウンタが不動作状態にされ）、入力信号ＨＯＬＤが第２の論理レベルにある時は解放される（即ち、カウンタが動作可能状態にされる）。図示された実施の形態においては、カウンタ３１４、３３０は、入力信号ＨＯＬＤがローである時動作可能状態にされる６ビットのカウンタである。
基準電圧ＶＲＥＧ３Ｖはカウンタ３１４、３３０の入力ＵＰＤＮに印加され、これにより当該特定例では、カウンタ３１４、３３０は１つの方向、例えば増加方向にのみカウントする。当業者は、カウント方向を制御するために制御信号をカウンタ３１４、３３０の入力ＵＰＤＮに与えることができることを無論理解されよう。カウンタ３１４、３３０はそれぞれ、システム・クロック信号ＣＬＫによってクロックされる。
【００７９】
１対のＮＯＲゲート３０８、３１２がそれぞれ、その第１の入力で信号ＳＴＡＲＴＵＰを、またその第２の入力で信号ＰＮＤＡＣ ＲＥＳを受取る。信号ＰＮＤＡＣ ＲＥＳは、図３５に関して以下に述べるＡＧＣ基準発生器２９２によって与えられる。ＮＯＲゲート３０８、３１２の出力は、カウンタ３１４、３３０のポートＲＥＳＥＴのそれぞれに結合される。カウンタ３１４、３３０の出力は、入力信号ＲＥＳＥＴが第１の論理レベルにある時第１の所定の値にセットされる。特に、最初の始動時に、信号ＳＴＡＲＴＵＰはハイの論理レベルを持ち、これによりＮＯＲゲート３０８、３１２をして論理的ロー出力を生じさせ、これによりカウンタ３１４、３３０をして第１の所定の出力値を生じさせる。同様に、ＡＧＣが行われる時、信号ＰＮＤＡＣ ＲＥＳがハイの論理レベルを持ち、これによりＮＯＲゲート３０８、３１２に論理的ローの出力を生じさせ、再びカウンタ３１４、３３０に第１の所定の出力値を生じさせる。
【００８０】
カウンタ３１４の出力は、正のディジタル／アナログ・コンバータ（ＰＤＡＣ）３１８の入力に結合される。ＰＤＡＣ３１８の出力は、以下に述べるように、検出器の閾値電圧ＶＴＨを生成するため用いられる電圧ＰＤＡＣを与える。動作において、電圧ＰＤＡＣは、電圧Ｖsigの正のピーク値におけるある変動に従って変動する。ＰＤＡＣ３１８の解像度は、電圧ＰＤＡＣにおける変化により生じる閾値電圧ＶＴＨにおける変化が実質的に認識できないことを保証するように選定される。図示の実施の形態においては、ＰＤＡＣ３１８の解像度は５０ｍＶである。電圧ＰＤＡＣは、バッファ３２４に結合され、図示のように、コンパレータ３００の正の入力にフィードバックされる。
コンパレータ３００、ＮＯＲゲート３０８、カウンタ３１４、ＰＤＡＣ３１８およびバッファ３２４は、検出回路の「正の部分」を含んでいる。検出器の「負の部分」は、コンパレータ３０４、ＮＯＲゲート３１２、カウンタ３３０、ＮＤＡＣ  ３３４およびバッファ３３６から提供される。特に、コンパレータ３０４の出力は、カウンタ３５０の入力ＨＯＬＤに結合される。カウンタ３３０は更に、クロック信号ＣＬＫとＮＯＲゲート３１２から与えられるリセット信号とに応答する。
【００８１】
カウンタ３３０の出力は、ＰＤＡＣ電圧と共に閾値電圧ＶＴＨを生じるため用いられる電圧ＮＤＡＣを生じる負のディジタル／アナログ・コンバータ（ＮＤＡＣ）３３４の入力に結合される。電圧ＮＤＡＣは、電圧Ｖsigの負のピーク値におけるある変動に従って変動する。ＰＤＡＣ３１８のように、ＮＤＡＣ３３４の解像度は、電圧ＮＤＡＣにおける変化により生じる閾値電圧ＶＴＨにおける変化が実質的に認識できないことを保証するように選定される。図示の実施の形態においては、ＮＤＡＣ３３４の解像度は５０ｍＶである。電圧ＮＤＡＣは、図示のように、バッファ３３６に結合され、コンパレータ３０４の負の入力へ更にフィードバックされる。検出回路の正と負の部分が信号電圧Ｖsigの正と負の変動を追跡する信号ＰＤＡＣ、ＮＤＡＣを与えるので、これらの回路部分もまたそれぞれ第１および第２の追跡回路と呼ばれる。
【００８２】
緩衝されたＰＤＡＣおよびＮＤＡＣの電圧ＰＤＡＣ ＢＵＦおよびＮＤＡＣ ＢＵＦは、電圧Ｖsigとの比較のため抵抗Ｒ３を介して閾値コンパレータ３６０の負の入力に結合される閾値電圧ＶＴＨを生成するために、直列抵抗３４２、３４４、３４６および３４８を含む抵抗分割器３４０に結合されている。コンパレータ３６０は、その出力で、電圧Ｖsigが閾値電圧ＶＴＨを越える時は第１の２進レベル即ち論理レベルにあり、また電圧Ｖsigが閾値電圧ＶＴＨより小さい時は第２の２進レベルにある検出器出力信号Ｖoutを与える。
バッファ３２４の出力もまた、緩衝されたＰＤＡＣ電圧ＰＤＡＣ ＢＵＦを受取り電圧ＰＤＡＣ ＢＵＦより小さい所定の電圧である信号電圧ＰＤＡＣ−ΔＶ１を生じる電圧生成回路３７０の入力に結合されている。信号電圧ＰＤＡＣ−ΔＶ１は、動作については更に以下において詳細に記述する強制回路コントローラ３０６の入力に結合される。
【００８３】
閾値電圧ＶＴＨは、ピークツーピークＶsig電圧の百分比にセットされ、ピークツーピークＶsig電圧の百分比を所定の許容誤差内に維持するように、Ｖsig電圧におけるある変動に従って更新される感度で適合される。明らかになるように、かかる装置は、ＶＴＨ閾値電圧を生成するためＰＤＡＣおよびＮＤＡＣ電圧を用いて、Ｖsigの正と負のピーク値におけるある変動に従ってＰＤＡＣおよびＮＤＡＣ電圧をそれぞれ変動させることによって得られる。
閾値電圧ＶＴＨは、Ｖsigが閾値電圧ＶＴＨを越える時はピークツーピーク電圧Ｖsigの第１の百分比に対応する第１のレベルにＶＴＨがあり、Ｖsigが閾値電圧ＶＴＨより小さい時はピークツーピークＶsig電圧の第２の百分比に対応する第２のレベルにＶＴＨがある感度でヒステリシスが与えられる。即ち、Ｖsigがいったん閾値電圧ＶＴＨの第１のレベルより低くなると、電圧Ｖsigが信号Ｖoutの遷移前に閾値電圧ＶＴＨの第２のより高いレベルを越えねばならないように、閾値電圧ＶＴＨは増加される。図示の実施の形態においては、第１および第２の百分比がピークツーピークＶsig電圧の固定百分比であるが、ピークツーピークＶsig電圧の可変百分比として百分比を与えることは、本発明の範囲内に含まれる。
【００８４】
特に、抵抗３４２、３４８の各々を選択的に「短絡」するために、１対のスイッチ３６６、３６８が設けられる。この目的のため、スイッチ３６６、３６８はそれぞれ抵抗分割器３４０の抵抗３４２、３４８と並列に結合される。コンパレータ３６０からの信号Ｖoutは、図示のように、スイッチ３６６、３６８の制御入力へ印加される信号Ｖoutnotを与えるためインバータ３６４により反転される。スイッチ３６６、３６８の第２の制御入力は、信号Ｖoutに応答する。
強制回路３８０は、図示のように、第１の入力が抵抗Ｒ３を介して抵抗分割器３４０のノードに結合され、第１の出力がコンパレータ３６０の負の入力に結合されている。強制回路３８０は、図示のように、第１の端子が基準電圧Ｖrefに結合され第２の端子が抵抗Ｒ１を介してコンパレータ３６０の負の入力に結合された第１のトランジスタ・スイッチ３８２を含んでいる。トランジスタ３８２の第３の端子即ち制御端子が、強制回路コントローラ３０６から制御信号ＹＡＮＫ ＵＰＮＯＴを受取る。
【００８５】
強制回路３８０はまた、図示のように、ここでは接地に対応する第１の基準電圧に第１の端子が結合され、抵抗Ｒ２を介してコンパレータ３６０の負の入力に第２の端子が結合され、強制回路コントローラ３０６からの制御信号ＹＡＮＫ ＤＯＷＮに第３の端子即ち制御端子が結合された第２のトランジスタ３８４を含んでいる。特定の当該実施の形態においては、トランジスタ３８２、３８４がそれぞれ電界効果トランジスタ（ＦＥＴ）として提供される。特に、トランジスタ３８２はＰ−タイプの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として提供され、トランジスタ３８４はＮ−タイプのＭＯＳＦＥＴとして提供される。
強制回路コントローラ３０６は、これに与えられる入力信号ＰＤＡＣ−ΔＶ１、ＮＤＡＣ ＢＵＦ、ＰＮＤＡＣ ＲＥＳ、ＶoutnotおよびＳＴＡＲＴＵＰに応答して所定の電圧レベルを持つ制御信号ＹＡＮＫ ＵＰＮＯＴ、ＹＡＮＫ ＤＯＷＮを提供する。ローおよびハイの論理レベルをそれぞれ有する制御信号ＹＡＮＫ ＵＰＮＯＴ、ＹＡＮＫ ＤＯＷＮが与えられる時、トランジスタ３８２、３８４はその通電状態で逆にバイアスされ、ハイとローの論理レベルをそれぞれ有する信号ＹＡＮＫ ＵＰＮＯＴ、ＹＡＮＫ ＤＯＷＮが与えられる時、トランジスタ３８２、３８４はその非通電状態でバイアスされる。
【００８６】
動作において、強制回路３８０が不動作状態にされる（即ち、トランジスタ３８２、３８４がそれぞれその非通電状態にバイアスされる）と、抵抗分割回路３４０が、Ｖsigに比較するため抵抗Ｒ３を介してコンパレータ３６０の負の入力端子に結合される閾値電圧ＶＴＨを与える。望ましい実施の形態において、抵抗Ｒ３は、この抵抗Ｒ３が接続される抵抗分割回路３４０のノードにおける抵抗値と比較して比較的高い抵抗値を持つように選択される。このため、Ｒ３に跨がって比較的小さな電圧降下が生じる。コンパレータ３６０の出力は、電圧Ｖsigが閾値電圧ＶＴＨを越える時は第１の２進レベル即ち論理レベルにあり、電圧Ｖsigが閾値電圧ＶＴＨより小さい時には第２の２進レベルにある検出器出力信号Ｖoutを与える。
しかし、強制回路３８０が動作可能状態にされると、トランジスタ３８２、３８４の一方がその各通電状態へバイアスされることにより、コンパレータ３６０の負の入力における信号電圧を２つの所定の値の１つに引き寄せる、即ち強制する。この状態は更に、出力電圧Ｖoutをその２進状態の所定の１つに強制する。このように強制回路３８０が動作可能状態にされると、出力電圧Ｖoutは、強制回路３８０が動作可能状態に止まる限り、所定の値に強制されてこの値に維持される。
【００８７】
図３３に関して先に述べたように、初期の近接検出器の始動時およびＡＧＣ動作中のピークツーピーク・パーセント閾値モードにおける近接検出器の動作は、２つの条件に応答して強制回路が動作可能状態になることを要求する。即ち、強制回路３８０は、初期の始動期間中およびＡＧＣの各動作に応答して動作可能状態にされる。信号Ｖoutをこれら２つの瞬間に特定の値へ強制することにより、出力信号電圧Ｖoutがその正しい２進状態へ強制される。
初期の始動時の動作のため、回路強制回路３８０は、信号電圧Ｖoutを高い状態か低い状態へ強制するのにだけ必要であるので、１つのトランジスタのみを含む必要があることを知るべきである。しかし、ＡＧＣモードでは信号電圧Ｖoutをハイに強制するため時に必要であるが他の時点には信号電圧Ｖoutをローに強制することが必要であるので、スイッチ回路３８０の２つのトランジスタがＡＧＣモードにおける動作をサポートするために要求される。
強制回路３８０は１対のトランジスタを含むように示されるが、強制回路３８０により提供される機能が多数の異なる回路から提供されることが理解されることもまた知るべきである。例えば、コンパレータ３６０をオン／オフするために電流源が用いられる。あるいは更に、組合わせ論理回路をコンパレータ出力に結合するもでき、これにより出力電圧Ｖoutを所定の電圧レベルに強制する。更にまた、回路３８０は、信号電圧Ｖoutを所定の状態に強制するトランジスタ・スイッチではなく、マルチプレクサまたは演算増幅器を含むこともできる。
【００８８】
次に図３５において、ホール素子１０が、図示のように結合された固定利得の増幅段６５と、ディジタル／アナログ・コンバータＧ−ＤＡＣ６７からなるプログラム可能利得増幅器と、演算増幅器６９と、抵抗７３とを含むホール電圧増幅器１２の入力に接続された出力を有する。ホール電圧増幅器１２の動作は、図１に関して先に述べたものと類似している。
ＡＧＣ基準発生器２９２は、更に電圧増幅器１２に結合されるＡＧＣカウンタ２９０に結合されている。ＡＧＣ基準発生器２９２は、クロック信号をＡＧＣカウンタ２９０に提供する。ＡＧＣカウンタ２９０は、ホール素子１０が置かれる空隙と無関係に信号Ｖsigが実質的に一定のピークツーピーク値を持つように、増幅器１２の利得を調整するため信号をＧ−ＤＡＣ６７に与える。
【００８９】
初期の始動時に、信号ＳＴＡＲＴＵＰがＲＳラッチ３９０のリセット入力へ送られ、信号ＳＴＡＲＴＵＰ ＮＯＴは、ローにアサートされるＤフリップフロップ３９６およびカウンタ３９８のリセット入力へ送られる。このように、信号ＳＴＡＲＴＵＰおよびＳＴＡＲＴＵＰ ＮＯＴに応答して、ラッチ３９０、フリップフロップ３９６およびカウンタ３９８がそれぞれその出力ポートに所定の出力信号を与える。この結果、増幅器１２が所定の利得状態に設定される。
同様に、始動信号ＳＴＡＲＴＵＰは、ＡＧＣ基準発生器２９２におけるワン・ショット回路４１６およびＲＳラッチ４１８のリセット入力へ送られる。ワン・ショット回路４１６およびＲＳラッチ４１８の出力は、信号ＰＮＤＡＣ ＲＥＳを強制回路コントローラ回路３０６（図３４）の入力に与えるＡＮＤ論理ゲート４２０の入力に結合される。
【００９０】
ＡＧＣ基準発生器２９２は、図示のように、正と負のポートのそれぞれで出力信号Ｖsigを受取る１対のコンパレータ４０６ａ、４０６ｂを含んでいる。コンパレータ４０６ａ、４０６ｂの第２の入力ポートは、コンパレータ４０６ａ、４０６ｂの第２の入力ポートに信号ＨＩＧＨＲＥＦおよびＬＯＷＲＥＦを生成する抵抗分割器に結合されている。
ＡＧＣモードにおいて、ＡＧＣ基準発生器２９２におけるコンパレータ回路４０６ａ、４０６ｂは、それぞれ基準電圧ＨＩＧＨＲＥＦより大きいかあるいは基準電圧ＬＯＷＲＥＦより小さい信号電圧Ｖsigに応答して信号ＴＯＯ ＢＩＧおよびＴＯＯ ＳＭＡＬＬを与える。ＡＧＣが付勢される如き値を持つ信号電圧Ｖsigに応答して、信号ＴＯＯ ＢＩＧ、ＴＯＯ ＳＭＡＬＬがＮＯＲゲート４１２、４１４を介してワン・ショット４１６に結合される。
ＨＩＧＨＲＥＦの電圧レベルより大きい電圧レベルを持つ信号Ｖsigに応答して、コンパレータ４０６ａがＮＯＲゲート４１２の入力に論理的ハイ信号を与える。このように、ＮＯＲゲート４１２は論理的ロー入力をＮＯＲゲート４１４に与え、カウンタ１２８の信号がまだ到達しなかったならば、ＡＧＣが動作可能状態にされる。ワン・ショット回路４１６が、適切な信号をＡＮＤゲート４２０の入力へ与えることにより、ＡＧＣモードにおける強制回路制御信号パルス（即ち、引き寄せパルス）の持続時間を制御する。
【００９１】
次に図３６において、図３３および図３４に関して先に述べた動作を実施するため強制回路３８０を適正に動作可能状態および不動作状態にするロジックを実現する強制制御回路３０６が示される。特定の組みの論理ゲートが同図に示されるが、コンパレータ出力電圧Ｖoutがハイまたはローのいずれに強制されるか、かつ強制される時を判定する意図された目的に適する同じかあるいは同様な論理機能を実現するため他の論理ゲートまたは回路を使用できることを当業者は理解することに注意すべきである。
強制回路コントローラ３０６は、入力信号を受取り、この信号に応答して、コンパレータ３６０の負の入力を何時およびどの方向にバイアスするかを判定する。コンパレータ入力がハイかローのいずれに強制されるかの決定もまた、出力信号Ｖoutの信号レベルを決定する。当該実施の形態においては、強制回路コントローラ３０６が制御信号ＹＡＮＫ ＵＰＮＯＴ、ＹＡＮＫ ＤＯＷＮをスイッチ３８２、３８４のゲート端子に与えて、これによりこれらスイッチを導通あるいは非導通状態へバイアスし、かつこれによりコンパレータ３６０（図３４）の負の入力をレール電圧の１つに近い基準電圧に結合することにより、出力信号Ｖoutの信号レベルを決定する。
【００９２】
始動時に、信号ＣＮＴ３ ＤＩＳＡＢＬＥは論理的ローの信号レベルを持ち、論理的ハイの信号レベルを持つ信号ＳＴＡＲＴＵＰが与えられる。このため、ＮＯＲゲート４３６の出力は論理的ゼロであり、ＮＡＮＤゲート４３２に対する入力もまた論理的１である。
値ＰＤＡＣ−ΔＶ１は、最初に値ローへセットされ、値ＮＤＡＣ ＢＵＦは正のレール電圧に近い値へセットされ、これによりコンパレータ４２６は論理的１をその出力に与える。この結果、ＮＯＲゲート４２８が論理的ゼロをその出力に与える。信号ＣＮＴ３ ＤＩＳＡＢＬＥもまた論理的ゼロであり、このため、ＮＯＲゲート４３０が論理的１をＮＡＮＤゲート４３２の入力に与える。このように、ＮＡＮＤゲート４３２は、トランジスタ３８２をその導通状態になるようにバイアスする論理的ゼロの値を持つ信号ＹＡＮＫ ＵＰＮＯＴを与えることにより、出力信号Ｖoutを個の場合は論理的ローの値である所定の値に強制する。出力信号Ｖoutが交互にハイの論理値へ強制され得ることを理解すべきである。Ｖoutが強制される特定の値が、特定の用途の要件を満たすように選択される。
【００９３】
ＡＧＣ動作において、コンパレータ４２６は、その負の入力ポートに信号ＰＤＡＣ−ΔＶ１を、またその正の入力ポートに信号ＮＤＡＣ ＢＵＦを受取る。コンパレータ４２６の出力は、ＰＤＡＣ−ΔＶ１の値がＮＤＡＣ ＢＵＦの値を越える時に切換わる。このため、コンパレータ４２６は、信号ＰＤＡＣ ＢＵＦおよびＮＤＡＣ ＢＵＦが所定の電圧レベルにより分けられるまで、強制回路が出力信号電圧Ｖoutを与えることを許容しない。所定の電圧レベルΔＶ１は、誤った切換えが生じないことを保証するように選定される。このような特定の用途において、所定の電圧が１５０ミリボルト（ｍＶ）になるように選定される。
【００９４】
次に図３７において、信号振幅対時間のプロットが示される。このプロットにおいては、初期の電力が生じ、ＰＤＡＣの値が信号電圧Ｖsigの最小の正の予期値より小さい値へ設定され、ＮＤＡＣの値が信号電圧Ｖsigの最小の負の予期値より大きい値へ設定されることが判る。この特定の実施の形態においては、電源電圧は３ボルトであり、信号ＰＤＡＣに対するリセット値は約０．５７ボルトであり、信号ＮＤＡＣに対するリセット値は約２．４３ボルトである。ＰＤＡＣお値はＮＤＡＣの値より小さいので、強制機能即ち引き寄せ機能が動作可能状態になる。
短いリセット期間後に、ＰＤＡＣの値はＶsigの値に達するまで増加し、ＮＤＡＣの値はＶsigの値に達するまで減少する。時間Ａにおいて、ＰＤＡＣの値はＮＤＡＣの値より僅かに大きい。しかし、時間Ａにおいては、ＰＤＡＣの値は、強制回路が不動作状態にさせられるのに要求される量ΔＶ１だけ、ＮＤＡＣの値より大きくない。この特定の実施の形態においては、ＰＤＡＣの値は、１５０ミリボルトの電圧と等しい３ビットだけ、ＮＤＡＣの値より大きくなければならない。このため、時間Ａにおいては、強制回路は依然として動作可能状態にされる。
【００９５】
コンパレータがこのような回路構成において振動しないと共にコンパレータの前の状態を維持するようにするため、コンパレータ入力を所定のレベルに強制することが必要である。ＰＤＡＣがＮＤＡＣより小さい時、スイッチ３６６、３６８は閾値コンパレータ３６０（図３４）により正のヒステリシスを生じる。当該強制回路は、コンパレータをその時の状態に保持するためコンパレータ入力をバイアスすることにより、正フィードバックを遮断する。
信号電圧ＶＴＨは、閾値コンパレータ３６０（図３４）の負の入力に結合される。コンパレータ３６０の負の入力もまた、図３７に示されるように、高低の基準電圧の一方に強制される入力である。ＰＤＡＣの値が所定の電圧レベルより小さくない電圧レベルだけＮＤＡＣの値を越えるまで、スイッチ３８２はその導通状態へバイアスされ、これにより信号電圧ＶＴＨを正のレール電圧に近い電圧へ強制する。このことは、出力信号電圧Ｖoutをローに保持する作用を有する。かかる特定の事例では、出力信号電圧Ｖoutが初期の始動時にローの状態になるように選択されるが、ある用途においては、出力信号電圧Ｖoutを初期の始動時にハイの状態に強制することが望ましい。
【００９６】
ピークツーピーク信号がいったん所定の電圧ΔＶ１より大きくなると、強制回路が不動作状態にされ、信号電圧ＶＴＨは信号ＰＤＡＣ ＢＵＦとＮＤＡＣ ＢＵＦ間の差の３５％である。信号電圧Ｖsigが所定の閾値電圧より大きいだけ閾値電圧ＶＴＨより大きいので、閾値コンパレータ３６０は時間Ｂにおいて切換わる。
信号電圧Ｖsigの振幅は、閾値ＨＩＧＨＲＥＦに達するまで増加し、このため期間ＴAGCにおいて最初のＡＧＣサイクルをトリガーする。ＡＧＣに入る時コンパレータ出力がハイであるので、トランジスタ３８２はその非導通状態にバイアスされ、トランジスタ３８４はコンパレータをその時の状態に保持するその導通状態へバイアスされる。図３７において、信号電圧ＶＴＨが負のレール電圧に近い電圧へ強制されて、ＰＤＡＣの値（即ち、ＰＤＡＣ ＢＵＦ）が当例では１５０ｍＶに等しい所定の電圧レベルだけＮＤＡＣの値（即ち、ＮＤＡＣ ＢＵＦ）より大きくなるまで保持される。
ＰＤＡＣとＮＤＡＣとの間の差が１５０ｍＶの所定の電圧より小さいので、時間Ｃまで下方引き寄せが動作可能状態に維持される。ＰＤＡＣはその最小リセット値へリセットされ、ＮＤＡＣはその最大リセット値へリセットされ、従ってＰＤＡＣおよびＮＤＡＣは再び信号Ｖsigを追跡することが許容される。図３７において明瞭に判るように、時間Ｔ1、Ｔ2、Ｔ3、Ｔ4におけるＰＤＡＣのリセットにより、ＡＧＣの４サイクルが生じる。時間Ｔ4後に、信号Ｖsigは正のピークに達し、ＰＤＡＣ、ＮＤＡＣが再び信号Ｖsigを追跡し始める。ＮＤＡＣの値が所定の電圧だけＰＤＡＣの値より小さくなるような値にＮＤＡＣがいったん達すると、強制回路が時間Ｃに示されるように不動作状態になる。このことは、コンパレータが正常に切換わることを可能にし、この時信号電圧ＶＴＨが信号Ｖsigより大きいので、（時間Ｃに）コンパレータ出力はローに切換わる。
【００９７】
本発明の望ましい実施の形態について記述したが、当業者には、本発明の概念を組み込んだ他の実施の形態を用いることができることが明らかであろう。従って、これらの実施の形態は開示された実施の形態に限定されるべきでなく、むしろ頭書の特許請求の範囲によってのみ限定されるべきと思われる。本文に引用された全ての文献は、その全体において参考のため本文に援用される。
【図面の簡単な説明】
【図１】本発明の第１の磁気物体近接検出器を示すブロック図である。
【図２】ＰＤＡＣ１からの出力電圧信号ＶP1の波形に重ね合わされた４つの磁気物体の通過中のホール（トランスデューサ）電圧信号の波形を示す図である。
【図３】図２と同じ時間的尺度で示される、図１におけるＮＤＡＣ１からの出力電圧信号を示す部分波形図である。
【図４】図２と同じ時間的尺度で示される、図１の近接検出器の出力電圧Ｖoutの波形を示す波形図である。
【図５】図２と同じ時間的尺度で示される、図１の近接検出器におけるカウンタ１７に対するリセット信号を示す波形図である。
【図６】図２と同じ時間的尺度で示される、図１の近接検出器におけるカウンタ２７に対するリセット信号を示す波形図である。
【図７】図２と同じ時間的尺度で示される、図１の近接検出器におけるＮラッチ５２に対するラッチ可能化信号を示す波形図である。
【図８】図２と同じ時間的尺度で示される、図１の近接検出器におけるＰラッチ４２に対するラッチ可能化信号を示す波形図である。
【図９】図１の近接検出器におけるＰＤＡＣ２およびＮＤＡＣ２からの対応する出力信号ＶP2およびＶN2が重ね合わされた、少数の磁気物体の通過中のホール（トランスデューサ）電圧信号を示す波形図である。
【図１０】図９と同じ時間的尺度で示される、図１の近接検出器の出力電圧Ｖoutの対応する波形を示す波形図である。
【図１１】図９と同じ時間的尺度で示される、図１の近接検出器におけるコンパレータ６２の対応する出力信号波形Ｖtoobigを示す波形図である。
【図１２】図９と同じ時間的尺度で示される、図１の近接検出器の第１の２ビット・イン利得カウンタ（Ｇ−ＣＯＵＮＴＥＲ）６７からの２進出力電圧の対応する波形を示す波形図である。
【図１３】本発明の第２の磁気物体近接検出器を示すブロック図である。
【図１４】図１３の近接検出器と関連して同じ時間的尺度で示される、自動利得制御（ＡＧＣ）が行われるＶsigの正のピーク部分を示す波形図である。
【図１５】図１３の近接検出器と関連して同じ時間的尺度で示される、ＡＧＣ回路における２進信号Ｖｂｉｇを示す波形図である。
【図１６】図１３の近接検出器と関連して同じ時間的尺度で示される、ＡＧＣ回路における２進信号Ｖｃｌｋの波形を示す波形図である。
【図１７】図１３の近接検出器と関連して同じ時間的尺度で示される、ＡＧＣ回路における２進信号ＶRの波形を示す波形図である。
【図１８】図１３の近接検出器と関連して同じ時間的尺度で示される、自動利得制御における連続的間隔に対して増幅１１０の利得をセットするカウンタ１１８におけるカウントを示す図である。
【図１９】図１３の近接検出器において用いられたものと代替するＡＧＣ回路を示すブロック図である。
【図２０】Ｒ／２Ｒディジタル／アナログ・コンバータ（ＤＡＣ）を示す回路図である。
【図２１】図１および図１９におけるＧ−ＤＡＣ８５として、図１３におけるＧ−ＤＡＣ１１２として用いられた如きディジタル的に制御可能な抵抗として接続された図２０のＤＡＣ６７を示すブロック図である。
【図２２】本発明の第１の磁気物体近接検出器を示すブロック図である。
【図２３】波形が１つの鉄の歯車歯（または他の磁気物体）の通過と対応する図２２の回路におけるホール電圧の波形を示す図である。
【図２４】図２２のコンパレータＯＳｃｏｍｐからの出力信号Ｖｃｏｍｐの波形を示し、Ｖｃｏｍｐにおける各パルスが１つの通過する歯車歯の後縁部の開始を示す、図２４と同じ時間的尺度で示された図である。
【図２５】図２２の回路におけるＶoutの波形を示す図である。
【図２６】図２２の検出器における増幅されたホール電圧Ｖsigにおける幾つかの周期の波形を示す図である。
【図２７】ホール電圧Ｖsigにおける正のピークと対応する信号Ｖｃｏｍｐにおけるパルス示す図２６と同じ尺度の図である。
【図２８】Ｖsig（明瞭には示されない）をそれぞれ追跡し保持するＶDAC-PおよびＶDAC-Nの波形を示す図である。
【図２９】図２８と同じ時間的尺度で描かれた信号Ｖpcompを示す図である。
【図３０】図２８と同じ時間的尺度で描かれた信号Ｖncompを示す図である。
【図３１】図１の近接検出器における出力電圧信号Ｖoutの波形を示す、図２８の波形と同じ時間的尺度で示された図である。
【図３２】図２８の波形における細部４０を示す拡大図である。
【図３３】近接検出器がピークツーピーク・パーセント閾値検出モードで始動しＡＧＣモードで動作することを可能にする閾値論理回路を備えたピークツーピーク・パーセント閾値検出器を含む近接検出器を示すブロック図である。
【図３４】強制回路を含む近接検出器を示す概略図である。
【図３５】近接検出器のＡＧＣ部を示す概略図である。
【図３６】強制回路のコントローラ回路を示す概略図である。
【図３７】コンパレータ出力信号、追跡信号ＰＤＡＣおよびＮＤＡＣ、および強制回路の制御信号を示す振幅対時間のプロットである。
【符号の説明】
１０  ホール素子
１２  ホール電圧増幅器
１６  第２のコンパレータ
１７  カウンタ
１８  クロック
１９  インバータ
２０  ディジタル／アナログ・コンバータ（ＰＤＡＣ１）
２１  パルス延長回路
２４  第１のコンパレータ
２６  第２のコンパレータ
２７  リセット・カウンタ
２９  リセット遅延回路
３０  ＮＤＡＣ１
３１  パルス延長回路
３３  フリップフロップ
４１  ワン・ショット
４２  Ｐ−ラッチ
４４  ＰＤＡＣ２
４８  バッファ段
５１  ワン・ショット
５２  Ｎ−ラッチ
５８  バッファ段
６０  差動増幅器
６２  コンパレータ
６５  第１のホール電圧増幅器
６７  ディジタル／アナログ・コンバータ（ＤＡＣ）
８５  カウンタ
９１  フリップフロップ
９３  カウンタ
１１０  増幅器
１１２  ディジタル／アナログ・コンバータＧ−ＤＡＣ
１１５  演算増幅器
１１８  Ｍ−カウンタ
１１９  論理ブロック
１３０  コンパレータ
１３４  遅延回路
１４０  負のピーク・コンパレータ
１４４  遅延回路
１５１、１５２、１５３、１５４  スイッチ
１９０  ホール素子
１９１  磁石
１９２  ホール電圧増幅器
１９４  コンパレータ
１９６  第２のコンパレータ
１９７  Ｐ−カウンタ
１９８  クロック
２００  ディジタル／アナログ・コンバータ（ＤＡＣ）
２２１  パルス拡張回路
２２２  論理ブロック
２２４  シュミット・コンパレータ
２２６  第２のコンパレータ
２２７  Ｎ−カウンタ
２３０  ディジタル／アナログ・コンバータ（ＤＡＣ）
２３１  パルス拡張回路
２３２  論理ブロック
２３３  フリップフロップ
２５０  近接検出器
２５２  ホール素子
２５４  ホール増幅器
２５６  自動利得制御回路（ＡＧＣ）
２６０  コンパレータ
２６２  カウンタ回路
２６４  ディジタル／アナログ・コンバータ（ＤＡＣ）
２６６  基準発生回路
２６８  閾値コンパレータ
２７０  強制回路
２７２  コンパレータ
２７４  利得制御論理回路
２９０  ＡＧＣカウンタ
２９２  ＡＧＣ基準発生器
３３０  カウンタ
３０４  第２のコンパレータ
３０６  強制回路コントローラ回路
３１４  カウンタ
３１８  正のディジタル／アナログ・コンバータ（ＰＤＡＣ）
３２４  バッファ
３３４  負のディジタル／アナログ・コンバータ（ＮＤＡＣ）
３３６  バッファ
３４０  抵抗分割器
３５０  カウンタ
３６０  閾値コンパレータ
３７０  電圧生成回路
３８０  強制回路
３８２  第１のトランジスタ・スイッチ
３８４  第２のトランジスタ
３９０  ＲＳラッチ
３９６  フリップフロップ
３９８  カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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