(57)【特許請求の範囲】
【請求項１】
半導体素子が搭載されたインターポーザに格子状に配列された複数個のはんだバンプを設けてなる半導体パッケージを、前記複数個のはんだバンプを介してプリント配線基板に接続するようにした半導体パッケージの実装状態を構造モデルとした解析方法であって、
実際の温度サイクル試験におけるはんだ接合部の破壊形態に対応した破壊形態対応断面に基づいて２次元モデルを設定する工程（Ｓ１）と、
この２次元モデルに基づいて有限要素法解析を行うことにより、前記はんだ接合部に発生する塑性ひずみを計算する工程（Ｓ２〜Ｓ４）とを備えたことを特徴とする半導体パッケージ実装構造の解析方法。
【請求項２】
前記２次元モデルに基づいて計算された塑性ひずみと前記実際の温度サイクル試験から得られる前記はんだ接合部の熱疲労寿命との関係を示すＳ−Ｎ曲線を作成し、このＳ−Ｎ曲線に基づいて前記はんだ接合部の熱疲労寿命を予測する工程（Ｓ５、Ｓ６）を備えることを特徴とする請求項１に記載の半導体パッケージ実装構造の解析方法。
【請求項３】
前記２次元モデルを設定する工程（Ｓ１）では、前記半導体パッケージ及び前記プリント配線基板の各構成部材のうち前記はんだ接合部については、前記破壊形態対応断面と直交する直交面方向への奥行き寸法を一定とし、その他の構成部材については前記奥行き寸法を変えることにより、前記２次元モデルの最適化を行うことを特徴とする請求項１または２に記載の半導体パッケージ実装構造の解析方法。
【請求項４】
前記半導体パッケージ及び前記プリント配線基板の各構成部材について、それぞれ、前記直交面方向に広がる実際の面積と等しい面積を有し且つ前記破壊形態対応断面上の一辺から前記直交面方向に広がる矩形状モデルを設定し、
この矩形状モデルに基づいて前記奥行き寸法を決定することを特徴とする請求項３に記載の半導体パッケージ実装構造の解析方法。
【請求項５】
前記プリント配線基板の一面側にはソルダレジストが形成されており、前記２次元モデルにおいて、前記はんだバンプと前記インタポーザ及び前記ソルダレジストとの間に隙間を空けた条件とすることを特徴とする請求項１ないし４のいずれか１つに記載の半導体パッケージ実装構造の解析方法。
【請求項６】
前記２次元モデルにおいて、前記はんだ接合部における前記プリント配線基板側のランド部と前記はんだバンプとの接触角を変えて前記塑性ひずみの計算を行うことを特徴とする請求項１ないし５のいずれか１つに記載の半導体パッケージ実装構造の解析方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、はんだバンプを格子状に有する半導体パッケージ（以下、ＢＧＡ／ＣＳＰと略す）とプリント配線基板とのはんだ接合部の熱ひずみシミュレーションを行う半導体パッケージ実装構造の解析方法に関する。
【０００２】
【従来の技術】
一般に、ＢＧＡ（ボールグリッドアレイ）／ＣＳＰ（チップサイズパッケージ）は一面側に半導体素子が搭載され他面側に格子状に配列された複数個のはんだバンプが形成されたインターポーザを備え、このインターポーザの他面側を上記はんだバンプを介してプリント配線基板の一面側に接合することにより実装状態となる。
【０００３】
従来、このような実装状態を構造モデルとしたＢＧＡ／ＣＳＰのはんだ接合部の熱ひずみシミュレーションは、３次元モデルによる汎用有限要素法解析が一般的である。これらの例として、パッケージの対称性を利用した１／４モデル解析（エレクトロニクス実装学会誌ｖｏｌ．１，Ｎｏ．２（１９９８），Ｐ１１３〜Ｐ１１８）や、１／８モデル解析（５ｔｈ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ”Ｍｉｃｒｏｊｏｉｎｉｎｇ  ａｎｄ  Ａｓｓｅｍｂｌｙ  Ｔｈｅｃｈｎｏｌｏｇｙ  ｉｎ  Ｅｌｅｃｔｒｏｎｉｃｓ”，Ｐ１４３〜Ｐ１４８）がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記したような従来の解析方法では、正確な熱ひずみシミュレーションができるが、３次元モデルを用いているため、モデル図作製と計算に莫大な労力と時間が必要になる。
そこで、本発明は上記問題に鑑み、ＢＧＡ／ＣＳＰをプリント配線基板へ実装した構造モデルを用いて、はんだ接合部の熱ひずみシミュレーションを短時間でしかも精度良く解析できるようにすることを目的とし、また、前記構造モデルを用いて、はんだ接合部の寿命予測を容易にできるようにすることを他の目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ＢＧＡ／ＣＳＰのプリント配線基板への実装状態を構造モデルとし、実際の温度サイクル試験におけるはんだ接合部の破壊形態に対応した破壊形態対応断面に基づいて２次元モデルを設定し、この２次元モデルに基づいて有限要素法解析を行うことにより、該はんだ接合部に発生する塑性ひずみを計算するようにしたことを特徴としている。
【０００６】
本発明によれば、実際の温度サイクル試験におけるはんだ接合部の破壊形態と一致させた２次元モデルによる有限要素法解析（以下、擬似３次元有限要素法という）を用いるため、従来の３次元モデルによる有限要素法解析に比べて、はんだ接合部の熱ひずみシミュレーションを短時間でしかも精度良く解析できる。また、種々のＢＧＡ／ＣＳＰパッケージ実装構造の最適設計が容易になる。
【０００７】
また、請求項２記載の発明では、上記擬似３次元有限要素法により計算された塑性ひずみと実際の温度サイクル試験から得られるはんだ接合部の熱疲労寿命との関係を示すＳ−Ｎ曲線を作成し、このＳ−Ｎ曲線に基づいてはんだ接合部の熱疲労寿命を予測する工程を備えたことを特徴としており、はんだ接合部の寿命予測を容易にできる。
【０００８】
また、請求項３及び請求項４記載の発明は、２次元モデルを設定する工程における２次元モデルを最適化する具体的手法を提供するものであり、半導体パッケージ及びプリント配線基板の各構成部材のうちはんだ接合部については、破壊形態対応断面と直交する直交面方向への奥行き寸法を一定とし、その他の構成部材については該奥行き寸法を変えることにより、２次元モデルの最適化を行うことを特徴としている。
【０００９】
また、請求項５記載の発明のように、プリント配線基板の一面側にソルダレジストが形成されている場合、２次元モデルにおいて、該はんだバンプと該インタポーザ及び該ソルダレジストとの間に隙間を空けた条件とすれば、はんだ接合部の熱ひずみシミュレーションをより精度良く解析できる。
また、請求項６記載の発明のように、２次元モデルにおいて、はんだ接合部におけるプリント配線基板側のランド部とはんだバンプとの接触角を変えて塑性ひずみの計算を行うようにすれば、はんだ接合部の熱ひずみシミュレーションをより精度良く解析できる。
【００１０】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図１は、本実施形態に係る半導体パッケージ実装構造の解析方法を示す工程図である。まず、図１に基づいて本解析方法の概略を述べる。解析対象となるＢＧＡ／ＣＳＰパッケージ（半導体パッケージ）を決定する。このＢＧＡ／ＣＳＰは、半導体素子が搭載されたインターポーザに格子状に配列された複数個のはんだバンプを設けてなるもので、複数個のはんだバンプを介してプリント配線基板に接続した実装状態を構成する。
【００１１】
２次元モデル図作成工程Ｓ１では、この実装状態を構造モデルとし、実際の温度サイクル試験におけるはんだ接合部の破壊形態に対応した断面（破壊形態対応断面）に基づいて２次元モデルを作成する。
次に、工程Ｓ２〜Ｓ４によって、この作成された２次元モデルに基づいて有限要素法解析を行うことにより、前記はんだ接合部に発生する塑性ひずみを計算する。まず、物性値入力工程Ｓ２では、実装構造における各構成部材の物性値（弾性率、線膨張係数、ポアソン比、降伏応力）をコンピュータに入力し、奥行き寸法入力工程Ｓ３では、各構成部材の上記破壊形態対応断面に対する奥行き寸法をコンピュータに入力し、最大塑性ひずみε算出工程Ｓ４では、これら２次元モデルに対する入力値を用いた汎用有限要素法により、はんだ接合部に発生する最大塑性ひずみεを算出する。
【００１２】
次に、Ｓ−Ｎ曲線にあてはめる工程Ｓ５及び熱疲労寿命Ｎｆ予測工程Ｓ６では、各種のＢＧＡ／ＣＳＰについて２次元モデル解析及び温度サイクル試験を行い既にデータベース化されたＳ−Ｎ曲線（はんだ接合部の塑性ひずみ（ひずみＳ）と熱疲労寿命（サイクル数Ｎ）との関係を示す曲線）に、所望のＢＧＡ／ＣＳＰについて２次元モデル解析を行って得られた最大塑性ひずみ値を当てはめ、当該パッケージの熱疲労寿命を予測する。
【００１３】
工程Ｓ９にて、この熱疲労寿命予測結果が、追って実施される温度サイクル試験Ｓ７の試験結果Ｓ８と異なる結果となった場合、モデル図修正工程Ｓ１０にて、はんだバンプ断面形状の詳細合わせ込み、はんだバンプ拘束条件変更等によるモデル図変更を行い、２次元モデル図の精度アップを図る。以上の各工程Ｓ１〜Ｓ１０が、本解析方法の概略である。
【００１４】
本解析方法によれば、実際の温度サイクル試験におけるはんだ接合部の破壊形態と一致させた２次元モデルによる有限要素法解析（擬似３次元有限要素法）を用いるため、従来の３次元モデルによる有限要素法解析に比べて、はんだ接合部の熱ひずみシミュレーションを短時間でしかも精度良く解析できる。また、種々のＢＧＡ／ＣＳＰパッケージ実装構造の最適設計が容易になる。
【００１５】
また、本解析方法によれば、上記擬似３次元有限要素法により計算された塑性ひずみと実際の温度サイクル試験から得られるはんだ接合部の熱疲労寿命との関係を示すＳ−Ｎ曲線を作成し、このＳ−Ｎ曲線に基づいてはんだ接合部の熱疲労寿命を予測する工程Ｓ５、Ｓ６を備えているから、はんだ接合部の寿命予測を容易にできる。
【００１６】
次に、具体的な実装構造を図２以下に示し、図１に示す解析方法をより詳細に説明する。解析対象となるＢＧＡ／ＣＳＰ（半導体パッケージ）のプリント配線基板への実装構造の一例を図２の概略断面図に示す。また、図３は該実装構造の概略全体構成を示すもので（ａ）は平面図、（ｂ）は（ａ）中のＡ−Ａ断面図である。
【００１７】
１１はプリント配線基板であり、このプリント配線基板１１においては、一面（パッケージの実装面）側に銅等よりなる複数個のプリント配線基板側ランド１２が形成されている。プリント配線基板１１の一面のうちプリント配線基板側ランド１２以外の部位はソルダレジスト１３により被覆保護され、プリント配線基板側ランド１２は、ソルダレジスト開口部１３ａにより露出している。
【００１８】
１４は本発明でいう半導体パッケージとしてのＣＳＰ（チップサイズパッケージ）であり、該パッケージの基板となる樹脂等よりなるインターポーザ１８を有し、インターポーザ１８の一面側に半導体チップ（本発明の半導体素子に相当）１６がダイアタッチ（接着剤）１７により接着されている。さらに、半導体チップ１６の表面（ダイアタッチ１７と反対側の面）は、モールド樹脂１５により被覆保護されている。
【００１９】
また、インターポーザ１８の一面側には、銅等よりなる複数個のＣＳＰ側ランド１９が形成され、各ＣＳＰ側ランド１９に対応して、インターポーザ１８の一面から他面に貫通する貫通穴としての開口部１８ａが形成されている。そして、インターポーザ１８の他面側には、格子状に配列された複数個のはんだバンプ２１が（図３（ａ）参照）、個々のはんだバンプ２１は、インターポーザ開口部１８ａを介してＣＳＰ側ランド１９に接合されている。
【００２０】
そして、ＣＳＰ１４は、各はんだバンプ２１をプリント配線基板側ランド１２に接合することにより、プリント配線基板１１の一面側に接続される。ここで、各はんだバンプ２１及びこれと接合された両ランド１２、１９が本発明のはんだ接合部に相当する。
また、ＣＳＰ側ランド１９の一部は、ワイヤボンディング等により形成された金ワイヤ２０により、半導体チップ１６の電極パッド（図示せず）と結線されている。
【００２１】
かかる実装構造は、例えば、次のようにして作製できる。開口部１８ａ及びＣＳＰ側ランド１９が形成されたインターポーザ１８の一面に、ダイアタッチ１７を介して半導体チップ１６を接着し、ワイヤボンディングを行った後、樹脂を注入、硬化することでモールド樹脂１５を形成する。次に、はんだボールを用いて、開口部１８ａから各ＣＳＰ側ランド１９に接合されたはんだバンプ２１を形成すると、ＣＳＰ１４が出来上がる。
【００２２】
そして、このＣＳＰ１４を、プリント配線基板１１の一面上に配置し、各はんだバンプ２１をプリント配線基板側ランド１２に接触させ、はんだリフローを行う。こうして、図２に示す実装構造が出来上がる。
かかる実装構造においては、半導体チップ１６とプリント配線基板１１との電気的信号のやりとりは、各ランド１２、１９およびはんだバンプ２１、金ワイヤ２０を介して行われるようになっている。
【００２３】
以下、このような図２及び図３に示す実装構造を解析対象とし、複数個のはんだバンプ２１のピッチを０．５ｍｍとした場合について、図１に示される各工程を説明していく。
２次元モデル図作成工程Ｓ１では、この実装状態を構造モデルとし、実際の温度サイクル試験工程Ｓ７におけるはんだ接合部の破壊形態に対応した断面（破壊形態対応断面）方向に２次元モデルを設定する。例えば、はんだ接合部における実際のクラック進行を明確に表す断面を破壊形態対応断面として選択することができる。
【００２４】
複数個のはんだバンプ２１のピッチを０．５ｍｍとした場合、温度サイクル試験（例えば、−３０℃（３０分）と８０℃（３０分）との繰り返しを１サイクルとする試験）におけるオープン（断線）発生位置は、図３に示す様に、はんだバンプ２１のうちＣＳＰ１４のコーナー部最外端に位置するはんだバンプ２１ａから順次内側に向かって発生した。
【００２５】
一方、上記実装構造について、図４に示す３次元モデル（１／４モデル、メッシュは細線で図示）での有限要素法によるシミュレーションを行ったところ、塑性ひずみが最大となる部位（最大塑性ひずみ部位）が、平面矩形状のＣＳＰ１４におけるコーナー部最外端のはんだバンプ２１ａとなることを確認した。従って、３次元モデル解析によれば、実際の温度サイクル試験によるはんだ接合部の破壊形態と一致する。
【００２６】
図５の左側に示す様に、２次元モデルの断面方向は、最大塑性ひずみ部位を実際の破壊形態及び３次元解析の結果と合わせるため、図５にＢ−Ｂ断面として示す様に、ＣＳＰ１４の対角方向を上記破壊形態対応断面とした。そして、図５の右側に示す様に、２次元モデル（１／４モデル、メッシュは破線で図示）は、上記図４に示す３次元モデルをベースとして同じメッシュサイズ（最小１０μｍ）、同じ拘束条件（つまり、構成部材の配置構成や形状等が同じであること）で作成した。
【００２７】
図５では、破壊形態対応断面において、プリント配線基板１１の基板平面方向をＸ方向とし、このＸ方向と直交するプリント配線基板１１の厚み方向をＹ方向としている。
また、実際の破壊形態と良く対応した３次元モデルの塑性ひずみ値を基準として、この基準値に、本実施形態の２次元モデルによる塑性ひずみ値を一致させる手法として、実装構造の各構成部材（１１〜１３、１５〜１９及び２１）における奥行き寸法を変えることで対応させた。奥行き寸法の考え方を、モールド樹脂１５とはんだバンプ２１を例にとって図６で説明する。
【００２８】
モールド樹脂１５の場合、ＣＳＰ１４の対角方向でみると、破壊形態対応断面上に一辺ＯＡを有し且つ破壊形態対応断面と直交する直交面方向に広がる直角三角形（ハッチングで図示）ＯＡＢが奥行き方向の形状になる。ここで、この直角三角形ＯＡＢと面積が等しく且つ破壊形態対応断面上の一辺ＯＤから上記直交面方向に広がる長方形（破線で図示）ＯＡＣＤを考え、辺ＣＡを奥行き寸法１５ａとした。以下、実際の形状に対して面積が等しくなるように求めた長方形の奥行き寸法を”等価面積での奥行き寸法”と称す。
【００２９】
はんだバンプ２１の場合、奥行き方向の形状が円形であるため、外接四角形（破線で図示）で近似し、奥行き寸法２１ｂを直径の１／２とした。このように、実装構造における他の構成部材（半導体チップ１６、インターポーザ１８やソルダレジスト１３等）についても、同様に、それぞれ、上記直交面方向に広がる実際の面積と等しい面積を有し且つ破壊形態対応断面上の一辺から上記直交面方向に広がる矩形状モデルを設定し、この矩形状モデルに基づいて奥行き寸法を決定するようにした。
【００３０】
ここで、例えば、図７に各構成部材の奥行き寸法を等価面積での奥行き寸法とした場合の平面図（図７（ａ））と正面断面図（図７（ｂ））を示す。該平面図は、上記直交面の上方からみたもの、該正面断面図は、破壊形態対応断面に正対してみたものである。ここで、１５ｂはモールド樹脂１５の奥行き面積、１６ａは半導体チップ１６の奥行き寸法、１６ｂは半導体チップ１６の奥行き面積、２１ｃははんだバンプ２１の奥行き面積である。
【００３１】
以上、図３〜図７を用いて説明したように、２次元モデル図作成工程Ｓ１において、奥行き寸法をパラメータに含む２次元モデル（擬似３次元モデル）が作成される。
次に、物性値入力工程Ｓ２、奥行き寸法入力工程Ｓ３及び最大塑性ひずみε算出工程Ｓ４を行う。即ち、上述のように、作成された擬似３次元モデルを用いて、各構成部材の物性値（弾性率、線膨張係数、ポアソン比、降伏応力）と奥行き寸法をコンピュータに入力し、汎用有限要素法により、各はんだバンプ２１に発生する最大塑性ひずみεを算出する。
【００３２】
例として、図８に、各構成部材の奥行き寸法を一律１ｍｍとした場合と、各部材の奥行き寸法を上述の等価面積での奥行き寸法とした場合とについて計算し、各場合の算出された最大塑性ひずみ（％）を、実際の破壊形態と良く対応した３次元モデルの塑性ひずみ値（基準値Ｐ０）と比較した結果を示す。ここで、前者の場合は、各構成部材の矩形状モデルにおいて他の辺の寸法は変えずに奥行き寸法のみ一律１ｍｍとしたものである。
【００３３】
奥行き寸法一律１ｍｍモデルでは、”モールド樹脂の奥行き面積１５ｂ／はんだバンプの奥行き面積２１ｃ”の比率が小さくなるため、はんだバンプ２１がモールド樹脂１５、プリント配線基板１１等の熱変形から受けるひずみ寄与度が弱くなる。そのため、図８中のプロットＰ１に示す様に、３次元モデルで計算した塑性ひずみ値（基準値Ｐ０）に比べ低い値となった。
【００３４】
一方、すべての構成部材を等価面積での奥行き寸法としたモデルでは、”モールド樹脂の奥行き面積１５ｂ／はんだバンプの奥行き面積２１ｃ”の比率が大きいため、はんだバンプ２１がモールド樹脂１５、プリント配線基板１１等の熱変形から受けるひずみ寄与度が強くなる。そのため、図８中のプロットＤｅ／１に示す様に、基準値Ｐ０に比べ高い値となった。
【００３５】
次に、はんだ接合部、即ち、はんだバンプ２１とプリント配線基板側ランド１２とＣＳＰ側ランド１９を、等価面積での奥行き寸法で一定（はんだバンプ２１の奥行き寸法を０．１２５ｍｍで一定）とし、その他の構成部材１１、１３、１５〜１８の奥行き寸法だけを種々変えて計算した結果を、図８に示す。ここで、図８中、Ｄｅは等価面積での奥行き寸法を表し、プロットＤｅ／２、Ｄｅ／４、Ｄｅ／８、Ｄｅ／１６は、それぞれ、上記その他の構成部材の奥行き寸法をＤｅの１／２、１／４、１／８、１／１６とした場合の最大塑性ひずみを示す。
【００３６】
図８からわかるように、モールド樹脂１５等、その他の構成部材の奥行き寸法を小さくすることによって、塑性ひずみ値は次第に低くなり、３次元モデルの結果（基準値Ｐ０）に近いひずみ値が得られる最適寸法があることがわかった。この解析では、等価面積での奥行き寸法の１／１０（図中、Ｄｅ／１０）が最適であった。
【００３７】
このように、実装構造の各構成部材のうち、はんだ接合部１２、１９及び２１については奥行き寸法を一定とし、その他の構成部材については奥行き寸法を等価面積での奥行き寸法から変えることにより、上記工程Ｓ２〜Ｓ４を実施し、その結果（例えば、上記Ｄｅ／１０という最適値）を、２次元モデル図作成工程Ｓ１に反映させることにより、２次元モデルの最適化を行うことができる。
【００３８】
なお、実装構造によっては、上記の奥行き寸法一律１ｍｍモデルを用いて最適化を行っても良い。
こうして、はんだ接合部における熱ひずみシミュレーションが可能となり、最大塑性ひずみが予測できる。例えば、−３０℃を初期状態とし、８０℃になったときにはんだ接合部がどの程度ひずむかということが予測できる。
【００３９】
さらに、奥行き寸法が上記のＤｅ／１０という最適値である２次元モデル（擬似３次元モデル）に基づいて、はんだバンプ断面形状及びはんだバンプ拘束条件の詳細な検討を行った。
実際の温度サイクル試験におけるはんだ接合部のクラック発生位置は、図９に示す様に、プリント配線基板側ランド１２の近傍から発生したもの（図９（ａ））、ＣＳＰ側インタポーザ開口部１８ａ内のはんだくびれ２１ｄから発生したもの（図９（ｂ））、及び、プリント配線基板側とＣＳＰ側の両方で発生したもの（図９（ｃ））とランダムであり、クラックはすべてはんだバンプ２１内部で発生していた。
【００４０】
図９（ａ）の破壊モードと一致する擬似３次元モデル図の解析条件は、図１０（ａ）に示す様に、はんだバンプ２１に接するＣＳＰ側インタポーザ１８及びプリント配線基板側ソルダレジスト１３は、はんだバンプ２１との間に例えば１０μｍの隙間を設ける条件であることが、種々の拘束条件を検討した結果、わかった。なお、図１０（ｂ）は、この隙間を設けた条件とした擬似３次元モデルに基づいて算出された、はんだバンプ２１内の塑性ひずみ分布を示すものである。
【００４１】
もし、この隙間を設けないと、例えば図１０（ａ）に示す様に、クラック発生位置が、プリント配線基板側ランド１２の近傍ではなく、はんだバンプ２１におけるランド１２から離れた屈曲部Ｋとなってしまい、図９（ａ）の破壊モードと一致しない。この隙間（例えば１０μｍ）を設けた条件とした擬似３次元モデルとすることにより、はんだ接合部の熱ひずみシミュレーションをより精度良く解析できる。
【００４２】
また、図９（ｂ）及び図９（ｃ）の破壊モードは、ＣＳＰ側インタポーザ開口部１８ａ内のはんだくびれ２１ｄが影響していると考えられるが、はんだバンプ２１断面の詳細観察から、プリント配線基板側ソルダレジスト開口部１３ａ内でもくびれていることがわかったので、プリント配線基板側ランド１２とはんだバンプ２１との接触角２１ｅを変えて、はんだバンプ２１における四隅（はんだバンプ左上くびれ部２１ｆ、はんだバンプ右上くびれ部２１ｇ、はんだバンプ右下くびれ部２１ｈ、はんだバンプ左下くびれ部２１ｊ）のひずみ値変化状況を計算した。その結果を図１１に示す。
【００４３】
図１１においては、黒菱形プロットが２１ｆ、黒四角プロットが２１ｇ、白三角プロットが２１ｈ、×プロットが２１ｊを示す。
図１１に示す様に、プリント配線基板側ランド１２とはんだバンプ２１との接触角２１ｅを６０°とすれば、はんだバンプ２１における四隅の塑性ひずみ値はほぼ同じ値になり、図９（ｃ）の破壊モードと一致する。接触角２１ｅを３０°とすれば、はんだバンプ２１上部のくびれ部（２１ｆ、２１ｇ）の塑性ひずみ値が最も大きくなり、図９（ｂ）の破壊モードと一致する。
【００４４】
このように、擬似３次元モデルにおいて、はんだ接合部におけるプリント配線基板側ランド１２（本発明のプリント配線基板側のランド部に相当）とはんだバンプ２１との接触角２１ｅを変えて塑性ひずみの計算を行うようにすれば、はんだ接合部の熱ひずみシミュレーションをより精度良く解析できる。
本具体例において、この擬似３次元モデルを用いた”擬似３次元有限要素法”を使えば、従来の３次元モデルに比べ、２次元モデルでの計算であるため、短時間（３次元モデルに比べ、本例では１／６４に時間短縮）で正確なシミュレーションが行えた。
【００４５】
また、本発明者等の検討によれば、各種のＢＧＡ／ＣＳＰパッケージについても同様に、工程Ｓ１〜工程Ｓ４（２次元モデル解析）と温度サイクル試験工程Ｓ７とを実行したところ、それぞれの最大塑性ひずみ値εとオープン不良発生サイクル数Ｎｆとを両対数グラフにプロットすると、図１２に示す様に、１本の直線（Ｎｆ＝α（ε）-B）に近似でき、はんだ接合部の熱疲労寿命評価則として一般に知られているＣｏｆｆｉｎ−Ｍａｎｓｏｎ則で評価できることがわかった。
【００４６】
この関係式Ｎｆ＝α（ε）-Bが、本発明のＳ（ひずみ）−Ｎ（寿命）曲線であり、寿命予測の基準線として使える。
Ｓ−Ｎ曲線にあてはめる工程Ｓ５及び熱疲労寿命Ｎｆ予測工程Ｓ６では、このＳ−Ｎ曲線に、所望のＢＧＡ／ＣＳＰについて２次元モデル解析を行って得られた最大塑性ひずみ値を当てはめ、当該パッケージの熱疲労寿命を予測する。
【００４７】
例えば、図１２は各種のＢＧＡ／ＣＳＰ（ＣＳＰ１〜４及びＢＧＡ１）から得られた寿命予測の基準線（Ｎｆ＝α（ε）-B）としてのＳ−Ｎ曲線である。図１２中のＣＳＰ１に対し、はんだバンプ形状を変えた解析を前記の２次元モデル（擬似３次元モデル）で実施すると、ひずみ値は、ε（ＣＳＰ１’）となり、Ｓ−Ｎ曲線から、寿命はＮｆ（ＣＳＰ１’）と推定できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体パッケージ実装構造の解析方法を示す工程図である。
【図２】上記実施形態に係るＢＧＡ／ＣＳＰのプリント配線基板への実装構造の一例を示す概略断面図である。
【図３】図２に示す実装構造の概略全体構成を示す図である。
【図４】上記実施形態に用いた３次元モデル図である。
【図５】上記実施形態に用いた２次元モデル図である。
【図６】上記実施形態に用いた奥行き寸法の考え方を示す図である。
【図７】図５に示す２次元モデルにおいて、各構成部材の奥行き寸法を等価面積での奥行き寸法とした場合を示す図である。
【図８】上記実施形態で得られた３次元モデルでの最大塑性ひずみ値と各構成部材の奥行き寸法を変えた２次元モデルでの最大塑性ひずみ値との比較を示すグラフである。
【図９】上記実施形態に用いたＣＳＰの温度サイクル試験後のクラック発生状況を示す図である。
【図１０】上記実施形態で得られた、はんだ接合部の拘束条件とシミュレーションによるはんだバンプの塑性ひずみ分布を示す図である。
【図１１】上記実施形態で得られた、はんだ接合部におけるプリント配線基板側ランドとはんだバンプとの接触角を変えたときのはんだバンプに発生する塑性ひずみの変化状況を示すグラフである。
【図１２】上記実施形態で得られた、ＢＧＡ／ＣＳＰの最大塑性ひずみとオープン不良サイクル数との関係を示すグラフである。
【符号の説明】
１１…プリント配線基板、１２…プリント配線基板側ランド、
１３…ソルダレジスト、１３ａ…ソルダレジスト開口部、１４…ＣＳＰ、
１５…モールド樹脂、１５ａ…モールド樹脂の奥行き寸法、
１５ｂ…モールド樹脂の奥行き面積、１６…半導体チップ、
１６ａ…半導体チップの奥行き寸法、１６ｂ…半導体チップの奥行き面積、
１７…ダイアタッチ、１８…インターポーザ、１８ａ…インターポーザ開口部、
１９…ＣＳＰ側ランド、２０…金ワイヤ、２１…はんだバンプ、
２１ａ…コーナー部最外端のはんだバンプ、
２１ｂ…はんだバンプの奥行き寸法、２１ｃ…はんだバンプの奥行き面積、
２１ｄ…はんだくびれ、
２１ｅ…プリント配線基板側ランドとはんだバンプとの接触角、
２１ｆ…はんだバンプ左上くびれ部、２１ｇ…はんだバンプ右上くびれ部、
２１ｈ…はんだバンプ右下くびれ部、２１ｊ…はんだバンプ左下くびれ部。
【図１】
0004096452.tif 000002
【図２】
0004096452.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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