(57)【特許請求の範囲】
【請求項１】
発振回路から発生される所定の周波数のクロック信号を入力し、これを分周して所定の分周比の信号を出力する分周回路であって、
セット機能またはリセット機能のどちらかを有するフリップフロップ回路を複数段備えると共に前記クロック信号を基に分周する同期式の前段部回路と、
フリップフロップ回路を複数段備えると共に前記前段部回路の結果として出力される分周信号を基に分周する非同期式の後段部回路と、を有し、
所定の調整信号を入力することで、前記セット機能または前記リセット機能を有効にして前記所定の分周比の微調整ができる分周回路において、
前記前段部回路は、前記クロック信号をクロック入力として直接入力することで、クロック入力ゲートの容量を前記発振回路を構成する容量Ｃｏｕｔに繰り込むように接続され、
前記前段部回路は、前記クロック信号の少なくとも１／４分周までを前記クロック信号を基に分周し、
前記前段部回路は、セット機能を有するフリップフロップ回路とリセット機能を有するフリップフロップ回路とを少なくとも１組備え、初段の前記フリップフロップ回路に前記セット機能を備えたとき、他の前記フリップフロップ回路は前記リセット機能を備え、初段の前記フリップフロップ回路に前記リセット機能を備えたとき、他の前記フリップフロップ回路は前記セット機能を備え、
前記調整信号は、前記セット機能を有効にするセット信号と、前記リセット機能を有効にするリセット信号と、の２つの信号であり、
前記前段部回路は、前記調整信号である前記２つの信号の組み合わせにより、前記クロック信号の立ち下がりまたは立ち上がりに同期して初段の前記フリップフロップ回路の出力信号の開始タイミングを変化させることを特徴とする分周回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子時計等に使われる分周回路の構成にかんし、とくに低電力化と分周精度技術の分周回路にかんする。
【０００２】
【従来の技術】
分周回路は種々の電子機器に使われている。とくに電子時計においては分周回路は中心的な役割を果たしている。
【０００３】
現在の電子時計は約３２ＫＨｚの水晶発振回路から発生されるクロックパルスを基にして１秒になるまで分周して秒単位で時刻表示を行う。
分周を行なうのは分周回路であり、分周回路は分周以外に製造ばらつきによる周波数ずれを吸収するための微調整も行なえるようになっている。
【０００４】
図９の回路図は、従来技術のバイナリカウンタ方式の分周回路を示しており、第１番目のデータ型フリップフロップ回路（ＤＦＦ回路）９０１から第１５番目のＤＦＦ回路９１５から構成されている。
【０００５】
図９では、ＤＦＦ回路９０１はＳ１信号９１７を入力するためのセット付きのＤＦＦ回路であり、水晶発振器から発生された３２ＫＨｚの周期であるＣＫ信号９１６の立ち下がりに同期して１／２分周されたＱ１信号９２１を出力する回路である。
【０００６】
ＤＦＦ回路９０２はＳ２信号９１８を入力するためのセット付きのＤＦＦ回路であり、ＤＦＦ回路９０１から発生されたＱ１信号９２１の立ち下がりに同期して１／２分周されたＱ２信号９２２を出力する回路である。
【０００７】
ＤＦＦ回路９０３はデータ型フリップフロップ回路であり、ＤＦＦ回路９０２から発生されたＱ２信号９２２の立ち下がりに同期して１／２分周されたＱ３信号９２３を出力する回路であり、ＤＦＦ回路９０４はデータ型フリップフロップ回路であり、ＤＦＦ回路９０３から発生されたＱ３信号９２３の立ち下がりに同期して１／２分周されたＱ４信号９２４を出力する回路である。
【０００８】
以下同様に分周されてＤＦＦ回路９１５は約１ＨｚのＱ１５信号９３５を出力する。
【０００９】
図１０は、ＤＦＦ回路９０１とＤＦＦ回路９０２のセットすることによる分周精度の微調整について説明するタイミングチャートを示す波形図である。
【００１０】
図１０において、ＣＫタイミングチャート１００１はＣＫ信号９１６のタイミングを示し、Ｓタイミングチャート１００２はＳ１信号９１７とＳ２信号９１８のタイミングを示す。
【００１１】
セット無しタイミングチャート１００３はセットが無い場合のＱ１信号９２１とＱ２信号９２２のタイミングを示し、Ｓ１セットタイミングチャート１００４はＳ１信号９１７がＳタイミングチャート１００２に従ってＤＦＦ回路９０１をセットした場合のＱ１信号９２１とＱ２信号９２２のタイミングを示す。
【００１２】
Ｓ２セットタイミングチャート１００５は、Ｓ２信号がＳタイミングチャート１００２に従ってＤＦＦ回路９０２をセットした場合のＱ１信号９２１とＱ２信号９２２のタイミングを示し、Ｓ１−２セットタイミングチャート１００６はセットがＳ１信号９１７およびＳ２信号９１８がＳタイミングチャート１００２に従ってＤＦＦ回路９０１とＤＦＦ回路９０２に発生した場合のＱ１信号９２１とＱ２信号９２２のタイミングを示す。
【００１３】
セット無しタイミングチャート１００３の場合、Ｓタイミングチャート１００２で示されるセットのタイミングを基準にＱ１信号９２１の最初の立ち下がりはＣＫ信号９１６の２番目の立ち下がりに同期して立ち下がり、Ｑ２信号９２２の最初の立ち下がりは、ＣＫ信号９１６の４番目の立ち下がりに同期して立ち下がる。
【００１４】
さらに、Ｓ１セットタイミングチャート１００４の場合、Ｓタイミングチャート１００２で示されるセットのタイミングを基準にＱ１信号９２１の最初の立ち下がりはＣＫ信号９１６の１番目の立ち下がりに同期して立ち下がり、Ｑ２信号９２２の最初の立ち下がりはＣＫ信号９１６の３番目の立ち下がりに同期して立ち下がる。
【００１５】
また、Ｓ２セットタイミングチャート１００５の場合、Ｓタイミングチャート１００２で示されるセットのタイミングを基準にＱ１信号９２１の最初の立ち下がりは、ＣＫ信号９１６の２番目の立ち下がりに同期して立ち下がり、Ｑ２信号９２２の最初の立ち下がりはＣＫ信号９１６の２番目の立ち下がりに同期して立ち下がる。
【００１６】
Ｓ１−２セットタイミングチャート１００６の場合、Ｓタイミングチャート１００２で示されるセットのタイミングを基準にＱ１信号９２１の最初の立ち下がりはＣＫ信号９１６の１番目の立ち下がりに同期して立ち下がり、Ｑ２信号９２２の最初の立ち下がりはＣＫ信号９１６の１番目の立ち下がりに同期して立ち下がる。
【００１７】
すなわち、Ｓ１およびＳ２を入力してＱ２信号９２２のタイミングを変化させることによって最終的に発生されるＱ１５信号９３５の周期を微調整できる。
【００１８】
【発明が解決しようとする課題】
バイナリカウンタ型分周回路のみを用いた図９に示すような電子時計の分周回路では、高い周波数で駆動するゲートが多いため低電力化に限界がある。
【００１９】
〔発明の目的〕
本発明は上記課題を解決するために分周回路の形態を工夫し、低電力で分周に対する微調整を行なうことができる分周回路を備えた分周回路を提案することを目的とする。
【００２０】
【課題を解決するための手段】
本発明は上記目的を達成するために、発振回路から発生される所定の周波数のクロック信号を入力し、これを分周して所定の分周比の信号を出力する分周回路であって、
セット機能またはリセット機能のどちらかを有するフリップフロップ回路を複数段備えると共に前記クロック信号を基に分周する同期式の前段部回路と、
フリップフロップ回路を複数段備えると共に前記前段部回路の結果として出力される分周信号を基に分周する非同期式の後段部回路と、を有し、
所定の調整信号を入力することで、前記セット機能または前記リセット機能を有効にして前記所定の分周比の微調整ができる分周回路において、
前記前段部回路は、前記クロック信号をクロック入力として直接入力することで、クロック入力ゲートの容量を前記発振回路を構成する容量Ｃｏｕｔに繰り込むように接続され、
前記前段部回路は、前記クロック信号の少なくとも１／４分周までを前記クロック信号を基に分周し、
前記前段部回路は、セット機能を有するフリップフロップ回路とリセット機能を有するフリップフロップ回路とを少なくとも１組備え、初段の前記フリップフロップ回路に前記セット機能を備えたとき、他の前記フリップフロップ回路は前記リセット機能を備え、初段の前記フリップフロップ回路に前記リセット機能を備えたとき、他の前記フリップフロップ回路は前記セット機能を備え、
前記調整信号は、前記セット機能を有効にするセット信号と、前記リセット機能を有効にするリセット信号と、の２つの信号であり、
前記前段部回路は、前記調整信号である前記２つの信号の組み合わせにより、前記クロック信号の立ち下がりまたは立ち上がりに同期して初段の前記フリップフロップ回路の出力信号の開始タイミングを変化させることとする。
【００２１】
〔作用〕
通常、時計回路における分周回路の前段は図１に示すとおり発振回路である。したがって、分周回路のクロック入力は発振回路１３０中のインバータ回路の消費電力となる。
【００２２】
ところで、元々発信のためにはＣｏｕｔ１３１が必要であり、１部分を分周回路のクロック入力ゲートの容量をＣｏｕｔに繰り込んでも発振回路１３０の消費電力は変わらない。
【００２３】
そこで、分周回路の発振回路１３０からのＣＫ信号１１６によって駆動されるクロックゲート以外のゲート駆動周波数を下げることのできるジョンソンカウンタ等の同期式カウンタ型分周回路を用いることによって低電力化できる。
【００２４】
上記効果は高い周波数においてより効果的である。しかしながら、ジョンソンカウンタ型回路は同分周機能に於いてバイナリカウンタ型分周回路に比べ多大な回路面積を必要とし、さらにＣｏｕｔ１３１の１部を補うのにも限界があるのでバイナリカウンタ型分周回路とジョンソンカウンタ型分周回路の段数割合は適度なバランスをとる必要がある。
【００２５】
また、分周回路のもうひとつの役割である微調整機能についてはジョンソンカウンタ部にセット付きおよびリセット付きＤＦＦ回路を用いることによって簡単に実現できる。
【００２６】
【発明の実施の形態】
（参考例：図１および図２）
以下図面を用いて本発明の前提となる分周回路の構成を説明する。図１は、その分周回路の構成を示す図面である。分周回路はジョンソンカウンタ部１１０およびバイナリカウンタ部１１１の２つの部分から形成されている。
【００２７】
ジョンソンカウンタ部分１１０は、一般に良く知られたＤＦＦ回路１０１およびＤＦＦ回路１０２の２つのＤＦＦ回路から構成されるジョンソンカウンタ回路であり、水晶発振回路１３０から発生された約３２ＫＨｚのクロック信号であるＣＫ信号９１６の立ち下がりに同期して１／４分周されたＱ１信号１２１およびＱ２信号１２２を出力する回路である。
【００２８】
バイナリカウンタ部分１１１は一般に良く知られたＤＦＦ回路１０３、ＤＦＦ回路１０４、ＤＦＦ回路１０５およびＤＦＦ回路１０６の４つのＤＦＦ回路から構成されるバイナリカウンタ回路である。
【００２９】
ＤＦＦ回路１０３はＤＦＦ回路１０１から発生されたＱ１信号１２１の立ち下がりに同期して１／２分周されたＱ３信号１２３を出力する回路であり、ＤＦＦ回路１０４はＤＦＦ回路１０３から発生されたＱ３信号１２３の立ち下がりに同期して１／２分周されたＱ４信号１２４を出力する回路である。
【００３０】
ＤＦＦ回路１０５とＤＦＦ回路１０６に関しても同様にしてＱ６信号１２６を出力し、最終的には１／６４分周する分周回路である。
【００３１】
図２は、所定のＣ−ＭＯＳプロセスによって作製された１／６４分周を行うための前述の本発明による分周回路と従来技術におけるバイナリカウンタ型分周回路（図示せず）の電流測定結果を示す。
図２において、四角で示されるポイントは、従来の技術におけるバイナリカウンタ型分周回路の電流測定結果を示し、丸で示されるポイントは本発明による分周回路の電流測定結果を示す。
【００３２】
図２（ａ）は一定電圧（０．７Ｖ）時の周波数依存性を示す。いずれの分周回路の特性もほぼ周波数に比例するが、従来の技術におけるバイナリカウンタ型分周回路２０２より本発明による分周回路２０１の方が低い電流である。
【００３３】
図２（ｂ）は一定周波数（３２ＫＨｚ）時の電圧依存性を示す。いずれの分周回路の特性もほぼ電圧に比例するが、従来の技術におけるバイナリカウンタ式分周回路２０４より本発明による分周回路２０３の方が低い電流である。
【００３４】
これは従来のバイナリカウンタ型分周回路においては１／２分周されたＱ１信号を２段目のＤＦＦ回路に入力するのに対して、ジョンソンカウンタ部１１０においてはＱ１信号１２１およびＱ２信号１２２は１／４分周された信号であり比較的低周波で駆動されるためである。
【００３５】
なお、ジョンソンカウンタ部１１０へのＣＫ１１６による駆動電力はその前段の発振回路１３１のインバータ電流として消費されるが、容量Ｃｏｕｔ１３１に組み込まれるので増加分とはならない。
【００３６】
このようにして低電力の分周回路を作製できる。もちろん、ジョンソンカウンタ系１１０の段数を多くしてさらなる低電力化をすることは可能であるが、容量Ｃｏｕｔ１３１の最適値よりも大となるゲート容量となることはトータル電力と安定性に於いては好ましくない。
【００３７】
また、バイナリカウンタ型分周回路はｎ個のＤＦＦ回路に対して２のｎ乗分の１の分周機能を備えるのに対して、ジョンソンカウンタ型分周回路は２ｎ分の１の分周機能しか備えないのでその分面積を要する。
このため、バイナリカウンタ型分周回路とうまくバランスをとった回路にすることが望ましい。とくにジョンソン型カウンタ部１１０がＤＦＦ回路２段で構成された場合はバイナリカウンタ型分周回路と同数のＤＦＦ回路となる。
【００３８】
今回の例はジョンソンカウンタ型回路にて説明したが、同期式回路であれば同様の効果はある。
【００３９】
（第１の実施形態：図３および図４）
つぎに第１の実施形態における分周回路の構成を図３を用いて説明する。参考例で示した低電力分周回路に微調整機能を付加した回路を説明する。
【００４０】
図３は本発明の微調整機能付きの低電力の分周回路を示しており、第１番目のＤＦＦ回路３０１から第１５番目のＤＦＦ回路３１５から構成されている。
【００４１】
図３において、ＤＦＦ回路３０１はＳ信号３１７を入力するためのセット付きのＤＦＦ回路であり、水晶発振器から発生されたクロック信号であるＣＫ信号９１６の立ち下がりに同期して１／４分周されたＱ１信号３２１を出力する回路である。
【００４２】
ＤＦＦ回路３０２は、Ｒ信号３１８を入力するためのリセット付きのＤＦＦ回路であり、ＣＫ信号９１６の立ち下がりに同期して１／４分周されたＱ２信号３２２を出力する回路である。
【００４３】
ＤＦＦ回路３０３はＤＦＦ回路３０１から発生されたＱ１信号３２１の立ち下がりに同期して１／２分周されたＱ３信号３２３を出力する回路であり、ＤＦＦ回路３０４はＤＦＦ回路３０３から発生されたＱ３信号３２３の立ち下がりに同期して１／２分周されたＱ４信号３２４を出力する回路である。
【００４４】
以下、同じようにしてＤＦＦ回路３１５は約１ＨｚのＱ１５信号３３５を出力する。
【００４５】
図４にはＤＦＦ回路３０１をセットおよびＤＦＦ回路３０２をリセットすることによる分周精度の微調整について説明するタイミングチャートを示す。
【００４６】
図中、ＣＫタイミングチャート４０１はＣＫ信号９１６のタイミングを示し、ＳＲタイミングチャート４０２は、ＤＦＦ回路３０１のセットおよびＤＦＦ回路３０２のリセット信号のタイミングを示す。
【００４７】
ＳＲ無しタイミングチャート４０３は、セットが無い場合のＱ１信号３２１とＱ２信号３２２のタイミングを示し、セットタイミングチャート４０４はＳ信号３１７がＳＲタイミングチャート４０２にしたがってＤＦＦ回路３０１をセットした場合のＱ１信号３２１とＱ２信号３２２のタイミングを示す。
【００４８】
リセットタイミングチャート４０５は、Ｒ信号３１８がＳＲタイミングチャート４０２にしたがってＤＦＦ回路３０２をリセットした場合のＱ１信号３２１とＱ２信号３２２のタイミングを示し、ＳＲセットタイミングチャート４０６は、ＳＲタイミングチャート４０２にしたがってＳ信号３１７がＤＦＦ回路３０１をセットし、Ｒ信号３１８がＤＦＦ回路３０２に発生した場合のＱ１信号３２１とＱ２信号３２２のタイミングを示す。
【００４９】
ＳＲ無しタイミングチャート４０３の場合、ＳＲタイミングチャート４０２で示されるセットのタイミングを基準にＱ１信号３２１の最初の立ち下がりはＣＫ信号９１６の４番目の立ち下がりに同期して立ち下がる。
【００５０】
セットタイミングチャート４０４の場合、ＳＲタイミングチャート４０２で示されるセットのタイミングを基準にＱ１信号３２１の最初の立ち下がりはＣＫ信号９１６の１番目の立ち下がりに同期して立ち下がる。
【００５１】
リセットタイミングチャート４０５の場合、ＳＲタイミングチャート４０２で示されるリセットのタイミングを基準にＱ１信号３２１の最初の立ち下がりは、ＣＫ信号９１６の３番目の立ち下がりに同期して立ち下がる。
【００５２】
セットリセットタイミングチャート４０６の場合、ＳＲタイミングチャート４０２で示されるセットリセットのタイミングを基準にＱ１信号３２１の最初の立ち下がりはＣＫ信号９１６の２番目の立ち下がりに同期して立ち下がる。
【００５３】
すなわち、Ｓ信号３１７およびＲ信号３１８を入力してＱ１信号３２１のタイミングを変化させることによって最終的に発生されるＱ１５信号３３５の周期を微調整できる。
【００５４】
また、今までの回路と置き換える場合はセットおよびリセット入力をデコードすることなどによってつなぎかえることによって、簡単に置き換えることが可能である。
【００５５】
（第２の実施形態：図５および図６）
つぎに第２の実施形態における分周回路の構成を図５を用いて説明する。第１の実施の形態で示した微調整機能付き低電力分周回路が立ち上がり同期の場合の回路を説明する。
【００５６】
図５は本発明の微調整機能付きの低電力の分周回路を示しており、第１番目のＤＦＦ回路５０１から第１５番目のＤＦＦ回路５１５から構成されている。
【００５７】
図５において、ＤＦＦ回路５０１はＲ信号５１７を入力するためのリセット付きのＤＦＦ回路であり、水晶発振器から発生されたクロックパルスであるＣＫ信号９１６の立ち上がりに同期して１／４分周されたＱ１信号５２１を出力する回路である。
【００５８】
ＤＦＦ回路５０２はＳ信号５１８を入力するためのセット付きのＤＦＦ回路であり、ＣＫ信号９１６の立ち上がりに同期して１／４分周されたＱ２信号５２２を出力する回路である。
【００５９】
ＤＦＦ回路５０３はＤＦＦ回路５０１から発生されたＱ１信号５２１の立ち上がりに同期して１／２分周されたＱ３信号５２３を出力する回路であり、ＤＦＦ回路５０４はＤＦＦ回路５０３から発生されたＱ３信号５２３の立ち上がりに同期して１／２分周されたＱ４信号５２４を出力する回路である。
【００６０】
以下、同じようにしてＤＦＦ回路５１５は約１ＨｚのＱ１５信号５３５を出力する。
【００６１】
図６にはＤＦＦ回路５０１をリセットおよびＤＦＦ回路５０２をセットすることによる分周精度の微調整について説明するタイミングチャートを示す。
【００６２】
図６において、ＣＫタイミングチャート６０１はＣＫ信号９１６のタイミングを示し、ＲＳタイミングチャート６０２はＤＦＦ回路５０１のリセットとＤＦＦ回路５０２のセット信号のタイミングを示す。
【００６３】
ＲＳ無しタイミングチャート６０３は、セットが無い場合のＱ１信号５２１とＱ２信号５２２のタイミングを示し、リセットタイミングチャート６０４はＲ信号５１７がＳＲタイミングチャート６０２にしたがってＤＦＦ回路９０１をリセットした場合のＱ１信号５２１とＱ２信号５２２のタイミングを示す。
【００６４】
セットタイミングチャート６０５は、Ｓ信号５１８がＳＲタイミングチャート６０２にしたがってＤＦＦ回路５０２をセットした場合のＱ１信号５２１とＱ２信号５２２のタイミングを示し、ＲＳセットタイミングチャート６０６はＲ信号５１７が、ＳＲタイミングチャート６０２にしたがってＤＦＦ回路５０１をリセットし、Ｓ信号５１８がＳＲタイミングチャート６０２にしたがってＤＦＦ回路５０２をセットした場合のＱ１信号５２１およびＱ２信号５２２のタイミングを示す。
【００６５】
ＲＳ無しタイミングチャート６０３の場合、ＲＳタイミングチャート６０２で示されるセットのタイミングを基準にＱ１信号５２１の最初の立ち上がりはＣＫ信号９１６の４番目の立ち上がりに同期して立ち上がる。
【００６６】
セットタイミングチャート６０４の場合、ＲＳタイミングチャート６０２で示されるセットのタイミングを基準にＱ１信号５２１の最初の立ち上がりはＣＫ信号９１６の１番目の立ち上がりに同期して立ち上がる。
【００６７】
リセットタイミングチャート６０５の場合、ＲＳタイミングチャート６０２にて示されるリセットのタイミングを基準にＱ１信号５２１の最初の立ち上がりはＣＫ信号９１６の３番目の立ち上がりに同期して立ち上がる。
【００６８】
リセットセットタイミングチャート６０６の場合、ＲＳタイミングチャート６０２で示されるリセットセットのタイミングを基準にＱ１信号５２１の最初の立ち上がりはＣＫ信号９１６の２番目の立ち上がりに同期して立ち上がる。
【００６９】
すなわち、Ｒ信号５１７およびＳ信号５１８を入力してＱ１信号５２１のタイミングを変化させることによって最終的に発生されるＱ１５信号５３５の周期を微調整できる。
【００７０】
また、今までの回路と置き換える場合はセットおよびリセット入力をデコードすることなどによってつなぎかえることにより、簡単に置き換えることが可能である。
【００７１】
（第３の実施形態：図７および図８）
つぎに第３の実施形態における分周回路の構成を図７を用いて説明する。第１の実施形態で示した微調整機能付き低電力の分周回路のジョンソンカウンタ部分のＤＦＦ回路段数が４段の場合の回路を説明する。
【００７２】
図７は本発明の微調整機能付きの低電力の分周回路を示しており、第１番目のＤＦＦ回路７０１から第１７番目のＤＦＦ回路７１７から構成されている。
【００７３】
図７において、ＤＦＦ回路７０１はＳ信号７３０を入力するためのセット付きのＤＦＦ回路であり、水晶発振器から発生されたクロックパルスであるＣＫ信号９１６の立ち下がりに同期して１／８分周されたＱ１信号７２１を出力する回路である。
【００７４】
ＤＦＦ回路７０２はＲ１信号７３１を入力するためのリセット付きのＤＦＦ回路であり、ＣＫ信号９１６の立ち下がりに同期して１／８分周されたＱ１信号７２１を出力する回路である。
【００７５】
以下同様に、ＤＦＦ回路７０３はＲ２信号７３２を入力するためのリセット付きのＤＦＦ回路であり、ＣＫ信号９１６の立ち下がりに同期して１／８分周されたＱ３信号７２３を出力する回路であり、ＤＦＦ回路７０４はＲ３信号７３３を入力するためのリセット付きのＤＦＦ回路であり、ＣＫ信号９１６の立ち下がりに同期して１／８分周されたＱ４信号７２４を出力する回路である。
【００７６】
ＤＦＦ回路７０５はＤＦＦ回路７０１から発生されたＱ１信号７２１の立ち下がりに同期して１／２分周されたＱ５信号７２５を出力する回路であり、ＤＦＦ回路７０６はＤＦＦ回路７０５から発生されたＱ５信号７２５の立ち下がりに同期して１／２分周されたＱ６信号７２６を出力する回路である。
【００７７】
以下、同じようにしてＤＦＦ回路７１７は約１ＨｚのＱ１７信号７３７を出力する。
【００７８】
図８にはＤＦＦ回路７０１をセットとＤＦＦ回路７０２、ＤＦＦ回路７０３とＤＦＦ回路７０４をリセットすることによる分周精度の微調整について説明するタイミングチャートを示す。
【００７９】
図８において、ＣＫタイミングチャート８０１はＣＫ信号９１６のタイミングを示し、ＳＲタイミングチャート８０２はＤＦＦ回路７０１のセットとＤＦＦ回路７０２、ＤＦＦ回路７０３およびＤＦＦ回路７０４のリセット信号のタイミングを示す。
【００８０】
ＳＲ無しタイミングチャート８０３はセットが無い場合のＱ１信号７２１、Ｑ２信号７２２、Ｑ３信号７２３およびＱ４信号７２４のタイミングを示す。
Ｒ１Ｒ２タイミングチャート８０４はＳＲタイミングチャート８０２にしたがってＲ１信号７３１がＤＦＦ回路７０２をリセットし、Ｒ２信号７３２がＤＦＦ回路７０３をリセット場合のＱ１信号７２１、Ｑ２信号７２２、Ｑ３信号７２３およびＱ４信号７２４のタイミングを示す。
【００８１】
ＳＲ無しタイミングチャート８０３の場合、ＳＲタイミングチャート８０２で示されるセットのタイミングを基準にＱ１信号８２１の最初の立ち下がりはＣＫ信号９１６の８番目の立ち下がりに同期して立ち下がる。
【００８２】
Ｒ１Ｒ２リセットタイミングチャート８０４の場合、ＳＲタイミングチャート８０２で示されるセットのタイミングを基準にＱ１信号７２１の最初の立ち下がりはＣＫ信号９１６の６番目の立ち下がりに同期して立ち下がる。
【００８３】
以下、１つのセットと３つのリセットを組み合わせることによってＳＲタイミングチャート８０２で示されるセットのタイミングを基準にＱ１信号７２１の最初の立ち下がりをＣＫ信号９１６の１番目から８番目の立ち下がりに同期して立ち下げることが可能である。
【００８４】
すなわち、Ｓ信号７３０、Ｒ１信号７３１、Ｒ２信号７３２、およびＲ３信号７３３を入力してＱ１信号７２１のタイミングを変化させることによって最終的に発生されるＱ１５信号７３５の周期を微調整できる。
【００８５】
もちろん、ジョンソンカウンタ部分のリセット付きＤＦＦ回路を増やしても微調整が可能である。
また、今までの回路と置き換える場合はセットおよびリセット入力をデコードすることなどによってつなぎかえることにより、簡単に置き換えることが可能である。
【００８６】
【発明の効果】
以上の説明からあきらかなように、本発明の分周回路によって電子時計などの分周回路を用いる電子機器を、精度を維持しながら低電力で分周することが可能となる。
【図面の簡単な説明】
【図１】  参考例として分周回路の発振回路を含んだ構成を示す回路図である。
【図２】  図１の例における分周回路の電流測定結果を示すグラフである。
【図３】  本発明の実施の形態における微調整機能付き分周回路の構成を示す回路図である。
【図４】  本発明の実施形態における分周回路によるタイミングチャートを示す図面である。
【図５】  本発明の実施形態における分周回路による立ち上がり同期時を示す回路図である。
【図６】  本発明の実施形態における分周回路によるタイミングチャートを示す図面である。
【図７】  本発明の実施形態における分周回路による立ち上がり同期時を示す回路図である。
【図８】  本発明の実施形態における分周回路による１／８分周を基にしたタイミングチャートを示す図面である。
【図９】  従来技術における分周回路を示す回路図である。
【図１０】  従来技術における分周回路によるタイミングチャートを示す図面である。
【符号の説明】
１１０：ジョンソンカウンタ部
１１１：バイナリカウンタ部
１１６：ＣＫ信号
１３１：容量Ｃｏｕｔ
２０１：本発明による回路の電流−周波数特性
２０３：本発明による回路の電流−電圧特性
３２１：Ｑ１信号
４０４：セットタイミングチャート
６０４：リセットタイミングチャート
８０４：Ｒ２Ｒ３タイミングチャート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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