(57)【特許請求の範囲】
【請求項１】
メモリ装置を動作させるために使用する昇圧信号をリセットするｋｉｃｋｂ信号を生成する信号生成器であって：
バーストモード動作に関連する１組のアドレス・ラインおよびクロック信号を受信し、前記バーストモード動作の終了を示す検出器出力を生成するアドレス検出器；
前記検出器出力、前記クロック信号およびフィードバック信号を受信して、スイッチ出力を生成するスイッチ回路；
前記スイッチ出力を受信するよう結合され、遅延したスイッチ出力を生成する遅延回路；および
前記スイッチ出力および前記遅延したスイッチ出力を受信するよう結合され、前記ｋｉｃｋｂ信号を生成する出力回路；
より成り、前記ｋｉｃｋｂ信号が前記フィードバック信号を形成することを特徴とする信号生成器。
【請求項２】
請求項１記載の信号生成器において、前記アドレス検出器が、前記検出器出力を出力する検出器ラッチを包含することを特徴とする信号生成器。
【請求項３】
請求項２記載の信号生成器において、前記スイッチ回路が：
前記検出器出力を受信するよう結合された第１トランジスタ；および
前記フィードバック信号を受信するよう結合された第２トランジスタ；
を包含することを特徴とする信号生成器。
【請求項４】
請求項３記載の信号生成器において、前記遅延回路が、前記スイッチ出力信号を受信するよう結合された遅延ラッチを包含することを特徴とする信号生成器。
【請求項５】
請求項４記載の信号生成器において、前記出力回路が、前記遅延したスイッチ出力を受信するよう結合されたトランスファ・ゲートを包含することを特徴とする信号生成器。
【請求項６】
メモリ装置を動作させるために使用する昇圧信号をリセットするｋｉｃｋｂ信号を生成する方法であって：
バーストモード動作の終了を示す検出器出力を生成するために、前記バーストモード動作に関連する１組のアドレス・ラインおよびクロック信号を受信するステップ；
スイッチ出力を生成するために、前記検出器出力、前記クロック信号およびフィードバック信号を受信するステップ；
遅延した出力を生成するために前記スイッチ出力を受信するステップ；および
前記ｋｉｃｋｂ信号を生成するために、前記スイッチ出力および前記遅延した出力を受信するステップ；
より成り、前記ｋｉｃｋｂ信号が前記フィードバック信号を形成することを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にメモリ装置へのアクセスに関し、特に、実効性を改善するために、メモリ装置に使用されるメモリ・アクセス信号を生成する信号生成器に関する。
【０００２】
【従来の技術】
処理システムの実効性が向上するにつれて、対応するメモリの実効性の向上も必要とされる。これまでの実効性の要請に対応するために、バースト・モード・メモリ動作が導入されていた。バースト・モード動作の間に、メモリは同期クロックを利用して動作し、複数の一連のメモリ・ロケーションにアクセスする。例えば、バースト・モード読み出し動作の間に、クロック・サイクル毎に以前読み込んだデータをクロック・アウトしつつ、同期クロックを利用して連続的なメモリ・ロケーションを読み出す。この技術を利用して、高データ転送レートが実現される。しかしながら最近は更に高いメモリの実効性が必要とされる。
【０００３】
バースト・モード動作は連続的な動作なので、メモリ・アクセスの際に、セルの行アドレスは、内部列アドレスの終端に到達するまで不変である。通常は、メモリ電源供給電圧（Ｖｃｃ）は、約２．５ボルトの閾電圧を有し得るコア・セルをターン・オンさせるのに充分に高くはない。コア・セルにアクセスするために充分なワード・ライン電圧を作成するために、Ｖｃｃ電圧は昇圧される。ワード・ラインは、内部アドレスが列アドレスの終端にヒットするまで切り替わらないので、ワード・ライン昇圧回路(boosting circuit)は、内部列アドレスの終端に達するまで切り替わる必要はない。
【０００４】
コア・データ・アクセス動作に関し、コアからデータを出力するために２つのクロック・サイクルを使用するところの２つのセンス増幅器（ＳＹＡ）の組が存在し、アドレス変化を検出するために使用されるアドレス検出信号（ＡＴＤ）が２クロック毎に生成されると仮定する。通常は、昇圧動作はＡＴＤ信号により起動され、典型的な昇圧回路は、ブーストを起動するためのＡＴＤ信号を検出および使用するよう設計される。
【０００５】
図１は、メモリ・ワード・ライン信号の電圧を昇圧するために使用される典型的な昇圧回路１０２を示す。昇圧回路１０２は、アドレス入力１０７をデコードすることによりワード・ライン出力信号１０６を生成するところのデコーダ１０４に結合されるよう図示されている。ｋｉｃｋｂ信号が高レベルである場合に、出力・ノードＮｂにおける昇圧器出力電圧（Ｖｂ）は、ｎチャネル・デプレッション形トランジスタ１０８によってＶｃｃのレベルに設定される。ｋｉｃｋｂ信号が低くなってくると、信号の昇圧Ｖｂが生じ、次式で表現される：
Ｖｂ＝（（Ｃｂ／（Ｃｂ＋Ｃｄ）＋１）＊Ｖｃｃ
ここで、Ｃｄは１１０に示されるようなデコーダのキャパシタ効果である。
【０００６】
図２は、図１の昇圧回路に関連する信号の信号タイミングを示す。アドレス信号はｋｉｃｋｂ信号の発生を説明するよう示される。アドレス信号Ａ０が高レベルであってクロック（ＣＬＫ）の立ち上がりエッジが生じる毎に、ＡＴＤ信号が生成される。また、ＡＴＤ信号は、「最終列Ａｄ」信号によって示されるようなアドレス信号の総てが高（ハイ）であってＣＬＫの立ち上がりエッジが生じる場合にも生成される。このＡＴＤ信号はｋｉｃｋｂ信号を生成し、Ｖｂに関する波形によって示されるような昇圧信号をリセットおよび起動するために使用される。この信号タイミングを実現するために、以後のリセットおよび昇圧動作を実行するために使用されるｋｉｃｋｂ信号を生成するために使用されるところのＡＴＤ信号を生成するＡＴＤ生成器を有することが必要である。
【０００７】
図３は、典型的なＡＴＤ生成回路３００を示す。アドレス・ビットＡ０がハイ・レベルであってクロック（ＣＬＫ）信号がハイ・レベル（立ち上がりエッジ）に向かう場合に、ノード「ａ」における信号レベルはロー・レベルに向かい、その結果として、ＡＴＤ信号が起動されて出力３０２にハイ・レベルが生じるようにする。ノード「ａ」における信号が遅延素子を介して伝播した後に、ノード「ｂ」における信号はロー・レベルに向かい、出力３０２にロー・レベルが生じるようにＡＴＤ信号を終了させる。このようにして、アドレス・ビットＡ０およびクロック信号（ＣＬＫ）はＡＴＤ信号を生成するために使用される。
【０００８】
図４は、典型的な昇圧起動回路４００を示す。昇圧起動回路４００はＡＴＤ生成回路３００からＡＴＤ信号を受信し、リセットおよび昇圧動作を起動するｋｉｃｋｂ信号を生成する。列アドレスの全部が高であってＣＬＫ信号がハイ・レベルに向かう場合に、ノードＢｔにおける信号はハイ・レベルに向かう。この状態において、ＡＴＤ信号がハイ・レベルならば、ｋｉｃｋｂ信号は高に向かって昇圧回路をリセットする（図１参照）。ＡＴＤ信号がロー・レベルに向かうと、ｋｉｃｋｂ信号はロー・レベルに向かって昇圧機能を起動する。
【０００９】
図４の回路において、ｋｉｃｋｂ信号は、ＢｔおよびＡＴＤ信号を入力とするＡＮＤ論理を利用して生成される。昇圧モード・アーキテクチャの主目的は、メモリの実効性を改善することであるが、メモリが益々高速になるにつれて、ｋｉｃｋｂ信号は対応してより高速の活性化時間を有する必要がある。上述したｋｉｃｋｂ生成回路に関する１つの問題は、ＢｔおよびＡＴＤの生成および結合に関連した遅延が存在することによる速度限界があることである。これらの遅延はｋｉｃｋｂ信号の生成を遅くする。例えば、ＡＴＤラインにおける容量性負荷は、ＡＴＤ信号を遅延させ、最終的にはｋｉｃｋｂ信号の生成を遅延させ、メモリの動作速度を制限してしまう。
【００１０】
【発明が解決しようとする課題】
したがって、ｋｉｃｋｂ信号の生成が、ＢｔおよびＡＴＤ信号の検出および結合に関連する遅延によらないところの、メモリ装置の昇圧動作をリセットおよび起動するｋｉｃｋｂ信号を生成する手法が望まれている。
【００１１】
【課題を解決するための手段】
本発明はメモリ装置に関して使用するｋｉｃｋｂ信号を生成するシステムを包含する。ｋｉｃｋｂ信号は、メモリ・アクセス信号を昇圧するために昇圧回路をリセットおよび活性化させるために使用されるところの昇圧起動信号である。例えば、昇圧回路は、バースト・モード・メモリ・アクセス中に使用されるワード・ライン信号を昇圧する。システムは、従来の回路に関連する時間遅延を導入することなしに、ｋｉｃｋｂ信号を生成し、メモリの実効性の向上を可能にする。例えば、高実効性のメモリ装置のバースト・モード動作中に、システムは、ｋｉｃｋｂ信号の迅速な起動を行い、高実効性メモリ装置のコア・セルへのアクセスに使用されるメモリ信号の電圧を昇圧するところの電圧昇圧回路の迅速なリセットを可能にする。
【００１２】
本発明の一形態にあっては、メモリ装置を動作させるために使用する昇圧信号をリセットするｋｉｃｋｂ信号を生成する信号生成器が提供される。信号生成器は、１つ又はそれ以上のアドレス・ラインおよびクロック信号を受信し、検出器出力を生成するアドレス検出器を包含する。スイッチ回路も包含され、前記検出器出力、前記クロック信号およびフィードバック信号を受信して、スイッチ出力を生成する。遅延回路は、スイッチ出力を受信するよう結合され、遅延したスイッチ出力を生成し、出力回路は前記スイッチ出力および前記遅延したスイッチ出力を受信するよう結合され、前記ｋｉｃｋｂ信号を生成し、ｋｉｃｋｂ信号はフィードバック信号を形成する。
【００１３】
本発明の更なる形態および付随する利点は、添付図面に関連する以下の詳細な説明を参照することにより、一層明瞭になるであろう。
【００１４】
【発明の実施の形態】
本発明は、メモリ装置にアクセスするのに使用するｋｉｃｋｂ信号を生成するシステムを包含する。本発明に包含される１つ又はそれ以上の実施例が説明されるが、本発明の範囲から逸脱することなしに、説明される実施例を変更および変形させることが可能である。
【００１５】
（Ｋｉｃｋｂ信号生成器の実施例）
図５は、本発明により構築されたｋｉｃｋｂ信号生成器５００の一実施例である。信号生成器５００は、アドレスおよびクロック信号を受信し、ｋｉｃｋｂ出力信号５１８を生成する。信号生成器５００は、アドレス検出回路５０２、スイッチ回路５０４、遅延回路５０６および出力回路５０８を包含する。
【００１６】
アドレス検出回路５０２は、クロック信号（ＣＬＫ）および１組の列アドレス・ライン（Ａ０−Ａｌｃａ）を受信し、ここでＡｌｃａは最終的な列アドレス・ラインである。検出回路５０２は検出出力５１０をスイッチ回路５０４に出力する。１組のアドレス・ラインはＮＡＮＤゲート５２０により受信され、これはＮチャネル・トランジスタ５２２に結合された出力を有する。ＣＬＫ信号はインバータ５２４を介してトランジスタ５２２のゲートに結合される。トランジスタ５２２は、検出出力５１０を形成するラッチ回路５２６にも結合される。
【００１７】
スイッチ回路５０４は検出出力およびＣＬＫ信号を受信し、遅延回路５０６および出力回路５０８に結合されるスイッチ出力５１２を生成する。スイッチ回路は、フィードバック入力としてｋｉｃｋｂ出力信号５１８も受信する。スイッチ５０４は、Ｎチャネル・トランジスタ５２８、Ｎチャネル・トランジスタ５３０、Ｐチャネル・トランジスタ５３２およびＰチャネル・トランジスタ５３４を包含する。トランジスタ５３０は、トランジスタ５３２，５２８に結合され、そのゲート端子でＣＬＫ信号を受信する。トランジスタ５２８は、そのゲート端子で検出出力５１０を受信するよう結合される。トランジスタ５３２は、スイッチ出力５１２を形成するところのノード５３６においてトランジスタ５３０に結合される。トランジスタ５３４は、そのゲート端子においてｋｉｃｋｂ出力信号を受信する。
【００１８】
遅延回路５０６はスイッチ出力５１２を受信し、遅延出力５１４を生成する。遅延回路により導入される遅延量は、キャパシタ５１６によって少なくとも部分的に制御される。遅延回路５０６は、入力としてスイッチ出力５１２を受信するインバータ５４２に結合される遅延ラッチ５４０を包含する。インバータ５４２はキャパシタ５１６およびインバータ５４４に結合される。インバータ５４４は５１４に示されるような遅延出力信号を出力する。
【００１９】
出力回路５０８は、スイッチ出力５１２および遅延出力５１４を受信し、ｋｉｃｋｂ出力信号５１８を生成する。出力回路５０８は、遅延出力５１４を受信し、トランスファ・ゲート５４６に結合されるインバータ出力５１５を形成するところのインバータ５４４を包含する。トランスファ・ゲート５４６は、共通ドレインおよびソース端子に共に結合されるＮチャネルおよびＰチャネル・トランジスタを包含する。トランスファ・ゲート５４６は、遅延出力５１４およびスイッチ出力５１２を受信し、更に、ｋｉｃｋｂ出力信号５１８を生成するインバータ５４８に結合される。Ｐチャネル・トランジスタ５５０は、トランスファ・ゲート５４６および遅延出力５１４にも結合される。
【００２０】
生成器の動作時にあっては、ＣＬＫ信号を利用してｋｉｃｋｂ信号を直接的に作成する。その結果として、ｋｉｃｋｂ信号は、従来の回路を利用して達成可能なものよりも迅速に生成され、したがって、より高い実効性のメモリ装置の利用を可能にする改善された昇圧器の実効性を提供する。実際、生成器５００は、以下のタイミング図に示されるように、メモリ昇圧信号を非常に速やかにリセットさせることを可能にする。
【００２１】
図６は、図５のｋｉｃｋｂ信号生成器に関連する信号の信号タイミングを示すタイミング図６００を示す。タイミング図６００は、回路５００がクロック（ＣＬＫ）およびアドレス・ビット（Ａｎ）信号を利用して、ｋｉｃｋｂ信号を直接的に生成することを示す。回路５００は、最終的なアドレスに達するとすぐに、ｋｉｃｋｂ信号を生成し、ｋｉｃｋｂ信号が従来の回路よりも非常に速やかに昇圧信号（Ｖｂ）をリセットすることを可能にする。その結果として、ｋｉｃｋｂ信号を生成することは、メモリの動作速度を制限しない。また、ｋｉｃｋｂ信号に関する遅延期間も示され、これは遅延回路５０６によって決定される。
【００２２】
本発明は、メモリ装置に関して使用する昇圧信号の高速リセット用のｋｉｃｋｂ信号を生成するシステムを包含する。上述した実施例は本発明の例示であって、本発明の範囲を、上述した特定の実施例に限定することを意図しない。したがって、１つ又はそれ以上の本願実施例が提示および説明されたが、本願精神または本質的特徴から逸脱することなしに、様々な変更がそれらになされ得ることに留意を要する。以上の本願開示および説明は例示的であることを意図し、特許請求の範囲に記載される本発明の範囲を限定するものではない。
【００２３】
【図面の簡単な説明】
【図１】図１は、簡略化された一般的な昇圧回路を示す。
【図２】図２は、図１の昇圧回路に関連する信号の信号タイミングを示す。
【図３】図３は、一般的なＡＴＤ生成回路を示す。
【図４】図４は、一般的な昇圧起動回路を示す。
【図５】図５は、本発明により構築されたｋｉｃｋｂ信号生成器の一実施例を示す。
【図６】図６は、図５のｋｉｃｋｂ信号生成器に関連する信号の信号タイミングを図示するタイミング図を示す。
【符号の説明】
１０２  昇圧回路
１０４  デコーダ
１０６  ワード・ライン出力信号
１０７  アドレス入力
１０８  ｎチャネル・トランジスタ
３０２  出力
５００  ｋｉｃｋｂ信号生成器
５０２  アドレス検出器
５０４  スイッチ回路
５０６  遅延回路
５０８  出力回路
５１０  検出器出力
５１４  遅延出力
５１８  ｋｉｃｋｂ出力信号
５２０  ＮＡＮＤゲート
５２２  Ｎチャネル・トランジスタ
５２４  インバータ
５２６  ラッチ出力
５２８，５３０，５３２，５３４  トランジスタ
５３６  ノード
５４０  遅延ラッチ回路
５４２，５４４，５４８  インバータ
５４６  トランスファ・ゲート
５５０  トランジスタ
【図１】
0004178206.tif 000002
【図２】
0004178206.tif 000003
【図３】
0004178206.tif 000004
【図４】
0004178206.tif 000005
【図５】
0004178206.tif 000006
【図６】
0004178206.tif 000007