(57)【特許請求の範囲】
【請求項１】
底部に微細片が設けられた、ＩｒＯ2（酸化イリジウム）からなる柱状の下部電極と、
前記下部電極を覆う強誘電体膜と、
ＩｒＯ2からなり、前記強誘電体膜を覆い、前記強誘電体膜を介して前記下部電極と容量結合してなる上部電極と
を含み、
前記下部電極の上面の断面形状が前記微細片の形成位置に対応し、前記微細片の上方に相当する部分が窪んだ凹形状とされていることを特徴とする半導体装置。
【請求項２】
前記下部電極は、金属プラグを介して半導体基板と接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板の上方で、有機Ｉｒガスを用いた化学気相成長法によりＩｒ（イリジウム）又はＩｒＯ2（酸化イリジウム）を形成する工程と、
前記基板の上方で、第１の領域に、形成された前記Ｉｒ（イリジウム）又はＩｒＯ2（酸化イリジウム）を露出させるとともに、第２の領域に所定物質を露出させる工程と、
有機Ｉｒガスを用いた化学気相成長法により、前記第１の領域にのみ選択的にＩｒＯ2を成長させる工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の領域のＩｒ又はＩｒＯ2上に微細片を形成した状態で、前記第１の領域にのみ選択的にＩｒＯ2を成長させ、
上面の断面形状が前記微細片の形成位置に対応し、前記微細片の上方に相当する部分が窪んだ凹形状となる、ＩｒＯ2からなる構造物を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板の上方に、有機Ｉｒガスを用いた化学気相成長法によりＩｒ（イリジウム）又はＩｒＯ2（酸化イリジウム）からなる薄い下層膜を形成する工程と、
前記下層膜上にマスク層を形成する工程と、
前記マスク層を開口し、所定位置における前記下層膜の表面を露出させる工程と、
有機Ｉｒガスを用いた化学気相成長法により、前記下層膜の露出した前記表面上のみにＩｒＯ2を成長させ、前記開口内を充填する柱状の下部電極を形成する工程と、
前記マスク層を除去する工程と、
前記下部電極を覆うように、強誘電体膜を形成する工程と、
前記強誘電体膜を覆うように、ＩｒＯ2からなる薄い下地膜を形成する工程と、
化学気相成長法により、前記下地膜上に選択的にＩｒＯ2を成長させ、前記強誘電体膜を介して前記下部電極と容量結合してなる上部電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記下地膜を形成する際に、先ずＩｒを堆積した後、当該Ｉｒを酸化してＩｒＯ2とすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記開口内で露出した前記下層膜の前記表面上に微細片を形成し、この状態でＩｒＯ2を成長させ、前記開口内を充填する柱状の下部電極を形成し、
上面の断面形状が前記微細片の形成位置に対応し、前記微細片の上方に相当する部分が窪んだ凹形状となるように、前記上部電極を形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
半導体基板の上方に、所定部位が開口されてなるマスク層を形成する工程と、
有機Ｉｒガスを用いた化学気相成長法により、前記開口の内壁面のみを覆う形状のＩｒＯ2（酸化イリジウム）からなる薄い第１の下地膜を形成する工程と、
有機Ｉｒガスを用いた化学気相成長法により、前記第１の下地膜上に選択的にＩｒＯ2を成長させ、前記開口の前記内壁面のみを覆う形状の下部電極を形成する工程と、
前記下部電極を覆うように、強誘電体膜を形成する工程と、
前記強誘電体膜を覆うように、有機Ｉｒガスを用いた化学気相成長法により、ＩｒＯ2からなる薄い第２の下地膜を形成する工程と、
有機Ｉｒガスを用いた化学気相成長法により、前記第２の下地膜上に選択的にＩｒＯ2を成長させ、前記強誘電体膜を介して前記下部電極と容量結合してなる上部電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、強誘電体の不揮発性を利用したいわゆるＦＲＡＭ（Ferroelectric Random Access Memory）に適用して好適である。
【０００２】
【従来の技術】
近年、キャパシタの誘電体膜に強誘電体を用いた不揮発性メモリであるＦＲＡＭが注目されている。このＦＲＡＭは、残留分極を利用しているため電源を断っても記憶情報を保持できる機能を有しており、消費電力を低く抑えることができる。更に、書き換え速度も例えば１００ｎｓ以下の高速を実現できるため、理想的な半導体メモリとして開発が進められている。これまでのところ、ＦＲＡＭを用いたＩＣカードや商品タグなどが開発されており、更に幅広い分野で応用が期待されている。
【０００３】
図１４に、現在使われているＦＲＡＭのメモリキャパシタの構造を例示する。
このキャパシタは、プレーナ・スタック型ＦＲＡＭと称されており、半導体基板１０１の所定部位（例えばメモリトランジスタのドレイン）の層間絶縁膜１０２に形成されたタングステン（Ｗ）プラグ１０３を介してＩｒ膜１０４ａ及びＩｒＯ2膜１０４ｂが積層してなる下部電極１０４と、ＰＺＴ（Ｐｂ／Ｚｒ／Ｔｉ＝１．１３／０．４／０．６０３）からなる誘電体膜１０５と、ＩｒＯ2からなり、強誘電体膜１０５を介して下部電極１０４と容量結合してなる上部電極１０６とを備えて構成されている。
【０００４】
【発明が解決しようとする課題】
近時では、半導体メモリに対する小型化及び大容量化の要求が益々高くなっており、ＦＲＡＭに対しては微細且つ大容量で高速駆動を実現することが望まれている。
【０００５】
上述したプレーナ・スタック型ＦＲＡＭでは、チップ内でメモリキャパシタが占有する面積が大きく、これが高集積化を妨げる主要因の一つとなっている。この問題を解決するためには、メモリキャパシタを占有面積の小さい立体形状とすることが好適であるが、メモリキャパシタの下部電極及び上部電極に課せられた諸条件から、立体形状のメモリキャパシタを実現することは極めて困難である。
【０００６】
例えば、当該キャパシタの形成には７５０℃以上の高温を要することから、酸化されても導電体として使用可能な電極材料が要求され、これを満たすものとして貴金属のＩｒ（イリジウム）が好ましいが、これを所望部位に形成したり、所定形状に加工することはＩｒの物理的・化学的性質上、極めて困難である。
【０００７】
そこで本発明では、Ｉｒ（ＩｒＯ2：酸化イリジウム）を所望部位に、しかも所望形状に加工することを可能として、集積度の高い半導体装置を実現し、特にＩｒＯ2を用いてアスペクト比の高い電極構造を構成して、微細で且つ大記憶容量の半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、前記課題の解決を図る鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明の半導体装置は、底部に微細片が設けられた、ＩｒＯ2（酸化イリジウム）からなる柱状の下部電極と、前記下部電極を覆う強誘電体膜と、ＩｒＯ2からなり、前記強誘電体膜を覆い、前記強誘電体膜を介して前記下部電極と容量結合してなる上部電極とを含み、前記下部電極の上面の断面形状が前記微細片の形成位置に対応し、前記微細片の上方に相当する部分が窪んだ凹形状とされている。
【００１１】
本発明の半導体装置の製造方法は、基板の上方で、有機Ｉｒガスを用いた化学気相成長法によりＩｒ（イリジウム）又はＩｒＯ2（酸化イリジウム）を形成する工程と、前記基板の上方で、第１の領域に、形成された前記Ｉｒ（イリジウム）又はＩｒＯ2（酸化イリジウム）を露出させるとともに、第２の領域に所定物質を露出させる工程と、有機Ｉｒガスを用いた化学気相成長法により、前記第１の領域にのみ選択的にＩｒＯ2を成長させる工程とを含む。
【００１２】
本発明の半導体装置の製造方法の具体的態様は、半導体基板の上方に、有機Ｉｒガスを用いた化学気相成長法によりＩｒ（イリジウム）又はＩｒＯ2（酸化イリジウム）からなる薄い下層膜を形成する工程と、前記下層膜上にマスク層を形成する工程と、前記マスク層を開口し、所定位置における前記下層膜の表面を露出させる工程と、有機Ｉｒガスを用いた化学気相成長法により、前記下層膜の露出した前記表面上のみにＩｒＯ2を成長させ、前記開口内を充填する柱状の下部電極を形成する工程と、前記マスク層を除去する工程と、前記下部電極を覆うように、強誘電体膜を形成する工程と、前記強誘電体膜を覆うように、ＩｒＯ2からなる薄い下地膜を形成する工程と、化学気相成長法により、前記下地膜上に選択的にＩｒＯ2を成長させ、前記強誘電体膜を介して前記下部電極と容量結合してなる上部電極を形成する工程とを含む。
【００１３】
本発明の半導体装置の製造方法の具体的態様は、半導体基板の上方に、所定部位が開口されてなるマスク層を形成する工程と、有機Ｉｒガスを用いた化学気相成長法により、前記開口の内壁面のみを覆う形状のＩｒＯ2（酸化イリジウム）からなる薄い第１の下地膜を形成する工程と、有機Ｉｒガスを用いた化学気相成長法により、前記第１の下地膜上に選択的にＩｒＯ2を成長させ、前記開口の前記内壁面のみを覆う形状の下部電極を形成する工程と、前記下部電極を覆うように、強誘電体膜を形成する工程と、前記強誘電体膜を覆うように、有機Ｉｒガスを用いた化学気相成長法により、ＩｒＯ2からなる薄い第２の下地膜を形成する工程と、有機Ｉｒガスを用いた化学気相成長法により、前記第２の下地膜上に選択的にＩｒＯ2を成長させ、前記強誘電体膜を介して前記下部電極と容量結合してなる上部電極を形成する工程とを含む。
【００１４】
【発明の実施の形態】
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００１５】
−本発明の作用原理−
先ず、本発明の作用原理について述べる。
【００１６】
本発明者は、先ず、ＩｒＯ2を材料として高アスペクト比の柱状電極構造を試作すべく、図１（ａ）に示すように、Ｉｒ層又はＩｒＯ2層１１１を膜厚５００ｎｍ〜１００ｎｍ程度に形成し、その一部をマスク材１１２で覆い、Ａｒ＋Ｏ2ガスを用いたイオンエッチングにより不要部分を除去し、マスク材１１２形状に倣った柱状電極構造を形成することを試みた。
【００１７】
しかしながら、図１（ｂ）に示すように、Ｉｒ層又はＩｒＯ2層１１１をエッチングする際に、除去されたＩｒ又はＩｒＯ2の分子がマスク材１１２の周辺部位に再付着し、フェンス壁（フェンス）１１３を形成する。このフェンス１１３の高さはエッチング深さの３倍以上に達し、その後のフォトリソグラフィー工程におけるマスク合わせを困難にしたり、フェンス１１３が破壊してパーティクル発生の原因となる場合もある。フェンス１１３の高さは加工膜厚と比例するため、５００ｎｍ上の電極加工は非常に困難となる。
【００１８】
柱状電極構造を作製する他の手法としては、図２（ａ）に示すように、絶縁層１２１に形成した開口内を埋め込むように５００ｎｍ〜１０００ｎｍ程度の膜厚にＩｒＯ2膜１２２を堆積した後、図２（ｂ）に示すように、研磨布１２４を備えた研磨ヘッド１２３を用いて、研磨剤１２５によりＩｒＯ2膜１２２の余分な部分を化学機械研磨法（ＣＭＰ法）で加工した後、絶縁層１２１を除去する手法が考えられるが、ＩｒやＩｒＯ2は非常に硬い材料であるために研磨速度が低く、厚膜であるＩｒＯ2膜１２２を加工することは極めて困難である。
【００１９】
上記のような試行錯誤を経た後、本発明者は、有機Ｉｒガスを用いたＣＶＤ法によりＩｒＯ2を堆積成長する研究を進めている中で、ある条件範囲では、Ｉｒ（ＩｒＯ2）上にのみＩｒＯ2が堆積し、ＳｉＯ2等の材料上ではほとんどＩｒＯ2は堆積しないという選択的堆積現象を見出した。ＩｒＯ2の堆積しない材料としては、ＳｉＯ2の他にＰｔ、ＰＺＴ、Ｓｉを確認している。
【００２０】
図３は、上記の選択的堆積現象の原理を示す模式図である。
この選択的堆積現象が生じる理由は明確には判明していないが、ＳｉＯ2部１上では原料となる有機Ｉｒガスが分解・酸化してもその分子２はＳｉＯ2部１と結合できず脱離し易い。一方、Ｉｒ４を形成した部分ではその表層が酸化してＩｒＯ2部３となっており、分子２が結合し易くなっているものと考えるのが合理的である。
【００２１】
本発明の骨子は、上述の選択的堆積現象を利用し、例えば通常の手法では形成し難い形状にＩｒＯ2を選択的に堆積させることである。即ち、ＩｒＯ2の必要な領域（第１の領域）のみにＩｒ又はＩｒＯ2を露出するように、第１の領域を囲むＩｒＯ2の不要な領域（第２の領域）にＳｉＯ2等からなるＩｒＯ2の成長し難い所定物質を露出させ、この状態で化学気相成長法（ＣＶＤ法）により第１の領域のみにＩｒＯ2を成長させる。このように、Ｉｒ又はＩｒＯ2を必要な領域に形成すれば、その上にのみＩｒＯ2を形成できるので、これを用いることによりＩｒＯ2を材料としてアスペクト比の高い柱状等の所望形状の電極作製が可能となる。
【００２２】
−具体的な諸実施形態−
上述した本発明の作用原理を踏まえ、半導体装置として、いわゆるＦＲＡＭの具体的な構成をその製造方法とともに説明する。
【００２３】
（第１の実施形態）
［ＣＶＤ装置の概略構成及びその使用態様］
図４は、本実施形態で用いるＣＶＤ装置の概略構成を示す模式図である。本実施形態では、このＣＶＤ装置を用いてＩｒ，ＩｒＯ2，ＰＺＴを堆積成長させる。
このＣＶＤ装置は、加熱ヒータを有し、半導体基板５０が設置固定される基板固定台６１を備えたチャンバー５１と、チャンバー５１にＣＶＤガスを供給するガス供給機構５２と、チャンバー５１を排気するための排気機構５３とを含み構成されている。
【００２４】
ガス供給機構５２は、有機金属原料を溶媒に溶解させた溶液原料を貯蔵する溶液原料貯蔵器６２と、溶液原料の流量を調節する液体流量制御計６３と、供給されるＡｒガスの流量を調節する気体流量制御計６４と、溶液原料を気化させてＡｒガスにより所定濃度に調節してチャンバー５１へ送出する気化器６５とを含み構成されている。
【００２５】
排気機構５３は、チャンバー５１を所定の真空状態とするための真空排気ポンプ６６と、チャンバー５１内から排気した雰囲気内の有機物質を除去して外部へ排気する有機物質除外器６７とを含み構成されている。
【００２６】
このＣＶＤ装置では、有機金属原料を溶媒に溶解させた溶液原料を流量制御し気化器６５で加熱気化させ、ガス原料として堆積室へ送り、酸素ガスと混合した後、半導体基板上で分解・酸化させて膜堆積させる。
【００２７】
Ｉｒを堆積させる際には、有機金属のＩｒ（ＥｔＣｐ）（ｃｏｄ）を溶媒のキシレンに０．１ｍｏｌ／Ｌの濃度で溶解させ、溶液原料として用いる。この溶液原料０．１ｇ／ｍｉｎをＡｒガス２００ｃｃと共に１８０℃〜２２０℃に加熱した気化器６５でガス化させ、チャンバー５１内へ送出する。チャンバー５１内の圧力を１．３３×１０4Ｐａ（１０Ｔｏｒｒ）として、酸素を５００ｓｃｃｍ，Ａｒガスを１５００ｓｃｃｍ供給し、５００℃に加熱した半導体基板上にＩｒ膜を堆積する。
【００２８】
ＩｒＯ2を堆積させる際には、上述のＩｒ堆積条件を基本として、酸素を１５００ｓｃｃｍを，Ａｒガスを５００ｓｃｃｍ供給し、半導体基板上にＩｒＯ2を堆積する。
【００２９】
ＰＺＴを堆積させる際には、Ｐｂ（ＤＰＭ）3，Ｚｒ（ＤＰＭ）3，Ｔｉ（ＯｉＰｒ）2（ＤＰＭ）2を溶媒のキシレンにそれぞれ０．１ｍｏ１／Ｌの濃度で溶解し、溶液原料として用いる。これらを流量制御した後、混合してＮ2キャリアガス５００ｓｃｃｍと共に２２０℃〜２４０℃に加熱した気化器６５で気化させてチャンバー５１内へ送出する。チャンバー５１内の圧力を６．６５×１０3Ｐａ（５Ｔｏｒｒ）として、酸素を２５００ｓｃｃｍ，Ａｒガスを１０００ｓｃｃｍ供給し、５８０℃に加熱した半導体基板上にＰＺＴを堆積する。
【００３０】
［ＦＲＡＭの主要構成の製造方法］
図５〜図７は、第１の実施形態によるＦＲＡＭの主要構成の製造方法を工程順に示す概略断面図である。
【００３１】
先ず、図５（ａ）に示すように、ＦＲＡＭの構成要素であるメモリトランジスタを作製する。
具体的には、素子分離構造（ここではＬＯＣＳ法によるフィールド酸化膜）１０により素子領域が画定されたシリコン半導体基板１１上に、熱酸化法等によりゲート絶縁膜１２を形成し、続いてＣＶＤ法により多結晶シリコン膜を堆積し、これをパターニングすることによりゲート電極１３を形成する。しかる後、ゲート電極１３をマスクとして、当該ゲート電極１３の両側における半導体基板１１の表層に不純物をイオン注入し、アニール処理を施すことによりソース１４及びドレイン１５を形成し、メモリトランジスタを作製する。
【００３２】
続いて、ＦＲＡＭの構成要素であるメモリキャパシタを作製する。
具体的には、先ず、ゲート電極１３を埋め込むように、ＣＶＤ法によりＳｉＯ2を堆積し、層間絶縁膜１６を形成する。
【００３３】
その後、ドレイン１５の表面の一部を露出させるように、層間絶縁膜１６をパターニングして開口を形成し、ＣＶＤ法により当該開口を埋め込む膜厚にタングステン（Ｗ）を堆積した後、これをＣＭＰ法により研磨して、開口を充填するＷプラグ１７を形成する。
【００３４】
続いて、Ｗプラグ１７の表面が露出した層間絶縁膜１６上に、上述したＣＶＤ装置を用いたＣＶＤ法により、ＩｒＯ2選択堆積のシード層となるＩｒからなる下地膜１８を膜厚１０ｎｍ程度に堆積する。
【００３５】
続いて、図５（ｂ）に示すように、ＣＶＤ法により下地膜１８上にＳｉＯ2を膜厚５００ｎｍ程度に堆積し、マスク層１９を形成する。
【００３６】
続いて、図５（ｃ）に示すように、Ｗプラグ１７上に相当する下地膜１８の表面の一部が露出するように、フォトリソグラフィー及びＨＦを用いたウェットエッチングによりマスク層１９をパターニングし、高アスペクト比の開口２０を形成する。なおこのとき、開口２０から露出する下地膜１８は酸化されてＩｒＯ2となっている。
【００３７】
続いて、図６（ａ）に示すように、上述したＣＶＤ装置を用いたＣＶＤ法により、ＩｒＯ2を堆積する。このとき、上述した選択的堆積現象により、ＩｒＯ2はＳｉＯ2からなるマスク層１９上には堆積せず、ＩｒＯ2からなる下地膜１８上のみに堆積し、開口２０を充填しＩｒＯ2からなる高アスペクト比の柱状の下部電極２１が形成される。
【００３８】
続いて、図６（ｂ）に示すように、ＨＦを用いたウェットエッチングにより、マスク層１９を除去する。
【００３９】
続いて、図６（ｃ）に示すように、下部電極２１をマスクとして下地膜１８をイオンエッチングし、下部電極２１下のみを残して下地膜１８を除去する。
【００４０】
続いて、図７（ａ）に示すように、上述したＣＶＤ装置を用いたＣＶＤ法により、下部電極２１を覆うようにＰＺＴを膜厚１００ｎｍ程度に堆積し、強誘電体膜２２を形成する。
【００４１】
続いて、図７（ｂ）に示すように、上述したＣＶＤ装置を用いたＣＶＤ法により、強誘電体膜２２を覆うようにＩｒからなる下地膜２３を膜厚５ｎｍ程度に堆積する。
【００４２】
続いて、Ｉｒの化学触媒効果を除去するため、酸素１００％雰囲気中で６００℃、１分間の急速アニール（ＲＴＡ）処理を下地膜２３に施し、下地膜２３をＩｒからＩｒＯ2に変える。
【００４３】
続いて、図７（ｃ）に示すように、上述したＣＶＤ装置を用いたＣＶＤ法により、上述した選択的堆積現象を利用して下地膜２３上にＩｒＯ2膜２４を膜厚５０ｎｍ程度に堆積し、強誘電体膜２２を介して下部電極２１と容量結合してなる上部電極２５を形成する。なおこの場合、ＩｒＯ2が堆積されない所定物質からなる領域は形成されておらず、下地膜２３上が全面的にＩｒＯ2が形成される領域とされる。
【００４４】
しかる後、上部電極２５及び強誘電体膜２２を所定形状にパターニングし、更なる上層の層間絶縁膜や各種配線等の形成を経て、本実施形態のＦＲＡＭを完成させる。
【００４５】
以上説明したように、本実施形態によれば、ＩｒやＩｒＯ2の加工時に、その物理的・化学的性質に基づく諸々の不都合を解消して、ＩｒＯ2を用いてアスペクト比の高い微細で且つ大記憶容量の電極構造を有するＦＲＡＭを実現することが可能となる。
【００４６】
（変形例）
ここで、第１の実施形態の変形例について説明する。
図８及び図９は、この変形例によるＦＲＡＭの主要構成の製造方法を工程順に示す概略断面図である。なお、第１の実施形態で説明した構成部材等と同じものについては同一符号を記して説明を省略する。
【００４７】
先ず、図８（ａ）に示すように、第１の実施形態と同様に、メモリトランジスタ、Ｗプラグ１７及びＩｒからなる下地膜１８等を形成した後、下地膜１８上にＳｉ3Ｏ4を膜厚５ｎｍ程度に形成し、これをフォトリソグラフィー及びドライエッチングにより加工して、Ｓｉ3Ｏ4からなる微細片２６を形成する。
【００４８】
続いて、図８（ｂ）に示すように、下地膜１８及び微細片２６を覆うマスク層１９を形成し、微細片２６を含むＩｒ膜１８の表面の一部が露出するようにマスク層１９に開口２０を形成する。なおこのとき、開口２０から露出する下地膜１８は酸化されてＩｒＯ2となっている。
【００４９】
続いて、図８（ｃ）に示すように、第１の実施形態で説明したＣＶＤ装置を用いたＣＶＤ法により、ＩｒＯ2を堆積する。このとき、上述した選択的堆積現象により、ＩｒＯ2はＳｉＯ2からなるマスク層１９上には堆積せず、ＩｒＯ2からなる下地膜１８上のみに堆積し、Ｓｉ3Ｏ4からなる微細片２６上には堆積しないが、ＩｒＯ2膜厚が厚くなると水平方向への堆積のために微細片２６はＩｒＯ2で覆われてゆく。そして、開口２０を充填し、上面の断面形状が微細片２６の形成位置に対応して、微細片２６の上方に相当する部分が窪んだ凹形状となったＩｒＯ2からなる高アスペクト比の柱状の下部電極２７が形成される。
【００５０】
続いて、図９（ａ）に示すように、ＨＦを用いたウェットエッチングにより、マスク層１９を除去した後、下部電極２７をマスクとして下地膜１８をイオンエッチングし、下部電極２７下のみを残して下地膜１８を除去する。
【００５１】
続いて、図９（ｂ）に示すように、第１の実施形態と同様に、下部電極２７を覆うように強誘電体膜２２と、当該強誘電体膜２２を介して下部電極２７と容量結合してなる上部電極２５とを順次形成する。
【００５２】
しかる後、上部電極２５及び強誘電体膜２２を所定形状にパターニングし、更なる上層の層間絶縁膜や各種配線等の形成を経て、変形例のＦＲＡＭを完成させる。
【００５３】
以上説明したように、この変形例によれば、ＩｒやＩｒＯ2の加工時に、その物理的・化学的性質に基づく諸々の不都合を解消し、更には上部電極２３の上面が凸形状とされて実質的な面積が増加するため、ＩｒＯ2を用いてアスペクト比の高い微細で且つ極めて大記憶容量の電極構造を有するＦＲＡＭを実現することが可能となる。
【００５４】
なお、本例では微細片２４を一つ形成する場合を例示したが、これを複数個形成し、上部電極２３の上面を更に入り組んだ曲面形状として実質的な面積を増加させて、メモリキャパシタの更なる大記憶容量化を図るようにしても好適である。
【００５５】
（第２の実施形態）
次に、第２の実施形態について説明する。ここでは、ＦＲＡＭのメモリキャパシタの形状が異なる点で第１の実施形態と相違する。
図１０〜図１３は、第１の実施形態によるＦＲＡＭの主要構成の製造方法を工程順に示す概略断面図である。なお、第１の実施形態で説明した構成部材等と同じものについては同一符号を記して説明を省略する。
【００５６】
先ず、図１０（ａ）に示すように、第１の実施形態と同様に、メモリトランジスタ、Ｗプラグ１７及びＩｒからなる下地膜１８等を形成した後、下地膜１８上にＳｉ3Ｏ4を膜厚１０ｎｍ程度に形成し、ストッパー膜３１を形成する。
【００５７】
続いて、図１０（ｂ）に示すように、ストッパー膜３１を覆う膜厚５００ｎｍ程度のマスク層１９を形成する。
【００５８】
続いて、図１０（ｃ）に示すように、ストッパー膜３１をエッチングストッパーとして、ストッパー膜３１の表面の一部が露出するようにマスク層１９に開口２０を形成する。
【００５９】
続いて、図１１（ａ）に示すように、ストッパー膜３１の開口２０の底部に露出した部分をドライエッチングにより除去する。
【００６０】
続いて、図１１（ｂ）に示すように、ＣＶＤ法により、開口２０内を覆うようにマスク層１９上に膜厚１０ｎｍ程度に薄いＩｒからなる下地膜３２を形成する。
【００６１】
続いて、図１１（ｃ）に示すように、ダイヤモンド砥粒を含む研磨剤を用いたＣＭＰ法により、下地膜３２の不要部分を研磨除去し、下地膜３２を開口１４の内壁面のみに残す。
【００６２】
続いて、Ｉｒの化学触媒効果を除去するため、酸素１００％雰囲気中で６００℃、１分間の急速アニール（ＲＴＡ）処理を下地膜３２に施し、下地膜３２をＩｒからＩｒＯ2に変える。
【００６３】
続いて、図１２（ａ）に示すように、第１の実施形態で説明したＣＶＤ装置を用いたＣＶＤ法により、膜厚５０ｎｍ程度にＩｒＯ2膜３０を堆積する。このとき、上述した選択的堆積現象により、ＩｒＯ2膜３０はＳｉＯ2からなるマスク層１９上には堆積せず、ＩｒＯ2からなる下地膜３２上のみに堆積し、開口１４の内壁面を覆うＩｒＯ2からなる下部電極３３が形成される。
【００６４】
続いて、図１２（ｂ）に示すように、上述したＣＶＤ装置を用いたＣＶＤ法により、下部電極３３を覆うようにＰＺＴを膜厚１００ｎｍ程度に堆積し、強誘電体膜２２を形成する。
【００６５】
続いて、図１３（ａ）に示すように、上述したＣＶＤ装置を用いたＣＶＤ法により、強誘電体膜２２を覆うようにＩｒからなる下地膜３４を膜厚５ｎｍ程度に堆積する。
【００６６】
続いて、Ｉｒの化学触媒効果を除去するため、酸素１００％雰囲気中で６００℃、１分間の急速アニール（ＲＴＡ）処理を下地膜３４に施し、下地膜３４をＩｒからＩｒＯ2に変える。
【００６７】
続いて、図１３（ｂ）に示すように、上述したＣＶＤ装置を用いたＣＶＤ法により、上述した選択的堆積現象を利用して下地膜３４上にＩｒＯ2膜３５を膜厚５０ｎｍ程度に堆積し、開口２２内で強誘電体膜２２を介して下部電極３３と容量結合してなる上部電極３６を形成する。なおこの場合、ＩｒＯ2が堆積されない所定物質からなる領域は形成されておらず、下地膜３４上が全面的にＩｒＯ2が形成される領域とされる。
【００６８】
しかる後、上部電極３６及び強誘電体膜２２を所定形状にパターニングし、更なる上層の層間絶縁膜や各種配線等の形成を経て、本実施形態のＦＲＡＭを完成させる。
【００６９】
以上説明したように、本実施形態によれば、ＩｒやＩｒＯ2の加工時に、その物理的・化学的性質に基づく諸々の不都合を解消して、ＩｒＯ2を用いてアスペクト比の高い微細で且つ大記憶容量の電極構造を有するＦＲＡＭを実現することが可能となる。
【００７０】
更に本実施形態によれば、開口２０内にメモリキャパシタが構成されるため、当該メモリキャパシタ作製後の表面段差が小さく抑えられ、配線工程等の後工程を容易に行うことができ、更なる微細化に対応することが可能となる。
【００７１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７２】
（付記１）ＩｒＯ2からなる柱状の下部電極と、
前記下部電極を覆う強誘電体膜と、
ＩｒＯ2からなり、前記強誘電体膜を覆い、前記強誘電体膜を介して前記下部電極と容量結合してなる上部電極と
を含むことを特徴とする半導体装置。
【００７３】
（付記２）前記下部電極は、金属プラグを介して半導体基板と接続されていることを特徴とする付記１に記載の半導体装置。
【００７４】
（付記３）前記下部電極の底部に微細片が設けられており、当該下部電極の上面形状が前記微細片の形成位置に対応し、前記微細片の形状を反映した凹形状とされていることを特徴とする付記１又は２に記載の半導体装置。
【００７５】
（付記４）絶縁層に形成された溝の内壁を覆うように形成された、ＩｒＯ2からなる下部電極と、前記下部電極を覆う強誘電体膜と、ＩｒＯ2からなり、前記強誘電体膜を覆い、前記強誘電体膜を介して前記下部電極と容量結合してなる上部電極とを含むことを特徴とする半導体装置。
【００７６】
（付記５）基板の上方で、第１の領域にＩｒ又はＩｒＯ2を露出させるとともに、第２の領域に所定物質を露出させる工程と、
化学気相成長法により、前記第１の領域にのみ選択的にＩｒＯ2を成長させる工程と
を含むことを特徴とする半導体装置の製造方法。
【００７７】
（付記６）前記所定物質がＳｉＯ2、ＰＺＴ，及びＳｉから選ばれた１種であることを特徴とする付記５に記載の半導体装置の製造方法。
【００７８】
（付記７）前記第１の領域のＩｒ又はＩｒＯ2上に微細片を形成した状態で、前記第１の領域にのみ選択的にＩｒＯ2を成長させ、
上面形状が前記微細片の形成位置に対応し、前記微細片の形状を反映した凹形状となる、ＩｒＯ2からなる構造物を形成することを特徴とする付記５又は６に記載の半導体装置の製造方法。
【００７９】
（付記８）半導体基板の上方に、Ｉｒ又はＩｒＯ2からなる薄い下層膜を形成する工程と、
前記下層膜上にマスク層を形成する工程と、
前記マスク層を開口し、所定位置における前記下層膜の表面を露出させる工程と、
化学気相成長法により、前記下層膜の露出した前記表面上のみにＩｒＯ2を成長させ、前記開口内を充填する柱状の下部電極を形成する工程と、
前記マスク層を除去する工程と、
前記下部電極を覆うように、強誘電体膜を形成する工程と、
前記強誘電体膜を覆うように、ＩｒＯ2からなる薄い下地膜を形成する工程と、
化学気相成長法により、前記下地膜上に選択的にＩｒＯ2を成長させ、前記強誘電体膜を介して前記下部電極と容量結合してなる上部電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８０】
（付記９）前記下地膜を形成する際に、先ずＩｒを堆積した後、当該Ｉｒを酸化してＩｒＯ2とすることを特徴とする付記８に記載の半導体装置の製造方法。
【００８１】
（付記１０）前記マスク層がＳｉＯ2からなることを特徴とする付記８又は９に記載の半導体装置の製造方法。
【００８２】
（付記１１）前記開口内で露出した前記下層膜の前記表面上に微細片を形成し、この状態でＩｒＯ2を成長させ、前記開口内を充填する柱状の下部電極を形成し、
上面形状が前記微細片の形成位置に対応し、前記微細片の形状を反映した凹形状となるように、前記上部電極を形成することを特徴とする付記８〜１０のいずれか１項に記載の半導体装置の製造方法。
【００８３】
（付記１２）半導体基板の上方に、所定部位が開口されてなるマスク層を形成する工程と、
前記開口の内壁面のみを覆う形状のＩｒＯ2からなる薄い第１の下地膜を形成する工程と、
化学気相成長法により、前記第１の下地膜上に選択的にＩｒＯ2を成長させ、前記開口の前記内壁面のみを覆う形状の下部電極を形成する工程と、
前記下部電極を覆うように、強誘電体膜を形成する工程と、
前記強誘電体膜を覆うように、ＩｒＯ2からなる薄い第２の下地膜を形成する工程と、
化学気相成長法により、前記第２の下地膜上に選択的にＩｒＯ2を成長させ、前記強誘電体膜を介して前記下部電極と容量結合してなる上部電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８４】
（付記１３）前記第１の下地膜を形成する際に、先ずＩｒを堆積した後、当該Ｉｒを酸化してＩｒＯ2とすることを特徴とする付記１２に記載の半導体装置の製造方法。
【００８５】
（付記１４）前記第２の下地膜を形成する際に、先ずＩｒを堆積した後、当該Ｉｒを酸化してＩｒＯ2とすることを特徴とする付記１２又は１３に記載の半導体装置の製造方法。
【００８６】
（付記１５）前記マスク層がＳｉＯ2からなることを特徴とする付記１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【００８７】
【発明の効果】
本発明によれば、Ｉｒ（ＩｒＯ2）を所望部位に、しかも所望形状に加工することを可能として、集積度の高い半導体装置を実現し、特にＩｒＯ2を用いてアスペクト比の高い電極構造を構成して、微細で且つ大記憶容量の半導体装置及びその製造方法を提供することが可能となる。
【図面の簡単な説明】
【図１】従来の手法により、立体構造のメモリキャパシタを作製する場合の不都合を説明するための概略断面図である。
【図２】従来の他の手法により、立体構造のメモリキャパシタを作製する場合の不都合を説明するための概略断面図である。
【図３】本発明における選択的堆積現象の作用原理を説明するための模式図である。
【図４】本実施形態で用いるＣＶＤ装置の概略構成を示す模式図である。
【図５】第１の実施形態によるＦＲＡＭの主要構成の製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるＦＲＡＭの主要構成の製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるＦＲＡＭの主要構成の製造方法を工程順に示す概略断面図である。
【図８】第１の実施形態によるＦＲＡＭの変形例の主要構成の製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態によるＦＲＡＭの変形例の主要構成の製造方法を工程順に示す概略断面図である。
【図１０】第２の実施形態によるＦＲＡＭの主要構成の製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態によるＦＲＡＭの主要構成の製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第２の実施形態によるＦＲＡＭの主要構成の製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第２の実施形態によるＦＲＡＭの主要構成の製造方法を工程順に示す概略断面図である。
【図１４】現在使われているプレーナ・スタック型ＦＲＡＭのメモリキャパシタの構造を示す概略断面図である。
【符号の説明】
１１  シリコン半導体基板
１２  ゲート絶縁膜
１３  ゲート電極
１４  ソース
１５  ドレイン
１６  層間絶縁膜
１７  Ｗプラグ
１８，２３，３２，３４  下地膜
１９  マスク層
２０  開口
２１，２７，３３  下部電極
２２  強誘電体膜
２４，３５  ＩｒＯ2膜
２５，３６  上部電極
２６  微細片
３１  ストッパー膜
【図１】
0004035309.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004035309.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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