(57)【特許請求の範囲】
【請求項１】
第一導電型の半導体素材の表面へ反対導電型である第二導電型の不純物を選択的に導入し、不純物活性化処理を施すことより形成された第二導電型活性領域と、
前記半導体素材内の領域であって前記第二導電型活性領域に接合する第一導電型領域と、
前記表面上を所定パターンで覆う絶縁膜と、
前記表面の外周に連続する外周面を前記表面から所定の深さまで被覆する保護膜と、
前記第一導電型領域側の第一電極と、
前記絶縁膜に設けられた開口部を介して前記第二導電型活性領域に接続する第二電極とを備える半導体素子において、
前記第一導電型領域と前記第二導電型活性領域とで構成されるＰＮ接合の一方の終端が前記絶縁膜下の前記表面上に在り、他方の終端が前記保護膜下の前記外周面上に在り、
前記第一導電型領域が前記第二導電型活性領域に包囲された範囲で前記表面に露出し、その露出面が前記絶縁膜により覆われてなることを特徴とする半導体素子。
【請求項２】
前記半導体素材の表面へ第一導電型の不純物を選択的に導入することより、前記第一導電型領域より高濃度の第一導電型高濃度領域が、前記第一導電型領域に包囲された範囲で前記表面に露出して形成され、その露出面が前記絶縁膜に設けられた開口部を介して前記第一電極と接続してなることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第一導電型領域が前記第二導電型活性領域に包囲された複数の部分で前記表面に露出してなることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記半導体素材の表面へ第二導電型の不純物を選択的に導入することにより、前記第二導電型活性領域に包囲された範囲内で前記第一導電型領域に包囲され、前記表面に露出し、その露出面が前記絶縁膜に覆われ、前記第二導電型活性領域の内周に沿ってリング状に形成された一又は二本以上のガードリングを有することを特徴とする請求項１又は請求項３に記載の半導体素子。
【請求項５】
前記第二導電型活性領域が、比較的高濃度の第二導電型高濃度領域と比較的低濃度の第二導電型低濃度領域とから構成され、
前記第二導電型低濃度領域が前記第二導電型高濃度領域の少なくとも内周部に接合し、前記第二導電型高濃度領域の内周に隣接して前記表面にリング状に露出するように形成され、
前記第二導電型低濃度領域に包囲された範囲で前記第一導電型領域が前記表面に露出してなることを特徴とする請求項１又は請求項３に記載の半導体素子。
【請求項６】
第一導電型の半導体素材の表面へ反対導電型である第二導電型の不純物を選択的に導入し、不純物活性化処理を施すことより形成された第二導電型活性領域と、
前記半導体素材内の領域であって前記第二導電型活性領域に接合する第一導電型領域と、
前記表面上を所定パターンで覆う絶縁膜と、
前記表面の外周に連続する外周面を前記表面から所定の深さまで被覆する保護膜と、
前記第一導電型領域側の第一電極と、
前記絶縁膜に設けられた開口部を介して前記第二導電型活性領域に接続する第二電極とを備える半導体素子において、
前記第一導電型領域と前記第二導電型活性領域とで構成されるＰＮ接合の一方の終端が前記絶縁膜下の前記表面上に在り、他方の終端が前記保護膜下の前記外周面上に在り、
前記第一導電型領域が前記第二導電型活性領域に包囲された複数の部分で前記表面に露出し、その各露出面上にゲート絶縁膜が敷設され、該ゲート絶縁膜上にゲート電極が敷設されてなるＭＩＳ素子を複数個備え、
前記第一導電型領域は前記第二導電型活性領域に包囲された他の部分で前記表面に露出し、その露出面が前記絶縁膜により覆われ、
前記各ゲート電極と導通する外部接続用ゲート電極パッドが前記他の部分を覆う前記絶縁膜上に設けられてなることを特徴とする半導体素子。
【請求項７】
第一導電型の半導体素材の表面へ反対導電型である第二導電型の不純物を選択的に導入することより該半導体素材の表層外周部にリング状に形成された第二導電型リング領域と、
前記半導体素材の表面へ第二導電型の不純物を選択的に導入し、不純物活性化処理を施すことより前記第二導電型リング領域の内側に形成された第二導電型活性領域と、
前記半導体素材内の領域であって前記第二導電型リング領域及び前記第二導電型活性領域の両者に接合し該両者間に介在する第一導電型領域と、
前記表面上を所定パターンで覆う絶縁膜と、
前記表面の外周に連続する外周面を前記表面から所定の深さまで被覆する保護膜と、
前記第一導電型領域側の第一電極と、
前記絶縁膜に設けられた開口部を介して前記第二導電型活性領域に接続する第二電極とを備え、
前記第二導電型リング領域と前記第一導電型領域とで構成されるＰＮ接合の一方の終端が前記絶縁膜下の前記表面上に在り、他方の終端が前記保護膜下の前記外周面上に在り、
前記第二導電型リング領域及び前記第一導電型領域の前記表面への露出面が前記絶縁膜により覆われてなることを特徴とする半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、耐圧維持構造を備えた半導体素子に関する。
【０００２】
【従来の技術】
一般に、ＰＮ接合が逆電圧を受けるとき、その接合部に電界集中を受けやすく破壊の原因ともなる。ｐｎ接合の降伏は、空乏領域の最大電界Ｅｍａｘが臨界電界Ｅｃｒｉｔに達するときに起こるというのが実験結果によく一致する一般的な理論である。この電界集中を緩和させて一定印加電圧に対する最大電界Ｅｍａｘを下げることにより、耐圧を向上することができる。
【０００３】
図３０は従来技術の最も基本的な構造の半導体素子１０１の平面図(a)とＢ−Ｂ断面図(b)である。図３０に示すように従来例の半導体素子（ダイオード）１０１は、Ｎ+型の半導体基板１と、半導体基板１上にＮ-型でエピタキシャル成長により形成されたシリコン層２とを備える。シリコン層２の表層中央部には活性領域となるＰ+型領域３が不純物導入により形成され、シリコン層２の表層外周部にはＮ+型周縁領域４が不純物導入により形成され、残存部がＮ-型領域５となる。
さらに従来例の半導体素子１０１は、シリコン層２の表面に形成されたシリコン酸化膜等の絶縁膜６と、絶縁膜６に設けられた開口部を介してＰ+型領域３に接続する陽極電極７と、半導体基板１の裏面に被着された陰極電極８とを備えて構成される。陽極電極７、陰極電極８はアルミニウム等により構成される。
【０００４】
電極７、８間に逆方向電圧が印加されると、Ｐ+-Ｎ-接合面の両側に空乏層１０が広がる。Ｎ-型領域５はＰ+型領域３に比較的して不純物濃度が低いため、この空乏層１０はＮ-側に大きく広がる。空乏層１０の拡大は、高濃度領域により抑えられる。すなわち、空乏層１０の横方向の拡大はＮ+型周縁領域４により、縦方向の拡大は半導体基板１により抑えられる。
Ｐ+-Ｎ-接合部、特に円筒コーナー部１１に、急峻な電界集中による最大電界Ｅｍａｘが生じ、より高い逆電圧を印加すれば、降伏、ひいては破壊が起こり得る。図３０(a)に示す球状コーナー部１２は最も高い電界が生じ、危険な個所である。高耐圧に作製するためには、Ｎ-型領域５を大きく低濃度にすることにより、空乏層１０を広範囲に広げるための幅を確保する必要がある。空乏層１０が広範囲に広がるようにすると、印加電圧を広範囲の電界分布により負担し、最大電界の上昇を抑えることができる。
このように活性領域であるＰ+型領域３の縁からＮ+型周縁領域４までの距離Ｗｓは主として耐圧維持のために必要となる。ここで、Ｗｓを耐圧維持領域幅と呼ぶ。また、活性領域幅をＷｍ、Ｎ+型周縁領域４の幅をＷｅとする。以上説明したことから分かるように、より高耐圧にするために耐圧維持領域幅Ｗｓをより大きくすることが必要となる。現在、５００V系素子では耐圧維持領域幅Ｗｓを５０〜１５０μｍ程度としており、一般的にも、耐圧維持領域幅Ｗｓとして少なくとも５０μｍ以上の幅を確保しなければならないといわれている。
【０００５】
更なる高耐圧化のため、上記半導体素子１０１に一又は複数本のガードリング構造やＪＴＥ（Junction-Termination -Extension）構造を設けることがしばしば行われる。図３１は、従来のガードリングを備えた半導体素子１０２の平面図(a)及びＣ−Ｃ断面図(b)である。図３２は従来のＪＴＥ構造を備えた半導体素子１０３の平面図(a)及びＤ−Ｄ断面図(b)である。
図３１に示すように半導体素子（ダイオード）１０２では、ガードリング１３を設けるために、半導体素子１０１に対してさらに幅Ｗｇが追加して必要となる。Ｗｇは現在５０〜１００μｍ程度必要とされている。したがって、Ｗｇを加えた耐圧維持領域幅Ｗｓは１００μｍ以上必要となる。
図３２に示すように半導体素子（ダイオード）１０３では、ＪＴＥ構造として、Ｐ+型領域３の周辺(場合により底面にも)に接合するＰ-型領域１4を設けるために、半導体素子１０１に対してさらに幅Ｗｊが追加して必要となる。Ｗｊも現在５０〜１００μｍ程度必要とされている。したがって、Ｗｊを加えた耐圧維持領域幅Ｗｓもやはり１００μｍ以上必要となる。
【０００６】
一方、従来のパワーＭＯＳ素子やパワーＩＧＢＴ素子には、パワーＭＯＳ素子にあってはＮ+型、パワーＩＧＢＴ素子にあってはＰ+型の半導体基板上に成膜されたＮ-エピタキシャル層の中央に活性セル領域が形成され、その周囲にアルミ等からなるゲートパッドを敷設する領域としてＰ+型領域が形成され、さらにその周囲に間隔隔ててガードリングとしてのＰ+型領域が形成され、さらにその周囲に一定幅のＮ-耐圧維持領域が形成された構造のものがある。活性セル領域には多数のＭＯＳセルが形成される。
【０００７】
【発明が解決しようとする課題】
以上の従来技術によれば、耐圧維持領域幅Ｗｓが大きくなり、素子全体に対する活性領域の面積率が低下し素子の利用効率が低下するという問題がある。特に、従来のパワーＭＯＳ素子やパワーＩＧＢＴ素子にあっては、活性領域の周囲に耐圧維持領域とは別にゲートアルミ線敷設領域を割り当てる必要があるため、活性領域の面積率の低下は著しい。
また、素子の外形寸法を小さくしても一定の耐圧を得るためには、耐圧維持領域を縮小することはできない。そのため、活性領域の面積率は素子の外形寸法が小さくなるほど低下する傾向にある。その傾向を知るために以下の概算を行った。
【０００８】
図３３に示すように、実際の丸みＲ１，Ｒ２を省略して正方形とし、近似計算した。Ｌは素子の一辺の長さ、Ｗｍは活性領域幅、Ｗｓは耐圧維持領域幅、ＷｅはＮ+型周縁領域幅である。
図３４の表に示すように、０．５〜１０（ｍｍ）の異なる１２通りのチップ外形寸法に対して計算した。耐圧維持領域幅Ｗｓは耐圧レベルにより一定の幅（ここでは０．１３（ｍｍ））が必要となる。また、Ｎ+型周縁領域幅Ｗｅは素子分離・切断のために一定の幅必要となり、現状０．０５（ｍｍ）程度は必要となるので、０．０５（ｍｍ）とした。その結果、活性領域幅Ｗｍは図３４の表に示すように変化する。これに伴って活性領域の周辺長（Ｗｍ×４）も図３４の表に示すように変化する。
チップ全体の面積をＳ、活性領域の面積をＳ１、耐圧維持領域の面積をＳ２、Ｎ+型周縁領域の面積をＳ３（Ｓ＝Ｓ1＋Ｓ２＋Ｓ３）としてそれぞれ算出してまとめると図３４の表に示す通りとなる。
さらに、素子全体に対する各領域の面積率Ｓ１／Ｓ，Ｓ２／Ｓ，Ｓ３／Ｓを算出しまとめると、図３４の表に示す通りとなる。また、素子外形寸法Ｌの変化に伴う各面積率Ｓ１／Ｓ，Ｓ２／Ｓ，Ｓ３／Ｓの変化をグラフ化したものを図３５に示す。
【０００９】
図３４の表又は図３５のグラフから明らかなように、素子外形寸法が小さくなるほど活性領域の占有面積率Ｓ１／Ｓが減少し、耐圧維持領域の占有面積率Ｓ２／Ｓ及びＮ+型周縁領域の占有面積率Ｓ３／Ｓは増大して素子の利用効率が低下する。比較的大きな素子、例えば素子外形寸法７ｍｍ以上では、その利用効率は９０％以上と、さほど悪くないが、素子外形寸法１ｍｍ以下では４１％以下となり、素子の小型化・微細化に伴って耐圧維持領域の占有面積増大による活性領域の面積率の低下は深刻な問題となる。
以上の計算では、ガードリング構造やＪＴＥ構造を備えない素子について計算したが、さらなる高耐圧を確保するためにガードリング構造やＪＴＥ構造を備えた場合、耐圧維持領域幅Ｗｓが上記設定（０．１３（ｍｍ））より大きくなり、したがって、耐圧維持領域の占有面積率Ｓ２／Ｓが大きくなる。その結果、活性領域の面積率低下の問題が比較的大きな素子外形寸法のものにまで及びこと、及び、より深刻となることは必至である。
一方、図３４の表に示したように活性領域の周辺長（Ｗｍ×４）の増加は、プレーナ構造特有の円筒、球状等の曲面接合の増大に直結する。曲面接合はエネルギー負荷の大きい危険な部分（弱い部分）であるため、曲面接合の増大は素子の性能、信頼性の低下を招き設計上の制約となる。しかも、活性領域の周辺長（Ｗｍ×４）は素子外形寸法に依存するため、素子外形寸法が異なるたびに異なる耐圧設計を強いられていた。
【００１０】
本発明は以上の従来技術における問題に鑑みてなされたものであって、耐圧維持領域の増大、ひいては素子の大面積化を招くことなく高耐圧化を図ることができる構造の半導体素子を提供することを課題とする。
また、耐圧を低下させること無く、素子全体に対する活性領域の占有する面積を拡大することができる構造の半導体素子を提供することを課題とする。
さらには耐圧維持領域を有効利用することにより活性領域の占有する面積を拡大することができる構造の半導体素子を提供することを課題とする。
また、耐圧を低下させること無く、素子外形寸法の変更に伴う曲面接合の増減を回避できる構造の半導体素子を提供することを課題とする。
【００１１】
【課題を解決するための手段】
以上の課題を解決するための請求項１記載の発明は、例えば図１に示すように、
第一導電型の半導体素材２の表面へ反対導電型である第二導電型の不純物を選択的に導入し、不純物活性化処理を施すことより形成された第二導電型活性領域２１と、
前記半導体素材内の領域であって前記第二導電型活性領域に接合する第一導電型領域２２と、
前記表面上を所定パターンで覆う絶縁膜２３と、
前記表面の外周に連続する外周面を前記表面から所定の深さまで被覆する保護膜２４，２５と、
前記第一導電型領域側の第一電極２７と、
前記絶縁膜に設けられた開口部を介して前記第二導電型活性領域に接続する第二電極２６とを備える半導体素子において、
前記第一導電型領域と前記第二導電型活性領域とで構成されるＰＮ接合の一方の終端が前記絶縁膜下の前記表面上に在り、他方の終端が前記保護膜下の前記外周面上に在り、
前記第一導電型領域が前記第二導電型活性領域に包囲された範囲で前記表面に露出し、その露出面が前記絶縁膜により覆われてなることを特徴とする半導体素子である。
【００１２】
前記第一導電型の半導体素材としては、Ｎ+型又はＰ+型半導体基板上に積層したＮ-型半導体層や、Ｎ型単結晶基板が好適に用いられるが、Ｐ型を用いても良い。前記第一電極はこれらの半導体基板の裏面に付設すれば足りる。表面の外周に連続する外周面は、メサ溝、トレンチ溝、Ｕ字溝等により形成することができ、この外周面を被覆する保護膜としては、熱ＳｉＯ２膜や、ガラス・パシベーション、ＴＥＯＳ酸化膜、Ｐｏｌｙ−Ｓｉ等を用いることができる。
請求項１記載の発明において、第二導電型活性領域は活性化処理された不純物活性領域である。また、同一ＰＮ接合の終端が絶縁膜下の半導体素材表面上及び保護膜下の半導体素材外周面上に在るように第二導電型活性領域が形成される。一方、この第二導電型活性領域に包囲された範囲で第一導電型領域が表面に露出し、且つ、その露出面が絶縁膜により覆われることで耐圧維持領域が構成される。すなわち、上述した従来技術においては活性領域の周囲に耐圧維持領域が形成されるのに対し、本発明においては耐圧維持領域の周囲に活性領域が形成される。
【００１３】
かかる構造の請求項１記載の発明によれば、次のような利点がある（後のシミュレーションにおいても説明する。）。
（１）電界相殺効果
第二導電型活性領域の内周面上の任意の一点から対岸の内周面へ伸びる空乏層が、その対岸から逆向きに伸びてくる空乏層と干渉し、その干渉領域で互いに逆方向の電界ベクトル成分が打ち消し合って電界強度を低下させる電界相殺効果が得られるのである。この電界相殺効果は、第二導電型活性領域の内周面上の一点から対岸の内周面への距離、すなわち、ＰＮ接合の対岸距離が比較的大きい場合は得られないが、ＰＮ接合の対岸距離が小さいほど著しくなる。
かかる電界相殺効果により、リング状又は多数穴明き状の第二導電型活性領域の内周面下端部に形成される曲面接合に生じる最大電界強度が低下するので、高耐圧の半導体素子がもたらされる。
（２）活性領域外周
第一導電型領域と第二導電型活性領域とからなるＰＮ接合の外周部は平面接合となり、その終端は半導体素材外周面を被覆する保護膜下に在るため、素子外周面での高電界による不具合は阻止される。また本発明によると、かかる外周接合終端の最大電界をも低下させることができる場合がある。
（３）活性領域の占有面積拡大
本発明においては耐圧維持領域の周囲に活性領域が形成されるので、耐圧維持領域の幅が従来と等しいとして見積もっても、活性領域の占有面積率は従来に比較して大きくなる。また、上記電界相殺効果を利用する場合、従来ほど耐圧維持領域の幅を要しないため、さらに活性領域の占有面積率は大きくなって、且つ、耐圧が向上する。
（４）曲面接合の不変性
本発明においては耐圧維持領域の周囲に活性領域が形成されるので、素子の外形寸法の変更に伴い活性領域の面積を拡大するためには活性領域の外周位置を変更すればよい。そのため、活性領域の内周、すなわち、耐圧維持領域の外周を変更する必要はない。活性領域の内周（すなわち、耐圧維持領域の外周）を変更する必要がないから、活性領域の内周下端に形成される曲面接合の面積を一定に保つことができる。
【００１４】
以上の点に起因して本発明によれば、耐圧維持領域の増大、ひいては素子の大面積化を招くことなく高耐圧化を図ることができるばかりでなく、耐圧維持領域を従来技術より縮小し素子の小面積化を図りつつ高耐圧化を図ることも可能である。
また本発明によれば、耐圧を低下させること無く、素子全体に対する活性領域の占有する面積を拡大することができる。
また本発明によれば、耐圧を低下させること無く、素子外形寸法の変更に伴う曲面接合の増減を回避できる。
以上により、小型、高耐圧、高信頼性の半導体素子を得ることが可能である。
【００１５】
請求項２記載の発明は、例えば図２に示すように、
前記半導体素材の表面へ第一導電型の不純物を選択的に導入することより、前記第一導電型領域より高濃度の第一導電型高濃度領域２９が、前記第一導電型領域２２に包囲された範囲で前記表面に露出して形成され、その露出面が前記絶縁膜２３に設けられた開口部を介して前記第一電極３０と接続してなることを特徴とする請求項１に記載の半導体素子である。
【００１６】
したがって請求項２記載の発明によれば、第一電極及び第二電極が素子表面側に形成されるので、裏面側から表面側への配線手段を要することなくプリント回路基板等に実装することができる。
【００１７】
請求項３記載の発明は、例えば図３に示すように、
前記第一導電型領域３３が前記第二導電型活性領域３２に包囲された複数の部分で前記表面に露出してなることを特徴とする請求項１に記載の半導体素子である。
【００１８】
したがって請求項３記載の発明によれば、第一導電型領域の半導体素材表面への露出部を複数とするので、ＰＮ接合の対岸距離を容易に小さくすることができ、その結果、前記電界相殺効果を高めることができる。また、第一導電型領域の半導体素材表面への露出部を素子表面に均一に配置することにより、素子表面において広範且つ均一に電界相殺効果を利用した耐圧維持領域を形成することができる。
第一導電型領域の半導体素材表面への露出部のパターンは、複数本の縞状パターン、散点パターンその他、中央の円形パターンとこれを一重又は二重以上に囲む一又は複数のリング状パターンなどいずれのパターンであっても良い。
【００１９】
請求項４記載の発明は、例えば図５に示すように、
前記半導体素材２の表面へ第二導電型の不純物を選択的に導入することにより、前記第二導電型活性領域２１に包囲された範囲内で前記第一導電型領域３７に包囲され、前記表面に露出し、その露出面が前記絶縁膜２３に覆われ、前記第二導電型活性領域２１の内周に沿ってリング状に形成された一又は二本以上のガードリング３６a,３６b,３６cを有することを特徴とする請求項１又は請求項３に記載の半導体素子である。
【００２０】
したがって請求項４記載の発明によれば、ガードリングを備えたより高耐圧の耐圧維持構造が得られる。
請求項３を引用する請求項４の発明においては、第一導電型領域の半導体素材表面への露出部毎に、ガードリングを構成することも有効である。
【００２１】
請求項５記載の発明は、例えば図６に示すように、
前記第二導電型活性領域が、比較的高濃度の第二導電型高濃度領域２１と比較的低濃度の第二導電型低濃度領域３８とから構成され、
前記第二導電型低濃度領域が前記第二導電型高濃度領域の少なくとも内周部に接合し、前記第二導電型高濃度領域の内周に隣接して前記表面にリング状に露出するように形成され、
前記第二導電型低濃度領域に包囲された範囲で前記第一導電型領域３７が前記表面に露出してなることを特徴とする請求項１又は請求項３に記載の半導体素子である。
【００２２】
したがって請求項５記載の発明によれば、第二導電型低濃度領域によりＪＴＥ（Junction-Termination -Extension）構造が構成される。すなわち、空乏層が第二導電型低濃度領域内で拡張されて電界集中が緩和され、一定印加電圧に対する最大電界Ｅｍａｘが下がることとなり、より高耐圧の耐圧維持構造が得られる。
請求項３を引用する請求項５の発明においては、第一導電型領域の半導体素材表面への露出部毎に、第二導電型低濃度領域によりなるＪＴＥ構造を構成することも有効である。
【００２３】
請求項６記載の発明は、例えば図７に示すように、
第一導電型の半導体素材２の表面へ反対導電型である第二導電型の不純物を選択的に導入し、不純物活性化処理を施すことより形成された第二導電型活性領域３９と、
前記半導体素材内の領域であって前記第二導電型活性領域に接合する第一導電型領域４０と、
前記表面上を所定パターンで覆う絶縁膜２３と、
前記表面の外周に連続する外周面を前記表面から所定の深さまで被覆する保護膜２４と、
前記第一導電型領域側の第一電極２７と、
前記絶縁膜に設けられた開口部を介して前記第二導電型活性領域に接続する第二電極４４とを備える半導体素子において、
前記第一導電型領域と前記第二導電型活性領域とで構成されるＰＮ接合の一方の終端が前記絶縁膜下の前記表面上に在り、他方の終端が前記保護膜下の前記外周面上に在り、
前記第一導電型領域４０が前記第二導電型活性領域３９に包囲された複数の部分で前記表面に露出し、その各露出面上にゲート絶縁膜４２が敷設され、該ゲート絶縁膜上にゲート電極４３が敷設されてなるＭＩＳ素子を複数個備え、
前記第一導電型領域は前記第二導電型活性領域に包囲された他の部分で前記表面に露出し、その露出面が前記絶縁膜２３bにより覆われ、
前記各ゲート電極と導通する外部接続用ゲート電極パッド４５が前記他の部分を覆う前記絶縁膜２３ｂ上に設けられてなることを特徴とする半導体素子である。
【００２４】
したがって請求項６記載の発明によれば、第一導電型領域の半導体素材表面への露出部を覆う絶縁膜上に外部接続用ゲート電極パッドを形成することができる。すなわち、耐圧維持領域上にゲートパッドを配することができる。耐圧維持領域上にゲートパッドを配することができるので、耐圧維持領域の上部をゲートパッド敷設領域として立体的に有効利用することにより、従来技術に比較して、活性領域の占有する面積をゲートパッド敷設領域分拡大することができる。
【００２５】
請求項７記載の発明は、例えば図８に示すように、
第一導電型の半導体素材２の表面へ反対導電型である第二導電型の不純物を選択的に導入することより該半導体素材の表層外周部にリング状に形成された第二導電型リング領域４６と、
前記半導体素材の表面へ第二導電型の不純物を選択的に導入し、不純物活性化処理を施すことより前記第二導電型リング領域の内側に形成された第二導電型活性領域４７と、
前記半導体素材内の領域であって前記第二導電型リング領域及び前記第二導電型活性領域の両者に接合し該両者間に介在する第一導電型領域４８と、
前記表面上を所定パターンで覆う絶縁膜４９と、
前記表面の外周に連続する外周面を前記表面から所定の深さまで被覆する保護膜２４と、
前記第一導電型領域側の第一電極２７と、
前記絶縁膜に設けられた開口部を介して前記第二導電型活性領域に接続する第二電極５０とを備え、
前記第二導電型リング領域と前記第一導電型領域とで構成されるＰＮ接合の一方の終端が前記絶縁膜下の前記表面上に在り、他方の終端が前記保護膜下の前記外周面上に在り、
前記第二導電型リング領域及び前記第一導電型領域の前記表面への露出面が前記絶縁膜により覆われてなることを特徴とする半導体素子である。
【００２６】
請求項７記載の発明においては、上述した従来技術と同様に活性領域の周囲に耐圧維持領域が形成されるが、請求項１記載の発明と同様に、第二導電型リング領域の内周面上の任意の一点から伸びる空乏層と、その対岸の第二導電型活性領域外周面上の一点とから伸びる空乏層とが干渉し、互いに逆向きの電界ベクトル成分が打ち消し合って電界強度を低下させる電界相殺効果が得られる。この電界相殺効果を利用した第二導電型リング領域と第二導電型活性領域とに挟まれる第一導電型領域の露出面直下部は、極めて狭小にすることができるので、活性領域周囲の耐圧維持のための領域を従来技術に比較して狭小とすることができ、活性領域の占有面積を十分に取って、高耐圧を維持、向上することができる。また、耐圧を維持しつつ素子の小面積化も可能である。
【００２７】
【発明の実施の形態】
以下に本発明の一実施形態につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００２８】
〔第１の実施形態〕
まず、本発明の第１の実施形態につき、図１を参照して説明する。図１(a)は本発明の第１の実施形態の半導体素子のシリコン表面以下を示す平面図、(b)はD1-D1断面図である。なお、本実施形態はダイオードへの適用例である。また、本実施形態においては、Ｐ型活性領域２１が前記第二導電型活性領域に対応し、Ｎ型領域２２が前記第一導電型領域に対応する。
【００２９】
本実施形態の半導体素子１１１は、概ね次のようにして作製される。
まず、Ｎ+型の半導体基板１上にＮ-型でエピタキシャル成長によりシリコン層２が形成される。シリコン層２上にシリコン酸化膜が成膜され、エッチングにより所定の開口パターンが形成される。そのシリコン酸化膜をマスクとして選択的な拡散又はイオン注入によりシリコン層２の表層外周部に不純物を導入し、後に活性化処理を行ってＰ型活性領域２１を得る。Ｐ型活性領域２１と残存部のＮ-型領域２２とによりＰＮ接合が構成される。当初、Ｐ型活性領域２１は外周及び内周において曲面接合を有するプレーナ型接合を形成するが、後に、素子外周に沿ってシリコン層２及び半導体基板１を切断するか、又は、素子外周に沿ってシリコン層２に溝を形成することによって外周部の曲面接合は削除され、平面接合が外周面に露出する。図１に示すように外周面は、保護膜２４又は２５によって被覆される。保護膜２４はトレンチ溝に施したものであり、保護膜２５はメサ溝に施したものであり、便宜上同一図面に示したが、実際にはいずれか一方が選択される。マスクに用いたシリコン酸化膜は通常そのまま残される。シリコン酸化膜の上からアルミ層が敷設され前記第二電極としての陽極電極２６が形成される。半導体基板１の裏面にもアルミ層が被着し陰極電極２７が形成される。
【００３０】
図１(b)に示すように本実施形態の半導体素子１１１は、Ｎ+型の半導体基板１と、半導体基板１上にＮ-型でエピタキシャル成長により形成されたシリコン層２とを備える。シリコン層２の表層外周部には活性領域となるＰ型活性領域２１が構成される。
さらに本実施形態の半導体素子１１１は、シリコン層２表面上を所定パターンで覆うシリコン酸化膜２３と、シリコン層２表面の外周に連続する外周面を前記表面から所定の深さまで被覆する保護膜２４又は２５とを備える。
Ｐ型活性領域２１とＮ-型領域２２とによるＰＮ接合の一方の終端６１がシリコン酸化膜２３下の表面上に在り、他方の終端６２が保護膜下の外周面上に在る。外周面上に存在する前記他方の終端６２は外周一周に亘って保護膜下の外周面上に存在する。Ｐ型活性領域２１の外周部は外周面に露出し、保護膜２４又は２５によって被覆される。保護膜２４又は２５は、少なくとも外周面上の接合終端６２より深い位置まで施され、この接合終端６２を被覆保護する。
図１(a)に示すようにＰ型活性領域２１はリング状に形成される。Ｐ型活性領域２１の外周は四角に丸みのついた正方形状で、Ｐ型活性領域２１の内周はほぼ円形である。Ｐ型活性領域２１の内周の内側でＮ-型領域２２がシリコン層２表面に露出する。Ｎ-型領域２２のシリコン層２表面への露出面はシリコン酸化膜２３により覆われる。Ｐ型活性領域２１の外周の外側に保護膜２４又は２５が被着されている。
【００３１】
図１(b)に示すようにＮ-型領域２２は、Ｐ型活性領域２１の内周部および底部に接合する。この内周部から底部にかけては曲面接合が構成される。この曲面接合のうち、内周下端のコーナー部２８が、最大電界の生じる部分となる。
シリコン酸化膜２３の開口部を介して陽極電極２６がＰ型活性領域２１に接合する。
Ｎ-型領域２２側の電極である陰極電極２７は、半導体基板１の裏面に被着して形成される。
【００３２】
以上の構成の半導体素子１１１によれば、耐圧維持領域を増大させることなく、高耐圧化を図り、比較的大面積の活性領域を確保することができるなどの効果がある。その詳細は後続のシミュレーションの開示において説明する。
【００３３】
また、Ｐ型活性領域２１の内周を円形とすることで、内周下部の接合曲面を電界の局所集中の受けにくい均一な円筒面とすることができる。仮にＰ型活性領域２１の内周を四角に丸みのついた正方形状にすると、直線部分が生じるため内周下部の円筒面は直線状の軸を有した円筒面と円弧上の軸を有した円筒面とで構成される。
従来の外周部に曲面接合が存在する構造では、素子をチップにダイシングする場合には通常、矩形にカットするので、曲面接合部を平面視円形状に構成するとその外側の周縁部に無駄が生じやすく面積効率が低下する。
しかし本発明によれば、曲面接合が外周部に存在せず内周部に存在するので面積効率を損なうことなく曲面接合部を平面視円形状に構成することができる。
【００３４】
〔第２の実施形態〕
次に、本発明の第２の実施形態につき、図２を参照して説明する。図２(a)は本発明の第２の実施形態の半導体素子のシリコン表面以下を示す平面図、(b)はD2-D2断面図である。
【００３５】
本実施形態の半導体素子１１２は第１の実施形態と同様の、半導体基板１と、シリコン層２と、シリコン層２中に作り込まれたＰ型活性領域２１及びＮ-型領域２２と、外周面に施された保護膜２４と、表面に敷設されたシリコン酸化膜２３と、半導体基板１の裏面に被着する陰極電極２７とを有する。
一方、本実施形態の半導体素子１１２は、素子中央にＮ+型領域２９及び表面側陰極電極３０が設けられている点で第１の実施形態とは異なる。
【００３６】
シリコン層２の表層中央部に不純物を選択的に導入することよりＮ+型領域２９がＮ-型領域２２に包囲されて形成される。Ｎ+型領域２９のシリコン層２表面への露出面にはシリコン酸化膜２３に設けられた開口部を介して表面側陰極電極３０が接続する。
シリコン酸化膜２３の開口部を介してＰ型活性領域２１に接合する陽極電極３１は、第１の実施形態の陽極電極２６とは異なり、中央に開口部を有する。この開口部内において表面側陰極電極３０は敷設される。陽極電極２６のエッジと表面側陰極電極３０のエッジとは間隔を隔てる。パッケージングの際には、その間隔に絶縁性の封止剤が充填されて、陽極電極２６と表面側陰極電極３０との絶縁性が高められる。
【００３７】
〔第３の実施形態〕
次に、本発明の第３の実施形態につき、図３及び図４を参照して説明する。図３(a)は本発明の第３の実施形態の半導体素子のシリコン表面パターンを示す平面図、(b)は他のシリコン表面パターンを示す平面図である。図４は図３(a)におけるD3-D3断面図である。
【００３８】
本実施形態の半導体素子１１３は第１の実施形態と同様の、半導体基板１と、シリコン層２と、外周面に施された保護膜２４と、半導体基板１の裏面に被着する陰極電極２７とを有する。
一方、本実施形態の半導体素子１１３は、Ｐ型活性領域３２、Ｎ-型領域３３、シリコン酸化膜３４、及び陽極電極３５の形状が第１の実施形態とは異なる。図４に示すように本実施形態の半導体素子１１３は、Ｎ-型領域３３がＰ型活性領域３２に包囲された複数の部分でシリコン表面に露出してなるものである。
【００３９】
散点状のマスクパターンを用いてＰ型不純物を導入することによりＰ型活性領域３２を形成する。その結果、図３(a)に示すように、散点的に位置するＰ型活性領域３２に包囲された複数の部分でＮ-型領域３３がシリコン表面にほぼ円形状で露出する。図３(a)に示すパターンに代えて、図３(b)に示す縞状パターンとしても良い。図４に示すように、Ｎ-型領域３３のシリコン表面への露出面はシリコン酸化膜３４により覆われる。シリコン酸化膜３４上に敷設される陽極電極３５は、シリコン酸化膜３４に設けられた開口部を介してＰ型活性領域３２に接合する。
【００４０】
〔第４の実施形態〕
次に、本発明の第４の実施形態につき、図５を参照して説明する。図５(a)は本発明の第４の実施形態の半導体素子のシリコン表面以下を示す平面図、(b)はD4-D4断面図である。
【００４１】
本実施形態の半導体素子１１４は第１の実施形態と同様の、半導体基板１と、シリコン層２と、リング状のＰ型活性領域２１と、シリコン酸化膜２３と、外周面に施された保護膜２４と、陽極電極２６と、半導体基板１の裏面に被着する陰極電極２７とを有する。
一方、本実施形態の半導体素子１１４は第１の実施形態とは異なり、1本構成のガードリング３６a又は２本構成のガードリング３６b,３６cを有する。1本構成のガードリング３６aは図５(a)(b)の左半身に描いたように構成される。２本構成のガードリング３６b,３６cは図５(a)(b)の右半身に描いたように構成される。
【００４２】
図５(a)に示すように、中央に円形状にＮ-型領域３７が露出し、この外側に隣接してガードリング３６a、又は２本構成のうちの内周のガードリング３６bが形成される。その外側には再びＮ-型領域３７がリング状に露出する。1本構成の場合、その外側にＰ型活性領域２１が形成される。2本構成の場合、Ｎ-型領域３７がリング状の露出部の外側に外周のガードリング３６cが形成される。ガードリングを3本以上とする場合は、Ｎ-型領域３７のリング状の露出パターンとガードリングパターンが繰り返される。最外周のガードリングの外側にＮ-型領域３７のリング状の露出パターンが形成され、さらにその外側にＰ型活性領域２１が形成される。
【００４３】
〔第５の実施形態〕
次に、本発明の第５の実施形態につき、図６を参照して説明する。図６(a)は本発明の第５の実施形態の半導体素子のシリコン表面以下を示す平面図、(b)はD5-D5断面図である。
【００４４】
本実施形態の半導体素子１１５は第１の実施形態と同様の、半導体基板１と、シリコン層２と、シリコン層２中に作り込まれたリング状のＰ型活性領域２１及びＮ-型領域２２と、シリコン酸化膜２３と、外周面に施された保護膜２４と、陽極電極２６と、半導体基板１の裏面に被着する陰極電極２７とを有する。
一方、本実施形態の半導体素子１１５は第１の実施形態とは異なり、Ｐ型活性領域が比較的高濃度であるＰ型活性領域２１と比較的低濃度であるＰ-型領域３８とから構成される。Ｐ-型領域３８によりＪＴＥ構造が構成される。
【００４５】
図６(a)に示すように、Ｐ-型領域３８はＰ型活性領域２１の少なくとも内周部に接合し、Ｐ型活性領域２１の内周に隣接してシリコン表面にリング状に露出するように形成される。Ｐ-型領域３８に包囲された範囲でＮ-型領域２２がシリコン表面に露出する。
Ｐ-型領域３８は、少なくとも電界集中しやすいＰ型活性領域２１内周下端コーナー部にまで接合する。Ｐ-型領域３８をＰ型活性領域２１の底部にも接合するように形成しても良い。
【００４６】
〔第６の実施形態〕
次に、本発明の第６の実施形態につき、図７を参照して説明する。図７(a)は本発明の第６の実施形態の半導体素子を示す平面図、(b)はD6-D6断面図である。
【００４７】
本実施形態の半導体素子１１６は第１の実施形態と同様の、半導体基板１と、シリコン層２と、シリコン酸化膜２３（２３a，２３b）と、外周面に施された保護膜２４と、半導体基板１の裏面に被着する陰極電極２７とを有する。
一方、本実施形態の半導体素子１１６は第１の実施形態とは異なり、Ｐ+型活性領域３９内にＭＯＳセル群が構成される。
【００４８】
図７(b)に示すように、Ｐ+型活性領域３９に包囲されてＮ-型領域４０がシリコン表面へセル数に相当する多数の部分で露出することによりチャネル部がセル数分形成される。チャネル部近傍のＰ+型活性領域３９内にＮ+型領域４１が形成されてソース／エミッタ部となる。チャネル部上にゲート酸化膜４２が形成され、さらにゲート酸化膜４２上にゲートポリシリコン４３が形成されて、ＭＯＳ構造を成す。
Ｐ+型活性領域３９は素子中央部で開口部を形成する。その開口部内で、Ｎ-型領域４０がシリコン表面に露出し、その露出面がシリコン酸化膜２３ｂにより覆われる。素子中央のシリコン酸化膜２３ｂ上にはゲート電極パッド４５が設けられる。このゲート電極パッド４５は、ＭＯＳセル群の各ゲート電極と図示しない配線により導通がとられている。素子中央のシリコン酸化膜２３ｂ下のシリコン層にＰ+型領域４３を設けても良い。ソース／エミッタ電極４４は素子中央を除く領域に敷設され、ゲート電極パッド４５との隔絶がとられている。
なお、本実施形態の半導体素子１１６は、半導体基板１をＮ+型とする場合にあってはパワーＭＯＳ素子、半導体基板１をＰ+型とする場合にあってはパワーＩＧＢＴ素子への適用例である。
【００４９】
本実施形態によれば、素子中央に配された耐圧維持領域上に外部接続用のゲート電極パッド４５が設けられるので、面積利用効率が良く、セル領域の拡大、素子の小面積化に寄与できる。
【００５０】
〔第７の実施形態〕
次に、本発明の第７の実施形態につき、図８を参照して説明する。図８(a)は本発明の第７の実施形態の半導体素子のシリコン表面以下を示す平面図、(b)はD7-D7断面図である。
【００５１】
本実施形態の半導体素子１１７は第１の実施形態と同様の、半導体基板１と、シリコン層２と、外周面に施された保護膜２４と、半導体基板１の裏面に被着する陰極電極２７とを有する。
一方、本実施形態の半導体素子１１７は第１の実施形態とは異なり、シリコン表層外周部にＰ型リング領域４６を備え、Ｎ-型領域４８を介してＰ型リング領域４６の内側にＰ型活性領域４７が形成されている。
【００５２】
図８(a)に示すように、四角に丸みの付いた正方形形状のＰ型活性領域４７が素子中央に形成され、その外周に隣接してＮ-型領域４８がリング状に露出し、Ｎ-型領域４８のリング状の露出面に隣接してＰ型リング領域４６が形成される。
図８(b)に示すように、Ｐ型リング領域４６の外周部は外周面に露出し、且つ、保護膜２４によって被覆保護される。Ｐ型リング領域４６の表面及びＮ-型領域４８のリング状の露出面は、シリコン酸化膜４９に覆われる。
Ｐ型リング領域４６とＮ-型領域４８とによるＰＮ接合の一方の終端はシリコン酸化膜４９下のシリコン表面上に在り、他方の終端は保護膜２４下の外周面上に在る。
陽極電極５０はシリコン酸化膜４９上から積層され、シリコン酸化膜４９に設けられた開口部を介してＰ型活性領域４７に接合する。
【００５３】
本実施形態によれば、Ｐ型リング領域４６の内周面から伸びる空乏層と、Ｐ型活性領域４７の外周面から伸びる空乏層との干渉により電界相殺効果が得られるので、Ｐ型活性領域４７の外周下端部のコーナーにおける最大電界強度を低下させることができ、耐圧を維持・向上することができる。また、高耐圧を実現しつつ、Ｐ型活性領域４７の周囲の耐圧維持領域幅を狭くすることができるので、活性領域の面積率増大、素子の小面積化が可能となる。
【００５４】
〔シミュレーション〕
本発明に該当する構造につきシミュレーションを行った。以下にその内容を開示する。以下の内容はシミュレーション１とシミュレーション２とからなる。
【００５５】
まず、シミュレーション１につき説明する。シミュレーション１は素子外形寸法の変化に伴う各領域の面積率とその従来比等の概算である。
【００５６】
図９の平面図に示すように、実際の丸みを省略して各領域の境を正方形として近似計算した。Ｌは素子の一辺の長さ、Ｗｍは活性領域幅、Ｗｓは耐圧維持領域幅、Ｗｅは周縁領域幅である。なお、上記従来例の概算結果と比較するため、活性領域幅Ｗｍは素子中心に対して両側合計の幅とし、耐圧維持領域幅Ｗｓは素子中心に対して片側の幅とした。
図１０の表に示すように、０．５〜１０（ｍｍ）の異なる１２通りのチップ外形寸法に対して計算した。耐圧維持領域幅Ｗｓは上述の従来例と同様に０．１３（ｍｍ）とする。また、周縁領域幅Ｗｅも上述の従来例と同様に０．０５（ｍｍ）とする。その結果、活性領域幅Ｗｍは素子外形寸法の変化に伴い図１０の表に示すように変化する。
しかし、プレーナ型ＰＮ接合（曲面接合）の長さ（内周長）は、素子外形寸法が変化しても一定の８×Ｗｓである。したがって、素子外形寸法の変化に伴う設計的制約が少ない。
チップ全体の面積をＳ、活性領域の面積をＳ１、耐圧維持領域の面積をＳ２、周縁領域の面積をＳ３（Ｓ＝Ｓ1＋Ｓ２＋Ｓ３）としてそれぞれ算出してまとめると図１０の表に示す通りとなる。
さらに、素子全体に対する各領域の面積率Ｓ１／Ｓ，Ｓ２／Ｓ，Ｓ３／Ｓを算出しまとめると、図１０の表に示す通りとなる。また、素子外形寸法Ｌの変化に伴う各面積率Ｓ１／Ｓ，Ｓ２／Ｓ，Ｓ３／Ｓの変化をグラフ化したものを図１１に示す。
【００５７】
さらに、本発明例の活性領域の面積率をＳ１ｎ／Ｓ、耐圧維持領域の面積率をＳ２ｎ／Ｓとし、従来例の活性領域の面積率をＳ１o／Ｓ、耐圧維持領域の面積率をＳ２o／Ｓとしてまとめ、図１２の表に示すとともに、それらの素子外形寸法Ｌの変化に対するグラフを図１３に示す。
【００５８】
さらに、活性領域の面積率について本発明例の従来例に対する比（以下、「活性領域面積向上率」という。）をＳ１：本/従とし、耐圧維持領域の面積率について本発明例の従来例に対する比（以下、「耐圧維持領域面積低下率」という。）をＳ２：本/従として算出し図１２の表に示すとともに、それらの素子外形寸法Ｌの変化に対するグラフを図１４に示す。
【００５９】
図１３のグラフを参照すれば明らかなように、本発明例の活性領域の面積率が従来例のそれより大幅に向上していることが認められる。本発明例、従来例ともに素子外形寸法Ｌが減少するほど、活性領域の面積率が減少するが、従来例より本発明例の方が活性領域の面積率が高レベルに残存する。
活性領域の面積率向上に相反する当然の結果として、本発明例の耐圧維持領域の面積率が従来例のそれに比較して低レベルに抑えられていることが認められる。
【００６０】
図１４のグラフを参照すれば明らかなように、本発明例の活性領域面積向上率は、常に１倍を超え、素子外形寸法が減少するほど著しく向上していることが認められる。また、本発明例の耐圧維持領域面積低下率は、常に１倍を下回ることが認められる。
【００６１】
なお、図１５に示すようにメサ型素子においては、素子外周面を形成する際の等方性エッチングにより表面寸法の減少が深刻な場合がある。すなわち、スクライブ部６３に加え、メサ消失分６４が表面寸法の減少に影響する。そこで、周縁領域幅Ｗｅをスクライブ部５０（μｍ）にメサ消失分５０（μｍ）を加えた１００（μｍ）とした場合と、周縁領域幅Ｗｅをスクライブ部５０（μｍ）にメサ消失分１００（μｍ）を加えた１５０（μｍ）とした場合につき同様に概算した。その計算結果を図１６及び図１７に示す。
通常、ウエットエッチングにおいては、メサ消失分を大きくとも溝深さＤの２倍とすれば充分である。
このように周縁領域幅Ｗｅが拡幅してしまう技術手段を採択した場合でも、本発明による活性領域面積率向上の効果を得ることは十分可能である（図１７参照）。
【００６２】
以上のシミュレーション１では、従来例と本発明例とにおいて耐圧維持領域幅を等しくして計算した。本発明によれば、従来例と等しい耐圧維持領域幅でも耐圧の向上が期待できるとともに（具体的手段及び設計値により異なる）、耐圧維持領域幅を狭くすることにより最大電界強度を低下させる効果があることは次のシミュレーション２により明らかである。また、耐圧維持領域幅の狭小化は活性領域面積率の向上や素子の小面積化を意味する。
【００６３】
次に、シミュレーション２につき説明する。シミュレーション２は異なる耐圧維持領域幅Ｗｓの素子につき、電界強度等を算出したものである。
【００６４】
シミュレーション２の対象とした構造（以下、「本発明例」という。）は図１８及び図１９に示される。図１８は本発明例の計算対象部分断面図であり、上記実施形態の対応する部分と同一の符号を付すが、半導体基板１はシリコン基板、電極２６はアルミニウムとしている。
図１８において、シリコン表面の左端を原点として、原点から右に正の横軸をＸ軸、下に正の縦軸をＹ軸（深さ方向の軸）とする。図１９はＸ＝０．１（μｍ）におけるＹ：０〜４６（μｍ）の範囲の不純物濃度の片対数グラフである。
図１９に示すように、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）の５種の異なる構造につき計算した。縦方向の不純物濃度分布は共通である。図１８に示すように、ＰＮ接合の内端コーナー部２８の深さはＹ＝５．６８（μｍ）、接合深さはＹ＝６（μｍ）、エピタキシャル層厚すなわち半導体基板１表面までの深さはＹ＝２１（μｍ）、半導体基板１裏面までの深さはＹ＝２５（μｍ）である。活性領域幅Ｗｍは１５（μｍ）、片側で７．５（μｍ）である。
印加逆電圧は１８０（Ｖ）である。
【００６５】
以下にシミュレーション２の結果を開示する。
▲１▼シリコン中の縦方向電界強度分布
まず、本発明例の縦方向の電界強度分布シミュレーション結果を示す。
図２０は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＸ＝０におけるＹ：０〜２５の範囲（Ｙ０−Ｙ０'線上）における電界強度曲線である。最大電界強度はＰ型領域２１内の接合付近に生じ、小さい順にＷｓ＝３,６，１１,２１，３１の場合となった。その最大電界強度の値を図２３(a)の表に、Ｗｓの変化に対するグラフを図２３(b)に示す。
図２１は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＸ＝３．６におけるＹ：０〜２５の範囲（Ｙ１−Ｙ１'線上）における電界強度曲線である。最大電界強度はＰ型領域２１の内端コーナー部２８に生じ、小さい順にＷｓ＝３,６，１１,２１，３１の場合となった。その最大電界強度の値を図２３(a)の表に、Ｗｓの変化に対するグラフを図２３(b)に示す。
図２２は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＸ＝３．６におけるＹ：０〜２５の範囲（Ｙ２−Ｙ２'線上）における電界強度曲線である。最大電界強度は小さい順にＷｓ＝３,６，１１,２１，３１の場合となった。その最大電界強度の値を図２３(a)の表に、Ｗｓの変化に対するグラフを図２３(b)に示す。
【００６６】
▲２▼電界強度２次元分布図
図２４は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についての電界強度２次元分布図である。(a)はＷｓ＝３１の場合、(b)はＷｓ＝２１の場合、(c)はＷｓ＝１１の場合、(d)はＷｓ＝６の場合、(e)はＷｓ＝３の場合である。図中、縞状の線は等電界強度線である。
【００６７】
▲３▼酸化膜直下の電位
図２５は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＹ＝０．０５におけるＸ：０〜４３の範囲（Ｘ１−Ｘ１'線上）における電位分布曲線である。陽極電極２６に−１８０（Ｖ）の電圧が印加され、図２５においてＷｓ＝３の場合はピーク値−１６８（Ｖ）となる。陽極電極２６の電位を基準の０（Ｖ）とすると、−１８０（Ｖ）と−１６８（Ｖ）との差の絶対値、すなわち１２（Ｖ）がＷｓ＝３（μｍ）の場合の素子中央酸化膜直下（深さ０．０５μｍ）の電位となる。同様にしてＷｓ＝６，１１，２１，３１（μｍ）の場合についても電位を求め、まとめて図２６(a)の表に示す。Ｗｓの変化に対する素子中央酸化膜直下（深さ０．０５μｍ）の電位の変化を表すグラフを図２６(b)に示す。
また、素子中央酸化膜直下（深さ０．０５μｍ）の電位と１８０（Ｖ）との差（相殺電位）の値を図２６(a)の表に示し、Ｗｓの変化に対する相殺電位の変化を表すグラフを図２６(b)に示す。
【００６８】
▲４▼シリコン中の横方向Ｘ成分電界分布
次に、本発明例の横方向のＸ成分電界分布シミュレーション結果を示す。Ｘ成分電界とは、電界ベクトルのＸ方向成分をいう。
図２７(a)は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＹ＝０におけるＸ：０〜４３の範囲（Ｘ０−Ｘ０'線上）におけるＸ成分電界分布曲線である。最大電界強度は、小さい順にＷｓ＝３,６，１１,２１，３１の場合となった。その最大電界強度の値を図２９(a)の表に、Ｗｓの変化に対するグラフを図２９(b)に示す。
図２７(b)は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＹ＝０.０５におけるＸ：０〜４３の範囲（Ｘ１−Ｘ１'線上）におけるＸ成分電界分布曲線である。最大電界強度は、小さい順にＷｓ＝３,６，１１,２１，３１の場合となった。その最大電界強度の値を図２９(a)の表に、Ｗｓの変化に対するグラフを図２９(b)に示す。
【００６９】
図２８(a)は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＹ＝５．６８におけるＸ：０〜４３の範囲（Ｘ２−Ｘ２'線上）におけるＸ成分電界分布曲線である。最大電界強度は、小さい順にＷｓ＝３,６，１１,２１，３１の場合となった。その最大電界強度の値を図２９(a)の表に、Ｗｓの変化に対するグラフを図２９(b)に示す。
図２８(b)は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＹ＝６におけるＸ：０〜４３の範囲（Ｘ３−Ｘ３'線上）におけるＸ成分電界分布曲線である。最大電界強度は、小さい順にＷｓ＝３,６，１１,２１，３１の場合となった。その最大電界強度の値を図２９(a)の表に、Ｗｓの変化に対するグラフを図２９(b)に示す。
【００７０】
次に、以上のシミュレーション２の結果を受けて考察し本発明の技術的意義をより明らかにする。
【００７１】
（１）電界相殺効果
まず、素子中央の耐圧維持領域における電界相殺効果につき考察する。
図２２のグラフによれば、耐圧維持領域幅Ｗｓが減少するに従って素子中央の電界強度が低下することがわかる。図２３の表及びグラフに示されるように、最大電界強度は耐圧維持領域幅Ｗｓが減少するに従って低下する。図２２のグラフを参照すれば、最大電界強度の低下に従って全体的に電界強度分布が低下し、Ｗｓ＝３（μｍ）あっては全体として０（Ｖ/ｃｍ）となる。シリコン表面の電界強度も次第に低下しＷｓ＝３（μｍ）あっては０（Ｖ/ｃｍ）となる。
図２１のグラフによれば、Ｐ型活性領域２１の内端コーナー部２８に生じる最大電界がＷｓの減少に従って低下する。
【００７２】
以上の電界強度の低下の原因は、図２４の電界強度２次元分布図を参照して考察するとわかりやすい。
図２４(a)（Ｗｓ＝３１）においては、対岸同士の空乏層はほとんど重なっていない。図２４(b)（Ｗｓ＝２１）においては、対岸同士の空乏層は確実に重なって干渉し合う。このとき、右側の接合内端から伸びる空乏層中の電界ベクトルの方向と左側の接合内端から伸びる空乏層中の電界ベクトルの方向とが逆であるため、干渉して電界を弱め合う（電界相殺効果）。そのために、素子中央及びＰ型活性領域２１の内端コーナー部２８の電界強度が低下したのである。
図２４(c)（Ｗｓ＝１１）→(d)（Ｗｓ＝６）→(e)（Ｗｓ＝３）となるに従って、干渉が強まる結果、電界相殺効果は高まり、電界強度が低下するものである。
【００７３】
（２）活性領域外周の平面接合における最大電界強度の低下
次に、活性領域外周の平面接合における電界強度の低下につき考察する。
図２０のグラフによれば、耐圧維持領域幅Ｗｓが減少するに従って活性領域外周の平面接合における最大電界強度が低下することがわかる。図２３の表及びグラフにも示されるように、最大電界強度は耐圧維持領域幅Ｗｓが減少するに従って低下する。
【００７４】
以上の最大電界強度の低下の原因は、図２０のグラフに加え図２４の電界強度２次元分布図を参照して考察するとわかりやすい。
図２４(a)（Ｗｓ＝３１）→(b)（Ｗｓ＝２１）→(c)（Ｗｓ＝１１）→(d)（Ｗｓ＝６）→(e)（Ｗｓ＝３）となるに従って、空乏層の最下端が下降するのがわかる。空乏層は際限無く拡大するのではなく、不純物の高濃度領域に達するとその拡大は抑止される。この高濃度領域は半導体基板１及び半導体基板１付近のエピタキシャル層の最下層である。エピタキシャル層の最下層の高濃度領域（以下「オートドーピング層」という。）は、エピタキシャル成長中、及びその後の高温熱処理中に半導体基板１の不純物が拡散しエピタキシャル層に進出することにより形成される。本シミュレーションにおいては半導体基板１とエピタキシャル層の界面は深さＹ＝２１（μｍ）である。本シミュレーションによれば、活性領域外周の平面接合における最大電界強度の低下に影響を与える程度のオートドーピング層（以下「実効オートドーピング層」という。）は、深さＹ＝２０（μｍ）程度から始まり、半導体基板界面までの１（μｍ）程度の厚みである。
Ｗｓ＝３１では定かでないが、Ｗｓ＝２１では、空乏層最下端は実効オートドーピング層に達し、最大電界強度が低下する。
実効オートドーピング層に到達した空乏層は、その拡大が抑止される。その結果、実効オートドーピング層及びその付近の比較的下層のエピタキシャル層中における電界強度が高まる。比較的下層のエピタキシャル層中の電界強度が高まる結果、接合付近の電界強度が反対に低下する。図２０のグラフを参照すると、Ｗｓ＝１１，６，３においては明らかにそのような現象により電界強度は略台形状に分布することがわかる。接合付近の電界強度が低下する結果、最大電界強度が低下する。
【００７５】
（３）まとめ
実際の設計においては、以上のシミュレーションを参考にし、電界相殺効果とオートドーピング層による効果を実効あらしめるようにすることが好ましい。
【００７６】
【発明の効果】
上述したように請求項１記載の発明によれば、耐圧維持領域の増大、ひいては素子の大面積化を招くことなく高耐圧化を図ることができるばかりでなく、耐圧維持領域を従来技術より縮小し素子の小面積化を図りつつ高耐圧化を図ることも可能であるという効果がある。
また、耐圧を低下させること無く、素子全体に対する活性領域の占有する面積を拡大することができるという効果がある。
また、耐圧を低下させること無く、素子外形寸法の変更に伴う曲面接合の増減を回避できるという効果がある。
【００７７】
上述したように請求項２記載の発明によれば、第一電極及び第二電極が素子表面側に形成されるので、裏面側から表面側への配線手段を要することなくプリント回路基板等に実装することができるという効果がある。
【００７８】
上述したように請求項３記載の発明によれば、第一導電型領域の半導体素材表面への露出部を複数とするので、ＰＮ接合の対岸距離を容易に小さくすることができ、その結果、前記電界相殺効果を高めることができるという効果がある。また、第一導電型領域の半導体素材表面への露出部を素子表面に均一に配置することにより、素子表面において広範且つ均一に電界相殺効果を利用した耐圧維持領域を形成することができるという効果がある。。
【００７９】
上述したように請求項４記載の発明によれば、ガードリングを備えたより高耐圧の耐圧維持構造が得られるという効果がある。
【００８０】
上述したように請求項５記載の発明によれば、第二導電型低濃度領域によりＪＴＥ（Junction-Termination -Extension）構造が構成され、空乏層が第二導電型低濃度領域内で拡張されて電界集中が緩和され、一定印加電圧に対する最大電界Ｅｍａｘが下がることとなり、より高耐圧の耐圧維持構造が得られるという効果がある。
【００８１】
上述したように請求項６記載の発明によれば、耐圧維持領域上にゲートパッドを配することができるので、耐圧維持領域の上部をゲートパッド敷設領域として立体的に有効利用することにより、従来技術に比較して、活性領域の占有する面積をゲートパッド敷設領域分拡大することができるという効果がある。
【００８２】
上述したように請求項７記載の発明によれば次の効果がある。第二導電型リング領域の内周面上の任意の一点から伸びる空乏層と、その対岸の第二導電型活性領域外周面上の一点とから伸びる空乏層とが干渉し、互いに逆向きの電界ベクトル成分が打ち消し合って電界強度を低下させる電界相殺効果が得られる。この電界相殺効果を利用した第二導電型リング領域と第二導電型活性領域とに挟まれる第一導電型領域の露出面直下部は、極めて狭小にすることができるので、活性領域周囲の耐圧維持のための領域を従来技術に比較して狭小とすることができ、活性領域の占有面積を十分に取って、高耐圧を維持、向上することができる。また、耐圧を維持しつつ素子の小面積化も可能である。
【図面の簡単な説明】
【図１】  (a)は本発明の第１の実施形態の半導体素子のシリコン表面以下を示す平面図、(b)はD1-D1断面図である。
【図２】  (a)は本発明の第２の実施形態の半導体素子のシリコン表面以下を示す平面図、(b)はD2-D2断面図である。
【図３】  (a)は本発明の第３の実施形態の半導体素子のシリコン表面パターンを示す平面図、(b)は他のシリコン表面パターンを示す平面図である。
【図４】図３(a)におけるD3-D3断面図である。
【図５】  (a)は本発明の第４の実施形態の半導体素子のシリコン表面以下を示す平面図、(b)はD4-D4断面図である。
【図６】  (a)は本発明の第５の実施形態の半導体素子のシリコン表面以下を示す平面図、(b)はD5-D5断面図である。
【図７】  (a)は本発明の第６の実施形態の半導体素子を示す平面図、(b)はD6-D6断面図である。
【図８】  (a)は本発明の第７の実施形態の半導体素子のシリコン表面以下を示す平面図、(b)はD7-D7断面図である。
【図９】本発明例シミュレーション１のための平面図である。
【図１０】本発明例シミュレーション１における表計算に供された表である。
【図１１】本発明例シミュレーション１において得られた、素子外形寸法Ｌの変化に伴う各面積率Ｓ１／Ｓ，Ｓ２／Ｓ，Ｓ３／Ｓの変化を表すグラフである。
【図１２】本発明例シミュレーション１におけて従来比を算出する表計算に供された表である。
【図１３】本発明例シミュレーション１において得られた、素子外形寸法Ｌの変化に伴う各面積率の変化を表すグラフである。本発明例の活性領域の面積率をＳ１ｎ／Ｓ、耐圧維持領域の面積率をＳ２ｎ／Ｓとし、従来例の活性領域の面積率をＳ１o／Ｓ、耐圧維持領域の面積率をＳ２o／Ｓとしている。
【図１４】本発明例シミュレーション１において得られた、素子外形寸法Ｌの変化に伴う各面積率の向上率の変化を表すグラフである。活性領域の面積率について本発明例の従来例に対する比（「活性領域面積向上率」という。）をＳ１：本/従とし、耐圧維持領域の面積率について本発明例の従来例に対する比（「耐圧維持領域面積低下率」という。）をＳ２：本/従としている。
【図１５】本発明例シミュレーション１におけるメサ型素子の断面図である。
【図１６】本発明例シミュレーション１におけるメサ型素子についての表計算に供された表である。
【図１７】  (a)は本発明例シミュレーション１におけるメサ型素子についての従来比を算出する表計算に供された表であり、(b)はそれをグラフ化したものである。
【図１８】本発明例シミュレーション２における計算対象部分断面図である。本図においてＸ−Ｙ座標が定義される。なお、本図から図２９まではシミュレーション２の参照用である。
【図１９】Ｘ＝０．１（μｍ）におけるＹ：０〜４６（μｍ）の範囲の不純物濃度の片対数グラフである。
【図２０】耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＸ＝０におけるＹ：０〜２５の範囲（Ｙ０−Ｙ０'線上）における電界強度曲線である。
【図２１】耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＸ＝３．６におけるＹ：０〜２５の範囲（Ｙ１−Ｙ１'線上）における電界強度曲線である。
【図２２】耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＸ＝３．６におけるＹ：０〜２５の範囲（Ｙ２−Ｙ２'線上）における電界強度曲線である。
【図２３】  (a)は図２０,２１，２２のグラフにおける最大値をまとめた表であり、(b)は(a)の表をグラフ化したものである。
【図２４】耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についての電界強度２次元分布図である。
【図２５】耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＹ＝０．０５におけるＸ：０〜４３の範囲（Ｘ１−Ｘ１'線上）における電位分布曲線である。
【図２６】本発明例シミュレーション２における酸化膜直下の電位の評価に供される表(a)及びグラフ(b)である。
【図２７】  (a)は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＹ＝０におけるＸ：０〜４３の範囲（Ｘ０−Ｘ０'線上）におけるＸ成分電界分布曲線である。(b)は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＹ＝０.０５におけるＸ：０〜４３の範囲（Ｘ１−Ｘ１'線上）におけるＸ成分電界分布曲線である。
【図２８】  (a)は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＹ＝５．６８におけるＸ：０〜４３の範囲（Ｘ２−Ｘ２'線上）におけるＸ成分電界分布曲線である。(b)は、耐圧維持領域幅Ｗｓ＝３,６，１１，２１，３１（μｍ）とした各本発明例についてのＹ＝６におけるＸ：０〜４３の範囲（Ｘ３−Ｘ３'線上）におけるＸ成分電界分布曲線である。
【図２９】  (a)はシリコン中の各深さにおける横方向Ｘ成分電界分布の最大電界強度の値をまとめた表であり、(b)は(a)の表をグラフ化したものである。
【図３０】従来の最も基本的な構造の半導体素子１０１の平面図(a)とＢ−Ｂ断面図(b)である。
【図３１】従来のガードリングを備えた半導体素子１０２の平面図(a)及びＣ−Ｃ断面図(b)である。
【図３２】従来のＪＴＥ構造を備えた半導体素子１０３の平面図(a)及びＤ−Ｄ断面図(b)である。
【図３３】従来例を対象として各面積率概算のための平面図である。
【図３４】従来例を対象として各面積率概算における表計算に供された表である。
【図３５】従来例を対象として各面積率概算において得られた、素子外形寸法Ｌの変化に伴う各面積率Ｓ１／Ｓ，Ｓ２／Ｓ，Ｓ３／Ｓの変化を表すグラフである。
【符号の説明】
１…半導体基板  ２…半導体層（エピタキシャル層）  ２１…Ｐ型活性領域  ２２…Ｎ-型領域  ２３…シリコン酸化膜  ２４,２５…保護膜  ２６…陽極電極  ２７…陰極電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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