(57)【特許請求の範囲】
【請求項１】
半導体基板の所定領域に形成されて、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域を限定する素子分離膜と、
前記抵抗体活性領域に形成される抵抗接合領域と、
前記抵抗接合領域及び前記抵抗接合領域と隣接する前記素子分離膜と交差するように伸長されるカバーリングゲートと、
前記マスクＲＯＭ活性領域に形成されるチャンネル接合領域と、
前記チャンネル接合領域及び前記チャンネル接合領域と隣接する前記素子分離膜と交差するように伸長されるマスクＲＯＭゲートと、
前記セル活性領域及び前記セル活性領域と隣接する前記素子分離膜と交差するように伸長されるメモリゲート及び選択ゲートと、
前記メモリゲート下部の前記セル活性領域に形成される浮遊接合領域とを含み、
前記浮遊接合領域、前記抵抗接合領域及び前記チャンネル接合領域は同一の深さであり、前記カバーリングゲートは前記選択ゲートと同一の物質から成る膜を含むことを特徴とする半導体装置。
【請求項２】
前記カバーリングゲート、前記選択ゲート及び前記メモリゲートの下部に配置された第１ゲート酸化膜を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリゲートの下部に、前記第１ゲート酸化膜により囲まれたトンネル酸化膜を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記トンネル酸化膜は前記第１ゲート酸化膜より薄い厚さを有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記マスクＲＯＭゲートの下部に、前記第１ゲート酸化膜より薄い厚さを有する第２ゲート酸化膜が介在されることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記メモリゲートは順次に積層された浮遊ゲート、ゲート層間絶縁膜及び制御ゲートから構成されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記選択ゲートは順次に積層された下部選択ゲート、選択ゲート層間絶縁膜及び上部選択ゲートから構成されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記選択ゲートは前記メモリゲートと同一の物質から成る膜から構成されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記マスクＲＯＭゲートは前記制御ゲートと同一の物質から成る膜とから構成されることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記浮遊接合領域、前記抵抗接合領域及び前記チャンネル接合領域は同一の不純物を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記浮遊接合領域、前記抵抗接合領域及び前記チャンネル接合領域は同一の不純物濃度を有することを特徴とする請求項１に記載の半導体装置。
【請求項１２】
半導体基板の所定領域にセル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域を限定する素子分離膜を形成する段階と、
前記セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域に、各々浮遊接合領域、抵抗接合領域及びチャンネル接合領域を同時に形成する第１不純物注入工程を実施する段階と、
前記第１不純物注入工程が実施された、前記セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域の上部に各々選択ゲートとメモリゲート、カバーリングゲート及びマスクゲートを形成するゲート形成段階とを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１不純物注入工程は前記セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域とは異なる導電型の不純物を使用して実施することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１不純物注入工程前に、前記セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域上に第１ゲート酸化膜を形成する段階を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記第１不純物注入工程が実施された半導体基板に第１ゲート酸化膜を形成する段階を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記第１ゲート酸化膜を形成した後、前記第１ゲート酸化膜をパターニングして、前記浮遊接合領域の上部面の一部を露出させる開口部を形成する段階と、前記露出された浮遊接合領域の上部面に、前記第１ゲート酸化膜より薄い厚さのトンネル酸化膜を形成する段階とを付加的に含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記ゲート形成段階は
前記第１不純物注入工程が実施された半導体基板の全面に、順次に積層された第１導電膜及び第１絶縁膜を形成する段階と、
前記第１導電膜及び第１絶縁膜をパターニングして、前記マスクＲＯＭ活性領域の上部面を露出させる段階と、
前記露出したマスクＲＯＭ活性領域上に第２ゲート酸化膜を形成する段階と、
前記第１絶縁膜及び前記第２ゲート酸化膜上に第２導電膜を形成する段階と、
前記第２導電膜、第１絶縁膜及び第１導電膜を順次にパターニングして、前記メモリゲート、選択ゲート、カバーリングゲート及びマスクＲＯＭゲートを形成する段階とを含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１８】
前記第１絶縁膜を形成する前に、前記第１導電膜をパターニングして、前記セル活性領域の間の前記素子分離膜の上部面を露出する開口部を有する第１導電膜パターンを形成する段階を追加的に含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２ゲート酸化膜は前記第１ゲート酸化膜より薄い厚さであることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記浮遊接合領域は前記メモリゲート下部の前記セル活性領域に形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、特に不揮発性メモリトランジスタ（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｔｒａｎｓｉｓｔｏｒ）、抵抗体（ｒｅｓｉｓｔｏｒ）及びマスクＲＯＭ（ｍａｓｋ  ＲＯＭ，ＭＲＯＭ）を共に備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
身分証、信用カード及び電子貨幣等のように、多くの機能を一枚のカードに入れることができるスマートカード（ｓｍａｒｔ  ｃａｒｄ）の使用が次第に拡大されている。スマートカードは使用者情報及び去来情報等を貯蔵する同時にその目的に合うプログラムを内蔵している。これにより、スマートカードは情報の記録／貯蔵のための不揮発性メモリトランジスタ及びプログラム情報貯蔵のためのマスクＲＯＭを共に備える半導体装置を含む。又、スマートカードに含まれた半導体装置はその動作のための抵抗体を備える。
【０００３】
この際、スマートカードとして使用される不揮発性メモリトランジスタは安定された情報貯蔵特性を有するＦＬＯＴＯＸ（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｕｎｎｅｌ  ｏｘｉｄｅ）型ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）であることが望ましい。又、抵抗体は適切なサイズの抵抗値を有するように、半導体基板に形成された接合領域を抵抗として使用する接合領域抵抗体（ｊｕｎｃｔｉｏｎ  ｒｅｓｉｓｔｏｒ）であることが望ましい。一方、通常的にマスクＲＯＭは“１”又は“０”の情報を貯蔵する方法に空乏型ＭＯＳ電界効果トランジスタ（ｄｅｐｌｅｔｉｏｎ  ｍｏｄｅ  ＭＯＳＦＥＴ）又はエンハンスメント型ＭＯＳ電界効果トランジスタ（ｅｎｈａｎｃｅｍｅｎｔ  ｍｏｄｅ  ＭＯＳＦＥＴ）を使用する。
【０００４】
図１は一般的なＦＬＯＴＯＸ型ＥＥＰＲＯＭを示す工程断面図である。
【０００５】
図１を参照すると、半導体基板１０の所定領域に活性領域を限定する素子分離膜１５が配置される。活性領域上には、活性領域及び素子分離膜１５を横切るメモリゲート５０及び選択ゲート５１が配置される。メモリゲート５０と選択ゲート５１及び活性領域の間にはゲート酸化膜３０が介在される。活性領域及びメモリゲート５０の間には、ゲート酸化膜３０により囲まれたトンネル酸化膜３５が配置される。トンネル酸化膜３５はゲート酸化膜３０より薄い厚さを有する。
【０００６】
通常、メモリゲート５０及び選択ゲート５１は互いに平行に配置される。メモリゲート５０は浮遊ゲート４０、ゲート層間絶縁膜４１及び制御ゲート４２から構成される。この際、浮遊ゲート４０はトンネル酸化膜３５の上部面全体を覆う。又、選択ゲート５１は下部選択ゲート４３、選択ゲート層間絶縁膜４４及び上部選択ゲート４５から構成される。
【０００７】
トンネル酸化膜３５の下部の活性領域には半導体基板１０とは異なる導電型の不純物を含む浮遊接合領域（ｆｌｏａｔｉｎｇ  ｊｕｎｃｔｉｏｎ  ｒｅｇｉｏｎ）２０が配置される。浮遊接合領域２０はメモリゲート５０及び選択ゲート５１の間の活性領域まで延びる。選択ゲート５１及びメモリゲート５０の横側の活性領域にはソース／ドレーン接合領域６０が配置される。
【０００８】
図２は一般的な半導体装置の抵抗体を示す工程断面図である。
【０００９】
図２を参照すると、半導体基板１０の所定領域に活性領域を限定する素子分離膜１５が配置され、活性領域上にはゲート酸化膜３０が配置される。活性領域には半導体基板１０とは異なる導電型の不純物を含む抵抗接合領域（ｒｅｓｉｓｔｉｖｅ  ｊｕｎｃｔｉｏｎ  ｒｅｇｉｏｎ）７０が配置される。又、抵抗接合領域７０の縁にはゲート酸化膜３０を貫通して抵抗接合領域７０に接続する抵抗接続端子７５が配置される。
【００１０】
抵抗接合領域７０が半導体装置で抵抗体として使用されるためには、抵抗接合領域７０の面抵抗値（ｓｈｅｅｔ  ｒｅｓｉｓｔａｎｃｅ）は５００乃至１０００Ω／□の範囲であることが望ましい。一方、不純物を含む多結晶シリコンのような導電性物質は大略１０Ω／□の面抵抗値を有するので、これら用いる場合、過度に長い抵抗パターンを形成しなければならない問題点を有する。
【００１１】
一方、抵抗接合領域７０の抵抗値はそこに含まれた不純物濃度により決定される。従って、厳密な抵抗値の維持のためには抵抗接合領域７０に注入される不純物の量及び種類を調節するのが必要である。だが、従来技術による場合、抵抗接合領域７０の上部にイオン注入工程でマスク役割を果たすことができるゲートパターン等が形成されない。これにより、抵抗接合領域７０は後続イオン注入工程に露出されることができ、その結果、抵抗接合領域７０は意図した抵抗値を有することができない。
【００１２】
図３は一般的なマスクＲＯＭトランジスタを示す工程断面図である。
【００１３】
図３を参照すると、半導体基板１０の所定領域に活性領域を限定する素子分離膜が配置される。活性領域上にはマスクＲＯＭゲート酸化膜３５が配置され、マスクＲＯＭゲート酸化膜３５上には活性領域及び素子分離膜を横切るマスクＲＯＭゲートパターン４７が配置される。マスクＲＯＭゲートパターン４７の間の活性領域には、半導体基板１０とは異なる導電型の不純物を含むマスクＲＯＭ接合領域（ＭＲＯＭ  ｊｕｎｃｔｉｏｎ  ｒｅｇｉｏｎ）６２が配置される。マスクＲＯＭ接合領域６２はマスクＲＯＭトランジスタのソース／ドレーン役割を果たす。
【００１４】
マスクＲＯＭゲートパターン４７の下部の活性領域には、マスクＲＯＭ接合領域６２に接するチャンネル接合領域８０が配置されることもできる。空乏型ＭＯＳＦＥＴはチャンネル接合領域８０を含むが、エンハンスメント型ＭＯＳＦＥＴはこれを含まない。この際、チャンネル接合領域８０はマスクＲＯＭ接合領域６２のような導電型の不純物を含む。これにより、空乏型ＭＯＳＦＥＴはゲートバイアスが０Ｖである時、既にターンオン状態を有する。
【００１５】
前述したように、スマートカード等の半導体装置はＥＥＰＲＯＭ、抵抗体及びマスクＲＯＭを共に備える。費用低減のためにはＥＥＰＲＯＭ、抵抗体及びマスクＲＯＭを製造する工程を単純化することが必要である。
【００１６】
【発明が解決しようとする課題】
本発明の目的は不揮発性メモリトランジスタ、抵抗体及びマスクＲＯＭを共に備える半導体装置を提供することである。
【００１７】
本発明の又他の目的は不揮発性メモリトランジスタ、抵抗体及びマスクＲＯＭを共に形成する半導体装置の製造方法を提供することである。
【００１８】
【課題を解決するための手段】
前述した目的を達成するために、本発明はカバーリングゲートが配置された抵抗体及び浮遊接合領域と同一な深さを有する抵抗接合領域とチャンネル接合領域とを含む半導体装置を提供する。この半導体装置は半導体基板の所定領域に形成されてセル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域を限定する素子分離膜、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域に各々形成される浮遊接合領域、抵抗接合領域及びチャンネル接合領域を含む。この際、浮遊接合領域、抵抗接合領域及びチャンネル接合領域は同一な深さであることを特徴とする。又、抵抗体活性領域、チャンネル接合領域及びセル活性領域の上部にはカバーリングゲート、マスクＲＯＭゲート及びメモリゲートと選択ゲートが横切るように配置される。
【００１９】
望ましくはカバーリングゲート、選択ゲート及びメモリゲートの下部には第１ゲート酸化膜が配置され、メモリゲートの下部には第１ゲート酸化膜により囲まれたトンネル酸化膜が配置される。この際、トンネル酸化膜は第１ゲート酸化膜より薄い厚さを有する。又、マスクＲＯＭゲートの下部には第１ゲート酸化膜より薄い厚さを有する第２ゲート酸化膜が介在されることが望ましい。
【００２０】
メモリゲートは順次に積層された浮遊ゲート、ゲート層間絶縁膜及び制御ゲートから構成され、選択ゲートは順次に積層された下部選択ゲート、選択ゲート層間絶縁膜及び上部選択ゲートから構成される。この際、選択ゲートはメモリゲートと同一な物質膜から構成されることが望ましい。又、カバーリングゲートは選択ゲートと同一な物質膜とから構成され、マスクＲＯＭゲートは制御ゲートと同一な物質膜とから構成されることが望ましい。
【００２１】
又、浮遊接合領域、抵抗接合領域及びチャンネル接合領域は同一な不純物を含む同時に同一な不純物濃度を有する。
【００２２】
前述した又他の目的を達成するために、本発明は多様な目的の接合領域を一つのイオン注入工程を通じて形成する段階を含む半導体装置の製造方法を提供する。この方法は半導体基板の所定領域にセル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域を限定する素子分離膜を形成し、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域に各々浮遊接合領域、抵抗接合領域及びチャンネル接合領域を形成する第１不純物注入工程を実施する段階を含む。以後、第１不純物注入工程が実施された、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域の上部に各々選択ゲートとメモリゲート、カバーリングゲート及びマスクゲートを形成するゲート形成段階を実施する。
【００２３】
望ましくは、第１不純物注入工程前又は後に、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域上に第１ゲート酸化膜を形成する。一方、第１不純物注入工程はセル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域とは異なる導電型の不純物を使用して実施することが望ましい。
【００２４】
第１ゲート酸化膜を形成した後、第１ゲート酸化膜より薄い厚さのトンネル酸化膜を形成する段階を付加的に実施することが望ましい。
【００２５】
ゲート形成段階は第１不純物注入工程が実施された半導体基板の全面に、順次に積層された第１導電膜、第１絶縁膜及び第２導電膜を形成した後、これらを順次にパターニングする段階を含むことが望ましい。
【００２６】
一方、第１絶縁膜を形成する前に、セル活性領域で第１導電膜をパターニングして、セル活性領域に平行な開口部を有する第１導電膜パターンを形成することが望ましい。
【００２７】
又、第２導電膜を形成する前に、第１導電膜及び第１絶縁膜をパターニングしてマスクＲＯＭ活性領域の上部面を露出させた後、露出されたマスクＲＯＭ活性領域上に第２ゲート酸化膜を形成することが望ましい。
【００２８】
浮遊接合領域、抵抗接合領域及びチャンネル接合領域は同時に形成することが望ましい。
【００２９】
【発明の実施の形態】
）
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になるようにそして当業者に本発明の思想が充分に伝達されることができるようにするために提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されたことである。又、層が他の層又は基板上にあると言及される場合には、それは他の層又は基板上に直接形成されることができること又はそれらの間に第３の層が介在されることもできることを意味する。
【００３０】
図４、図５及び図６は各々本発明の望ましい実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭ、抵抗体及びマスクＲＯＭトランジスタを示す平面図である。又、図７、図８及び図９は本発明の望ましい実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭ、抵抗体及びマスクＲＯＭトランジスタを示す斜視図である。
【００３１】
図４及び図７を参照すると、半導体基板１００の所定領域にＦＬＯＴＯＸ型ＥＥＰＲＯＭが構成されるセル活性領域（ｃｅｌｌ  ａｃｔｉｖｅ  ｒｅｇｉｏｎ）を限定する素子分離膜１１０が配置される。セル活性領域上には、セル活性領域及び素子分離膜１１０を横切るメモリゲート１９１及び選択ゲート１９２が配置される。
【００３２】
メモリゲート１９１は順次に積層された浮遊ゲート１５１、ゲート層間絶縁膜１６１及び制御ゲート１８１から構成される。浮遊ゲート１５１はセル活性領域を横切り、隣接するセル活性領域まで延びず素子分離膜１１０上で断絶される。これに比べて、ゲート層間絶縁膜１６１及び制御ゲート１８１は断絶された浮遊ゲート１５１を覆いながら、セル活性領域及び素子分離膜１１０を横切る。
【００３３】
浮遊ゲート１５１は不純物を含む多結晶シリコン膜であることが望ましく、ゲート層間絶縁膜１６１は順次に積層された酸化膜−窒化膜−酸化膜（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）（ＯＮＯ）であることが望ましい。制御ゲート１８１は不純物を含む多結晶シリコン膜であることが望ましいが、その上部にはシリサイド膜のような金属膜及びシリコン酸化膜のような絶縁膜が付加的に積層されることもできる。
【００３４】
選択ゲート１９２は順次に積層された下部選択ゲート１５２、選択ゲート層間絶縁膜１６２及び上部選択ゲート１８２から構成される。この際、下部選択ゲート１５２、選択ゲート層間絶縁膜１６２及び上部選択ゲート１８２は各々浮遊ゲート１５１、ゲート層間絶縁膜１６１及び制御ゲート１８１と同一な物質膜であることが望ましい。又、下部選択ゲート１５２及び上部選択ゲート１８２は所定領域で電気的に連結される。
【００３５】
メモリゲート１９１及びセル活性領域の間にはトンネル酸化膜１４０が介在される。望ましくは、トンネル酸化膜１４０は７０Å乃至１００Åの厚さを有する。メモリゲート１９１と選択ゲート１９２及びセル活性領域の間にはトンネル酸化膜１４０を取り囲む第１ゲート酸化膜１３０が配置される。この際、第１ゲート酸化膜１３０はトンネル酸化膜１４０より厚く、望ましくは２００Å乃至３００Åの厚さを有する。
【００３６】
トンネル酸化膜１４０の下部のセル活性領域には浮遊接合領域（ｆｌｏａｔｉｎｇ  ｊｕｎｃｔｉｏｎ  ｒｅｇｉｏｎ）１２０が配置される。この際、浮遊接合領域１２０はメモリゲート１９１と選択ゲート１９２とのセル活性領域に延びる。だが、浮遊接合領域１２０がメモリゲート１９１の下部のセル活性領域の全面に形成されることではない。即ち、メモリゲート１９１の下部のセル活性領域には浮遊接合領域１２０が形成されない領域が配置され、この領域はメモリトランジスタのチャンネル領域として使用される。浮遊接合領域１２０はセル活性領域とは異なる導電型の不純物を含むことが望ましく、この際、不純物の濃度は１０１８乃至１０２０ａｔｏｍｓ／ｃｍ３であることが望ましい。
【００３７】
隣り合ったメモリゲート１９１の間のセル活性領域には低濃度ソース接合領域２００及び高濃度ソース接合領域２２０が配置されて、ＬＤＤ構造を形成することが望ましい。又、メモリゲート１９１及び選択ゲート１９２の間のセル活性領域には、低濃度高電圧用接合領域２０２が配置されることが望ましい。低濃度高電圧用接合領域２０２は選択ゲート１９２の横側のセル活性領域にも形成されることが望ましい。
【００３８】
図５及び図８を参照すると、半導体基板１００に形成された素子分離膜１１０は抵抗体活性領域（ｒｅｓｉｓｔｏｒ  ａｃｔｉｖｅ  ｒｅｇｉｏｎ）を限定する。抵抗体活性領域には半導体基板１００とは異なる導電型の不純物を含む抵抗接合領域１２２が配置される。抵抗接合領域１２２上には第１ゲート酸化膜１３０が配置され、第１ゲート酸化膜１３０上には抵抗体活性領域及び素子分離膜１１０を横切るカバーリングゲート１９３が配置される。
【００３９】
抵抗接合領域（ｒｅｓｉｓｔｉｖｅ  ｊｕｎｃｔｉｏｎ  ｒｅｇｉｏｎ）１２２は浮遊接合領域１２０と同一の深さを有する。又、抵抗接合領域１２２及び浮遊接合領域１２０は同一の不純物を含みかつ同一の不純物濃度を有する。そして、第１ゲート酸化膜１３０はセル活性領域上に形成される第１ゲート酸化膜１３０と同一の物質膜であることが望ましい。この際、低濃度及び高濃度接合領域２２２とは違って、抵抗接合領域１２２はカバーリングゲート１９３により覆われることにより一定した不純物濃度を有することができる。
【００４０】
カバーリングゲート１９３は順次に積層されたカバーリング下部ゲート１５３、カバーリングゲート層間絶縁膜１６３及びカバーリング上部ゲート１８３であることが望ましく、これら各々は、図７で説明した、下部選択ゲート１５２、選択ゲート層間絶縁膜１６２及び上部選択ゲート１８２と同一の物質膜であることが望ましい。
【００４１】
カバーリングゲート１９３横側の抵抗接合領域１２２には、配線との接続のための高濃度抵抗体接合領域２２２が配置されることが望ましい。高濃度抵抗体接合領域２２２は抵抗接合領域１２２と同一な導電型の不純物を含む。
【００４２】
図６及び図９を参照すると、半導体基板１００にマスクＲＯＭ活性領域を限定する素子分離膜１１０が配置される。マスクＲＯＭ活性領域上には第２ゲート酸化膜１７０が配置され、第２ゲート酸化膜１７０上にはマスクＲＯＭ活性領域及び素子分離膜１１０を横切るマスクＲＯＭゲート１８４が配置される。マスクＲＯＭ活性領域の所定領域には半導体基板１００とは異なる導電型の不純物を含むチャンネル接合領域１２４が配置されることができる。従来技術で説明したように、空乏型ＭＯＳＦＥＴはチャンネル接合領域１２４を含み、エンハンスメント型ＭＯＳＦＥＴはチャンネル接合領域１２４を含まない。
【００４３】
チャンネル接合領域１２４は、深さ、含まれた不純物の濃度及び種類で浮遊接合領域１２０と同一である。又、マスクＲＯＭゲート１８４は制御ゲート１８１、上部選択ゲート１８２及びカバーリング上部ゲート１８３と同一の物質膜である同時に同一の厚さを有する。
【００４４】
第２ゲート酸化膜１７９は第１ゲート酸化膜１３０より薄い厚さを有することが望ましい。マスクＲＯＭゲート２８４横側のマスクＲＯＭ活性領域には低濃度マスクＲＯＭ接合領域２０４及び高濃度マスクＲＯＭ接合領域２２４が配置されてＬＤＤ構造を形成することが望ましい。
【００４５】
図１０Ａ乃至図１４Ｃ、図１０Ｂ乃至図１４Ｂ及び図１０Ｃ乃至図１４ｃは本発明の望ましい実施形態による半導体装置の製造方法を説明するため、各々図４、図５及び図６のI−I′，II−II′及びIII−III′により示される断面を示す工程断面図である。
【００４６】
図１０Ａ、図１０Ｂ及び図１０Ｃを参照すると、半導体基板１００にセル活性領域（ｃｅｌｌ  ａｃｔｉｖｅ  ｒｅｇｉｏｎ）、抵抗体活性領域（ｒｅｓｉｓｔｏｒ  ａｃｔｉｖｅ  ｒｅｇｉｏｎ）及びマスクＲＯＭ活性領域（ＭＲＯＭ  ａｃｔｉｖｅ  ｒｅｇｉｏｎ）を限定する素子分離膜１１０を形成する。素子分離膜１１０は通常のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）技術又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を通じて形成するのが望ましい。
【００４７】
素子分離膜１１０を含む半導体基板上に、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域の所定領域の上部面を露出させる第１フォトレジストパターン（図示せず）を形成する。以後、第１フォトレジストパターンをマスクとして使用して、半導体基板の全面に第１導電型の不純物を注入する第１不純物注入工程を実施する。これにより、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域には各々浮遊接合領域１２０、抵抗接合領域１２２及びチャンネル接合領域１２４が形成される。この際、接合領域１２０，１２２，１２４は工程単純化のため、第１フォトレジストパターンを使用して一回で形成することが望ましい。これにより、浮遊接合領域１２０、抵抗接合領域１２２及びチャンネル接合領域１２４は、同一の深さ、同一の不純物種類及び同一の不純物濃度を有する。この際、第１導電型の不純物は、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域に含まれた不純物と異なる導電型の不純物であることが望ましい。
【００４８】
浮遊接合領域１２０はセル活性領域の一部領域に形成され、望ましくは図４で説明したように、後続工程で形成されるメモリゲートの下部及びメモリゲートと選択ゲートとのセル活性領域に形成する。又、抵抗接合領域１２２は抵抗体活性領域の全面に形成することが望ましい。
【００４９】
一方、第１不純物注入工程でイオンチャンネルリング（ｉｏｎ  ｃｈａｎｎｅｌｉｎｇ）及び半導体基板の結晶欠陥（Ｃｒｙｓｔａｌｌｉｎｅ  Ｄｅｆｅｃｔｓ）を最小化するため、第１フォトレジストパターンを形成する前に活性領域１２０，１２２，１２４上に緩衝膜（ｂｕｆｆｅｒ  ｌａｙｅｒ）を付加的に形成するのが望ましい。緩衝膜はシリコン酸化膜に形成するのが望ましい。
【００５０】
第１フォトレジストパターンを除去した後、活性領域１２０，１２２，１２４上に第１ゲート酸化膜１３０を形成する。第１ゲート酸化膜１３０は熱酸化工程を通じて形成することが望ましく、望ましくは２００Å乃至３００Åの厚さに形成する。この際、第１ゲート酸化膜１３０は前記緩衝膜の代わりに緩衝膜の役割を果たすこともできる。この場合、第１フォトレジストパターン形成工程、第１不純物注入工程及び第１フォトレジストパターン除去工程は全て第１ゲート酸化膜１３０を形成した後実施する。
【００５１】
図１１Ａ、図１１Ｂ及び図１１Ｃを参照すると、第１ゲート酸化膜１３０を含む半導体基板上に、浮遊接合領域１２０の上部の第１ゲート酸化膜１３０を露出させる開口部を有する第２フォトレジストパターン（図示せず）を形成する。第２フォトレジストパターンをマスクとして使用して、露出された第１ゲート酸化膜１３０をパターニングすることにより、浮遊接合領域１２０の上部面を露出させる。以後、第２フォトレジストパターンを除去する。
【００５２】
露出された浮遊接合領域１２０の上部面にトンネル酸化膜１４０を形成する。トンネル酸化膜１４０は良好なシリコン酸化膜を得ることができる方法によく知られた、熱酸化工程を通じて形成することが望ましい。この際、トンネル酸化膜１４０は第１ゲート酸化膜１３０より薄い厚さに形成し、望ましくはトンネルリング現象が容易に起こり得る７０Å乃至１００Åの厚さに形成する。平面的に見る時、トンネル酸化膜１４０は浮遊接合領域１２０内に形成される。
【００５３】
トンネル酸化膜１４０を含む半導体基板の全面に第１導電膜（図示せず）を形成する。この際、第１導電膜は不純物を含む多結晶シリコン膜に形成するのが望ましい。
【００５４】
以後、第１導電膜をパターニングし、素子分離膜１１０の上部面一部を露出させる開口部１２６を有する第１導電膜パターン１５０を形成する。この際、開口部１２６はセル活性領域の周辺の素子分離膜１１０上に形成され、望ましくはセル活性領域に平行な方向を有する。
【００５５】
第１導電膜パターン１５０を含む半導体基板の全面に第１絶縁膜１６０をコンフォマルに形成する。第１絶縁膜１６０は順次に積層された酸化膜−窒化膜−酸化膜（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）（ＯＮＯ）であることが望ましい。
【００５６】
図１２Ａ、図１２Ｂ及び図１２Ｃを参照すると、第１絶縁膜１６０上に、マスクＲＯＭ活性領域の上部の第１絶縁膜１６０を露出させる第３フォトレジストパターン（図示せず）を形成する。第３フォトレジストパターンをマスクとして使用して、第１絶縁膜１６０、第１導電膜パターン１５０及び第１ゲート酸化膜１３０を順次にパターニングすることにより、マスクＲＯＭ活性領域の上部面を露出させる。以後、第３フォトレジストパターンを除去する。この際、セル活性領域及び抵抗体活性領域はパターニング工程でエッチング損傷を受けることを予防するため、第３フォトレジストパターンにより覆われることが望ましい。
【００５７】
露出されたマスクＲＯＭ活性領域の上部面に第２ゲート酸化膜１７０を形成する。第２ゲート酸化膜１７０は第１ゲート酸化膜１３０より薄い厚さに形成するのが望ましい。
【００５８】
第２ゲート酸化膜１７０を含む半導体基板の全面に、第２導電膜１８０を形成する。第２導電膜１８０は不純物を含む多結晶シリコン膜に形成することが望ましい。多結晶シリコン膜上にはシリサイド膜等の金属膜及びシリコン酸化膜等のキャッピング絶縁膜が付加的に積層されることもできる。
【００５９】
第２導電膜１８０をパターニングし、マスクＲＯＭ活性領域及び素子分離膜１１０を横切るマスクＲＯＭゲート１８４を形成する。セル活性領域及び抵抗体活性領域上に形成された、第１導電膜パターン１５０、第１絶縁膜１６０及び第２導電膜１８０はマスクＲＯＭゲート１８４の形成のためのパターニング工程でエッチングされないことが望ましい。これのため、セル活性領域及び抵抗体活性領域を覆う第４フォトレジストパターン（図示せず）を形成した後、マスクＲＯＭゲート１８４の形成のためのエッチング工程を実施することが望ましい。この際、エッチング工程は第２ゲート酸化膜１７０に対して選択比を有するエッチングレスピを使用して実施することが望ましい。以後、第４フォトレジストパターンを除去して、セル及び抵抗体活性領域の第２導電膜１８０とマスクＲＯＭゲート１８４とが形成されたマスクＲＯＭ活性領域を露出させる。
【００６０】
図１３Ａ、図１３Ｂ及び図１３Ｃを参照すると、露出された第２導電膜１８０及びその下部の第１絶縁膜１６０と第１導電膜パターン１５０を順次にパターニングし、メモリゲート１９１、選択ゲート１９２及びカバーリングゲート１９３を形成する。この際、パターニング工程はマスクＲＯＭゲート１８４が形成されたマスクＲＯＭ活性領域がエッチング損傷を負わないように実施することが望ましい。
【００６１】
メモリゲート１９１及び選択ゲート１９２はセル活性領域上に形成され、カバーリングゲート１９３は抵抗体活性領域上に形成される。又、メモリゲート１９１は順次に積層された浮遊ゲート１５１、ゲート層間絶縁膜１６１及び制御ゲート１８１から構成され、選択ゲート１９２は順次に積層された下部選択ゲート１５２、選択ゲート層間絶縁膜１６２及び上部選択ゲート１８２から構成される。又、カバーリングゲート１９３は順次に積層されたカバーリング下部ゲート１５３、カバーリングゲート層間絶縁膜１６３及びカバーリング上部ゲート１８３から構成される。
【００６２】
パターニング工程は第１ゲート酸化膜１３０に対して選択比を有するエッチングレシピを使用して、異方性エッチングの方法に実施することが望ましい。又、パターニング工程は、図４を参照すると、メモリゲート１９１が第１導電膜パターン１５０の開口部１２６を横切るように実施する。これにより、浮遊ゲート１５１は電気的に絶縁される。
【００６３】
ゲートパターンを形成した後、一連の後続の不純物注入工程を実施して、低濃度ソース接合領域２００、低濃度高電圧用接合領域２０２及び低濃度マスクＲＯＭ接合領域２０４を形成する。低濃度ソース接合領域２００は隣り合ったメモリゲート１９１の間のセル活性領域に形成され、低濃度高電圧用接合領域２０２は選択ゲート１９２横側のセル活性領域に形成される。又、低濃度マスクＲＯＭ接合領域２０４はマスクＲＯＭゲート１８４横側のマスクＲＯＭ活性領域に形成される。この際、低濃度ソース接合領域２００及び低濃度高電圧用接合領域２０２は浮遊接合領域１２０と同一の導電型の不純物を含み、低濃度マスクＲＯＭ接合領域２０４はチャンネル接合領域１２４と同一の導電型の不純物を含む。こうした不純物注入工程は半導体装置の製造過程で通常実施される工程段階なので、詳細な説明は省略する。
【００６４】
図１４Ａ、図１４Ｂ及び図１４Ｃを参照すると、メモリゲート１９１、選択ゲート１９２、カバーリングゲート１９３及びマスクＲＯＭゲート１８４の側壁にスペーサ２１０を形成する。以後、低濃度ソース接合領域２００に、低濃度ソース接合領域２００と同一な導電型の不純物とを含む高濃度ソース接合領域２２０を形成する。又、カバーリングゲート１９３横側の抵抗接合領域１２２及びマスクＲＯＭゲート１８４横側のマスクＲＯＭ活性領域に各々高濃度抵抗体接合領域２２２及び高濃度マスクＲＯＭ接合領域２２４を形成する。望ましくは高濃度抵抗体接合領域２２２及び高濃度マスクＲＯＭ接合領域２２４は高濃度ソース接合領域２２０を形成する時、共に形成するのが望ましい。
【００６５】
以後、高濃度接合領域を含む半導体基板の全面に層間絶縁膜２３０を形成する。層間絶縁膜２３０をパターニングし、ゲートパターンの側面の活性領域を露出させる開口部２３５を形成した後、開口部２３５を充填するコンタクト導電膜パターン２４０を形成する。こうした層間絶縁膜２３０及びコンタクト導電膜パターン２４０等を形成する工程やはり通常の方法により形成することができるため説明は省略する。
【００６６】
【発明の効果】
本発明によると、一つの段階の写真工程を通じて浮遊接合領域、抵抗接合領域及びチャンネル接合領域を形成する。これにより、工程を単純化することができる。又、本発明によると、抵抗体活性領域はその上部を横切るカバーリングゲートにより覆われる。これにより、抵抗体活性領域に意図しない不純物が注入される問題を最小にすることができる。その結果、安定に価格競争力を有する製品を生産することができる。
【図面の簡単な説明】
【図１】  一般的なＦＬＯＴＯＸ型ＥＥＰＲＯＭを示す工程断面図である。
【図２】  一般的な半導体装置の抵抗体を示す工程断面図である。
【図３】  一般的なマスクＲＯＭトランジスタを示す工程断面図である。
【図４】  本発明の望ましい実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭを示す平面図である。
【図５】  本発明の望ましい実施形態による抵抗体を示す平面図である。
【図６】  本発明の望ましい実施形態によるマスクＲＯＭトランジスタを示す平面図である。
【図７】  本発明の望ましい実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭを示す斜視図である。
【図８】  本発明の望ましい実施形態による抵抗体を示す斜視図である。
【図９】  本発明の望ましい実施形態によるマスクＲＯＭトランジスタを示す斜視図である。
【図１０Ａ】  本発明の望ましい実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図１０Ｂ】  本発明の望ましい実施形態による抵抗体の製造方法を示す工程断面図である。
【図１０Ｃ】  本発明の望ましい実施形態によるマスクＲＯＭトランジスタの製造方法を示す工程断面図である。
【図１１Ａ】  本発明の望ましい実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図１１Ｂ】  本発明の望ましい実施形態による抵抗体の製造方法を示す工程断面図である。
【図１１Ｃ】  本発明の望ましい実施形態によるマスクＲＯＭトランジスタの製造方法を示す工程断面図である。
【図１２Ａ】  本発明の望ましい実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図１２Ｂ】  本発明の望ましい実施形態による抵抗体の製造方法を示す工程断面図である。
【図１２Ｃ】  本発明の望ましい実施形態によるマスクＲＯＭトランジスタの製造方法を示す工程断面図である。
【図１３Ａ】  本発明の望ましい実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図１３Ｂ】  本発明の望ましい実施形態による抵抗体の製造方法を示す工程断面図である。
【図１３Ｃ】  本発明の望ましい実施形態によるマスクＲＯＭトランジスタの製造方法を示す工程断面図である。
【図１４Ａ】  本発明の望ましい実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図１４Ｂ】  本発明の望ましい実施形態による抵抗体の製造方法を示す工程断面図である。
【図１４Ｃ】  本発明の望ましい実施形態によるマスクＲＯＭトランジスタの製造方法を示す工程断面図である。
【符号の説明】
１００  半導体基板
１１０  素子分離膜
１２０  浮遊接合領域
１２２  抵抗接合領域
１２４  チャンネル接合領域
１３０  第１ゲート酸化膜
１５２  下部選択ゲート
１５３  カバーリング下部ゲート
１６２  選択ゲート層間絶縁膜
１６３  カバーリングゲート層間絶縁膜
１７０  第２ゲート酸化膜
１７９  第２ゲート酸化膜
１８１  制御ゲート
１８２  上部選択ゲート
１８３  カバーリング上部ゲート
１８４  マスクＲＯＭゲート
１９３  カバーリングゲート
２０４  低濃度マスクＲＯＭ接合領域
２２２  低濃度及び高濃度接合領域
２２４  高濃度マスクＲＯＭ接合領域
２８４  マスクＲＯＭゲート
【図１】
0004037750.tif 000002
【図２】
0004037750.tif 000003
【図３】
0004037750.tif 000004
【図４】
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【図５】
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【図６】
0004037750.tif 000007
【図７】
0004037750.tif 000008
【図８】
0004037750.tif 000009
【図９】
0004037750.tif 000010
【図１０Ａ】
0004037750.tif 000011
【図１０Ｂ】
0004037750.tif 000012
【図１０Ｃ】
0004037750.tif 000013
【図１１Ａ】
0004037750.tif 000014
【図１１Ｂ】
0004037750.tif 000015
【図１１Ｃ】
0004037750.tif 000016
【図１２Ａ】
0004037750.tif 000017
【図１２Ｂ】
0004037750.tif 000018
【図１２Ｃ】
0004037750.tif 000019
【図１３Ａ】
0004037750.tif 000020
【図１３Ｂ】
0004037750.tif 000021
【図１３Ｃ】
0004037750.tif 000022
【図１４Ａ】
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【図１４Ｂ】
0004037750.tif 000024
【図１４Ｃ】
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