(57)【特許請求の範囲】
【請求項１】
半導体基板上部にシード（ｓｅｅｄ）層を形成する第１ステップと、
前記シード層上に下部層から上部層へ行くに従いウェットエッチング率が小さくなる多重層酸化膜を形成する第２ステップと、
前記多重層酸化膜を選択的にドライエッチングしてその底面に前記シード層を露出させる第１開口部を形成する第３ステップと、
前記第１開口部側面に露出された前記多重層酸化膜をウェットエッチングして前記第１開口部の幅を拡張させつつ下部の幅が上部の幅より広い第２開口部を形成する第４ステップと、
ＥＣＤ（Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）方法により前記第２開口部底面の前記シード層上に前記第２開口部と同じ形状の下部電極を形成する第５ステップと、
前記多重層酸化膜をウェットエッチングにより除去してその下部の前記シード層を露出させる第６ステップと、
前記露出されたシード層をドライエッチングにより除去する第７ステップと、
前記下部電極上に誘電膜を形成する第８ステップと、
前記誘電膜上に上部電極を形成する第９ステップとを含むことを特徴とする半導体素子のキャパシタ製造方法。
【請求項２】
前記第１ステップで、前記シード層は、Ｐｔ膜、Ｒｕ膜、Ｉｒ膜、Ｏｓ膜、Ｗ膜、Ｍｏ膜、Ｃｏ膜、Ｎｉ膜、Ａｕ膜、またはＡｇ膜の内のいずれか一つにより形成されることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項３】
前記第５ステップで、前記下部電極は、Ｐｔ膜、Ｒｕ膜、Ｉｒ膜、Ｏｓ膜、Ｗ膜、Ｍｏ膜、Ｃｏ膜、Ｎｉ膜、Ａｕ膜、またはＡｇ膜の内のいずれか一つにより形成されることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項４】
前記第５ステップで、電流密度は、０．１ｍＡ／ｃｍ２乃至１０ｍＡ／ｃｍ２の条件下で前記下部電極を形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項５】
前記第２ステップで、前記多重層酸化膜の各層に添加されるドーパント（ｄｏｐａｎｔ）の濃度を順に減少させながら前記多重層酸化膜を形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項６】
前記ドーパントは、Ｂ、Ｐ、ＡｓまたはＧａの内の少なくともいずれか一つであることを特徴とする請求項５に記載の半導体素子のキャパシタ製造方法。
【請求項７】
前記第４ステップで、４℃乃至８０℃の温度において、１秒乃至３６００秒間、前記ウェットエッチングを実施することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項８】
前記第４ステップで、ＨＦ溶液を利用したウェットエッチングを実施することを特徴とする請求項７に記載の半導体素子のキャパシタ製造方法。
【請求項９】
前記第４ステップで、前記ＨＦ溶液に前記ＨＦ溶液体積の１０００倍を越えないＨ２Ｏを添加した混合溶液を利用したウェットエッチングを実施することを特徴とする請求項８に記載の半導体素子のキャパシタ製造方法。
【請求項１０】
前記第４ステップで、ＨＦ溶液体積に対し５００倍を越えないＮＨ４Ｆを添加したＮＨ４Ｆ／ＨＦ混合溶液を利用してウェットエッチングを実施することを特徴とする請求項８に記載の半導体素子のキャパシタ製造方法。
【請求項１１】
前記第２ステップで、前記多重層酸化膜の各層に同じドーパントを同じ濃度で添加し、前記多重層酸化膜の各層の蒸着温度を徐々に増加させながら前記多重層酸化膜を形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１２】
前記ドーパントは、Ｂ、Ｐ、ＡｓまたはＧａの内の少なくともいずれか一つであることを特徴とする請求項１１に記載の半導体素子のキャパシタ製造方法。
【請求項１３】
前記第４ステップで、４℃乃至８０℃の温度において１秒乃至３６００秒間、前記ウェットエッチングを実施することを特徴とする請求項１、１１または１２に記載の半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体素子のキャパシタ製造方法に関し、特に、所定の構造が形成された半導体基板上部にシード層を形成し、下部膜から上部膜に行くにつれてウェットエッチング率が低くなる多重層の酸化膜を形成した後、これらをドライエッチングしてシード層の所定の部分を露出させる第１開口部を形成し、第１開口部の側面に露出された多重層酸化膜をウェットエッチングして、第１開口部の幅を拡張させつつ、入口より下部面積が広い第２開口部を形成し、第２開口部の底面に露出されたシード層上にＥＣＤ（Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）方法で下部電極を形成することによって、素子の電気的特性を向上させることのできる半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の高集積化に伴ってキャパシタ製造工程でサイズを縮小し、静電容量（ｃａｐａｃｉｔａｎｃｅ）を向上させるために、ＥＣＤ方法によりＰｔ膜を形成して下部電極に利用する。このためには、所定の下部構造が形成された半導体基板上部にＰｔシード層を形成し、その上部にＰｔシード層を選択的に露出させる開口部を有する酸化膜パターンを形成した後、ＥＣＤ方法で開口部の底面のＰｔシード層上にＰｔ膜を蒸着する。
【０００３】
この場合、ドライエッチングにより形成された酸化膜パターン内の開口部のプロファイル（ｐｒｏｆｉｌｅ）が下部電極のプロファイルを決定することとなるが、一般的に酸化膜のドライエッチングによる開口部のプロファイルは、上部より下部の幅が小さくなる。これによって、図１に示すように、下部電極の下の部分が上の部分よりその幅が小さく形成されて、以後の誘電膜蒸着及び上部電極の蒸着工程でステップカバレッジの不良により素子の電気的特性を低下させるという問題があった。
【０００４】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子のキャパシタ製造方法における問題点に鑑みてなされたものであって、本発明の目的は、キャパシタ下部電極上に蒸着される誘電膜及び上部電極のステップカバレッジの不良を防止し得る半導体素子のキャパシタ製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明による半導体素子のキャパシタ製造方法は、半導体基板上部にシード（ｓｅｅｄ）層を形成する第１ステップと、前記シード層上に下部層から上部層へ行くに従いウェットエッチング率が小さくなる多重層酸化膜を形成する第２ステップと、前記多重層酸化膜を選択的にドライエッチングしてその底面に前記シード層を露出させる第１開口部を形成する第３ステップと、前記第１開口部側面に露出された前記多重層酸化膜をウェットエッチングして前記第１開口部の幅を拡張させつつ下部の幅が上部の幅より広い第２開口部を形成する第４ステップと、ＥＣＤ（Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）方法により前記第２開口部底面の前記シード層上に前記第２開口部と同じ形状の下部電極を形成する第５ステップと、前記多重層酸化膜をウェットエッチングにより除去してその下部の前記シード層を露出させる第６ステップと、前記露出されたシード層をドライエッチングにより除去する第７ステップと、前記下部電極上に誘電膜を形成する第８ステップと、前記誘電膜上に上部電極を形成する第９ステップとを含むことを特徴とする。
【０００６】
【発明の実施の形態】
次に、本発明による半導体素子のキャパシタ製造方法の実施の形態の具体例を図面を参照しながら説明する。
【０００７】
まず、図２を参照すると、所定の構造が形成された半導体基板１１上部に絶縁膜１２及び反射防止膜１３を形成する。反射防止膜１３は、絶縁膜１２に対してエッチング選択比の高い物質により形成する。本発明の実施例では、絶縁膜１２は、酸化膜により形成し、反射防止膜１３は、酸化窒化膜（ＳｉＯＮ）により形成する。
【０００８】
次いで、反射防止膜１３及び絶縁膜１２を選択的にエッチングして半導体基板１１の所定の領域を露出させるコンタクト孔を形成する。次に、コンタクト孔形成が完了した全体構造上部に、ポリシリコン膜を５００Å乃至３０００Åの厚さに形成し、反射防止膜１３上部面の高さから５００Å乃至２０００Åの深さのコンタクト孔内にポリシリコン膜が残留するように、全面エッチング工程を実施してポリシリコンプラグ１４を形成する。
【０００９】
次いで、ポリシリコンプラグ１４形成が完了した全体構造上に、Ｔｉ膜を１００Å乃至３００Åの厚さに形成した後、急速熱処理工程を実施して、コンタクト孔内のポリシリコンプラグ１４とＴｉ膜とを反応させることによって、ＴｉＳｉｘ膜１５を形成した後、反射防止膜１３上部に残留する未反応Ｔｉ膜をウェットエッチングにより除去する。
【００１０】
次いで、コンタクト孔が完全に埋め込まれるように、全体構造上部に拡散防止膜１６を形成する。拡散防止膜１６は、ＴｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜、ＴａＡｌＮ膜の内のいずれか一つで形成する。拡散防止膜１６を形成した後、反射防止膜１３が露出されるまで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程を実施してコンタクト孔内部のみに拡散防止膜１６が存在するようにする。
【００１１】
次いで、反射防止膜１３及び拡散防止膜１６上に、Ｐｔ膜形成用シード層（ｓｅｅｄ  ｌａｙｅｒ）１７を形成する。シード層１７は、５０Å乃至１０００Åの厚さに形成し、Ｐｔ膜、Ｒｕ膜、Ｉｒ膜、Ｏｓ膜、Ｗ膜、Ｍｏ膜、Ｃｏ膜、Ｎｉ膜、Ａｕ膜、及びＡｇ膜の内のいずれか一つで形成する。
【００１２】
次に、図３に示すように、シード層１７上に第１酸化膜１８及び第２酸化膜１９を順に形成する。本発明の実施例では酸化膜を二重に形成したが、二重層以上の多重層酸化膜に形成することもできる。
【００１３】
多重層酸化膜の各層は、同一エッチング剤に対するウェットエッチング率が下部から上部に行くにつれて小さくなるように形成する。すなわち、本発明の実施例でのように、二重層の酸化膜を形成する場合、第１酸化膜１８のエッチング率が第２酸化膜１９のエッチング率より高くなるように形成する。
【００１４】
下部から上部に行くにつれてエッチング率が小さくなるようにするためには、多重層酸化膜の各層に添加されるドーパントの濃度を順次、減少させながら、多重層の酸化膜を形成するか、各層の酸化膜に同一ドーパントを同一濃度で添加して形成する場合、下部から上部に行くにつれて蒸着温度を順次、増加させて形成する。多重層の酸化膜を形成するためのドーパントには、Ｂ、Ｐ、Ａｓ、Ｇａの内の少なくともいずれか一つを同時に添加する。本発明の実施例では、多重層酸化膜の総厚さは５００Å乃至２００００Åとなるようにする。
【００１５】
次いで、ドライエッチング方法で第２酸化膜１９及び第１酸化膜１８を選択的にエッチングして、シード層１７を露出させる第１開口部３１を形成する。
【００１６】
次に、図４に示すように、ウェット工程を実施してウェットエッチング率の高い第１酸化膜１８が第２酸化膜１９に比べてより多くエッチングされるようにすることによって、第１開口部３１の幅を広くしながら下部の幅が上部の幅より相対的に広い第２開口部３２を形成する。本発明の実施例では多重層酸化膜のウェットエッチングは、ＨＦ溶液を利用するか、またはＨＦ溶液にその体積の１０００倍を越えないＨ２０を添加した混合溶液を利用してウェットエッチングを実施する。または、ＨＦ体積の５００倍を越えないＮＨ４Ｆを添加したＮＨ４Ｆ／ＨＦ混合溶液を利用したウェットエッチングを実施する。このようなウェットエッチングは、４℃乃至８０℃の温度において１秒乃至３６００秒間実施する。
【００１７】
次いで、ＥＣＤ方法を使用して第２開口部３２の底面のシード層１７上に第１金属膜を３０００Å乃至１００００Åの厚さに形成した後、パターンニングして下部電極２０を形成する。第１金属膜は、Ｒｕ膜、Ｉｒ膜、Ｏｓ膜、Ｗ膜、Ｍｏ膜、Ｃｏ膜、Ｎｉ膜、Ａｕ膜、またはＡｇ膜の内のいずれか一つで形成し、０．１ｍＡ／ｃｍ２乃至１０ｍＡ／ｃｍ２の電流密度条件下で第１金属膜を形成する。
【００１８】
第２開口部３２が下部に行くにつれてその幅が広くなるために、その内部に形成される第１金属膜も上部より下部が広くなり、下部が上部より広い下部電極を形成することができる。これの断面図を図７に示す。
【００１９】
次に、図５に示すように、多重層酸化膜、すなわち、第２酸化膜１９及び第１酸化膜１８を除去して、下部のシード層１７を露出させ、下部電極２０間の絶縁のために、露出されたシード層１７を除去する。
【００２０】
次に、図６に示すように、下部電極２０形成が完了した全体構造上に誘電膜２１を形成し、誘電特性を向上させるために、急速熱処理工程を実施する。そして誘電膜２１上に第２金属膜、例えば、Ｐｔ膜を形成した後、パターンニングして上部電極２２を形成する。本発明の実施例における誘電膜２１は、３００℃乃至６００℃の温度で１５０Å乃至５００Åの厚さに形成されたＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ３）膜を用いる。また、急速熱処理工程は、５００℃乃至７００℃の窒素雰囲気下で３０秒乃至１８０秒間実施する。そして、第２金属膜は、ＣＶＤ方法またはスパッタリング方法を利用して形成する。
【００２１】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２２】
【発明の効果】
上述したように、本発明によれば、所定の構造が形成された半導体基板上部にシード層を形成し、下部から上部に行くにつれてウェットエッチング率が低くなる多重層酸化膜を形成した後、これらをドライ及びウェットエッチングして多重酸化膜の内部にその下部が上部より相対的に幅の広い開口部を形成しながら、開口部の底面のシード層を露出させ、ＥＣＤ方法でシード層上に下部電極を形成することによって、以後の誘電膜の形成及び上部電極を形成する時、ステップカバレッジ特性を向上させることができるので素子の電気的特性を向上させることができる。
【図面の簡単な説明】
【図１】従来の方法により製造されたキャパシタ下部電極の断面形状を示すＳＥＭ画像である。
【図２】本発明にかかる半導体素子のキャパシタ製造工程を説明するための断面図である。
【図３】本発明にかかる半導体素子のキャパシタ製造工程を説明するための断面図である。
【図４】本発明にかかる半導体素子のキャパシタ製造工程を説明するための断面図である。
【図５】本発明にかかる半導体素子のキャパシタ製造工程を説明するための断面図である。
【図６】本発明にかかる半導体素子のキャパシタ製造工程を説明するための断面図である。
【図７】本発明にかかる方法により製造されたキャパシタ下部電極の断面形状を示すＳＥＭ画像である。
【符号の説明】
１１        半導体基板
１２        絶縁膜
１３        反射防止膜
１４        プラグ
１５        ＴｉＳｉｘ膜
１６        拡散防止膜
１７        シード層
１８        第１酸化膜
１９        第２酸化膜
２０        下部電極
２１        誘電膜
２２        上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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