(57)【特許請求の範囲】
【請求項１】
入力クロック信号に基づいて多相の出力クロック信号を発生するクロック生成回路であって、
制御電圧に従って周波数が変化する出力信号を発振する電圧制御発振器と、
前記入力クロック信号の位相と前記電圧制御発振器の前記出力信号の位相とを比較し、その位相差を検出する位相比較器と、
前記位相比較器にて検出される前記位相差に応じた前記制御電圧を生成する制御電圧生成回路と、
前記制御電圧に従って前記入力クロック信号を遅延させることにより、前記多相の出力クロック信号を発生する可変遅延回路と、
を有し、
前記電圧制御発振器は、リング状に接続されたｎ個の差動バッファ回路を含み、
前記可変遅延回路は、前記電圧制御発振器に含まれる前記ｎ個の差動バッファ回路の各々とそれぞれ同一構成を有する少なくとも２ｎ個の差動バッファ回路を含み、
前記多相の出力クロック信号は、前記少なくとも２ｎ個の差動バッファ回路のうちの奇数番目または偶数番目の各差動バッファ回路からの出力に基づいて生成されて、前記入力クロック信号の一周期（Ｔ）をｎ分割した位相差（Ｔ／ｎ）を有するｎ相の出力クロック信号であることを特徴とするクロック生成回路。
【請求項２】
請求項１において、
前記電圧制御発振器と前記可変遅延回路が、同一の半導体基板上に形成されていることを特徴とするクロック生成回路。
【請求項３】
入力クロック信号に従って入力されるシリアルデータをパラレルデータに変換するシリアル／パラレル変換装置において、
前記シリアルデータをサンプリングクロックに従って前記パラレルデータに変換するシリアル／パラレル変換ブロックと、
前記入力クロック信号に基づいて多相の出力クロック信号を発生し、前記多相の出力クロック信号を前記サンプリングクロックとして前記シリアル／パラレル変換ブロックに供給するクロック生成回路と、
を有し、
前記クロック生成回路は、
制御電圧に従って周波数が変化する出力信号を発振する電圧制御発振器と、
前記入力クロック信号の位相と前記電圧制御発振器の前記出力信号の位相とを比較し、その位相差を検出する位相比較器と、
前記位相比較器にて検出される前記位相差に応じた前記制御電圧を生成する制御電圧生成回路と、
前記制御電圧に従って前記入力クロック信号を遅延させることにより、前記多相の出力クロック信号を発生する可変遅延回路と、
を有し、
前記シリアルデータは前記入力クロック信号の１周期の間にｎビット分転送され、
前記電圧制御発振器は、リング状に接続されたｎ個の差動バッファ回路を含み、
前記可変遅延回路は、前記電圧制御発振器に含まれる前記ｎ個の差動バッファ回路の各々とそれぞれ同一構成を有する少なくとも２ｎ個の差動バッファ回路を含み、
前記多相の出力クロック信号は、前記少なくとも２ｎ個の差動バッファ回路のうちの奇数番目または偶数番目の各差動バッファ回路からの出力に基づいて生成されて、前記入力クロック信号の一周期（Ｔ）をｎ分割した位相差（Ｔ／ｎ）を有するｎ相の出力クロック信号であることを特徴とすることを特徴とするシリアル／パラレル変換装置。
【請求項４】
請求項３に記載の前記電圧制御発振器と前記可変遅延回路が、同一の半導体基板上に形成されていることを特徴とする半導体装置。
【請求項５】
入力クロック信号に従って入力されるパラレルデータをシリアルデータに変換するパラレル／シリアル変換装置において、
前記パラレルデータをサンプリングクロックに従って前記シリアルデータに変換するパラレル／シリアル変換ブロックと、
前記入力クロック信号に基づいて多相の出力クロック信号を発生し、前記多相の出力クロック信号を前記サンプリングクロックとして前記パラレル／シリアル変換ブロックに供給するクロック生成回路と、
を有し、
前記クロック生成回路は、
制御電圧に従って周波数が変化する出力信号を発振する電圧制御発振器と、
前記入力クロック信号の位相と前記電圧制御発振器の前記出力信号の位相とを比較し、その位相差を検出する位相比較器と、
前記位相比較器にて検出される前記位相差に応じた前記制御電圧を生成する制御電圧生成回路と、
前記制御電圧に従って前記入力クロック信号を遅延させることにより、前記多相の出力クロック信号を発生する可変遅延回路と、
を有し、
前記シリアルデータは前記入力クロック信号の１周期の間にｎビット分転送され、
前記電圧制御発振器は、リング状に接続されたｎ個の差動バッファ回路を含み、
前記可変遅延回路は、前記電圧制御発振器に含まれる前記ｎ個の差動バッファ回路の各々とそれぞれ同一構成を有する少なくとも２ｎ個の差動バッファ回路を含み、
前記多相の出力クロック信号は、前記少なくとも２ｎ個の差動バッファ回路のうちの奇数番目または偶数番目の各差動バッファ回路からの出力に基づいて生成されて、前記入力クロック信号の一周期（Ｔ）をｎ分割した位相差（Ｔ／ｎ）を有するｎ相の出力クロック信号であることを特徴とするパラレル／シリアル変換装置。
【請求項６】
請求項５に記載の前記電圧制御発振器と前記可変遅延回路が、同一の半導体基板上に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
［技術分野］
本発明は、ＰＬＬを使用して多相のクロック信号を生成するクロック生成回路、シリアル／パラレル変換装置及びパラレル／シリアル変換装置並びに半導体装置に関する。
［背景技術］
一般に、低電圧差動信号（ＬＶＤＳ：Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ）を用いるトランスミッタとレシーバとの間では、データ信号とクロック信号が別々に伝送される場合がある。この場合、クロック信号の立ち上がりはデータの変化と必ず一致するようになっている。従って、特にレシーバにおいて、データ信号とクロック信号とのタイミングが合うように、クロック信号を生成することが要求される。
図１０は一般的なトランスミッタとレシーバを示すブロック図である。図１１は、トランスミッタ７１からレシーバ７２に転送される送信クロックとシリアルデータとを示している。図１１に示すシリアルデータは、送信クロックの１周期内に転送されるデータを例えば７ビット含んでいる。即ち、シリアルデータは送信クロックの周波数の７倍の伝送レートとなるので、送信クロックの周波数が６５ＭＨｚであれば、シリアルデータの伝送レートは４５５Ｍｂｐｓとなる。
まず、トランスミッタ７１の動作について説明する。トランスミッタ７１に入力されたクロック信号は、ＰＬＬブロック７７において７倍に逓倍される。トランスミッタ７１に入力されたパラレルデータは、パラレル／シリアル変換ブロック７９において、この７逓倍されたサンプリングクロックに基づいて図１１に示すシリアルデータに変換され、ＬＶＤＳ出力セル７３からＬＶＤＳ信号としてレシーバ７２に送られる。ＬＶＤＳ出力セル７４からは、図１１に示す送信クロックが出力される。この送信クロックは、７逓倍されたサンプリングクロックを１／７分周することが好ましいが、入力クロック信号をそのまま出力しても良い。
次に、レシーバ７２の動作について説明する。レシーバ７２に入力されたクロック信号は、ＬＶＤＳ入力セル７６を介してＰＬＬブロック７８に送られ、ここで７倍に逓倍される。一方、レシーバ７２に入力されたシリアルデータは、ＬＶＤＳ入力セル７５を介してシリアル／パラレル変換ブロック８０に送られ、７逓倍されたサンプリングクロックに基づいてパラレルデータに変換される。
なお、トランスミッタ７１及びレシーバ７２において、入力クロック周波数の７倍の周波数を有するサンプリングクロックをＰＬＬで生成するかわりに、入力クロック信号の周期を７等分した時間だけ位相のずれた７相のクロック信号をＰＬＬで生成し、その７相のクロック信号をサンプリングクロックとして用いても良い（特開平９−７４３３９号など参照）。
上述のデータ転送方式においては、クロック信号とデータ信号との同期をとるために、ＬＶＤＳ出力のクロック信号の立ち上がりと、データ信号の変化点とが、必ず一致するように動作する必要がある。トランスミッタ７１に入力されるクロック信号の周期が変動した場合にも、クロック信号の立ち上がりとデータ信号の変化点とは必ず一致しなければならない。
図１２は、図１０のレシーバにおいて、クロック信号を生成するために用いられるＰＬＬ回路、即ち、従来のクロック生成回路を示すブロック図である。電圧制御発振器（ＶＣＯ）９４は、制御電圧に従った周波数で発振して出力クロック信号を生成する。位相比較器９１において、ＶＣＯ９４が生成した出力クロック信号の位相を入力クロック信号の位相と比較し、その位相差に応じた誤差信号を発生する。この誤差信号は、チャージポンプ９２とローパスフィルタ（ＬＰＦ）９３とで積分され、制御電圧としてＶＣＯ９４に印加される。
なお、図１２に示すＰＬＬ回路にて７相のサンプリングクロックを生成するには、ＶＣＯ９４が７段の差動バッファから成るリング・オシレーターにて構成され、その各段の差動バッファの出力に基づいて７相のサンプリングクロックが得られる。そして、最終段の差動バッファの出力が位相比較器９１にフィードバックされる。
ところで、ＥＭＩノイズを低減できるクロック信号を生成するために、スプレッドスペクトラムと呼ばれる方法がある。この方法は、クロック信号の周波数を故意に変動させて、周波数の分布を広げるというものである。
図１３は、従来のクロック生成回路における、入力クロック信号の周期の変動に対する出力クロック信号の追従性を示す図である。入力クロック信号の周期が、スプレッドスペクトラム法に従い１５ｎｓから１４ｎｓに変化しても、クロック生成回路の出力クロック信号はすぐに追従できず、遅延を伴いながら１５ｎｓから１４．５ｎｓへとゆっくり変化する。この時、入力クロック信号と出力クロック信号との位相差は１．５ｎｓにも達する。
入力クロック信号の周期が１４ｎｓである場合には、送受信に用いられるシリアルデータにおける１ビットのデータの時間幅は２ｎｓとなる。このとき、クロック生成回路からの出力クロック信号との位相差が１．５ｎｓもあると、シリアルデータ信号とクロック生成回路から出力されたクロック信号との時間的なマージンが０．５ｎｓしかなくなってしまう。
ＬＶＤＳを用いたデータ転送においては、送信クロックの立ち上がりとデータの変化点とが必ず一致するように送受信しなければならないので、このようにクロック生成回路の入力クロック信号と出力クロック信号との間に大きな位相差が発生することは問題である。
また、入力クロック信号にはジッタと称される位相ずれも生ずる。この位相差は３００〜４００ｐｓ程度であるが、ＶＣＯの出力はこのジッタにも追従できないという問題があった。
本発明の目的は、入力クロック信号の周期が変化しても、その変化に直ちに追従した多相の出力クロック信号を生成するクロック生成回路、それを用いたシリアル／パラレル変換装置及びパラレル／シリアル変換装置並びに半導体装置を提供することである。
［発明の開示］
入力クロック信号に基づいて多相の出力クロック信号を発生する本発明の一態様に係るクロック生成回路は、
制御電圧に従って周波数が変化する出力信号を発振する電圧制御発振器と、
前記入力クロック信号の位相と前記電圧制御発振器の前記出力信号の位相とを比較し、その位相差を検出する位相比較器と、
前記位相比較器にて検出される前記位相差に応じた前記制御電圧を生成する制御電圧生成回路と、
前記制御電圧に従って前記入力クロック信号を遅延させることにより、前記多相の出力クロック信号を発生する可変遅延回路と、
を有することを特徴とする。
本発明の一態様によれば、多相の出力クロック信号は、電圧制御発振器から出力されるのではなく、その電圧制御発振器に印加される制御電圧と同じ電圧によって遅延量が定められる可変遅延回路により出力される。この可変遅延回路は、制御電圧によって決定される遅延量だけ入力クロック信号を遅延させるものであるので、入力クロック信号の周期の変化に直ちに追従した多相の出力クロック信号を生成できる。
ここで、前記電圧制御発振器は、リング状に接続された複数の差動バッファ回路を含むことができる。一方、前記可変遅延回路は、前記電圧制御発振器に含まれる前記複数の差動バッファ回路の各々とそれぞれ同一構成を有する複数の差動バッファ回路を含むことができる。そして、前記電圧制御発振器がｎ個の前記差動バッファ回路を有する場合、前記可変遅延回路は少なくとも２ｎ個の前記差動バッファ回路を有する。こうすると、入力クロック信号の１周期（Ｔ）をほぼｎ分割した位相差（Ｔ／ｎ）を有するｎ相の出力クロック信号を生成できる。
この多相の出力クロック信号は、前記少なくとも２ｎ個の差動バッファ回路のうちの奇数番目の各差動バッファ回路からの出力に基づいて生成されてもよいし、あるいは偶数番目の各差動バッファ回路からの出力に基づいて生成されてもよい。
また、電圧制御発振器と可変遅延回路とが同一の半導体基板上に形成されていることが好ましい。こうすると、電圧制御発振器と可変遅延回路とを構成する各差動バッファ回路間の素子のばらつきが相殺され、入力クロック信号の周期変化への追従性を高めることができる。
本発明の他の態様は、上述したクロック生成回路を含んで構成されるシリアル／パラレル変換装置及びパラレル／シリアル変換装置である。これらの変換に必要なサンプリングクロックとして多相の出力クロック信号を用いれば、入力クロック信号の周期の変化に直ちに追従させて、サンプリングクロックの立ち上がりとデータの変化とを一致させることが可能となる。
本発明のさらに他の態様は、シリアル／パラレル変換装置またはパラレル／シリアル変換装置に用いられる電圧制御発振器と可変遅延回路とが、同一の半導体基板上に形成されていることを特徴とする半導体装置である。この半導体装置は、精度の高いシリアル／パラレル変換またはパラレル／シリアル変換を実施することができる。
［発明を実施するための最良の形態］
以下、図面に基づいて、本発明の実施の形態について説明する。図１は、本発明の第１の実施の形態に係るクロック生成回路のブロック図である。なお、図１に示すクロック生成回路は、図１０に示すトランスミッタ７１のＰＬＬブロック７７及びレシーバ７２のＰＬＬブロック７８の双方に用いることができる。また、本実施の形態では、図１０に示すトランスミッタ７１はＩＣチップに搭載され、同様に図１０に示すレシーバ７２は他のＩＣチップに搭載されている。そして、図１０に示すトランスミッタ７１は例えばノート型パーソナルコンピュータ本体に搭載され、そのノート型パーソナルコンピュータの液晶表示部側に図１０に示すレシーバ７２が搭載されている。
図１において、ＶＣＯ（電圧制御発振器）１４は、制御電圧に従った周波数で発振する。位相比較器１１は、ＶＣＯ１４の出力信号の位相を入力クロック信号の位相と比較して位相差を検出するもので、その位相差に応じた誤差信号を発生する。この誤差信号は、チャージポンプ１２とＬＰＦ（ローパスフィルタ）１３で積分される。このＬＰＦ１３からの電圧が、制御電圧としてＶＣＯ１４及びディレイ回路１５に印加される。
なお、本実施の形態では、クロック生成回路の出力は、ディレイ回路１５より出力される後述する多相のクロック信号であり、ＶＣＯ１４の出力は位相比較器１１に戻し入力されるだけである。また、チャージポンプ１２及びＬＰＦ１３は、位相比較器１１にて検出される位相差に応じて上述の制御電圧を生成する制御電圧生成回路を構成するものである。本実施の形態では、チャージポンプ１２は、位相比較器１１からの信号に基づき、容量に対する電荷のチャージ量、ディスチャージ量を調整して、出力電圧を調整するものである。
図２は、ＶＣＯ１４の回路構成例を示す図である。このＶＣＯ１４は、複数の差動バッファ回路をリング状に接続して成るリング・オシレーターにて構成され、ここでは説明の便宜上３つの差動バッファ回路２１、２２、２３を使用するものとする。なお、図１１に示すように、入力クロック信号の１周期に７ビットデータを含む場合には、リング・オシレーターを構成する差動バッファ回路の数は７となる。また、最終段の差動バッファ回路２３の出力には、差動信号を通常の信号に変換するための出力バッファ回路２４が接続されている。この出力バッファ回路２４の出力が位相比較器１１に戻し入力される。
差動バッファ回路２１、２２、２３の各々は、例えば、図４に示す回路を用いて構成できる。図４に示す符号Ｑ１〜Ｑ３はＰチャネルのトランジスタを示し、符号Ｑ４〜Ｑ７はＮチャネルのトランジスタを示している。差動バッファ回路には、高電位側の電源電位ＶＤＤと低電位側の電源電位ＶＳＳが供給されているが、この内の一方はアース電位でもよい。トランジスタＱ１のゲートにはバイアス電圧（ＬＰＦ１３からの制御電圧）が印加されており、このバイアス電圧によってトランジスタＱ１のオン抵抗が変化して、入力から出力までの遅延時間が変化することによりＶＣＯの発振周波数が変化する。
図３は、ディレイ回路１５の回路構成例を示す図である。ディレイ回路１５は、ＬＰＦ１３からの制御電圧で決定される遅延時間だけ、入力クロック信号を遅延させた３相の出力クロック信号を生成するものである。このディレイ回路１５は、ＶＣＯ１４に使用した図４に示すものと同じ構成の差動バッファ回路３１〜３６を有する。この差動バッファ回路３１〜３６の各々においても、図４に示すトランジスタＱ１のゲートにはバイアス電圧（ＬＰＦ１３からの制御電圧）が印加されており、このバイアス電圧によってトランジスタＱ１のオン抵抗が変化して、入力から出力までの遅延時間が可変となる。従って、差動バッファ回路３１〜３６の各々は、入力クロック信号を順次遅延させることになる。
さらにディレイ回路１５は、ＶＣＯ１４に使用した図４に示すものと同じ構成の差動バッファ回路を、ＶＣＯ１４の使用数の倍の数だけ使用している。すなわち、ＶＣＯ１４では３つの差動バッファ回路２１〜２３を設けたのに対して、ディレイ回路１５は、その倍数である少なくとも６つの差動バッファ回路３１〜３６を有する。
また、図３に示すように、６つの差動バッファ回路３１〜３６のうちの偶数段目の各差動バッファ回路３２，３４，３６の出力線には、出力された差動信号を通常の信号に変換するための出力バッファ回路３７，３８，３９の一つが接続されている。この出力バッファ回路３７，３８，３９からは、図５に示すように、入力クロック信号の周期Ｔを３等分した時間（Ｔ／３）だけ順次遅延された第１相〜第３相の出力クロック信号を得ることができる。
図３のディレイ回路１５を図６に示すように構成することもできる。図６では、６つの差動バッファ回路３１〜３６のうちの奇数段目の各差動バッファ回路３１，３３，３５の出力線に、出力された差動信号を通常の信号に変換するための出力バッファ回路３７，３８，３９の一つが接続されている。出力バッファ回路３７からは、図７に示すように、入力クロック信号から（Ｔ／６）だけ遅延された第１相の出力クロック信号が得られ、第１，第２相の出力クロック信号間と、第２，第３相の出力クロック信号間の遅延量はそれぞれ（Ｔ／３）となる。なお、図６では差動バッファ回路３６の出力は不使用となるが、各差動バッファ３１〜３５の出力負荷を同じとするために、差動バッファ３５の出力線に差動バッファ３６が接続されている。
ここで、図４に示すバイアス電圧（ＶＣＯ１４，ディレイ回路１５への制御電圧）が一定であり、図２及び図３に示された各々の差動バッファ回路の製造時ばらつきがないと仮定すると、図２及び図３に示された各々の差動バッファ回路での信号遅延量をＴｐｄで一定となる。
また、図２に示すＶＣＯ１４にて１周期分の出力クロック信号を取り出すには、リング接続された３段の差動バッファ回路２１〜２３を２周する必要がある。すなわち、図２に示す差動バッファ回路２１からの出力クロックＡの立ち上がりは、図８に示すように入力クロック信号より遅延時間Ｔｐｄだけ遅れる。同様に、図２に示す差動バッファ回路２２からの出力クロックＢの立ち上がりは、図８に示すように出力クロックＡよりも遅延時間Ｔｐｄだけ遅れる。さらに、図２に示す差動バッファ回路２３からの出力クロックＣの立ち上がりは、図８に示すように出力クロックＢよりも遅延時間Ｔｐｄだけ遅れる。各出力クロックＡ〜Ｃの立ち下がりの位相差も同様である。すなわち、ＶＣＯ１４の差動バッファの段数をｎとしたとき、入力クロック信号の１周期Ｔ＝２×ｎ×Ｔｐｄの関係となる。
よって、入力クロック信号の周期Ｔをｎ分割した時間を位相差とするｎ相の出力クロック信号が得たいのであれば、ディレイ回路１５では、ＶＣＯ１４に使用したのと同じ構成の差動バッファ回路を、ＶＣＯ１４の使用個数ｎの倍の個数２ｎが少なくとも必要となる。
上記のように、ＶＣＯ１４とディレイ回路１５を構成する各差動バッファ回路を図４に示すものと同一の構成とし、さらにＶＣＯ１４への制御電圧をディレイ回路１５にも印加することにより、ディレイ回路１５の遅延時間を入力クロック信号に合わせて制御することができる。さらに、ＶＣＯ１４とディレイ回路１５を同一の半導体基板上に作成することにより、素子のバラツキを相殺し、環境温度を共通にして、これらの回路の動作の追従性を高めることが可能となる。
図１に示すように、ＶＣＯ１４は、位相比較器１１、チャージポンプ１２、ＬＰＦ１３と組み合わされてＰＬＬを構成している。入力クロック信号の周期が変化すると、ループ内の回路要素の遅延時間により、入力クロック信号の周期の変化に追従するまでに一定の時間がかる。このため、入力クロック信号と出力クロック信号の周期誤差が積分されて、位相誤差が累積的に大きくなる。一方、ディレイ回路１５の遅延時間にはＶＣＯ１４の遅延時間と同様の誤差が生じるものの、ディレイ回路１５には入力クロック信号が直接供給され、その入力クロック信号を制御電圧に従って決定される遅延量だけ遅延させるものであるから、入力クロック信号の位相の変化に直ちに追従できる。
図９は、入力クロック信号の周期変化に対するＶＣＯ１４とディレイ回路１５の出力の追従性を表した図である。図９の横軸は時間（ｔ）を示し、縦軸は入力クロック信号の周期（Ｔ）を示している。入力クロック信号の周期（Ｔ）が時刻ｔ１において１５ｎｓから１４ｎｓに変化した場合に、ＶＣＯ１４の出力における周期の中心値は、遅延時間後の時刻ｔ２から入力クロック信号に追従を始める。しかしながら、時刻ｔ２において直ちに入力クロック信号に追従するのではなく、一定の時間をかけて入力クロック信号に追従しようとする。これに対し、ディレイ回路１５の出力における周期の中心値は、遅延時間後の時刻ｔ２において直ちに入力クロック信号に追従する。
従って、ディレイ回路１５からの多相の出力クロック信号をサンプリングクロックとして、図１０に示すパラレル／シリアル変換ブロック７９にてパラレル／シリアル変換を実施すれば、入力クロック信号の周期の変化に直ちに追従して、パラレルデータのサンプリングをすることができる。同様に、ディレイ回路１５からの多相の出力クロック信号をサンプリングクロックとして、図１０に示すシリアル／パラレル変換ブロック８０にてシリアル／パラレル変換を実施すれば、入力クロック信号の周期の変化に直ちに追従して、シリアルデータをパラレル変換することができる。
【図面の簡単な説明】
図１は、本発明の一実施の形態に係るクロック生成回路のブロック図である。
図２は、図１に示すクロック生成回路に使用するＶＣＯの回路構成例を示す図である。
図３は、図１に示すクロック生成回路に使用するディレイ回路の回路構成例を示す図である。
図４は、図２に示すＶＣＯ及び図３に示すディレイ回路に使用する差動増幅回路の例を示す回路図である。
図５は、入力クロック信号と、図３に示すディレイ回路から出力される多相の出力クロック信号との関係を表す図である。
図６は、図１に示すクロック生成回路に使用するディレイ回路の他の回路構成例を示す図である。
図７は、入力クロック信号と図６に示すディレイ回路から出力される多相の出力クロック信号との関係を表す図である。
図８は、図２に示すＶＣＯの動作を説明するための波形図である。
図９は、入力クロック信号の周期の変化に対するＶＣＯとディレイ回路の出力の追従性を表す図である。
図１０は、一般的なトランスミッタとレシーバを示すブロック図である。
図１１は、トランスミッタからレシーバに転送される送信クロックとシリアルデータの波形を示す図である。
図１２は、従来のクロック生成回路のブロック図である。
図１３は、従来のクロック生成回路における入力クロック信号の周期の変動に対する出力クロック信号の追従性を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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