(57)【特許請求の範囲】
【請求項１】
抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、
前記第１の記憶素子の前記一端をそれぞれ接続し、第１の方向に延在され、第１の端部と第２の端部とを有する第１の配線と、
前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在され、前記第１の端部側に位置する第３の端部と前記第２の端部側に位置する第４の端部とを有する第２の配線と、
前記第１の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離され、トランジスタのゲート電極である第３の配線と、
前記第１の配線の前記第１の端部に接続された定電圧発生回路と、
前記第２の配線の前記第４の端部に接続されたスイッチング素子と
を具備し、
前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、
前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す
ことを特徴とする半導体記憶装置。
【請求項２】
抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、
前記第１の記憶素子の前記一端をそれぞれ接続し、第１の方向に延在された第１の配線と、
前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第２の配線と、
前記第１の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離され、トランジスタのゲート電極である第３の配線と、
前記第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、抵抗値の変化によって前記第１又は第２の状態を記憶し、一端と他端とを有し、前記一端は前記第２の配線に接続され、互いに並列に配置された複数の第２の記憶素子と、
前記第２の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第４の配線と、
前記第２の方向に延在され、前記第４の配線を挟んで前記第２の記憶素子と反対側に設けられ、前記第４の配線と電気的に分離された第５の配線と
を具備し、
前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、
前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す
ことを特徴とする半導体記憶装置。
【請求項３】
抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、
前記第１の記憶素子の前記一端をそれぞれ接続し、第１の方向に延在された第１の配線と、
前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第２の配線と、
前記第１又は第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離された第３の配線と、
前記第３の配線を挟んで前記第１の記憶素子と反対側に設けられ、抵抗値の変化によって前記第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第２の記憶素子と、
前記第２の記憶素子の前記一端をそれぞれ接続し、前記第１の方向に延在され、前記第３の配線と電気的に分離された第４の配線と、
前記第２の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第５の配線と
を具備し、
前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、
前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す
ことを特徴とする半導体記憶装置。
【請求項４】
抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、
前記第１の記憶素子の前記一端をそれぞれ接続し、前記第１の記憶素子に対して共通に用いられ、第１の方向に延在され、第１の端部と第２の端部とを有する第１の配線と、
前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の記憶素子に対して共通に用いられ、前記第１の方向に延在され、前記第１の端部側に位置する第３の端部と前記第２の端部側に位置する第４の端部とを有する第２の配線と、
前記第１の配線の前記第１の端部に接続された定電圧発生回路と、
前記第２の配線の前記第４の端部に接続されたスイッチング素子と、
前記第１又は第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離された第３の配線と
を具備し、
前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、
前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す
ことを特徴とする半導体記憶装置。
【請求項５】
前記第１又は第２の配線に接続された接地回路と
をさらに具備することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記接地回路は、前記第１又は第２の配線の端部に設けられることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記スイッチング素子に接続された接地回路をさらに具備し、
前記スイッチング素子は、前記選択記憶素子に流れる前記電流をオン／オフすることを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記スイッチング素子は、トランジスタであることを特徴とする請求項４に記載の半導体記憶装置。
【請求項９】
前記トランジスタはゲート電極を備え、このゲート電極は読み出しワード線となることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１の方向と前記第２の方向とは直交することを特徴とする請求項１，３，４のいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記第３の配線は、前記第１の記憶素子と前記第１の配線との接続部と、前記第１の記憶素子と前記第２の配線との接続部とを結ぶ延長線上に配置されることを特徴とする請求項１，３，４のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記第３の配線は、書き込みワード線であることを特徴とする請求項１，３，４のいずれか１項に記載の半導体記憶装置。
【請求項１３】
前記第１の記憶素子は、ＴＭＲ素子であることを特徴とする請求項１，３，４のいずれか１項に記載の半導体記憶装置。
【請求項１４】
前記ＴＭＲ素子は、
第１の磁性層と、
第２の磁性層と、
前記第１及び第２の磁性層間に形成された第１の非磁性層と
を有することを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記第１及び第２の磁性層のうち少なくとも一方は、
第１の強磁性層と、
第２の強磁性層と、
前記第１及び第２の強磁性層間に形成された第３の非磁性層と、
を有することを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記第１及び第２の磁性層の一方は磁化固着層であり、
前記第１及び第２の磁性層の他方は磁気記録層である
ことを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１７】
前記磁化固着層に接して形成された反強磁性層と
をさらに具備することを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１８】
前記ＴＭＲ素子は、
第１の磁性層と、
第２の磁性層と、
第３の磁性層と、
前記第１及び第２の磁性層間に形成された第１の非磁性層と、
前記第２及び第３の磁性層間に形成された第２の非磁性層と
を有することを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１９】
前記第１乃至第３の磁性層のうち少なくとも１層は、
第１の強磁性層と、
第２の強磁性層と、
前記第１及び第２の強磁性層間に形成された非磁性層と
を有することを特徴とする請求項１８に記載の半導体記憶装置。
【請求項２０】
前記第１及び第３の磁性層は磁化固着層であり、
前記第２の磁性層は磁気記録層である
ことを特徴とする請求項１８に記載の半導体記憶装置。
【請求項２１】
前記磁化固着層にそれぞれ接して形成された反強磁性層と、
をさらに具備することを特徴とする請求項２０に記載の半導体記憶装置。
【請求項２２】
前記請求項１４に記載された前記第１及び第２の磁性層又は前記請求項１８に記載された前記第１乃至第３の磁性層は、
Ｆｅ，Ｃｏ，Ｎｉ，Ｆｅ合金，Ｃｏ合金，Ｎｉ合金，ＣｒＯ２，ＲＸＭｎＯ３−ｙ，ＮｉＭｎＳｂ，ＰｔＭｎＳｂのいずれかで形成されることを特徴とする半導体記憶装置。
【請求項２３】
前記請求項１４に記載された前記第１及び第２の磁性層又は前記請求項１８に記載された前記第１乃至第３の磁性層は、
Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂのいずれかを含むことを特徴とする半導体記憶装置。
【請求項２４】
前記請求項１４に記載された前記第１の非磁性層又は前記請求項１８に記載された前記第１及び第２の非磁性層は、
Ａｌ２Ｏ３，ＳｉＯ２，ＭｇＯ，ＡｌＮ，Ｂｉ２Ｏ３，ＭｇＦ２，ＣａＦ２，ＳｒＴｉＯ２，ＡｌＬａＯ３のいずれかで形成されることを特徴とする半導体記憶装置。
【請求項２５】
前記請求項１７又は２１に記載された前記反強磁性層は、
Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ-Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ２Ｏ３のいずれかで形成されることを特徴とする半導体記憶装置。
【請求項２６】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の配線を形成する工程と、
前記第１の配線上に、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、
前記記憶素子間に第２の絶縁膜を形成する工程と、
前記記憶素子及び前記第２の絶縁膜上に前記第１の配線と平行する第２の配線を形成する工程と、
前記第２の配線上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に前記第１及び第２の配線と直交しかつ書き込み磁界発生用のワード線を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２７】
半導体基板上に書き込み磁界発生用の複数のゲート電極を形成する工程と、
前記ゲート電極間及び前記ゲート電極上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記ゲート電極と直交し、かつ、第１の端部と第２の端部とを有する第１の配線を形成する工程と、
前記ゲート電極の上方の前記第１の配線上に、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、
前記記憶素子間に第２の絶縁膜を形成する工程と、
前記記憶素子及び前記第２の絶縁膜上に、前記第１の配線と平行し、かつ、前記第１の端部側に位置する第３の端部と前記第２の端部側に位置する第４の端部とを有する第２の配線を形成する工程と、
前記第１の配線の前記第１の端部に接続された定電圧発生回路を形成する工程と、
前記第２の配線の前記第４の端部に接続されたスイッチング素子を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２８】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の配線を形成する工程と、
前記第１の配線上に前記第１の配線と直交する直線状の記憶素子を形成する工程と、
前記記憶素子間に第２の絶縁膜を形成する工程と、
前記記憶素子及び前記第２の絶縁膜上に前記第１の配線と平行する第２の配線を形成する工程と、
前記第２の配線をマスクとして前記記憶素子を島状にパターニングし、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、
前記第２の配線上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に前記第１及び第２の配線と直交しかつ書き込み磁界発生用のワード線を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に係わり、特にトンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto Resistive）を利用して“１”“０”情報の記憶を行う構造をメモリセルとして用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）及びその製造方法に関する。
【０００２】
【従来の技術】
近年、情報記憶素子として、トンネル磁気抵抗効果（Tunneling Magneto Resistive：以下、ＴＭＲと称す）を利用したＭＲＡＭ（Magnetic Random Access Memory）メモリセルが提案されている。このＭＲＡＭメモリセルは、例えば、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」に、Roy Scheuerlein et.alによって開示されている。
【０００３】
ＴＭＲは、絶縁膜が２枚の磁性体薄膜で挟まれた構造を有しており、絶縁膜を挟む上下の磁性体のスピンの向きが互いに平行になった場合と互いに反平行になった場合の２つの状態を作ることが可能である。
【０００４】
スピンの向きが上下の磁性体で互いに平行になった場合、磁性体の間に挟まれた薄い絶縁膜を流れるトンネル抵抗は最も低くなり、この状態で“１”を記憶させることができる。一方、スピンの向きが上下の磁性体で互いに反平行になった場合、磁性体の間に挟まれた薄い絶縁膜を流れるトンネル抵抗は最も高くなり、この状態で“０”を記憶させることができる。
【０００５】
次に、上記ＴＭＲの動作原理に関して簡単に説明する。ＴＭＲに“１”“０”情報を書き込む場合は、一対のワード線及びデータ選択線を選択し、この選択されたワード線及びデータ選択線の両方に電流を流し、ワード線及びデータ選択線に電流磁界を各々発生させる。これにより、ワード線とデータ選択線とのクロスポイント部に位置している選択セルにかかる磁界のみがスピンの反転閾値を超えて、情報が書き込まれる。一方、ＴＭＲに書き込まれた“１”“０”情報を読み出す場合は、ＴＭＲに電流を流し、異なるＴＭＲ素子間のトンネル抵抗の違いを読み取ることにより、“１”“０”情報の判定が行われる。
【０００６】
しかし、上記従来のＴＭＲを利用したＭＲＡＭメモリセルには、以下に示す問題がある。ＴＭＲはトンネル絶縁膜を介して電流が流れる構造になっているので、異なるＴＭＲ素子間の抵抗値の変化は、トンネル絶縁膜の膜厚の増加に対して対数的に増加する関係にある。現在報告されているＴＭＲのトンネル絶縁膜の膜厚は数〜数十Å程度であり、異なるＴＭＲ素子間の抵抗は、このトンネル絶縁膜の膜厚のばらつきに従い、より加速された形でばらつくことになる。
【０００７】
従って、従来ＤＲＡＭで用いているようなリファレンスとの抵抗値の比較によって情報を読み取る差動センスアンプ方式をＭＲＡＭに用いようとすると、ＴＭＲによる磁気抵抗変化率（Magneto Resistive：以下、ＭＲ比と称す）で決まる抵抗変化量ΔＲが、リファレンスの抵抗のばらつきと各ＴＭＲ素子間の抵抗のばらつきより大きくなければならない。しかし、現在の報告値によるＭＲ比は、最大でも５０％程度であるため、抵抗変化量ΔＲが十分に大きくなかった。
【０００８】
そこで、従来例では、上記問題を克服するために、以下のような方式を用いている。図３４は従来技術による半導体記憶装置の断面図を示し、図３５は従来技術による半導体記憶装置の等価回路を示している。
【０００９】
図３４、図３５に示すように、メモリセル内における複数のＴＭＲ素子７１は一対のスイッチングトランジスタ７２と各々連結されており、１つのユニット７３が形成されている。情報を読み出す場合は、選択セルのみのスイッチングトランジスタ７２がＯＮにされ、データ線７４、７５からグランドへ電流が流れる。しかし、この構造で、ＴＭＲ素子７１とリファレンスセルとの抵抗値を比較しようとすると、ＴＭＲ素子７１のトンネル抵抗のばらつきに加えて、スイッチングトランジスタ７２のチャネル抵抗のばらつきも加わる。従って、十分なＭＲ比を確保できないため、差動センスアンプ方式を用いることが困難であった。そこで、従来例では、ＴＭＲ素子７１とスイッチングトランジスタ７２とからなるユニット７３をペアで用い、このユニット７３のペアを１つのメモリセル７６とする構造を提案している。そして、２つのＴＭＲ素子７１に、“１”“０”反対の情報が常に書き込まれるような回路構成が実現されている。これによって、ＭＲ比による抵抗変化量ΔＲを２倍にすることができ、“１”“０”情報を判定するマージンを確保しつつ、ＭＲＡＭメモリセルのリード／ライト動作を行うことが実現した。
【００１０】
【発明が解決しようとする課題】
しかしながら、２つのユニット７３で１つのメモリセル７６を構成することによって、１ビットのメモリセル７６には、２つのＴＭＲ素子７１＋２つのＭＯＳトランジスタ７２による合計４つの素子が含まれることになるため、セルの高密度化の弊害となる。また、“１”“０”情報を判定するマージンが２倍になったとは言え、十分な読み出しマージンを確保したとは言い難い。
【００１１】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、セルの高密度化を実現しつつ、十分な読み出しマージンを確保することが可能な半導体記憶装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１３】
本発明の第１の視点による半導体記憶装置は、抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、前記第１の記憶素子の前記一端をそれぞれ接続し、第１の方向に延在され、第１の端部と第２の端部とを有する第１の配線と、前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在され、前記第１の端部側に位置する第３の端部と前記第２の端部側に位置する第４の端部とを有する第２の配線と、前記第１の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離され、トランジスタのゲート電極である第３の配線と、前記第１の配線の前記第１の端部に接続された定電圧発生回路と、前記第２の配線の前記第４の端部に接続されたスイッチング素子とを具備し、前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す。
【００１４】
本発明の第２の視点による半導体記憶装置は、抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、前記第１の記憶素子の前記一端をそれぞれ接続し、第１の方向に延在された第１の配線と、前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第２の配線と、前記第１の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離され、トランジスタのゲート電極である第３の配線と、前記第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、抵抗値の変化によって前記第１又は第２の状態を記憶し、一端と他端とを有し、前記一端は前記第２の配線に接続され、互いに並列に配置された複数の第２の記憶素子と、前記第２の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第４の配線と、前記第２の方向に延在され、前記第４の配線を挟んで前記第２の記憶素子と反対側に設けられ、前記第４の配線と電気的に分離された第５の配線とを具備し、前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す。
【００１５】
本発明の第３の視点による半導体記憶装置は、抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、前記第１の記憶素子の前記一端をそれぞれ接続し、第１の方向に延在された第１の配線と、前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第２の配線と、前記第１又は第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離された第３の配線と、前記第３の配線を挟んで前記第１の記憶素子と反対側に設けられ、抵抗値の変化によって前記第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第２の記憶素子と、前記第２の記憶素子の前記一端をそれぞれ接続し、前記第１の方向に延在され、前記第３の配線と電気的に分離された第４の配線と、前記第２の記憶素子の前記他端をそれぞれ接続し、前記第１の方向に延在された第５の配線とを具備し、前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す。
【００１６】
本発明の第４の視点による半導体記憶装置は、抵抗値の変化によって第１又は第２の状態を記憶し、一端と他端とを有し、互いに並列に配置された複数の第１の記憶素子と、前記第１の記憶素子の前記一端をそれぞれ接続し、前記第１の記憶素子に対して共通に用いられ、第１の方向に延在され、第１の端部と第２の端部とを有する第１の配線と、前記第１の記憶素子の前記他端をそれぞれ接続し、前記第１の記憶素子に対して共通に用いられ、前記第１の方向に延在され、前記第１の端部側に位置する第３の端部と前記第２の端部側に位置する第４の端部とを有する第２の配線と、前記第１の配線の前記第１の端部に接続された定電圧発生回路と、前記第２の配線の前記第４の端部に接続されたスイッチング素子と、前記第１又は第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離された第３の配線とを具備し、前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記第１の記憶素子の中から選択された選択記憶素子に前記第１又は第２の状態を書き込み、前記第１及び第２の配線の一方から前記第１及び第２の配線の他方へ、前記選択記憶素子を介して電流を流すことにより、前記選択記憶素子に記憶された前記第１又は第２の状態を読み出す。
【００１７】
本発明の第５の視点による半導体記憶装置は、上記第４の視点による半導体記憶装置において、前記第１又は第２の配線を挟んで前記第１の記憶素子と反対側に設けられ、前記第１の方向と異なる第２の方向に延在され、前記第１及び第２の配線と電気的に分離された第３の配線とをさらに具備し、前記第１及び第２の配線の一方と前記第３の配線とを用いて、前記選択記憶素子に前記第１又は第２の状態を書き込む。
【００２１】
本発明の第６の視点による半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の配線を形成する工程と、前記第１の配線上に、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、前記記憶素子間に第２の絶縁膜を形成する工程と、前記記憶素子及び前記第２の絶縁膜上に前記第１の配線と平行する第２の配線を形成する工程と、前記第２の配線上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に前記第１及び第２の配線と直交しかつ書き込み磁界発生用のワード線を形成する工程とを含む。
【００２２】
本発明の第７の視点による半導体記憶装置の製造方法は、半導体基板上に書き込み磁界発生用の複数のゲート電極を形成する工程と、前記ゲート電極間及び前記ゲート電極上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記ゲート電極と直交し、かつ、第１の端部と第２の端部とを有する第１の配線を形成する工程と、前記ゲート電極の上方の前記第１の配線上に、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、前記記憶素子間に第２の絶縁膜を形成する工程と、前記記憶素子及び前記第２の絶縁膜上に、前記第１の配線と平行し、かつ、前記第１の端部側に位置する第３の端部と前記第２の端部側に位置する第４の端部とを有する第２の配線を形成する工程と、前記第１の配線の前記第１の端部に接続された定電圧発生回路を形成する工程と、前記第２の配線の前記第４の端部に接続されたスイッチング素子を形成する工程とを含む。
【００２３】
本発明の第８の視点による半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の配線を形成する工程と、前記第１の配線上に前記第１の配線と直交する直線状の記憶素子を形成する工程と、前記記憶素子間に第２の絶縁膜を形成する工程と、前記記憶素子及び前記第２の絶縁膜上に前記第１の配線と平行する第２の配線を形成する工程と、前記第２の配線をマスクとして前記記憶素子を島状にパターニングし、抵抗値の変化によって第１又は第２の状態を記憶する複数の記憶素子を形成する工程と、前記第２の配線上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に前記第１及び第２の配線と直交しかつ書き込み磁界発生用のワード線を形成する工程とを含む。
【００２４】
上記本発明の半導体記憶装置及びその製造方法によれば、出力電圧を大幅に低下させることなくトンネル磁気抵抗効果素子の並列数を増やすことが可能であるため、セルを高密度に配置したＭＲＡＭメモリセルを実現できる。さらに、“１”“０”情報を判定するマージンを十分確保できるようになる。
【００２５】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２６】
［第１の実施形態］
図１は、第１の実施形態に係る半導体記憶装置の等価回路を示している。図２は、図１に示す等価回路が並列に配置されたメモリセルアレイのブロック図を示している。以下に、本発明の半導体記憶装置における等価回路の構成について説明する。
【００２７】
図１に示すように、本発明の半導体記憶装置の等価回路６０は、並列に配置されたＴＭＲ（Tunneling Magneto Resistive）型の複数のトンネル磁気抵抗効果素子（以下、ＴＭＲ素子と称す）２５と、これらのＴＭＲ素子２５の上部電極を電気的に接続する上部データ転送線２７と、ＴＭＲ素子２５の下部電極を電気的に接続する下部データ転送線２０と、上部データ転送線２７又は下部データ転送線２０に接続されて上部データ転送線２７又は下部データ転送線２０に一定電圧を印加する定電圧発生回路６１と、上部データ転送線２７又は下部データ転送線２０とグランド端子との間に配置された書き込みトランジスタ６２と、上部データ転送線２７又は下部データ転送線２０とグランド端子との間に配置された読み出しトランジスタ６３と、この読み出しトランジスタ６３とグランド端子との間に挿入された直列抵抗６４と、この直列抵抗６４と並列に配置されたセンス回路６５とから構成されている。
【００２８】
図２に示すように、本発明の半導体記憶装置のメモリセルアレイ６６は、図１に示す等価回路６０が並列に配置され、この等価回路６０におけるデータ転送線２０，２７と直交するＴＭＲ素子２５上にセル書き込み磁界発生用の複数のワード線２９が並列に配置されている。これにより、データ転送線２０，２７とワード線２９とによってマトリックスが形成され、ＭＲＡＭ（Magnetic Random Access Memory）メモリセルアレイ６６が形成されている。
【００２９】
図３は、第１の実施形態に係わる半導体記憶装置の書き込み動作を示している。図４は、第１の実施形態に係わる半導体記憶装置の読み出し動作を示している。以下、第１の実施形態に係わる半導体記憶装置のリード／ライト動作について説明する。なお、この場合、トンネル絶縁膜を挟んで、一方の磁性体はスピンの向きがＰｉｎｎｉｎｇされた反強磁性層であり、他方の磁性体は比較的スピンの反転閾値の低いソフト磁性層であるＴＭＲ素子を用いている。
【００３０】
図２，図３に示すように、書き込み動作の場合、まず、選択したいローデコーダのワード線２９を選択して、この選択されたワード線２９に電流を流して磁界を発生させる。次に、選択したいカラムデコーダの上部データ転送線２７の書き込みトランジスタ６２をＯＮさせて、上部データ転送線２７に電流を流して磁界を発生させる。これら２方向の電流磁界のクロスポイント部にかかる電流磁界のみが、ＴＭＲ素子２５を構成するソフト磁性層の反転閾値を越え、ＴＭＲ素子２５への書き込み動作が行われる。
【００３１】
図２，図４に示すように、読み出し動作の場合、まず、第１サイクルにおいて、選択セルと同じカラムの読み出しトランジスタ６３をＯＮさせて、下部データ転送線２０上の並列につながるＴＭＲ素子２５に読み出し電流を流す。そして、この時に流れる読み出し電流をセンス回路６５に記憶させる。その後、読み出しトランジスタ６３をＯＦＦさせて読み出し電流をＯＦＦさせる。次に、第２サイクルにおいて、同一アドレスのセルに対して、ワード線２９及び上部データ転送線２７に、期待値“１”又は“０”の書き込み電流を流す。その後、この書き込み電流をＯＦＦさせる。次に、第３サイクルにおいて、再び選択セルと同じカラムの読み出しトランジスタ６３をＯＮさせて、下部データ転送線２０上の並列につながるＴＭＲ素子２５に読み出し電流を流す。そして、この時に流れる読み出し電流をセンス回路６５に記憶させる。その後、第１のサイクルでセンス回路６５に記憶させた読み出し電流と第３のサイクルでセンス回路６５に記憶させた読み出し電流とが比較される。ここで、書き込み時に期待値“１”の書き込み動作が行われた場合、第１，第３のサイクルにおける読み出し電流が変わらなければ“１”が、読み出し電流が増加していれば“０”がもともと書き込まれていたことになる。一方、書き込み時に期待値“０”の書き込み動作が行われた場合、第１，第３のサイクルにおける読み出し電流が変わらなければ“０”が、読み出し電流が増加していれば“１”がもともと書き込まれていたことになる。このようにして、もともとセルに書き込まれていたデータを読み出すことが可能になる。その後、第４サイクルにおいて、イニシャル（初期）状態と同じデータが再び書き込まれるようにワード線２９及び上部データ転送線２７に電流を流して、読み出し動作が終了する。
【００３２】
図５は、本発明の第１の実施形態における半導体記憶装置の断面図を示している。図５に示すように、第１の実施形態に係る半導体記憶装置は、第１の磁性体２３と、第２の磁性体２４と、これら第１及び第２の磁性体２３，２４の間に挟まれた非磁性体である絶縁層２２とで構成される複数のＴＭＲ素子２５を記憶素子として用いている。そして、前記複数のＴＭＲ素子２５が互いに並列に配置されている。この複数のＴＭＲ素子２５を構成する前記第１の磁性体２３が第１の配線（下部データ転送線）２０により接続され、複数のＴＭＲ素子２５を構成する前記第２の磁性体２４が第２の配線（上部データ転送線）２９により接続されている。また、ＴＭＲ素子２５と第１の配線２０との接続部及びＴＭＲ素子２５と第２の配線２７との接続部を結ぶ延長線上に第３の配線（ワード線）２９が配置されている。ここで、第１の配線２０と第２の配線２７は平行しており、これらの第１及び第２の配線２０，２７と第３の配線２９とは直交している。また、前記第１及び第２の配線２０，２７と前記複数のＴＭＲ素子２５とは梯子型に配置されている。
【００３３】
なお、図５には図示していないが、前記第１、第２の配線２０，２７の一方に定電圧発生回路が接続され、前記第１、第２の配線２０，２７の他方に抵抗素子を介して接地回路が接続され、前記抵抗素子の両端にセンス回路が接続されている（図１、図２参照）。ここで、定電圧発生回路及び接地回路は、第１又は第２の配線２０，２７の端部に各々接続されることが望ましい。これにより、配線の寄生抵抗の影響が抑制でき、メモリセルアレイ全体に均一に電流を流すことが可能となる。
【００３４】
図６乃至図１１は、本発明の第１の実施形態に係わる半導体記憶装置の製造工程の断面図を示している。以下、第１の実施形態に係わる半導体記憶装置の製造方法について説明する。
【００３５】
まず、図６に示すように、例えばＰ型のシリコン基板１１上に、例えば３０乃至４０Åの膜厚を有する酸化膜（図示せず）と、例えば２０００Å程度の膜厚を有するＳｉＮ膜（図示せず）とが堆積される。次に、リソグラフィーによってセル領域全面に溝が形成され、この溝に例えばＬＰＣＶＤ（Low pressure Chemical Vapor Deposition）法によってＳｉＯ2 膜が埋め込まれる。次に、ＣＭＰ（Chemical Mechanical Polish）法によりＳｉＯ2 膜が平坦化され、素子分離領域１２が形成される。次に、通常のＭＯＳプロセスを用いて、セル周辺回路領域にＭＯＳＦＥＴのゲート電極１３及びソース／ドレイン領域１４，１５が形成され、Ｐ型又はＮ型のＭＯＳＦＥＴが形成される。次に、全面に第１の層間絶縁膜１６が形成され、この第１の層間絶縁膜１６がＣＭＰ法により平坦化される。次に、周辺回路領域におけるソース／ドレイン領域１４，１５上に第１のコンタクトホール１７が形成される。
【００３６】
次に、図７に示すように、図１２［１−Ｂ］の下部データ転送線マスクを用いて、ＲＩＥ（Reactive Ion Etching）法により、第１の層間絶縁膜１６が例えば深さ２０００Å程度まで除去され、下部データ転送線形成用の溝１８が形成される。次に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、下部データ転送線形成用の溝１８及び第１のコンタクトホール１７に同時に例えばＷが埋め込まれ、このＷがＣＭＰ法で平坦化される。これにより、コンタクト１９及び下部データ転送線２０が同時に形成される。次に、スパッタ法を用いて全面にＴＭＲ用の積層膜２１が形成される。ここで、ＴＭＲ用の積層膜２１は、例えば１０〜２０Å程度のＡｌ2 Ｏ3 膜からなる絶縁層２２をトンネルバリアとして用い、この絶縁層２２の上下に第１、第２の磁性層２３，２４を有する構造を取るが、ＴＭＲの詳細は後述するとし、ここでは省略する。次に、ＣＶＤ法を用いて、ＴＭＲ用の積層膜２１上にＤＬＣ（Diamond Like Carbon）膜（図示せず）が堆積される。
【００３７】
次に、図８に示すように、全面にレジスト膜（図示せず）が形成され、図１２［１−Ｃ］のＴＭＲマスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、ＤＬＣ膜がパターニングされる。さらに、パターニングされたＤＬＣ膜をマスクとして、イオンミリングによって、ＴＭＲ用の積層膜２１がパターニングされ、複数のＴＭＲ素子２５が形成される。
【００３８】
次に、図９に示すように、全面に第２の層間絶縁膜２６が堆積され、ＣＭＰ法によってＴＭＲ素子２５の表面が露出するまで、第２の層間絶縁膜２６が平坦化される。その結果、第２の層間絶縁膜２６によって複数のＴＭＲ素子２５の間が充填される。
【００３９】
次に、図１０に示すように、スパッタ法により、全面に上部データ転送線形成用メタルが形成され、図１２［１−Ｄ］の上部データ転送線マスクを用いて、上部データ転送線形成用メタルがパターニングされる。これにより、上部データ転送線２７が形成される。次に、全面に数１０乃至数１００Å程度の膜厚を有する第１の誘電体膜２８が形成される。この第１の誘電体膜２８上にスパッタ法によりＡｌ−Ｃｕ膜が堆積される。ここで、Ａｌの代わりに、例えば、Ａｌ−Ｃｕ，Ｃｕ，Ｗなどを用いてもよい。Ａｌ−Ｃｕ膜の膜厚は特に制限はないが、最小デザインルールが０．１μｍとなる世代であれば、配線のアスペクトを３程度に抑えられるように、例えば３０００Å程度以下にすることが好ましい。次に、Ａｌ−Ｃｕ膜上にレジスト膜（図示せず）が形成され、図１２［１−Ｅ］のワード線マスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、Ａｌ−Ｃｕ膜がパターニングされ、複数のワード線２９が形成される。
【００４０】
次に、図１１に示すように、全面に第３の層間絶縁膜３０が堆積され、ＣＭＰ法あるいはレジストエッチバックなどの方法で、第３の層間絶縁膜３０が平坦化される。その後、多層配線工程を経て、図５に示すように、ＭＲＡＭのメモリセルが完成する。
【００４１】
図１３（ａ）乃至図１３（ｄ）は、本発明の半導体記憶装置におけるＴＭＲ素子の構造を示している。
【００４２】
図１３（ａ）に示すように、ＴＭＲ素子２５は、絶縁層２２をトンネルバリアとして用い、この絶縁層２２の上下に第１、第２の強磁性層２３，２４を有する構造となっている。ここで、第１の強磁性層２３は磁化固着層として機能し、第２の強磁性層２４は磁気記録層として機能する。また、第１、第２の強磁性層２３，２４は膜面に一軸異方性を有することが望ましく、磁化固着層として機能する第２の強磁性層２４はさらに一方向異方性を有することが望ましい。
【００４３】
本発明の第１、第２の強磁性層２３，２４の膜厚は０．１乃至１００μｍ程度であればよく、超常磁性にならないためには例えば０．４μｍ以上であることが好ましい。また、絶縁層２２の膜厚は薄い方が好ましいが特に制限はなく、作製上例えば１０μｍ以下であることが好ましい。
【００４４】
第１、第２の強磁性層２３，２４の材料は、特に制限はなく、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることができる。また、これら磁性体にはＡｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていても強磁性を失わないかぎりよい。磁化固着層として使用している第１の強磁性層２３は、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などからなる反強磁性膜３１を付与して固着することが好ましい。
【００４５】
絶縁層２２としては、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらは、酸素、窒素、フッ素欠損が存在していてもかまわない。
【００４６】
なお、上記第１の強磁性層２３の代わりに、強磁性層と非磁性層の積層膜を用いてもよい。例えば、図１３（ｂ）に示すように、第１の強磁性層２３に、強磁性層／非磁性層／強磁性層からなる第１の三層膜２３ａを用いてもよい。この場合、非磁性層を介して反強磁性的な層間の相互作用が働いていることが好ましい。すなわち、磁性層を一方向に固着する方法は、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｕ／Ｃｏ（Ｃｏ−Ｆｅ），Ｃｏ（Ｃｏ−Ｆｅ）／Ｉｒ／Ｃｏ（Ｃｏ−Ｆｅ）などの積層膜に接して、反強磁性膜３１を設けることが好ましい。この構造を用いると、磁化固着層である第１の三層膜２３ａの磁化が電流磁界の影響をより受け難く、強固に固着される。
【００４７】
同様に、上記第２の強磁性層２４の代わりに、強磁性層と非磁性層の積層膜を用いてもよい。例えば、第２の強磁性層２４に、ソフト強磁性層／強磁性層からなる二層膜、又は、図１３（ｂ）に示すように、強磁性層／ソフト強磁性層／強磁性層からなる第２の三層膜２４ａを用いてもよい。ここで、非磁性層を介して反強磁性的な層間の相互作用が働いていれば、磁束が第２の三層膜２４ａで閉じているため、磁極によるスイッチング磁界の増大を抑えることができる。すなわち、メモリセル幅がサブミクロン以下になっても、反磁界により電流磁界の消費電力が増大しないという好ましい効果を有する。この構造を用いる場合、電流磁場配線に近い方に、強磁性層／非磁性層／強磁性層からなる三層膜の強磁性層よりソフトな層を用いることが好ましい。また、そのソフトな層の上に、上記と同様、ソフト強磁性層／強磁性層からなる二層膜、又は、強磁性層／ソフト強磁性層／強磁性層からなる三層膜を用いてもよい。
【００４８】
さらに、図１３（ｃ）（ｄ）に示すように、トンネルバリアを２層構造としたＴＭＲ素子２５を用いてもよい。ここで、図１３（ｃ）（ｄ）に示すＴＭＲ素子２５は、強磁性層２３ｂ、２３ｃが磁化固着層として機能し、強磁性層２４ｂ、２４ｃが磁気記録層として機能する。
【００４９】
図１４は、上記本発明のセル構成を用いてセルの読み出し動作を行った場合の出力信号を示している。この際、計算に用いたパラメータは、各ＴＭＲ素子２５に印加される電源電圧は１Ｖ、ＭＲ（Magneto Resistive）は５０％、信号読み出し用の直列抵抗６４は１ｋΩである。なお、１個当たりのＴＭＲ素子２５のトンネル抵抗及び並列に接続するＴＭＲ素子数をパラメータとして振ってある。
【００５０】
図１４に示すように、直列抵抗６４よりも十分に高いトンネル抵抗を有するＴＭＲ素子２５を並列した場合、ＴＭＲ素子２５の並列数を増やしても出力電圧自体は殆ど低下しない。なお、図１４には、ＴＭＲ素子２５の並列数が２０個までの計算結果しか表示されていないが、更に並列数を増やしていくことは十分可能である。
【００５１】
上記第１の実施形態によれば、図１４に示すように、出力電圧を大幅に低下させることなくＴＭＲ素子２５の並列数を増やすことが可能である。このため、メモリセルの集積度を上げていくことが可能であり、その分、ＭＲが低いＴＭＲ素子２５を用いたり、ＭＲや抵抗そのもののばらつきが大きなＴＭＲ素子２５を用いたりしても、十分実用レベルのセルを形成することができる。従って、セルを高密度に配置したＭＲＡＭメモリセルを実現できる。
【００５２】
また、本発明における読み出し動作によれば、図４に示すように、第１のサイクルでセンス回路６５に記憶させた読み出し電流と、第３のサイクルでセンス回路６５に記憶させた読み出し電流とを比較し、その結果、２つの電流に変化が生じない場合は期待値通りの書き込みが行われたと判定され、２つの電流に変化が生じた場合は期待値と異なる書き込みが行われたと判定される。このように、本発明によれば、“１”“０”情報を判定するマージンを十分確保できるようになる。
【００５３】
［第２の実施形態］
第２の実施形態は、第１の実施形態で示したワード線の代わりに、ＭＯＳＦＥＴのゲート電極を用いていることを特徴とする。なお、第２の実施形態では、構成要素及び動作原理は第１の実施形態と同様であるため省略し、異なる点のみ説明する。
【００５４】
図１５は、本発明の第２の実施形態における半導体記憶装置の断面図を示している。図１５に示すように、第２の実施形態に係る半導体記憶装置は、第１の磁性体２３と、第２の磁性体２４と、これら第１及び第２の磁性体２３，２４の間に挟まれた非磁性体である絶縁層２２とで構成される複数のＴＭＲ素子２５を記憶素子として用いている。そして、前記複数のＴＭＲ素子２５が互いに並列に配置されている。この複数のＴＭＲ素子２５を構成する前記第１の磁性体２３が第１の配線（下部データ転送線）２０により接続され、複数のＴＭＲ素子２５を構成する前記第２の磁性体２４が第２の配線（上部データ転送線）２７により接続されている。また、ＴＭＲ素子２５と第１の配線２０との接続部及びＴＭＲ素子２５と第２の配線２７との接続部を結ぶ延長線上に第３の配線（ゲート電極）１３ａが配置されている。ここで、第１の配線２０と第２の配線２７は平行しており、これらの第１及び第２の配線２０，２７と第３の配線１３ａとは直交している。また、前記第１及び第２の配線２０，２７と前記複数のＴＭＲ素子２５とは梯子型に配置されている。
【００５５】
なお、図５には図示していないが、前記第１、第２の配線２０，２７の一方に定電圧発生回路が接続され、前記第１、第２の配線２０，２７の他方に抵抗素子を介して接地回路が接続され、前記抵抗素子の両端にセンス回路が接続されている（図１、図２参照）。ここで、定電圧発生回路及び接地回路は、第１又は第２の配線２０，２７の端部に各々接続されることが望ましい。これにより、配線の寄生抵抗の影響が抑制でき、メモリセルアレイ全体に均一に電流を流すことが可能となる。
【００５６】
図１６乃至図２１は、本発明の第２の実施形態に係わる半導体記憶装置の製造工程の断面図を示している。以下、第２の実施形態に係わる半導体記憶装置の製造方法について説明する。
【００５７】
まず、図１６に示すように、例えばＰ型のシリコン基板１１上に、例えば３０乃至４０Åの膜厚を有する酸化膜（図示せず）と、例えば２０００Å程度の膜厚を有するＳｉＮ膜（図示せず）とが堆積される。次に、リソグラフィーによってセル領域全面に溝が形成され、この溝に例えばＬＰＣＶＤ法によってＳｉＯ2 膜が埋め込まれる。次に、ＣＭＰ法によりＳｉＯ2 膜が平坦化され、素子分離領域１２が形成される。次に、ＣＶＤ法により全面に例えば７５０Åの膜厚を有するＰドープポリシリコン膜が形成され、このポリシリコン膜上にスパッタ法により例えば７５０Åの膜厚を有するＷ膜が形成される。このＷ膜上にＣＶＤ法により例えば５００乃至１０００Å程度の膜厚を有するＳｉＮ膜が形成される。次に、ＳｉＮ膜上にレジスト膜（図示せず）が形成され、このレジスト膜が図１２［２−Ａ］に示すゲート電極マスクを用いてパターニングされる。このパターニングされたレジスト膜をマスクとして、ＳｉＮ膜、Ｗ膜及びポリシリコン膜がパターニングされ、ゲート電極１３ａ、１３ｂが形成される。ここで、ゲート電極１３ａは、メモリセルに情報を書き込む電流磁界を発生させる配線であり、大電流を流せる低抵抗及びｍＡオーダーのエレクトロマイグレーション耐性を有している。その後、ゲート電極１３ａ、１３ｂの側壁部に例えば５０乃至７０Å程度の膜厚のサイドウォール酸化（図示せず）が行われる。次に、ＣＶＤ法により、全面に例えば１００Å程度の膜厚を有するＳｉＮ膜が堆積される。このＳｉＮ膜がＲＩＥによって除去され、ゲート電極１３ａ、１３ｂの側壁にＳｉＮスペーサ３５が形成される。次に、ＳｉＮスペーサ３５に対して自己整合的にＰＭＯＳ及びＮＭＯＳ形成用のソース／ドレインのイオン注入が行われ、ソース／ドレイン領域１４，１５が形成され、Ｐ型又はＮ型のＭＯＳＦＥＴが形成される。
【００５８】
次に、図１７に示すように、全面に第１の層間絶縁膜１６が形成される。次に、ゲート電極１３ａ、１３ｂの表面に存在するＳｉＮ膜をストッパーとして、ＣＭＰ法により第１の層間絶縁膜１６が平坦化される。その後、全面に例えば数１０Å程度の膜厚を有する追加の層間絶縁膜１６ａが形成される。ここで、ゲート電極１３ａの表面に存在するＳｉＮ膜の膜厚と追加の層間絶縁膜１６ａの膜厚とによって、データ書き込み線とメモリセルとの距離が決まる。従って、この距離をできるだけ短く、かつ距離のバラツキを抑えるために、上記のようなプロセスを用いることが望ましい。
【００５９】
次に、図１８に示すように、周辺回路領域におけるソース／ドレイン領域１４，１５上に第１のコンタクトホール１７が形成される。次に、全面に追加の層間絶縁膜１６ｂが形成される。その後、図１２［２−Ｂ］の下部データ転送線マスクを用いて、ＲＩＥ法により、追加の層間絶縁膜１６ｂが例えば深さ２０００Å程度まで除去され、下部データ転送線形成用の溝１８が形成される。次に、ＭＯＣＶＤ法を用いて、下部データ転送線形成用の溝１８及び第１のコンタクトホール１７に同時に例えばＷが埋め込まれ、このＷがＣＭＰで平坦化される。これにより、コンタクト１９及び下部データ転送線２０が同時に形成される。次に、スパッタ法を用いて全面にＴＭＲ用の積層膜２１が形成される。ここで、ＴＭＲ用の積層膜２１は、例えば１０乃至２０Å程度のＡｌ2 Ｏ3 膜からなる絶縁層２２をトンネルバリアとして用い、この絶縁層２２の上下に第１、第２の磁性層２３，２４を有する構造を取るが、ＴＭＲの詳細は第１の実施形態と同様であるため省略する。次に、ＣＶＤ法を用いて、ＴＭＲ用の積層膜２１上にＤＬＣ（Diamond Like Carbon）膜（図示せず）が堆積される。
【００６０】
次に、図１９に示すように、全面にレジスト膜（図示せず）が形成され、図１２［２−Ｃ］のＴＭＲマスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、ＤＬＣ膜がパターニングされる。さらに、パターニングされたＤＬＣ膜をマスクとして、イオンミリングによって、ＴＭＲ用の積層膜２１がパターニングされ、ゲート電極１３ａの上方に複数のＴＭＲ素子２５が形成される。
【００６１】
次に、図２０に示すように、全面に第２の層間絶縁膜２６が堆積され、この第２の層間絶縁膜２６によって複数のＴＭＲ素子２５の間が充填される。その後、ＴＭＲ素子２５上に例えば２０００Å程度の膜厚が残る程度に、ＣＭＰ法によって第２の層間絶縁膜２６が平坦化される。次に、図１２［２−Ｄ］の上部データ転送線マスクを用いて、第２の層間絶縁膜２６がパターニングされる。これにより、上部データ転送線用の溝２７ａが形成され、ＴＭＲ素子２５の表面が露出される。
【００６２】
次に、図２１に示すように、スパッタ法により、全面に上部データ転送線形成用メタルが形成され、上部データ転送線用の溝２７ａが埋め込まれる。次に、上部データ転送線形成用メタルがパターニングされ、上部データ転送線２７が形成される。
【００６３】
次に、図１５に示すように、全面に第３の層間絶縁膜３０が堆積され、ＣＭＰ法あるいはレジストエッチバックなどの方法で、第３の層間絶縁膜３０が平坦化される。その後、多層配線工程を経て、ＭＲＡＭのメモリセルが完成する。
【００６４】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００６５】
さらに、第１の実施形態で示したワード線２９を形成する代わりに、セル領域にもＭＯＳＦＥＴのゲート電極１３ａを形成している。従って、セル領域におけるＭＯＳＦＥＴのゲート電極１３ａはセル周辺回路領域におけるゲート電極１３ｂと同時に形成することができるため、第１の実施形態よりも製造工程数を減少できるだけでなく、高さ方向の素子の微細化を図ることができる。
【００６６】
［第３の実施形態］
第３の実施形態は、下部データ転送線上にＴＭＲ素子をライン＆スペース形状（直線状）に形状し、パターニングされた上部データ転送線を用いてＴＭＲ素子をアイライド状（島状）にパターニングすることを特徴とする。なお、第３の実施形態では、構成要素、動作原理及び構造は第１の実施形態と同様であるため説明は省略し、第１の実施形態と異なる製造方法についてのみ説明する。
【００６７】
図２２は、本発明の第３の実施形態における半導体記憶装置の断面図を示している。図２２に示すように、第３の実施形態における半導体記憶装置は、第１の実施形態と同様の構造であるため、説明は省略する。
【００６８】
図２３乃至図２９は、本発明の第３の実施形態に係わる半導体記憶装置の製造工程の断面図を示している。以下、第３の実施形態に係わる半導体記憶装置の製造方法について説明する。尚、第１の実施形態と同様のプロセスについては説明を省略する。
【００６９】
まず、図２３に示すように、図１２［３−Ｂ］の下部データ転送線マスクを用いて、下部データ転送線２０が形成され後、図２４に示すように、全面にＴＭＲ用の積層膜２１が形成される。その後、ＣＶＤ法を用いて、ＴＭＲ用の積層膜２１上にＤＬＣ膜（図示せず）が堆積される。
【００７０】
次に、図２５に示すように、全面にレジスト膜（図示せず）が形成され、図１２［３−Ｃ］のＴＭＲマスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、ＤＬＣ膜がパターニングされる。さらに、パターニングされたＤＬＣ膜をマスクとして、イオンミリングによって、ＴＭＲ用の積層膜２１がパターニングされ、複数のＴＭＲ素子２５ａが形成される。ここで、図１２［３−Ｃ］のＴＭＲマスクでパターニングされたＴＭＲ素子２５ａと下部データ転送線２０とは、互いに直交したライン＆スペース形状となっている。
【００７１】
次に、図２６に示すように、全面に第２の層間絶縁膜２６が堆積され、ＣＭＰ法によってＴＭＲ素子２５ａの表面が露出するまで、第２の層間絶縁膜２６が平坦化される。その結果、第２の層間絶縁膜２６によってＴＭＲ素子２５ａ間が埋め込まれる。
【００７２】
次に、図２７に示すように、スパッタ法により、全面に上部データ転送線形成用メタル２７ｂが形成される。
【００７３】
次に、図２８に示すように、図１２［３−Ｄ］の上部データ転送線マスクを用いて、上部データ転送線形成用メタル２７ｂがパターニングされ、上部データ転送線２７が形成される。次に、ＲＩＥにより、上部データ転送線２７をマスクとして、ライン＆スペース形状のＴＭＲ素子２５ａにおける表面が露出した領域がエッチング除去される。これにより、アイライド状のＴＭＲ素子２５が形成される。
【００７４】
次に、図２９に示すように、ＣＶＤ法を用いて、ＴＭＲ素子２５間のギャップ部がＳｉＯ2 膜により充填される。その後、ＣＭＰ法により、上部データ転送線２７の表面が露出するまでＳｉＯ2 膜が平坦化される。次に、上部データ転送線２７上に数１０乃至数１００Å程度の膜厚を有する第１の誘電体膜２８が形成される。
【００７５】
次に、図２２に示すように、第１の誘電体膜２８上にスパッタ法によりＡｌ−Ｃｕ膜が堆積される。ここで、Ａｌの代わりにＡｌ−Ｃｕ，Ｃｕ，Ｗなどを用いてもよい。Ａｌ−Ｃｕ膜の膜厚は特に制限はないが、最小デザインルールが０．１μｍとなる世代であれば、配線のアスペクトを３程度に抑えられるように、例えば３０００Å程度以下にすることが好ましい。次に、Ａｌ−Ｃｕ膜上にレジスト膜（図示せず）が形成され、図１２［３−Ｅ］のワード線マスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、Ａｌ−Ｃｕ膜がパターニングされ、ワード線２９が形成される。次に、全面に第３の層間絶縁膜３０が堆積され、ＣＭＰ法あるいはレジストエッチバックなどの方法で、第３の層間絶縁膜３０が平坦化される。その後、多層配線工程を経て、ＭＲＡＭのメモリセルが完成する。
【００７６】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７７】
さらに、第３の実施形態は、下部データ転送線２０上にライン＆スペース形状（直線状）のＴＭＲ素子２５ａを形状し、その後、パターニングされた上部データ転送線２７を用いてアイライド状（島状）のＴＭＲ素子２５にパターニングしている。これにより、ＴＭＲ用の積層膜２１がパターニングされた後では、下部データ転送線２０とＴＭＲ素子２５ａとは、互いに直交したライン＆スペース形状であるため、両者の接続部は各々の合わせずれに関係なく自己整合的に形成することができる。また、ライン＆スペース形状のＴＭＲ素子２５ａは上部データ転送線２７によって自己整合的にパターニングされて、アイライド状のＴＭＲ素子２５が形成されるため、ＴＭＲ素子２５と上部データ転送線２７との接続部は各々合わせずれに関係なく自己整合的に形成することができる。従って、第３の実施形態によれば、プロセスマージンを拡大することができる。
【００７８】
［第４の実施形態］
第４の実施形態は、ワード線の上下に２ビットのセルを重ねて形成し、このワード線を２つのセルで共通に用いていることを特徴とする。なお、第４の実施形態では、構成要素及び動作原理は第１の実施形態と同様であるため説明は省略し、第１の実施形態と異なる構造及び製造方法についてのみ説明する。
【００７９】
図３０は、本発明の第４の実施形態における半導体記憶装置の断面図を示している。図３０に示すように、第４の実施形態に係る半導体記憶装置は、第１の磁性体２３と、第２の磁性体２４と、これら第１及び第２の磁性体２３，２４の間に挟まれた非磁性体である絶縁層２２とで構成される複数のＴＭＲ素子２５、４３を記憶素子として用いている。そして、前記複数の第１のＴＭＲ素子２５が互いに並列に配置されている。この複数の第１のＴＭＲ素子２５を構成する前記第１の磁性体２３が第１の配線（第１の下部データ転送線）２０により接続され、複数の第１のＴＭＲ素子２５を構成する前記第２の磁性体２４が第２の配線（第１の上部データ転送線）２９により接続されている。また、第１のＴＭＲ素子２５と第１の配線２０との接続部及び第１のＴＭＲ素子２５と第２の配線２７との接続部を結ぶ延長線上に第３の配線（ワード線）２９が配置されている。一方、第３の配線２９を挟んで前記複数の第１のＴＭＲ素子２５と反対側に、複数の第２のＴＭＲ素子４３が互いに並列に配置されている。この複数の第２のＴＭＲ素子４３を構成する前記第１の磁性体２３が第４の配線（第２の下部データ転送線）４２により接続され、複数の第２のＴＭＲ素子４３を構成する前記第２の磁性体２４が第５の配線（第２の上部データ転送線）４５により接続されている。
【００８０】
ここで、第１、第２、第４及び第５の配線２０，２７，４２，４５は平行しており、これら第１、第２、第４及び第５の配線２０，２７，４２，４５と第３の配線２９とは直交している。また、第３の配線２９は、第２のＴＭＲ素子４３と第４の配線４２との接続部及び第２のＴＭＲ素子４３と第５の配線４５との接続部を結ぶ延長線上に配置されている。また、前記第１及び第２の配線２０，２７と前記複数の第１のＴＭＲ素子２５及び前記第４及び第５の配線４２，４５と前記複数の第２のＴＭＲ素子４３は、それぞれ梯子型に配置されている。
【００８１】
次に、第４の実施形態に係わる半導体記憶装置の製造方法について説明する。なお、第１の実施形態と同様のプロセスの説明は省略し、異なるプロセスのみ説明する。
【００８２】
図３０に示すように、第１の実施形態と同様に、ワード線２９が形成される。次に、全面に第３の層間絶縁膜３０が形成され、ワード線２９の表面が露出するまでＣＭＰで第３の層間絶縁膜３０が平坦化される。次に、全面に数１０乃至数１００Å程度の膜厚を有する第２の誘電体膜４１が形成される。その後、第１の下部データ転送線２０、第１のＴＭＲ素子２５、第２の層間絶縁膜２６及び第１の上部データ転送線２７と同様の形成方法で、第２の下部データ転送線４２、第２のＴＭＲ素子４３、第４の層間絶縁膜４４及び第２の上部データ転送線４５が順次形成される。次に、全面に第５の層間絶縁膜４６が堆積され、ＣＭＰ法あるいはレジストエッチバックなどの方法で、第５の層間絶縁膜４６が平坦化される。その後、多層配線工程を経て、ＭＲＡＭのメモリセルが完成する。
【００８３】
なお、上記工程をさらに繰り返すことにより、さらに多重構造のＭＲＡＭメモリセルを完成させることも可能である。
【００８４】
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８５】
さらに、第４の実施形態の構造にすることによって、例えば第１のＴＭＲ素子２５に書き込み動作が行われる場合、ワード線２９及び第１の下部データ転送線２０を選択し、両者のクロスポイント部にあるセルを選択することができるが、同様にワード線２９及び第２の上部データ転送線４５を選択することによって、その真上に存在する第２のＴＭＲ素子４３を選択することができる。読み出し動作も同様に、上下のＴＭＲ素子２５，４３に対して別々に選択することができる。以上により、ワード線２９の上下に２ビットのセルを重ねて形成し、このワード線２９を２つのセルで共通に用いることができるため、単位セル当たりの実効面積を更に縮小させることができる。
【００８６】
［第５の実施形態］
第５の実施形態は、第２のデータ転送線の上下に２ビットのセルを重ねて形成し、この第２のデータ転送線を２つのセルで共通に用いていることを特徴とする。なお、第５の実施形態では、構成要素及び動作原理は第１、第２の実施形態と同様であるため説明は省略し、第１、第２の実施形態と異なる構造及び製造方法についてのみ説明する。
【００８７】
図３１は、本発明の第５の実施形態における半導体記憶装置の断面図を示している。図３１に示すように、第５の実施形態に係る半導体記憶装置は、第１の磁性体２３と、第２の磁性体２４と、これら第１及び第２の磁性体２３，２４の間に挟まれた非磁性体である絶縁層２２とで構成される複数のＴＭＲ素子２５、５１を記憶素子として用いている。そして、前記複数の第１のＴＭＲ素子２５が互いに並列に配置されている。この複数の第１のＴＭＲ素子２５を構成する前記第１の磁性体２３が第１の配線（第１のデータ転送線）２０により接続され、複数の第１のＴＭＲ素子２５を構成する前記第２の磁性体２４が第２の配線（第２のデータ転送線）２７の一方の側により接続されている。一方、互いに並列に配置された前記複数の第２のＴＭＲ素子５１を構成する前記第１の磁性体２３は、前記第２の配線２７の他方の側で接続されている。複数の第２のＴＭＲ素子５１を構成する前記第２の磁性体２４が第３の配線（第３のデータ転送線）２０により接続されている。また、前記第１の配線２０を挟んで前記複数の第１のＴＭＲ素子２５と反対側で、かつ前記第１のＴＭＲ素子２５と前記第１の配線２０との接続部及び前記第１のＴＭＲ素子２５と前記第２の配線２７との接続部を結ぶ延長線上に、第４の配線（ゲート電極）１３ａが配置されている。また、前記第３の配線５３を挟んで前記複数の第２のＴＭＲ素子５１と反対側で、かつ前記第２のＴＭＲ素子５１と前記第２の配線２７との接続部及び前記第２のＴＭＲ素子５１と前記第３の配線５３との接続部を結ぶ延長線上に、第５の配線（ワード線）５５が配置されている。
【００８８】
ここで、第１、第２及び第３の配線２０，２７，５３は平行しており、これらの第１、第２及び第３の配線２０，２７，５３と第４及び第５の配線１３ａ，５５とは直交している。
【００８９】
また、前記第１及び第２の配線２０，２７と前記複数の第１のＴＭＲ素子２５及び前記第２及び第３の配線２７，５３と前記複数の第２のＴＭＲ素子５１は、それぞれ梯子型に配置されている。
【００９０】
次に、第５の実施形態に係わる半導体記憶装置の製造方法について説明する。なお、第２の実施形態と同様のプロセスの説明は省略し、異なるプロセスのみ説明する。
【００９１】
図３１に示すように、第２の実施形態と同様に、第２のデータ転送線２７が形成される。その後、第１のＴＭＲ素子２５と同様の形成方法で、図１２［２−Ｃ］のＴＭＲマスクを用いて、第２のＴＭＲ素子５１が形成される。
【００９２】
次に、第２のＴＭＲ素子５１間のギャップ部が第３の層間絶縁膜５２により充填される。その後、スパッタ法により、全面に上部データ転送線形成用メタルが形成される。次に、図１２［２−Ｄ］の第３のデータ転送線マスクを用いて、第３のデータ転送線形成用メタルがパターニングされ、第３のデータ転送線５３が形成される。
【００９３】
その後、第３のデータ転送線５３上に数１０乃至数１００Å程度の膜厚を有する第２の誘電体膜５４が形成される。この第１の誘電体膜５４上にスパッタ法によりＡｌ−Ｃｕ膜が堆積される。ここで、Ａｌの代わりにＡｌ−Ｃｕ，Ｃｕ，Ｗなどを用いてもよい。Ａｌ−Ｃｕ膜の膜厚は特に制限はないが、最小デザインルールが０．１μｍとなる世代であれば、配線のアスペクトを３程度に抑えられるように、例えば３０００Å程度以下にすることが好ましい。次に、全面にレジスト膜（図示せず）が形成され、図１２［２−Ａ］のマスクを用いて、レジスト膜がパターニングされる。このパターニングされたレジスト膜を用いて、Ａｌ−Ｃｕ膜がパターニングされ、ワード線５５が形成される。その後、全面に第４の層間絶縁膜５６が堆積され、ＣＭＰ法あるいはレジストエッチバックなどの方法で、第４の層間絶縁膜５６が平坦化される。その後、多層配線工程を経て、ＭＲＡＭのメモリセルが完成する。
【００９４】
上記第５の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００９５】
さらに、第５の実施形態の構造にすることによって、例えば第１のＴＭＲ素子２５に書き込み動作が行われる場合、ゲート電極１３ａ及び第２のデータ転送線２７を選択し、両者のクロスポイント部にあるセルを選択することができるが、同様にワード線５５及び第２のデータ転送線２７を選択することによって、その真上に存在する第２のＴＭＲ素子５１を選択することができる。読み出し動作も同様に、上下のＴＭＲ素子２５，５１に対して別々に選択することができる。以上により、この第２のデータ転送線２７の上下に２ビットのセルを重ねて形成し、この第２のデータ転送線２７を２つのセルで共通に用いることができるため、単位セル当たりの実効面積を更に縮小させることができる。
【００９６】
［第６の実施形態］
第６の実施形態は、読み出し時に選択される上部データ転送線の膜厚が書き込み時に選択される下部データ転送線の膜厚よりも薄くなっていることを特徴とする。なお、第６の実施形態では、構成要素、動作原理及び製造方法は第１の実施形態と同様であるため説明は省略し、第１の実施形態と異なる構造についてのみ説明する。
【００９７】
図３２は、本発明の第６の実施形態における半導体記憶装置の断面図を示している。図３２に示すように、第６の実施形態に係る半導体記憶装置は、上部データ転送線２７の膜厚が下部データ転送線２０の膜厚よりもかなり薄く設定されており、これ以外は第１の実施形態と同様の構造である。これにより、ワード線２９とＴＭＲ素子２５との距離が短くされている。
【００９８】
上記第６の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００９９】
さらに、読み出し時に選択される上部データ転送線２７の膜厚が書き込み時に選択される下部データ転送線２０の膜厚よりも薄くなっていることにより、ワード線２９とＴＭＲ素子２５との距離を短くすることができる。このため、書き込み時に下部データ転送線２０とワード線２９とを用いて書き込み磁界を発生させる際、磁界発生電流を低減させることができるため、動作マージンをさらに拡大することができる。
【０１００】
また、第６の実施形態に係るワード線２９、上部データ転送線２１、ＴＭＲ素子２５及び下部データ転送線２０からなる構造を更に上部に１段乃至数段積層することによって、単位セル当たりの実効面積を更に縮小させることも可能である。
【０１０１】
［第７の実施形態］
第７の実施形態は、読み出し時に選択される下部データ転送線の膜厚が書き込み時に選択される上部データ転送線の膜厚よりも薄くなっていることを特徴とする。なお、第７の実施形態では、構成要素、動作原理及び製造方法は第１及び第２の実施形態と同様であるため説明は省略し、第１及び第２の実施形態と異なる構造についてのみ説明する。
【０１０２】
図３３は、本発明の第７の実施形態における半導体記憶装置の断面図を示している。図３３に示すように、第７の実施形態に係る半導体記憶装置は、下部データ転送線２０の膜厚が上部データ転送線２７の膜厚よりもかなり薄く設定されており、これ以外は第２の実施形態と同様の構造である。これにより、ゲート電極１３ａとＴＭＲ素子２５との距離が短くされている。
【０１０３】
上記第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１０４】
さらに、読み出し時に選択される下部データ転送線２０の膜厚が書き込み時に選択される上部データ転送線２７の膜厚よりも薄くなっていることにより、ゲート電極１３ａとＴＭＲ素子２５との距離を短くすることができる。このため、書き込み時に上部データ転送線２７とゲート電極１３ａとを用いて書き込み磁界を発生させる際、磁界発生電流を低減させることができるため、動作マージンをさらに拡大することができる。
【０１０５】
また、第７の実施形態に係る上部データ転送線２７、ＴＭＲ素子２５、下部データ転送線２０及びゲート電極１３ａからなる構造を更に上部に１段乃至数段積層することによって、単位セル当たりの実効面積を更に縮小させることも可能である。
【０１０６】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、第２の実施形態の構造を第３の実施形態の製造方法を用いて形成することも可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１０７】
【発明の効果】
以上説明したように本発明によれば、セルの高密度化を実現しつつ、十分な読み出しマージンを確保することが可能な半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置の等価回路を示す図。
【図２】本発明の第１の実施形態に係わる半導体記憶装置のメモリセルアレイを示す図。
【図３】本発明の第１の実施形態に係わる半導体記憶装置の書き込み動作を示す図。
【図４】本発明の第１の実施形態に係わる半導体記憶装置の読み出し動作を示す図。
【図５】本発明の第１の実施形態に係わる半導体記憶装置を示す断面図。
【図６】本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１２】本発明の第１乃至第３の実施形態において用いられるマスクパターンを示す上面図。
【図１３】本発明の半導体記憶装置におけるＴＭＲ素子の構造を示す断面図。
【図１４】並列セル数と出力電圧の関係を示す図。
【図１５】本発明の第２の実施形態に係わる半導体記憶装置を示す断面図。
【図１６】本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１９】図１８に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２２】本発明の第３の実施形態に係わる半導体記憶装置を示す断面図。
【図２３】本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２４】図２３に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２５】図２４に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２６】図２５に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２７】図２６に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２８】図２７に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２９】図２８に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３０】本発明の第４の実施形態に係わる半導体記憶装置を示す断面図。
【図３１】本発明の第５の実施形態に係わる半導体記憶装置を示す断面図。
【図３２】本発明の第６の実施形態に係わる半導体記憶装置を示す断面図。
【図３３】本発明の第７の実施形態に係わる半導体記憶装置を示す断面図。
【図３４】従来技術による半導体記憶装置を示す断面図。
【図３５】従来技術による半導体記憶装置の等価回路を示す図。
【符号の説明】
１１…シリコン基板、
１２…素子分離領域、
１３、１３ａ、１３ｂ…ゲート電極、
１４，１５…ソース／ドレイン領域、
１６…第１の層間絶縁膜、
１７…コンタクトホール、
１８…下部データ転送線用溝、
１９…コンタクト、
２０、４２…下部データ転送線（第１のデータ転送線）、
２１…ＴＭＲ用の積層膜、
２２…絶縁膜、
２３…第１の誘電体、
２４…第２の誘電体、
２５、２５ａ、４３、５１…ＴＭＲ素子、
２６…第２の層間絶縁膜、
２７、４５…上部データ転送線（第２のデータ転送線）、
２７ａ…上部データ転送線溝、
２７ｂ…上部データ転送線形成用メタル、
２８、５４…誘電体膜、
２９…ワード線、
３０、５２…第３の層間絶縁膜、
３１…反強磁性層、
３５…スペーサ、
４１…第２の誘電体膜、
４４、５６…第４の層間絶縁膜、
４６…第５の層間絶縁膜、
５３…第３のデータ転送線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004149647.tif 000009
【図９】
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【図１０】
0004149647.tif 000011
【図１１】
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【図１２】
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【図１３】
0004149647.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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