(57)【特許請求の範囲】
【請求項１】
メモリセルの強誘電体キャパシタが、基板上に形成された柱形のキャパシタ下部電極、前記キャパシタ下部電極を含んで前記基板の全面にコンフォマルに積層された強誘電膜、前記強誘電膜を挟んで前記キャパシタ下部電極の側壁に形成されたキャパシタ上部電極を備え、
前記メモリセルからなる行又は列の一方向に複数個に並んで形成されるプレートラインをさらに備え、
前記上部電極の少なくとも一部を露出させ、前記キャパシタの間の領域を満たす物質膜パターンをさらに含み、前記プレートラインは前記物質膜パターン上に形成されることを特徴とする強誘電性メモリ装置。
【請求項２】
メモリセルの強誘電体キャパシタが、基板上に形成された柱形のキャパシタ下部電極、前記キャパシタ下部電極を含んで前記基板の全面にコンフォマルに積層された強誘電膜、前記強誘電膜を挟んで前記キャパシタ下部電極の側壁に形成されたキャパシタ上部電極を備え、
前記メモリセルからなる行又は列の一方向に複数個に並んで形成されるプレートラインをさらに備え、
前記プレートラインはその中心が前記行又は列の中間に隣接した二行又は二列の間に位置し、その幅が、前記二行又は二列に各々形成されたメモリセルのキャパシタ上部電極の間の近接した離隔距離より大きくて、前記プレートラインには前記二行又は二列をなす全てのメモリセルのキャパシタ上部電極が共通的に接続されることを特徴とする強誘電性メモリ装置。
【請求項３】
前記下部電極の上端には前記下部電極パターニングに用いられたハードマスクパターンが残存することを特徴とする請求項１又は２のいずれかに記載の強誘電性メモリ装置。
【請求項４】
前記ハードマスクパターンはシリコン酸化膜、チタン窒化膜、チタン、チタン酸化膜、ＢＳＴ、これらの組み合わせ膜のうちのいずれか一つで形成され、前記下部電極の厚さの半分以下の厚さで形成されることを特徴とする請求項３に記載の強誘電性メモリ装置。
【請求項５】
酸素バリヤ膜パターンと、前記基板に対する前記下部電極の付着力を高めるために前記基板と前記下部電極との間には付着補助膜がさらに備えられ、前記付着補助膜はチタン、チタン窒化膜、チタンシリサイド、ＴｉＳｉＮのうちのいずれか一つ、またはタンタル、イリジウム、ルテニウム、タングステン及びこれら金属のシリサイド、またはその窒化物のうちのいずれか一つからなることを特徴とする請求項１又は２のいずれかに記載の強誘電性メモリ装置。
【請求項６】
前記基板の上面は層間絶縁膜と前記層間絶縁膜を貫通するキャパシタ下部電極コンタクトの露出された上端からなることを特徴とする請求項１又は２のいずれかに記載の強誘電性メモリ装置。
【請求項７】
前記上部電極と前記下部電極を含む電極は白金、Ｒｕ、Ｉｒ、Ｒｈ、Ｏｓ、Ｐｄ、これら金属の導電性酸化物各々からなる物質層のうち、少なくとも一つを含む単一層、または複層膜からなることを特徴とする請求項１又は２のいずれかに記載の強誘電性メモリ装置。
【請求項８】
キャパシタ下部電極コンタクトにより貫通された層間絶縁膜が形成された基板を準備する段階と、前記層間絶縁膜上に前記コンタクトが覆われるように柱形のキャパシタ下部電極を形成する段階と、前記下部電極が形成された基板上の全面に強誘電膜をＣＶＤ方法によりコンフォマルに積層する段階と、前記強誘電膜で覆われた前記下部電極の側壁にキャパシタ上部電極を形成する段階とを備え、
前記上部電極が形成された基板においてメモリセルからなる行又は列の一方向に複数個並んで形成されかつ前記上部電極と接続されるプレートラインを形成する段階がさらに備え、
前記上部電極を形成する段階と前記プレートラインを形成する段階との間に、基板の全面に絶縁膜を積層してキャパシタの間のギャップを満たす段階と、前記上部電極の少なくとも一部が露出されるように、前記絶縁膜の上面に凹みを形成する段階とをさらに備えることを特徴とする強誘電性半導体装置形成方法。
【請求項９】
前記の凹みを形成する段階は前記絶縁膜に対する全面エッチングを通じて行われ、前記全面エッチングにおいて、ＣＨＦ３、ＣＦ４、Ａｒ、Ｎ２のうちの少なくとも一つを含む組み合わせからなるエッチングガスを用いて前記絶縁膜が前記上部電極及び強誘電膜との選択比を有するようにすることを特徴とする請求項８に記載の強誘電性半導体装置形成方法。
【請求項１０】
前記下部電極を形成する段階は、基板の全面に下部電極層及びハードマスク層を順次に積層する段階と、前記ハードマスク層に対する露光及びエッチング工程を通じてハードマスクパターンを形成する段階と、前記ハードマスクパターンをエッチングマスクとして用いて前記下部電極層をエッチングして前記下部電極を形成する段階とを備えることを特徴とする請求項８に記載の強誘電性半導体装置形成方法。
【請求項１１】
前記下部電極層の積層の前に、導電性付着補助膜を積層する段階がさらに備えられ、前記付着補助膜は前記下部電極層と共にパターニングされることを特徴とする請求項１０に記載の強誘電性半導体装置形成方法。
【請求項１２】
前記下部電極を形成する段階は、前記基板に犠牲膜を形成する段階と、前記犠牲膜の下部電極領域にコンタクトホールを形成する段階と、前記コンタクトホールに導電膜を満たす段階と、前記犠牲膜の残余部分を除去する段階とを備えることを特徴とする請求項８に記載の強誘電性半導体装置形成方法。
【請求項１３】
前記導電膜を満たす段階は、電気鍍金法により行われることを特徴とする請求項１２に記載の強誘電性半導体装置形成方法。
【請求項１４】
前記上部電極を形成する段階は基板の全面に上部電極層を積層する段階と前記上部電極層に対する全面異方性エッチングを通じて前記強誘電膜が露出されるようにする段階とを備え、前記上部電極層に対するエッチングでは、Ｃｌ２、ＢＣｌ３、ＨＢｒ、Ａｒのうちの少なくとも一つを含む組み合わせガスに酸素を添加し、前記上部電極層が前記強誘電体膜との選択比を有するようにするエッチングガスを用いることを特徴とする請求項８に記載の強誘電性半導体装置形成方法。
【請求項１５】
半導体基板上に形成された複数の柱形の下部電極と；
前記下部電極の側壁及び上面に形成された強誘電膜と；
前記強誘電膜上に形成された複数の上部電極であって、各上部電極が対応する各下部電極の側壁を覆う、複数の上部電極と；
第１の方向に延び、かつ、前記第１の方向に並んだ前記上部電極と前記第１の方向と交差する第２の方向に並んだ隣接する２個の上部電極に電気的に接続するように配備したプレートラインと；を備え、
前記第２の方向における前記プレートラインの幅が、前記第２の方向に並んだ隣接する２個の上部電極間の距離より大きいことを特徴とする強誘電性メモリ装置。
【請求項１６】
前記下部電極の上面であってかつ前記下部電極と前記強誘電膜との間に形成されたハードマスク層をさらに備え、前記ハードマスク層は、シリコン酸化膜、チタン窒化膜、チタン、チタン酸化膜、ＢＳＴ、またはこれらの組み合わせ膜で形成されている請求項１５に記載の強誘電性メモリ装置。
【請求項１７】
前記隣接する上部電極間に配置し、前記下部電極の上面に対して凹んだ物質膜パターンをさらに備えた請求項１５に記載の強誘電性メモリ装置。
【請求項１８】
前記プレートラインは、前記第２の方向に並んだ隣接する２個の上部電極の間に配置し、前記第２の方向に並んだ隣接する２個の上部電極のそれぞれの隣接する２つの上面と重なり合う請求項１５に記載の強誘電性メモリ装置。
【請求項１９】
前記プレートラインは、前記下部電極の上面の強誘電膜と前記上部電極とに接触する請求項１５に記載の強誘電性メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＦＲＡＭのような強誘電体キャパシタを有する強誘電性メモリ装置及びその形成方法に関するものである。
【０００２】
【従来の技術】
強誘電体は、外部電界を掛けると、分極（Ｐｏｌａｒｉｚａｔｉｏｎ）が発生し、外部電界が除去されても、分極状態が相当部分残存する物質であり、自発分極の方向を外部電界の変化を通じて調節できる物質として、ＰＺＴ[Ｐｂ（Ｚｉ、Ｔｉ）Ｏ３]、ＳＢＴ[ＳｒＢｉ２Ｔ２ａＯ９]などの高誘電物質を処理して形成することができる。このような強誘電体の性質は、現在広く用いられる２進メモリ（ｂｉｎａｒｉ  ｍｅｍｏｒｙ）素子の基本原理と合致される点を有する。これによって、ＦＲＡＭなど強誘電体を用いたメモリ素子の研究が活発に行われている。
【０００３】
強誘電体を形成するためには、ＰＺＴ、ＳＢＴなどの高誘電性物質がペロブスカイト構造という強誘電性結晶構造を有するようにする。このような構造は、通常、これら高誘電性物質をアモルファス状態で積層した後に、酸化性雰囲気で高温、例えば、７００℃程度で加熱して結晶化させる時に得られる。一方、一旦、ＰＺＴなどのペロブスカイト構造が形成された後にも後続工程でのエッチングなどによる物理的衝撃、水素、その他の物質の拡散による強誘電膜内への浸透などが発生する場合に、強誘電膜の強誘電性特性には深刻な劣化が生じて問題になる。このような後続的強誘電性劣化の問題は、酸素雰囲気アニ−リング処理を通じて相当部分キュアが可能である。
【０００４】
ところで、ペロブスカイト構造を形成する段階、または前記アニーリング処理は全部高温の酸素雰囲気で行う。したがって、もし、ポリシリコンのような物質が強誘電膜の上下でキャパシタ電極を構成すれば、少なくともその表面や界面が酸化されて導電性とキャパシタンスに損傷を与える。したがって、強誘電体キャパシタでは、強誘電膜と接するキャパシタ上下部電極に酸化高温雰囲気で絶縁性酸化膜を形成する問題がない白金、イリジウム、その他の貴金属を通常用いる。
【０００５】
図１及び図２は従来の強誘電性メモリ装置において、主に採択する平面構造（ｐｌａｎａｒ  ｓｔｒｕｃｔｕｒｅ）強誘電体キャパシタが形成された形態を示す工程断面図である。
【０００６】
図１において、基板１０に形成された層間絶縁膜１２上の下部電極１６、強誘電膜パターン１８、上部電極２０の外郭線が互いに連続されないことによって各層が別途の露光工程を通じてパターニングされることを示している。図１を参照してその形成方法を見ると、先ず、キャパシタ下部電極コンタクト１４が形成された層間絶縁膜１２上に下部電極層、強誘電膜、上部電極層が順次に形成される。そして、下部電極１６、上部電極２０及び強誘電膜パターン１８を形成するこれら各層は露光及びエッチング工程を通じてパターニングされる。しかし、この時に、エッチング工程において、パターニングに用いられるフォトレジスト層と各電極層を形成する貴金属層との間にはエッチング選択比が良くないので、各電極層及び強誘電膜は一つのフォトレジストパターン（図示しない）を利用して一回に露光されずに、三回の別途の露光工程を通じてパターニングされる。
【０００７】
図２でも図１のようなパターンが見られる。ここで、上部電極２０は別途の露光及びエッチング工程を通じてパターンが形成され、強誘電膜パターン１８と下部電極１６は同一のフォトレジストパターン（図示しない）を利用して連続的にパターニングされたことである。したがって、キャパシタ形成に二回の露光工程が用いられる。
【０００８】
結果的に、従来の平面構造強誘電体キャパシタを形成する時に、一回の露光で全体キャパシタ構造を形成し難い。したがって、強誘電体キャパシタ形成工程が複雑になり、コストの増加及び露光工程での不良可能性が高くなる問題が生じる。さらに、平面構造強誘電体キャパシタは単純平面構造を有するので、キャパシタが占める単位面積当たりのキャパシタンスを増やすのには限界がある。
【０００９】
図３及び図４は単純平面構造のキャパシタのキャパシタンスの限界を克服するために、従来の他の強誘電性半導体装置の例を示したことであり、米国特許第６，０４３，５２６号明細書及び米国特許第５，４９９，２０７号明細書に各々開示されている。
【００１０】
図３を参照すると、下部にゲート電極３１とソース／ドレイン領域１５からなるＭＯＳトランジスタ及びビットライン２３を有する基板１０に層間絶縁膜１２が積層、かつ平坦化される。層間絶縁膜１２にキャパシタ下部電極３５とトランジスタのソース領域を連結させるコンタクト１４が形成される。コンタクト１４上に円柱形の下部電極３５が形成される。下部電極３５が形成された基板上にバリヤ層、強誘電膜、上部電極層がＣＶＤを通じて積層される。これら膜をパターニングして上部電極４３、強誘電膜パターン４１、バリヤ層パターン３８が形成される。これによって、立体構造の強誘電体キャパシタが形成される。しかし、この場合にも、下部電極層に対するパターニングと上部電極層及び強誘電膜のパターニングのための別途の露光工程が必要であるだけではなく、前記上下部電極が貴金属であるので、一度にエッチングを実施すると、プロファイルが良くない。
【００１１】
図４を参照すると、下部構造が形成された基板１０に層間絶縁膜１２が形成され、層間絶縁膜１２を貫通するコンタクトプラグ１４が形成される。コンタクトプラグ１４を覆うように柱形の下部電極３５が形成される。図示しないが、この時、下部電極３５パターニング過程において、過エッチングが行われて層間絶縁膜１２の上部が一定の深さまで選択的にエッチングされることができる。そして、基板１０の全面にコンフォマルＣＶＤ強誘電膜４１と厚いＣＶＤ上部電極４３が積層される。この場合には、上部電極４３が広い板（Ｐｌａｔｅ）形からなる寄生キャパシタによる素子動作劣化が問題になることができる。
【００１２】
【発明が解決しようとする課題】
本発明は、上述した従来の平面構造強誘電体キャパシタ形成時の問題点を解決するためのものであり、強誘電体キャパシタ形成時の露光工程の数を減らして工程を単純化させることができる強誘電性メモリ装置及びその形成方法を提供することを目的とする。
【００１３】
同時に、本発明は、平面構造強誘電体キャパシタに比べて同一の所要面積にさらに多いキャパシタンスを有することができる強誘電体キャパシタを有する強誘電性メモリ装置及びその形成方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上述の課題を解決するための本発明の強誘電性メモリ装置は、メモリセルの強誘電体キャパシタが下部構造が形成された基板に一定の高さの柱形で形成されたキャパシタ下部電極、前記キャパシタ下部電極を含む基板の全面にコンフォマル（ｃｏｎｆｏｒｍａｌ）に積層された強誘電膜、前記強誘電膜を挟んでキャパシタ下部電極の側壁にスペーサ形態で形成されたキャパシタ上部電極を備える。
【００１５】
キャパシタ下部電極の上端には下部電極パターニングのためのハードマスクパターンが位置することができる。このハードマスクパターンは大体シリコン酸化膜で形成され、下部電極の厚さの半分の以下の厚さで形成されることが望ましい。
【００１６】
キャパシタ上部電極はメモリセルの行列の一方向に並んで形成されるプレートラインに接続されて統合されることができ、一つのプレートラインを中心に両側にある二キャパシタの上部電極が共通的にこのプレートラインに接続されることができる。また、セルメモリ領域において、キャパシタとキャパシタとの間のギャップ（ｇａｐ）領域には、プレートラインを形成する前に、絶縁物質膜を一部満たすことが望ましい。すなわち、ギャップの縦横比を減らすことによって、プレートライン形成時のギャップフィル（ｇａｐ  ｆｉｌｌ）とボイド（ｖｏｉｄ）の問題を防止できる。
【００１７】
基板の下部構造のキャパシタ下部電極コンタクト及び層間絶縁膜とキャパシタ下部電極が接する部分には、コンタクト部分の酸化を防止できる導電性酸素バリヤ層、前記層間絶縁膜と下部電極との付着力強化のための付着補助膜が備えられることが望ましい。下部電極と上部電極を形成する主な物質層、バリヤ層、強誘電膜の種類とサイズ、これら膜に対するエッチング条件などは通常の強誘電性半導体装置を製造する場合と同一の方式により行われることができる。
【００１８】
上述の課題を解決するための本発明の強誘電性半導体装置形成方法は、キャパシタ下部電極コンタクトにより貫通される層間絶縁膜が形成された基板を準備する段階と、層間絶縁膜上にコンタクトを覆う柱形のキャパシタ下部電極を形成する段階と、キャパシタ下部電極が形成された基板上に強誘電膜をコンフォマルに積層する段階と、強誘電膜で囲まれたキャパシタ下部電極の側壁にスペーサ形態のキャパシタ上部電極を形成する段階とを備える。
【００１９】
本発明方法はキャパシタ上部電極が形成された後、基板に絶縁膜を積層し、キャパシタ上部電極の少なくとも一部が露出されるように絶縁膜の上面に凹みを形成してキャパシタと間のギャップを一部満たす段階とプレートラインを形成する段階とがさらに備えられる。この時に、プレートラインは、アルミニウムなどの導電層を段差が一部解消された基板に全面的に積層し、パターニングする方法により形成されることができ、導電層がアルミニウム層のような金属層である場合には、積層にスパッタリング方法が多く用いられる。
【００２０】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２１】
図５乃至図９は本発明方法により強誘電性半導体装置の強誘電体キャパシタを形成する重要段階を示す工程断面図であり、図１０は図９の状態で半導体装置を上から見た平面図である。
【００２２】
図５を参照すると、図示しないが、メモリセルトランジスタ及びビットラインのような下部構造が形成された基板１０に平坦化された層間絶縁膜１２が形成される。層間絶縁膜１２のパターニングを通じて基板１０の導電領域を露出させるコンタクトホールが形成され、コンタクトホールに導電膜が満たされてコンタクトプラグ１４を形成する。コンタクトプラグ１４を覆うように、下部電極層が５０００Åの厚さで積層されることが望ましい。下部電極層上にハードマスク層でシリコン酸化膜が２０００Åの厚さで形成された後に、通常の露光及びエッチング工程を通じて前記ハードマスク層及び下部電極層を順次にパターニングして下部電極を形成することが望ましい。下部電極層は、後続強誘電膜の熱処理段階において、導電性を維持することができる白金、イリジウム、ルテニウム、タンタル、オスミウム、パラジウム、ロジウムなどとこれらの導電性酸化物からなる膜のうちの少なくとも一つを含む組み合わせ膜で形成することができる。
【００２３】
下部電極層が積層される前に、層間絶縁膜に対する下部電極層の付着力を高める導電性付着補助膜がさらに積層されることができる。付着補助膜は下部電極層と層間絶縁膜との間の熱工程によるストレスを緩和させ、付着力を高める役割を果たす。付着補助膜はチタン、チタン窒化膜、チタンシリサイド、チタンアルミニウム窒化膜（ＴｉＡＩＮ）、ＴｉＳｉＮのようなチタンの窒素化合物やチタンのシリサイド物質で形成されることができる。その他、タンタル、イリジウム、ルテニウム、タングステンなどの高融点金属、またはそのシリサイド及びその窒化物、その酸化物、ＴａＳｉＮ、ＴａＡＩＮなども付着補助膜として用いられる。
【００２４】
下部電極層の形成の後に、高誘電膜を積層し、高誘電膜のペロブスカイト構造形成のための強誘電化熱工程が実施される場合に、コンタクトプラグが下部電極層と接する界面で酸化されて不導体が形成されることができる。この時、下部電極層を通過したり、下部電極と層間絶縁膜の界面へ酸素が流入されたりして酸化が行われる。したがって、酸素流入を防止する別途の導電性バリヤ膜が下部電極層の積層の前にさらに積層されることができる。前記酸素バリヤ膜は、前記付着補助膜形成の前に形成することが望ましい。前記酸素バリヤ膜は、イリジウム、ルテニウムなどの高融点金属、またはこれらの金属酸化物、またはこれらの組み合わせ物質からなる。
【００２５】
フォトレジストパターンは通常的に、異方性エッチング工程の間、下部電極層に対して低いエッチング選択比を有する。また、前記フォトレジストパターンをエッチングマスクとして用いる場合に、エッチング過程において、ポリマ形成によるスロープエッチング問題が発生し易い。これによる問題点を防止し、垂直側壁を形成するために、ハードマスク層がエッチングマスクとして用いられる。下部電極形成方法は、層間絶縁膜上に犠牲酸化膜を形成した後、下部電極が形成される領域にコンタクトホールを形成し、前記コンタクトホール内に下部電極物質を電気鍍金法などによって満たすダマシン工程を用いることができる。ハードマスク層は、シリコン酸化膜の以外にチタン窒化膜、チタン、チタン酸化膜、ＢＳＴなどの単一膜、または組み合わせ膜の形態で形成することができる。ハードマスク層上にフォトレジストパターン（図示しない）が形成され、これをエッチングマスクを用いてエッチングを実施し、下部電極領域を覆うハードマスクパターン１３７が形成される。フォトレジストパターンはアッシングなどにより除去される。ハードマスクパターン１３７をエッチングマスクを用いて下部電極層をエッチングして円柱形の下部電極１３５が形成される。次に、ハードマスクパターン１３７は除去されることもできる。
【００２６】
図６を参照すると、円柱形の下部電極１３５が複数個で形成された基板の全面に強誘電膜１４１がＣＶＤ方法によりコンフォマルに積層される。強誘電膜１４１はＰＺＴ[Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３]の以外にＳｒＴｉＯ３、ＢａＴｉＯ３、ＢＳＴ[（Ｂａ、Ｓｒ）ＴｉＯ３]、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２などの誘電率が高いことで知られた高誘電物質で形成されることができる。強誘電膜１４１をＣＶＤで形成する時には、強誘電膜１４１のステップカバレージを良好にする。次に、強誘電性構造化のための酸素雰囲気の熱処理が５００℃乃至６００℃で行われることができる。このような温度は、ゾル−ゲル変換方式で形成した高誘電膜の強誘電化処理温度より多少低いことである。キャパシタ電極の間の内圧を高めるために強誘電膜１４１の形成の後に、酸素バリヤ及び水素バリヤを兼ねる酸化アルミニウムを薄く積層することができる。
【００２７】
図７を参照すると、強誘電膜１４１上に上部電極層がコンフォマルに積層される。上部電極層の形成には、ＣＶＤ方法の以外にＡＬＤ、スパッタリングなどが用いられる。上部電極層も下部電極層のように白金、イリジウムなどの貴金属とその導電性酸化膜を単層、または組み合わせ層の状態で多く用いる。次に、上部電極層に対する全面異方性エッチングを実施する。エッチングでは、Ｃｌ２、ＢＣｌ３、ＨＢｒ、Ａｒのうちの少なくとも一つを含む組み合わせガスに酸素を添加して強誘電膜１４１との選択比を有するようにした状態で上部電極層をエッチングする。
【００２８】
上部電極層からなるスペーサが円柱形態の下部電極１３５の側壁を囲む形態で残られて上部電極１４３を形成する。下部電極１３５パターニング段階において、下部電極側壁を垂直に近接するように形成しなければならない理由の一つは、上部電極１４３がスペーサ形態で形成されるからである。下部電極１３５と上部電極１４３との間には強誘電膜１４１が介されており、下部電極１３５の上方は強誘電膜１４１が露出された状態になる。したがって、キャパシタのキャパシタンスは下部電極１３５を形成する円柱の高さに主に関連される。
【００２９】
図８を参照すると、スペーサ形の上部電極１４３が形成された基板１０の全面に不導体物質膜を積層する。物質膜はキャパシタが形成する円柱形の凸部の間のギャップを満たせるように、隣接したキャパシタが離隔された距離の半分より厚く形成することが望ましい。そして、物質膜に対する全面エッチングを実施してキャパシタ上部の強誘電膜１４１が露出され、キャパシタ側部の上部電極１４３の上端が少なくとも一部露出されるように、上面に凹みが形成された物質膜パターン１４５を形成する。この時に、エッチングでは、ＣＨＦ３、ＣＦ４、Ａｒ、Ｃｌ２のうちの少なくとも一つを含む組み合わせからなるエッチングガスを用いて上部電極１４３及び強誘電膜１４１との選択比を有するようにする。物質膜に対するエッチングは全面異方性エッチングが通常的であるが、等方性エッチングでも実施されることができる。
【００３０】
図９乃至図１０を参照すると、キャパシタの間のギャップが物質膜パターン１４５で一部満たされた基板１０に、導電層としてアルミニウム層を積層する。ギャップが物質膜で一部満たされるので、ギャップの縦横比は低くなり、アルミニウム層はステップカバレージ特性が相対的に不良なスパッタリング方法によっても形成するこができる。
【００３１】
アルミニウム層に対するパターニングを実施してメモリセルがなす行例の一行、または列方向にプレートライン１４７を形成する。各プレートライン１４７はメモリセルの行列の行、または列をなすセルのキャパシタ上部電極１４３と連結されるように形成される。プレートライン１４７の中心がメモリセルの行列の行、または列の間にあり、プレートライン１４７幅をキャパシタの間の間隔より大きくすれば、一つのプレートライン１４７にその両側のキャパシタ列、または行をなすメモリセルのキャパシタ上部電極１４３全部が共通に接続されることができる。図９では、平面ではなく、断面を示すので、中央に形成されたプレートライン１４７に両側にある二キャパシタが接続された形態のみを示している。
【００３２】
【発明の効果】
上述のように、本発明によると、強誘電体キャパシタ形成時の露光工程の数を減らして工程を単純化させることができ、強誘電膜を立体的に形成することによって、平面構造強誘電体キャパシタに比べて同一所要面積にさらに多いキャパシタンスを有することができる強誘電体キャパシタを有する強誘電性メモリ装置が得られる。
【図面の簡単な説明】
【図１】  従来の強誘電性メモリ装置において、主に採択する平面構造強誘電体キャパシタが形成された形態を示す工程断面図。
【図２】  従来の強誘電性メモリ装置において、主に採択する平面構造強誘電体キャパシタが形成された形態を示す工程断面図である。
【図３】  単純平面構造のキャパシタのキャパシタンスの限界を克服するための従来の他の強誘電性半導体装置の構成例を示す断面図である。
【図４】  単純平面構造のキャパシタのキャパシタンスの限界を克服するための従来の他の強誘電性半導体装置の構成例を示す断面図である。
【図５】  本発明方法により強誘電性半導体装置の強誘電体キャパシタを形成する重要段階を示す工程断面図である。
【図６】  本発明方法により強誘電性半導体装置の強誘電体キャパシタを形成する重要段階を示す工程断面図である。
【図７】  本発明方法により強誘電性半導体装置の強誘電体キャパシタを形成する重要段階を示す工程断面図である。
【図８】  本発明方法により強誘電性半導体装置の強誘電体キャパシタを形成する重要段階を示す工程断面図である。
【図９】  本発明方法により強誘電性半導体装置の強誘電体キャパシタを形成する重要段階を示す工程断面図である。
【図１０】  図９の段階において、セルメモリ一部領域を上から見た平面図である。
【符号の説明】
１０  半導体基板
１２  層間絶縁膜
１４  コンタクト
１５  ソース／ドレイン領域
１６、３５、１３５  下部電極
１８、４１  強誘電膜パターン
２０、４３、１４３  上部電極
２３  ビットライン
３８  バリヤ層パターン
１３７  ハードマスクパターン
１４１  強誘電膜
１４５  物質膜パターン
１４７  プレートライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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