(57)【特許請求の範囲】
【請求項１】
電子源の製造方法であって、
電子放出素子の少なくとも一部となるべき複数の導電部材それぞれの第１の部分に該複数の導電部材が共通に接続される配線を介して電位を印加するとともに、前記複数の導電部材それぞれの第２の部分に電位を印加して、前記複数の導電部材それぞれに電圧を印加する工程を有しており、
前記導電性部材は、マトリックスを構成する複数の行配線の一つと複数の列配線の一つに接続され、前記電圧を印加する工程では、前記複数の行配線のうちの選択された行配線に印加する電位により前記第１の部分に印加される電位と、前記複数の列配線に印加する電位により前記第２の部分に印加される電位とによって、前記選択された行配線に接続される前記導電部材に電圧を印加し、
前記複数の導電部材それぞれの前記第２の部分に印加される電位は、前記複数の導電部材が共通に接続される配線における前記複数の導電部材それぞれの前記第１の部分が接続される部分毎の電位の違いによる前記複数の導電部材それぞれに印加される電圧の差を緩和するように設定され、
前記第１の部分に印加される電位は、前記第２の部分が接続される配線に流れる電流を計測することによって推定されることを特徴とする電子源の製造方法。
【請求項２】
前記第１の部分に印加される電位の変化に応じて前記第２の部分に印加される電位を変化させることを特徴とする請求項１に記載の電子源の製造方法。
【請求項３】
前記第１の部分に印加される電位、もしくは前記第２の部分に印加される電位、もしくは前記第１の部分に印加される電位と前記第２の部分に印加される電位の両方は、パルス状に印加されることを特徴とする請求項１に記載の電子源の製造方法。
【請求項４】
前記複数の導電部材が共通に接続される配線に印加する電位と、前記第２の部分それぞれに印加する電位とは、それぞれパルス状に印加される物であり、前記複数の導電部材が共通に接続される配線に印加されるパルス状の電位は、前記第２の部分それぞれに印加されるパルス状の電位よりも遅れて印加されることを特徴とする請求項１乃至３のいずれか１項に記載の電子源の製造方法。
【請求項５】
前記電圧を印加する工程において、前記複数の行配線のうちの選択されていない行配線である非選択行配線には、前記列配線に印加される電位との電位差により前記非選択行配線に流れる電流を抑制する電位を与えることを特徴とする請求項１に記載の電子源の製造方法。
【請求項６】
前記非選択行配線に印加される電位、もしくは前記列配線に印加される電位、もしくは前記非選択行配線に印加される電位と前記列配線に印加される電位の両方は、前記非選択行配線の電位が、前記複数の列配線に印加される電位の最大値と最小値の間の電位となるように設定されることを特徴とする請求項５に記載の電子源の製造方法。
【請求項７】
前記非選択行配線に印加される電位、もしくは前記列配線に印加される電位、もしくは前記非選択行配線に印加される電位と前記列配線に印加される電位の両方は、前記複数の列配線に印加される電位の最大値と最小値の間にグランド電位が存在するように設定されることを特徴とする請求項５に記載の電子源の製造方法。
【請求項８】
前記選択される行配線を順次切替えて、前記電圧を印加する工程を行うことを特徴とする請求項１乃至７のいずれか１項に記載の電子源の製造方法。
【請求項９】
前記選択された行配線に接続される前記導電部材への前記電圧を印加する工程を終了した後、選択される行配線を切替えることを特徴とする請求項８に記載の電子源の製造方法。
【請求項１０】
ある行配線を選択して、該選択された行配線に接続される前記導電部材に、前記電圧を時間間隔を空けて印加することによって、前記電圧を印加する工程を行い、前記時間間隔の間に、他の行配線を選択して、該他の行配線に接続される前記導電部材に、前記電圧を印加する工程を行うことを特徴とする請求項８に記載の電子源の製造方法。
【請求項１１】
電子源と、該電子源から照射される電子によって画像を形成する画像形成部材とを有する画像形成装置の製造方法であって、
請求項１乃至１０のいずれかに記載の電子源の製造方法によって電子源を製造する工程と、
該電子源と前記画像形成部材とを組み合わせる工程とを有することを特徴とする画像形成装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子源及びその応用である画像形成装置の製造方法に関するものである。
【０００２】
【従来技術】
従来、電子放出素子として熱陰極素子と冷陰極素子の２種類が知られている。このうち冷陰極素子では、例えば電界放出型素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）や、表面伝導型放出素子などが知られている。
【０００３】
ＦＥ型の例としては、例えば、W. P. Dyke & W. W. Dolan,“Field emission”，Advance in Electron Physics, 8,89 (1956)や、或は、C. A. Spindt，“Physical Properties of thin-film field emission cathodes with molybdenium cones”，J. Appl. Phys., 47,5248 (1976)などが知られている。
【０００４】
また、ＭＩＭ型の例としては、例えば、C. A. Mead，“Operation of tunnel emission Devices，J. Appl. Phys., 32,646 (1961)などが知られている。
【０００５】
また、表面伝導型放出素子としては、例えば、M. I. Elinson，Radio Eng．Electron Phys., 10, 1290，(1965)や、後述する他の例が知られている。
【０００６】
表面伝導型放出素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより電子放出が生ずる現象を利用するものである。この表面伝導型放出素子としては、前記エリンソン等によるＳｎＯ2 薄膜を用いたものの他に、Ａｕ薄膜によるもの［G. Dittmer：“Thin Solid Films”，9,317（1972）］や、Ｉｎ2Ｏ3／ＳｎＯ2薄膜によるもの［M. Hartwell and C. G. Fonstad：“IEEE Trans．ED Conf．”，519（1975）］や、カーボン薄膜によるもの［荒木久  他：真空、第２６巻、第１号、２２（１９８３）］等が報告されている。
【０００７】
これらの表面伝導型放出素子の素子構成の典型的な例として、図３６に前述のM．Hartwellらによる素子の平面図を示す。同図において、３００１は基板で、３００４はスパッタで形成された金属酸化物よりなる導電性薄膜である。導電性薄膜３００４は図示のようにＨ字形の平面形状に形成されている。該導電性薄膜３００４に後述の通電フォーミングと呼ばれる通電処理を施すことにより、電子放出部３００５が形成される。図中の間隔Ｌは、０．５〜１［ｍｍ］，Ｗは、０．１［ｍｍ］で設定されている。尚、図示の便宜から、電子放出部３００５は導電性薄膜３００４の中央に矩形の形状で示したが、これは模式的なものであり、実際の電子放出部の位置や形状を忠実に表現しているわけではない。
【０００８】
M．Hartwellらによる素子をはじめとして上述の表面伝導型放出素子においては、電子放出を行う前に導電性薄膜３００４に通電フォーミングと呼ばれる通電処理を施すことにより電子放出部３００５を形成するのが一般的であった。すなわち、通電フォーミングとは、前記導電性薄膜３００４の両端に一定の直流電圧、もしくは、例えば１Ｖ／分程度の非常にゆっくりとしたレートで昇圧する直流電圧を印加して通電し、導電性薄膜３００４を局所的に破壊もしくは変形もしくは変質せしめ、電気的に高抵抗な状態の電子放出部３００５を形成することである。尚、局所的に破壊もしくは変形もしくは変質した導電性薄膜３００４の一部には、亀裂が発生する。前記通電フォーミング後に導電性薄膜３００４に適宜の電圧を印加した場合には、前記亀裂付近において電子放出が行われる。
【０００９】
上述の表面伝導型放出素子は、構造が単純で製造も容易であることから、大面積にわたり多数の素子を形成できる利点がある。そこで、例えば本出願人による特開昭６４−３１３３２において開示されるように、多数の素子を配列して駆動するための方法が研究されている。
【００１０】
また、表面伝導型放出素子の応用については、例えば、画像表示装置、画像記録装置などの画像形成装置や、荷電ビーム源、等が研究されている。
【００１１】
特に、画像表示装置への応用としては、例えば本出願人によるＵＳＰ５，０６６，８８３や特開平２−２５７５５１において開示されているように、表面伝導型放出素子と電子ビームの照射により発光する蛍光体とを組み合わせて用いた画像表示装置が研究されている。表面伝導型放出素子と蛍光体とを組み合わせて用いた画像表示装置は、従来の他の方式の画像表示装置よりも優れた特性が期待されている。例えば、近年普及してきた液晶表示装置と比較しても、自発光型であるためバックライトを必要としない点や、視野角が広い点が優れていると言える。
【００１２】
また、背景となる技術として、特開平７−１７６２６５号及び特開平８−２４８９２０号がある。
【００１３】
【発明が解決しようとする課題】
本願に関わる発明の課題は、より好適な電子源の製造方法の実現、もしくは画像形成装置の製造方法の実現である。
【００１４】
【課題を解決するための手段】
上記課題を解決するために本願発明は次のような構成からなる。すなわち、本願に関わる電子源の製造方法は、
電子放出素子の少なくとも一部となるべき複数の導電部材それぞれの第１の部分に該複数の導電部材が共通に接続される配線を介して電位を印加するとともに、前記複数の導電部材それぞれの第２の部分に電位を印加して、前記複数の導電部材それぞれに電圧を印加する工程を有しており、
前記導電性部材は、マトリックスを構成する複数の行配線の一つと複数の列配線の一つに接続され、前記電圧を印加する工程では、前記複数の行配線のうちの選択された行配線に印加する電位により前記第１の部分に印加される電位と、前記複数の列配線に印加する電位により前記第２の部分に印加される電位とによって、前記選択された行配線に接続される前記導電部材に電圧を印加し、
前記複数の導電部材それぞれの前記第２の部分に印加される電位は、前記複数の導電部材が共通に接続される配線における前記複数の導電部材それぞれの前記第１の部分が接続される部分毎の電位の違いによる前記複数の導電部材それぞれに印加される電圧の差を緩和するように設定され、
前記第１の部分に印加される電位は、前記第２の部分が接続される配線に流れる電流を計測することによって推定されることを特徴とする。
【００１５】
【発明の実施の形態】
以下ではより具体的な課題を説明する。
【００１６】
発明者らは、上記従来技術に記載したものをはじめとして、さまざまな材料、製法、構造の表面伝導型放出素子を試みてきた。さらに、多数の表面伝導型放出素子を配列したマルチ電子源、ならびにこのマルチ電子源を応用した画像表示装置について研究を行ってきた。
【００１７】
発明者らは、例えば図３７に示す電気的な配線方法によるマルチ電子源を試みてきた。すなわち、表面伝導型放出素子を２次元的に多数個配列し、これらの素子を図示のようにマトリクス状に配線したマルチ電子源である。
【００１８】
図中、４００１は表面伝導型放出素子を模式的に示したもの、４００２は行方向配線、４００３は列方向配線である。行方向配線４００２および列方向配線４００３は、実際には有限の電気抵抗を有するものであるが、図においては配線抵抗４００４および４００５として示されている。上述のような配線方法を、単純マトリクス配線と呼ぶ。
【００１９】
なお、図示の便宜上、６×６のマトリクスで示しているが、マトリクスの規模はむろんこれに限ったわけではなく、例えば画像表示装置用のマルチ電子源の場合には、所望の画像表示を行うのに足りるだけの素子を配列し配線するものである。
【００２０】
表面伝導型放出素子を単純マトリクス配線したマルチ電子源においては、所望の電子ビームを出力させるため、行方向配線４００２および列方向配線４００３に適宜の電気信号を印加する。例えば、マトリクスの中の任意の１行の表面伝導型放出素子を駆動するには、選択する行の行方向配線４００２には選択電位Ｖsを印加し、同時に非選択の行の行方向配線４００２には非選択電位Ｖnsを印加する。これと同期して列方向配線４００３に電子ビームを出力するための駆動電位Ｖeを印加する。この方法によれば、配線抵抗４００４および４００５による電位降下を無視すれば、選択する行の表面伝導型放出素子には、(Ｖe−Ｖs)の電圧が印加され、また非選択行の表面伝導型放出素子には(Ｖe−Ｖns)の電圧が印加される。Ｖe，Ｖs，Ｖnsを適宜の大きさの電位にすれば選択する行の表面伝導型放出素子だけから所望の強度の電子ビームが出力されるはずであり、また列方向配線の各々に異なる駆動電位Ｖeを印加すれば、選択する行の素子の各々から異なる強度の電子ビームが出力されるはずである。また、表面伝導型放出素子の応答速度は高速であるため、駆動電位Ｖeを印加する時間の長さを変えれば、電子ビームが出力される時間の長さも変えることができるはずである。
【００２１】
従って、表面伝導型放出素子を単純マトリクス配線したマルチ電子源にはいろいろな用途が考えられており、例えば画像情報に応じた電圧信号を適宜印加すれば、画像表示装置用の電子源として応用できるものと期待される。
【００２２】
一方、発明者らは表面伝導型放出素子の特性を改善するための研究を鋭意行った結果、製造工程において通電活性化処理を行うことが効果的であることを見いだした。
【００２３】
すでに述べたように、表面伝導型放出素子の電子放出部を形成する際には、導電性薄膜に電流を流して該薄膜を局所的に破壊もしくは変形もしくは変質させて亀裂を形成する処理（通電フォーミング処理）を行う。この後さらに通電活性化処理を行うことにより電子放出特性を大幅に改善することが可能である。
【００２４】
すなわち、通電活性化処理とは通電フォーミング処理により形成された電子放出部に適宜の条件で通電を行って、その近郷に炭素もしくは炭素化合物といった堆積物を堆積せしめる処理のことである。例えば、適宜の分圧の有機物が存在し、全圧が１０-4乃至１０-5［torr］の真空雰囲気中において、電圧パルスを定期的に印加することにより、電子放出部の近傍に単結晶グラファイト、多結晶グラファイト、非晶質カーボン、のいずれかか、もしくはその混合物を５００［オングストローム］以下の膜厚で堆積させる。ただし、この条件はほんの一例であって、表面伝導型放出素子の材質や形状により適宜変更されるべきであるのは言うまでもない。
【００２５】
この様な処理を行うことにより、通電フォーミング直後と比較して、同じ印加電圧における放出電流を典型的には１００倍以上増加させることが可能である。（なお、通電活性化終了後には、真空雰囲気中の有機物の分圧を低減させるのが望ましい。）
したがって、上述の多数の表面伝導型放出素子を単純マトリクス配線したマルチ電子源を製造する際においても、各素子に通電活性化処理を行うことが望ましい。
【００２６】
このように、製造工程において通電によるフォーミングにより高抵抗化処理及び通電活性化処理を行う表面伝導型放出素子を画像形成装置に応用する場合には、以下のような問題があった。製造工程における通電活性化処理の問題点について以下に説明する。
【００２７】
表面伝導型放出素子を応用した各種画像形成パネルに於いては、当然のことながら高品位・高精細な画像が望まれる。これを実現するには、例えば単純マトリクス配線された多数の表面伝導型電子放出素子を用いる。このため、行及び列の数が数百〜数千にも達する非常に多くの素子配列が必要となり、かつ各表面伝導型放出素子の素子特性が均一であることが望まれる。さらに、実際に高品位・高精細な各種画像形成パネルを作製するためには多数の表面伝導型放出素子を均一に作製する必要がある。
【００２８】
例えば、多数の表面伝導型放出素子を通電活性化処理により作製する方法として、本出願人は、行列状にマトリクス配線された表面伝導型放出素子を複数のグループに分割し、クループ単位に順次通電活性化用の電圧を印加してゆく方法を行った。即ち、図３８に示すようなＭ行Ｎ列の表面伝導型放出素子に対して、例えば１行を単位として１行ずつ順次活性化用電圧を印加した。図中ＥＹ1〜ＥＹn、ＥＸ1〜ＥＸnは配線である。
【００２９】
図３９は、例えば２行目の表面伝導型放出素子（図中、黒色で示す）に通電活性化用電圧を印加する場合を例示したもので、図示のようにＥＸ２配線には通電活性化用の電位源を接続し、他の電極にはクランドレベルすなわち０（Ｖ）を接続した。この方法によれば、原理的には２行目の表面伝導型放出素子だけに通電活性化用電圧が印加され、他の表面伝導型放出素子には電圧が印加されたり電流が回り込むことはない。実際にこの方法で通電活性化を行ったところ、表面伝導型放出素子の電子放出特性の均一性は改善された。
【００３０】
しかしながら電子放出特性のばらつきを完全になくすことは困難であり、特にマトリクスの片側にそって電子放出特性の異なる素子が分布してしまうという問題があった。具体的には活性化時に給電端から遠かった側、即ち図３９においては図中右側の表面伝導型放出素子の放出特性が劣っていた。このような素子を画像形成装置の電子源に用いた場合には画像の片側の輝度あるいは濃度が不足してしまった。
【００３１】
発明者等はこの問題点の発生原因について鋭意研究し、その発生原因を以下のように究明した。
【００３２】
上述した図３９に示す方法では、原理的には１行の表面伝導型放出素子だけに活性化電圧を印加することができるが、配線ＥＹ1〜ＥＹn、ＥＸ1〜ＥＸnの電気抵抗は実際には０でないため、電流が流れると電位降下が発生する。そこで図３９において活性化電圧を印加していき２行目の表面伝導型素子群に着目し、その配線抵抗を含めたモデルを図４０（ａ）に示す。
【００３３】
図４０（ａ）において、Ｆ1〜ＦNは表面伝導型放出素子、ｒ1〜ｒNは行配線ＥＸ2における素子間の配線抵抗、ｒyは各配線ＥＹ1〜ＥＹNの給電端から表面伝導型放出素子までの配線抵抗である。一般に行配線ＥＸ2は一定の線幅、厚さ、材料で形成されるように設計されるため、製造上のばらつきを除けばｒ1〜ｒNは等しいと考えてよい。また各配線ＥＹ1〜ＥＹNは一般にどれも等しく設計されるため各配線のｒyは等しいと考えてよい。
【００３４】
図４０（ａ）に示すモデルを流れる電流の説明を図４０（ｂ）により行う。図４０（ｂ）において、活性化用電位源から供給される電流をＩ、各表面伝導型放出素子Ｆ1〜ＦNに流れる電流をそれぞれｉ1〜ｉNとすると、電流Ｉは素子Ｆkを流れる素子電流ｉkの和、すなわち、
Ｉ＝Σ｛k＝１〜Ｎ｝ｉk
なる関係がある。
【００３５】
また、行方向の各部の配線抵抗ｒ1〜ｒＮに流れる電流をそれぞれｉr1〜ｉrNとした時、
ｉrp＝Ｉ−Σ｛ｋ＝０〜ｐ−１｝ｉk（但しｉ０＝０、ｐは１〜Ｎの整数）なる関係がある。
【００３６】
即ち、ｒ1を流れる電流ｉr1は全表面伝導型放出素子に流れる電流の和に等しく、ｒ2を流れる電流ｉr2は全表面伝導型放出素子に流れる電流の和から表面伝導型放出素子Ｆ1に流れる電流ｉ1を差し引いたものと等しい。また、ｒNを流れる電流ｉrNは表面伝導型放出素子ＦNに流れる電流ｉNと一致する。従って、行方向配線に関しては電源に近い側程、大きな電流が流れることがわかる。
【００３７】
また、通電活性化処理を行う場合、通電開始から時間の経過時間の経過に従って素子電流、電子放出電流の変化が観測されるが、これを図４１により説明する。図４１は、マトリクス配線された表面伝導型放出素子群の一つの素子に通電活性化処理を行う際の活性化特性を図にしたものである。図に示すように通電活性化処理を行うと表面伝導型放出素子を流れる素子電流（図中Ｉf）、電子放出電流（図中Ｉe）が通電に従って増加し、やがて飽和する。即ち通電活性化処理の進行とともに表面伝導型放出素子を流れる電流は増加し、通電活性化処理の終了時に最も大きな電流が表面伝導型放出素子を流れることになる。
【００３８】
従って、図４０，図４１から、１行を単位として１行ずつ順次活性化用電圧を印加した場合、通電活性化の進行に従い、配線抵抗ｒ1〜ｒNで各素子を流れる素子電流Ｉfに応じて電位降下が発生し、特に通電活性化処理の終了時に最も大きな電位降下が発生することが分かる。この時同じ行上に並んだ表面伝導型放出素子にかかる電圧分布は、図４２に示すようになる。図４２において、横軸は各表面伝導型放出素子の番号を、縦軸は各表面伝導型放出素子にかかる電圧を示す。なお、縦軸のＥａｃは活性化用電位源の出力電位である。このように１行を単位として通電活性化処理を行うと活性化終了時に各素子に印加される電圧に大きな分布が生じることになる。このため、マトリクスの片側にそって電子放出特性の異なる素子が分布してしまう。特に活性化時に給電端から遠かった素子は十分な活性化電圧が印加されないため、図４１に示す理想的な活性化が行われず、表面伝導型放出素子の放出特性が劣っていた。これによりマトリクス配線された素子を画像形成装置の電子源に用いた場合には画像の片側の輝度あるいは濃度が不足してしまう現象が発現してしまった。
【００３９】
なおこれまで、単純マトリクス配線された表面伝導型放出素子基板の片側からの通電活性化処理の場合について説明を行ったが、両側からの電極取り出しの場合にも同様の問題が生じる。図４３Ａに両側からの電極取り出した場合の通電回路の結線図を、図４３Ｂにその時の素子印加電圧分布を示す。図から明らかなように、両側電極からの通電処理の場合は、片側からの通電処理で説明したのと同じ理由で中央部の表面伝導型放出素子の特性が悪くなる現象が発現した。
【００４０】
以下に述べる実施例では、上述した課題を解決するために、表面伝導型放出素子を単純マトリクス配線した電子源が均一な電子放出特性を得られるような製造方法及び装置とそれによって製造された電子源とを説明している。
【００４１】
ここで、本願に関わる発明について説明する。
【００４２】
本願に関わる電子源の製造方法の発明の一つは、
電子放出素子の少なくとも一部となるべき複数の導電部材それぞれの第１の部分に該複数の導電部材が共通に接続される配線を介して電位を印加するとともに、前記複数の導電部材それぞれの第２の部分に電位を印加して、前記複数の導電部材それぞれに電圧を印加する工程を有しており、前記複数の導電部材それぞれの前記第２の部分に印加される電位は、前記複数の導電部材が共通に接続される配線における前記複数の導電部材それぞれの前記第１の部分が接続される部分毎の電位の違いによる前記複数の導電部材それぞれに印加される電圧の差を緩和するように設定されることを特徴とする。
【００４３】
ここで、導電部材の第１の部分の電位と第２の部分の電位との電位差に相当する電圧が導電部材には印加される。例えば前記配線上の各部分で電位が異なる場合、前記複数の導電部材それぞれの第２の部分の電位を同じにすると、各導電部材の第１の部分と第２の部分の間にかかる電圧が異なってしまう。そこで、上記発明によると、第２の部分の電位を、該電圧の差を緩和するように設定することにより、各導電部材の第１の部分と第２の部分との間にかかる電圧を近づけることが出来る。
【００４４】
ここで、第１の部分と第２の部分の間に実質的に電圧を印加するためには、第１の部分と第２の部分とにに印加される電位は異なっていればよい。いずれか一方の電位がグランドであってもよい。
【００４５】
また、上記電圧の印加を受ける、前記電子放出素子の少なくとも一部となるべき導電部材としては、例えば表面伝導型放出素子のフォーミング工程を経た導電部材を好適に用いうる。
【００４６】
また、前記導電部材としては、導電膜を用いることができる。また、前述の電圧を印加する工程を受ける導電部材の形態としては、前記第１の部分と第２の部分に高抵抗部、例えば第１の部分と第２の部分の間に設けられた間隔（ギャップ）を有する形態が挙げられる。前述の電圧を印加する工程は、特には、前記間隔部もしくはその近傍に堆積物を堆積させる工程に適用することが出来る。上記電圧を印加する工程は、後述する実施例の如く、導電部材に流れる電流が大きくなってくる、もしくは導電部材が接続される配線に流れる電流が大きくなってくる工程である場合に好適である。
【００４７】
また、この電子源がマトリックスを構成する複数の行配線と複数の列配線を有している場合は、一つの行配線にそれぞれの第１の部分が接続される複数の前記導電部材に対して、該行配線に与えられる電位と、各導電部材の第２の部分が接続される各列配線に与えられる電位とによって、前述の電圧印加工程を行えばよい。
【００４８】
また、前記第１の部分に印加される電位の変化に応じて前記第２の部分に印加される電位を変化させる様にしてもよい。特に前記導電部材の第１の部分と第２の部分の間での抵抗値が、電圧印加にしたがって変化する場合は、前記配線における電位降下の程度も変化し、それに伴い、第１の部分の電位が変化するので、それに応じて第２の部分に印加する電位を制御することが望ましい。
【００４９】
ここで、前記第１の部分に印加される電位は必ずしも実測される必要はない。例えば、導電部材に流れる電流を測定することによって、推定することができる。該測定した電流にしたがって、第２の電位が自動的に設定される回路を用いてもよい。
【００５０】
また、前記第１の部分に印加される電位、もしくは前記第２の部分に印加される電位、もしくは前記第１の部分に印加される電位と前記第２の部分に印加される電位の両方は、パルス状に印加されるとよい。
【００５１】
また特に、前記複数の導電部材が共通に接続される配線に印加する電位と、前記第２の部分それぞれに印加する電位とは、それぞれパルス状に印加される物であり、前記複数の導電部材が共通に接続される配線に印加されるパルス状の電位は、前記第２の部分それぞれに印加されるパルス状の電位よりも遅れて印加されるようにすると好適である。
【００５２】
また、前記導電性部材は、マトリックスを構成する複数の行配線の一つと複数の列配線の一つに接続される物であり、前記電圧を印加する工程は、前記複数の行配線のうちの選択された行配線に印加する電位により前記第１の部分に印加される電位と、前記複数の列配線に印加する電位により前記第２の部分に印加される電位とによって、前記選択された行配線に接続される前記導電部材に電圧を印加する工程であるとよい。
【００５３】
特に、前記電圧を印加する工程において、前記複数の行配線のうちの選択されていない行配線である非選択行配線には、前記列配線に印加される電位との電位差により前記非選択行配線に流れる電流を抑制する電位を与えるとよい。
【００５４】
また、前記非選択行配線に印加される電位、もしくは前記列配線に印加される電位、もしくは前記非選択行配線に印加される電位と前記列配線に印加される電位の両方は、前記非選択行配線の電位が、前記複数の列配線に印加される電位の最大値と最小値の間の電位となるように設定するとよい。例えば、最大値と最小値の中間値程度が好ましい。
【００５５】
また、前記非選択行配線に印加される電位、もしくは前記列配線に印加される電位、もしくは前記非選択行配線に印加される電位と前記列配線に印加される電位の両方は、前記複数の列配線に印加される電位の最大値と最小値の間にグランド電位が存在するように設定されるとよい。
【００５６】
また、前記選択される行配線を順次切替えて、前記電圧を印加する工程を行うとよく、特には、ある行配線を選択して、該選択された行配線に接続される前記導電部材に、前記電圧を時間間隔を空けて印加することによって、前記電圧を印加する工程を行い、前記時間間隔の間に、他の行配線を選択して、該他の行配線に接続される前記導電部材に、前記電圧を印加する工程を行うようにすると好適である。
【００５７】
また本願は、画像形成装置の製造方法として、電子源と、該電子源から照射される電子によって画像を形成する画像形成部材とを有する画像形成装置の製造方法であって、前述の電子源の製造方法によって電子源を製造する工程と、該電子源と前記画像形成部材とを組み合わせる工程とを有することを特徴とする発明を含んでいる。
【００５８】
また本願は、電子源の製造装置の発明として、
電子放出素子の少なくとも一部となるべき複数の導電部材それぞれの第１の部分に該複数の導電部材が共通に接続される配線を介して電位を印加する第１の回路と、前記複数の導電部材それぞれの第２の部分に電位を印加する第２の回路とを有しており、前記第２の回路は、前記複数の導電部材それぞれの前記第２の部分に印加される電位を、前記複数の導電部材が共通に接続される配線における前記複数の導電部材それぞれの前記第１の部分が接続される部分毎の電位の違いによる前記複数の導電部材それぞれに印加される電圧の差を緩和するように設定するものであることを特徴とする電子源の製造装置の発明を含んでいる。
【００５９】
ここで、前記導電部材に流れる電流をモニタする電流モニタ回路を有すると好適である。
【００６０】
ここで、前記第２の回路は、前記導電部材に流れる電流に基づいて、前記電位を設定するものであるとよい。
【００６１】
また、前記第２の回路は、前記第２の部分に電位を印加している時間に応じて、前記第２の部分に印加する電位を制御するものであるとよい。
【００６２】
また、前記第２の回路は、前記第２の部分に印加する電位を設定するために参照する記憶手段を有するものであってもよい。
【００６３】
ここで、前記第２の回路は、前記複数の導電部材が共通に接続される配線における前記複数の導電部材それぞれの前記第１の部分が接続される部分毎の電位の違いと同等の電位の違いを生じることができる回路を含む構成を取り得る。そのような構成は、例えば、前記配線と略等しい抵抗を有する等価配線抵抗アレイの各点から、各導電部材に流れる電流をシンクもしくは供給することによって実現することができる。各導電部材に流れる電流としては、前記配線に流れる電流をモニタし、該配線に接続されるどうで部材の数で該モニタされる電流を割って求めたり、前記第２の部分が接続される各配線に流れる電流をモニタして求めたり、予め測定しておいたデータに従って求めたりすることができる。この構成によって求められた電位分布とオフセット電位とを重ね合わせて前記第２の部分それぞれに印加する電位とすることができる。
【００６４】
また、前記第１の回路は、前記配線の両側から電位を印加するものであると、電位降下の程度を抑制することができる。
【００６５】
すなわち、本願は以下の発明も含んでいる。
【００６６】
複数の行配線と、前記複数の行配線と共にマトリクスを構成する複数の列配線と、それぞれが前記行配線のひとつと列配線のひとつとに接続される複数の導電部材を有しているマトリクス装置における前記導電部材への電圧印加装置であって、
前記複数の行配線のうちの選択された行配線に所定の電位を供給する第１の回路と、
前記複数の列配線のそれぞれに所定の電位を供給する第２の回路を有しており、
前記第２の回路は、前記行配線と略等しい抵抗を有する等価配線抵抗アレイと、該等価配線抵抗アレイにおける所定の点において前記導電部材に流れる電流をシンクもしくは供給する制御電圧とを有する電位分布発生回路とを有していることを特徴とする電圧印加回路。
【００６７】
ここで、前記第２の回路は、電位分布発生回路で発生した電位分布とオフセット電位とを重ね合わせる回路を有しているとよい。該回路としては具体的にはバッファアンプを用いることができる。
【００６８】
ここでいう導電部材とは、様々な構成を取り得る。例えば、一対の電極を有しており、該電極間に異なる電位が印加されると電流が流れるものであってもよい。
【００６９】
また、本願は、電子源の製造方法として以下の発明を含む。以下の発明は、以上述べた発明と組み合わせて用いることができる。
【００７０】
複数の電子放出素子を有する電子源の製造力法であって、
互いに交叉する方向に概略沿って配置される行配線の複数と列配線の複数とからなるマトリックス配線を用いて、前記複数の行配線のうちの一部かつ複数の同時に選択された行配線に接続されている前記電子放出素子の少なくとも一部となるべき複数の導電部材に電圧を印加する工程、を有しており、
該電圧を印加する工程は、前記複数の導電部材の第１の部分に、前記選択された行配線を介して電位を印加するとともに、前記複数の導電部材の第２の部分に前記複数の列配線を介して電位を印加して、行配線と列配線を介して印加される電位差による電圧を印加するものであり、前記複数の導電部材それぞれの前記第２の部分に印加される電位は、前記行配線における前記複数の導電部材それぞれの前記第１の部分が接続される部分毎の電位の違いによる前記複数の導電部材それぞれに印加される電圧の差を緩和するように設定されることを特徴とする電子源の製造方法。
【００７１】
ここで、前記電圧を印加する工程は、前記複数の行配線全てが少なくとも一回は前記選択された行配線となる状態を経験するまで複数回行うとよい。
【００７２】
また、前記電圧を印加する工程において前記同時に選択される行配線を決定する工程を有するとよい。
【００７３】
また、前記決定する工程においては、選択された時に流れる電流が所定値になる行配線は、選択対象から除外される様にするとよい。
【００７４】
また、前記同時に選択される行配線は、互いに隣接しない行配線であるとよい。
【００７５】
また、前記同時に選択される行配線は、選択された時に流れる電流値が略等しい行配線であるとよい。
【００７６】
また、前記同時に選択される行配線は、選択された時に前記列配線から印加する補償電位が略等しい行配線であるとよい。
【００７７】
また、前記同時に選択される行配線の数を変更して、前記電圧を印加する工程を複数回行うようにしてもよい。
【００７８】
また、前記同時に選択される行配線の数は、前記電圧を印加する工程において電子源に投入される電力に基づいて決定されるようにしてもよい。
【００７９】
また、前記同時に選択される行配線は、同時に選択された複数の行配線のそれぞれと共通の列配線とに接続される複数の前記導電部材それぞれの前記第２の部分に印加される電位の差が所定値以内になるように決定されるようにしてもよい。
【００８０】
また、前記電圧を印加する工程において前記列配線に印加される電位は、同時に選択された複数の行配線のそれぞれと共通の列配線とに接続される複数の前記導電部材それぞれの前記第２の部分に印加される電位の差が所定値以内になるように決定されるようにしてもよい。
【００８１】
また、前記列配線を介して印加される電位は、前記選択される行配線に流れる電流値に基づいて決定されるようにしてもよい。
【００８２】
また、前記列配線を介して印加される電位は、前記同時に選択される行配線それぞれに流れる電流の平均値に基づいて決定されるようにしてもよい。
【００８３】
また、前記同時に選択される行配線それぞれに流れる電流値を、前記平均値を求めるのに使用するか否かを判別する工程を有するようにしてもよい。
【００８４】
また、前記同時に選択される行配線それぞれに流れる電流値のうちの最大値と所定の値との差に基づいて前記判別を行うようにしたり、前記同時に選択される行配線それぞれに流れる電流値のうちの最小値と所定の値との差に基づいて前記判別を行うようにしてもよい。
【００８５】
また、前記電圧を印加する工程において、前記導電部材に印加される前記電圧は、所定値以上の電圧になるように制御されているとよい。
【００８６】
また、前記電圧を印加する工程において、前記導電部材に印加される前記電圧が、所定値以上の電圧になるように、前記列配線を介して印加される電位が制御されているとよい。
【００８７】
また、前記複数の行配線のうち、前記選択の対象としない行配線を判別する工程を有するようにしてもよい。
【００８８】
また、前記選択の対象としない行配線は、異常が発生した行配線であったりする。
【００８９】
また、前記選択の対象としない行配線は、流れる電流値が所定の範囲から外れる行配線であったりする。
【００９０】
また、前記選択の対象としない行配線は、流れる電流値の変化率が所定の範囲から外れる行配線であったりする。
【００９１】
また、前記選択の対象から外された行配線に接続される前記電子放出素子の少なくとも一部となるべき導電部材へ電圧を印加する更なる電圧印加工程を有するとよい。
【００９２】
また、前記更なる電圧印加工程においては、前記選択の対象からはずされた行配線を選択して所定の電位を印加し、該所定の電位が印加される行配線に接続される前記導電部材の前記第２の部分に、前記複数の列配線を介して前記所定の電位が与えられる行配線により前記第１の部分に与えられる電位と異なる電位を印加することによって、電圧を印加するとよい。
【００９３】
また、前記更なる電圧印加工程においては、前記選択の対象から外された行配線を選択して所定の電位を印加し、該所定の電位が印加される行配線に接続される前記導電部材の前記第２の部分に、前記複数の列配線を介して前記所定の電位が与えられる行配線により前記第１の部分に与えられる電位と異なる電位を印加することによって、電圧を印加するものであり、前記複数の導電部材それぞれの前記第２の部分に印加される電位は、前記行配線における前記複数の導電部材それぞれの前記第１の部分が接続される部分毎の電位の違いによる前記複数の導電部材それぞれに印加される電圧の差を緩和するように設定されるとよい。
【００９４】
また、前記電圧を印加する工程において前記同時に選択する行配線を決定する工程を有しており、該決定する工程は、前記複数の行配線それぞれの配線抵抗を測定して、該抵抗値に基づいて前記同時に選択する行配線を決定するものであるとよい。
【００９５】
また、前記導電部材を配置する工程を有しており、前記決定する工程は、前記導電部材を配置する前に行うようにしてもよい。
【００９６】
また、前記導電部材に電子放出部となるギャップ部を形成する工程を有しており、前記決定する工程は、前記ギャップ部を形成する前に行うようにしてもよく、また、前記決定する工程は、前記導電部材を形成した後、前記ギャップ部を形成する前に行うようにしてもよい。
【００９７】
また、前記電圧を印加する工程において前記同時に選択する行配線を決定する工程を有しており、該決定する工程は、前記電子源の構造に基づいて前記同時に選択する行配線を決定するとよい。
【００９８】
また、前記電圧を印加する工程において前記同時に選択する行配線を決定する工程を有しており、該決定する工程は、前記複数の行配線それぞれに接続される引き出し配線での電位降下に基づいて前記同時に選択する行配線を決定するものであると良く、特には、電位降下の状態の近い行配線を同時に速択するようにするとよい。
【００９９】
また、前記電圧を印加する工程において前記同時に選択する行配線を決定する工程を有しており、該決定する工程は、前記各導電部材の位置における雰囲気に基づいて前記同時に選択する行配線を決定するとよく、特には接続される導電部材の位置における雰囲気の分布が近い行配線が同時に選択されるようにするとよい。
【０１００】
また、前記決定する工程は、前記各導電部材の位置における雰囲気圧力に基づいて前記同時に選択する行配線を決定するとよく、特には、接続される導電部材の位置における雰囲気分圧が近い行配線が同時に選択されるようにするとよい。既に述べたように、この発明は、電子放出部への堆積物の堆積工程に好適に用いることが出来、該堆積物の材料となる物質の分圧に基づいて決定すると好適である。
【０１０１】
また本願は、電子源の製造装置として以下の発明を含んでいる。
【０１０２】
複数の電子放出素子を有する電子源の製造装置であって、
互いに交叉する方向に概略沿って配置される行配線の複数と列配線の複数とからなるマトリックス配線を用いて、前記複数の行配線のうちの一部かつ複数の同時に選択された行配線に接続されている前記電子放出素子の少なくとも一部となるべき複数の導電部材に電圧を印加する装置を有しており、
該電圧を印加する装置は、前記複数の導電部材の第１の部分に、前記選択された行配線を介して電位を印加する手段；
前記複数の導電部材の第２の部分に前記複数の列配線を介して電位を印加する手段；
ここで、前記複数の導電部材それぞれの前記第２の部分に印加される電位は、前記行配線における前記複数の導電部材それぞれの前記第１の部分が接続される部分毎の電位の違いによる前記複数の導電部材それぞれに印加される電圧の差を緩和するように設定されることを特徴とする電子源の製造装置。
【０１０３】
以下ではより具体的な例を挙げて説明する。
【０１０４】
［実施の形態１］
図１により本発明の一実施の形態である表面伝導型放出素子の通電活性化装置について説明する。その前に、まず本発明が適用される表示パネルの構成と製造法について、具体的な例を示して説明する。
【０１０５】
（表示パネルの構成と製造法）
図２２は、図１に示した本実施の形態に用いる表示パネル１０１の斜視図であり、内部構造を示すためにパネルの１部を切り欠いて示している。
【０１０６】
図中、１００５はリアプレート、１００６は側壁、１００７はフェースプレートであり、１００５〜１００７により表示パネルの内部を真空に維持するための気密容器を形成している。気密容器を組み立てるにあたっては、各部材の接合部に十分な強度と気密性を保持させるため封着する必要があるが、例えばフリットガラスを接合部に塗布し、大気中あるいは窒素雰囲気中で、４００〜５００℃で１０分以上焼成することにより封着を達成した。気密容器内部を真空に排気する方法については後述する。
【０１０７】
リアプレート１００５には、基板１００１が固定されているが、該基板上には冷陰極素子１００２がｎ×ｍ個形成されている（ｎ，ｍは２以上の正の整数であり、目的とする表示画素数に応じて適宜設定される。例えば、高品位テレビジョンの表示を目的とした表示装置においては、ｎ＝３０００，ｍ＝１０００以上の数を設定することが望ましい。本実施の形態においては、ｎ＝３０７２，ｍ＝１０２４とした）。これらｎ×ｍ個の冷陰極素子は、ｍ本の行方向配線１００３とｎ本の列方向配線１００４により単純マトリクス配線されている。前記１００１〜１００４によって構成される部分をマルチ電子源と呼ぶ。なお、マルチ電子源の製造方法や構造については、後で詳しく述べる。
【０１０８】
本実施の形態においては、気密容器のリアプレート１００５にマルチ電子源の基板１００１を固定する構成としたが、マルチ電子源の基板１００１が十分な強度を有するものである場合には、気密容器のリアプレートとしてマルチ電子源の基板１００１自体を用いてもよい。
【０１０９】
また、フェースプレート１００７の下面には、蛍光膜１００８が形成されている。本実施の形態はカラー表示装置であるため、蛍光膜１００８の部分にはＣＲＴの分野で用いられる赤、緑、青、の３原色の蛍光体が塗り分けられている。各色の蛍光体は、例えば図２３（ａ）に示すようにストライプ状に塗り分けられ、蛍光体のストライプの間には黒色の導電体１０１０が設けてある。黒色の導電体１０１０を設ける目的は、電子ビームの照射位置に多少のずれがあっても表示色にずれが生じないようにするためや、外光の反射を防止して表示コントラストの低下を防ぐため、電子ビームによる蛍光膜のチャージアップを防止するためなどである。黒色の導電体１０１０には、黒鉛を主成分として用いたが、上記の目的に適するものであればこれ以外の材料を用いても良い。
【０１１０】
また、３原色の蛍光体の塗り分け方は前記図２３（ａ）に示したストライプ状の配列に限られるものではなく、例えば図２３（ｂ）に示すようなデルタ状配列や、それ以外の配列であってもよい。
【０１１１】
尚、モノクロームの表示パネルを作成する場合には、単色の蛍光体材料を蛍光膜１００８に用いればよく、また黒色導電材料は必ずしも用いなくともよい。
【０１１２】
また、蛍光膜１００８のリアプレート側の面には、ＣＲＴの分野では公知のメタルバック１００９を設けてある。メタルバック１００９を設けた目的は、蛍光膜１００８が発する光の一部を鏡面反射して光利用率を向上させるためや、負イオンの衝突から蛍光膜１００８を保護する事や、電子ビーム加速電圧を印加するための電極として作用させるためや、蛍光膜１００８を励起した電子の導電路として作用させるためなどである。メタルバック１００９は、蛍光膜１００８をフェースプレート基板１００７上に形成した後、蛍光膜表面を平滑化処理し、その上にＡｌを真空蒸着する方法により形成した。なお、蛍光膜１００８に低電圧用の蛍光体材料を用いた場合には、メタルバック１００９は用いない。
【０１１３】
また、本実施の形態では用いなかったが、加速電圧の印加用や蛍光膜の導電性向上を目的として、フェースプレート基板１００７と蛍光膜１００８との間に、例えばＩＴＯを材料とする透明電極を設けてもよい。
【０１１４】
また、Ｄx1〜ＤxmおよびＤy1〜ＤynおよびＨｖは、当該表示パネルと不図示の電気回路とを電気的に接続するために設けた気密構造の電気接続用端子である。Ｄx1〜Ｄxmはマルチ電子源の行方向配線１００３と、Ｄy1〜Ｄynはマルチ電子源の列方向配線１００４と、Ｈｖはフェースプレートのメタルバック１００９と電気的に接続している。
【０１１５】
また、気密容器内部を真空に排気するには、気密容器を組み立てた後、不図示の排気管と真空ポンプとを接続し、気密容器内を１０-7［torr］程度の真空度まで排気する。その後、排気管を封止するが、気密容器内の真空度を維持するために、封止の直前あるいは封止後に気密容器内の所定の位置にゲッター膜（不図示）を形成する。ゲッター膜とは、例えばＢａを主成分とするゲッター材料をヒータもしくは高周波加熱により加熱し蒸着して形成した膜であり、該ゲッター膜の吸着作用により気密容器内は１×１０-5乃至１×１０-7［torr］の真空度に維持される。
【０１１６】
以上、本実施の形態の表示パネルの基本構成と製法を説明した。
【０１１７】
次に、前記実施の形態の表示パネルに用いたマルチ電子源の製造方法について説明する。本発明の画像表示装置に用いるマルチ電子源は、冷陰極素子を単純マトリクス配線した電子源であれば、冷陰極素子の材料や形状あるいは製法に制限はない。したがって、例えば表面伝導型放出素子やＦＥ型、あるいはＭＩＭ型などの冷陰極素子を用いることができる。
【０１１８】
ただし、表示画面が大きくてしかも安価な表示装置が求められる状況のもとでは、これらの冷陰極素子の中でも、表面伝導型放出素子が特に好ましい。すなわち、ＦＥ型ではエミッタコーンとゲート電極の相対位置や形状が電子放出特性を大きく左右するため、極めて高精度の製造技術を必要とするが、これは大面積化や製造コストの低減を達成するには不利な要因となる。また、ＭＩＭ型では、絶縁層と上電極の膜厚を薄くてしかも均一にする必要があるが、これも大面積化や製造コストの低減を達成するには不利な要因となる。その点、表面伝導型放出素子は、比較的製造方法が単純なため、大面積化や製造コストの低減が容易である。また、発明者らは、表面伝導型放出素子の中でも、電子放出部もしくはその周辺部を微粒子膜から形成したものがとりわけ電子放出特性に優れ、しかも製造が容易に行えることを見いだしている。したがって、高輝度で大画面の画像表示装置のマルチ電子源に用いるには、最も好適であると言える。そこで、上記実施の形態の表示パネルにおいては、電子放出部もしくはその周辺部を微粒子膜から形成した表面伝導型放出素子を用いた。そこで、まず好適な表面伝導型放出素子について基本的な構成と製法および特性を説明し、その後で多数の素子を単純マトリクス配線したマルチ電子源の構造について述べる。
【０１１９】
（表面伝導型放出素子の好適な素子構成と製法）
電子放出部もしくはその周辺部を微粒子膜から形成する表面伝導型放出素子の代表的な構成には、平面型と垂直型の２種類があげられる。
【０１２０】
（平面型の表面伝導型放出素子）
まず最初に、平面型の表面伝導型放出素子の素子構成と製法について説明する。図２４（ａ），（ｂ）は、平面型の表面伝導型放出素子の構成を説明するためのそれぞれ平面図及び断面図である。図中、１１０１は基板、１１０２と１１０３は素子電極、１１０４は導電性薄膜、１１０５は通電フォーミング処理により形成した電子放出部、１１１３は通電活性化処理により形成した薄膜である。
【０１２１】
基板１１０１としては、例えば、石英ガラスや青板ガラスをはじめとする各種ガラス基板や、アルミナをはじめとする各種セラミクス基板、あるいは上述の各種基板上に例えばＳｉＯ2を材料とする絶縁層を積層した基板、などを用いることができる。
【０１２２】
また、基板１１０１上に基板面と平行に対向して設けられた素子電極１１０２と１１０３は、導電性を有する材料によって形成されている。例えば、Ｎｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，Ａｇ等をはじめとする金属、或はこれらの金属の合金、或はＩｎ2Ｏ3−ＳｎＯ2をはじめとする金属酸化物、ポリシリコンなどの半導体、などの中から適宜材料を選択して用いればよい。電極を形成するには、例えば真空蒸着などの製膜技術とフォトリソグラフィー、エッチングなどのパターニング技術を組み合わせて用いれば容易に形成できるが、それ以外の方法（例えば印刷技術）を用いて形成しても差し支えない。
【０１２３】
素子電極１１０２と１１０３の形状は、当該電子放出素子の応用目的に合わせて適宜設計される。一般的には、電極間隔Ｌは通常は数百オングストロームから数百μｍの範囲から適当な数値を選んで設計されるが、なかでも表示装置に応用するために好ましいのは数μｍより数十μｍの範囲である。また、素子電極の厚さｄについては、通常は数百オングストロームから数μｍの範囲から適当な数値が選ばれる。
【０１２４】
また、導電性薄膜１１０４の部分には、微粒子膜を用いる。ここで述べた微粒子膜とは、構成要素として多数の微粒子を含んだ膜（島状の集合体も含む）のことをさす。微粒子膜を微視的に調べれば、通常は、個々の微粒子が離間して配置された構造か、あるいは微粒子が互いに隣接した構造か、あるいは微粒子が互いに重なり合った構造が観測される。
【０１２５】
微粒子膜に用いた微粒子の粒径は、数オングストロームから数千オングストロームの範囲に含まれるものであるが、中でも好ましいのは１０オングストロームから２００オングストロームの範囲のものである。また、微粒子膜の膜厚は、以下に述べるような諸条件を考慮して適宜設定される。即ち、素子電極１１０２あるいは１１０３と電気的に良好に接続するのに必要な条件、後述する通電フォーミングを良好に行うのに必要な条件、微粒子膜自身の電気抵抗を後述する適宜の値にするために必要な条件、などである。具体的には、数オングストロームから数千オングストロームの範囲のなかで設定するが、なかでも好ましいのは１０オングストロームから５００オングストロームの間である。
【０１２６】
また、微粒子膜を形成するのに用いられうる材料としては、例えば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｂ，などをはじめとする金属や、ＰｄＯ，ＳｎＯ2，Ｉｎ2Ｏ3，ＰｂＯ，Ｓｂ2Ｏ3，などをはじめとする酸化物や、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4，などをはじめとする硼化物や、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ，などをはじめとする炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮ，などをはじめとする窒化物や、Ｓｉ，Ｇｅ，などをはじめとする半導体や、カーボンなどがあげられ、これらの中から適宜選択される。
【０１２７】
以上述べたように、導電性薄膜１１０４を微粒子膜で形成したが、そのシート抵抗値については、１０3から１０7［Ω／□］の範囲に含まれるよう設定した。
【０１２８】
なお、導電性薄膜１１０４と素子電極１１０２および１１０３とは、電気的に良好に接続されるのが望ましいため、互いの一部が重なり合うような構造をとっている。その重なり方は、図２４（ａ），（ｂ）の例においては、下から、基板、素子電極、導電性薄膜の順序で積層したが、場合によっては下から基板、導電性薄膜、素子電極、の順序で積層してもさしつかえない。
【０１２９】
また、電子放出部１１０５は、導電性薄膜１１０４の一部に形成された亀裂状の部分であり、電気的には周囲の導電性薄膜よりも高抵抗な性質を有している。亀裂は、導電性薄膜１１０４に対して、後述する通電フォーミングの処理を行うことにより形成する。亀裂内には、数オングストロームから数百オングストロームの粒径の微粒子を配置する場合がある。なお、実際の電子放出部の位置や形状を精密かつ正確に図示するのは困難なため、図２４（ａ），（ｂ）においては模式的に示した。また、薄膜１１１３は、炭素もしくは炭素化合物よりなる薄膜で、電子放出部１１０５およびその近傍を被覆している。薄膜１１１３は、通電フォーミング処理後に、後述する通電活性化の処理を行うことにより形成する。
【０１３０】
薄膜１１１３は、単結晶グラファイト、多結晶グラファイト、非晶質カーボン、のいずれかか、もしくはその混合物であり、膜厚は５００［オングストローム］以下とするが、３００［オングストローム］以下とするのが更に好ましい。
【０１３１】
なお、実際の薄膜１１１３の位置や形状を精密に図示するのは困難なため、図２４（ａ），（ｂ）においては模式的に示した。また、平面図２４（ａ）においては、薄膜１１１３の一部を除去した素子を図示した。
【０１３２】
以上、好ましい素子の基本構成を述べたが、実施の形態においては以下のような素子を用いた。即ち、基板１１０１には青板ガラスを用い、素子電極１１０２と１１０３にはＮｉ薄膜を用いた。素子電極の厚さｄは１０００［オングストローム］、電極間隔Ｌは２［μｍ］とした。
【０１３３】
微粒子膜の主要材料としてＰｄもしくはＰｄＯを用い、微粒子膜の厚さは約１００［オングストローム］、幅Ｗは１００［μｍ］とした。
【０１３４】
次に、好適な平面型の表面伝導型放出素子の製造方法について説明する。図２５（ａ）〜（ｄ）は、表面伝導型放出素子の製造工程を説明するための断面図で、各部材の表記は前記図２４（ｂ）と同一である。
【０１３５】
１）まず、図２５（ａ）に示すように、基板１１０１上に素子電極１１０２および１１０３を形成する。
【０１３６】
これら素子電極を形成するにあたっては、予め基板１１０１を洗剤、純水、有機溶剤を用いて十分に洗浄後、素子電極の材料を堆積させる。（堆積する方法としては、例えば、蒸着法やスパッタ法などの真空成膜技術を用ればよい。）その後、堆積した電極材料を、フォトリソグラフィー・エッチング技術を用いてパターニングし、（ａ）に示した一対の素子電極（１１０２と１１０３）を形成する。
【０１３７】
２）次に、図２５（ｂ）に示すように、導電性薄膜１１０４を形成する。
【０１３８】
この導電性薄膜を形成するにあたっては、まず図２５（ａ）の基板に有機金属溶液を塗布して乾燥し、加熱焼成処理して微粒子膜を成膜した後、フォトリソグラフィー・エッチングにより所定の形状にパターニングする。ここで、有機金属溶液とは、導電性薄膜に用いる微粒子の材料を主要元素とする有機金属化合物の溶液である。（具体的には、本実施の形態では主要元素としてＰｄを用いた。また、実施の形態では塗布方法として、ディッピング法を用いたが、それ以外の例えばスピンナー法やスプレー法を用いてもよい）。また、微粒子膜で作られる導電性薄膜の成膜方法としては、本実施の形態で用いた有機金属溶液の塗布による方法以外の、例えば真空蒸着法やスパッタ法、あるいは化学的気相堆積法などを用いる場合もある。
【０１３９】
３）次に、図２５（ｃ）に示すように、フォーミング用電源１１１０から素子電極１１０２と１１０３の間に適宜の電圧を印加し、通電フォーミング処理を行って、電子放出部１１０５を形成する。
【０１４０】
この通電フォーミング処理とは、導電性薄膜１１０４に通電を行って、その一部を適宜に破壊、変形、もしくは変質せしめ、電子放出を行うのに好適な構造に変化させる処理のことである。ここでは、導電性薄膜１１０４として微粒子膜を用いている。微粒子膜で作られた導電性薄膜のうち電子放出を行うのに好適な構造に変化した部分（即ち、電子放出部１１０５）においては、薄膜に適当な亀裂が形成されている。なお、電子放出部１１０５が形成される前と比較すると、形成された後は素子電極１１０２と１１０３の間で計測される電気抵抗は大幅に増加する。
【０１４１】
この通電方法をより詳しく説明するために、図２６に、フォーミング用電源１１１０から印加する適宜の電圧波形の一例を示す。微粒子膜で作られた導電性薄膜をフォーミングする場合には、パルス状の電圧が好ましく、本実施の形態の場合には同図に示したようにパルス幅Ｔ１の三角波パルスをパルス間隔Ｔ２で連続的に印加した。その際には、三角波パルスの波高値Ｖｐｆを、順次昇圧した。また、電子放出部１１０５の形成状況をモニタするためのモニタパルスＰｍを適宜の間隔で三角波パルスの間に挿入し、その際に流れる電流を電流計１１１１で計測した。
【０１４２】
本実施の形態においては、例えば１０-5［torr］程度の真空雰囲気下において、例えばパルス幅Ｔ１を１［ミリ秒］、パルス間隔Ｔ２を１０［ミリ秒］とし、波高値Ｖｐｆを１パルスごとに０．１［Ｖ］ずつ昇圧した。そして、三角波を５パルス印加するたびに１回の割りで、モニタパルスＰｍを挿入した。フォーミング処理に悪影響を及ぼすことがないように、モニタパルスの電圧Ｖｐｍは０．１［Ｖ］に設定した。そして、素子電極１１０２と１１０３の間の電気抵抗が１×１０6［Ω］になった段階、即ち、モニタパルス印加時に電流計１１１１で計測される電流が１×１０-7［Ａ］以下になった段階で、フォーミング処理に係わる通電を終了した。
【０１４３】
なお、上記の方法は、本実施の形態の表面伝導型放出素子に関する好ましい方法であり、例えば微粒子膜の材料や膜厚、あるいは素子電極間隔Ｌなど表面伝導型放出素子の設計を変更した場合には、それに応じて通電の条件を適宜変更するのが望ましい。
【０１４４】
４）次に、図２５（ｄ）に示すように、活性化用電源１１１２から素子電極１１０２と１１０３の間に適宜の電圧を印加し、通電活性化処理を行って、電子放出特性の改善を行う。
【０１４５】
この通電活性化処理とは、前記電子放出部、特に前記通電フォーミング処理により形成された電子放出部１１０５に適宜の条件で通電を行って、その近傍に炭素もしくは炭素化合物を堆積せしめる処理のことである。図においては、炭素もしくは炭素化合物よりなる堆積物を部材１１１３として模式的に示した。なお、通電活性化処理を行うことにより、行う前と比較して、同じ印加電圧における放出電流を典型的には１００倍以上に増加させることができる。
【０１４６】
具体的には、１０-4乃至１０-5［torr］の範囲内の真空雰囲気中で、電圧パルスを定期的に印加することにより、真空雰囲気中に存在する有機化合物を起源とする炭素もしくは炭素化合物を堆積させる。堆積物１１１３は、単結晶グラファイト、多結晶グラファイト、非晶質カーボン、のいずれかか、もしくはその混合物であり、膜厚は５００［オングストローム］以下、より好ましくは３００［オングストローム］以下である。
【０１４７】
この通電方法をより詳しく説明するために、図２７（ａ）に、活性化用電源１１１２から印加する適宜の電圧波形の一例を示す。本実施の形態においては、一定電圧の矩形波を定期的に印加して通電活性化処理を行ったが、具体的には，矩形波の電圧Ｖａｃは１４［Ｖ］，パルス幅Ｔ３は１［ミリ秒］，パルス間隔Ｔ４は１０［ミリ秒］とした。なお、上述の通電条件は、本実施の形態の表面伝導型放出素子に関する好ましい条件であり、表面伝導型放出素子の設計を変更した場合には、それに応じて条件を適宜変更するのが望ましい。
【０１４８】
図２５（ｄ）に示す１１１４は該表面伝導型放出素子から放出される放出電流Ｉeを捕捉するためのアノード電極で、直流高電圧電源１１１５および電流計１１１６が接続されている（なお、基板１１０１を、表示パネルの中に組み込んでから活性化処理を行う場合には、表示パネルの蛍光面をアノード電極１１１４として用いる）。活性化用電源１１１２から電圧を印加する間、電流計１１１６で放出電流Ｉeを計測して通電活性化処理の進行状況をモニタし、活性化用電源１１１２の動作を制御する。電流計１１１６で計測された放出電流Ｉeの一例を図２７（ｂ）に示すが、活性化電源１１１２からパルス電圧を印加しはじめると、時間の経過とともに放出電流Ｉeは増加するが、やがて飽和してほとんど増加しなくなる。このように、放出電流Ｉeがほぼ飽和した時点で活性化用電源１１１２からの電圧印加を停止し、通電活性化処理を終了する。
【０１４９】
なお、上述の通電条件は、本実施の形態の表面伝導型放出素子に関する好ましい条件であり、表面伝導型放出素子の設計を変更した場合には、それに応じて条件を適宜変更するのが望ましい。
【０１５０】
以上のようにして、図２５（ｅ）に示す平面型の表面伝導型放出素子を製造した。
【０１５１】
（垂直型の表面伝導型放出素子）
次に、電子放出部もしくはその周辺を微粒子膜から形成した表面伝導型放出素子のもうひとつの代表的な構成、すなわち垂直型の表面伝導型放出素子の構成について説明する。
【０１５２】
図２８は、垂直型の基本構成を説明するための模式的な断面図であり、図中の１２０１は基板、１２０２と１２０３は素子電極、１２０６は段差形成部材、１２０４は微粒子膜を用いた導電性薄膜、１２０５は通電フォーミング処理により形成した電子放出部、１２１３は通電活性化処理により形成した薄膜である。
【０１５３】
垂直型が先に説明した平面型と異なる点は、素子電極のうちの片方（１２０２）が段差形成部材１２０６上に設けられており、導電性薄膜１２０４が段差形成部材１２０６の側面を被覆している点にある。従って、前記図２４（ａ）の平面型における素子電極間隔Ｌは、垂直型においては段差形成部材１２０６の段差高Ｌｓとして設定される。なお、基板１２０１、素子電極１２０２および１２０３、微粒子膜を用いた導電性薄膜１２０４、については、前記平面型の説明中に列挙した材料を同様に用いることが可能である。また、段差形成部材１２０６には、例えばＳｉＯ2のような電気的に絶縁性の材料を用いる。
【０１５４】
次に、垂直型の表面伝導型放出素子の製法について説明する。図２９（ａ）〜（ｄ）は、製造工程を説明するための断面図で、各部材の表記は前記図２８と同一である。
【０１５５】
１）まず、図２９（ａ）に示すように、基板１２０１上に素子電極１２０３を形成する。
【０１５６】
２）次に、図２９（ｂ）に示すように、段差形成部材を形成するための絶縁層を積層する。絶縁層は、例えばＳｉＯ2 をスパッタ法で積層すればよいが、例えば真空蒸着法や印刷法などの他の成膜方法を用いてもよい。
【０１５７】
３）次に、図２９（ｃ）に示すように、絶縁層の上に素子電極１２０２を形成する。
【０１５８】
４）次に、図２９（ｄ）に示すように、絶縁層の一部を、例えばエッチング法を用いて除去し、素子電極１２０３を露出させる。
【０１５９】
５）次に、図２９（ｅ）に示すように、微粒子膜を用いた導電性薄膜１２０４を形成する。形成するには、前記平面型の場合と同じく、例えば塗布法などの成膜技術を用いればよい。
【０１６０】
６）次に、前記平面型の場合と同じく、通電フォーミング処理を行い、電子放出部を形成する。（図２５（ｃ）を用いて説明した平面型の通電フォーミング処理と同様の処理を行えばよい）。
【０１６１】
７）次に、前記平面型の場合と同じく、通電活性化処理を行い、電子放出部近傍に炭素もしくは炭素化合物を堆積させる。（図２５（ｄ）を用いて説明した平面型の通電活性化処理と同様の処理を行えばよい）。
【０１６２】
以上のようにして、図２９（ｆ）に示す垂直型の表面伝導型放出素子を製造した。
【０１６３】
（表示装置に用いた表面伝導型放出素子の特性）
以上、平面型と垂直型の表面伝導型放出素子について素子構成と製法を説明したが、次に表示装置に用いた素子の特性について述べる。
【０１６４】
図３０に、表示装置に用いた素子の、（放出電流Ｉe）対（素子印加電圧Ｖf）特性、および（素子電流Ｉf）対（素子印加電圧Ｖf）特性の典型的な例を示す。なお、放出電流Ｉeは素子電流Ｉfに比べて著しく小さく、同一尺度で図示するのが困難であるうえ、これらの特性は素子の大きさや形状等の設計パラメータを変更することにより変化するものであるため、２本のグラフは各々任意単位で図示した。
【０１６５】
表示装置に用いた素子は、放出電流Ｉeに関して以下に述べる３つの特性を有している。
【０１６６】
第一に、ある電圧（これを閾値電圧Ｖthと呼ぶ）以上の大きさの電圧を素子に印加すると急激に放出電流Ｉeが増加するが、一方、閾値電圧Ｖth未満の電圧では放出電流Ｉeはほとんど検出されない。即ち、放出電流Ｉeに関して、明確な閾値電圧Ｖthを持った非線形素子である。
【０１６７】
第二に、放出電流Ｉeは素子に印加する電圧Ｖfに依存して変化するため、電圧Ｖfで放出電流Ｉeの大きさを制御できる。
【０１６８】
第三に、素子に印加する電圧Ｖfに対して素子から放出される電流Ｉeの応答速度が速いため、電圧Ｖfを印加する時間の長さによって素子から放出される電子の電荷量を制御できる。
【０１６９】
以上のような特性を有するため、表面伝導型放出素子を表示装置に好適に用いることができた。例えば多数の素子を表示画面の画素に対応して設けた表示装置において、第一の特性を利用すれば、表示画面を順次走査して表示を行うことが可能である。即ち、駆動中の素子には所望の発光輝度に応じて閾値電圧Ｖth以上の電圧を適宜印加し、非選択状態の素子には閾値電圧Ｖth未満の電圧を印加する。駆動する素子を順次切り替えてゆくことにより、表示画面を順次走査して表示を行うことが可能である。
【０１７０】
また、第二の特性かまたは第三の特性を利用することにより、発光輝度を制御することができるため、諧調表示を行うことが可能である。
【０１７１】
（多数素子を単純マトリクス配線したマルチ電子源の構造）
次に、上述の表面伝導型放出素子を基板上に配列して単純マトリクス配線したマルチ電子源の構造について述べる。
【０１７２】
図３１に示すのは、図２２の表示パネルに用いたマルチ電子源の平面図である。基板上には、図２４（ａ），（ｂ）で示したものと同様な表面伝導型放出素子が配列され、これらの素子は行方向配線電極１００３と列方向配線電極１００４により単純マトリクス状に配線されている。行方向配線電極１００３と列方向配線電極１００４の交差する部分には、電極間に絶縁層（不図示）が形成されており、電気的な絶縁が保たれている。
【０１７３】
図３１のＡ−Ａ’に沿った断面を、図３２に示す。
【０１７４】
なお、このような構造のマルチ電子源は、予め基板上に行方向配線電極１００３、列方向配線電極１００４、電極間絶縁層（不図示）、および表面伝導型放出素子の素子電極と導電性薄膜を形成した後、行方向配線電極１００３および列方向配線電極１００４を介して各素子に給電して通電フォーミング処理と通電活性化処理を行うことにより製造した。
【０１７５】
＜通電活性化装置の構成＞
以上、表示パネルの構造と製造法を説明した。次に、この説明でも言及した、表面伝導型放出素子の通電活性化について、図を参照して詳しく説明する。
【０１７６】
図１中、通電活性化される表面伝導型放出素子基板１０１には複数の表面伝導型放出素子がマトリックス状に配線されており、既にフォーミング処理が完了しているものとする。基板１０１は不図示の真空排気装置に接続されており、１０-4乃至１０-5［torr］程度に真空排気されている。さらに行方向配線端子Ｄx1〜Ｄxm及び列方向配線端子Ｄy1〜Ｄynを介して外部の電気回路と接続されている。活性化ラインを選択するライン選択回路１０２は、タイミング発生回路１０５の指示に従って行方向配線を選択し、その選択した行方向配線に電源１０４の選択電位を印加している。電流モニタ回路１０３は、選択した行方向配線に選択電位を印加した際、選択した行に流れる電流をモニタしている。電流モニタ回路１０３は、検出用抵抗Ｒmonと、抵抗の両端に発生する電位差を計測する計測アンプを有しており、これにより電流Ｉfを検出し、活性化電流値１０９として制御回路１０６に出力する。なお、検出用抵抗Ｒmonの抵抗値は素子電流Ｉfが流れることによる電圧降下により表面伝導型放出素子への印加電圧が影響を受けないように十分小さな値にしている。電源１０４は制御回路１０６からの指令値によって、電子源の行方向配線に印加する電位差を発生している。
【０１７７】
バッファアンプ回路１０７は、タイミング制御信号１０５からの制御クロックＨscan信号に同期したタイミングで、表面伝導型放出素子基板１０１の列方向配線の端子Ｄy1〜Ｄynを駆動する。バッファアンプの入力値、即ち端子Ｄy1〜Ｄynを駆動する電位振幅値は電位分布発生回路１０８で決定される。
【０１７８】
本実施の形態においては通電活性化の進行状況を活性化時に流れる電流量、即ち電流モニタ回路１０３の出力データである活性化電流１０９を検出することで把握している。そして、制御回路１０６は通電活性化開始の指令とともに活性化を開始し、詳細は後述するが、活性化の進行状況に応じて変化する列方向の素子の電圧分布を逐次補正する。即ち、電流モニタ回路１０３出力を用いて、各素子を流れる素子電流を見積もり、この値を電位分布発生回路１０８に設定電流値１１０として設定する。電位分布発生回路１０８は、設定電流値１１０に応じて素子の列方向に生じる電位分布を算出し、電位として発生する。算出された電位は、バッファアンプ１０７を通じて素子の列方向電極に印加される。これにより、各素子において、素子電流と配線抵抗によって生じる電圧分布が補正され、各素子に印加される電圧の差が抑制される。活性化の進行に応じて逐次電位分布発生回路１０８のデータを更新することで、活性化の終了時まで電圧分布補正が行われる。
【０１７９】
＜ライン選択回路＞
次に、図２を参照してライン選択回路１０２を説明する。
【０１８０】
同回路は、内部にｍ個のスイッチング素子（ＳＷx1〜ＳＷxm）を備えるもので，各スイッチング素子は、電源１０４の出力電位もしくは０［Ｖ］（グランドレベル）のいずれか一方を選択し、表面伝導型放出素子基板１０１の端子Ｄx1〜Ｄxmと電気的に接続するものである。各スイッチング素子は、タイミング発生回路１０５が出力する制御信号Ｖscanに基づいて動作するものだが、実際には例えばＦＥＴ、リレーのようなスイッチング素子を組み合わせる事により容易に構成する事が可能である。図２においては１行目（Ｓx1）のラインが選択され、行方向配線Ｄx1にのみ電源１０４の出力電位が印加され、他のラインはグランドに接続されて電位０［Ｖ］が与えられている。
【０１８１】
＜電位分布発生回路＞
図３は電位分布発生回路１０８の構成を示す回路図である。
【０１８２】
この回路１０８は、前述したように活性化の進行によって各素子を流れる素子電流と行方向配線抵抗（図４０のｒ1〜ｒnに相当）により発生する電圧降下を補正するために、列方向から印加すべき補償電位量を自動算出し、バッファアンプ１０７へ出力するように動作する。このような動作を行うために、電位分布発生回路１０８は、等価配線抵抗アレイ３０１と定電流回路３０２から成り立っている。
【０１８３】
等価配線抵抗アレイ３０１は単純マトリクス構成の表面伝導型放出素子基板１０１のある行配線上の配線抵抗と等価な値を有する抵抗アレイである（図４０を参照）。抵抗ｒd1〜ｒdnは行配線の各部の配線抵抗と同じ値ｒ1〜ｒnに設定される。表面伝導型放出素子基板１０１上に形成される電極の作製法に関しては後述するが、本実施の形態では一定の線幅、厚さ、材料で形成されるように設計するため、製造上のばらつきを除けばｒd1〜ｒdnは等しいと考える。そこで、等価配線抵抗アレイ３０１は、実際の抵抗値と同じ模擬抵抗をアレイ上に並べることにより構成できる。または表面伝導型放出素子基板１０１の端に１ライン分の配線を余分に形成し、これを取り出すことによって等価配線抵抗アレイ３０１を構成してもよい。
【０１８４】
定電流回路３０２は、トランジスタと抵抗Ｒにより構成され、表面伝導型放出素子基板１０１の列方向配線端子Ｄy1〜Ｄynに対応して合計ｎ個で成り立っている。それぞれの定電流回路は、（ベース入力電位−０．６＋Ｖ）／Ｒの電流量をシンクするよう動作する。なお、定電流回路３０２のトランジスタのベースは共通化され、設定電流値３０３が入力電位として印加される。従って、全ての定電流回路の電流設定値は同じになるように動作する。
【０１８５】
＜活性化処理＞
引き続き、本実施の形態の装置を用いて、表面伝導型放出素子基板１０１を活性化する手順について図１、４、５を参照して説明する。活性化は全ての素子の素子電流が目標値になるように行うが、この時の目標電流値は必要とする電子放出量などから予め求められる。本実施の形態においては、最終的に表面伝導型放出素子基板１０１上の各素子の素子電流が２ｍＡになるように電流モニタ回路１０３出力をモニタしながら、通電活性化処理を行った。
【０１８６】
以下に活性化のフローについて説明する。
【０１８７】
図１において、制御回路１０６が活性化開始の指令を受信すると、制御回路１０６は行単位で通電処理を行うためにタイミング発生回路１０５及び電源１０４を制御する。
【０１８８】
先ず、列方向配線端子Ｄy1〜Ｄynをグランド電位になる様、設定電流値１１０を設定し、行方向配線端子Ｄx1〜Ｄxmに順次活性化電位Ｅａｃをパルス状に印加する。このパルスは、例えば、パルス幅１ミリ秒、パルス高１８Ｖである。これにより表面伝導型放出素子基板１０１は行方向単位に順次パルス電位が印加され、活性化がライン単位で開始する。
【０１８９】
本実施の形態においては、行方向配線端子Ｄx1ライン上のｎ個の素子を活性化する場合について以下説明する。
【０１９０】
活性化電圧を印加している１行目の表面伝導型素子群に着目し、その配線抵抗を含めたモデルで表面伝導型放出素子群４０１を表し、この素子群を通電活性化する様子を図４で説明する。図４において、Ｆ1〜Ｆnは行方向配線端子Ｄx1ライン上の表面伝導型放出素子、ｒ1〜ｒnは行配線Ｄx1における各部の配線抵抗、Ｒyは、各配線Ｄy1〜Ｄynの給電端から表面伝導型放出素子までの配線抵抗である。ここでは行配線は一定の線幅、厚さ、材料で形成されるように設計するため、製造上のばらつきを除けばｒ1〜ｒnは等しいと考える。また各配線はどれも等しく設計するため各配線のＲyは等しいと考える。なお、通電活性化の前後で表面伝導型放出素子の等価抵抗値は変化（減少）するが、Ｒyの値に比べ各素子の等価抵抗は非常に大きく、ここではＲyはほとんど無視して考える。また、表面伝導型放出素子の等価抵抗値は、ｒ1〜ｒnに比ベて大きく設計している。
【０１９１】
表面伝導型放出素子群４０１を活性化するため、制御回路１０６はタイミング発生回路１０５を介してライン選択回路１０２を制御し、活性化電位Ｅａｃを出力する電源１０４、電流モニタ回路１０３を行方向配線端子Ｄx1に接続する。これにより端子Ｄx1は活性化電位Ｅａｃが印加される。
【０１９２】
一方、Ｄx1ライン上の素子のもう一方の電極端子であるＤy1〜Ｄyn端子はバッファアンプ１０７により駆動される。バッファアンプ１０７は、各素子Ｆ1〜ＦＮからの活性化電流ｉ1〜ｉnをシンクするように動作するが、その出力電位振幅は電位分布発生回路１０８によって決定される。
【０１９３】
電位分布回路１０８は前述したように等価配線抵抗アレイ３０１と定電流回路３０２から成り立っている。等価配線抵抗アレイ３０１の各抵抗値ｒd1〜ｒdnは、行配線Ｄx1の配線抵抗値ｒ1〜ｒnと等しく設定されている。定電流回路３０２を構成するｎ個の定電流源Ｃｌ1〜Ｃｌnは、表面伝導型放出素子群４０１の各素子Ｆ1〜Ｆnに対応し、活性化の進行に伴って素子に流れる素子電流を等価的に置き換えている。
【０１９４】
ここで、通電活性化を行う際、素子の電気特性は図４１に示すような変化をする。即ち活性化の開始時は素子電流はほとんど流れず、通電と共に素子電流が流れ飽和する。この時、行配線Ｄx1上の素子群の端子電位をモニタすると配線抵抗ｒ1〜ｒnの影響でＧy1〜Ｇyn電位は変化する。この電位変化は活性化の進行と共に大きくなり活性化の最後に最も大きくなる。例えば、活性化電流２ｍＡ／１素子、ｒ1〜ｒn＝１０ｍΩ、ｎ＝１０００の場合、給電端から最も遠いＦn素子の端子Ｇynにおいては、
ΔＶ＝(１／２)×１０００×１００１×２ｍＡＸ１０ｍΩ≒１０Ｖ
もの電位の変化が生じることになる。
【０１９５】
そこで、この電位分布と同じ電位分布を電圧分布発生回路１０８で発生させ、各素子に印加される電圧の差をキャンセルする様にバッファアンプ１０７出力Ｓy1〜Ｓynにより、Ｄy1〜Ｄyn端子を駆動する。
【０１９６】
即ち、活性化の進行に伴って各素子Ｆ1〜Ｆnに流れる電流による端子Ｇy1〜Ｇynの電位降下分布を、電位分布発生回路１０８出力Ｂy1〜Ｂynで再現する。各素子Ｆ1〜Ｆnの活性化がほぼ一様に進行すると仮定すると各素子を流れる素子電流ｉ1〜ｉnはほほ等しく、その電流値は電流モニタ回路１０３で検出される電流量Ｉを用いて、
ｉave＝ｉ1＝ｉ2＝…＝ｉn＝Ｉ／ｎ                  （１）
で現される。
【０１９７】
そこで、このｉaveを設定電流値として、電位分布発生回路１０８に設定すれば、電位分布発生回路１０８出力Ｂy1〜Ｂynには、各素子Ｆ1〜Ｆnに流れる電流による端子Ｇy1〜Ｇynの電位降下分布と同じ分布が生ずる。そこでこの電位量をバッファアンプ１０７出力Ｓy1〜ＳynによりＤy1〜Ｄyn端子に印加すれば、各素子Ｆ1〜Ｆnの端子間に印加される電圧は素子番号、活性化の進行によらずに一定にすることができる。
【０１９８】
図５（ａ），（ｂ）は、活性化の開始と終了時に素子Ｆ1〜Ｆnの両端に印加される電位分布を示したものである。図５（ａ）は活性化開始直後の電位分布を示している。横軸は素子番号Ｆ1〜Ｆnであり、素子の位置を示している。縦軸は素子両端の端子電位を示している。活性化の開始直後は前述したように各素子を流れる電流は小さい。従って電源１０４から印加する活性化電位Ｅａｃ＝１８Ｖが各素子の端子Ｇy1からＧynに印加される。また活性化電流がほとんど流れていないので電位分布発生回路１０８の設定電流値もほぼ０となり、電位分布発生回路１０８出力Ｂy1〜Ｂyn及びバッファ１０７出力Ｓy1〜Ｓynもほぼ０Ｖになる。これにより各素子には一定の印加電圧〜１８Ｖが印加され、活性化が進行する。
【０１９９】
また図５（ｂ）は活性化終了時の電位分布を示している。活性化の開始終了時は前述したように各素子を流れる電流はほぼ２ｍＡになっている。従って電源１０４から印加する活性化電位Ｅａｃ＝１８Ｖが各素子の端子Ｇy1〜Ｇynに印加される際に配線抵抗による電位降下の影響で低下する。この時、電位分布発生回路１０８の設定電流値を２ｍＡとすれば電位分布発生回路１０８出力Ｂy1〜Ｂyn及びバッファ１０７出力Ｓy1〜Ｓynの分布はＧy1〜Ｇynの分布と同じになる。これにより各素子には一定の印加電圧〜１８Ｖが印加されて活性化が行われる。
【０２００】
即ち、活性化の進行に伴って素子電流が増加すると配線抵抗の影響で素子に印加される電位の分布が常に変化する。このとき、制御回路１０６は、活性化の進行に応じて、電流モニタ回路１０３で検出される電流値から上式（１）に従って素子電流値を得て、その値に相当する電流値を電位分布発生回路１０８の設定電流値として設定する。こうして、電位分布発生回路１０８出力Ｂy1〜Ｂynを逐次更新することで活性化の開始から終了まで全ての素子が一定の電圧で活性化される。そして各素子の素子電流が２ｍＡに達したところで活性化を終了する。
【０２０１】
本実施の形態で説明した電位分布発生回路１０８は、設定電流の更新時に出力Ｂy1〜Ｂynの応答が非常に速いため、電源１０４からのパルス電圧印加毎に分布を更新することも可能である。
【０２０２】
図１５は、１ライン毎に活性化を完了させ、ラインを進めていく手順で活性化を行なう場合の、制御回路１０６による制御手順の一例である。図１５は、１ラインについての手順を示している。通常は基板１０１は複数ラインを有するため、ライン数分繰り返してこの制御手順が行われる。
【０２０３】
図１５において、まず、電流モニタからの入力値より、平均素子電流ｉaveを算出する（ステップＳ３４０１）。活性化前の状態では、図５（ａ）に示したように、素子電流は非常に小さい値であるため、最初のパルスについては、ｉave≒０として始めても良いし、あるいは実験的に求めた初期値を用いても良い。次に、得られた素子電流値に応じて設定電流値１１０を更新する（ステップＳ３４０２）。この状態で活性化電位を選択されたラインに印加する（ステップＳ３４０３）。所定の活性化手順を選択ラインについて終えたなら、このラインについては活性化を終了する（ステップＳ３４０４−ＹＥＳ）。次のラインがあるなら、ライン切換信号を出力して次のラインを選択する。一方、選択ラインの活性化が終了していないなら、ステップＳ３４０１に戻って、ステップＳ３４０３で印加した活性化電位に対する活性化電流値を電流モニタ１０３から読み取り、設定電流値を更新して次のパルスを選択ラインに印加する。これを、活性化が終了するまで繰り返す。
【０２０４】
以上の説明においては、行配線Ｄx1上の素子の活性化の説明を行ったが、他のライン上の素子を活性化する際も全く同様に連用できる。このようにして全ての表面伝導型放出素子基板１０１の活性化を終了する。
【０２０５】
また、活性化の際、あるライン上の素子の活性化が完全に終了後、ライン選択回路１０２を切り替えて他の活性化ラインの活性化を行う方法だけでなく、活性化ラインを順次切り替えながら複数同時進行で通電活性化を行ってもよい。この場合は、ライン毎に活性化進行のばらつきがある可能性があるため、ラインごとの平均素子電流を逐次メモリ等にストアし、ラインを切替え時にメモリにストアされた平均素子電流を用いて電位分布発生回路１０８出力を高速に更新しながら活性化を行うことで均一な活性化が実現される。図１５では、１ラインごとに活性化を完了させているが、ラインを順次切換えながら複数ラインで平行に活性化を進める場合には、ステップＳ３４０３とステップＳ３４０４との間でライン切換信号を出力する必要がある。
【０２０６】
また表面伝導型放出素子基板１０１の活性化を速く終了させるため、複数のラインを同時に駆動してもよい。この場合、電流モニタ回路１０３は複数ライン分の素子電流の総和が検出されるため、電位分布発生回路１０８に与える設定電流値の見積もりに考慮が必要となる。
【０２０７】
また本実施の形態においては、電源１０４出力を正として、端子Ｄx1から端子Ｄy1〜Ｄynに電流を流す方向で活性化を行ったが、これとは極性を逆にして端子Ｄy1〜Ｄynから端子Ｄx1側に電流を流すように活性化を行ってもよい。この場合は、電位分布も逆になるため、バッファアンプ１０７を（−１）倍の反転バッファアンプとして、電流をソースするように設定することで全く同様の効果が得られる。
【０２０８】
以上説明したように本実施の形態の通電活性化装置によれば、全ての素子の電子放出特性が均一化される。これにより、この電子源基板を用いて輝度または濃度のばらつきが少ない方品位な画像表示装置が実現された。
【０２０９】
［実施の形態２］
図６により本発明の実施の形態２に係る表面伝導型放出素子の通電活性化装置について説明する。
【０２１０】
図６において、表面伝導型放出素子６０１は、行方向配線端子Ｄx1〜Ｄxmを両側に備える点において図１の基板１０１と異なっている。図６に示すように両側から引き出された端子Ｄx1〜Ｄxmは、同じライン同士で接続され、ライン選択回路６０２に接続されている。ここで、装置全体の動作や活性化の手順等は実施の形態１と同様なので省略するが、配線端子の取り出し方法が異なることにより、活性化時に素子にかかる電位分布が異なり、これにより駆動方法が実施の形態１のそれとは若干異なっているので説明する。
【０２１１】
本実施の形態のような表面伝導型放出素子基板６０１に通電活性化を行うときの等価回路は図４３Ａに示すようになる。図４３Ａにおいて、２ライン目の素子を活性化している時の素子印加電位の分布は、図４３Ｂに示すようになる。つまり両側取り出しの場合は、左右対称のプロファイルになる。
【０２１２】
従って、図６において列方向配線端子Ｄy1〜Ｄynに印加すべき電位分布量も左右対称で良いことになる。そこで、電位分布回路６０８は１〜（ｎ／２）本の抵抗アレイと定電流源で構成すれば、電位分布を再規できることになる。バッファ６０７出力の出力インピーダンスを十分小さくすれば、バッファアンプ６０７を（ｎ／２）個用意して、対称な電位分布になる端子（例えばＤy1とＤyn、Ｄy2とＤyn-1等）は共通に接続して駆動することで回路を簡略できる。例えば、図４を用いて説明すると、バッファアンプからの第１列目の出力Ｓy1は端子Ｄy1とＤynに、第２列目の出力Ｓy2は端子Ｄy2とＤyn-1に、という具合に順次接続し、第ｊ列目の出力Ｓyjは端子ＤyjとＤyn-j+1とに接続する。ｎが奇数であれば、第（ｎ＋１）／２列目の出力は端子Ｄy(n+1)/2だけに接続される。
【０２１３】
図７に実施の形態２に示す駆動を行った場合の各素子の電位分布を示す。前述したように左右対称の電位分布プロファイルが得られた。また列方向配線端子Ｄy1〜Ｄyn駆動電位Ｓy1〜Ｓynも活性化の進行と共に変化し、常に各素子に一定の活性化電圧が印加されるように補償を行った。
【０２１４】
以上説明したように、本実施の形態の装置は、全ての素子の電子放出特性が均一な電子源を製造することができる。
【０２１５】
［実施の形態３］
図８により本発明の実施の形態３に係る表面伝導型放出素子の通電活性化装置について説明する。
【０２１６】
図８においては、表面伝導型放出素子８０１は図１の基板１０１と同じであり、装置全体の動作や活性化の手順等は実施の形態１とほぼ同様なので省略する。本実施の形態においては、電位分布回路８０８出力をそのまま列方向配線端子Ｄy1〜Ｄynに印加するのでなく、駆動方法が実施の形態１のそれと若干異なっているので説明する。
【０２１７】
実施の形態１と同様に、活性化電圧を印加している１行目の表面伝導型素子群に着目し、その配線抵抗を含めたモデルで表面伝導型放出素子群９０１を表し、この素子群を通電活性化する様子を図９で説明する。図９において、Ｆ1〜Ｆnは行方向配線端子Ｄx1ライン上の表面伝導型放出素子、ｒ1〜ｒnは行配線Ｄx1における各部の配線抵抗、Ｒyは各配線Ｄy1〜Ｄynの給電端から表面伝導型放出素子までの配線抵抗である。
【０２１８】
表面伝導型放出素子群９０１を活性化するため、制御回路８０６はタイミング発生回路１０５を介してライン選択回路８０２を制御し、活性化電位Ｅａｃを出力する電源８０４、電流モニタ回路８０３を行方向配線端子Ｄx1に接続する。これにより端子Ｄx1は活性化電位Ｅａｃで駆動される。
【０２１９】
一方、Ｄx1ライン上の素子のもう一方の列方向端子であるＤy1〜Ｄyn端子はバッファアンプ８０７により駆動される。バッファアンプ８０７はこの場合、各素子Ｆ1〜Ｆnからの活性化電流ｉ1〜ｉnをシンクするように動作するが、出力電位振幅は電位分布発生回路８０８によって決定される。この動作は実施の形態１と同様である。
【０２２０】
本実施の形態においても、活性化の進行によって生じる電位分布を、電位分布発生回路１０８で発生させ、電位分布をキャンセルする様にバッファアンプ８０７出力Ｓy1〜Ｓynにより、Ｄy1〜Ｄyn端子を駆動した。この時、電位分布回路１０８出力の電位値Ｂy1〜Ｂynをそのまま端子に印加するのでなく、バッファアンプ８０７で設定オフセット値８１２を加算して印加している。またこの設定オフセット値８１２は活性化電位にも加算され電源８０４振幅として印加される。
【０２２１】
このようにオフセット電位を印加する理由は次のようなものである。即ち、行単位で通電活性化を行う場合、同一行上で列方向に生じる電位降下の分布を列方向配線端子Ｄy1〜Ｄynからの印加電位により補償するのが本実施の形態の趣旨であるが、列方向配線端子Ｄy1〜Ｄynからの印加電位は、表面伝導型放出素子が単純マトリクス構成であるため、通電活性化ラインだけでなく、通電活性化を行っていないラインの素子にも印加される。むろん列方向配線端子Ｄy1〜Ｄynは最大でも数Ｖと小さいため、通電活性化を行っていないラインの素子に、この電位が印加されても問題にならない。しかしながら通電活性化を行っていないラインの素子への電位印加による基板の温度変化や温度分布の問題を少しでも軽減する方が望ましい。そこで列方向配線端子Ｄy1〜Ｄynから印加される電位の絶対値を極力小さくするようにオフセット電圧を加算し駆動を行った。
【０２２２】
この時、印加するオフセット電位値は以下のようにして決定した。電位分布回路８０８出力で各端子に発生する最大電位と最小電位の差を電位降下量８１１として算出する。具体的には、図９において、電位分布発生回路８０８出力Ｂy1〜Ｂynの電位降下量は、
電位降下量８１１＝Ｂy1電位−Ｂyn電位
で算出される。そこで、オフセット電位８１２＝１／２×電位降下量８１１で決定し、印加した。これにより列方向配線端子Ｄy1〜Ｄynから印加される電位の絶対値を実施の形態１に比べ半分にすることができた。
【０２２３】
図１０に本実施の形態に示す駆動を行った場合の各素子の電位分布を示す。図１０（ａ）は活性化直後の電位分布を表している。この時は実施の形態１で説明したように素子電流がほとんど流れていないため電圧分布がほとんど無く、オフセット電位値８２１もほぼ０Ｖであるため、実施の形態１１の図５（ａ）とほとんど変わらない。しかしながら活性化が進行し電位降下が発生するとオフセット電位８２１が発生するようになり、活性化終了時には図１０（ｂ）に示すような電位分布プロファイルが得られる。図に示す様に、各素子の電圧分布の様子は実施の形態１の図５（ｂ）と同じであるが、列方向配線端子Ｄy1〜Ｄynに印加される駆動電位Ｓy1〜Ｓynにオフセット電位が印加され、駆動電位の絶対値が低下した様子が示されている。またこれに伴って、行方向配線端子Ｄx1から印加される電位も(１８Ｖ＋Ｖoff)に変化している様子も示きれている。
【０２２４】
本実施の形態で用いたオフセット電位加算による電圧印加により、実施の形態１と同様に、均一な特性の表面伝導型放出素子を得ることができるとともに、表面伝導型放出素子基板を活性化時に投入される投入電力をより低減することができた。なお、オフセット電位の決定方法は上述した方法だけでなく、表面伝導型放出素子基板全体に印加される電力値が最小になるようにしてもよい。
【０２２５】
［実施の形態４］
図１１により本発明の第四の実施の形態である表面伝導型放出素子の通電活性化装置について説明する。この図１１においても、表面伝導型放出素子１１０１は図１の基板１０１と同じであり、装置全体の動作や活性化の手順等は実施の形態１とほぼ同様なので省略する。
【０２２６】
実施の形態４においては、電流モニタ回路１１０３と、電位分布回路８０８の構成とが若干異なっているので説明する。即ち、列方向配線端子Ｄy1〜Ｄynとバッファアンプ１１０７間に電流モニタ回路１１０３を入れ、活性化時に各素子を流れる素子電流を個別にモニタしている。
【０２２７】
実施の形態１と同様に、活性化電圧を印加している１行目の表面伝導型素子群に着目し、その配線抵抗を含めたモデルで表面伝導型放出素子群１２０１を表し、この素子群を通電活性化する様子を図１２で説明する。
【０２２８】
本実施の形態においても、活性化の進行によって生じる電位分布を、電位分布発生回路１１０８で発生させ、電位分布をキャンセルする様にバッファアンプ１１０７出力Ｓy1〜Ｓynにより、Ｄy1〜Ｄyn端子を駆動する。このとき電位分布回路１１０８を構成する定電流回路３０２の構成をこれまでの実施の形態と若干変更した。即ち、定電流回路３０２を構成するｎ個の定電流源の設定電流値をそれぞれ独立に設定できるように変更した。回路的には、図３の回路において、定電流源を構成するトランジスタのベース電位をそれぞれ独立して設定できるように変更した。これにより図１２の電位分布回路１１０８で示すように、外部からｎ個の定電流源に対応した設定電流値１１１０を印加してそれぞれ独立に駆動できるようにした。
【０２２９】
同時に、電流モニタ回路１１０３を、それにより各素子を流れる素子電流を個別にモニタできるように変更した。即ち、電流モニタ回路１１０３は、検出用抵抗Ｒmonとこの両端に発生する電圧を計測する計測アンプから成り立っており、これにより電流Ｉfを検出し、検出したｎ個の活性化電流値１１０９を出力する。なお、検出用抵抗Ｒmonの抵抗値は、素子電流Ｉfが流れることによる電位降下による表面伝導型放出素子への印加電位への影響を抑制するように十分小さな値にしている。
【０２３０】
このように電圧分布回路１１０８を構成する定電流回路３０２の構成を、各列の設定電流を個別に設定できるように変更することで、活性化の進行に伴う、端子Ｇy1〜Ｇynの電位降下分布を、より正確に電位分布発生回路１０８出力Ｂy1〜Ｂynで再現できる。これまでの実施の形態では各素子Ｆ1〜Ｆnの活性化がほほ一様に進行すると仮定し、各素子を流れる素子電流ｉ1〜ｉnはほほ等しいものとして、１ライン分の活性化電流から各素子を流れる電流値を見積もり、電位分布発生回路１０８の出力制御を行っていた。しかしながら本実施の形態に示すように、各素子の活性化電流を個別にモニタすることでより正確な電位分布を再現できる。この各素子の活性化電流値を設定電流値として電位分布発生回路１１０８における各列毎の定電流源Ｃｌ1〜Ｃｌnに与え、バッファアンプ１１０７出力Ｓy1〜Ｓynにより、通電活性化中のラインにおける電位分布に応じた電位をＤy1〜Ｄyn端子に印加する。即ち、実施の形態１において、素子電流として平均値ｉaveを利用していたが、その代わりに各素子ごとに測定した素子電流を適用する。こうすることで、各素子Ｆ1〜Ｆnの端子間に印加される電圧は、素子の位置や活性化の進行に依らず、一定にすることができた。
【０２３１】
なお、バッファアンプ１１０７出力が０Ｖでない場合、電流モニタ回路１１０３で検出される電流値は、必ずしも各素子を流れる素子電流と一致するわけではない。これについて説明する。図１２には図示していないが、前述したように列方向配線端子Ｄy1〜Ｄynからの印加電位は、表面伝導型放出素子が単純マトリクス構成であるため、通電活性化ラインだけでなく、通電活性化を行っていないラインの素子にも印加される。従って電流モニタ回路１１０３で検出される第ｘ列の電流Ｉxは、
Ｉx＝素子Ｆxに１８Ｖ印加時に流れる素子電流＋
端子Ｄyxに接続された通電活性化を行わない素子（ｍ−１個）にＳyx電位を印加時に流れる電流
となる。上式の第一項が真の素子電流であり、第二項の電流分が誤差として生じることになる。実際にＳyx電位と非選択ラインとの差は小さく、第二項目の電流分は小さいため無視してもよいが、より正確に測定するためには以下のステップで計測を行えばよい。
（１）全ての行方向配線端子Ｄx1〜Ｄxmを０Ｖにして列方向配線端子Ｄy1〜ＤynをＳy1〜Ｓynで駆動する。この時計測される電流Ｉaは、Ｄyxに接続された全ての素子にＳyx電位を印加時に流れる電流（ｍ個）である。
（２）行方向配線端子の内１本を選択して、列方向配線端子Ｄy1〜ＤynをＳy1〜Ｓynで駆動する。この時計測される電流Ｉbは、“素子Ｆxに１８Ｖを印加した時に流れる素子電流＋Ｄyxに接続された通電活性化を行わない素子（ｍ−１）個にＳyx電位を印加時に流れる電流”である。
【０２３２】
これら２回の測定により、素子Ｆxに１８Ｖを印加した時に流れる素子電流＝Ｉb−Ｉaで算出されるため、この値を用いて電位分布を算出すればより正確な制御が可能になる。
【０２３３】
［実施の形態５］
図１３により本発明の実施の形態５に係る表面伝導型放出素子の通電活性化装置について説明する。
【０２３４】
図１３においても、表面伝導型放出素子１３０１は図１の基板１０１と同じであり、装置全体の動作や活性化の手順等は実施の形態１とほほ同様なので省略する。また電流モニタ回路１３０３の構成は実施の形態４と同じであり、列方向配線端子Ｄy1〜Ｄynとバッファアンプ１３０７間に電流モニタ回路１３０３を入れ、活性化時に各素子を流れる素子電流を個別にモニタしている。しかしながら電位分布回路１３０８の構成が実施の形態４とは若干異なる。すなわち、素子を流れる活性化電流値から制御回路１３０６が電位分布量を演算により計算し、その計算結果から得られた電位分布に対応するデジタル出力値を電位分布発生回路に対して転送するように設計されている。
【０２３５】
実施の形態１と同様に、活性化電圧を印加している１行目の表面伝導型素子群に着目し、その配線抵抗を含めたモデルで表面伝導型放出素子群１４０１を表し、この素子群を通電活性化する様子を図１４で説明する。
【０２３６】
本実施の形態においても、活性化の進行によって生じる電位分布をキャンセルする様に、バッファアンプ１３０７出力Ｓy1〜ＳynによりＤy1〜Ｄyn端子を駆動する。ここで、電位分布回路１３０８をｎ個のＤ／Ａコンバータ１４０２とラッチ回路１４０３で構成した。これにより、外部からｎ個のＤ／Ａコンバータに対応したデジタル設定出力値１３１０を印加してそれぞれ独立に駆動できるようにした。デジタル設定出力値１３１０は、制御回路１３０６により算出された電位降下分布量として設定される。各Ｄ／Ａコンバータには独立な電位が設定され、ラッチＣＬＫ１３１１により全出力が同期して更新される。
【０２３７】
電流モニタ回路１３０３は、実施の形態４と同様に、各素子を流れる素子電流を個別にモニタできる。即ち、電流モニタ回路１３０３は、検出用抵抗Ｒmonとこの両端に発生する電圧を計測する計測アンプから成り立っており、これにより電流Ｉfを検出し、検出したｎ個の活性化電流値１３０９を出力する。
【０２３８】
本実施の形態において、活性化進行と共に発生する素子電位の分布は以下のようにして計算している。即ち、電流モニタ回路１３０３から各素子Ｆ1〜Ｆnを流れる素子電流値ｉ1〜ｉnが得られる時、電位分布発生回路１３０８出力端子に出力すべき電位Ｂy1〜Ｂynは、配線抵抗値ｒ1〜ｒnを用いて、
Ｂy1＝−ｒ1×Σ｛ｋ＝１〜ｎ｝ｒk
Ｂy2＝−ｒ2×Σ｛ｋ＝２〜ｎ｝ｒk ＋ Ｂy1
…
Ｂyn＝−ｒn × ｉn ＋ Ｂyn-1 ＋ Ｂyn-2 ＋…＋ Ｂy1
として算出される。
【０２３９】
活性化の進行に従って流れる素子電流を測定し、制御回路１３０６は上式により各出力電位Ｂy1〜Ｂynを逐次更新し、それに対応するデジタル出力データを、電位分布回路１３０８のラッチ回路１４０３に転送する。素子電流計測→出力データの演算→ラッチ回路へのデータの転送の一連の作業が完了すると、制御回路１３０６は、Ｄ／Ａデータの更新を行うためにラッチクロック１３１１を全てのラッチ回路１３１０に印加し、同期してデータの更新を行う。これにより電位分布発生回路１３０８は素子Ｆ1〜Ｆnの端子Ｇy1〜Ｇynに生じる電位分布量と同じ電位分布を発生する。なお素子数ｎが大きくなった場合、素子電流計測→出力データの演算→データ転送の一連の作業は時間がかかる可能性があるため、各素子毎に並列して処理することで時間の短縮が図れる。
【０２４０】
以上説明したような方法で活性化時に素子に生じる活性化電位分布を補償することで、全ての素子の電子放出特性が均一化された。さらに、本実施の形態においては、設定出力値がデジタル値であり、定電流回路や等価配線抵抗アレイを用いていないために、通電活性化しようとするラインにおける配線抵抗の分布と、等価配線抵抗アレイにおける抵抗値の分布とが相違しているといった、各ラインの特性により、活性化電圧が不均一になることを防止できる。
【０２４１】
［実施の形態６］
次に、実施の形態６である表面伝導型放出素子の通電活性化について、図１６を参照して詳しく説明する。
【０２４２】
図１６においても、表面伝導型放出素子基板１０１は図１の基板１０１と同じであり、装置全体の動作や活性化の手順等は実施の形態１とほほ同様なのでその説明は省略する。しかしながら電位分布回路１６０８の構成は実施の形態５におけるそれと同様、制御回路が電位分布に対応するデジタル出力値を電位分布発生回路に対して転送するように設計されている。そのために、制御回路１６０６から電位分布発生回路１６０８に対して、ラッチクロック１１１が出力される。その他の構成については、実施の形態１と同様である。
【０２４３】
また、本実施の形態においては、制御回路１６０６は、通電活性化の進行状況を活性化時に流れる電流量、即ち電流モニタ回路１０３の出カデータである活性化電流１０９で把握している。そして、制御回路１６０６は通電活性化開始の指令とともに活性化を開始し、詳細は後述するが、活性化の進行状況に応じて変化する列方向の素子の電位分布を逐次補正する。即ち、制御回路１６０６は、電流モニタ回路１０３出力を用いて各素子を流れる素子電流を見積もり、この値から、素子の列方向に生じる電位分布を算出する。算出された電位設定値１１０は、電位分布発生回路１６０８に転送され、バッファアンプ１０７を通じて素子の列方向電極に印加される。この駆動法によって、活性化電流と行方向配線抵抗で各素子に生じる電圧分布が補正され、活性化ライン上の全ての素子の両端に一定の電圧が印加される。活性化の進行に応じて逐次電位分布発生回路１６０８のデータを更新することで、活性化の終了時まで電位分布補正が行われる。
【０２４４】
＜電位分布発生回路＞
図１７は電位分布発生回路１６０８の構成を示す回路図と、これを用いてあるラインを通電活性化している様子を説明するブロック図である。
【０２４５】
電位分布発生回路１６０８は、活性化の進行によって各素子を流れる素子電流と行方向配線抵抗（図４０のｒ1〜ｒNに相当）により発生する電位降下を補償するために、列方向から印加すべき補償電位量を発生し、バッファアンプ１０７へ出力する。
【０２４６】
本実施の形態において、活性化の進行によって生じる電圧分布をキャンセルする様にバッファアンプ１０７出力（Ｓy1〜Ｓyn）で表面伝導型放出素子群１０１のＤy1〜Ｄyn端子を駆動する。
【０２４７】
電位分布発生回路１６０８は、ｎ個のＤ／Ａコンバータ３０２とラッチ回路３０３で構成されている。ｎ個のＤ／Ａコンバータに対応したデジタル設定出力値１１０は外部から独立に設定される。具体的には、制御回路１６０６が電位降下分布量を演算により算出し、デジタル設定出力値１１０として設定する。各Ｄ／Ａコンバータには独立な電位量が設定され、ラッチＣＬＫ１１１により全出力が同期して更新される。
【０２４８】
＜活性化処理＞
引き続き、本実施の形態の装置を用いて、表面伝導型放出素子基板１０１を活性化する手順について、図１６、図１７、図５（ａ），５（ｂ）により説明する。活性化は全ての素子電流が目標値になるように行うが、この時の目標電流値は必要とする電子放出量などから予め求められる。本実施の形態においては、最終的に表面伝導型放出素子基板１０１上の各素子の素子電流が２ｍＡになるように電流モニタ回路１０３出力をモニタしながら、通電活性化処理を行った。
【０２４９】
以下に活性化のフローについて説明する。
【０２５０】
制御回路１６０６は、活性化開始の指令を受信すると、行単位で通電処理を行うために、タイミング発生回路１０５及び電源１０４を制御する。
【０２５１】
先ず、列方向配線端子Ｄy1〜Ｄynがグランド電位になる様、設定電流値１０１を設定し、一方、行方向配線端子Ｄx1〜Ｄxmに順次活性化電位Ｅａｃをパルス状に印加する。このパルスは、例えば、パルス幅１ミリ秒、パルス高１８Ｖ程度のパルスである。これにより表面伝導型放出素子基板１０１は行方向単位に順次パルス電圧が印加され、活性化がライン単位で開始する。
【０２５２】
本実施例においては、行方向配線端子Ｄx1ライン上のｎ個の素子を活性化する場合の活性化について以下説明する。
【０２５３】
活性化電圧を印加している１行目の表面伝導型素子群に着目し、その配線抵抗を含めたモデルで表面伝導型放出素子群３０１を表し、この素子群を通電活性化する様子を図１７で説明する。図１７において、Ｆ1〜Ｆnは行方向配線端子Ｄx1ライン上の表面伝導型放出素子、ｒ1〜ｒnは行配線Ｄx1における各部の配線抵抗、Ｒyは各配線Ｄy1〜Ｄynの給電端から表面伝導型放出素子までの配線抵抗である。ここでは行配線は一定の線幅、厚さ、材料で形成されるように設計したため、製造上のばらつきを除けばｒ1〜ｒnは等しいと考える。また各配線は等しく設計したため、各配線のＲyは等しいと考える。なお、通電活性化の前後で表面伝導型放出素子の等価抵抗値は変化（減少）するが、Ｒyの値に比べ各素子の等価抵抗は非常に大きく、Ｒyの影響は、ほとんど無視して考える。また表面伝導型放出素子の等価抵抗値は、ｒ1〜ｒnに比べて大きく設計されている。
【０２５４】
表面伝導型放出素子群３０１を活性化するため、制御回路１６０６はタイミング発生回路１０５を介してライン選択回路１０２を制御し、活性化電位Ｅａｃを電源１０４、電流モニタ回路１０３を介して行方向配線端子Ｄx1に印加する。これにより端子Ｄx1は活性化電位Ｅａｃで駆動される。
【０２５５】
一方、Ｄx1ライン上の素子のもう一方の電極端子であるＤy1〜Ｄyn端子はバッファアンプ１０７により駆動される。バッファアンプ１０７は、各素子Ｆ1〜Ｆnからの活性化電流ｉ1〜ｉnをシンクまたはソースするように動作するが、その出力電位振幅は電位分布発生回路１６０８によって決定される。
【０２５６】
通電活性化を行う際、素子の電気特性は図４１に示すような変化をする。即ち活性化の開始時は素子電流はほとんど流れず、通電と共に素子電流が流れ飽和する。この時、行配線Ｄx1上の素子群の端子電位をモニタすると配線抵抗ｒ1〜ｒnの影響でＧy1〜Ｇyn電位は変化する。この電位変化は活性化の進行と共に大きくなり活性化の最後に最も大きくなる。例えば、活性化電流２ｍＡ／素子、ｒ1〜ｒn＝５ｍΩ、ｎ＝１０００の場合、給電端から最も遠いＦn素子の端子Ｇynにおいては、
ΔＶ＝(１／２)×１０００×１００１×２ｍＡ×５ｍΩ≒５Ｖ
もの電位の差が生じることになる。
【０２５７】
そこで、この電位分布と同じ電位分布を電位分布発生回路１６０８で発生させ、各素子に生じる電圧分布をキャンセルする様にバッファアンプ１０７出力Ｓy1〜Ｓynにより、Ｄy1〜Ｄyn端子を駆動する。即ち、活性化の進行に伴って各素子Ｆ1〜Ｆnに流れる電流による端子Ｇy1〜Ｇynの電位降下分布を、電位分布発生回路１０８出力Ｂy1〜Ｂynで再現する。各素子Ｆ1〜Ｆnの活性化がほぼ一様に進行すると仮定すると、各素子を流れる素子電流ｉ1〜ｉnは、ほぼ等しく、その電流値は電流モニタ回路１０３で検出される活性化電流Ｉ（１０９）を用いて
ｉave＝ｉ1＝ｉ2＝・・・＝ｉn＝Ｉ／ｎ
（ｎは列方向素子数）で現される。
【０２５８】
制御回路１６０６は、このｉaveを各素子を流れる電流値として、各素子端子での電位降下量を算出し、電位分布発生回路１６０８に設定する。これにより、電位分布発生回路１６０８出力Ｂy1〜Ｂynには、各素子Ｆ1〜Ｆnの素子端子Ｇy1〜Ｇynと同じ電位降下分布が実現される。この電位をバッファアンプ１０７出力Ｓy1〜ＳynによりＤy1〜Ｄyn端子に印加すれば、各素子Ｆ1〜Ｆnの端子間に印加される電圧は素子番号、活性化の進行によらずに一定にできる。
【０２５９】
本実施の形態において、活性化進行と共に発生する素子端子の電位の分布は以下のようにして計算している。
【０２６０】
活性化は、ほぼ、どの素子も同時に進行するものとして、電流モニタ回路１０で検出される活性化電流Ｉ（１０９）から各素子Ｆ1〜Ｆnを流れる素子電流
値ｉ1〜ｉnを、
ｉave＝ｉ1＝ｉ2＝・・・＝ｉn＝Ｉ／ｎ              （１）
として見積もる。
【０２６１】
この時、電位分布発生回路１０８出力端子に出力すべき電位Ｂy1〜Ｂynは、配線抵抗値ｒ1〜ｒn≒ｒを用いて、
0004109817.tif 000002
として算出される。
【０２６２】
活性化の進行に従って、制御回路１６０６は活性化電流を測定し、上式により各出力電位Ｂy1〜Ｂynを逐次算出する。引き続いて制御回路１６０６は、出力電位Ｂy1〜Ｂynに対応したデジタル出カデータを電位分布回路１６０８のラッチ回路３０３に転送する。素子電流計測→出カデータの演算→ラッチ回路へのデータの転送の一連の作業が完了すると、制御回路１６０６は、Ｄ／Ａデータの更新を行うためにラッチクロック１１０を全てのラッチ回路３０３に印加し、同期してデータの更新を行う。これにより電位分布発生回路１６０８は素子Ｆ1〜Ｆnの端子Ｇy1〜Ｇynに生じる電位分布量と同じ電位分布を発生する。
【０２６３】
図５（ａ），（ｂ）は、実施の形態１においてと同様、本実施の形態における活性化の開始と終了時に素子Ｆ1〜Ｆnの両端に印加される電位分布を示したものである。図５（ａ）は活性化開始直後の電圧分布を示している。横軸は素子番号Ｆ1〜Ｆnであり、素子の位置を示している。縦軸は素子両端の端子電圧を示している。活性化の開始直後は前述したように各素子を流れる電流は小さい。従って電源１０４から印加する活性化電位Ｅａｃ＝１８Ｖが各素子の端子Ｇy1〜Ｇynに印加される。また活性化電流がほとんど流れていないので電位分布発生回路１０８の設定電流値もほぼ０となり、電位分布発生回路１６０８出力Ｂy1〜Ｂyn及びバッファ１０７出力Ｓy1〜Ｓynもほぼ０ｖになる。これにより各素子には一定の印加電圧〜１８Ｖが印加され、活性化が進行する。
【０２６４】
また図５（ｂ）は活性化終了時の電位分布を示している。活性化の開始終了時は前述したように各素子を流れる電流はほぼ２ｍＡになっている。従って電源１０４から印加する活性化電位Ｅａｃ（印加端で１８Ｖ）が各素子の端子Ｇy1〜Ｇynに印加される際に配線抵抗の電位降下の影響で低下する。この時、電位分布発生回路１６０８の設定電流値を２ｍＡとすれば電位分布発生回路１６０８出力Ｂy1〜Ｂyn及びバッファ１０７出力Ｓy1〜Ｓynの分布はＧy1〜Ｇynの分布と同じになる。これにより各素子には一定の印加電圧〜１８Ｖが印加されて活性化が行われる。
【０２６５】
即ち、活性化の進行に伴って素子電流が増加すると配線抵抗の影響で素子端に発生する電圧の分布が常に変化する。このとき、制御回路１６０６は、活性化の進行に応じて、電流モニタ１０３で逐次検出される活性化電流値Ｉから、上式（２）にしたがって電位分布発生回路１６０８出力Ｂy1〜Ｂynを算出し、電位分布発生回路１６０８に含まれるラッチ回路３０３のＤＤ1〜ＤＤnそれぞれについて、算出された値Ｂy1〜Ｂynに相当する値を逐次更新し設定する。こうして、活性化の開始から終了まで全ての素子が一定の電圧で活性化される。そして各素子の素子電流が２ｍＡに達したところで活性化を終了する。
【０２６６】
図２１は、１ライン毎に活性化を完了させ、ラインを進めていく手順で活性化を行なう場合の、制御回路１６０６による制御手順の一例である。図２１は、１ラインについて示している。通常は基板１０１は複数ラインを有するため、ライン数分繰り返してこの制御手順が行われる。図２１において、まず、電流モニタ１０３からの入力値より、電位分布Ｂy1〜Ｂynに相当するデジタル値を算出する（ステップＳ２７０１）。次に、得られた値を、ラッチ回路ＤＤ1〜ＤＤnにセットする（ステップＳ２７０２）。この状態でラッチクロックを電位分布発生回路に出力する（ステップＳ２７０３）。これを、前述した活性化終了条件が満たされるまで繰り返し、条件が満たされたなら、このラインについては活性化を終了する（ステップＳ２７０４−ＹＥＳ）。次のラインがあるなら、ライン切換信号を出力して次のラインを選択する。一方、選択ラインの活性化が終了していないなら、ステップＳ２７０１に戻って、ステップＳ２７０３で印加した活性化電圧に対する活性化電流値を電流モニタ１０３から読み取り、再度ステップ２７０１から繰り返す。なお、ステップ２７０３において出力されるクロックは、制御回路１６０６の動作自体を律するクロックなどを基に生成される所定周波数の信号であってもよい。
【０２６７】
以上説明したような方法で、活性化時に生じた活性化電圧分布を補正することができ、全ての素子の電子放出特性が均一化された。
【０２６８】
なお、以上の説明においては、行配線Ｄx1上の素子の活性化の説明を行ったが、他のライン上の素子を活性化する際も全く同様に適用できる。このようにして全ての表面伝導型放出素子基板１０１の活性化を終了する。
【０２６９】
複数ラインを活性化する場合、上記したように、あるライン上の素子の活性化が完全に終了後にライン選択回路１０２を切り替えて、他の活性化ラインの活性化を行う方法（同時に１ラインずつ活性化）だけでなく、活性化ラインを順次切り替えながら複数同時進行で通電活性化を行ってもよい。この場合は、ライン毎に活性化進行のばらつきがある可能性があるため、ライン毎の平均素子電流を逐次メモリ等にストアする。ラインを切替え時にメモリにストアされた平均素子電流を用いて電位分布発生回路１６０８出力を高速に更新しながら活性化を行う。この時、ライン毎に微妙に行方向配線抵抗ｒ1〜ｒnが変化する場合は、この値もメモリ等にストアし、電位分布を更新する場合にライン毎の平均素子電流値と共に適宜読み出して計算に使用してもよい。
【０２７０】
また素子数ｎが大きくなった場合、活性化電流計測→出カデータの演算→データ転送の一連の作業は時間がかかる可能性があるため、各素子毎に並列して処理することで時間の短縮が図れる。また本実施の形態において電位分布発生回路１６０８は表面伝導型放出素子基板１０１の列方向配線数ｎと同じ数のＤ／Ａコンバータで構成したが、補償電位分布の形は図５（ａ），（ｂ）に示すように緩やかに変化するため、Ｄ／Ａコンバータの数を間引いて、間引いた列方向配線端子に印加すべき電位値を抵抗分割によって規定しても良い。これによりＤ／Ａコンバータの数を減らして，計算時間の短縮やコストダウンを可能とする。
【０２７１】
また本実施の形態においては、電源１０４出力を正として、端子Ｄx1から端子Ｄy1〜Ｄynに電流を流す方向で活性化を行ったが、これとは極性を逆にして端子Ｄy1〜Ｄynから端子Ｄx1側に電流を流すように活性化を行ってもよい。この場合は、電位分布も逆になるため、バッファアンプ１０７を（−１）倍の反転バッファアンプとして、電流をソースするように設定することで全く同様の効果が期待できる。
【０２７２】
また本実施の形態においては、図１７中、Ｒyで示される列方向配線抵抗の影響は、列方向配線の大きさが表面伝導型放出素子の等価抵抗に比べ十分小さいとして無視していた。しかしながら、取出し配線等の大きさが大きくなって無視できない場合は、列方向配線抵抗による電位降下の補償を行ってもよい。
【０２７３】
以上説明したように、本実施の形態の通電活性化装置によれば、活性過電流をモニタして１ライン中の各素子の活性化電圧の分布を補正することで、全ての素子の電子放出特性が均一化される。これにより、この電子源基板を用いて輝度または濃度のばらつきが少ない高品位な画像表示装置が実現される。
【０２７４】
［実施の形態７］
図１８により本発明の実施の形態７である表面伝導型放出素子の通電活性化装置について説明する。図１８においても、表面伝導型放出素子基板５０１は図６の基板１０１と同じであり、装置全体の動作や活性化の手順等は実施の形態６とほぼ同様なので省略する。
【０２７５】
実施の形態７においては表面伝導型放出素子５０１のライン選択回路５０２の駆動方法が実施の形態６のそれと異なっているので説明する。
【０２７６】
図１９を参照してライン選択回路５０２の駆動方法を説明する。
【０２７７】
ライン選択回路５０２は、内部にｍ個のスイッチング素子（ＳＷx1〜ＳＷxm）を備えるもので、各スイッチング素子は、電源５０４の出力電位もしくは可変電源５１３の出力電位のいずれか一方を選択し、表面伝導型放出素子基板１０１の端子Ｄx1〜Ｄxmと電気的に接続するものである。各スイッチング素子は、タイミング発生回路１０５が出力する制御信号Ｖscanに基づいて動作するものだが、実際には例えばＦＥＴ、リレーのようなスイッチング素子を組み合わせる事により容易に構成する事が可能である。
【０２７８】
図１９においては１行目（Ｓx1）のラインが選択され、行方向配線Ｄx1にのみ電源５０４の出力電位が印加され、他のライン（Ｓx2〜Ｓxm）は可変電源５１３の出力電位に接続されている。可変電源５１３の出力電位は制御回路５０６が出力する非選択電位設定値５１２により設定される。
【０２７９】
本実施の形態においては、活性化電圧を印加しない非選択ライン（Ｓx2〜Ｓxm）に印加する電位である非選択電位をグランドレベルでない電位にしている。この理由を以下に記す。
【０２８０】
行単位で通電活性化を行う場合、同一行上で列方向に生じる電位降下の分布を列方向配線端子Ｄy1〜Ｄynからの印加電位により補償するのが本実施例にかかる電子源の製造方法の趣旨であるが、表面伝導型放出素子基板が単純マトリクス構成であるため、列方向配線端子Ｄy1〜Ｄynからの印加電位は通電活性化ラインだけでなく、通電活性化を行っていないラインの素子にも印加される。むろん列方向配線端子Ｄy1〜Ｄynは最大でも数Ｖと小さいが、通電活性化を行っていないラインの素子への電位印加による消費電力増加を軽減する方が望ましい。そこで通電活性化を行っていないライン（非活性化ライン）を束ね、これらのラインに接続された素子両端に印加される電圧の絶対値を極力小さくするように、束ねたラインに非選択電位設定値５１２を印加した。
【０２８１】
この時、非選択電位設定値５１２は以下のようにして制御回路５０６で決定した。電位分布回路８０８出力で各端子に発生する最大電位と最小電位の差を電位降下量として算出する。具体的には図１８において電位分布回路５０８出力Ｂy1〜Ｂynの最大電位分布量は、
最大電位分布量＝Ｂy1電位−Ｂyn電位
で算出される。そこで、
非選択電位設定値５１２：Ｖoff＝−(１／２)×最大電位分布量
と決定した。
【０２８２】
本実施の形態においても、実施の形態１と同様に電位分布回路１０８出力は電流モニタ回路５０３の活性化電流値５０９（Ｉ）、配線抵抗値ｒ1〜ｒn≒ｒを用いて以下のように算出できる。
【０２８３】
0004109817.tif 000003
従って、非選択電位設定値５１２は、
0004109817.tif 000004
として算出される。
【０２８４】
非選択ラインの電位をこのように設定して駆動を行うと、非選択ライン上の素子両端には、
0004109817.tif 000005
の電圧が印加されることになる。
【０２８５】
もし、非選択電位設定値５１２がグランドレベルの場合、非選択ライン上の素子両端には、
0004109817.tif 000006
となるので、非選択ラインに、上記の非選択電位設定値５１２を印加することで非選択ラインに接続された素子両端に印加される電圧の絶対値が、ほぼ半分になった。（通常ｎは１０００以上と大きいため。）
図２０（ａ），（ｂ）に、活性化開始直後と括性化終了それぞれの時点における、表面伝導型放出素子基板５０１の各端子に印加される駆動電位波形の変化を示す。
【０２８６】
図２０（ａ）は活性化開始直後、図２０（ｂ）は活性化終了時点での各端子の駆動電位波形である。
【０２８７】
前述のように、各素子は駆動電圧１８Ｖ、パルス幅１ｍｓのパルスで駆動される。図２０（ａ），（ｂ）の波形（ａ）は、活性化を行う端子Ｄx1への駆動波形を示し、これは電源５０４によって駆動される（駆動電位１８Ｖ、パルス幅１ｍｓ）。波形（ｂ）は、活性化を行っていない非選択ラインの端子Ｄx2〜Ｄxmへの駆動波形を示し、これは非選択電位設定値５１２で設定される可変電源５１３によって駆動され非選択電位５１２はＶoffで表される。波形（ｃ）と（ｄ）は、表面伝導型放出素子基板５０１の列方向端子の駆動波形を示し、これはバッファアンプ５０７で駆動される。波形（ｃ）は、電位降下の最も小さな端子Ｄy1の駆動波形を、波形（ｄ）は電位降下の最も大きな端子Ｄynの駆動波形を示している。
【０２８８】
図２０（ａ）に示す活性化開始直後においては、活性化電流はそれ程流れていない。このため配線抵抗での電位降下量も小さく、補償電位量や、非選択電位設定値Ｖoffも小さい。一方、活性化が進行し、活性化の終了時点では活性化電流が大きく流れる。このため配線抵抗での電位降下量も大きくなり、図２０（ｂ）に示すように補償電位量や、非選択電位設定値Ｖoffも大きくなる。即ち、活性化の進行と共に逐次補償電位分布が変化し常に設定した電圧＝１８Ｖが各素子に印加される。
【０２８９】
なお各素子は、前述の様にパルス駆動される。この時、ライン選択回路５０２のパルス電位出力開始は、電位分布を発生するバッファアンプ５０７のパルス出力の変化よりも遅れて出力を開始し、パルスが出力を終了する場合はバッファアンプ５０７のパルス出力の変化より先にパルス出力を終了するようにしたので、これについて説明する。なお、この時間差は、図２０（ａ），（ｂ）中、Δｔで表示されている。Δｔは数μｓｅｃ程度である。
【０２９０】
この時間差Δｔは、バッファアンプ出力のアンプ毎の出力ばらつきにより、出カタイミングにチャンネル間でディレイが生じるという問題に対応するためのものである。つまり、ライン選択回路５０２のパルス電圧出力が、電位分布を発生するバッファアンプ５０７のパルス出力の変化よりも先に開始される場合がある。この場合、出カタイミングにチャンネル間でディレイが生じると、一瞬、選択ライン上の素子の一部しか十分な駆動電圧が印加されない時間が生じる。この瞬間は、選択ライン上の全ての素子が駆動されず、流れる活性化電流が小さくなる。バッファアンプは選択ライン上の素子がすべて十分駆動されていると仮定して算出された電位を印加している。従って、この場合は設定より大きな駆動電圧が素子に印加され、特性不均一を発生させる可能性があった。
【０２９１】
そこでライン選択回路５０２からのパルス電位出力は、電位分布を発生するバッファアンプ５０７のパルス出力の変化よりも遅れて開始され、バッファアンプ５０７のパルス出力の変化より先に終了される。こうすれば、バッファアンプの出カタイミングばらつきの影響を回避できる。
【０２９２】
本実施の形態のごとく、非選択ラインへ与える電位をより列配線の電位に近くすることにより、表面伝導型放出素子基板を活性化時に投入される投入電力をより低減することができた。なお、オフセット電位の決定方法は上述した方法だけでなく、表面伝導型放出素子基板全体に印加される電力値が最小になるようにしてもよい。
【０２９３】
以上説明したように、本実施の形態の通電活性化装置によれば、活性化電流をモニタして１ライン中の各素子の活性化電圧の分布を補正することで、全ての素子の電子放出特性が均一化される。これにより、この電子源基板を用いて輝度または濃度のばらつきが少ない高品位な画像表示装置が実現される。
【０２９４】
また通電活性化を行っていないラインに所定の非選択電位を印加することで、非選択ラインの素子への電圧印加による消費電力増加を軽減することができる。また、ライン選択のパルス電位出力開始を、バッファアンプからの活性化電位のパルス出力の変化よりも遅れて出力を開始し、ライン選択のパルス出力を、バッファアンプからの活性化電位のパルス出力より先に終了することで、バッファアンプからの出カタイミングにばらつきがあっても、その影響を回避できる。
【０２９５】
［実施の形態８］
図３３により本発明の第８の実施例である表面伝導型放出素子の通電活性化装置について説明する。この図３３においても、表面伝導型放出素子基板７０１は図１の１０１と同じであり、装置全体の動作や活性化の手順等は実施例６とほぼ同様なので説明を省略する。
【０２９６】
第６及び実施の形態７と異なり、実施の形態８では、表面伝導型放出素子７０１のライン選択回路７０２に接続された電流モニタ回路が存在しない。その代りに、電位分布発生回路７０８に発生すべき分布電位値を格納した分布値メモリ７１２を具備し、このデータを制御回路７０６からの指令によって、電位分布発生回路７０８に転送できるようになっている。この理由について説明する。
【０２９７】
図２７（Ｂ）や図４１の活性化経過時間−活性化電流の変化に示したように、通電活性化処理中、素子電流は通電とともに増加し、やがて飽和する。第６及び実施の形態７においては、最終的に表面伝導型放出素子基板１０１上の各素子の素子電流が２ｍＡになるように、電流モニタ回路で素子電流をモニタしながら通電活性化処理を行っていた。しかしながら、活性化プロセスの再現性が高く活性化経過時間と活性化電流の変化が、表面伝導型放出素子基板７０１のいずれの素子を活性化する場合に、ほぼ同じ場合は、電流モニタ回路によって活性化進行をモニタしなくても、活性化の通電時間で活性化終了を判断することが可能である。  本実施例は、このような活性化経過時間で活性化の終了を判断する活性化方法を行う際、配線抵抗によりライン方向に生じる電位降下を補償する方法を説明するものである。
【０２９８】
実施の形態６，７と同様に、パルス幅１ミリ秒、パルス周期１０ミリ秒、パルス高１８Ｖの活性化電圧をパルスを印加し、活性化を行った。この時活性化素子電流が２ｍＡ／素子得られるように、活性化を３０分行った。このとき、図２７（Ｂ）や図４１に示すような活性化経過時間−活性化電流の変化を３０分、予め測定した。そして実施の形態６の（１）（２）式に従って、ある活性化経過時間における活性化電流値から、電位分布発生回路７０８から出力すべき電圧量を演算によって求め、分布値補正メモリ７１２に格納した。
【０２９９】
分布値補正メモリ７１２は、活性化経過時間ｔと列方向配線番号１〜ｎでアドレシングされ、対応した活性化経過時間において、各列方向配線番号１〜ｎで発生すべき電位補償値を設定出力値７１０として出力し、対応する電位分布回路７０８のＤ／Ａコンバータの値を設定する。これによって、各Ｄ／Ａコンバータには独立な補償電位量が設定され、ラッチＣＬＫにより全出力が同期して更新される。
【０３００】
図３４は、分布値補正メモリ７１２に格納された補正電位値の一例を示すものである。図３４において、分布値補正メモリ７１２は、活性化経過時間ｔ＝１分毎の補償電位量を格納した。活性化経過時間ｔ＝０においては、列方向配線番号１〜ｎの補正電位値はすべて０Ｖであり、１分後は、−０．１Ｖから−０．３Ｖ。２９分後は、−０．５Ｖから−３．０Ｖまでの補償電位を発生する。即ち、分布値補正メモリ７１２は列方向配線数ｎ×３０分の補償電位データを格納している。
【０３０１】
図３５は、３０分の活性化を行った際に、活性化の開始１分後と、終了間際の２９分後に素子Ｆ1〜Ｆnの両端に印加される電圧分布を示したものである。電位分布のグラフ図で横軸は素子番号Ｆ1〜Ｆnであり、素子の位置を示している。また縦軸は素子両端の素子電圧を示している。活性化開始１分後に示すように、活性化の、開始直後は前述したように各素子を流れる電流は小さい。従って、電源７０４から印加する活性化電位Ｅａｃ＝１８Ｖが各素子の端子Ｇy1〜Ｇynに印加される。また活性化電流がほとんど流れていない。また分布値補正メモリ７１２の各値もほぼ０Ｖで、電位分布発生回路１０８の設定電流値もほぼ０となり、電位分布発生回路１０８出力Ｂy1〜Ｂyn及びバッファ１０７出力ｓy1〜Ｓynもほぼ０Ｖになる。また図３５に示す活性化経過時間２９分においては、分布値補正メモリ７１２の各値が一番大きな補償電位を発生する。これにより各素子には一定の印加電圧〜１８Ｖが印加され、活性化が進行する。
【０３０２】
なお、以上の説明においては、分布値補正メモリ７１２は、活性化経過時間ｔ＝１分毎の補償電位量を格納した。しかしながら活性化経過時間−活性化電流プロファイルにおいて単位時間における活性化電流の変化はいつも一定ではないため、実際のプロファイルにあわせ、分布値補正メモリ７１２をアドレシングする活性化経過時間ｔの間隔を調整することもできる。即ち、単位時間における活性化電流の変化が大きい時間領域では分布値補正メモリ７１２をアドレシングする活性化経過時間ｔの間隔を小さくし、単位時間における活性化電流の変化が小さい時間領域では分布値補正メモリ７１２をアドレシングする活性化経過時間ｔの間隔を大きくすることでメモリの容量を節約し、かつ制御性の高い電圧補償が実現できる。
【０３０３】
以上の各実施の形態によれば、表面伝導型放出素子をマトリックス状に配線した表面伝導型放出素子基板を通電活性化により製造する際に、配線抵抗と活性化電流による電位降下の影響で、素子に印加される電圧に不均一が生じて特性ばらつきが発生する現象を防いで、多数の表面伝導型放出素子を単純マトリクス配線した電子源が均一な電子放出特性を得られるような通電活性化を実現できる。これにより、この電子源基板を用いて輝度または濃度のばらつきが少ない高品位な画像表示装置が実現された。
【０３０４】
また、通電活性化を行っていないラインに所定の非選択電位を印加することで、より制御性が増し、特に非選択電位を列配線の電位に近づけることによって、非選択ラインの素子への電圧印加による消費電力増加を軽減することができる。また、ライン選択のパルス電位出力開始を、列配線電位のパルス出力の変化よりも遅れて出力を開始し、ライン選択のパルス出力を、列配線電位のパルス出力より先に終了することで、電位の出カ（接続）タイミングのばらつきの影響を回避できる。
【０３０５】
以降の実施の形態では、複数のラインを同時に選択し、該複数のラインのそれぞれに複数接続される素子に同時に通電を行う構成に特に有効な実施の形態を説明する。
【０３０６】
［実施の形態９］
図４４は、本発明の実施の形態９の表面伝導型放出素子の通電活性化装置の構成例を示すブロック図である。
【０３０７】
図中、１０１は通電活性化をするための対象となる表面伝導型放出素子基板である（本実施の形態の形態９における基板４４１０１には複数の表面伝導型放出素子がマトリクス状に配線されており、既にフォーミング処理が完了しているものとする）。基板４４１０１は不図示の真空排気装置に接続された容器内に収容されており、その容器内は１０-4から１０-5（torr）程度に真空排気されている。さらに行配線端子Ｄx1〜Ｄxm及び列配線端子Ｄy1〜Ｄynを介して外部の電気回路と接続されている。４４１０２は基板４４１０１における活性化するための行配線を選択するライン選択回路で、タイミング発生回路４４１０５からのラインセレクト信号に従って同時に２本以上の行配線を選択し、その選択した行配線に電源４４１０４の電位を印加している。４４１０３は電流検出回路で、選択した行配線に電圧印加した際、その選択した各行配線に流れる電流を行毎に個別にモニタしている。電流検出回路４４１０３は、検出用抵抗Ｒmonと、その検出用抵抗の両端に発生する電圧をサンプル／ホールドするサンプルホールド回路と、この検出用抵抗の両端に発生する電圧を計測する電圧計測器を備えている。これらにより電源４４１０４から選択した行配線に流れる電流Ｉfを検出し、その検出した電流値を活性化電流値４４１０９として制御回路４４１０６に出力する。なお、検出用抵抗Ｒmonの抵抗値は、電流Ｉfが流れることによる電圧降下で表面伝導型放出素子への印加電圧が影響を受けないように十分小さな値に設定されている。また電源４４１０４は制御回路４４１０６からの指令値に応じて、表面伝導型放出素子基板４４１０１の各行配線に印加する電位を決定している。
【０３０８】
４４１０７はバッファアンプ回路で、タイミング発生回路４４１０５からの制御クロックＨscan信号に同期したタイミングで、表面伝導型放出素子基板４４１０１の列配線の端子Ｄy1〜Ｄynに電位を印加する。このバッファアンプ回路４４１０７の入力値、即ち、列配線の端子Ｄy1〜Ｄynに印加する電位値は、画素電極駆動回路４４１０８で決定される。
【０３０９】
本実施の形態９においては、通電活性化の進行状況を活性化時に流れる電流量（電流検出回路４４１０３で検出される活性化電流４４１０９）で把握している。そして、制御回路４４１０６は通電活性化開始の指令とともに基板４４１０１の表面伝導型放出素子の活性化を開始し、詳細は後述するが、活性化の進行状況に応じて変化する列方向の素子の駆動電圧値の分布を逐次補正する。即ち、メモリ４４１１１に格納された配線抵抗値データと、電流検出回路４４１０３からの活性化電流値４４１０９を参照して、活性化中の各素子の特性を補償する電位値を算出し、この電位値を画素電極駆動回路４４１０８に設定出力値４４１１０として設定する。これにより画素電極駆動回路４４１０８は、この設定出力値４４１１０に応じた駆動電電位を発生する。さらに、この駆動電位はバッファアンプ４４１０７を通して、基板４４１０１の列配線に印加される。これにより、活性化されている各素子における素子電流と配線抵抗によって生じる電圧分布が補正（電圧の差が抑制）され、活性化中の各素子に常に一定の電圧が印加されることになる。また活性化の進行に応じて逐次画素電極駆動回路４４１０８に設定する設定出力値４４１１０を更新することにより、活性化の終了時まで、その活性化されている行の素子に印加される電圧分布が補正される。
【０３１０】
また制御回路４４１０６は、電流検出回路４４１０３で検出された活性化電流値４４１０９に基づいて活性化の進行をモニタし、ライン選択回路４４１０２を介して電源４４１０４から電位が印加される行配線を選択する。この動作の詳細も後述するが、制御回路４４１０６は駆動ライン設定信号をタイミング発生回路４４１０５に出力して駆動すべき（活性化すべき）行配線を設定する。タイミング発生回路４４１０５は、電源４４１０４とｍ本の行配線のいずれと接続するのかをラインセレクト信号に応じて設定し、表面伝導型放出素子基板４４１０１の活性化対象となる表面伝導型放出素子に電源４４１０４の電位を印加する。なお、メモリ４４１１１には、活性化の進行状況に応じて変化する列方向の素子の駆動電圧値分布を補正するために、活性化電流値と配線抵抗値とを格納しており、これらは制御回路４４１０６により必要に応じて参照される。
【０３１１】
次に、図４５を参照してライン選択回路４４１０２の構成を説明する。
【０３１２】
このライン選択回路４４１０２は、基板４４１０１の行配線の数ｍに応じて内部にｍ個のスイッチング素子（ＳＷx1〜ＳＷxm）を備えるもので、各スイッチング素子は、電源４４１０４の出力電位もしくは０［Ｖ］（グランドレベル）のいずれか一方を選択し、その選択した電位を表面伝導型放出素子基板４４１０１の行配線端子Ｄx1〜Ｄxmに印加するものである。各スイッチング素子は、タイミング発生回路４４１０５が出力するラインセレクト信号に基づいて動作しており、例えばＦＥＴ、リレーのようなスイッチング素子を組み合わせることにより容易に構成することができる。図４５においては１行目（Ｓx1）と２行目（Ｓx2）の行配線が選択され、基板４４１０１の行配線端子Ｄx1，Ｄx2にのみ電源４４１０４の出力電位が印加され、他の行配線がグランドに接続されている状態を示している。
【０３１３】
図４６は、画素電極駆動回路４４１０８の構成を示す回路図である。
【０３１４】
画素電極駆動回路４４１０８は、ｎ個のラッチ回路４４３０１とＤ／Ａコンバータ４４３０２を備え、表面伝導型放出素子基板４４１０１のｎ本の列配線を駆動する駆動信号を発生する。制御回路４４１０６は、後述する手順により活性化電流値４４１０９を基にして、各列配線を駆動する駆動電位値Ｂy1〜Ｂynを逐次更新する。制御回路４４１０６は駆動電位に対応した設定出力値４４１０１（ＤＤ1〜ＤＤn）を画素電極駆動回路４４１０８のラッチ回路４４３０１に転送する。
【０３１５】
制御回路４４１０６は、活性化電流値４４１０９の計測→設定出力値４４１１０の演算→ラッチ回路４４３０１へのデータ転送といった一連の作業が完了するとラッチクロックを全てのラッチ回路４４３０１に出力する。これにより、Ｄ／Ａコンバータ４４３０２から出力される駆動電位Ｂy1〜Ｂyが更新される。
【０３１６】
次に本実施の形態９の装置を用いて、表面伝導型放出素子基板４４１０１を活性化する手順について図４４，図４７および図４８を参照して説明する。
【０３１７】
活性化は全ての素子の素子電流Ｉfが目標値となるように行う。この時、目標電流値は必要とする電子放出量などから予め求められる。本実施の形態９においては、最終的に表面伝導型放出素子基板４４１０１の各素子の素子電流を２ｍＡになるように電流検出回路４４１０３の出力をモニタしながら通電活性化処理を行った。
【０３１８】
以下に、活性化を行う処理の流れについて説明する。
【０３１９】
制御回路４４１０６は活性化開始の指令を受信すると、基板４４１０１の素子を行単位で活性化するために、タイミング発生回路４４１０５、電源４４１０４を制御する。
【０３２０】
先ず、基板４４１０１の列配線端子Ｄy1〜Ｄynをグランド電位になるように設定出力値４４１１０を画素電極駆動回路４４１０８に設定する。また行配線端子Ｄx1〜Ｄxmには順次活性化電位Ｅacをパルス状に印加する（例えば、パルス幅１ミリ秒、パルス高１８Ｖ）。これにより表面伝導型放出素子基板４４１０１には行単位に順次パルス電圧が印加され、基板４４１０１の素子の活性化が行単位で行われる。なお、詳細は後述するが、時間短縮のため、この実施の形態では活性化処理を２行単位として同時に行った。
【０３２１】
以下、行単位で通電処理を行う場合に、給電端からの距離に依存して生じる素子特性のばらつきを補正するために、本実施の形態９で用いた方法を説明する。本実施の形態９では、行配線端子Ｄx1とＤx2の２本の行配線に接続された表面伝導型放出素子を同時に駆動する際、２本の行配線の１本に注目し、行配線端子Ｄx1に接続された１行目の行配線に接続されたｎ個の素子を活性化する場合について説明する。
【０３２２】
活性化電圧を印加している１行目の行配線（端子Ｄx1）に接続された表面伝導型素子群に着目する。図４７では、各素子の配線抵抗を含めたモデルで表面伝導型放出素子群４４４０１を表し、この素子群を通電活性化する様子を図４７を参照して説明する。
【０３２３】
図４７において、Ｆ1〜Ｆnは行配線端子Ｄx1に接続された１行目の行配線に接続された表面伝導型放出素子、ｒ1〜ｒnは１行目の行配線における各部の配線抵抗、Ｒyは各列配線Ｄy1〜Ｄynの給電端（バッファアンプ４４１０７の出力端）から表面伝導型放出素子までの配線抵抗である。ここでは行配線は一定の線幅、厚さ、材料で形成されるように設計されるため、製造上のばらつきを除けば配線抵抗ｒ1〜ｒnはほぼ等しいと考える。また各列配線は一般にどれも等しく設計されるため各列配線の配線抵抗Ｒyもほぼ等しいと考える。なお、通電活性化の前後で表面伝導型放出素子の等価抵抗値は変化（減少）するが、各列配線の配線抵抗Ｒyの値に比べ各素子の等価抵抗は非常に大きい。このため本実施の形態９のように２本の行配線を同時に駆動して通電活性化を行った場合でも、配線抵抗Ｒy両端での電圧降下量は非常に小さくなるため、この配線抵抗Ｒyによる影響は無視する。また、表面伝導型放出素子Ｆ1〜Ｆnの等価抵抗値は、行配線における配線抵抗ｒ1〜ｒnに比べて大きく設計されている。
【０３２４】
図４７における表面伝導型放出素子群４４４０１を活性化するため、制御回路４４１０６はタイミング発生回路４４１０５を介してライン選択回路４４１０２を制御して、活性化電位Ｅacを出力する電源４４１０４、電流検出回路４４１０３を行配線端子Ｄx1に接続する。これにより端子Ｄx1に接続されている１行目の行配線に接続された表面伝導型放出素子が活性化電位Ｅacで駆動されることになる。
【０３２５】
一方、行配線端子Ｄx1に接続された行配線上の素子のもう一方の電極端子である列配線端子Ｄy1〜Ｄynには、バッファアンプ４４１０７よりの電圧が印加される。バッファアンプ４４１０７は、各素子Ｆ1〜Ｆnからの活性化電流ｉ1〜ｉnをシンクするように動作するが、その出力電位値は、画素電極駆動回路４４１０８によって決定される。
【０３２６】
画素電極駆動回路４４１０８の出力設定方法を説明するため、通電活性化を行う際の各素子への駆動電圧分布について説明する。
【０３２７】
通電活性化を行う際、各素子を流れる素子電流は図４１に示すような変化をする。即ち、活性化の開始時は素子電流はほとんど流れず、通電時間の経過と共に素子電流が流れ、やがて飽和する。この時、行配線端子Ｄx1と接続する１行目の行配線に接続された各素子の端子電位Ｇy1〜Ｇynをモニタすると、その行配線の配線抵抗ｒ1〜ｒnによる影響のために端子電位Ｇy1〜Ｇyは図４８に示すように変化する。この端子電位の変化は、素子の活性化の進行と共に大きくなり、活性化の終了時に最も大きくなる。例えば、活性化電流２ｍＡ／１素子、配線抵抗ｒ1〜ｒn＝１０ｍΩ、素子数ｎ＝１０００の場合、給電端から最も遠い素子Ｆnの端子電位Ｇynにおいては、もっとも左端の素子と比べて、
ΔＶ＝｛(１／２)×１０００×１００１×２ｍＡ×１０ｍΩ｝−２ｍＡ×１０００×１０ｍΩ≒１０Ｖ
もの電位差が生じることになる。
【０３２８】
そこで、この電位差分布と同じ電位分布を画素電極駆動回路４４１０８で発生させ、各素子に生じる電圧分布をキャンセルする様にバッファアンプ４４１０７から出力される駆動信号Ｓy1〜Ｓynにより列配線端子Ｄy1〜Ｄynを駆動する。
【０３２９】
即ち、活性化の進行に伴って、各素子Ｆ1〜Ｆnに流れる活性化電流と配線抵抗ｒ1〜ｒnによって端子電位Ｇy1〜Ｇynに生じる電位降下の分布を制御回路４４１０６で演算し、その分布を補正するような設定出力値を画素電極駆動回路４４１０８のラッチ回路４４３０１にラッチし、Ｄ／Ａコンバータ４４３０２の出力値を設定する。こうして、駆動電位Ｂy1〜Ｂynにおいて電位降下補償分布を再現できる。各素子Ｆ1〜Ｆnの活性化がほぼ一様に進行すると仮定すると、各素子を流れる素子電流ｉ1〜ｉnはほぼ等しく、その電流値は電流検出回路４４１０３で検出される電流値Ｉを用いて、
ｉave＝ｉ1＝ｉ2＝・・・＝ｉn＝Ｉ／ｎ    で表される。
【０３３０】
この時、各素子Ｆ1〜Ｆnに流れる電流と配線抵抗ｒ1〜ｒnによって端子電位Ｇy1〜Ｇynに生じる電位降下分布、即ち、画素電極駆動回路４４１０８から出力される駆動電位Ｂy1〜Ｂynは、配線抵抗値ｒ1〜ｒnとｉaveを用いて、
0004109817.tif 000007
として算出される。
【０３３１】
制御回路４４１０６は、各素子の活性化の進行に従って変化する活性化電流を測定し、上式（３）により各出力電位Ｂy1〜Ｂynを逐次算出し、それに伴って設定出力値４４１１０を求め、画素電極駆動回路４４１０８のラッチ回路４４３０１に転送してラッチする。こうして活性化電流４４１０９の計測→設定出力値４４１１０の演算→ラッチ回路４４３０１への設定出力値の転送といった一連の作業が完了すると、制御回路４４１０６は、Ｄ／Ａデータの更新を行うためにラッチクロックを全てのラッチ回路４４３０１に印加しデータの更新を行う。これにより、画素電極駆動回路４４３０８は素子Ｆ1〜Ｆnの端子Ｇy1〜Ｇynに生じる電位分布と同じ電位分布を発生する。こうして各素子Ｆ1〜Ｆnの端子間に印加される電圧は素子の位置、活性化の進行によらずにほぼ一定にすることができる。
【０３３２】
図４８（ａ）（ｂ）は、活性化の開始と終了時に素子Ｆ1〜Ｆnの両端に印加される電圧分布を示したものである。
【０３３３】
図４８（ａ）は活性化開始直後の電圧分布を示している。図４８において、横軸は素子番号Ｆ1〜Ｆnを示し、これは素子の位置に対応している。また縦軸は素子の電極間に印加される端子電圧を示している。図４８（ａ）に示す活性化の開始直後では、前述したように各素子を流れる電流は小さい。従って電源４４１０４から印加する活性化電位Ｅac＝１８［Ｖ］が各素子の端子Ｇy1〜Ｇynに印加される。またこの時点では活性化電流がほとんど流れていないので、画素電極駆動回路４４１０８の設定電流値もほぼ“０”となり、画素電極駆動回路４４１０８の駆動出力電位Ｂy1〜Ｂyn及びバッファアンプ４４１０７の出力Ｓy1〜Ｓynもほぼ０［Ｖ］になる。これにより各素子には一定の電圧（約１８Ｖ）が印加され、活性化が進行する。
【０３３４】
また図４８（ｂ）は活性化終了時の電圧分布を示している。活性化の終了時は前述したように各素子を流れる電流はほぼ２ｍＡになっている。従って、電源４４１０４から印加する活性化電位Ｅac＝１８［Ｖ］が、各素子の端子Ｇy1〜Ｇynに印加される際、配線抵抗による電位降下の影響で低下する。この時、画素電極駆動回路４４１０８の設定出力値を２ｍＡとすれば、画素電極駆動回路４４１０８から出力される駆動電位Ｂy1〜Ｂyn及びバッファアンプ４４１０７から出力される駆動信号Ｓy1〜Ｓｙの分布は端子Ｇy1〜Ｇynにおける電位分布と同じになる。これにより各素子には、略一定の電圧（約１８Ｖ）が印加されて活性化が行われる。
【０３３５】
即ち、活性化の進行に伴って素子電流が増加すると、配線抵抗の影響で素子に印加される電圧分布が変化する。この時、電位分布量を算出して画素電極駆動回路４４１０８の設定出力値４４１１０として設定し、画素電極駆動回路４４１０８駆動電位Ｂy1〜Ｂynを逐次更新することにより、活性化の開始から終了まで全ての素子が一定の電圧で活性化される。そして各素子の平均素子電流ｉaveが２ｍＡに達したところで活性化を終了した。
【０３３６】
上述した説明においては、行配線端子Ｄx1に接続された１行目の行配線の素子の活性化の説明を行ったが、他の行配線に接続された素子を活性化する際も全く同様に適用できる。本実施の形態９においては、活性化する行配線を順次切り替えながら、複数行を同時に通電活性化を行っていた。この実施の形態９では、２本の行配線に接続されている素子を同時に通電活性化処理している。このため、同時に通電活性化するための行配線の選択に関して考慮が必要となった。この点に関して以下説明する。
【０３３７】
通電活性化処理を短時間で終らせるために、本実施の形態９では、同時に複数の行配線を選択して通電活性化処理を行った。即ち、本実施の形態９においては、２本の行配線を同時に選択して駆動しながら通電活性化処理を行った。
【０３３８】
前述したように本実施の形態９では、通電活性化時に、活性化電流と配線抵抗により生じる各素子の印加電圧の不均一を、画素電極駆動回路４４１０８から出力する電位を制御することにより補償している。本実施の形態９の基板４４１０１は、複数の表面伝導型放出素子を単純マトリクス配線によって接続して構成している。従って、２ライン分の表面伝導型放出素子を同時に活性化する場合、画素電極駆動回路４４１０８は２本の行配線に対して共通な補償電位を出力するため、各行配線には同じ補償電圧が印加されることになる。この時、２ライン分の表面伝導型放出素子の活性化特性が全く同じ場合は同じ補償電圧を印加して補償ができる。しかしながら実際には、製造ばらつきにより、各行配線の配線抵抗値にばらつきが生じたり、個々の行配線毎に活性化の進行速度が異なるなどして、２本の行配線に印加すべき補償電位を異ならせる必要がある。
【０３３９】
このように同時に複数の行配線に接続された表面伝導型放出素子の活性化を行う場合、印加すべき補償電圧が異なる場合に対応するため、本実施の形態９では、活性化の進行と共に同時に活性化する行配線を逐次変更し、活性化の進行が同じ行配線２本を同時に駆動した。この詳細について図４９のフローチャートにより説明する。説明を分かりやすくするため、素子基板４４１０１の行配線の数ｍを“４８０”として以下に説明する。
【０３４０】
図４９は本実施の形態９の制御回路４４１０６による活性化処理の制御工程を示すフローチャートである。
【０３４１】
まずステップＳ１で、活性化開始の指令により、制御回路４４１０６は通電活性化処理を開始する。ここでは先ず、活性化の開始時の初期駆動条件を設定する。この初期駆動条件として設定する項目は、画素電極駆動回路４４１０８への設定出力値４４１１０の設定と、タイミング発生回路４４１０５に指示する同時駆動する行配線の設定の２つである。
【０３４２】
画素電極駆動回路４４１０８への初期電位値の設定は以下のように行った。活性化処理の開始時、各素子を流れる活性化電流はそれ程大きくないため、活性化電流と配線抵抗により生じる各素子における印加電圧の不均一の問題は生じない。従って、画素電極駆動回路４４１０８から出力する補償電位は全て０［Ｖ］となるように設定する。また、行配線への通電は２本同時に行うため、４８０本の行配線を２４０ブロックの通電処理単位に分割する。この２４０ブロックの割付を行うのが“同時駆動ラインの設定”である。なお、活性化処理の開始時点においては、どの行配線も同一と考えてよいため、どのように２本の行配線を組み合わせても問題はない。ここでは、活性化電圧の印加時に、素子基板４４１０１上に均等に電力が印加されるように、以下のように行配線の組み合わせを設定した。
【０３４３】
ブロック１：１番目の行配線と２４１番目の行配線
ブロック２：２番目の行配線と２４２番目の行配線
・
・
ブロック２４０：２４０番目の行配線と４８０番目の行配線
次にステップＳ２では、ステップＳ１での設定に基づいて駆動条件を設定した後、活性化処理を開始する。ここでは２本の行配線ずつ駆動を行う。駆動する行配線の選択は、上述したステップＳ１における同時駆動ラインの設定値に基づいて決められ、これに基づく駆動ライン設定信号がタイミング回路４４１０５に出力される。タイミング発生回路４４１０５は、この設定信号に基づいてラインセレクト信号をライン選択回路４４１０２に出力し、ライン選択回路４４１０２により選択された２本の行配線に、電源４４１０４からの出力電位が同時に印加される。またこの時、基板４４１０１上の選択された行配線に接続された素子の活性化の進行状況をモニタして、各素子における活性化電流とそれら行配線の配線抵抗により生じる電位降下の補償量を算出するため、電流検出回路４４１０３により検出した各行配線を流れる活性化電流４４１０９を入力し、その検出した電流値をメモリ４４１１１に格納する。
【０３４４】
次にステップＳ３に進み、それぞれ２本の行配線（１ブロック）ずつの活性化処理と電流検出を２４０ブロック分に対して行ったかどうかを調べ、そうでなければステップＳ２に戻り、次のブロックへの通電活性化処理と各行配線における電流検出を行う。
【０３４５】
こうして全ブロックに対する活性化処理が一通り行われるとステップＳ４に進み、各素子の活性化の進行により、活性化電流と配線抵抗により生じる電位降下の補償電位を算出する。ここでは前述の式（３）により、各行配線毎の活性化電流と配線抵抗とから補償電位値を算出することが可能である。各行配線において配線抵抗ｒ1〜ｒnはほぼ等しいと考えてよく、各行配線ごとのばらつきのみを補正するため、各行配線毎の配線抵抗値を予め測定してメモリ４４１１１に格納しておく。上述した２本の行配線を同時に駆動している際も、電流検出回路４４１０３により各行配線の活性化電流を検出し、前述のステップＳ２に従ってメモリ４４１１１に格納した各ライン毎の活性化電流値と配線抵抗値を用いて各ライン毎に補償電位値を算出する。
【０３４６】
次にステップＳ５に進み、活性化の進行により、印加すべき補償電位値が各行配線毎に変化するため、同時に選択して電圧を印加する行配線の組み合わせも逐次更新する必要がある。そこで、このステップＳ４では、同時に選択して駆動する行配線の設定を行う。先ず、その行配線を流れる活性化電流が目標値（２ｍＡ／１素子当り）に達した行配線は活性化が終了しているため次に選択するための行配線から除外する。そして次に活性化をすべき行配線を選択するために、ステップＳ２で算出した補償電位値が大きいものから順に並べ、補償電位値の似た行配線を２本ずつ同時に選択する。この時、選択される行配線として隣り合った２本の行配線同士が選択されると、表面伝導型放出素子基板の一部に電力が集中してしまう可能性がある。そこで１番目〜４８０番目の行配線のうち１番目〜２４０番目の行配線をブロックＡ、２４１番目〜４８０番目の行配線をブロックＢとして、同時に選択される２本の行配線をブロックＡとブロックＢから各１本ずつ選択するようにした。
【０３４７】
こうしてステップＳ６に進み、基板４４１０１の全ての行配線に接続された素子の活性化が終了したかどうかを判断し、各行配線を流れる電流値が目標値に達してすべての素子の活性化が終了したと判断されると活性化を終了する。また全ての素子の活性化が終了していない場合はステップＳ２に戻って、再びスクロール駆動を開始する。この時の同時に選択する行配線の組み合わせと画素電極駆動回路４４１０８からの補償電位値は、前述のステップＳ３およびＳ４で設定された値を用いる。
【０３４８】
このようにして基板４４１０１の素子の活性化を終了する。このように、活性化電流と配線抵抗による電圧降下を補償するため画素電極駆動回路４４１０８の出力Ｂy1〜Ｂynを逐次更新することにより、活性化の開始から終了まで全ての素子が略一定の電圧で均一に活性化され、かつ２本の行配線を同時に選択して駆動することにより、１本ずつ駆動していた場合に比べ半分の処理時間で通電活性化処理が完了できる。
【０３４９】
なお、本実施の形態９においては、電源４４１０４の出力電圧を正極性とし、行配線端子Ｄx1から列配線端子Ｄy1〜Ｄynに電流を流す方向で活性化を行うように説明したが、これと極性を逆にして列配線端子Ｄy1〜Ｄynから行配線端子Ｄx1側に電流を流すようにして活性化を行ってもよい。この場合は、電位分布も逆になるため、バッファアンプ４４１０７を（−１）倍の反転バッファアンプとして電流をソース側とするように設定することで全く同様の効果が期待できる。
【０３５０】
また本実施の形態９において、画素電極駆動回路４４１０８は基板４４１０１の列配線数ｎと同じ数のＤ／Ａコンバータを用いて構成したが、補償電位分布の形は図４８に示すように緩やかに変化するため、Ｄ／Ａコンバータの数を少なくして、間引いた列配線端子に印加すべき電位値を抵抗分割によって規定しても良い。これにより、画素電極駆動回路４４１０８のＤ／Ａコンバータの数を減らしてコストダウンを可能とする。
【０３５１】
また列配線方向の素子数ｎが大きくなった場合、電流検出回路４４１０３における電流計測→設定出力値４４１１０の演算→画素電極駆動回路４４１０８へのデータ転送等の一連の作業は時間がかかる可能性がある。これを処理する際、各素子毎に並列して処理したり、活性化電流値と配線抵抗値と各素子の位置とから設定出力値４４１１０を発生するようなデータを記憶したルックアップテーブル（ＬＵＴ）を用いることで時間の短縮が図れる。
【０３５２】
また、設定出力値４４１１０の更新時間間隔も、本実施の形態９に示したように、１スクロール毎に行わなくても、活性化の進行速度に合わせて適宜行うようにしてもよい。
【０３５３】
以上説明したように本実施の形態９の通電活性化装置によれば、全ての素子の電子放出特性が均一化される。これにより、この電子源基板４４１０１を用いて輝度または濃度のばらつきが少ない高品位な画像表示装置が実現された。
【０３５４】
［実施の形態１０］
図５０は、本発明の実施の形態１０の表面伝導型放出素子の通電活性化装置の構成を示すブロック図で、前述の実施の形態９の構成と共通する部分は同じ番号で示し、その説明を省略する。この実施の形態１０では、活性化時、同時に通電駆動する行配線の選択方法が前述の実施の形態９と異なっており、これにより一層通電処理時間の短縮化を実現したので以下に説明する。
【０３５５】
本実施の形態１０においては、同時に通電駆動する行配線の数を活性化処理の開始時から終了時まで一定とせず逐次変更した。これを実現するために同時選択ライン数決定回路４４１１２を備えている。このように活性化の際の同時に選択する行配線の数を増やすことにより通電処理時間は短縮化できるが、その一方、同時に選択する行配線数をむやみに増やすことはできず、以下の様な制限がある。
（１）配線抵抗Ｒyに生じる電位降下の影響
今まで、図４７の等価回路で列配線の配線抵抗Ｒyの影響は小さいとして無視してきた。しかしながら同時に通電駆動する行配線の数が増えると、配線抵抗Ｒyで生じる電位降下の影響が無視できなくなり、上述した電位降下を補償できる効果が損なわれてしまう。
（２）表面伝導型放出基板への投入電力の問題
同時に複数の行配線に通電して駆動する場合、１本ずつ駆動する場合に比べて表面伝導型放出素子基板４４１０１に多くの電力が投入されることになる。一般に表面伝導型放出素子基板４４１０１は、ガラス等のように熱伝導率の悪い材料を使用する場合が多いため、余りに大量の電力を投入すると表面伝導型放出素子基板４４１０１を熱で破壊する可能性がある。
【０３５６】
このような制限を考慮して、各素子の活性化の進行状況に応じて最適な、同時選択する行配線の数を決定するのが同時選択ライン数決定回路４４１１２である。
【０３５７】
本実施の形態１０において、同時選択ライン数決定回路４４１１２は上記した制限のうち、投入電力の制限の方が厳しかったため、投入電力を基に同時に選択する行配線の数を最大１０本から最小２本の間で活性化の進行と共に変化させた。
【０３５８】
この詳細について図５１のフローチャートを参照して説明する。ここでは説明を分かりやすくするため、表面伝導型放出素子基板４４１０１の行配線数ｍが２４０本として説明する。
【０３５９】
まずステップＳ１１で、活性化開始の指令により、制限回路４４１０６は通電活性化を開始する。ここでは先ず、活性化の開始時の初期駆動条件の設定を行う。初期駆動条件として設定する項目は、画素電極駆動回路４４１０８から出力する初期電位値の設定と、同時に選択して駆動する行配線の設定の２つである。
【０３６０】
画素電極駆動回路４４１０８の初期電位値設定は以下のように行った。駆動開始時には活性化電流はそれ程流れないため、活性化電流と配線抵抗により生じる各素子に印加される電圧の不均一の問題は生じない。従って、画素電極駆動回路４４１０８から印加する補償電位量は全て０［Ｖ］となるように設定する。また、通電は最初、１０本の行配線を同時に駆動するため、２４０本の行配線を通電処理する場合、２４ブロックの通電処理単位に分けられる。ここでは、活性化電圧の印加により表面伝導型放出素子基板４４１０１に均等に電力が印加されるように、以下のように組み合わせを設定した。
【０３６１】
ブロック１：１番目、２５番目、４９番目…２１７番目の行配線
・
・
ブロック２４：２４番目、４８番目、７２番目…２４０番目の行配線
次にステップＳ１２に進み、ステップＳ１１での設定に基づいて駆動条件を設定した後、活性化を開始する。ここでは同時選択ライン数決定回路４４１１２で決められた本数の行配線ずつ同時に選択して駆動する。この駆動する行配線の選択は、ステップＳ１１で設定された同時駆動ラインの設定値に基づいて決められ、駆動ライン設定信号としてタイミング回路４４１０５に出力される。タイミング発生回路４４１０５は、この駆動ライン設定信号に応じてラインセレクト信号を出力し、ライン選択回路４４１０２で２本の行配線に同時に電源４４１０４よりの電位が印加される。またこの時、電流検出回路４４１０３で活性化の進行状況を電流値をもとにモニタする。即ち、電流検出回路４４１０３により各行配線を流れる電流値を検出してメモリ４４１１１に格納する。こうして格納された値をもとに、後続のステップＳ１４で活性化電流と配線抵抗により生じる電位降下の補償量を算出する。
【０３６２】
次にステップＳ１３に進み、１スクロールの終了を検出するまで、全ブロックの通電活性化処理と各行配線における電流検出を行う。
【０３６３】
次にステップＳ１４に進み、活性化の進行により、活性化電流と配線抵抗により生じる電位降下の補償電位を算出する。ここでは前述の式（３）により、各行配線毎の活性化電流と配線抵抗から補償電位値を算出することが可能である。各行配線において配線抵抗ｒ1〜ｒnはほぼ等しいと考えてよく、行配線ごとのばらつきのみを補正するため、各行配線の配線抵抗値を予め測定してメモリ４４１１１に格納しておく。そして複数の行配線を同時に駆動中も、電流検出回路４４１０３により行配線毎の活性化電流を検出し、前述のステップＳ１２に従ってメモリ４４１１１に格納した各行配線の活性化電流値と配線抵抗値を用いて各行配線の補正電位値を算出する。
【０３６４】
次にステップＳ１５に進み、活性化の進行により、印加すべき補償電位値が行配線毎に変化するため、同時に選択する行配線の組み合わせも逐次更新する必要がある。そこで、同時に駆動する行配線の設定を行う。ここでは先ず、活性化電流が目標値（２ｍＡ／１素子）に達した行配線に接続されている素子は全て活性化が終了しているため、その行配線を選択することはないため選択すべき行配線から除外する。次に、同時選択ライン数決定回路４４１１２がパネル投入電力量を基に同時に駆動すべき行配線数（以下、Ｘ）を“２”から“１０”の間で決定する。次に活性化をすべき行配線を、ステップＳ１２で算出した補償電圧値が大きい行配線から順に並べ、補償電位値の似た行配線をＸ本ずつ同時選択する行配線として設定する。ここでスクロール駆動とは、行配線にパルス電圧を印加する構成において、ある行配線にパルス電圧を印加して、次のパルスを印加するまでの間に、他の行配線に（順次）パルスを印加することをいう。
【０３６５】
こうしてステップＳ１６に進み、全ての行配線の活性化電流値が目標値に達したか判断し、目標値に達した場合は活性化を終了する。一方、まだ活性化が終了していない場合はステップＳ１２に戻って、再びスクロール駆動を開始する。この時の同時に選択する行配線の組み合わせと画素電極駆動回路４４１０８からの補償電位値は、前述のステップＳ３，ステップＳ４で設定された値を用いる。ここでスクロール駆動とは、行配線にパルス電位を印加する構成において、ある行配線にパルス電位を印加して、次のパルスを印加するまでの間に他の行配線に（順次）パルスを印加することをいう。
【０３６６】
このようにして表面伝導型放出素子基板４４１０１の活性化を終了する。活性化電流と配線抵抗による電位降下を補償するため画素電極駆動回路４４１０８の出力電位Ｂy1〜Ｂynを逐次更新することで活性化の開始から終了まで全ての素子が略一定の電圧で均一に活性化され、かつ複数行配線を同時に選択して駆動することにより、１本の行配線ずつ選択して駆動していた場合に比べて、約１／４以下の処理時間で通電活性化処理が完了した。
【０３６７】
なお、本実施の形態１０では、同時に選択駆動する行配線の数を“２”から“１０”の間で変化させたが本発明はこれに限定されるものでなく、上述した範囲内でさらに大きく変化させても良い。
【０３６８】
なお、本実施の形態や他の実施の形態は、複数の機器（例えばホストコンピュータ，インタフェイス機器，リーダ，プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用してもよい。
【０３６９】
また、本実施の形態や他の実施の形態の目的は、前述した実施の形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても達成される。
【０３７０】
この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【０３７１】
プログラムコードを供給するための記憶媒体としては、例えば、フロッピディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭなどを用いることができる。
【０３７２】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【０３７３】
さらに、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【０３７４】
なお、本実施の形態では、複数の行配線の中から複数本の行配線を選択して電位を印加し、列配線の全てに電位分布を補正する電位を印加し、その選択された行配線を流れる電流値を検出するようにしたが、本発明はこれに限定されるものでなく、行配線と列配線とを入れ替えて、列配線の中の選択した配線に電位を印加し、電位分布を全ての行配線に印加する電位により補正しても良い。
【０３７５】
以上説明したように本実施の形態によれば、表面伝導型放出素子をマトリクス状に配線した表面伝導型放出素子基板を通電活性化により製造する際に、活性化時に配線抵抗と活性化電流による電位降下の影響で、素子に印加される電圧に不均一が生じて特性ばらつきが発生する現象を防いで、多数の表面伝導型放出素子を単純マトリクス配線した電子源が均一な電子放出特性を得られるような通電活性化を実現できるようになった。
【０３７６】
同時に、非常に多くの素子を構成した表面伝導型放出素子基板を通電処理する場合の処理時間を短くでき、工程時間の短縮化を実現した。
【０３７７】
以上説明したように本実施の形態によれば、多数の電子放出素子をマトリクス配線した電子源の電子放出特性の均一化を可能とし、かつ活性化に要する時間を大きく短縮できる。
【０３７８】
また、電子放出素子を接続する配線の抵抗、および或は活性化済みの素子を流れる電流による影響を無くして、各電子放出素子の電子放出特性を均一化できるという効果がある。
【０３７９】
［実施の形態１１］
本実施の形態における通電活性化装置の構成は実施の形態９と同様である。この本実施の形態１１においては、活性化時、同時に駆動するライン選択の選択方法が異なっており、これにより通電処理時間の短縮化と、素子の電子放出特性のさらなる均一化を実現したので以下に説明する。
【０３８０】
本実施の形態１１においては、これまで影響が少ないとして無視してきた列配線方向配線抵抗Ｒyに生じる電位降下の影響を排するように同時に駆動するラインの選択方法を最適化し、補償電位を設定した。
【０３８１】
実施の形態９においては、図４７の等価回路で配線抵抗Ｒyの影響は小さいとして無視してきた。しかしながら厳密には同時駆動ラインの選択方法によっては、Ｒyの両端に生じる電位降下の影響が無視できなくなり、バッファアンプ４４１０７の出力からの補償電位値が同時選択しているラインの位置によって変化し、電位降下補償の効果が損なわれてしまう場合がある。本実施の形態１１はこのように列配線方向配線抵抗Ｒyの影響を最も少なくするような駆動例を示す。
【０３８２】
引き続き、本実施の形態１１の装置により表面伝導型放出素子基板４４１０１を活性化するステップについて説明する。本実施の形態１１においても、活性化は全ての素子のＩf値が目標となるように行う。この時、目標電流値は必要とする電子放出量などから予め求められる。本実施の形態１１においては、最終的に表面伝導型放出素子基板４４１０１上の各素子の素子電流を２ｍＡになるように電流検出回路４４１０３出力をモニタして、通電活性化処理を行った。また通電活性化の条件としては、実施の形態９と同様にパルス幅１ミリ秒、パルス高１８Ｖの波形を印加し、時間短縮のため活性化は２ラインを単位として同時に通電処理を行った。
【０３８３】
先ず、同時に複数のラインを選択して通電活性化を行う際に、列配線の配線抵抗の電位降下の影響と低減方法を説明する。
【０３８４】
図５２は、表面伝導型放出素子基板の行方向配線端子Ｄx2とＤxm-1の２ラインを同時に選択し、通電活性化処理している様子を示す図である。
【０３８５】
この時、行方向配線端子Ｄx2とＤxm-1上の素子に活性化電流と行方向配線抵抗で生じる電位降下分布はほぼ等しい。ゆえにこの２本は同時に選択され活性化用電源４４１０４で駆動され、対向する列方向配線端子Ｄy1〜Ｄynからはバッファアンプ４４１０７によって、電位降下を補償するような電位波形が印加されているとする（図４８Ｂの駆動波形）。
【０３８６】
この時、列方向配線抵抗の影響を検討するため、図５２において、バッファアンプ４４１０７のＳyn出力から列方向配線端子Ｄynに注目し、列配線番号ｎ列目に接続された表面伝導型放出素子を配線抵抗も含めたモデルで現したのが図５３である。図５３によって、同時に複数のラインを選択して通電活性化を行う際に、生じる列配線方向配線抵抗の電位降下量の見積もりと本実施の形態１１で行った補償方法を以下に説明する。
【０３８７】
図５３において、Ｆ1〜Ｆmは列方向配線端子Ｄyn上の表面伝導型放出素子、Ｒx1〜Ｒxmは列配線ＥＹnにおける各部の配線抵抗である。
【０３８８】
図５２において、行方向配線端子Ｄx2とＤxm-1上の素子が通電活性化されており、図５３においては素子Ｆ2とＦm-1が活性化され、それぞれ活性化電流ｉ2、ｉm-1が流れているとする。これ以外の素子には、バッファアンプ４４１０７のＳyn出力電位と、ＧＮＤ電位が印加されるが、この電位差は一般に小さく、素子には電流がほとんど流れない。
【０３８９】
この時、列方向配線上のＧx1〜Ｇxmに列配線抵抗の影響で生じる電位降下を見積もっている。Ｇxm電位を基準とすると、
0004109817.tif 000008
これらの結果から、バッファアンプ４４１０７のＳyn出力電位を基準とすると、Ｇx2電位、Ｇxm-1電位の電圧降下量Δは、
0004109817.tif 000009
となる。これが、行配線端子Ｄx2とＤxm-1を同時に通電活性化時に、列方向配線上のＧx1〜Ｇxmに列配線抵抗の影響で生じる電位降下量である。この電位降下量Δは、
・列配線抵抗値
・活性化電流量
・列配線上のどの素子が選択されているか
によって決ることが分かる。
【０３９０】
このうち、列配線抵抗値Ｒx1〜Ｒxmはほぼ一定で、活性化電流量もほぼ一定になることを考えると、これが、列方向配線上のＧx1〜Ｇxmに列配線抵抗の影響で生じる電位降下の影響は、列配線上のどの素子が選択されているかによってほぼ決定されると言える。
【０３９１】
つまり、Ｒx1〜Ｒxm＝Ｒx    ｉ2＝ｉm-1＝ｉとして、
ΔＧx2'＝４・Ｒx・ｉ
ΔＧxm-1'＝（ｍ−１）・Ｒx・ｉ＋２・Ｒx・ｉ＝（ｍ＋１）・Ｒx・ｉ
これによりΔＶを以下のようにして算出し、列方向配線抵抗の影響評価量と定義する。
【０３９２】
0004109817.tif 000010
このΔＶが列方向配線抵抗によってＧx2とＧxm-1で生じる電位降下量の差である。
【０３９３】
また、図５３はバッファアンプ４４１０７のＳyn出力に注目し電位降下量を見積もったが、ΔＧx2'やΔＧxm-1'の関係やΔＶの値は、活性化電流値と配線抵抗値が同じならばＳy1からＳyn出力の何れでも同じであることが分かる。
【０３９４】
つまりΔＶによって列方向配線抵抗の影響を算出することができ、ΔＶが大きい場合は、Ｄx2とＤxm-1の２ラインを同時に選択して良いかを検討することになる。即ち、予め設定しておいた許容設定電圧値とΔＶを比較し、許容設定電圧値＜ΔＶの場合は、違うラインを同時選択ラインの組み合わせとして選ぶ。
【０３９５】
さらに、列方向配線上のＧx1〜Ｇxmに列配線抵抗の影響で生じる電位降下の影響はバッファアンプ４４１０７出力にオフセット値ΔＶoffsetを加算することで低減できることが分かる。
【０３９６】
つまり、上記の場合は、
0004109817.tif 000011
の値をバッファアンプ４４１０７の出力Ｓy1からＳynにオフセット量として差し引くことにより、行方向配線端子Ｄx2とＤxm-1上の素子を同時に通電活性化処理する際の列配線抵抗の影響で生じる電位降下の影響を低減できる。
【０３９７】
本実施の形態１１においても、実施の形態９と同様に、活性化の進行と共に同時に駆動すべきラインを逐次変更し、活性化の進行が同じライン２本を束ねて駆動した。この時、本実施の形態１１においては上記のように、列方向配線抵抗の影響を考慮し、その影響が最小となるような２本のラインを選択し駆動した。
【０３９８】
この詳細について図５４のフローチャートにより説明する。説明をわかりやすくするため、表面伝導型放出素子基板の行方向配線数ｎは４８０本あるものとして以下説明する。
（ステップＳ２１）〜初期駆動条件設定
活性化開始の指令により、制御回路４４１０６は通電活性化を開始する。先ず、活性化の開始時の初期駆動条件設定を行う。初期駆動条件として設定する項目は、画素電極駆動回路４４１０８出力電位の初期電位値設定と、同時選択ラインの設定の２つである。
【０３９９】
画素電極駆動回路４４１０８の初期電位値設定は以下のように行った。駆動初期時、活性化電流はそれ程流れないため活性化電流と配線抵抗により生じる各素子印加電圧の不均一の問題は生じない。従って画素電極駆動回路４４１０８から印加する補償電位量は全て０Ｖとなるように設定する。また通電は２ライン同時に駆動を行うため、４８０本の行方向配線を通電処理する場合、２４０ブロックの通電処理単位に分けられる。この２４０ブロックの割付を行うのが“同時選択ラインの設定”である。活性化の始まりにおいては、どのラインも同一と考えてよいため、どのように２本を組み合わせても問題はない。ここでは、活性化電圧印加時に表面伝導型放出素子基板４４１０１上ほぼ均等に電力が印加されるように、以下の様に組み合わせを設定した。
【０４００】
ブロック１：行方向配線ｃｈ１と行方向配線ｃｈ２４１
ブロック２：行方向配線ｃｈ２と行方向配線ｃｈ２４２
：
：
ブロック２４０：行方向配線ｃｈ２４０と行方向配線ｃｈ４８０
（ステップＳ２２）〜スクロール駆動開始
ステップＳ２１の設定に基づいて駆動条件を設定後、活性化を開始する。行方向配線２本ずつ同時に駆動を行う。駆動ラインの選択は同時選択ラインの設定値に基づいて決められ、駆動ライン設定信号としてタイミング回路４４１０５に転送される。タイミング発生回路４４１０５はラインセレクト信号を出力し、ライン選択回路４４１０２で２本のラインが同時に電源４４１０４で駆動される。またこの時、活性化の進行をモニタして活性化電流と行方向配線抵抗により生じる電位降下の補償量を算出するため、電流検出回路４４１０３により各行方向配線を流れる電流値を検出しメモリ４４１１１に格納する。
（ステップＳ２３）〜１クスロールの終了検出
２４０ブロックの通電活性化処理と各ラインの電流検出の終了迄待つ。
（ステップＳ２４）〜分布電圧値の算出
活性化の進行により、活性化電流と行方向配線抵抗により生じる電位降下の分布を算出する。前述の実施の形態９の式（１）により、各ライン毎の活性化電流と配線抵抗から行方向配線抵抗で生じる電位分布量を算出することが可能である。各ラインにおいて配線抵抗ｒ1〜ｒnは、ほぼ等しいと考えてよく、ライン毎のばらつきのみを補正するため、ライン毎の配線抵抗値を予め測定してメモリ４４１１１に格納しておく。同時に２ラインを駆動中も、電流モニタ回路４４１０３によりライン毎に活性化電流を検出し、ステップＳ２２に従ってメモリ４４１１１に格納した各ライン毎の活性化電流値と行方向配線抵抗値を用いて各ライン毎に分布電位値を算出し、メモリ４４１１１に格納する。
（ステップＳ２５）〜同時選択ラインの設定
活性化の進行により、印加すべき補償電位値がライン毎に変化するため、同時選択ラインの組み合わせも逐次更新する必要がある。そこで（ステップＳ２４）により、同時に駆動する選択ラインの設定を行う。先ず、活性化電流が目標値（２ｍＡ／１素子当り）に達したラインは活性化をしないため、選択ラインから外す。次に活性化すべきラインを（ステップＳ２５）で算出した分布電位値が大きいものから順に並べ、電位値の似たラインを２本ずつ同時選択ラインとして仮に設定する。
【０４０１】
この時選択ラインとして隣り合った２ラインが選択されると、表面伝導型放出素子基板の一部に電力集中してしまう可能性がある。そこでライン１〜４８０を１〜２４０のブロックＡ、ライン２４１〜４８０のブロックＢの２つに分け、２本の同時選択ラインをブロックＡ、ブロックＢから各１本ずつ選択するようにした。
【０４０２】
次に、列配線抵抗の電位降下の影響を、前述の（式Ａ1）から（式Ａm）及び（式Ｂ）に従って評価する。その結果、列配線抵抗の電位降下の影響量ΔＶが許容設定値１００ｍＶを超える場合は同時選択ラインの再設定を行う。同時選択ラインの再設定の際は、選択する２ラインが近接するように組み合わせを変更し再びΔＶを（式Ａ1）〜（式Ａm）及び（式Ｂ）に準拠して再算出する。
【０４０３】
全てのブロック（２４０）に対してΔＶが許容値以下になる若しくは、許容値に最も近づくように同時選択ラインの設定を行う。
【０４０４】
また、（式Ｃ）に従って、ΔＶの影響をもっとも低減できるオフセット値ΔVoffsetを２４０ブロック分算出し、メモリに格納する。
（ステップＳ２６）〜補償電位の算出
（ステップＳ２４）で算出された分布補償電位に、（ステップＳ２５）の２４０ブロック分のオフセット値ΔVoffsetを加えた補償電位値を算出し、メモリに格納する。
（ステップＳ２７）〜活性化終了判断
全てのラインの活性化電流値が目標値に達したか判断し、目標値に達した場合は活性化を終了する。活性化が終了していない場合は、（ステップＳ２２）に戻って、再びスクロール駆動を開始する。この時の同時選択ラインの組み合わせと画素電極駆動回路４４１０８からの補償電位値は、（ステップＳ２６）で設定された値を用いる。
【０４０５】
このようにして表面伝導型放出素子基板４４１０１の活性化を終了する。活性化電流と配線抵抗による電位降下を補償するための画素電極駆動回路４４１０８出力Ｂy1〜Ｂynを逐次更新することで活性化の開始から終了まで全ての素子が一定の電圧で均一に活性化され、かつ２ラインを同時に駆動することにより、１ラインずつ通電活性化していた場合に比べ、半分の処理時間で通電活性化処理が完了した。
【０４０６】
以上説明したように本実施の形態１１の通電活性化装置によれば、全ての素子の電子放出特性が均一化される。これにより、この電子源基板を用いて輝度または濃度のばらつきが少ない高品位な画像表示装置が実現された。
【０４０７】
［実施の形態１２］
本実施の形態１２における通電装置の全体構成は実施の形態９（図４４）と同等である。本実施の形態１２では、行配線への電位の印加は図４４に示す様に片側のみから行うのではなく、行配線の両側から行う様にした。
【０４０８】
図５５は、活性化電圧を印加している３本（Ｄx1及びＤx161、Ｄx321）の行配線のうちＤx1に着目し、各表面伝導型電子素子放出素子の配線抵抗を含めたモデル図である。以下、表面伝導型放出素子群の活性化について説明する。
【０４０９】
図５５において、Ｆ1〜Ｆnは、行配線端子Ｄx1ライン上の表面伝導型放出素子、ｒ1〜ｒnは行配線Ｄx1の配線抵抗、Ｒy0は各列配線Ｄy1〜Ｄynの給電端から表面伝導型放出素子までの配線抵抗、Ｒy1はラインＤx1とラインＤx161との間の列配線抵抗、Ｒy2はラインＤx161とラインＤx321との間の列配線抵抗を示している。ここで、行配線、列配線とも一定の線幅、厚さ、材料で形成されるように設計されているため、製造上のばらつきを除けばｒ1〜ｒnは等しいと考える。また、Ｒy0、Ｒy1、Ｒy2の各々の抵抗値もほぼ同抵抗値で製造されていると考える。
【０４１０】
なお、通電活性化の前後で、表面伝導型放出素子の等価抵抗値は変化（減少）するが、Ｒy0、Ｒy1、Ｒy2の値に比べ各表面伝導型放出素子の等価抵抗は非常に大きいため、列配線の電圧降下の影響は無視して考える。また表面伝導型放出素子Ｆ1〜Ｆnの等価抵抗値は、ｒ1〜ｒnに比べて大きく設計している。
【０４１１】
また、行配線Ｄx1及びＤx161、Ｄx321の３行の行配線を同時に活性化するために、ライン選択回路４４１０２が制御される。具体的には、まず制御回路４４１０６（図４４）から出力される駆動ライン設定信号及びＣＬＫ信号によって、タイミング発生器４４１０５（図４４）がラインセレクト信号を発生する。ライン選択回路４４１０２は、ラインセレクト信号が入力されると、行配線端子Ｄx1及びＤx161、Ｄx321に、活性化電位Ｅａｃを出力する電源４４１０４及び電流検出回路４４１０３を接続する。これにより上記３ラインは活性化電位Ｅａｃで駆動される。
【０４１２】
バッファアンプ４４１０７は、行配線Ｄx1においてはＦ1〜Ｆnからの活性化電流ｉ1〜ｉnとＤx161及びＤx321のラインの各々の活性化電流とをシンクするように動作する。バッファアンプ４４１０７の増幅度は、画素電極駆動回路４４１０８によって決定されている。
【０４１３】
図５６は、行配線Ｄx1及びＤx161、Ｄx321の各々に流れる素子電流Ｉf1及びＩf161、Ｉf321を示す図である。図５６によると、３ラインとも活性化の初期状態では電流が流れず、徐々に活性化が進行するとともに、電流が流れていることがわかる。
【０４１４】
活性化がある程度進行すると、素子電流Ｉf1及びＩf161、Ｉf321で活性化電流の値が異なる現象がみられる。これらの活性化電流のばらつきの要因としては、例えば基板の大面積化に伴い表面伝導型放出素子の形成時でのばらつきや、フォーミング時での亀裂形成のばらつき等が考えられる。
【０４１５】
図５７は、行配線Ｄx1の表面伝導型放出素子を活性化するときの電位分布を示す図である。図４中、縦軸は素子両端の端子電位を示している。横軸は表面伝導型放出素子Ｆ1〜Ｆnの位置を示している。なお、電源４４１０４は、例えば１６ｖの活性化電位Ｅａｃを各行配線Ｄx1及びＤx161、Ｄx321に印加している。
【０４１６】
図５７では、活性化が進行した場合の分布図を示している。配線抵抗の影響で、中央部の表面伝導型放出素子の電圧が行配線側で降下している。活性化の初期状態では、図５６に示したように未だ活性化電流が流れないため、補償電位は０ｖ近辺に設定される。
【０４１７】
続いて、図４４、図５５〜図５７を用いて、本実施の形態１２の通電活性化装置によって表面伝導型放出素子基板４４１０１を活性化する手順について説明する。
【０４１８】
なお、本実施の形態１２では、活性化工程の時間を短縮するために、行配線３本を同時に通電処理する場合の説明をする。その際、表面伝導型放出放出素子基板４４１０１での行配線ライン数を仮に４８０本としたとき、行配線端子Ｄx1、Ｄx161、Ｄx321の３本を同時駆動する開始ラインとし、３本の活性化電流の平均値から列配線に印加する補償電位を決定している。
【０４１９】
先ず、図４４に示すように制御回路４４１０６は、ユーザから活性化開始の指令が入力されると、行単位で通電処理を行うためにタイミング発生回路４４１０５、電源４４１０４及び画素電極駆動回路４４１０８を制御する。列配線端子Ｄy1〜Ｄynがグランド電位になるように設定出力値４４１１０を設定する。そして、例えばパルス幅１ｍ秒、パルス高１８Ｖである順次活性化電位Ｅａｃのパルス波を、行配線端子Ｄx1〜Ｄxmに印加する。これにより、表面伝導型放出素子基板４４１０１は行配線単位に順次パルス電圧が印加され、活性化をライン単位で開始する。
【０４２０】
次に、画素電極駆動回路４４１０８から出力される補償電位の設定方法について説明する。
【０４２１】
通電活性化を行う際、素子の電気特性は図４１に示すような変化をする。すなわち、活性化を開始した直後には素子電流がほとんど流れず、通電時間とともに素子電流が流れて飽和する。このとき、図５５に示すように、行配線Ｄx1上の表面伝導型放出素子群の端子電位をモニタすると、配線抵抗Ｒ1〜ｒnの影響で電位ｖ1〜ｖnは変化する。この電位変化は活性化の進行と共に大きくなる。
【０４２２】
例えば、活性化電流２ｍＡ／１素子、ｒ1〜ｒn＝１０Ω、ｎ＝１０００の場合、片側（Ｆ1側）からのみ電源４４１０４によって給電した場合には、給電端から最も遠い表面伝導型放出素子Ｆnの端子ｖnにおいては、
ΔＶ＝(１／２)×１０００×１０００１×２ｍＡ×１０ｍΩ  （式４）
となり、最大１０Ｖもの電位差が生じることになる。
【０４２３】
そこで、この電位の分布と同じ電位分布を画素電極駆動回路４４０１８で発生させ、各表面伝導型放出素子に生じる電位分布をキャンセルするようにバッファアアンプ４４１０７を介して、Ｄy1〜Ｄyn端子に電位を印加する。
【０４２４】
すなわち、活性化の進行に伴って、各表面伝導型放出素子Ｆ1〜Ｆnに流れる電流と配線抵抗ｒ1〜ｒnとによって、端子ｖ1〜ｖnに生じる電位降下分布を制御回路４４１０６で演算し、画素電極駆動回路４４１０８のＤ／Ａコンバータの出力値を設定することで、列配線側に電位降下分による補償電位の設定が実現できる。
【０４２５】
本実施の形態１２では、行配線を複数同時に選択して電位を印加する手法（マルチライン駆動と称する）を行っており、行配線Ｄx1及びＤx161、Ｄx321の３本を同時に駆動している。また、行配線への活性化電位の印加は、Ｆ1〜Ｆnの配線の両側から電圧を印加している。
【０４２６】
ライン選択回路４４１０２より選択された行配線の両側に電源４４１０４から所定の電位が印加されると、行配線Ｄx1及びＤx161、Ｄx321に、各々Ｉf1及びＩf161、Ｉf321の活性化電流が流れる。
【０４２７】
本実施の形態１２では、マルチライン駆動する行配線の平均活性化電流Ｉfaveを算出し、それに対する列配線側の補償電位を算出してそれを印加する方式を用いている。平均活性化電流Ｉfaveの算出は、設定時間ごとに、マルチライン駆動しているラインの電流値の検出を逐次行い、検出した電流値を、電流検出回路４４１０３から活性化電流４４１０９として制御回路４４１０６に入力して、制御回路４４１０６においてされる。そして、算出した平均活性化電流Ｉfaveから補償電位の算出を行う。
【０４２８】
本実施の形態１２では、行配線への活性化電位の印加は、行配線の両側から電位印加を行うため、配線抵抗による電位降下としては行配線での中央付近が最も大きくなる。行配線の両側から電位を印加する場合には、図５５に示す電源４４１０４は、行配線Ｄx1ではａとａ’とが接続され、行配線Ｄx161ではｂとｂ’とが接続され、行配線Ｄx321ではｃとｃ’とが接続される。
【０４２９】
従って、上記の印加方法により補償電位出力は、以下のように求められる。なお、１つの電子放出素子に流れる素子電流の平均値をｉaveとすると、ｉaveはＩfave／ｎとなる。
【０４３０】
Ｄyn＝(１／２)×ｒn×ｎ×（ｎ＋１）×ｉave          （式５）
ｎ＝Ｆ1〜Ｆn/2
ただし、Ｆn/2以降の画素番号は、ｎ＝Ｆn-n'（ｎ’はＦn/2〜Ｆn）までの画素番号として計算される）。
【０４３１】
以上のような算出方法によって、マルチライン駆動を行っている行配線を流れる活性化電流値の平均素子電流Ｉfをもとにして列配線側の補償電位を決定している。補償電位は、画素電極駆動回路４４１０８からバッファアンプ４４１０７を通して列配線Ｄy1〜Ｄynの端子に出力され、補償電位の設定は活性化プロセスが終了するまで行われる。
【０４３２】
そして、活性化の終了条件としては、マルチライン駆動している各行配線の活性化電流から、各素子の平均素子電流Ｉfが一定値に達した場合（例えば、各素子が２ｍＡとなったとき）、或いは活性化電流がある程度流れた時点から時間的な制御を行う場合などがある。
【０４３３】
以上説明したように、本実施の形態１２では行配線の３本を同時に駆動して、活性化を同時に進行させることで工程時間の短縮を図る。本実施の形態１２においては、表面伝導型放出素子基板４４１０１は、表面伝導型放出素子を単純マトリックス配線によって構成しているため、補償電位の印加はマルチライン駆動している行配線に対して共通である。
【０４３４】
しかし、行配線ごとに流れる活性化特性（活性化電流）は必ずしも一定ではなく、各々にばらつきがある。従って、各行配線ごとに算出される補償電位にも当然電位差が生じる。そのため、マルチライン駆動を行うときには、列配線側に印加する電位の設定が重要となってくる。
【０４３５】
補償電位の設定は、実際に活性化する素子に印加される電圧のばらつきを少なくすることが必要である。そのため、特定の行配線の活性化電流にあわせて行うと、印加電圧にもばらつきが大きくなることが懸念される。
【０４３６】
本実施の形態１２では、このような行配線のライン毎の特性ばらつきに対してより均一に素子の活性化を行うために、列配線に出力する補償電位を、マルチライン駆動している行配線の平均活性化電流から算出することにより、行配線ごとに素子特性のばらつきを最小限に抑えるための駆動を行っている。
【０４３７】
図５８は、活性化を実現させるためのフローチャート図である。図５８を用いて活性化を実現するための説明をする。
（ステップＳ３１）
ユーザによって活性化開始の指令が入力されると、まず、活性化の開始時に、制御回路４４１０６は同時駆動する行配線の選択条件などを設定する。この設定は、マルチライン駆動を行うに当たって、同時駆動する行配線の本数、駆動する行配線のライン間隔及び間引き間隔の３つの設定である。本実施の形態１２で行うマルチライン駆動は、選択した複数の行配線を１ブロックとしてとらえ、ブロックごとに順々に電圧を印加していく。
【０４３８】
この実施の形態１２では、同時駆動する行配線の本数を３本とし、同時駆動する行配線のライン間隔を１６０本とし、間引き間隔の間引きの間隔を行配線１０本としている。同時駆動する行配線の本数の設定は、上記のブロック単位ごとの駆動により、表面伝導型放出素子基板４４１０１に通電する電力量と通電時の発熱とを考慮して最適に設定している。
【０４３９】
駆動ラインの間隔とは、３本の行配線を同時に駆動するときの、例えばラインＤx1及びＤx161，Ｄx321の各行配線の間隔をいう。本実施の形態１２では、上記のように駆動ライン間隔を１６０本としている。駆動ライン間隔の設定も、表面伝導型放出素子基板４４１０１での通電電力による熱分布の集中を考慮して、表面伝導型放出素子基板基板４４１０１の全域に均等に指定する必要がある。
【０４４０】
間引き間隔とは、同時駆動を行うときのブロック間の間隔をいう。本実施の形態１２では、最初に行配線Ｄx1及びＤx161、Ｄx321の駆動をする。その後選択する行配線としては、間引き間隔を１０本と設定しているため、Ｄx11及びＤx171、Ｄx331である。即ち、３本×１０単位の３０本を１ブロックとして、順次１単位ごと１〜１０単位を繰り返しながら活性を行う。そして、ブロック単位としての設定したライン選択条件は、
0004109817.tif 000012
となる。このような設定が終了すると、ステップＳ３２に移行する。
【０４４１】
ステップＳ３２では、表面伝導型放出素子の活性化を行う。マルチライン駆動として３本の行配線を同時に駆動するために、制御回路４４１０６は、ステップＳ３１で行った行配線の選択条件などを設定の設定信号をタイミング回路４４１０５に設定する。タイミング回路４４１０５は、駆動する行配線を認識し、ラインセレクト信号をライン選択回路４４１０２に出力する。
【０４４２】
このラインセレクト信号により、所定の行配線のＦＥＴリレーをオンにして、行配線を電源４４１０４側と接続し、選択した行配線を駆動する。ブロックごとに活性化を開始すると、電流検出回路４４１０３は、駆動する行配線の活性化電流を検出し、その電流値はメモリ４４１１１に格納される。
【０４４３】
ステップＳ３３では、１ブロック（本実施の形態１２では３０本）の活性化の終了と活性化電流の検出の終了とを確認する。これらを確認するとステップＳ３４へ移行する。
【０４４４】
ステップＳ３４では、補償電位の算出を行う。まず、ステップＳ３３においてメモリ４４１１１に格納している活性化電流から平均活性化電流Ｉfaveを算出する。平均活性化電流Ｉfaveは、マルチライン駆動を行っている行配線ごとに算出する。
【０４４５】
従って、ステップＳ３１で述べたように、選択した行配線をブロックごとに順次活性化し、間引き間隔を１０本としていることから、３本の行配線を同時に活性化する場合には、１〜１０単位までの平均活性化電流Ｉfaveを求めることができる。また、平均活性化電流Ｉfaveは、活性化が進行して行く途中で電流検出のサンプリング設定を行う。このことによって、所定の時間ごとにマルチライン駆動している行配線の電流を検出し、最新の平均活性化電流Ｉfaveをメモリ４４１１１に格納していく。
【０４４６】
次に、求めた平均活性化電流Ｉfaveから、制御回路４４１０６において列配線側の補償電位の算出を行う。この補償電位の算出は、式（５）を用いて求めることができる。各々の列配線の配線抵抗ｒ1〜ｒn-1は、予め計測してメモリ４４１１１に格納しておく。補償電位も平均活性化電流Ｉfaveの更新に伴い逐次計測する。また、必要に応じて補償電位値もプロセスの進行に伴い変化するため、メモリ４４１１１に格納することもできる。
【０４４７】
ステップＳ３５では、ステップＳ３４でマルチライン駆動ごとに算出した補償電位値を、画素電極駆動回路４４１０８及びバッファアンプ４４１０７によって列配線に順次印加する。本実施の形態１２では、マルチライン駆動をブロック単位として行っていることから、１つの活性化プロセスのライン数は３０ラインとなる。
【０４４８】
活性化プロセスにおいては、１プロセス単位での設定はブロック単位として限定することはなく、複数のブロックを予め設定することもできる。
【０４４９】
最後に、ステップＳ３６で活性化プロセスが進行し、マルチライン駆動しているラインの活性化が終了したことを判断する。活性化が終了していない場合にはステップＳ３２に戻って再びブロックごとに活性化する。
【０４５０】
活性化の終了する条件は、活性化電流を検出しながら各表面伝導型放出素子の活性化電流が一定値に達した場合に終了する場合と、活性化の開始から終了時間を規定して行う場合とがある。各表面伝導型放出素子の電流値が一定値に達した場合に終了するには、行配線ごとに活性化状況を制御回路４４１０６によって把握する必要がある。一方、活性化時間で制御する場合には、活性化が均一になるような時間設定が必要である。本実施の形態１２では、後者による条件で活性化を終了することとしている。
【０４５１】
以上のようにして、表面伝導型放出素子基板４４１０１の活性化が終了する。上記のような手順を実行することで、１行配線ずつ駆動していた場合に比べ１／３のプロセス時間で活性化が終了する。
【０４５２】
なお、本実施の形態１２では、マルチライン駆動を、３本の行配線で行った場合について述べたが、同時駆動数はこれに限定するものではなく、活性化の処理時間を更に短縮させるための表面伝導型放出素子基板４４１０１内の発熱等を考慮し、同時駆動する行配線数を増やすこともできる。
【０４５３】
また、本実施の形態１２では、電源４４１０４からの出力を正極として印加するが、印加電位の極性はこれとは逆の負極性でもよく、その場合には列配線側に流れ込む電流の向きが逆となるため、バッファアンプ４４１０７からの補償電位の極性も逆となる。
【０４５４】
さらに、画素電極駆動回路４４１０８は、列配線と同じ数のＤ／Ａコンバータを備えているが、補償電位の分布は図５７に示したように穏やかに変化するため、Ｄ／Ａコンバータの数を間引いて印加すべき電位を抵抗等で分割して電位を規定してもよい。
【０４５５】
また、活性化のプロセスにおいては補償電位値の更新も、本実施の形態１２で示したように１ブロックごとに行わなくても、活性化の進行に合わせて適宜行ってもよい。
【０４５６】
以上説明したように、本実施の形態１２によって活性化工程を行うことで、電子放出特性にばらつきの少ない比較的均一な表面伝導型放出素子を形成することができる。これにより、表面伝導型放出素子基板４４１０１を用いて表示パネルを作成すると、ばらつきの少ない高品位なものを実現することができる。また、マルチライン駆動での同時駆動ライン数を増やすことで、活性化時間を著しく短縮させることができる。
【０４５７】
［実施の形態１３］
次に実施の形態１３について説明する。本実施の形態１３の活性化工程における通電活性化装置及びそれを構成する回路構成は図４４と同じである。
【０４５８】
本実施の形態１３と実施の形態１２とは、補償電位を算出するために平均素子電流Ｉf値を用いる点で同じである。しかし、同時駆動する行配線をより特性の似通っているものを選択することによって、素子電流Ｉfの平均値の信頼性を高め、補償電位を算出する精度を向上することを目的としている。
【０４５９】
マルチライン駆動を行い、複数の行配線を駆動した場合には、各行配線の活性化電流値Ｉfのばらつきの要因として以下のことが考えられる。
【０４６０】
まず、実施の形態１２でも述べたように、表面伝導型放出素子をフォーミングするときのばらつき、表面伝導型放出素子を形成するときでのばらつきがあると考えられる。また、マトリックス配線上での物理的な結果（断線／ショート）もばらつきの原因であると考えられる。実際パネルを作成していく上では、表面伝導型放出素子の特性のばらつきなどによってばらつきが生じることが多い。
【０４６１】
しかし、マルチライン駆動をしていく途中で駆動ラインの中に、他の行配線と比べ若しくは活性化電流が大きい或いは小さいものがあると、同時に駆動する行配線の素子電流Ｉfの平均値は、その行配線の影響を受ける。そのため、算出する補償電位値も最高値とならない場合がある。
【０４６２】
このような問題点を考慮して、本実施の形態１３ではマルチライン駆動している各行配線ごとに活性化電流を求めた後に、一旦、平均活性化電流Ｉfaveを算出する。そして、次にマルチライン駆動の各行配線の活性化電流のＭＡＸ値とＭＩＮ値とを求める。これらに該当する行配線を抜粋し、予め求めた平均活性化電流Ｉfave値に対しての値を各々求める。
【０４６３】
次に、平均活性化電流Ｉfaveと、ステップＳ３２において検出した抜粋したＭＡＸ値とＭＩＮ値とにかかる各々の行配線の電流値との差を計算し、その値によって抜粋した行配線が補償電位の算出用の対象ラインとしてふさわしいかどうか判断を行う。以上の処理を施した後、あらためて補償電位を算出するための平均活性化電流Ｉfaveを求め、列配線側の補償電位値を算出する。
【０４６４】
図５９は、本実施の形態１３の活性化を実現するためのフローチャートである。図５９を用いて活性化を実現するための説明をする。説明の便宜上、表面伝導型放出素子基板４４１０１の行配線及びマルチライン駆動ラインは実施の形態１２と同様である。
（ステップＳ４１）
ユーザによって活性化開始の指令が入力されると、制御回路４４１０６は通電活性化の開始と共に、実施の形態１２と同様に行配線の選択条件の設定を行う。この設定は、マルチライン駆動を行うに当って、同時駆動を行う本数、駆動する行配線のライン間隔及び間引き間隔の３つの設定である。
【０４６５】
本実施の形態１３で行う活性化においても、選択した行配線をブロックごとに順次しながら電位を印加していく方法を採用する。従って、実施の形態１２と同様に、間引き間隔を１０本とし、３本の行配線を同時に活性化する場合には、３×１０＝３０本をブロック単位とする。同時駆動の本数の設定は、上記のブロック単位ごとの駆動により、表面伝導型放出素子基板４４１０１に通電する電力量と発熱とを考慮して最適に設定する。
【０４６６】
駆動ライン間隔は、本実施の形態１３でも１６０本とする。駆動ライン間隔の設定も、実施の形態１２と同様に表面伝導型放出素子基板４４１０１での通電電力による熱分布の集中を考慮して、表面伝導型放出素子基板４４１０１の全域に均等に設定する必要がある。
【０４６７】
間引き間隔の設定も、実施の形態１２と同様に、１０本に設定する。よって、１ブロックの駆動パターンは、実施の形態１２と同様なものとなる。この設定を終了すると、ステップＳ４２に移行する。
（ステップＳ４２）
ステップＳ４２では、表面伝導型放出素子の活性化を開始する。マルチライン駆動として、３本の行配線を同時駆動するために、制御回路４４１０６は駆動する行配線の設定信号をタイミング回路４４１０５に出力する。タイミング回路４４１０５は、駆動する行配線を認識し、ラインセレクト信号をライン選択回路４４１０２に出力する。
【０４６８】
ラインセレクト信号により、所定の行配線のＦＥＴリレーをオンにして、行配線を電源４４１０４側と接続し、選択した行配線を駆動する。ブロックごとに活性化を開始すると電流検出回路４４１０３により駆動する行配線の活性化電流を検出して、その電流値をメモリ４４１１１に格納する。
【０４６９】
ステップＳ４３では、１ブロック（本実施の形態１３では３０本）の活性化の終了と活性化電流の検出の終了とを確認する。これらの終了を確認すると、ステップＳ４４へ移行する。ステップＳ４４では、補償電位を算出する。そのために、制御回路４４１０６は、マルチライン駆動している行配線から補償電位を算出するための対象ラインを選択する。
【０４７０】
図５６に示したように、行配線Ｄx1及びＤx161、Ｄx321の活性化電流の平均値Ｉfaveを、メモリ４４１１１に格納している活性化電流値から求める。次に各行配線にかかる活性化電流値のＭＡＸ値とＭＩＮ値とを検出する。検出に用いる電流値は、計測更新時の最新値である。本実施の形態１３では、マルチライン駆動をしている行配線が３本であるため、その中の２本がＭＡＸ値或いはＭＩＮ値として選択されることになる。
【０４７１】
そして、選択されたＭＡＸ値、ＭＩＮ値に対し、予め求めた平均活性化電流Ｉfave１値をもとに、以下の計算をする。
【０４７２】
ＭＡＸ値−Ｉfave１＝ΔＩfa
Ｉfave１−ｍｉｎ値＝ΔＩfb
以上の計算によって求められたΔＩfa及びΔＩfbから、抜粋したＭＡＸ値にかかる行配線とＭＩＮ値にかかる行配線とが補償電位の算出用の対象ラインに該当するかどうか判断する。この判断は、ΔＩfa及びΔＩfbがマルチライン駆動しているなかで、著しく特性が異なっているかどうかの判断を行うものであり、予め設定している許容値と比較する。
【０４７３】
本実施の形態１３では、許容値である電流値を例えば１Ａと設定し、平均活性化電流Ｉfave１値に対して、１Ａ以上の電流差のある行配線を対象ライン外とする。この手順を行うことで、前述したばらつき要因による補償電位のずれを少なくすることができる。また、本実施の形態１３では、マルチライン駆動をしているラインが比較的多いほど有効であり、例えば２ラインのマルチライン駆動時では、実施の形態１２において説明した手順を採用する方が適している。
【０４７４】
本実施の形態１３では、マルチライン数を３本として説明したが、同時に駆動するライン数を増やした場合、ＭＡＸ値、ＭＩＮ値にかかる行配線以外の行配線の電流値が許容値異常である場合には、それらの行配線についても、以下の手順によって、補償電位値のばらつきの減少を実現することができる。
【０４７５】
まず、上記のような補償電位を算出する対象ラインの判別を行い、例えばＭＡＸ値にかかる行配線の活性化電流値が許容値以上であるために対象ラインから外れた場合には、ＭＡＸ値にかかる行配線の次に大きい活性化電流が流れる行配線を抜粋し、この行配線を流れる活性化電流の電流値が許容値以上であるか否かの判断する。
【０４７６】
許容値未満の場合には、その行配線を対象ラインとする。一方、許容値以上の場合には、さらにその行配線の次に大きな活性化電流が流れる行配線を選択して、その行配線に対して上記の判断処理を行う。一方、ＭＩＮ値に対する判断も上記と同様に行う。
【０４７７】
以上のような手順を繰り返し実行することで、同時駆動する行配線の本数が多い場合でも、同時駆動する行配線の本数が少ない場合と同様に対象ラインを選択することができる。
（ステップＳ４５）
以上の処理を施した後、あらためて補償電位の算出のための平均活性化電流Ｉfave値を求め、その値から列配線に印加する補償電位を算出する。平均活性化電流Ｉfaveは、活性化していく途中で電流検出のサンプリング設定を行い、所定の時間ごとにマルチライン駆動している行配線の電流を検出し、最新の平均活性化電流Ｉfave値をメモリ４４１１１に格納する。
【０４７８】
次に、求めた活性化電流Ｉfaveから、列配線側の補償電位の算出を行う。補償電位は、実施の形態１２において説明した式（５）から算出することができる。配線抵抗ｒは、予め各行配線の配線抵抗を計測してメモリ４４１１１に格納しておく。補償電位値も平均活性化電流Ｉfave値の更新に伴って逐次更新され、必要に応じてメモリ４４１１１に格納することもできる。
（ステップＳ４６）
最後に、活性化プロセスが進行し、マルチライン駆動している行配線の活性化が終了したことを判断する。活性化が終了していない場合には、ステップＳ４２に戻って再びブロックごとに活性化する。
【０４７９】
活性化の終了する条件は、実施の形態１２と同様に活性化電流を検出しながら各表面伝導型放出素子の活性化電流が一定値に達した場合に終了する場合と、活性化の開始から終了時間を規定して行う場合とがある。各表面伝導型放出素子の電流値が一定値に達した場合に終了するには、行配線ごとに活性化状況を制御回路４４１０６等によって把握する必要がある。一方、活性化時間で制御する場合には活性化が均一となるような活性化時間を設定が必要となってくる。本実施の形態１３では、後者による条件で活性化を終了することとしている。
【０４８０】
［実施の形態１４］
図６０は、本実施の形態１４の活性化を実現するためのフローチャートである。なお、本実施の形態１４では、活性化プロセスにおける装置及び駆動回路、表面伝導型放出素子基板の構成は、実施の形態１２と同様である。
【０４８１】
本実施の形態１４では、各表面伝導型放出素子に印加する活性化電圧の最低値を補償することを目的としている。即ち、マルチライン駆動している全ての行配線に対して、予め定めている最低限の活性化電位値以上の活性化電位を各表面伝導型放出素子に印加する。
【０４８２】
電位降下が最も大きい行配線では、行配線の中央部での電位降下が最も大きくなることから、実際に表面伝導型放出素子に印加している電圧値は低い、また、補償電位は、複数の平均活性化電流Ｉfから求めたものであるため、電位降下の大きい行配線上の表面伝導型放出素子には、本来印加されるべき活性化電圧よりも低い活性化電圧が印加される。そこで、上記のように、マルチライン駆動しているすべての行配線に対して、最低限の活性化電圧値以上の活性化電圧を各表面伝導型放出素子に印加できるようにする。
【０４８３】
具体的には、活性化工程時に、表面伝導型放出素子に流れる活性化電流Ｉfと行の配線抵抗の影響とによって生じる電位降下が最も大きい行配線を選択し、その行配線の素子電流Ｉf値が予め定めた閾値に対してどの程度の差（ΔＩf）があるかを算出する。即ち、ΔＩfは、マルチライン駆動している行配線のなかで、最も活性化電流が大きい行配線が、予め定めた閾値電流値を越える場合に対して算出されるものである。これによって、補償する活性化電圧の最低値を算出する。
【０４８４】
算出したΔＩfから列配線側の補償電位値ΔＸを求め、これを電位降下が最も大きいラインの補償電位に加えることで、行配線の表面伝導型放出素子に印加する活性化電圧を最低活性化電圧として確保する。このようにして、最低限の活性化電圧値以上の活性化電圧を各表面伝導型放出素子に印加する。
【０４８５】
また、活性化工程以降の処理工程において、行配線を１本ごとに駆動する場合には、上記のように低い活性化電圧で活性化された表面伝導型放出素子は、活性化電圧以上の素子電圧が印加される場合もある。そのような場合には、活性化工程によって素子特性が保証されず、行配線ごともしくは表面伝導型放出素子ごとに特性がばらついたパネルとなる。
【０４８６】
以上のような問題に対して、本実施の形態１４ではマルチライン駆動している行配線のＭＡＸ値にかかる行配線を選択し、その行配線を基準にして最低活性化電圧を補償するように列配線側の補償電位を決定する。
【０４８７】
以下、図６０のフローチャートを用いて説明する。
（ステップＳ５１）
実施の形態１２と同様に、まず行配線の選択条件の設定を行う。ユーザによって活性化開始の指令が入力されると、制御回路４４１０６は通電活性化を開始する。まず、活性化の開始時に同時に駆動する行配線の設定を行う。この設定は、マルチライン駆動を行うに当って同時駆動を行う本数の設定、駆動する行配線のライン間隔の設定、さらに間引き間隔の設定である。
【０４８８】
本実施の形態１４で行う活性化においても、選択した行配線をブロックごとに順次電位を印加していく方法を採用する。従って実施の形態１２と同様に、間引き間隔を１０本とし、３本の行配線を同時に活性化する場合には、３×１０＝３０本をブロック単位とする。同時駆動の本数の設定は、上記のブロック単位ごとの駆動により、表面伝導型放出素子基板４４１０１に通電する電力量と発熱とを考慮して最適に設定する。
【０４８９】
駆動ライン間隔は、本実施の形態１４でも１６０本とする。駆動ライン間隔の設定も、実施の形態１２と同様に、表面伝導型放出素子基板４４１０１での通電電力による熱分布の集中を考慮して、表面伝導型放出素子基板４４１０１の全域に均等に指定する必要がある。
【０４９０】
間引き間隔の設定も、実施の形態１２と同様に１０本に設定する。よって、１ブロックの駆動パターンは、実施の形態１２と同様なものとなる。これらの設定が終了すると、ステップＳ５２に移行する。
【０４９１】
ステップＳ５２では、表面伝導型放出素子の活性化を開始する。マルチライン駆動として、３本の行配線を同時駆動するために、駆動する行配線の設定信号をタイミング回路４４１０５に出力する。タイミング回路４４１０５は駆動する行配線を認識し、ラインセレクト信号をライン選択回路４４１０２に出力する。
【０４９２】
ラインセレクト信号により、所定の行配線のＦＥＴリレーをオンにして、駆動する行配線と電源４４１０４側との接続を行う。活性化が開始されると、電流検出回路４４１０３により駆動する行配線の活性化電流を検出して、その電流値をメモリ４４１１１に格納する。
（ステップＳ５３）
１ブロック（本実施の形態１４では３０本）の駆動の終了と活性化電流の検出の終了とを確認する。これらが終了したと確認すると、ステップＳ５４へ移行する。
【０４９３】
ステップＳ５４では最低活性化電圧を確保するために、マルチライン駆動している行配線から対象ラインの選択処理を行う。図５６において、まず行配線Ｄx1及びＤx161、Ｄx321の各々について、活性化電流Ｉf1及びＩf161、Ｉf321を求め、各々の行配線の活性化電流をメモリ４４１１１に格納する。次に、メモリ４４１１１に格納した各活性化電流値からＭＡＸ値を検出する。検出する電流値は、計測更新時に最新値である。
【０４９４】
図５６に示すように、３本の行配線を同時に活性化するときのＩfmaxは、行配線Ｄx1を選択する。次に、選択された行配線Ｄx1の素子電流Ｉf値と、予め活性化電位を補償するために定めている規定値との比較を行う。
【０４９５】
この規定値は、Ｉfmaxによる配線抵抗の電位降下によって、素子への活性化電圧が低くなったときに、その印加電圧値が最低活性化電圧以上を補償されてるかどうかを判断するためのライン電流目安値である。従って、最低活性化電位は、行配線の配線抵抗と個別素子電流によって電位降下が生じた場合に印加される活性化電位よりも低い値に設定する。即ち、例えば最低活性化電圧をＶａとするとき、活性化電圧Ｅａｃを印加したときの差Ｅａｃ−Ｖａ＝ΔＶｄを最大電圧降下値とし、そのときの各個別素子電流Ｉfnを電圧降下の式
ΔＶｄ＝(１／２)×ｎ×（ｎ＋１）×ｒn×Ｉfn        式（６）
（ｒnは素子間の配線抵抗値、Ｉfnは各個別素子電流、ｎは素子数）
から求める。次に、Ｉfn×ｎ（個別電流×素子数）を計算し、ライン電流の目安値となる規定値として決定する。
【０４９６】
そして、判断処理ではＩfmax−規定値Ｉf＝ΔＩfとして、ΔＩf＞０の場合には行配線Ｄx1の表面伝導型放出素子が、電圧降下等によって最低活性化電圧に到達していないとの判断される。また、ΔＩf≦０の場合には少なくとも最低活性化電圧が印加されているものと判断する。
【０４９７】
更に本実施の形態１４では、活性化工程中に、逐次各行配線を流れる活性化電流を電流検出回路４４１０３によって検出するために、検出周期ごとに最低活性化電圧Ｖａ値を変更し、規定値を活性化の進み具合に合わせて変更する。特に、活性化初期値では、活性化電流はほとんど流れないため（図４１）、電位降下による電圧の減衰の影響もほとんど無視でき、最低活性化電圧Ｖａは、活性化電圧Ｅａｃ／２とほぼ同じとなる。
【０４９８】
この規定値の設定は、電位降下分の要因を素子電流の変化と考え、パネル内の各行配線の配線抵抗値が一定値であることが望まれる。行配線の電位降下は、上記の式（６）から決定されるため、各行配線ごとにｒnが同じであれば電位降下はＩfnが支配的とみることができる。
【０４９９】
行配線ごとに配線抵抗値がばらついている場合には、マルチライン駆動ごとに規定値の値を個別に設定する必要がある。その場合には、マルチライン駆動を行う行配線に対して予め配線抵抗値をメモリ４４１１１に設定しておき、マルチライン駆動を行うときに選択する活性化電流Ｉfmaxが流れる行配線の抵抗値をメモリ４４１１１から読み込み、その値を使って規定値を決定する。
【０５００】
以上より、ステップＳ５４でΔＩf値の算出と、ΔＩf値から最低活性化電圧が確保されているかどうかの判断を行う。
【０５０１】
ステップＳ５５では補償電位の算出を行う。ステップＳ５４でΔＩfの判定結果に基づいて、補償電位値が変わる。ΔＩf＞０の場合には、最低電圧が印加されていないとの判断をすることから、まずΔＩfに対する補償電圧ΔＸの算出を行う。ΔＸは実施の形態１２で算出する方法と同じである。
【０５０２】
次に予め設定している規定値の補償電位を算出する。規定値の補償電位は予め求めておいても良く、その場合には、メモリ４４１１１にその値を格納しておく。
【０５０３】
そして、上述したように求められた補償電圧ΔＸを、規定値にかかる補償電位に加える。以上の処理によって求められた補償電位は、マルチライン駆動の活性化電流Ｉfmaxラインに対して最低活性化電圧を確保するための列配線側からの印加電位を設定することができる。
【０５０４】
また、その他の行配線（図５６に示す行配線Ｄx161及びＤx321は、活性化電流が行配線Ｄx1に対して小さいため、求めた補償電位を印加すると、最低活性化電圧以上の印加電圧がかけられるため電圧値として問題はない。
【０５０５】
ΔＩf≦０の場合には、活性化電流Ｉfmaxラインには、少なくとも最低活性化に必要な電位が印加されているものと判断されるから、ΔＩf＞０の場合のような処理は必要ない。列配線側の補償電位は、例えばマルチライン駆動している行配線の平均素子電流を求めて補償電位を算出してもよい。
【０５０６】
その場合にも、平均素子電流の値で決定される補償電位値はＩfmaxラインに対して、十分活性化電圧が確保される値である。
【０５０７】
ステップＳ５６では、ステップＳ５５でマルチライン駆動ごとに算出した補償電位値を、画素電極駆動回路４４１０８及びバッファアンプ４４１０７によって列配線に順次印加する。本実施の形態１４では、マルチライン駆動をブロック単位で行っているため、１つの活性化プロセスのライン数は３０ラインとなる。
【０５０８】
活性化プロセスにおいては、１プロセス単位での設定はブロック単位として限定することはなく、複数のブロックを予め設定することもできる。
【０５０９】
最後に、ステップＳ５７で活性化プロセスが進行し、マルチライン駆動しているラインの活性化が終了したことを判断する。活性化が終了していない場合にはステップＳ５２に戻って再びブロックごとに活性化する。
【０５１０】
活性化を終了する条件は、活性化電流を検出しながら各表面伝導型放出素子の活性化電流が一定値に達した場合に終了する場合と、活性化の開始から終了時間を規定して行う場合とがある。各表面伝導型放出素子の電流値が一定値に達した場合に終了するには、行配線ごとに活性化状況を制御回路４４１０６等によって把握する必要がある。一方、活性化時間で制御する場合には、活性化が均一になるような活性化時間の設定が必要である。本実施の形態１４では、実施の形態１２と同様に活性化時間の設定により終了条件としている。
【０５１１】
以上説明したように、本実施の形態１４に示した活性化工程を行うことで、全ての表面伝導型放出素子に対して最低活性化電圧を印加し、規定値の電圧の確保ができる。従って、活性化工程以降の駆動工程で印加する補償電圧によって、表面伝導型放出素子の特性が変化することも抑制され、比較的特性が補償されたパネルを作成することができる。
【０５１２】
また、本実施の形態１４においてもマルチライン駆動を３本で行った場合について述べたが、同時駆動数はこれに限定するものではなく、活性化の処理時間をさらに短縮させるための表面伝導型放出素子基板４４１０１内の発熱等を考慮し、同時駆動する行配線数を増やすこともできる。
【０５１３】
また実施の形態１２と同様に、電源４４１０４からの出力を正極として印加する場合について説明したが、印加電位の極性はこれとは逆の負極性でもよく、その場合には列配線側に流れ込む電流の向きが逆になるため、バッファアンプ４４１０７からの補償電位の極性も逆となる。
【０５１４】
さらに、画素電極駆動回路４４１０８は、列配線と同じ数のＤ／Ａコンバータを備えているが、補償電圧の分布は図５７に示したように穏やかに変化するため、Ｄ／Ａコンバータの数を間引いて印加すべき電位を抵抗等で分割して電位を規定してもよい。
【０５１５】
本実施の形態１４によれば、複数の電子放出素子をマトリックス状に配置し、複数の行配線の内さらに所定の複数の行配線を選択し、その選択した行配線に流れる活性化電流の電流値を各行配線ごとに検出し、その活性化電流の電流値と各行配線の抵抗値とから複数の列配線に印加する補償電位の電位値を算出して印加する。そのため、電子放出素子の活性化工程において、行配線の配線抵抗と活性化電流による電位降下の影響で、電子放出素子に印加する電圧が均一となる。従って均一な電子放出素子特性を有する電子放出素子を提供することができる。
【０５１６】
［実施の形態１５］
本実施の形態１５においては、通電装置の全体構成は実施の形態９や１２と同等である。ただし、図４７に相当する図６１に示すように、ライン選択回路４４１０２と電流検出回路４４１０３の配置が置き換わっている。また本実施の形態１５では、行配線に両側から電位を印加する構成を採用している。
【０５１７】
本実施の形態における画素電極駆動回路４４１０８から出力される補償電位の設定方法について説明する。
【０５１８】
通電活性化を行う際、素子の電気特性は図４１に示すような変化をする。即ち、活性化を開始した直後には素子電流がほとんど流れず、通電時間とともに素子電流が流れて飽和する。このとき図６１に示すように、例えば、行配線Ｄx1上の表面伝導型放出電子素子群の端子電位をモニタすると、配線抵抗ｒ1〜ｒnの影響で電位ｖ1〜ｖnは変化する。この電位変化は活性化の進行と共に大きくなる。
【０５１９】
例えば、活性化電流２ｍＡ／１素子、ｒ1〜ｒn＝１０Ω、ｎ＝１０００の場合、片側（Ｆ1側）からのみ電流４４１０４によって給電した場合には、給電端から最も遠い表面伝導型放出素子Ｆnの端子ｖnにおいては、
ΔＶ＝(１／２)×１０００×１０００１×２ｍＡ×１０ｍΩ    （式７）
となり、最大１０Ｖもの電位差が生じることになる。
【０５２０】
そこで、この電位の分布と同じ電位分布を画素電極駆動回路４４１０８で発生させ、各表面伝導型放出素子に生じる電位分布をキャンセルするようにバッファアンプ４４１０７を介して、Ｄy1〜Ｄyn端子に電圧を印加する。
【０５２１】
即ち、活性化の進行に伴って、各表面伝導型放出素子Ｆ1〜Ｆnに流れる電流と配線抵抗ｒ1〜ｒnとによって、端子ｖ1〜ｖnに生じる電位降下分布を制御回路４４１０６で演算し、画素電極駆動回路４４１０８のＤ／Ａコンバータの出力値を設定することで、列配線側に電位降下分による補償電位の設定が実現できる。
【０５２２】
本実施の形態１５では、行配線を複数同時に駆動する手法（以下、マルチライン駆動と称する）を行っている。また、行配線への活性化電圧の印加は、図７０に示したように素子番号１〜Ｎの配線の両側から電位を印加している。ライン選択回路４４１０２により選択された行配線の両側に電源４４１０４から所定の電位が印加されると、任意の行配線に、活性化電流Ｉfが流れる。図４１と同様に活性化初期状態では電流が流れず、徐々に活性化が進行していくことでＩfが増加していく特性を示す。
【０５２３】
本実施の形態１５で、例えば、列配線側の補償電位を算出する方法として、マルチライン駆動する行配線の平均活性化電流Ｉfaveを算出し、それに対する列配線側の補償電位を算出する方式や、マルチライン駆動している配線の特定の行に注目して、その行の平均活性化電流Ｉfaveを使用してそれに対する列配線側の補償電位を算出する方法を用いている。
【０５２４】
平均活性化電流Ｉfaveの算出は、設定時間ごとに、マルチライン駆動しているラインの電流値の検出を逐次行い、検出した電流値を、電流検出回路４４１０３から活性化電流４４１０９として制御回路４４１０６に入力して、制御回路４４１０６においてされる。そして、算出した平均活性化電流Ｉfaveから補償電位の算出を行う。
【０５２５】
本実施の形態１５では、行配線への活性化電位の印加は、行配線の両側から電位印加を行うため、配線抵抗による電位降下としては行配線での中央付近が最も大きくなる。行配線の両側から電位を印加する場合には、図６１に示す電源４４１０４は、ａとａ’とが接続される。従って、上記の算出方法によって算出した補償電位を印加することにより、平均活性化電流Ｉfaveを用いたときの補償電位出力は、以下のように求められる。なお、１つの電子放出素子に流れる素子電流の平均値をｉaveとすると、
Ｄyn＝−(１／２)×ｒn×ｎ×（ｎ＋１）×ｉave            （式８）
ｎ＝Ｆ1〜Ｆn/2
但し、Ｆn/2以降の画素番号は、ｎ＝Ｆn-n'（ｎ’はＦn/2〜Ｆnまでの画素番号として計算される）。
【０５２６】
以上のような算出方法によって、マルチライン駆動を行っている行配線を流れる活性化電流値の平均素子電流Ｉfaveをもとにして、列配線側の補償電位を決定している。補償電位は、画素電極駆動回路４４１０８からバッファアンプ４４１０７を通して列配線Ｄy1〜Ｄynの端子に出力され、補償電位の設定は活性化プロセスが終了するまで行われる。
【０５２７】
そして、活性化の終了条件としては、マルチライン駆動している各行配線の活性化電流から、各素子の平均素子電流Ｉfが一定値に達した場合（例えば各素子が２ｍＡとなったとき）、或いは活性化電流がある程度流れた時点から時間的な制御を行う場合などがある。以上説明したように、マルチライン駆動を行ったときの基本的な補償電位の印加方法について述べた。
【０５２８】
本実施の形態１５では、行配線Ｄx1〜Ｄxmのうち、マルチライン駆動を行うための行配線を複数本選択して、その行配線を１単位として順次駆動を行っている。
【０５２９】
図６２は、マルチライン駆動している１単位での複数の行配線の活性化時間に対する活性化電流の変化を示す図である。
【０５３０】
活性化工程中にマルチライン駆動している全行配線のうち、後述するように、図６２のマルチライン駆動している行配線から活性化電流が著しくなる行配線Ａの駆動を中止する（ｃｈｋ１）。また、２５分から５分（Ｔ２）刻みで、マルチライン駆動している複数の行配線の中から、後述するように駆動を中止する行配線を特定するために、活性化電流値の平均値を求める（ｃｈｋ２）。
【０５３１】
更に、活性化電圧は約１０Ｖから１６Ｖまで上昇するように設定する。活性化開始から約３０分後には、１６Ｖまで上昇し、その後一定電圧になるように設定する。
【０５３２】
活性化工程中に行配線が条件を満たしているか否かの判断は、まず、活性化開始からＴ１＝２０分後にチェック（ｃｈｋ１）を実行する。ｃｈｋ１とは、マルチライン駆動している行配線から活性化電流が著しく異なる行配線を特定して、その行配線の駆動を中止することをいう。ｃｈｋ１は、劣化している表面伝導型放出素子などを予め活性化工程から除去するために行うものである。
【０５３３】
具体的には、まず、マルチライン駆動している全行配線Ｄx1〜Ｄxmの活性化電流値とその平均を求める。そして、平均値から予め設定している閾値以上の差がある活性化電流値にかかる行配線の駆動を中止する。
【０５３４】
本実施の形態１５において行う活性化工程では、補償電位は、マルチライン駆動している行配線の平均素子電流Ｉfaveの電流値から算出する。従って、平均素子電流Ｉfaveの電流値は所定の範囲内の値となることが望ましい。ｃｈｋ１では、行配線に流れる活性化電流の電流値のうち、他の行配線に流れる活性化電流の電流値と大きく異なる行配線がある場合には、その行配線に流れる活性化電流の電流値を、平均値を算出するときに用いないようにする。
【０５３５】
時間Ｔ１は、ある程度、活性化が進行しているときに設定することが望ましい。本実施の形態１５では、活性化時間を６０分とし、電圧の上昇比率から活性化電流が各ラインとも数Ａ程度となる時間を考慮して決定している。従って、時間Ｔ１の長さは特に限定するものではない。
【０５３６】
図６３は、マルチライン駆動の対象となる全行配線Ｄx1〜Ｄxmの活性化電流のヒストグラムである。行配線の総数は１００本としている。
【０５３７】
まず、マルチライン駆動している全行配線Ｄx1〜Ｄxmの活性化電流値とその平均値及び標準偏差を算出する。ｃｈｋ１において、以下の条件に該当しない行配線は、駆動を中止する。即ち、マルチライン駆動している全行配線Ｄx1〜Ｄxmに流れる活性化電流Ｉfaveの平均電流値と標準偏差σ値とから求めた基準値σ／Ｉfaveの２倍の範囲外の電流値が流れる行配線である。
【０５３８】
中止条件は、基準値σ／Ｉfaveに基づいて定めるため、表面伝導型放出素子基板ごとに、駆動を中止する行配線の基準が定められる。なお、中止条件の範囲を基準値の２倍としたのは、劣化している表面伝導型放出素子をおおざっぱに除去できさえすればよいからである。
【０５３９】
図６３に示したヒストグラムのデータより、平均活性化電流Ｉfaveは３．５４Ａ、標準偏差σは１．４８、基準値は０．４２となる。これにより、ｃｈｋ１で中止条件に該当する活性化電流値は、０．４２×２＝０．８４Ａとなる。従って、平均活性化電流値Ｉfave±０．８４Ａの範囲外である２．７Ａ以下又は４．３８Ａ以上の活性化電流の行配線を駆動中止ラインとする。
【０５４０】
よって、図６３のヒストグラムから−２×σ／Ｉfave以外に相当するラインが存在することがわかる。また、図６２からマルチライン駆動を行っているラインのなかで、ｃｈｋ１で計算した範囲の閾値から行配線ＡがＩf＝２．２Ａとなるため、駆動中止ラインに相当することがわかる。
【０５４１】
ｃｈｋ１が終了すると、ｃｈｋ２を実行する。ｃｈｋ２は、活性化がある程度進行した後に、活性化電流の平均電流値をより整合するために行う。ｃｈｋ２により、列配線に印加する補償電位値をより最適にすることができる。ｃｈｋ２は、実行時間Ｔ１から活性化工程終了までの間に、マルチライン駆動している行配線の平均活性化電流Ｉfaveに対して、上限下限の電流許容値を設定し、その範囲から外れる行配線を駆動中止ラインとする。
【０５４２】
具体的には、図６２に示すように、実行時間Ｔ２ごとにマルチライン駆動している平均活性化電流Ｉfaveの電流値を求める。その値を○印で示す。また、マルチライン駆動で選択している行配線に印加する電位は、パルス幅１ｍ秒、デューティ１０％の波形のものとする。
【０５４３】
平均活性化電流Ｉfaveに対して、閾値を例えば、±１０％と設定する。５分（Ｔ２）ごとにマルチライン駆動して求める平均活性化電流Ｉfaveから、閾値である±１０％の範囲を超える活性化電流にかかる行配線が存在する場合には、その時点でその行配線の駆動を中止する。例えば、活性化時間５０分の時点では行配線Ｂに流れる活性化電流は、平均活性化電流Ｉfave−１０％を下回るため、この時点で行配線Ｂの駆動を中止している。
【０５４４】
なお、閾値を小さくすると、行配線に流れる活性化電流が均一化される反面、駆動を中止する行配線の本数が増加することになる。本実施の形態１５では、閾値を±１０％としているため、補償電位値のばらつきは活性化電流のばらつきには大きく影響しないと考えられる。
【０５４５】
本実施の形態１５においては、実行時間Ｔ２を５分としたが、実行時間はＴ２に限定されるものではなく、補償電位を印加するサイクルよりは長ければよい。補償電位を印加するタイミングは、実行時間Ｔ２とは別に設定できるものである。マルチライン駆動している複数の行配線の電流値と平均活性化電流Ｉfaveの電流値とを求め、これらから補償電位を印加するサイクル数は数秒単位となる。
【０５４６】
また本実施の形態１５では、活性化時間を６０分としている。活性化時間が６０分のときは、活性化電流は約５Ａになる。活性化工程は、活性化時間を設定せずに、活性化電流が所望の電流値となったときに終了してもよい。この場合には、行配線ごとに活性化時間が異なる。以上、図６２及び図６３をもとに本実施の形態１５の活性化方法を説明した。
【０５４７】
実行時間Ｔ１及び閾値は、予めマルチライン駆動する前に制御回路４４１０６なかで設定される。また、マルチライン駆動しているときの各行配線に流れる活性化電流は、制御回路４４１０６からメモリ４４１１１に出力される。
【０５４８】
図６４は、本実施の形態１５の活性化工程の手順を示すフローチャートである。本実施の形態１５の活性化工程の手順について図６４を用いて説明する。
（ステップＳ６１）
ユーザによって活性化開始の指令がなされると、制御回路４４１０６は通電活性化を開始する。まず、マルチライン駆動している複数の行配線のうち、駆動を中止する行配線を特定するための条件を設定する。中心条件は、前述したように、ｃｈｋ１の実行時間Ｔ１及び閾値、ｃｈｋ２の実行時間Ｔ２である。
【０５４９】
次にステップＳ６２で制御回路４４１０６は同時駆動する行配線の選択条件などを設定する。この設定は、マルチライン駆動を行うに当たって、同時駆動する行配線の本数、駆動する行配線のライン間隔及び間引き間隔の３つの設定である。本実施の形態１５で行うマルチライン駆動は、選択した複数の行配線を１単位としてとらえ、単位ごとに順々に電位を印加していく。
【０５５０】
前述したように、本実施の形態１５では、間引き間隔の本数を１０本としている。同時駆動する行配線の本数の設定は、上記単位ごとの駆動により、表面伝導型放出素子基板４４１０１に通電する電力量と通電時の発熱とを考慮して最適に設定している。
【０５５１】
次に、ライン間隔は、本実施の形態１５では、全行配線Ｄx1〜Ｄxmに対してマルチライン駆動する複数の行配線の本数が均等な間隔で設定され、上記通電時の発熱が基板内意で均一になることが望ましい。
【０５５２】
ステップＳ６３では、表面伝導型放出素子の活性化を行う。マルチライン駆動するために、制御回路４４１０６は、ステップＳ６２で行った行配線の選択条件などを設定の設定信号をタイミング回路４４１０５に設定する。タイミング発生回路４４１０５は、駆動する行配線を認識しラインセレクト信号をライン選択回路４４１０２に出力する。
【０５５３】
ラインセレクト信号により、所定の行配線のＦＥＴリレーをオンにして、行配線を電源４４１０４側と接続し、選択した行配線を駆動する。ブロックごとに活性化を開始すると、電流検出回路４４１０３は、駆動する行配線の活性化電流を検出、その電流値はメモリ４４１１１に格納される。
【０５５４】
次にステップＳ６４では、補償電位の算出を行う。まずステップＳ６３においてメモリ４４１１１に格納している活性化電流から平均活性化電流Ｉfaveを算出する。平均活性化電流Ｉfaveは、マルチライン駆動を行っている行配線ごとに算出する。平均活性化電流Ｉfaveは、活性化工程が進行していく途中で電流検出のサンプリング設定を行う。このことによって、所定の時間ごとにマルチライン駆動している行配線の電流を検出し、最新の平均活性化電流Ｉfaveをメモリ４４１１１に格納していく。
【０５５５】
次に、求めた平均活性化電流Ｉfaveから、制御回路４４１０６において列配線側の補償電位の算出を行う。補償電位の算出は、式（８）を用いて求めることができる。行配線側の配線抵抗は、予め計測しメモリ４４１１１に格納しておく。補償電位も平均活性化電流Ｉfaveの更新に伴い逐次計測する。また、必要に応じて補償電位値も活性化工程の進行に伴い変化するため、メモリ４４１１１に格納することもできる。
【０５５６】
次に、ステップＳ６５では、ステップＳ６４でマルチライン駆動ごとに算出した補償電位値を、画素電極駆動回路４４１０８及びバッファアンプ４４１０７によって列配線に順次印加する。
【０５５７】
次にステップＳ６６では、実行時間Ｔ１に達したか否かの判断を行う。本実施の形態１５では、ｃｈｋ１を実行する時間Ｔ１を２０分としている。実行時間に達している場合には、ステップＳ６７に移行する。一方、実行時間に達していない場合には、ステップＳ６３に戻る。
【０５５８】
次にステップＳ６７では、実行時間に達すると、マルチライン駆動している全行配線に対して、ｃｈｋ１を実行する。まず、制御回路４４１０６は、マルチライン駆動している全行配線の活性化電流値をメモリ４４１１１から読み出す。その活性化電流値から、以下のような値を算出する。
(1)平均活性化電流の電流値Ｉfave
(2)平均活性化電流の電流値Ｉfaveから標準偏差値σ
(3)平均活性化電流の電流値Ｉfaveと標準偏差値σとから基準値σ／Ｉfave
そして、求めた各々値から、ｃｈｋ１において駆動を中止する条件となる２σ／Ｉfaveを算出する。
【０５５９】
ステップＳ６８では、制御回路４４１０６は、マルチライン駆動している複数の行配線中でどの行配線が、駆動の中止条件に該当するか否か判断する。中止条件となる行配線が存在する場合には、その行配線の駆動を中止するように、タイミング発生回路４４１０５に中止信号を出力する。
【０５６０】
タイミング発生回路４４１０５は、中心信号に従って、ライン選択回路４４１０２に対してラインセレクト信号を出力する。このラインセレクト信号は、駆動を中止する行配線に印加している活性化を進行させるための電位の供給を止めさせる信号である。以上、ステップＳ６６〜Ｓ６８によって、ｃｈｋ１を実行し、中止条件に該当する行配線の駆動を中止すると、その時点から再度活性化工程を開始する。
【０５６１】
次にステップＳ６９では、ステップＳ６３と同様の手順により、選択した行配線の活性化を行う。即ち、マルチライン駆動している複数の行配線の活性化電流の電流値を検出する。各々の電流値はメモリ４４１１１に格納される。
【０５６２】
ステップＳ７０では、補償電位の電位値を算出する。まず、ｃｈｋ２を実行するために、マルチライン駆動している複数の行配線の平均活性化電流の電流値Ｉfaveを求める。平均活性化電流の電流値Ｉfaveは、ステップＳ６４と同様の手順によって求める。
【０５６３】
次にステップＳ７１では、ステップＳ７０でマルチライン駆動ごとに算出された補償電位値を、制御回路４４１０６を通して、画素電極駆動回路４４１０８及び、バッファアンプ４４１０７によって列配線に順次印加される。
【０５６４】
ステップＳ７２では、活性化を終了する条件に達すると、活性化を終了する。一方、活性化が終了する条件に達していない場合には、ステップＳ７３に移行する。ステップＳ７３では、ｃｈｋ２を実行するために、実行時間Ｔ１後に実行時間Ｔ２に到達したか否か判断する。実行時間Ｔ２に到達した場合にはステップＳ７４へ移行する。一方、Ｔ２に到達していない場合には、ステップＳ６９に戻る。
【０５６５】
ステップＳ７４では、ｃｈｋ２を実行する。ｃｈｋ２は、前述したように、ある程度活性化が進行してから実行する。具体的には、まず、実行時間Ｔ１（２０分）後に実行時間Ｔ２（５分）に到達したら、マルチライン駆動している行配線の平均活性化電流の電流値Ｉfaveを算出する。平均活性化電流値Ｉfaveは、メモリ４４１１１に格納されている各行配線の活性化電流から求める。そして、マルチライン駆動している駆動ライン電流値を読み出し、以下の処理を行う。
【０５６６】
算出した平均活性化電流値Ｉfaveと制御回路４４１０６に予め設定している閾値±１０％とから、マルチ駆動している各行配線の電流値の１本１本について比較を行い駆動の中止条件を求める。なお、中止条件は、上記のようにＩfave±１０％である。
【０５６７】
次にステップＳ７５では、マルチライン駆動している複数の行配線の活性化電流値が、ステップＳ７４で求めた中止条件の範囲内であるかどうかの判断する。活性化電流値が中止条件に該当しなければ活性化工程を継続する。一方、中止条件に該当すれば、ステップＳ６８で説明した手順と同様の手順によって、その行配線の活性化を中止する。
【０５６８】
以上説明したように、ステップＳ６１〜Ｓ７５の手順を実行することで、補償電位の電位値を算出するための活性化電流の電流値が、本来検出すべき活性化電流値に近いものとなるため、表面伝導型放出素子に均一に補償電圧を印加することができる。
【０５６９】
図６５は、活性化を中止した行配線を再活性化する手順を示すフローチャートである。ｃｈｋ１又はｃｈｋ２によって活性化を中止した行配線を再活性化する手順について図６５を用いて説明する。
【０５７０】
ステップＳ８１では、再活性化する前に、再活性化する行配線の駆動条件の設定と再活性化工程を終了する条件の設定とを行う。
【０５７１】
まず駆動条件について説明する。駆動条件とは、再活性化工程をマルチライン駆動によって行うのか、１本の行配線ごとに行うのかという条件をいう。なお、駆動条件は、制御回路４４１０６において、駆動を中止した行配線の本数と行配線の位置によって判断される。例えば、駆動を中止した行配線が表面伝導型放出素子基板４４１０１上の１部分に集中している場合には、それらの行配線をマルチライン駆動すると、行配線に流れる電流が基板４４１０１上の１部に集中することになり、その部分が局所的に発熱したり、その発熱から表面伝導型放出素子基板４４１０１が破損する場合もある。そのため、それらの行配線に関しては１ラインずつのライン駆動を行い上記の問題を回避するような駆動を行うことが望ましい。マルチライン駆動で行う場合には、同時駆動する行配線の本数、駆動ライン間隔、間引き間隔等の設定を行う。
【０５７２】
１本ずつ行配線を駆動する場合には、駆動間隔と間引き間隔とは、マルチライン駆動の設定と同じ設定とする。従って、１本ずつ行配線を駆動する場合には、表面伝導型放出素子基板４４１０１にかかる電流の集中は低減し、発熱等の問題も緩和されることになる。
【０５７３】
一方、駆動を中止した行配線が、表面伝導型放出素子基板４４１０１の全体に分散している場合には、マルチライン駆動を行い再活性化工程にかかる再活性化時間を短縮するのが好ましい。
【０５７４】
次に、再活性化工程の終了条件について説明する。再活性化は、正常に活性化が終了したラインとほぼ同様の活性化電流を得るために、終了条件として設定した活性化電流値になると活性化処理を終了する場合と、活性化時間を予め設定して活性化時間に到達すると終了する場合とがある。これらの判断は、駆動を中止した行配線が、ｃｈｋ１、ｃｈｋ２のいずれにおいて中止となったかによって判断してもよい。
【０５７５】
例えば、ｃｈｋ１を実行した結果、駆動を中止した行配線（図６２に示した行配線Ａ）は、もともと活性化時間に対する活性化電流値の増加率が小さいため、再活性化を行っても、正常に活性化が終了したラインと同等な活性化電流値を得ることは難しいと判断される。従って、ｃｈｋ１を実行して駆動を中止した行配線は、活性化時間を設定して活性化時間に到達したら再活性化工程を終了し、最終的な活性化電流値は、活性化の時間が終了した時点で決まるものとする。
【０５７６】
一方、ｃｈｋ２を実行した結果、活性化を中止した行配線（図６２に示した行配線Ｂ）は、ある程度活性化電流が流れているため、再活性化処理を行うことによって、正常に活性化が終了したラインとほぼ同様の活性化電流値に達すると判断される。従って、ｃｈｋ２を実行して活性化を中止した行配線は、所望の活性化電流値に到達するまで再活性化工程を行う。
【０５７７】
次に、ステップＳ８２で再活性化工程を開始し、上記駆動条件によって選択する行配線を駆動する。再活性化工程でも、マルチライン駆動している複数の行配線に流れる活性化電流の電流値は、電流検出回路４４１０３によって検出する。検出値は制御回路４４１０６を介して、メモリ４４１１１に出力される。
【０５７８】
ステップＳ８３では、印加する補償電位の電位値の算出を行う。補償電位は、再活性化工程においてもマルチライン駆動している複数の行配線を流れる活性化電流の平均値である平均活性化電流値Ｉfaveをもとに算出する。平均活性化電流値Ｉfaveは、制御回路４４１０６によりメモリ４４１１１に格納されている各行配線の活性化電流値を出力して、所定の計算を行っている。
【０５７９】
また、再活性化工程の駆動条件に従って、１本の行配線ごとに再活性化をする場合には、選択されている行配線の活性化電流値を、そのまま補償電位の電位値を計算するために用いる。
【０５８０】
ステップＳ８４では、制御回路４４１０６で計算された補償電位値を、画素電極駆動回路４４１０８、バッファアンプ４４１０７を通して表面伝導型型放出素子基板４４１０１の列配線に順次印加する。
【０５８１】
ステップＳ８５では、再活性化工程が終了する条件に達したか否か判断する。終了条件に達した場合には、再活性化工程を終了する。一方、再活性化工程が終了する条件に達していない場合には、ステップＳ８２に戻る。
【０５８２】
以上のようにして、表面伝導型放出素子基板４４１０１の活性化が終了する。上記のような手順によって、行配線を１本ずつ駆動していた場合に比べ数分の１の時間で活性化を終了することができる。
【０５８３】
また、ｃｈｋ１及びｃｈｋ２を実行することによって、補償電位値を算出するための平均活性化電流値を均一化するため、補償電圧値を最適値に近い値で駆動することができる。
【０５８４】
なお、本実施の形態１５におけるマルチライン駆動において、活性化時間を更に短縮させるために、表面伝導型放出素子基板４４１０１内の発熱等を考慮し、同時駆動する行配線数を増やすこともできる。
【０５８５】
また、本実施の形態１５では、電源４４１０４から出力される電位を正極として印加する場合について説明したが、印加電圧の極性はこれとは逆の負極性でもよく、その場合には列配線側に流れる電流の向きが逆になる。そのため、バッファアンプ４４１０７からの補償電位の極性も逆となる。
【０５８６】
さらに、画素電極駆動回路４４１０８では、列配線と同じ数のＤ／Ａコンバータを構成しているが、補償電位の分布は、図６２に示したように緩やかに変化するものである。そのため、Ｄ／Ａコンバータの数は間引いて、印加すべき電位を抵抗等で分割して電位を規定してもよい。また、活性化工程において、補償電位値の更新も、本実施の形態１５で説明したように１単位ごとに行わずに、活性化工程の進行具合に合わせて適宜行ってもよい。
【０５８７】
以上説明したように、本実施の形態１５で説明した活性化工程によって、表面伝導型放出素子の電子放出特性のばらつきを少なくすることができる。これにより、表面伝導型放出素子基板４４１０１を用いて表示パネルを作成した結果、ばらつきの少ない高品位な画像表示装置を実現することができる。
【０５８８】
また、マルチライン駆動において、同時に駆動する行配線の本数を増やすことで、活性化時間を短縮することができる。
【０５８９】
［実施の形態１６］
図６６は、マルチライン駆動している複数の行配線の活性化時間に対する活性化電流の変化を示す図である。本実施の形態１６の活性化工程に用いる装置及び駆動回路、表面伝導型放出素子基板は図４４と同様のものを用いる。
【０５９０】
本実施の形態１６では、所定の活性化時間に所定の活性化電流が流れていない行配線の駆動を中止する。具体的には図６６に示すように、活性化を開始してから２０分後にｃｈｋ３を実行する。ｃｈｋ３では、マルチライン駆動を行っている複数の行配線の各活性化電流値が、３Ａに達しているかどうか判断する。そして、このとき３Ａに到達していない行配線Ｃの駆動を中止する。
【０５９１】
図６７は、本実施の形態１６の活性化工程の手順を示すフローチャートである。本実施の形態１６の活性化工程の手順について図６７を用いて説明する。
【０５９２】
まずステップＳ９１で、活性化を実行する前に、マルチライン駆動している複数の行配線のうち、駆動を中止する行配線を特定するための条件を設定する。中止条件は、ｃｈｋ３を実行することから、ｃｈｋ３の実行時間Ｔ３と、そのときの活性化電流値の設定を制御回路４４１０６に対して行う。
【０５９３】
次にステップＳ９２で、ユーザによって活性化開始の指令がなされると、制御回路４４１０６は通電活性化を開始する。本実施の形態１５と同様に、まず制御回路４４１０６は同時駆動する行配線の選択条件などを設定する。制御回路４４１０６は同時駆動する行配線の選択条件などを設定する。
【０５９４】
この設定は、マルチライン駆動を行うに当たって、同時駆動する行配線の本数、駆動する行配線のライン間隔及び間引き間隔の３つの設定である。本実施の形態１６で行うマルチライン駆動も、選択した複数の行配線を１単位としてとらえ、単位ごとに順々に活性化のための電位を印加していく。
【０５９５】
実施の形態１５と同様に、本実施の形態１６では、間引き間隔の本数を１０本としている。同時駆動する行配線の本数の設定は、上記単位ごとの駆動により、表面伝導型放出素子基板４４１０１に通電する電力量と通電時の発熱とを考慮して最適に設定している。
【０５９６】
次に、ライン間隔も、本実施の形態１６では、全行配線Ｄx1〜Ｄxmに対してマルチライン駆動する複数の行配線の本数が均等分割される間隔で設定され、基板内で上記通電時での発熱が均一になることが望ましい。
【０５９７】
以上の設定は制御回路４４１０６により設定され、ライン選択回路４４１０２への設定が行われる。
【０５９８】
次に、ステップＳ９３では、表面伝導型放出素子の活性化を行う。マルチライン駆動するために、制御回路４４１０６は、ステップＳ９２で行った行配線の選択条件などを設定の設定信号をタイミング回路４４１０５に設定する。タイミング回路４４１０５は、駆動する行配線を認識し、ラインセレクト信号をライン選択回路４４１０２に出力する。このラインセレクト信号により、所定の行配線のＦＥＴリレーをオンにして、行配線を電源４４１０４側と接続し、選択した行配線を駆動する。１単位ごとに活性化を開始すると、電流検出回路４４１０３は、駆動する行配線の活性化電流を検出し、その電流値はメモリ４４１１１に格納される。
【０５９９】
ステップＳ９４では、補償電位の算出を行う。まず、ステップＳ９３においてメモリ４４１１１に格納している活性化電流から平均活性化電流Ｉfaveを算出する。平均活性化電流Ｉfaveは、マルチライン駆動を行っている行配線ごとに算出する。
【０６００】
平均活性化電流Ｉfaveは、活性化が進行していく途中で電流検出のサンプリング設定を行う。このことによって、所定の時間ごとにマルチライン駆動している行配線の電流を検出し、最新の平均活性化電流Ｉfaveをメモリ４４１１１に格納していく。
【０６０１】
次に、求めた平均活性化電流Ｉfaveから、制御回路４４１０６において列配線側の補償電位の算出を行う。この補償電位の算出は、式（８）を用いて求めることができる。そして、予め各行配線の配線抵抗を計測しメモリ４４１１１に格納しておく。補償電位も平均活性化電流Ｉfaveの更新に伴い逐次計測する。また、必要に応じて補償電圧値も活性化工程の進行に伴い変化するため、メモリ４４１１１に格納することもできる。
【０６０２】
ステップＳ９５では、ステップＳ９４でマルチライン駆動ごとに算出した補償電位値を、画素電極駆動回路４４１０８及びバッファアンプ４４１０７によって列配線に順次印加する。本実施の形態１６では、マルチライン駆動を１単位として行っていることから、１つの活性化工程で活性化する行配線の本数は数１０本となる。この活性化工程においては、１プロセス単位での設定は１単位として限定することはなく、複数の単位を予め設定することもできる。
【０６０３】
次にステップＳ９６では、実行時間Ｔ３に達したか否かの判断を行う。本実施の形態１６では、ｃｈｋ３を実行する実行時間Ｔ３を２０分としている。実行時間に達している場合には、ステップＳ９７に移行する。一方、実行時間に達していない場合には、ステップＳ９３に戻る。
【０６０４】
ステップＳ９７では、マルチライン駆動している複数の行配線に対して、ｃｈｋ３を実行する。制御回路４４１０６は、メモリ４４１１１からｃｈｋ３を行うときの最新電流値を入力して、それと設定電流値との比較を行う。
【０６０５】
次にステップＳ９８では、制御回路４４１０６は、設定電流値に達していない活性化電流値にかかる行配線を検出しその行配線の駆動を中止するように、タイミング発生回路４４１０５に中止信号を出力する。このタイミング発生回路４４１０５は、中心信号に従って、ライン選択回路４４１０２に対してラインセレクト信号を出力する。このラインセレクト信号は、駆動を中止する行配線に印加している電圧の供給を止めさせる。
【０６０６】
ステップＳ９９では、活性化の終了条件に達すると、活性化を終了する。一方、活性化が終了する条件に達していない場合には、ステップＳ９３に戻る。活性化の終了条件は、活性化電流を検出しながら各表面伝導型放出素子の素子電流が一定値に達した場合に終了する場合と、活性化時間を設定してその時間になると終了する場合とがある。
【０６０７】
各表面伝導型放出素子の電流値が一定値に達した場合に終了する方法では、制御回路４４１０６等によって、行配線ごとに活性化状況を把握する必要がある。一方、活性化時間で制御する場合には、活性化が均一になるような時間設定が必要となってくる。本実施の形態１６では、活性化時間の設定により終了条件としている。
【０６０８】
次に、駆動を中止した行配線を再活性化する。再活性化工程は、実施の形態１５と同様の工程である。以上のようにして、表面伝導型放出素子基板４４１０１の活性化が終了する。上記のような手順によって、行配線を１本ずつ駆動していた場合に比べ数分の１の時間で活性化を終了することができる。
【０６０９】
また、ｃｈｋ３を実行することによって、補償電位値を算出するための平均活性化電流値を均一化するため、補償電位値を最適値に近い値で駆動することができる。なお、本実施の形態１６におけるマルチライン駆動において、活性化時間を更に短縮させるために、表面伝導型放出素子基板４４１０１内の発熱等を考慮し、同時駆動する行配線を増やすこともできる。
【０６１０】
［実施の形態１７］
図６８は、マルチライン駆動している複数の行配線の活性化時間に対する活性化電流の変化を示す図である。本実施の形態１７の活性化工程に用いる装置及び駆動回路、表面伝導型放出素子基板は図４４と同様のものを用いる。本実施の形態１７では、活性化時間内において、任意の２つの時間に活性化電流値の検出をし、検出時間の変化量と活性化電流値の変換量とを算出して、
活性化電流値の変化量／活性化時間の変化量
を求め、これが予め定めている閾値を越えていない場合に、行配線の駆動を中止する。
【０６１１】
具体的には、まず、検出時間Ｔ４に到達したときに、マルチライン駆動を行っている行配線の活性化電流値の検出を行う。次に、検出時間Ｔ５まで通常の活性化駆動を行う。そして、各々検出した活性化電流値の差をとり、検出時間の変化量と活性化電流値の変化量とを算出する。そして、
活性化電流値の変化量／検出時間Ｔ５−検出時間Ｔ４
を求める。
【０６１２】
この活性化電流値の変化量の検出時間は、活性化電圧を昇圧している途中が好ましい。図中のΔＩf1のように変化が顕著となり、活性化状態を判断するのに適しているからである。そのため、本実施の形態１７では、検出時間Ｔ４及び検出時間Ｔ５を、活性化工程を開始してから比較的早い時間に設定している。
【０６１３】
駆動の中止条件となる電流変化量は、予め固定値として設定しておいてもよい。また、実際にはマルチライン駆動を行って、各行配線の電流変化量を算出し、それらの行配線の中で著しく電流変化量が小さい行配線の駆動を中止してもよい。例えば、マルチライン駆動している複数の行配線の電流変化量の平均値を基準にして、駆動の中止条件を設定したり、特定の行配線の変化量を基準にしてその値から設定してもよい。
【０６１４】
本実施の形態１７では、行配線の駆動を中止するための閾値を、マルチライン駆動している複数の行配線の電流変化量の平均値から１Ａと設定する。そして、電流変化量が１Ａ以下の行配線は、駆動を中止する。
【０６１５】
駆動を中止する行配線と指示された行配線は、計測時間Ｔ５−計測時間Ｔ４の活性化電流値の変化量が上記設定した１Ａと比較される。そうすると、ΔＩf1では、１Ａ以上の増加があるのに対し、ΔＩf2に相当する行配線を駆動中止ラインとする。
【０６１６】
図６９は、本実施の形態１７の活性化工程の手順を示すフローチャートである。本実施の形態１７の活性化工程の手順について図６９を用いて説明する。
【０６１７】
まずステップＳ１０１で、活性化工程の前にマルチライン駆動を行っている複数の行配線に対して、駆動の中止条件の設定を行う。上述したように、中止条件は、検出時間Ｔ４及び検出時間Ｔ５と、検出時間の変化量に対する活性化電流値の変化量とである。設定は制御回路４４１０６に対して行う。
【０６１８】
次にステップＳ１０２で、ユーザによって活性化開始の指令がなされると、制御回路４４１０６は通電活性化を開始する。実施の形態１５と同様に、まず制御回路４４１０６は同時駆動する行配線の選択条件などを設定する。
【０６１９】
この設定は、マルチライン駆動を行うに当たって、同時駆動する行配線の本数、駆動する行配線のライン間隔及び間引き間隔の３つの設定である。本実施の形態１７で行うマルチライン駆動も、選択した複数の行配線を１単位としてとらえ、単位ごとに順々に活性化のための電位を印加していく。従って、実施の形態１５と同様に、本実施の形態１７では、間引き間隔の本数を１０本としている。同時駆動する行配線の本数の設定は、上記単位ごとの駆動により、表面伝導型放出素子基板４４１０１に通電する電力量と通電時の発熱とを考慮して最適に設定している。
【０６２０】
次に、ライン間隔も、本実施の形態１７では、全行配線Ｄx1〜Ｄxmに対して、同時に活性化のための電位を印加する複数の行配線の本数が均等分割される間隔で設定され、基板内で上記通電時の発熱が均一になることが望ましい。
【０６２１】
以上の設定は制御回路４４１０６により設定され、ライン選択回路４４１０２への設定が行われる。
【０６２２】
次にステップＳ１０３では、表面伝導型放出素子の活性化を行う。マルチライン駆動するために、制御回路４４１０６は、ステップＳ１０２で行った行配線の選択条件などを設定の設定信号をタイミング回路４４１０５に設定する。タイミング回路４４１０５は、駆動する行配線を認識し、ラインセレクト信号をライン選択回路４４１０２に出力する。このラインセレクト信号により、所定の行配線のＦＥＴリレーをオンにして、行配線を電源４４１０４側と接続し、選択した行配線を駆動する。ブロックごとに活性化を開始すると、電流検出回路４４４１０３は、駆動する行配線の活性化電流を検出し、その電流値はメモリ４４１１１に格納される。
【０６２３】
ステップＳ１０４では、補償電位の算出を行う。まずステップＳ１０３においてメモリ４４１１１に格納している活性化電流から平均活性化電流Ｉfaveを算出する。平均活性化電流Ｉfaveは、マルチライン駆動を行っている行配線ごとに算出する。この平均活性化電流Ｉfaveは、活性化が進行していく途中で電流検出のサンプリング設定を行う。このことによって、所定の時間ごとにマルチライン駆動している行配線の電流を検出し、最新の平均活性化電流Ｉfaveをメモリ４４１１１に格納していく。
【０６２４】
次に、求めた平均活性化電流Ｉfaveから、制御回路４４１０６において列配線側の補償電位の算出を行う。補償電位の算出は、式（８）を用いて求めることができる。そして、予め各行配線抵抗を計測してメモリ４４１１１に格納しておく。補償電位も平均活性化電流Ｉfaveの更新に伴い逐次計測する。また、必要に応じて補償電位値も活性化工程の進行に伴い変化するため、メモリ４４１１１に格納することもできる。
【０６２５】
ステップＳ１０５では、ステップＳ１０４でマルチライン駆動ごとに算出した補償電位値を、画素電極駆動回路４４１０８及びバッファアンプ４４１０７によって列配線に順次印加する。本実施の形態１７では、マルチライン駆動をブロック単位として行っていることから、１つの活性化工程で活性化する行配線の本数は数１０本となる。活性化工程においては、１単位での設定は単位として限定することはなく、複数の単位を予め設定することもできる。
【０６２６】
次にステップＳ１０６では、活性化時間が、検出時間Ｔ４に達したか否かの判断を行う。検出時間Ｔ４に達している場合には、ステップＳ１０７に移行する。一方、実行時間に達していない場合には、ステップＳ１０８に移行する。
【０６２７】
ステップＳ１０７では、活性化工程で駆動している行配線の活性化電流を検出する。活性化電流の検出は、ステップＳ１０３と同様に、ライン選択回路４４１０２より選択された行配線の活性化電流値を電流検出回路４４１０３により検出する。検出値はメモリ４４１１１に格納される。そして、活性化電流を計測した後は、ステップＳ１０３に戻る。
【０６２８】
ステップＳ１０８では、活性化時間が、計測時間Ｔ５に達したかどうかの判断を行う。計測時間５に達している場合には、ステップＳ１０９に移行する。一方、達していない場合には、ステップＳ１１１に移行する。
【０６２９】
ステップＳ１０９では、活性化工程で駆動している行配線の活性化電流値の検出を行う。活性化電流値の検出は、ステップＳ１０７と同様に、ライン選択回路４４１０２より選択した行配線の活性化電流値を、電流検出回路４４１０３により検出する。その検出値はメモリ４４１１１に格納される。活性化電流値を検出した後は、ステップＳ１１０に移行する。
【０６３０】
ステップＳ１１０では、制御回路４４１０６において、検出時間Ｔ４及び検出時間Ｔ５に検出した活性化電流値をメモリ４４１１１から読み出し、活性化電流値の変化量を算出する。その結果、マルチライン駆動している複数の行配線のうち、所定の電流変化量（増加量）に達していない行配線については駆動を中止する。具体的には、タイミング回路４４１０５からライン選択回路４４１０２へラインセレクト信号が出力され、これによって、駆動を中止する行配線を特定する。駆動を中止する行配線を特定すると、ステップＳ１０３に戻る。
【０６３１】
ステップＳ１０５からステップＳ１１０までの手順によって、活性化工程が終了条件に達すると、活性化工程を終了する。活性化工程が終了条件に達していない場合には、ステップＳ１０３に戻る。この活性化の終了条件は、活性化電流を検出しながら各表面伝導型放出素子の素子電流が一定値に達した場合に終了する場合と、活性化時間を設定してその時間になると終了する場合とがある。
【０６３２】
各表面伝導型放出素子の電流値が一定値に達した場合に終了する方法では、制御回路４４１０６等によって、行配線ごとに活性化状況を把握する必要がある。一方、活性化時間で制御する場合には、活性化が均一になるような時間設定が必要となってくる。本実施の形態１７では、活性化時間の設定により終了条件としている。
【０６３３】
次に、活性化を中止した行配線を再活性化する。再活性化工程は、実施の形態１５と同様の工程によって行う。
【０６３４】
以上のようにして、表面伝導型放出素子基板４４１０１の活性化が終了する。上記のような手順によって、行配線を１本ずつ駆動していた場合に比べ数分の１の時間で活性化を終了することができる。
【０６３５】
また、活性化電流値の変化量を算出することによって、補償電位値を算出するための平均活性化電流値を均一化するため、補償電位値を最適値に近い値で駆動することができる。
【０６３６】
なお、本実施の形態１７におけるマルチライン駆動において、同時駆動数は５本に限定するものではなく、活性化時間を更に短縮させるために、表面伝導型放出素子基板４４１０１内の発熱等を考慮し、同時駆動する行配線数を増やすこともできる。
【０６３７】
以上上述した本実施の形態によれば、複数の電子放出素子をマトリックス状に配置し、複数の行配線のうち、さらに所定の複数の行配線を選択し、その選択した行配線に流れる活性化電流の電流値を各行配線ごとに検出し、選択した複数の行配線の中から、所望の活性化電流が得られない行配線の活性化を中止する。
【０６３８】
そして、活性化工程を中止していない行配線の活性化電流の電流値と各行配線の抵抗値とから複数の列配線に印加する補償電位の電位値を算出して、それを印加する。そのため、電子放出素子の活性化工程において、行配線の配線抵抗と活性化電流による電位降下が生じても電子放出素子に印加する補償電圧が均一になる。従って、均一な電子放出素子特性を有する電子放出素子を提供することができる。
【０６３９】
［実施の形態１８］
以下の実施の形態では、これまで述べてきた実施の形態と一部異なる構成をとっている。本実施の形態１８を説明するのに先立ち、複数の行配線を同時に選択して電圧印加工程を行う際に生じうる問題点を詳細に説明する。
【０６４０】
以下に両側からの引き出し配線が接続されている場合について説明する。実際に２ラインを同時に列配線から電圧補償を行いながら活性化電圧を印加している様子を模式的に表わしたのが図７０である。この場合、行配線の２行目と(Ｍ−３)行目が選択されており、更に列配線からは電位補償をするための電位が印加されている。この場合の行配線上の電位分布の第１の例について図７３を用いて説明する。行配線上の電位分布は図７３（ａ）に示す通りに２行目と(Ｍ−３)行目で異なったものになっている。
【０６４１】
このようになる原因としては、配線抵抗、特には行配線抵抗の違いや、フォーミング時の亀裂形成のばらつき、発生する活性化電流の違いなどにより電位降下が異なることが考えられる。また、図７１に示すような真空容器（本図の詳細な構成、製造法、付加した符号の意味は後述の実施の態様で述べる）を用いた場合を考えると、構造的な要因で活性化材料ガスに図７２に示すような分布が生じるため、活性化電流に違いが発生し、電位降下が異なることが考えられる。この時、列配線側より印加する電圧の分布は、図７３（ｂ）に示すもので２行目の電位分布に合わせたものになっている。この場合、素子に印加される電圧の分布は図７３（ｃ）に示す通りに２行目の素子については均一になるが、(Ｍ−３)行目については中央部分で電圧が下がり、これは素子特性の分布につながるものである。図示はしないが、逆に、(Ｍ−３)行目に対して列配線側の補償電位を決めたとすると、逆に２行目の素子については中央部分で電圧が上がることになりやはり素子特性の分布につながってしまう。
【０６４２】
次に、電位分布の第２の例について図７４を用いて説明する。行配線上の電位分布は図７４（ａ）に示すように、分布の形は同じであるがオフセットがかかったようになっている。この原因としては、引き出し配線抵抗が各行毎に異なっている場合があるため、引き出し配線での電位降下量が異なってしまっていると考えられる。この時、列配線側から印加する電位の分布を２行目の電位降下に合わせて行ったとすると、その時の電圧は図７３（ｂ）に示すようになる。この時の素子に印加される電圧の分布を示したのが図７４（ｃ）であり、２行目の素子に比較して全体が低い電圧になってしまっている。この結果、２行目のラインと(Ｍ−３)行目のラインは特性が異なることになり、結果的には横縞状の画像になってしまう。
【０６４３】
ここで、各行配線に対して設けられる外部回路との接続を行うための引き出し配線毎の電位降下の違いによる影響について述べる。
【０６４４】
単純マトリックス配線されたｍ行ｎ列のマルチ表面伝導型放出素子の通電活性化工程において２行目を通電活性化する時の等価回路を図８６に示す。またこのとき電圧が印加されている２行目のみに注目した等価回路を図８７（ａ）に示す。本図のように単純マトリックス配置の場合、素子間にはｒ1〜ｒn-1の配線抵抗が存在しており、更に行配線毎に給電するための引き出し配線抵抗ｒd2が接続されていることが分かる。このとき２行目が活性化されていくに連れて増加していく、素子電流Ｉf、放出電流Ｉeの素子を示したのが図８８である。本図のとおり活性化時には、１行に流れる電流値Ｉfも、これによる放出電流Ｉeも共に増加していく。つまり活性化の初期状態ではほぼＩfは流れていないため電位降下はほとんどない。そのため１行上の素子に印加される電圧の分布は図８７（ｂ）の（ア）に示す様になる。しかし活性化が進行するにつれてＩfが流れるようになるため電位降下が生じ出し、活性化終了時には図８７（ｂ）の（イ）に示す様になる。この電位降下は引き出し配線部に因るものと素子配線部によるものに分けられる。ここで引き出し配線のパターンは、接続される配線、プローブ等のピッチ、形状等に合わせて柔軟に設計される場合が多く、各々の行番号に因って異なっている場合がほとんどである。これは画像形成装置として高精細、多画素化が進むにつれて顕著になり、ｒd1，ｒd2，…，ｒdmそれぞれ異なった値になると考えられる。このような場合、ｒd2よりも引き出し配線抵抗が大きいラインの活性化終了時の電位分布は図８７（ｂ）の（ウ）に示す様になる。このように引き出し配線抵抗の違いによって活性化時の素子印加電圧がライン（行）毎に異なることになり、活性化終了時の素子特性がそれぞれ異なることになる。つまりこれが、ライン毎の輝度のばらつきが生じる原因になっていた。
【０６４５】
以上説明したように、行配線上の電位分布を列配線から補償する場合に複数ラインを同時に選択して活性化する方法を組み合わせると、同時駆動ラインの電位分布が異なると本来目標としている活性化電圧に対してずれが生じてしまい、素子特性に分布や、ライン間の違いが発生してしまうという問題が発生しうる。
【０６４６】
ここで、電位分布の説明において電位の供給端として行の両端を使用している場合について説明したが、片側から供給した場合も（電位降下の形が片側下がりになるが）同様の問題が発生し得る。
【０６４７】
以降の実施の形態では、複数の行配線とそれらに交わる複数の列配線とにマトリックス状に配置し、前記複数の行配線の内、更に所定の複数の行配線を選択し、該選択した複数行配線と直交する列配線側から前記選択した複数の行配線の電位分布に応じた補償電位を印加して活性化した電子放出素子であって、前記複数の行配線の選択は、前記電子放出素子を配置する前に、前記複数の行配線の各々の配線抵抗を測定して、その配線抵抗の抵抗値の大きさに従って決定したりする。
【０６４８】
複数の行配線とそれらに交わる複数の列配線とにマトリックス状に配置し、前記複数の行配線の内、更に所定の複数の行配線を選択し、該選択した複数行配線と直交する列配線側から前記選択した複数の行配線の電位分布に応じた補償電位を印加して活性化した電子放出素子であって、前記複数の行配線の選択は、前記電子放出素子の１部を構成する導電性膜を複数形成した後であって該導電性膜をフォーミングする前に、前記各々の導電性膜の抵抗値を測定して、その抵抗値の大きさに従って決定したりする。
【０６４９】
更に、複数の電子放出素子を、複数の行配線とそれらに交わる複数の列配線とマトリックス状に配置し、前記複数の行配線の内、更に所定の複数の行配線を選択する選択手段と、前記複数の行配線に前記電子放出素子を通電活性化する電位を印加する電源供給手段と、前記複数の行配線に流れる電流の第１の電流値を各行配線ごとに検出する検出手段と、前記第１の電流値をもとにして前記複数の列配線に補償電位を印加する駆動手段と、前記選択した複数の行配線を記憶する記憶手段と、を備えた電子放出素子の製造装置であって、前記電源供給手段は、前記電子放出素子を配置する前に前記複数の行配線の各々に電位を印加し、前記検出手段は、前記複数の行配線の各々に流れる電流の第２の電流値を各行配線ごとに検出し、前記選択手段は、前記第２の電流値の大きさに従って前記複数の行配線を選択したりする。
【０６５０】
更に又、複数の電子放出素子を、複数の行配線とそれらに交わる複数の列配線とマトリックス状に配置し、前記複数の行配線の内、更に所定の複数の行配線を選択する選択手段と、前記複数の行配線に前記電子放出素子を通電活性化する電位を印加する電源供給手段と、前記複数の行配線に流れる電流の第１の電流値を各行配線ごとに検出する検出手段と、前記第１の電流値を基にして前記複数の列配線に補償電位を印加する駆動手段と、前記選択した複数の行配線を記憶する記憶手段と、を備えた電子放出素子の製造装置であって、前記電源供給手段は、前記電子放出素子を導通する導電性膜を複数形成した後であって、該導電性膜をフォーミングする前に前記複数の行配線の各々に電位を印加し、前記検出手段は、前記複数の行配線の各々に流れる電流の第３の電流値を各行配線ごとに検出し、前記選択手段は、前記第３の電流値の大きさに従って前記複数の行配線を選択したりする。
【０６５１】
また、複数の行配線とそれらに交わる複数の列配線とにマトリックス状に配置し、前記複数の行配線の内、更に所定の複数の行配線を選択し、該選択した複数行配線と直交する列配線側から前記選択した複数の行配線の電位分布に応じた補償電位を印加して活性化した電子放出素子の製造方法において、前記複数の行配線の選択は、前記電子放出素子を配置する前に前記複数の行配線の各々の配線抵抗を測定し、その配線抵抗の抵抗値の大きさに従って決定したりする。
【０６５２】
更に画像形成装置は、上記いずれかの電子放出素子と、前記電子放出素子から放出される電子によって発光する蛍光体とを備えている。
【０６５３】
更にまた、複数の行配線と、該複数の行配線に接続する電子放出素子とを有する電子源の製造方法であって、前記複数の行配線のうち所定の行配線を選択してその行配線に電位を印加する工程を有しており、該工程における前記行配線の選択は、行単位の素子抵抗値に応じて行おうとしたりする。
【０６５４】
本実施の形態１８について更に詳細に述べる。
【０６５５】
図７５は、本実施の形態１８に係る表面伝導型放出素子の通電活性化装置を示すブロック図である。
【０６５６】
図７５中、７５１０１は通電活性化をするための表面伝導型放出素子基板である。表面伝導型放出素子基板７５１０１には、複数の表面伝導型放出素子をマトリックス状に配置しており、既にフォーミング処理を完了したものである。表面伝導型放出素子基板７５１０１は、図示しない真空排気装置に接続しており、１０-4〜１０-5（torr）程度に真空排気する。更に、行配線端子Ｄx1〜Ｄxm及び列配線端子Ｄy1〜Ｄynを介して外部の電気回路と接続している。
【０６５７】
また、７５１０２は活性化する行を選択するライン選択部である。ライン選択部７５１０２は、後述するように、選択ライン記憶部７５１０７に記憶されている情報を基に制御部７５１０５から出力される指示に従って、同時に２本以上の行配線を選択する。これら選択した行配線には、電源部７５１０４から出力する電位を印加する。７５１０３は電流検出部であって、選択した行配線に電位を印加した際、選択した各行に流れる電流Ｉfを各行ごとに個別モニタする。
【０６５８】
電流検出部７５１０３は、後述するように検出用抵抗Ｒmonとこれの両端に生じる電圧を計測する計測アンプとを有する。これらにより、選択した複数の行配線を流れる電流を検出して活性化電流として制御部７５１０５に出力する。尚、検出用抵抗Ｒmonの抵抗値は、選択した各ラインごとの素子電流Ｉfが流れることによる電位効果を制御するように十分小さな値にしている。電源部７５１０４は、制御部７５１０５から出力される指令値によって、表面伝導型放出素子基板７５１０１の行配線端子に印加する電位を出力する。
【０６５９】
更に、７５１０６は駆動回路部であって、制御部７５１０５から出力される制御クロックＨscan信号に同期したタイミングで、表面伝導型放出素子基板７５１０１の列配線の端子Ｄy1〜Ｄynに電位を印加してこれらを駆動する。
【０６６０】
本実施の形態１８においては、通電活性化の進行状況を活性化時に流れる電流量、即ち、活性化電流値によって把握している。そして、制御部７５１０５は、ユーザによって入力される通電活性化を開始する指令とともに、表面伝導型放出素子の活性化を開始する。また詳細は後述するが、活性化の進行状況に応じて変化する列の表面伝導型放出素子の駆動電位値を逐次補正する。
【０６６１】
即ち、配線抵抗記憶部７５１０８に格納されている配線抵抗値データと電流検出部７５１０３の出力電流とを用いて、各表面伝導型放出素子に印加する電圧を補償する電位量を算出する。そして、この電位量を設定出力値として駆動回路部７５１０６に備えるラッチ回路に記憶させる。
【０６６２】
駆動回路部７５１０６は、設定出力値に応じた駆動電位を発生して、それを各表面伝導型放出素子の列端子Ｄy1〜Ｄynに印加する。これにより、各表面伝導型放出素子において、素子電流と列配線抵抗によって生じる電位分布が補償され、各表面伝導型放出素子に常に一定の電圧が印加される。活性化の進行に応じて、逐次駆動回路部７５１０６の駆動電位値を更新することで、活性化の終了時まで電位分布の補正が行われる。
【０６６３】
制御部７５１０５は、活性化電流値から活性化の進行具合をモニタし、ライン選択部７５１０２に駆動するラインを決定させるための駆動ライン設定信号を出力する。これによって、ライン選択部７５１０２は行配線を設定する。更に、制御部７５１０５は、活性化電流値を基にして、各列配線に印加する駆動電位値Ｂy1〜Ｂynを逐次更新する。そして、駆動電位値に対応したデジタル出力データ（Ｄａｔａ）を駆動回路部７５１０６に出力する。
【０６６４】
図７６は、ライン選択部７５１０２の構成を示す回路図である。ライン選択部７５１０２は、内部にｍ個のスイッチング素子（ＳＷ1〜ＳＷm）を備えている。各スイッチング素子ＳＷ1〜ＳＷmは、電源部７５１０４の出力電圧もしくは０［Ｖ］（グランドレベル）のいずれか一方を選択し、表面伝導型放出素子基板７５１０１に備えている端子Ｄx1〜Ｄxmと電気的に接続するか否か選択するものである。
【０６６５】
各スイッチング素子ＳＷ1〜ＳＷmは、制御部７５１０５から出力される制御信号に基づいて動作するものであるが、例えばＦＥＴ、リレーのようなスイッチング素子を組み合わせることにより容易に構成することもできる。図７６においては、１行目（Ｓx1）と３行目（Ｓx3）とのラインが選択され、行配線Ｄx1、Ｄx3にのみ電源部７５１０４からの出力電位が印加され、他のラインは非選択電位であるグランドに接続される。
【０６６６】
図７７は、電流検出部７５１０３の構成を示す回路図である。電流検出部７５１０３は、ライン選択部７５１０２から出力された通電活性化電位を配線Ｓx1からＳxmを通じて入力する。電流検出部７５１０３は、検出用の抵抗Ｒmonと、この抵抗Ｒmonの両端電圧を計測する電流計とを有している。図７６に示したように、１行目及び３行目の行配線が選択されているときには、他の行配線には、電流が流れない。
【０６６７】
そこで、１行目及び３行目の行配線に流れている電流は、
Ｉ1−Ｖ1／Ｒmon
Ｉ3−Ｖ3／Ｒmon
から算出することができる。Ｒmonの抵抗値は、Ｉfが流れるときの電位降下によって、表面伝導型放出素子基板７５１０１への印加電圧に影響を与えないように十分低い値に設定している。この電圧計は、Ａ／Ｄコンバータを使うことによって検出値を制御部に出力することができる。
【０６６８】
図７８は、駆動回路部７５１０６の構成を示す回路図である。駆動回路部７５１０６は、ｎ個のラッチ(Latch)回路７５４０１と、ｎ個のＤ／Ａコンバータ７５４０２と、ｎ個のバッファアンプ７５４０３とを備えている。駆動回路部７５１０６は、表面伝導型放出素子基板７５１０１のｎ本の列配線Ｄy1〜Ｄynを駆動する駆動信号を発生する。
【０６６９】
駆動回路部７５１０６は、制御部７５１０５から出力されるデジタル出力データ（Ｄａｔａ）をラッチ回路７５４０１に入力する。活性化電流計測→出力データの演算→ラッチ回路７５４０１へのデータの転送の一連の作業が完了すると、制御部７５１０５から、Ｄ／Ａコンバータ７５４０２の出力データの更新を行うためのラッチクロック(Tlatch)が全てのラッチ回路７５４０１に印加される。これによって、ラッチ回路７５４０１は、ラッチクロックに同期してデータの更新を行う。
【０６７０】
図７９は、行配線の配線抵抗を測定するときのｍ行ｎ列の表面伝導型放出素子基板の等価回路図である。図８０は、測定された配線抵抗値Ｒ1，Ｒ2，Ｒ3，…，Ｒmに基づいて、同じ選択ペアを組み合わせる方法を説明する図である。図７９及び図８０を用いて選択ラインを決定する方法について説明する。なお、本実施の形態１８においては、２ラインを同時に選択する場合を例に説明する。活性化中の電位降下に違いが発生する原因の１つに、配線抵抗のばらつきが挙げられる。本実施の形態１８においては、これについて改善する方法について説明する。
【０６７１】
まず、表面伝導型放出素子基板の行配線に配線抵抗を測定する。本実施の形態１８においては、行配線ごとに活性化を行っていくため、まず、行配線の配線抵抗を測定する。配線抵抗を測定する時期は、表面伝導型放出素子を形成するための導電薄膜を、表面伝導型放出素子基板上に形成する前に行うことが望ましい。これは導電薄膜を形成した後には、導電薄膜に配線抵抗を測定するための電流がリークしてしまい、正確な測定が困難になるためである。
【０６７２】
配線抵抗の測定は、図７９に示すように、行配線Ｄx1の両端に測定プローブを接続することによって行う。そして、順次ｍ行目まで測定を行う。測定した配線抵抗値を、それぞれＲ1，Ｒ2，Ｒ3，…，Ｒmとして、配線抵抗記憶部にそのまま記憶させる。
【０６７３】
次に、配線抵抗記憶部７５１０８において、図８０に示すように、配線抵抗値を大きい順に並べて、並べた順位２行ずつのペアを作り、更にこれに番号をつけて選択ライン記憶部７５１０７に記憶させる。このような方法で１行目〜ｍ行目の行配線でほぼ配線抵抗の揃ったペアをｍ／２個作ることができる。このようにして選択ラインのペアを決定する。
【０６７４】
続いて、図７５、図７８及び図７９を用いて表面伝導型放出素子を活性化する手順について説明する。活性化は全ての個々の表面伝導型放出素子を流れる電流の電流値が目標となるようにする。このとき目標電流値は、必要とする電子放出量などから予め求められる。本実施の形態１８においては、最終的に表面伝導型放出素子基板７５１０１上の各表面伝導型放出素子の素子電流を、２ｍＡになるように電流検出部７５１０３の出力をモニタして、通電活性化処理を行う。
【０６７５】
制御部７５１０５が、ユーザによって活性化開始の指令が入力されると、制御部７５１０５は行単位で通電処理を行うために、ライン選択部７５１０２、電源部７５１０４を制御する。
【０６７６】
まず、列配線端子Ｄy1〜Ｄynがグランド電位になるように、駆動回路部７５１０６の設定出力値を設定する。一方、行配線端子Ｄx1〜Ｄxmに順次活性化電離Ｅａｃをパルス状に印加する。この活性化電位Ｅａｃは、例えば、パルス幅１ミリ秒、パルス高１８Ｖのパルス波である。これにより、表面伝導型放出素子基板７５１０１は、行単位に順次パルス電位が印加され、活性化がライン単位で開始する。なお、選択ライン記憶部７５１０７に記憶されたペアに基づいて、時間短縮のため活性化は２ラインを単位として同時に通電処理を行う。
【０６７７】
以下、ラインを単位とした通電処理を行う場合に、給電端からの距離に依存して起きる素子特性のばらつきを補正するための方法を説明する。本実施の形態１８では、行配線端子Ｄx1とＤx241との２本を同時に駆動する際、２本の内１本に注目し、行配線端子Ｄx1ライン上のｎ個の素子を活性化する場合について説明する。
【０６７８】
図８１は、１行目（Ｄx1ライン）の表面伝導型放出素子群７５７０１を通電活性化する様子を示す図である。図８１において、Ｆ1〜Ｆnは行配線端子Ｄx1に接続した各表面伝導型放出素子、ｒ1〜ｒnは行配線Ｄx1の配線抵抗、Ｒyは各列配線Ｄy1〜Ｄynの給電端から表面伝導型放出素子Ｆ1〜Ｆnまでの配線抵抗である。ここで行配線は、一定の線幅、厚さ、材料で形成されるように設計されているため、製造上のばらつきを除けばｒ1〜ｒnは等しいと考えられる。また、各列配線は、一般にどれも等しく設計されるため、各列配線のＲyは等しいと考えられる。
【０６７９】
なお、通電活性化の前後で、表面伝導型放出素子Ｆ1〜Ｆnの等価抵抗値は変化（減少）するが、Ｒyの値に比べ各表面伝導型放出素子の等価抵抗は非常に大きく、本実施の形態１８のように２ラインを同時に駆動した場合も、Ｒyの両端の電位降下量は、非常に小さいためＲyは無視して考える。またここで、表面伝導型放出素子Ｆ1〜Ｆ2の等価抵抗値はｒ1〜ｒnに比べて大きく設計されている。
【０６８０】
表面伝導型放出素子群７５７０１を活性化するため、制御部７５１０５はライン遅延部７５１０２を制御する。これは、行配線端子Ｄx1に、活性化電位Ｅａｃを出力する電源部７５１０４と電流検出部７５１０３とを接続させる。これにより端子Ｄx1には、活性化電位Ｅａｃが印加される。
【０６８１】
一方、行配線Ｄx1上の表面伝導型放出素子の列配線の端子Ｄy1〜Ｄynは、駆動回路部７５１０６により電圧が印加される。駆動回路７５１０６は、各表面伝導型放出素子Ｆ1〜Ｆnからの活性化電流ｉ1〜ｉnをシンクするように動作する。
【０６８２】
駆動回路部７５１０６の出力電圧の値を設定方法を説明するため、通電活性化を行う際の各素子への駆動電位分布について説明する。
【０６８３】
通電活性化を行う際、表面伝導型放出素子の電気特性は、図４１に示すような変化をする。即ち、活性化を開始するときは、素子電流はほとんど流れず、通電が進行するにつれて、素子電流が流れてその後飽和する。このとき、行配線Ｄx1上の表面伝導型放出素子群の行配線上の電位をモニタすると、配線抵抗ｒ1〜ｒnの影響でＧy1〜Ｇyn電位は変化する。この電位差は活性化の進行と共に大きくなり、活性化の最後に最も大きくなる。例えば、活性化電流２ｍＡ／１素子、ｒ1〜ｒn＝１０ｍΩ、ｎ＝１０００の場合、給電端から最も遠いＦn/2素子の端子Ｇynにおいては、
ΔＶ＝(１／２)×５００×５０１×２ｍＡ×１０ｍΩ
から、約２．５Ｖ程度の電位効果が生じることになる。
【０６８４】
そこで、この電位降下分布と同じ電位分布を駆動回路部７５１０６で発生させ、各表面伝導型型電子放出素子に生じる電位分布をキャンセルする様にＤy1〜Ｄyn端子に電位を印加する。即ち、活性化の進行に伴って、各表面伝導型放出素子Ｆ1〜Ｆnに流れる電流と配線抵抗ｒ1〜ｒnとによって、端子Ｇy1〜Ｇynに生じる電位降下分布を制御部７５１０５で演算し、駆動回路部７５１０６のＤ／Ａコンバータ７５４０２の出力値を設定することで、出力電圧Ｂy1〜Ｂynに電位降下分布を再現できる。
【０６８５】
各素子Ｆ1〜Ｆnの活性化がほぼ一様に進行すると仮定すると、各表面伝導型放出素子を流れる素子電流ｉ1〜ｉnはほぼ等しく、その電流値は電流検出部７５１０３で検出される電流量Ｉを用いて、
ｉave＝（ｉ1＝ｉ2＝・・・＝ｉn）Ｉ／ｎ
で表される。
【０６８６】
このとき、各表面伝導型型電子放出素子Ｆ1〜Ｆnに流れる電流と配線抵抗ｒ1〜ｒnとによって、端子Ｇy1〜Ｇynに生じる電位降下分布、即ち、駆動回路部７５１０６の出力端子に出力すべき電圧値Ｂy1〜Ｂynは、配線抵抗値ｒ1〜ｒnとｉaveとを用いて、
Ｂy1＝−ｒ1×ｎ×ｉave
Ｂy2＝−ｒ2×（ｎ−１）×ｉave＋Ｂy1
Ｂyn/2＝−ｒn/2×ｉave＋Ｂyn-1＋Ｂyn-2＋…＋Ｂy1    式（９）
として算出される。
【０６８７】
ここで、配線抵抗ｒ1〜ｒnは、設計的には通常同一であり実際もほぼ等しいので実効的には、ｒ＝Ｒ1／ｎ（ここでＲ1は予め測定した１行目の行配線抵抗値）として問題ない。そこで式（９）は一般化して
Ｂyk＝−Σｒ×ｉave×（ｎ／２−ｋ＋１）            式（１０）
但し、ｋ＜ｎ／２、Σはｋ＝１〜ｋの総和を示す。
【０６８８】
＝−Σｒ×ｉave×（ｋ−ｎ／２）                式（１１）
但し、ｋ＝ｎ／２又はｒ＞ｎ／２、Σはｋ＝１〜ｋの総和を示す。
とすることができる。
【０６８９】
活性化の進行に従って変化する活性化電流を測定し、式（１１）により各出力電圧値Ｂy1〜Ｂynを逐次算出し、制御部７５１０５は、デジタル出力データを駆動回路部７５１０６のラッチ回路７５４０１に出力する。電流計測→出力データの演算→ラッチ回路７５４０１へのデジタル出力データの出力という一連の作業が完了すると、制御部７５１０５は、Ｄ／Ａデータの更新を行うために、ラッチクロックを全てのラッチ回路７５４０１に印加する。
【０６９０】
ラッチ回路７５４０１は、ラッチクロックに同期してデータの更新を行う。これにより、駆動回路部７５１０６は各表面伝導型放出素子Ｆ1〜Ｆnの端子Ｇy1〜Ｇynに生じる電位分布量と同じ電位分布を発生する。これにより各表面伝導型放出素子Ｆ1〜Ｆnの端子間に印加される電圧は素子番号、活性化の進行によらずに一定にすることができる。
【０６９１】
図８２（ａ）は、活性化を開始した直後の電位分布を示す図である。横軸は表面伝導型放出素子の位置を示している。縦軸は表面伝導型放出素子の両端の素子電位を示している。活性化を開始した直後には、前述したように各表面伝導型放出素子を流れる電流は小さい。
【０６９２】
従って、電源部７５１０４から印加する活性化電位Ｅａｃを、例えば１８Ｖとする。また活性化電流がほとんど流れていないので、駆動回路部７５１０６の設定電流値もほぼ０となり、駆動回路部７５１０６の出力電圧値Ｂy1〜Ｂyn及びバッファアンプ７５４０３（図７８）の出力電位Ｓy1〜Ｓynもほぼ０Ｖになる。これにより、各表面伝導型放出素子には、一定の印加電圧である１８Ｖの電圧が印加され、活性化が進行する。
【０６９３】
また、図８２（ｂ）は、活性化を終了したときの電位分布を示す図である。活性化の終了時に各表面伝導型放出素子を流れる電流は、ほぼ２ｍＡになっている。従って、電源部７５１０４から印加する活性化電位Ｅａｃである１８Ｖが、各表面伝導型放出素子の端子Ｇy1〜Ｇynに印加される間に配線抵抗の電位降下の影響で低下する。
【０６９４】
このとき、駆動回路部７５１０６の設定電流値を２ｍＡとすれば、駆動回路部７５１０６の出力電圧値Ｂy1〜Ｂyn及びバッファアンプ７５４０３の出力電圧Ｓy1〜Ｓynの分布は、Ｇy1〜Ｇynの分布と同じになる。これにより、各表面伝導型放出素子には一定の印加電圧である１８Ｖの電圧が印加されて活性化が行われる。即ち、活性化の進行に伴って素子電流が増加すると、配線抵抗の影響で表面伝導型放出素子に印加される電位分布が常に変化する。このとき、電位分布量を算出して駆動回路部７５１０６の設定出力値として設定し、駆動回路部７５１０６の出力電位値Ｂy1〜Ｂynを逐次更新することで、活性化の開始から終了まで全ての素子が一定の電圧で活性化される。そして、各表面伝導型放出素子の平均素子電流ｉaveが２ｍＡに達したところで活性化を終了する。
【０６９５】
以上の説明においては、行配線Ｄx1上の表面伝導型放出素子の活性化の説明を行ったが、他のライン上の表面伝導型放出素子を活性化する際も全く同様に適用できる。本実施の形態１８においては活性化ラインを順次切り替えながら複数同時進行で通電活性化を行う。
【０６９６】
このとき、本実施の形態１８においては、２本のラインを同時に通電活性化処理しているため、同時に通電活性化するラインの選択に関して考慮が必要となる。しかし、これについては前述のように、予め選択ライン記憶部７５１０７に記憶したペアの行番号の配線を選択して行うため、電位降下量（即ち、駆動回路部７５１０６の電位分布発生量）が同じになり、同時駆動による素子印加電圧のずれが発生しない。
【０６９７】
このようにして、表面伝導型放出素子基板７５１０１の活性化を終了する。活性化電流と配線抵抗による電位降下を補償するため、駆動回路部７５１０６の出力電位値Ｂy1〜Ｂynを逐次更新することで、活性化の開始から終了まで全ての表面伝導型放出素子が一定の電位で均一に活性化され、かつ２ラインを同時に駆動することにより、１ラインずつを駆動していた場合に比べ半分の処理時間で通電活性化処理が完了する。
【０６９８】
なお、本実施の形態１８においては、電源部７５１０４の出力を正として、端子Ｄx1から端子Ｄy1〜Ｄynに電流を流す活性化を行ったが、これとは極性を逆にして端子Ｄy1〜Ｄynから端子Ｄx1側に電流を流すように活性化を行ってもよい。この場合は、電位分布も逆になるため、バッファアンプ７５４０３を（−１）倍の反転バッファアンプとして、電流をソースするように設定することで全く同様の効果が期待できる。
【０６９９】
また、本実施の形態１８において駆動回路７５１０６は、表面伝導型放出素子基板７５１０１の列配線数ｎと同じ数のＤ／Ａコンバータ７５４０２を用いて構成しているが、補償電位分布の形は図８２に示すように緩やかに変化するため、Ｄ／Ａコンバータ７５４０２の数を間引いて、間引いた列配線端子に印加すべき電位値を抵抗分割によって規定してもよい。これにより、Ｄ／Ａコンバータ７５４０２の数を減らしてコストダウンすることができる。
【０７００】
さらに、列配線の表面伝導型放出素子の素子数ｎが多くなった場合、素子電流計測→出力データの演算→データ転送という一連の作業は、時間がかかる可能性がある。これを処理する際、各表面伝導型放出素子ごとに並列して処理したり、電流値と配線抵抗値と列配線上の位置から補償電位値を発生するようなルックアップテーブル（ＬＵＴ）参照方式を用いることで時間の短縮が図れる。
【０７０１】
以上説明したように、本実施の形態１８に示す通電活性化装置によれば、全ての素子の電子放出特性が均一化される。これにより、この電子源基板を用いて輝度又は濃度のばらつきが少ない高品位な画素表示装置が実現される。
【０７０２】
［実施の形態１９］
本実施の形態１９にかかる活性化装置は、実施の形態１８と同様に構成している。本実施の形態１９と実施の形態１８との異なる点は、同時に選択する行配線の本数と選択した行配線の組み合わせ方である。
【０７０３】
課題で述べたように、例えば活性化をする行ごとで、同時に選択した行のそれぞれの活性化電流が異なる場合には、素子印加電圧にずれが生じる。これは、素子特性がばらつく原因になる。活性化電流が異なったものになる原因として、フォーミング時に作成される亀裂がばらつくことによるものが挙げられる。このばらつきは、フォーミング前の導電薄膜の抵抗ばらつきによって生じることがあり、つまりは薄膜抵抗値と活性化電流との間の相関によって生じることがある。
【０７０４】
そこで、本実施の形態１９では、行配線ごとの薄膜抵抗値を予め測定して、それによって活性化時の同時選択ラインをグルーピングするものである。
【０７０５】
図８３は、行配線ごとの導電薄膜抵抗を測定しているときの表面伝導型放出素子基板の等価回路図である。図８３中、７５９０１はフォーミング前の導電薄膜を示している。この導電薄膜は、１素子当たり数１００Ωから数ｋΩの抵抗を有しており、本実施の形態１９のように、列数ｎが数１００から数１０００に及ぶ場合には、配線抵抗の影響を受け正確に測定できるものではない。
【０７０６】
しかし、本実施の形態１９においては、正確に絶対値を必要とするものではなく、相対的に近いものをグルーピングする目的のため、このことは問題とならないと考える。測定した行配線Ｄx1からＤxmごとの抵抗値を各々Ｒs1からＲsmとする。なお、配線抵抗の測定は、実施の形態１８と同様の手法によって行う。
【０７０７】
図８４は、選択した行配線の組み合わせ方の説明図である。まず、測定した抵抗値Ｒs1〜Ｒsmを抵抗値の大きい順に並べて、上から順に例えば３個ずつ組み合わせて、その組みごとに番号をつけて選択ライン記憶部７５１０７に記憶させる。これにより、行配線３本ずつのグループが(ｍ／３)個作成される。
【０７０８】
従って、グループ分けされた行配線の番号同士が同時に選択されて活性化され、本実施の形態１９にかかる通電活性化装置によれば、すべての素子の電子放出特性が均一化される。これにより、この電子源基板を用いて輝度又は濃度のばらつきが少ない高品位な画像表示装置を実現することができる。
【０７０９】
［実施の形態２０］
本実施の形態２０にかかる活性化装置の構成は、実施の形態１８と同様である。本実施の形態２０と実施の形態１８などとの異なる点は、選択した行配線の組み合わせ方である。
【０７１０】
図８５は、同時選択ラインの組み合わせ方の説明図である。まず、実施の形態１８と同様に行配線抵抗を測定し、これをＲ1〜Ｒmとする。次に、実施の形態１９で行ったように導電薄膜７５９０１を形成した後に、行ごとの抵抗を測定しこれをＲs1〜Ｒsmとする。まず、Ｒ1〜Ｒmを大きい順に並べて、例えば２個ずつのペアを作る（ステップＳ１２１、ステップＳ１２２）。
【０７１１】
次に、作ったペア同士で配線抵抗の差を比較し、その差が例えば０．１Ω以下のペア（グループ）同士については、グループを一度解いて、その中で今度は導電薄膜抵抗（Ｒs1〜Ｒsm）の大きさの順に並べ替える（ステップＳ１２３）。ここでは、ステップＳ１２２で分けられたグループＮｏ．１〜Ｎｏ．３がこれに該当して並び替えを行っている。上下のグループと比較して０１Ω以上差があったグループはそのままである（図８５では、Ｎｏ．ｍ／２−１とＮｏ．ｍ／２がこれに該当する）。
【０７１２】
並び替えがあったグループについては、その中で再度上から２個ずつの新しいペアに分けて、最終的な同じ選択行の組みを作り、選択ライン記憶部７５１０７に書き込む（ステップＳ１２４）。
【０７１３】
ここで、配線抵抗値の差を０．１Ωを境にして並び替えする理由について説明する。前述の例で、ｎ＝１０００，ｒ＝１０ｍΩのとき、行配線上の電位降下の最大値は約２．５Ｖである。このとき、配線抵抗の差０．１Ωはｒに換算すると０．１／１０００のときに０．１ｍΩであり、これによる、電位降下のずれは、最大値で０．０２５Ｖになる。このずれ量は、活性化印加電圧１８Ｖに対して約０．１４％であり実質的には無視できる量であると考えられる。そのため、この程度の配線抵抗の差では、活性化電流の差のほうを優先してグループ分けした方が実効的になるので、導電膜抵抗によって再度グループ分けすることにしている。
【０７１４】
なお、０．１Ωの値は、１例として挙げたもので、これに限られるものではなくｎの数、配線抵抗の絶対値などに応じて適宜決められるものである。
【０７１５】
以上説明したように、本実施の形態２０にかかる通電活性化装置によれば、全ての表面伝導型放出素子の電子放出特性が均一化される。これにより、この電子源基板を用いて輝度又は濃度のばらつきが少ない高品位な画像表示装置を実現することができる。
【０７１６】
以上、実施の形態１８〜２０で、活性化するときに選択する行配線を、予め設定する測定値として、配線抵抗及び導電膜抵抗、これらの組み合わせについて述べたが、予め活性化のときの電位分布の違いを予測できるものであればこれらに限るものではなく、新しい相関が判明したときには適宜追加していけばよい。また、同時駆動するライン数として２行及び３行について説明したが、行数はこれらに限るものではなく、マルチ表面伝導型放出素子基板の発熱強度によって最大ライン数が決定される。
【０７１７】
さらに、本願の実施の形態において、行配線を流れる素子電流を基準にして、列配線に印加する補償電圧を決定しているが、列配線を流れる素子電流を基準にして、行配線に印加する補償電位を決定してもかまわない。
【０７１８】
本実施の形態は、マトリックス状に配置した電子放出素子を通電活性化するときに、まず、電子放出素子を配置する前に複数の行配線の各々の配線抵抗を測定し、その配線抵抗の抵抗値の大きさに従って所定の行配線を選択して、選択した所定の行配線と直交する列配線側から選択した行配線の電位分布に応じた補償電位を印加して活性化する。
【０７１９】
そのため、全ての電子放出素子の電子放出特性が均一化されるため、この電子放出素子を用いて輝度又は濃度のばらつきが少ない高品位な画像表示装置を実現することができる。
【０７２０】
以降の実施の形態では、マルチ電子放出素子は以下の構成を有する。即ち、
複数の電子放出素子が、行配線とそれに直交する列配線によりマトリックス接続され、行または列単位で通電活性化され、活性化単位と直交配線側から活性化単位配線上の電位分布に応じた補償電位を印加する活性化を施されるマルチ電子放出素子において、前記電圧印加単位が複数の列または行であり、複数に印加される行または列の組み合わせが、マルチ電子放出素子の設計値で決定されることを特徴とする。
【０７２１】
また、複数の表面伝導型電子放出素子が、行配線とそれに直交する列配線によりマトリックス接続されたマルチ表面伝導型電子放出素子の活性化において、行または列配線を選択して同時に複数のラインを通電活性化処理を行うためのライン選択手段と電源供給手段、通電活性化処理時に素子に流れる電流をライン単位に計測する電流検出手段、前記電流検出手段の検出値を基にして電位が決定される前記ライン選択手段が接続された行または列配線と直交する列または行配線と接続された駆動手段、予めマルチ表面伝導型電子放出素子を測定する事で決められた同時に選択されるライン番号を記憶する選択ライン記憶手段、及び前述の電流検出手段の検出値と同じ選択ラインの記憶をした選択ライン記憶手段に基づいてライン選択手段及び電源供給手段、駆動手段を制御する制御手段を備える。
【０７２２】
以下、添付図面に従って本発明に係る実施形態２１を詳細に説明する。
【０７２３】
［実施の形態２１］
次に、図８９により本実施の形態２１に係る表面伝導型電子放出素子の通電活性化装置の例について説明する。
【０７２４】
図中、７５１０１は通電活性化をするための表面伝導型電子放出素子基板である（本実施の形態２１における基板７５１０１には複数の表面伝導型電子放出素子がマトリックス状に配線されており、既にフォーミング処理が完了しているものとする）。基板７５１０１は不図示の真空排気装置に接続されており、１０-4乃至１０-5［torr］程度に真空排気されている。さらに行方向配線端子Ｄx1〜Ｄxm及び列方向配線端子Ｄy1〜Ｄynを介して外部の電気回路と接続されている。７５１０２は詳細を図７６に示すように、活性化ラインを選択するライン選択部で、後述する様に予め表面伝導型電子放出素子基板の設計値に基づいて、決められた組み合わせを記憶する選択ライン記憶部７５１０７を参照にして制御部７５１０５が指示を出し、同時に２本以上の行方向配線を選択し、その選択した行方向配線に電源７５１０４の電位を印加している。７５１０３は電流検出部で、選択した行方向配線に電圧印加した際、選択した各行に流れる電流を行毎に個別モニタしている。電流検出部７５１０３は、図７７に示すとおり検出用抵抗Ｒmonと、抵抗の両端に発生する電圧を計測する計測アンプから成り立っている。これらにより電源７５１０４から選択したラインへ流れる電流Ｉfを検出して制御部７５１０５に出力する。なお、検出用抵抗Ｒmonの抵抗値は素子電流Ｉfが流れることによる電位降下で表面伝導型電子放出素子への印加電圧が影響を受けないように十分小さな値にしている。電源７５１０４は制御部７５１０５からの指令値によって、表面伝導型電子放出素子基板の行方向配線端子に印加する電位を発生している。
【０７２５】
一方、７５１０６は駆動回路部で、制御部７５１０５からの制御クロックＴlatch信号に同期したタイミングで、表面伝導型電子放出素子基板７５１０１の列方向配線の端子Ｄy1〜Ｄynを駆動する。
【０７２６】
本実施の形態２１においては、通電活性化の進行状況を活性化時に流れる電流量：活性化電流で把握している。そして、制御部７５１０５は通電活性化開始の指令とともに活性化を開始し、詳細は後述するが、活性化の進行状況に応じて変化する列方向の素子の駆動電位値分布を逐次補正する。即ち、配線抵抗記憶部７５１０８に格納された配線抵抗値データと、引き出し配線記憶部７５１０９に格納された引き出し配線抵抗値データと、電流検出部７５１０３出力を用いて、各素子を補償する電位量を算出し、この値を駆動回路部７５１０６に設定出力値として設定する。駆動回路部７５１０６は、この設定出力値に応じて駆動電位を発生し素子の列方向電極に印加する。これにより、各素子において素子電流と行方向配線抵抗によって生じる電位分布が補正され、各素子に常に一定の電圧が印加される。活性化の進行に応じて逐次駆動回路部７５１０６のデータを更新することで、活性化の終了時まで電位分布補正が行われる。また制御部７５１０５は活性化電流値から活性化の進行をモニタし、ライン選択部７５１０２を介して電源７５１０４が同時に駆動する行方向配線を選択する。この動作の詳細も後述するが、制御部７５１０５は駆動ライン設定信号をライン選択部７５１０２に送信し、駆動すべき行方向配線を設定する。
【０７２７】
次に、図７６を参照してライン選択部７５１０２を説明する。
【０７２８】
同部は、内部にｍ個のスイッチング素子（ＳＷ1〜ＳＷm）を備えるもので、各スイッチング素子は、電源７５１０４の出力電位もしくは、非選択である０［Ｖ］（グランドレベル）のいずれか一方を選択し、表面伝導型電子放出素子基板７５１０１の端子Ｄx1〜Ｄxmと電気的に接続するものである。各スイッチング素子は、制御部７５１０５が出力する制御信号に基づいて動作するが、例えばＦＥＴ、リレーのようなスイッチング素子を組み合わせることにより容易に構成することが可能である。図７６においては１行目（Ｓx1）と３行目（Ｓx3）のラインが選択され、行方向配線Ｄx1，Ｄx3にのみ電源７５１０４の出力電位が印加され、他のラインはグランドに接続されている。
【０７２９】
図７８は、駆動回路部７５１０６の構成を示す回路図である。
【０７３０】
駆動回路部７５１０６は、ｎ個のラッチ回路７５４０１とＤ／Ａコンバータ７５４０２及びバッファアンプ７５４０３で構成され、表面伝導型電子放出素子基板７５１０１のｎ本の列方向配線を駆動する駆動信号を発生する。制御部７５１０５は、後述する手順により活性化電流値を基にして、各列方向配線を駆動する駆動電圧値Ｂy1〜Ｂynを逐次更新する。制御部７５１０５は駆動電位量に対応したデジタル出力データ（Ｄａｔａ）を駆動回路部７５１０６のラッチ回路７５４０１に転送する。活性化電流計測→出力データの演算→ラッチ回路へのデータの転送の一連の作業が完了すると、制御部７５１０５は、Ｄ／Ａコンバータ７５４０２出力データの更新を行うためにラッチクロック（Ｔlatch）を全てのラッチ回路７５４０１に印加し、同期してデータの更新を行う。
【０７３１】
次に本実施の形態２１における同じ選択ライン（本実施の形態２１においては２ライン同時なので２本ずつのペア）を決定する方法について説明する。先に述べたように活性化中の電位降下に違いが発生する原因の第１に引き出し配線抵抗の違いが挙げられる。本実施の形態２１においてはこれについて改善する方法について述べる。
【０７３２】
まず、引き出し配線抵抗が行配線毎に異なっている例を図９０を用いて説明する。図９０（ａ）は、表面伝導型電子放出素子基板上の行配線パターン全体のアウトラインを模式的に表わしたもので、大きくは、素子部配線と引き出し部配線に分ける事ができる。ここで、引き出し部は、所定の行配線数毎にパターンが絞り込まれて接続部につながっている。これらＰ部を詳細に示したのが同図（ｂ）である。このようなパターンになるのは、所謂フレキシブル配線（以降フレキと記す）等を圧着するためのもので、通常フレキの寸法精度などの理由から図９０（ｂ）に示した接続部に圧着できるフレキの幅が制限され、その幅毎に両側にデッドスペースが必要になる。このような場合に引き出し部の抵抗をそれぞれの行配線番号に対してプロットすると図９１（ａ）のようになる。以降の説明においては行配線数ｍは４８０、フレキの配線単位は「８０」として説明する。このように、引き出し配線抵抗は、配線パターンの繰り返しと同様に８０行ごとの繰り返しになっており、各フレキ単位毎に１〜４０，４１〜８０が対称になっている。ここで示した抵抗値は、配線材料、配線の膜厚が決まっていると配線のパターンから容易に計算できるので、パターン設計が決まると求めることができる。このようにして求めた引き出し配線抵抗はそれぞれＲd1，Ｒd2，Ｒd3，…Ｒd480として引き出し配線抵抗記憶部７５１０９に記憶される。次に、このようにして求められた引き出し配線抵抗に基づいて同時選択行の組み合わせを図９１（ｂ）に示すように行う。つまり配線パターンで対称になっている行配線同士を組み合わせて２４０組の同時駆動行番号を設定し、これを選択ライン記憶部７５１０７に記憶する。
【０７３３】
引き続き、本実施の形態２１の装置を用いて、表面伝導型電子放出素子基板７５１０１を活性化する手順について図８９及び図７８により説明する。活性化は全ての素子のＩf値が目標電流値を超えるように行う。この時、目標電流値は必要とする電子放出量などから予め求められる。本実施の形態２１においては、最終的に表面伝導型電子放出素子基板７５１０１上の各素子の素子電流を２ｍＡになるように電流検出部７５１０３出力をモニタして通電活性化処理を行った。
【０７３４】
以下に活性化のフローについて説明する。
【０７３５】
制御部７５１０５が、活性化開始の指令（外部より装置操作者が入力する）を受信すると、制御部７５１０５は行単位で通電処理を行うために、ライン選択部７５１０２、電源７５１０４を制御する。
【０７３６】
先ず、列方向配線端子Ｄy1〜Ｄynをグランド電位になる様、信号値Ｄａｔａを設定する一方、行方向配線端子Ｄx1〜Ｄxmに順次活性化電位をパルス状に印加する（例えば、パルス幅１ミリ秒、パルス高１８Ｖ：以下この電位をＥａｃとする）。これにより表面伝導型電子放出素子基板７５１０１は行方向単位に順次パルス電位が印加され、活性化がライン単位で開始する。なお、前述した選択ライン記憶部に記憶されたペアに基づいて、時間短縮のため活性化は２ラインを単位として同時に通電処理を行った。
【０７３７】
以下、ラインを単位とした通電処理を行う場合に給電端からの距離に依存して起きる素子特性のばらつきを補正するために本実施の形態２１で用いた方法を説明する。本実施の形態２１では、行方向配線端子Ｄx1とＤx80の２本を同時に駆動する際、２本の内１本に注目し、行方向配線端子Ｄx1ライン上のｎ個の素子を活性化する場合について説明する。
【０７３８】
活性化電圧を印加している１行目（Ｄx1ライン）の表面伝導型素子群に着目する。各素子の配線抵抗を含めたモデルで表面伝導型電子放出素子群７５７０１を表し、この素子群を通電活性化する様子を図９２で説明する。図９２において、Ｆ1〜Ｆnは行方向配線端子Ｄx1ライン上の表面伝導型電子放出素子、ｒ1〜ｒn+1は行配線Ｄx1における各部の配線抵抗、ｒd1は行配線Ｄx1の引き出し配線抵抗、Ｒyは各配線Ｄy1〜Ｄynの給電端から表面伝導型電子放出素子までの配線抵抗である。
【０７３９】
ここで引き出し配線を除いた行配線は一定の線幅、厚さ、材料で形成されるように設計されるため、製造上のばらつきを除けばｒ1〜ｒn+1は等しいと考えてよい。また各列配線はどれも等しく設計されるため各列配線のＲyは等しいと考えられる。なお、通電活性化の前後で表面伝導型電子放出素子の等価抵抗値は変化（減少）するが、Ｒyの値に比べ各素子の等価抵抗は非常に大きく、本実施の形態２１のように２ラインを同時に駆動した場合もＲy両端での電位降下量は非常に小さく、Ｒyは無視して考えてよい。また一般に、表面伝導型電子放出素子Ｆ1〜Ｆnの等価抵抗値は、ｒ1〜ｒn+1に比べて大きく設定されている。
【０７４０】
表面伝導型電子放出素子群７５７０１を活性化するため、制御部７５１０５はライン選択部７５１０２を制御し、活性化電圧を出力する電源７５１０４、電流検出部７５１０３を行方向配線端子Ｄx1に接続する。これにより行配線Ｄx1は活性化電位Ｅａｃで駆動される。
【０７４１】
一方、Ｄx1ライン上の素子のもう一方の電極端子であるＤy1〜Ｄyn端子は駆動回路部７５１０６により駆動される。駆動回路部７５１０６は、各素子Ｆ1〜Ｆnからの活性化電流ｉ1〜ｉnをシンクするように動作する。
【０７４２】
駆動回路部７５１０６の出力設定方法を説明するため、通電活性化を行う際の各素子への駆動電位分布について説明する。
【０７４３】
通電活性化を行う際、素子の電気特性は図４１に示すような変化をする。即ち活性化の開始時は素子電流はほとんど流れず、通電と共に素子電流が流れ飽和する。この時、引き出し配線抵抗ｒd1によって行配線１上のＧy0，Ｇy0’の電位が徐々に低下する。該電位降下量をΔＶ1とすると、
ΔＶ1＝ｒd1×Ｉ／２
（ここでＩは図９２で示した様に給電端から行配線Ｄx1に流れ込む電流）で表せる。
【０７４４】
更に、行配線Ｄx1上の素子群の行配線上の電位をモニタすると配線抵抗ｒ1〜ｒnの影響でＧy1〜Ｇyn電位は降下する。この電位降下は活性化の進行と共に大きくなり活性化の最後に最も大きくなる。例えば、活性化電流２ｍＡ／１素子、ｒ1〜ｒn+1＝１０ｍΩ，ｎ＝１０００の場合、給電端から最も遠いＦn/2素子の端子Ｇyn/2においては、
ΔＶ2＝(１／２)×５００×５０１×２[ｍＡ]×１０[ｍΩ]≒２．５[Ｖ]程度の電位降下が生じることになる。この時、上述のΔＶ1は、ｒd1を１[Ω]とすると、
ΔＶ1＝１[Ω]×２[ｍＡ]×１０００／２＝１[Ｖ]
となり、両方で約３．５Ｖ程度の電位降下が生じる。
【０７４５】
そこで、この電位分布と同じ電位分布を駆動回路部７５１０６で発生させ、各素子に生じる電圧分布をキャンセルする様にＤy1〜Ｄyn端子を駆動する。
【０７４６】
即ち、活性化の進行に伴って、引き出し配線抵抗ｒd1での電位降下及び、各素子Ｆ1〜Ｆnに流れる電流と配線抵抗ｒ1〜ｒnによって端子Ｇy1〜Ｇynに生じる電位降下分布を、制御部７５１０５で演算し、駆動回路部７５１０６のＤ／Ａコンバータ出力値を設定することで、出力Ｂy1〜Ｂynに電位降下分布を再現できる。各素子Ｆ1〜Ｆnの活性化がほぼ一様に進行すると仮定すると各素子を流れる素子電流ｉ1〜ｉnはほぼ等しく、その電流値は電流検出部７５１０３で検出される電流量Ｉを用いて
ｉave＝ｉ1＝ｉ2＝・・・＝ｉn＝Ｉ／ｎで表される。
【０７４７】
この時、各素子Ｆ1〜Ｆnに流れる電流と配線抵抗ｒ1〜ｒn+1によって端子Ｇy1〜Ｇynに生じる電位降下分布に上述のΔＶ1を加えた電位降下即ち、駆動回路部７５１０６の出力端子に出力すべき電圧Ｂy1〜Ｂynは、配線抵抗値ｒ1〜ｒnとｉaveを用いて、
Ｂy1＝−ｒ1×ｎ×ｉave−ΔＶ1
Ｂy2＝−ｒ2×（ｎ−１）×ｉave＋Ｂy1−ΔＶ1
・
・
Ｂyn/2＝−ｒn／２×ｉave＋Ｂyn-1＋Ｂyn-2＋・・・＋Ｂy1−ΔＶ1
式（１２）
として算出される。ここで配線抵抗ｒ1〜ｒnは設計的には通常同一であり、実際もほぼ等しいので実効的にはｒ＝Ｒ1／ｎ（ここでＲ１は予め測定した１行目の行配線抵抗値）として問題無い。そこで式（１２）は一般化して
Ｂyk＝Σ｛ｒ×ｉave×（ｎ／２−ｋ＋１）｝−ΔＶ1
（ただし、Σはｋ＝１、２、…、ｎ／２＋１の合算でを示す）
Ｂyk＝Σ｛ｒ×ｉave×（ｋ−ｎ／２）｝−ΔＶ1            式（１３）
（ただし、Σはｋ＝ｎ、ｎ−１、…、ｎ／２の合算を示す）
活性化の進行に従って変化する活性化電流を測定し、上式により各出力電圧Ｂy1〜Ｂynを逐次算出し、デジタル出力データを制御部７５１０５は駆動回路部７５１０６のラッチ回路７５４０１に転送する。電流計測→出力データの演算→ラッチ部へのデータの転送の一連の作業が完了すると、制御部７５１０５は、Ｄ／Ａデータの更新を行うためにラッチクロックを全てのラッチ回路７５４０１に印加し、同期してデータの更新を行う。これにより駆動回路部７５１０６は素子Ｆ1〜Ｆnの端子Ｇy1〜Ｇynに生じる電位降下量と同じ電位分布を発生する。これにより各素子Ｆ1〜Ｆnの端子間に印加される電圧は素子番号、活性化の進行によらずに一定にすることができる。
【０７４８】
図９３は、活性化の開始と終了時に素子Ｆ1〜Ｆnの両端に印加される電位分布を示したものである。図９３（ａ）は活性化開始直後の電位分布を示している。横軸は素子番号Ｆ1〜Ｆnであり、素子の位置を示している。縦軸は素子両端の端子電位を示している。活性化の開始直後は前述したように各素子を流れる電流は小さい。従って電源７５１０４から印加する活性化電圧Ｅａｃ＝１８Ｖが各素子の端子Ｇy1〜Ｇynに印加される。また活性化電流がほとんど流れていないので駆動回路部７５１０６の設定電圧値もほぼ０となり、駆動回路部７５１０６出力Ｂy1〜Ｂyn及びバッファアンプ４０３の出力もほぼ０Ｖになる。これにより各素子には一定の印加電圧約１８Ｖが印加され、活性化が進行する。
【０７４９】
また図９３（ｂ）は活性化終了時の電圧分布を示している。活性化の終了時は前述したように各素子を流れる電流は、ほぼ２ｍＡになっている。従って電源７５１０４から印加する活性化電位Ｅａｃ＝１８Ｖが各素子の端子Ｇy1〜Ｇynに印加される間に配線抵抗の電位降下の影響で低下する。この時、駆動回路部７５１０６の設定電位値は、上述の式（１３）に基づいて制御部７５１０５によって算出することで駆動回路部７５１０６出力Ｂy1〜Ｂyn及びバッファアンプ７５４０３出力の分布はＧy1〜Ｇynの分布と同じになる。これにより各素子には一定の印加電圧約１８Ｖが印加されて活性化が行われる。
【０７５０】
即ち、活性化の進行に伴って素子電流が増加すると配線抵抗の影響で素子に印加される電圧に分布が常に変化する。この時、電位分布量を算出し駆動回路部７５１０６の設定出力値として設定し、駆動回路部７５１０６出力Ｂy1〜Ｂynを逐次更新することで活性化の開始から終了まで全ての素子が一定の電圧で活性化される。そして各素子の平均素子電流ｉaveが２ｍＡに達したところで活性化を終了した。
【０７５１】
以上の説明においては、行配線Ｄx1上の素子の活性化の説明を行ったが、他のライン上の素子を活性化する際も全く同様に適用できる。本実施の形態２１においては、活性化ラインを順次切り替えながら複数同時進行で通電活性化を行った。この時、本実施形態２１においては、２本のラインを同時に通電活性化処理しているため、同時通電活性化ラインの選択に関して考慮が必要となるがこれについては前述のように、予め選択ライン記憶部７５１０７に記憶したペアの行番号の配線を選択して行うため、電位降下量（即ち駆動回路部７５１０６の電位分布発生量）が同じになり、同時駆動による素子印加電圧のずれが発生しない。
【０７５２】
このようにして表面伝導型電子放出素子基板７５１０１の活性化を終了する。活性化電流と配線抵抗による電位降下を補償するため駆動回路部７５１０６出力Ｂy1〜Ｂynを逐次更新することにより、活性化の開始から終了まで全ての素子が一定の電圧で均一に活性化され、かつ２ラインを同時に駆動することにより、１ラインずつを駆動していた場合に比べ半分の処理時間で通電活性化処理が完了した。
【０７５３】
なお、本実施形態２１においては、電源７５１０４の出力を正極性として、端子Ｄx1から端子Ｄy1〜Ｄynに電流を流す方向で活性化を行ったが、これとは極性を逆にして端子Ｄy1〜Ｄynから端子Ｄx1側に電流を流すように活性化を行ってもよい。この場合は、電位分布も逆になるため、バッファアンプ７５４０３を（−１）倍の反転バッファアンプとして、電流をソースするように設定することで全く同様の効果が期待できる。
【０７５４】
また本実施形態２１において、駆動回路部７５１０６は表面伝導型電子放出素子基板７５１０１の列方向配線数ｎと同じ数のＤ／Ａコンバータで構成したが、補償電位分布の形は図９３に示すように緩やかに変化するため、Ｄ／Ａコンバータの数を間引いて、間引いた列方向配線端子に印加すべき電位値を抵抗分割によって規定しても良い。これによりＤ／Ａコンバータの数を減らしてコストダウンを可能とする。
【０７５５】
また列配線方向の素子数ｎが大きくなった場合、素子電流計測→出力データの演算→データ転送の一連の作業は時間がかかる可能性がある。これを処理する際、各素子毎に並列して処理したり、電流値と配線抵抗値と列方向配線上の位置から補償電圧値を発生するようなルックアップテーブル（ＬＵＴ）参照方式を用いることで時間の短縮が図れる。
【０７５６】
以上説明したように本実施の形態２１の通電活性化装置によれば、全ての素子の電子放出特性が均一化される。これにより、この電子源基板を用いて輝度または濃度のばらつきが少ない高品位な画像表示装置が実現される。
【０７５７】
［実施の形態２２］
本発明の実施の形態２２に係る活性化装置の構成は前述の実施の形態２１と同じであるので説明は省略する。この実施の形態２２において異なるのは選択組み合わせの方法なのでこれについて説明する。
【０７５８】
先に説明したように、活性化を行う単位（本実施の形態２２の場合は行）で、同時に選択した単位でそれぞれの活性化電流が異なった場合、素子印加電圧にずれが生じて特性バラ付きの原因になる。このような活性化電流が異なったものになる原因として活性化時の材料ガスの圧力分布が、排気管を含んだ真空容器の構造的な要因によって生じるためである。そこで本実施の形態２２では、構造的な要因によって生じる活性化材料ガスの分布に基づいて同時駆動を行う行配線を設計時に予め決定するものである。
【０７５９】
本実施の形態２２における真空容器の構造は、図７１で示したものと同様で４本の排気管により真空排気装置及び活性化材料ガス供給源に接続されている。この場合の、材料ガス圧力分布は、図７２のようになるが、この分布についてさらに図９４を用いて説明する。材料ガス分布図に素子マトリックス部を示したのが図９４（ａ）である。実際に、活性化電流に影響を与えるのは該図の素子マトリックス部の圧力分布であり、この部分の断面Ａ−Ａにおける圧力分布を模式的に表したのが図９４（ｂ）である。本図において横軸はマトリックスの行配線番号であり、前述の実施の形態２１と同様にｍ＝４８０として以下の説明を行う。本図の通り、構造的に対称の場合は圧力分布は行配線番号に沿って中央で対称になる事が分かる。このような圧力分布は、真空容器の構造、活性化材料ガスの種類、供給圧力などを決めると決まるものであり予め予想ができる。
【０７６０】
次に、図９５を用いて選択ラインの組み合わせを行う方法について説明する。図９５（ａ）は図９４（ｂ）で示した行配線番号に沿った活性化材料ガス分布について一部の配線番号についてプロットで表したもので、それらに対応して２行配線同士を組み合わせたのが図９５（ｂ）の表である。本図の通り活性化ガス圧力が同じ値の行配線同士を組み合わせる。具体的には、１と４８０、２と４７９…ｎと（４８１−ｎ）（ここでｎは１〜２４０の整数）、…２３９と２４０の２４０組みができる。図９５（ｂ）の表を選択ライン記憶部に格納して、本実施の形態２２においても、前述の実施の形態２１と同様に２行配線毎の同時駆動とした。
【０７６１】
この後、これに沿って活性化装置が動作し、電位降下が補償され活性化が行われる手順等については、実施形態２１と同様のため説明は省略する。
【０７６２】
以上説明したように、グループ分けされた行配線番号同士が同時に選択されて活性化され、本実施の形態２２の通電活性化装置によれば、全ての素子の電子放出特性が均一化される。これにより、この電子源基板を用いて輝度または濃度のばらつきが少ない高品位な画像表示装置が実現された。
【０７６３】
以上、実施の形態２１、２２で、活性化時に同じに選択する行配線を予め設定するための設計値として、引き出し配線抵抗及び真空容器の設計構造に起因する活性化ガスの分布について述べたが、予め活性化時の電圧分布の違いを予測できるものであればこれらに限るものではなく、新しい相関が判明した時には適宜追加していけば良い。また、同時駆動するライン数が２の場合で説明したが、これに限るものではなく、マルチ表面伝導型電子放出素子基板の発熱強度などによって最大ライン数が決定される。また、組み合わせる行配線に対応する引き出し配線抵抗、ガス圧力として完全に一致している場合だけではなく、電位降下分布の差が誤差として無視できる程度であれば、同時駆動の組み合わせとして使える事は言うまでもない。
【０７６４】
以上説明したように本実施の形態２１，２２によれば、複数の表面伝導型電子放出素子が、行配線とそれに直交する列配線によりマトリックス接続されたマルチ表面伝導型放出素子を活性化する場合、行または列配線を選択して同時に複数のラインを通電活性化処理を行い、その時に発生する配線上の電位分布を、それらの配線と直交する列または行配線から補償するために、予め表面伝導型電子放出素子基板の設計値より同時に選択するラインの組み合わせを設定することにより、全ての素子の電子放出特性が均一化され、この電子源基板を用いて輝度又は濃度のばらつきが少ない高品位な画像表示装置が実現される。
【０７６５】
以上説明したように本実施の形態によれば、特にマトリックス接続された各電子放出素子の電子放出特性にばらつきを少なくすることが可能になる。
【０７６６】
【発明の効果】
以上述べた様に本発明によれば、好適な電子放出素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の通電活性化装置のブロック図である。
【図２】実施の形態１で使用したライン選択回路を示す図である。
【図３】実施の形態１で使用した電圧分布発生回路を示す図である。
【図４】実施の形態１で、ある１ライン上の素子を通電活性化している駆動例を示す図である。
【図５】実施の形態１で、ある１ライン上の素子を通電活性化している時の各素子の駆動電圧分布を示す図である。
【図６】本発明の実施の形態２の通電活性化装置のブロック図である。
【図７】実施の形態２で、ある１ライン上の素子を通電活性化している時の各素子の駆動電圧分布を示す図である。
【図８】本発明の実施の形態３の通電活性化装置のブロック図である。
【図９】実施の形態３である１ライン上の素子を通電活性化している駆動例を示す図である。
【図１０】実施の形態３で、ある１ライン上の素子を通電活性化している時の各素子の駆動電圧分布を示す図である。
【図１１】本発明の実施の形態４の通電活性化装置のブロック図である。
【図１２】実施の形態４で、ある１ライン上の素子を通電活性化している駆動例を示す図である。
【図１３】本発明の実施の形態５の通電活性化装置のブロック図である。
【図１４】実施の形態５で、ある１ライン上の素子を通電活性化している駆動例を示す図である。
【図１５】１ライン毎に活性化を完了させ、ラインを進めていく手順で活性化を行なう場合の制御手順のフロー図である。
【図１６】本発明の実施の形態６の通電活性化装置のブロック図である。
【図１７】実施の形態６で、ある１ライン上の素子を通電活性化している駆動例を示す図である。
【図１８】実施の形態７における表面伝導型放出素子の通電活性化装置のブロック図である。
【図１９】第７の実施形態の通電活性化装置で使用したライン選択回路を示す図である。
【図２０】第７の実施例で、表面伝導型放出素子基板の各端子に印加する駆動電圧波形を示す図である。
【図２１】１ライン毎に活性化を完了させ、ラインを進めていく手順で活性化を行なう場合の制御手順のフロー図である。
【図２２】本発明の実施例である画像表示装置の、表示パネルの一部を切り欠いて示した斜視図である。
【図２３】表示パネルのフェースプレートの蛍光体配列を例示した平面図である。
【図２４】実施例で用いた平面型の表面伝導型放出素子の平面図（ａ），断面図（ｂ）である。
【図２５】平面型の表面伝導型放出素子の製造工程を示す断面図である。
【図２６】通電フオーミング処理の際の印加電圧波形を示す図である。
【図２７】通電活性化処理の際の印加電圧波形（ａ），放出電流Ｉeの変化（ｂ）を示す図である。
【図２８】実施例で用いた垂直型の表面伝導型放出素子の断面図である。
【図２９】垂直型の表面伝導型放出素子の製造工程を示す断面図である。
【図３０】実施例で用いた表面伝導型放出素子の典型的な特性を示すグラフである。
【図３１】実施例で用いたマルチ電子源の基板の平面図である。
【図３２】実施例で用いたマルチ電子源の基板の一部断面図である。
【図３３】実施例で用いた通電活性化装置のブロック図である。
【図３４】実施例で用いたメモリの内容を示す図である。
【図３５】実施例における活性化の進行を説明する図である。
【図３６】従来の技術を説明する図である。
【図３７】課題例を説明する図である。
【図３８】、
【図３９】、
【図４０】、
【図４１】、
【図４２】、
【図４３Ａ】、
【図４３Ｂ】課題例を説明する図である。
【図４４】本発明の実施の形態９に係る通電活性化装置の構成を示すブロック図である。
【図４５】本発明の実施の形態９に係るライン選択回路の構成を示す回路図である。
【図４６】本実施の形態９に係る画素電極駆動回路の構成を示すブロック図である。
【図４７】実施の形態９において、１番目の行配線に接続された表面伝導型放出素子を通電活性化している際の状態を示す図である。
【図４８】実施の形態９で、ある１行配線に接続されている表面伝導型放出素子を通電活性化している時の各素子の駆動電位分布を説明する図である。
【図４９】本発明の実施の形態９に係る活性化処理を示すフローチャートである。
【図５０】本発明の実施の形態１０に係る活性化装置の構成を示すブロック図である。
【図５１】本発明の実施の形態１０に係る活性化処理を示すフローチャートである。
【図５２】本発明の実施の形態１１において素子を通電活性化する駆動例を示す図である。
【図５３】実施の形態１１において素子を通電活性化する駆動例を配線抵抗を含めて説明する図である。
【図５４】実施の形態１１に係る通電活性化を示すフローチャートである。
【図５５】図４４の通電処理回路の一部の構成図である。
【図５６】実施の形態１２において行配線を同時駆動するときの各行配線の活性化特性図である。
【図５７】実施の形態１２における活性化時の電位分布を示す図である。
【図５８】実施の形態１２における活性化処理を示すフローチャートである。
【図５９】実施の形態１３における活性化処理を示すフローチャートである。
【図６０】実施の形態１４における活性化処理を示すフローチャートである。
【図６１】実施の形態１５に係る通電装置の一部構造図である。
【図６２】実施の形態１５における活性化電流を説明する図である。
【図６３】実施の形態１５における活性化電流のヒストグラムを説明する図である。
【図６４】実施の形態１５における活性化処理を示すフローチャートである。
【図６５】実施の形態１５における再活性化処理を示すフローチャートである。
【図６６】実施の形態１６における活性化電流を説明する図である。
【図６７】実施の形態１６における活性化処理を示すフローチャートである。
【図６８】実施の形態１７における活性化電流を説明する図である。
【図６９】実施の形態１７における活性化処理を示すフローチャートである。
【図７０】２ラインを同時に列配線から電位補償を行いながら活性化電圧を印加する様子を示す模式図である。
【図７１】表示装置の一部破断構成図である。
【図７２】図７１の真空容器の構造的な要因による活性化材料ガスの分布を示す図である。
【図７３】２ラインを同時に列配線から電位補償を行いながら活性化電圧を印加する場合の行配線上の電位分布、列配線側より印加する電位分布、及び素子に印加される電位分布を示す図である。
【図７４】２ライン同時の活性化電位を印加した際の、行配線上の電位分布、列配線側から印加する電位分布、及び素子に印加される電位分布を示す図である。
【図７５】本発明の実施の形態１８に係る通電活性化装置の構成を示すブロック図である。
【図７６】図７５のライン選択回路の構成を示す回路図である。
【図７７】図７５の電流検出回路の構成を示すブロック図である。
【図７８】図７５の駆動回路の構成を示すブロック図である。
【図７９】配線抵抗の測定を説明する図である。
【図８０】実施の形態１８に係る同時選択ラインの組み合わせ法を説明する図である。
【図８１】駆動回路での電位分布を補正する様子を説明する図である。
【図８２】活性化処理中に変化する電位分布を説明するグラフ図である。
【図８３】通電フォーミング前の行単位の導電膜の抵抗測定を説明する図である。
【図８４】実施の形態１９に係る同時選択ラインの組み合わせ法を説明する図である。
【図８５】実施の形態２０に係る同時選択ラインの組み合わせ法を説明する図である。
【図８６】２行目の表面伝導型放出素子に通電活性化用電圧を印加する場合の等価回路図である。
【図８７】図８６における２行目を通電活性化するときの等価回路図と活性化における素子印加電圧の変化を示す図である。
【図８８】通電活性化されていく過程での素子電流Ｉfと放出電流Ｉeの様子を示す図である。
【図８９】本発明の実施の形態２１に係る通電活性化装置の構成を示すブロック図である。
【図９０】引出し配線パターンを説明する図である。
【図９１】実施の形態２１に係る同時選択ラインの組み合わせ法を説明する図である。
【図９２】駆動回路での電位分布を補正する様子を説明する図である。
【図９３】活性化処理中に変化する電位分布を説明する図である。
【図９４】実施の形態２２における活性化材料ガス分布を説明する図である。
【図９５】実施の形態２２に係る同時選択ラインの組み合わせ法を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３Ａ】
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【図４３Ｂ】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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