(57)【特許請求の範囲】
【請求項１】
一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する受光部と、
前記第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号を同時にサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路と、
アドレスクロックに同期して前記第１、第２、・・・第ｍのサンプルホールド回路から前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、
しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、
前記第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される前記第１、第２、・・・第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較し、前記しきい値信号の各電圧値に対する前記受光部により得られる１次元画像の二値化信号を生成する二値化信号生成回路とを備え、
前記アナログ輝度信号読出回路は、
前記アドレスクロックをカウントし、前記第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍのアドレス信号を順に出力するアドレスカウンタと、
前記第１、第２、・・・第ｍのアドレス信号をデコードし、前記第１、第２、・・・第ｍの画素を選択する第１、第２、・・・第ｍのセレクト信号を順に出力するアドレスデコーダと、
前記第１、第２、・・・第ｍのセレクト信号により前記第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、前記第１、第２、・・・第ｍのサンプルホールド回路から前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すセレクト回路とを備え、
前記二値化信号生成回路は、
前記第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される前記第１、第２、・・・第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較する比較器と、
前記比較器から出力される二値化信号を前記アドレスクロックに同期させてシフトし、前記第１、第２、・・・第ｍのサンプルホールド回路からの前記第１、第２、・・・第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力するシフトレジスタとを備えることを特徴とする固体撮像装置。
【請求項２】
前記シフトレジスタから出力される二値化信号のエッジを検知し、前記エッジ検知時の前記しきい値信号生成用カウンタの出力値を、前記二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、前記二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する二値化信号デコーダを備えることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記二値化信号デコーダは、
前記二値化信号の立ち上がりエッジを検知した時は、立ち上がりエッジ検知パルスを出力する立ち上がりエッジ検知回路と、
前記二値化信号の立ち下がりエッジを検知した時は、立ち下がりエッジ検知パルスを出力する立ち下がりエッジ検知回路と、
前記立ち上がりエッジ検知パルス又は前記立ち下がりエッジ検知パルスが出力された時は、前記しきい値信号生成用カウンタの出力値をラッチして出力するデータラッチ回路と、
前記立ち上がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値に１を加算し、前記立ち下がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値から１を減算する加減算回路と、
前記立ち上がりエッジ検知パルス又は前記立ち下がりエッジ検知パルスが出力された時は、前記加減算回路の出力値をラッチして出力するアドレスラッチ回路とを備えることを特徴とする請求項２記載の固体撮像装置。
【請求項４】
一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する第１、第２、・・・第ｎの画素列を前記第１、第２、・・・第ｍの画素の配列方向と直交する方向に配列してなる受光部と、
前記第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号をサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路を前記第１、第２、・・・第ｎの画素列ごとに設けてなるサンプルホールド回路部と、
アドレスクロックに同期して前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、
しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力値をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、
前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される前記第１、第２、・・・第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較し、前記しきい値信号の各電圧値に対する前記受光部から得られる２次元画像の二値化信号を生成する二値化信号生成回路とを備え、
前記アナログ輝度信号読出回路は、
前記アドレスクロックをカウントし、前記第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍのアドレス信号を順に出力するアドレスカウンタと、
前記第１、第２、・・・第ｍのアドレス信号をデコードし、前記第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択する第１、第２、・・・第ｍのセレクト信号を順に出力するアドレスデコーダと、
前記第１、第２、・・・第ｍのセレクト信号により前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すセレクト回路とを備え、
前記二値化信号生成回路は、
前記第１、第２、・・・第ｎの画素列の第１〜第ｍのサンプルホールド回路から順に読み出される前記第１、第２、・・・第ｎの画素列の第１〜第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較する第１、第２、・・・第ｎの比較器と、
前記第１、第２、・・・第ｎの比較器から出力される第１、第２、・・・第ｎの二値化信号を前記アドレスクロックに同期させてシフトし、各画素列の第１〜第ｍのサンプルホールド回路からの前記第１〜第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力する第１、第２、・・・第ｎのシフトレジスタとを備えることを特徴とする固体撮像装置。
【請求項５】
前記第ｉ（但し、ｉ＝１、２、・・・ｎである。）のシフトレジスタから出力される第ｉの二値化信号のエッジを検知し、前記エッジ検知時の前記しきい値信号生成用カウンタの出力値を、前記第ｉの二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、前記第ｉの二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する第ｉの単位二値化信号デコーダを備えることを特徴とする請求項４記載の固体撮像装置。
【請求項６】
前記第ｉの二値化信号デコーダは、
前記第ｉの二値化信号の立ち上がりエッジを検知した時は、第ｉの立ち上がりエッジ検知パルスを出力する第ｉの立ち上がりエッジ検知回路と、
前記第ｉの二値化信号の立ち下がりエッジを検知した時は、第ｉの立ち下がりエッジ検知パルスを出力する第ｉの立ち下がりエッジ検知回路と、
前記第ｉの立ち上がりエッジ検知パルス又は前記第ｉの立ち下がりエッジ検知パルスが出力された時は、前記しきい値信号生成用カウンタの出力値をラッチして出力する第ｉのデータラッチ回路と、
前記第ｉの立ち上がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値に１を加算し、前記第ｉの立ち下がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値から１を減算する第ｉの加減算回路と、
前記第ｉの立ち上がりエッジ検知パルス又は前記第ｉの立ち下がりエッジ検知パルスが出力された時は、前記第ｉの加減算回路の出力値をラッチして出力する第ｉのアドレスラッチ回路とを備えることを特徴とする請求項５記載の固体撮像装置。
【請求項７】
一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する第１、第２、・・・第ｎの画素列を前記第１、第２、・・・第ｍの画素の配列方向と直交する方向に配列してなる受光部と、
前記第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号をサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路を前記第１、第２、・・・第ｎの画素列ごとに設けてなるサンプルホールド回路部と、
水平アドレスクロックに同期して第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、
しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力値をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、
前記第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される前記第１〜第ｎの画素列の第１、第２、・・・第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較し、前記しきい値信号の各電圧値に対する前記受光部から得られる２次元画像の二値化信号を生成する二値化信号生成回路とを備え、
前記アナログ輝度信号読出回路は、
垂直アドレスクロックをカウントし、前記第１、第２、・・・第ｎの画素列を順に選択する画素列選択回路と、
前記水平アドレスクロックをカウントし、前記第１、第２、・・・第ｎの画素列の第１、第２、・・・第ｍの画素を順に選択するための第１、第２、・・・第ｍの水平アドレス信号を出力する水平アドレスカウンタと、
前記第１、第２、・・・第ｍの水平アドレス信号をデコードし、第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍの水平セレクト信号を順に出力する水平アドレスデコーダと、
前記第１、第２、・・・第ｍの水平セレクト信号により前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、前記第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から前記第１、第２、・・・第ｍのアナログ輝度信号を順に読み出す水平セレクト回路とを備え、
前記二値化信号生成回路は、
前記第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される前記第１、第２、・・・第ｎの画素列の第１、第２、・・・第ｍのアナログ輝度信号の電圧値を前記しきい値信号の各電圧値と順に比較する比較器と、
前記比較器から出力される二値化信号を前記水平アドレスクロックに同期させてシフトし、各画素列の第１、第２、・・・第ｍのサンプルホールド回路からの前記第１、第２、・・・第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力するシフトレジスタとを備えることを特徴とする固体撮像装置。
【請求項８】
前記シフトレジスタから出力される二値化信号のエッジを検知し、前記エッジ検知時の前記しきい値信号生成用カウンタの出力値を、前記二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、前記二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する二値化信号デコーダを備えることを特徴とする請求項７記載の固体撮像装置。
【請求項９】
前記二値化信号デコーダは、
前記二値化信号の立ち上がりエッジを検知した時は、立ち上がりエッジ検知パルスを出力する立ち上がりエッジ検知回路と、
前記二値化信号の立ち下がりエッジを検知した時は、立ち下がりエッジ検知パルスを出力する立ち下がりエッジ検知回路と、
前記立ち上がりエッジ検知パルス又は前記立ち下がりエッジ検知パルスが出力された時は、前記しきい値信号生成用カウンタの出力値をラッチして出力するデータラッチ回路と、
前記立ち上がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値に１を加算し、前記立ち下がりエッジ検知パルスが出力された時は、前記アドレスカウンタから出力されるアドレス信号の値から１を減算する加減算回路と、
前記立ち上がりエッジ検知パルス又は前記立ち下がりエッジ検知パルスが出力された時は、前記加減算回路の出力値をラッチして出力するアドレスラッチ回路とを備えることを特徴とする請求項８記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受光素子から得られる被写体の画像情報をデジタル信号化して出力する固体撮像装置、及び、受光素子から得られる被写体画像の二値化信号を出力する固体撮像装置に関する。
【０００２】
【従来の技術】
従来、固体撮像装置として、受光素子から得られる信号電荷をＣＣＤ回路からなる電荷転送路を介して出力回路に転送し、被写体画像情報をアナログ輝度信号として外部に出力するＣＣＤ型固体撮像装置が提案されている。
【０００３】
【発明が解決しようとする課題】
ところで、近年、撮像装置から画像信号を直接取り込むようにしたデジタル機器が販売されているが、このようなデジタル機器に従来のＣＣＤ型固体撮像装置を備える撮像装置を接続する場合には、デジタル機器側にＡ／Ｄコンバータ（アナログ／デジタル変換器）を備えるか、撮像装置側にＡ／Ｄコンバータを備えるか、ＣＣＤ型固体撮像装置を構成するチップにＡ／Ｄコンバータを搭載する必要がある。
【０００４】
ここに、たとえば、１００万画素クラスの撮像装置を構成する場合には、アナログ輝度信号のデジタル輝度信号への変換を高速に行う必要があるが、このような高速変換を行うことができるＡ／Ｄコンバータは、回路構成が複雑であり、これを独立したチップに形成して使用する場合には、画像システムの価格の上昇を招いてしまうという問題点があった。
【０００５】
また、ＣＣＤ型固体撮像装置を構成するチップにＡ／Ｄコンバータを搭載する場合には、独立したチップからなるＡ／Ｄコンバータを必要としないが、このようにする場合には、ＣＣＤ型固体撮像装置を構成するチップが大型化し、ＣＣＤ型固体撮像装置の価格の上昇を招き、同じく画像システムの価格の上昇を招いてしまうという問題点があった。
【０００６】
本発明は、かかる点に鑑み、Ａ／Ｄコンバータを使用することなく、簡単な構成で、被写体画像情報をデジタル信号化して出力することができるようにし、撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができるようにした固体撮像装置、及び、受光素子から得られる被写体画像の二値化信号像を容易かつ高速に得ることができるようにした固体撮像装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明中、第１の発明の固体撮像装置は、受光素子と、しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、受光素子から得られるアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較し、しきい値信号の各電圧値に対する受光素子から得られる点画像の二値化信号を生成する二値化信号生成回路と、二値化信号のレベルの変化を検知し、二値化信号のレベルが変化した時のしきい値信号生成用カウンタの出力値をアナログ輝度信号をデジタル変換してなるデジタル輝度信号として出力する二値化信号デコーダとを備えているというものである。
【０００８】
本発明中、第１の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光素子から得られる点画像のデジタル信号値を出力することができる。
【０００９】
本発明中、第２の発明の固体撮像装置は、一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する受光部と、第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号を同時にサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路と、アドレスクロックに同期して第１、第２、・・・第ｍのサンプルホールド回路から第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される第１、第２、・・・第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較し、しきい値信号の各電圧値に対する受光部により得られる１次元画像の二値化信号を生成する二値化信号生成回路とを備えているというものである。
【００１０】
本発明中、第２の発明によれば、簡単な構成で、受光部から得られる１次元画像の二値化信号像を容易かつ高速に得ることができる。
【００１１】
本発明中、第３の発明の固体撮像装置は、第２の発明において、アナログ輝度信号読出回路は、アドレスクロックをカウントし、第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍのアドレス信号を順に出力するアドレスカウンタと、第１、第２、・・・第ｍのアドレス信号をデコードし、第１、第２、・・・第ｍの画素を選択する第１、第２、・・・第ｍのセレクト信号を順に出力するアドレスデコーダと、第１、第２、・・・第ｍのセレクト信号により第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、第１、第２、・・・第ｍのサンプルホールド回路から第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すセレクト回路とを備えているというものである。
【００１２】
本発明中、第４の発明の固体撮像装置は、第３の発明において、二値化信号生成回路は、第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される第１、第２、・・・第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較する比較器と、比較器から出力される二値化信号をアドレスクロックに同期させてシフトし、第１、第２、・・・第ｍのサンプルホールド回路からの第１、第２、・・・第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力するシフトレジスタとを備えているというものである。
【００１３】
本発明中、第５の発明の固体撮像装置は、第４の発明において、シフトレジスタから出力される二値化信号のエッジを検知し、エッジ検知時のしきい値信号生成用カウンタの出力値を、二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する二値化信号デコーダを備えているというものである。
【００１４】
本発明中、第５の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光部から得られる１次元画像の画像情報をデジタル信号化して出力することができる。
【００１５】
本発明中、第６の発明の固体撮像装置は、第５の発明において、二値化信号デコーダは、二値化信号の立ち上がりエッジを検知した時は、立ち上がりエッジ検知パルスを出力する立ち上がりエッジ検知回路と、二値化信号の立ち下がりエッジを検知した時は、立ち下がりエッジ検知パルスを出力する立ち下がりエッジ検知回路と、立ち上がりエッジ検知パルス又は立ち下がりエッジ検知パルスが出力された時は、しきい値信号生成用カウンタの出力値をラッチして出力するデータラッチ回路と、立ち上がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値に１を加算し、立ち下がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値から１を減算する加減算回路と、立ち上がりエッジ検知パルス又は立ち下がりエッジ検知パルスが出力された時は、加減算回路の出力値をラッチして出力するアドレスラッチ回路とを備えているというものである。
【００１６】
本発明中、第７の発明の固体撮像装置は、一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する第１、第２、・・・第ｎの画素列を第１、第２、・・・第ｍの画素の配列方向と直交する方向に配列してなる受光部と、第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号をサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路を第１、第２、・・・第ｎの画素列ごとに設けてなるサンプルホールド回路部と、アドレスクロックに同期して第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力値をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される第１、第２、・・・第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較し、しきい値信号の各電圧値に対する受光部から得られる２次元画像の二値化信号を生成する二値化信号生成回路とを備えているというものである。
【００１７】
本発明中、第７の発明によれば、簡単な構成で、受光部から得られる２次元画像の二値化信号像を容易かつ高速に得ることができる。
【００１８】
本発明中、第８の発明の固体撮像装置は、第７の発明において、アナログ輝度信号読出回路は、アドレスクロックをカウントし、第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍのアドレス信号を順に出力するアドレスカウンタと、第１、第２、・・・第ｍのアドレス信号をデコードし、第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択する第１、第２、・・・第ｍのセレクト信号を順に出力するアドレスデコーダと、第１、第２、・・・第ｍのセレクト信号により第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すセレクト回路とを備えているというものである。
【００１９】
本発明中、第９の発明の固体撮像装置は、第８の発明において、二値化信号生成回路は、第１、第２、・・・第ｎの画素列の第１〜第ｍのサンプルホールド回路から順に読み出される第１、第２、・・・第ｎの画素列の第１〜第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較する第１、第２、・・・第ｎの比較器と、第１、第２、・・・第ｎの比較器から出力される第１、第２、・・・第ｎの二値化信号をアドレスクロックに同期させてシフトし、各画素列の第１〜第ｍのサンプルホールド回路からの第１〜第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力する第１、第２、・・・第ｎのシフトレジスタとを備えているというものである。
【００２０】
本発明中、第１０の発明の固体撮像装置は、第９の発明において、第ｉ（但し、ｉ＝１、２、・・・ｎである。）のシフトレジスタから出力される第ｉの二値化信号のエッジを検知し、エッジ検知時のしきい値信号生成用カウンタの出力値を、第ｉの二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、第ｉの二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する第ｉの単位二値化信号デコーダを備えているというものである。
【００２１】
本発明中、第１０の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光部から得られる２次元画像の画像情報をデジタル信号化して出力することができる。
【００２２】
本発明中、第１１の発明の固体撮像装置は、第１０の発明において、第ｉの二値化信号デコーダは、第ｉの二値化信号の立ち上がりエッジを検知した時は、第ｉの立ち上がりエッジ検知パルスを出力する第ｉの立ち上がりエッジ検知回路と、第ｉの二値化信号の立ち下がりエッジを検知した時は、第ｉの立ち下がりエッジ検知パルスを出力する第ｉの立ち下がりエッジ検知回路と、第ｉの立ち上がりエッジ検知パルス又は第ｉの立ち下がりエッジ検知パルスが出力された時は、しきい値信号生成用カウンタの出力値をラッチして出力する第ｉのデータラッチ回路と、第ｉの立ち上がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値に１を加算し、第ｉの立ち下がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値から１を減算する第ｉの加減算回路と、第ｉの立ち上がりエッジ検知パルス又は第ｉの立ち下がりエッジ検知パルスが出力された時は、第ｉの加減算回路の出力値をラッチして出力する第ｉのアドレスラッチ回路とを備えているというものである。
【００２３】
本発明中、第１２の発明の固体撮像装置は、一列に配列した第１、第２、・・・第ｍの受光素子からなる第１、第２、・・・第ｍの画素を有する第１、第２、・・・第ｎの画素列を第１、第２、・・・第ｍの画素の配列方向と直交する方向に配列してなる受光部と、第１、第２、・・・第ｍの受光素子から得られる第１、第２、・・・第ｍのアナログ輝度信号をサンプルホールドする第１、第２、・・・第ｍのサンプルホールド回路を第１、第２、・・・第ｎの画素列ごとに設けてなるサンプルホールド回路部と、水平アドレスクロックに同期して第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に第１、第２、・・・第ｍのアナログ輝度信号を順に読み出すアナログ輝度信号読出回路と、しきい値信号生成用クロックをカウントするしきい値信号生成用カウンタの出力値をアナログ変換してしきい値信号を出力するしきい値信号生成回路と、第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される第１〜第ｎの画素列の第１、第２、・・・第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較し、しきい値信号の各電圧値に対する受光部から得られる２次元画像の二値化信号を生成する二値化信号生成回路とを備えているというものである。
【００２４】
本発明中、第１２の発明によれば、簡単な構成で、受光部から得られる２次元画像の二値化信号像を容易かつ高速に得ることができる。
【００２５】
本発明中、第１３の発明の固体撮像装置は、第１２の発明において、アナログ輝度信号読出回路は、垂直アドレスクロックをカウントし、第１、第２、・・・第ｎの画素列を順に選択する画素列選択回路と、水平アドレスクロックをカウントし、第１、第２、・・・第ｎの画素列の第１、第２、・・・第ｍの画素を順に選択するための第１、第２、・・・第ｍの水平アドレス信号を出力する水平アドレスカウンタと、第１、第２、・・・第ｍの水平アドレス信号をデコードし、第１〜第ｎの画素列の第１、第２、・・・第ｍの画素を選択するための第１、第２、・・・第ｍの水平セレクト信号を順に出力する水平アドレスデコーダと、第１、第２、・・・第ｍの水平セレクト信号により第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路を順に選択し、第１〜第ｎの画素列の第１、第２、・・・第ｍのサンプルホールド回路から第１、第２、・・・第ｍのアナログ輝度信号を順に読み出す水平セレクト回路とを備えているというものである。
【００２６】
本発明中、第１４の発明の固体撮像装置は、第１３の発明において、二値化信号生成回路は、第１の画素列の第１、第２、・・・第ｍのサンプルホールド回路から順に読み出される第１、第２、・・・第ｎの画素列の第１、第２、・・・第ｍのアナログ輝度信号の電圧値をしきい値信号の各電圧値と順に比較する比較器と、比較器から出力される二値化信号を水平アドレスクロックに同期させてシフトし、各画素列の第１、第２、・・・第ｍのサンプルホールド回路からの第１、第２、・・・第ｍのアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力するシフトレジスタとを備えているというものである。
【００２７】
本発明中、第１５の発明の固体撮像装置は、第１４の発明において、シフトレジスタから出力される二値化信号のエッジを検知し、エッジ検知時のしきい値信号生成用カウンタの出力値を、二値化信号の一方のレベルの端部のレベル発生元の画素の輝度情報として出力すると共に、二値化信号の一方のレベルの端部のレベル発生元の画素のアドレスを出力する二値化信号デコーダを備えているというものである。
【００２８】
本発明中、第１５の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光部から得られる２次元画像の画像情報をデジタル信号化して出力することができる。
【００２９】
本発明中、第１６の発明の固体撮像装置は、第１５の発明において、二値化信号デコーダは、二値化信号の立ち上がりエッジを検知した時は、立ち上がりエッジ検知パルスを出力する立ち上がりエッジ検知回路と、二値化信号の立ち下がりエッジを検知した時は、立ち下がりエッジ検知パルスを出力する立ち下がりエッジ検知回路と、立ち上がりエッジ検知パルス又は立ち下がりエッジ検知パルスが出力された時は、しきい値信号生成用カウンタの出力値をラッチして出力するデータラッチ回路と、立ち上がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値に１を加算し、立ち下がりエッジ検知パルスが出力された時は、アドレスカウンタから出力されるアドレス信号の値から１を減算する加減算回路と、立ち上がりエッジ検知パルス又は立ち下がりエッジ検知パルスが出力された時は、加減算回路の出力値をラッチして出力するアドレスラッチ回路とを備えているというものである。
【００３０】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の一実施形態について、本発明を２次元固体撮像装置に適用した場合を例にして説明する。
【００３１】
図１は本発明の一実施形態の要部を示す回路図であり、図１中、１は画素を構成する受光素子を水平方向にｍ個、垂直方向にｎ個行列上に配列してなる受光部である。
【００３２】
また、２は受光部１の受光素子から得られるアナログ輝度信号をサンプルホールドするサンプルホールド回路、３はサンプルホールド回路２からアナログ輝度信号を読み出すセクレト回路である。
【００３３】
また、４は受光部１の第１ライン〜第ｎラインを同時に、かつ、第１画素、第２画素、・・・第ｍ画素の順にアナログ輝度信号を読み出すためのタイミングを制御するアドレスクロックＡＤＤ−ＣＬＫを入力するためのアドレスクロック入力端子である。
【００３４】
また、５はアドレスクロックＡＤＤ−ＣＬＫをカウントし、受光部１の第１ライン〜第ｎラインの第１画素、第２画素、・・・第ｍ画素のアドレスＡＤＤ１、ＡＤＤ２、・・・ＡＤＤｍを順に繰り返して出力するアドレスカウンタである。
【００３５】
また、６はアドレスカウンタ５から順に出力されるアドレスＡＤＤ１、ＡＤＤ２、・・・ＡＤＤｍをデコードし、受光部１の第１ライン〜第ｎラインの第１画素、第２画素、・・・第ｍ画素を選択するためのセレクト信号ＳＬＣＴ１、ＳＬＣＴ２、・・・ＳＬＣＴｍを順に出力するアドレスデコーダである。
【００３６】
また、７はセレクト回路３を介してサンプルホールド回路２から順に読み出される受光部１の第１ライン〜第ｎラインのそれぞれの第１画素、第２画素、・・・第ｍ画素のアナログ輝度信号からなるアナログ輝度信号列ＳＡ１、ＳＡ２、・・・ＳＡｎの電圧値をステップ関数状に電圧値を変化させるしきい値信号ＳＴＨの各電圧値と比較し、第１ライン〜第ｎラインの二値化信号ＳＢ１、ＳＢ２、・・・ＳＢｎを生成する二値化信号生成回路である。
【００３７】
また、８はしきい値信号生成用クロックＴＨ−ＣＬＫを入力するためのしきい値信号生成用クロック入力端子、９はしきい値信号生成用クロックＴＨ−ＣＬＫに基づいて二値化信号生成回路７で使用するしきい値信号ＳＴＨを生成するしきい値信号生成回路である。
【００３８】
また、１０は二値化信号生成回路７から出力される受光部１の第１ライン〜第ｎラインの二値化信号ＳＢ１、ＳＢ２、・・・ＳＢｎをデコードし、受光部１の画素の輝度情報をデジタル信号で示すデジタル輝度情報信号を出力すると共に、輝度情報元の画素のアドレスとを出力する二値化信号デコーダである。
【００３９】
また、１１は二値化信号デコーダ１０から出力されるデジタル輝度情報信号及び輝度情報元の画素のアドレスをそれぞれ順次に送出する順次送出回路、１２は順次送出回路１１から順次に送出されるデジタル輝度情報信号を外部に出力するためのデジタル輝度情報信号出力端子、１３は順次送出回路１１から順次に送出されるアドレスを外部に出力するためのアドレス出力端子である。
【００４０】
図２は受光部１、サンプルホールド回路２及びセレクト回路３の第１ライン部分の構成を示す回路図であり、第２ライン部分〜第ｎライン部分も同様に構成されている。
【００４１】
図２中、受光部１において、１５−１１、１５−１ｍは受光素子であり、受光素子１５−１１、１５−１ｍ間に設けられている受光素子１５−１２〜１５−１（ｍ−１）は、図示を省略している。
【００４２】
また、サンプルホールド回路２において、１６は電源電圧ＶＤＤを供給する電源線、ｎＭＯＳトランジスタ１７−１１、１７−１ｍは受光素子１５−１１、１５−１ｍに流れる信号電流をゲート・ソース間容量で積分してアナログ輝度信号を得るための出力トランジスタをなすｎＭＯＳトランジスタであり、受光素子１５−１２〜１５−１（ｍ−１）に対応して設けられている出力トランジスタをなすｎＭＯＳトランジスタ１７−１２〜１７−１（ｍ−１）は、図示を省略している。
【００４３】
また、１８−１１、１８−１ｍはｎＭＯＳトランジスタ１７−１１、１７−１ｍのゲート・ソース間電圧のリセットを行うｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１７−１２〜１７−１（ｍ−１）のリセットを行うｎＭＯＳトランジスタ１８−１２〜１８−１（ｍ−１）は、図示を省略している。
【００４４】
これらリセット用のｎＭＯＳトランジスタ１８−１１〜１８−１ｍは、アドレスデコーダ６から出力されるリセット信号ＲＳＴによりＯＮ、ＯＦＦが制御される。
【００４５】
また、１９−１１、１９−１ｍはｎＭＯＳトランジスタ１７−１１、１７−１ｍから出力されるアナログ輝度信号をサンプリングするためのｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１７−１２〜１７−１（ｍ−１）から出力されるアナログ輝度信号をサンプリングするためのｎＭＯＳトランジスタ１９−１２〜１９−１（ｍ−１）は、図示を省略している。
【００４６】
これらサンプリング用のｎＭＯＳトランジスタ１９−１１〜１９−１ｍは、アドレスデコーダ６から出力されるサンプルホールド信号Ｓ／ＨによりＯＮ、ＯＦＦが制御される。
【００４７】
また、２０−１１、２０−１ｍはｎＭＯＳトランジスタ１９−１１、１９−１ｍによりサンプリングされたアナログ輝度信号をホールドするためのキャパシタであり、ｎＭＯＳトランジスタ１９−１２〜１９−１（ｍ−１）によりサンプリングされたアナログ輝度信号をホールドするためのキャパシタは、図示を省略している。
【００４８】
また、セレクト回路３において、２１−１１、２１−１ｍはキャパシタ２０−１１、２０−１ｍにホールドされているアナログ輝度信号を読み出すためのｎＭＯＳトランジスタであり、キャパシタ２０−１２〜２０−１（ｍ−１）にホールドされているアナログ輝度信号を読み出すためのｎＭＯＳトランジスタ２１−１２〜２１−１（ｍ−１）は、図示を省略している。
【００４９】
これらｎＭＯＳトランジスタ２１−１１〜２１−１ｍは、アドレスデコーダ６から順に出力されるセレクト信号ＳＬＣＴ１〜ＳＬＣＴｍによりＯＮ、ＯＦＦが制御される。
【００５０】
図３はアドレスクロックＡＤＤ−ＣＬＫと、リセット信号ＲＳＴと、セレクタ信号ＳＬＣＴ１〜ＳＬＣＴｍとの関係を示す波形図である。
【００５１】
図３中、ΔＴ０はしきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0とされる期間、ΔＴ１はしきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0より１つ上の電圧Ｖ1とされる期間、ΔＴＰはしきい値信号ＳＴＨの電圧値が最高電圧値ＶPとされる期間、Δｔ１は第１ライン〜第ｎラインの第１画素のアナログ輝度信号の読出しを行う期間、Δｔｍは第１ライン〜第ｎラインの第ｍ画素のアナログ輝度信号の読出しを行う期間である。
【００５２】
即ち、本発明の一実施形態においては、後述するように、しきい値信号ＳＴＨの電圧値は、最低電圧値Ｖ0から最高電圧値ＶPまでステップ関数状に変化するものとされている。
【００５３】
そこで、本発明の一実施形態においては、まず、第１ライン〜第ｎラインの出力トランジスタのゲート電圧がリセットされ、撮像が行われた後、しきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0とされている期間ΔＴ０を１フレーム期間における第１回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが二値化信号生成回路７に伝送される。
【００５４】
次に、しきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0より１つ上の電圧Ｖ1とされる期間ΔＴ１になると、第２回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなるアナログ輝度信号列ＳＡ１〜ＳＡｎが二値化信号生成回路７に伝送される。
【００５５】
以下、しきい値信号ＳＴＨが順に高い電圧とされ、同様の動作が繰り返され、しきい値信号ＳＴＨの電圧値が最高電圧値ＶPとされる期間ΔＴＰになると、第ｐ＋１回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなるアナログ輝度信号列ＳＡ１〜ＳＡｎが二値化信号生成回路７に伝送され、１フレーム期間が終了する。
【００５６】
図４は二値化信号生成回路７及びしきい値信号生成回路９の構成を示す回路図であり、図４中、しきい値信号生成回路９において、２３はしきい値信号生成用クロックＴＨ−ＣＬＫをカウントし、カウント値として０、１、・・・Ｐを順に繰り返して出力するしきい値信号生成用カウンタである。
【００５７】
また、２４はしきい値信号生成用カウンタ２３の出力値をアナログ変換してしきい値信号ＳＴＨとして、ステップ関数状の電圧値Ｖ0、Ｖ1、・・・ＶPを順に出力するＤ／Ａコンバータ（デジタル／アナログ変換器）である。
【００５８】
なお、しきい値信号ＳＴＨの最低電圧値Ｖ0は、受光素子から得られるアナログ輝度信号の予想される最低電圧値よりも低い電圧値とされ、しきい値信号ＳＴＨの最高電圧値ＶPは、受光素子から得られるアナログ輝度信号の予想される最高電圧値よりも高い電圧値とされている。
【００５９】
また、二値化信号生成回路７において、２５−１、２５−２、２５−ｎは受光部１の第１ライン、第２ライン、第ｎラインから出力されるアナログ輝度信号列ＳＡ１、ＳＡ２、ＳＡｎの電圧値をしきい値信号ＳＴＨの電圧値Ｖ0、Ｖ1、・・・ＶPと比較し、二値化信号ＳＢ１、ＳＢ２、ＳＢｎを出力する比較器である。
【００６０】
なお、受光部１の第３ライン〜第ｎ−１ラインから出力されるアナログ輝度信号列ＳＡ３〜ＳＡｎ−１の電圧値をしきい値信号ＳＴＨの電圧値Ｖ0、Ｖ1、・・・ＶPと比較する比較器２５−３〜２５−（ｎ−１）は、図示を省略している。
【００６１】
ここに、比較器２５−ｊ（但し、ｊ＝１、２、・・・、ｎである。）は、アナログ輝度信号列ＳＡｊの電圧値≧しきい値信号ＳＴＨの電圧値の場合にはＨレベルを出力アナログ輝度信号列ＳＡｊの電圧値＜しきい値信号ＳＴＨの電圧値の場合にはＬレベルを出力するように構成されている。
【００６２】
また、２６−１、２６−２、２６−ｎは比較器２５−１、２５−２、２５−ｎから出力される二値化信号ＳＢ１、ＳＢ２、ＳＢｎの論理値が確定してから二値化信号ＳＢ１、ＳＢ２、ＳＢｎを通過させるゲート回路であり、ゲート制御信号ＧＣによりＯＮ、ＯＦＦが制御される。なお、比較器２５−３〜２５−（ｎ−１）に対応して設けられているゲート回路２６−３〜２６−（ｎ−１）は、図示を省略している。
【００６３】
また、２７−１、２７−２、２７−ｎはゲート回路２６−１、２６−２、２６−ｎから出力される二値化信号ＳＢ１、ＳＢ２、ＳＢｎをアドレスクロックＡＤＤ−ＣＬＫに同期させてシフトし、サンプルホールド回路２からの第１画素、第２画素、・・・第ｍ画素のアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力するシフトレジスタであり、ゲート回路２６−３〜２６−（ｎ−１）に対応して設けられているシフトレジスタ２７−３〜２７−（ｎ−１）は、図示を省略している。
【００６４】
図５は二値化信号デコーダ１０を構成する二値化信号ＳＢ１に対応して設けられている単位二値化信号デコーダの構成を示す回路図であり、二値化信号ＳＢ２〜ＳＢｎに対応して設けられている単位二値化信号デコーダも同様に構成されている。
【００６５】
図５中、２９−１はシフトレジスタ２７−１から出力される二値化信号ＳＢ１の立ち上がりエッジを検知する立ち上がりエッジ検知回路であり、立ち上がりエッジを検知すると、Ｈレベルからなる立ち上がりエッジ検知パルスＰＡ−１を出力するものである。
【００６６】
また、３０−１はシフトレジスタ２７−１から出力される二値化信号ＳＢ１の立ち下がりエッジを検知する立ち下がりエッジ検知回路であり、立ち下がりエッジを検知すると、Ｈレベルからなる立ち下がりエッジ検知パルスＰＤ−１を出力するものである。
【００６７】
また、３１−１は立ち上がりエッジ検知回路２９−１の出力と立ち下がりエッジ検知回路３０−１の出力とをＯＲ処理するＯＲ回路、３２−１はＯＲ回路３１−１を介して立ち上がりエッジ検知パルスＰＡ−１又は立ち下がりエッジ検知パルスＰＤ−１が供給されると、その時のしきい値信号生成用カウンタ２３の出力値をラッチして出力するデータラッチ回路である。
【００６８】
また、３３−１は立ち上がりエッジ検知回路２９−１から立ち上がりエッジ検知パルスＰＡ−１が出力された時は、アドレスカウンタ５から出力されているアドレス信号の値に「＋１」なる演算を行い、立ち下がりエッジ検知回路３０−１から立ち下がりエッジ検知パルスＰＤ−１が出力された時は、アドレスカウンタ５から出力されているアドレス信号の値に「−１」なる演算を行う加減算回路である。
【００６９】
また、３４−１はＯＲ回路３１−１を介して立ち上がりエッジ検知パルスＰＡ−１又は立ち下がりエッジ検知パルスＰＤ−１が供給されると、その時の加減算回路３３−１の出力値をラッチして出力するアドレスラッチ回路である。
【００７０】
このように構成された本発明の一実施形態においては、まず、第１ライン〜第ｎラインの出力トランジスタのゲート電圧がリセットされ、撮像が行われた後、しきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0とされている期間ΔＴ０を１フレーム期間における第１回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００７１】
そして、比較器２５−１〜２５−ｎにおいて、アナログ輝度信号列ＳＡ１〜ＳＡｎの電圧値がしきい値信号ＳＴＨの最低電圧値Ｖ0と比較され、その比較結果が二値化信号ＳＢ１〜ＳＢｎとしてゲート回路２６−１〜２６−ｎを介してシフトレジスタ２７−１〜２７−ｎに伝送される。
【００７２】
シフトレジスタ２７−１〜２７−ｎにおいては、二値化信号ＳＢ１〜ＳＢｎは、アドレスクロックＡＤＤ−ＣＬＫに同期してシフトされ、サンプルホールド回路２からの第１画素〜第ｍ画素のアナログ輝度信号の読み出しの繰り返し周期分だけ遅延して出力され、二値化信号デコーダ１０に伝送される。
【００７３】
ここに、しきい値信号ＳＴＨの最低電圧値Ｖ0は、受光素子から得られるアナログ輝度信号の予想される最低電圧値よりも低い電圧値とされているので、この場合に得られる二値化信号ＳＢ１は、図６（Ａ）に示すようになる。
【００７４】
次に、しきい値信号ＳＴＨの電圧値が最低電圧値Ｖ0より１つ上の電圧Ｖ1とされる期間ΔＴ１になると、第２回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００７５】
以下、しきい値信号ＳＴＨが順に高い電圧値とされ、同様の動作が繰り返されるが、例えば、しきい値信号生成用カウンタ２３の出力値がＺとなり、しきい値信号ＳＴＨの電圧値がＶZとされると、第Ｚ＋１回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００７６】
この場合において、例えば、第１ラインの第１画素〜第ｍ画素のアナログ輝度信号の中に、電圧値をしきい値信号ＳＴＨの電圧値ＶZよりも低くするものが出てくると、この場合に得られる二値化信号ＳＢ１は、例えば、図６（Ｂ）に示すようになる。
【００７７】
その後、しきい値信号生成用カウンタ２３の出力値がＺ＋１となり、しきい値信号ＳＴＨの電圧値がＶZ+1とされると、第Ｚ＋２回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００７８】
この場合において、例えば、第１ラインの第１画素〜第ｍ画素のアナログ輝度信号の中に、電圧値をしきい値信号ＳＴＨの電圧値ＶZ+1よりも低くするものが出てくると、この場合に得られる二値化信号ＳＢ１は、例えば、図６（Ｃ）に示すようになる。
【００７９】
更に、その後、しきい値信号生成用カウンタ２３の出力値がＺ＋２となり、しきい値信号ＳＴＨの電圧値がＶZ+2とされると、第Ｚ＋３回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００８０】
この場合において、例えば、第１ラインの第１画素〜第ｍ画素のアナログ輝度信号の中に、電圧値をしきい値信号ＳＴＨの電圧値ＶZ+2よりも低くするものが出てくると、この場合に得られる二値化信号ＳＢ１は、例えば、図６（Ｄ）に示すようになる。
【００８１】
以下、更に、しきい値信号ＳＴＨが順に高い電圧値とされ、同様の動作が繰り返されるが、しきい値信号ＳＴＨが最高電圧値ＶPとする期間ΔＴｐになると、第ｐ＋１回目のアナログ輝度信号読出期間として、第１ライン〜第ｎラインの第１画素〜第ｍ画素のアナログ輝度信号が順に読み出され、第１ライン〜第ｎラインのそれぞれの第１画素〜第ｍ画素のアナログ輝度信号からなる第１ライン〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎが比較器２５−１〜２５−ｎに伝送される。
【００８２】
この場合、しきい値信号ＳＴＨの最高電圧値ＶPは、受光素子から得られるアナログ輝度信号の予想される最高電圧値よりも高い電圧値とされているので、この場合に得られる二値化信号ＳＢ１は、図６（Ｅ）に示すようになる。
【００８３】
ここに、例えば、図６（Ａ）に示す二値化信号ＳＢ１が図５に示す単位二値化信号デコーダに伝送された場合、立ち上がりエッジ検知回路２９−１は立ち上がりエッジを検知することはなく、立ち下がりエッジ検知回路３０−１は立ち下がりエッジを検知することはない。
【００８４】
したがって、この場合には、データラッチ回路３２−１は、しきい値信号生成用カウンタ２３の出力値をラッチすることはなく、アドレスラッチ回路３４−１は、加減算回路３３−１の出力値をラッチすることはない。
【００８５】
これに対して、図６（Ｂ）に示す二値化信号ＳＢ１は、アドレスＡＤＤX1、ＡＤＤX3、ＡＤＤX5の画素から読み出されたアナログ輝度信号に対応する部分についてはＨレベルからＬレベルに変化し、アドレスＡＤＤX1、ＡＤＤX3、ＡＤＤX5の画素から読み出されたアナログ輝度信号の電圧値は、しきい値信号ＳＴＨの電圧値ＶZよりも低くなったことを示している。
【００８６】
また、アドレスＡＤＤX2、ＡＤＤX4、ＡＤＤX6の画素から読み出されたアナログ輝度信号に対応する部分についてはＬレベルからＨレベルに変化し、アドレスＡＤＤX2、ＡＤＤX4、ＡＤＤX6の画素から読み出されたアナログ輝度信号の電圧値は、しきい値信号ＳＴＨの電圧値ＶZと等しいか高いことを示している。
【００８７】
そこで、図６（Ｂ）に示す二値化信号ＳＢ１が図５に示す単位二値化信号デコーダに供給されると、立ち下がりエッジ検知回路３０−１は、二値化信号ＳＢ１の立ち下がりエッジ３６を検知し、立ち下がりエッジ検知パルスＰＤ−１を出力し、この立ち下がりエッジ検知パルスＰＤ−１は、加減算回路３３−１に伝送されると共に、ＯＲ回路３１−１を介して、データラッチ回路３２−１及びアドレスラッチ回路３４−１に伝送される。
【００８８】
この結果、加減算回路３３−１は、立ち下がりエッジ検知パルスＰＤ−１が伝送された時には、アドレスＡＤＤX1を保持しているが、立ち下がりエッジ検知パルスＰＤ−１が伝送されることにより、ＡＤＤX1−１なる演算を行うので、アドレスラッチ回路３４−１は、加減算回路３３−１から出力されるアドレスＡＤＤX1−１をラッチし、これを出力することになる。
【００８９】
また、データラッチ回路３２−１は、この時のしきい値信号生成用カウンタ２３の出力値をラッチし、これを第１ラインのアドレスＡＤＤX1−１の画素のデジタル輝度情報信号として出力することになる。
【００９０】
その後、立ち上がりエッジ検知回路２９−１は、二値化信号ＳＢ１の立ち上がりエッジ３７を検知し、立ち上がりエッジ検知パルスＰＡ−１を出力し、この立ち上がりエッジ検知パルスＰＡ−１は、加減算回路３３−１に伝送されると共に、ＯＲ回路３１−１を介して、データラッチ回路３２−１及びアドレスラッチ回路３４−１に伝送される。
【００９１】
この結果、加減算回路３３−１は、立ち上がりエッジ検知パルスＰＡ−１が伝送された時には、アドレスＡＤＤX2を保持しているが、立ち上がりエッジ検知パルスＰＡ−１が伝送されることにより、ＡＤＤX2＋１なる演算を行うので、アドレスラッチ回路３１−１は、加減算回路３３−１から出力されるアドレスＡＤＤX2＋１をラッチし、これを出力することになる。
【００９２】
また、データラッチ回路３２−１は、この時のしきい値信号生成用カウンタ２３の出力値をラッチし、これを第１ラインのアドレスＡＤＤX2＋１の画素のデジタル輝度情報信号として出力することになる。
【００９３】
したがって、本発明の一実施形態によれば、第１〜第ｎラインのアナログ輝度信号列ＳＡ１〜ＳＡｎについて、以上のような二値化信号作成動作及び二値化信号デコード動作を行うことにより、画素の輝度情報をデジタル信号で示すデジタル輝度情報信号を得るとしているので、これを信号処理することにより、各画素のデジタル輝度信号を得ることができ、これを行うためには、各画素のデジタル輝度情報を保持し、その内容を常に上書きしていくような簡単な信号処理回路を設ければ足りる。
【００９４】
このように、本発明の一実施形態によれば、ＣＣＤ回路を使用することなく、かつ、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光素子から得られる２次元画像情報をデジタル信号化して出力させる構成としたことにより、通常のＬＳＩと同様のＣＭＯＳプロセスにより製造でき、しかも、受光部とデジタル回路部とを同一チップ上に作成することができると共に、Ａ／Ｄコンバータを搭載する場合に比較してチップの大型化を招くこともないので、撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができる。
【００９５】
なお、本発明の一実施形態においては、二値化信号デコーダ１０を設けた場合について説明したが、二値化信号デコーダ１０を設けないように構成することもでき、この場合には、受光部１により２次元画像の二値化信号を容易かつ高速に得ることができる。
【００９６】
また、本発明の一実施形態においては、順次送出回路１１を設けた場合について説明したが、順次送出回路１１を設けないように構成することもでき、この場合には、受光部１により２次元画像の二値化信号を容易かつ高速に得ることができる。
【００９７】
また、本発明の一実施形態においては、本発明を２次元固体撮像装置に適用した場合について説明したが、本発明は１次元固体撮像装置及び１個の受光素子を設ける固体撮像装置にも適用することができる。
【００９８】
ここに、本発明を１次元固体撮像装置に適用する場合には、受光部１から第２ライン〜第ｎラインの画素を削除し、これら第２〜第ｎラインの画素に対応するサンプルホールド回路部分、セレクト回路部分、二値化信号生成回路部分、単位二値化信号デコーダ及び順次送出回路を削除すれば良い。
【００９９】
また、本発明を１個の受光素子のみを設ける固体撮像装置に適用する場合には、受光部１には、第１ラインの第１画素部分のみを形成し、第２ライン〜第ｎラインに対応するサンプルホールド回路部分、セレクト回路部分、二値化信号生成回路部分及び順次送出回路を削除し、二値化信号デコーダとして、二値化信号のレベルが変化した時のしきい値信号生成用カウンタの出力値をアナログ輝度信号をデジタル変換してなるデジタル輝度信号として出力する二値化信号デコーダを備えるように構成すれば良い。
【０１００】
また、本発明の一実施形態においては、第１画素、第２画素、・・・第ｍ画素の順次選択を第１ライン〜第ｎラインについて同時に行うようにした場合について説明したが、この代わりに、ライン選択回路を設けることにより、第１ライン、第２ライン、・・・第ｎラインの順に選択するようにしても良く、このようにする場合には、第２ライン〜第ｎラインに対応する二値化信号生成回路部分、二値化信号デコーダ部分及び順次送出回路を削除することができる。
【０１０１】
【発明の効果】
本発明中、第１の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光素子から得られる点画像のデジタル信号値を外部に出力することができるので、点画像を得る固体撮像装置を備える撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができる。
【０１０２】
本発明中、第２、第３又は第４の発明によれば、簡単な構成で、受光部から得られる１次元画像の二値化信号像を容易かつ高速に得ることができる。
【０１０３】
本発明中、第５又は第６の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光素子から得られる１次元画像の画像情報をデジタル信号化して出力することができるので、１次元固体撮像装置を備える撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができる。
【０１０４】
本発明中、第７、第８又は第９の発明によれば、簡単な構成で、受光部から得られる２次元画像の二値化信号像を容易かつ高速に得ることができる。
【０１０５】
本発明中、第１０又は第１１の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光部から得られる２次元画像の画像情報をデジタル信号化して出力することができるので、２次元固体撮像装置を備える撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができる。
【０１０６】
本発明中、第１２、第１３又は第１４の発明によれば、簡単な構成で、受光部から得られる２次元画像の二値化信号像を容易かつ高速に得ることができると共に、二値化信号生成回路の構成を簡略化することができる。
【０１０７】
本発明中、第１５又は第１６の発明によれば、Ａ／Ｄコンバータを使用することなく、簡単な構成で、受光部から得られる２次元画像の画像情報をデジタル信号化して出力することができるので、２次元固体撮像装置を備える撮像装置全体の小型化と、撮像装置の消費電力の低減化と、画像システムの価格の低減化とを図ることができると共に、二値化信号生成回路及び二値化信号デコーダの簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の要部を示す回路図である。
【図２】本発明の一実施形態が備える受光部、サンプルホールド回路及びセレクト回路の第１ライン部分の構成を示す回路図である。
【図３】本発明の一実施形態が使用するアドレスクロックと、リセット信号と、セレクト信号との関係を示す波形図である。
【図４】本発明の一実施形態が備える二値化信号生成回路及びしきい値信号生成回路の構成を示す回路図である。
【図５】本発明の一実施形態が備える二値化信号デコーダを構成する単位二値化信号デコーダの構成を示す回路図である。
【図６】本発明の一実施形態における第１ラインから得られる二値化信号の例を示す波形図である。
【符号の説明】
４  アドレスクロック入力端子
１２  デジタル輝度情報信号出力端子
１３  アドレス出力端子
ＡＤＤ−ＣＬＫ  アドレスクロック
ＴＨ−ＣＬＫ  しきい値信号生成用クロック
【図１】
0004096383.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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