(57)【特許請求の範囲】
【請求項１】
信号処理を行う複数の回路ブロックからなる半導体集積回路において、被測定対象の電源配線を入力端子に接続するソースフォロワと、前記ソースフォロワの出力を入力とする電圧入力／電流出力型の信号変換増幅回路と、前記信号変換増幅回路の出力電流を読み出す電流読み出し回路を有することを特徴とする半導体集積回路の雑音検出回路。
【請求項２】
信号処理を行う複数の回路ブロックからなる半導体集積回路において、被測定対象のグラウンド配線を入力端子に接続するＰ型ソースフォロワと、前記ソースフォロワの出力を入力とする電圧入力／電流出力型の信号変換増幅回路と、前記信号変換増幅回路の出力電流を読み出す電流読み出し回路を有することを特徴とする半導体集積回路の雑音検出回路。
【請求項３】
請求項１又は２記載の雑音検出回路において、ソースフォロワの出力側にサンプリングスイッチ回路を設けたことを特徴とする半導体集積回路の雑音検出回路。
【請求項４】
請求項１又は２記載の雑音検出回路の構成において、個々の雑音検出回路の電流読み出し回路部を共通にすることを特徴とする雑音測定回路。
【請求項５】
請求項１又は２記載の雑音検出回路に、選択的に該回路を活性化する機能を有する選択回路を付加したことを特徴とする半導体集積回路の雑音検出回路。
【請求項６】
⇒  現在の請求項７を補正後の請求項１〜６の雑音測定回路を用いて行う診断解析方法とする。
請求項１乃至６のいずれかに記載の雑音測定回路を埋め込んだ被測定回路部における実測雑音データに基づいて、半導体集積回路の故障診断，動作不良解析，故障予測，動作不良予測を行うことを特徴とする半導体集積回路の診断解析方法。
【請求項７】
信号処理を行う複数の回路ブロックからなる半導体集積回路の設計・製造・テスト（評価）の一連の製造プロセスにおいて、請求項１乃至６のいずれかに記載の雑音検出回路を集積回路内部に埋め込み分散配置する工程と、前記雑音検出回路を用いて電源／グラウンド雑音波形又は空間分布データを測定評価するテスティング工程とを有することを特徴とする半導体集積回路の製造方法。
【請求項８】
請求項７記載の埋め込み分散配置する工程において、雑音検出回路をスタンダードセルベースの自動配置配線設計により、半導体集積回路の被測定回路部に自動的に埋め込み配置することを特徴とする半導体集積回路の製造方法。
【請求項９】
請求項１乃至６のいずれかの記載の雑音検出回路を埋め込んだ被測定回路部における実測雑音データに基づいて、半導体集積回路の設計用ＣＡＤツールの解析モデルの評価、又はパラメータ較正を行うことを特徴とする半導体集積回路の設計用ＣＡＤツールの評価及び較正方法。
【発明の詳細な説明】
【技術分野】
【０００１】本発明は、半導体大規模集積回路における電源／グラウンド雑音を検出／測定する回路に関するものである。
【背景技術】
【０００２】半導体製造プロセスの微細化に伴う集積回路の超大規模化により、回路の動作時に発生する電源配線やグラウンド配線の電位変動が増大し、集積回路における動作信頼性劣化要因となっている。このため、動作不良を生じた集積回路の故障解析を目的として、電源／グラウンド配線の電位変動すなわち電源／グラウンド雑音を評価する手法が強く求められている。【０００３】  従来、電源／グラウンド雑音の評価は主として研究用途に限られ、雑音源となる集積回路と雑音検出回路を搭載した専用テストチップ構成が多く報告されている。しかしながら、これらの雑音検出回路は、雑音源となる集積回路とは別回路として配置されているため、検出個所までプローブを引き込む必要があること、回路のレイアウト面積や消費電流が大きいことなどの問題があり、故障解析用診断回路として製品版の集積回路チップに搭載するのは困難であった。【０００４】かかる状況の下、半導体集積回路の内部に、電源ノイズ検出回路を配置し、電源ノイズ増加に伴う誤動作防止方法が知られている（例えば、特許文献１参照。）。しかし、特許文献１に記載の電源ノイズ検出回路は、電源配線などの電位を検出し、あらかじめ回路内に設定した閾値電圧との大小関係を比較して、閾値電圧よりも大きい雑音電圧振幅が生じた場合に、ノイズ対応処理を行うものであり、瞬時値にのみ着目していた。従って、電位変動の連続性、雑音振幅の時間推移データを取得することができず、当該雑音により動作不良が生じているのか否か、雑音発生時刻と動作不良発生時刻が一致しているか否か、等の故障診断や動作不良解析を行うことが困難であるという問題があった。
【特許文献１】特開２００２−２２２９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】  従来の雑音検出測定回路の構成では、図１１に示すように、被測定回路の外部に検出回路を配置する構成であったため、検出個所までのプローブ引き込みが必要となり、被測定回路が大規模化すると引き込み配線が長くなることで、配線に寄生する容量や抵抗成分による検出特性の劣化の問題が生じていた。また、配線をできるだけ最短に引き回すためのレイアウト変更が必要であり煩雑であるという問題もある。本発明が解決しようとする第１の課題は、前記問題点を回避すべく、雑音検出及び測定回路を、集積回路の内部に埋め込み搭載できる小型の構造とすることである。【０００６】  また、従来の雑音検出測定回路は、雑音波形を瞬時値で捉えており、電源／グラウンド雑音の時間変化を把握することが困難であるという問題がある。本発明が解決しようとする第２の課題は、雑音波形を瞬時値のみでなく、時間領域においてアナログ波形として捕捉し、電源／グラウンド配線電位の連続変動あるいはサンプリングしたアナログ値として出力することで、雑音電圧振幅の時間推移を取得することである。【０００７】  また、最近の大規模デジタル集積回路では、数千万個に及ぶトランジスタで構成されるため、レイアウト面積も数ミリ角以上におよび、動作不良などの故障を解析する主要な項目の一つとして、電源／グラウンド雑音の空間強度分布を把握することが不可欠になっている。本発明が解決しようとする第３の課題は、大規模集積回路の内部に複数個の小型の雑音検出回路を埋め込み配置することにより多点の雑音測定を行い、雑音の空間強度分布を把握することである。【０００８】  さらに、大規模集積回路の電源／グラウンド雑音を解析・予測するシミュレーション・ソフトウェアを実設計に応用する場合において、雑音の実測に基づく精度評価が不可欠である。本発明が解決しようとする第４の課題は、雑音分布測定を行い、取得する雑音の実測データを用いて、シミュレーション・ソフトウェアの精度を向上させることである。
【課題を解決するための手段】
【０００９】  半導体集積回路は、例えば、デジタル回路ではセルの高さが一定かつ電源配線とグラウンド配線が一定の位置に配置されるようにレイアウトされ、基本論理ゲートセルを並べて構成される（スタンダードセル方式）。本発明に係る電源／グラウンドの雑音検出回路は、図１２に示すように、デジタル回路を構成するスタンダードセルと同じセル高さで、かつ、検出対象となるデジタル回路の電源／グラウンド配線もスタンダードセルと同じ位置を横切るように構成されるものである。【００１０】  本発明に係る半導体集積回路の雑音検出回路は、ＣＭＯＳ半導体集積回路の製造プロセスにより形成される。電源（高電位側）配線の雑音検出回路は、ｎ型或いはｐ型のＭＯＳＦＥＴのドレイン接地アンプ（ソースフォロワ）と選択読み出しスイッチとｐ型ソース接地アンプで構成される。また、グラウンド（低電位側）配線の雑音検出回路は、ｐ型ＭＯＳＦＥＴのドレイン接地アンプ（ソースフォロワ）と選択読み出しスイッチとｎ型ソース接地アンプで構成される。これらの雑音検出回路は、ＭＯＳトランジスタ６個程度で構成できるため、小型で、スタンダードセル方式の論理ゲート回路と同程度の面積で十分にレイアウト配置が行える。【００１１】  雑音検出回路の出力信号は、前記ソース接地アンプの出力電流を電流バス配線に接続し、この電流を電流ミラー回路で増幅し、外部抵抗負荷回路を駆動して読み出すこととする。電流バス配線には、複数の雑音検出回路を並列に接続できるものとし、選択（セレクト）信号により選択的に検出回路を活性化し、その出力を読み出すことで、大規模集積回路内の多点雑音測定が行える。
【発明の効果】
【００１２】  本発明に係る雑音検出回路は、大規模集積回路の内部に埋め込みできる小型な構造とし、あらかじめ集積回路内部の任意個所に搭載しておくことで、任意個所の雑音検出及び測定ができる。また、ブローブの引き込みが不要で、検出特性の劣化の心配がなく、動作不良発生時に、電源／グラウンド雑音を容易に評価できるという効果を有する。【００１３】  本発明に係る雑音検出回路は、雑音波形を瞬時値のみでなく、時間領域においてアナログ波形として捕捉し、電源／グラウンド配線電位を連続的あるいはサンプリングしたアナログ値として出力することで、電源／グラウンド雑音の電圧振幅の時間推移を把握できるという効果を有する。
また、大規模集積回路の内部に複数個の小型の雑音検出回路を埋め込み配置することにより多点の雑音測定を行い、雑音の空間強度分布を把握できるという効果を有する。これら雑音の電圧振幅の時間推移や空間強度分布と、集積回路に実際に生じた故障や動作不良の発生個所，発生時刻との相関をみることで、集積回路の故障診断，動作不良解析を容易とすることができる。【００１４】  また、本発明に係る雑音検出回路は、スタンダードセル方式による大規模デジタル集積回路内部の任意の雑音検出個所において、他のスタンダードセルと同列に並べて配置できるため、スタンダードセルベースの自動配置配線設計ソフトウェアによる自動レイアウト設計にも整合し、製品用の故障解析用診断回路としてあらかじめ搭載できるという効果を有する。【００１５】  さらに、近年、アナログデジタル混載ＬＳＩにおけるデジタル基板雑音の低減や、デジタル回路を構成するＭＯＳＦＥＴのしきい電圧値制御を目的として、回路の電源（ＶＤＤ）／グラウンド配線（ＶＳＳ）と、回路を構成するＭＯＳＦＥＴが配置されるウェルの電位を固定する配線を、分離したレイアウト構造をもつ集積回路が用いられることがある。本発明に係る雑音検出回路は、このような集積回路における電源／グラウンド系の各配線、例えばＶＤＤ，ＶＳＳおよびＰ型ＭＯＳＦＥＴにおけるＮウェル固定電源線（ＶＤＤ＿Ｎｗｅｌｌ）、Ｎ型ＭＯＳＦＥＴにおけるＰウェル固定グラウンド線（ＶＳＳ＿Ｐｗｅｌｌ）における雑音をそれぞれ検出する目的にも応用可能である。
【発明を実施するための最良の形態】
【００１６】  以下、本発明を実施するための最良の形態を図面に基づいて説明する。
【実施例１】
【００１７】  図１は、本発明に係る電源雑音検出回路図を示している。当該電源雑音検出回路は、信号処理を行う複数の回路ブロックからなる半導体集積回路において、被測定対象の電源配線を入力端子に接続するｎ型ソースフォロワ１ａと、前記ソースフォロワの出力を入力とする電圧入力／電流出力型の信号変換増幅回路２と、前記信号変換増幅回路の出力電流を読み出す電流読み出し回路３で構成される。図１は、さらに、選択的に当該電源雑音検出回路を活性化する機能をもつインバータ回路４と読み出し回路のカットオフスイッチ５を付加した回路図を示している。【００１８】  以下、図１を用いて、前記電源雑音検出回路の動作について説明する。先ず、雑音の発生メカニズムについて簡単に説明する。ＣＭＯＳ論理回路の動作は入力信号により回路内のトランジスタなどの素子が導通或いは非導通になることによって出力信号を発生するものである。この際、回路に寄生する静電容量を充電・放電するために過渡的な電流が電源から流入し、グラウンドに放出される。この過渡的な電流が電源配線の抵抗やインピーダンスを流れることによって、雑音が発生する。【００１９】  この電源配線の雑音を検出するために、図１に示すｎ型ソースフォロワ１ａの入力側（ＶＩＮ）は、測定対象である集積回路の電源配線（ＶＤＤ）とつなげる。ここで、雑音検出回路用電源（ＡＶＤＤ）及び雑音検出回路用グラウンド（ＡＧＮＤ）は、集積回路の電源（ＶＤＤ）及びグラウンド（ＶＳＳ）とは別個独立した配線とすることとし、雑音ノイズを精度良く測定できるようにしている。【００２０】  図１に示すインバータ回路４は、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴが直列につながれており、動作的には、選択スイッチ（ＳＥＬ）に「１」の信号が入ると、インバータ回路４の入力側は「０」の信号が入り、ｎチャネルＭＯＳＦＥＴはオフするが、ｐチャネルＭＯＳＦＥＴはオンとなり、ソースフォロワの入力ゲートにバイアス電圧（ＶＢＳ）が印加されることで、ソースフォロワを活性化状態にする。【００２１】  また、選択スイッチ（ＳＥＬ）に「１」の信号が入ると、読み出し回路のカットオフスイッチ５がオフとなることで、後段の電圧入力／電流出力型の信号変換増幅回路２および電流読み出し回路３がオンとなる。これにより、ソースフォロワの出力電圧が電圧入力／電流出力型の信号変換増幅回路２の入力電圧となる。ここで、電源雑音である電圧振幅変動が、増幅され電流変動となって出力され、電流読み出し回路３の出力から、アナログ値のまま雑音情報を取り出すことを可能としている。これにより電源雑音振幅の時間推移を取得する。尚、上記の説明では、電源雑音検出回路において、ｎ型ソースフォロワを使用する場合について述べているが、近年の集積回路では、内部に動作電圧の異なるトランジスタを混載できることから、ＶＤＤとＡＶＤＤを適切に（ＶＤＤに比べてＡＶＤＤを数Ｖ高く）選ぶことでｐ型ソースフォロワを使用することも可能な場合がある。【００２２】  図２は、本発明に係るグラウンド雑音検出回路図を示している。当該グラウンド雑音検出回路は、信号処理を行う複数の回路ブロックからなる半導体集積回路において、被測定対象のグラウンド配線を入力端子に接続するｐ型ソースフォロワ１ｂと、前記ソースフォロワの出力を入力とする電圧入力／電流出力型の信号変換増幅回路２と、前記信号変換増幅回路の出力電流を読み出す電流読み出し回路３で構成される。図２は、図１と同様に、選択的に当該グラウンド雑音検出回路を活性化する機能をもつインバータ回路４と読み出し回路のカットオフスイッチ５を付加した回路図を示している。【００２３】  前記グラウンド雑音検出回路の動作については、図２に示すｐ型ソースフォロワ１ｂの入力側（ＶＩＮ）は、測定対象である集積回路のグラウンド配線（ＶＳＳ）とつなげる点、ＭＯＳＦＥＴの極性が反転する点、選択信号の動作が逆転する点の違いがあるが、基本動作は図１と同様である。【００２４】  次に、図３に示す電源雑音検出回路図（サンプリングスイッチ付）について説明する。図１に示す電源雑音検出回路の場合は、集積回路用の電源配線上の電位変動を連続的に取得するが、図３に示す電源雑音検出回路は、サンプリングスイッチ（ＳＷ）が「１」の状態の時は図１の電源雑音検出回路と同じであるが、ＳＷが「１」から「０」に遷移した時に、雑音の瞬時値を保持する論理となっている。サンプリングスイッチ（ＳＷ）の動作を、被測定対象のデジタル回路の動作と同期させ、微小時間ずらしながら雑音測定することにより、サンプリング手法による雑音波形取得が可能となる。
サンプリング手法による雑音波形取得の効果を説明する。図１に示す電源雑音検出回路のような連続時間型の測定では、雑音検出回路の出力に雑音が冗長して、読み出された出力波形が検出している雑音波形と異なる場合がある。サンプリング手法を導入することにより、雑音波形の各瞬時値はＤＣ電圧成分として読み出すことになるため、冗長する雑音を除去することができるのである。【００２５】  図４に示すグラウンド雑音検出回路図（サンプリングスイッチ付）の動作については、図３の動作説明と同様である。図２のグラウンド雑音検出回路の場合は、集積回路用のグラウンド配線上の電位変動を連続的に取得するが、図４のグラウンド雑音検出回路の場合は、サンプリングスイッチ（ＳＷ）が「１」から「０」に遷移した時に、雑音の瞬時値を保持する点で図２の場合と異なっている。【００２６】  図３及び図４に示す電源／グラウンド雑音検出回路は、サンプリングスイッチ回路を設けることにより、以下に述べるメリットを有する。サンプリングスイッチ回路を設けるメリットとは、電源雑音検出回路とグラウンド雑音検出回路とで、電流読み出し回路部３のＭＯＳＦＥＴの極性を同一の設計・回路構成にできる点である。その際には、信号変換増幅回路２の入力ＤＣ電圧をほぼ等しくすることが必要である。入力ＤＣ電圧をほぼ等しくするためには、集積回路用電源（ＶＤＤ）と雑音検出回路用電源（ＡＶＤＤ）との電位差の調整と、ソースフォロワ（１ａ，１ｂ）のトランジスタサイズの調整を行うことが肝要である。これら２つの調整により、信号変換増幅回路２の入力ＤＣ電圧をほぼ等しくする場合には、電流読み出し回路部３の設計を共通化することができる。【００２７】  図５は、電源雑音測定回路図を示している。大規模デジタル集積回路ではレイアウト面積も数ミリ角以上に達し、その故障解析には、雑音の空間強度分布を把握する必要があることは前述した通りであるが、このために、複数個の小型の電源雑音検出回路を集積回路内部の任意の個所に埋め込み配置する。この場合に、電源雑音検出回路を図５に示すような回路構成とし、信号変換増幅回路の電流出力端子（ＩＯＵＴ）を設け、電流読み出し回路部３を複数の雑音検出フロントエンド部に対して共通化する。集積回路内にｎ型雑音検出フロントエンド部７ａを複数個搭載して多点測定する。このとき、選択した雑音検出フロントエンド部以外の、全ての非選択の雑音検出フロントエンド部における電流読み出し回路のカットオフスイッチをオンすることにより、共通化された電流読み出し回路部３は選択した雑音検出フロントエンド部からの信号のみ読み出すことができる。複数搭載する雑音検出フロントエンド部７ａは、ＭＯＳＦＥＴ６個程度で構成できることができ、よりコンパクトに設計でき、集積回路への埋め込みが容易となる。【００２８】  図６は、グラウンド雑音測定回路図を示している。図５の場合と同様の考え方で、グラウンド雑音測定回路を図６に示すような回路構成とし、信号変換増幅回路の電流出力端子（ＩＯＵＴ）を設け、電流読み出し回路部３を複数の雑音検出フロントエンド部に対して共通化する。集積回路内にｐ型雑音検出フロントエンド部７ｂを複数個搭載して多点測定する。複数搭載する���音検出フロントエンド部７ｂも、ＭＯＳＦＥＴ６個程度で構成できることができ、よりコンパクトに設計でき、集積回路への埋め込みが容易となる。【００２９】  図７及び図８に示すサンプリングスイッチ付きの電源／グラウンド雑音検出回路においても、多点測定する場合には、回路を雑音検出フロントエンド部（８ａ，８ｂ）と電流読み出し回路部３に分け、電流読み出し回路部３を複数の雑音検出フロントエンド部に対して共通化することで、コンパクトな設計とすることができ、スタンダードセル方式の論理ゲート回路と同程度の面積で十分にレイアウト可能となる。また、前述したように、サンプリングスイッチ回路を設けることで、電源雑音検出回路とグラウンド雑音検出回路とで、電流読み出し回路部３のＭＯＳＦＥＴの極性を同一の設計・回路構成にできるため、集積回路に電源雑音検出回路とグラウンド雑音検出回路を各々複数個埋め込み配置して多点測定する場合に、電流読み出し回路部３を被測定対象の集積回路全体で共通化することが可能となる。【００３０】  図９に、多点雑音測定回路の全体構成図を示す。雑音測定回路は、電流読み出し回路部３と選択信号生成デジタル回路部１０と雑音検出フロントエンド部１１で構成される。ここで、電流読み出し回路部３は、前述したように共通化されている。複数個埋め込み配置される雑音検出フロントエンド部は、測定対象入力電圧（ＶＩＮ）が、電源配線（ＶＤＤ）に接続されるものは電源雑音検出回路であり、一方で、グラウンド配線（ＶＳＳ）に接続されるものはグラウンド雑音検出回路となる。雑音検出回路用電源（ＡＶＤＤ），雑音検出回路用グラウンド（ＡＧＮＤ）及びバイアス電圧（ＶＢＳ）は、各々の雑音検出回路で共通の配線に接続される。また、信号変換増幅回路出力電流（ＩＯＵＴ）は、各々の雑音検出回路で共通の電流バスに接続される。【００３１】  図９に示すように、本発明の雑音測定回路の外部ピン数は、４ピン（ＡＶＤＤ，ＡＧＮＤ，ＶＢＳ，ＩＲＥＡＤ）以下で構成できることがわかる。４ピン以下としたのは、例えば、ＡＧＮＤを集積回路用のグラウンド（ＶＳＳ）で代用する場合には、外部ピン数が３ピンとなるからである。しかし、被測定対象の集積回路の電源／グラウンドの雑音を測定するのであるから、被測定対象の集積回路用と雑音検出回路用とでは、電源及びグラウンドは別個とすることがのぞましい。ここで、このピン数は、集積回路のコストなどの評価パラメータとして重要な要素である。４ピン追加するだけで、本発明の雑音測定機能を搭載できるということは、実用化の面で問題ないことを示しているといえる。【００３２】  また、図９に示すように、選択信号生成デジタル回路部１０を独立して設けることにより、選択信号用インバータ回路の動作タイミングや、サンプリングスイッチ回路の動作タイミングを、デジタル論理回路で制御することとしている。雑音測定の測定個所や測定タイミングの制御用論理回路を選択信号生成デジタル制御回路部１０の中に内蔵し、制御信号の生成を被測定回路のデジタル部テストモードの制御の中に取り込むことで、ＳＷ，ＳＥＬの専用ピン（外部ピン）は不要とできるのである。また、デジタル論理回路で制御することで、雑音の空間強度分布��時間変化を効率よく把握することができる。すなわち、デジタル集積回路に内蔵されるテストパターンに同期させた選択及びサンプリングのタイミング動作ロジックをあらかじめ作成し、そのタイミング動作ロジックに従い、選択信号を生成させることによって、雑音測定回路の選択論理を被測定回路のテストモードの論理（テストパターン）と相関づけ、埋め込みセルフテストを実現するのである。【００３３】  図１０に、多点雑音測定回路を埋め込んだデジタル集積回路のイメージを示す。大規模集積回路では、図１０に示すように、多くのデジタル集積回路１４が、セルの高さが一定かつ電源配線とグラウンド配線が一定の位置に配置されるようにレイアウトされている。この場合に、集積回路用電源配線（ＶＤＤ）と集積回路用グラウンド配線（ＶＳＳ）は、交互に配置されることから、図１０に示すように、本発明に係る雑音検出回路も、グラウンド雑音検出回路（ｐ型雑音検出回路）と電源雑音検出回路（ｎ型雑音検出回路）を交互に配置する構成とすることができる。【００３４】  また、多点雑音測定回路を埋め込んだデジタル集積回路において、一つの又は幾つかの雑音検出回路の入力端子を外部に出し、既知の信号を入力して検出することで、被測定対象の集積回路に埋め込んだ雑音検出回路の特性（感度や増幅率など）を評価し、これにより測定した雑音波形の振幅値を較正できることとしている。【００３５】  本発明に係る雑音測定回路を埋め込んだ被測定回路部における実測雑音データを用いることにより、半導体集積回路の設計用ＣＡＤツールの電源電流解析モデルなどの解析モデルの評価を行うことができる。例えば、雑音分布測定を行い、取得した雑音の実測データを用いて、シミュレーション・ソフトウェアが有する幾つかの解析モデルの良し悪しを評価し、次回以降の集積回路設計において使用する最適なモデルを選定できる。
また、電源やグラウンド配線のインピーダンスは、周波数依存性を持つので、クロック周波数などに対し適切な値を見込んでノイズの解析をする必要がある。そこで、本発明に係る雑音測定回路から得られる雑音波形をもとに、インピーダンス係数などのパラメータ較正を行い、シミュレーション精度を向上させる。【００３６】  本発明に係る雑音測定回路を埋め込んだ被測定回路部における実測雑音データに用いることにより、半導体集積回路の故障診断，動作不良解析，故障予測，動作不良予測を行うことができる。これは、雑音測定回路における電流読み出し回路の出力である読み出し電流（ＩＲＥＡＤ）のアナログ値から、雑音の空間強度分布や時間変化を把握することができるため、故障や動作不良の発生場所と発生時刻を同定することにより、雑音との関連性を評価、すなわち、故障解析、動作不良解析を行うことができる。また、設計品種毎の電源／グラウンド雑音の解析データ及び実測データをデータベース化して蓄積することで、将来的には新規開発品種に発生する故障や動作不良の予測を可能にすることが期待される。【００３７】  本発明に係る雑音測定回路を配置する場合には、被測定デジタル回路の設計時に、同時にスタンダードセルベースの自動配置配線設計手法を適用し、半導体集積回路の被測定回路部に自動的に埋め込み配置することができる。これは、本発明に係る雑音検出回路が、図１２に示すように、スタンダードセル方式による大規模デジタル集積回路内部の任意の雑音検出個所において、他のスタンダードセルと同列に並べて配置できるため、スタンダードセル配置配線設計ソフトウェアによる自動レイアウト設計にも整合するためである。自動レイアウトできることで、設計のコストアップを抑えて、製品用の故障解析用診断回路としてあらかじめ集積回路に搭載し、利便性を向上させることを可能とする。尚、雑音測定回路をどこに配置するかについては、論理活性化率分布データに基づいて、最適な配置とすることも可能である。【００３８】  図１３に、電源／グラウンド雑音検出回路を半導体集積回路に埋め込み分散配置している様子を示す配置図を示す。半導体集積回路全体に雑音検出回路を埋め込み分散配置することにより、ある回路が動作した際における電源／グラウンド雑音波形および空間分布データを得ることが可能となるのである。実際に、雑音検出回路を埋め込んでいる半導体集積回路チップの拡大写真を図１４に示す。
これは、アナログデジタル混載ＬＳＩにおけるデジタル基板雑音の低減や、デジタル回路を構成するＭＯＳＦＥＴのしきい電圧値制御を目的として、回路の電源／グラウンド配線と、回路を構成するＭＯＳＦＥＴが配置されるウェルの電位を固定する配線とを分離したレイアウト構造をもつ集積回路に、実際に、雑音検出回路（Ｐ１，Ｐ２，Ｎ１，Ｎ２）を、Ｐ型ＭＯＳＦＥＴにおけるＮウェル固定電源線、Ｎ型ＭＯＳＦＥＴにおけるＰウェル固定グラウンド線における雑音を検出させているものである。【００３９】  図１５は、本発明の電源／グラウンド雑音検出回路により測定した実測雑音波形の一例を示している。これは、サンプリングスイッチ無しの雑音検出回路のもので、被測定対象の集積回路の任意の一ヶ所を一定時間、電位波形変動を測定したものである。図１５の実測波形から、集積回路内において、電源／グラウンドの電位は静的なものでなく、雑音の影響をうけ動的に変動していることがわかる。【００４０】  また、図１６は、本発明の電源雑音検出回路により測定した実測雑音波形で、同時動作のレジスタ回路数を増やした場合の波形（電源側）を示している。波形のピークの大きい方から、被測定対象の論理回路数は８，４，２，１となっている。図１６の実測波形から、論理回路数が大きくなるほど、雑音波形のピークが大きくなっていくことがわかる。【００４１】  図１７は、図１４に示した雑音検出回路（Ｐ１，Ｐ２，Ｎ１，Ｎ２）を埋め込んでいる半導体集積回路チップにおける電源／グラウンド雑音の空間分布を示すグラフ図である。図１７では、横軸に何番目のセルに位置する雑音検出回路かを示しており、Ｐ１，Ｐ２，Ｎ１，Ｎ２は、半導体集積回路の周辺部（Ｎ１，Ｐ２）か中央部（Ｐ１，Ｎ２）を示している。また、縦軸は、電源電位（１．８Ｖ）又はグラウンド電位（０．０Ｖ）からの電圧変位を示している。図では７番目のセルに位置する３２−ｂｉｔ  ｌｉｎｅａｒ  ｆｅｅｄ−ｂａｃｋ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒを動作させた時に、７番目のセルで中央部の雑音検出回路が最も電圧変位が大きいことが示されている。図１７のグラフ図によって、電源／グラウンド雑音の空間分布の様子を捕捉できていることが理解できる。
【産業上の利用可能性】
【００４２】  本発明に係る半導体集積回路の雑音検出及び測定回路は、従来の雑音検出回路と異なり、専用テストチップ構成でなく、雑音検出回路の面積やピン数が少ないことから、大規模集積回路埋め込み搭載型の故障解析用診断回路として利用できる。
【図面の簡単な説明】
【００４３】
【図１】電源雑音検出回路図
【図２】グラウンド雑音検出回路図
【図３】電源雑音検出回路図（サンプリングスイッチ付）
【図４】グラウンド雑音検出回路図（サンプリングスイッチ付）
【図５】電源雑音測定回路図
【図６】グラウンド雑音測定回路図
【図７】電源雑音測定回路図（サンプリングスイッチ付）
【図８】グラウンド雑音測定回路図（サンプリングスイッチ付）
【図９】多点雑音測定回路の全体構成図
【図１０】多点雑音測定回路を埋め込んだデジタル集積回路
【図１１】従来の雑音検出回路の専用テストチップ構成図
【図１２】本発明の電源／グラウンド雑音検出回路を埋め込んだデジタル回路の構成図
【図１３】電源／グラウンド雑音検出回路を半導体集積回路に埋め込み分散配置している様子を示す配置図
【図１４】雑音検出回路を埋め込んでいる半導体集積回路チップの拡大写真
【図１５】本発明の電源／グラウンド雑音検出回路の実測雑音波形例
【図１６】本発明の電源雑音検出回路により測定した実測雑音波形例（同時動作のレジスタ回路数を増やした場合）
【図１７】電源／グラウンド雑音の空間分布を示すグラフ図
【符号の説明】
【００４４】  １ａ  ｎ型ソースフォロワ
１ｂ  ｐ型ソースフォロワ
２  電圧−電流信号変換増幅回路
３  電流読み出し回路
４  選択信号用インバータ回路
５  読み出し回路のカットオフスイッチ
６  サンプリングスイッチ回路
７ａ  ｎ型雑音検出フロントエンド部
７ｂ  ｐ型雑音検出フロントエンド部
８ａ  ｎ型雑音検出フロントエンド部（サンプリングスイッチ付）
８ｂ  ｐ型雑音検出フロントエンド部（サンプリングスイッチ付）
１０  選択信号生成デジタル回路部
１１  雑音検出フロントエンド部
１２  被雑音測定グラウンド配線（ＶＳＳ）
１３  被雑音測定電源配線（ＶＤＤ）
１４  デジタル集積回路
２０  雑音検出回路
２１  被雑音測定回路
ＡＶＤＤ    雑音検出回路用電源
ＡＧＮＤ    雑音検出回路用グラウンド
ＶＢＳ    バイアス電圧
ＶＩＮ    測定対象入力電圧
ＳＥＬ    選択スイッチ
ＩＲＥＡＤ  読み出し電流
ＳＷ    サンプリングスイッチ
ＩＯＵＴ    信号変換増幅回路出力電流
ＶＤＤ    集積回路用電源
ＶＳＳ    集積回路用グラウンド
Ｖｄｒｏｐ  電源変位値
Ｐ１    Ｐウェル固定グラウンド線の雑音検出回路配列１
Ｐ２    Ｐウェル固定グラウンド線の雑音検出回路配列２
Ｎ１    Ｎウェル固定電源線の雑音検出回路配列１
Ｎ２    Ｎウェル固定電源線の雑音検出回路配列２
ＬＦＳＲ    ３２−ｂｉｔ  ｌｉｎｅａｒ  ｆｅｅｄ−ｂａｃｋ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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