(57)【特許請求の範囲】
【請求項１】
直列に接続された第１電流を生成する第１電流源と負荷回路とを有し、前記第１電流源と前記負荷回路との接続ノードである第１ノードに第１電圧を生成するバイアス回路と、
前記第１電圧に応じて電源電流を生成する第２電流源と、
複数の第１トランジスタを有し、前記第１トランジスタを動作させるために前記第２電流源に接続された内部回路と、
ゲートで定電圧を受ける補正トランジスタを含み、前記補正トランジスタのドレインに電気的に接続された第２ノードに、前記定電圧に応じて補正電流を生成し、前記第２ノードが前記第１ノードに電気的に接続された補正回路とを備え、
前記補正トランジスタは、閾値電圧が予め決められた標準値より大きいときに、閾値電圧が前記標準値のときの前記補正電流に比べて、小さい前記補正電流を生成し、閾値電圧が前記標準値より小さいときに、閾値電圧が前記標準値のときの前記補正電流に比べて、大きい前記補正電流を生成することを特徴とする半導体集積回路。
【請求項２】
直列に接続された第１電流を生成する第１電流源と負荷回路とを有し、前記第１電流源と前記負荷回路との接続ノードである第１ノードに第１電圧を出力するバイアス回路と、
前記第１電圧に応じて電源電流を生成する第２電流源と、
複数の第１トランジスタを有し、前記第１トランジスタを動作させるために前記第２電流源に接続された内部回路と、
ゲートで定電圧を受ける補正トランジスタを含み、前記補正トランジスタのドレインに電気的に接続された第２ノードに、前記定電圧に応じて補正電流を生成し、前記第２ノードが前記第２電流源と前記内部回路との接続ノードに接続されている補正回路とを備え、
前記補正トランジスタは、閾値電圧が予め決められた標準値より大きいときに、閾値電圧が前記標準値のときの前記補正電流に比べて、小さい前記補正電流を生成し、閾値電圧が前記標準値より小さいときに、閾値電圧が前記標準値のときの前記補正電流に比べて、大きい前記補正電流を生成することを特徴とする半導体集積回路。
【請求項３】
請求項１または請求項２記載の半導体集積回路において、
前記バイアス回路は、
前記内部回路内に形成される前記第１トランジスタの閾値電圧の変化に対する閾値電圧補償機能および温度変化に対する温度補償機能を有し、温度変化および閾値電圧の変化に依存せず一定の基準電圧を生成する基準電圧生成回路を備え、
前記第１電圧は、前記基準電圧に応じて生成されることを特徴とする半導体集積回路。
【請求項４】
請求項１または請求項２記載の半導体集積回路において、
前記補正トランジスタは、nMOSトランジスタであることを特徴とする半導体集積回路。
【請求項５】
請求項１または請求項２記載の半導体集積回路において、
前記補正トランジスタは、pMOSトランジスタであることを特徴とする半導体集積回路。
【請求項６】
請求項１または請求項２記載の半導体集積回路において、
前記第１電流源および前記第２電流源は、ゲートが前記第１ノードに接続された第２および第３トランジスタをそれぞれ含み、
前記第２および第３トランジスタにより第１カレントミラー回路が構成されていることを特徴とする半導体集積回路。
【請求項７】
請求項１または請求項２記載の半導体集積回路において、
前記補正トランジスタのドレインは、前記第２ノードに直接接続されていることを特徴とする半導体集積回路。
【請求項８】
直列に接続された第１電流を生成する第１電流源と負荷回路とを有し、前記第１電流源と前記負荷回路との接続ノードである第１ノードに第１電圧を生成するバイアス回路と、
前記第１電圧に応じて電源電流を生成する第２電流源と、
複数の第１トランジスタを有し、前記第１トランジスタを動作させるために前記第２電流源に接続された内部回路と、
ゲートで第１定電圧を受ける第１補正トランジスタを含み、前記第１補正トランジスタのドレインに電気的に接続された第２ノードに、前記第１定電圧に応じて第１補正電流を生成する第１補正回路と、
ゲートで第２定電圧を受け、前記第１補正トランジスタと極性が逆の第２補正トランジスタを含み、前記第２補正トランジスタのドレインに電気的に接続された前記第２ノードに、前記第２定電圧に応じて第２補正電流を生成する第２補正回路とを備え、
前記第２ノードは、前記第１ノードに電気的に接続され、
前記第１補正トランジスタは、閾値電圧が予め決められた第１標準値より大きいときに、閾値電圧が前記第１標準値のときの前記第１補正電流に比べて、小さい前記第１補正電流を生成し、閾値電圧が前記第１標準値より小さいときに、閾値電圧が前記第１標準値のときの前記第１補正電流に比べて、大きい前記第１補正電流を生成し、
前記第２補正トランジスタは、閾値電圧が予め決められた第２標準値より大きいときに、閾値電圧が前記第２標準値のときの前記第２補正電流に比べて、小さい前記第２補正電流を生成し、閾値電圧が前記第２標準値より小さいときに、閾値電圧が前記第２標準値のときの前記第２補正電流に比べて、大きい前記第２補正電流を生成することを特徴とする半導体集積回路。
【請求項９】
直列に接続された第１電流を生成する第１電流源と負荷回路とを有し、前記第１電流源と前記負荷回路との接続ノードである第１ノードに第１電圧を出力するバイアス回路と、
前記第１電圧に応じて電源電流を生成する第２電流源と、
複数の第１トランジスタを有し、前記第１トランジスタを動作させるために前記第２電流源に接続された内部回路と、
ゲートで第１定電圧を受ける第１補正トランジスタを含み、前記第１補正トランジスタのドレインに電気的に接続された第２ノードに、前記第１定電圧に応じて第１補正電流を生成する第１補正回路と、
ゲートで第２定電圧を受け、前記第１補正トランジスタと極性が逆の第２補正トランジスタを含み、前記第２補正トランジスタのドレインに電気的に接続された前記第２ノードに、前記第２定電圧に応じて第２補正電流を生成する第２補正回路とを備え、
前記第２ノードは、前記第２電流源と前記内部回路との接続ノードに接続され、
前記第１補正トランジスタは、閾値電圧が予め決められた第１標準値より大きいときに、閾値電圧が前記第１標準値のときの前記第１補正電流に比べて、小さい前記第１補正電流を生成し、閾値電圧が前記第１標準値より小さいときに、閾値電圧が前記第１標準値のときの前記第１補正電流に比べて、大きい前記第１補正電流を生成し、
前記第２補正トランジスタは、閾値電圧が予め決められた第２標準値より大きいときに、閾値電圧が前記第２標準値のときの前記第２補正電流に比べて、小さい前記第２補正電流を生成し、閾値電圧が前記第２標準値より小さいときに、閾値電圧が前記第２標準値のときの前記第２補正電流に比べて、大きい前記第２補正電流を生成することを特徴とする半導体集積回路。
【請求項１０】
請求項８または請求項９記載の半導体集積回路において、
前記第１および第２補正トランジスタは、一方がnMOSトランジスタであり、他方がpMOSトランジスタであることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタを含む内部回路と、この内部回路に定電流を供給するためのバイアス回路とを有する半導体集積回路に関する。
【０００２】
【従来の技術】
図１９は、従来のバイアス回路の一例を示している。
バイアス回路１００は、基準電圧V0を生成するバンドギャップリファレンスBGR、基準電圧V0を受けるアンプAMP、アンプAMPの出力電圧を受けてノードND100、ND200に所定の電圧を生成する電圧生成部VGENを有している。電圧生成部VGENは、電源線VDDと接地線VSSとの間に直列に接続されたpMOSトランジスタPM100、nMOSトランジスタNM100および抵抗R100を有している。nMOSトランジスタNM100は、アンプAMPの出力電圧をゲートで受けている。
【０００３】
pMOSトランジスタPM100のドレインに接続されたノードND100は、定電流源２００を構成するpMOSトランジスタPM200（PM210、PM220、...）のゲートに接続されている。そして、バイアス回路１００のpMOSトランジスタPM100と定電流源２００のpMOSトランジスタPM200とにより、カレントミラー回路がそれぞれ構成されている。pMOSトランジスタPM200（PM210、PM220、...）のドレインは、内部回路３００（３００ａ、３００ｂ、...）の電源線に接続されている。
【０００４】
上述したバイアス回路１００では、バンドギャップリファレンスBGRは、温度変化およびバンドギャップリファレンスBGRを構成するトランジスタの閾値電圧に依存せず、シリコンのバンドギャップ電圧（ほぼ１.２Ｖ）を安定して出力する。このため、この種のバイアス回路は、温度変化および半導体集積回路の製造プロセス条件の変動によらず、定電流I10を生成できる（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平５−１８３３５６号公報（図１）
【０００６】
【発明が解決しようとする課題】
図２０は、図１９に示したバイアス回路１００に接続される内部回路３００の動作を示している。
一般に、半導体集積回路の製造工程におけるプロセス条件等の変動により、トランジスタの閾値電圧が低くなったとき、トランジスタの消費電流は増加する。このため、内部回路３００の動作速度は速くなる。トランジスタの閾値電圧が高くなったとき、内部回路３００の動作速度は遅くなる。また、トランジスタの消費電流は、温度依存性を有する。このため、半導体集積回路の周囲温度が変化した場合にも、内部回路３の動作速度は変化する。
【０００７】
半導体集積回路の製品仕様（タイミング規格および電流規格など）は、上記閾値電圧の変動および温度変化を考慮して決められる。このため、例えば、動作周波数等のタイミング規格は、閾値電圧の最大値・最小値および温度の最大値・最小値に合わせて決められる（図２０（ａ）、（ｂ））。
図２１は、半導体集積回路チップ毎のトランジスタの閾値電圧の分布を示している。
【０００８】
トランジスタの閾値電圧は、プロセス条件の変動（製造ロット）等でばらつく。このため、製造された半導体集積回路チップの閾値電圧のばらつきは、図に示すように、中央にピークを有する山なりの分布を示す。
上述した従来の半導体集積回路では、閾値電圧が低くなると動作周波数が製品規格の最大定格を満たさなくなり、不良品となる。一方、閾値電圧が高くなると動作周波数が製品規格の最小定格を満たさなくなる。この結果、規格を満足する範囲が狭くなり、良品数の割合である歩留が低下し、製品コストが増加する。
【０００９】
本発明の目的は、半導体集積回路の製造プロセス条件が変動する場合にも、内部回路の動作速度を一定にすることにある。
本発明の別の目的は、半導体集積回路の周囲温度が変化する場合にも、内部回路の動作速度を一定にすることにある。
本発明の別の目的は、半導体集積回路を構成するトランジスタの特性の変動による歩留の低下を防止し、製品コストを削減することにある。
【００１０】
【課題を解決するための手段】
請求項１の半導体集積回路では、バイアス回路は、直列に接続された第１電流を生成する第１電流源と負荷回路とを有している。バイアス回路は、第１電流源と負荷回路との接続ノードである第１ノードに第１電圧を生成する。第２電流源は、第１電圧に応じて内部回路に供給する電源電流を生成する。内部回路は、電源電流によって動作する複数の第１トランジスタを有する。補正回路は、ゲートで定電圧を受ける補正トランジスタを有している。補正回路は、補正トランジスタのドレインに電気的に接続された第２ノードに、定電圧に応じて補正電流を生成する。第２ノードは、第１ノードに電気的に接続されている。負荷回路には、例えば、第１電流源により生成される第１電流に補正回路により生成される補正電流を加えた電流が流れる。
【００１１】
半導体集積回路の製造工程におけるプロセス条件等の変動により、トランジスタの閾値電圧が低くなるとき、補正回路の補正トランジスタに流れる補正電流は、増加する。補正電流の増加により第１電流は減少し、第１電圧は下降する。第１電圧の下降により、電源電流が減少する。このため、閾値電圧の下降により速くなる内部回路のトランジスタの動作速度は、電源電流の減少により補正される。
【００１２】
一方、半導体集積回路の製造工程におけるプロセス条件等の変動により、トランジスタの閾値電圧が高くなるとき、補正回路の補正トランジスタに流れる補正電流は、減少する。補正電流の減少により第１電流は増加し、第１電圧は上昇する。第１電圧の上昇により、電源電流が増加する。このため、閾値電圧の上昇により遅くなる内部回路のトランジスタの動作速度は、電源電流の増加により補正される。
【００１３】
また、半導体集積回路の動作中に半導体集積回路の温度が下降する場合、補正回路の補正トランジスタに流れる補正電流は、増加する。そして、上述と同様に、補正電流の増加により電源電流が減少する。このため、温度の下降により速くなる内部回路のトランジスタの動作速度は、電源電流の減少により補正される。半導体集積回路の動作中に半導体集積回路の温度が上昇する場合、補正回路の補正トランジスタに流れる補正電流は、減少する。そして、上述と同様に、補正電流の減少により電源電流が増加する。このため、温度の上昇により遅くなる内部回路のトランジスタの動作速度は、電源電流の増加により補正される。
【００１４】
このように、トランジスタの閾値電圧の変化および温度変化に依存して、内部回路の動作速度が変化することが防止される。換言すれば、内部回路の動作速度は、閾値電圧の変化および温度変化によらず一定になる。したがって、製造工程で発生する半導体集積回路チップ毎の閾値電圧のばらつきに依存せず、半導体集積回路の歩留を向上できる。また、内部回路の動作速度の温度依存性を小さくできるため、半導体集積回路の歩留を向上できる。この結果、半導体集積回路の製品コストを削減できる。
【００１５】
請求項２の半導体集積回路では、バイアス回路は、直列に接続された第１電流を生成する第１電流源と負荷回路とを有している。バイアス回路は、第１電流源と負荷回路との接続ノードである第１ノードに第１電圧を生成する。第２電流源は、第１電圧に応じて内部回路に供給する電源電流を生成する。内部回路は、電源電流によって動作する複数の第１トランジスタを有する。補正回路は、ゲートで定電圧を受ける補正トランジスタを有している。補正回路は、補正トランジスタのドレインに電気的に接続された第２ノードに、定電圧に応じて補正電流を生成する。第２ノードは、第２電流源と内部回路との接続ノードに接続されている。内部回路には、例えば、第２電流源により生成される電源電流から補正回路により生成される補正電流を引いた電流が流れる。
【００１６】
例えば、閾値電圧の低い半導体集積回路が製造された場合、上述と同様に補正電流は増加する。このため、電源電流のうち内部回路に供給される電流は減少する。閾値電圧の高い半導体集積回路が製造された場合、上述と同様に補正電流は減少する。このため、電源電流のうち内部回路に供給される電流は増加する。温度変化についても同様である。したがって、内部回路の動作速度は、閾値電圧の変化および温度変化によらず一定になる。この結果、製造工程で発生する半導体集積回路チップ毎の閾値電圧のばらつきに依存せず、半導体集積回路の歩留を向上できる。また、内部回路の動作速度の温度依存性を小さくできるため、半導体集積回路の歩留を向上できる。歩留が向上するため、半導体集積回路の製品コストを削減できる。
【００１７】
この発明は、共通のバイアス回路に接続される複数の第２電流源およびこれ等電流源に対応する複数の内部回路を有する半導体集積回路に適用することで、特に顕著な効果を得られる。これは、補正回路を接続するか否かを、内部回路の種類（機能）に応じて内部回路毎に設定できるためである。
請求項３の半導体集積回路では、バイアス回路は、温度変化および閾値電圧の変化に依存せず一定の基準電圧を生成する基準電圧生成回路を有している。すなわち、基準電圧生成回路は、内部回路内に形成される第１トランジスタの閾値電圧の変化に対する閾値電圧補償機能および温度変化に対する温度補償機能を有している。バイアス回路は、第１電圧を、基準電圧に応じて生成する。このとき、バイアス回路は、温度変化および閾値電圧の変化に依存せず一定電圧を生成するが、内部回路は、温度変化および閾値電圧の変化に依存して動作速度が変化する。このように、本発明は、温度変化および閾値電圧の変化に依存せず一定電圧を生成するバイアス回路を有する半導体集積回路に適用することで、顕著な効果がある。
【００１８】
請求項４の半導体集積回路では、補正トランジスタは、nMOSトランジスタである。このため、内部回路に形成されるnMOSトランジスタの閾値電圧が変化する場合に、nMOSトランジスタの動作速度を一定にできる。あるいは、温度が変化する場合にもnMOSトランジスタの動作速度を一定にできる。
請求項５の半導体集積回路では、補正トランジスタは、pMOSトランジスタである。このため、内部回路に形成されるpMOSトランジスタの閾値電圧が変化する場合に、pMOSトランジスタの動作速度を一定にできる。あるいは、温度が変化する場合にもpMOSトランジスタの動作速度を一定にできる。
【００１９】
請求項６の半導体集積回路では、第１電流源および第２電流源は、ゲートが第１ノードに接続された第２および第３トランジスタをそれぞれ有している。第２および第３トランジスタにより第１カレントミラー回路が構成されている。このため、第２電流源で生成される電源電流を第１電流源で生成される電流と等しくできる。この結果、内部回路に供給される電源電流を、補正回路による補正制御によって正確に調整できる。
【００２０】
請求項７の半導体集積回路では、補正トランジスタのドレインは、第２ノードに直接接続されている。このため、補正回路を簡易に構成でき、半導体集積回路のチップサイズの増加を最小限に抑えることができる。
請求項８の半導体集積回路では、バイアス回路は、直列に接続された第１電流を生成する第１電流源と負荷回路とを有している。バイアス回路は、第１電流源と負荷回路との接続ノードである第１ノードに第１電圧を生成する。第２電流源は、第１電圧に応じて内部回路に供給する電源電流を生成する。内部回路は、電源電流によって動作する複数の第１トランジスタを有する。第１補正回路は、ゲートで第１定電圧を受ける第１補正トランジスタを有している。第１補正回路は、第１補正トランジスタのドレインに電気的に接続された第２ノードに、第１定電圧に応じて第１補正電流を生成する。第２補正回路は、ゲートで第２定電圧を受け、第１補正トランジスタと極性が逆の第２補正トランジスタを有している。第２補正回路は、第２補正トランジスタのドレインに電気的に接続された第２ノードに、第２定電圧に応じて第２補正電流を生成する。第２ノードは、第１ノードに電気的に接続されている。負荷回路には、例えば、第１電流源により生成される第１電流に第１および第２補正回路により生成される第１および第２補正電流を加えた電流が流れる。
【００２１】
この発明においても、上述と同様に、内部回路の動作速度は、閾値電圧の変化および温度変化によらず一定になる。したがって、製造工程で発生する半導体集積回路チップ毎の閾値電圧のばらつきに依存せず、半導体集積回路の歩留を向上できる。また、内部回路の動作速度の温度依存性を小さくできるため、半導体集積回路の歩留を向上できる。この結果、半導体集積回路の製品コストを削減できる。
【００２２】
さらに、電源電流は、極性が互いに異なる第１および第２補正トランジスタに応じて調整される。このため、極性が互いに異なる２種類のトランジスタが内部回路に形成される場合にも、内部回路の動作速度を一定にできる。
請求項９の半導体集積回路では、バイアス回路は、直列に接続された第１電流を生成する第１電流源と負荷回路とを有している。バイアス回路は、第１電流源と負荷回路との接続ノードである第１ノードに第１電圧を生成する。第２電流源は、第１電圧に応じて内部回路に供給する電源電流を生成する。内部回路は、電源電流によって動作する複数の第１トランジスタを有する。第１補正回路は、ゲートで第１定電圧を受ける第１補正トランジスタを有している。第１補正回路は、第１補正トランジスタのドレインに電気的に接続された第２ノードに、第１定電圧に応じて第１補正電流を生成する。第２補正回路は、ゲートで第２定電圧を受け、第１補正トランジスタと極性が逆の第２補正トランジスタを有している。第２補正回路は、第２補正トランジスタのドレインに電気的に接続された第２ノードに、第２定電圧に応じて第２補正電流を生成する。第２ノードは、第２電流源と内部回路との接続ノードに接続されている。内部回路には、例えば、第２電流源により生成される電源電流から第１および第２補正回路により生成される第１および第２補正電流を引いた電流が流れる。
【００２３】
この発明においても、上述と同様に、内部回路の動作速度は、閾値電圧の変化および温度変化によらず一定になる。したがって、製造工程で発生する半導体集積回路チップ毎の閾値電圧のばらつきに依存せず、半導体集積回路の歩留を向上できる。また、内部回路の動作速度の温度依存性を小さくできるため、半導体集積回路の歩留を向上できる。この結果、半導体集積回路の製品コストを削減できる。
【００２４】
さらに、内部回路に供給される電流は、極性が互いに異なる第１および第２補正トランジスタに応じて調整される。このため、極性が互いに異なる２種類のトランジスタが内部回路に形成される場合にも、内部回路の動作速度を一定にできる。
請求項１０の半導体集積回路では、第１および第２補正トランジスタは、一方がnMOSトランジスタであり、他方がpMOSトランジスタである。このため、内部回路に形成されるnMOSトランジスタの閾値電圧およびpMOSトランジスタの閾値電圧がそれぞれ変化する場合にも、内部回路の動作速度を一定にできる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この実施形態は、請求項１、請求項３、請求項４および請求項６に対応している。半導体集積回路チップは、シリコン基板上にCMOSプロセスを使用して、例えばＬＣＤドライバとして形成されている。
半導体集積回路は、バイアス回路１０、定電流源１２、補正回路１４、および内部回路１６（１６ａ、１６ｂ、...）を有している。
【００２６】
バイアス回路１０は、バンドギャップリファレンスBGR（基準電圧生成回路）、アンプAMP、および電圧生成部VGENを有している。バンドギャップリファレンスBGRは、周知のCMOS回路で構成されており、シリコンのバンドギャップの電圧である基準電圧V0（ほぼ１.２Ｖ；より正確には１.２０５Ｖ）を生成する。基準電圧V0は、半導体集積回路の周囲温度の変化に依存せず、一定値に維持される。また、基準電圧V0は、半導体集積回路の製造工程でのプロセス条件の変化に応じてトランジスタの閾値電圧が変化した場合にも一定値に維持される。すなわち、バンドギャップリファレンスBGRは、温度補償機能および閾値電圧補償機能を有している。
【００２７】
アンプAMPは、基準電圧V0および電圧生成部VGENからのフィードバックに応じて動作し、定電圧V1を出力する。
電圧生成部VGENは、電源線VDDと接地線VSSとの間に直列に接続されたpMOSトランジスタPM11（第１電流源、第２トランジスタ）、nMOSトランジスタNM11および抵抗R1（負荷回路）を有している。pMOSトランジスタPM11のゲートは、ドレイン（第１ノードND1）に接続されている。nMOSトランジスタNM11のゲートは、定電圧V1を受けている。nMOSトランジスタNM11と抵抗R1の接続ノードND3は、アンプAMPの入力の一方に接続されている。接続ノードND3からのアンプAMPへのフィードバックにより、接続ノードND3の電圧は、温度変化および閾値電圧の変化によらず、１.２Ｖに維持される。このため、第１ノードND1に所定の電圧（第１電圧）が生成される。
【００２８】
定電流源１２は、複数のpMOSトランジスタPM2（PM21、PM22、...；第２電流源、第３トランジスタ）を有している。pMOSトランジスタPM2は、ソースが電源線VDDに接続され、ゲートがノードND1に接続されている。pMOSトランジスタPM2のドレインは、内部回路１６ａ、１６ｂ、...にそれぞれ接続されている。
定電流源１２の各pMOSトランジスタPM2とバイアス回路１０のpMOSトランジスタPM11とによりカレントミラー回路（第１カレントミラー回路）がそれぞれ構成されている。このため、pMOSトランジスタPM11のソース・ドレイン間電流I1（第１電流）は、pMOSトランジスタPM2のソース・ドレイン間電流I2（I21、I22、...；電源電流）と等しくなる。したがって、内部回路１６ａ、１６ｂ、... にそれぞれ供給される電流I21、I22、...は、バイアス回路１０に流れる電流I1と等しくなる。
【００２９】
補正回路１４は、カレントミラー回路（第２カレントミラー回路）を構成するpMOSトランジスタPM31、PM32（第４トランジスタ）と、nMOSトランジスタNM31（補正トランジスタ）とを有している。pMOSトランジスタPM31、PM32のソースは、電源線VDDに接続されている。pMOSトランジスタPM31、PM32のゲートは、pMOSトランジスタPM32のドレインに接続されている。pMOSトランジスタPM31のドレイン（第２ノードND2）は、第１ノードND1に接続されている。nMOSトランジスタNM31は、ドレインがpMOSトランジスタPM32のドレインに接続され、ゲートが定電圧線VGS1に接続され、ソースが接地線VSSに接続されている。
【００３０】
nMOSトランジスタNM31には、一定電圧であるゲート電圧VGS1に応じてソース・ドレイン間電流I33（補正電流）が流れる。pMOSトランジスタPM32には、電流I33に等しいソース・ドレイン間電流I32が流れる。このため、pMOSトランジスタPM31には、電流I32に等しいソース・ドレイン間電流I31が流れる。電流I31は、バイアス回路１０のノードND1に向かって流れる。このため、バイアス回路１０における電圧生成回路VGENの抵抗R1に流れる電流I0は、式（１）に示すように、電流I1と電流I31の和になる。また、電流I0は、式（２）に示すように、ノードND3の電圧（１.２Ｖ）と抵抗R1の抵抗値より表される一定値である。電流I31は、nMOSトランジスタNM31の閾値電圧をVthとするとき、式（３）で表せる。
【００３１】
Ｉ０＝Ｉ１＋Ｉ３１                ‥‥‥  （１）
Ｉ０＝１.２／Ｒ１                  ‥‥‥  （２）
Ｉ３１＝β（ＶＧＳ１−Ｖｔｈ）2  ‥‥‥  （３）
内部回路１６は、pMOSトランジスタおよびnMOSトランジスタを含む複数のCMOS回路を有している。内部回路１６により、ＬＣＤドライバのオペアンプが形成されている。すなわち、内部回路１６は、CMOSアナログ回路として動作する。
【００３２】
図２は、図１に示した補正回路１４におけるnMOSトランジスタNM31のゲートに供給される定電圧VGS1を生成する電圧生成回路１８を示している。
電圧生成回路１８は、電源線VDDと接地線VSSとの間に直列に接続された抵抗R2、R3、R4、R5を有している。定電圧VGS1は、抵抗R4、R5の接続ノードから生成される。定電圧VGS1の値は、抵抗R2〜R5の抵抗値の比で決まる。このため、定電圧VGS1は、半導体集積回路の製造工程でのプロセス条件の変動あるいは半導体集積回路の動作中の温度変化により変化しない。
【００３３】
図３は、本発明における内部回路１６の動作を示している。図中の太線は、本発明を適用した場合の特性を示し、一点鎖線は、従来の特性を示している。
本発明では、半導体集積回路の製造工程でのプロセス条件の変動により、半導体集積回路に形成されるトランジスタの閾値電圧が標準値より低くなる場合、図１に示した補正回路１４のnMOSトランジスタNM31の閾値電圧も低くなる。図２に示した電圧生成回路１８は、拡散抵抗R2、R3、R4、R5で構成されているため、定電圧VGS1は、閾値電圧が変動しても一定に維持される。このため、閾値電圧の低下により、式（３）に示したように、nMOSトランジスタNM31のソース・ドレイン間電流I33は、増加する。この結果、pMOSトランジスタPM32、PM31のソース・ドレイン間電流I32、I31も、それぞれ増加する。
【００３４】
図１に示したバイアス回路１０は、閾値電圧の変動に依存せず、ノードND3に一定電圧（１.２Ｖ）を生成する。抵抗R1を流れる電流I0は、式（２）に示したように、閾値電圧の変動に依存せず一定に維持される。このため、電流I1は、式（１）に示したように、電流I31が増加することで減少する。定電流源１２のpMOSトランジスタPM21、PM22が内部回路１６にそれぞれ供給する電源電流I21、I22は減少する。したがって、内部回路１６の動作速度は遅くなる（図３（ａ））。この結果、内部回路１６の動作速度は、閾値電圧が標準のときにほぼ等しくなる。換言すれば、本発明の適用により、動作速度の閾値電圧依存性はなくなる。
【００３５】
また、半導体集積回路の製造工程でのプロセス条件の変動により、半導体集積回路に形成されるトランジスタの閾値電圧が標準値より高くなる場合、上述とは逆に、補正回路１４のnMOSトランジスタNM31の閾値電圧が高くなり、nMOSトランジスタNM31のソース・ドレイン間電流I33は、式（３）に示したように減少する。この結果、pMOSトランジスタPM32、PM31のソース・ドレイン間電流I32、I31も、それぞれ減少する。このため、電流I1は、式（１）に示したように、電流I31が減少することで増加する。定電流源１２のpMOSトランジスタPM21、PM22が内部回路１６それぞれ供給する電源電流I21、I22は増加する。したがって、内部回路１６の動作速度は速くなる（図３（ｂ））。この結果、内部回路１６の動作速度は、閾値電圧が標準のときにほぼ等しくなる。換言すれば、本発明の適用により、動作速度の閾値電圧依存性はなくなる。
【００３６】
なお、半導体集積回路の動作中に周囲温度が低くなる場合、補正回路１４のnMOSトランジスタNM31のソース・ドレイン間電流I33は、閾値電圧が低くなる場合と同様に増加する。このため、内部回路１６の動作速度は、速くなる。また、半導体集積回路の動作中に周囲温度が高くなる場合、MOSトランジスタNM31のソース・ドレイン間電流I33は、閾値電圧が高くなる場合と同様に減少する。このため、内部回路１６の動作速度は遅くなる。この結果、本発明の適用により、内部回路１６の動作速度の温度による変動は防止される。
【００３７】
一方、従来では、バイアス回路１０は、トランジスタの閾値電圧にかかわりなくノードND1に常に一定の電圧を生成する。このため、定電流源１２は、閾値電圧に依存せず常に一定の電源電流I21、I22を出力する。したがって、トランジスタの閾値電圧が低くなると、内部回路１６の動作速度は速くなる（図３（ｃ））。これとは逆に、トランジスタの閾値電圧が高くなると、内部回路１６の動作速度は遅くなる（図３（ｄ））。
【００３８】
図４は、第１の実施形態における内部回路１６のシミュレーション結果を示している。
ここでは、内部回路１６に形成されるオペアンプのトランジスタ（中耐圧）の閾値電圧を変化させたときのスルーレート時間を評価した。ここで、スルーレート時間は、オペアンプの出力信号が、入力信号に応じて変化を開始してから所望の電圧レベルまで変化するまでの時間である。オペアンプは、０.５０μｍの半導体CMOSテクノロジーを使用して設計されており、入力と電流源がnMOSトランジスタで構成されている。オペアンプには、１０Ｖの電源電圧が供給される。
【００３９】
定電圧VGS1をゲートで受けるnMOSトランジスタNM31を有する補正回路１４が半導体集積回路内に形成される場合、図の白い四角印に示すように、スルーレート時間は、閾値電圧の変動に依存せずほぼ一定になる。一方、補正回路１４が半導体集積回路内に形成されない従来では、図の黒い菱形印に示すように、スルーレート時間は、閾値電圧に依存して変化する。
【００４０】
このように、本発明の適用により、内部回路１６を構成するトランジスタ閾値電圧が変化しても、図３に示した特性と同様に、内部回路１６の動作速度が変わらないことが、シミューレーションによっても確認された。
図５は、本発明における半導体集積回路チップ毎の閾値電圧の分布を示している。
【００４１】
上述したように、本発明を半導体集積回路に適用することで、内部回路の動作速度は、閾値電圧に依存せず一定になり、かつ消費電流は一定になる。このため、閾値電圧の分布が従来（図２１）と同じでも場合にも、規格を満足する範囲が、従来に比べて広くなり、良品数の割合である歩留が向上する。この結果、半導体集積回路の製造コストが削減される。
【００４２】
以上、第１の実施形態では、バイアス回路１０のノードND1に補正回路１４の出力を接続することで、抵抗R1には、電流I1に電流I31を加えた電流が流れる。このため、半導体集積回路の製造工程におけるプロセス条件等の変動、および動作中の半導体集積回路の温度変化に応じて、内部回路１６に供給される電源電流I2を変えることができる。したがって、内部回路の動作速度を、閾値電圧の変化および温度変化によらず一定にできる。この結果、半導体集積回路の歩留を向上でき、半導体集積回路の製品コストを削減できる。
【００４３】
本発明は、基準電圧生成回路としてバンドギャップリファレンスBGRが形成されているバイアス回路に適用すると有効である。これは、基準電圧生成回路から出力され温度変化および閾値電圧の変化に依存しない一定電圧を、補正回路１４により補正できるためである。
補正回路１４は、入力回路および電流源がnMOSトランジスタで構成されるオペアンプ（内部回路１６）に対応して、定電圧VGS1をゲートで受けるnMOSトランジスタNM31を有している。このため、オペアンプを構成するnMOSトランジスタの閾値電圧が変化する場合にも、オペアンプの動作速度をほぼ一定にできる。あるいは、温度が変化する場合にもオペアンプの動作速度を一定にできる。
【００４４】
カレントミラー回路は、バイアス回路１０のpMOSトランジスタPM11および定電流源１２のpMOSトランジスタPM2により構成されている。このため、定電流源１２で生成される電源電流I2をバイアス回路１０で生成される電流I1と等しくできる。この結果、内部回路１６に供給される電源電流I2を、補正回路１４による補正制御により正確に調整できる。
【００４５】
図６は、本発明の半導体集積回路の第２の実施形態を示している。この実施形態は、請求項１、請求項３、請求項４および請求項７に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の補正回路１４および内部回路１６（１６ａ、１６ｂ、...）の代わりに補正回路１４Ａおよび内部回路２０（２０ａ、２０ｂ、...）が形成されている。半導体集積回路チップは、シリコン基板上にCMOSプロセスを使用して、例えばＬＣＤドライバとして形成されている。内部回路２０は、ＬＣＤドライバのオペアンプとして形成されている。オペアンプは、入力と電流源がpMOSトランジスタで構成されている。その他の構成は、第１の実施形態と同じである。
【００４６】
補正回路１４Ａは、pMOSトランジスタPM41（補正トランジスタ）で構成されている。pMOSトランジスタPM41は、ソースが電源線VDDに接続され、ゲートが定電圧線VGS2に接続され、ドレインであるノードND2がバイアス回路１０のノードND1に接続されている。
図７は、図６に示した補正回路１４ＡにおけるpMOSトランジスタPM41のゲートに供給される定電圧VGS2を生成する電圧生成回路２２を示している。
【００４７】
電圧生成回路２２は、電源線VDDと接地線VSSとの間に直列に接続された抵抗R6、R7、R8、R9を有している。定電圧VGS2は、抵抗R6、R7の接続ノードから生成される。定電圧VGS2の値は、抵抗R6〜R9の抵抗値の比で決まる。このため、定電圧VGS2は、半導体集積回路の製造工程でのプロセス条件の変動あるいは半導体集積回路の動作中の温度変化により変化しない。
【００４８】
この実施形態では、第１の実施形態と同様に、半導体集積回路に形成されるトランジスタの閾値電圧が標準値より低くなる場合、あるいは半導体集積回路の動作中に周囲温度が低くなる場合、補正回路１４ＡのpMOSトランジスタPM41の電流I41は増加するため、定電流源12の電源電流I21、I22、...は減少する。したがって、内部回路２０の動作速度は遅くなり、消費電流は減少する。この結果、内部回路２０の動作速度および消費電流は、それぞれ閾値電圧が標準のとき、および温度が標準のときにほぼ等しくなる。
【００４９】
半導体集積回路に形成されるトランジスタの閾値電圧が標準値より高くなる場合、あるいは半導体集積回路の動作中に周囲温度が高くなる場合、補正回路１４ＡのpMOSトランジスタPM41の電流I41は減少するため、定電流源I2の電源電流I21、I22、...は増加する。したがって、内部回路２０の動作速度は速くなり、消費電流は増加する。この結果、内部回路２０の動作速度および消費電流は、それぞれ閾値電圧が標準のとき、および温度が標準のときにほぼ等しくなる。
【００５０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、pMOSトランジスタPM41のドレインは、第２ノードND2を介して第１ノードND1に直接接続されている。このため、pMOSトランジスタPM41のソース・ドレイン間電流I41をノードND1に直接供給できる。この結果、電圧生成部VGENの補正回路１４Ａの動作に対する応答を高速にできる。また、補正回路１４Ａを簡易に構成でき、半導体集積回路のチップサイズの増加を最小限に抑えることができる。
【００５１】
図８は、本発明の半導体集積回路の第３の実施形態を示している。この実施形態は、請求項８および請求項１０に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の補正回路１４および内部回路１６（１６ａ、１６ｂ、...）の代わりに補正回路１４Ｂおよび内部回路２４（２４ａ、２４ｂ、...）が形成されている。半導体集積回路チップは、シリコン基板上にCMOSプロセスを使用して、例えばＬＣＤドライバとして形成されている。内部回路２４は、ＬＣＤドライバのオペアンプとして形成されている。オペアンプは、nMOSトランジスタおよびpMOSトランジスタで構成されている。その他の構成は、第１の実施形態と同じである。
【００５２】
補正回路１４Ｂは、第１の実施形態の補正回路１４と第２の実施形態の補正回路１４Ａを組み合わせて構成されている。すなわち、nMOSトランジスタNM31のドレインおよびpMOSトランジスタPM41のドレインは、第２ノードND2に接続されている。ノードND1には、nMOSトランジスタNM31の電流I33に対応する電流I31とpMOSトランジスタPM41の電流I41とが供給される。
【００５３】
図９は、図８に示した補正回路１４ＢにおけるnMOSトランジスタNM31のゲートに供給される定電圧VGS1およびpMOSトランジスタPM41のゲートに供給される定電圧VGS2を生成する電圧生成回路２６を示している。
電圧生成回路２６は、電源線VDDと接地線VSSとの間に直列に接続された抵抗R10、R11、R12、R13を有している。定電圧VGS1は、抵抗R12、R13の接続ノードから生成される。定電圧VGS2は、抵抗R10、R11の接続ノードから生成される。定電圧VGS1、VGS2の値は、抵抗R10〜R13の抵抗値の比で決まる。このため、定電圧VGS1、VGS2は、半導体集積回路の製造工程でのプロセス条件の変動あるいは半導体集積回路の動作中の温度変化により変化しない。
【００５４】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、定電流源１２が出力する電源電流I2（I21、I22、...）は、極性が互いに異なるpMOSトランジスタPM41およびnMOSトランジスタNM31に応じて調整される。このため、内部回路２４において、動作速度を決定する回路がpMOSトランジスタおよびnMOSトランジスタにより形成される場合にも、内部回路２４の動作速度を一定にできる。
【００５５】
図１０は、本発明の半導体集積回路の第４の実施形態を示している。この実施形態は、請求項２、請求項３、請求項４および請求項６に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、複数の補正回路１４Ｃは、バイアス回路１０ではなく、定電流源１２と内部回路１６（１６ａ、１６ｂ、...）との接続ノードND4（ND41、ND42、...）に接続されている。その他の構成は、第１の実施形態と同じである。
【００５６】
各補正回路１４Ｃは、nMOSトランジスタNM5（NM51、NM52、...；補正トランジスタ）で構成されている。nMOSトランジスタNM5は、ソースが接地線VSSに接続され、ゲートが定電圧線VGS1に接続され、ドレインである第２ノードND2（ND21、ND22、...）がノードND4（ND41、ND42、...）に接続されている。
この実施形態では、定電流源１２から出力される電源電流I2（I21、I22、...）の一部は、nMOSトランジスタNM5（NM51、NM52、...）のソース・ドレイン間電流I5（I51、I52、...；補正電流）として接地線VSSに流れる。このため、内部回路１６（１６ａ、１６ｂ、...）には、電源電流I2から電流I5を引いた電流が流れる。
【００５７】
半導体集積回路に形成されるトランジスタの閾値電圧が標準値より低くなる場合、あるいは半導体集積回路の動作中に周囲温度が低くなる場合、補正回路１４Ｃの各nMOSトランジスタNM5の電流I5は増加するため、内部回路１６に供給される電流は減少する。したがって、内部回路１６の動作速度は遅くなり、消費電流は減少する。この結果、内部回路１６の動作速度および消費電流は、閾値電圧が標準のとき、および温度が標準のときにほぼ等しくなる。
【００５８】
半導体集積回路に形成されるトランジスタの閾値電圧が標準値より高くなる場合、あるいは半導体集積回路の動作中に周囲温度が高くなる場合、補正回路１４ｃの各nMOSトランジスタNM5の電流I5は減少するため、内部回路１６に供給される電流は増加する。したがって、内部回路１６の動作速度は速くなり、消費電流は増加する。この結果、内部回路１６の動作速度および消費電流は、閾値電圧が標準のとき、および温度が標準のときにほぼ等しくなる。
【００５９】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、補正回路１４ｃは、内部回路１６毎に形成されている。このため、内部回路１６（１６ａ、１６ｂ、...）の機能に応じて補正回路１４ｃを使用するか否かを決定できる。また、内部回路１６の動作特性に応じて、nMOSトランジスタNM5に流れる電流値を微調整できる。この結果、内部回路１６の動作速度の変動を、確実に防止できる。
【００６０】
図１１は、本発明の半導体集積回路の第５の実施形態を示している。この実施形態は、請求項２、請求項３、請求項５および請求項６に対応している。第１、第２および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、複数の補正回路１４Ｄは、バイアス回路１０ではなく、定電流源１２と内部回路２０（２０ａ、２０ｂ、...）との接続ノードND4（ND41、ND42、...）に接続されている。その他の構成は、第２の実施形態と同じである。
【００６１】
各補正回路１４Ｄは、第１の実施形態の補正回路１４を構成するトランジスタの極性を逆にして構成されている。すなわち、各補正回路１４Ｄは、カレントミラー回路（第２カレントミラー回路）を構成する一対のnMOSトランジスタと、pMOSトランジスタPM6（PM61、PM62、...；補正トランジスタ）とを有している。pMOSトランジスタPM6のゲートは、定電圧線VGS2に接続されている。
【００６２】
補正回路１４Ｄは、第４の実施形態の補正回路１４Ｃと同様に動作する。すなわち、定電流源１２から出力される電源電流I2（I21、I22、...）の一部は、pMOSトランジスタPM6（PM61、PM62、...）のソース・ドレイン間電流I6（I61、I62、...；補正電流）として接地線VSSに流れる。このため、内部回路２０（２０ａ、２０ｂ、...）には、電源電流I2から電流I6を引いた電流が流れる。
【００６３】
この実施形態においても、上述した第１および第４の実施形態と同様の効果を得ることができる。
図１２は、本発明の半導体集積回路の第６の実施形態を示している。この実施形態は、請求項９および請求項１０に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６４】
この実施形態では、第４の実施形態の補正回路１４Ｃおよび内部回路１６（１６ａ、１６ｂ、...）の代わりに補正回路１４Ｅよび内部回路２４（２４ａ、２４ｂ、...）が形成されている。半導体集積回路チップは、シリコン基板上にCMOSプロセスを使用して、例えばＬＣＤドライバとして形成されている。内部回路２４は、ＬＣＤドライバのオペアンプとして形成されている。オペアンプは、nMOSトランジスタおよびpMOSトランジスタで構成されている。その他の構成は、第１の実施形態と同じである。
【００６５】
補正回路１４Ｅは、第４の実施形態の補正回路１４Ｃと第５の実施形態の補正回路１４Ｄを組み合わせて構成されている。すなわち、nMOSトランジスタNM51、NM52のドレインおよびpMOSトランジスタPM61、PM62のドレインは、第２ノードND21、ND22にそれぞれ接続されている。ノードND21、ND22には、nMOSトランジスタNM51、NM52の電流I51、I52とpMOSトランジスタPM61、PM62に対応する電流とがそれぞれ流れる。
【００６６】
この実施形態においても、上述した第１〜第５実施形態と同様の効果を得ることができる。さらに、この実施形態では、定電流源１２が出力する電源電流I21、I22は、極性が互いに異なるpMOSトランジスタPM61、PM62およびnMOSトランジスタNM51、NM52に応じて調整される。このため、内部回路２４ａ、２４ｂにおいて、動作速度を決定する回路がpMOSトランジスタおよびnMOSトランジスタにより形成される場合にも、内部回路２４ａ、２４ｂの動作速度を一定にできる。
【００６７】
図１３は、本発明の半導体集積回路の第７の実施形態を示している。この実施形態は、請求項１、請求項３、請求項５および請求項６に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、半導体集積回路チップは、シリコン基板上にCMOSプロセスを使用して、例えばＬＣＤドライバとして形成されている。半導体集積回路は、バイアス回路１０Ｆ、定電流源１２Ｆ、補正回路１４Ｆ、および内部回路２０（２０ａ、２０ｂ、...）を有している。
【００６８】
バイアス回路１０Ｆは、第１の実施形態のバイアス回路１０に、pMOSトランジスタPM12（第１電流源）およびnMOSトランジスタNM12（負荷回路）を付加して構成されている。pMOSトランジスタPM12およびnMOSトランジスタNM12は、電源線VDDと接地線VSSとの間に直列に接続されている。pMOSトランジスタPM12は、ゲートがノードND1に接続され、ドレインが第１ノードND11（第１ノード）に接続されている。pMOSトランジスタPM11、PM12とでカレントミラー回路が構成されている。nMOSトランジスタNM12は、ゲートとドレイン（第１ノードND11）が互いに接続されている。
【００６９】
定電流源１２Ｆは、複数のnMOSトランジスタNM2（NM21、NM22、...；第２電流源、第３トランジスタ）を有している。nMOSトランジスタNM2は、ソースが接地線VSSに接続され、ゲートが第１ノードND11に接続されている。nMOSトランジスタNM2のドレインは、内部回路２０ａ、２０ｂ、...にそれぞれ接続されている。
【００７０】
定電流源１２Ｆの各nMOSトランジスタNM2とバイアス回路１０ＦのnMOSトランジスタNM12とによりカレントミラー回路（第１カレントミラー回路）がそれぞれ構成されている。このため、nMOSトランジスタNM12のソース・ドレイン間電流I13は、nMOSトランジスタNM2のソース・ドレイン間電流I2（I23、I24、...；電源電流）と等しくなる。したがって、内部回路２０ａ、２０ｂ、... にそれぞれ供給される電流I23、I24、...は、バイアス回路１０に流れる電流I13と等しくなる。
【００７１】
補正回路１４Ｆは、第１の実施形態の補正回路１４を構成するトランジスタの極性を逆にして構成されている。すなわち、補正回路１４Ｆは、カレントミラー回路（第２カレントミラー回路）を構成するnMOSトランジスタNM71、NM72（第４トランジスタ）と、pMOSトランジスタPM71（補正トランジスタ）とを有している。pMOSトランジスタPM71のゲートは、定電圧線VGS2に接続されている。
【００７２】
この実施形態では、pMOSトランジスタPM12から出力される電流I12の一部は、補正回路１４Ｆを介して接地線VSSに流れる。このため、nMOSトランジスタNM12には、電流I12から電流I71を引いた電流が流れる。
半導体集積回路に形成されるトランジスタの閾値電圧が標準値より低くなる場合、あるいは半導体集積回路の動作中に周囲温度が低くなる場合、補正回路１４ＦのpMOSトランジスタPM71の電流I73は増加するため、バイアス回路１０ＦのnMOSトランジスタNM12の電流I13および定電流源１２Ｆの電源電流I23、I24、...は減少する。したがって、内部回路２０の動作速度は遅くなり、消費電流は減少する。この結果、内部回路２０の動作速度および消費電流は、閾値電圧が標準のとき、および温度が標準のときにほぼ等しくなる。
【００７３】
半導体集積回路に形成されるトランジスタの閾値電圧が標準値より高くなる場合、あるいは半導体集積回路の動作中に周囲温度が高くなる場合、補正回路１４ＦのpMOSトランジスタPM71の電流I73は減少するため、バイアス回路１０ＦのnMOSトランジスタNM12の電流I13および定電流源１２Ｆの電源電流I23、I24、...は増加する。この結果、内部回路２０の動作速度および消費電流は、閾値電圧が標準のとき、および温度が標準のときにほぼ等しくなる。
【００７４】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１４は、本発明の半導体集積回路の第８の実施形態を示している。この実施形態は、請求項１、請求項３、請求項４、請求項６および請求項７に対応している。第１、第２および第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７５】
この実施形態では、第７実施形態の補正回路１４Ｆおよび内部回路２０（２０ａ、２０ｂ、...）の代わりに補正回路１４Ｇおよび内部回路１６（１６ａ、１６ｂ、...）が形成されている。半導体集積回路チップは、シリコン基板上にCMOSプロセスを使用して、例えばＬＣＤドライバとして形成されている。その他の構成は、第７の実施形態と同じである。
【００７６】
補正回路１４Ｇは、第２の実施形態の補正回路１４Ａを構成するトランジスタの極性を逆にして構成されている。すなわち、補正回路１４Ｇは、ソースが接地線VSSに接続され、ゲートが定電圧線VGS1に接続され、ドレインがノードND2に接続されたnMOSトランジスタNM81（補正トランジスタ）で構成されている。
この実施形態の動作は、第７の実施形態とほぼ同じである。すなわち、半導体集積回路に形成されるトランジスタの閾値電圧が標準値より低くなる場合、あるいは半導体集積回路の動作中に周囲温度が低くなる場合、補正回路１４Ｇを流れる電流I81が増加し、内部回路１６ａ、１６ｂから接地線VSS流れる電流I23、I24が減少する。半導体集積回路に形成されるトランジスタの閾値電圧が標準値より高くなる場合、あるいは半導体集積回路の動作中に周囲温度が高くなる場合、補正回路１４Ｇを流れる電流I81が減少し、内部回路１６ａ、１６ｂから接地線VSS流れる電流I23、I24が増加する。この結果、内部回路１６ａ、１６ｂの動作速度は、常にほぼ一定になる。
【００７７】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
図１５は、本発明の半導体集積回路の第９の実施形態を示している。この実施形態は、請求項８および請求項１０に対応している。第１、第３および第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７８】
この実施形態では、第７の実施形態の補正回路１４Ｆおよび内部回路２０（２０ａ、２０ｂ、...）の代わりに補正回路１４Ｈおよび内部回路２４（２４ａ、２４ｂ、...）が形成されている。半導体集積回路チップは、シリコン基板上にCMOSプロセスを使用して、例えばＬＣＤドライバとして形成されている。その他の構成は、第７の実施形態と同じである。
【００７９】
補正回路１４Ｈは、第７の実施形態の補正回路１４Ｆと第８の実施形態の補正回路１４Ｇを組み合わせて構成されている。換言すれば、補正回路１４Ｈは、第３の実施形態の補正回路１４Ｂのトランジスタの極性を逆にして構成されている。
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
【００８０】
図１６は、本発明の半導体集積回路の第１０の実施形態を示している。この実施形態は、請求項２、請求項３、請求項５および請求項６に対応している。第１および第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、複数の補正回路１４Ｉは、バイアス回路１０Ｆではなく、定電流源１２Ｆと内部回路２０（２０ａ、２０ｂ、...）との接続ノードND4（ND41、ND42、...）に接続されている。その他の構成は、第７の実施形態と同じである。
【００８１】
補正回路１４Ｉは、第４の実施形態の補正回路１４Ｃのトランジスタの極性を逆にして構成されている。すなわち、補正回路１４Ｉは、ドレインがノードND41、ND42にそれぞれ接続されたpMOSトランジスタPM9（PM91、PM92、...；補正トランジスタ）で構成されている。
この実施形態では、内部回路２０から流れる電流と補正回路１４Ｉから流れる電流の和が、定電流源１２Ｆに流れ込む。
【００８２】
半導体集積回路に形成されるトランジスタの閾値電圧が標準値より低くなる場合、あるいは半導体集積回路の動作中に周囲温度が低くなる場合、補正回路１４Ｉの各pMOSトランジスタPM9の電流は増加するため、内部回路２０から出力される電流は減少する。したがって、内部回路２０の動作速度は遅くなり、消費電流は減少する。この結果、内部回路２０の動作速度および消費電流は、閾値電圧が標準のとき、および温度が標準のときにほぼ等しくなる。
【００８３】
半導体集積回路に形成されるトランジスタの閾値電圧が標準値より高くなる場合、あるいは半導体集積回路の動作中に周囲温度が高くなる場合、補正回路１４Ｉの各pMOSトランジスタPM9の電流は減少するため、内部回路２０から出力される電流は増加する。したがって、内部回路２０の動作速度は速くなり、消費電流は増加する。この結果、内部回路２０の動作速度および消費電流は、閾値電圧が標準のとき、および温度が標準のときにほぼ等しくなる。
【００８４】
この実施形態においても、上述した第１および第４の実施形態と同様の効果を得ることができる。
図１７は、本発明の半導体集積回路の第１１の実施形態を示している。この実施形態は、請求項２、請求項３、請求項４および請求項６に対応している。第１および第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８５】
この実施形態では、第１０の実施形態の補正回路１４Ｉおよび内部回路２０（２０ａ、２０ｂ、...）の代わりに補正回路１４Ｊよび内部回路１６（１６ａ、１６ｂ、...）が形成されている。その他の構成は、第７の実施形態と同じである。
補正回路１４Ｊは、第５の実施形態の補正回路１４Ｄのトランジスタの極性を逆にして構成されている。すなわち、各補正回路１４Ｊは、カレントミラー回路（第２カレントミラー回路）を構成する一対のpMOSトランジスタと、nMOSトランジスタNM9（NM91、NM92、...；補正トランジスタ）とを有している。nMOSトランジスタNM9のゲートは、定電圧線VGS1に接続されている。
【００８６】
補正回路１４Ｊは、第１０の実施形態の補正回路１４Ｉと同様に動作する。そして、内部回路１６から流れる電流に補正回路１４Ｊから流れる電流を加えた電流が、定電流源１２Ｆに流れ込む。
この実施形態においても、上述した第１および第５の実施形態と同様の効果を得ることができる。
【００８７】
図１８は、本発明の半導体集積回路の第１２の実施形態を示している。この実施形態は、請求項９および請求項１０に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１０の実施形態の補正回路１４Ｉおよび内部回路２０（２０ａ、２０ｂ、...）の代わりに補正回路１４Ｋよび内部回路２４（２４ａ、２４ｂ、...）が形成されている。その他の構成は、第７の実施形態と同じである。
【００８８】
補正回路１４Ｋは、第６の実施形態の補正回路１４Ｅのトランジスタの極性を逆にして構成されている。すなわち、補正回路１４Ｋは、第１０の実施形態の補正回路１４Ｉと第１１の実施形態の補正回路１４Ｊを組み合わせて構成されている。
この実施形態においても、上述した第１および第６の実施形態と同様の効果を得ることができる。
【００８９】
なお、上述した実施形態では、本発明を、シリコン基板上にCMOSプロセスを使用して形成されたＬＣＤドライバに適用する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明を、シリコン基板上にバイポーラプロセスを使用して形成されたＬＣＤドライバに適用してもよい。この場合、上述した実施形態のnMOSトランジスタおよびpMOSトランジスタは、それぞれnpnトランジスタおよびpnpトランジスタに置き換えられる。
【００９０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  直列に接続された第１電流を生成する第１電流源と負荷回路とを有し、前記第１電流源と前記負荷回路との接続ノードである第１ノードに第１電圧を生成するバイアス回路と、
前記第１電圧に応じて電源電流を生成する第２電流源と、
複数の第１トランジスタを有し、前記第１トランジスタを動作させるために前記第２電流源に接続された内部回路と、
ゲートで定電圧を受ける補正トランジスタを含み、前記補正トランジスタのドレインに電気的に接続された第２ノードに、前記定電圧に応じて補正電流を生成し、前記第２ノードが前記第１ノードに電気的に接続された補正回路とを備えていることを特徴とする半導体集積回路。
【００９１】
（付記２）  直列に接続された第１電流を生成する第１電流源と負荷回路とを有し、前記第１電流源と前記負荷回路との接続ノードである第１ノードに第１電圧を出力するバイアス回路と、
前記第１電圧に応じて電源電流を生成する第２電流源と、
複数の第１トランジスタを有し、前記第１トランジスタを動作させるために前記第２電流源に接続された内部回路と、
ゲートで定電圧を受ける補正トランジスタを含み、前記補正トランジスタのドレインに電気的に接続された第２ノードに、前記定電圧に応じて補正電流を生成し、前記第２ノードが前記第２電流源と前記内部回路との接続ノードに接続されている補正回路とを備えていることを特徴とする半導体集積回路。
【００９２】
（付記３）  付記１または付記２記載の半導体集積回路において、
前記バイアス回路は、
前記内部回路内に形成される前記第１トランジスタの閾値電圧の変化に対する閾値電圧補償機能および温度変化に対する温度補償機能を有し、温度変化および閾値電圧の変化に依存せず一定の基準電圧を生成する基準電圧生成回路を備え、前記第１電圧は、前記基準電圧に応じて生成されることを特徴とする半導体集積回路。
【００９３】
（付記４）  付記３記載の半導体集積回路において、
前記基準電圧生成回路は、バンドギャップリファレンスであることを特徴とする半導体集積回路。
（付記５）  付記１または付記２記載の半導体集積回路において、
前記補正トランジスタは、nMOSトランジスタであることを特徴とする半導体集積回路。
【００９４】
（付記６）  付記１または請求項２記載の半導体集積回路において、
前記補正トランジスタは、pMOSトランジスタであることを特徴とする半導体集積回路。
（付記７）  付記１または付記２記載の半導体集積回路において、
前記第１電流源および前記第２電流源は、ゲートが前記第１ノードに接続された第２および第３トランジスタをそれぞれ含み、
前記第２および第３トランジスタにより第１カレントミラー回路が構成されていることを特徴とする半導体集積回路。
【００９５】
（付記８）  付記１または付記２記載の半導体集積回路において、
前記補正トランジスタのドレインは、前記第２ノードに直接接続されていることを特徴とする半導体集積回路。
（付記９）  付記１または付記２記載の半導体集積回路において、
前記補正トランジスタのドレインは、第２カレントミラー回路を構成する一対の第４トランジスタのゲートに接続され、
前記第４トランジスタのうち前記補正トランジスタに接続されていないトランジスタのドレインが、前記第２ノードに接続されていることを特徴とする半導体集積回路。
【００９６】
（付記１０）  直列に接続された第１電流を生成する第１電流源と負荷回路とを有し、前記第１電流源と前記負荷回路との接続ノードである第１ノードに第１電圧を生成するバイアス回路と、
前記第１電圧に応じて電源電流を生成する第２電流源と、
複数の第１トランジスタを有し、前記第１トランジスタを動作させるために前記第２電流源に接続された内部回路と、
ゲートで第１定電圧を受ける第１補正トランジスタを含み、前記第１補正トランジスタのドレインに電気的に接続された第２ノードに、前記第１定電圧に応じて第１補正電流を生成する第１補正回路と、
ゲートで第２定電圧を受け、前記第１補正トランジスタと極性が逆の第２補正トランジスタを含み、前記第２補正トランジスタのドレインに電気的に接続された前記第２ノードに、前記第２定電圧に応じて第２補正電流を生成する第２補正回路とを備え、
前記第２ノードは、前記第１ノードに電気的に接続されていることを特徴とする半導体集積回路。
【００９７】
（付記１１）  直列に接続された第１電流を生成する第１電流源と負荷回路とを有し、前記第１電流源と前記負荷回路との接続ノードである第１ノードに第１電圧を出力するバイアス回路と、
前記第１電圧に応じて電源電流を生成する第２電流源と、
複数の第１トランジスタを有し、前記第１トランジスタを動作させるために前記第２電流源に接続された内部回路と、
ゲートで第１定電圧を受ける第１補正トランジスタを含み、前記第１補正トランジスタのドレインに電気的に接続された第２ノードに、前記第１定電圧に応じて第１補正電流を生成する第１補正回路と、
ゲートで第２定電圧を受け、前記第１補正トランジスタと極性が逆の第２補正トランジスタを含み、前記第２補正トランジスタのドレインに電気的に接続された前記第２ノードに、前記第２定電圧に応じて第２補正電流を生成する第２補正回路とを備え、
前記第２ノードは、前記第２電流源と前記内部回路との接続ノードに接続されていることを特徴とする半導体集積回路。
【００９８】
（付記１２）  付記１０または付記１１記載の半導体集積回路において、
前記バイアス回路は、
前記内部回路内に形成される前記第１トランジスタの閾値電圧の変化に対する閾値電圧補償機能および温度変化に対する温度補償機能を有し、温度変化および閾値電圧の変化に依存せず一定の基準電圧を生成する基準電圧生成回路を備え、前記第１電圧は、前記基準電圧に応じて生成されることを特徴とする半導体集積回路。
【００９９】
（付記１３）  付記１２記載の半導体集積回路において、
前記第１定電圧生成回路は、バンドギャップリファレンスであることを特徴とする半導体集積回路。
（付記１４）  付記１０または付記１１記載の半導体集積回路において、
前記第１および第２補正トランジスタは、一方がnMOSトランジスタであり、他方がpMOSトランジスタであることを特徴とする半導体集積回路。
【０１００】
（付記１５）  付記１０または請求項１１記載の半導体集積回路において、
前記第１電流源および前記第２電流源は、ゲートが前記第１ノードに接続された第２および第３トランジスタをそれぞれ含み、
前記第２および第３トランジスタにより第１カレントミラー回路が構成されていることを特徴とする半導体集積回路。
【０１０１】
（付記１６）  付記１０または付記１１記載の半導体集積回路において、
前記第１補正トランジスタのドレインは、前記第２ノードに直接接続され、
前記第２補正トランジスタのドレインは、第２カレントミラー回路を構成する一対の第４トランジスタのゲートに接続され、
前記第４トランジスタのうち前記補正トランジスタに接続されていないトランジスタのドレインが、前記第２ノードに接続されていることを特徴とする半導体集積回路。
【０１０２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１０３】
【発明の効果】
請求項１および請求項２の半導体集積回路では、内部回路の動作速度を、閾値電圧の変化および温度変化によらず一定にできる。したがって、製造工程で発生する半導体集積回路チップ毎の閾値電圧のばらつきに依存せず、半導体集積回路の歩留を向上できる。また、内部回路の動作速度の温度依存性を小さくできるため、半導体集積回路の歩留を向上できる。この結果、半導体集積回路の製品コストを削減できる。
【０１０４】
請求項３の半導体集積回路では、温度変化および閾値電圧の変化に依存せず一定電圧を生成するバイアス回路を有する半導体集積回路に適用することで、顕著な効果がある。
請求項４の半導体集積回路では、内部回路に形成されるnMOSトランジスタの閾値電圧が変化する場合に、nMOSトランジスタの動作速度を一定にできる。あるいは、温度が変化する場合にもnMOSトランジスタの動作速度を一定にできる。
【０１０５】
請求項５の半導体集積回路では、内部回路に形成されるpMOSトランジスタの閾値電圧が変化する場合に、pMOSトランジスタの動作速度を一定にできる。あるいは、温度が変化する場合にもpMOSトランジスタの動作速度を一定にできる。
請求項６の半導体集積回路では、第２電流源で生成される電源電流を第１電流源で生成される電流と等しくできる。この結果、内部回路に供給される電源電流を、補正回路による補正制御により正確に調整できる。
【０１０６】
請求項７の半導体集積回路では、補正回路を簡易に構成でき、半導体集積回路のチップサイズの増加を最小限に抑えることができる。
請求項８および請求項９の半導体集積回路では、内部回路の動作速度を、閾値電圧の変化および温度変化によらず一定にできる。したがって、製造工程で発生する半導体集積回路チップ毎の閾値電圧のばらつきに依存せず、半導体集積回路の歩留を向上できる。また、内部回路の動作速度の温度依存性を小さくできるため、半導体集積回路の歩留を向上できる。この結果、半導体集積回路の製品コストを削減できる。
【０１０７】
さらに、極性が互いに異なる２種類のトランジスタが内部回路に形成される場合にも、内部回路の動作速度を一定にできる。
請求項１０の半導体集積回路では、内部回路に形成されるnMOSトランジスタの閾値電圧およびpMOSトランジスタの閾値電圧がそれぞれ変化する場合にも、内部回路の動作速度を一定にできる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示す回路図である。
【図２】図１に示した補正回路に供給する定電圧を生成するための電圧生成回路を示す回路図である。
【図３】本発明における内部回路の動作を示す特性図である。
【図４】第１の実施形態における内部回路のシミュレーション結果を示す特性図である。
【図５】半導体集積回路チップ毎の閾値電圧の分布を示す特性図である。
【図６】本発明の半導体集積回路の第２の実施形態を示す回路図である。
【図７】図６に示した補正回路に供給する定電圧を生成するための電圧生成回路を示す回路図である。
【図８】本発明の半導体集積回路の第３の実施形態を示す回路図である。
【図９】図８に示した補正回路に供給する定電圧を生成するための電圧生成回路を示す回路図である。
【図１０】本発明の半導体集積回路の第４の実施形態を示す回路図である。
【図１１】本発明の半導体集積回路の第５の実施形態を示す回路図である。
【図１２】本発明の半導体集積回路の第６の実施形態を示す回路図である。
【図１３】本発明の半導体集積回路の第７の実施形態を示す回路図である。
【図１４】本発明の半導体集積回路の第８の実施形態を示す回路図である。
【図１５】本発明の半導体集積回路の第９の実施形態を示す回路図である。
【図１６】本発明の半導体集積回路の第１０の実施形態を示す回路図である。
【図１７】本発明の半導体集積回路の第１１の実施形態を示す回路図である。
【図１８】本発明の半導体集積回路の第１２の実施形態を示す回路図である。
【図１９】従来のバイアス回路の一例を示す回路図である。
【図２０】図１９に示したバイアス回路１に接続される内部回路３の動作を示す特性図である。
【図２１】従来における半導体集積回路チップ毎のトランジスタの閾値電圧の分布を示す特性図である。
【符号の説明】
１０、１０Ｆ  バイアス回路
１２、１２Ｆ  定電流源
１４、１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅ  補正回路
１４Ｆ、１４Ｇ、１４Ｈ、１４Ｉ、１４Ｊ、１４Ｋ  補正回路
１６  内部回路
１８  電圧生成回路
２０  内部回路
２２  電圧生成回路
２４  内部回路
２６  電圧生成回路
BGR  バンドギャップリファレンス
AMP  アンプ
VGEN  電圧生成部
【図１】
0004091410.tif 000002
【図２】
0004091410.tif 000003
【図３】
0004091410.tif 000004
【図４】
0004091410.tif 000005
【図５】
0004091410.tif 000006
【図６】
0004091410.tif 000007
【図７】
0004091410.tif 000008
【図８】
0004091410.tif 000009
【図９】
0004091410.tif 000010
【図１０】
0004091410.tif 000011
【図１１】
0004091410.tif 000012
【図１２】
0004091410.tif 000013
【図１３】
0004091410.tif 000014
【図１４】
0004091410.tif 000015
【図１５】
0004091410.tif 000016
【図１６】
0004091410.tif 000017
【図１７】
0004091410.tif 000018
【図１８】
0004091410.tif 000019
【図１９】
0004091410.tif 000020
【図２０】
0004091410.tif 000021
【図２１】
0004091410.tif 000022