(57)【特許請求の範囲】
【請求項１】
p型InPの基板上にp型InPバッファ層、活性層、n型InPクラッド層及びn型AlInAsの選択マスク層を順次形成して半導体レーザ本体を構成する工程、上記選択マスク層上にストライプ形状のＳｉＯ２のマスク層を形成する工程、上記半導体レーザ本体をウェットエッチングしてメサを形成した後、上記マスク層を除去して上記選択マスク層を露出させる工程、上記選択マスク層を酸素プラズマのアッシングによって強制酸化させる工程、上記選択マスク層をマスクとしてマスク庇のない状態で上記メサの周りにp型InPの埋め込み層、n型InPの電流ブロック層及びp型InPの電流ブロック層からなる電流狭窄部を形成する工程を有する半導体レーザ装置の製造方法。
【請求項２】
上記活性層は、InGaAsP井戸層とInGaAsP障壁層とからなる多重量子井戸構造を有することを特徴とする請求項１記載の半導体レーザ装置の製造方法。
【請求項３】
請求項１または請求項２記載の製造方法によって製造された半導体レーザ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、光通信等に利用される半導体レーザ装置、特にInP系材料を用いた半導体レーザ装置の製造方法及びその製造方法によって製造された半導体レーザ装置に関するものである。
【０００２】
【従来の技術】
図２（ａ）〜図２（ｇ）は、従来の半導体レーザ装置において、ウェットエッチングでメサ構造を形成する場合の製造方法を工程順に示す概略断面図である。
以下、工程順に説明する。先ず、図２（ａ）に示すように、p型InP基板１上にp型InPバッファ層２、InGaAsP井戸層とInGaAsP障壁層とからなる多重量子井戸構造を有する活性層３、n型InPクラッド層４、n型InGaAs層５、n型InPキャップ層６を順次形成して半導体レーザ本体１０を構成する。
次に、図２（ｂ）に示すように、HCl等のウェットエッチャントによりn型InPキャップ層６を除去した後、スパッタ等によりn型InGaAs層５の全面に選択成長マスク用ＳｉＯ２層７を形成する。その後、図２（ｃ）に示すように、ＳｉＯ２層７の上面にフォトレジストを塗布した後、写真製版技術によって適当な幅、例えば５μｍのレジストパターン８を形成する。
【０００３】
次いで、図２（ｄ）に示すように、レジストパターン８をマスクとしてＲＩＥにてＳｉＯ２層７をエッチングし、図２（ｃ）のレジストパターン８と同じ幅をもったＳｉＯ２層７のストライプを形成した後、レジストパターン８を除去する。
その後、図２（ｅ）に示すように、半導体レーザ本体１０をHBr等のウェットエッチャントにより適当な深さ、例えば2.5μｍまでエッチングし、活性層３に電流を狭窄するためのメサ構造１０Ａを形成する。
この場合、各半導体層のエッチャントに対する選択性や異方性等によりエッチングマスクであるＳｉＯ２層７の下側周縁部もエッチングされるため、メサ構造１０Ａの最上部に図示のようにＳｉＯ２層７の庇が形成される。
【０００４】
次いで、図２（ｆ）に示すように、メサ構造１０Ａの周りにＭＯＣＶＤによる選択埋め込み成長で、p型InPの埋め込み層１１、n型InPの電流ブロック層１２、p型InPの電流ブロック層１３からなる電流狭窄部を形成する。
この時、パターニングされたＳｉＯ２層７はマスクとして機能するが、このマスクはInPに対して選択性を有するため、ＳｉＯ２層７上にはInPの層は形成されず、メサ構造１０Ａの周りにのみ電流狭窄部が形成される。その後、図２（ｇ）に示すように、バファードHF（NH4OH＋HF）等のウェットエッチャントによりＳｉＯ２層７のマスクを除去した後、HNO３等によりn型InGaAs層５を除去する。
更にその後、n型InP層１４及び同じくn型InPのコンタクト層１５を形成する。
【０００５】
また、図３（ａ）〜図３（ｇ）は、従来の半導体レーザ装置において、ドライエッチングでメサ構造を形成する場合の製造方法を工程順に示す概略断面図である。以下、工程順に説明する。なお、図３（ａ）〜図３（ｄ）は、図２（ａ）〜図２（ｄ）と同じであるため、相当部分に同一符号を付して説明を省略する。
図２（ｄ）の構成を得た後、図３（ｅ）に示すように、半導体レーザ本体１０をC２H６等のドライエッチャントにより適当な深さ、例えば2.5μｍまでエッチングし、活性層３に電流を狭窄するためのメサ構造１０Ａを形成する。
この場合、メサ構造１０Ａはほぼ垂直にエッチングされ、エッチングマスクであるＳｉＯ２層７の幅と同程度のメサ幅を有するメサ構造１０Ａが図示のように形成される。即ち、ＳｉＯ２層７の庇が形成されない。次いで、図３（ｆ）に示すように、メサ構造１０Ａの周りにＭＯＣＶＤによる選択埋め込み成長で、p型InPの埋め込み層１１、n型InPの電流ブロック層１２、p型InPの電流ブロック層１３からなる電流狭窄部を形成する。この時、パターニングされたＳｉＯ２層７はマスクとして機能するが、このマスクはInPに対して選択性を有するため、ＳｉＯ２層７上にはInPの層は形成されず、メサ構造１０Ａの周りにのみ電流狭窄部が形成される。その後、図３（ｇ）に示すように、バファードHF（NH4OH＋HF）等のウェットエッチャントによりＳｉＯ２層７のマスクを除去した後、HNO３等によりn型InGaAs層５を除去する。更にその後、n型InP層１４及び同じくn型InPのコンタクト層１５を形成する。
【０００６】
【発明が解決しようとする課題】
従来の半導体レーザ装置の製造方法は以上のような諸工程を有しており、メサ構造１０Ａをウェットエッチングによって形成する場合には、図２（ｅ）に示すＳｉＯ２層７の庇により電流狭窄部の成長不良が発生し、不都合が生ずる可能性がある。即ち、十分な電流狭窄効果を有する電流狭窄部を得るには、図２（ｆ）に示すp型InPの埋め込み層１１のメサ上部に成長停止面である（１１１）Ｂ面が形成される必要がある。この（１１１）Ｂ面の形成が不十分である場合には、n型InPの電流ブロック層１２の先端部１２Ａがメサ上部にてメサトップ部とＳｉＯ２層７の裏面との交点にまで達する結果、図２（ｇ）のように、ＳｉＯ２層７を除去した状態においてn型InP層１４と電流ブロック層１２の先端部１２Ａとが接触することになり、n型InP層１４からn型InPの電流ブロック層１２を通じて漏れ電流が発生する。
【０００７】
この結果、高電流注入領域で漏れ電流が過大になり、レーザ出力の飽和が生じて十分なレーザのデバイス特性が期待できないという問題点があった。即ち、ＳｉＯ２層７の庇がある場合には、ＭＯＣＶＤにおける原料ガスの回り込み不足が生じ、p型InPの埋め込み層１１がメサ上部にて（１１１）Ｂ面を十分に形成できない可能性がある。このため、安定的に十分な電流狭窄効果を有する電流狭窄部を形成することが困難になるという問題点があった。
一方、ドライエッチングによってメサ構造１０Ａを形成する場合には、図３（ｅ）に示すように、ＳｉＯ２層７の庇は形成されないが、ドライエッチングによって形成されたメサ構造の端面はドライエッチングによるエッチングダメージにより、ダメージ層を通って流れる漏れ電流が発生し、電流狭窄が十分に行なえなくなることがあるという問題点があった。
【０００８】
この発明は、上記のような問題点に対処するためになされたもので、エッチングによるダメージの少ないウェットエッチングによってメサ構造を形成すると共に、電流狭窄部の形成に庇のないマスクを使用することができる半導体レーザ装置の製造方法及びその製造方法によって製造された半導体レーザ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る半導体レーザ装置の製造方法は、p型InPの基板上にp型InPバッファ層、活性層、n型InPクラッド層及びn型AlInAsの選択マスク層を順次形成して半導体レーザ本体を構成する工程、上記選択マスク層上にストライプ形状のＳｉＯ２のマスク層を形成する工程、上記半導体レーザ本体をウェットエッチングしてメサを形成した後、上記マスク層を除去して上記選択マスク層を露出させる工程、上記選択マスク層を酸素プラズマのアッシングによって強制酸化させる工程、上記選択マスク層をマスクとしてマスク庇のない状態で上記メサの周りにp型InPの埋め込み層、n型InPの電流ブロック層及びp型InPの電流ブロック層からなる電流狭窄部を形成する工程を有するものである。
【００１１】
この発明に係る半導体レーザ装置の製造方法は、また、上記活性層が、InGaAsP井戸層とInGaAsP障壁層とからなる多重量子井戸構造を有するものである。
【００１２】
この発明に係る半導体レーザ装置は、上記各製造方法のいずれか一つによって製造されたものである。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１（ａ）〜図１（ｈ）は、実施の形態１の製造方法を工程順に示す概略断面図である。
以下、工程順に説明する。先ず、図１（ａ）に示すように、p型InP基板１上にp型InPバッファ層２、InGaAsP井戸層とInGaAsP障壁層とからなる多重量子井戸構造を有する活性層３、n型InPクラッド層４を順次形成し、更にその上に従来のn型InGaAs層５に代わるn型AlInAs層２０とn型InPキャップ層６を順次形成し、半導体レーザ本体３０を構成する。次に、図１（ｂ）に示すように、HCl等のウェットエッチャントによりn型InPキャップ層６を除去した後、n型AlInAs層２０の全面にマスク用ＳｉＯ２層７を形成する。その後、図１（ｃ）に示すように、ＳｉＯ２層７の上面にフォトレジストを塗布した後、写真製版技術によって適当なマスク幅、例えば５μｍのレジストパターン８を形成する。
【００１４】
次いで、図１（ｄ）に示すように、レジストパターン８をマスクとしてＲＩＥにてＳｉＯ２層７をエッチングし、図１（ｃ）のレジストパターン８と同じ幅をもったＳｉＯ２層７のストライプを形成した後、レジストパターン８を除去する。
その後、図１（ｅ）に示すように、半導体レーザ本体３０をHBr等のウェットエッチャントにより適当な深さ、例えば2.5μｍまでエッチングし、活性層３に電流を狭窄するためのメサ構造３０Ａを形成する。次いで、図１（ｆ）に示すように、HF等のウェットエッチャントによりＳｉＯ２層７を除去した後、酸素プラズマによるアッシング等を最表面のn型AlInAs層２０に施して、この層を強制酸化させる。その後、図１（ｇ）に示すように、n型AlInAs層２０を選択マスク層として、メサ構造３０Ａの周りにＭＯＣＶＤによる選択埋め込み成長でp型InPの埋め込み層１１、n型InPの電流ブロック層１２、p型InPの電流ブロック層１３からなる電流狭窄部を形成する。この時、強制酸化されたn型AlInAs層２０はInPに対して強い選択性を有するため、n型AlInAs層２０上にはInPの層は形成されず、メサ構造３０Ａの周りにのみ電流狭窄部が形成される。
その後、HNO３等により図１（ｈ）に示すように、n型AlInAs層２０を除去し、n型InP層１４及び同じくn型InPのコンタクト層１５を形成する。
【００１５】
【発明の効果】
この発明は以上のように構成され、n型AlInAs層を選択マスクとして電流狭窄部を形成するようにしているため、マスク庇のない状態で電流狭窄部の埋め込み成長を行なうことができる。
従って、原料ガスの回り込み不足によるメサ側面のp型InP埋め込み層の成長不足の問題がなく、n型InP電流ブロック層を通しての漏れ電流も発生することがない。また、ウェットエッチングによってメサ構造を形成するため、エッチングによるメサ端面のダメージも少ない。従って、安定的に十分な電流狭窄効果を有する電流狭窄部を得ることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の製造方法を工程順に示す概略断面図である。
【図２】  従来の半導体レーザ装置のウェットエッチングによる製造方法を工程順に示す概略断面図である。
【図３】  従来の半導体レーザ装置のドライエッチングによる製造方法を工程順に示す概略断面図である。
【符号の説明】
１  p型InP基板、    ２  p型InPバッファ層、    ３  活性層、    ４  n型InPクラッド層、    ６  n型InPキャップ層、    ７  ＳｉＯ２層、    ８  レジストパターン、    １１  p型InP埋め込み層、    １２  n型InP電流ブロック層、１３  p型InP電流ブロック層、    １４  n型InP層、    １５  n型InPコンタクト層、    ２０  n型AlInAs層、    ３０  半導体レーザ本体。
【図１】
0004037136.tif 000002
【図２】
0004037136.tif 000003
【図３】
0004037136.tif 000004