(57)【特許請求の範囲】
【請求項１】
映像デコード処理アルゴリズムを規定するマイクロプログラムが予め格納されるメモリと、
映像信号が供給され、上記マイクロプログラムに従って映像デコード処理を行うプログラマブル演算手段と、
上記メモリに格納されるマイクロプログラムの上記プログラマブル演算手段への転送を制御するＣＰＵとを有するテレビジョン受信機において、
上記プログラマブル演算手段は、
上記ＣＰＵによる制御に基づき、映像信号に含まれる情報を抽出する情報抽出手段と、
上記情報抽出手段で抽出された情報を上記ＣＰＵに転送する転送手段とを有し、
上記ＣＰＵは、上記転送手段から該ＣＰＵに転送された情報に基づいて、動作状態においても映像信号の状態に応じて適応的に処理内容が切り替わるようマイクロプログラムをロードするように制御し、高速レート処理は上記プログラマブル演算手段を用いて処理が行われるよう制御し、かつ低速レート処理は上記ＣＰＵを用いて処理が行われるよう制御する、
ことを特徴とするテレビジョン受信機。
【請求項２】
映像デコード処理アルゴリズムを規定するマイクロプログラムが予め格納されるメモリと、
映像信号が供給され、上記マイクロプログラムに従って映像デコード処理を行うプログラマブル演算手段と、
上記メモリに格納されるマイクロプログラムの上記プログラマブル演算手段への転送を制御するＣＰＵとを有する映像信号処理装置において、
上記プログラマブル演算手段は、
上記ＣＰＵによる制御に基づき、映像信号に含まれる情報を抽出する情報抽出手段と、
上記情報抽出手段で抽出された情報を上記ＣＰＵに転送する転送手段とを有し、
上記ＣＰＵは、上記転送手段から該ＣＰＵに転送された情報に基づいて、動作状態においても映像信号の状態に応じて適応的に処理内容が切り替わるようマイクロプログラムをロードするように制御し、高速レート処理は上記プログラマブル演算手段を用いて処理が行われるよう制御し、かつ低速レート処理は上記ＣＰＵを用いて処理が行われるよう制御する、
ことを特徴とする映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はプログラマブル演算回路およびＣＰＵを用いて映像信号を再生するテレビジョン受信機、及び映像信号処理装置に関するものである。
【０００２】
【従来の技術】
近年、放送方式は多様になってきており、現在では、地上波を用いたＮＴＳＣ方式による現行テレビジョン放送だけでなく、放送衛星を用いたＮＴＳＣ放送や高品位テレビジョン放送が実現されている。このように放送方式が多様になってくるとテレビジョン受信機としては各種放送を受信できる機能を備えることが要求されている。
【０００３】
図９は地上波によるＮＴＳＣ方式での現行テレビジョン放送と、衛星放送によるＮＴＳＣ放送および高品位テレビジョン放送を受信するテレビジョン受信機の構成図である。
【０００４】
まずはじめに、現行テレビジョン放送を受信する場合についてその動作を説明する。
アンテナ１０で受信された地上波による現行テレビジョン放送波は、Ｖ／ＵＨＦチューナ１１に供給されて所望のチャンネル信号が選択され中間周波数に変換された後、中間周波数増幅器１２にて増幅され、ＶＳＢ復調器１３でベースバンドＮＴＳＣ信号に変換された後、選択回路２４に出力される。選択回路２４ではＶＳＢ復調器１３からのベースバンドＮＴＳＣ信号が選択されており、同期処理回路１５およびＡＤ変換器１４にそれぞれ供給される。ＡＤ変換器１４のサンプリング周波数は、ＮＴＳＣ方式の場合カラーサブキャリアの４倍の周波数を用いることが一般的であり、その場合約１４．３ＭＨｚである。ＡＤ変換器１４でディジタル化されたベースバンドＮＴＳＣ信号はＮＴＳＣデコード回路１６に供給され、輝度信号／色信号分離処理、色信号復調処理、逆マトリクス処理等のＮＴＳＣデコード処理が施される。デコード出力はＲＧＢ信号として出力され、ＤＡ変換器１７を介してアナログ信号に変換された後、選択回路２０にて選択され、ドライブ回路２１を介してＣＲＴ２２に供給され画像表示される。
【０００５】
一方、同期処理回路１５では、入力されたベースバンドＮＴＳＣ信号から、水平同期再生および垂直同期再生および、入力信号に同期したクロック信号の再生等の処理が行われる。これらの同期信号およびクロックはＮＴＳＣデコード回路１６，ＡＤ変換器１４，ＤＡ変換器１７，および偏向処理回路１８にそれぞれ供給されており、それぞれの処理動作はこれらの信号に従って行われる。
【０００６】
また、偏向処理回路１８は供給された同期信号をもとに偏向制御信号を発生する。これは水平および垂直偏向のためののこぎり波形信号であり、選択器２３にて選択され、ＣＲＴ２２の偏向を制御する。
【０００７】
次に高品位テレビ信号を受信する場合についてその動作を説明する。
現在実用に供されている高品位テレビジョン放送は、ＭＵＳＥ（Multiple Sub-Nyquist Sampling Encoding）方式（二宮、他「高品位テレビの衛星１チャンネル伝送方式」テレビジョン学会技術報告ＴＥＢＳ95-2 Vol.7,No.44）によるものである。この方式は広帯域な高品位映像信号を４フィールドで一巡する４：１のサブナイキストサンプリングを施すことにより、約１／４に帯域圧縮して伝送する方式であり、ＦＭ（周波数変調）方式を用いた衛星放送が実施されている。
【０００８】
まず、アンテナ３０で受信された高品位テレビジョン放送波は、ＢＳチューナ３１に供給されて所望のチャンネル信号が選択され中間周波数に変換された後、中間周波数増幅器３２にて増幅され、ＦＭ復調器３３に供給される。ＦＭ復調器３３からのベースバンドＭＵＳＥ信号はＡＤ変換器３４において１６．２ＭＨｚでサンプリングされ、ＭＵＳＥデコード回路３６および同期処理回路３５にそれぞれ供給される。
【０００９】
ＭＵＳＥデコード回路３６は、フィールド内、フィールド間あるいはフレーム間内挿を用いて、伝送されなかった標本点情報を近似的に補間することによって元の広帯域な高品位映像信号を再生する。再生された高品位映像信号はＲＧＢ信号として出力され、ＤＡ変換器３７を介してアナログ信号に変換された後、選択器２０にて選択され、ドライブ回路２１を介してＣＲＴ２２に供給され、画像表示される。
【００１０】
一方、同期処理回路３５では、入力されたベースバンドＭＵＳＥ信号から水平同期信号あるいは垂直同期信号を再生するとともに、ＭＵＳＥデコード処理回路３６の動作に必要とするクロック信号および制御信号を発生する。再生されたクロック信号、同期信号および制御信号は、ＭＵＳＥデコード回路３６，ＡＤ変換器３４，ＤＡ変換器３７，および偏向処理回路３８にそれぞれ供給されており、それぞれの処理動作はこれらの信号に従って行われる。
【００１１】
また、偏向処理回路３８は同期処理回路３５から供給される同期信号をもとに偏向制御信号を発生する。これは水平および垂直偏向のためののこぎり波形信号であり、選択器２３にて選択され、ＣＲＴ２２の偏向を制御する。
【００１２】
さらに、衛星放送では、ＭＵＳＥ方式による高品位テレビジョン放送だけでなくＮＴＳＣ方式による現行テレビジョン放送も実施されていることは周知の通りであるが、そのような場合、図９の選択回路２４ではＦＭ復調器３３からの信号が選択されており、ＦＭ復調器３３から得られるベースバンドＮＴＳＣ信号に対して、上述した地上放送受信時と同じＮＴＳＣデコード処理が施される。
【００１３】
以上、説明してきた通り、高品位テレビジョン放送と現行テレビジョン放送に対応した従来のテレビジョン受信機は、デコード回路、同期処理回路、偏向処理回路等、それぞれの放送方式に応じた専用処理回路が個々に設けられており、テレビジョン受信機に含まれる回路規模の増大を招くとともに、コスト的にも不利になっていた。
【００１４】
【発明が解決しようとする課題】
以上のように、従来のテレビジョン受信機および映像信号処理装置は、各信号方式ごとに専用信号処理回路を設けているため、回路規模が増大するとともにコスト的にも不利になるという課題を有していた。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、請求項１にかかる発明は、映像デコード処理アルゴリズムを規定するマイクロプログラムが予め格納されるメモリと、映像信号が供給され、上記マイクロプログラムに従って映像デコード処理を行うプログラマブル演算手段と、上記メモリに格納されるマイクロプログラムの上記プログラマブル演算手段への転送を制御するＣＰＵとを有するテレビジョン受信機において、上記プログラマブル演算手段は、上記ＣＰＵによる制御に基づき、映像信号に含まれる情報を抽出する情報抽出手段と、上記情報抽出手段で抽出された情報を上記ＣＰＵに転送する転送手段とを有し、上記ＣＰＵは、上記転送手段から該ＣＰＵに転送された情報に基づいて、動作状態においても映像信号の状態に応じて適応的に処理内容が切り替わるようマイクロプログラムをロードするように制御し、高速レート処理は上記プログラマブル演算手段を用いて処理が行われるよう制御し、かつ低速レート処理は上記ＣＰＵを用いて処理が行われるよう制御することを特徴とするようにしたものである。
【００１９】
また、請求項２にかかる発明は、映像デコード処理アルゴリズムを規定するマイクロプログラムが予め格納されるメモリと、映像信号が供給され、上記マイクロプログラムに従って映像デコード処理を行うプログラマブル演算手段と、上記メモリに格納されるマイクロプログラムの上記プログラマブル演算手段への転送を制御するＣＰＵとを有する映像信号処理装置において、上記プログラマブル演算手段は、上記ＣＰＵによる制御に基づき、映像信号に含まれる情報を抽出する情報抽出手段と、上記情報抽出手段で抽出された情報を上記ＣＰＵに転送する転送手段とを有し、上記ＣＰＵは、上記転送手段から該ＣＰＵに転送された情報に基づいて、動作状態においても映像信号の状態に応じて適応的に処理内容が切り替わるようマイクロプログラムをロードするように制御し、高速レート処理は上記プログラマブル演算手段を用いて処理が行われるよう制御し、かつ低速レート処理は上記ＣＰＵを用いて処理が行われるよう制御するようにしたものである。
【００２３】
【発明の実施の形態】
実施の形態１．
本発明の実施の形態１にかかるテレビジョン受信機は、図１に示されるように、映像デコード処理アルゴリズムを規定するマイクロプログラムが予め格納されるメモリ（ＲＯＭ１５０）と、映像信号が供給され、上記マイクロプログラムに従って映像デコード処理を行うプログラマブル演算手段（１３０）と、上記メモリ（１５０）に格納されるマイクロプログラムの上記プログラマブル演算手段（１３０）への転送を制御するＣＰＵ（１７０）とを有するテレビジョン受信機において、高速レート処理は上記プログラマブル演算手段（１３０）を用いて処理を行い、低速レート処理は上記ＣＰＵ（１７０）を用いて処理を行うものとしたものである。そして、このような構成により、映像デコード処理のような高速レート処理は、プログラマブル演算回路（１３０）において、マイクロプログラムで記述される処理手順にしたがって処理することができ、さらには、プログラマブル演算回路（１３０）の制御処理、同期処理あるいは偏向処理等、低速レート処理は、ＣＰＵ（１７０）で処理を行うことにより、多様な信号方式に対しても、共通の信号処理回路を用いてプログラムの変更のみでフレキシブルに対応することができ、大幅なコストダウンを図ることが可能となる作用効果が得られる。
【００２４】
実施の形態２．
本発明の実施の形態２にかかるテレビジョン受信機は、図１，及び図２に示されるように、映像デコード処理アルゴリズムを規定するマイクロプログラムが予め格納されるメモリ（ＲＯＭ１５０）と、映像信号が供給され、上記マイクロプログラムに従って映像デコード処理を行うプログラマブル演算手段（１３０）と、上記メモリ（１５０）に格納されるマイクロプログラムの上記プログラマブル演算手段（１３０）への転送を制御するＣＰＵ（１７０）とを有するテレビジョン受信機において、上記プログラマブル演算手段（１３０）は、映像信号に含まれる情報を抽出する情報抽出手段（データ取り込みレジスタ１３４）を備え、上記ＣＰＵ（１７０）は、上記情報抽出手段（１３４）から抽出された情報にもとづいて、処理アルゴリズムの一部あるいは全体を変更したマイクロプログラムを上記メモリ（１５０）から上記プログラマブル演算手段（１３０）に転送するものとしたものである。そして、このような構成により、映像デコード処理のような高速レート処理は、プログラマブル演算回路（１３０）において、映像信号に含まれ、これより抽出した情報にもとづいて処理アルゴリズムの一部あるいは全体を変更したマイクロプログラムで記述される処理手順にしたがって処理することができ、さらには、プログラマブル演算回路（１３０）の制御処理、同期処理あるいは偏向処理等、低速レート処理は、ＣＰＵ（１７０）で処理を行うことにより、多様な信号方式に対しても、共通の信号処理回路を用い、プログラムの変更のみでフレキシブルに対応することができ、大幅なコストダウンを図ることが可能となる作用効果が得られる。
【００２５】
実施の形態３．
本発明の実施の形態３にかかる映像信号処理装置は、図８に示されるように、映像デコード処理アルゴリズムを規定するマイクロプログラムが予め格納されるメモリ（ＲＯＭ１５０）と、映像信号が供給され、上記マイクロプログラムに従って映像デコード処理を行うプログラマブル演算手段（１３０）と、上記メモリ（１５０）に格納されるマイクロプログラムの上記プログラマブル演算手段（１３０）への転送を制御するＣＰＵ（１７０）とを有する映像信号処理装置において、高速レート処理は上記プログラマブル演算手段（１３０）を用いて処理を行い、低速レート処理は上記ＣＰＵ（１７０）を用いて処理を行うものとしたものである。そして、このような構成により、映像デコード処理のような高速レート処理は、プログラマブル演算回路（１３０）において、マイクロプログラムで記述される処理手順にしたがって処理することができ、さらには、プログラマブル演算回路（１３０）の制御処理、同期処理あるいは偏向処理等、低速レート処理は、ＣＰＵ（１７０）で処理を行うため、多様な信号方式に対しても、共通の信号処理回路を用い、プログラムの変更のみでフレキシブルに対応することができ、大幅なコストダウンを図ることが可能となる作用効果が得られる。
【００２６】
実施の形態４．
本発明の実施の形態４にかかる映像信号処理装置は、図８，及び図２に示されるように、映像デコード処理アルゴリズムを規定するマイクロプログラムが予め格納されるメモリ（ＲＯＭ１５０）と、映像信号が供給され、上記マイクロプログラムに従って映像デコード処理を行うプログラマブル演算手段（１３０）と、上記メモリ（１５０）に格納されるマイクロプログラムの上記プログラマブル演算手段（１３０）への転送を制御するＣＰＵ（１７０）とを有する映像信号処理装置において、上記プログラマブル演算手段（１３０）は、映像信号に含まれる情報を抽出する情報抽出手段（データ取り込みレジスタ１３４）を備え、上記ＣＰＵ（１７０）は、上記情報抽出手段（１３４）から抽出された情報にもとづいて処理アルゴリズムの一部あるいは全体を変更したマイクロプログラムを上記メモリ（１５０）から上記プログラマブル演算手段（１３０）に転送するものとしたものである。そして、このような構成により、映像デコード処理のような高速レート処理は、プログラマブル演算回路（１３０）において、映像信号に含まれ、これより抽出した情報にもとづいて処理アルゴリズムの一部あるいは全体を変更したマイクロプログラムで記述される処理手順にしたがって処理することができ、さらには、プログラマブル演算回路（１３０）の制御処理、同期処理あるいは偏向処理等、低速レート処理は、ＣＰＵ（１７０）で処理を行うことにより、多様な信号方式に対しても、共通の信号処理回路を用い、プログラムの変更のみでフレキシブルに対応することができ、大幅なコストダウンを図ることが可能となる作用効果が得られる。
【００２７】
【実施例】
実施例１．
以下、本発明の一実施例について図面を参照しながら詳細に説明する。
図１は本発明の一実施例によるテレビジョン受信機の構成図である。図９に示した従来のテレビジョン受信機と同様な部分については同一符号を付しており、その動作については説明を省略する。
【００２８】
図１において、地上波での現行テレビジョン放送受信時には、ＶＳＢ復調器１３からベースバンドＮＴＳＣ信号が、衛星でのＮＴＳＣ放送受信時にはＦＭ復調器３３からベースバンドＮＴＳＣ信号が、あるいは高品位テレビジョン放送受信時にはＦＭ復調器３３からベースバンドＭＵＳＥ信号が得られており、選択回路５０で上記のうちの任意の信号が選択され、映像信号処理装置１００に供給される。
【００２９】
映像信号処理装置１００は、信号入力側にＡＤ変換器１１０を，及び出力側にＤＡ変換器１２０を備え、バス１４０を介して相互に接続されるプログラマブル演算回路１３０、同期処理回路１８０、偏向処理回路１９０、ＣＰＵ（中央処理装置）１７０、ＲＡＭ（ランダムアクセスメモリ）１６０，及びＲＯＭ（リードオンリメモリ）１５０を備えて構成されている。
【００３０】
まず、映像信号処理装置１００に入力されたベースバンド信号（ベースバンドＮＴＳＣ信号あるいはベースバンドＭＵＳＥ信号）は、ＡＤ変換器１１０でディジタル信号に変換され、プログラマブル演算回路１３０に供給される。
【００３１】
プログラマブル演算回路１３０の内部構成を図２に示す。プログラマブル演算回路１３０はアレイ状に配された複数個の演算エレメント（ＰＥ１１）〜（ＰＥｍｎ）と、データ取り込みレジスタ１３４とで構成されており、各々の演算エレメントとデータ取り込みレジスタ１３４は、入出力ポート１３３を介して外部のＣＰＵ１７０あるいはＲＯＭ１５０とバス１４０で接続されている。また、入力端子１３５を介して同期処理回路１８０と接続されている。
【００３２】
各々の演算エレメントは、マイクロプログラムの変更によって処理内容を変更することのできる演算回路であって、その演算の手順はマイクロプログラムとしてＲＯＭ１５０に書き込まれており、ＣＰＵ１７０からのロード命令にしたがって、各々の演算エレメントにロードされる。また、入力端子１３５に供給される制御信号に従って、マイクロプログラムのロード、演算の起動、終了等の制御が行われる。
【００３３】
図３は、演算エレメントＰＥ１１〜ＰＥｍｎのうちの１つの内部構成図である。これは一般的なＤＳＰ（ディジタルシグナルプロセッサ）と同様の構成のものである。すなわち算術演算あるいは論理演算を行うＡＬＵ（Arithmetic and Logic Unit)１１１、演算結果を格納するデータレジスタ１１２、外部とのデータの入出力を行うｉ／ｏポート１１３を備え、それぞれがマイクロプログラムによって制御される構成となっている。
【００３４】
まず、マイクロプログラムを演算エレメントにロードする場合は、選択回路１１４、及び１１７はそれぞれ入力端子１１９から入力されるマイクロプログラム、及び書き込みアドレスを選択する。ここで、選択回路１１４、及び１１７の選択動作を制御する信号は同期処理回路１８０等を含む制御系によって与えられ、マイクロプログラムはＲＯＭ１５０からバス１４０を介して入力され、書き込みアドレスはＣＰＵ１７０からバス１４０を介して入力される。これによって命令レジスタ１１５の書き込みアドレスで示される領域にマイクロプログラムがロードされる。また入力端子１１９から入力される制御信号にしたがって、マイクロプログラムのロードは、映像信号の水平帰線期間あるいは垂直帰線期間に行われる。このマイクロプログラムのロードを制御する制御信号は同期処理回路１８０等を含む制御系によって与えられる。さらに、映像期間において演算が実行される時、つまり命令レジスタ１１５に格納されたマイクロプログラムが使用される場合は、選択回路１１７は命令カウンタ１１８からの出力信号を選択しており、命令カウンタ１１８で生成された読み出しアドレスにしたがって順次マイクロプログラムが命令レジスタ１１５から読み出される。これらの動作は入力端子１１９に供給される制御信号で制御されている。読み出されたマイクロプログラムは、選択回路１１４を介して命令デコーダ１１６に入力されて解読されることにより、ＡＬＵ１１１、データレジスタ１１２、ｉ／ｏポート１１３がそれぞれ制御され、所望の演算処理が行われる。
【００３５】
図４はＮＴＳＣデコード処理時、及びＭＵＳＥデコード処理時のそれぞれにおける各々の演算エレメントに対する処理の割り付けを示す一覧表である。ＮＴＳＣデコード時には輝度信号／色信号分離処理、ＡＣＣ処理、色復調処理、フィルタリング処理、逆マトリクス処理があり、ＭＵＳＥデコード処理時には、動画領域内挿処理、静止画領域内挿処理、動き検出処理、線順次デコード処理、逆マトリクス処理などがあり、それぞれの処理を割り付けられた演算エレメントは入力されるデータフローに対して所定の処理を実行する。なお、ＭＵＳＥデコード処理にはフレーム間あるいはフィールド間での演算があり、フレーム遅延データあるいはフィールド遅延データが必要となるが、図２の入出力ポート１３６を介してフレームメモリ１０１を接続することで対応できる。
【００３６】
デコード結果として得られるＲＧＢ信号は、プログラマブル演算回路１３０の出力端子１３２ａ〜１３２ｃから出力され、ＤＡ変換器１２０を介してアナログ信号に変換される。アナログＲＧＢ信号はドライブ回路２１を介してＣＲＴ２２に供給され、画像表示される。なお、図２において、演算エレメントＰＥ４ｎ（演算エレメントＰＥ３ｎの下側に配置される図示しない演算エレメント）〜ＰＥｍｎも図示しない出力端子を備えているが、上述のようにＲ，Ｇ，Ｂの３信号だけを出力する場合には演算エレメントＰＥ４ｎ〜ＰＥｍｎの出力端子は用いられない。
【００３７】
次に、図２のデータ取り込みレジスタ１３４についてその動作を説明する。
ＮＴＳＣデコード処理あるいはＭＵＳＥデコード処理を行う場合、定常的な動作手順を示すマイクロプログラムを動作起動時にロードする以外に、動作状態においても映像信号の状態に応じて適応的に処理内容を切り替えるためにマイクロプログラムをロードする必要がある。このような適応処理を実現する場合、処理途中段階での映像データをＣＰＵ１７０に取り込む必要がある。すなわち、データ取り込みレジスタ１３４には、複数の演算エレメントを相互に接続するネットワーク端１３７が接続されており、入力信号データあるいはデコード処理途中データ等を取り込むことができるように構成されている。例えばデータ取り込みレジスタ１３４は図５に示す回路で構成される。図５において１３４１ａ，１３４１ｂ，１３４１ｃ，…はネットワーク端と接続される入力端子であり、多入力選択回路１３４２を介してランダムアクセスメモリ（以下ＲＡＭと記す）１３４３に接続されている。また、入力端子１３５および入出力端子１３３はそれぞれ制御回路１３４６に接続されている。制御回路１３４６は、入力される制御信号，アドレス，およびデータ信号に基づいて、多入力選択回路１３４２の選択，アドレスカウンタ１３４５の起動，ＲＡＭ１３４３の書き込み／読み出し制御，および選択回路１３４４の選択それぞれに必要な制御信号を発生する。さらに、この制御回路１３４６は、入出力端子１３３を介して受け渡されるＲＡＭ１３４３の読み出しアドレスあるいは、そのアドレスに従って読み出されるデータのインターフェース機能を備えたものである。
【００３８】
以上のように構成されたデータ取り込みレジスタ１３４について、その動作を説明する。
まず、データ取り込み時においては、多入力選択回路１３４２で選択されたデータはＲＡＭ１３４３に入力される。また、選択回路１３４４はアドレスカウンタ１３４５からの信号を選択している。制御回路１３４６はＲＡＭ１３４３を書き込み動作に設定するとともに、予め設定された任意のタイミングでデータを書き込む。また、それに連動して、アドレスカウンタ１３４５が起動されており、アドレスカウンタ１３４５で生成されるアドレスにデータが順次書き込まれる。
【００３９】
次に、データ転送時においては、選択回路１３４４は制御回路１３４６に介してＣＰＵ１７０から供給される読み出しアドレスを選択している。したがって、予め設定されるタイミングで、制御回路１３４６で生成される制御信号に従ってＲＡＭ１３４３が読み出し動作に設定されるとともに、選択回路１３４４を介して供給される読み出しアドレスに従って、上述した動作で書き込まれたデータを読み出す。読み出されたデータは入出力端子１３３を介してＣＰＵ１７０に転送される。
【００４０】
以上の動作によって、ＣＰＵ１７０にはデータが取り込まれ、ＣＰＵ１７０においては、該取り込まれたデータに基づいて必要な演算が行なわれ、その結果に応じて、処理アルゴリズムの一部あるいは全体を変更するマイクロプログラムがＲＯＭ１５０より新たにロードされる。
【００４１】
ここで、ＲＡＭ１６０は取り込まれたデータの一時的な保存領域、あるいはＣＰＵ１７０での演算時に必要なワーキング領域として動作する。
【００４２】
例えば、ＮＴＳＣデコード処理の中にＡＣＣ（自動色飽和度補正）と呼ばれる処理がある。これはバースト信号の振幅に応じて色復調時のゲインを制御するものである。このような処理を実現するには、バースト信号をデータ取り込みレジスタ１３４で取り込み、ＣＰＵ１７０に転送する。さらにＣＰＵ１７０において補正ゲインを演算し、図４に示すようにＡＣＣ処理が割り付けられた演算エレメントＰＥ２１に対し、上記補正ゲインを実現する新たなマイクロプログラムを新たにロードすればよい。
【００４３】
図６に、ＡＣＣ処理を行う場合の制御タイミングを示す。取り込まれたバースト信号はそのライン期間内にＣＰＵ１７０に転送され、ＣＰＵ１７０で補正ゲインの演算が行われる。さらに次ラインのバースト信号取り込み開始前に、ＣＰＵ１７０は、上記補正ゲインを実現するマイクロプログラムの再ロードを完了し、演算エレメントＰＥ２１は新たに設定された命令にしたがってＡＣＣ処理を行う。
【００４４】
図７は、ＭＵＳＥデコード処理におけるコントロール信号による制御タイミングを、ＭＵＳＥ信号フォーマットに照らし合わせて示したものである。ＭＵＳＥ信号には毎フィールドごとの動作を設定するコントロール信号Ｃtrが重畳されており、ＭＵＳＥデコード処理を行う際は上記コントロール信号Ｃtrに従って処理内容を変更することが必要である。図示したように、データ取り込みレジスタ１３４で取り込まれたコントロール信号Ｃtrは、そのフィールド期間内にＣＰＵ１７０に転送されるとともに、ＣＰＵ１７０ではコントロール信号のデコード処理が行われ、次フィールドの垂直帰線期間中に制御を実現するためのマイクロプログラムがロードされる。演算エレメントＰＥは新たにロードされたマイクロプログラムに従って動作を行う。このように、本発明の映像信号処理装置は、演算エレメントＰＥに対するマイクロプログラム変更のような制御処理に対してフレキシブルに対応することができる。
【００４５】
次に、同期処理について説明する。
ＮＴＳＣデコード処理において、水平同期検出、垂直同期検出、同期クロック再生などの処理は、基本的にはライン毎あるいはフィールド毎の処理であるのでＣＰＵ１７０において処理される。すなわち上述したプログラマブル演算回路１３０が有するデータ取り込み機能を用い、これらの処理に必要なデータをＣＰＵ１７０に取り込むことで実現できる。ここで、図１に示す同期処理回路１８０は、ＣＰＵ１７０の周辺回路としての機能を持つものであり、ＣＰＵ１７０での演算結果にしたがって制御信号を発生する。例えば、ＣＰＵ１７０で処理された位相誤差データをＰＬＬ制御電圧に変換し、図示していないＶＣＸＯに供給する。また、再生された同期信号に基づいて、プログラマブル演算回路１３０、偏向処理回路１９０等への制御信号を発生する。
【００４６】
ＭＵＳＥデコード処理においても、水平同期検出、クランプレベル検出、ＡＬＣ（Automatic Level Control)レベル検出などの処理は、基本的にはライン毎あるいはフィールド毎の処理であるので、ＮＴＳＣデコード処理と同様にＣＰＵ１７０を用いて処理される。この場合、同期処理回路１８０ではバス１４０を介して供給されるＣＰＵ１７０からの処理データを、クランプレベル、ＡＬＣ制御電圧、あるいはＰＬＬ制御電圧に変換し、それぞれ図示していないクランプ回路、ＡＬＣ回路、ＶＣＸＯ等に供給する。また、再生された同期信号に基づいて、プログラマブル演算回路１３０、偏向処理回路１９０等への制御信号を発生する。
【００４７】
次に偏向処理について説明する。
偏向処理の主要な機能の一つは、偏向のためのノコギリ波形を発生することであるが、その場合、走査時の幾何学的歪みを除去するために予めピンクッション補正などの処理を行うことが必要である。このような処理に対しても本発明の映像信号処理装置は好適である。すなわち、上記処理はライン毎の処理であるからＣＰＵ１７０を用いて処理することができる。図１の偏向処理回路１９０は、同期処理回路１８０と同様にＣＰＵ１７０の周辺回路としての機能を持つものであり、ＣＰＵ１７０で演算された補正データ，及び同期処理回路１８０からの同期信号に基づいて歪み補正されたノコギリ波形を発生し、ＣＲＴ２２を制御する。
【００４８】
このように、本実施例１のテレビジョン受信機のもつ映像信号処理装置によれば、同期処理あるいは偏向処理の主要な機能をＣＰＵで実現できるため、多様な信号方式に対してフレキシブルに対応できるとともに、同期処理回路あるいは偏向処理回路として必要な機能は、ＣＰＵの周辺回路的な簡単な機能のみを有するものとすればよく、従来の専用回路に比べて大幅な規模削減を図ることができる。
【００４９】
実施例２．
図８は図１のテレビジョン受信機における映像信号処理装置１００のみを分離したものである。図１の映像信号処理装置１００と異なる点は、図８の映像信号処理装置においては、偏向処理回路１９０が削除されている点である。図１に示した実施例１においては、テレビジョン受信機を例に説明したが、本実施例２の映像信号処理装置は、テレビジョン受信機以外へも適用可能である。偏向処理回路１９０は、テレビジョン受信機において表示装置がＣＲＴである場合に必要な回路であって、表示装置がその他のものからなる用途に適用する場合は必要ない。
【００５０】
図８の映像信号処理装置の適用例としては、大画面投射型ディスプレイシステムへの適用が考えられる。近年、公共施設などにおいて、大画面の投射型ディスプレイシステムが設置されることが増えている。このシステムは基本的には投射型ディスプレイ装置と信号再生装置との組み合わせで構成されており、表示する信号方式毎に信号再生装置を備える必要があった。したがって、かかる場合に信号再生装置として本実施例２の映像信号処理装置を用いることは極めて好適であるといえる。
【００５１】
なお、上記実施例の説明においては、プログラマブル演算回路を、ＭＩＭＤ（Multi Instruction stream, Multi Data stream ）型演算回路を用いて構成した例を説明したが、本発明では、このプログラマブル演算回路はこれに限定されるものではなく、ＳＩＭＤ（Single Instruction stream, Multi Data stream）型演算回路など、映像信号を実時間で処理することのできるプログラマブル演算回路であればどのような構成のものを用いてもよい。
【００５２】
【発明の効果】
以上説明してきたように、本発明のテレビジョン受信機、及び映像信号処理装置によれば、ＮＴＳＣデコード処理あるいはＭＵＳＥデコード処理のような高速レート処理についてはプログラマブル演算回路によりマイクロプログラムで記述される処理手順にしたがって処理を行い、さらには、演算エレメントに対するマイクロプログラム変更のような制御処理、同期処理、偏向処理等の，ライン毎、フィールド毎の低速レート処理についてはＣＰＵを用いてソフトウエア処理を行うようにしているため、多種多様の映像信号の信号方式に対してもプログラムの変更のみでフレキシブルに対応可能であるとともに、低速レート処理に必要な主要機能をＣＰＵで実現するため、回路規模の大幅な削減が可能であり、大幅なコストダウンが可能となる効果が得られる。
【図面の簡単な説明】
【図１】  本発明の実施例１によるテレビジョン受信機を示す構成図である。
【図２】  上記実施例１におけるプログラマブル演算回路を示す構成図である。
【図３】  上記実施例１における演算エレメントを示す構成図である。
【図４】  上記実施例１における演算エレメントへの処理割り付け例を示す図である。
【図５】  上記実施例１におけるデータ取り込みレジスタを示す構成図である。
【図６】  上記実施例１におけるＡＣＣ処理における制御タイミングを示す図である。
【図７】  上記実施例１におけるコントロール信号による制御タイミングを示す図である。
【図８】  本発明の実施例２による映像信号処理装置の構成図である。
【図９】  従来のハイビジョン受信機を示す構成図である。
【符号の説明】
１０・・・ アンテナ、１１・・・ Ｖ／ＵＨＦチューナ、１２・・・ 中間周波数増幅器、１３・・・ ＶＳＢ復調器、２１・・・ ドライブ回路、２２・・・ ＣＲＴ、３０・・・ アンテナ、３１・・・ ＢＳチューナ、３２・・・ 中間周波数増幅器、３３・・・ ＦＭ復調器、１００・・・ 映像信号処理装置、１０１・・・ フレームメモリ、１１０・・・ ＡＤ変換器、１１１・・・ ＡＬＵ、１１２・・・ データレジスタ、１１３・・・ ｉ／ｏポート、１１４・・・ 選択回路、１１５・・・ 命令レジスタ、１１６・・・ 命令デコーダ、１１７・・・ 選択回路、１１８・・・ 命令カウンタ、１１９・・・ 入力端子、１２０・・・ ＤＡ変換器、１３０・・・ プログラマブル演算回路、１３１、１３２、１３３・・・ 入出力端子、１３４・・・ データ取り込みレジスタ、１３５・・・ 入力端子、
１３６・・・ 入出力端子、１４０・・・ バス、１５０・・・ ＲＯＭ、１６０・・・ ＲＡＭ、１７０・・・ ＣＰＵ、１８０・・・ 同期処理回路、１９０・・・ 偏向処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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