(57)【特許請求の範囲】
【請求項１】
素子分離膜によりＮＭＯＳ領域及びＰＭＯＳ領域が限定された半導体基板上にゲート酸化膜、第１ポリシリコン膜及びポリシリコンゲルマニウム膜を順次に形成する第１段階と、
前記半導体基板のＰＭＯＳ領域上にハードマスク層を形成する第２段階と、
前記ハードマスク層を利用して前記ＮＭＯＳ領域のポリシリコンゲルマニウム膜を選択的に除去してＮＭＯＳ領域の第１ポリシリコン膜を露出させる第３段階と、
前記ＮＭＯＳ領域の露出された第１ポリシリコン膜を選択的に成長させてＮＭＯＳ領域上にのみ第２ポリシリコン膜を形成する第４段階と、
前記ハードマスク層をイオン注入マスクとしてＮＭＯＳ領域にのみＮ型不純物をイオン注入する第５段階と、
前記ハードマスク層を除去する第６段階と、
前記半導体基板にゲートスタック形成のためのパターニングを行ってＰＭＯＳ領域では第１ゲートスタックを、ＮＭＯＳ領域では第２ゲートスタックを形成する第７段階とを具備することを特徴とする選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項２】
前記素子分離膜はトレンチ素子分離膜であることを特徴とする請求項１に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項３】
前記第１ポリシリコン膜の厚さは５０〜５００Åの範囲であることを特徴をする請求項１に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項４】
前記ポリシリコンゲルマニウム膜はゲルマニウムの濃度が２０〜９９％の範囲であることを特徴とする請求項１に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項５】
前記第１ポリシリコン膜とポリシリコンゲルマニウム膜とはインサイチュ方式で形成することを特徴とする請求項１に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項６】
前記ハードマスクは窒化膜であることを特徴とする請求項１に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項７】
前記ポリシリコンゲルマニウム膜を選択的に除去する方法は湿式エッチングを利用することを特徴とする請求項１に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項８】
前記湿式エッチングはＮＨ４ＯＨ、Ｈ２Ｏ、及びＨ２Ｏ２混合溶液をエッチング液として使用することを特徴とする請求項７に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項９】
前記第２ポリシリコン膜を選択的に成長させる方法は、シリコンを含むガスおよびＨＣｌガスを使用して５００〜８５０℃の温度範囲で行うことを特徴とする請求項１に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項１０】
前記第６段階のハードマスク層を除去した後、前記半導体基板表面にシリサイド層形成のための第３ポリシリコンを蒸着する段階をさらに行うことを特徴とする請求項１に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項１１】
前記第７段階の第１及び第２ゲートスタックを形成した後、前記第１及び第２ゲートスタックの側壁にゲートスペーサを形成する工程をさらに行うことを特徴とする請求項１に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項１２】
素子分離膜によりＮＭＯＳ領域及びＰＭＯＳ領域が限定された半導体基板上にゲート酸化膜およびポリシリコンゲルマニウム膜を順次に形成する第１段階と、
前記半導体基板のＰＭＯＳ領域上にハードマスク層を形成する第２段階と、
前記ハードマスク層を利用して前記ＮＭＯＳ領域のポリシリコンゲルマニウム膜の一部を選択的にエッチングする第３段階と、
前記ＮＭＯＳ領域に残留するポリシリコンゲルマニウム膜を選択的に成長させて第１ポリシリコン膜を形成する第４段階と、
前記ハードマスク層をイオン注入マスクとしてＮＭＯＳ領域にのみＮ型不純物をイオン注入する第５段階と、
前記ハードマスク層を除去する第６段階と、前記半導体基板にゲートスタック形成のためのパターニングを行ってＰＭＯＳ領域では第１ゲートスタックを、ＮＭＯＳ領域では第２ゲートスタックを形成する第７段階とを具備することを特徴とする選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項１３】
前記ポリシリコンゲルマニウム膜はゲルマニウムの濃度が２０〜９９％の範囲であることを特徴とする請求項１２に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項１４】
前記ＮＭＯＳ領域のポリシリコンゲルマニウム膜の一部を選択的にエッチングする方法はＮＭＯＳ領域に残留するポリシリコンゲルマニウム膜の厚さが５０〜５００Åの範囲になるように行われることを特徴とする請求項１２に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項１５】
前記第６段階後に前記半導体基板の全面にシリサイド層形成のための第２ポリシリコン膜を蒸着する工程をさらに行うことを特徴とする請求項１２に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項１６】
前記第７段階後に前記第１及び第２ゲートスタックの側壁にゲートスペーサを形成する工程をさらに行うことを特徴とする請求項１２に記載の選択的成長を利用したＣＭＯＳゲートの製造方法。
【請求項１７】
素子分離膜によりＰＭＯＳ領域およびＮＭＯＳ領域が限定された半導体基板と、
前記半導体基板のＰＭＯＳ領域上に形成され、ゲート酸化膜と、前記ゲート酸化膜上に蒸着により形成されてポリシリコンゲルマニウム膜を材質とする第１ゲート電極を含む第１ゲートスタックと、
前記半導体基板のＮＭＯＳ領域上に形成され、ゲート酸化膜と、前記ゲート酸化膜上にポリシリコンゲルマニウム膜を蒸着して形成されて拡散により内部のゲルマニウム濃度が数％以下であるようにポリシリコン化した第１ゲート電極と、前記第１ゲート電極を成長させて形成されたポリシリコン材質の第２ゲート電極とを含む第２ゲートスタックとを具備することを特徴とする選択的成長を利用したＣＭＯＳゲート。
【請求項１８】
前記第１ゲートスタックは前記第１電極上にシリサイド層形成のための第２ポリシリコン膜をさらに具備することを特徴とする請求項１７に記載の選択的成長を利用したＣＭＯＳゲート。
【請求項１９】
前記第１ゲートスタックは前記ゲート酸化膜、第１ゲート電極及び第２ポリシリコン膜の側壁に形成されたゲートスペーサをさらに具備することを特徴とする請求項１８に記載の選択的成長を利用したＣＭＯＳゲート。
【請求項２０】
前記第１ゲートスタックは前記ゲート酸化膜、第１ゲート電極の側壁に形成されたゲートスペーサをさらに具備することを特徴とする請求項１７に記載の選択的成長を利用したＣＭＯＳゲート。
【請求項２１】
前記第２ゲートスタックは前記第２電極上に第２ポリシリコン膜をさらに具備することを特徴とする請求項１７に記載の選択的成長を利用したＣＭＯＳゲート。
【請求項２２】
前記第２ゲートスタックは前記ゲート酸化膜、第１ゲート電極、第２ゲート電極及び第２ポリシリコン膜の側壁に形成されたゲートスペーサをさらに具備することを特徴とする請求項２１に記載の選択的成長を利用したＣＭＯＳゲート。
【請求項２３】
前記第２ゲートスタックは前記ゲート酸化膜、第１ゲート電極及び第２ゲート電極の側壁に形成されたゲートスペーサをさらに具備することを特徴とする請求項１７に記載の選択的成長を利用したＣＭＯＳゲート。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、より詳細にはゲート電極としてポリシリコンゲルマニウム（ｐｏｌｙ−ＳｉＧｅ）を使用するＣＭＯＳトランジスタのゲートパターン及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化、高速化、低電力化が進むにつれて半導体素子のＣＭＯＳトランジスタに対するスケーリングダウンも急激に進んでいる。これにより、ＣＭＯＳトランジスタでは短チャンネル効果を抑制するために、表面チャンネルが形成でき、ゲートパターンの形態が対称的でありつつ低電圧のしきい電圧Ｖｔｈが形成できるデュアルゲート型ＣＭＯＳトランジスタが広く使われている。
【０００３】
一般的なデュアルゲート型ＣＭＯＳトランジスタの製造方法は、半導体基板上にゲート電極用ポリシリコン膜を蒸着した後、ＮＭＯＳ領域にはＮ型不純物である燐、ヒ素をイオン注入し、ＰＭＯＳ領域にはＰ型不純物であるホウ素をイオン注入する方法で行われる。
【０００４】
しかし、前記一般的なデュアルゲート型ＣＭＯＳトランジスタの製造方法は、ゲート酸化膜の厚さが５０Å以下であり、ＰＭＯＳ領域へのホウ素イオン浸透によるポリゲート空乏効果およびしきい電圧の不安定のために、ゲートパターンに対する正確なしきい電圧の調節が難しくて、ＰＭＯＳ素子の特性が低下するという問題点がある。
【０００５】
前述した問題点のうちポリゲート空乏効果を解決する方法として、非特許文献１にポリシリコンの代りにポリシリコンゲルマニウム膜をゲート電極として使用する方法が提示された。
【０００６】
【非特許文献１】
ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．１９９０ ｐｐ．２５３〜２５６
【０００７】
前記ポリシリコンゲルマニウム膜をゲート電極として使用する方法は、従来のＣＭＯＳトランジスタ製造方法をそのまま使用できるという長所と、ＰＭＯＳ領域へのホウ素イオン浸透が抑制されてポリゲート空乏効果が抑制されるという長所とを有する。さらに、仕事関数差によるしきい電圧増大でチャンネルドーピングを減らしてキャリアの移動度増大に起因した電流操縦性を改善できるという長所も有している。
【０００８】
しかし、ポリシリコンゲルマニウム膜をゲート電極として採択したＣＭＯＳトランジスタの場合、ＰＭＯＳ領域での特性向上と反対にＮＭＯＳ領域では特性が低下する問題がある。これはポリシリコンゲルマニウムが従来のポリシリコンと比較して燐やヒ素に対して固溶度が低く、不活性比率が低くて、ＮＭＯＳ領域の場合にはポリシリコンゲルマニウムのうちゲルマニウムの濃度が増加するほどポリゲート空乏効果が増加するからである。
【０００９】
したがって、デュアルゲート型ＣＭＯＳトランジスタでポリシリコンゲルマニウムをゲート電極物質として使用すれば、ＰＭＯＳ領域では特性が向上するが、ＮＭＯＳ領域では逆に特性が低下して全体的な特性向上を期待し難い。
【００１０】
従来技術によるポリシリコンゲルマニウムをゲート電極材質として採択するＣＭＯＳトランジスタの製造方法は、半導体基板上のＰＭＯＳ及びＮＭＯＳ領域にポリシリコンゲルマニウム膜を全面蒸着した後、Ｐ型及びＮ型不純物をそれぞれの領域にイオン注入する方式で行われる。したがって、ＰＭＯＳ領域及びＮＭＯＳ領域に相異なる材質のゲート電極を使用し難いという問題がある。
【００１１】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、ＰＭＯＳ領域ではポリシリコンゲルマニウムをゲート電極の材質として使用し、ＮＭＯＳ領域ではポリシリコンをゲート電極の材質として使用しつつも全体的なＣＭＯＳトランジスタの劣化を防止できる選択的成長を利用したＣＭＯＳゲートの製造方法を提供するところにある。
【００１２】
本発明が解決しようとする他の技術的課題は、前記選択的成長を利用した製造方法によるＣＭＯＳゲートを提供するところにある。
【００１３】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の第１実施例による選択的成長を利用したＣＭＯＳゲートの製造方法は、素子分離膜によりＮＭＯＳ領域及びＰＭＯＳ領域が限定された半導体基板上にゲート酸化膜、第１ポリシリコン膜及びポリシリコンゲルマニウム膜を順次に形成する第１段階と、前記半導体基板のＰＭＯＳ領域上にハードマスク層を形成する第２段階と、前記ハードマスク層を利用して前記ＮＭＯＳ領域のポリシリコンゲルマニウム膜を選択的に除去してＮＭＯＳ領域の第１ポリシリコン膜を露出させる第３段階と、前記ＮＭＯＳ領域の露出された第１ポリシリコン膜を選択的に成長させてＮＭＯＳ領域上にのみ第２ポリシリコン膜を形成する第４段階と、前記ハードマスク層をイオン注入マスクとしてＮＭＯＳ領域にのみＮ型不純物をイオン注入する第５段階と、前記ハードマスク層を除去する第６段階と、前記半導体基板にゲートスタック形成のためのパターニングを行ってＰＭＯＳ領域では第１ゲートスタックを、ＮＭＯＳ領域では第２ゲートスタックを形成する第７段階とを具備することを特徴とする。
【００１４】
本発明の望ましい実施例によれば、前記素子分離膜はトレンチ素子分離膜であることが望ましく、前記第１ポリシリコン膜の厚さは５０〜５００Å範囲であることが望ましく、前記ポリシリコンゲルマニウム膜はゲルマニウムの濃度が２０〜９９％範囲であることが望ましく、前記第１ポリシリコン膜とポリシリコンゲルマニウム膜とはインサイチュ方式で形成することが望ましい。
【００１５】
さらに、前記ハードマスクは窒化膜であることが望ましく、前記ポリシリコンゲルマニウム膜を選択的に除去する方法は湿式エッチングを利用し、ＮＨ４ＯＨ、Ｈ２Ｏ、及びＨ２Ｏ２混合溶液をエッチング液として使用することが望ましく、前記第２ポリシリコン膜を選択的に成長させる方法は、シリコンを含むガスおよびＨＣｌガスを使用して５００〜８５０℃の温度範囲で行うことが望ましい。
【００１６】
望ましくは、前記第６段階のハードマスク層を除去した後、前記半導体基板表面にシリサイド層形成のための第３ポリシリコンを蒸着する段階をさらに行うことがあり、前記第７段階の第１及び第２ゲートスタックを形成した後、前記第１及び第２ゲートスタックの側壁にゲートスペーサを形成する工程をさらに行うこともある。
【００１７】
前記技術的課題を達成するために、本発明の第２実施例による選択的成長を利用したＣＭＯＳゲートの製造方法は、素子分離膜によりＮＭＯＳ領域及びＰＭＯＳ領域が限定された半導体基板上にゲート酸化膜およびポリシリコンゲルマニウム膜を順次に形成する第１段階と、前記半導体基板のＰＭＯＳ領域上にハードマスク層を形成する第２段階と、前記ハードマスク層を利用して前記ＮＭＯＳ領域のポリシリコンゲルマニウム膜の一部を選択的にエッチングする第３段階と、前記ＮＭＯＳ領域に残留するポリシリコンゲルマニウム膜を選択的に成長させて第１ポリシリコン膜を形成する第４段階と、前記ハードマスク層をイオン注入マスクとしてＮＭＯＳ領域にのみＮ型不純物をイオン注入する第５段階と、前記ハードマスク層を除去する第６段階と、前記半導体基板にゲートスタック形成のためのパターニングを行ってＰＭＯＳ領域では第１ゲートスタックを、ＮＭＯＳ領域では第２ゲートスタックを形成する第７段階とを具備することを特徴とする。
【００１８】
本発明の望ましい実施例によれば、前記ポリシリコンゲルマニウム膜はゲルマニウムの濃度が２０〜９９％の範囲であり、前記ＮＭＯＳ領域のポリシリコンゲルマニウム膜の一部を選択的にエッチングする方法はＮＭＯＳ領域に残留するポリシリコンゲルマニウム膜の厚さが５０〜５００Å範囲になるように行われることが望ましい。
【００１９】
望ましくは、前記第６段階後に前記半導体基板の全面にシリサイド層形成のための第２ポリシリコン膜を蒸着する工程をさらに行うことがあり、前記第７段階後に前記第１及び第２ゲートスタックの側壁にゲートスペーサを形成する工程をさらに行うこともある。
【００２０】
前記他の技術的課題を達成するために、本発明の第１実施例による選択的成長を利用したＣＭＯＳゲートは、素子分離膜によりＰＭＯＳ領域およびＮＭＯＳ領域が限定された半導体基板と、前記半導体基板のＰＭＯＳ領域上に形成され、ゲート酸化膜と、前記ゲート酸化膜上に蒸着により形成されてポリシリコンゲルマニウム膜を材質とする第１ゲート電極を含む第１ゲートスタックと、前記半導体基板のＮＭＯＳ領域上に形成され、ゲート酸化膜と、前記ゲート酸化膜上にポリシリコンゲルマニウム膜を蒸着して形成されて拡散によりポリシリコン化した第１ゲート電極と、前記第１ゲート電極を成長させて形成されたポリシリコン材質の第２ゲート電極とを含む第２ゲートスタックとを具備することを特徴とする。
【００２１】
本発明の望ましい実施例によれば、前記第１および第２ゲートスタックは前記第２電極上にシリサイド層形成のための第３ポリシリコン膜をさらに具備することもあり、第１および第２ゲートスタックの側壁にゲートスペーサをさらに具備することもある。
【００２２】
前記他の技術的課題を達成するために、本発明の第２実施例による選択的成長を利用したＣＭＯＳゲートは、素子分離膜によりＰＭＯＳ領域およびＮＭＯＳ領域が限定された半導体基板と、前記半導体基板のＰＭＯＳ領域上に形成され、ゲート酸化膜と、前記ゲート酸化膜上に蒸着により形成されてポリシリコンゲルマニウム膜を材質とする第１ゲート電極を含む第１ゲートスタックと、前記半導体基板のＮＭＯＳ領域上に形成され、ゲート酸化膜と、前記ゲート酸化膜上にポリシリコンゲルマニウム膜を蒸着して形成されて拡散によりポリシリコン化した第１ゲート電極と、前記第１ゲート電極を成長させて形成されたポリシリコン材質の第２ゲート電極とを含む第２ゲートスタックとを具備することを特徴とする。
【００２３】
望ましくは、前記第１ゲートスタックは前記第１ゲート電極上にシリサイド層形成のための第２ポリシリコン膜をさらに具備することもあり、第２ゲートスタックは前記第２ゲート電極上に前記第２ポリシリコン膜をさらに具備することもあり、前記第１および第２ゲートスタックはその側壁にゲートスペーサをさらに具備することもある。
【００２４】
本発明によれば、ＣＭＯＳトランジスタのＰＭＯＳ領域ではポリシリコンゲルマニウムをゲート電極の材質として使用し、ＮＭＯＳ領域ではポリシリコンをゲート電極の材質として使用することができる。また、既存のＣＭＯＳトランジスタ製造方法を利用して、ＮＭＯＳで特性低下が起きる問題を防止し、ポリゲート空乏効果を減らすことによってさらに優秀なＰＭＯＳ特性を得ることができるために全体的なＣＭＯＳトランジスタの特性が改善される。
【００２５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。しかし、以下開示される実施例は本発明を限定する意味ではなく、当業者に本発明の開示が実施可能な形態に完全になるように発明の範囲を知らせるために提供されるものである。
【００２６】
本発明において、エッチング工程は最も広い意味で使用されており、後述する望ましい実施例に現れる湿式エッチングだけを限定するものではない。本発明はその精神及び必須の特徴事項を逸脱せずに他の方式で実施できる。例えば、後述する第１実施例においては湿式エッチングでポリシリコンゲルマニウム膜をエッチングするが、乾式エッチングでもよい。また、下記のゲートパターンの最上部に形成されるコバルトシリサイド（ＣｏＳｉｘ）は他の種類のシリサイドに取り替えられることができる。したがって、後述する望ましい実施例に記載した内容は例示的なものであり限定する意味ではない。
【００２７】
＜第１実施例＞
図１ないし図７は本発明の第１実施例による選択的成長を利用したＣＭＯＳゲートの製造方法を説明するために示す断面図である。
【００２８】
図１を参照すれば、半導体基板１００にＮ型及びＰ型ウェル形成のためのイオン注入を実施した後、半導体基板１００の一部をエッチングしてトレンチ素子分離膜１０２を形成してＰＭＯＳ領域およびＮＭＯＳ領域を限定する。次いで、前記トレンチ素子分離膜１０２が形成された半導体基板１００上にゲート酸化膜１０４を形成する。前記ゲート酸化膜１０４上に第１ゲート電極用第１ポリシリコン膜１０６を５００Å以下の厚さに形成する。前記第１ポリシリコン膜１０６上に第２ゲート電極用ポリシリコンゲルマニウム膜１０８を形成する。
【００２９】
この時、前記ポリシリコンゲルマニウム膜１０８はＰＭＯＳ特性向上のためにゲルマニウムの濃度が２０％以上、望ましくは２０〜９９％であることが望ましい。また、前記第１ポリシリコン膜１０６およびポリシリコンゲルマニウム膜１０８は化学気相蒸着装備チャンバでインサイチュで形成できる。
【００３０】
前記第１ポリシリコン膜１０６は、ＳｉＨ４やＳｉ２Ｈ６ガスを使用して５５０〜６５０℃で蒸着し、前記ポリシリコンゲルマニウム膜１０８はＳｉＨ４およびＧｅＨ４ガスを利用して４５０〜６００℃の温度で蒸着することができる。そして前記ゲート電極をなす第１ポリシリコン膜１０６およびポリシリコンゲルマニウム膜１０８は後続工程でゲートパターンが完全に形成された後、その厚さの和が１０００Å以上であることが望ましい。
【００３１】
図２及び図８を参照すれば、前記ポリシリコンゲルマニウム膜１０８上にハードマスク層１１０、例えば窒化膜を蒸着する。前記ハードマスク層１１０上にフォトレジストパターンを利用したエッチングマスクを形成した後、ＮＭＯＳ領域上にあるハードマスク層１１０を除去する。その後、前記ＰＭＯＳ領域上にのみ存在するハードマスク層１１０を利用して前記ＮＭＯＳ領域のポリシリコンゲルマニウム膜１０８を選択的にエッチングして下部の第１ポリシリコン膜１０６を露出させる。前記ポリシリコンゲルマニウム膜１０８に対する選択的エッチングは乾式あるいは湿式エッチング方式を利用できる。
【００３２】
図８は、ＮＨ４ＯＨ、Ｈ２Ｏ、及びＨ２Ｏ２混合溶液を湿式エッチング液として使用し、４５〜７０℃の温度でポリシリコン膜（−○−）と、２０％のゲルマニウム濃度を有するポリシリコンゲルマニウム膜（−▲−）と３０％のゲルマニウム濃度を有するポリシリコンゲルマニウム膜（−△−）とをエッチングした時のエッチング率を示すグラフである。Ｘ軸はエッチング時間（分）を、Ｙ軸はエッチングされた厚さ（Å）を各々示す。グラフで分かるようにポリシリコンゲルマニウム膜（−▲−）はポリシリコン膜（−○−）よりエッチング率が高く、ポリシリコンゲルマニウム膜においてはゲルマニウムの濃度が高いほどエッチング率がさらに高いことが分かる。したがって、このようなエッチング率の差を利用して図２のＮＭＯＳ領域で第１ポリシリコン膜１０６上にあるポリシリコンゲルマニウム膜１０８だけを選択的にエッチングして除去することができる。
【００３３】
図３を参照すれば、ＮＭＯＳ領域で露出された第１ポリシリコン膜１０６を利用してポリシリコンの選択的成膜法を通じて第１ポリシリコン膜１０６上に第２ポリシリコン膜１１２を成長させる。前記第２ポリシリコン膜１１２の成長はシリコンを含むガス、例えばＳｉＨ２Ｃｌ２、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＣｌ４とＨＣｌガスを使用して５００〜８５０℃の温度範囲で蒸着した。この時、ＮＭＯＳ領域では第２ポリシリコン膜１１２が蒸着されるが、上は窒化膜よりなるハードマスク層１１０により、下はゲート酸化膜１０４により遮断されたＰＭＯＳ領域には第２ポリシリコン膜１１２が蒸着されない。
【００３４】
次いで、前記ハードマスク層１１０をイオン注入マスクとしてＮＭＯＳ領域にＮ型不純物、例えば燐やヒ素などの不純物を適当な濃度でイオン注入する。本発明ではポリゲート空乏効果を抑制するための前記ＮＭＯＳ領域へのイオン注入工程において、エッチング工程で使用したハードマスク層１１０をリサイクル再使用できるという長所がある。これにより追加でイオン注入マスクを形成する工程が要らなくなる。
【００３５】
図４を参照すれば、前記注入されたイオンの活性化のための熱処理を行った後、前記ハードマスク層１１０を除去する。必要に応じて、前記露出された半導体基板の全面に第３ポリシリコン膜１１４を形成することもある。これは半導体基板表面に露出されたポリシリコンゲルマニウム膜１０８及び第２ポリシリコン膜１１２の接触抵抗及び面抵抗を減らすためのコバルトシリサイドを形成するためである。一般的にポリシリコンゲルマニウム膜は上部にコバルトシリサイドを形成し難く、形成したとしても比抵抗値がポリシリコン膜に比べて大きいために、ゲートパターンの最上部層はポリシリコン膜で形成することが望ましい。このような第３ポリシリコン膜１１４の厚さは約１０００Åであることが望ましい。
【００３６】
図５を参照すれば、前記第３ポリシリコン膜１１４が形成された半導体基板にゲートスタック１１６、１１８形成のためのパターニングを行ってＰＭＯＳ領域には第１ゲートスタック１１６を形成し、ＮＭＯＳ領域には第２ゲートスタックを形成する。
【００３７】
前記第１ゲートスタック１１６はゲート酸化膜１０４、第１ポリシリコン膜１０６、ポリシリコンゲルマニウム膜１０８及び第３ポリシリコン膜よりなる。この時、ＰＭＯＳ領域での前記第１ポリシリコン膜１０６は、後続のゲートパターン（図６、図７の１２４）を形成する過程で行われるゲート再酸化及び活性化のための熱処理などの高温工程によってポリシリコンゲルマニウム化する。
【００３８】
すなわち、前記第１ポリシリコン膜１０６は前記ポリシリコンゲルマニウム膜１０８に比べて相対的に薄いが、高温の熱処理工程でポリシリコンゲルマニウム膜１０８にある２０〜９９％濃度のゲルマニウムが下部のポリシリコン膜１０６に広がって実際にポリシリコンゲルマニウム膜１０８と類似した特性を有する膜質に変わる。また前記第２ゲートスタック１１８は、ゲート酸化膜１０４、第１ポリシリコン膜１０６、選択的成長による第２ポリシリコン膜１１２及び第３ポリシリコン膜１１４よりなる。
【００３９】
図６を参照すれば、前記図３で第３ポリシリコン膜１１４を形成せず、ゲートスタック形成のためのパターニングを行った後、ソース及びドレイン領域１２２形成のためのイオン注入工程を行って、ゲートスタックの側壁に窒化膜よりなるゲートスペーサ１２０を形成した。
【００４０】
したがって、ＰＭＯＳ領域にはゲート酸化膜１０４、ポリシリコンゲルマニウム化した第１ポリシリコン膜１０６、ポリシリコンゲルマニウム膜１０８及びゲートスペーサ１２０よりなる第１ゲートパターン１２４’が形成され、ＮＭＯＳ領域にはゲート酸化膜１０４、第１ポリシリコン膜１０６、選択的成長による第２ポリシリコン膜１１２及びゲートスペーサ１２０よりなる第２ゲートパターン１２６’が形成される。
【００４１】
図７を参照すれば、前記図５でゲートパターニングを行い、ソース／ドレイン領域形成１２２のためのイオン注入を実施した後、ゲートスタック１１６、１１８の側壁に窒化膜よりなるゲートスペーサ１２０を形成する。
【００４２】
したがって、ＰＭＯＳ領域にはゲート酸化膜１０４、ポリシリコンゲルマニウム化した第１ポリシリコン膜１０６、ポリシリコンゲルマニウム膜１０８、第３ポリシリコン膜１１４及びゲートスペーサ１２０よりなる第１ゲートパターン１２４が形成され、ＮＭＯＳ領域にはゲート酸化膜１０４、第１ポリシリコン膜１０６、選択的成長による第２ポリシリコン膜１１２、第３ポリシリコン膜１１４及びゲートスペーサ１２０よりなる第２ゲートパターン１２６が形成される。
【００４３】
＜第２実施例＞
図９ないし図１４は、本発明の第２実施例による選択的成長を利用したＣＭＯＳゲート及びその製造方法を説明するために示す断面図である。後述する第２実施例は理解のために前述した第１実施例と参照符号を互いに対応するように構成し、第１実施例と同じ符号は説明を省略する。
【００４４】
図９を参照すれば、半導体基板２００にＰＭＯＳ領域及びＮＭＯＳ領域を限定し、トレンチ素子分離膜２０２を形成する。次いで、前記半導体基板２００表面にゲート酸化膜２０４及び２０〜９９％のゲルマニウム濃度を有するポリシリコンゲルマニウム膜２０８を順次に形成する。
【００４５】
図１０を参照すれば、窒化膜よりなるハードマスク層２１０をＰＭＯＳ領域上にのみ形成した後、ＮＭＯＳ領域のポリシリコンゲルマニウム膜２０８が５０〜５００Åの厚さだけ残留するようにエッチングを行う。この時は乾式エッチングや湿式エッチングにおいてエッチング時間を調節して前記ポリシリコンゲルマニウム膜２０８の一部を除去できる。
【００４６】
図１１を参照すれば、前記ＮＭＯＳ領域で露出されたポリシリコンゲルマニウム膜２０８を選択的に成長させて前記ＮＭＯＳ領域のポリシリコンゲルマニウム膜２０８上に第１ポリシリコン膜２１２を形成する。前記第１ポリシリコン膜２１２を形成する方法は前述した第１実施例と同じくシリコンを含むガスとＨＣｌガスとを使用して５００〜８５０℃の温度範囲で蒸着することができる。
【００４７】
図１２を参照すれば、前記ハードマスク層２１０を除去した後、必要に応じて前記半導体基板の全面に第２ポリシリコン膜２１４を形成する。前記第２ポリシリコン膜２１４は後続工程においてコバルトシリサイド形成のための膜質である。
【００４８】
図１３を参照すれば、前記第２ポリシリコン膜２１４が形成された半導体基板にゲートスタック２１６、２１８形成のためのパターニングを行う。したがって、ＰＭＯＳ領域にはゲート酸化膜２０４、ポリシリコンゲルマニウム膜２０８及び第２ポリシリコン膜２１４よりなる第１ゲートスタック２１６が形成され、ＮＭＯＳ領域にはゲート酸化膜、高温熱処理工程によりポリシリコン化したポリシリコンゲルマニウム膜２０８、成長による第１ポリシリコン膜２１２及び第２ポリシリコン２１４よりなる第２ゲートスタック２１８が形成される。
【００４９】
ここで、前記第２ゲートスタック２１８のポリシリコン化したポリシリコンゲルマニウム膜２０８は、第１実施例と同じくゲート再酸化及び活性化のための熱処理などの高温工程によって内部にあるゲルマニウムが上部の第１ポリシリコン膜２１２膜に広がり、図１５に示したゲートパターン２２６の形成が完了した後には、内部のゲルマニウム濃度が数％以下であるポリシリコン化した膜質に変形される。
【００５０】
図１４を参照すれば、前記図１１で第２ポリシリコン膜２１４を形成せず、ゲートスタックの側壁にゲートスペーサ２２０を形成した場合である。したがって、ＰＭＯＳ領域にはゲート酸化膜２０４、ポリシリコンゲルマニウム膜２０８及びゲートスペーサ２２０よりなる第１ゲートパターン２２４が形成され、ＮＭＯＳ領域にはゲート酸化膜２０４、ポリシリコン化したポリシリコンゲルマニウム膜２０８、成長による第１ポリシリコン膜２１２及びゲートスペーサ２２０よりなる第２ゲートパターン２２６が形成される。
【００５１】
図１５を参照すれば、前記図１３においてゲートスタック２１６、２１８の側壁にゲートスペーサ２２０を形成した場合である。したがって、ＰＭＯＳ領域にはゲート酸化膜２０４、ポリシリコンゲルマニウム膜２０８、第２ポリシリコン膜２１４及びゲートスペーサ２２０よりなる第１ゲートパターン２２４’が形成され、ＮＭＯＳ領域にはゲート酸化膜２０４、ポリシリコン化したポリシリコンゲルマニウム膜２０８、成長による第１ポリシリコン膜２１２、第２ポリシリコン膜２１４及びゲートスペーサ２２０よりなる第２ゲートパターン２２６’が形成される。
【００５２】
【発明の効果】
したがって、前記本発明によれば、第１に、既存のＣＭＯＳトランジスタ製造方法を使用しつつもＣＭＯＳトランジスタのＰＭＯＳ領域ではポリシリコンゲルマニウムをゲート電極の材質として使用し、ＮＭＯＳ領域ではポリシリコンをゲート電極の材質として使用することができる。
【００５３】
第２に、ＮＭＯＳではポリシリコンをゲート電極材質として使用するために、ＮＭＯＳ領域で特性低下が発生する問題を防止できる。
【００５４】
第３に、ポリシリコンゲルマニウム膜のゲルマニウム濃度を高めても、ＰＭＯＳ領域でのみ高まり、ＮＭＯＳ領域ではポリシリコンをゲート電極材質として使用するためにポリゲート空乏効果を抑制できる。
【００５５】
第４に、ＰＭＯＳ領域のトランジスタ特性を向上させ、ＮＭＯＳ領域でのトランジスタに対する特性低下を抑制できるゲートパターンを具現することによって全体的なＣＭＯＳトランジスタの特性を向上させることができる。
【００５６】
本発明は前記実施例に限定されず、本発明が属する技術的思想内で当業者により多くの変形が可能である。
【図面の簡単な説明】
【図１】  本発明の第１実施形態による選択的成長を利用したＣＭＯＳゲート及びその製造方法を説明するために示す断面図であって、最初の段階を示すものである。
【図２】  図１の後の段階を示す断面図である。
【図３】  図２の後の段階を示す断面図である。
【図４】  図３の後の段階を示す断面図である。
【図５】  図４の後の段階を示す断面図である。
【図６】  図５の後の段階を示す断面図である。
【図７】  図６の後の段階を示す断面図である。
【図８】  図２のポリシリコンゲルマニウム膜に対する選択的エッチング方法を説明するために示すグラフである。
【図９】  本発明の第２実施形態による選択的成長を利用したＣＭＯＳゲート及びその製造方法を説明するために示す断面図であって、最初の段階を示すものである。
【図１０】  図９の後の段階をを示す断面図である。
【図１１】  図１０の後の段階をを示す断面図である。
【図１２】  図１１の後の段階をを示す断面図である。
【図１３】  図１２の後の段階をを示す断面図である。
【図１４】  図１１において第２ポリシリコン膜を形成せず、ゲートスタックの側壁にゲートスペーサを形成した場合を示す断面図である。
【図１５】  図１３においてゲートスタックの側壁にゲートスペーサを形成した場合を示す断面図である。
【符号の説明】
１００  半導体基板
１０２  素子分離膜
１０４  ゲート酸化膜
１０６  第１ポリシリコン膜
１０８  ポリシリコンゲルマニウム膜
１１０  ハードマスク層
１１２  第２ポリシリコン膜
１１４  第３ポリシリコン膜
１１６  第１ゲートスタック
１１８  第２ゲートスタック
１２０  ゲートスペーサ
１２２  ソース／ドレイン領域
１２４  第１ゲートパターン
１２６  第２ゲートパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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