(57)【特許請求の範囲】
【請求項１】
集積回路を組立てる方法であって、
第１の電源電圧と互換可能な集積回路のコアを提供するステップと、
第１の電源電圧と互換可能な外部回路からの入力信号を扱い、第１の電源電圧と互換可能な外部回路のための出力信号を発生するよう設計された集積回路のための第１のインタフェースを提供するステップと、
第２の電源電圧と互換可能な外部回路からの入力信号を扱い、第１の電源電圧と互換可能な外部回路のための出力信号を発生するよう設計された集積回路のための第２のインタフェースを提供するステップと、
第２の電源電圧と互換可能な外部回路からの入力信号を扱い、第２の電源電圧と互換可能な外部回路のための出力信号を発生するよう設計された集積回路のための第３のインタフェースを提供するステップと、
第１のインタフェース、第２のインタフェース、または第３のインタフェースをコアに選択的に結合するステップとを含み、集積回路のコアおよび選択されたインタフェースは１つの外部電源電圧にのみ結合され、第１のインタフェースまたは第２のインタフェースが選択されたとき外部電源電圧は第１の電源電圧となり、第３のインタフェースが選択されたとき外部電源電圧は第２の電源電圧となる、集積回路を組立てる方法。
【請求項２】
第１のインタフェース、第２のインタフェース、または第３のインタフェースのコアとの選択的な結合が金属のマスクを使用して実行される、請求項１に記載の方法。
【請求項３】
第２の電源電圧は第１の電源電圧よりも高い、請求項１に記載の方法。
【請求項４】
第２のインタフェース回路は、第２の電源電圧を許容する入力−出力バッファを含み、第２の電源電圧は第１の電源電圧よりも高い、請求項１に記載の方法。
【請求項５】
第１のインタフェース、第２のインタフェース、および第３のインタフェースは集積回路上にある、請求項１に記載の方法。
【請求項６】
第１の電源電圧と結合された出力ドライバと、
第２の電源電圧と結合され、入力信号を出力ドライバに与えるようにさらに結合されたレベルシフタ回路と、
第２の電源電圧と結合され、第２の電源電圧よりも低い電圧レベルを有する第３の電源電圧を発生する電圧ダウンコンバータ回路とを含み、集積回路のコア内の回路は第３の電源電圧と結合される、集積回路。
【請求項７】
電圧ダウンコンバータは、
第２の電源と第３の電源との間に結合された変換トランジスタと、
第３の電源を受けるよう結合され変換トランジスタに制御信号をフィードバックし、よって第３の電源の出力を調整する増幅器とを含む、請求項６に記載の集積回路。
【請求項８】
集積回路のための高電圧許容インタフェース回路であって、
第１の電源電圧とＩ／Ｏパッドとの間に結合された第１のプルアップ装置と、
第２の電源電圧と第１のプルアップ装置の第１の制御電極との間に結合された第２のプルアップ装置と、
第２の電源電圧と第２のプルアップ装置の第２の制御電極との間に結合された第３のプルアップ装置とを含み、第３のプルアップ装置の第３の制御電極は第１の制御電極に結合され、第２のプルアップ装置のボディ電極は第３のプルアップ装置のボディ電極と結合され、
第３のプルアップ装置の第３の制御電極は、第１のプルアップ装置の第１の制御電極に直接結合される、高電圧許容インタフェース回路。
【請求項９】
第２の電源電圧は第１の電源電圧よりも高い、請求項８に記載の高電圧許容インタフェース回路。
【請求項１０】
第２のプルアップ装置のボディ電極は第１のプルアップ装置のボディ電極と結合される、請求項８に記載の高電圧許容インタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、集積回路分野に関し、より特定的には、混合電圧環境における集積回路のインタフェースの改良に関する。
【０００２】
集積回路ビジネスおよび半導体産業は、継続的に、コストを削減し、パワーを減じ、そして性能を改良するよう努力している。集積回路製品は、マイクロプロセッサ、メモリ、プログラマブル論理、プログラマブルコントローラ、特定用途向け集積回路、および他の多くのタイプの集積回路を含む。価格の削減は、ダイのサイズを減じかつ歩留りを増加させるスケーリングされたプロセスに製品を移すことによって強力に推し進められている。パワーの削減は、回路設計技術、パワー管理図式、および寄生スケーリングなどの要因によって達成されてきた。性能の向上は、設計技術、プロセスの向上、および寄生スケーリングなどの要因によってもたらされてきた。
【０００３】
プロセス技術は改良されてきている。継続的なスケーリングおよび装置の幾何学的配置の縮小によって、装置のサイズおよび寸法に合わせて動作電圧をスケーリングすることが必要になってきた。動作電圧は５ボルトから３．３ボルトまでスケーリングダウンされた。このために混合電圧モード装置が必要となった。すなわち、集積回路はさまざまな動作電圧とインタフェースすることが必要になる。そして、さらなる縮小が将来的には期待されている。この産業においては、３．３ボルトおよび５ボルトのいずれの集積回路および装置も利用する製品および印刷回路板（ＰＣＢｓ）が提供されている。標準的な電源が１電圧レベルからより低い電圧レベルに切換わるにはかなりの移行期間があるものと予測される。
【０００４】
プロセススケーリングは、ダイコストを削減する主要な方法である。このコストは、ダイのサイズをより小さくすることに関連し、より高い歩留りを得ることによって達成される。現在、スケーリングが発展し、装置の寸法による電圧の差を削減することが必要になってくるような装置の寸法へと向かうにつれて、電源電圧は減じられてきている。
【０００５】
すべての製造業者が同時により低い電源に切換えたわけではない。したがって動作電圧のスケーリングによって、多数電圧モードの産業が生まれてきた。集積回路を扱う企業は、この産業が単一のより低い電源電圧へと移行するまでのこの中間段階の間の必要性に応えることができる製品を提供せねばならない。この産業が成功裏により低い電源電圧へと移行するまでには、かなりの時間が必要だと考えられる。
【０００６】
理解されるように、集積回路を組立て、かつ動作させる改良技術はこうした要求に応える必要がある。これらの集積回路は、標準の電源または新しいより低い電源のいずれにおいても動作するよう設計されている装置と相互作用せねばならない。また、５ボルトでしか使えない装置を設計し続けている顧客のために、集積回路はコスト削減の途を提供せねばならない。製造者に対しては、集積回路は、マーケットを選び、最低コストおよびマーケットへの最短時間を支持するような柔軟性を与えねばならない。
【０００７】
【発明の概要】
この発明は、混合電圧モード環境に適合可能な集積回路を組立てる技術である。同一の集積回路が、選択される特定のオプションに依存して、異なった動作モードにおいて使用され得る。
【０００８】
たとえば、第１のオプションにおいては、集積回路は単一の電源電圧と互換性があるであろう。第２のオプションにおいては、集積回路は混合電圧環境と互換性があるであろう。集積回路は電源電圧と接続されるであろう。集積回路はこの電源電圧と互換可能な出力を発生するであろう。この集積回路はこの電源電圧よりも高い電圧レベルの入力を許容しかつそれとインタフェースするであろう。第３のオプションにおいては、集積回路は外部電源電圧と互換可能であり、この外部電源電圧における入力および出力とインタフェースするであろう。しかしながら、集積回路は、内部電源電圧と互換可能な技術を使用して製造されるであろうし、この場合内部電源電圧は外部電源電圧よりも低いであろう。他にも多くの変形があり、これらは単にさまざまなオプションのうちのいくつかの例にすぎない。
【０００９】
集積回路のさまざまなオプションは同一の集積回路上に形成される。集積回路の組立の間、所望のオプションが選択される。これはたとえば、適切な金属のマスクを選択することによって達成されるであろう。他の技術は、そのいくつかを挙げると、プログラマブルリンクの使用、プログラマブルヒューズの使用、プログラマブルセルの使用およびそれ以外の多くを含む。この発明の技術によって集積回路のコストが減じられる。これと同一の設計は、混合電圧条件の各々に対して特定の集積回路を開発しかつ設計する必要なしに、さまざまな目的のために、さまざまな電圧環境において使用できるであろう。
【００１０】
より特定的には、集積回路を組立てるためのこの発明の技術は、以下のステップを含む。第１の電源電圧と互換可能である集積回路のコアが提供される。第１の電源電圧と互換可能な外部回路からの入力信号を扱い、第１の電源電圧と互換可能な外部回路のために出力信号を発生するよう設計された第１のインタフェースが、集積回路に提供される。第２の電源電圧と互換可能である外部回路からの入力信号を扱い、第１の電源電圧と互換可能である外部回路に対しての出力信号を発生するよう設計された第２のインタフェースが集積回路に提供される。第２の電源電圧と互換可能である外部回路からの入力信号を扱い、第２の電源電圧と互換可能である外部回路に対しての出力信号を発生するよう設計された第３のインタフェースが集積回路に与えられる。第１のインタフェース、第２のインタフェース、または第３のインタフェースは選択的にコアと結合され、集積回路の所望の特徴を得る。
【００１１】
さらに、この発明は、混合電圧モード環境において集積回路にインタフェースする技術である。特に、この発明の入力／出力ドライバまたはバッファは、入力／出力ドライバに対する電源電圧よりも高いパッドにおける電圧と直接にインタフェースするであろう。これは、「過電圧条件」と呼ばれるであろう。たとえば、もし電源電圧が３．３ボルトであったならば、入力／出力ドライバのパッドにおいて５ボルトの信号が与えられるであろう。この発明の入力／出力ドライバは、入力として使用されるとき、この電圧レベルを許容し、かつ漏れ電流経路を防ぐ。この発明はまた、別個のノイズの多い電源およびノイズの少ない電源がある場合の図式においても使用されるであろう。たとえば、ノイズの多い電源およびノイズの少ない電源があるかもしれない。Ｉ／Ｏドライバはノイズの多い電源と結合され、コアはノイズの少ない電源と結合されてもよい。これによって、Ｉ／Ｏドライバにおいて内部回路との結合からノイズをある程度切り離す。実施例においては、ウェルバイアス発生器およびレベル補正器が出力ドライバ回路に含まれ、漏れ電流経路を防いでいる。これによって集積回路の性能、信頼性、および寿命が向上する。
【００１２】
より特定的には、この発明は、第１の電源電圧とＩ／Ｏパッドとの間に結合される第１のプルアップ装置を含む、集積回路のための高電圧許容インタフェース回路である。第２のプルアップ装置は第２の電源電圧と第１のプルアップ装置の第１の制御電極との間に結合される。そして第３のプルアップ装置は、第２の電源電圧と第２のプルアップ装置の第２の制御電極との間に結合される。第３のプルアップ装置の第３の制御電極は第１の制御電極に結合され、第２のプルアップ装置のボディ電極は第３のプルアップ装置のボディ電極に結合される。
【００１３】
この発明は、混合電圧モード環境において集積回路とインタフェースする技術である。特に、集積回路は、内部電源電圧と互換可能な技術を用いて組立てられる。外的には、集積回路は内部電源電圧よりも高い外部電源電圧とインタフェースするであろう。集積回路へのおよび集積回路からの入力および出力信号は外部電源レベルと互換可能であろう。
【００１４】
この発明の集積回路は外部電源電圧のレベルの電圧を内部電源電圧のレベルへと変換するための変換回路を含むであろう。一実施例においては、変換回路は負のフィードバックを使用し、自己調整する。この内部電源電圧は、集積回路上の内部装置にパワーを与えるため使用されるであろう。集積回路は、出力信号を外部電源電圧と互換可能になるよう変換するための変換回路を含むであろう。また、集積回路は、外部電源電圧と互換可能な入力電圧を受けることができるであろう。集積回路は、あたかもそれが外部電源電圧と互換可能な技術を用いて製造されたかのように、ユーザおよび他の集積回路に見えるであろう。この発明は、プロセス技術の後方互換性を提供する有益な技術である。
【００１５】
この発明は、別個のノイズの多いおよびノイズの少ない電源を有する集積回路において使用され得る。たとえば、Ｉ／Ｏドライバはノイズの多い電源に結合され、一方変換回路はノイズの少ない電源に結合されてもよい。これによってＩ／Ｏドライバからのノイズが集積回路のコアへと結合することが防ぐことを助ける。
【００１６】
変換回路のレイアウトは密度が高く、また、電流のフローおよび熱分布が集積回路のまわりに均等に広がっている。これによって局所的な「ホットスポット」区域の形成を防ぐことを助ける。
【００１７】
より特定的には、この発明の集積回路は、第１の電源電圧と結合された出力ドライバと、第２の電源電圧と結合されたレベルシフタ回路と、第２の電源電圧と結合された電圧ダウンコンバータ回路とを含む。電圧ダウンコンバータは第２の電源電圧よりも低い電圧レベルを有する第１の電源電圧を発生する。集積回路のコア内の回路は第１の電源電圧と結合される。
【００１８】
さらに、この発明は、混合電圧モード環境において集積回路にインタフェースする技術である。特に、集積回路は、内部電源電圧レベルと互換可能な技術を用いて組立てられる。外的には、集積回路は内部電源電圧レベルよりも高い外部電源電圧レベルとインタフェースするであろう。集積回路へのおよび集積回路からの入力および出力は内部電源レベルと互換可能であろう。
【００１９】
この発明の集積回路は、外部電源電圧レベルの電圧を内部電源電圧レベルに変換するためのオンチップ変換回路を含むかまたは、この内部電源電圧レベルは外的に供給されるであろう。この内部電源電圧は集積回路上の内部装置にパワーを与えるために使用されるであろう。また集積回路は、出力信号を外部電源電圧と互換可能になるよう変換するための変換回路を含むであろう。この回路は、レベルシフタまたは電圧シフタを含んでもよい。また、集積回路は外部電源電圧と互換可能な入力電圧を受けるであろう。この発明は、低電圧プロセス技術の後方互換性を提供するための有益な技術である。
【００２０】
この発明は、また、別個のノイズの多いおよびノイズの少ない電圧図式において使用されてもよい。たとえば、Ｉ／Ｏドライバはノイズの多い電源に結合され、一方オンチップ変換回路はノイズの少ない電源に結合されてもよい。これによってＩ／Ｏドライバにおけるノイズの他のオンチップ回路への結合からのいくらかの切離しが提供されるであろう。
【００２１】
特に、一実施例においては、この発明の集積回路は複数のプログラマブル素子を含む。これらのプログラマブル素子は論理機能を実施するようプログラム可能に構成可能であり、第１の電源電圧と基準電圧との間の第１の電圧範囲と互換可能な論理信号を生成する。集積回路は、さらに、集積回路上に形成される電圧シフタを含む。電圧シフタは複数のプログラマブル素子からの論理信号を、第２の電源電圧と基準電圧との間の第２の電圧範囲と互換可能な論理信号に変換するよう結合される。第２の電源電圧は第１の電源電圧よりも高い。
【００２２】
この発明の他の目的、特徴、および利点は以下の詳細な説明および添付した図面を参照するとより明らかになるであろう。図面および説明においては、同様の参照番号は全図表を通じて類似の特徴を示す。
【００２３】
【好ましい実施例の説明】
図１は、この発明を具現化するディジタルシステムのブロック図を示す。このシステムは、単一の基板上、多数の基板上、または多数の筺体内に備えられ得る。図１はシステム１０１を示すが、ここでプログラマブルロジックデバイス１２１が利用され得る。（時にＰＡＬ、ＰＬＡ、ＦＰＬＡ、ＰＬＤ、ＥＰＬＤ、ＥＥＰＬＤ、ＬＣＡ、またはＦＰＧＡと称される）プログラマブルロジックデバイスは、カスタム集積回路の柔軟性を有しながら固定集積回路の利点を提供する、周知の集積回路である。このようなデバイスは、ユーザが、標準の在庫の論理素子を、ユーザの特定の必要を満たすよう電気的にプログラムすることを可能にする。たとえば、米国特許番号第４，６１７，４７９号を参照されたい。これはすべての目的のためにここに引用により援用される。このようなデバイスは現在、アルテラ（Altera）のＭＡＸシリーズのＰＬＤおよびＦＬＥＸシリーズのＰＬＤに代表される。前者は、たとえば、米国特許番号第５，２４１，２２４号および第４，８７１，９３０号、ならびにアルテラデータブック（Altera Data Book）の１９９６年６月号に記載されており、これらはすべてここに引用により援用される。後者は、たとえば、米国特許番号第５，２５８，６６８号、第５，２６０，６１０号、第５，２６０，６１１号、および第５，４３６，５７５号、ならびにアルテラデータブックの１９９６年６月号に記載されており、これらすべてがすべての目的のためにここに引用により援用される。ロジックデバイスおよびその動作は、当業者には周知である。
【００２４】
図１の特定の実施例において、処理装置１０１はメモリ１０５およびＩ／Ｏ１１１に結合され、プログラマブルロジックデバイス（ＰＬＤ）１２１を組込む。ＰＬＤ１２１は特に、接続１３１を介してメモリ１０５に、および接続１３５を介してＩ／Ｏ１１１に結合され得る。システムは、プログラムされたディジタルコンピュータシステム、ディジタル信号処理システム、専用ディジタルスイッチングネットワーク、または他の処理システムであり得る。さらに、このようなシステムは、単に例として挙げれば、遠隔通信システム、自動車用システム、制御システム、消費者向け電子機器、パーソナルコンピュータ、その他等の多岐にわたるアプリケーションのために設計され得る。
【００２５】
処理装置１０１は、データを処理または記憶のための適切なシステムコンポーネントに送り、メモリ１０５内に記憶されたプログラムを実行するかもしくはＩ／Ｏ１１１を使用して入力を実行するか、または他の同様の機能を行なう。処理装置１０１は、中央処理装置（ＣＰＵ）、マイクロプロセッサ、浮遊点コプロセッサ、グラフィックスコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして使用するようプログラムされたプログラマブルロジックデバイス、または他の処理装置であり得る。さらに、多くの実施例においては、ＣＰＵはしばしば必要がない。たとえば、ＣＰＵの代わりに１または複数のＰＬＤ１２１がシステムの論理動作を制御することが可能である。いくつかの実施例においては、処理装置１０１はコンピュータシステムでもあり得る。メモリ１０５は、ランダムアクセスメモリ（ＲＡＭ）、読出専用メモリ（ＲＯＭ）、固定ディスク媒体もしくはフレキシブルディスク媒体、ＰＣカードフラッシュディスクメモリ、テープ、または他のいずれの記憶検索手段でもよく、それらの記憶検索手段を何らかの形で組合せたものであってもよい。ＰＬＤ１２１は図１のシステム内で多くの異なる役割を果たし得る。ＰＬＤ１２１は処理装置１０１の論理的ビルディングブロックとしてその内部動作および外部動作を支持し得る。ＰＬＤ１２１は、システム動作内でその特定の役割を続行するのに必要な論理機能を実現するようプログラムされる。
【００２６】
図２は、図１のＰＬＤ１２１の全体的な内部アーキテクチャおよび構造を示した、簡略化されたブロック図である。ＰＬＤのアーキテクチャ、構造、および回路設計の多くの詳細はこの発明の理解には不要であり、そのような詳細は図２には示されていない。
【００２７】
図２は、３６個の論理アレイブロック（ＬＡＢ）２００の６×６の２次元アレイを示す。ＬＡＢ２００は論理機能を実行するよう構成またはプログラムされた、物理的にグループ分けされた論理的資源の組である。ＬＡＢの内部アーキテクチャは、図３に関連して以下により詳細に記載される。ＰＬＤは任意の数のＬＡＢを含み得る。その数は図２のＰＬＤ１２１に示される数より多くても少なくてもよい。通常、将来、技術が進歩し改良されれば、より多数の論理アレイブロックを有するプログラマブルロジックデバイスが間違いなく作られるであろう。さらに、ＬＡＢ２００は正方形のマトリックスで構成される必要はない。たとえば、アレイはＬＡＢの５×７または２０×７０のマトリックスとして構成されてもよい。
【００２８】
ＬＡＢ２００は入力および出力（図示せず）を有し、これらは、大域的水平相互接続（ＧＨ）２１０および大域的垂直相互接続（ＧＶ）２２０のアレイを含む大域的相互接続構造にプログラム可能に接続され得るかまたはされないかのどちらかである。ＧＨ２１０およびＧＶ２２０の各ラインは、図２では単一のラインとして示されているが、複数の信号導体を表わし得る。ＬＡＢ２００の入力および出力は、隣接するＧＨ２１０および隣接するＧＶ２２０にプログラム可能に接続が可能である。ＧＨ２１０およびＧＶ２２０の相互接続を利用して、多数のＬＡＢ２００が接続されかつ結合されることが可能であり、単一のＬＡＢ２００を使用して実現され得るよりもより大きくかつより複雑な論理機能を実現することが可能となる。
【００２９】
一実施例において、ＧＨ２１０導体とＧＶ２２０導体は、これらの導体の交点２２５で、プログラム可能に接続され得るかまたは接続され得ない。さらに、ＧＨ２１０導体およびＧＶ２２０導体は、他のＧＨ２１０導体およびＧＶ２２０導体と多数の接続を設けることが可能である。種々のＧＨ２１０導体およびＧＶ２２０導体が互いにプログラム可能に接続されて、ＰＬＤ１２１上のある位置におけるＬＡＢ２００からＰＬＤ１２１上の別の位置における別のＬＡＢ２００への信号経路が作られ得る。信号は複数の交点２２５を通過し得る。さらに、１つのＬＡＢ２００からの出力信号が１または複数のＬＡＢ２００の入力に向かうことが可能である。また、大域的相互接続を使用して、ＬＡＢ２００からの信号は同じＬＡＢ２００へとフィードバックされ得る。この発明の特定の実施例においては、選択されたＧＨ２１０導体のみが、選択されたＧＶ２２０導体へとプログラム可能に接続が可能である。さらに、またさらなる実施例においては、ＧＨ２１０導体およびＧＶ２２０導体は、信号を特定の方向に、すなわち入力または出力に通過させるのに特定的に使用され得るが、両方向では使用されない。
【００３０】
図２内のＰＬＤアーキテクチャは、チップの周辺に、入出力ドライバ２３０をさらに示す。入出力ドライバ２３０はＰＬＤを、外部のオフチップ回路にインタフェースするためのものである。図２は３２個の入出力ドライバ２３０を示すが、ＰＬＤは、示された数よりも多いまたは少ない、いかなる数の入出力ドライバをも含み得る。各入出力ドライバ２３０は、入力ドライバ、出力ドライバ、または両方向ドライバとして使用するために構成が可能である。
【００３１】
図３は、図２のＬＡＢ２００の簡略化されたブロック図を示す。ＬＡＢ２００は、時に「論理セル」と称されるさまざまな数の論理素子（ＬＥ）３００および、局所（または内部）相互接続構造３１０からなる。図のＬＡＢ２００は８個のＬＥ３００を有するが、ＬＡＢ２００は８よりも多いか少ないかのどのような数のＬＥを含んでもよい。この発明のさらなる実施例においては、ＬＡＢ２００は８個のＬＥの「バンク」を２つ有し、合計で１６個のＬＥを有する。ここで各バンクは、別個の入力、出力、制御信号およびキャリーチェーンを有する。
【００３２】
ここにＬＥ３００の大まかな概観が示されるが、これはこの発明の基本的な理解を提供するのに十分である。ＬＥ３００はＰＬＤの最小の論理的ビルディングブロックである。たとえばＧＨ２１０およびＧＶ２２０からの、ＬＡＢの外部への信号は、局所相互接続構造３１０を介してＬＥ３００にプログラム可能に接続されるが、ＬＥ３００は図１から図３で示されたものとは異なる、多くのアーキテクチャで実現され得る。一実施例において、この発明のＬＥ３００は、関数発生器を組込むが、この関数発生器は、４変数ブール演算等の、多くの変数を含む論理関数を提供するよう構成が可能である。ＬＥ３００はまた、組合せ関数に加えて、たとえばＤフリップフロップを使用して、シーケンシャルな登録された関数のための支持を提供する。
【００３３】
ＬＥ３００は、組合せ出力および登録された出力を提供するが、これらはＬＡＢ２００の外部の、ＧＨ２１０およびＧＶ２２０に接続が可能である。さらに、ＬＥ３００からの出力は、局所相互接続構造３１０内に、内部にフィードバックされ得る。すなわち、大域的相互接続構造のＧＨ２１０およびＧＶ２２０を使用することなく、局所相互接続構造３１０を介して、１つのＬＥ３００からの出力が他のＬＥ３００の入力へとプログラム可能に接続され得るのである。局所相互接続構造３１０は、ＬＥの短距離の相互接続を可能にし、限られた大域的資源であるＧＨ２１０およびＧＶ２２０を利用することはない。局所相互接続構造３１０および局所フィードバックを通じて、ＬＥ３００はプログラム可能に接続が可能であり、したがって、単一のＬＥ３００を使用して実現が可能であったよりも、より大きくより複雑な論理機能を形成する。さらに、局所相互接続構造３１０はサイズが減じられかつ長さも短いので、大域的相互接続構造に比較して寄生も少ない。したがって、局所相互接続構造３１０は通常、大域的相互接続構造を介してよりも信号がより速く伝搬することを可能にする。
【００３４】
図４から図６は、プログラマブルロジックデバイスおよびフィールドプログラマブルゲートアレイを含む集積回路を、他の集積回路にインタフェースする技術を図示する。プロセス技術が改善されたために、集積回路は３．３ボルトもしくは２．５ボルト、またはそれよりも低い、低電圧電源を使用する。しかしながら、そのようなプロセスで作製された集積回路は、それ以前の世代の集積回路と互換可能でなくてはならない。たとえば、３．３ボルトの集積回路は、５ボルトの集積回路とともに１つのプリント回路基板上で使用される必要があり得る。３．３ボルトの集積回路は、動作のために適正な電源電圧および入力電圧を有する必要がある。また、３．３ボルトの集積回路は他の集積回路とインタフェースするために適正な出力電圧を供給または発生しなくてはならない。集積回路の適正なインタフェースは、適正な機能動作のために必須である。さらに、適正なインタフェースは、装置へのストレスのかけ過ぎ等の望ましくない状態を防ぎ、起こり得る高電流状態またはラッチアップ状態、および他の同様の状態を回避する。これは、装置の寿命を延ばす。
【００３５】
この発明の技術を使用して、プログラマブルロジックデバイスおよびフィールドプログラマブルゲートアレイ等の集積回路は、混合モード能力を有するよう製造され得る。このような集積回路は、同様の電圧レベルおよび異なる電圧レベルで動作する種々の集積回路とインタフェースするよう構成されることが可能である。適切なプログラム可能なオプションを選択しかつプログラムすることにより、集積回路は、同じ電源電圧、より低い電源電圧、およびより高い電源電圧を使用する集積回路とインタフェースすることが可能となる。
【００３６】
好ましい実施例においては、プログラム可能なオプションは、適切なマスクを選択しかつ使用することにより処理中に選択された、金属のオプションによって実現される。たとえば、３．３ボルトテクノロジを使用して製造された混合モードの集積回路は、３つのオプションを有し得る。
【００３７】
（図４によって示される）第１のオプションにおいて、集積回路は３．３ボルトテクノロジと互換が可能である。具体的には、他の集積回路からの入力信号は３．３ボルトと互換できなくてはならない。電源は３．３ボルトであり、出力信号は３．３ボルトの駆動能力を提供する。
【００３８】
より特定的には、図４に示されるように、この集積回路のコア４０５およびインタフェース４１１は３．３ボルト電源で動作する。さらに、インタフェース４１１は、３．３ボルトの回路からの入力信号と互換可能であり、３．３ボルトの回路とインタフェースするための出力信号を生成する。ＰＬＤまたはＦＰＧＡ等のプログラム可能な集積回路では、コア４０５は、ＬＡＢ、ＬＥ、ＧＶとＧＨとを含むプログラム可能な相互接続、および局所相互接続を含み得る。これに対し、インタフェース４１１は、専用入力バッファ、専用出力バッファ、出力ドライバ、入出力バッファ、および関連する回路を含む。
【００３９】
（図５に示される）第２のオプションでは、集積回路は５ボルトの入力信号を許容することが可能である。電源は３．３ボルトであり、出力信号は３．３ボルトの駆動能力を提供する。この場合、図５に示されるように、コア４０５およびインタフェース４１１のための電源電圧は３．３ボルトである。インタフェース４１１は５ボルトの集積回路からの電圧を許容する。インタフェース４１１は３．３ボルトの互換可能な出力を生成する。
【００４０】
（図６に示される）第３のオプションでは、集積回路は５ボルトの入力信号を許容する。電源は５ボルトであり、出力信号は５ボルトの互換可能な駆動能力を提供する。例として、出力における論理ハイのための電圧レベルはおよそ５ボルト−ＶＴＮまたはそれ以上である。この場合においても、集積回路は３．３ボルトテクノロジを使用して製造されることを理解されたい。図６に示されるように、電源は５ボルトである。この電圧はオンチップ回路を使用して、３．３ボルトの低電圧に変換される。この変換は、電圧ダウンコンバータ（ＶＤＣ）６１０を使用して行なわれ得る。この低電圧は、コア４０５およびインタフェース４１１内の回路に与えられる。インタフェース４１１は５ボルトの入力信号を許容することが可能である。さらに、インタフェース４１１では、コアの３．３ボルトの信号が、レベルシフトプレドライバ等の回路によって、５ボルトの出力信号に変換され得る。インタフェース内の変換を行なうために使用される回路は、５ボルトの電源電圧に接続される。
【００４１】
この発明の技術を使用する場合には、３つより多いかまたは少ないオプションがあり得る。集積回路はたとえば、上述のモードのうちのいずれか２つを有し得るが、さらに、上に記載したもの以外の付加的なオプションをも有し得る。例として、チップには低電力型および高電力型があり得るが、これはプログラム可能なオプションを通じて選択可能である。以上のオプションのいくつかの特定の実現例が、以下にさらに詳細に記載される。
【００４２】
この発明において、これら３つのオプションを実現するための回路は集積回路上に配される。特定的には、上述の３つのオプションの場合には、第１のオプション、第２のオプション、および第３のオプションのために必要な回路はオンチップのものである。ここで、（プログラム可能なリンク、プログラム可能なセル、金属マスクオプション等の）プログラム可能なオプションによって適切な回路を適切に接続することによって、あるモードまたは設計がその集積回路チップのために選択される。さらに、この技術を使用して、集積回路上の回路は多数のオプション間で共有され、それによりシリコン領域が節約される。たとえば、プログラマブルロジックデバイスにおいて、５ボルト許容のまたは３．３ボルト専用の入出力（Ｉ／Ｏ）インタフェースは、プログラマブルロジックコアに接続されるようプログラム可能に選択され得る。このプログラマブルロジックコアは、ＬＡＢおよびＬＥならびにプログラム可能な相互接続を含む。
【００４３】
マスクのプログラム可能なオプションに加えて、この発明のプログラム可能なオプションの特徴を実現するための多くの技術がある。これらは、レーザのプログラム可能なオプション、ヒューズ、アンチヒューズ、システム内プログラム可能（ＩＳＰ）オプション、ＥＥＰＲＯＭ、フラッシュ、ＥＰＲＯＭ、およびＳＲＡＭ等の再プログラム可能なセル、ならびに他の多くを含むが、これらに限定されるものではない。
【００４４】
上に記載した電圧レベルは単に例示のためのものである。この発明は、少なくとも２つの異なる電圧レベルを含むいかなる混合の電圧レベル条件にも、容易に適合され得る。たとえば、電圧レベルのうち１つが３．３ボルトであり、別の電圧レベルが２．５ボルトであってもよい。
【００４５】
さらに、（コア４０５等の）集積回路はＶＣＣｉｎｔ電圧と互換可能である。集積回路には、別々の外部供給ピンが存在し得る。たとえば、雑音が多い電源ＶＣＣＮおよび雑音が少ない電源ＶＣＣＱがあり得る。これらを以下にさらに説明する。
【００４６】
たとえば、２．５ボルトテクノロジのコアでは、ＶＣＣＱが２．５ボルトでありＶＣＣＮが２．５ボルトである場合には、集積回路のために第１のオプションが選択されて、２．５ボルトの外部信号を許容する。ＶＣＣＱが２．５ボルトでありＶＣＣＮが２．５ボルトである場合には、集積回路のために第２のオプションが選択されて、３．３ボルトの外部信号、または３．３ボルトよりも高い信号を許容する。３．３ボルトまたはそれ以上の外部信号への許容の程度は、使用されるプロセス技術、デバイスおよびトランジスタのための酸化物の厚さ、および他の多くの考慮事項を含む、数多くの要因に依存し得る。ＶＣＣＱが３．３ボルトでありＶＣＣＮが３．３ボルトまたはそれ以下である場合には、第３のオプションが選択されて、その集積回路はＶＣＣＮまでの外部信号を許容する。ＶＣＣＱが２．５ボルトでありＶＣＣＮが２．５ボルトよりも低い場合には、第１または第２のオプションが選択され得る。第１のオプションの集積回路はＶＣＣＮまでの外部信号を許容する。第２のオプションの集積回路は、３．３ボルトまたはそれ以上の外部信号を、酸化物の厚さおよびその他等のプロセス技術の考慮事項に依存して、許容する。
【００４７】
同様に、３．３ボルトテクノロジのコアでは、ＶＣＣＱが３．３ボルトでありＶＣＣＮが３．３ボルトである場合には、第３のオプションが集積回路のために選択されて、これが３．３ボルトの外部信号を許容する。ＶＣＣＱが３．３ボルトでありＶＣＣＮが３．３ボルトである場合には、第２のオプションが集積回路のため選択されて、これは５ボルトの外部信号を許容する。ＶＣＣＱが５ボルトでありＶＣＣＮが５ボルトまたはそれ以下である場合には、第３のオプションが選択されて、その集積回路はＶＣＣＮまでの外部信号を許容する。ＶＣＣＱが３．３ボルトでありＶＣＣＮが３．３ボルトよりも低い場合には、第１または第２のオプションが選択され得る。第１のオプションの集積回路は、ＶＣＣＮまでの外部信号を許容する。第２のオプションの集積回路は、３．３ボルトまたはそれ以上の外部信号を、酸化物の厚さおよびその他等のプロセス技術の考慮事項に依存して、許容する。
【００４８】
５ボルトテクノロジのコアについては、ＶＣＣＱが５ボルトでありＶＣＣＮが５ボルトである場合には、集積回路のために第１のオプションが選択されて５ボルトの外部信号を許容する。ＶＣＣＱが５ボルトでありＶＣＣＮが５ボルトよりも低い場合には、第１のオプションまたは第２のオプションが選択され得る。第１のオプションの集積回路は、ＶＣＣＮまでの外部信号を許容する。第２のオプションの集積回路は、５ボルトまでの外部信号を許容する。
【００４９】
集積回路は、図７に示される技術に従って製造され得る。ステップ７０５は、内部電源電圧と互換可能な集積回路のコアを提供する。たとえば、この内部電源電圧は３．３ボルトであり得る。集積回路のコアはＰＬＤまたはＦＰＧＡ内に（ＬＡＢ、ＬＥ、ルックアップテーブル、マクロセル、プロダクトターム等の）プログラマブルロジックを含み得る。
【００５０】
ステップ７１０は第１のインタフェースオプション（図４等参照）を提供するが、これは、（５ボルト等の）内部電圧電源レベルと互換可能な外部回路からの入力信号を処理して、内部電源電圧レベルと互換可能な外部回路への出力信号を生成するよう設計された、集積回路のためのインタフェースを提供し得る。たとえば、この第１のインタフェースオプションを使用して、３．３ボルト専用の集積回路が製造され得る。これは、図４に示された集積回路に対応する。
【００５１】
ステップ７１５は第２のインタフェース（図５等参照）を提供するが、これは、（５ボルト等の）別の外部電源電圧レベルと互換可能な外部回路からの入力信号を処理して、（３．３ボルト等の）内部電源電圧レベルと互換可能な外部回路のための出力信号を生成するように設計された、集積回路のためのインタフェースを提供し得る。たとえば、この第２のインタフェースオプションを使用して、５ボルトの入力信号を許容する３．３ボルトの集積回路が製造され得る。これは、図５に示される集積回路に対応する。
【００５２】
ステップ７２０は第３のインタフェース（図６等参照）を提供するが、これは、（５ボルト等の）外部電源電圧レベルと互換可能な外部回路からの入力信号を処理して、（５ボルト等の）外部電源電圧レベルと互換可能な外部回路のための出力信号を生成するよう設計された、集積回路のためのインタフェースを提供し得る。たとえば、この第３のインタフェースオプションを使用して、５ボルトの外部集積回路が、３．３ボルトのプロセスおよび装置の技術を使用して製造され得る。この内部回路は３．３ボルトで動作する。これは、図６に示される集積回路に対応する。第２の電源電圧はオンチップで発生され得る。
【００５３】
好ましい実施例においては、これら３つのインタフェースオプションを実現するための回路は、コアとして、同じ集積回路または半導体ボディ上に形成される。
【００５４】
ステップ７２５は、第１のインタフェース、第２のインタフェース、または第３のインタフェースを、コアに選択的に結合するステップを含む。ステップ７２５は、金属のマスキング、ｅビームリソグラフィ、プログラミングレーザヒューズ、プログラマブルヒューズ、アンチヒューズ、電気的に消去可能なプログラム可能セル、およびその他多くによって、集積回路を選択的にプログラムすることによって行なわれ得る。選択されたインタフェースオプションは、コアにプログラム可能に相互接続される。オプションを実現するための回路は集積回路上に位置し得るが、ある特定のインタフェースオプションを実行するのに不要な回路はディスエーブルされる。さらに、同じ回路が複数のインタフェースオプションで「再使用」され得る。これは、さらにコンパクトなレイアウトの提供を促す。
【００５５】
この発明の技術を使用すれば、集積回路は、個別の集積回路を各特定の場合に対して特定的に設計することなく、さまざまな動作環境で互換可能なように、容易に製造され得る。このことは、研究開発コストおよび製造コストの減少につながる。これはまた、不要な集積回路の種類の過剰な在庫を保有するリスクもまた減じる。特に、インタフェースオプションがまだ選択されていない集積回路は、必要な際に適切なインタフェースオプションで選択的に製造またはプログラムされ得る。これにより、迅速に変化する市場の条件を満たす所望の集積回路を製造するための応答速度が、大いに高められる。
図８は、集積回路のインタフェース４１１内で使用され得る出力ドライバを示す。このような出力ドライバは、集積回路のインタフェースオプションのうちの１つ内で使用され得る。具体的には、この回路は図４に示される第１のオプションの実現例内で使用が可能である。出力ドライバはプルアップドライバ８１０およびプルダウンドライバ８１５を含む。この実施例において、プルアップドライバ８１０はＰＭＯＳトランジスタであり、プルダウンドライバ８１５はＮＭＯＳトランジスタである。プルアップドライバ８１０は電源８１７とピン（またはパッド）８２０との間に結合される。ピン８２０は、それが入力もしくは出力のために、または両方のために使用され得るために、時としてＩ／Ｏパッドと称される。プルダウンドライバ８１５はピン８２０と電源８２２との間に結合される。電源８１７は典型的にＶＤＤまたはＶＣＣであり、電源８２２は典型的にＶＳＳである。
【００５６】
動作において、出力ドライバは論理ハイ、論理ローを生成するか、または、ＰＵおよびＰＤにおける論理信号に依存して３状態（すなわち高インピーダンス状態）である。ＰＵはプルアップドライバ８１０のゲートに結合され、ＰＤはプルダウンドライバ８１５のゲートに結合される。ＰＵがローでありＰＤがローである場合には、ピンはハイに（ＶＣＣのレベルに）駆動される。ＰＵがハイでありＰＤがハイである場合には、ピンはローに（ＶＳＳのレベルに）駆動される。ＰＵがハイでありＰＤがローである場合には、ピンは３状態になる。ピン８２０は典型的に、論理信号を集積回路およびコアに入力するための入力バッファ（図示せず）に結合される。ピン８２０は、出力バッファが３状態にある場合には入力として使用が可能であり、または、出力バッファから集積回路への信号のフィードバックにも使用され得る。
【００５７】
しかしながら、図８に示される出力ドライバ回路は高電圧を許容しないので、入力電圧が第１の電源８１７のレベルを上回る電源電圧を有する集積回路からのものである場合には、使用できない。たとえば、出力バッファが３状態の場合には、信号はピン８２０を介して入力バッファ（図示せず）に入力される。もし第１の電源８１７が３．３ボルトであれば、５ボルトの集積回路とインタフェースする場合にはピン８２０の電位は５ボルトまたはそれ以上になり得る。５ボルトの入力は論理ハイの入力を表わす。この電圧は、グリッチおよびスイッチングノイズによる遷移中には５ボルトを上回ることさえある。これは、電位の問題を提起する。
【００５８】
ＶＰＩＮ（ピンにおける電圧レベル）が３．３ボルト＋｜ＶＴＰ｜を上回るように移行する場合に、Ｉ１の電流スニーク経路（または漏れ経路）が生じる。ＶＴＰは、プルアップドライバ８１０のしきい値電圧である。さらに、一実施例においては、プルアップドライバ８１０はＰＭＯＳトランジスタであり、ｐ型基板上のｎウェル内に形成される。その場合には、ピン８１０と第１の電源８１７との間に寄生ダイオード８３０が存在する。寄生ダイオード８３０は、ドレインとｎウェル領域とを形成するのに使用される、ｐ拡散間のダイオードであり、これは第１の電源８１７に接続される。したがって、ＶＰＩＮが３．３ボルト＋Ｖｄｉｏｄｅを上回るよう移行する場合には、Ｉ２の電流スニーク経路がやはり生ずる。Ｖｄｉｏｄｅとは、ダイオードのターンオン電圧または順電圧（ＶＦ）である。
【００５９】
スニーク電流経路Ｉ１およびＩ２は、第１の電源（ＶＣＣ）が上昇することを可能にする。もしＶＣＣが許容可能な絶対最大レベルを超えて上昇しかつ許容可能な時間よりも長い間そのレベルに留まれば、そのデバイスには酸化物の信頼性の問題が生じる。したがって、図８に示される出力バッファが第１の電源８１７を上回る電圧レベルとインタフェースすることは望ましくない。
【００６０】
図９は、ピン８２０での高電圧入力を許容する出力ドライバ回路を示す。この回路は、上述されかつ図５に示された第２のインタフェースオプションのために用いられ得る。図９では、出力ドライバは別個の５ボルト供給ピン９１０と３．３ボルト供給ピン８１７とを有する。別個の供給ピンが利用可能または所望でないとき、この５ボルト電源電圧が電圧ポンプまたは他の同様の手段によって内部的に発生され得る。たとえば、５ボルトの内部電圧が３．３ボルト電源から発生できる。プルアップドライバ８１０（ＰＭＯＳトランジスタ）のためのｎウェルはノード９１０に接続される。（５ボルトである）ｎウェルは上述されたＩ２電流経路を防ぐ。
【００６１】
さらに、Ｉ１電流経路を防ぐために回路がＰＵに結合される。ノードＰＵをバイアスするために用いられる回路はＰＭＯＳトランジスタＭＰ１およびＭＰ２ならびにＮＭＯＳトランジスタＭＮ１を含む。ＭＰ１は電源９１０とＰＵとの間に結合され、ＭＮ１はＰＵとＶＳＳとの間に結合される。ＰＵ２は電源９１０とＭＰ１のゲート（ノード９１５）との間にある。ＭＰ１およびＭＰ２のためのボディ接続は電源９１０に結合される。インバータＸ００，Ｘ０１，およびＸ０２のチェーンはＮＭＯＳパスゲートトランジスタ９２０を介してＭＰ１のゲートに与えられる。ＭＮ１のゲートはインバータＸ００の出力に結合される。入力ノードＩｎはインバータＸ００に入力する。
【００６２】
入力ノードＩＮがローであれば、ＭＮ１がオンであり、かつＭＰ１がオフであるため、ＰＵはローである。この場合、プルアップドライバ８１０がオンであるのでスニーク電流経路は問題ではない。ＩＮがハイである場合、ＰＵは電源９１０のレベル（たとえば５ボルト）である。ＰＵが５ボルトのとき、Ｉ１はＶＰＩＮが５ボルト＋｜ＶＴＰ｜でなければ導通しない。したがって、ピン８２０が５ボルトであるときにＩ１経路はない。ノード９１５がローであり、電源９１０（５ボルト）がＭＰ１を介してＰＵに渡されるため、ＰＵは５ボルトである。ＭＰ１のｎウェルとＭＰ２のｎウェルとが、ラッチアップのような問題を防ぎ、かつボディ効果を最小にするために、電源９１０が接続される。ＭＰ３のｎウェルもまたこの目的のため電源９１０に結合され得る。
【００６３】
パストランジスタ９２０はまたインバータＸ０２をノード９１５から分離するのに役立つ。ノード９１５が電源８１７の電圧（たとえば３．３ボルト）よりも上であるときでさえ、パストランジスタ９２０（ＭＮ２）はインバータＸ０２の出力における電圧を、ＶＴＮ（すなわちパストランジスタ９２０のしきい値電圧）未満である、電源電圧８１７の電圧レベルに制限する。このため、インバータＸ０２を形成するために用いられる装置に過度にストレスが与えられないようにされる。
【００６４】
好ましい実施例では、プルアップドライバ８１０、ＭＮ３、ＭＮ１、ＭＰ１、ＭＰ２、およびＭＰ３は厚酸化物装置である。ＭＮ２もまた厚酸化物装置であり、これは電源８１７がオフであり、かつノード９１０および９１５が５ボルトである条件下での信頼性を確実にするであろう。厚酸化物装置は、他のトランジスタに用いられる薄いゲート酸化物よりも厚いゲート酸化物を有するトランジスタである。たとえば、薄酸化物装置は約７０Åの厚さの酸化物を有し得る。厚酸化物装置は典型的に薄酸化物装置よりも大きい電圧ストレスを許容できる。たとえば、厚酸化物装置は５ボルト以上の電圧ストレスを扱うことができる。典型的な厚酸化物厚さは約１４０Åであり得る。厚酸化物装置を用いることによって、これは、ピン８２０での電源８１７よりも上の電圧とインタフェースする際にこれらの装置に対する酸化物ストレスを低減する。また、これらの厚酸化物装置はピン８２０での高電圧による破壊を受けにくい。したがって、集積回路の全体の寿命および動作が向上される。
【００６５】
図１０は、図９に示されるような出力バッファのための代替的なプルダウン回路を示す。トランジスタ９４２および９４４がＭＮ３の代わりに用いられるであろう。トランジスタ９４２のゲートは第１の電源８１７に結合される。トランジスタ９４４のゲートはＰＤに結合される。トランジスタ９４２および９４４はＮＭＯＳ装置であり、薄酸化物装置である。
【００６６】
このプルダウン回路が薄酸化物装置を用いて形成されるが、これはピン８２０での高電圧を許容する。具体的には、高電圧は２つのトランジスタの間で分割され、したがって装置を損傷するであろうあまりにも高い電圧をどちらの装置も受けない。トランジスタ９４２はノード９４６の電圧をＶＤＤ−ＶＴＮに制限する。図１０の回路は、厚酸化物装置を用いることが望ましくない場合かまたは厚酸化物装置が利用可能でないときを除いて、高電圧に対する許容性をもたらす場合に有益であり得る。
【００６７】
しかしながら、１つの厚酸化物装置を用いるのに比較して、２つの薄酸化物装置を用いるのにはいくらかの欠点があり得る。たとえば、１つではなく２つの装置を有することによってシリコン面積がより多く必要とされ得る。また、２つの装置を用いる際の性能は高まった寄生および他の同様の問題のために僅かに劣るであろう。
【００６８】
上の説明では、電源電圧９１０が５ボルトとして示され、電源電圧８１７が３．３ボルトとして示された。これらの値は例示の目的のためにのみ与えられた。当業者には自明であるように、電源電圧９１０が電源電圧８１７よりも上である場合、回路は異なった具体的な電圧に対して類似して動作かつ機能するであろう。たとえば、電源電圧９１０が３．３ボルトであってもよく、電源電圧８１７が２．５ボルトであってもよい。
【００６９】
図１１は、ピン８２０での高電圧とのインタフェースをもたらす別の出力ドライバ（または出力バッファ）を示す。この実施例では、ウェルバイアス発生器１００２がプルアップドライバ８１０のｎウェルおよびゲートをバイアスするために用いられる。図１１の出力ドライバ回路は図８、図９および図１０に示されたものと同様である。図１１はまた、信号を集積回路のコアに結合するためにピン８２０に結合された入力バッファＸＩＮＶ３を示す。入力バッファのさらなる説明は図１２、図１３、図１４に関連して以下に与えられる。
【００７０】
図１１の実施例は電源８１７を有する。集積回路は「雑音が多い」電源（すなわちＶＣＣＮ）と「雑音が少ない」電源（すなわちＶＣＣＱ）とを有し得る。雑音が多い電源と雑音が少ない電源との両方は同じ電圧レベルに接続され得る。しかしながら、雑音が多い電源は雑音が少ない電源とは別個のピンに接続されるであろう。集積回路上で、雑音が多い電源は雑音を発生するかまたはそれを受ける回路に接続され、雑音が少ない電源は比較的雑音が少ない回路に接続されるであろう。この態様で電源を分離することによって、雑音が少ない電源に接続された回路はスイッチングと雑音が多い電源上に存在する他の型の雑音とから幾分分離される。
【００７１】
雑音が多い電源は出力ドライバのような比較的雑音が多い回路に接続される（たとえば、電源８１７は雑音が多い電源であり得る）。たとえば、出力ドライバは接地バウンスから雑音を発生する。さらに、図５に示されるような集積回路において、インタフェース４１１における回路は一般に雑音が多い電源に接続され、これはこれらの回路が典型的に「雑音が多い」とみなされるためである。コア４０５における回路は雑音が少ない電源に接続され、これはこれらの回路が典型的に「雑音が少ない」とみなされるためである。これは雑音が集積回路のコアへと結合することを防ぐのに役立つ。
【００７２】
以下に説明されるようなある実施例では、ある装置（たとえばトランジスタ９２０など）を雑音が少ない電源であろう第２の電源に結合することが望ましいかもしれない。ここで、電源８１７は雑音が多い電源であろう。この実施例では、装置は雑音が多いかまたは少ない電源であり得る同じ電源８１７に結合される。具体的な実施例では、電源８１７は雑音が多い電源であり、集積回路のコアは雑音が少ない電源に結合される。
【００７３】
ウェルバイアス発生器１００２は、電源８１７とバイアス出力ノード１０１０との間に結合されるトランジスタＭ７およびＭ８を含む。トランジスタＭ７のゲートはノード１０１５に結合される。トランジスタＭ８のゲートはバイアス出力ノード１０１０に結合される。
【００７４】
トランジスタＭ９およびＭ１０はノード１０１５とバイアス出力ノード１０１０との間に結合される。トランジスタＭ９のゲートは電源８１７に結合される。トランジスタＭ１０のゲートはバイアス出力ノード１０１０に結合される。
【００７５】
ノード１０１５は抵抗器Ｒ３を介してピン８２０に接続される。抵抗器Ｒ３はピン８２０からの静電放電（ＥＳＤ）保護を装置Ｍ９およびＭ１０に与えるために用いられ得る。しかしながら、抵抗器Ｒ３は特定の実施例に依存して任意に省略できる。ＥＳＤ保護のための他の技術が用いられてもよい。
【００７６】
さらに、トランジスタＭ１１がバイアス出力ノード１０１０とＰＵとの間に結合される。インバータＸＩＮＶ１およびＸＩＮＶ２を含んだインバータチェーンがパストランジスタ９２０を介してＰＵに駆動する。パストランジスタ９２０は他のパスゲート構造に代用されてもよい。パストランジスタ９２０は、伝送ゲートと、ＣＭＯＳ伝送ゲートと、直列のより多くのトランジスタのうちの２つと、他の具体的な回路実施例の多くとで代用されてもよい。ＸＩＮＶ１の出力１０２０はトランジスタＭ１１のゲートを駆動する。
【００７７】
好ましい実施例では、トランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０、およびＭ１１はＰＭＯＳトランジスタである。トランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０、およびＭ１１のためのｎウェル接続はバイアス出力ノード１０１０に結合される。
【００７８】
動作において、ウェルバイアス発生器１００２は図８に示される電流Ｉ１およびＩ２を防ぐために用いられるバイアス出力電圧１０１０を発生する。図１１に示されるように、バイアス出力ノード１０１０はプルアップドライバ８１０のｎウェルに結合される。さらに、バイアス出力ノード１０１０は条件に依存してプルアップドライバ８１０のゲートに対して結合または分離できる。
【００７９】
より具体的に、ＰＵがローであるときにインバータＸＩＮＶ１の出力がハイである。この場合、トランジスタＭ１１はオフであり、ノードＰＵから効果的に分離される。これはピン８２０が論理ハイに駆動される場合である。Ｉ１電流経路およびＩ２電流経路は重要ではない。
【００８０】
他方、ＰＵがハイであるときインバータＸＩＮＶ１の出力はローである。この場合、トランジスタＭ１１はオンである。トランジスタＭ１１はバイアス出力ノード１０１０をＰＵのゲートに効果的に結合する。本質的に、ＰＵのゲートは上述の電流経路Ｉ１を防ぐためにゲートバイアス出力ノード１０１０での電圧を追跡する。
【００８１】
電圧バイアス発生器１００２がピン８２０での電圧条件に関連して説明される。特に、出力ノード１０１０は、ピン８２０が接地からほぼＶＣＣ−｜ＶＴＰ｜までの範囲にあるときにＶＣＣ（すなわち、電源電圧８１７のレベル）である。ＶＣＣは電源８１７の電圧であり、｜ＶＴＰ｜はＰＭＯＳトランジスタのためのしきい値電圧である。バイアス出力ノード１０１０は、導通またはオン状態にあるトランジスタＭ７を介してＶＣＣに結合される。これらの条件の下、電圧バイアス発生器１００２はＩ１電流経路およびＩ２電流経路を防ぐ。具体的に、プルアップドライバ８１０のゲートおよびｎウェルはＶＣＣにバイアスされる。ＶＰＩＮ（すなわち、ピン８２０の電圧レベル）がＶＣＣ未満であるため、Ｉ１およびＩ２は０である。
【００８２】
ピン８２０がほぼＶＣＣ−｜ＶＴＰ｜よりも上であるがほぼＶＣＣよりも下である場合、トランジスタＭ７はオフである。バイアス出力ノード１０１０はトランジスタＭ８を介してほぼＶＣＣ−｜ＶＴＰ｜に保たれる。トランジスタＭ８がダイオードかまたは同様な装置またはコンポーネントで代用され得ることに注意されたい。たとえば、トランジスタ８１０、Ｍ７、およびＭ８のｐ−ｎ接合がこのようなダイオードを形成する。これは、バイアス出力ノード１０１０をＶＣＣ−ＶＦのあたりに維持する同様の機能を果たす。ＶＦはダイオードの順電圧である。この条件の下、電圧バイアス発生器１００２はプルアップドライバ８１０のゲートおよびｎウェルを適切にバイアスされた状態に維持する。Ｉ１電流経路およびＩ２電流経路は重要ではない。
【００８３】
ピン８２０がＶＣＣよりも上であるがほぼＶＣＣ＋｜ＶＴＰ｜よりも下になる場合、バイアス出力ノード１０１０はほぼＶＰＩＮ−｜ＶＴＰ｜であり、ここでＶＰＩＮはピン８２０の電圧レベルである。バイアス出力ノード１０１０はトランジスタＭ１０を介してこのレベルに保たれる。トランジスタＭ１０はトランジスタＭ８と類似してダイオードのように作用する。同様に、トランジスタＭ８もまた、トランジスタＭ８の場合で説明されたように、ダイオード構造かまたは他の装置またはコンポーネントで代用できる。たとえば、このようなダイオードはトランジスタＭ９およびＭ１０のｐ−ｎ接合に存在する。これらの条件の下、プルアップドライバ８１０のゲートおよびｎウェルはほぼＶＰＩＮ−｜ＶＴＰ｜である。Ｉ１電流経路およびＩ２電流経路は重要ではない。｜ＶＴＰ｜がダイオード８３０（図８を参照）のＶＦよりも僅かに大きいならば、比較的小さい電流Ｉ２があり得る。しかしながら、｜ＶＴＰ｜がダイオード８３０のＶＦよりも小さいときＩ２は０であろう。
【００８４】
ピン８２０がほぼＶＣＣ＋｜ＶＴＰ｜よりも上になる場合、バイアス出力ノード１０１０はＶＰＩＮである。ＶＰＩＮはトランジスタＭ９を介して渡される。トランジスタＭ９はこれらの条件下では導通状態である。これらの条件の下、プルアップドライバ８１０のゲートおよびｎウェルはＶＰＩＮと同じである。この場合、電流経路Ｉ１および電流経路Ｉ２は起こらない。
【００８５】
したがって、上述のように、電圧バイアス発生器１００２は電源８１７よりも上の電圧がピン８２０にある場合Ｉ１スニーク電流経路およびＩ２スニーク電流経路を防ぐ。たとえば、３．３ボルトの電源電圧を有した集積回路は５ボルトの入力電圧で駆動され得る。図１１に示される出力ドライバ回路は混合電圧モードが可能な集積回路のための（図５に示される）第２のオプションを実施する際に用いられる。
【００８６】
図１１の回路のための好ましい実施例では、上述のように、プルダウンドライバ８１５およびトランジスタＭ１１が厚酸化物装置であるべきである。これは異なった電圧ストレス条件でゲート酸化物の信頼性を確実にするためのものである。プルダウンドライバ８１５では、ピン８２０が約５ボルトであり、かつノードＰＤが接地されるときにストレス条件が生じる。トランジスタＭ１１では、ピン８２０が、ノード１０１０を約５ボルトにする、約５ボルトであり、かつノード１０２０がほぼ接地されるときにストレス条件が生じる。さらに、厚酸化物装置に対する｜ＶＴＰ｜は薄酸化物装置に対する｜ＶＴＰ｜とは異なり得る。したがって、トランジスタＭ７およびＭ９はまた、プルアップドライバ８１０とそれらが同様の｜ＶＴＰ｜を有することを確実にするために厚酸化物装置であってもよい。これは、電圧バイアス発生器１００２がプルアップドライバ８１０の特性を適切に追跡するために重要である。しかしながら、薄酸化物装置に対する｜ＶＴＰ｜が厚酸化物装置に対するものよりも小さいならば、トランジスタＭ７およびＭ９は薄酸化物装置であってもよい。これは、ピン８２０の電圧とＰＵの電圧との間の差がプルアップトランジスタ８１０の｜ＶＴＰ｜よりも小さいためである。このことはＩ１電流経路がないことを確実とする。
【００８７】
トランジスタＭ３、Ｍ８、およびＭ１０もまた厚酸化物装置であってもよい。用いられるプロセス技術に依存して、向上したゲート酸化物ストレス許容性と、装置間の装置パラメータの追跡と、他の要因とを与えるような厚酸化物装置を用いることには利点があり得る。
【００８８】
さらに、装置Ｍ３、Ｍ７、Ｍ８、Ｍ９とプルアップドライバ８１０ともまたそれらの酸化物の信頼性を高めるために厚酸化物装置であってもよい。たとえば、酸化物ストレス条件は、電源８１７がオフであり、かつピン８２０、ノード１０１５、およびノードＰＵが５ボルトであるときに生じ得る。
【００８９】
この発明の実施例では、パストランジスタ９２０の制御電極が雑音が多い電源（ＶＣＣＮ）または雑音が少ない電源（ＶＣＣＱ）に結合され得る。この接続は、可能な技術を少し挙げると、プログラマブルリンク、ヒューズ、プログラマブルビット、および金属マスクのようなプログラマブルオプションを用いてなされ得る。トランジスタ９２０の制御電極がＶＣＣＱに結合されるとき、他の装置はＶＣＣＮであろう電源８１７に結合される。
【００９０】
ＶＣＣＮの電圧レベルがＶＣＣＱのものよりも下である状況では（たとえば、ＶＣＣＮが３．３ボルト未満であり、ＶＣＣＱが３．３ボルトである。ＶＣＣＮが２．５ボルト未満であり、ＶＣＣＱが２．５ボルトである）、トランジスタ９２０の制御電極はＶＣＣＮに結合されるべきである。これは、ＰＵの電圧レベルにかかわらずＸＩＮＶ２の出力でのノード１０３０がＶＣＣＮ−ＶＴＮに制限されるため、ＶＣＣＱからトランジスタ９２０を介してＶＣＣＮに至る漏れを防ぐ。
【００９１】
パストランジスタ９２０の制御電極がＶＣＣＮに結合されるべきである別の例は、ＶＣＣＱが約３．３ボルトであり、ＶＣＣＮが約２．５ボルトであるときである。これらの状況の下、ＶＣＣＮおよびＶＣＣＱに１０％の許容性を認めると、ＶＣＣＱは約３．６ボルトであり得、ＶＣＣＮは約２．２５ボルトであり得る。パストランジスタ９２０の制御電極が３．６ボルトのＶＣＣＱに結合されるならば、バイアス出力ノード１０１０は２．２５ボルトであり、ノードＰＵは、ほぼ２．６ボルトであるほぼＶＣＣＱ−ＶＴＮであろう。ここで、ノード１０２０が０ボルトである場合Ｍ１１を介する電流の流れが存在し、これはこの装置がオンであるためである。この電流の流れは（２．６ボルトの）ＰＵから（２．２５ボルトの）バイアス出力ノード１０１０へ、そしてピン８２０へと流れる。この電流を最小にするために、Ｍ１１は（たとえば装置をサイジングすることによって）弱いトランジスタにされ得る。
【００９２】
別の解決法はパストランジスタ９２０の制御電極をＶＣＣＮに接続することである。これは、ＰＵがＶＣＣＮ−ＶＴＮに達するときにＰＵが何によっても駆動されないようにＰＵの電圧を制限する。
【００９３】
図１２から図１９はこの発明の入力バッファのさまざまな実施例を示す。図１１の入力バッファＸＩＮＶ３はこれらの回路実施例を用いて実現できる。
【００９４】
図１２はインバータ回路の構成を用いる入力バッファの実施例を示す。トランジスタ１０５０およびトランジスタ１０５５は正の電源と接地との間に直列に結合される。２つのトランジスタの制御電極はともに結合され、ピン８２０に結合される。インバータからの出力１０５８は２つのインバータ間のノードから取出される。出力１０５８は集積回路のコアを駆動するために結合される。正の電源はＶＣＣＱまたはＶＣＣｉｎｔのいずれであってもよい。
【００９５】
具体的な実施例では、トランジスタ１０５０がｐチャネル装置であり、トランジスタ１０５５がｎチャネル装置である。上述のように、ピン８２０はＶＣＣＱまたはＶＣＣｉｎｔより上の電圧を受け得る。たとえば、ピン８２０が約５ボルトであり得、ＶＣＣＱまたはＶＣＣｉｎｔが約３．３ボルトである。酸化物ストレスを最小にし、かつ入力バッファの信頼性を高めるために、トランジスタ１０５０および１０５５は個別的にまたは共に厚酸化物装置であり得る。
【００９６】
さらに、インバータの入力しきい値トリップポイントはプログラム可能であり得る。入力しきい値トリップポイントは、プルアップトランジスタ１０５０対プルダウントランジスタ１０５５の割合の相対強度の割合に依存する。
【００９７】
したがって、トリップポイントはトランジスタ１０５０対トランジスタ１０５５のＷ／Ｌ比を調節することによって変化され得る。トランジスタ１０５０および１０５５の大きさはプログラマブルオプションによって調節され得る。たとえば、金属マスクのオプションによって、トリップポイントは意図される応用に対して所望であるように調節できる。
【００９８】
プログラマブルしきい値入力バッファは、さまざまな電圧電源および電圧レベルとインタフェースする集積回路のために特に有益である。たとえば、入力しきい値は集積回路を２．５ボルトまたは１．８ボルトの電源環境において用いるように適合させるために調節され得る。さらに、ＶＣＣＱがＶＣＣＮよりも上である状況では（たとえば、ＶＣＣＱは３．３ボルトであり、ＶＣＣＮが２．５ボルトである）、ＶＣＣが２．５ボルトである場合のための入力レベル仕様が、ＶＣＣＱが正確に３．３ボルトであるために妨害される。プログラマブルしきい値入力バッファは入力しきい値を適切に設定するための状況を扱うことができる。
【００９９】
図１３は、適切な金属マスクを選択することなどによって、プログラム可能な金属オプションを用いる図１２における入力バッファの実施例を示す。トランジスタ１０５０の有効な大きさ（または強度）はトランジスタ１０６０および１０６２を用いて調節できる。同様に、トランジスタ１０５５の有効な大きさ（または強度）はトランジスタ１０６４および１０６６を用いて調節できる。トランジスタ１０６０、１０６２、１０６４、および１０６６はレイアウトにおいて与えられ、トランジスタ１０５０および１０５５と任意に並列に接続される。特定の数の「オプション」のトランジスタ１０６０、１０６２、１０６４、および１０６６のみが示されるが、適宜どのような数のオプショントランジスタがあってもよい。オプショントランジスタは可変の大きさであり、これは入力しきい値トリップポイントを微細に調節するために用いられ得る。
【０１００】
たとえば、図１４は入力しきい値トリップポイントがオプショントランジスタ１０６０および１０６２をトランジスタ１０５０と並列に結合することによっていかにシフトアップされ得るかを示す。図１５は、入力しきい値トリップポイントがオプショントランジスタ１０６４および１０６６をトランジスタ１０５５と並列に結合することによっていかにシフトダウンされる得るかを示す。
【０１０１】
より大きな酸化物ストレス許容性を与えるために、オプショントランジスタ１０６０、１０６２、１０６４、および１０６６はトランジスタ１０５０および１０５５に対して説明されたように厚酸化物装置であり得る。
【０１０２】
図１５はプログラマブル入力しきい値バッファの別の実施例を示す。このバッファは図１１のバッファＸＩＮＶ３を実現するためにも用いられる。回路は図１２に対して説明されたようにトランジスタ１０５０および１０５５を含む。しきい値はトランジスタ１０６８および１０７０とトランジスタ１０７２および１０７４とを用いて調節され得る。トランジスタ１０６８および１０７０とトランジスタ１０７２および１０７４とに類似した、トランジスタ１０５０および１０５５と並列した付加的なブランチのトランジスタがあってもよい。これらの付加的なブランチのトランジスタは、図１３における多数金属オプショントランジスタと同様、入力しきい値の調節においてより高度な融通性および正確さを与えるであろう。
【０１０３】
トランジスタ１０６８、１０７０、１０７２、および１０７４は正電源と接地との間に直列に結合される。正電源は多数正電源システムにおいてＶＣＣＱまたはＶＣＣｉｎｔのいずれであってもよい。トランジスタ１０６８の制御電極（またはゲート）は第１のプログラマブル素子ＰＧＭ１に結合される。トランジスタ１０７０および１０７２の制御電極は入力ピンに結合される。トランジスタ１０７４の制御電極は第２のプログラマブル素子ＰＧＭ２に結合される。プログラマブル素子は論理ハイまたは論理ローを表わすようにプログラムされ得る。
【０１０４】
プログラマブル素子はマスクオプションを用いて実現され得る。ＳＲＡＭセル、ＲＡＭセル、ＥＰＲＯＭセル、ＥＥＰＲＯＭセル、フラッシュセル、ヒューズ、アンチヒューズ、強誘電性メモリ、強磁性メモリ、および他の多くの技術がある。たとえば、ＰＧＭ１またはＰＧＭ２、またはその両方がプログラマブル論理装置内からの論理信号によって制御され得る。
【０１０５】
ＰＧＭ１およびＰＧＭ２を適切にプログラムすることによって、入力しきい値がシフトアップまたはシフトダウンされる。たとえば、ＰＧＭ１およびＰＧＭ２が論理ローであるとき、入力しきい値トリップポイントはシフトアップされる。ＰＧＭ１およびＰＧＭ２が論理ハイであるとき、入力しきい値トリップポイントはシフトダウンされる。ＰＧＭ１が論理ハイであり、かつＰＧＭ２が論理ローであるとき、入力しきい値トリップポイントは調節されない。ＰＧＭ１が論理ローであり、かつＰＧＭ２が論理ハイであるとき、入力しきい値トリップポイントは、トランジスタ１０６８および１０７０対トランジスタ１０７２および１０７４の割合に依存して調節され得る。
【０１０６】
図１７は図１６のトランジスタ１０６８、１０７０、１０７２、および１０７４に対する代替的な構成を示す。トランジスタの配列は異なっているが機能性は同様である。
【０１０７】
図１８はこのインバータの入力バッファのさらなる実施例を示す。図１８の回路は図１２のものと類似しているが、トランジスタ１０５０および１０５５によって形成されたインバータの入力におけるノードｉｇｂとピン８２０との間に結合されたトランジスタ１０７５が付加される。トランジスタ１０７５の制御電極は、他電源集積回路においてＶＣＣＱまたはＶＣＣｉｎｔのいずれであってもよい正電源に結合される。
【０１０８】
この実施例では、トランジスタ１０５０および１０５５は薄酸化物装置であってもよいが、トランジスタ１０７５は厚酸化物装置である。厚酸化物トランジスタ１０７５は薄酸化物トランジスタ１０５０および１０５５に対する分離のために役立ち、トランジスタ１０５０および１０５５のゲート酸化物上のストレスを最小にする。
【０１０９】
図１８のバッファ回路は分離パストランジスタ１０７５のために図１２のものよりも遅いかもしれない。さらに、ＤＣ電源の消費が起こり得る。ノードｉｇｂはＶＣＣＱよりも下の１つのＶＴＮであり（すなわち、トランジスタ１０７５の制御電極での電圧）、トランジスタ１０５０がその制御電極においてＶＣＣＱ−ＶＴＮでなお導通し得るので電流がトランジスタ１０５０および１０５５を介して流れ得る。
【０１１０】
さらに、バッファの入力しきい値は、上述されかつ図１６および図１７に示されたような技術を用いることなどによってプログラム可能であり得る。
【０１１１】
図１９はこの発明の入力バッファの別の実施例を示す。この実施例は図１２および図１８の回路と類似点を共有する。図１９の回路は正電源（すなわち、ＶＣＣ、ＶＣＣｉｎｔ、またはＶＣＣＱ）とノードｉｇｃとの間に結合されたトランジスタ１０７８をさらに含む。トランジスタ１０７８の制御電極はバッファの出力に結合される。図１８におけるように、トランジスタ１０７５は、上述のように薄酸化物装置１０５０および１０５５を高電圧酸化物ストレスから分離する厚酸化物装置である。
【０１１２】
トランジスタ１０７８は、入力（すなわちピン８２０）が論理ハイであるときにノードｉｇｃの電圧レベルをＶＣＣＱに回復させるためのｐチャネルハーフラッチとなる。図１９では、ハーフラッチに対する制御がバッファの出力からとられるが、同様の論理機能を達成する回路構成は多数ある。ノードｉｇｃがＶＣＣＱに再開始されることを確実にすることによって、これは静的またはＤＣ電源消費を最小にし、これはトランジスタ１０５０が（図１８の回路構成と比較して）十分にオフであるためである。しかしながら、トランジスタ１０７８はＩ／ＯピンでのいくらかのＤＣ漏れ電流に寄与し得る。
【０１１３】
さらに、バッファの入力しきい値は、上述されかつ図１６および図１７に示されたような同様な技術を用いることなどによってプログラム可能であり得る。
【０１１４】
図２０はこの発明の電圧バイアス発生器のさらなる実施例の図である。図２０では、電圧バイアス発生器１１０２が図１１の電圧バイアス発生器１００２と類似している。電圧バイアス発生器１１０２と電圧バイアス発生器１００２との間の唯一の相違点が説明される。
【０１１５】
電圧バイアス発生器１１０２はプルアップドライバ８１０のｎウェルに結合されたバイアス出力ノード１１１０を有する。トランジスタＭ７、Ｍ８、Ｍ９、およびＭ１０は電圧バイアス発生器１００２における同様に符号をつけられたトランジスタと同様に構成され、かつ動作する。これらのトランジスタはバイアス出力ノード１１１０で電圧を発生する。
【０１１６】
ＰＵの電圧は、図１１の実施例における単一のトランジスタＭ１１とは対照的に、トランジスタＭ１７、Ｍ１９、およびＭ１１Ａによって発生される。トランジスタＭ１７は第１の電源８１７とノード１１２０との間に結合される。トランジスタＭ１７の制御電極はノード１１２０に結合される。トランジスタＭ１９はノード１０１５とノード１１２０との間に結合される。トランジスタＭ１９の制御電極はノード１１２０に結合される。トランジスタＭ１１Ａはノード１０２０とＰＵとの間に結合される。トランジスタＭ１１Ａの制御電極はインバータＸＩＮＶ１の出力に結合される。
【０１１７】
好ましい実施例では、トランジスタＭ１７、Ｍ１９、およびＭ１１ＡはＰＭＯＳ装置である。これらのトランジスタのためのｎウェル接続はバイアス出力ノード１１１０に結合される。
【０１１８】
動作において、ＰＵがローであるときインバータＸＩＮＶ１の出力はハイである。この場合、トランジスタＭ１１Ａはオフであり、ノードＰＵから効果的に切り離される。これは、ピン８２０が論理ハイに駆動される場合である。Ｉ１電流経路およびＩ２電流経路は重要ではない。
【０１１９】
他方、ＰＵがハイであるときインバータＸＩＮＶ１の出力はローである。この場合、トランジスタＭ１１Ａはオンである。トランジスタＭ１１はノード１１２０の出力をノードＰＵに効果的に結合する。ＰＵのこの電圧は上述の電流経路Ｉ１を防ぐために用いられる。トランジスタＭ１７およびＭ１９はトランジスタＭ８およびＭ１０と類似して動作し、ＰＵの電圧をバイアスする。この回路の動作はピン８２０の電圧に関連して説明される。
【０１２０】
ＶＰＩＮがほぼＶＣＣよりも小さい場合、回路はトランジスタＭ１７およびＭ１１Ａを介してＰＵをほぼＶＣＣ−｜ＶＴＰ｜に駆動する。これは、上述されたトランジスタＭ８の動作と類似している。したがって、Ｉ１電流経路がこれらの条件下で防がれる。
【０１２１】
ＶＰＩＮがほぼＶＣＣよりも上であるとき、回路はＰＵをほぼＶＰＩＮ−｜ＶＴＰ｜に駆動する。これは、上述されたトランジスタＭ１０の動作と類似している。この場合、ＰＵがＶＰＩＮの｜ＶＴＰ｜内にあるためＩ１電流経路もまた防がれる。
【０１２２】
したがって、図２０の電圧バイアス発生器１１０２は図１１の電圧バイアス発生器１００２と同様に動作する。これは、トランジスタＭ１７がトランジスタＭ８と同様な機能を果たし、トランジスタＭ１９がトランジスタＭ１０と同様な機能を果たすためである。電圧バイアス発生器１１０２では、ノード１１２０に与えられる同様の電圧が代わりにバイアス出力ノード１０１０から取られる。図１１の回路構成は必要とされるトランジスタの数が少ないために好ましい。その他の点では、両方の電圧バイアス発生器回路の動作が主として機能上均等である。
【０１２３】
この発明の異なった実施例では、いくらかの装置が図１１で説明されたように厚酸化物装置であり得る。たとえば、上述のように、プルダウンドライバ８１５およびトランジスタＭ１１がそれらの酸化物ストレスの信頼性を高めるために厚酸化物装置であるべきである。同様のＶＴＰを確実とするために、トランジスタＭ７およびＭ９は厚酸化物装置であり得る。トランジスタＭ８、Ｍ３、Ｍ１７とプルアップドライバ８１０ともまたそれらの酸化物の信頼性を高めるために厚酸化物装置であり得る。Ｍ１０およびＭ１９は厚酸化物装置であり得る。
【０１２４】
図２１は、本発明の電圧バイアス発生器１２０２の他の実施例を示す。この電圧バイアス発生器は、図１１−１９および２０に示された類似部分を共有している。回路の相違点については以下で説明する。
【０１２５】
電圧バイアス発生器１２０２は、図１１の電圧バイアス発生器１００２と同様である。トランジスタＭ７、Ｍ８、Ｍ９およびＭ１０は、図１１で同じ参照番号が付けられたトランジスタと同様に構成されかつ動作する。バイアス出力ノード１２１０は、プルアップドライバ８１０のｎウェル接続に結合される。電圧バイアス発生器１２０２は、前述のとおりＩ２電流経路を妨げる。
【０１２６】
この実施例においては、トランジスタＭ１４はピン８２０とＰＵとの間に結合される。トランジスタＭ１４の制御電極は第１の電源８１７に結合される。パストランジスタ１２２７はパストランジスタ９２０と並列して結合される。パストランジスタ１２２７の制御電極はピン８２０に結合される。好ましい実施例では、トランジスタＭ１４およびパストランジスタ１２２７はＰＭＯＳトランジスタである。トランジスタＭ１４およびパストランジスタ１２２７に対するｎウェル接続はバイアス出力ノード１２１０に結合される。
【０１２７】
動作においては、ＶＰＩＮが約ＶＣＣ＋｜ＶＴＰ｜未満のとき、トランジスタＭ１４は導電せず、ピン８２０をＰＵから切り離す。またＶＰＩＮが約ＶＣＣ−｜ＶＴＰ｜未満のとき、トランジスタ１２２７がオンし、全レール論理高電圧（たとえばＶＣＣが３．３ボルトとのき３．３ボルト）がＰＵに流れることを可能にする。これらのトランジスタはＩ１電流経路が無関係になることを保証する。これらのトランジスタは、ＰＵでの電圧レベルがＶＰＩＮのおよそ｜ＶＴＰ｜以内となり、結果としてＩ１電流経路がないことを確実にする。
【０１２８】
ＶＰＩＮがＶＣＣ−｜ＶＴＰ｜を上回るとき、ＰＵはトランジスタＭ１４を通してＶＰＩＮを追跡する。トランジスタＭ１４およびパストランジスタ１２２７は導電しない。具体的には、ＶＰＩＮでの電圧が約ＶＰＩＮ−｜ＶＴＰ｜となる。こうした条件下では、ＶＰＩＮはＰＵでの電圧の約｜ＶＴＰ｜以内であるため、Ｉ１電流経路は無関係である。
【０１２９】
さらに、本発明の代替実施例では、パストランジスタ９２０はネイティブな装置である。ネイティブな装置とは、ＶＴ調節埋込が全くないまたは最小であるトランジスタであり、トランジスタのしきい値電圧（ＶＴｎａｔｉｖｅ）はおよそ０ボルトまたはそれよりもわずかに大きなものである。たとえば、ＶＴｎａｔｉｖｅは約０．２ボルトであり得る。ＶＴｎａｔｉｖｅが｜ＶＴＰ｜未満の場合、パストランジスタ１２２７を回路から取除き、シリコン面積を節約することができる。
【０１３０】
この回路はそれでもなお適切に機能するであろう。その理由は、ＰＵでの電圧は少なくとも約ＶＣＣ−ＶＴｎａｔｉｖｅとなるためである。具体的には、ＶＣＣがパストランジスタ９２０を通して駆動されるとき、ＰＵでの電圧は約ＶＣＣ−ＶＴｎａｔｉｖｅである。このことにより、ＶＰＩＮは確実にＰＵでの電圧の｜ＶＴＰ｜以内となる。したがって、電流経路Ｉ１は妨げられる。
本発明の他の実施例では、装置のいくつかは、図１１および２０について説明したように、厚酸化物装置でもよい。たとえば、上記のように、プルダウンドライバ８１５およびトランジスタ１２２７は、酸化物ストレスの信頼性を向上させるには厚酸化物装置である必要がある。同様のＶＴＰを保証するためには、トランジスタＭ７およびＭ９は厚酸化物装置とすることができる。トランジスタＭ８、Ｍ３、Ｍ１０、Ｍ１４、およびプルアップドライバ８１０もまた、酸化物の信頼性を向上させるためには厚酸化物装置でもよい。
【０１３１】
図２２はオプション（図６に示されている）のある実施例のブロック図であり、集積回路に与えられる外部電源の電圧は、内部回路が使用する電源電圧よりも高い。さらに、インタフェース回路が高電圧レベルに対しインタフェースの役割を果たす。たとえば、外部電源電圧（ＶＣＣｅｘｔ）が５ボルトのとき内部回路は３．３ボルトの電源（ＶＣＣｉｎｔ）で動作することができる。チップへの入力および出力信号は、５ボルト互換信号である。
【０１３２】
図２２に示すように、集積回路はレベルシフタ（ＬＳ）１３１７に結合されるコア１３１０を有する。コア１３１０は前述のように、インタフェース４１１に含まれていない集積回路の内部回路を含む（図６参照）。たとえば、ＰＬＤまたはＦＰＧＡでは、コア１３１０は、ＬＡＢ、ＬＥ、ＧＶ、ＧＨ、ならびにその他の構成要素および回路を含むであろう。マイクロプロセッサでは、コア１３１０は、レジスタ、加算器、ＡＬＵ、命令実行ユニットおよびその他の構成要素を含むであろう。インタフェース４１１は、たとえば、集積回路に対し出力信号を発生する回路を含む。
【０１３３】
図２２に示す本発明の実施例では、前述のように、分離された雑音の多い電源および雑音の少ない電源が存在する。雑音の少ない外部電源電圧１３３５（すなわちＶＣＣｅｘｔ）が集積回路に与えられる。電圧ダウンコンバータ（ＶＤＣ）１３３０を用いて、ＶＣＣｅｘｔは、コア１３１０の回路のためにより低い電源電圧１３４０に変換される。雑音の多い外部電源電圧１３３８（すなわちＶＣＣＮ）はＩ／Ｏドライバ１３２３に結合される。ＶＣＣＮはＶＣＣｅｘｔと同じ電圧レベルでもよい。ＶＣＣＮの電圧はまたＶＣＣｅｘｔと異なるレベルでもよい。ＶＣＣＮは、「雑音の多い」回路のインタフェースの役割を果たして雑音がＶＣＣｅｘｔに結合されないようにするのに使用される。
【０１３４】
さらに、図２２の実施例では、それぞれＶＳＳＱ１３４１およびＶＳＳＮ１３４５である、雑音の少ない接地電源および雑音の多い接地電源がある。ＶＳＳＱはコア１３１０に結合され、ＶＳＳＮはＩ／Ｏドライバ１３２３に結合されるる雑音が雑音の少ない接地に結合されるのを防ぐために、雑音の少ない接地は雑音の多い接地から切り離される。
【０１３５】
本発明の他の実施例では、単一の電源ＶＣＣ、分離された雑音の多いおよび雑音の少ない電源ＶＣＣｅｘｔ（またはＶＣＣＱ）およびＶＣＣＮ、単一の接地ＶＳＳ、分離された雑音の多いおよび雑音の少ない接地ＶＳＳＮおよびＶＳＳＱ、ならびにこれらの組合せを含み得る。たとえば、コア１３１０およびＩ／Ｏドライバ１３２３双方に結合される単一の電源ＶＣＣが存在してもよいが、雑音の多い接地および雑音の少ない接地があってもよい。３つ以上の分離された電源があってもよい。たとえば、集積回路にわたるＩ／Ｏドライバ１３２３の異なるグループに対し、別々の接地があってもよい。
【０１３６】
使用される電源の数は、集積回路に対して利用できるピンの数に幾分依存している。集積回路に対し利用できる電源ピンおよび接地ピンの数は、チップのダイサイズ、使用されるパッケージおよびその他の要件に依存する。
【０１３７】
レベルシフタ１３１７はコア１３１０からの信号をＩ／Ｏドライバ１３２３に対する互換信号に変換する。レベルシフタ１３１７はＶＣＣｅｘｔに結合される。レベルシフタ１３１７は３．３ボルトの論理信号を、Ｉ／Ｏドライバ１３２３を駆動するのに使用される、等価の５ボルト論理信号に変換する。Ｉ／Ｏドライバ１３２３はピンまたはパッドで、５ボルト互換論理信号を発生する。
【０１３８】
Ｉ／Ｏドライバ１３２３はプルアップドライバおよびプルダウンドライバを有する出力ドライバを含む。たとえば、Ｉ／Ｏドライバ１３２３は、図８に示すようにプルアップドライバ８１０およびプルダウンドライバ８１５を含み得る。
【０１３９】
集積回路の内部回路が使用する、ＶＣＣｅｘｔをＶＣＣｉｎｔ電圧１３４０に変換する電圧ダウンコンバータ（ＶＤＣ）１３３０がある。ＶＣＣｉｎｔはＶＣＣｅｘｔ未満の電圧である。ＶＣＣｉｎｔは電源電圧に結合され、かつチップのコア１３１０における回路に電源電圧を供給する。電圧ダウンコンバータ１３３０はオンチップである。
【０１４０】
たとえば、ＶＣＣｅｘｔは５ボルトでもよく、電圧ダウンコンバータ１３３０がこの電圧を約３．３ボルトまたはさらに低い電圧ＶＣＣｉｎｔに変換する。この集積回路のインタフェースとなるユーザにとっては、チップは５ボルト互換チップのように見えるかもしれないが、内部回路は３．３ボルトで動作する。さらに、ＰＬＤ集積回路では、たとえば、コア１３１０は、大域的相互接続にわたり１つ以上のＬＡＢを通してレベルシフタ１３１７に送られる３．３ボルトの論理信号を有し得る。レベルシフタ１３１７はこうした論理を外界に送られる５ボルト互換信号に変換する。
【０１４１】
本発明では、オンチップの電圧ダウンコンバータのため、別個の電圧調節器または電圧コンバータは不要である。こうしてプリント回路板上のスペースが節約される。
【０１４２】
電圧ダウンコンバータ１３３０では、トランジスタ１３５５がＶＣＣｅｘｔとＶＣＣｉｎｔとの間に結合される。ＶＣＣｉｎｔは、トランジスタ１３５５の制御電極ノード１３６５に結合される反転増幅器に結合される。電極ノード１３６５は、２つのダイオード接続されるトランジスタ１３６７および１３６９を用いてＶＣＣｅｘｔにクランプされる。使用されるプロセス技術次第で、トランジスタ１３６７、１３６９および１３５５は、より高いゲート酸化物の信頼性をもたらすために厚酸化物装置でもよい。トランジスタ１３５５は、ノード１３６５が約４ボルト以上という条件下での酸化物の信頼性を向上させるために、厚酸化物装置でもよい。
【０１４３】
トランジスタ１３６７および１３６９を、ダイオードおよびその他の同様の電圧クランプ装置に変えることができる。トランジスタ１３６７および１３６９は、電極ノード１３６５をＶＣＣｅｘｔのおよそ２つのＶＴＮ以内に維持するように動作する。こうすることにより、トランジスタ１３５５のゲート酸化物のストレスを最小にする。したがって、好ましい実施例ではＶＣＣｅｘｔが５ボルトのとき、電極１３６５での電圧レベルは約３．４ボルトである必要がある。比較的ＶＣＣｉｎｔ電圧に近い約３．４ボルトという電圧レベルは、望ましいものである。その理由は、反転増幅器に対するより迅速な応答時間が、電圧の変動を調節できるようになるからである。さらに、具体的な実施例では、ＶＣＣｉｎｔが約３．４ボルトのとき、トランジスタ１３５５を通る電流は、比較的少量の電流を伝導するように設計されている。たとえば、この電流は約１ミリアンペア未満でもよい。使用される技術（たとえば電圧のクランプ当りの電圧降下）および設計の標準次第で、２つを上回るまたは下回る電圧クランプがあってもよい。たとえば、電圧クランプは１つだけでもよく、または３つ以上の電圧クランプがあってもよい。
【０１４４】
動作中、ＶＣＣｉｎｔでの電圧レベルは、たとえば、雑音、ＶＣＣｅｘｔでの変動、およびコア１３１０が大量の電流を引いたときの電圧のサグを含む多数の理由のため、変動する可能性がある。電圧ダウンコンバータ１３３０は自己平衡性があり、比較的安定したＶＣＣｉｎｔを得る。ＶＣＣｉｎｔが下降するとき、反転増幅器１３６０は電極ノード１３６５をより強くターンオンし、トランジスタ１３５５を通る伝導を増大させる。これがＶＣＣｉｎｔを増大させる。ＶＣＣｉｎｔがあまりにも大きいとき、逆効果が発生する。トランジスタ１３５５を通る伝導は制限されてＶＣＣｉｎｔが減少する。したがって、電圧ダウンコンバータ１３３０は負のフィードバックを用いて調節される自己平衡性のＶＣＣｉｎｔを発生する。
【０１４５】
上記のようにある実施例では、ＶＣＣｉｎｔはおよそ３．３ボルトである。回路はＶＣＣｉｎｔが予め定められた電圧サグ条件で３ボルト未満に下降しないように実現される。この条件は、最悪のケースの動作条件および電圧下での集積回路の性能を考慮に入れている。集積回路の性能はまた、最悪のケースの動作条件下の仕様に見合うまたはそれを超えているであろう。具体的には、こうした条件下では、ＶＣＣｉｎｔのサグ条件に対する応答時間は、スピードまたは性能上の劣化を引き起こさない。なぜならば、３ボルトというのは最悪のケースの動作条件の１つだからである（これは最悪のケースの動作電圧であろう。）これはまた、集積回路上の回路が適切に動作および機能することを確実にするであろう。
【０１４６】
好ましい実施例では、トランジスタ１３５５はＮＭＯＳトランジスタである。トランジスタ１３５５は単一の装置として示されているが、並列に結合される複数の装置でもよい。トランジスタ１３５５は集積回路の電力要求を満たすためには、かなり大きな装置である必要がある。
【０１４７】
電力要求の例は、２．５アンペアが動作中動的に要求されることである（すなわちＡＣスイッチング）。トランジスタ１３５５の幅は約４５００ミクロンでもよい。トランジスタ１３５５は７５０の小さな装置を並列に用いて形成することができる。個々の装置の幅は６ミクロンであろう。
【０１４８】
好ましい実施例では、チャネル長を、トランジスタがより大きな電圧ストレスに対処できるようにするために、最小よりも大きくしなければならない。具体的な例では、プロセスに対し描かれる最小のチャネル長が０．６ミクロンであれば、トランジスタ１３５５に対し描かれるチャネル長は約０．７５ミクロンである。こうすることにより、装置の信頼性が高まり、エレクトロマイグレーションおよび厚い電子による劣化の効果が避けられるであろう。
【０１４９】
この電力を集積回路全体にわたり均等に分配するために、図２３に示すように個々の装置は集積回路のコアを取囲むように均一的に分布している。トランジスタゲート１４２５は、トランジスタ１３５５に対する個々のゲート幅各々を示している。これら個々のゲート幅は、トランジスタ１３５５の「フィンガー」と呼ばれる。トランジスタ１３５５はバス１４３０を用いてＶＣＣｅｘｔによって供給され、一方トランジスタ１３５５はＶＣＣｉｎｔ内部をバス１４３５に供給する。
【０１５０】
図２４は、トランジスタ１３５５を形成するのに使用される個々のトランジスタ１５１０のレイアウトのより詳細な図である。金属−３バスがＶＣＣｉｎｔおよびＶＣＣｅｘｔを分配するのに使用される。拡散領域１５１５および１５１７が、金属−２および次に金属−３に結合される金属−１を用いてＶＣＣｅｘｔに結合される。同様に、拡散領域１５２０はＶＣＣｉｎｔに結合される。ポリシリコンを用いてトランジスタ１３５５の制御電極（すなわちゲート）１３６５が形成される。反転増幅器１３６０はポリシリコンに結合される。
【０１５１】
図２３および２４のようにトランジスタ１３５５を形成することにより、集積回路を通して均一的に分配される電流および電力を含め何らかの利点がもたらされる。ＩＲ（電圧）降下およびターンオン抵抗は最小になる。このことは、集積回路上に、集積回路のある部分がその集積回路の残りの部分と比較して異常に高い温度にさらされる「厚いスポット」が発生するチャンスが少なくなることを意味している。これは、集積回路の信頼性が低下する可能性があるため望ましくない。また、装置は金属のフィンガーを用いて形成されるため、この構造は、熱を集積回路から引き離す大きなヒートフィン（たとえばヒートシンク）と類似した働きをする。
【０１５２】
図２５はトランジスタ１３５５の一部分のレイアウトを示す。ジオメトリと層との間の具体的な接続は図２４で示し説明したものと同様である。複数のトランジスタフィンガー１６１０を用いてトランジスタ１３５５のこの部分が形成される。ＶＣＣｉｎｔがトランジスタの一方の側に結合される。ＶＣＣｅｘｔはトランジスタ１３５５に結合される。さらに、電圧のクランプのために使用されるトランジスタ１３６７および１３６９は、電極１３６５に結合している。
【０１５３】
図２５に示すトランジスタ１３５５のこの部分は、必要な回数だけまたはスペースが許す限り繰返される。なお、トランジスタ１３６７および１３６９もまた、トランジスタフィンガーの各グループについて繰返されてもよい。この場合、集積回路を通してトランジスタ１３６７および１３６９の複数の例があるだろう。トランジスタ１３６７および１３６９の発生各々は集積回路のまわりに分布するであろうため、寄生の遅延がより小さくなるのでこれらの装置に対する応答時間が改良される。
【０１５４】
図２６は、トランジスタ１３５５の一部分の別のレイアウトを示す。図２６は図２５と同様の特徴を示す。しかしながら、反転増幅器１３６０は電極ノード１３６５に結合するものとして示されている。この構造を集積回路において何度も繰返し、トランジスタ１３５５の所望のサイズを実現することができる。図２５で行なった説明と同様に、集積回路のまわりに分布する反転増幅器１３６０の複数の事例（並列して結合される）があってもよい。これはまた、寄生遅延が減少するため、反転増幅器に対して応答時間が向上する。
【０１５５】
図２７は、電圧ダウンコンバータ１３３０のある実現例の概略図である。反転増幅器１３６０はＶＣＣｅｘｔ１３５５とＶＳＳＱ１３４１との間に直列で結合される第１のトランジスタ１８０５および第２のトランジスタ１８１０を用いて形成される。反転増幅器１３６０の出力は、第１のトランジスタ１８０５と第２のトランジスタ１８１０との間から取入れられ、制御電極ノード１３６５に結合される。第１のトランジスタ１８０５の制御電極はＶＣＣｉｎｔに結合される。同様に、第２のトランジスタ１８１０の制御電極はＶＣＣｉｎｔに結合される。
【０１５６】
好ましい実施例では、第１のトランジスタ１８０５はＰＭＯＳトランジスタであり、トランジスタ１８１０はＮＭＯＳトランジスタである。反転増幅器１３６０のこの実施例のレイアウトは、図２６に示されている（参照番号１３６０で示される）。なおこの実現例では、クランプトランジスタ１３６７および１３６９は図示されていないが、これらの装置を上記の理由のため任意的に含み入れてもよい。
【０１５７】
図２８は、本発明のさらなる実施例の概略図である。この実施例では、複数の反転増幅器１３６０Ａ、１３６０Ｂおよび１３６０Ｃがある。この概略図は、個々の増幅器が集積回路のまわりに分布するある実現例を示している。反転増幅器１３６０Ａ、１３６０Ｂおよび１３６０Ｃは同様の回路を使用する。さらに、反転増幅器１３６０Ａ、１３６０Ｂおよび１３６０Ｃは、それぞれ、ノード１９３０Ａ、１９３０Ｂおよび１９３０Ｃでの信号によって制御される。
【０１５８】
この実施例では、反転増幅器１３６０（たとえば１３６０Ｃ）は、ＶＣＣｅｘｔとＶＳＳＱとの間に直列に結合されるトランジスタ１９２０、１９２２、１９２４および１９２６を有する。反転増幅器１３６０Ｃの出力は、トランジスタ１９２２と１９２４との間から取入れられ、制御電極ノード１３６５に結合されるトランジスタ１９２２および１９２４の制御電極はＶＣＣｉｎｔに結合される。
【０１５９】
トランジスタ１９２６の制御電極はノード１９３０Ｃで第１の制御信号に結合される。トランジスタ１９２０の制御電極は、バッファ１９１０Ｃにより発生される、ノード１９３０Ｃでの第１の制御信号の補数である、第２の制御信号１９３５に結合される。具体的には、図２８では、バッファ１９１０Ｃは電源としてＶＣＣｅｘｔおよびＶＳＳＱを使用するＣＭＯＳインバータである。
【０１６０】
動作においては、反転増幅器１３６０Ｃはノード１９３０Ｃでの第１の制御信号および第２の制御信号１９３５次第でターンオンまたはオフされる。ノード１９３０Ｃでの第１の制御信号が論理ハイのとき、第２の制御信号１９３５は論理ローであり、反転増幅器１３６０Ｃがイネーブルされ、図２７に示す反転増幅器１３６０同様に動作する。他方、第１の制御信号１９３０Ｃが論理ローのとき、第２の制御信号１９３５は論理ハイであり、反転増幅器１３６０Ｃはディスエーブルされ、電極ノード１３６５から効果的に切り離される。
【０１６１】
反転増幅器１３６０Ａおよび１３６０Ｂは反転増幅器１３６０Ｃについて述べたのと同様に動作する。ノード１９３０Ｃでの第１の制御信号は、集積回路における電力浪費の量を制御するのに役立つであろう、なぜなら反転バッファ１３６０Ａ、１３６０Ｂおよび１３６０Ｃは選択的にターンオフされるからである。
【０１６２】
図２９は、本発明の電圧ダウンコンバータ１３３０のさらなる実施例を示す図である。この実施例では、トランジスタ１３５５は、ＶＣＣｅｘｔ１３３５とバイアス電流ネットワーク２００１の第１の端子との間に結合される。この実施例では、トランジスタ１３５５はＰＭＯＳトランジスタである。トランジスタ１３５５の制御電極ノード１３６５はバイアス電流ネットワーク２００１の第１の端子に結合される。バイアス電流ネットワーク２００１の第２の端子はＶＣＣｉｎｔに結合されかつＶＣＣｉｎｔのために使用される。バイアス電流ネットワーク２００１は、ＶＣＣｉｎｔで安定した電圧を発生する、トランジスタ１３５５を通る一定の電流を維持する回路を含む。ＶＣＣｉｎｔはノード１３４０で集積回路のコアに結合される。バイアス電流ネットワーク２００１は、ＶＣＣｉｎｔがＶＣＣｅｘｔ１３３５の電圧に上昇しないことを保証する。バイアス電流ネットワーク２００１については多数の実現例がある。たとえば、バイアス電流ネットワーク２００１を、たとえば、電流ミラー、電圧調整器、演算増幅器、またはこれらの組合せを用いて実現できる。
【０１６３】
図３０は、本発明の別の実施例を示す図である。この実施例は図２２および２９に示す実施例に類似する。この実施例におけるトランジスタ１３５５は、一般的にはエンハンスメント装置に対するしきい値電圧よりも小さなしきい値電圧を有するネイティブな装置である。図２２の実施例と同様、トランジスタ１３５５の制御電極はインバータ１３６０の出力に結合される。インバータ１３６０はＶＣＣｉｎｔ１３６５に結合される。この実施例はまた、バイアス電流ネットワーク２００１を含む。バイアス電流ネットワーク２００１は、図２９における実施例と同様、ＶＣＣｉｎｔがＶＣＣｅｘｔ１３３５の電圧に上昇しないことを保証する。
【０１６４】
図３１は、レベルシフト回路１３１７を示す概略図である。トランジスタ２１０５およびトランジスタ２１０８は、ＶＣＣｅｘｔとＶＳＳＱとの間に直列に結合される。トランジスタ２１０５の制御電極はノード２１１２に結合される。トランジスタ２１０８の制御電極は、コア１３１０に結合されるノード２１１５に結合される。トランジスタ２１１７はＶＣＣｅｘｔとノード２１１２との間に結合される。トランジスタ２１１７の制御電極は、Ｉ／Ｏドライバ１３２３に結合される、ノード２１２０でのレベルシフト回路１３１７の出力に結合される。トランジスタ２１１５はノード２１１５と２１１２との間に結合される。トランジスタ２１２５の制御電極はＶＣＣｉｎｔに結合される。代わりの実施例では、コアが約ＶＣＣｅｘｔ−ＶＴＮの電圧で動作できかつこれを許容できるならば、この電圧はＶＣＣｅｘｔでもよい。好ましい実施例では、トランジスタ２１０５および２１１７はＰＭＯＳトランジスタであり、トランジスタ２１０８および２１２５はＮＭＯＳトランジスタである。
【０１６５】
動作においては、ノード２１１５での論理ロー入力は結果として、ノード２１２０での論理ハイ出力をもたらす。ノード２１２０でのこの論理ハイ出力に対する電圧レベルはＶＣＣｅｘｔであり、トランジスタ２１０５を通して流れる。トランジスタ２１０８および２１１７はオフになるであろう。さらに、トランジスタ２１１７については、出力ノード２１２０でのＶＣＣｅｘｔは送り戻されてトランジスタ２１１７を完全にオフにする。
【０１６６】
ノード２１１５での論理ハイ入力は結果として、ノード２１２０での論理ロー出力をもたらす。具体的には、ノード２１２０でのこの論理ロー出力に対する電圧レベルはＶＳＳＱであり、トランジスタ２１０８を通して送られる。ノード２１２０からのＶＳＳＱはトランジスタ２１１７を十分にオンにするため、ノード２１１２はＶＣＣｅｘｔとなるであろう。ノード２１１２でのＶＣＣｅｘｔはトランジスタ２１０５を完全にオフにする。また、ＶＣＣｅｘｔはノード２１１５から切り離される、なぜなら、トランジスタ２１２５を通してノード２１１５に送ることのできる最大電圧は約ＶＣＣｉｎｔ−ＶＴＮだからである。
【０１６７】
図３１の回路は、レベルシフト回路の具体的な実現化例である。その他の回路の実施例もまた使用できる。
【０１６８】
具体的な実施例では、トランジスタ２１０５、２１０８、２１１７、および２１２５は、酸化物の信頼性を確かにものにするためには、厚酸化物装置とするこができる（個々におよび他の装置と組合せて）。酸化物がストレスを受けるある状態とは、ＶＣＣｅｘｔとＶＣＣｉｎｔとが異なるときにパワーアップされるときである。この場合、ＶＣＣｉｎｔはおよそ接地であり、ＶＣＣｅｘｔはおよそ５ボルトである。ノード２１２０がおよそ接地であるとき、ノード２１１２は約５ボルトであろう。
【０１６９】
図３２は、低電圧内部回路とより高い電圧の外部回路とのインタフェースのための回路の実現例を示す図である。この回路は、集積回路が内部回路に対し電源電圧よりも高い高レベルの出力電圧を与えるオプションにおいて（図６および２２に示されている）において使用できる。この回路をまた他のオプションにおいて使用することもできる。
【０１７０】
この回路は、集積回路に対する入力／出力バッファとして使用できる。この回路は、ＶＣＣ１電源電圧およびＶＣＣ２電源電圧に結合される。ＶＣＣ１はＶＣＣ２を上回る電圧レベルである。たとえば、ＶＣＣ１は約３．３ボルトであり、ＶＣＣ２が約２．５ボルトである可能性がある。ＶＣＣ２は集積回路の内部回路に結合される。ＶＣＣ２は、たとえば図２２に示すようなオンチップの電圧ダウンコンバータを用いて内部的に発生させてもよく、外部ピンを通して供給されてもよい。ＶＣＣ２電圧は、オフチップの電圧調整器またはコンバータ、またはその他の電圧発生手段（たとえば電源、変圧器など）から、外部から供給されてもよい。ＶＣＣ１は外部インタフェースのための電圧レベルにある。たとえば、ＶＣＣ１が３．３ボルトのとき、集積回路は約３．３ボルトの外部電圧を発生することができる。
【０１７１】
この回路は、ＶＣＣ１とＶＳＳとの間でプルダウンドライバ２２１０と直列に結合されるプルアップドライバ２２０５を含む。プルアップドライバ２２０５とプルダウンドライバ２２１０との間のノードは、外部回路へのインタフェースのためにパッド２２１５に結合される。パッド２２１５はまた集積回路に信号を入力するために入力バッファ２２２０に結合される。出力ドライバからの信号をまた、入力バッファ２２２０を通してチップにフィードバックしてもよい。好ましい実施例では、プルアップ装置２２０５は、ＶＣＣ１に結合されるボディ電極を有する、ＰＭＯＳトランジスタである。パッド２１１５での電圧レベルがＶＣＣ１を上回る場合、プルアップ装置２２０５のためには、フローティングウェルが必要であろう。具体的なフローティングウェル実現例については前述のとおりである（例、図１１−１９参照）。プルダウン装置２２１０はＮＭＯＳトランジスタである。
【０１７２】
図３２の出力ドライバ回路は、図８に示した出力ドライバ回路と同様の動作を行なう。プルアップドライバ２２０５の制御電極はＰＵ信号に結合される。ＰＵ信号は、ＶＣＣ２に結合される、バッファ２２２３などの内部回路からの信号から発生される。このバッファ２２２３から出力される信号はレベルシフタ２２２５を通してＰＵに結合される。レベルシフタ２２２５はＶＣＣ１に結合され、図２２のレベルシフタ１３１７と同様の役割を果たす。具体的には、レベルシフタ２２２５は、バッファ２２２３からの電圧出力レベルを、ＶＣＣ１電源電圧と互換性のあるレベルにシフトする。
【０１７３】
バッファ２２３０は、プルダウン装置２２１０の制御電極に結合されるＰＤに結合される。バッファ２２３０はＶＣＣ２電源電圧に結合される。
【０１７４】
ＰＵおよびＰＤでの電圧を適切に制御することにより、出力回路は、ＶＣＣ１からＶＳＳの電圧範囲で、パッド２２１５で論理出力を生成する。パッド２２１５での出力もまた、トライステートであろう。
【０１７５】
プルアップ装置２２０５をターンオンさせるためには、レベルシフタ２２２５はＶＳＳをＰＵに結合する。プルアップ装置２２０５をターンオフさせるためには、レベルシフタ２２２５はＶＣＣ１をプルアップ装置２２０５に結合する。ＶＣＣ１がプルアップ装置２２０５の制御電極に結合されるとき、図９との関連で先に説明したのと同様の理由のため、スニーク電流または漏れ経路は生じないであろう。
【０１７６】
図３１に示した実現化例について説明したように、酸化物の信頼性を保証するためには、入力バッファ２２２０を実現するのに使用されるプルアップドライバ２２０５および装置を厚酸化物装置とすることができる。これが必要になるであろう特にある状況とは、ＶＣＣ１（外部電源）およびＶＣＣ２（内部電源）が上記のように異なるときにパワーアップされるという状況に対処することである。
【０１７７】
レベルシフタの実現には数多くの技術がある。たとえば、ある具体的な実施例が図３１に示されている。図３３はレベルシフタの他の実現化例を示している。好ましい実施例では、このレベルシフタは集積回路のコアと同じ集積回路上にある。こうするとプリント回路板面積をより経済的に使用できるであろう。しかしながら、ある実施例ではオフチップのレベルシフタを使用することもできる。たとえば、オンチップのレベルシフタを使用することにより、ある集積回路は、低電圧および高電圧集積回路双方に対し同時にインタフェースの役割を果たすことができる。
【０１７８】
図３３の回路構成は、クロス結合されるラッチ２３１０および分離装置２３１５である。ある実施例では、分離装置２３１５は、ＶＣＣ２に結合される制御電極を有するＮＭＯＳトランジスタ２３２０である。分離装置２３１５の第１の端子は、レベルシフタのための入力２３２１である。
【０１７９】
クロス結合されたスイッチ２３１０は、ＶＣＣ１とＶＳＳとの間に直列に結合される、第１のプルアップ装置２３２５および第２のプルダウン装置２３３０を含む第１のバッファ２３２２を有する。第１のバッファ２３２２の入力は分離装置２３１５の第２の端子２３３１に結合される。第１のバッファ２３２２の出力２３３３はまたレベルシフタの出力である。この出力は一般的にはＶＳＳからＶＣＣ１の間の範囲で出力を生成する。
【０１８０】
クロス結合されたスイッチ２３１０に対する第２のバッファ２３３５は、ＶＣＣ１とＶＳＳとの間に直列に結合された第２のプルアップ装置２３４０および第２のプルダウン装置２３４５を含む。第２のバッファ２３３５の出力は第１のバッファ２３２２の入力に結合される。同様に、出力２３３３は第２のバッファ２３３５の入力に結合される。
【０１８１】
好ましい実施例では、プルアップ装置２３２５および２３３５はＰＭＯＳ装置であり、プルダウン装置２３４０および２３４５はＮＭＯＳ装置である。ＰＭＯＳ装置は、図１１におけるＰＭＯＳ装置について説明したのと同様、フローティングウェルを有してもよい。その代わりとして、ＰＭＯＳ装置が基板またはＶＣＣ１へのウェル接続を有してもよい。
【０１８２】
図３３のレベルシフタの動作は、図３１の回路について上述したのと同様である。入力２３２１は、ＶＳＳから約ＶＣＣ２の範囲にあるであろう。入力２３２１がローのとき、第１のバッファ２３２２は、出力２３３３でおよそＶＣＣ１であろう論理ハイを出力する。第２のバッファ２３３５は、約０ボルトの論理ローを出力する。第２のプルアップ装置２３３５の制御電極は、この装置を完全にオフにするであろうＶＣＣ１にある。
【０１８３】
入力２３２１が論理ハイ（たとえば約ＶＣＣ１）のとき、第１のバッファ２３２２は、出力２３３３で約ＶＳＳであろう論理ローを出力するだろう。第２のバッファ２３３５は約ＶＣＣ１の論理ハイを出力する。結果として、ＶＣＣ１は、この装置を完全にオフにする、第１のプルアップ装置２３２５の制御電極に結合される。
【０１８４】
分離装置２３１５は、ＶＣＣ２−ＶＴＮを上回る電圧がノード２３２１に送られることを防止する。これは、高電圧が、ノード２３２１で結合されるコア回路に損傷を与えることを防止する。
【０１８５】
図３４は、分離装置２３１５と置換えることができる分離装置２４１５を示す。ＮＭＯＳ装置２４２０はＶＴｔｈｉｃｋを伴う厚酸化物装置である。ＶＴｔｈｉｃｋは約１ボルト以上であろう。ＮＭＯＳ装置２４２０の制御電極はＶＣＣ１に結合される。この分離回路を用いると、ノード２３２１での電圧は、低電圧のコア回路に対するインタフェースについては比較的まだ安全である、ＶＣＣ１−ＶＴｔｈｉｃｋ以下である。さらに、装置２４２０は厚い装置であるため、制御電極でのＶＣＣ１電圧を許容できるだろう。分離装置２３１５または２４１５を使用するかどうかについては、プロセス技術による種々の装置の規定を含む数多くの要素次第である。
【０１８６】
本発明の好ましい実施例についての上記の説明は例示を目的として示されたものである。本発明をまさに説明した形式で網羅するまたはその形式に限定することを意図するのではなく、上記の教示の下で多数の変形例および修正例が可能である。実施例は、本発明の原理およびその実際の応用例を最もうまく説明して当業者が意図されたある使用法に適した種々の実施例で種々の変形を適用して最良に利用できるように、選択され説明されている。本発明の範囲は前掲の特許請求の範囲により規定されることが意図されている。
【図面の簡単な説明】
【図１】プログラマブルロジックデバイス集積回路を取入れたディジタルシステムのブロック図である。
【図２】プログラマブルロジックデバイスに対するアーキテクチャを示すブロック図である。
【図３】プログラマブルロジックデバイスの論理アレイブロック（ＬＡＢ）の簡潔なブロック図である。
【図４】１つの電圧供給解決法をもたらす本発明の集積回路に対するオプションを示す図である。
【図５】混合された電圧環境における許容およびインタフェース能力をもたらす本発明の集積回路に対するオプションを示す図である。
【図６】集積回路のコアのための電源電圧を上回る電源電圧に対するインタフェース能力をもたらす本発明の集積回路に対するオプションを示す図である。
【図７】混合された電圧環境においてインタフェースを行なうことができる集積回路を製造する方法を示すフロー図である。
【図８】出力ドライバの回路図である。
【図９】二重電源ピンを有する、Ｉ／Ｏパッドでの高電圧を許容する、出力ドライバの回路図である。
【図１０】プルダウンドライバの代替の回路実施例を示す回路図である。
【図１１】ウェルバイアス発生器を有する高電圧許容出力ドライバの回路図である。
【図１２】入力バッファの実現例を示す図である。
【図１３】プログラマブルオプションを用いるプログラマブル入力しきい値トリップポイントを有するバッファの実現例を示す図である。
【図１４】トリップポイントをシフトアップするように構成されたプログラマブル入力しきい値を伴うバッファを示す図である。
【図１５】トリップポイントをシフトダウンするように構成されたプログラマブル入力しきい値を伴うバッファを示す図である。
【図１６】プログラマブル入力しきい値トリップポイントを有するバッファの他の実現例を示す図である。
【図１７】図１６のバッファ回路の代替の回路構成を示す図である。
【図１８】さらなる入力バッファ実現例を示す図である。
【図１９】ハーフラッチを含む別の入力バッファ実現例を示す図である。
【図２０】ウェルバイアス発生器を有する別の高電圧許容出力ドライバの回路図である。
【図２１】ウェルバイアス発生器を有する高電圧許容出力ドライバのさらなる実施例を示す回路図である。
【図２２】電圧ダウンコンバータ回路を用いる集積回路をインタフェースする方法を示す回路図である。
【図２３】集積回路および電圧ダウンコンバータの構成要素のレイアウトの概観図である。
【図２４】電圧ダウンコンバータの装置のフィンガーの簡単なレイアウト図である。
【図２５】電圧クランプ装置を含む電圧ダウンコンバータの一部のレイアウト図である。
【図２６】反転増幅器回路を含む電圧ダウンコンバータの一部のレイアウト図である。
【図２７】電圧ダウンコンバータの回路図および反転増幅器の具体的な実現例を示す図である。
【図２８】反転増幅器が論理的に制御される電圧ダウンコンバータのさらなる実施例の図である。
【図２９】バイアス電流ネットワークを用いた電圧ダウンコンバータ回路を示す図である。
【図３０】バイアス電流ネットワークを用いる電圧ダウンコンバータ回路の代替の実施例を示す図である。
【図３１】レベルシフタ回路の回路図である。
【図３２】低電圧内部回路とさらに高電圧の外部回路とのインタフェースのための回路の概略図である。
【図３３】レベルシフタ回路の具体的な実施例を示す図である。
【図３４】分離装置の実施例を示す図である。
【符号の説明】
１３１０  コア
１３１７  レベルシフタ
１３２３  Ｉ／Ｏドライバ
１３３０  電圧ダウンコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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