(57)【特許請求の範囲】
【請求項１】
微調電圧入力及び粗調電圧入力を受ける電圧制御発振器を有し、一端が上記電圧制御発振器の粗調ポートに結合され他端が上記粗調電圧を受けるフィルタ抵抗器と上記粗調ポート及び基準電位の間に結合されたフィルタ・コンデンサとを有するＲＣノイズ・フィルタを介して上記粗調電圧を供給する位相拘束ループであって、
上記フィルタ抵抗器の両端に生じた差電圧を増幅して、増幅された差電圧を発生する演算増幅器と、
互いに結合されたベースに、増幅された上記差電圧を入力として受け、エミッタが互いに結合されて電流出力を発生し、上記フィルタ・コンデンサの充放電を行う１対の逆極性のトランジスタと
を具えた位相拘束ループ。
【請求項２】
微調電圧入力及び粗調電圧入力を受ける電圧制御発振器を有し、一端が上記電圧制御発振器の粗調ポートに結合され他端が上記粗調電圧入力を受けるフィルタ抵抗器と一端が上記粗調ポートに結合され他端が基準電位を受けるフィルタ・コンデンサとを有するＲＣノイズ・フィルタを介して上記粗調電圧を供給する位相拘束ループであって、
上記フィルタ抵抗器の両端に生じた差電圧を増幅して、増幅された差電圧を発生する増幅手段と、
該増幅手段及び上記フィルタ・コンデンサの一端の間に並列に結合され、増幅された上記差電圧を受けて、電流出力を発生して、上記フィルタ・コンデンサを充放電する１対の逆極性のダイオードと
を具えた位相拘束ループ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、電子的なタイミングの発生に関し、特に、位相拘束ループ（ＰＬＬ）の拘束時間（位相が拘束されるまでの時間）を短縮するために、ＲＣフィルタ内のフィルタ・コンデンサの充放電を加速する回路を用いた位相拘束ループに関する。
【０００２】
【従来の技術】
クロック信号又は他の同期タイミング信号を発生する位相拘束ループ（ＰＬＬ）を用いる電子システムにおいて、位相拘束（ロック）を行うのにＰＬＬに必要な時間、即ち、拘束時間は、通常、その動作にとって重要である。したがって、ほとんどのＰＬＬは、スイッチング速度としても知られている最大許容拘束時間の規格に合うように設計されている。位相拘束を達成するためのＰＬＬの拘束時間は、ＰＬＬループ帯域幅、ダンピング係数、周波数ステップ・サイズなどの多くの要因により決まる。これらパラメータのいくつかは、他のシステム条件により束縛されるので、システムの性能をトレードオフ（ある性能をよくすると別のある性能が悪くなるという条件の交換）する必要がある。システム性能の条件に応じて、単一のＰＬＬは、総ての条件を同時に満たすことができない。よって、複数の条件を同時に満たすには、多数のＰＬＬを用いたより複雑で高価な設計が必要となる。
【０００３】
図３は、従来の別の位相拘束ループ（ＰＬＬ）を示すブロック図である。この従来のＰＬＬは、基準信号源１８、即ち、発振器を有し、この発振器１８の出力信号を位相検出器１４に供給する。この位相検出器１４は、他の入力として、周波数分周器１６を介して、電圧制御発振器（ＶＣＯ）１２からの出力信号を受ける。位相検出器１４は、基準信号源１８及びＶＣＯ１２の出力周波数（即ち、出力位相）の差を検出し、この周波数差に対応する出力信号をループ・フィルタ２０に供給する。ループ・フィルタ２０からの出力信号は、ＶＣＯ１２の制御信号であり、ＶＣＯ１２の微調ポートに供給されて、その出力周波数を調整する。
【０００４】
基本的なＰＬＬ構成は、狭い周波数範囲にわたるアプリケーションに対して良好に動作し、位相ノイズが小さい必要がない。ＰＬＬが広い周波数範囲にわたって同調し、ＰＬＬの位相ノイズ性能も重要な場合に、図３に示す回路構成がしばしば使用される。ＶＣＯ１２の微調ポート及び粗調ポートは、ＶＣＯでの２個の物理的に分離した端子であり、これらポートは、単一の同調ポートを有するＶＣＯの前段で抵抗性分圧回路網を用いて実現できる。良好な位相ノイズ及びスプリアス性能を達成するのには、微調ポートの同調感度が低くなければならない。なお、微調ポートは、閉ループ制御システムの帰還回路（分周器１６、位相検出器１４、ループ・フィルタ２０）の動作により制御される。この微調ポートには、ＰＬＬを位相拘束状態にする機能がある。微調ポートの同調感度が低いので、捕捉保持範囲が小さいため、ＶＣＯ１２の粗調ポートを用いて、所望動作周波数の近くでＶＣＯ１２を同調しなければならない。ＰＬＬの広範囲の同調において、粗調ポートの同調感度は高い。粗調電圧は、典型的には、粗調用のデジタル信号をデジタル・アナログ（Ｄ／Ａ）変換器２２をアナログ信号に変換して得、通常は、時定数が非常に長いＲＣフィルタでろ波して、ＰＬＬにノイズが注入するのを防止する。なお、この場合のＲＣフィルタは、ＲＣノイズ・フィルタであり、フィルタ抵抗器Ｒ１及びフィルタ・コンデンサＣで構成される。
【０００５】
このアーキテクチャに特有の限界は、ＰＬＬを新たな周波数に拘束するのが常に望ましい場合や、ＰＬＬが最初にオン（動作状態）にされた場合に、制御を行い位相拘束を実現するのに適切な微調ポートの値に充分近い値にまで、大きなフィルタ・コンデンサを充電しなければならないことである。コンデンサの充電／放電がその最終値に近づくに従って、フィルタ・コンデンサの両端の電圧の変化比率が小さくなるので、位相拘束を達成する時間が非常に長くなる。ある場合には、図３において点線に示すように、高速化回路を追加して、拘束時間を改善している。この場合、電子スイッチ２１を用いて、コンデンサＣを充電する間、ＲＣの時定数を短くしている。ＰＬＬが位相拘束された後は、このスイッチ２１を開いて、ろ波用フィルタの時定数を長くしている。このアプローチの１つの欠点は、大電流をコンデンサに流せると共に、オフ状態の分離を良好にできる小形の低抵抗電子スイッチが高価なことである。また、スイッチ２１がオフのときの電荷注入が位相拘束ループを時々刻々と変化させると共に、スイッチ２１を制御するのに付加的な駆動回路が必要となるという欠点もある。
【０００６】
図４は、従来の他の位相拘束ループを示すブロック図であり、図３の電子スイッチが、逆極性に並列接続されたダイオードに置換されている。他の構成は図４と同じなので、その説明は省略する。コンデンサＣに充電又は放電が必要なときに、フィルタの両端を低い値の抵抗器Ｒｓで分流する。すなわち、Ｄ／Ａ変換器２２の出力電圧と、コンデンサＣの充電電圧と差がある一定値（ダイオードの降下電圧）以上になると、順バイアスになった方のダイオードがオンとなり、時定数を小さくして、コンデンサＣの充電又は放電を行う。この回路は、粗調電圧の大きな変化に対して良好に動作するが、結局、Ｄ／Ａ変換器２２の出力及びコンデンサＣの間の電圧差がダイオードの降下電圧である約０．６５ボルトよりも低い場合、ダイオードが開放状態となり、ダイオードの回路が開放となり、分流抵抗器Ｒｓが無効になる。特に、粗調感度が１ボルト当たり数百メガヘルツであり、微調ポートの同調レンジが狭い場合、この回路の拘束時間が非常に長くなる。この場合の同調範囲は、良好なスプリアス及びノイズ性能を維持する範囲では、わずか数百キロへルツに過ぎない。ＶＣＯが位相拘束の達成範囲内で同調されるまで、フィルタは、比較的長い時定数で変化しなければならない。
【０００７】
【発明が解決しようとする課題】
他のシステムの制約が高速スイッチング速度と相反しているときに、ＰＬＬなどの拘束時間を短縮する技術が望まれている。
【０００８】
したがって、本発明は、他のシステムの制約が高速スイッチング速度と相反しているときに、ＰＬＬの拘束時間を短縮するために、ＲＣフィルタ内フィルタ・コンデンサの充放電を加速する回路を用いたＰＬＬを提供するものである。
【０００９】
【課題を解決するための手段】
本発明を用いた位相拘束ループでは、位相拘束にかかる時間を短縮するために、ＲＣノイズ・フィルタ（Ｒ１，Ｃ）のフィルタ抵抗器（Ｒ１）の両端の差電圧を増幅する演算増幅器（２４）を具えている。このＲＣノイズ・フィルタを用いて、粗調電圧を位相拘束ループ内の電圧制御発振器（ＶＣＯ１２）に供給する。増幅された差電圧は、１対の逆極性トランジスタ（Ｑ１、Ｑ２）のベースに供給され、これらトランジスタの一方をオンにする。よって、フィルタ・コンデンサの電荷が、供給された粗調電圧に非常に接近するまで、ＲＣノイズ・フィルタのフィルタ・コンデンサＣを迅速に充電又は放電（充電／放電）する。この代わりに、増幅した差電圧を、１対の並列の逆極性ダイオード（Ｄ１、Ｄ２）に供給し、フィルタ・コンデンサＣを迅速に充電／放電させてもよい。
【００１０】
本発明の目的、利点及び新規な特徴は、添付図を参照した以下の説明から明らかになろう。
【００１１】
【発明の実施の形態】
図１は、本発明により拘束時間を短縮する位相ロック・ループ（ＰＬＬ）の一実施例のブロック図である。図３の従来技術と同じ素子は、同じ参照符号で示す。標準ＰＬＬ１０は、微調ポート及び粗調ポートを有するＶＣＯ１２と、位相検出器１４とを具えている。この位相検出器１４は、一方の入力として、分周器１６を介して帰還された電圧制御発振器（ＶＣＯ）１２からの出力信号を受けると共に、他方の入力として、基準発振器１８からの出力信号を受けて、これら信号の周波数差（又は位相差）に対応する制御電圧を発生する。この制御電圧は、ループ・フィルタ２０を介してＶＣＯ１２の微調ポートに供給される。粗調制御デジタル信号を受けるＤ／Ａ変換器２２は、ＲＣノイズ・フィルタを介して、粗調制御電圧をＶＣＯ１２の粗調ポートに供給する。ＲＣフィルタの抵抗器Ｒ１の両端間の電圧は、抵抗器Ｒ６を介して演算増幅器２４に供給される。この演算増幅器２４は、帰還抵抗器Ｒ７を有する。演算増幅器２４の出力信号は、抵抗器Ｒ５を介して逆極性トランジスタＱ１及びＱ２の両方のベースに供給される。これらトランジスタＱ１及びＱ２のコレクタは、夫々抵抗器Ｒ３及びＲ４を介して正及び負の電圧源に結合される。また、これらトランジスタＱ１及びＱ２のエミッタは、共通結合されて、ＶＣＯ１２の粗調ポートに結合される。
【００１２】
動作において、ＰＬＬ１０が位相拘束状態にあると、トランジスタＱ１及びＱ２がカット・オフされ（オフ状態にされ）、即ち、回路が開放されて、ＲＣノイズ・フィルタ（Ｒ１、Ｃ）は、通常に機能する。ＰＬＬ周波数が変化する際、即ち、Ｄ／Ａ変換器２２がコンデンサＣの充電電圧と異なる電圧を発生する際、演算増幅器２４及びトランジスタＱ１、Ｑ２から構成されるループが先ずオンになる。この場合、演算増幅器２４がフィルタ抵抗器Ｒ１の両端間の電圧差を検知して増幅する。これにより、フィルタ・コンデンサＣの電荷を増加する必要があれば、演算増幅器２４の出力信号がトランジスタＱ１をオンにする。また、フィルタ・コンデンサＣの電荷を減らす必要があれば、トランジスタＱ２をオンにする。オンになったトランジスタは、飽和状態のスイッチとして機能し、フィルタ・コンデンサＣの電圧がＤ／Ａ変換器２２の出力信号値にほぼ等しくなるまで、このフィルタ・コンデンサＣを迅速に充電又は放電させる。フィルタ・コンデンサＣの電圧がＤ／Ａ変換器２２の出力信号にほぼ等しくなると、演算増幅器２４は、オンのトランジスタを自動的にオフにする。抵抗器Ｒ３及びＲ４は、フィルタ・コンデンサＣ用の充電電流及び放電電流を安全レベルに制限する。トランジスタＱ１及びＱ２は、カット・オフ状態又は飽和状態のいずれかで動作するので、これらトランジスタの消費電力は非常にわずかである。抵抗器Ｒ６及びＲ７の比で設定された演算増幅器２４の電圧利得を大きくできるので、フィルタ抵抗器Ｒ１の両端間の電圧差が、ダイオードの降下電圧、即ち、トランジスタのベース・エミッタ間の順方向電圧Ｖｂｅよりも非常に小さくなるまで、トランジスタのオン状態を維持できる。例えば、演算増幅器２４の利得が１０ならば、フィルタ・コンデンサＣが約０．６５／１０＝０．０６５ボルトに充電又は放電するまで、トランジスタは、ＰＬＬ１０の動作を加速する。
【００１３】
トランジスタＱ１又はＱ２が導通の際に、このトランジスタが飽和するので、放電電流又は充電電流は、抵抗器Ｒ３及びＲ４並びに電源電圧で制限される値で決まるが、この値は、非常に大きな値である。よって、本発明によれば、充電電流及び放電電流は、従来技術のようにフィルタ抵抗器Ｒ１の両端間の電圧差の大きさに最早依存しない。制限抵抗器Ｒ３及びＲ４を高い電圧源に接続することにより、オンのトランジスタがオフになるまで、大きな充電電流又は放電電流を維持できる。これらトランジスタＱ１及びＱ２は、同時にはオンにならない。これらトランジスタが共にオフのとき、高速化回路（演算増幅器２４、トランジスタＱ１，Ｑ２、抵抗器Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７）は、ＶＣＯ１２の粗調ポートから実質的に取り除かれ、ＰＬＬ１０にノイズを注入しない。本発明は、このフィルタ・コンデンサＣを大きな電圧値に迅速に充電又は放電するのに効果的であるので、大きなＲＣ時定数を用いても、拘束時間を犠牲にすることなく、低ノイズのＰＬＬを達成できる。また、この高速化回路は、ＰＬＬ拘束の検出器に、駆動回路を付加することなく動作できる。ＰＬＬ回路に高速化回路を追加することによって、その拘束時間を、図４のダイオード型高速化回路での１８ミリ秒から約１ミリ秒以下に短縮できる。なお、ＰＬＬの位相ノイズ性能には、劣化が見られなかった。
【００１４】
図２は、本発明による高速化回路の他の実施例のブロック図を示す。この実施例では、演算増幅器２４及びＶＣＯ１２の粗調入力ポートの間を、図１の場合の抵抗器Ｒ３〜Ｒ５並びにトランジスタＱ１及びＱ２から、並列接続された逆極性のダイオードＤ１及びＤ２に置き換えている。演算増幅器２４の出力電圧と、フィルタ・コンデンサＣの電圧との差が、ダイオードの順方向降下電圧以下であると、ダイオードＤ１及びＤ２は、共にオフである。しかし、この電圧差がダイオードの順方向降下電圧よりも高いと、ダイオードＤ１及びＤ２の一方が導通して、ＲＣフィルタ（Ｒ１、Ｃ）の時定数が小さくなり迅速な充電又は放電を行う。一方、演算増幅器２４の出力電圧と、フィルタ・コンデンサＣの電圧との差が順方向降下電圧よりも低いと、ダイオードＤ１及びＤ２は共にオフとなり、ＲＣフィルタの時定数は、抵抗器Ｒ１及びコンデンサＣで決まる。なお、演算増幅器２４の出力電圧は、図１の実施例と同様に抵抗器Ｒ１の両端間の差電圧を増幅したものである点に留意されたい。
【００１５】
本発明の高速化回路は、ＰＬＬ以外の任意のアプリケーションに用いることもできる。かかるアプリケーションは、差値を迅速にリセットする必要があり、低ノイズで良好にろ波された直流制御電圧を必要とするものである。よって、かかるアプリケーションには、電圧制御減衰器や、高速に安定する電圧安定器及び電源用のろ波された基準電圧源などがある。
【００１６】
よって、本発明は、ＶＣＯの粗調ポートに結合されたＲＣノイズ・フィルタ抵抗器の両端間の電圧を増幅して、２つの逆極性のトランジスタ又はダイオードの一方をオンにし、ノイズ・フィルタ・コンデンサを迅速に充電又は放電することにより、位相拘束ループの拘束時間を短縮する。
【００１７】
【発明の効果】
上述の如く本発明は、ＲＣフィルタ内フィルタ・コンデンサ用充放電加速回路であり、他のシステムの制約が高速スイッチング速度と相反しているときに、ＰＬＬの拘束時間を短縮できる。
【図面の簡単な説明】
【図１】本発明により拘束時間を短縮する位相ロック・ループの一実施例のブロック図である。
【図２】本発明により拘束時間を短縮する位相ロック・ループの他の実施例のブロック図である。
【図３】迅速に位相拘束を行う従来の位相ロック・ループのブロック図である。
【図４】迅速に位相拘束を行う従来の他の位相ロック・ループのブロック図である。
【符号の説明】
１０  標準位相拘束ループ
１２  電圧制御発振器
１４  位相検出器
１６  分周器
１８  基準発振器
２０  ループ・フィルタ
２２  Ｄ／Ａ変換器
２４  演算増幅器
【図１】
0004038030.tif 000002
【図２】
0004038030.tif 000003
【図３】
0004038030.tif 000004
【図４】
0004038030.tif 000005