(57)【特許請求の範囲】
【請求項１】
容量の異なる複数のメモリへテストパターンを順次転送し、これらメモリ上に転送されたテストパターンを用いてＩＣの試験を行うＩＣ試験装置において、
前記テストパターンの転送により発生するメモリの容量オーバを検出し、該容量オーバが前記複数のメモリのうちの何れで発生したかを判別する判別手段と、
前記容量オーバの生じたメモリだけをクリアするメモリ初期化手段と、
前記容量オーバの発生したメモリについてのみ、前記容量オーバにより転送の失敗したテストパターンを再転送する再転送手段と
を具備することを特徴とするＩＣ試験装置。
【請求項２】
前記テストパターンは、前記複数のメモリの各々へ転送すべきパターンにそれぞれ分割されて転送されるものであり、
前記再転送手段は、前記容量オーバの発生したメモリに転送されるべきパターンを前記テストパターンから抽出し、該抽出されたパターンを前記容量オーバの生じたメモリへ転送することを特徴とする請求項１記載のＩＣ試験装置。
【請求項３】
前記判別手段は、
前記複数のメモリのそれぞれについて、メモリ容量，次の転送時にテストパターンを転送すべきメモリ上の格納位置を記憶する記憶手段と、
前記各メモリへ前記テストパターンを転送する度に前記格納位置を更新する更新手段と、
前記メモリ容量，前記格納位置，及び，前記各メモリへ転送すべきテストパターンの転送量に基づいて、前記容量オーバを検出する検出手段と
を有することを特徴とする請求項１又は２記載のＩＣ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣ（集積回路）等の被試験デバイスの試験に用いるテストパターンを記憶するために、容量やスピードの異なる複数のメモリを備えたＩＣ試験装置に関する。さらに詳しくは、これらテストパターン記憶用のメモリに多種類のテストパターンを転送したために、何れかのメモリで容量オーバが発生した場合におけるテストパターンの再転送処理に関するものである。
【０００２】
【従来の技術】
図１は従来の技術によるＩＣ試験システムの構成を示すブロック図であり、同図ではＩＣ試験装置１内に設けられている機能ブロックのうち、主として本発明に関連するものだけを示してある。図中、符号２は試験対象となるＩＣなどの被試験デバイスである。試験制御部３は試験手順の記述されたデバイスプログラムを予め記憶しており、このデバイスプログラムに従ってＩＣ試験装置１内の各機能ブロックを制御しつつ、ＩＣ試験装置１内のメモリ（後述）に格納されたテストパターンを用いた被試験デバイス２の試験を実施する。なお、ＩＣの試験そのものは本発明に直接関連していないことから、試験機能部３の機能の詳細については説明を省略する。
【０００３】
記憶装置４は大容量のハードディスクなどから構成されるものであって、試験項目毎に多数種類（通常、数百〜数千）のテストパターン５が予め記憶されている。もっとも、図１では説明を簡単にするためにテストパターンＰａ〜Ｐｅの５種類のテストパターンだけを示してある。これらテストパターンＰａ〜Ｐｅの各々は、後述するＩＣ試験装置１内の各メモリへ機能別に分割して転送したのち、試験機能部３がこれらテストパターンを各メモリから読み出して被試験デバイス２の試験を実施する。
【０００４】
ところで、図１に示すＩＣ試験装置１では、試験の効率化を図るためにテストパターン記憶用のメモリを機能別に複数個設けている。パターンメモリ６〜８，コントロールメモリ９，コントロール圧縮メモリ（以下では「ＭＩＣ」と略記する）１０は何れもこうしたテストパターン記憶用のメモリである。なお以下の説明ではこれらテストパターン記憶用メモリを総称して「テストメモリ群」と呼ぶことにする。
【０００５】
パターンメモリ６〜８は何れも被試験デバイス２に与えられるテストパターンを記憶するためのメモリである。またコントロールメモリ９は、あるテストパターンを用いて被試験デバイス２を試験する場合に、被試験デバイス２から得られる筈の期待値パターンを記憶する。この他にコントロールメモリ９は、例えばあるテストパターンを繰り返して試験するような場合に、同じパターンを何度も記述するのではなく、同一テストパターンの繰り返し指定を行うといった簡単なプログラム記述も記憶する。さらに、ＭＩＣ１０はコントロールメモリ９に格納されるのと同内容の期待値パターンやプログラム記述を圧縮した形式で記憶する。
【０００６】
このように、テストメモリ群中の各メモリは用途別に設けられているため、通常これらメモリ素子の容量やスピード（動作周波数）は互いに異なったものになっている。例えば、ＭＩＣ１０は試験を高速化するために設けられたメモリであって、パターンメモリ６〜８やコントロールメモリ９に比べて高速な素子を使用する必要があるため一般に高価であり、価格上の制約からＭＩＣ１０以外の他のメモリに比べて小容量のものにならざるを得ない。
【０００７】
一方、メモリ制御部１１は、試験制御部３や後述する転送制御部１３からの指令に従い、パターンメモリ６〜８，コントロールメモリ９，ＭＩＣ１０の読み出し及び書き込みを行うための制御を行う。そのために、メモリ制御部１１はテストメモリ群中の各メモリについてそれぞれのメモリ容量を記憶しており、例えば転送制御部１３から転送指示が送られた際、転送対象のメモリに存在していないアドレスが指定されている場合にはこれを予め検出し、転送が正常に終了しなかったものとして転送制御部１３へエラーを返すようにしている。なお、メモリ制御部１１は、転送が正常に終了した場合にもその旨を転送制御部１３へ報告するようにしている。
【０００８】
こうしたエラーが発生するのは、メモリ制御部１１が各メモリにテストパターンを追記してゆくためであって、各メモリの最大アドレスまでテストパターンを書き込んでしまうと当該メモリは容量オーバとなる。このようなエラーを検出するために、メモリ制御部１１は各メモリに関し、次にテストパターンを格納する際の先頭アドレスを示すポインタを保持しており、テストパターンを各メモリへ転送する度に転送量の分だけ当該メモリのポインタ値を更新するようにしている。以上に加え、メモリ制御部１１は転送対象のメモリが容量オーバとなった場合に、転送制御部１３からの指示によって各メモリに対するポインタ値をゼロクリアする機能も備えている。これにより、次に転送指示が為された場合に、テストメモリ群中の各メモリの先頭からテストパターンが格納される。
【０００９】
他方、ローカルメモリ１２は、記憶装置４から読み出されたテストパターン５を一時的に格納するためのメモリである。そして、前述した転送制御部１３は、記憶装置４からテストパターン５内の各テストパターンＰａ〜Ｐｅをそれぞれローカルメモリ１２へ転送するほか、試験制御部３からの指示に従って、ローカルメモリ１２内のテストパターン５を機能別に分割したのち、これら各々をメモリ制御部１１を介してテストメモリ群中の各メモリへ転送する。
【００１０】
ところで、試験制御部３の実行するデバイスプログラムは、通常、複数種類の異なるテストパターンを用いて被試験デバイス２の試験を行う。そのため、デバイスプログラムが使用するテストパターンの全てを予めテストメモリ群中の各メモリへロードしておく必要がある。こうしたことから、複数のデバイスプログラムにより順次試験を行ってゆくと、いずれはどれかのメモリで容量オーバが発生することになる。
【００１１】
図２はこうした容量オーバが発生したときの様子を示したもので、図中、図１に示したものと同じ構成要素には同一の符号を付してある。図２では、各メモリにおいて、テストパターンの格納されていない未使用部分を空白で示すとともに、テストパターンが記憶されているメモリ領域については、転送元のテストパターンＰａ〜Ｐｃにそれぞれ対応する網掛けを施してある。また図２では、テストパターンＰａ〜ＰｃをテストパターンＰａ→Ｐｂ→Ｐｃの順に各メモリへ転送してゆく場合を示している。
【００１２】
すなわち、パターンメモリ６〜８及びコントロールメモリ９では、先頭アドレス（０番地）からテストパターンＰａが格納され、その後にテストパターンＰｂ，Ｐｃが続けて格納され、テストパターンＰｃの後ろには何も格納されない。一方、ＭＩＣ１０では容量オーバが発生しているため、テストパターンＰａ，Ｐｂは正常に転送されているものの、テストパターンＰｃはその転送量が図示した空白部分の空き容量を上回っているために転送されていない。そこでこうした場合には、転送されていないテストパターンを記憶装置４からテストメモリ群中の各メモリへ再転送する処理が行われる。
【００１３】
そこで以下、図３のフローチャートを参照しつつ、従来のＩＣ試験システムにおけるテストパターン転送処理について説明する。まず、転送制御部１３は記憶装置４からテストパターンＰａを読み出してローカルメモリ１２に格納したのち、これをテストメモリ群中の各メモリへ機能別に転送するために５分割する（ステップＳａ１）。次に、転送制御部１３は分割されたテストパターンをメモリ制御部１１に送出するとともに、テストメモリ群の各メモリに対する書き込み指示を行う（ステップＳａ２）。
【００１４】
するとメモリ制御部１１は、まずパターンメモリ６にテストパターンの書き込みを行うが、実際に書き込みを行うにあたって、パターンメモリ６のメモリ容量と当該メモリに関するポインタ値に基づいて、書き込まれるべきテストパターンの全てがパターンメモリ６に格納可能かどうかを調べる（ステップＳａ３）。この場合は図２に示したように容量オーバでない（ステップＳａ４が「Ｎｏ」）ことから、メモリ制御部１１は実際にパターンメモリ６へテストパターンを転送する（ステップＳａ５）。
【００１５】
この後、まだ転送していないメモリがある（ステップＳａ６が「Ｙｅｓ」）ので、全てのメモリに対して転送を行うまで（ステップＳａ６が「Ｎｏ」）、次のメモリを順次選択（ステップＳａ７）しながら同様の転送処理をパターンメモリ７〜８，コントロールメモリ９，ＭＩＣ１０に対して順次行う。そしてこれらの転送処理はすべて正常に終了するので、メモリ制御部１１はその旨を転送制御部１３へ報告する。
【００１６】
すると転送制御部１３は、まだ転送していないテストパターンがある（ステップＳａ８が「Ｙｅｓ」）ので、選択した（ステップＳａ９）次のテストパターンＰｂに関してもテストパターンＰａの場合と同様にメモリ制御部１１へ転送指示を出し、この場合も各メモリに対する転送は正常に終了する。次いで、転送制御部１３はテストパターンＰｃに関しても同様にメモリ制御部１１へ転送指示を行うが、この場合は、パターンメモリ６〜８及びコントロールメモリ９に対する転送は正常に終了するものの、ＭＩＣ１０に対しては容量オーバ（ステップＳａ４が「Ｙｅｓ」）となる。そこで、メモリ制御１１はＭＩＣ１０への転送を中止して転送制御部１３へエラーを返すとともに、まだ転送を行っていないメモリについてはそれらに対する転送も中止する。
【００１７】
エラーの報告を受けた転送制御部１３は、メモリ制御部１１にテストメモリ群のクリアを指示する。メモリ制御部１１はテストメモリ群中の全てのメモリに関するポインタをゼロクリアする。これによって、テストメモリ群中の全てのメモリが見かけ上クリアされたことになる（ステップＳａ１０）。そこで転送制御部１３は、テストパターンＰｃに対する転送処理を再試行するために、最初（つまりパターンメモリ６）から転送を行うようにする。これにより、パターンメモリ６〜８，コントロールメモリ９に対して順次テストパターンが転送される。その後、ＭＩＣ１０へテストパターンが転送される場合には、ポインタがゼロクリアさせているためＭＩＣ１０の先頭からテストパターンが格納され、容量オーバが発生することなく再転送は正常に終了する。なお、テストパターンＰｃの再転送直後における各メモリ上のテストパターンは図４に示す通りであって、テストパターンＰｃが各メモリの先頭から格納されている。
【００１８】
【発明が解決しようとする課題】
以上のように、従来のＩＣ試験システムでは、テストパターンの転送処理に関してテストメモリ群の全部をあたかも一つのメモリのように扱っていた。そのため、いずれか一つでもメモリが容量オーバした場合には、すべてのメモリをクリアし、その後、転送に失敗したテストパターンを全てのメモリへ再転送している。そのため、残り容量に余裕があって再転送の必要がないパターンメモリ６〜８およびコントロールメモリ９に対しても再転送が行われてしまっている。
【００１９】
しかるに、テストパターンの転送には数十分〜数時間を要することもまれではない。したがって、本来転送しないで済むはずのメモリに対してまで再転送を行うこととすると、その転送に要する時間は看過できないものとなり、効率的な試験を実施することが困難なものとなる。
本発明は上記の点に鑑みてなされたものであり、その目的は、容量の異なる複数のメモリへテストパターンを転送する際に、何れかのメモリで容量オーバが発生した場合に要するテストパターンの再転送時間を短縮させられるＩＣ試験装置を提供することにある。
【００２０】
【課題を解決するための手段】
以上の課題を解決するために、請求項１記載の発明は、容量の異なる複数のメモリへテストパターンを順次転送し、これらメモリ上に転送されたテストパターンを用いてＩＣの試験を行うＩＣ試験装置において、前記テストパターンの転送により発生するメモリの容量オーバを検出し、該容量オーバが前記複数のメモリのうちの何れで発生したかを判別する判別手段と、前記容量オーバの生じたメモリだけをクリアするメモリ初期化手段と、前記容量オーバの発生したメモリについてのみ、前記容量オーバにより転送の失敗したテストパターンを再転送する再転送手段とを具備することを特徴としている。
【００２１】
また、請求項２記載の発明は、請求項１記載の発明において、前記テストパターンは、前記複数のメモリの各々へ転送すべきパターンにそれぞれ分割されて転送されるものであり、前記再転送手段は、前記容量オーバの発生したメモリに転送されるべきパターンを前記テストパターンから抽出し、該抽出されたパターンを前記容量オーバの生じたメモリへ転送することを特徴としている。
【００２２】
また、請求項３記載の発明は、請求項１又は２記載の発明において、前記判別手段は、前記複数のメモリのそれぞれについて、メモリ容量，次の転送時にテストパターンを転送すべきメモリ上の格納位置を記憶する記憶手段と、前記各メモリへ前記テストパターンを転送する度に前記格納位置を更新する更新手段と、前記メモリ容量，前記格納位置，及び，前記各メモリへ転送すべきテストパターンの転送量に基づいて、前記容量オーバを検出する検出手段とを有することを特徴としている。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態について説明する。図５は、本実施形態によるＩＣ試験システムの構成を示すブロック図であり、図中、図１と同じ構成要素については同一の符号を付してある。本実施形態において、メモリ制御部２１は、図１に示したメモリ制御部１１と同等の機能を有している。これに加え、テストメモリ群中の何れかのメモリで容量オーバが発生した場合、メモリ制御部２１はどのメモリで容量オーバが発生したのかを表すエラーメモリ情報２２を作成してこれを内部に保持するとともに、当該エラー情報をエラーの報告に付加して転送制御部２３へ伝達する。また、メモリ制御部２１は容量オーバが発生した場合であっても、その時点で処理しているテストパターンの転送を中止させることなく、その後に転送制御部２３から転送指示があった時点で、容量オーバの発生したメモリから転送処理を再開させる。
【００２４】
一方、転送制御部２３は、メモリ制御部２１からエラーが通知された場合に、同時に送られてくるエラーメモリ情報をエラーメモリ情報２４として内部に保持する。また転送制御部２３は、エラーが報告される度に、メモリ制御部２１に対してエラーしたメモリのクリアを指示したのちに、メモリ制御部２１へエラーしたメモリの再転送を指示する。そのため、転送制御部２３はメモリ制御部２１に対して、従来と同じくテストメモリ群中の全メモリのクリアを指示できるほか、特定のメモリのみのクリアも指示可能としている。また、転送制御部２３はメモリ制御部２１に対し、従来同様、テストメモリ群中の全メモリを対象とした転送処理を指示できるほか、特定のメモリのみの転送処理を指示できるようにもなっている。
【００２５】
次に、図６のフローチャートを参照しつつ、上記構成によるＩＣ試験システムの動作について説明する。なお以下では、最初に実行するデバイスプログラムがテストパターンＰａ及びＰｂを使用し、次に実行するデバイスプログラムがテストパターンＰｃ〜Ｐｅを使用するものとする。
【００２６】
まず、被試験デバイス２の試験に先だち、試験制御部３は最初のデバイスプログラムの使用するテストパターンＰａ，Ｐｂの読み込みを転送制御部２３へ指示する。するとまず、転送制御部２３は記憶装置４からテストパターンＰａを読み出す（ステップＳｂ１）。次に、転送制御部２３は、読み出されたテストパターンをテストメモリ群中の各メモリに転送すべきそれぞれのテストパターンに分割したのち、これらをメモリ制御部２１へ転送してテストメモリ群中の全メモリを対象とした転送指示を行う（ステップＳｂ２）。
【００２７】
するとメモリ制御部２１は、パターンメモリ６に関するメモリ容量とポインタの内容（この場合における初期時点では０番地）に基づいて、転送すべきテストパターンをパターンメモリ６へ格納できるかどうかを調べる（ステップＳｂ３）。この場合は、上述した場合と同じく転送可能な状態にある（ステップＳｂ４が「Ｎｏ」）ことから、メモリ制御部２１はパターンメモリ６へ実際にテストパターンを転送する（ステップＳｂ５）。この後、メモリ制御部２１は、転送対象のメモリがなくなる（ステップＳｂ６が「Ｎｏ」）まで、繰り返し次のメモリを選択（ステップＳｂ７）しながら、引き続いてパターンメモリ７〜８，コントロールメモリ９，ＭＩＣ１０に対してテストパターンの転送処理を行う。この場合、全てのメモリに対する転送処理は正常に終了する。
【００２８】
次に、転送制御部２３はまだ転送すべきテストパターンが残っている（ステップＳｂ８が「Ｙｅｓ」）ので、次のテストパターンＰｂを選択（ステップＳｂ９）してテストパターンＰａについて行ったのと同様の転送処理を行う。このテストパターンＰｂに対する転送処理も正常に終了することから、転送制御部２３が試験制御部３へ転送完了を報告すると、試験制御部３はメモリ制御部２１を介してテストメモリ群中の各メモリのテストパターンを随時参照しながら、被試験デバイス２を試験する。
【００２９】
その後、最初のデバイスプログラムの実行が終わると、試験制御部３は次のデバイスプログラムの使用するテストパターンＰｃ〜Ｐｅの読み込みを転送制御部２３へ指示する。そこで、転送制御部２３は引き続いてテストパターンＰｃに対する転送処理を行う。この場合も、パターンメモリ６〜８とコントロールメモリ９については転送が正常に終了するが、ＭＩＣ１０については容量オーバが発生することになる（ステップＳｂ４が「Ｙｅｓ」）。この容量オーバを検知したメモリ制御部２１は、エラーメモリ情報２２としてＭＩＣ１０を示す情報を内部に記憶させたのち、転送制御部２３へ当該エラーメモリ情報を送出するとともにエラーの通知を行う。
【００３０】
すると、転送制御部２３はエラーの通知に付随して送られてきた情報をエラーメモリ情報２４として内部に記憶するとともに、このエラーメモリ情報からＭＩＣ１０が容量オーバしていることを認識する（ステップＳｂ１０）。次に、転送制御部２３はメモリ制御部２１に対して容量オーバしているＭＩＣ１０だけを指定したクリア指示を行う。これにより、メモリ制御部２１はＭＩＣ１０に対応するポインタの内容をゼロクリアして、ＭＩＣ１０のメモリクリアに相当する処理を行う（ステップＳｂ１１）。このクリア処理の完了がメモリ制御部２１から通知されると、転送制御部２３はローカルメモリ１２に記憶されているテストパターンＰｃを読み出し、その中からＭＩＣ１０へ転送すべきテストパターンだけを抽出する（ステップＳｂ１２）。
【００３１】
次いで、転送制御部２３は、抽出されたテストパターンをメモリ制御部２１へ送出するとともにＭＩＣ１０のみを指定した個別の転送指示を行う。これにより、メモリ制御部２１は転送制御部２３からの指定に従ってＭＩＣ１０に対してだけ転送処理を行う（ステップＳｂ１３）。この場合、ＭＩＣ１０に関するポインタはゼロクリアされているため容量オーバは発生せず（ステップＳｂ３，ステップＳｂ４が「Ｎｏ」）、図７に示す通り、メモリ制御部２１はＭＩＣ１０の先頭からテストパターンを格納する。
【００３２】
こうしてＭＩＣ１０に対する再転送処理が完了したならば、メモリ制御部２１は、ＭＩＣ１０で容量オーバが発生しないものとした場合と同様に、引き続き後続のメモリに対する転送処理を行ってゆく。もっとも、この場合はＭＩＣ１０がテストメモリ群中の最終のメモリである（ステップＳｂ６が「Ｙｅｓ」）ため、後続のテストパターンＰｄ，Ｐｅを順次選択（ステップＳｂ９）しながら、各テストパターンをテストメモリ群中のメモリへ転送してゆく。そして、全てのテストパターンの転送が完了した時点で転送完了を試験制御部３へ報告し、テストパターンＰｃ〜Ｐｅを使用した被試験デバイス２の試験を行ってゆく。
【００３３】
以上のように、本実施形態では、容量オーバが発生した場合にそれが何れのメモリに起因するものであるかを識別できるようにして、エラーとなったメモリだけをクリアしたのち、当該メモリに対してだけテストパターンを再転送するようにしている。こうすることで、未だ容量に余裕のあるメモリ、即ち、上記の場合はパターンメモリ６〜８及びコントロールメモリ９に対して再転送処理を行わずに済むため、従来に比して、これらメモリへの再転送処理に要するだけの時間を短縮することができる。
【００３４】
なお、上記の説明では、容量オーバが発生した場合に転送制御部２３からメモリ制御部２１へクリア対象のメモリや再転送対象のメモリを指定するようにしている。しかるに、メモリ制御部２１は内部にエラーメモリ情報２２を保持していることから、メモリ制御部２１が自身の保持するエラーメモリ情報を用いてメモリクリア処理や再転送処理を行うこととして、転送制御部２３からメモリ制御部２１へはメモリクリアないし再転送の指示だけを行うようにしても良い。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、容量の異なる複数のメモリへテストパターンを順次転送する際に容量オーバが生じた場合は、何れのメモリで容量オーバが発生したのかを判別して、このメモリだけをクリアして当該メモリに対してのみ転送の失敗したテストパターンを再転送させている。これにより、真にテストパターンを再転送する必要があるメモリのみを対象として再転送処理を行うことができ、装置全体として見た場合のテストパターンの転送回数と転送量を低減することができ、かかる転送に要する時間を短縮できるという効果がある。
【図面の簡単な説明】
【図１】  従来の技術によるＩＣ試験システムの構成を示すブロック図である。
【図２】  テストパターン記憶用のメモリで容量オーバが発生した場合において、各メモリ上でのテストパターンの転送状況を示した説明図である。
【図３】  従来の技術によるＩＣ試験システムで行われるテストパターンの転送処理の手順を示すフローチャートである。
【図４】  従来の技術において、容量オーバが発生してテストパターンの再転送処理が行われた直後において、各メモリ上でのテストパターンの転送状況を示した説明図である。
【図５】  本発明の一実施形態によるＩＣ試験システムの構成を示すブロック図である。
【図６】  同実施形態によるＩＣ試験システムで行われるテストパターンの転送処理の手順を示すフローチャートである。
【図７】  同実施形態において、容量オーバが発生してテストパターンの再転送処理が行われた直後において、各メモリ上でのテストパターンの転送状況を示した説明図である。
【符号の説明】
１  ＩＣ試験装置
２  被試験デバイス
３  試験制御部
４  記憶装置
５，Ｐａ〜Ｐｅ  テストパターン
６〜８  パターンメモリ
９  コントロールメモリ
１０  コントロール圧縮メモリ
１２  ローカルメモリ
２１  メモリ制御部
２２，２４  エラーメモリ情報
２３  転送制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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