(57)【特許請求の範囲】
【請求項１】
信号のビットレートに応じて前置増幅回路の利得と帯域をフィードバック制御するビットレート自動制御回路であって、
前記信号のビットレートを判定するビットレート判定回路と、
前記信号の受信レベルが前記前置増幅回路の最小受信レベル未満か以上かを判定するアラーム回路とを有し、
前記アラーム回路が前記信号の受信レベルを前記最小受信レベル未満と判定したときは前記ビットレート判定回路の判定結果にかかわらず低ビットレートを判定結果とし、前記最小受信レベル以上と判定したときは前記ビットレート判定回路が判定したビットレートを判定結果とすることを特徴とするビットレート自動制御回路。
【請求項２】
請求項１に記載のビットレート自動制御回路であって、
前記ビットレート判定回路は、前記前置増幅回路の各モードにおいてそのモードの最小受信レベル以上の前記信号のビットレートを判定可能であることを特徴とするビットレート自動制御回路。
【請求項３】
請求項１に記載のビットレート自動制御回路であって、
少なくとも２つの入力を有する論理和回路をさらに有し、
前記アラーム回路の出力と前記ビットレート判定回路の出力を前記論理和回路に接続し、前記論理和回路の出力を前記前置増幅回路に供給することを特徴とするビットレート自動制御回路。
【請求項４】
請求項１に記載のビットレート自動制御回路であって、
少なくとも２つの入力を有する否定論理和回路をさらに有し、
前記アラーム回路の出力と前記ビットレート判定回路の出力を前記否定論理和回路に接続し、前記否定論理和回路の出力を前記前置増幅回路に供給することを特徴とするビットレート自動制御回路。
【請求項５】
詰求項１に記載のビットレート自動制御回路であって、
少なくとも２つの入力を有する否定論理積回路をさらに有し、
前記アラーム回路の出力と前記ビットレート判定回路の出力を前記否定論理積回路に接続し、前記否定論理積回路の出力を前記前置増幅回路に供給することを特徴とするビットレート自動制御回路。
【請求項６】
請求項１に記載のビットレート自動制御回路であって、
少なくとも２つの入力を有する論理積回路をさらに有し、
前記アラーム回路の出力と前記ビットレート判定回路の出力を前記論理積回路に接続し、前記論理積回路の出力を前記前置増幅回路に供給することを特徴とするビットレート自動制御回路。
【請求項７】
請求項１に記載のビットレート自動制御回路であって、
前記アラーム回路の判定出力によって前記制御信号を切り替えるスイッチをさらに有し、
前記スイッチは、前記信号入力の受信レベルを前記アラーム回路が前記最小受信レベル未満と判定したときには前記ビットレート判定回路の低ビットレート時の判定出力と同電位の定電圧源回路もしくは電気的接地の電位を前置前置増幅回路に供給し、前記最小受信レベル以上と判定したときには前記ビットレート判定回路の出力を前記前置増幅回路に供給することを特徴とするビットレート自動制御回路。
【請求項８】
請求項７に記載のビットレート自動制御回路において、
前記スイッチの出力側に否定回路もしくは反転増幅回路を有することを特徴とするビットレート自動制御回路。
【請求項９】
請求項１に記載のビットレート自動制御回路であって、
前記アラーム回路の判定出力によって前記制御信号を切り替えるスイッチをさらに有し、
前記スイッチは、前記信号入力の受信レベルを前記アラーム回路が前記最小受信レベル未満と判定したときには前記アラーム回路の出力を前記前置増幅回路に供給し、前記最小受信レベル以上と判定したときには前記ビットレート判定回路の出力を前記前置増幅回路に供給することを特徴とするビットレート自動制御回路。
【請求項１０】
請求項９に記載のビットレート自動制御回路において、
前記スイッチの出力側に否定回路もしくは反転増幅回路を有することを特徴とするビットレート自動制御回路。
【請求項１１】
請求項１に記載のビットレート自動制御回路において、
前記アラーム回路の出力側に分岐して、前記アラーム回路の出力の変動を安定化させるアラーム出力安定化回路を設けたことを特徴とするビットレート自動制御回路。
【請求項１２】
請求項１に記載のビットレート自動制御回路であって、
前記ビットレート判定回路は異なるしきい値を有する複数のビットレート判定回路をさらに含み、
前記アラーム回路が前記信号の受信レベルを前記最小受信レベル未満と判定したときは前記複数のビットレート判定回路の判定結果にかかわらず最も低いビットレートと判定し、前記最小受信レベル以上と判定したときは前記複数のビットレート判定回路の判定結果を判定結果とすることを特徴とするビットレート自動制御回路。
【請求項１３】
請求項１に記載のビットレート自動制御回路であって、
前記前置増幅回路に供給する信号をアナログ信号に変換するＤ／Ａコンバータをさらに有することを特徴とするビットレート自動制御回路。
【請求項１４】
複数のビットレートの信号に対し、各々のビットレートに応じて受信感度を制御する機能を有するマルチレート受信回路であって、
前記信号を増幅する前置増幅回路と、
前記前置増幅回路の出力信号を一定の振幅に増幅する主増幅回路と、
前記前置増幅回路および前記主増幅回路の出力信号に応じて前記前置増幅回路の利得と帯域をフィードバック制御する、請求項１に記載のビットレート自動制御回路とを有することを特徴とするマルチレート受信回路。
【請求項１５】
複数のビットレートの信号に対し、各々のビットレートに応じて受信感度を制御する機能を有するマルチレート受信回路において、前記信号を増幅する前置増幅回路の利得と帯域をフィードバック制御する方法であって、
前記信号を受信するステップと、
前記信号を増幅するステップと、
前記増幅された信号のビットレートを判定するステップと、
前記増幅された信号の受信レベルが前記前置増幅回路の最小受信レベル未満か以上かを判定するステップと、
前記増幅された信号の受信レベルが前記最小受信レベル未満と判定されたときは前記ビットレートの判定結果にかかわらず低ビットレートを判定結果とし、前記最小受信レベル以上と判定されたときは前記判定されたビットレートを判定結果とするステップと、
前記ビットレートの判定結果に基づいて前記前置増幅回路の利得と帯域をフィードバック制御するステップとを有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、ビットレートに応じた前置増幅器の制御に関し、特に、受信信号のビットレートに応じて受信回路の前置増幅回路を制御するビットレート制御回路およびそのビットレート制御回路を含むマルチレート受信回路に関する。
【背景技術】
【０００２】  複数の伝送速度（ビットレート）に対応し、各々のビットレートに対し性能を最適化できる受信回路が提案されている（例えば、特許文献１参照）。これらの回路では、入力された信号のビットレートの高低を自動判定するビットレート判定回路が要素回路として使用されている。【０００３】  図１は特許文献１に記載の従来のビットレート判定回路の構成を示す。図１において、１０は入力端子、１１は出力端子、１２は遅延回路、１３は２入力排他的論理和回路、１４は平均値検出回路、１５はレベル判定器、１６は参照電位（Ｖｒｅｆ）入力端子を示す。図２は、図１のビットレート判定回路の動作波形を示す。図２において、Ａは入力信号波形、Ｂは排他的論理和回路１３の出力波形、Ｃは平均値検出回路１４の出力波形、Ｄはレベル判定器１５の出力波形を示し、図１に同じ符号で示した部位の波形を示す。【０００４】  従来のビットレート判定回路は入力部に遅延回路１２と排他的論理和回路１３を有しており、入力信号Ａの立ち上がりエッジ部と立ち下がりエッジ部に遅延回路１２の遅延時間と同じ時間幅のパルスを出力する（Ｂ）。この動作により出力されるパルス信号の密度は、高ビットレートの信号に対して高く、低ビットレートの信号に対して低くなる。このパルスの粗密を平均値検出回路１４で平滑化することにより、高ビットレートの信号に対して高く、低ビットレートの信号に対して低い出力電位が得られ、その出力電位をレベル判定器１５で参照電位（Ｖｒｅｆ）で判定して出力することにより、ビットレート判定の制御信号を得ることができる。特許文献１ではフィードフォワード型のビットレート自動制御にこのビットレート判定回路を用い、位相同期回路の性能を変化させることにより異なるビットレートの信号を受信可能な受信器を構成している。【０００５】  しかしながら、上記した従来のビットレート判定回路はフィードバック制御型のビットレート自動制御に用いた場合、ビットレートを正しく判定できないという問題があった。この問題が生じる場合の例として、図３にマルチレート受信回路のブロック構成を示す。図３において、１は受光素子、２は電源もしくは電気的接地、３はシングルエンド型増幅回路、４はバッファ回路、５は主増幅回路、６はビットレート判定回路、７は可変帰還抵抗、８は前置増幅回路、９は出力端子を示す。【０００６】  フォトダイオードなどの受光素子１によって光信号は電流信号に変換され、前置増幅回路８に入力される。前置増幅回路８はシングルエンド型増幅回路３とその帰還抵抗７によって構成されるインピーダンス変換増幅回路とバッファ回路４からなり、インピーダンス変換増幅回路は入力された微小な電流信号を電圧信号に変換増幅する機能を有する。バッファ回路４はインピーダンス変換増幅回路と主増幅回路５のインピーダンス整合性の改善や、主増幅回路５が差動増幅型の場合にシングルバランス変換機能を実現する目的で挿入される回路である。主増幅回路５は振幅制限機能もしくは自動利得制御機能を有し、前置増幅回路８が出力する信号を一定の電圧振幅に増幅する回路である。【０００７】  一般に、受信回路の最小受光感度は前置増幅回路８の雑音性能が支配的であり、インピーダンス変換増幅回路の可変帰還抵抗７の値で変化する。帰還抵抗７の値を大にした場合（以下、低速モードと略す）、帯域が低下してしまいビットレートの低い信号しか受信できなくなるが、インピーダンス変換利得は上昇し、雑音電流が減少することにより最小受光レベルは改善される。逆に可変帰還抵抗７の値を小にした場合（以下、高速モードと略す）は、帯域が上昇し高いビットレートの信号を受信できるようになるが、インピーダンス変換利得は低下し、雑音電流の増加により最小受光レベルは上昇してしまう。即ち、インピーダンス変換増幅回路の可変帰還抵抗７の値は、入力される光信号のビットレートに対応しつつ可能な限り高い受光感度（可能な限り低い最小受光レベル）を得るための最適値が存在することになる。図３のマルチレート受信回路では、ビットレート判定回路６の判定結果を用いて可変帰還抵抗７の値を変化させるフィードバック制御型のビットレート自動制御を用いることで、この最適化を実現している。
【特許文献１】特開２０００−４０９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】  しかしながらこのマルチレート受信回路では、ビットレートが低速から高速に切り替る場合にビットレート判定回路６がビットレートを正しく判定できないという問題があった。また、信号の高周波成分が失われてもビットレートを正しく判定できるビットレート判定回路を用いても、前置増幅回路８のモードの変化に伴う最小受光レベル（Ｐｍｉｎ）の変化に対応できないという問題点があった。
【課題を解決するための手段】
【０００９】  本発明の目的の１つは、改良されたビットレート自動制御回路を提供することである。【００１０】  上記目的を達成するため、本発明の一態様による、信号のビットレートに応じて前置増幅回路の利得と帯域をフィードバック制御するビットレート自動制御回路は、前記信号のビットレートを判定するビットレート判定回路と、前記信号の受信レベルが前記前置増幅回路の最小受信レベル未満か以上かを判定するアラーム回路とを有し、前記アラーム回路が前記信号の受信レベルを前記最小受信レベル未満と判定したときは前記ビットレート判定回路の判定結果にかかわらず低ビットレートを判定結果とし、前記最小受信レベル以上と判定したときは前記ビットレート判定回路が判定したビットレートを判定結果とすることを特徴とする。【００１１】  前記ビットレート自動判定回路は、前記アラーム回路が前記信号のレベルを前記最小受信レベル未満と判定したときは前記ビットレート判定回路の判定結果にかかわらず低ビットレートを判定結果とし、その判定結果に基づき前置増幅回路にフィードバック制御をかける。したがって、信号の受信レベルが最小受信レベル未満と判定されたときは、高ビットレートの信号を受信する状態になっている前置増幅回路を低ビットレートの信号を受信する状態に切り替えることができる。【００１２】  本発明の他の態様によると、複数のビットレートの信号に対し、各々のビットレートに応じて受信感度を制御する機能を有するマルチレート受信回路は、前記信号を増幅する前置増幅回路と、前記前置増幅回路の出力信号を一定の振幅に増幅する主増幅回路を有し、前記前置増幅回路の出力信号と前記主増幅回路の出力信号に応じて前記前置増幅回路の利得と帯域をフィードバック制御する、前記ビットレート自動制御回路とを有することを特徴とする。【００１３】  本発明の他の目的、特徴、利益は添付した図面を参照して以下の詳細な説明を読めばより一層明確になるであろう。
【図面の簡単な説明】
【００１４】［図１］従来のビットレート判定回路のブロック図である。
［図２］図１のビットレート判定回路の動作波形図である。
［図３］図１のビットレート判定回路を用いたマルチレート受信回路のブロック図である。
［図４］信号の高周波成分が失われてもビットレートを正しく判定できるビットレート判定回路のブロック図である。
［図５］図４のビットレート判定回路の動作波形図である。
［図６］本発明のビットレート自動制御回路の判定結果の説明図である。
［図７］ビットレート判定回路の理想的な判定結果の説明図である。
［図８］従来のビットレート判定回路の判定結果の説明図である。
［図９］信号の高周波成分が失われてもビットレートを正しく判定できるビットレート判定回路の判定結果の説明図である。
［図１０］本発明の第１の実施形態によるマルチレート受信回路のブロック図である。
［図１１］アラーム回路の構成例のブロック図である。
［図１２］本発明の第１の実施形態の第１の変形例によるマルチレート受信回路のブロック図である。
［図１３］本発明の第１の実施形態の第２の変形例によるマルチレート受信回路のブロック図である。
［図１４］本発明の第１の実施形態の第３の変形例によるマルチレート受信回路のブロック図である。
［図１５］本発明の第１の実施形態の第４の変形例によるマルチレート受信回路のブロック図である。
［図１６］本発明の第１の実施形態の第５の変形例によるマルチレート受信回路のブロック図である。
［図１７］本発明の第１の実施形態の第６の変形例によるマルチレート受信回路のブロック図である。
［図１８］本発明の第１の実施形態の第７の変形例によるマルチレート受信回路のブロック図である。
［図１９］本発明の第１の実施形態の第８の変形例によるマルチレート受信回路のブロック図である。
［図２０］本発明の第２の実施形態によるマルチレート受信回路のブロック図である。
［図２１］本発明の第２の実施形態の一変形例によるマルチレート受信回路のブロック図である。
【符号の説明】
【００１５】１  受光素子
２  電源もしくは電気的接地
３  シングルエンド型増幅回路
４  バッファ回路
５  主増幅回路
６  ビットレート判定回路
７  可変帰還抵抗
８  前置増幅回路
９  出力端子
１０  入力端子
１１  出力端子
１２  遅延回路
１３  ２入力排他的論理和回路
１４  平均値検出回路
１５  レベル判定器
１６  参照電位入力端子
１７  １段目の積分回路
１８  ヒステリシス比較回路
１９  ２段目の積分回路
２０  比較回路
２１  参照電位入力端子
２２  ビットレート自動制御回路
２３  アラーム回路
２４  帰還抵抗値切り替え制御端子
２５  ２入力論理和回路
２６  乗算回路
２７  積分回路
２８  比較回路
２９  比較回路の反転出力端子
３０  比較回路の参照電位入力端子
３１  ２入力否定論理和回路
３２  ２入力否定論理積回路
３３  ２入力論理積回路
３４  スイッチ
３５  定電圧源回路もしくは電気的接地
３６  否定回路
３７  積分回路
３８  比較回路
３９  比較回路の参照電位入力端子
４０  アラーム出力端子
４１  Ｄ／Ａコンバータ
４２  可変抵抗もしくは可変抵抗素子
４３  帰還抵抗
４４、４５  分岐もしくは分配回路
４６  帰還抵抗
４７  電圧制御型スイッチもしくは電圧制御型スイッチ素子
４８  Ｎ入力Ｄ／Ａコンバータ
Ａ  入力信号波形
Ｂ  ２入力排他的論理和回路出力波形
Ｃ  積分回路出力波形
Ｄ  レベル判定器出力波形
Ａ１  低ビットレートの入力波形
Ａ２  高ビットレートの入力波形
Ｂ１  １段目の積分回路の出力波形（低ビットレート入力時）
Ｂ２  １段目の積分回路の出力波形（高ビットレート入力時）
Ｃ１  ヒステリシス比較回路の出力波形（低ビットレート入力時）
Ｃ２  ヒステリシス比較回路の出力波形（高ビットレート入力時）
Ｄ１  ２段目の積分回路の出力波形（低ビットレート入力時）
Ｄ２  ２段目の積分回路の出力波形（高ビットレート入力時）
Ｅ１  比較回路の出力波形（低ビットレート入力時）
Ｅ２  比較回路の出力波形（高ビットレート入力時）
【発明を実施するための最良の形態】
【００１６】  本発明の実施形態の説明に先立ち、本発明の背景についてさらに詳しく説明する。【００１７】  図３に示したマルチレート受信回路では、ビットレートが低速から高速に切り替わる場合にビットレート判定回路６がビットレートを正しく判定できない。前述したように従来のビットレート判定回路は、信号の立ち上がりおよび立ち下がりエッジの頻度を検出して、ビットレートの高低を判別しているため、低速モード時に帯域が低くなっている前置増幅回路８に高ビットレートの信号が入力された場合、その信号の持つ高周波成分が失われてしまうので、ビットレート判定回路６が信号のエッジを正確に検出できなくなるという問題があった。【００１８】  この問題を解決するため、本願発明者は、信号の高周波成分が失われてもビットレートを正しく判定できるビットレート判定回路を発明し、別途国際出願をした。【００１９】  図４に信号の高周波成分が失われてもビットレートを正しく判定できるビットレート判定回路を示す。図４において、１７は１段目の積分回路、１８はヒステリシス比較回路、１９は２段目の積分回路、２０は比較回路、２１は参照電位（Ｖｒｅｆ）入力端子を示す。【００２０】  図５は、図４に示したビットレート判定回路の動作原理を示す動作波形図である。図５において、Ａ１は低ビットレートの入力波形、Ａ２は高ビットレートの入力波形、Ｂ１は１段目の積分回路１７の出力波形（低ビットレート入力時）、Ｂ２は１段目の積分回路１７の出力波形（高ビットレート入力時）、Ｃ１はヒステリシス比較回路１８の出力波形（低ビットレート入力時）、Ｃ２はヒステリシス比較回路１８の出力波形（高ビットレート入力時）、Ｄ１は２段目の積分回路１９の出力波形（低ビットレート入力時）、Ｄ２は２段目の積分回路１９の出力波形（高ビットレート入力時）、Ｅ１は比較回路２０の出力波形（低ビットレート入力時）、Ｅ２は比較回路の出力波形（高ビットレート入力時）をそれぞれ示す。【００２１】  入力端子１０から入力された信号Ａ１、Ａ２は、１段目の積分回路１７に入力される。１段目の積分回路１７の帯域は、高ビットレート信号は通過できず低域ビットレート信号は少なくともその低周波成分の一部が通過できる程度の低周波とする。この場合、低ビットレート入力時の出力Ｂ１は立ち上がり立ち下がり部の傾きに劣化が見られるものの、特に連続符号などの低周波成分を含む波形で十分な振幅が得られる。一方、高ビットレート入力時の出力電位は、１段目の積分回路１７により入力振幅の中間電位付近に平均化されるため、十分な振幅が得られない（Ｂ２）。ヒステリシス比較回路１８は、図中Ｖｔｈ、−Ｖｔｈで示した２つのしきい値を持つ回路で、Ｖｔｈより高い入力電位に対し高電位（ハイ）を出力し、−Ｖｔｈより低い入力電位に対し低電位（ロー）を出力する。２つのしきい値の間の電位に対しては反応せずに状態を保持するので、低ビットレート入力時の１段目の積分回路１７の出力Ｂ１の入力に対しては、頻繁にハイとローが切り替わる動作を行う（Ｃ１）が、高ビットレート入力時の１段目の積分回路１７の出力Ｂ２に対しては、初期状態のローが保持される（Ｃ２）。２段目の積分回路１９の帯域を、１段目の積分回路１７の帯域より十分低いものとすれば、入力信号Ｃ１、Ｃ２の平均化された電位を出力することができる。低ビットレート入力時にはヒステリシス比較回路１８が切り替え動作を行うので、ある程度の平均電位が得られる（Ｄ１）が、高ビットレート入力時にはヒステリシス比較回路１８の出力（Ｃ２）がローに保持されるため、２段目の積分回路１９の出力（Ｄ２）は低電位に保持される。Ｄ１とＤ２の出力電位の間の電位に参照電位（Ｖｒｅｆ）を設定して比較回路２０に入力すると、Ｄ１の入力に対してハイレベル（Ｅ１）を、Ｄ２の入力に対してローレベル（Ｅ２）の判定結果を得ることができる。【００２２】  この判定方式では、判定する信号の低周波成分の有無を判定材料とするため、ビットレート判定回路に入力される信号が高周波成分を失っていたとしても正確な判定結果を得ることができる。【００２３】  しかしながら、図４のビットレート判定回路をそのまま図３のようなビットレート自動制御に適用しても、前置増幅回路８のモードの変化に伴う最小受光レベル（Ｐｍｉｎ）の変化に対応できないという問題点があった。（前置増幅回路の受信レベルは、フォトダイオードなどの光電気変換素子の変換効率に応じて光入力レベルに変換可能なので、本明細書では便宜上、受信レベルは受光レベルに、前置増幅器の最小受信感度は光受信器の最小受光感度に置き換えて説明する。）具体的には、光入力レベル（Ｐｉｎ）が低速モード時の最小受光レベル（ＰｍｉｎＬ）以上で高速モード時の最小受光レベル（ＰｍｉｎＨ）未満のとき（ＰｍｉｎＬ≦Ｐｉｎ＜ＰｍｉｎＨ）、信号のビットレートが高から低に切り替わるケースにおいて、図４のビットレート判定回路の特長を生かしきれない。これは、高速モード時には入力信号のレベルが最小受光レベルより低いため、信号が雑音に埋もれてしまいビットレート判定回路（図４）がビットレートを正しく判定できないからである。【００２４】  特に、図４のビットレート判定回路を使用した場合、低ビットレートにおける最小受光レベルよりは高いが、高ビットレートにおける最小受光レベルよりは低い光入力レベルの信号に対しては、ビットレート判定回路への入力信号振幅が低下することから高ビットレートであると判定してしまうことがあり、入力信号のビットレートが低ビットレートに切り替わっても、高速モードに固定されたまま切り替わらないという問題があった。【００２５】  図７に、各光信号入力レベルにおける入力信号のビットレートの切り替え動作時のビットレート判定回路の理想的な判定結果を示す。最小受光レベル未満の光信号入力レベルに関しては受信不可能なので、「――」で示した。図８に、各光信号入力レベルにおける入力信号のビットレートの切り替え動作時のビットレート判定回路（特許文献１）の判定結果を示す。ＰｉｎがＰｍｉｎＨ以上であっても、低速モード時には高ビットレートの信号を正確に判定できない（図中「？」で示した）。図９に、各光信号入力レベルにおける入力信号のビットレートの切り替え動作時の、図４のビットレート判定回路の判定結果を示す。最小受光レベル未満の信号は高ビットレートと判定するので、ＰｍｉｎＬ≦Ｐｉｎ＜ＰｍｉｎＨの場合に、高ビットレートから低ビットレートへ切り���わっても高ビットレートと判定してしまう。【００２６】  本発明の目的の１つは、入力される光信号のビットレートを判定する外にその光信号のパワーレベルを判定し、両者の判定結果に応じてマルチレート受信回路の可変帰還抵抗を制御できるようにして、光入力レベルが低速モード時の最小受光レベル以上で高速モード時の最小受光レベル未満のとき、光入力信号のビットレートが高から低に切り替わるケースにおいても、正確なビットレート判定結果が得られるようにしたビットレート自動制御回路を提供することである。【００２７】  本発明の好ましい実施形態を、図面を参照しながら説明する。【００２８】  本発明は、入力される光信号のパワーレベルを検出しマルチレート受信回路の最小受光レベルをしきい値としてその出力電位を切り替えるアラーム回路の判定と、ビットレートの高低を判定するビットレート判定回路の判定を用い、アラーム回路の判定結果が最小受光レベル未満の場合には強制的にマルチレート受信回路を低速モードに切り替え、最小受光レベル以上の場合にはビットレート判定回路の判定結果を用いてマルチレート受信回路を低速モード又は高速モードに切り替えることにより、ビットレートを正しく判定できるビットレート自動制御回路を実現する。
［第１の実施形態］
図１０は本発明の第１の実施形態によるマルチレート受信回路を示す図である。図１０において、図３と同じ参照符号は同様の構成要素を示し、２２はビットレート自動制御回路、２３はアラーム回路、２４は帰還抵抗値切り替え制御端子、２５は２入力論理和回路をそれぞれ示す。【００２９】  図１１に、アラーム回路２３の構成例を示す。図１１において、図４と同じ参照符号は同様の構成要素を示し、２６は乗算回路、２７は積分回路、２８は比較回路、２９は比較回路２８の反転出力端子、３０は比較回路の参照電位（Ｖｒｅｆ）入力端子をそれぞれ示す。【００３０】  アラーム回路２３は、入力信号を乗算回路２６に入力し積分回路２７で積分することで入力信号の振幅の大小を出力電位の高低に変換する回路であり、比較回路２８の参照電位Ｖｒｅｆを光入力信号（Ｐｉｎ）が最小受光レベル（Ｐｍｉｎ）で入力されたときの比較回路２８の入力レベルに合わせ、反転出力を用いることで最小受光レベル未満の光信号入力（Ｐｉｎ＜Ｐｍｉｎ）に対してハイレベルを、最小受光レベル以上の光信号入力（Ｐｉｎ≧Ｐｍｉｎ）に対してローレベルの判定出力を得ることができる。なお、積分回路２７は比較回路２８がその積分回路２７の帯域と同等であれば省略可能である。【００３１】  ここでは、ビットレート判定回路６の判定が低ビットレートのときに出力電位がハイレベル、高ビットレートのときにローレベルとなることとし、前置増幅回路８の帰還抵抗値切り替え制御端子２４は、ハイレベルを入力された時に前置増幅回路８が低速モードとなり、ローレベルを入力された時に高速モードとなることとする。【００３２】  アラーム回路２３の出力がローレベルのとき、即ち光入力信号のレベルが最小受光レベル以上（Ｐｉｎ≧Ｐｍｉｎ）のときには、２入力論理和回路２５の出力はビットレート判定回路６の判定結果がそのまま出力されるため、前置増幅回路８は低ビットレート信号の入力時には低速モードに、高ビットレート信号の入力時には高速モードに切り替わる。アラーム回路２３の出力がハイレベルのとき、即ち光入力信号のレベルが最小受光レベル未満のとき（Ｐｉｎ＜Ｐｍｉｎ）には、２入力論理和回路２５の出力はビットレート判定回路６の判定結果に依存せずにハイレベルになり、前置増幅回路８は低速モードに切り替わる。このため、光入力レベルが低速モード時の最小受光レベル以上で高速モード時の最小受光レベル未満のとき（ＰｍｉｎＬ≦Ｐｉｎ＜ＰｍｉｎＨ）、信号のビットレートが高から低に切り替わるケースにおいても、高ビットレート受信時に既に低速モードに切り替わっている。このように、入力光信号が低ビットレートに切り替わったときに正確なビットレート判定結果が得られるとともに、アラーム回路２３の出力がローレベルに変りビットレート判定回路６の判定結果である低速モードが維持されるので正確に動作することができる。【００３３】  ここで例としてあげた信号の論理符号の極性は、逆極性を持つものを使用する場合には否定回路や反転増幅回路などの極性を反転させる回路を使用して接続するか、回路が差動型であれば反転側端子を用いれば良い。【００３４】  図１２は第１の実施形態の第１の変形例によるマルチレート受信回路を示す図である。図１２において、図１０と同じ参照符号は同様の構成要素を示し、３１は２入力否定論理和回路を示す。本変形例のビットレート自動制御回路の出力は、第１の実施形態によるビットレート自動制御回路の反転出力となることは明らかで、前置増幅回路８の帰還抵抗値切り替え制御端子２４にハイレベルが入力された時に前置増幅回路８が高速モードとなり、ローレベルを入力された時に低速モードとなるよう動作する場合に有効である。【００３５】  図１３は第１の実施形態の第２の変形例を用いたマルチレート受信回路を示す図である。図１３において、図１０と同じ参照符号は同様の構成要素を示し、３２は２入力否定論理積回路を示す。アラーム回路２３とビットレート判定回路６の出力の極性が両方とも図１０と逆の場合（ビットレート判定回路６は低ビットレート判定時にロー、高ビットレート判定時にハイ、アラーム回路２３はＰｉｎ＜Ｐｍｉｎ時にロー、Ｐｉｎ≧Ｐｍｉｎ時にハイ）には、ドモルガンの定理を用いて２入力論理和回路２５の替わりに否定論理積回路３２を用いれば同様の結果が得られることがわかる。【００３６】  図１４は第１の実施形態の第３の変形例によるマルチレート受信回路を示す図である。図１４において、図１０と同じ参照符号は同様の構成要素を示し、３３は２入力論理積回路を示す。本変形例のビットレート自動制御回路の出力は図１３のビットレート自動制御回路の反転出力となることは明らかで、前置増幅回路８の帰還抵抗値切り替え制御端子２４にハイレベルが入力された時に前置増幅回路８が高速モードとなり、ローレベルを入力された時に低速モードとなるよう動作する場合に有効である。【００３７】  図１５は第１の実施形態の第４の変形例によるマルチレート受信回路を示す図である。図１５において、図１０と同じ参照符号は同様の構成要素を示し、３４はスイッチ、３５は定電圧源回路もしくは電気的接地をそれぞれ示す。本変形例は、図１０の２入力論理和回路２５の代わりにスイッチ３４を用いた例で、光信号入力レベルをアラーム回路２３が最小受光レベル未満と判定したときには、スイッチ３４がビットレート判定回路の低ビットレート時の判定出力と同電位の定電圧源回路もしくは電気的接地３５側に、最小受光レベル以上と判定したときにはビットレート判定回路６の出力端子側に切り替えることで、第１の実施形態によるマルチレート受信回路と同様の機能を実現するものである。【００３８】  図１６は第１の実施形態の第５の変形例を用いたマルチレート受信回路を示す図である。図１６において、図１５と同じ参照符号は同様の構成要素を示す。図１５の変形例では、定電圧源回路もしくは電気的接地３５を用いた例を示したが、図１６に示すようにアラーム回路２３の出力を用いても同様の結果が得られることは明らかである。【００３９】  ここで例としてあげた信号の論理符号の極性も、逆極性を持つものを使用する場合には否定回路や反転増幅回路などの極性を反転させる回路を使用して接続するか、回路が差動型であれば反転側端子を用いれば良い。【００４０】  図１７は第１の実施形態の第６の変形例を用いたマルチレート受信回路を示す図である。図１７において、図１５と同じ参照符号は同様の構成要素を示し、３６は否定回路を示す。本実施例のビットレート自動制御回路の出力は図１５のビットレート自動制御回路の反転出力となることは明らかで、前置増幅回路８の帰還抵抗値切り替え制御端子２４にハイレベルが入力された時に前置増幅回路８が高速モードとなり、ローレベルを入力された時に低速モードとなるよう動作する場合に有効である。【００４１】  本変形例は説明の便宜上、第４の変形例（図１５）に否定回路３６を付加した構成について示したが、第５の変形例（図１６）についても前置増幅回路８のモードが反転している場合において同様に有効である。また、本発明の第４ないし第６の変形例（図１５〜図１７）は、図中に示したビットレート判定回路６の出力、アラーム回路２３の出力、低電圧源回路もしくは電気的接地３５の出力、前置増幅回路８の帰還抵抗値切り替え制御端子２４の入力の全ての極性が反転していても有効である。【００４２】  図１８は本発明の第１の実施形態の第７の変形例を用いたマルチレート受信回路を示す図である。図中の記号は図１０と同様のものを示し、４１はＤ／Ａコンバータ、４２は可変抵抗もしくは可変抵抗素子、４３は帰還抵抗をそれぞれ示す。図中に使われている前置増幅回路の利得と帯域を切替える機構は、帰還抵抗７を構成する可変抵抗４２を入力信号でアナログ的に変化させるものであるので、ビットレート自動制御回路の出力をＤ／Ａコンバータ４１でアナログ信号に変換し、所望の利得帯域特性が得られるように設計すれば同様の機能を実現できる。【００４３】  図１９は第１の実施形態の第７の変形例によるマルチレート受信回路を示す図である。図１９において、図１０と同じ参照符号は同様の構成要素を示し、３７は積分回路、３８は比較回路、３９は比較回路の参照電位入力端子、４０はアラーム出力端子をそれぞれ示す。本発明のビットレート自動制御回路では、ＰｉｎがＰｍｉｎＬ≦Ｐｉｎ＜ＰｍｉｎＨの高ビットレートの信号が入力された場合、低速モードと高速モードの間を切り替え続ける動作を行う。低速モード時にはアラーム回路２３の出力は最小受光レベル以上の信号と認識し、ビットレート判定回路６は高ビットレートと判定する。このためモードは高速モードに切り替わるが、切り替わることによってアラーム回路２３が最小受光レベル未満の信号と判定し、強制的に低速モードへ戻すため、低速モードと高速モード間を切り替え続けることになる。これに同期して、アラーム回路２３もハイレベルとローレベルを交互に出力することになるが、本来受光できないレベルの光信号であるので、恒常的に最小受光レベル未満であるとのアラーム判定を出し続けるべきである。【００４４】  そこで本変形例では、積分回路３７と比較回路３８からなるアラーム出力安定化回路をアラーム回路２３の出力に設けることで、アラーム回路２３がハイレベルとローレベルを交互に出力する場合には、受光パワーが最小受光レベル未満であることを示すアラーム信号をアラーム出力端子４０から出力し続け、切り替え動作時のアラーム動作を安定化させるようにした。なお、積分回路３７は比較回路３８がその積分回路３７の帯域と同等であれば省略可能である。本変形例では便宜上、第１の実施形態に対して積分回路３７と比較回路３���を付加した例について示したが、第１〜７の変形例や後述する第２の実施形態およびその変形例のマルチレート受信回路に対しても同様に付加できる。【００４５】  本発明の第１の実施形態およびその変形例によるマルチレート受信回路では、アラーム回路２３の入力端子を前置増幅回路８の出力端子から取り出す構成とした。最小受光レベル付近の入力に対して線形に応答する部位であれば、前置増幅回路８の内部端子や、主増幅回路５の内部端子から取り出す構成として良い。また、アラーム回路２３は全ての実施例において独立の回路要素として示したが、前置増幅回路８や主増幅回路５の一部であっても良い。【００４６】  図６に、入力信号のビットレートの切り替えと各光信号入力レベルの組み合わせに対する本発明のビットレート自動制御回路の判定結果を示す。図６中の高／低の符号は低速モードと高速モード間を切り替え続ける動作を示す。最小受光レベル以上の光信号入力に対して正しいモード判定が行われていることが分かる。【００４７】  なお、本発明で使用するアラーム回路２３、ビットレート判定回路６、２入力論理和回路２５、２入力否定論理和回路３１、２入力否定論理積回路３２、２入力論理積回路３３、スイッチ３４、定電圧源回路もしくは電気的接地３５、否定回路３６、積分回路３７、比較回路３８に関しては、同様の動作をするものであれば回路構成の詳細は問わない。【００４８】  以上説明したように、本発明のビットレート自動制御回路によれば、光入力信号のレベルがマルチレート受信回路の最小受光レベル未満か以上かを判定するアラーム回路の判定と、光入力信号のビットレートの高低を判定するビットレート判定回路の判定を用い、アラーム回路が光入力信号のレベルを最小受光レベル未満と判定した際には強制的に低ビットレートと判定した制御信号を出力し、最小受光レベル以上と判定した際にはビットレート判定回路の判定結果に応じた制御信号を出力するので、光入力レベルが低速モード時の最小受光レベル以上で高速モード時の最小受光レベル未満のとき、光入力信号のビットレートが高から低に切り替わるケースにおいても、高ビットレート受信時に既に低速モードに切り替わっているため、入力光信号が低ビットレートに切り替わったときに正確なビットレート判定結果が得られるとともに、アラーム回路の出力によりビットレート判定回路の判定結果である低速モードが維持されるので、マルチレート受信回路を正確に動作させることができる。
［第２の実施形態］
本発明の第２の実施形態を図２０、２１を参照して説明する。【００４９】  図２０は、本発明の第２の実施形態によるマルチレート受信回路のブロック図を示す。図中の記号は図１０と同様のものを示し、４４、４５は分岐もしくは分配回路、４６は帰還抵抗、４７は電圧制御型スイッチもしくは電圧制御型スイッチ素子をそれぞれ示す。ビットレート判定回路６、帰還抵抗切替え制御端子２４、論理和回路２５、帰還抵抗４６、電圧制御型スイッチもしくは電圧制御型スイッチ素子４７はＮ個並列に用いているので、各番号に括弧付きの子番号を振って識別した。ここではビットレート判定回路６がＮ並列、前置増幅回路８の帰還抵抗値を変更する帰還抵抗４６と電圧制御型スイッチもしくは電圧制御型スイッチ素子４７による直列回路もＮ並列用いているので、Ｎ＋１種類のビットレートの判別が可能である。例えばＮ＋１種類のビットレートを低いほうから順にＢＲ（１）、ＢＲ（２）、．．．、ＢＲ（Ｎ）、ＢＲ（Ｎ＋１）とし、ＢＲ（１）とＢＲ（２）の高低を判定するビットレート判定回路を６（１）、ＢＲ（２）とＢＲ（３）の高低を判定するビットレート判定回路を６（２）、．．．、ＢＲ（Ｎ）とＢＲ（Ｎ＋１）の高低を判定するビットレート判定回路を６（Ｎ）とすると、入力された信号のビットレートがＢＲ（Ｋ）のとき、６（Ｋ）ないし６（Ｎ）のビットレート判定回路は低ビットレートと判定し、６（１）ないし６（Ｋ−１）のビットレート判定回路は高ビットレートと判定する。例えばビットレート判定回路６の出力が低ビットレート時にハイレベル、高ビットレート時にローレベルであれば、ハイレベルの信号に対してオフ、ローレベルの信号に対してオンとなるようなスイッチもしくはスイッチ素子を４７に用いれば、Ｎ＋１種類のビットレートに対応して帯域と利得の組み合わせを切替えることが出来る。アラーム回路２３の出力がＰｉｎ＜Ｐｍｉｎのときハイレベル、Ｐｉｎ≧Ｐｍｉｎのときローレベルの場合、Ｎ個のビットレート判定回路各々と論理和を取って制御することで、入力光信号のレベルが最小受光レベル未満の場合に強制的に最も低ビットレートのモードに切替えることが出来る。本変形例では便宜上、ビットレート判定回路６とアラーム回路２３の出力の極性と前置増幅回路の帰還抵抗切替え制御端子２４の入力極性や、信号処理を行う論理回路（論理和回路２５）が図１０と同様の場合を用いた場合について示したが、図１２ないし１８に示した他の場合についても同様に実現可能である。【００５０】  図２１は、第２の実施形態の一変形例によるマルチレート受信回路のブロック図を示す。図中の記号は図１９、図２０と同様のものを示し、４８はＮ入力Ｄ／Ａコンバータを示す。本変形例は図２０のマルチレート受信回路と同様、複数のビットレート判定回路を用いて構成した例で、図１９のマルチレート受信回路と同様に前置増幅器の帰還抵抗４２をアナログ的に変化させるものであるので、ビットレート自動制御回路の複数（Ｎ個）の出力をＮ入力Ｄ／Ａコンバータ４８でアナログ信号に変換し、所望の利得帯域特性が得られるように設計すれば同様の機能を実現できる。【００５１】  本発明の実施形態の詳細な説明は上記の通りである。本発明はこれらの実施形態に限定されず、本発明の範囲から逸脱することなく様々な変更をすることが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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