(57)【特許請求の範囲】
【請求項１】
（ａ）シリコン基板の表面上に絶縁ゲート電極構造を形成する工程と、
（ｂ）前記絶縁ゲート電極構造を覆って、前記シリコン基板表面上にエッチング特性の異なる窒化膜及び酸化膜を順次積層する工程と、
（ｃ）前記酸化膜を異方的にエッチングし、前記窒化膜は前記絶縁ゲート電極構造と前記シリコン基板を覆った状態で、前記酸化膜は前記ゲート電極構造側壁上にのみ残る側壁スペーサを形成する工程と、
（ｄ）前記絶縁ゲート電極構造および前記側壁スペーサをマスクとして前記シリコン基板表面内に、第１の導電型を有する不純物をイオン注入して第１の不純物注入領域を形成する工程と、
（ｅ）前記イオン注入した第１の導電型を有する不純物を拡散させるため１０００℃以上の温度で活性化し、ソース／ドレインを形成する工程と、
（ｆ）前記側壁スペーサをマスクとして前記窒化膜を除去し、前記ゲート電極構造の頂面と前記シリコン基板表面の一部を露出する工程と、
（ｇ）前記露出したシリコン基板表面およびゲート電極構造の頂面を覆ってシリコン基板表面上にシリサイド化可能な金属の膜を形成する工程と、
（ｈ）前記金属の膜と前記シリコン基板表面及び前記ゲート電極構造の頂面との間にシリサイドを形成する第１シリサイド反応を生じさせる工程と、
（ｉ）前記金属の膜の第１シリサイド反応が未反応な部分と前記窒化膜を除去する工程と、
（ｊ）前記絶縁ゲート電極構造をマスクとして前記シリコン基板表面内に、ＢＦ２またはデカボランの不純物を、加速エネルギ５ｋｅＶ以下で前記第１の不純物注入領域のイオン注入深さよりも浅く、かつ低い濃度でイオン注入して第２の不純物注入領域を形成する工程と、
（ｋ）前記浅くイオン注入した不純物を９５０℃以下の温度で活性化させＬＤＤ領域を形成すると共に、前記第１シリサイド反応したシリサイドの第２シリサイド反応を行う工程と、
（ｌ）前記工程（ｆ）と前記工程（ｉ）の前記窒化膜の除去の間に前記側壁スペーサを除去する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記絶縁ゲート電極構造が、前記シリコン基板表面上に形成されたゲート絶縁膜とその上に形成されたシリコン層を含み、前記工程（ｆ）が前記シリコン層の少なくとも頂面を露出し、前記工程（ｈ）が前記金属の膜と前記シリコン層との間でも第１シリサイド反応を生じさせる請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｃ）が前記酸化膜を前記ゲート電極構造の側壁上部からも除去する工程であり、前記工程（ｆ）が、前記シリコン層の頂面と共に側面の上部を露出する請求項２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｋ）が、前記工程（ｈ）よりも低温で行われる請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記窒化膜がＴｉＮで形成されている請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記酸化膜がシリコン酸化物の膜を含む請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記シリサイド化可能な金属がＣｏ、Ｔｉ、Ｐｔ、Ｎｉ、Ｗ、またはこれらの組み合わせである請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記シリサイド化可能な金属がＣｏであり、前記工程（ｈ）がＣｏをＣｏＳｉ2 でないＣｏシリサイドに反応させる工程であり、温度をＴ0Ｋ、時間をｔ秒とした時、ｙ＝１０4／ｔがｙ２≦ｙ≦ｙ１、ただし、ｙ１＝３．０２×１０13×ｅｘｐ〔−１．６４ｅＶ／ｋＴ〕、ｙ２＝１．８２×１０15×ｅｘｐ〔−２．１９ｅＶ／ｋＴ〕、ｋはボルツマン定数、を満たす条件で行われる請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記工程（ｋ）が、温度をＴ°Ｋ、時間をｔ秒とした時、１００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ＫＴ）を中心に±５０℃の温度範囲内で表される第２の条件下で前記Ｓｉ基板を加熱し、前記ＣｏシリサイドをＣｏＳｉ2 に変換する請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に浅い接合とシリサイド領域とを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置は、構成素子を微細化することによって高集積化、高性能化してきた。半導体集積回路装置の多くはＭＯＳトランジスタを含み、特にＣＭＯＳトランジスタを含む。集積度が増すにつれ、ＭＯＳトランジスタのドレイン近傍での電界集中が顕著になり、信頼性が劣化する傾向がある。電界集中を緩和するためには、以下に説明するようなＬＤＤ（ライトリードープトドレイン）構造を有するＭＯＳトランジスタを採用している。
【０００３】
まず、シリコン基板上に絶縁ゲート電極構造を形成し、このゲート電極をマスクとしてＬＤＤ領域用の軽く浅い不純物注入を行う。その後、絶縁ゲート電極を覆ってシリコン基板表面上に絶縁膜を形成し、異方性エッチングを行うことによってゲート電極側壁上の側壁スペーサを形成する。絶縁ゲート電極構造および側壁スペーサをマスクとし、高不純物濃度のイオン注入を行い、高濃度ソース／ドレイン領域を形成する。
【０００４】
２回のイオン注入を行った後、活性化アニール処理を行い、イオン注入した不純物を活性化する。このような工程により、ＬＤＤ構造のＭＯＳトランジスタが形成される。ＣＭＯＳトランジスタを形成する場合には、ｎチャネルトランジスタとｐチャネルトランジスタとをレジストマスク等で分離し、イオン注入工程をそれぞれ独立に行う。
【０００５】
トランジスタの高性能化のためには、ゲート電極内での空乏化を抑制し、ソ−ス／ドレイン領域の抵抗を低くし、ソ−ス／ドレイン領域およびゲート電極に対するコンタクト抵抗を低減することが望まれる。これらを実現するためには、不純物を添加するイオン注入工程の後、高いアニール温度で不純物を活性化することが有効である。
【０００６】
短チャネル効果を抑制するためには、ＬＤＤ構造の低い不純物濃度を有する領域を浅く形成し、表面から浅い深さにｐｎ接合を形成することが望まれる。このためには、イオン注入後の不純物の拡散を抑えることが必要である。不純物拡散を抑えるためには、不純物活性化のためのアニール温度を下げることが必要である。
【０００７】
前者の要求に対してはアニール温度を高くすることが望まれ、後者の要求のためには不純物活性化のためのアニール温度を低くすることが望まれる。
【０００８】
【発明が解決しようとする課題】
ＭＯＳトランジスタの基本的性能を改善するためには、不純物をイオン注入した後のアニール温度を高くし、不純物を十分活性化することが要求され、短チャネル効果を抑制するためにはＬＤＤ領域の低い不純物濃度の領域を浅く形成するため、不純物の打ち込み深さを浅くすると共に、不純物活性化のためのアニール温度も下げ、拡散を抑制することが望まれる。
【０００９】
本発明の目的は、高いアニール温度を必要とする要求と、低いアニール温度を必要とする要求とを同時に満足させることのできる半導体装置の製造方法を提供することである。
【００１０】
本発明の他の目的は、浅いｐｎ接合を有するＬＤＤ領域を形成し、かつ主要領域の低抵抗化を可能とするＭＯＳトランジスタを含む半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、
（ａ）シリコン基板の表面上に絶縁ゲート電極構造を形成する工程と、
（ｂ）前記絶縁ゲート電極構造を覆って、前記シリコン基板表面上にエッチング特性の異なる窒化膜及び酸化膜を順次積層する工程と、
（ｃ）前記酸化膜を異方的にエッチングし、前記窒化膜は前記絶縁ゲート電極構造と前記シリコン基板を覆った状態で、前記酸化膜は前記ゲート電極構造側壁上にのみ残る側壁スペーサを形成する工程と、
（ｄ）前記絶縁ゲート電極構造および前記側壁スペーサをマスクとして前記シリコン基板表面内に、第１の導電型を有する不純物をイオン注入して第１の不純物注入領域を形成する工程と、
（ｅ）前記イオン注入した第１の導電型を有する不純物を拡散させるため１０００℃以上の温度で活性化し、ソース／ドレインを形成する工程と、
（ｆ）前記側壁スペーサをマスクとして前記窒化膜を除去し、前記ゲート電極構造の頂面と前記シリコン基板表面の一部を露出する工程と、
（ｇ）前記露出したシリコン基板表面およびゲート電極構造の頂面を覆ってシリコン基板表面上にシリサイド化可能な金属の膜を形成する工程と、
（ｈ）前記金属の膜と前記シリコン基板表面及び前記ゲート電極構造の頂面との間にシリサイドを形成する第１シリサイド反応を生じさせる工程と、
（ｉ）前記金属の膜の第１シリサイド反応が未反応な部分と前記窒化膜を除去する工程と、
（ｊ）前記絶縁ゲート電極構造をマスクとして前記シリコン基板表面内に、ＢＦ２またはデカボランの不純物を、加速エネルギ５ｋｅＶ以下で前記第１の不純物注入領域のイオン注入深さよりも浅く、かつ低い濃度でイオン注入して第２の不純物注入領域を形成する工程と、
（ｋ）前記浅くイオン注入した不純物を９５０℃以下の温度で活性化させＬＤＤ領域を形成すると共に、前記第１シリサイド反応したシリサイドの第２シリサイド反応を行う工程と、
（ｌ）前記工程（ｆ）と前記工程（ｉ）の前記窒化膜の除去の間に前記側壁スペーサを除去する工程と、
を含む半導体装置の製造方法
が提供される。
【００１２】
ＬＤＤ構造の高い不純物濃度を有する領域を始めに形成し、ＬＤＤ構造の低い不純物濃度を有する領域を後に形成する。高い不純物濃度の領域は、高いアニール温度で活性化し、主要領域の低抵抗化を実現する。低い不純物濃度の領域は後に形成し、低い温度で活性化することにより、ｐｎ接合が深く移動することを防止する。
【００１３】
浅いｐｎ接合の形成のための活性化処理を、シリサイド化反応の熱処理と合わせて行うことにより、簡単な工程で浅いｐｎ接合とシリサイド化領域とを同時に形成することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００１５】
図１（Ａ）に示すように、シリコン基板１１の表面上に熱酸化により、例えば厚さ３ｎｍのゲート酸化膜１２を形成し、このゲート酸化膜１２の上にポリシリコン層１３を例えば厚さ約２００ｎｍ、ＣＶＤ（Ｃｈｅｍｉｃａｌ  ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）によって堆積する。ポリシリコン層１３の上にレジスト膜を塗布し、露光現像することによってレジストパターンＲを形成する。レジストパターンＲは、ゲート電極構造に対応する形状を有する。
【００１６】
図１（Ｂ）に示すように、公知の反応性イオンエッチング（ＲＩＥ）を用い、レジストパターンＲをエッチングマスクとしてその下のポリシリコン層１３を異方的にエッチングし、ゲート電極１３ａをパターニングする。さらに、必要に応じてその下のゲート絶縁膜１２もパターニングし、ゲート絶縁膜１２ａを残す。エッチング後、レジストマスクＲは除去する。
【００１７】
図１（Ｃ）に示すように、パターニングしたゲート電極１３ａを覆うように、シリコン基板１１表面上に、エッチストップ層として機能するＴｉＮ膜１４を厚さ約２０ｎｍ堆積し、その上に側壁スペーサを形成するための絶縁膜、例えばＣＶＤにより形成した酸化シリコン膜１５を厚さ約１００ｎｍ堆積する。
【００１８】
なお、ここで基板上に形成した２種類の膜１４、１５は、エッチング特性が異なる材料で形成されることが重要である。エッチング工程において上部に形成した膜１５をエッチングする際、下部の膜１４がエッチングストッパとして機能し、露出されてもエッチングされず残ることが望ましい。ＴｉＮとＳｉＯ2 は、この好適な組み合わせの代表例である。なお、２種類の材料の組み合わせはこの例に限らず、例えば酸化膜と窒化膜の組み合わせ等でも良い。３種類以上の材料の膜を積層してもよい。この場合は、上部の少なくとも１種類の材料の膜をエッチングする時、残りの少なくとも１種類の材料の膜がエッチングストッパとして機能することが望ましい。
【００１９】
図１（Ｄ）に示すように、シリコン酸化膜１５に対しＲＩＥによる異方性エッチングを行う。ＲＩＥにより、平坦部上のシリコン酸化膜がエッチングされた時、図に示すようにゲート電極１３ａ側壁上のシリコン酸化膜１５ａが残る。この時、ゲート電極１３ａ上のＴｉＮ膜１４及び側壁スペーサ１５ａよりも離れた領域のＴｉＮ膜１４が露出される。
【００２０】
たとえば、ＣＦ4 ＋ＣＨＦ3 ＋ＡｒをエッチングガスとしてＳｉＯ2 膜１５を異方性エッチングする場合、ＴｉＮ膜１４はほとんどエッチングされない。このため、ＳｉＯ2 膜１５が除去された後もシリコン表面は露出せず、ＴｉＮ膜１４によって覆われている。
【００２１】
図１（Ｅ）に示すように、ゲート電極１３ａ、ゲート電極の側壁上のＴｉＮ膜１４および側壁スペーサ１５ａをマスクとし、不純物をイオン注入し、シリコン基板１１表面内に不純物添加領域１６を形成する。この時、ゲート電極１３ａにも同時に不純物が添加される。
【００２２】
ｎチャネルＭＯＳトランジスタを形成する場合は、例えばＡｓを加速エネルギ４０ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入し、ｐチャネルＭＯＳトランンジスタを形成する場合は、例えばボロンＢを加速エネルギ５ｋｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入する。シリコン基板１１内に形成される不純物添加領域１６は、側壁スペーサ１５ａの外側に形成される。なお、注入された不純物の１部は、側壁スペーサ１５ａ端部下にも分布する。
【００２３】
図１（Ｆ）に示すように、イオン注入の後、例えばラピッドサーマルアニール（ＲＴＡ）により、基板を１０５０℃、１０秒間加熱し、イオン注入した不純物を十分活性化する。不純物を十分活性化させるためには、１０００℃以上のアニール温度を選択することが望ましい。この熱処理により、シリコン基板１１中の不純物添加領域１６は、拡散して１６ａとなる。この不純物添加領域１６ａがソ−ス／ドレインの高不純物濃度領域を構成する。
【００２４】
なお、ゲート電極１３ａ中に添加された不純物も活性化され、低抵抗のゲート電極を構成する。十分不純物が添加されたゲート電極は、電圧を印加しても空乏層を生じる程度が少なく、チャネル領域を効率的に制御する所望の特性を発揮する。
【００２５】
不純物活性化のためのアニール後、側壁スペーサ１５ａに覆われず、露出しているＴｉＮ膜１４を硫酸等を用いて除去する。ポリシリコンのゲート電極１３ａの上面および高濃度不純物添加領域１６ａの主要部表面が露出される。その後、必要に応じ側壁スペーサ１５ａを希弗酸等を用いて除去する。なお、側壁スペーサの除去は、この段階で行わず、後に行ってもよい。いずれの場合にも、側壁スペーサ１５ａに覆われていた部分のＴｉＮ膜１４ａは、残ってサリサイド工程用のマスクを構成する。
【００２６】
図２（Ａ）に示すように、露出されたシリコン基板表面およびゲート電極頂面を覆うように、シリコン基板表面上に例えば厚さ約１０ｎｍのＣｏ膜１７を堆積し、その上に保護用のＴｉＮ膜１９を堆積する。Ｃｏ膜１７は、不純物添加領域１６ａの表面およびゲート電極１３ａの頂面上に直接接触する。
【００２７】
図２（Ｂ）に示すように、第１シリサイド化反応のための熱処理を行う。この熱処理は、例えば５００℃で行う。ＣｏとＳｉが反応し、Ｃｏシリサイドを形成するが、ＣｏＳｉ2 は形成しない条件で行うことが好ましい。第１シリサイド化反応により、ソース／ドレインの高不純物濃度領域１６ａ上にＣｏシリサイド層１８ａが形成され、ゲート電極１３ａ頂面上にＣｏシリサイド層１８ｂが形成される。
【００２８】
図４は、第１シリサイド化反応のための好ましい熱処理条件の領域を示す。図中横軸は１次熱処理温度を示し、縦軸は１次熱処理時間を示す。図中、直線ｙ１は、
ｙ１＝３．０２×１０13×ｅｘｐ（−１．６４ｅＶ／ｋＴ）
で表される直線であり、直線ｙ２は
ｙ２＝１．８２×１０15ｅｘｐ（−２．１９ｅＶ／ｋＴ）
で表される直線である。これら２本の直線に挟まれた領域が好適な熱処理条件の領域である。さらに、最適の熱処理条件は直線ｙ０、
ｙ０＝２．８７×１０14×ｅｘｐ（−１．９１ｅＶ／ｋＴ）
である。
【００２９】
直線ｙ１よりも低温、短時間の熱処理の場合、シリサイドが形成されてもそのシリサイドは未反応Ｃｏ除去用の酸に溶解し易い。又、直線ｙ２よりも高温、長時間の処理の場合、形成されたシリサイドが横方向に成長し、寸法精度を劣化させる傾向がある。従って、直線ｙ１とｙ２に挟まれた領域が好適な熱処理条件であり、さらに直線ｙ０の周辺が最も好ましい熱処理条件を示す。このような熱処理によれば、ＣｏがＣｏシリサイドとなるが、この時ＣｏＳｉ2 はほとんど形成されない。
【００３０】
図２（Ｃ）に示すように、第１シリサイド化反応の後、ＴｉＮ膜１９、未反応Ｃｏ膜１７を硫酸により除去する。この時、シリサイド領域を画定するためのサリサイドマスクとして用いられたＴｉＮ膜１４ａも同時に除去される。
【００３１】
なお、側壁スペーサとして用いたＳｉＯ2 膜１５ａを図１（Ｆ）の工程で除去しなかった場合には、この工程においてＳｉＯ2 膜１５ａが露出した段階で希弗酸等を用いて除去してもよい。ＳｉＯ2 膜１５ａ下のＴｉＮ膜１４ａは硫酸で除去できる。
【００３２】
図２（Ｄ）に示すように、露出されたゲート電極をマスクとし、ＬＤＤ構造の低濃度領域を形成するためのイオン注入を行う。例えば、ｎチャネルＭＯＳトランジスタの場合は、Ａｓを加速エネルギ５ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注入する。ｐチャネルＭＯＳトランジスタの場合は、例えばデカボロンを加速エネルギ５ｋｅＶ、ドーズ量１×１０13ｃｍ-2、またはＢＦ2 を加速エネルギ１ｋｅＶ、ドーズ量１×１０13ｃｍ-2でイオン注入する。イオンの加速エネルギを５ｋｅＶ以下に抑えて、打込深さを浅くすることが好ましい。
【００３３】
このイオン注入により、高濃度ソ−ス／ドレイン領域１６ａよりゲート電極側に、低濃度の不純物添加領域２１が浅く形成される。なお、既に高濃度で不純物を添加された領域にも、同一のイオン注入が行われるが、相対的なドーズ量が少ないため実質的影響は与えない。
【００３４】
図２（Ｅ）に示すように、イオン注入した不純物を活性化し、低濃度領域２１ａを形成する。この活性化処理は、図１（Ｆ）に示す活性化処理と比べ低温で行う。例えば、９００℃で１０秒間の熱処理を行う。
【００３５】
この熱処理は、イオン注入した不純物をある程度活性化させるが、不純物を実質的に拡散させないように条件を選択することが望ましい。不純物を実質的に拡散させないためには、加熱温度を９５０℃以下にに選択することが望ましい。
【００３６】
低温アニールにより、高濃度のソ−ス／ドレイン領域１６ａとゲート電極１３ａ直下のチャネル領域との間に低濃度のＬＤＤ領域２１ａが浅く形成され、電界緩和に有効に作用し、ＭＯＳトランジスタの高性能を保障する。この低温アニールは、不純物を活性化させると共にシリサイド層１８ａ、１８ｂの第２シリサイド反応を生じさせる。第２シリサイド反応はＣｏシリサイドをＣｏＳｉ2 に変化させる。
【００３７】
なお、第２シリサイド化反応のための熱処理は、所定に条件化で行うことが望ましい。第２シリサイド化反応の熱処理を低温で行うと、ｐｎ接合のリーク電流が低減せず、適温で行うとリーク電流が低減するが、さらに高温で行うと再びリーク電流が増大する。低温におけるリーク電流の発生源はスパイクに起因するものと考えられる。また、高温のリーク電流の原因は、一旦形成されたシリサイドからＣｏが再び拡散することに起因するものと考えられる。
【００３８】
図５は、第２シリサイド化反応の好適な条件を示す。縦軸はアニール時間を示し、横軸はアニール温度を示す。
【００３９】
最適条件ＯＴは、
１００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋＴ）．．．．（１）
境界条件Ｂ１は、
１００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋ（Ｔ＋５０））．．．．（２）
境界条件Ｂ２は、
１００００／ｔ＝１．１×１０14ｅｘｐ（−２．６５／ｋ（Ｔ＋５０））．．．．（３）
と表すことができる。
【００４０】
第２シリサイド化反応のための熱処理は、最適条件ＯＴの上下各５０度以内の領域である直線Ｂ１とＢ２の間の領域で行うことが好ましく、直線ＯＴの周辺で行うことが最も好ましい。
【００４１】
図２（Ｆ）に示すように、形成されたＭＯＳトランジスタを覆って層間絶縁膜２３を形成し、層間絶縁膜２３を貫通する接続孔２４を選択的に形成する。層間絶縁膜２３上に配線層を堆積し、パターニングすることにより必要な電極および配線２５を形成する。
【００４２】
なお、層間絶縁膜２３としては、シリコン酸化膜、ホスホシリケートガラス（ＰＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）、スピンオングラス（ＳＯＧ）等を用いることができる。電極および配線２５としては、例えばＴｉ層、ＴｉＮ層、Ａｌ合金層の積層を用いることができる。
【００４３】
以上説明した実施例においては、側壁スペーサをゲート電極の側壁全面に形成したが、より高さの低い側壁スペーサを形成し、ゲート電極の抵抗をさらに低減することもできる。以下、この実施例を図３を参照して説明する。
【００４４】
図３（Ａ）に示すように、図１（Ｅ）までの工程を行い、さらにＲＩＥを続け、ＳｉＯ2 膜１５をさらにエッチングし、ゲート電極１３ａの頂面よりも下の位置までエッチングする。すなわち、ゲート電極１３ａは、その頂面および側壁上部においてはＴｉＮ膜１４のみによって覆われる形状となる。
【００４５】
図３（Ｂ）に示すように、ゲート電極１３ａおよびその側壁上のＴｉＮ膜１４および側壁スペーサ１５ｂをマスクとして用い、図１（Ｅ）同様のイオン注入を行い、不純物添加領域１６を形成すると共に、ゲート電極１３ａに不純物を添加する。
【００４６】
イオン注入後、不純物を活性化するための熱処理を行い、基板１１内にソ−ス／ドレイン領域を形成する高濃度不純物濃度領域１６ａを形成し、同時にゲート電極１３ａ内の不純物も活性化する。その後、側壁スペーサ１５ｂに覆われず、露出している領域のＴｉＮ膜１４を硫酸などにより除去し、ＴｉＮパターン１４ｂをパターニングする。さらに、側壁スペーサ１５ｂを希弗酸等により除去する。残されたＴｉＮパターン１４ｂは、サリサイド工程のためのマスクとして機能する。
【００４７】
図３（Ｄ）に示すように、ゲート電極１３ａ、ＴｉＮパターン１４ｂを覆うように基板表面上にＣｏ膜１７および保護用のＴｉＮ膜１９を堆積する。
【００４８】
図３（Ｅ）に示すように、第１シリサイド化反応のための熱処理を上述と同様の条件で行う。本実施例においては、Ｃｏ膜１７が、ゲート電極１３ａの上面のみならず側壁上部にも直接接触しているため、ゲート電極１３ａの頂部から側壁上部にわたってシリサイド膜１８ｃが形成される。ソ−ス／ドレイン領域１６ａ上のシリサイド膜１８ａは前述の実施例と同様である。
【００４９】
図３（Ｆ）に示すように、ＴｉＮ膜１９、未反応Ｃｏ膜１７、およびマスクとして用いたＴｉＮパターン１４ｂを硫酸により除去する。その後、ゲート電極をマスクとし、低不純物濃度のイオン注入を行い、ＬＤＤ構造の低不純物濃度領域２１ａを形成する。
【００５０】
イオン注入後、低不純物濃度領域２１ａの不純物の活性化と、第２シリサイド化反応のための熱処理を同一のアニール工程により行う。第２シリサイド化反応の好適条件は、上述の実施例と同様である。
【００５１】
このように形成されたＭＯＳトランジスタは、種々の半導体集積回路装置に用いることができる。
【００５２】
図６（Ａ）、（Ｂ）は、集積回路装置の１例としてＳＲＡＭ素子を示す。
図６（Ａ）、図６（Ｂ）は、ＳＲＡＭセルの等価回路と、半導体ウエハ上の平面構造の一例を示す。
【００５３】
図６（Ａ）において、ｐチャネルＭＯＳトランジスタＱｐ１とｎチャネルＭＯＳトランジスタＱｎ１とは直列に接続され、第１のインバータ回路ＩＮＶ１を構成する。
【００５４】
同様に、ｐチャネルＭＯＳトランジスタＱｐ２とｎチャネルＭＯＳトランジスタＱｎ２とは直列に接続され、第２のインバータ回路ＩＮＶ２を構成する。これらのインバータ回路ＩＮＶ１、ＩＮＶ２は並列に接続され、電源電圧ＶDDとＶSSの間に接続される。第１のインバータ回路ＩＮＶ１の出力点は、第２のインバータ回路のゲート電極に接続され、同様、第２のインバータ回路ＩＮＶ２の出力点は、第１のインバータ回路ＩＮＶ１のゲート電極に接続されている。
【００５５】
さらに、インバータ回路ＩＮＶ１の出力点とビット線−Ｄとの間には、ｎチャネルＭＯＳトランジスタＱｎ３のトランスファゲートが接続され、同様、インバータ回路ＩＮＶ２の出力点とビット線Ｄとの間にはｎチャネルＭＯＳトランジスタＱｎ４からなるトランスファゲートが接続されている。これらトランスファゲートトランジスタＱｎ３とＱｎ４のゲート電極は、ワード線ＷＬに接続されている。なお、各インバータ回路ＩＮＶの負荷となるロードトランジスタＱｐは、それぞれ高抵抗素子に置換することもできる。
【００５６】
図６（Ｂ）は、図６（Ａ）に示すようなＳＲＡＭ回路を実現するウエハ平面構造の例を示す。半導体ウエハ表面上には活性領域Ａ１、Ａ２が形成され、それらの周囲はフィールド酸化膜ＦＯＸによって取り囲まれている。なお、図中、一点鎖線で囲んだ領域が１つのＳＲＡＭセルを構成する。縦方向には、交互に向きを反転したＳＲＡＭセルが配置されており、電源配線ＶDD、ＶSSを共通に使用する。また、横方向には同一構造のＳＲＡＭが並列に配置されている。
【００５７】
ゲート電極Ｇ１、Ｇ２は、活性領域Ａ１を横断し、さらに活性領域Ａ２の一部をも横断している。活性領域Ａ１のゲート電極Ｇ１下の部分にｐチャネルＭＯＳトランジスタＱｐ１が形成され、活性領域Ａ１のゲート電極Ｇ２下の部分に他のｐチャネルＭＯＳトランジスタＱｐ２が形成されている。また、活性領域Ａ２のゲート電極Ｇ１下の部分にｎチャネルＭＯＳトランジスタＱｎ１が形成され、ゲート電極Ｇ２下の部分に他のｎチャネルＭＯＳトランジスタＱｎ２が形成されている。
【００５８】
さらに、活性領域Ａ２の下方には他のゲート電極Ｇ３が横方向に延在して形成され、その下方にｎチャネルトランスファゲートトランジスタＱｎ３、Ｑｎ４を形成している。なお、このゲート電極Ｇ３は、図６（Ａ）におけるワード線ＷＬも構成する。
【００５９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ＬＤＤ用の浅いｐｎ接合を実現し、ドレイン近傍の電界緩和を実現すると共に、高不純物濃度のソ−ス／ドレイン領域およびゲート電極とこれらに低抵抗で接続されるシリサイド層を実現し、高性能のＭＯＳトランジスタを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法の主要工程を説明するためのシリコン基板の断面図である。
【図２】本発明の実施例による半導体装置の製造方法の主要工程を説明するためのシリコン基板の断面図である。
【図３】本発明の他の実施例による半導体装置の製造方法の主要工程を説明するためのシリコン基板の断面図である。
【図４】第１シリサイド化反応の好適条件を示すグラフである。
【図５】第２シリサイド化反応の好適条件を示すグラフである。
【図６】本発明を利用して実現することのできる半導体装置の例を示す等価回路図および平面図である。
【符号の説明】
１１    シリコン基板
１２    ゲート絶縁膜
１３    ポリシリコン層
１４    ＴｉＮ膜
１５    ＳｉＯ2 膜
１６    高濃度不純物添加領域
１７    Ｃｏ膜
１９    ＴｉＮ膜
【図１】
0004109364.tif 000002
【図２】
0004109364.tif 000003
【図３】
0004109364.tif 000004
【図４】
0004109364.tif 000005
【図５】
0004109364.tif 000006
【図６】
0004109364.tif 000007