(57)【特許請求の範囲】
【請求項１】
第１の電圧（Ｖｏｕｔ）が印加されたドレイン、第２の電圧（Ｖｓｓ）が印加されたソース及びゲートが梯子構造を持ち、ドレインが内部回路の入出力端に接続され、外部からの静電気が前記内部回路に印加されることを防止する静電気保護素子において、
ウェルコンタクト部（２６）から一番遠く離れているドレインコンタクト部とその両側に形成されたゲート（２２）との間隔が、他の位置にあるドレインコンタクト部とその両側に形成されたゲートとの間隔より相対的に大きい構造を持つことを特徴とする静電気保護素子。
【請求項２】
第１の電源電圧源（Ｖｏｕｔ）と第２の電源電圧源（Ｖｓｓ）との間にあり、ドレインが当該第１の電源電圧源と内部回路の入力端に接続されており、ゲート（２２）のフィンガーが並列配置され、ゲート（２２）のフィンガーの間にソースコンタクト部（２４）とドレインコンタクト部（２０）が交互に配置されている梯子構造を持つ静電気保護素子において、
ウェルコンタクト部（２６）から一番遠く離れているドレインコンタクト部（２０）の両側に形成されたゲート間の間隔が、他の位置にあるドレインコンタクト部の両側に形成されたゲート間の間隔より相対的に大きい構造を持つことを特徴とする静電気保護素子。
【請求項３】
前記静電気保護素子はＮチャンネル導電型ＭＯＳトランジスタであることを特徴とする請求項１又は請求項２に記載の静電気保護素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、具体的にはＮチャンネルＭＯＳ（metal oxide semiconductor）素子を利用した静電気保護素子（electrostatic protection device）に関する。
【０００２】
【従来の技術】
従来、一番よく使用されていて、特性も優秀なＣＭＯＳ回路の静電気保護素子としては、ＮチャンネルＭＯＳ素子がある。このようなＮチャンネルＭＯＳ素子はダイオードに比べて漏洩電流が大きいが、トリガ電圧（triggering voltage）、スナップ・バッグ電圧（snap-back voltage）、そして動的抵抗（dynamic resistance）などにおいてはダイオードに比べて優秀な特性を持つ。
【０００３】
ＮチャンネルＭＯＳ素子は静電気保護効率を高めるために、できるだけ大きく形成したゲート幅を持つようにされ、ドレインと同一の導電型を持つイオンを高エネルギーで注入するプラグ（plug）工程が実施されることもある。
【０００４】
すなわち、ＮチャンネルＭＯＳ素子の静電気保護効率はそのゲート幅に比例するため、ゲート幅を広げることが必要となる。しかし、チップサイズあるいは回路配置のため、ゲート幅を一方の方向に広げられない場合、そのＮチャンネルＭＯＳ素子においてはゲートのフィンガー（finger）が並列的に配列されている梯子構造（ladder structure）又はフィンガー構造（finger structure）が適用されなければならない。
【０００５】
図４を参照すると、従来の静電気保護素子であるＮチャンネルＭＯＳ素子はゲート１２のフィンガーが並列で配置されている梯子構造を持っていて、ゲート１２のフィンガーの間にはドレイン１０が並列に配置されており、通常的に基板とゲートが接地（grounded substrate and/or grounded gate）されている。図５には、図４の線Ｘ−Ｘ’に沿った静電気保護素子の断面が示されている。
【０００６】
このような構造の静電気保護素子は図４の参照番号１８によって示された斜線部分、すなわち、ゲート１２のフィンガーの間に挿入されているドレイン１０との間で、電流密集現象（current localization）が発生する。その理由はｐ＋型ウェルコンタクト部（well contact）１６とソースコンタクト部（source contact）１４との間の距離差に基因するウェル抵抗（well resistance）のためである。
【０００７】
別言すれば、前記の距離が小さい位置では、ドレイン接合部で発生した正孔の大部分がウェルコンタクト部１６に潜り抜けてトリガ（triggering）が遅く発生する一方、前記の距離が大きい位置ではドレイン接合部で発生した正孔がウェルコンタクト部に潜り抜けたり、ソース接合部の下に積るので素子のトリガが速く発生する。
【０００８】
すなわち、インパクト・イオン化（impact ionization）によって各々のドレインで発生した電子−正孔対（electron-hole pairs）の中で大部分の正孔は前記のｐ＋ウェルコンタクト部１６に潜り抜けたり、ｎ＋形ソース接合部に蓄積されて、ソースに対したウェルの電位を増加させることになる。その結果、ソースがターンオンされる。
【０００９】
【発明が解決しようとする課題】
このような現象はウェルコンタクト部１６から遠く離れたソースにおいて、ウェル抵抗の増加のために一層多く発生する。したがって、図４に示したように、斜線部分１８で、すなわちウェルコンタクト部１６から一番遠く離れているドレインでソースのターンオン現象が速く発生し電流が密集される。
【００１０】
よって、梯子構造を持つＮチャンネルＭＯＳ素子を静電気保護素子として使用する場合、前述した現象によって静電気保護効率が劣るという問題が発生する。本発明の目的は、梯子構造を持つＮチャンネルＭＯＳ素子においてウェルコンタクト部から一番遠く離れているドレインコンタクト部とその両側に形成されたゲートとの間隔をほかの位置にあるドレインコンタクト部とゲートとの間隔より大きくしてフィンガー構造に使用されるすべてのフィンガー・ドレインが同じトリガ電圧を持つようにして、静電気保護性能を向上させる静電気保護素子を提供することである。
【００１１】
【課題を解決するための手段】
本発明に係る静電気保護素子は、第１の電圧が印加されるドレイン、第２の電圧が印加されるソース及びゲートが内部回路の入出力端に梯子構造を持つように接続されて、外部からの静電気が前記内部回路に印加されるのを防止する静電気保護素子において、ウェルコンタクト部から一番遠く離れているドレインコンタクト部とその両側に形成されたゲートとの間隔が、ほかの位置にあるドレインコンタクト部とその両側に形成されたゲートとの間隔より相対的に大きい構造を持つ。
【００１２】
また、本発明に係る別の静電気保護素子は、第１の電圧源と第２の電圧源との間にある内部回路の入力端に接続されており、ゲートフィンガーが並列配置されており、ゲートフィンガーの間にソースコンタクト部とドレインコンタクト部が交互に配置されている梯子構造を持つ静電気保護素子において、ウェルコンタクト部から一番遠く離れているドレインコンタクト部の両側に形成されたゲート間の間隔が、ほかの位置にあるドレインコンタクト部の両側に形成されたゲート間の間隔より相対的に大きい構造を持つ。
【００１３】
なお、前記静電気保護素子はＮチャンネル導電型ＭＯＳトランジスタであることが望ましい。
【００１４】
本発明に係る静電気保護素子によれば、ＮチャンネルＭＯＳ素子において、ウェルコンタクト部とソースコンタクト部との間の距離が一番大きい位置にあるドレインコンタクト部とゲートとの間隔を他の位置にあるドレインコンタクト部とゲートとの間隔より大きくして、トリガ電圧あるいはトリガ電流に下等の変化をあたえず、過電流に基因して発生されるドレイン電圧だけを増加されるようにする。その結果、ウェルコンタクト部とソースコンタクト部間の距離が一番大きい位置にある前記ドレイン接合部の電流密集現象を防止することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図１〜図３に基づいて詳細に説明する。
【００１６】
図１を参照すれば、本発明による静電気保護素子は、ドレインに加える第１の電源電圧源Ｖｏｕｔとソースに加える第２の電源電圧源Ｖｓｓ間にある内部回路の入出力端に接続された梯子構造を持つＮチャンネルＭＯＳ素子において、ウェルコンタクト部から一番遠く離れたドレインコンタクト部とその両側のゲートとの間隔Ａwidthをほかの位置にあるドレインコンタクト部とゲートとの間隔Ｂwidthより大きくした構造を持つ。
【００１７】
図１において、本発明による静電気保護素子であるＮチャンネルＭＯＳ素子はゲート２２のフィンガーが並列に配置されている梯子構造を持っている。そしてゲート２２のフィンガーの間にソースコンタクト部２４とドレインコンタクト部２０が交互に並列配置されている。特に、本発明の静電気保護素子は、ウェルコンタクト部２２から一番遠く離れたドレインコンタクト部２０とその両側のゲート２２との間隔Ａwidthを、他の位置にあるドレインコンタクト部とゲートとの間隔Ｂwidthより相対的に大きくした構造を持つ。図２は、図１の線Ｙ−Ｙ’に沿った静電気保護素子の断面を示している。
【００１８】
このような梯子構造を持つ静電気保護素子においては、トリガが一番速く起きるドレイン端で、上述したようにドレインコンタクト部２０とゲート２２との間隔Ａwidthが他の位置の間隔Ｂwidthより大きいので、トリガ電圧や電流には下等の影響が及ばないようになる。ただ、ターンオンされた後に、過電流が発生される時、印加されるドレイン電圧Ｖｏｕｔだけが増加される。
【００１９】
具体的に説明すれば、トリガが起きる前までの素子内抵抗は数ＭΩ〜数百ＭΩになるため、上述した梯子構造で中央にあるドレイン端とゲートとの間の間隔Ａwidthが他の位置の間隔より広くて、リニア抵抗（linear resistance）が大きくなってもトリガ電圧や電流はまったく変らないようになる。
【００２０】
しかし、数Ω〜数十Ωにあたるダイナミック抵抗Ｒdynamicがトリガされた後に現れれば、その時から前記の出力電圧であるドレイン電圧Ｖｏｕｔが図３に示されるように増加し、ほかのドレインに過電流が注入される。このような動作は次の式によって表現することができる。
【００２１】
【数１】
Ｖout（トリガ後）＝Ｉstress×（Ｒdynamic＋ＲＡ）
この式において、ＲＡはゲートとドレインコンタクト部間の距離拡張によるリニア抵抗の増加分である。
【００２２】
図３に示すように、ストレス電流Ｉstressが流れる時、従来の構造では、電圧Ｖout が従来の静電気保護素子の電圧特性を示す曲線Ｓ１のように変化するが、本発明の構造では、曲線Ｓ２のように変化して過電流は他のドレインに流れるようになる。
【００２３】
その結果、インパクト・イオン化によって各々のドレインから発生した正孔がウェルコンタクト部２６から一番遠く離れているドレイン接合部に集中的に蓄積されず、ほかのドレイン接合部にも流れるようになるため、上述したような電流密集現象を防止することができる。
【００２４】
【発明の効果】
以上詳細に説明したように、本発明の静電気保護素子によれば、ＮチャンネルＭＯＳ素子においてウェルコンタクト部から一番遠くに離れているドレインコンタクト部とゲートとの間隔をほかの位置にあるドレインコンタクト部とゲートとの間隔より大きくして、トリガ電圧あるいはトリガ電流に下等の変化をあたえることなく、過電流に基因して発生するドレイン電圧だけを増加されるようにする。
【００２５】
つまり、ウェルコンタクト部から一番遠く離れているドレイン接合部に電流が集中的に蓄積されず、ほかのドレイン接合部にも流れるようになり、これによって、前記のドレイン接合部の電流密集現象を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態による静電気保護素子の入出力レイアウトをあらわす平面図である。
【図２】図１の本発明の実施形態による静電気保護素子の断面構造を表す垂直断面図である。
【図３】本発明の静電気保護素子及び従来の静電気保護素子の特性で出力電圧とストレス電流の関係をあらわす図である。
【図４】従来のＮＭＯＳ静電気保護素子の入出力レイアウトをあらわす平面図である。
【図５】図４の従来のＮＭＯＳ静電気保護素子の断面構造を示す垂直断面図である。
【符号の説明】
２０  ドレインコンタクト部
２２  ゲート
２４  ソースコンタクト部
２６  ウェルコンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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