(57)【特許請求の範囲】
【請求項１】
ＤＢＳ受信機フロント・エンドであって、
チューナ・チップであって、
イネーブル信号と入力周波数を有する入力周波数信号とを受け取り、前記イネーブル信号がアサートされている（asserted）ときには前記入力周波数の２倍の同調周波数を有する同調信号を提供するように構成されている周波数ダブラであって、前記同調周波数は、前記イネーブル信号がデアサートされている（de-asserted）ときには、前記入力周波数に等しい、周波数ダブラと、
前記入力周波数信号を提供するように結合されている同調発振器と、
前記同調信号を受け取るように結合され、更に、受信信号を受け取るように結合され、積信号を応答的に提供するように構成されたダウンコンバータであって、前記チューナ・チップは、前記積信号をベースバンド信号に変換するように構成されている、ダウンコンバータと、
を含むチューナ・チップと、
前記ベースバンド信号を受け取るように結合され、前記ベースバンド信号をデコードされた信号に変換するように構成され、更に、前記入力周波数を制御するように構成された復調器／デコーダ・チップと、
を備えており、前記復調器／デコーダ・チップは、前記同調周波数信号のサイクルをカウントするように結合されたプログラマブル・カウンタを含み、前記プログラマブル・カウンタは、周波数分割された信号を位相検出器に応答的に提供するように構成され、前記位相検出器は、前記周波数分割された信号を基準周波数と比較し、前記位相検出器は、前記タンク回路の前記共振周波数を調節して前記同調周波数信号が前記基準周波数の整数倍の周波数を有するようにするように動作的に結合され、
前記チューナ・チップは、
前記同調周波数信号を前記同調発振器から受け取るように結合され、減少された周波数信号を前記プログラマブル・カウンタに提供するように構成されたプリスケーラと、
前記位相検出器に結合され、前記タンク回路の前記共振周波数を決定するループ・フィルタに訂正電圧を応答的に提供するように構成された電荷ポンプと、
を更に含むことを特徴とするＤＢＳ受信機フロント・エンド。
【請求項２】
請求項１記載のＤＢＳ受信機フロント・エンドにおいて、前記チューナ・チップは前記位相検出器を含み、前記チューナ・チップは、
水晶発振信号を提供するように構成された水晶発振器と、
前記水晶発振信号を周波数分割することによって前記基準周波数を提供するように構成された基準分割器と、
を更に含むことを特徴とするＤＢＳ受信機フロント・エンド。
【請求項３】
請求項１記載のＤＢＳ受信機フロント・エンドにおいて、前記ダウンコンバータは、
前記同調周波数信号をゼロ位相信号と９０度位相信号とに変換する位相シフト・ネットワークと、
前記ゼロ位相信号を前記受信信号と合成して第１の積信号を提供するように結合された第１のミキサと、
前記９０度位相信号を前記受信信号と合成して第２の積信号を提供するように結合された第２のミキサと、
を備えていることを特徴とするＤＢＳ受信機フロント・エンド。
【請求項４】
請求項３記載のＤＢＳ受信機フロント・エンドにおいて、前記チューナ・チップは、
前記第１及び第２の積信号を受け取り前記ベースバンド信号を応答的に生じるように結合されたデュアル・ローパス・フィルタと、
前記ベースバンド信号を前記ローパス・フィルタから受け取るように結合されており、前記ベースバンド信号を調節可能なゲインと乗算して一定の最大値（constant-maximum）を有するベースバンド信号を生じる、ゲイン制御増幅器と、
を更に備えていることを特徴とするＤＢＳ受信機フロント・エンド。
【請求項５】
請求項１記載のＤＢＳ受信機フロント・エンドにおいて、前記復調器／デコーダ・チップは前記位相検出器を含み、前記復調器／デコーダ・チップは、
水晶発振信号を提供するように構成された水晶発振器と、
前記水晶発振信号を周波数分割することによって前記基準周波数を提供するように構成された基準分割器と、
を更に含むことを特徴とするＤＢＳ受信機フロント・エンド。
【請求項６】
請求項１記載のＤＢＳ受信機フロント・エンドにおいて、前記復調器／デコーダ・チップは、
前記ベースバンド信号をデジタル・ベースバンド信号に変換するように結合されたアナログ・デジタル・コンバータと、
前記デジタル・ベースバンド信号をフィルタリングしてフィルタリングされた信号を生じるように結合されており、前記フィルタリングされた信号の信号対雑音比を最大化するように構成されているフィルタと、
前記フィルタリングされた信号をデコードされた信号に変換するように結合されたデコーダと、
を更に備えていることを特徴とするＤＢＳ受信機フロント・エンド。
【請求項７】
請求項６記載のＤＢＳ受信機フロント・エンドにおいて、前記ベースバンド信号は、周波数オフセット・エラーを有し、前記復調器／デコーダ・チップは、
前記フィルタリングされた信号を受け取り周波数オフセット・エラー評価を応答的に生じるように結合された周波数オフセット評価器と、
前記周波数オフセット・エラー評価を読み取り前記プログラマブル・カウンタに対する正しい設定を応答的に決定するように構成されたマイクロコントローラと、
を更に含むことを特徴とするＤＢＳ受信機フロント・エンド。
【請求項８】
チューナ・チップであって、
イネーブル信号と入力周波数を有する入力周波数信号とを受け取り、前記イネーブル信号がアサートされているときには前記入力周波数の２倍の同調周波数を有する同調信号を提供するように構成されている周波数ダブラであって、前記同調周波数は、前記イネーブル信号がデアサートされているときには、前記入力周波数に等しい、周波数ダブラと、
前記入力周波数信号を提供するように結合されている同調発振器と、
前記同調信号を受け取るように結合され、更に、受信信号を受け取るように結合され、積信号を応答的に提供するように構成されたダウンコンバータであって、前記チューナ・チップは、前記積信号をベースバンド信号に変換するように構成されている、ダウンコンバータと、
前記同調周波数信号を前記同調発振器から受け取るように結合され、減少された周波数信号をプログラマブル・カウンタに提供するように構成されたプリスケーラであって、前記プログラマブル・カウンタは、前記減少された周波数信号のサイクルをカウントし、周波数分割された信号を位相検出器に応答的に提供するように構成され、前記位相検出器は、前記周波数分割された信号を基準周波数と比較し、位相差信号を生じるように結合されている、プリスケーラと、
前記位相検出器から前記位相差信号を受け取るように結合され、タンク回路の共振周波数を決定するループ・フィルタに訂正電圧を応答的に提供するように構成された電荷ポンプと、
を含むことを特徴とするチューナ・チップ。
【請求項９】
請求項８記載のチューナ・チップにおいて、
水晶発振信号を提供するように構成された水晶発振器と、
前記水晶発振信号を周波数分割することによって前記基準周波数を提供するように構成された基準分割器と、
を更に含むことを特徴とするチューナ・チップ。
【請求項１０】
請求項９記載のチューナ・チップにおいて、前記ダウンコンバータは、
前記同調周波数信号をゼロ位相信号と９０度位相信号とに変換する位相シフト・ネットワークと、
前記ゼロ位相信号を前記受信信号と合成して第１の積信号を提供するように結合された第１のミキサと、
前記９０度位相信号を前記受信信号と合成して第２の積信号を提供するように結合された第２のミキサと、
を備えていることを特徴とするチューナ・チップ。
【請求項１１】
請求項１０記載のチューナ・チップにおいて、
前記第１及び第２の積信号を受け取り前記ベースバンド信号を応答的に生じるように結合されたデュアル・ローパス・フィルタと、
前記ベースバンド信号を前記ローパス・フィルタから受け取るように結合されており、前記ベースバンド信号を調節可能なゲインと乗算して一定の最大値を有するベースバンド信号を生じる、ゲイン制御増幅器と、
を更に備えていることを特徴とするチューナ・チップ。
【請求項１２】
改良された周波数シンセサイザを有するＤＢＳ受信機システムであって、前記周波数シンセサイザは、
調節可能な共振周波数を有するタンク回路と、
前記タンク回路に結合されており、前記タンク回路の前記共振周波数で発振するように構成された同調発振器と、
前記同調発振器に結合され入力周波数を受け取り、前記ダブラがイネーブルされているときには前記入力周波数の２倍の同調周波数を提供するように構成され、前記ダブラがディセーブルされているときには、前記同調周波数は、前記入力周波数に等しい、ダブラと、
前記ダブラに結合され前記同調周波数を受け取り、減少された周波数信号を応答的に提供するように構成されたプリスケーラと、
前記減少された周波数信号を受け取るように結合され、前記減少された周波数信号のサイクルをカウントし周波数分割された信号を生じるように構成されたプログラマブル・カウンタと、
前記プログラマブル・カウンタに結合され前記周波数分割された信号を受け取り、更に、基準周波数を受け取るように結合されており、位相エラー信号を提供するように構成された位相検出器と、
前記位相エラー信号を受け取るように動作的に結合され、前記タンク回路に結合されて前記共振周波数を応答的に調節するローパス・フィルタと、
前記プログラマブル・カウンタに結合されており前記減少された周波数信号におけるサイクルの比率を前記周波数分割された信号におけるサイクルに設定するマイクロコントローラと、
を含むことを特徴とするＤＢＳ受信機システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号を受信してデコードする装置に関する。更に詳しくは、本発明は、セットトップ（set top）衛星受信機システムのためのフロント・エンドに関する。
【０００２】
【従来の技術】
デジタル・ブロードキャスト衛星（ＤＢＳ）通信システムは、伝送線とルーティング・スイッチとから構成される既存のネットワークを必要とせずに、情報の信頼できる長距離伝送を提供する。しかし、衛星を製造して軌道に乗せるのに要する費用は文字通り天文学的なものであるから、このシステムの経済的な実用性は、ＤＢＳ受信機システムの広範囲な使用に大きく依存する。結果的には、ＤＢＳ受信機システムの性能を最大化しながら費用を抑制することが、現在発展中であるＤＢＳ技術に対して、重要な役割を有する。
【０００３】
図１には、動作中のＤＢＳシステム１００の一部分が示されている。サービス・プロバイダ１０２は、衛星１０４を用いて、信号をユーザ・ディッシュ１０６にブロードキャストする。このようにして、ユーザ・ディッシュ１０６は、Ｋｕバンド（１２ＧＨｚ）における搬送波上に変調されている、エンコードされたデジタル・データ・ストリームを受信する。ユーザ・ディッシュ１０６は、受信信号１０８をＤＢＳ受信機１１０に提供するダウン・コンバータ（ロー・ノイズ・ブロック（ＬＮＢ）とも称される）を有する。受信信号１０８は、変調された信号搬送波の周波数をＫｕバンドからＬバンド（１−２ＧＨｚ）にシフトすることによって、得られる。ＤＢＳ受信機１１０は、デジタル・データ・ストリームを復調しデコードするフロント・エンドと、デジタル・データ・ストリームを処理し提供されるサービス、例えば、デジタル・ケーブル・プログラミングを実現するバック・エンドとを備えている。ＤＢＳ受信機１１０は、日常的には、セットトップ・ボックスと称される。その理由は、図示されているように、ＤＢＳ受信機１１０は、テレビ受像機１１２の上に置かれるのが通例であるからである。
【０００４】
【発明が解決しようとする課題】
ＤＢＳシステム１００では、デジタル信号変調は、バイナリであるか、又は、直角位相シフト・キーイング・タイプであるのが典型的である。信号は、大気中を通過するために、様々な形態の干渉を被る。従って、ＤＢＳ受信機のフロント・エンドが直面する最初の問題は、受信する信号は送信された信号が変更されてしまったものであるということである。衛星の伝送チャネルに課せられる電力の制限のために、信号の変更に起因するデジタル・データのエラーの確率はかなり大きい。信号の信号電力対雑音電力比（ＳＮＲ）を最大にするために、等価（イコライゼーション）が用いられる。しかし、高いデータ速度での衛星通信の信頼性を高めるためには、誤り訂正符号が必要となる。標準的である１９９４年１月の欧州放送連合（European Broadcasting Union）による「衛星によるデジタル・マルチプログラム・テレビジョンのためのベースライン変調／チャネル・コーディング・システムの仕様」が提案している誤り訂正コーディング方式は、連結型（concatenated）のコーディング方式である。
【０００５】
ＤＢＳ受信機のフロント・エンドが直面する第２の問題は、周波数ドリフトである。例えば、周波数ドリフトの原因は、経済的なＬＮＢによって与えられる出力信号の搬送波周波数は、温度によって、プラスマイナス５ＭＨｚ程度ドリフトする可能性があることである。
【０００６】
図２には、ＤＢＳ受信機のフロント・エンド２００の１つの実現例が示されている。フロント・エンド２００は、チューナ２０２と復調器／デコーダ２０４とを有する。チューナ２０２は、受信した信号１０８を、直角ベースバンド信号に変換する。復調器／デコーダ２０４は、直角ベースバンド信号をデジタル形式に変換し、次に、デジタル・イコライゼーション及びデコーディングを実行して、出力データ・ストリーム２３８を生じる。以下で論じるように、復調器／デコーダ２０４は、また、フィードバック信号を、タイミング及びゲイン制御のために、チューナ２０２に提供する。
【０００７】
チューナ２０２は、周波数シンセサイザ２１６（典型的には、電圧制御された発振器を含む）と、アナログ増幅器２０６と、中間周波数バンドパス・フィルタ２０８と、ゲイン制御増幅器２１０と、Ｉ／Ｑダウンコンバータ２１２と、ローパス・フィルタ２１４と、を含む。周波数シンセサイザ２１６は、外部のマイクロプロセッサ２３６によって、受信した信号に「同調している」ように設定される。この同調した周波数シンセサイザは、信号に、固定された量だけ（典型的には、４８０ＭＨｚ）所望の受信信号の周波数からオフセットされた周波数を与える。この固定された量は、乗算器２０６が周波数シンセサイザからの信号と受信信号とを乗算するときに結果的に生じる積信号の周波数である。
【０００８】
乗算器２０６は、受信信号１０８と周波数シンセサイザ２１６からの出力信号とを乗算し、受信信号１０８の周波数を、効果的に、中間周波数信号における中間的な周波数（典型的には、４８０ＭＨｚ）にシフトする。乗算器２０６の出力における積信号は、所望の中間周波数信号と他の所望ではない副産物的（byproduct）な信号との和として表現できる。積信号は、中間周波数バンドパス・フィルタ２０８に結合され、このフィルタは、不所望の周波数成分を除去し（そして、そうする際に、不所望の副産物的信号を除去する）、中間周波数信号だけを残す。
【０００９】
バンドパス・フィルタ２０８からの出力は、中間周波数信号の振幅を調整するゲイン制御増幅器２１０に結合される。ゲイン制御増幅器２１０は、一定の最大（constant-maximum）の振幅出力信号を提供するように設定されている適応ゲインを有している。調整メカニズムは、復調器／デコーダ２０４によって提供される負帰還信号に作用するループ・フィルタ２３４である。ループ・フィルタ２３４の効果は、出力信号の最大振幅がターゲット・レベルよりも小さくなるときにゲイン制御増幅器２１０のゲインを増加させ、最大振幅がターゲット・レベルよりも大きくなるときにゲインを減少させることである。
【００１０】
ゲイン制御増幅器２１０の出力は、中間周波数信号を直角ベースバンド信号に変換するＩ／Ｑダウンコンバータ２１２に結合される。この変換は、固定周波数発振器２１８からの出力を用いて、同様の態様で先の周波数変換にも行われるが、ベースバンドでは、２つの信号が必要である。２つのベースバンド信号は、中間周波数信号の同相（in-phase=I）及び直角位相（quadrature-phase=Q）成分を表している。ローパス・フィルタ２１４が、ベースバンド・フィルタを用いて不所望の周波数成分を除去した方法と同じ態様で、用いられる。このようにして、チューナ２０２は、受信した信号（受信信号）１０８を直角ベースバンド信号に変換する。
【００１１】
受信器フロント・エンドによって解決されるのが好ましい第３の問題は、チューナを構成するのに必要になる部品の数である。典型的には、チューナは、シンセサイザ要素と、発振器要素と、ループ・フィルタ部分（ディスクリート素子であることが多い）と、ローパス・フィルタ要素と、ミキサ用の集積回路と、中間周波数バンドパス・フィルタと、Ｉ／Ｑダウンコンバータと、ＲＦ（無線周波数）シールディングのための金属製エンクロージャと、非常にクリーンな電力を提供する電圧調整器（図示せず）と、を用いて構成されている。部品数を削減すれば、コストの削減に有利であるし、信頼性も向上できる。
【００１２】
受信機フロント・エンドによって解決されなければならない第４の問題は、ＲＦノイズに対するチューナの感度である。ノイズ制御は、典型的には、電圧調整器と金属製エンクロージャとによって提供される。ＲＦノイズを更に減少させるこれ以外のノイズ制御機構も、チューナの性能を効果的に向上させる。
【００１３】
図２を参照すると、チューナ２０２の次には、復調器／デコーダ２０４が設けられている。復調器／デコーダ２０４は、アナログ・デジタル・コンバータ（ＡＤＣ）２２０と、デシメーション・ブロック２２２と、整合フィルタ２２４と、デコード・ロジック２２６と、タイミング、キャリア及びゲイン・エラー・ブロック２２２と、を含む。ＡＤＣ２２０は、直角ベースバンド信号を、電圧制御発振器（ＶＣＯ）２２８からの信号によって決定されるサンプリング速度及びサンプリング位相とにおいて、デジタル形式に変換する。デジタル・ベースバンド信号は、デシメーション・ブロック２２２によって（すなわち、サンプリング速度は、それぞれのタイミング間隔から一定数のサンプルをドロップさせることによって減少する）シンボル間隔当たり２サンプルの割合で、デシメートされる。デシメーション・ブロック２２４は、ＡＤＣ２２０によるオーバ・サンプリングを許容する。オーバ・サンプリング（over sampling）とは、アナログ信号を、シンボル速度よりも高速でサンプリングすることである。このオーバ・サンプリングによって、あるフィルタリング動作を、アナログ領域からデジタル領域に移転させることができる。一般に、単純なアナログ・フィルタだけが、実際的である。複雑なフィルタリング動作については、デジタル・フィルタの方が、実現及び調整がはるかに容易である。デジタル領域においてオーバ・サンプリングを行い整合フィルタ動作を実行することによって、実質的な実現の際の複雑さは減少させることができる。更に、オーバ・サンプリングを用いることにより、信号対雑音（ＳＮ）比を著しく損なうことなく、アナログ・デジタル変換プロセスにおいて用いられるアナログ・フィルタのトレランス（tolerance）を緩和させることができる。
【００１４】
デシメーション・ブロック２２２の出力は、整合フィルタ２２４を通過するが、この整合フィルタ２２４は、デジタル・ベースバンド信号のＳＮ比を実質的に最大化する。これを達成するためには、整合フィルタ２２４のインパルス応答は、ある信号に対応する信号の形状の時間反転として設計される。従って、インパルス応答は、シンボル信号に「整合」される。一般的なシンボル信号の１つとしては、平方根累乗されたコサイン（square root raised cosine）がある。
【００１５】
整合フィルタ２２４の出力に提供される信号は、デコード・ロジック２２６によって処理され、誤り訂正がなされ、送信されたデータ・ストリームが実質的に回復される。この受信されたデータ・ストリームは、次に、出力信号２３８として提供される。このようにして、復調器／デコーダ２０４は、直角ベースバンド信号をデジタル形式に変換し、次に、デジタル・イコライゼーション及びデコーディングが実行され、出力データ・ストリーム２３８が生じる。
【００１６】
整合フィルタ２２４の出力において提供される信号は、タイミング、キャリア及びゲイン・エラー・ブロック２３０によって処理されて、信号において存在するエラー条件の評価を決定する。１つの評価はゲイン・エラーに対するものであり、この評価は、上述したループ・フィルタ２３４に送られる。第２の評価は、サンプリング位相エラーに対するものであって、この評価は、ループ・フィルタ２３２に送られる。ループ・フィルタ２３２は、ＡＤＣ２２０のサンプリング位相及び周波数を調整するように動作する。第３の評価は、キャリア周波数オフセット・エラーに対して形成される。この評価は、外部のマイクロプロセッサ２３６によって周期的にサンプリングされ、周波数シンセサイザ２１６の設定を調節するのに用いられる。このようにして、復調器／デコーダ２０４は、タイミング及びゲイン制御のために、フィードバック信号をチューナ２０２に提供する。
【００１７】
図３は、ＤＢＳ受信機フロント・エンド３００の第２の構成例を示している。フロント・エンド２００に直接的な対応物が存在する構成要素は、同じ参照番号が付されている。固定周波数発振器２１８は、中間周波数（ＩＦ）ＶＣＯ３１８に代わっている。中間周波数ＶＣＯ３１８は、信号を、その可変周波数がタイミング及びゲイン・エラー・ブロック３３０によって提供されるフィードバック信号に作用するループ・フィルタ３１９によって調整されるＩ／Ｑダウンコンバータ２１２に提供する。このアプローチによれば、限定された大きさの周波数ドリフトを連続的にモニタし補償することが可能になる。大きなドリフトは、依然として、マイクロプロセッサ２３６が介入することによって、補償されなければならない。これは、バンドパス・フィルタ２０８は通過帯域のレンジの外にドリフトする信号に対して効果を有するからである。
【００１８】
ＤＢＳ受信機フロント・エンドの上述した２つの実現例は、ＤＢＳ信号を受信データ・ストリームに変換する既に実現されている方法である。改良された実現例が望まれている。特に、周波数ドリフトをトラッキングするために外部マイクロプロセッサの介入を必要としない実現例であれば、コストを削減できるし、性能を向上させることができる。また、受信信号を直接的にベースバンド表現に変換するチューナの実現例があれば、更にコストの点で効率的である。しかし、ＤＢＳに対する直接的な変換を可能にするには、Ｉ／Ｑ角度エラーを訂正する新たな方法が必要であり、また、周波数ドリフトをトラッキングする新たな方法も必要である。直接変換システムでは中間周波数フィルタリングは選択できないから、ローパス・フィルタに対して、より厳密な制御が行われなければならない。更に、コストの上昇がほとんど又は全くなしで、システム性能を向上させる技術が、どのようなものであっても、望まれる。
【００１９】
【課題を解決するための手段】
上で概略を述べた問題は、大部分が、周波数合成のための電圧制御発振器（ＶＣＯ）を有する改良されたＤＢＳ受信機フロント・エンド・アーキテクチャによって解消される。ＶＣＯは、１オクターブの範囲で変動し得る調節可能な共振周波数を有するタンク回路を含む。同調発振器が、タンク回路を駆動して、同調周波数を提供するレンジ拡張器（range extender）に、その共振周波数を有する信号を提供する。イネーブルされているときには、レンジ拡張器は、入力周波数を２倍にし、ディセーブルされているときには、入力周波数を単純に通過させる。フィードバック経路が、制御電圧をタンク回路に提供して共振周波数を調節し、それによって、同調周波数が基準周波数の整数倍となるようにする。レンジ拡張器は、周波数分解能の損失なしに、同調周波数レンジを、２オクターブの範囲まで効果的に拡張する。
【００２０】
一般的には、本発明は、チューナ・チップと復調器／デコーダ・チップとを含むＤＢＳ受信機フロント・エンドに関する。チューナ・チップは、このダブラがイネーブルされているときには入力周波数信号の２倍の周波数を有する同調周波数信号を提供しこのダブラがディセーブルされているときには入力周波数信号の周波数に等しい周波数を有する同調周波数信号を提供する周波数ダブラを有する。チューナ・チップはまた、入力周波数を提供する同調発振器と、同調周波数信号を受け取るように結合されたダウンコンバータとを有する。ダウンコンバータは、更に、受信信号を受け取り、次にベースバンド信号に変換される積信号を応答的に提供する。復調器／デコーダ・チップは、ダブラへの入力周波数を制御するように構成され、更に、ベースバンド信号をデコードされた信号に変換するように構成されている。
【００２１】
フロント・エンド・アーキテクチャの有する特徴には、次のものが含まれる。すなわち、（１）フロント・エンドは、チューナ・チップと復調器／デコーダ・チップとによって、非常に少数のディスクリート素子のサポートによって実現されており、従って、実現のコスト及び複雑性を減少させている。（２）チューナ・チップは、直接型の変換を用いているので、電力消費が抑制される。（３）同調周波数シンセサイザは、復調器／デコーダ・チップ上のカウンタ・サブ回路と、チューナ・チップ上の位相検出及び発振器サブ回路とに分けられており、従って、チューナとの干渉を最小に保ちながら、部品数が削減されている。（４）位相検出器は外部的に構成可能な電荷ポンプ・ゲインを有しているので、一定の位相ロック・ループの動作が達成される。（５）発振器サブ回路は周波数ダブラ（doubler）を用いているので、複雑性を低く保ちながら、拡張された周波数合成レンジが得られる。（６）チューナは、精度よく構成可能なローパス・フィルタを有しているので、正確な隣接チャネルの除去が提供される。（７）チューナと復調器／デコーダとの間のインターフェース信号が縮小された振幅及び／又はスルー・レート（slew rate）で提供され、チューナとのデジタル・ノイズ干渉が最小化されている。（８）復調器／デコーダがＩ／Ｑ振幅及び位相エラーに対するイコライゼーションを提供するので、直接変換システムの性能が向上する。（９）復調器／デコーダが、周波数オフセット・エラーに対する直接的な訂正を行うので、外部マイクロプロセッサからチューナへのバスが不要になる。（１０）チューナ・チップからのピンが、受信信号に対するピンとそれ以外の高周波信号に対するピンとの間の離間を最大にするように設計されている。
【００２２】
【発明の実施の態様】
本発明のこれ以外の目的及び効果は、以下の詳細な説明を添付の図面を参照して読むことによって明らかになるはずである。
【００２３】
本発明は、様々な修正が可能であるし別の形式を有することもできるが、添付の図面においては、その特定の実施例を、例示的な図解によって示してある。しかし、添付の図面と詳細な説明とは、ここで開示されている特定の形式に本発明を限定する意図は有していない。むしろ逆に、本発明は、冒頭の特許請求の範囲によって定義される本発明の技術思想と技術的範囲との中の修正、均等、代替をすべて含む。
【００２４】
図４には、ＤＢＳ受信機フロント・エンド４００のブロック図が示されている。ＤＢＳ受信機フロント・エンド４００は、２つの受信信号１０８Ａ、１０８Ｂを受け取るように結合されたチューナ・チップ４０２を含む。チューナは、受信信号に作用して、その一方をベースバンド信号に変換し、このベースバンド信号は、復調器／デコーダ・チップ４０４によって処理されて、信号からチャネル変調及び誤り訂正コーディングを取り除く。一般的にいって、チューナ・チップは、電圧制御発振器の一部である同調発振器を含む。電圧制御発振器のレンジは、ディセーブルされ得る周波数ダブラを用いることにより、効果的に拡張することができる。後に述べるように、発振器のレンジは、周波数分解能を全く損なうことなく、２オクターブをカバーするように拡張される。
【００２５】
先に説明したシステムと比較すると、多くの構成上の差異と新たな特徴とが、ＤＢＳ受信機フロント・エンド４００には存在している。これらには、（１）フロント・エンドは、非常に少数の支持ディスクリート素子を有する２つの集積回路（ＩＣ）として実現され、（２）チューナは、直接型の変換を用いて実現され、（３）同調周波数シンセサイザは、カウンタ・サブ回路と、位相検出及び発振器サブ回路とに分けられ、（４）位相検出器は、外部的に構成可能な電荷ポンプ・ゲインを有し、（５）発振器サブ回路は、周波数ダブラ（doubler）を用いており、（６）チューナは、精度よく構成可能なローパス・フィルタを有し、（７）チューナと復調器／デコーダとの間のインターフェース信号が縮小された振幅及び／又はスルー・レートで提供され、（８）復調器／デコーダが、Ｉ／Ｑ振幅及び位相エラーに対するイコライゼーションを提供し、（９）復調器／デコーダが、周波数オフセット・エラーに対する直接的な訂正を行う。フロント・エンド（図６を参照）の更なる特徴として、受信信号に対するピンとそれ以外の高周波信号に対するピンとの間の離間が最大になっていることがある。これらの特徴のそれぞれを、以下で個別的に論じ、詳細について説明することにする。
【００２６】
フロント・エンド４００の第１の特徴は、部品数が少ないことである。フロント・エンド４００は、チューナ・チップ４０２と、復調器／デコーダ・チップ４０４と、タイミング水晶４０６と、ループ・フィルタ４１０と、タンク回路４１２と、電力キャパシタ４１４とを含む。電力キャパシタ４１４は、チューナ・チップ４０２上の電圧調整器４１６に結合されている。チューナ・チップ４０２は、ほとんどのチューナと同じように、ミキサと周波数合成回路とに対して、最良の位相ノイズ性能を達成するために、非常にクリーンな電圧供給を要求する。過去においては、これは、ディスクリートな調整器（レギュレータ）素子を用いて達成されていた。コストの削減と電圧供給の汚染の低下とが、調整器をオンチップに配置することによって効果的に達成される。チューナと周波数合成回路とによって要求される電力量を調整する際には、熱が発生する。熱を発生する回路を伴うチップのための熱散逸は、費用がかかり、好適な方法よりも複雑であるパッケージング技術の使用を必要とする。しかし、次に論じるように、回路を再構成し、インターフェース信号駆動電力を減少させることによって、電力の要求は、好適なパッケージング技術を用いて熱散逸問題に対処できる程度まで、低下させることができる。
【００２７】
フロント・エンド４００の第２の特徴は、直接変換型のチューナ・アーキテクチャの実現である。チューナ・チップ４０２は、増幅器４１８と、Ｉ／Ｑダウンコンバータ４２０と、ローパス・フィルタ４２２と、ゲイン制御増幅器４２４とを含む。増幅器４１８は、受信信号１０８ａと受信信号１０８ｂとのどちらか一方をバッファし増幅する。増幅器４１８は、入力選択信号４１９を用いて、受信信号１０８ａ、１０８ｂのどちらをＩ／Ｑダウンコンバータ４２０に送るべきかを決定する。Ｉ／Ｑダウンコンバータは、次に、送られた信号を、同相（Ｉ）ベースバンド信号成分と直角（Ｑ）ベースバンド信号成分とに直接に変換する。周波数シンセサイザ４２６によって提供された同調信号４２５は、受信信号に「同調」される。同調信号４２５は、位相シフトネットワーク（ＰＳＮ）４２８によってフィルタリングされて、９０度の位相差を有する２つのバージョンの同調信号が生じる。ミキサ４３０、４３２は、送られた信号を、２つのバージョンの同調信号と合成し、送られた信号の変調周波数を、ベースバンド信号において実質的にゼロに効果的にシフトさせる。ベースバンド信号は、ミキサ４３０、４３２によってそれぞれ提供される同相及び直角位相のベースバンド信号成分から構成されている。ベースバンド信号の成分は、所望の信号と不所望の信号との和として表現することができる。ローパス・フィルタ４２２は、不所望な信号を除去して、所望のベースバンド信号成分だけを残すようにする。ゲイン制御増幅器４２４は、所望の信号成分の大きさを調節して一定最大の振幅出力信号（すなわち、出力信号の最大の振幅は、実質的に一定のレベルに維持される）を提供するのに用いられる適応ゲインを有する。出力信号は、復調器／デコーダ・チップ４０４に、差動出力形式で送られる。直接変換アーキテクチャとインターフェース信号の振幅の減少との両方が、チューナ・チップ４０２の電力要求の低下に寄与する。
【００２８】
フロント・エンド４００の第３の特徴は、周波数シンセサイザ４２６に関係する。図４に示されているように、周波数シンセサイザ４２６は、チューナ・チップ４０２と復調器／デコーダ・チップ４０４とに組み入れられている２つのサブ回路に分けられ、従って、部品を更に減少させる。カウンタ・サブ回路は、スワロー（swallow）カウンタ４３４と、プログラム・カウンタ４３６との２つのカウンタを含む。リセットされた後で、両方のカウンタは、プリスケーラ（prescaler）４３８からのクロック・パルスをカウントする。Ａのクロック・パルスの後で、スワロー・カウンタ４３４は、プリスケーラ４３８のモードをトグルする。プログラム・カウンタ４３６の出力は、Ｎ個の入力パルスに対して１サイクルを完了するクロックであり、従って、約Ｎ／２個のパルスの後で、プログラム・カウンタ４３６は、その出力をトグルし、Ｎ個のパルスの後で、プログラム・カウンタ４３６は、その出力をトグルし、それ自身をリセットして、スワロー・カウンタ４３４をリセットする。これらのプログラマブル・カウンタを復調器／デコーダ上に配置することによって、周波数シンセサイザ４２６のデジタル回路の過半数を、高速スイッチング・デジタル回路に起因するような高周波干渉に敏感なチューナ・チップ４０２から、効果的に分離できる。
【００２９】
周波数シンセサイザ４２６の位相検出器及び発振器サブ回路は、プリスケーラ４３８と、ジッタ削減要素４４０と、基準分割器４４２と、タイミング水晶４０６と、水晶発振器４０８と、ミキサ４４６と、電荷ポンプ４４８と、ループ・フィルタ４１０と、タンク回路４１２と、同調発振器４５０と、周波数ダブラ４５２と、を含む。同調信号４２５は、次のようにして、同調周波数に設定される。プリスケーラ４３８は、スワロー・カウンタ４３４がカウントしている間に、同調信号４２５の周波数を（Ｍ＋１）のファクタだけ削減し、スワロー・カウンタ４３４が停止した後で、同調信号４２５の周波数をＭのファクタだけ減少させる。ここで、Ｍは、所定の値である。減少された周波数信号は、次に、スワロー・カウンタ４３４と、プログラム・カウンタ４３６と、ジッタ削減要素４４０とに与えられる。スワロー・カウンタ４３４は、いくつの余分なパルスが飲み込まれる（スワローされる）べきかどうか、すなわち、ファクタＭの代わりに、（Ｍ＋１）のファクタの何倍が用いられるべきかどうかを決定するＡにプログラム可能である。後に更に詳細に説明するが、これによって、同調信号において高い周波数解像度が提供される。プログラム・カウンタ４３６は、減少された周波数信号のいくつのサイクルがその出力であるフィードバック周波数信号４３７の１サイクルに対応するのかを決定するＮにプログラム可能である。Ｎ個の減少された周波数信号のサイクルは、Ａ・（Ｍ＋１）個の同調信号のサイクルと、（Ｎ−Ａ）・Ｍ個の同調信号のサイクルとから形成されるので、フィードバック周波数信号４３７のそれぞれのサイクルは、Ｎ・Ｍ＋Ａ個の同調信号のサイクルに対応する。これは、同調周波数を設定するのに用いられる乗算器である。
【００３０】
フィードバック周波数信号は、ジッタ削減要素４４０を通過するが、ここで、変化（トランジション）は、プリスケーラ４３８によって提供される減少された周波数信号における変化に同期される。結果的な再タイミングされた信号は、基準分割器４４２によって提供される基準周波数信号と合成される。基準分割器４４２は、水晶発振器４０８の出力の周波数を所定の数で除算することによって、この信号を生じさせる。ミキシング動作の結果は、電荷ポンプ４４８の一部であるアクティブ・ローパス・フィルタを通過するときには、基準周波数信号と再タイミングされた信号との間の位相差を示す。電荷ポンプ４４８は、訂正電圧をループ・フィルタ４１０に与え、ループ・フィルタ４１０が、タンク回路４１２におけるバラクタ（varactor）の間のノードに印加される制御電圧を決定する。制御電圧は、バラクタの実効容量を、従って、タンク回路４１２の共振周波数を変動させる。タンク回路４１２の共振周波数が、同調発振器４５０の出力の周波数を決定する。周波数ダブラ４５２は、同調周波数信号に、ディセーブル・モードのときは同調発振器の出力の周波数を提供するが、しかし、イネーブル・モードのときには、周波数ダブラ４５２は、同調周波数信号に、同調周波数発振器４５０の出力の周波数の２倍を提供する。
【００３１】
電荷ポンプ４４８の訂正電圧は、同調発振器４５０の出力の周波数を調節して、再タイミングされた信号と基準周波数信号との間の位相差を減少させるように作用する。周波数シンセサイザ４２６がステディ状態にある（すなわち、ループが「ロック」されている）ときには、再タイミング信号と基準周波数信号との間の周波数及び位相差は、実質的にゼロであり、同調周波数信号４２５は、ＦT＝（Ｎ・Ｍ＋Ａ）・ＦRの周波数を有する。ここで、ＦRは基準周波数である。所望の同調周波数は、このようにして、復調器／デコーダ・チップ上のカウンタ４３４、４３６の設定によって決定される。これにより、システム・マイクロプロセッサとノイズに敏感なチューナ・チップとの間のバス接続が不要になるが、その理由は、システム・マイクロプロセッサは、復調器／デコーダ・チップと通信することによって、所望の受信を特定するからである。
【００３２】
位相ロックの取得を助けるために、電荷ポンプ４４８は、一定の非ゼロの訂正電圧を位相ロックが検出されるまで提供することによって、周波数掃引を生じさせるように構成され得る。周波数シンセサイザの動作に関する詳細に関しては、１９９１年３月に、富士通マイクロエレクトロニクス社のフィールド・アプリケーション・エンジニアリング・デパートメントによって出版された富士通のアプリケーション・ノートである"Fujitsu Prescaler and Phase-Locked Loops for VHF and UHF Frequency Synthesis: A Tutorial with Selection Guides"を参照されたい。この文献は、本出願において援用する。
【００３３】
フロント・エンド４００の第４の特徴は、電荷ポンプに関する。電荷ポンプ４４８は、外部的に構成可能なゲインを有するが、このゲインは、デジタル入力４５４を用いて設定することができる。これらの入力は、ゲインを４つの値の中の１つに設定するのに用いられる。これらの値は、周波数合成レンジ全体での一定の位相ロック・ループの振る舞いを提供するように選択される。
【００３４】
フロント・エンド４００の第５の特徴は、周波数ダブラの使用に関する。直接変換型のＤＢＳ受信機フロント・エンドでは、同調周波数は、９２５から２１５０ＭＨｚのレンジをカバーしなければならない。同調発振器をこの周波数レンジを提供するように設計するのは、非常に困難である。周波数シンセサイザ・ループの安定性の限度内で同調発振器の電圧と周波数との関係の非線形性を維持するためには、同調発振器のレンジを、単一の周波数オクターブに限定することが望ましい。そして、このレンジは、ダブラを用いることを通じて、拡張することができる。同調発振器４５０は、５３７．５ＭＨｚから１０７５ＭＨｚまでのオクターブにおいて動作するように設計することができる。周波数ダブラ４５２をイネーブルすると、このレンジは、１０７５ＭＨｚから２１５０ＭＨｚまでのオクターブに変化する。周波数ダブラへのイネーブル信号は、このようにして、これらのオクターブの間の選択を可能にし、同調周波数レンジを、５３７．５ＭＨｚから２１５０ＭＨｚに拡張する。ダブラは、（ａ）拡張された同調レンジ（既に説明した）と、（ｂ）タンク回路４１２と受信信号１０８ａ、１０８ｂとの間のよりよい分離とを提供するが、その理由は、タンク回路は、高周波オクターブにおける同調周波数の半分の周波数で動作するからである。
【００３５】
フロント・エンド４００の第６の特徴は、ローパス・フィルタ４２２の構成方法である。直接変換型のチューナにおいては、中間周波数フィルタは、存在しない。隣接のチャネルとノイズとを除去するフィルタリングのすべてが、ローパス・フィルタ４２２によって、ベースバンド信号上で実行される。結果的に、これらのフィルタの性能は重要であり、遮断周波数の厳密な制御が望まれる。復調器／デコーダ・チップ４０４は、プログラマブル分割器４５８を含み、この分割器は、水晶発振器４０８Ｂの出力を分割して、ローパス・フィルタ４２２の所望の遮断周波数を示す周波数をクロック信号に与える。チューナ・チップ４０２は、周波数・電圧コンバータを含み、これは、図示されている実施例では、ミキサ４６２とローパス・フィルタ（図示せず）とが後に続くジャイレータ・バンドパス・フィルタ（ＢＰＦ）４６０の形式をとっている。バンドパス・フィルタ４６０は、クロック信号の位相をシフトさせ、位相シフトの量は、クロック信号の周波数によって決定される。位相シフトされた信号と元のクロック信号とは、ミキサ４６２によって合成され、結果として生じる信号は、ローパス・フィルタを通過した後では、位相シフトによって決定される電圧、すなわち、クロック信号の周波数を有する。電圧信号は、ローパス・フィルタ４２２の遮断周波数を調節するのに用いられる。周波数信号を用いることによって、ノイズに対する免疫が強化され、ローパス・フィルタの遮断周波数がより正確に設定される。
【００３６】
フロント・エンド４００の第７の特徴は、チューナ・チップ４０２と復調器／デコーダ・チップ４０４との間のインターフェース信号に関する。チューナ・チップ上のデジタル・ノイズ干渉を減少させるために、スワロー・カウンタ４３４と、プログラム・カウンタ４３６と、プリスケーラ４３８と、プログラマブル分割器４５８との出力は、電圧レベルが低下しスルー・レートを限定して、与えられる。デジタル信号の急峻で高速の変化によって、広帯域の干渉ノイズを生じさせる。これらの変化の振幅及び速度を減少させることによって、干渉ノイズの強度と周波数レンジとが大幅に低下する。例えば、１００ｍＶのピーク・ピーク電圧レベルの制限により、典型的な３Ｖのピーク・ピーク・デジタル信号と比較して、干渉ノイズの強度は、著しく低下する。スルー・レートは、変化（トランジション）振幅を減少させる（ピーク・ピーク電圧を低下させることによって）ことによって、及び／又は、変化（トランジション）時間を長くすることによって、減少する。変化時間は、デジタル信号の最小のサイクル時間のかなりの部分まで長くなり、干渉ノイズの帯域幅を著しく減少させることができる。ゲイン制御増幅器４２４の出力は、復調器／デコーダ４０４に、差動形式で提供され、高いＳＮＲを維持しながら、信号振幅を減少させる。
【００３７】
フロント・エンド４００の第８の特徴は、低コストの直接変換型アーキテクチャによって導入される可能性のあるＩ／Ｑ角度及び振幅エラーの訂正に関する。復調器／デコーダ・チップ４０４は、アナログ・デジタル・コンバータ（ＡＤＣ）４６４と、オプショナルな角度エラー・イコライザ４６６と、コンプレックス乗算器４６８と、デシメーション・ブロック４７０と、補間ブロック４７２と、整合フィルタ４７４と、出力制御回路４７６と、デコード・ロジック２２６と、タイミング及びキャリア・エラー・ブロック４７８と、ゲイン・エラー・ブロック４８０とを含む。ＡＤＣ４６４は、ベースバンド信号成分を、水晶発振器４０８Ｂからの信号によって決定されるサンプリング速度及びサンプリング位相で、デジタル形式に変換する。後に述べるように、外部発振器は、ベースバンド信号成分をオーバ・サンプリングする（すなわち、最も高い周波数成分の２倍よりも大きな速度でサンプリングする）ように設定される。
【００３８】
デジタル・ベースバンド信号成分は、オプショナルなイコライザを通過することができる。オプショナルなイコライザ４６６は、Ｉ／Ｑ角度エラーとＩ／Ｑ振幅不均衡とを訂正するように設計されている。理想的には、Ｉ成分とＱ成分とは、相互に９０度だけ位相がずれた受信信号の一部をそれぞれ表す。チューナとそれ以降の回路とが理想的とはいえない場合には、Ｉ成分とＱ成分とは、もはや、相互に９０度だけ位相がずれているわけではなく、従って、性能を低下させるのに充分な程度の角度エラーを有する。更には、Ｉ／Ｑ成分のための２つの別個の信号経路の結果として、性能を低下させ得る振幅の不均衡を生じさせる。この角度エラーと振幅不均衡とは、一方の成分の振幅及び位相を他方に対して調節する適応有限インパルス応答（ＦＩＲ）フィルタを用いることによって訂正することができる。従って、角度エラー・イコライザを追加することにより、直接ダウン変換型のチューナの使用に起因して生じる性能低下の問題を回避できる。
【００３９】
フロント・エンド４００の第９の特徴は、復調器／デコーダ・チップ４０４による周波数オフセット・エラーの訂正に関する。デジタル・ベースバンド信号は、コンプレックス乗算器４６８を用いて、数値的に制御された発振器（ＮＣＯ）４８２からの出力信号と乗算される。ＮＣＯ４８２は、周波数オフセット・エラーをキャンセルする信号を提供するように設定されている。重要な効果が、信号がオーバ・サンプリングされる間にオフセット・エラーをキャンセルすることによって、得られる。周波数オフセット・エラーがその範囲に亘ってトラッキングされ補償されるレンジは、Ｋ・ＦX／２であり、ここで、Ｋは、シンボル当たりのサンプル数であり、ＦXは、シンボル速度である。Ｋのレンジを１６以上まで許容することにより、トラッキング・レンジは、ナイキスト・サンプリング（Ｋ＝１）と比較して、大幅に拡張される。ベースバンドへの直接のダウン変換を実行するチューナはベースバンド信号においてかなりの周波数オフセット・エラーを被るから、復調器／デコーダにおいて拡張されたトラッキング・レンジを有すると、よりコスト効率性がよい直接ダウン変換型のチューナの使用が実現可能になる。復調器／デコーダによる周波数オフセット・エラーの直接的な訂正は、周波数シンセサイザの外部マイクロプロセッサ制御によって導入された遅延を除去することによって、システム性能を強化することになる。
【００４０】
コンプレックス乗算器４６８の出力におけるオフセット・エラーのキャンセルされた信号は、デジタル・ベースバンド信号をダウン・サンプリングに備えてローパス・フィルタ処理するデシメーション・ブロック４７０を通過する。補間器４７２は、次に、サンプリング速度をシンボル当たり２サンプルに低下させ、サンプリング時間は、ループ・フィルタ４８４からのフィードバックに従って調節される。ダウンサンプリングされた信号は、整合フィルタ４７４に結合されるが、この整合フィルタは、デジタル・ベースバンド信号のＳＮ比を実質的に最大にするように設計されている。これを達成するためには、整合フィルタ４７４のインパルス応答は、ある信号に対応する信号の形状の時間反転となるように設計されている。従って、インパルス応答は、シンボル信号に「整合」している。一般的なシンボル信号の形状の１つに、平方根累乗されたコサインがある。
【００４１】
デコード段の前に、信号のサンプリング速度は、シンボル速度と等しくされる。これは、シンボル当たりただ１つのサンプルを送る出力制御ブロック４７６によって達成される。結果的に生じるサンプル・シーケンスは、デコード・ロジック２２６によって処理され、誤り訂正が行われ、送信されたデータ・ストリームが、実質的に回復される。この受信データ・ストリームは、次に、デコードされた出力信号２３８として提供される。
【００４２】
整合フィルタ４７４の出力において提供される信号は、ゲイン・エラー・ブロック４８０によって処理されて、イコライズ（等化）された信号における振幅エラーの評価が決定される。振幅エラー評価は、ループ・フィルタ４９０によって処理され、ループ・フィルタ４９０は、ゲイン制御増幅器４２４のゲインを調節する。整合フィルタ４７４の出力は、タイミング及びキャリア・エラー・ブロック４７８によって処理され、イコライズされた信号に存在するタイミング・エラー条件の評価が決定される。１つの評価は、サンプリング位相エラーに対するものであり、この評価は、ループ・フィルタ４８４に送られる。ループ・フィルタ４８４は、補間器４７２のサンプリング位相を調整するように動作する。別の評価は、同調信号の周波数オフセット・エラーに対するものであり、ループ・フィルタ４８６とオンボードのマイクロコントローラ４８８に与えられる。２つの周波数オフセット訂正モードを用いることができる。高いシンボル速度では（すなわち、所望の受信帯域幅がローパス・フィルタの帯域幅とほぼ同じ大きさであるときには）、周波数オフセットは、周波数シンセサイザ４２６の設定を「バンプする」マイクロコントローラ４８８によって制御される。この設定は、スワロー・カウンタの値Ａを変更し、可能であれば、同じようにプログラム・カウンタの値Ｎも変更することによって調節される。これらのシンボル速度では、タイミング・ループはロックされたまま維持され、性能は妥協されない。低いシンボル速度では（すなわち、所望の受信帯域幅がローパス・フィルタの帯域幅よりも著しく小さいときには）、又は、周波数オフセット・エラーの値が小さいときには、受信信号は、ローパス・フィルタ内部でドリフトすることが許され、周波数オフセット・エラーの評価は、ループ・フィルタ４８６によって処理されて、ＮＣＯ４８２の設定が調節され、ＮＣＯ４８２がオフセット・エラーを補償する。
【００４３】
次に図５を参照すると、周波数シンセサイザ４２６を更に分割するための別のアーキテクチャが示されている。ジッタ削減要素４４０と、基準分割器４４２と、ミキサ４４６とを含む位相検出部は、カウンタ４３４、４３６を備えている復調器／デコーダ・チップ５０４の上に配置されている。電荷ポンプ４４８と、ループ・フィルタ４１０と、タンク回路４１２と、同調発振器４５０と、周波数ダブラ４５２とを含む発信部は、プリスケーラ４３８を備えたチューナ・チップ５０２の上に維持されている。プリスケーラ４３８を除くと、すべてのデジタル回路は、このように、チューナ・チップ５０２から取り除かれ、チューナ・チップ５０２とのデジタル・ノイズ干渉は、著しく削減される。ミキサ４４６の出力との干渉によって、周波数シンセサイザの性能においてトレードオフが存在することが予想される。しかし、これは、ミキサ４４６の代わりにデジタル位相検出器を用いることによって、対処し得る。デジタル・ノイズ干渉を再び導入してしまうことを回避するには、デジタル位相検出器の出力は、限定された電圧レンジとスルー・レートとを要求することになろう。
【００４４】
次に図６を参照すると、チューナ・チップ４０２からの例示的なピンが示されている。チューナ・チップ４０２は、正方形で、６４ピンの表面実装パッケージとして製造されることが想定されており、ピン番号６０１から６６４が示されている。しかし、パッケージングのタイプは、任意のものを用いることができる。チューナ・チップ４０２からのピンは、受信信号に対する入力ピンがそれ以外の高周波入力又は出力信号のためのピンから最大限離間していることによって、区別される。こうして、受信信号入力線への高周波カップリングが著しく削減され、これによって、入力線へのＲＦの漏れを防止するための専用カプラが不要になる。最大限の離間幅は、基本的には、コーナーのピン（例えば、ピン６６４）を受信信号入力ピンとして設計し、チップの反対側のピンをタンク回路のピン（例えば、６３１、６３２）として設計することによって、達成される。これらのピンは、与えられている例と同様に、受信信号の入力ピンから対角線方向に反対側のコーナーの近くに位置することが好ましい。しかし、第２の受信信号の入力ピンが存在するときには、２つの受信信号入力ピンは、ほとんど２等辺３角形の２つの頂点を形成するように位置し、第３の頂点は、隣接するタンク回路のピン（例えば、受信信号ピン６６４、６１７と、タンク回路ピン６４０、６４１）である。これは、ＲＦカップリングを最小にする最大の離間幅を提供する。この方針は、矩形のピンアウトを有するパッケージにも適用でき、その場合には、結果的に得られる３角形は、実質的にはほとんど２等辺となる。
【００４５】
様々な理由により、コーナー・ピンが既に割り当てられており、高周波信号用のピンをパッケージのコーナーに隣接するように割り当てるのが実際的ではないこともあり得る。そのような場合には、高周波ピンの割り当て配分を「うまく」行う１つの方法として、次のものが与えられる。パッケージがＮ個のピンを有し、ピンはパッケージの周縁部に沿ってシーケンシャルな態様で番号が付され、Ｍ個の高周波信号源のためのピンが配分される必要があると仮定すると、ピンの番号は、次の式によって決定される。
【００４６】
【数１】
Pi = round(iN/M)+C mod N, i = 1,....,M
ここで、Ｃは、チップの周縁部の周囲のピン配分をシフトし任意の高周波信号干渉をよりよく最小化する、又は、ピン割り当てを既に割り当てられているピンとよりよく適合させるように選択されるオフセット数である。複数のピンが関連している信号源は、典型的には、相互に隣接する関連ピンを有している。ここで、例えばピン６０１及びピン６６４のような、最初のピンと最後のピンとは隣接しているものと考える。これらの信号源に対しては、ただ１つのピン番号が、上述の式から決定され、隣接するピン番号は、関連ピンの残りに対して選択される。図６の６４ピンのパッケージ上の２つの信号源に対しては、ピンは、対角線方向に対向している。３つの信号源の場合には、ピン６２１、６４３、６６４又はこれがシフトしたもの（例えば、６６０、６１７及びタンク回路ピン６３９、６４０）は、高周波信号源入力の「うまい」配分を与える。上述の式の受け入れ可能な変形例は、round(iN/M)の項を、例えば、次に示すような、上端（upper bound）又は下端（lower bound）項に代えることを含む。
【００４７】
【数２】
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ゲイン制御増幅器４２４のための調整メカニズムは、ゲイン・エラー・ブロック４８０が提供する負帰還信号に作用するループ・フィルタ４９０である。ループ・フィルタ４９０の効果は、出力信号の最大振幅が目標レベルよりも低くなるときにはゲイン制御増幅器４２４のゲインを増加させ、最大振幅が目標レベルを超えるときにはゲインを低下させることである。
【００４８】
次に図７を参照すると、例示的なループ・フィルタ７００のブロック図が、示されている。ループ・フィルタ７００は、エラー信号７０２を帰還（フィードバック）信号７０４に変換する。エラー信号７０２は、スケール・ファクタμを乗算され（７０６）、積分される（７０８）。エラー信号７０２はまた、第２のスケール・ファクタλを乗算され（７１０）、積分器７０８の出力に加算され（７１２）て、帰還信号７０４が形成される。フィードバック制御理論の詳細は、多くの標準的な教科書に書かれている。
【００４９】
まとめると、以上で、（１）フロント・エンドを、非常に少数のディスクリート素子のサポートによって２つの集積回路として実現し、（２）受信された信号をベースバンド表現に直接変換し、（３）同調周波数シンセサイザを、ＣＭＯＳ集積回路上のデジタル・カウンタと、バイポーラ集積回路上の発振器サブ回路とを用いて実現し、（４）（バイポーラ）チューナ集積回路上に、外部的に構成可能な電荷ポンプを提供し、（５）発振器サブ回路において、周波数ダブラを用い、（６）チューナ集積回路上に、精度よく構成可能であるローパス・フィルタを提供し、（７）チューナと復調器／デコーダとの間で、振幅とスルー・レートとが削減されたインターフェース信号を用い、（８）デジタル・イコライザを用いて、Ｉ／Ｑ振幅及び位相エラーを訂正し、（９）復調器／デコーダにおける周波数オフセット・エラーをデジタル的にトラッキングして補償し（１０）受信信号に対するピンと局所的な発振器タンク回路との間の離間を最大にするような、ＤＢＳ受信機の実施例について説明した。これらの特性は、それぞれが、個別的に、又は、組み合わされて、ＤＢＳ受信機フロント・エンドの性能を向上させ、及び／又は、実現コストを減少させるように作用する。
【００５０】
当業者にとっては、以上の開示を完全に理解すれば、多くの改変及び修正が明らかであろう。従って、冒頭の特許請求の範囲は、これらの改変及び修正のすべてを含むものとして解釈されることが意図されている。
【図面の簡単な説明】
【図１】ＤＢＳ受信機を有するＤＢＳシステムの全体図である。
【図２】外部プロセッサを用いて周波数オフセット・エラーを補償するＤＢＳ受信機フロント・エンドの実施例のブロック図である。
【図３】Ｉ／Ｑダウンコンバータの入力周波数を調節することによって周波数オフセット・エラーを補償することができるＤＢＳ受信機フロント・エンドの実施例のブロック図である。
【図４】本発明によるＤＢＳ受信機フロント・エンドの実施例のブロック図である。
【図５】本発明による第２のＤＢＳ受信機フロント・エンドの実施例のブロック図である。
【図６】チューナ・チップのピン・ダイアグラムである。
【図７】タイミング・エラーを周波数又は位相エラーの評価に変換するのに用いられるループ・フィルタのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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