(57)【特許請求の範囲】
【請求項１】
（ａ）ウエハ上に、第１絶縁膜、第２絶縁膜および第３絶縁膜を順次形成する工程と、
（ｂ）第１露光処理と前記第１露光処理に引き続くエッチング、および第２露光処理と前記第２露光処理に引き続くエッチングにより、前記第３絶縁膜に格子状の溝パターンを形成する工程と、
（ｃ）前記溝をハードマスク膜で充填し、前記溝パターンで囲まれる矩形領域に第３絶縁膜の表面を露出させる工程と、
（ｄ）前記ハードマスク膜をマスクとして、表面が露出している前記第３絶縁膜およびその下に位置する前記第２絶縁膜と前記第１絶縁膜をエッチング除去し、前記第１絶縁膜に平面矩形状の孔を形成する工程と、
（ｅ）前記平面矩形状の孔内に、第１電極、容量絶縁膜および第２電極を形成する工程と、
を含むことを特徴とする情報蓄積用容量素子の形成方法。
【請求項２】
前記第３絶縁膜に格子状の溝パターンを形成する工程（ｂ）は、
前記第３絶縁膜上に、第１方向に延在する複数の第１レジストパターンを第１露光処理によって形成する工程と、
前記第１レジストパターンをエッチングマスクとして、そこから露出する第３絶縁膜をエッチングした後、前記第１レジストパターンを除去する工程と、
前記第３絶縁膜上に、前記第１方向に直交する第２方向に延在する複数の第２レジストパターンを第２露光処理によって形成する工程と、
前記第２レジストパターンをエッチングマスクとして、そこから露出する第３絶縁膜をエッチングした後、前記第２レジストパターンを除去する工程と、
を含むことを特徴とする、請求項１に記載の情報蓄積用容量素子の形成方法。
【請求項３】
前記第３絶縁膜は前記第２絶縁膜に対してエッチング選択比を高くとれる材料からなることを特徴とする、請求項１又は２に記載の情報蓄積用容量素子の形成方法。
【請求項４】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）ウエハの主面に複数のメモリセル選択用の電界効果トランジスタを形成する工程、
（ｂ）前記ウエハの主面上において前記メモリセル選択用の電界効果トランジスタの上層に第１絶縁膜を堆積する工程、
（ｃ）前記第１絶縁膜上に、前記第１絶縁膜に対してエッチング選択比を高く取れる材料からなる第２絶縁膜を堆積する工程、
（ｄ）前記第２絶縁膜上に、前記第２絶縁膜に対してエッチング選択比を高くとれる材料からなる第３絶縁膜を堆積する工程、
（ｅ）前記第３絶縁膜上に、第１方向に延在する平面帯状の複数の第１レジストパターンを第１露光処理によって形成する工程、
（ｆ）前記第１レジストパターンをエッチングマスクとして、そこから露出する第３絶縁膜を、前記第２絶縁膜をエッチングストッパとして機能させた状態でエッチングした後、前記第１レジストパターンを除去する工程、
（ｇ）前記第３絶縁膜上に、前記第１方向に直行する第２方向に延在する平面帯状の複数の第２レジストパターンを第２露光処理によって形成する工程、
（ｈ）前記第２レジストパターンをエッチングマスクとして、そこから露出する第３絶縁膜を、前記第２絶縁膜をエッチングストッパとして機能させた状態でエッチングした後、前記第２レジストパターンを除去する工程、
（ｉ）前記（ｆ）及び（ｈ）工程により前記第３絶縁膜に形成された溝パターン内に、ハードマスクパターンを埋め込み形成する工程、
（ｊ）前記ハードマスクパターンをエッチングマスクとして、そこから露出される前記第３絶縁膜、第２絶縁膜、および第１絶縁膜をエッチングすることにより、前記第１絶縁膜に情報蓄積用容量素子用の平面矩形状の孔を形成する工程、
（ｋ）前記情報蓄積用容量素子用の平面矩形状の孔内に、第１電極および第２電極間に容量絶縁膜を介してなる情報蓄積用容量素子を形成する工程。
【請求項５】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）ウエハの主面に複数のメモリセル選択用の電界効果トランジスタを形成する工程、
（ｂ）前記ウエハの主面上において前記メモリセル選択用の電界効果トランジスタの上層に第１絶縁膜を堆積する工程、
（ｃ）前記第１絶縁膜上に、前記第１絶縁膜に対してエッチング選択比を高く取れる材料からなる第２絶縁膜を堆積する工程、
（ｄ）前記第２絶縁膜上に、前記第２絶縁膜に対してエッチング選択比を高くとれる材料からなる第３絶縁膜を堆積する工程、
（ｅ）前記第３絶縁膜上に、第１方向に延在する平面帯状の複数の第１レジストパターンを第１露光処理によって形成する工程、
（ｆ）前記第１レジストパターンをエッチングマスクとして、そこから露出する第３絶縁膜を、前記第２絶縁膜をエッチングストッパとして機能させた状態でエッチングした後、前記第１レジストパターンを除去する工程、
（ｇ）前記第３絶縁膜上に、前記第１方向に直行する第２方向に延在する平面帯状の複数の第２レジストパターンを第２露光処理によって形成する工程、
（ｈ）前記第２レジストパターンをエッチングマスクとして、そこから露出する第３絶縁膜を、前記第２絶縁膜をエッチングストッパとして機能させた状態でエッチングした後、前記第２レジストパターンを除去する工程、
（ｉ）前記（ｆ）及び（ｈ）工程により前記第３絶縁膜に形成された溝パターンの少なくとも側面に側壁膜を形成する工程、
（ｊ）前記（ｉ）工程後の前記溝パターン内に、ハードマスクパターンを埋め込み形成する工程、
（ｋ）前記ハードマスクパターンをエッチングマスクとして、そこから露出される前記第３絶縁膜、第２絶縁膜、および第１絶縁膜をエッチングすることにより、前記第１絶縁膜に情報蓄積用容量素子用の平面矩形状の孔を形成する工程、
（ｌ）前記情報蓄積用容量素子用の平面矩形状の孔内に、第１電極および第２電極間に容量絶縁膜を介してなる情報蓄積用容量素子を形成する工程。
【請求項６】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）ウエハの主面に複数のメモリセル選択用の電界効果トランジスタを形成する工程、
（ｂ）前記ウエハの主面上において前記メモリセル選択用の電界効果トランジスタの上層に第１絶縁膜を堆積する工程、
（ｃ）前記第１絶縁膜上に、前記第１絶縁膜に対してエッチング選択比を高く取れる材料からなる第２絶縁膜を堆積する工程、
（ｄ）前記第２絶縁膜上に、前記第２絶縁膜に対してエッチング選択比を高くとれる材料からなる第３絶縁膜を堆積する工程、
（ｅ）前記第３絶縁膜上にポリシリコン膜を堆積する工程、
（ｆ）前記ポリシリコン膜上に、第１方向に延在する平面帯状の複数の第１レジストパターンを第１露光処理によって形成する工程、
（ｇ）前記第１レジストパターンをエッチングマスクとして、そこから露出するポリシリコン膜を、前記第３絶縁膜をエッチングストッパとして機能させた状態でエッチングした後、前記第１レジストパターンを除去する工程、
（ｈ）前記ポリシリコン膜上に、前記第１方向に直行する第２方向に延在する平面帯状の複数の第２レジストパターンを第２露光処理によって形成する工程、
（ｉ）前記第２レジストパターンをエッチングマスクとして、そこから露出するポリシリコン膜を、前記第３絶縁膜をエッチングストッパとして機能させた状態でエッチングした後、前記第２レジストパターンを除去する工程、
（ｊ）前記（ｇ）及び（ｉ）工程により形成された前記ポリシリコン膜のマスキングパターンをエッチングマスクとして、そこから露出する前記第３絶縁膜を、前記第２絶縁膜をエッチングストッパとして機能させた状態でエッチングする工程、
（ｋ）前記（ｊ）工程により、前記第３絶縁膜に形成された溝パターン内に、ハードマスクパターンを埋め込み形成する工程、
（ｌ）前記ハードマスクパターンをエッチングマスクとして、そこから露出される前記第３絶縁膜、第２絶縁膜、および第１絶縁膜をエッチングすることにより、前記第１絶縁膜に情報蓄積用容量素子用の平面矩形状の孔を形成する工程、
（ｍ）前記情報蓄積用容量素子用の平面矩形状の孔内に、第１電極および第２電極間に容量絶縁膜を介してなる情報蓄積用容量素子を形成する工程。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体装置の製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、そのメモリセルが、１つのメモリセル選択用トランジスタと、それに直列に接続されたキャパシタ（情報蓄積用容量素子）とから構成されているので、集積度が高く、ビット当たりの単価を安くできる等の理由から大容量メモリを必要とする各種コンピュータや通信機器等に広く使用されている。しかし、情報蓄積用素子としてキャパシタを用いているので、そのまま放置しておくと情報の記憶に用いられる信号電荷が時間の経過とともにリークしてしまい記憶内容が失われてしまう。そこで、ＤＲＡＭにおいては、キャパシタの信号容量（以下、単に容量という）の確保が重要な技術となっている。本発明者が検討したＤＲＡＭのキャパシタ構造は、絶縁膜に開口されたキャパシタ形成用の孔内に、下部電極用の導体膜、容量絶縁膜および上部電極を積み重ねて形成する構造のものである。このようなＤＲＡＭのキャパシタの容量を確保することを考慮した技術としては、例えば特開２００１−２０３１３９号公報に記載があり、キャパシタ用の孔パターンの形成時に、第１方向に延在する複数の帯状のパターンを有する第１マスクと、上記第１方向に交差する方向に延在する複数の帯状のパターンを有する第２マスクとの２枚のマスクを用いてウエハ上の同じフォトレジスト膜に重ね合わせ露光して孔パターンを転写することにより、孔パターンの平面角部が大きく丸まることや孔パターンの面積が縮小してしまう不具合を抑制する技術が開示されている。
【０００３】
【発明が解決しようとする課題】
ところが、上記ＤＲＡＭのキャパシタ形成技術においては、以下の課題があることを本発明者は見出した。
【０００４】
すなわち、キャパシタを形成する孔を開口する場合に、露光処理上の理由から孔パターンの角部が大きく丸まったり、孔パターンの面積が縮小することにより、キャパシタの表面積が設計値よりも小さくなる結果、キャパシタの容量も設計値よりも小さくなってしまう問題がある。上記のように２枚のマスクを重ねて露光する場合でも上記孔パターンの角部の丸まりや平面積の縮小は生じるので、キャパシタの容量を確保することが難しい。今後も、設計上確保可能なキャパシタの平面積は今後益々縮小される傾向にあるので、キャパシタの容量を確保することは極めて重要な技術となる。
【０００５】
本発明の目的は、情報記蓄積用容量素子を設計通りまたはより設計値に近い状態で形成することのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
すなわち、本発明は、情報蓄積用容量素子形成用の孔パターンを形成するためのハードマスクを形成する場合に、第１方向に延在する複数の帯状の第１溝パターンの加工と、これに交差する第２方向に延在する複数の帯状の第２溝パターンの加工とを別々に行うものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１０】
また、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１１】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップなどを含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１５】
また、以下の実施の形態では、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を単にＭＩＳという。
【００１６】
（実施の形態１）
本実施の形態１のＤＲＡＭの製造方法を図１〜図３８により説明する。
【００１７】
図１〜図３は、本実施の形態１のＤＲＡＭの同一製造工程中においてメモリセル領域の異なる位置を切断して示した要部断面図を示している。まず、例えばｐ型で比抵抗が１０Ωcm程度の単結晶シリコン（Ｓｉ）からなる半導体基板（以下、単に基板という）１Ｓを用意する。この段階の基板１Ｓは、平面略円形状のウエハ１を構成するデバイス形成基板である。この基板１Ｓの主面（デバイス形成面）に、例えばＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation）と称する溝型の分離部２を形成する。溝型の分離部２は、基板１Ｓの分離領域部分に溝を形成した後、その溝の内に、例えば二酸化シリコン膜（ＳｉＯ2）等のような酸化シリコン膜からなる絶縁膜を埋め込むことで形成されている。続いて、基板１ＳにｐウエルＰＷＬを形成する。このｐウエルＰＷＬは、基板１Ｓに、例えばホウ素（Ｂ）等のような不純物をイオン打ち込みした後、基板１Ｓをアニール（熱処理）することにより形成する。その後、基板１Ｓの主面をフッ酸（ＨＦ）系の洗浄液等を使って洗浄した後、基板１Ｓをウェット酸化してｐウエルＰＷＬの表面に清浄なゲート絶縁膜３を形成する。このゲート絶縁膜３は、例えば酸化シリコン膜からなり、その厚さは、二酸化シリコン換算膜厚で、例えば６ｎｍ程度である。このゲート絶縁膜３は、酸化シリコン膜に代えて酸窒化シリコン膜で構成しても良い。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート絶縁膜３を酸窒化シリコン膜とすることにより、ゲート絶縁膜３のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。酸窒化シリコン膜を形成するには、例えば基板１ＳをＮＯ、ＮＯ2またはＮＨ3といった含窒素ガス雰囲気中で熱処理すれば良い。また、酸化シリコンからなるゲート絶縁膜３を形成した後、基板１Ｓを上記した含窒素ガス雰囲気中で熱処理し、ゲート絶縁膜３と基板１Ｓとの界面に窒素を偏析させることによっても、上記と同様の効果を得ることができる。
【００１８】
次いで、ゲート絶縁膜３上にゲート電極４（ワード線ＷＬ）を形成し、続いてゲート電極４の両側のｐウエルＰＷＬに低不純物濃度のｎ型の半導体領域５ａ，５ｂを形成する。これにより、ＤＲＡＭのメモリセル選択用のｎチャネル型のＭＩＳＱｓを基板１Ｓに形成する。このゲート電極４（ワード線ＷＬ）は、例えばリンなどの不純物をドープしたポリシリコン膜を基板１Ｓ上にＣＶＤ（Chemical Vapor Deposition）法で堆積し、次いでその上部に窒化タングステン（ＷＮ）膜等のようなバリア膜とタングステン（Ｗ）膜等のような金属膜とを下層から順にスパッタリング法で堆積し、さらにその上部に窒化シリコン膜等からなるキャップ膜６をＣＶＤ法で堆積した後、ホトレジスト膜をマスクにしてこれらの膜をドライエッチングすることにより形成する。また、ｎ型の半導体領域５ａ，５ｂは、ｐウエルＰＷＬに、例えばヒ素（Ａｓ）等のような不純物をイオン打ち込みして形成する。続いて、基板１Ｓ上に、例えば厚さ５０ｎｍ程度の窒化シリコン膜等からなる絶縁膜７ａを低圧ＣＶＤ法等により堆積する。この絶縁膜７ａは、互いに隣接するワード線ＷＬ間を埋め込まないような状態で、基板１Ｓの主面、ゲート電極４の側面およびキャップ膜６の表面（上面および側面）を被覆している。その後、例えば酸化シリコン膜等からなる絶縁膜７ｂをＣＶＤ法等によって堆積した後、絶縁膜７ａ，７ｂに基板１Ｓのｎ型の半導体領域５ａ，５ｂが露出するようなコンタクトホール８を形成し、さらにそのコンタクトホール８内に、例えばｎ型のドープトポリシリコン膜からなるプラグ９ａを形成する。
【００１９】
次いで、絶縁膜７ｂおよびプラグ９ａ上に、例えば酸化シリコン膜からなる絶縁膜７ｃをＣＶＤ法等により堆積した後、その絶縁膜７ｃにビット線コンタクト用のスルーホール１０ａを形成し、さらに、そのスルーホール１０ａ内に、例えば薄いチタン（Ｔｉ）系の金属膜上にタングステン等のような厚い金属膜を積層してなるプラグ９ｂを形成する。続いて、その絶縁膜７ｃおよびプラグ９ｂ上に、例えばタングステン等のような金属膜を堆積した後、これをパターニングすることにより、ビット線ＢＬを形成する。ビット線ＢＬは、プラグ９ｂを介してプラグ９ａと電気的に接続されている。その後、例えば酸化シリコン膜からなる厚い絶縁膜７ｄおよび窒化シリコン膜からなる薄い絶縁膜７ｅを下層から順に堆積した後、その絶縁膜７ｅ，７ｄにプラグ９ａの上面が露出するようなスルーホール１０ｂを形成し、さらに、そのスルーホール１０ｂ内に、例えば厚いドープトポリシリコン膜で形成したプラグ９ｃを形成する。その後、絶縁膜７ｅおよびプラグ９ｃ上に、例えば厚さ１．８μｍ〜２μｍ程度の酸化シリコン膜等からなる絶縁膜（第１絶縁膜）７ｆをＣＶＤ法等によって堆積する。
【００２０】
次に、図４は図１〜図３に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図５は図４のＡ１−Ａ１線の断面図、図６は図４および図５に続く図４のＡ１−Ａ１線の断面図を示している。なお、本実施の形態１の最後に示した断面図を除いて以降の断面図は図１〜図３の要部のみを示す。まず、図４および図５に示すように、絶縁膜７ｆ上に、例えば厚さ３０ｎｍ程度の窒化シリコン膜からなる絶縁膜（第２絶縁膜）７ｇ、例えば厚さ４００ｎｍ程度の酸化シリコン膜からなる絶縁膜（第３絶縁膜）７ｈを下層から順にＣＶＤ法等により堆積した後、その上に、ホトレジスト（以下、単にレジストという）膜を塗布し、これをフォトリソグラフィ技術（第１露光処理）によってパターニングすることにより、絶縁膜７ｈ上に、図４の左右方向（第１方向）に沿って互いに平行に延びる平面帯状の複数のレジストパターン（第１レジストパターン）１１ａを形成する。このレジストパターン１１ａの幅（短方向寸法）および隣接間隔は、例えば１３０ｎｍ程度である。このレジストパターン形成時に使用したフォトマスクには、複数の帯状の光透過領域が形成され、その複数の光透過領域の１つおきに、透過光の位相を１８０度反転させる位相シフタが配置されている。続いて、レジストパターン１１ａをエッチングマスクとしてそこから露出する絶縁膜７ｈをエッチング除去する。この時、下層の絶縁膜７ｇがエッチングストッパとして機能するような条件でエッチング処理を施す。その後、レジストパターン１１ａを除去することにより、図６に示すように、絶縁膜７ｇ上に、絶縁膜７ｈからなる平面帯状の複数のハードマスクパターン７ｈ１を形成する。すなわち、絶縁膜７ｈに平面帯状の複数の第１溝パターンを形成する。
【００２１】
次に、図７は図６に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図８は図７のＡ２−Ａ２線の断面図、図９は図７のＡ３−Ａ３線の断面図、図１０は図７〜図９に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図１１は図１０のＡ４−Ａ４線の断面図を示している。ここでは、図７〜図９に示すように、レジスト膜を塗布し、これをフォトリソグラフィ技術（第２露光処理）によってパターニングすることにより、絶縁膜７ｇ，７ｈ上に、図７の左右方向（第２方向）に延在するハードマスクパターン７ｈ１に対して直交する方向に互いに平行に延びる平面帯状の複数のレジストパターン（第２レジストパターン）１１ｂを形成する。このレジストパターン１１ｂの幅（短方向寸法）は、例えば２７０ｎｍ程度、隣接間隔は、例えば１５０ｎｍ程度である。この時用いたフォトマスクは、上記レジストパターン１１ａの形成に用いたのとは異なる。続いて、レジストパターン１１ｂをエッチングマスクとしてそこから露出するハードマスクパターン７ｈ１をエッチング除去する。この時、下層の絶縁膜７ｇがエッチングストッパとして機能するような条件でエッチング処理を施す。その後、レジストパターン１１ｂを除去することにより、図１０および図１１に示すように、絶縁膜７ｇ上にハードマスクパターン７ｈ１を加工してなる平面長方形状の複数のハードマスクパターン７ｈ２を形成する。すなわち、絶縁膜７ｈに、平面帯状の複数の第２溝パターンを形成し、この第２溝パターンに直交する上記第１溝パターンと合わせて平面格子状の溝パターン１２ａを形成する。ここで、ハードマスクパターン７ｈ２は、後述のキャパシタ孔形成領域に相当する箇所であるが、本実施の形態１によれば、このハードマスクパターン７ｈ２の平面形状を４つの角部を有する平面長方形状のパターンに形成することができる。
【００２２】
次に、図１２は図１０および図１１に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図１３は図１２のＡ５−Ａ５線の断面図、図１４は図１２および図１３に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図１５は図１４のＡ６−Ａ６線の断面図を示している。ここでは、図１２および図１３に示すように、絶縁膜７ｇ上およびハードマスクパターン７ｈ２の表面を覆うように、例えば酸化シリコン膜からなる薄い絶縁膜１３をＣＶＤ法等によって堆積する。この絶縁膜１３は、溝パターン１２ａの幅をフォトリソグラフィ技術で加工可能な最小加工寸法よりも小さくするためのもので、この絶縁膜１３の厚さは、溝パターン１２ａを埋めてしまわない程度の厚さで、これを形成した後の溝パターン１２ａの幅が、例えば５０ｎｍ程度になるような厚さにすることが好ましく、例えば４０ｎｍ程度である。続いて、図１４および図１５に示すように、絶縁膜１３上に、例えばポリシリコン膜からなるハードマスク膜１４をＣＶＤ法等によって堆積する。このハードマスク膜１４の厚さは、この後のエッチング工程に耐えられる厚さが好ましく、例えば３００ｎｍ程度である。
【００２３】
次に、図１６は図１４および図１５に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図１７は図１６のＡ７−Ａ７線の断面図、図１８は図１６および図１７に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図１９は図１８のＡ８−Ａ８線の断面図、図２０は図１８および図１９に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図２１は図２０のＡ９−Ａ９線の断面図を示している。ここでは、図１６および図１７に示すように、メモリセル領域が露出され、メモリセル領域の外周の周辺領域が覆われるようなレジストパターン１１ｃをフォトリソグラフィ技術によってハードマスク膜１４上に形成した後、図１８および図１９に示すように、これをエッチングマスクとして、そこから露出するハードマスク膜１４を異方性のドライエッチング法等によってエッチバックする。これにより、メモリセル領域の外周の周辺領域および溝パターン１２ａ内のみにハードマスク膜１４を残す。すなわち、メモリセル領域の外周の周辺領域およびキャパシタ孔外周領域が覆われ、かつ、メモリセル領域内のキャパシタ孔形成領域が露出されるようなハードマスクパターン（第２マスクパターン）１４ａを形成する。メモリセル領域内においてハードマスクパターン１４ａは平面格子状に形成されており、ハードマスクパターン１４ａにおいて図１８の上下方向に延びるパターン部分と図１８の左右方向に延びるパターン部分とは互いに直角に交差している。続いて、レジストパターン１１ｃ、ハードマスクパターン１４ａをエッチングマスクとし、かつ、絶縁膜１７ｇをエッチングストッパとして、メモリセル領域内において露出する酸化シリコン膜からなる絶縁膜１３，７ｈ２を図２０および図２１に示すようにエッチング除去する。
【００２４】
次に、図２２は図２０および図２１に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図２３は図２２のＡ１０−Ａ１０線の断面図、図２４は図２２および図２３に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図２５は図２４のＡ１１−Ａ１１線の断面図、図２６は図２４および図２５に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図２７は図２６のＡ１２−Ａ１２線の断面図、図２８は図２７に続くＤＲＡＭの製造工程中のメモリセルの図２６のＡ１２−Ａ１２に相当する箇所の要部断面図、図２９は図２８に続くＤＲＡＭの製造工程中のメモリセルの図２６のＡ１２−Ａ１２に相当する箇所の要部断面図を示している。ここでは、上記レジストパターン１１ｃを除去した後、図２２および図２３に示すように、ハードマスクパターン１４ａをエッチングマスクとして、そこから露出する絶縁膜７ｇ，７ｆをエッチング除去することにより、メモリセル領域に底面からプラグ９ｃの上面が露出されるような複数のキャパシタ孔（孔）１５を形成する。この時、キャパシタ孔１５の下部に到る際に下層の絶縁膜７ｅがエッチングストッパとして機能するようなエッチング条件とする。本実施の形態１では、図２２に示すように、キャパシタ孔１５の平面形状を長方形状に形成することができる。続いて、図２４および図２５に示すように、複数のキャパシタ孔１５内にレジスト膜１１ｄを埋め込んだ後、メモリセル領域および周辺領域のハードマスクパターン１４ａを図２６および図２７に示すように選択的に除去する。その後、絶縁膜１３およびハードマスクパターン７ｈ２を図２８に示すように選択的にエッチング除去した後、さらに絶縁膜７ｇを図２９に示すように選択的にエッチング除去する。
【００２５】
次に、図３０は図２９に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図３１は図３０のＡ１３−Ａ１３線の断面図、図３２は図３０および図３１に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図３３は図３２のＡ１４−Ａ１４線の断面図、図３４は図３２および図３３に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図３５は図３４のＡ１５−Ａ１５線の断面図、図３６は図３４および図３５に続くＤＲＡＭの製造工程中のメモリセルの要部平面図、図３７は図３６のＡ１６−Ａ１６線の断面図、図３８は図３６および図３７に続くＤＲＡＭの製造工程中のメモリセルの要部断面図を示している。
【００２６】
ここでは、上記レジスト膜１１ｄを図３０および図３１に示すように除去した後、ウエハ１に対して洗浄処理を施すことにより、キャパシタ孔１５の外周の絶縁膜１７ｆを若干エッチングしてキャパシタ孔１５の平面寸法を大きくする。続いて、図３２および図３３に示すように、絶縁膜７ｆ上およびキャパシタ孔１５内に、例えばドープトポリシリコン膜等のような薄い導体膜１６をＣＶＤ法等によって堆積した後、キャパシタ孔１５内にレジスト膜１１ｅを埋め込む。続いて、図３４および図３５に示すように、絶縁膜７ｆ上の導体膜１６を異方性のドライエッチング法等によってエッチバックする。この時、キャパシタ孔１５内上部の導体膜１６も若干エッチング除去されキャパシタ孔１５の底部側に後退する。その後、レジスト膜１１ｅを図３６および図３７に示すように除去することにより、キャパシタ孔１５内に導体膜１６からなる下部電極を形成する。その後、図３８に示すように、例えば酸化シリコン膜と窒化シリコン膜との積層膜等からなる容量絶縁膜１７を形成した後、上部電極用の導体膜１８を堆積することで、ＤＲＡＭのメモリセルを構成する情報蓄積用のキャパシタ（情報蓄積用容量素子）１９を形成する。本実施の形態１においては、キャパシタ孔１５の平面形状が長方形なので、キャパシタ孔の平面形状が円形状または楕円形状のものと比べて、導体膜１６からなる下部電極の表面積を増大させることができる。したがって、情報蓄積用のキャパシタ１９の容量を増大させることができる。
【００２７】
図３９および図４０は、本発明者が検討した一般的なＤＲＡＭのキャパシタ５０における要部平面図を示している。なお、符号Ｇｘ，Ｇｙは、キャパシタ５０のおおよその平面寸法が分かるように、それぞれＸおよびＹ方向の目盛りを示したもので、１つの正方形が、例えば２０ｎｍ程度に相当している。
【００２８】
図３９は、互いに隣接するキャパシタ５０間の設計上の分離幅が、例えば６０ｎｍ程度の場合、図４０は、その設計上の分離幅が、例えば３０ｎｍ程度の場合を示している。また、図３９および図４０では、下部電極用の導体膜５１の厚さＤｓ50が等しく、例えば４０ｎｍ程度である。この図３９および図４０においては、キャパシタ孔５２の平面形状は、四隅の角が丸まりほぼ楕円形状に形成されている。特に最小加工寸法が２００ｎｍ以下の場合、１回のリソグラフィで平面四角形状のキャパシタを形成するのは困難である。図３９のキャパシタ孔５２内壁の周囲長は、例えば５７７ｎｍ程度である。また、図４０のキャパシタ孔５２内壁の周囲長さは、例えば６７１ｎｍ程度であり、図３９のその周囲長の１．１６倍程度である。また、図３９の上下方向（Ｙ方向）に隣接するキャパシタ５０の分離幅Ｗｓ50は、設計通り、例えば６０ｎｍ程度であり、図４０のその分離幅Ｗｓ51も、設計通り、例えば３０ｎｍ程度である。しかし、図３９の左右方向（Ｘ方向）に隣接するキャパシタ５０の分離幅Ｗｓ52は、例えば１１０ｎｍ程度であり、図４０のその分離幅Ｗｓ53は、例えば８０ｎｍ程度であり、共に設計値よりも大幅に離れている。このＸ方向に隣接するキャパシタ５０の分離幅は、発明者の検討によれば８０ｎｍ程度が限界である。これは、キャパシタ孔形成に係わる露光処理の際に、図３９および図４０のＸ方向の光学的解像限界により、互いに隣接するキャパシタ孔を分離するための転写パターンが消失してしまい、後に加工する容量が短絡してしまうためである。すなわち、この方法では、Ｘ方向の分離幅Ｗｓ52，Ｗｓ53のばらつきが大きく、キャパシタ孔５２をＸ方向に長く（隣接するキャパシタ５０間が近づくように）することは困難である。したがって、キャパシタ５０の容量を増大させることができない。なお、図４０の場合のキャパシタ５０の容量の最大値は、例えば１５．５ｐＦ程度である。
【００２９】
一方、図４１および図４２は、本実施の形態１の方法で形成したＤＲＡＭのキャパシタ１９における要部平面図を示している。図４１は、互いに隣接するキャパシタ１９間の設計上の分離幅が、例えば６０ｎｍ程度の場合、図４２は、その設計上の分離幅が、例えば３０ｎｍ程度の場合を示している。また、図４１および図４２では、下部電極用の導体膜１６の厚さＤｓ１が等しく、例えば４０ｎｍ程度である。この図４１および図４２においては、キャパシタ孔１５の平面形状は、長方形状に形成されている。図４１のキャパシタ孔１５内壁の周囲長は、例えば８００ｎｍ程度であり、図３９のその周囲長の１．３９倍程度である。また、図４２のキャパシタ孔１５内壁の周囲長さは、例えば９２０ｎｍ程度であり、図３９のその周囲長の１．５９倍程度である。いずれもキャパシタ孔１５の周囲長を、図３９および図４０の場合よりも増大させることができた。また、図４１では、上下方向（Ｙ方向）および左右方向（Ｘ方向）に隣接するキャパシタ５０の分離幅Ｗｓ１，Ｗｓ２が共に設計通り、例えば６０ｎｍ程度であり、図４２のその分離幅Ｗｓ３，Ｗｓ４も共に設計通り、例えば３０ｎｍ程度である。すなわち、本実施の形態１によれば、キャパシタ孔１５の寸法制御性を向上させることができるので、キャパシタ孔１５のＸ方向の長さを限界まで拡大させることができる。このため、キャパシタ１９の容量を増大させることができる。図４２の場合のキャパシタ１９の容量の最大値を、例えば２５ｐＦ程度に向上できる。
【００３０】
図４３は、平面四角形状のキャパシタ１９と平面円形状のキャパシタ５０との外壁面積比の説明図を示している。この外壁面積比は、キャパシタ面積（本実施の形態１のキャパシタ１９では斜線の領域Ｓ１の面積、平面円形状のキャパシタ５０では斜線の領域Ｓ50の面積）をピッチ面積（キャパシタ１９，５０を内包する四角形状の領域Ｓ２であり、本実施の形態１では、例えば２８０ｎｍ×２８０ｎｍ程度である）で割ることで得られる。平面円形状のキャパシタ５０の外壁面積比は、例えば６１％程度であった。特に最小加工寸法が２００ｎｍ以下の場合、１回のリソグラフィで上記外壁面積比を６０％以上確保できるのは困難である。これに対して本実施の形態１のキャパシタ１９の外壁面積比は、例えば７８％程度であり、平面円形状のキャパシタ５０に比べて増大させることができた。このように本実施の形態１の方法によれば、上記外壁面積比を６１％よりも大きくでき、最低でも７５％またはそれ以上とすることができる。
【００３１】
このように本実施の形態１によれば、最新鋭の製造装置を用いなくても、キャパシタを設計通りに形成することができる。このため、製品を展開できる工場の制限が少なくなるので、生産性を向上させることができ、ＤＲＡＭの製造コストを低減できる。したがって、産業の発展に大きく寄与できる。
【００３２】
（実施の形態２）
本実施の形態２においては、ハードマスクの加工において、例えばポリシリコン膜を用いる方法の一例について説明する。
【００３３】
図４４は本実施の形態２のＤＲＡＭの製造工程中におけるメモリセルの要部断面図であって、前記実施の形態１の図４および図５と同一工程を示しており、図４のＡ１−Ａ線に相当する箇所の断面図を示している。前記実施の形態１と異なるのは、絶縁膜７ｈ上に、例えばポリシリコン膜からなるマスキング膜２０を堆積した後、その上にレジストパターン１１ａを形成していることである。マスキング膜２０は、絶縁膜７ｈよりも薄く形成できるので、後述のマスクキング膜２０のパターニングの際に高解像特性を得ることができる。続いて、上記レジストパターン１１ａをエッチングマスクとして、そこから露出するマスキング膜２０を選択的にエッチングした後、レジストパターン１１ａをアッシング除去する。図４５は、このエッチング工程およびアッシング工程後のＤＲＡＭの製造工程中におけるメモリセルの要部断面図を示している。上記エッチング処理により、上記ポリシリコン膜からなる複数のマスキングパターン２０ａ１を形成する。この段階のマスキングパターン２０ａ１は、平面帯状にパターン形成されており、ポリシリコン膜２０が除去されることで平面帯状に形成された第１溝パターンを挟んで互いに平行になるように配置されている。
【００３４】
次に、図４６は図４５に続くＤＲＡＭの製造工程中におけるメモリセルの要部平面図、図４７は図４６のＡ１７−Ａ１７線の断面図、図４８はＡ１８−Ａ１８線の断面図をそれぞれ示している。ここでは、絶縁膜７ｈおよびマスキングパターン２０ａ１上に、前記互いに平行に延在する平面帯状のレジストパターン１１ｂを前記実施の形態１と同様に形成する。このレジストパターン１１ｂの形成に際して、本実施の形態２では、レジストパターン１１ｂの下地のマスキングパターン２０ａ１の厚さを、絶縁膜７ｈによるハードマスクパターン７ｈ１よりも薄くできるので、レジストパターン１１ｂを形成するためのレジスト膜を塗布する際にその下地段差を緩和することができる。このため、そのレジスト膜に露光処理によってパターンを転写する際に、前記実施の形態１の場合よりも解像度を向上させることができる。したがって、レジストパターン１１ｂの寸法精度を向上させることが可能となる。
【００３５】
続いて、このレジストパターン１１ｂをエッチングマスクとして、そこから露出するマスキングパターン２０ａ１を選択的にエッチングした後、レジストパターン１１ｂをアッシング除去する。図４９は、このエッチング工程およびアッシング工程後のＤＲＡＭの製造工程中におけるメモリセルの要部平面図を、図５０は、図４９のＡ１９−Ａ１９線の断面図をそれぞれ示している。上記エッチング処理により、上記ポリシリコン膜からなる複数のマスキングパターン２０ａ２を形成する。すなわち、ポリシリコン膜２０に平面帯状の第２溝パターンを形成し、これに直交する上記第１溝パターンと合わせて平面帯状の溝パターンを形成する、したがって、この段階のマスキングパターン２０ａ２は、平面長方形状にパターン形成されており、図４９の上下左右方向に所定の間隔毎に配置されている。このマスキングパターン２０ａ２から露出する平面格子状の溝パターンからは下層の絶縁膜７ｈの上面が露出されている。
【００３６】
続いて、このマスキングパターン２０ａ２をエッチングマスクとして、そこから露出する絶縁膜７ｈを前記実施の形態１と同様に絶縁膜７ｇをエッチングストッパとして機能させて選択的にエッチングする。図５１は、このエッチング工程後のＤＲＡＭの製造工程中におけるメモリセルの要部断面図を示している。このエッチング処理により、平面長方形状の絶縁膜７ｈからなるハードマスクパターン７ｈ２を形成し、また、前記溝パターン１２ａを形成する。この溝パターン１２ａの底部からは前記実施の形態１と同様に、窒化シリコン膜等からなる絶縁膜７ｇが露出されている。その後、ハードマスクパターン７ｈ２上のマスキングパターン２０ａ２を選択的にエッチング除去する。このようにして、前記実施の形態１の説明で用いた図１０および図１１と同様の構成を得ることができる。これ以降は、前記実施の形態１の図１２以降の図を用いて説明したのと同じなので説明を省略する。
【００３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３８】
例えば半導体基板としてＳＯＩ（Silicon On Insulator）基板を用いても良い。
【００３９】
また、前記格子状のハードマスクパターン１４ａとしてポリシリコン膜に代えて窒化シリコン膜を用いても良い。
【００４０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭを有する半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭと論理回路とを同一半導体基板に設けている混載型の半導体装置等の他の半導体装置の製造方法にも適用できる。
【００４１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４２】
すなわち、情報蓄積用容量素子形成用の孔パターンを形成するためのハードマスクを形成する場合に、第１方向に延在する複数の帯状の第１溝パターンの加工と、これに交差する第２方向に延在する複数の帯状の第２溝パターンの加工とを別々に行うことにより、情報記蓄積用容量素子を設計通りまたはより設計値に近い状態で形成することができる。このため、同じ最小加工寸法で比較した場合、情報蓄積用容量素子の容量を最大限に確保できる。また、キャパシタの容量に余裕がある場合はさらなるキャパシタの微細化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１と同一工程時における半導体装置の異なる位置の要部断面図である。
【図３】図１と同一工程時における半導体装置の異なる位置の要部断面図である。
【図４】図１〜図３に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図５】図４のＡ１−Ａ１線の断面図である。
【図６】図４および図５に続く図４のＡ１−Ａ１線の断面図である。
【図７】図６に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図８】図７のＡ２−Ａ２線の断面図である。
【図９】図７のＡ３−Ａ３線の断面図である。
【図１０】図７〜図９に続く半導体装置の製造工程中のメモリセルの要部平面図である。
【図１１】図１０のＡ４−Ａ４線の断面図である。
【図１２】図１０および図１１に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図１３】図１２のＡ５−Ａ５線の断面図である。
【図１４】図１２および図１３に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図１５】図１４のＡ６−Ａ６線の断面図である。
【図１６】図１４および図１５に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図１７】図１６のＡ７−Ａ７線の断面図である。
【図１８】図１６および図１７に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図１９】図１８のＡ８−Ａ８線の断面図である。
【図２０】図１８および図１９に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図２１】図２０のＡ９−Ａ９線の断面図である。
【図２２】図２０および図２１に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図２３】図２２のＡ１０−Ａ１０線の断面図である。
【図２４】図２２および図２３に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図２５】図２４のＡ１１−Ａ１１線の断面図である。
【図２６】図２４および図２５に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図２７】図２６のＡ１２−Ａ１２線の断面図である。
【図２８】図２７に続く半導体装置の製造工程中におけるメモリセルの図２６のＡ１２−Ａ１２に相当する箇所の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中におけるメモリセルの図２６のＡ１２−Ａ１２に相当する箇所の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図３１】図３０のＡ１３−Ａ１３線の断面図である。
【図３２】図３０および図３１に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図３３】図３２のＡ１４−Ａ１４線の断面図である。
【図３４】図３２および図３３に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図３５】図３４のＡ１５−Ａ１５線の断面図である。
【図３６】図３４および図３５に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図３７】図３６のＡ１６−Ａ１６線の断面図である。
【図３８】図３６および図３７に続く半導体装置の製造工程中におけるメモリセルの要部断面図である。
【図３９】本発明者が検討した一般的なＤＲＡＭのキャパシタにおける要部平面図である。
【図４０】本発明者が検討した一般的なＤＲＡＭのキャパシタにおける要部平面図である。
【図４１】本発明の一実施の形態の方法で形成したＤＲＡＭのキャパシタにおける要部平面図である。
【図４２】本発明の一実施の形態の方法で形成したＤＲＡＭのキャパシタにおける要部平面図である。
【図４３】平面四角形状のキャパシタと平面円形状のキャパシタとの外壁面積比の説明図である。
【図４４】本発明の他の実施の形態である半導体装置の製造工程中におけるメモリセルの要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中におけるメモリセルの要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図４７】図４６のＡ１７−Ａ１７線の断面図である。
【図４８】図４６のＡ１８−Ａ１８線の断面図である。
【図４９】図４６〜図４８に続く半導体装置の製造工程中におけるメモリセルの要部平面図である。
【図５０】図４９のＡ１９−Ａ１９線の断面図である。
【図５１】図４９および図５０に続く半導体装置の製造工程中におけるメモリセルの要部断面図である。
【符号の説明】
１  ウエハ
１Ｓ  半導体基板
２  分離部
３  ゲート絶縁膜
４  ゲート電極
５ａ，５ｂ  半導体領域
６  キャップ膜
７ａ〜７ｅ  絶縁膜
７ｆ  絶縁膜（第１絶縁膜）
７ｇ  絶縁膜（第２絶縁膜）
７ｈ  絶縁膜（第３絶縁膜）
７ｈ１，７ｈ２  ハードマスクパターン
８  コンタクトホール
９ａ〜９ｃ  プラグ
１０ａ，１０ｂ  スルーホール
１１ａ  フォトレジストパターン（第１レジストパターン）
１１ｂ  フォトレジストパターン（第２レジストパターン）
１１ｃ  フォトレジストパターン
１１ｄ，１１ｅ  フォトレジスト膜
１２ａ  溝パターン
１３  絶縁膜
１４  ハードマスク膜
１４ａ  ハードマスクパターン
１５  キャパシタ孔（孔）
１６  導体膜
１７  容量絶縁膜
１８  導体膜
１９  情報蓄積用のキャパシタ（情報蓄積用容量素子）
２０  マスクキング膜
２０ａ１，２０ａ２  マスキングパターン
５０  キャパシタ
５１  導体膜
５２  キャパシタ孔
ＰＷＬ  ｐウエル
Ｑｓ  メモリセル選択用のｎチャネル型のＭＩＳ・ＦＥＴ
【図１】
0004037657.tif 000002
【図２】
0004037657.tif 000003
【図３】
0004037657.tif 000004
【図４】
0004037657.tif 000005
【図５】
0004037657.tif 000006
【図６】
0004037657.tif 000007
【図７】
0004037657.tif 000008
【図８】
0004037657.tif 000009
【図９】
0004037657.tif 000010
【図１０】
0004037657.tif 000011
【図１１】
0004037657.tif 000012
【図１２】
0004037657.tif 000013
【図１３】
0004037657.tif 000014
【図１４】
0004037657.tif 000015
【図１５】
0004037657.tif 000016
【図１６】
0004037657.tif 000017
【図１７】
0004037657.tif 000018
【図１８】
0004037657.tif 000019
【図１９】
0004037657.tif 000020
【図２０】
0004037657.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
0004037657.tif 000027
【図２７】
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【図２８】
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【図２９】
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【図３０】
0004037657.tif 000031
【図３１】
0004037657.tif 000032
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
0004037657.tif 000037
【図３７】
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【図３８】
0004037657.tif 000039
【図３９】
0004037657.tif 000040
【図４０】
0004037657.tif 000041
【図４１】
0004037657.tif 000042
【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
0004037657.tif 000047
【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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