(57)【特許請求の範囲】
【請求項１】
縦形トランジスタを形成する方法であって、
バルク半導体基板の上にＳｉＧｅデバイス層を有するウェハを提供するステップと、
前記ＳｉＧｅデバイス層を貫通して前記バルク半導体基板中にトレンチをエッチングするステップと、
前記トレンチ内に分離カラーを形成するステップと、
前記分離カラーの上に前記縦形トランジスタ用の下部接点を形成するステップであって、前記下部接点が前記分離カラーの上で前記ＳｉＧｅデバイス層の一部に接触するステップと、
前記トレンチ内に前記下部接点と垂直に重なり合う分離層を形成するステップと、
前記トレンチ内の前記ＳｉＧｅデバイス層の垂直な露出表面上に、前記分離層の上面から上方に延びる垂直なシリコン本体層を形成して、前記垂直なシリコン本体層に歪を生じさせるステップと、
前記トレンチ内の前記垂直なシリコン本体層の垂直な露出表面上にゲート誘電体を形成して、前記トレンチ内部から前記垂直なシリコン本体層を分離するステップと、
前記トレンチ内に、前記ゲート誘電体によって前記垂直なシリコン本体層から分離したゲート電極を形成するステップと、
前記垂直なシリコン本体層に接触する前記縦形トランジスタ用の上部接点を形成して、前記下部接点から前記垂直なシリコン本体層を通って前記上部接点に至る導電キャリア用の経路を設けるステップとを含む、方法。
【請求項２】
前記ＳｉＧｅデバイス層が、ＳｉＧｅ緩衝層によって前記バルク半導体基板から分離される、請求項１に記載の方法。
【請求項３】
前記垂直なシリコン本体層が、前記ＳｉＧｅデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記パッド誘電体の開口幅で規定される元のトレンチ幅まで延びるように形成され、
前記ウェハ表面まで延びる前記ゲート電極の一部をエッチングして、前記元のトレンチ幅未満の幅の中央ゲート電極を残すステップであって、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも１つの開口を有するステップと、前記開口に誘電体を充填して前記中央ゲート電極を前記上部接点に接触する垂直なシリコン本体層から分離するステップとをさらに含む、請求項１に記載の方法。
【請求項４】
前記中央ゲート電極上に、ゲート接点キャップで覆われ、かつゲート接点側壁で全体を覆われたゲート接点を形成するステップと、
前記ゲート接点側壁の１つに隣接する上部接点用の開口を形成するステップとをさらに含み、前記開口が、前記垂直なシリコン本体層および前記上部接点と接触するように前記中央ゲート電極に対して横方向に配置される、請求項３に記載の方法。
【請求項５】
前記垂直なシリコン本体層が、前記ＳｉＧｅデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記パッド誘電体の開口幅で規定される元のトレンチ幅まで延びるように形成され、
前記ウェハ表面まで延びる前記ゲート電極の一部をエッチングして、前記元のトレンチ幅未満の幅の中央ゲート電極を残すステップであって、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも１つの開口を有するステップと
前記開口に誘電体を充填して前記中央ゲート電極を前記上部接点に接触する垂直なシリコン本体層から分離するステップとをさらに含む、請求項２に記載の方法。
【請求項６】
前記中央ゲート電極上に、ゲート接点キャップで覆われ、かつゲート接点側壁で全体を覆われたゲート接点を形成するステップと、
前記ゲート接点側壁の１つに隣接する上部接点用の開口を形成するステップとをさらに含み、前記開口が、前記垂直なシリコン本体層および前記上部接点と接触するように前記中央ゲート電極に対して横方向に配置される、請求項５に記載の方法。
【請求項７】
縦形トランジスタを有するＤＲＡＭセルを形成する方法であって、
バルク半導体基板の上にＳｉＧｅデバイス層を有するウェハを提供するステップと、
前記ＳｉＧｅデバイス層を貫通して前記バルク半導体基板中に、元のトレンチ幅を有するトレンチをエッチングするステップと、
前記トレンチの下側部分にコンデンサを形成するステップと、
前記コンデンサの上の前記トレンチ内に分離カラーを形成するステップと、
前記分離カラーの上に前記縦形トランジスタ用の下部接点を形成するステップであって、前記下部接点が前記分離カラーの上で前記ＳｉＧｅデバイス層の一部に接触するステップと、
前記トレンチ内に前記下部接点と垂直に重なり合う分離層を形成して、前記トレンチの上側部分から前記コンデンサを分離するステップと、
前記トレンチ内の前記ＳｉＧｅデバイス層の垂直な露出表面上に、前記分離層の上面から上方に延びる垂直なシリコン本体層をエピタキシャル成長させて、前記垂直なシリコン本体層に歪を生じさせるステップと、
前記トレンチ内の前記垂直なシリコン本体層の垂直な露出表面上にゲート誘電体を形成して、前記トレンチ内部から前記垂直なシリコン本体層を分離するステップと
前記トレンチ内に、前記ゲート誘電体層によって前記垂直なシリコン本体層から分離したゲート電極を形成するステップと、
前記垂直なシリコン本体層に接触する縦形トランジスタ用上部接点を形成して、前記下部接点から前記垂直なシリコン本体層を通って前記上部接点に至る電子用の経路を設けるステップとを含む、方法。
【請求項８】
前記ＳｉＧｅデバイス層が、ＳｉＧｅ緩衝層によって前記バルク半導体基板から分離れる、請求項７に記載の方法。
【請求項９】
前記垂直なシリコン本体層が、前記ＳｉＧｅデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記元のトレンチ幅まで延びるように形成され、  前記ウェハ表面まで延びる前記ゲート電極の一部をエッチングして、前記元のトレンチ幅未満の幅の中央ゲート電極を残すステップをさらに含み、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも１つの開口を有する、請求項７に記載の方法。
【請求項１０】
前記少なくとも１つの開口が、前記中央ゲート電極から前記垂直なシリコン本体層まで外向きに延びる幅を有し、それによって、前記開口の外側を延びるビット線接点の境界が画定され、
前記少なくとも１つの開口に、前記中央ゲート電極の上面まで延びるアレイ上部誘電体層を充填し、
前記中央ゲート電極の前記上面が、ゲート接点内で前記上面の上に延長され、
前記ゲート接点上にゲート接点側壁を形成し、
ビット線接点開口を、前記ゲート接点上の前記ゲート接点側壁の外側を延びるようにエッチングする、請求項９に記載の方法。
【請求項１１】
前記垂直なシリコン本体層が、前記ＳｉＧｅデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記元のトレンチ幅まで延びるように形成され、  前記ウェハ表面まで延びる前記ゲート電極の一部をエッチングして、前記元のトレンチ幅未満の幅の中央ゲート電極を残すステップをさらに含み、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも１つの開口を有する、請求項８に記載の方法。
【請求項１２】
前記少なくとも１つの開口が、前記中央ゲート電極から前記垂直本体層まで外向きに延びる幅を有し、それによって、前記開口の外側を延びるビット線接点の境界が画定され、  前記少なくとも１つの開口に、前記中央ゲート電極の上面まで延びるアレイ上部誘電体層を充填し、
前記中央ゲート電極の前記上面が、ゲート接点中で前記上面の上に延長され、
前記ゲート接点上にゲート接点側壁を形成し、
ビット線接点開口を、前記ゲート接点上の前記ゲート接点側壁の外側を延びるようにエッチングする、請求項１１に記載の方法。
【請求項１３】
縦形トランジスタを備える集積回路構造であって、前記縦形トランジスタが、
バルク半導体基板の上にＳｉＧｅデバイス層を有し、前記ＳｉＧｅデバイス層を貫通して前記バルク基板中にエッチングされたトレンチを有する半導体ウェハと、
前記トレンチ内に形成された分離カラーと、
前記分離カラーの上に形成され、前記分離カラーの上で前記ＳｉＧｅデバイス層の一部に接触する前記縦形トランジスタ用下部接点と、
前記トレンチ内の前記ＳｉＧｅデバイス層の垂直な露出表面上に、前記下部接点の上面から上方に延びるように形成され、歪を受けた垂直なシリコン本体層と、
前記トレンチ内の前記垂直なシリコン本体層の垂直な露出表面上に形成され、それによって前記垂直なシリコン本体層が前記トレンチ内部から分離されるゲート誘電体層と、
前記トレンチ内に形成され、前記ゲート誘電体層によって前記垂直なシリコン本体層から分離されたゲート電極と、
前記垂直なシリコン本体層に接触するように形成された上部接点であって、それによって、前記下部接点から前記垂直なシリコン本体層を通って前記上部接点に至る導電キャリア用の経路が設けられる前記トランジスタの上部接点とを備える、構造。
【請求項１４】
前記ＳｉＧｅデバイス層が、ＳｉＧｅ緩衝層によって前記バルク半導体基板から分離される、請求項１３に記載の構造。
【請求項１５】
前記垂直なシリコン本体層が、前記ＳｉＧｅデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記パッド誘電体の開口幅で規定される元のトレンチ幅まで延びるように形成され、
前記ウェハ表面まで延び、前記元のトレンチ幅未満の幅の中央ゲート電極が残る前記ゲート電極の一部であって、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも１つの開口を有する、前記ゲート電極の一部と、前記中央ゲート電極を前記上部接点と接触する垂直なシリコン本体層から分離するために前記中央ゲート電極に隣接する前記開口に充填される誘電体とをさらに備える、請求項１３に記載の構造。
【請求項１６】
前記中央ゲート電極上に形成されたゲート接点であって、ゲート接点キャップで覆われ、かつゲート接点側壁で全体を覆われたゲート接点と、
前記ゲート接点側壁の１つに隣接して形成された上部接点用の開口とをさらに備え、前記開口が、前記垂直なシリコン本体層および前記上部接点と接触するように前記中央ゲート電極に対して横方向に配置される、請求項１５に記載の構造。
【請求項１７】
前記垂直なシリコン本体層が、前記ＳｉＧｅデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記パッド誘電体の開口幅で規定される元のトレンチ幅まで延びるように形成され、
前記ウェハ表面まで延び、前記元のトレンチ幅未満の幅の中央ゲート電極が残る前記ゲート電極の一部であって、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも１つの開口を有する、前記ゲート電極の一部と、前記中央ゲート電極を前記上部接点に接触する垂直なシリコン本体層から分離するために前記中央ゲート電極に隣接する前記開口に充填される誘電体とをさらに備える、請求項１４に記載の構造。
【請求項１８】
前記中央ゲート電極上に形成されたゲート接点であって、ゲート接点キャップで覆われ、かつゲート接点側壁で全体を覆われたゲート接点と、
前記ゲート接点側壁の１つに隣接して形成された上部接点用の開口とをさらに備え、前記開口が、前記垂直なシリコン本体層および前記上部接点と接触するように前記中央ゲート電極に対して横方向に配置される、請求項１７に記載の構造。
【請求項１９】
縦形トランジスタを有する少なくとも１つのＤＲＡＭセルを含む集積回路であって、前記縦形トランジスタが、
バルク半導体基板の上にＳｉＧｅデバイス層を有するウェハと、
前記ＳｉＧｅデバイス層を貫通して前記バルク半導体基板中に延びる元のトレンチ幅を有するトレンチと、
前記トレンチの下側部分に形成されたコンデンサと、
前記コンデンサの上の前記トレンチ内に形成された分離カラーと、
前記分離カラーの上に形成され、前記分離カラーの上で前記ＳｉＧｅデバイス層の一部に接触する前記縦形トランジスタ用下部接点と、
前記トレンチ内に前記下部接点と垂直に重なり合うように形成され、それによって、前記コンデンサが前記トレンチの上側部分から分離される分離層と、
前記トレンチ内の前記ＳｉＧｅデバイス層の垂直な露出表面上に、前記分離層の上面から上方に延びるように配設され、歪を受けた垂直なシリコン本体層と、
前記トレンチ内の前記垂直なシリコン本体層の垂直な露出表面上に形成され、それによって、前記垂直なシリコン本体層が前記トレンチ内部から分離されるゲート誘電体と、
前記トレンチ内に形成され、前記ゲート誘電体層によって前記垂直なシリコン本体層から分離されたゲート電極と、
前記垂直なシリコン本体層に接触するように形成された上部接点であって、それによって、前記下部接点から前記垂直なシリコン本体層を通って前記上部接点に至る電子用の経路が設けられる縦形トランジスタの上部接点とを含む、集積回路。
【請求項２０】
前記ＳｉＧｅデバイス層が、ＳｉＧｅ緩衝層によって前記バルク半導体基板から分離される、請求項１９に記載の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、集積回路プロセスの分野であり、詳細には、縦形パス・トランジスタ（passtransistor）を有するＤＲＡＭセルの分野である。
【背景技術】
【０００２】
ＡＳＩＣその他の複雑なシステム内のＤＲＡＭおよびＤＲＡＭアレイにおける縦形トランジスタＤＲＡＭセルの製作では、コンデンサを形成するとトレンチ上部のトレンチ壁からシリコンが除去され、それによってパッド窒化物のオーバハングが生成される。
【０００３】
このオーバハングにより、トレンチ上部へのゲート電極の充填が妨げられ、それによってゲート電極中に不都合な空洞が残る。
【０００４】
さらに、所与のグラウンド・ルール（ground rule）およびセル間隔では、縦形トランジスタの上部接点へのビット線接点用スペースは限られている。上部トレンチからシリコンを除去すると、トレンチ壁の外側をシリコン・ウエル中に延びるビット線接点の幅がさらに狭くなる。
【０００５】
セルの横方向寸法を小さくする要求が大きいことを考慮すると、セルの幅を広げてより広いトレンチおよびより広いビット線接点を収容するという選択肢はない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高性能デバイスに対する要求が着実に増えているので、歪シリコンを用いることは、電子の移動度を向上させる魅力的な選択肢の１つである。
【課題を解決するための手段】
【０００７】
本発明の特徴は、トレンチ壁上にトランジスタの移動度を向上させるエピタキシャル歪シリコン垂直本体層を形成することによって、トレンチ・コンデンサ型縦形トランジスタＤＲＡＭセル内でパッド窒化物のオーバハングを補償することである。
【０００８】
本発明の別の特徴は、シリコンを追加することにより、トレンチのポリ充填部から空洞が除去されることである。
【０００９】
本発明の別の特徴は、シリコンが追加されて幅が広くなることにより、ビット線接点の抵抗値が小さくなることである。
【００１０】
本発明の別の特徴は、縦形歪シリコン・チャネルを形成することにより、この縦形デバイス（verticaldevice）の性能が向上することである。
【発明を実施するための最良の形態】
【００１１】
図１に、本発明に用いるウェハを示す。図では、基板１０はバルク半導体基板であり、その上にＳｉＧｅの緩衝層２０と、やはりＳｉＧｅのデバイス層３０が形成される。歪垂直なシリコン本体層は、ＳｉＧｅの緩衝層２０とデバイス層３０の垂直面上に形成されることになり、トランジスタ本体は、この垂直な歪垂直なシリコン本体層内に形成されることになる。パッド誘電体である、パッド酸化物４２およびパッド窒化物４５により、この構造が完成する。
【００１２】
ＳｉＧｅの緩衝層２０は、これら２つの材料の原子間隔の差に対応するために基板１０の表面上に形成される。ＳｉＧｅの緩衝層２０中には、トランジスタの動作に有害な転位その他の材料欠陥がある。当技術分野では周知のように、完全に緩和されたＳｉＧｅであるデバイス層３０は、図に示すセル内だけでなく、任意選択で、図に示すＤＲＡＭセルを含む集積回路の他のところに形成されるプレーナ型トランジスタを含む論理回路内でもトランジスタを保持するために形成される。
【００１３】
当技術分野で知られているように、トレンチ１１０は、例えば深さ８ミクロンの深いトレンチであり、アクセス・デバイスとしての縦形ＦＥＴ（電界効果トランジスタ）を有するＤＲＡＭセルを収容することになる。
【００１４】
本発明は、ＤＲＡＭ用集積回路とともに用いることもできるし、ＤＲＡＭアレイを含み、他の機能を有する回路とともに用いることもできる。現在の実務慣行では、集積回路の形態で製作される多くの複合システムは、ＤＲＡＭから形成されるメモリを含む。
【００１５】
図２に、いくつかの中間ステップによりコンデンサ１００を形成した後の同じ区域を示す。コンデンサ１００は、酸化物（ＳｉＯ２）または窒化物（Ｓｉ３Ｎ４）層に隣接する酸化物層などの誘電体１２を有する。ドープしたポリシリコン（ポリ）または金属などの他の導電材料を被着させることによって形成する中央電極１０５によりコンデンサが完成し、この中央電極１０５により、トレンチ上部に構築されるアクセス・トランジスタとの接触を行うことになる。
【００１６】
分離カラー１０７（例えば酸化物）の形成は、コンデンサの初期部分が完成した後で形成されたものであり、中央電極１０５を延ばす前に行う。分離カラー１０７は従来型のものであり、トレンチの構築によって露出した垂直なシリコン（またはＳｉＧｅあるいはその両方）を酸化することによって形成される。あるいは、この分離カラー１０７は、ＣＶＤ（化学気相成長法）などの従来の被着技術によってトレンチ側壁上に形成することができる。ＲＩＥ（反応性イオン・エッチング）などの技術によってトレンチ底部から被着させた材料を除去して、トレンチ側壁上に分離カラー材料を残す。他の絶縁材料を用いて分離カラー１０７を形成することもできる。
【００１７】
分離カラー１０７を形成した後で、トレンチ１１１の中央部分にポリシリコンなどの導電材料またはポリシリコンと窒化チタンなどいくつかの導電材料の組合せを充填し、次いで、この充填物を陥凹させて分離カラー１０７の一部を露出した状態で残す。
【００１８】
この場合、この分離カラー１０７は欠陥を多く有するＳｉＧｅ緩衝層２０の上下を延び、またそれによって、この構造の他の部分は、ＳｉＧｅ緩衝層２０中の欠陥の影響を受けないように保護される。
【００１９】
この時点で、中央電極１０５の上面の上にトレンチ１１１が残る。括弧１１２で示すこの図のトレンチ１１１の幅は、以下、元のトレンチ幅と称する。図２でわかるように、コンデンサ１００および分離カラー１０７を形成するプロセスでは、デバイス層３０のＳｉＧｅの一部が消費され、そのため、パッド酸化物４２の下に括弧１２２で示すオーバハングが残る。このオーバハング１２２が従来技術では問題になるものであった。というのは、ゲート電極などの材料を従来技術で被着させると、このオーバハング１２２のためにトレンチ１１１が完全には充填されず、そのため、この充填材料中に空洞が形成される傾向があるからである。
【００２０】
図３に、湿式エッチング・ステップで分離カラー１０７の上部および内部コーナをエッチングして、中央電極１０５の上面から横方向および下に延びる開口１１３を形成するステップ後の同じセルを示す。
【００２１】
図４に、この開口１１３を充填し、次いで、この充填材料を陥凹させて、開口１１３内にのみ前記充填材料を残し、それによって埋込みストラップ１０６を形成した結果を示す。
【００２２】
図５に、コンデンサ１００の中央電極１０５の上のスペースを充填し、かつ後で被着させることになる縦形トランジスタのゲート電極から中央電極１０５を分離するトレンチ上部酸化物と称する分離層１３２を被着させた結果を示す。
【００２３】
任意の好都合な時点で、アニール・ステップにより、中央電極１０５または被着させた埋込みストラップ１０６あるいはその両方からＳｉＧｅデバイス層３０にドーパントを送り込んで、ＳｉＧｅデバイス層３０にドーパントを広げる延長埋込みストラップ１０６’を形成し、それによって、縦形ＦＥＴの下部接点の一部になる区域との接触が行われる。
【００２４】
トレンチ１１１内に酸化物を被着させ、トレンチ壁に付着した材料をエッチングするプロセスにより、オーバハング１２２の範囲が広がることになる。
【００２５】
図６に、垂直なシリコン本体層と称するシリコンをエピタキシャル成長（epitaxiadeposition）させた結果を示す。この垂直なシリコン本体層１３４は、デバイス層３０の露出表面上にシリコンをエピタキシャル成長させたものである。垂直なシリコン本体層１３４は、縦形ＦＥＴの本体の一部になる。
【００２６】
垂直なシリコン本体層１３４は、オーバハング１２２の長さに等しい公称厚さで被着させる。その結果、トランジスタ本体の新しい垂直表面が、パッド窒化物４５の垂直面で画定された元のトレンチ幅１１２にほぼ整列する。
【００２７】
ＳｉＧｅ中の原子間距離は、結晶質シリコン中の対応する距離よりも大きいので、垂直なシリコン本体層１３４中のシリコンに歪みが生じる。この歪みにより、縦形トランジスタの移動度が増加し、したがってトランジスタの性能が向上する。
【００２８】
このトレンチ１１１の横方向寸法は、垂直なシリコン本体層１３４を形成する前の元のトレンチ１１１の横方向寸法よりも垂直なシリコン本体層１３４の厚さの２倍だけ小さくなる。垂直なシリコン本体層１３４中のトランジスタの性能は、ＳｉＧｅデバイス層中の同等のトランジスタの性能よりもよい。場合によっては、追加の性能を必要としないことがあり、ＳｉＧｅデバイス層の垂直面上にＳｉＧｅ層を配置し、この層を縦形トランジスタの本体として用いることが好ましいことがある。
【００２９】
このトレンチ１１１の横方向寸法は、垂直なシリコン本体層を形成する前の元のトレンチ１１１の横方向の寸法よりも垂直なシリコン本体層１３４の厚さの２倍だけ小さくなる。所与のグラウンド・ルールでは、トレンチ１１１の寸法および（図９に示す）ゲート電極と通過ワード線（passingwordline）の間隔は固定され、そのため、トレンチ幅が小さくなると、以下で説明するように、他の目的に用いる区域が空く。
【００３０】
図７に、熱成長させた酸化物などのゲート誘電体１５２を垂直なシリコン本体層１３４上に形成し、残りの開口に導電材料１５４を充填し、次いで、任意選択で導電材料１５４の上部の外側部分をエッチングして中央ゲート電極１５５と開口１５６を形成した結果を示す。導電材料１５４は、ポリシリコンであることが好ましい。
【００３１】
図８に、パッド窒化物４５を取り除き、ＳｉＧｅデバイス層３０の上側部分にドーパントを注入して、このトランジスタの動作に応じてトランジスタの上部接点を含むドレインまたはソース１５７を形成し、開口１５６に酸化物などのアレイ上部絶縁材料１６２を充填し、それによって、上部接点を含むドレインまたはソース１５７から中央ゲート電極１５５を分離した結果を示す。任意の好都合な時点で（図示しない）分離トレンチを形成して、回路の他の部分のセルおよびデバイスを分離することができる。
【００３２】
このセルは、（縦形トランジスタの上部接点を含むドレインまたはソース１５７のところで）ＤＲＡＭアレイのビット線に接点が形成され、（アクセス・トランジスタのゲートのところで）ＤＲＡＭアレイのワード線に中央ゲート電極１５５が形成されるまで完成しない。
【００３３】
図９に、中央ゲート電極１５５の延長部１７２ならびに関連のゲート接点キャップ１７６およびゲート接点側壁１７４を備えるワード線構造１７５または１７７を形成する中間ステップの結果を示す。ポリシリコン、タングステン、タングステンシリサイドまたは他の任意の適切な導電材料、あるいはそれらの任意の組合せを用いて、ワード線構造１７５または１７７を形成することができる。窒化物などのゲート接点キャップ１７６によって中央ゲート電極１５５に接触する前記延長部１７２を覆うことができる。
【００３４】
このワード線構造１７５または１７７は、ワード線材料の前記延長部１７２およびゲート接点キャップ１７６を被着させることによって形成される。中央ゲート電極１５５のリソグラフィ処理により、ゲート接点キャップ１７６で覆われた前記延長部１７２のスタックが画定される。
【００３５】
ゲート接点側壁１７４は、ＣＶＤなどの従来方式プロセスによって窒化物層その他の適切な材料を被着させ、ＲＩＥなどの方向性エッチング・プロセスで平坦な部分をエッチングすることによってゲート・スタックの側面上に形成される。
【００３６】
図９に示す３つの構造は、従来方式の折返しワード線（folded wordline）配置を用いた、数字１７５で示す中央のワード線構造と、図に示すセルの前後にあるセルの行用のワード線である２つの通過ワード線構造１７７である。（図示しないが）あるいは、このワード線は、中央ゲート電極１５５の中心からオフセットさせることができる。
【００３７】
図に示すセル用の中央ゲート電極１５５（図８または図１１参照）と右側の通過ワード線構造１７７の間隔１８２は、グラウンド・ルールによって設定される。そのため、所与のグラウンド・ルールでは、シリコンの消費によってトレンチ幅が広がるので、トレンチの外側になければならず、かつ通過ワード線線構造１７７に接触してはならない、トレンチ用ビット線接点に利用可能なスペースが減少していた。
【００３８】
図１０に、層間誘電体（interlevel dielectric）（この場合はＢＰＳＧ）１８４の第
１層を被着させ、ビット線接点用の接触開口を開け、この開口にタングステンまたはポリシリコンなどの導電材料を充填して接点１８５を形成した後のセルを示す。
【００３９】
図１１は、図１０の括弧１９０で示すセルの上部領域の拡大図である。図には、中央ゲート電極１５５および中央ゲート電極１５５の左右の２つのビット線接点１８５が貫通した部分のアレイ上部誘電体１６２を示している。
【００４０】
左側のビット線接点１８５の上に、本発明によるビット線接点の幅を１８５と標示した括弧で示す。右側のビット線１８５の矢印１８６は、垂直なシリコン本体層１３４を被着させず、そのため、陥凹したトレンチの右側の壁から、パッド窒化物４５の垂直縁部位置である矢印１８５の左側縁部まで延びる間隔１８６が、ビット線接点に利用可能な幅になる従来技術構成での幅を示す。
【００４１】
以前は、トレンチ壁をＳｉＧｅデバイス層３０中に陥凹させたときに、その壁の間隔によりトレンチ幅が設定され、したがって、それを減算することによってビット線接点に利用可能な幅が設定された。
【００４２】
本発明によるセルでは、垂直なシリコン本体層１３４の幅が追加されるのでトレンチ開口が狭くなり、したがって、ビット線接点に利用可能なスペースが大きくなる。接点が広くなると、コンデンサに出入りする電子の通り道の抵抗値は小さくなる。
【００４３】
ビット線接点１８５の底部は、垂直なシリコン本体層１３４の上部、および上部接点を含むドレインまたはソース１５７と電気的に接触する。
【００４４】
好ましい１つの実施形態に関して本発明を説明してきたが、添付の特許請求の範囲の趣旨および範囲に含まれる様々なバージョンで本発明を実施できることが当業者には理解よう。
【図面の簡単な説明】
【００４５】
【図１】深いトレンチをエッチングする初期ステップ後のサンプル・ウェハを示す図    である。
【図２】セル用コンデンサおよび分離カラーを形成した後の同じ区域を示す図である    。
【図３】埋込みストラップ用の開口を形成した後のセルを示す図である。
【図４】埋込みストラップを形成した後のセルを示す図である。
【図５】トレンチ上部酸化物を形成した後のセルを示す図である。
【図６】エピ・ステップ後のセルを示す図である。
【図７】ゲート酸化物を成長させ、ゲート電極を充填した後のセルを示す図である
【図８】アレイ上部酸化物を形成した後のセルを示す図である。
【図９】ゲート接点を形成した後のセルを示す図である。
【図１０】ビット線接点を形成した後のセルを示す図である。
【図１１】ビット線接点を形成した後のセルを示す図である。
【符号の説明】
【００４６】
１０  基板
１２  誘電体
２０  緩衝層
３０  デバイス層
４２  パッド酸化物
４５  パッド窒化物
１００  コンデンサ
１０５  中央電極
１０６  埋込みストラップ
１０６’延長埋込みストラップ
１０７  分離カラー
１１０  トレンチ
１１１  トレンチ
１１２  元のトレンチ幅
１１３  開口
１２２  オーバハング
１３２  絶縁体層
１３４  垂直なシリコン本体層
１５４  導電材料
１５５  中央ゲート電極
１５６  開口
１５７  上部接点を含むドレインまたはソース
１６２  アレイ上部絶縁材料
１７２  延長部
１７４  ゲート接点側壁
１７５  ワード線構造
１７６  ゲート接点キャップ
１７７  ワード線構造
１８２  間隔、層間誘電体
１８５  ビット線接点
１８６  従来技術のビット線接点幅
１９０  セル上部領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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