(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ、ワード線を駆動するローデコーダ、カラム選択線を選択するカラムデコーダ、前記メモリセルアレイ中のメモリセルが接続されるビット線対、前記ビット線対の電位差を増幅するセンスアンプ及びＩ／Ｏ制御回路を含むメモリコア部と、
書き込みの対象となるメモリセルのアドレスをラッチするアドレスレジスタと、
前記メモリコア部の前記Ｉ／Ｏ制御回路中に設けられ、前記ビット線対の倍数のピッチで繰り返し配置され、前記メモリセルに書き込むデータをラッチするデータレジスタと、
前記メモリコア部の前記Ｉ／Ｏ制御回路の一部として働き、前記ビット線対の倍数のピッチで繰り返し配置され、前記データレジスタにラッチされた書き込みデータに応じてデータ線対を駆動するＤＱライトドライバと
を具備し、
コマンドの入力によって外部から取り込んだ書き込みデータを、実際にメモリセルに書き込むタイミングを、次のコマンドが設定されたタイミングから開始することを特徴とする半導体記憶装置。
【請求項２】
前記コマンドは、各ランダムサイクルタイムにつき１回の入力でリード／ライトを規定するものであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記データ線対と前記ビット線対間に設けられ、カラム選択線のレベルに応答してオン／オフ制御されるＩ／Ｏゲートと、前記アドレスレジスタにラッチされているカラムアドレス信号をデコードして前記カラム選択線を選択的に駆動するカラムデコーダとを更に具備し、
コマンドの入力に応答して書き込みデータを前記データレジスタに転送してラッチし、次のクロックサイクルのコマンドの入力に応答して前記ＤＱライトドライバを動作させて前記データレジスタにラッチされている書き込みデータに応じて前記データ線対を駆動し、続いて前記Ｉ／Ｏゲートをオンして前記データ線対のデータをビット線対を介してメモリセルに書き込むことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記コマンドは、連続する２つのクロックサイクルでパケットとして与えた第１，第２のコマンドの組み合わせで動作を規定するものであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記データ線対と前記ビット線対間に設けられ、カラム選択線のレベルに応答してオン／オフ制御されるＩ／Ｏゲートと、前記アドレスレジスタにラッチされているカラムアドレス信号をデコードして前記カラム選択線を選択的に駆動するカラムデコーダとを更に具備し、
第１のコマンドの入力に応答して書き込みデータを前記データレジスタに転送してラッチし、次のクロックサイクルの第１のコマンドで前記データレジスタに転送された書き込みデータを前記ＤＱライトドライバを動作させてデータ線対に転送し、第２のコマンドの入力に応答して前記Ｉ／Ｏゲートをオンして前記データ線対のデータをビット線対を介してメモリセルに書き込むことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
メモリセルアレイ、ワード線を駆動するローデコーダ、カラム選択線を選択するカラムデコーダ、前記メモリセルアレイ中のメモリセルが接続されるビット線対、前記ビット線対の電位差を増幅するセンスアンプ及びＩ／Ｏ制御回路を含むメモリコア部と、
書き込みの対象となるメモリセルのアドレスをラッチするアドレスレジスタと、
前記メモリコア部の前記Ｉ／Ｏ制御回路中に設けられ、前記ビット線対のピッチの倍数のピッチで繰り返し配置され、前記メモリセルに書き込むデータをラッチするデータレジスタと、
前記メモリコア部の前記Ｉ／Ｏ制御回路の一部として働き、前記ビット線対のピッチの倍数のピッチで繰り返し配置され、前記データレジスタにラッチされた書き込みデータに応じてデータ線対を駆動するＤＱライトドライバと、
前記メモリコア部の前記Ｉ／Ｏ制御回路の一部として働き、前記ＤＱライトドライバに対応して前記ビット線対のピッチの倍数のピッチで繰り返し配置され、前記データ線対上に読み出された読み出しデータを増幅するＤＱリードアンプと、
入力されたアドレスと前記アドレスレジスタに保存された、まだ実際にメモリセルへの書き込みが終わっていないアドレスとが一致しているか否かを判定する整合性判定器と、
前記整合性判定器の出力信号に応答して、前記ＤＱリードアンプで増幅された読み出しデータと前記データレジスタにラッチされているデータとを切り換えて読み出しデータ線に供給する切換回路と
を具備し、
ライトコマンドの入力によって前記データレジスタにラッチしたデータのメモリセルへの書き込みを、次のクロックサイクルのライトコマンドの入力に応答して開始し、
書き込み時に、次のライトコマンドの前にリードコマンドが入力され、前記整合性判定器でアドレスの一致が検知されたときに、前記データ線対のセンス動作を停止し、前記データレジスタにラッチされているデータを、前記切換回路で前記ＤＱリードアンプの増幅結果に代えて、読み出しデータ線対に転送して外部に出力する
ことを特徴とする半導体記憶装置。
【請求項７】
前記データ線対と前記ビット線対間に設けられ、カラム選択線のレベルに応答してオン／オフ制御されるＩ／Ｏゲートと、前記アドレスレジスタにラッチされているカラムアドレス信号をデコードして前記カラム選択線を選択的に駆動するカラムデコーダとを更に具備し、
ライトコマンドの入力に応答して書き込みデータを前記データレジスタに転送してラッチし、次のクロックサイクルのライトコマンドで前記データレジスタに転送された書き込みデータを前記ＤＱライトドライバを動作させて前記データ線対に転送し、カラムアドレスラッチコマンドの入力に応答してカラム選択線を駆動することにより前記Ｉ／Ｏゲートをオンして前記データ線対のデータをビット線対を介してメモリセルに書き込むことを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するもので、特にメモリセルアレイからのランダムなデータの読み書きを高速に行う機能を有する高速サイクル（Fast Cycle）シンクロナスＤＲＡＭ（ＳＤＲ−ＦＣＲＡＭ）、さらにその２倍のデータ転送レートを実現するダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）のデータ書き込み方式に係るものである。
【０００２】
【従来の技術】
ＤＲＡＭのデータアクセスをＳＲＡＭ並に高速化し、高いクロック周波数（ｔＣＫ）による高いデータバンド幅（単位時間当たりのデータバイト数）を得るために、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）が発案され、既に４Ｍや１６ＭＤＲＡＭ世代より実用化されている。現在の６４Ｍ世代では、全てのＤＲＡＭ使用量の大部分をＳＤＲＡＭが占めている。
【０００３】
最近では、このＳＤＲＡＭをさらに高速化するために、クロック信号の立ち上がりエッジと立ち下がりエッジの両方に同期させることにより、従来の２倍のデータ転送レートで動作するダブルデータレートＳＤＲＡＭが提案され、製品化が進められている。
【０００４】
ところで、データ転送レートを高速化するために、データバンド幅の向上が進む一方で、メモリコアにおけるセルデータのランダムアクセス、すなわち行（ロー）が変化した異なる行アドレス（Row Address）からのデータアクセスの高速化には、ＤＲＡＭ特有の破壊読み出しと増幅動作、さらに次のメモリコアのアクセスに先立つプリチャージ動作に一定の時間（コアレーテンシーと称する）を必要とするため、メモリコアのサイクルタイム（ランダムサイクルタイム＝ｔＲＣ）を大幅に高速化するのが困難であった。
【０００５】
この問題を解決するために、メモリコアのアクセスやプリチャージ動作もパイプライン化し、従来のＤＲＡＭのランダムサイクルタイムを１／２以下に短縮した、いわゆる高速サイクルＲＡＭ（ＦＣＲＡＭ）が提案され、従来ＳＲＡＭが用いられてきた、ランスイッチ（LAN Switch）やルーターなどのランダムデータを高速に転送するようなネットワークの分野を中心に、その製品化が始まろうとしている。
【０００６】
上記ＦＣＲＡＭにおけるデータ読み出しの基本システムについては、例えば特願平９−１４５４０６号、特願平９−２１５０４７号及び特願平９−３３２７３９号を基礎出願とする国際出願、国際公開番号ＷＯ９８／５６００４（藤岡ほか）に記載されている。また、ＦＣＲＡＭのデータ書き込みシステムにおいて、例えば本出願人による特願平１０−２４０１６１号（土田ほか）では、“遅延書き込み動作（Delayed Write Operation）”と呼ぶ方式を提案している。
【０００７】
この発明は、これらの出願において定義されているＦＣＲＡＭのデータ書き込み動作に改良を加えようとするもので、特に特願平１０−２４０１６１号における第２，第３の実施の形態に記載されている機能の改良に関するものである。
【０００８】
まず、特願平１０−２４０１６１号の第２，第３の実施の形態に記載されているＦＣＲＡＭのデータ書き込み動作（Delayed Write Operation、本願ではレイトライト動作(Late Write Operation)と呼ぶことにする）について説明する。
【０００９】
図９及び図１０はそれぞれ、特願平１０−２４０１６１号の第２の実施の形態について説明するためのもので、この先願における図３と図５に対応し、図９は動作を示すタイミングチャート、図１０はＦＣＲＡＭの概略的な基本構成を示すブロック図である。図１１及び図１２（ａ），（ｂ）はそれぞれ、上記先願の第３の実施の形態について説明するためのもので、上記先願における図８と図９（Ａ），（Ｂ）に対応し、概略的な基本構成とアドレス整合性判定器の構成を示すブロック図である。また、図１３は、従来のＤＲＡＭの書き込み方式の問題点について説明するためのタイミングチャートであり、上記先願の第２の実施の形態による書き込み動作によって、このタイミングチャートに示すような書き込み方式の問題を解決しており、先願の図１７に対応する。
【００１０】
但し、ここではリードコマンド（Read Command）の設定から読み出しデータが確定するまでの遅延時間（通常クロック数で記述し、これをリードレーテンシー(Read Latency)ＲＬと称する）と、ライトコマンド（Write Command）の設定から書き込みデータをＦＣＲＡＭ内部で確定するまでの遅延時間（通常クロック数で記述し、これをライトレーテンシー(Write Latency)ＷＬと称する）を等しく２とし、バースト長は２、且つこの発明の主な対象となるＤＤＲ−ＳＤＲＡＭに適用する場合の入出力波形に変更してある。
【００１１】
従来のＤＲＡＭの一般的な動作のままでデータ書き込み時のランダムサイクルｔＲＣを高速化しようとすると、特願平１０−２４０１６１号で説明されているようなタイミングの問題が生ずる。すなわち、図１３のタイミングチャートに示すように、センスアンプがリストア（Restore）動作を終了し、ワード線ＷＬｎを定電圧（Ｎチャネルタイプ想定）にリセット（Equalize）するタイミングｔ１と、データ入力バッファ６に取り込まれたＤＱピンデータＤＱ０〜ＤＱｎを、Ｉ／Ｏ制御回路１０で制御されたＤＱライトドライバからメモリコア部と周辺回路間のデータ転送を行うためのデータ線対ＭＤＱ，／ＭＤＱ（符号の前に付した“／”はバーを意味する）に転送し、さらにカラム選択線（Column Select Line）ＣＳＬを立ち上げてメモリセルへデータを書き込むタイミングｔ２とがほぼ重なってしまい、高速化には限界がある。
【００１２】
このようなタイミングｔ１，ｔ２の重なりを回避するために、特願平１０−２４０１６１号では、実際にメモリセルへの書き込みを行うタイミングを、「次の」ライトコマンドが設定されたタイミングから開始し、それまではアドレス入力とデータ入力をそれぞれアドレスレジスタとデータレジスタに保存するというディレイドライト（レイトライト）方式を提案している。さらに、次のライトコマンドより前にリードコマンドが与えられ、これがアドレスレジスタに保存された、まだ実際にメモリセルへの書き込みが終わっていないアドレスと一致した場合に備えて、アドレスの整合性判定器（Coherency Detector）を設け、両アドレスが一致した場合はメモリセルへのアクセスを遮断し、データレジスタに保存されているデータを読み出すことにより、データの整合性（Coherency）を維持することも提案されている。
【００１３】
しかしながら、この先願で説明されている書き込み方式では、アドレスレジスタの内容に基づいてメモリセルへの書き込みを行う場合のデータパスの長大化や、パターン占有面積の増加によるチップサイズの増大などについては配慮されていない。
【００１４】
これについて図１４の回路図を用いて説明する。図１４は、上記先願のデータ書き込み及び読み出しに関係する部分を抽出して概略構成を模式的に示すブロック図である。データ入力バッファ６に入力された書き込みデータ（シリアルデータ）は、シリアル／パラレル変換回路２０によってパラレルデータに変換され、データレジスタ２１−１，２１−２にラッチされる。これらデータレジスタ２１−１，２１−２にラッチされたデータは、書き込みデータ線ＷＤｅ，ＷＤｏを介してライトドライバ（ＤＱＷＤ）２２−１，２２−２に供給され、データ線対ＭＤＱ，／ＭＤＱ、Ｉ／Ｏゲート２３、センスアンプＳＡ及びビット線対ＢＬ，／ＢＬをそれぞれ介してメモリセルＭＣに書き込まれる。この際、カラムデコーダ（ＣＤ）９−１，９−２でカラム選択線ＣＳＬが選択され、上記Ｉ／Ｏゲート２３がオン／オフ制御されることにより、書き込みを行うカラムが選択されるようになっている。
【００１５】
一方、メモリセルＭＣから読み出されたデータは、ビット線ＢＬ，／ＢＬ、センスアンプＳＡ、Ｉ／Ｏゲート２３及びデータ線対ＭＤＱ，／ＭＤＱをそれぞれ介してＤＱリードアンプ（ＤＱＲＡ）２５−１，２５−２に供給されて増幅される。上記ＤＱリードアンプ２５−１，２５−２の出力信号は、読み出しデータ線ＲＤｅ，ＲＤｏ及びスイッチＳＷ３，ＳＷ４を介してパラレル／シリアル変換回路２６に供給され、データ出力バッファ１３から出力されるようになっている。
【００１６】
上記整合性判定器１４は、スイッチＳＷ３〜ＳＷ６を選択的にオン／オフ制御するものであり、次のライトコマンドより前にリードコマンドが与えられ、これがアドレスレジスタ（図示せず）に保存された、まだ実際にメモリセルＭＣへの書き込みが終わっていないアドレスに一致した場合に、スイッチＳＷ３，ＳＷ４をオフしてメモリセルＭＣから読み出したデータを遮断し、且つスイッチＳＷ５，ＳＷ６をオンしてデータレジスタ２１−１，２１−２に保存されているデータをパラレル／シリアル変換回路２６及びデータ出力バッファ１３を介して読み出す。
【００１７】
なお、上記ＤＱライトドライバ２２−１，２２−２とＤＱリードアンプ２５−１，２５−２は、Ｉ／Ｏ制御回路１０−１，１０−２として働く。
【００１８】
このように、先願の回路構成では、データレジスタ２１−１，２１−２がメモリコア部２７とは独立した周辺回路として存在している。これは、次のライトコマンドより前にリードコマンドが与えられ、これがアドレスレジスタに保存された、まだ実際にメモリセルＭＣへの書き込みが終わっていないアドレスに一致した場合に、整合性判定器１４が一致を検出し、メモリセルＭＣのアクセスを遮断し、データレジスタ２１−１，２１−２に保存されているデータを読み出す動作に対しては余裕が大きいといえる。
【００１９】
しかし、次のライトコマンドが与えられ、アドレスレジスタの内容に基づいてメモリセルＭＣへの書き込みを行う場合は、周辺回路からメモリコアまでのデータパス２８が長くなり、書き込み時のランダムサイクルタイムｔＲＣを悪化させる可能性がある。また、データレジスタ２１−１，２１−２をメモリコア部２７の周辺に配置した場合、８ビットや１６ビットのＩ／Ｏ構成では、データ入力バッファ６とデータレジスタ２１−１，２１−２をＩ／Ｏの数だけ配置する必要があり、しかもこれを書き込みデータ線ＷＤｅ，ＷＤｏでメモリコア部２７の周辺回路に配線しなければならない。このため、データレジスタ２１−１，２１−２には大きなドライブ能力が要求され、出力段にサイズの大きなトランジスタを設けなければならず、パターン占有面積が増大する。また先願では、書き込みのバースト長を１ビットとしているが、実使用上は従来のＳＤＲ−ＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭのように２，４，８といった複数のバーストデータを書き込むことが常識であり、これらの書き込みデータを保存するためのデータレジスタ２１−１，２１−２にはより大きなパターン占有面積が必要となる。さらに通常のＳＤＲＡＭと同様に、ＦＣＲＡＭが複数のメモリバンク構成からなる場合、これらはバンクの数だけ必要となり、結果的に周辺回路部には、「Ｉ／Ｏ数×バースト長×バンク数」のデータレジスタが必要となる。このため、周辺回路部のパターン占有面積と配線数が大幅に増大し、チップサイズはますます大きくなる。
【００２０】
【発明が解決しようとする課題】
上記のように従来の半導体記憶装置は、ランダムなデータ書き込みサイクルを高速化しようとすると、ワード線を定電圧にリセットするタイミングと、Ｉ／Ｏメモリセルへ書き込むタイミングが重なってしまい、高速化が制限されるという問題があった。
【００２１】
この問題を解決するためにいくつかの提案がされているが、アドレスレジスタの内容に基づいてメモリセルへの書き込みを行う場合に、データパスの長大化によるランダムサイクルタイムの悪化や、データレジスタのパターン占有面積の増加によるチップサイズの増大については充分な配慮がなされていない。
【００２２】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、アドレスレジスタの内容に基づいてメモリセルへの書き込みを行う場合のデータパスを短縮して書き込み時のランダムサイクルタイムを高速化でき、且つデータレジスタのパターン占有面積を小さくしてチップサイズを縮小できる半導体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、メモリセルアレイ、ワード線を駆動するローデコーダ、カラム選択線を選択するカラムデコーダ、前記メモリセルアレイ中のメモリセルが接続されるビット線対、前記ビット線対の電位差を増幅するセンスアンプ及びＩ／Ｏ制御回路を含むメモリコア部と、書き込みの対象となるメモリセルのアドレスをラッチするアドレスレジスタと、前記メモリコア部の前記Ｉ／Ｏ制御回路中に設けられ、前記ビット線対の倍数のピッチで繰り返し配置され、前記メモリセルに書き込むデータをラッチするデータレジスタと、前記メモリコア部の前記Ｉ／Ｏ制御回路の一部として働き、前記ビット線対の倍数のピッチで繰り返し配置され、前記データレジスタにラッチされた書き込みデータに応じてデータ線対を駆動するＤＱライトドライバとを具備し、コマンドの入力によって外部から取り込んだ書き込みデータを、実際にメモリセルに書き込むタイミングを、次のコマンドが設定されたタイミングから開始する。
【００２４】
また、下記（ａ）〜（ｄ）のような特徴を備えている。
【００２５】
（ａ）前記コマンドは、各ランダムサイクルタイムにつき１回の入力でリード／ライトを規定するものであることを特徴とする。
【００２６】
（ｂ）前記データ線対と前記ビット線対間に設けられ、カラム選択線のレベルに応答してオン／オフ制御されるＩ／Ｏゲートと、前記アドレスレジスタにラッチされているカラムアドレス信号をデコードして前記カラム選択線を選択的に駆動するカラムデコーダとを更に具備し、コマンドの入力に応答して書き込みデータを前記データレジスタに転送してラッチし、次のクロックサイクルのコマンドの入力に応答して前記ＤＱライトドライバを動作させて前記データレジスタにラッチされている書き込みデータに応じて前記データ線対を駆動し、続いて前記Ｉ／Ｏゲートをオンして前記データ線対のデータをビット線対を介してメモリセルに書き込むことを特徴とする。
【００２７】
（ｃ）前記コマンドは、連続する２つのクロックサイクルでパケットとして与えた第１，第２のコマンドの組み合わせで動作を規定するものであることを特徴とする。
【００２８】
（ｄ）前記データ線対と前記ビット線対間に設けられ、カラム選択線のレベルに応答してオン／オフ制御されるＩ／Ｏゲートと、前記アドレスレジスタにラッチされているカラムアドレス信号をデコードして前記カラム選択線を選択的に駆動するカラムデコーダとを更に具備し、第１のコマンドの入力に応答して書き込みデータを前記データレジスタに転送してラッチし、次のクロックサイクルの第１のコマンドで前記データレジスタに転送された書き込みデータを前記ＤＱライトドライバを動作させてデータ線対に転送し、第２のコマンドの入力に応答して前記Ｉ／Ｏゲートをオンして前記データ線対のデータをビット線対を介してメモリセルに書き込むことを特徴とする。
【００２９】
更に、この発明の他の一態様に係る半導体記憶装置は、メモリセルアレイ、ワード線を駆動するローデコーダ、カラム選択線を選択するカラムデコーダ、前記メモリセルアレイ中のメモリセルが接続されるビット線対、前記ビット線対の電位差を増幅するセンスアンプ及びＩ／Ｏ制御回路を含むメモリコア部と、書き込みの対象となるメモリセルのアドレスをラッチするアドレスレジスタと、前記メモリコア部の前記Ｉ／Ｏ制御回路中に設けられ、前記ビット線対のピッチの倍数のピッチで繰り返し配置され、前記メモリセルに書き込むデータをラッチするデータレジスタと、前記メモリコア部の前記Ｉ／Ｏ制御回路の一部として働き、前記ビット線対のピッチの倍数のピッチで繰り返し配置され、前記データレジスタにラッチされた書き込みデータに応じてデータ線対を駆動するＤＱライトドライバと、前記メモリコア部の前記Ｉ／Ｏ制御回路の一部として働き、前記ＤＱライトドライバに対応して前記ビット線対のピッチの倍数のピッチで繰り返し配置され、前記データ線対上に読み出された読み出しデータを増幅するＤＱリードアンプと、入力されたアドレスと前記アドレスレジスタに保存された、まだ実際にメモリセルへの書き込みが終わっていないアドレスとが一致しているか否かを判定する整合性判定器と、前記整合性判定器の出力信号に応答して、前記ＤＱリードアンプで増幅された読み出しデータと前記データレジスタにラッチされているデータとを切り換えて読み出しデータ線に供給する切換回路とを具備し、ライトコマンドの入力によって前記データレジスタにラッチしたデータのメモリセルへの書き込みを、次のクロックサイクルのライトコマンドの入力に応答して開始し、書き込み時に、次のライトコマンドの前にリードコマンドが入力され、前記整合性判定器でアドレスの一致が検知されたときに、前記データ線対のセンス動作を停止し、前記データレジスタにラッチされているデータを、前記切換回路で前記ＤＱリードアンプの増幅結果に代えて、読み出しデータ線対に転送して外部に出力する。
【００３０】
また、下記（ｅ），（ｆ）のような特徴を備えている。
【００３１】
（ｅ）前記データ線対と前記ビット線対間に設けられ、カラム選択線のレベルに応答してオン／オフ制御されるＩ／Ｏゲートと、前記アドレスレジスタにラッチされているカラムアドレス信号をデコードして前記カラム選択線を選択的に駆動するカラムデコーダとを更に具備し、ライトコマンドの入力に応答して書き込みデータを前記データレジスタに転送してラッチし、次のクロックサイクルのライトコマンドで前記データレジスタに転送された書き込みデータを前記ＤＱライトドライバを動作させてデータ線対に転送し、カラムアドレスラッチコマンドの入力に応答してカラム選択線を駆動することにより前記Ｉ／Ｏゲートをオンして前記データ線対のデータをビット線対を介してメモリセルに書き込むことを特徴とする。
【００３２】
（ｆ）前記ＤＱリードアンプ、前記ＤＱライトドライバ及び前記データレジスタは、前記ビット線対のピッチの倍数のピッチで形成されていることを特徴とする。
【００３３】
上記のような構成によれば、データレジスタをメモりコア部内のメモリセルに近い位置に配置しているので、メモリセルへの書き込みデータのデータパスにおける上流部側にデータを送り込むことが可能であり、次のライトサイクルにおいて、メモリセルにデータを書き込む動作を高速化して書き込み時のランダムサイクルタイムを短縮できる。
【００３４】
また、データレジスタとしてのラッチ回路は極めて簡単な構成にでき、且つドライブ能力の小さなトランジスタで構成できる。よって、データレジスタを、従来のＤＱリードアンプ及びＤＱライトドライバの繰り返し配置部に容易に埋め込むことができ、データレジスタの内部ノードの信号のための配線も極めて簡単にできる。この結果的、チップサイズの増大を抑えることができる。
【００３５】
更に、レイトライト動作において、次のライトコマンドより前にリードコマンドが与えられ、これがアドレスレジスタに保存された、まだ実際にメモリセルへの書き込みが終わっていないアドレスと一致した場合に、メモリセルからのデータでなく、データレジスタからのデータを直接読み出すことができる。
【００３６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１乃至図３はそれぞれ、この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、図１はＤＤＲ−ＳＤＲＡＭのデータ書き込み及び読み出しに関係する要部を抽出して概略構成を示すブロック図、図２は図１に示した回路におけるＤＱライトドライバ及びデータレジスタ（ラッチ回路）の具体的な回路構成例を示す回路図、図３は上記図１及び図２に示した回路の動作を説明するためのタイミングチャートである。なお、従来の説明では書き込みバースト長を１ビットとしたが、ここではＤＤＲ−ＳＤＲＡＭの仕様に基づき、バースト長を２とした例を示す。
【００３７】
図１に示すように、メモリコア部１００には、メモリセルアレイＭＣＡ、ローデコーダ（ＲＤ）１１２、カラムデコーダ（ＣＤ）１０６−１，１０６−２，…、センスアンプＳＡ、及びＩ／Ｏ制御回路１０１−１，１０１−２，…などが設けられている。上記Ｉ／Ｏ制御回路１０１−１，１０１−２，…はそれぞれ、ＤＱリードアンプ（ＤＱＲＡ）１０２−１，１０２−２，…、ＤＱライトドライバ（ＤＱＷＤ）１０３−１，１０３−２，…、及びデータレジスタ（ラッチ回路）１０４−１，１０４−２，…で構成される。上記ＤＱリードアンプ１０２−１，１０２−２，…とＤＱライトドライバ１０３−１，１０３−２，…にはそれぞれ、データ線対ＭＤＱ，／ＭＤＱを介して、Ｉ／Ｏゲート１０５、センスアンプＳＡ、ビット線対ＢＬ，／ＢＬ、及びメモリセルＭＣなどが接続されている。上記ＤＱリードアンプ１０２−１，１０２−２とＤＱライトドライバ１０３−１，１０３−２は、メモリセルアレイＭＣＡにできるだけ近接した場所に配置され、ビット線対ＢＬ，／ＢＬのピッチの倍数のピッチで形成されている。例えば１６ビットのＩ／Ｏ構成のＦＣＲＡＭで最大バースト長が４、１つのメモリコアの連続するビット線対が２０４８であれば、同時に動作するＤＱリードアンプとＤＱライトドライバは、１６×４＝６４個なので、２０４８÷６４＝３２ビット線対に１セットのＤＱリードアンプとＤＱライトドライバが繰り返し配置される。
【００３８】
上記カラムデコーダ１０６−１，１０６−２，…は、上記各Ｉ／Ｏ制御回路１０１−１，１０１−２，…に対応して設けられ、これらカラムデコーダ１０６−１，１０６−２，…の出力信号が供給されるカラム選択線ＣＳＬによって上記Ｉ／Ｏゲート１０５がオン／オフ制御される。そして、選択されたカラム選択線ＣＳＬが立ち上がると、Ｉ／Ｏゲート１０５がオンしてデータ線対ＭＤＱ，／ＭＤＱとビット線対ＢＬ，／ＢＬが接続される。
【００３９】
データ入力バッファ１０８、シリアル／パラレル変換回路１０９、書き込みデータ線ＷＤｅ，ＷＤｏ、データ出力バッファ１１１、パラレル／シリアル変換回路１１０、及び読み出しデータ線ＲＤｅ，ＲＤｏは、メモリコア部１００の周辺に配置されている。
【００４０】
外部ＤＱピン１０７からデータ入力バッファ１０８に入力された書き込みデータ（シリアルデータ）は、シリアル／パラレル変換回路１０９によってパラレルデータに変換され、書き込みデータ線ＷＤｅ，ＷＤｏを介して、それぞれデータレジスタ１０４−１，１０４−２にラッチされる。これらデータレジスタ１０４−１，１０４−２にラッチされたデータは、ＤＱライトドライバ１０３−１，１０３−２に供給され、このＤＱライトドライバ１０３−１，１０３−２でデータ線対ＭＤＱ，／ＭＤＱが駆動される。カラムデコーダ１０６−１，１０６−２によって選択されたカラム選択線ＣＳＬが立ち上がると、データ線対ＭＤＱ，／ＭＤＱ上のデータが選択されたＩ／Ｏゲート１０５を介してセンスアンプＳＡに供給され、ビット線対ＢＬ，／ＢＬを介してメモリセルＭＣに書き込まれる。
【００４１】
一方、メモリセルＭＣから読み出されたデータは、ビット線対ＢＬ，／ＢＬを介してセンスアンプＳＡに供給され、センス及び増幅された後、選択されたＩ／Ｏゲート１０５とデータ線対ＭＤＱ，／ＭＤＱを介してＤＱリードアンプ１０２−１，１０２−２に供給される。このＤＱリードアンプ１０２−１，１０２−２によって増幅された読み出しデータは、読み出しデータ線ＲＤｅ，ＲＤｏを介してパラレル／シリアル変換回路１１０に供給され、シリアルデータに変換される。パラレル／シリアル変換回路１１０の出力信号は、データ出力バッファ１１１に取り込まれ、外部ＤＱピン１０７から出力されるようになっている。
【００４２】
図２は、上記図１に示した回路におけるＩ／Ｏ制御回路１０１−１，１０１−２中に設けられたＤＱライトドライバ１０３−１，１０３−２とデータレジスタ（ラッチ回路）１０４−１，１０４−２の具体的な構成例を示す回路図である。
【００４３】
データレジスタ１０４は、信号／ＷＸＦＲ，ＷＸＦＲでそれぞれゲート制御されるクロックドインバータ２０１，２０２とインバータ２０３，２０４を含んで構成されている。上記信号ＷＸＦＲは、カラム選択線ＣＳＬの選択動作が終了し、レイトライトの終了に同期して立ち上がる信号であり、／ＷＸＦＲはその反転信号である。上記クロックドインバータ２０１及びインバータ２０３，２０４は、出力端と入力端が順次縦続接続されている。また、上記クロックドインバータ２０２の出力端はインバータ２０３の入力端に、クロックドインバータ２０２の入力端はインバータ２０３の出力端にそれぞれ接続されている。そして、クロックドインバータ２０１の入力端に書き込みデータ線ＷＤが接続されて書き込みデータが供給され、上記インバータ２０３の出力端（内部ノード）からラッチした書き込みデータに対応する信号ＷＤＩＮ、インバータ２０４の出力端（内部ノード）から上記信号ＷＤＩＮの反転信号／ＷＤＩＮをそれぞれ出力するようになっている。このデータレジスタ１０４は、基本的には図１４に示した従来のデータレジスタ２１−１，２１−２と同様に使用する。
【００４４】
また、上記ＤＱライトドライバ１０３は、アンドゲート２１１，２１２、ノアゲート２１３〜２１６、Ｐチャネル型ＭＯＳトランジスタ２１７〜２１９、及びＮチャネル型ＭＯＳトランジスタ２２０，２２１などを含んで構成されている。上記アンドゲート２１１の入力端には、データレジスタ１０４にラッチされている書き込みデータに対応する信号／ＷＤＩＮとＤＱライトドライバ１０３のライトゲートパルスＷＧＴが供給され、その出力がノアゲート２１３の一方の入力端に供給される。上記ノアゲート２１３の他方の入力端にはデータ線対／ＭＤＱ，ＭＤＱのイコライズ信号ＭＤＱＥＱが供給され、その出力がＭＯＳトランジスタ２１８のゲートに供給される。このＭＯＳトランジスタ２１８のソースは電源に接続され、ドレインはデータ線／ＭＤＱに接続される。ノアゲート２１４の一方の入力端にはライトゲートパルス／ＷＧＴが、他方の入力端には上記信号／ＷＤＩＮがそれぞれ供給され、その出力がＭＯＳトランジスタ２２０のゲートに供給される。このＭＯＳトランジスタ２２０のドレインはデータ線／ＭＤＱに接続され、ソースは接地点に接続される。
【００４５】
上記アンドゲート２１２の入力端には、データレジスタ１０４にラッチされている書き込みデータに対応する信号ＷＤＩＮとライトゲートパルスＷＧＴが供給され、その出力がノアゲート２１５の一方の入力端に供給される。上記ノアゲート２１５の他方の入力端にはイコライズ信号ＭＤＱＥＱが供給され、その出力がＭＯＳトランジスタ２１９のゲートに供給される。このＭＯＳトランジスタ２１９のソースは電源に接続され、ドレインはデータ線ＭＤＱに接続される。ノアゲート２１６の一方の入力端にはライトゲートパルス／ＷＧＴが、他方の入力端には上記信号ＷＤＩＮがそれぞれ供給され、その出力がＭＯＳトランジスタ２２１のゲートに供給される。このＭＯＳトランジスタ２２１のドレインはデータ線ＭＤＱに接続され、ソースは接地点に接続される。
【００４６】
そして、ＭＯＳトランジスタ２１７の電流通路が上記データ線対／ＭＤＱ，ＭＤＱ間に接続され、このＭＯＳトランジスタ２１７のゲートにイコライズ信号／ＭＤＱＥＱが供給されるようになっている。
【００４７】
従来は、最初のライトサイクルで外部から入力した書き込みデータは、周辺回路部のデータレジスタ２１−１，２１−２に取り込んだが、本実施の形態に係るＦＣＲＡＭでは、通常のＳＲＡＭと同様に、外部から入力した書き込みデータを書き込みデータ線ＷＤｅ，ＷＤｏに転送し、さらにＤＱライトドライバ１０３に隣接して設けたデータレジスタ（ラッチ回路）１０４−１，１０４−２にまで転送している。従って、特願平１０−２４０１６１号で提案されている技術と比較すると、次のライトサイクルで実際にメモリセルＭＣにデータを書き込む際に、前のライトサイクルで外部から入力した書き込みデータは、書き込みデータ全体のデータパス、すなわち図１に示した回路における、最下流に位置する外部ＤＱピン１０７→データ入力バッファ１０８→シリアル／パラレル変換回路１０９→書き込みデータ線ＷＤｅ，ＷＤｏ→データレジスタ１０４−１，１０４−２→ＤＱライトドライバ１０３−１，１０３−２→データ線対ＭＤＱ，／ＭＤＱ→Ｉ／Ｏゲート１０５→ビット線対ＢＬ，／ＢＬ→最上流に位置するメモリセルＭＣへのデータパスにおける上流部側にデータを送り込むことが可能である。よって、次のライトサイクルにおいて、メモリセルＭＣにデータを書き込む動作を高速化し、結果的に書き込み時のランダムサイクルタイムｔＲＣを短縮できる。
【００４８】
次に、上記データレジスタ１０４としてのラッチ回路の動作について図３のタイミングチャートにより詳しく説明する。最初のライトサイクル（“ｉ−１”）で外部ＤＱピン１０７から入力された書き込みデータは、データ入力バッファ１０８、シリアル／パラレル変換回路１０９、及び書き込みデータ線ＷＤｅ，ＷＤｏを介してメモリコア部１００に転送される。このサイクルでは、その前のライトサイクルで取り込まれたデータを、レイトライトでメモリセルＭＣに書き込む動作が行われており、この書き込みのためにカラム選択線ＣＳＬｉ−１が立ち上がる。信号ＷＸＦＲは、このカラム選択線ＣＳＬｉ−１のパルス（選択動作）が終了し、レイトライトの終了に同期して立ち上がる信号であり、書き込みデータ線ＷＤｅ，ＷＤｏの内容をデータレジスタ１０４の内部ノード（信号ＷＤＩＮ，／ＷＤＩＮ）に取り込む。内部ノードに取り込まれたデータは、次のライトサイクル（“ｉ”）の始まり、すなわちライトコマンドＷＲを取り込むクロックエッジを受けてから、ＤＱライトドライバ１０３のライトゲートパルスＷＧＴが発生するまで保持されている。
【００４９】
ライトゲートパルスＷＧＴが立ち上がると、ＤＱライトドライバ１０３が活性化し、データ線対ＭＤＱ，／ＭＤＱをデータレジスタ１０４の内部ノードの信号ＷＤＩＮ，／ＷＤＩＮに対応する状態に直ちに駆動し、その後カラム選択線ＣＳＬｉが立ち上がることでデータ線対ＭＤＱ，／ＭＤＱのデータがビット線対ＢＬ，／ＢＬに転送され、センスアンプＳＡで増幅されてメモリセルＭＣへ書き込まれる。ライトゲートパルスＷＧＴとカラム選択線ＣＳＬによる動作が終了する際には、次の書き込みデータが書き込みデータ線ＷＤｅ，ＷＤｏに転送され、信号ＷＸＦＲに応答してデータレジスタ１０４の内部ノード（信号ＷＤＩＮ，／ＷＤＩＮ）に取り込まれる。
【００５０】
上述したような動作の繰り返しで、レイトライト動作が行われ、ランダムサイクルタイムｔＲＣの高速化が維持される。また、データレジスタ１０４としてのラッチ回路は極めて簡単な構成であり、且つドライブ能力の小さなトランジスタで構成できる。よって、上述した例のように、３２ビット線対に１セットのＤＱリードアンプ１０１とＤＱライトドライバ１０３を繰り返し配置する場合にも支障にはならない。これにより、データレジスタ１０４を、従来のＤＱリードアンプ１０１及びＤＱライトドライバ１０３の繰り返し配置部に容易に埋め込むことができ、内部ノードの信号ＷＤＩＮ，／ＷＤＩＮや信号ＷＸＦＥＲ，／ＷＸＦＥＲのための配線も極めて簡単にできる。この結果的、チップサイズの増大を抑えることができる。
【００５１】
［第２の実施の形態］
図４は、この発明の第２の実施の形態に係る半導体記憶装置について説明するためのタイミングチャートである。上記第１の実施の形態では、コマンドを１回のクロックサイクルで与えるものを例にとって説明したが、この第２の実施の形態では、国際出願ＷＯ９８／５６００４に示されている、コマンドを２つの連続するクロックサイクルでパケットとして与えるものに適用したものである。
【００５２】
実際のＦＣＲＡＭの動作としては、リード／ライト以外に、リフレッシュ動作やＳＤＲＡＭのようなモードセットサイクル（Mode Set Cycle）のような機能があるため、これまでに示したランダムサイクルタイムｔＲＣ内で１回だけコマンドを与えて、全ての動作を実現することは困難である。よって、この先願のように、連続するクロックサイクルでパケットとして与えた２つのコマンドの組み合わせで動作を規定する方が現実的である。
【００５３】
例えば第１のコマンドとしてライトコマンドＷＲＡと、第２のコマンドとしてカラムアドレスラッチコマンドＬＡを１つのパケットＰＡとしてＦＣＲＡＭに与えると、連続するクロック入力パルスにそれぞれ応答して動作することになり、コマンド間隔は最小となり、それぞれのコマンドサイクルの高速化に有効である。ライトコマンドＷＲＡとカラムアドレスラッチコマンドＬＡを２つの連続したクロックＣＬＫに同期して取り込むことで、ライトコマンドＷＲＡの入力によって上記ライトゲートパルスＷＧＴを発生し、ＤＱライトドライバ１０３を活性化して、データレジスタ１０４の内部ノードの内容（信号ＷＤＩＮ，／ＷＤＩＮ）に応じてデータ線対ＭＤＱ，／ＭＤＱを駆動する。続いて、カラムアドレスラッチコマンドＬＡの入力によってカラム選択線ＣＳＬを選択し、Ｉ／Ｏゲート１０５をオンしてデータ線対ＭＤＱ，／ＭＤＱ上のデータをビット線対ＢＬ，／ＢＬに転送してメモリセルＭＣに書き込む。
【００５４】
この時、ライトコマンドＷＲＡの入力によって、データを書き込むべきメモリセルアレイＭＣＡのローアドレス（これはアドレスレジスタに保持されている）に対応するワード線ＷＬの選択と活性化が開始され、センスアンプＳＡによるセンス動作が開始される。しかし、連続するクロックサイクルでパケットＰＡとして与えた２つのコマンドＷＲＡ，ＬＡの組み合わせであり、クロックサイクルはワード線ＷＬの選択と活性化及びセンスアンプＳＡの動作開始に要する時間Ｔｓｅｎｓｅより充分短いので、第２のコマンドであるカラムアドレスラッチコマンドＬＡの入力によってカラム選択線ＣＳＬが選択され、データ線対ＭＤＱ，／ＭＤＱ上のデータをビット線対ＢＬ，／ＢＬに書き込む際、センスアンプＳＡはまだ動作を開始していない。従って、メモリセルＭＣの記憶データをセンス、リストアする動作と競合することなく、新たに書き込みデータをビット線対ＢＬ，／ＢＬに与え、これをセンスアンプＳＡがセンス、リストアすることになり、メモリセルへのデータの書き込み、リストア動作のスピードは、通常の読み出し動作とほとんど同じ速度で行われ、書き込み時のランダムサイクルタイムｔＲＣがＦＣＲＡＭの動作を律速することはない。
【００５５】
［第３の実施の形態］
図５及び図６はそれぞれ、この発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、図５はＤＤＲ−ＳＤＲＡＭのデータ書き込み及び読み出しに関係する部分を抽出して概略構成を示すブロック図、図６は上記図５に示した回路におけるＤＱリードアンプの出力信号とデータレジスタの出力信号とを切り換える読み出しデータ切換回路の構成例を示す回路図である。
【００５６】
この第３の実施の形態は、レイトライト動作において、次のライトコマンドより前にリードコマンドが与えられ、これがアドレスレジスタに保存された、まだ実際にメモリセルへの書き込みが終わっていないアドレスと一致した場合に、メモリセルからのデータでなく、データレジスタ１０４からのデータを直接読み出すように構成したものである。
【００５７】
すなわち、図５に示すようにアドレスの整合性判定器１１３を設け、この整合性判定器１１３の出力信号ＷＤＲＤでＤＱリードアンプ１０２の出力信号を遮断し、データレジスタ１０４にラッチされているデータを出力するようにしている。
【００５８】
上記読み出しデータ切換回路は、例えば図６に示すように、スイッチＳＷ７，ＳＷ８、マルチプレクサ（ＭＵＸ）１３３、ナンドゲート１３４、ノアゲート１３５、Ｐチャネル型ＭＯＳトランジスタ（バッファトランジスタ）１３６及びＮチャネル型ＭＯＳトランジスタ（バッファトランジスタ）１３７等で構成する。上記マルチプレクサ１３３の一方の入力端にはスイッチＳＷ７を介してＤＱリードアンプ１０２の出力端が接続され、他方の入力端にはスイッチＳＷ８を介してデータレジスタ１０４の内部ノードが接続（信号ＷＤＩＮが供給）される。これらスイッチＳＷ７，ＳＷ８は、上記整合性判定器１１３から出力されるアドレスの一致を検出する信号ＷＤＲＤでオン／オフ制御される。アドレスの一致が検出された時にはスイッチＳＷ８がオン、スイッチＳＷ７がオフとなってデータレジスタにラッチされたデータが選択され、不一致の時にはスイッチＳＷ７がオン、スイッチＳＷ８がオフとなってＤＱリードアンプ１０２の出力信号が選択される。
【００５９】
上記マルチプレクサ１３３の出力端（センスノードｂＲＤ）は、ナンドゲート１３４の一方の入力端及びノアゲート１３５の一方の入力端に接続される。上記ナンドゲート１３４の他方の入力端には信号／ＲＤＰが供給され、上記ノアゲート１３５の他方の入力端には信号ＲＤＰが供給される。上記信号／ＲＤＰ，ＲＤＰは、ＭＯＳトランジスタ１３６，１３７をセンスノードｂＲＤのレベルに応じて選択的にオン／オフ制御するか、共にオフ状態にして読み出しデータ線ＲＤから切り離すかを決定する信号である。上記ナンドゲート１３４の出力信号は、ＭＯＳトランジスタ１３６のゲートに供給され、このＭＯＳトランジスタ１３６のソースは電源に接続される。上記ノアゲート１３５の出力信号はＭＯＳトランジスタ１３７のゲートに供給され、このＭＯＳトランジスタ１３７のドレインは上記ＭＯＳトランジスタ１３６のドレインに、ソースは接地点にそれぞれ接続される。そして、上記ＭＯＳトランジスタ１３６，１３７のドレイン共通接続点から読み出しデータ線ＲＤにデータを出力するようになっている。
【００６０】
上記のような構成において、アドレスの整合性判定器１１３で一致が検出されないときには、スイッチＳＷ７がオン、スイッチＳＷ８がオフ状態となり、ＤＱリードアンプ１０２の出力信号がマルチプレクサ１３３を介してセンスノードｂＲＤに転送され、ナンドゲート１３４とノアゲート１３５でＭＯＳトランジスタ１３６，１３７がそれぞれオン／オフ制御されることにより、メモリセルＭＣから読み出されたデータが読み出しデータ線ＲＤに出力される。
【００６１】
一方、整合性判定器１１３で一致が検出されると、ＤＱリードアンプ１０２を活性化させ、メモリセルＭＣから読み出したデータを転送したデータ線対ＭＤＱ，／ＭＤＱをセンスする信号ＣＭＡをオフにする。これによって、スイッチＳＷ７がオフ、スイッチＳＷ８がオン状態となり、データレジスタ１０４の内部ノードのデータ（信号ＷＤＩＮ）がマルチプレクサ１３３を介してセンスノードｂＲＤに転送され、ナンドゲート１３４とノアゲート１３５でＭＯＳトランジスタ１３６，１３７がそれぞれオン／オフ制御されることにより、データレジスタ１０４から読み出されたデータが読み出しデータ線ＲＤに出力される。
【００６２】
このように、センスノードｂＲＤにおいて、データ線対ＭＤＱ，／ＭＤＱのセンス結果とデータレジスタ１０４にラッチされたデータがマルチプレクスされる。そして、レイトライト動作において、次のライトコマンドより前にリードコマンドが与えられ、これがアドレスレジスタに保存された、まだ実際にメモリセルへの書き込みが終わっていないアドレスと一致した場合に、メモリセルＭＣからのデータでなく、データレジスタ１０４からのデータを直接読み出すことができる。
【００６３】
なお、上記のように構成すると、第１，第２の実施の形態に比べてデータパスが長くなるが、あくまで通常のリード動作におけるデータパスと同じであり、この動作でアクセスタイムが律速されることはない。
【００６４】
図７及び図８はそれぞれ、上記図６に示した回路におけるＤＱリードアンプ１０２と読み出しデータ切換回路の他の構成例を示す回路図である。
【００６５】
図７に示す回路は、Ｐチャネル型ＭＯＳトランジスタ１４１〜１４７、Ｎチャネル型ＭＯＳトランジスタ１４８〜１５４、アンドゲート１５５、インバータ１５６，１５７、ナンドゲート１５８及びノアゲート１５９を含んで構成されている。上記ＭＯＳトランジスタ１４１，１４２の電流通路の一端にはそれぞれデータ線対ＭＤＱ，／ＭＤＱが接続され、ゲートにはデータ線対ＭＤＱ，／ＭＤＱのセンスイネーブル信号ＱＳＥｏが供給される。上記ＭＯＳトランジスタ１４１の電流通路の他端には、ＭＯＳトランジスタ１４４，１４８のドレイン共通接続点、及びＭＯＳトランジスタ１４５，１４９のゲートがそれぞれ接続される。上記ＭＯＳトランジスタ１４２の電流通路の他端には、ＭＯＳトランジスタ１４５，１４９のドレイン共通接続点、ＭＯＳトランジスタ１４４，１４８のゲート、及びインバータ１５６の入力端がそれぞれ接続される。上記ＭＯＳトランジスタ１４４，１４５のソースと電源間には、ＭＯＳトランジスタ１４３の電流通路が接続され、このＭＯＳトランジスタ１４３のゲートには信号／ＱＳＥが供給される。上記ＭＯＳトランジスタ１４８，１４９のソースと接地点間には、ＭＯＳトランジスタ１５０の電流通路が接続され、このＭＯＳトランジスタ１５０のゲートには信号ＱＳＥが供給される。上記アンドゲート１５５の一方の入力端には上記センスイネーブル信号ＱＳＥｏが供給され、他方の入力端にはアドレスの整合性判定器１１３から出力されるアドレスの一致を検出する信号／ＷＤＲＤが供給され、出力信号ＱＳＥが上記ＭＯＳトランジスタ１５０のゲートに供給されると共に、その反転信号／ＱＳＥが上記ＭＯＳトランジスタ１４３のゲートに供給される。
【００６６】
上記インバータ１５６の出力端には、ＭＯＳトランジスタ１５１のゲートが接続され、このＭＯＳトランジスタ１５１のドレインはセンスノードｂＲＤに、ソースは接地点にそれぞれ接続される。上記センスノードｂＲＤと電源間には、ＭＯＳトランジスタ１４６の電流通路が接続され、このＭＯＳトランジスタ１４６のゲートには上記アンドゲート１５５の出力信号ＱＳＥが供給される。また、上記センスノードｂＲＤと接地点間には、ＭＯＳトランジスタ１５２，１５３の電流通路が直列接続され、ＭＯＳトランジスタ１５２のゲートにはアドレスの一致を検出する信号ＷＤＲＤが、ＭＯＳトランジスタ１５３のゲートには内部ノードの信号ＷＤＩＮがそれぞれ供給される。
【００６７】
インバータ１５７の入力端は、上記センスノードｂＲＤに接続され、出力端はナンドゲート１５８の一方の入力端及びノアゲート１５９の一方の入力端に接続される。上記ナンドゲート１５８の他方の入力端には、信号／ＲＤＰが供給され、ノアゲート１５９の他方の入力端には信号ＲＤＰが供給される。上記ナンドゲート１５８の出力端にはＭＯＳトランジスタ（バッファトランジスタ）１４７のゲートが接続され、このＭＯＳトランジスタ１４７のソースは電源に接続される。上記ノアゲート１５９の出力端には、ＭＯＳトランジスタ（バッファトランジスタ）１５４のゲートが接続され、このＭＯＳトランジスタ１５４のドレインはＭＯＳトランジスタ１４７のドレインに、ソースは接地点にそれぞれ接続される。そして、上記ＭＯＳトランジスタ１４７，１５４のドレイン共通接続点に接続された読み出しデータ線ＲＤに信号を出力するようになっている。
【００６８】
上記のような構成において、センスノードｂＲＤは整合性判定器１１３によってアドレスの一致が検出され、信号ＷＤＲＤがハイレベル、信号／ＷＤＲＤがロウレベルとなると、センスイネーブル信号ＳＱＥｏのレベルに拘わらずアンドゲート１５５の出力信号ＱＳＥがロウレベル（／ＱＳＥはハイレベル）となる。これによって、ＭＯＳトランジスタ１４３，１５０がオフ状態、ＭＯＳトランジスタ１４６がオン状態となる。この結果、インバータ１５６の入力端がハイレベルに固定され、出力端がロウレベルとなってＭＯＳトランジスタ１５１がオフ状態となり、センスノードｂＲＤがＤＱリードアンプ１０２から切り離される。
【００６９】
この時、センスノードｂＲＤは、オン状態にあるＭＯＳトランジスタ１４６によってハイレベルにプリチャージされ、データレジスタ１０４の内部ノードの信号ＷＤＩＮによってＭＯＳトランジスタ１５３がオン／オフ制御されることにより、信号ＷＤＩＮのレベルに応じてセンスノードｂＲＤのプリチャージ状態を維持するかディスチャージするかが決定される。このセンスノードｂＲＤのレベルに応じてナンドゲート１５８及びノアゲートでＭＯＳトランジスタ１４７，１５４が選択的に駆動され、データレジスタ１０２にラッチされたデータに応じて読み出しデータ線ＲＤが駆動される。
【００７０】
これに対し、整合性判定器１１３によってアドレスの一致が検出されない時には、信号／ＷＤＲＤがハイレベル、信号ＷＤＲＤがロウレベルとなり、センスイネーブル信号ＳＱＥｏがハイレベルになると、アンドゲート１５５の出力信号ＱＳＥがハイレベル（／ＱＳＥはロウレベル）となる。これによって、ＭＯＳトランジスタ１４３，１５０がオン状態、ＭＯＳトランジスタ１４６がオフ状態となる。これによって、データ線対ＭＤＱ，／ＭＤＱのレベルに応じてセンスノードｂＲＤをＭＯＳトランジスタ１５１で放電するか否かが決定される。このセンスノードｂＲＤのレベルに応じてナンドゲート１５８及びノアゲートでＭＯＳトランジスタ１４７，１５４が選択的に駆動され、メモリセルＭＣから読み出されたデータに応じて読み出しデータ線ＲＤが駆動される。
【００７１】
図８に示す回路は、Ｐチャネル型ＭＯＳトランジスタ１６１〜１６７、Ｎチャネル型ＭＯＳトランジスタ１６８〜１７０、オペアンプ１７１，１７２、インバータ１７３、ナンドゲート１７４及びノアゲート１７５を含んで構成されている。上記ＭＯＳトランジスタ１６１〜１６３は、データ線対ＭＤＱ，／ＭＤＱをプリチャージ及びイコライズするためのプリチャージ／イコライズ回路を構成している。上記ＭＯＳトランジスタ１６１の電流通路はデータ線ＭＤＱと電源間に接続され、上記ＭＯＳトランジスタ１６２の電流通路はデータ線／ＭＤＱと電源間に接続され、上記ＭＯＳトランジスタ１６３の電流通路はデータ線対ＭＤＱ，／ＭＤＱ間に接続されている。これらＭＯＳトランジスタ１６１〜１６３のゲートには、プリチャージ信号ＱＰＲが供給される。
【００７２】
オペアンプ１７１の反転入力端（−）には上記データ線ＭＤＱが接続され、非反転入力端（＋）にはデータ線／ＭＤＱが接続されている。オペアンプ１７２の反転入力端（−）には上記データ線／ＭＤＱが接続され、非反転入力端（＋）にはデータ線ＭＤＱが接続される。これらオペアンプ１７１，１７２には、内部ノードの信号／ＷＤＩＮが供給されて動作が制御される。また、上記ＭＯＳトランジスタ１６４の電流通路は電源とデータ線／ＭＤＱ間に接続され、このＭＯＳトランジスタ１６４のゲートには上記オペアンプ１７１の出力端が接続される。上記ＭＯＳトランジスタ１６５の電流通路は電源とデータ線ＭＤＱ間に接続され、このＭＯＳトランジスタ１６５のゲートには上記オペアンプ１７１の出力端が接続される。
【００７３】
上記オペアンプ１７２の出力端（センスノードｂＲＤ）と接地点間には、ＭＯＳトランジスタ１６８，１６９の電流通路が直列接続され、ＭＯＳトランジスタ１６８のゲートにはアドレスの整合性判定器１１３の出力信号ＷＤＲＤが、ＭＯＳトランジスタ１６９のゲートにはデータレジスタ１０４の内部ノードの信号ＷＤＩＮがそれぞれ供給される。また、上記オペアンプ１７２の出力端と電源間には、ＭＯＳトランジスタ１６６の電流通路が接続され、このＭＯＳトランジスタ１６６のゲートには上記プリチャージ信号ＱＰＲが供給される。
【００７４】
インバータ１７３の入力端は、上記センスノードｂＲＤに接続され、出力端はナンドゲート１７４の一方の入力端及びノアゲート１７５の一方の入力端に接続される。上記ナンドゲート１７４の他方の入力端には、信号／ＲＤＰが供給され、ノアゲート１７５の他方の入力端には信号ＲＤＰが供給される。上記信号／ＲＤＰ，ＲＤＰは、ＭＯＳトランジスタ１６７，１７０をセンスノードｂＲＤのレベルに応じて選択的にオン／オフ制御するか、共にオフ状態にして読み出しデータ線ＲＤから切り離すかを決定する信号である。上記ナンドゲート１７４の出力端にはＭＯＳトランジスタ（バッファトランジスタ）１６７のゲートが接続され、このＭＯＳトランジスタ１６７のソースは電源に接続される。上記ノアゲート１７５の出力端には、ＭＯＳトランジスタ（バッファトランジスタ）１７０のゲートが接続され、このＭＯＳトランジスタ１７０のドレインはＭＯＳトランジスタ１６７のドレインに、ソースは接地点にそれぞれ接続される。そして、上記ＭＯＳトランジスタ１６７，１７０のドレイン共通接続点に接続された読み出しデータ線ＲＤに信号を出力するようになっている。
【００７５】
このような構成のＤＱリードアンプ１０２及び読み出しデータ切換回路であっても、基本的には図７の回路と同様な動作を行い、レイトライト動作において、次のライトコマンドより前にリードコマンドが与えられ、これがアドレスレジスタに保存された、まだ実際にメモリセルへの書き込みが終わっていないアドレスと一致した場合に、メモリセルＭＣからのデータでなく、データレジスタ１０４からのデータを直接読み出すことができる。
【００７６】
【発明の効果】
以上説明したように、この発明によれば、アドレスレジスタの内容に基づいてメモリセルへの書き込みを行う場合のデータパスを短縮して書き込み時のランダムサイクルタイムを高速化でき、且つデータレジスタのパターン占有面積を小さくしてチップサイズを縮小できる半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、ＤＤＲ−ＳＤＲＡＭのデータ書き込み及び読み出しに関係する要部を抽出して概略構成を示すブロック図。
【図２】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、図１に示した回路におけるＤＱライトドライバ及びデータレジスタ（ラッチ回路）の具体的な回路構成例を示す回路図。
【図３】この発明の第１の実施の形態に係る半導体記憶装置について説明するためのもので、図１及び図２に示した回路の動作を説明するためのタイミングチャート。
【図４】この発明の第２の実施の形態に係る半導体記憶装置について説明するためのタイミングチャート。
【図５】この発明の第３の実施の形態に係る半導体記憶装置について説明するためのもので、ＤＤＲ−ＳＤＲＡＭのデータ書き込み及び読み出しに関係する部分を抽出して概略構成を示すブロック図。
【図６】図５に示した回路におけるＤＱリードアンプの出力信号とデータレジスタの出力信号とを切り換える読み出しデータ切換回路の構成例を示す回路図。
【図７】図６に示した回路におけるＤＱリードアンプと読み出しデータ切換回路の他の構成例を示す回路図。
【図８】図６に示した回路におけるＤＱリードアンプと読み出しデータ切換回路の更に他の構成例を示す回路図。
【図９】従来の半導体記憶装置について説明するためのもので、特願平１０−２４０１６１号の第２の実施の形態における動作を示すタイミングチャート。
【図１０】従来の半導体記憶装置について説明するためのもので、ＦＣＲＡＭの概略的な基本構成を示すブロック図。
【図１１】従来の半導体記憶装置について説明するためのもので、特願平１０−２４０１６１号の第３の実施の形態の概略的な基本構成を示すブロック図。
【図１２】従来の半導体記憶装置について説明するためのもので、特願平１０−２４０１６１号の第３の実施の形態のアドレス整合性判定器の構成を示すブロック図。
【図１３】従来のＤＲＡＭにおける書き込み方式の問題点について説明するためのタイミングチャート。
【図１４】特願平１０−２４０１６１号のデータ書き込み及び読み出しに関係する部分を抽出して概略構成を示すブロック図。
【符号の説明】
１００…メモリコア部
１０１−１，１０１−２…Ｉ／Ｏ制御回路
１０２−１，１０２−２…ＤＱリードアンプ（ＤＱＲＡ）
１０３−１，１０３−２…ＤＱライトドライバ（ＤＱＷＤ）
１０４−１，１０４−２…データレジスタ（ラッチ回路）
１０５…Ｉ／Ｏゲート
１０６−１，１０６−２…カラムデコーダ（ＣＤ）
１０７…外部ＤＱピン
１０８…データ入力バッファ
１０９…シリアル／パラレル変換回路
１１０…パラレル／シリアル変換回路
１１１…データ出力バッファ
１１２…ローデコーダ（ＲＤ）
１１３…整合性判定器
ＷＤｅ，ＷＤｏ…書き込みデータ線
ＲＤｅ，ＲＤｏ…読み出しデータ線
ＳＡ…センスアンプ
ＭＤＱ，／ＭＤＱ…データ線対
ＢＬ，／ＢＬ…ビット線対
ＷＬ…ワード線
ＭＣ…メモリセル
ＭＣＡ…メモリセルアレイ
【図１】
0004083944.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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