(57)【特許請求の範囲】
【請求項１】
パッドと電位との間に接続され、かつ内部回路に接続されたゲートを有するＭＯＳ出力トランジスタと、
前記ＭＯＳ出力トランジスタと並列に接続されたダミー・トランジスタであって、前記ＭＯＳ出力トランジスタに接近し、
前記ダミー・トランジスタのゲートと接地との間に接続された抵抗と、
前記ダミー・トランジスタのゲートと前記パッドの間に接続された固有のコンデンサと、
を備えた出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＳＣ保護機能を有する出力回路に関し、特に出力ドライバに対するＥＳＣ保護機能を有するＤＲＡＭ用の出力回路に関する。
【０００２】
【従来の技術】
同期ＤＲＡＭアプリケーションにおいて、出力バッファはＮＭＯＳプル・アップ・トランジスタ及びＮＭＯＳプル・ダウン・トランジスタを備えている。ＥＳＤ保護は、デバイスの高速条件のために直列抵抗を必要とすることになる保護デバイスを使用することなく、この出力に設けられる必要がある。同期ＤＲＡＭは６０ＭＨｚより高速で動作するように設計され、従って出力のハイ及びローのスイッチングはクリティカルなる。速度パスにおける抵抗は出力ドライバを減速させてしまう。更に、正及び負極性ストレスの両方に対して作動する保護機構が効果的である。
【０００３】
ロジック・アプリケーションにおいて用いられている従来技術の出力保護機構は図１に示されている。この機構は、プル・アップＰＭＯＳトランジスタ２０を用いてＥＳＤパルス中はダミー保護トランジスタ２２に電力を供給している。ダミー保護トランジスタ２２は、出力ＮＭＯＳトランジスタ２４と並列に接続されると共に、ＰＭＯＳトランジスタ２０を介したＶｃｃパワー・アップにより切り離（即ち、０Ｖに）されるゲートと、接地された基板に連結されたソースとを有する。プル・アップＰＭＯＳはＶｃｃに対して自動保護を行う。他のアプリケーションでは、トランジスタ２２のゲートが直接接地に接続される。
【０００４】
残念ながら、ＤＲＡＭアプリケーションでは、ＰＭＯＳプル・アップがＥＳＤ中にＶｃｃパワー・アップを利用することができない。従来技術のダミー・トランジスタはＥＳＤ中におけるその動作のためにＰＭＯＳプル・アップに依存している。更に、プル・アップＰＭＯＳなしには、Ｖｃｃに対する自動保護が存在しない。最後に、浮動基板ＤＲＡＭに関しては、基板に対してダイオードが存在せず、もし保護のゲートが正しく制御されていない、又は接地されていないときは、ＥＳＤレベルが負極性のストレスに対して低くなる。現在、接地ゲート保護デバイスを使用すると、マルチ・フィンガ（ｍｕｌｔｉ−ｆｉｎｇｅｒ）ＮＭＯＳにおけるＥＳＤ保護レベルが不安定になり得ることが周知となっている。
【０００５】
【発明が解決しようとする課題】
従って、接地基板技術に拡張可能とされるものと共に、浮動基板ＤＲＡＭに対して更に適当な保護機構が望まれている。
【０００６】
【課題を解決するための手段】
本発明は出力保護回路である。ダミーＮＭＯＳトランジスタがＮＭＯＳ出力トランジスタと並列に接続される。前記ダミー・トランジスタのゲートが抵抗を介して接地に接続される。前記抵抗の値と、前記ダミー・トランジスタのゲートとデバイスのパッド側におけるソース／ドレインとの間の容量は、前記ダミー・トランジスタのゲートと前記ＮＭＯＳ出力トランジスタのゲートとの間に所望のゲート整合を達成するように調整される。
【０００７】
本発明の効果は、浮動基板アプリケーションに使用可能にされた出力保護回路を提供することである。
【０００８】
本発明の他の効果は、出力のドレインに絶縁抵抗を必要としない出力保護回路を提供することである。
【０００９】
本発明の他の効果は、所望の保護レベルを得るために容易に変更可能にされている出力保護回路を提供することである。
【００１０】
本発明の他の効果は、浮動基板技術及び接地基板技術の両方に適用可能にされた出力保護回路を提供することである。
【００１１】
これの効果及び他の効果は、図面に関連して明細書を参照することにより当該技術分野に習熟する者に明らかとなる。
【００１２】
【発明の実施の形態】
基板は多くのＤＲＡＭアプリケーションにおいて浮動にされたままなので、出力ＮＭＯＳトランジスタは潜在的に良好な自己保護デバイスであると思われる。しかしながら、そのゲート電位の不確かさのために、出力ＮＭＯＳトランジスタはｎｐｎ保護デバイスとして十分に効果的とならない恐れがある。更に、いくつかの出力設計において、ＮＭＯＳは必要とする保護を提供するには大きさが十分でない恐れがある。本発明は、出力ＮＭＯＳトランジスタをＥＳＤ保護に関してその最大範囲まで使用可能にさせるようにゲート電位の不確かさの問題を克服する。
【００１３】
本発明は同期ＤＲＡＭ  ＮＭＯＳ出力ドライバに関連して説明される。しかしながら、本発明は他のＤＲＡＭ設計、ロジック設計に適用されてもよく、またＣＭＯＳ出力ドライバ及びＮＭＯＳ出力ドライバに関連して用いられてもよいことは、当該技術分野に習熟する者にとって明らかである。
【００１４】
図２に本発明によるプル・ダウン・トランジスタに対する出力保護１００の断面図を示す。ＮＭＯＳ出力トランジスタ１０２はＤＲＡＭ出力バッファのプル・ダウン・トランジスタであり、典型的には、基板１０４に位置するマルチ・フィンガ出力デバイスである。ＮＭＯＳ出力トランジスタ１０２はソース電位（例えば、アース）１０８に接続されたソース１０６を有する。ゲート電極１１０は適当な内部回路に接続され、またドレイン（領域１１２）は出力パッド１１４に接続されている。
【００１５】
ダミー・トランジスタ１１６はＮＭＯＳ出力トランジスタ１０２と並列に接続されている。ダミー・トランジスタ１１６のドレインは出力パッド１１４に接続されている。ダミー・トランジスタ１１６及びＮＭＯＳ出力トランジスタ１０２の両者のドレインは、同一のｎ形領域１１２を用いて形成されている。ゲート１２０は抵抗１２２を介してソース電位１０９に接続されている。抵抗１２２は（ｎウェル１２４を使用して）ｎウェル抵抗として示されている。勿論、抵抗１２２は代替として当該技術分野において知られている他の材料を備えてもよい。例えば、抵抗１２２はポリシリコン抵抗又はシリサイド拡散領域であってもよい。ダミー・トランジスタ１１６のソース１２６はソース電位１０８に接続されている。この回路はゲート１２０とドレイン１１２との間の固有の容量によるものであってもよく、又はゲート１２０と出力パッド１１４との間に個別的なコンデンサが配置されてもよい。コンデンサ１２１はいずれの場合も説明することを意図したものである。
【００１６】
ソース電位１０８及び１０９は、同一ソースであってもよく、又は異なっていてもよい。浮動基板ＤＲＡＭのように、いくつかの場合では、別個のソースを用いるのが好都合と思われる。トランジスタ１１６用のソース１０８は、出力ドライバ（トランジスタ１０２）により用いられるローカル接地と同一であってもよい。そのときに、ソース１０９は他の出力ドライバにより用いられていない別個の接地であってもよい。
【００１７】
トランジスタ１０２及び１１６のそれぞれの幅は、Ｖ／μｍ２における技術により決定される所望の総合保護レベルが得られるように、選択される。例えば、１０Ｖ／μｍ２のときに所望ＥＳＤ保護レベルに対して４００ミクロンのトランジスタ幅が必要とされるのであれば、ＮＭＯＳ出力トランジスタ１０２の幅と、ダミー・トランジスタ１１６の幅との和は、４００ミクロンとなる。
【００１８】
トランジスタ１０２のチャネル幅は当該技術分野において知られているようにホット・キャリアの信頼性を考慮して選択される。通常、これはこの技術における幾何学的な最小形状より２０％大きくなるように選択される。ダミー・トランジスタ１１６の長さは、ホット・キャリアの信頼性がダミー・トランジスタ１１６に関係しないので、最小であってもよい。
【００１９】
更に、同じような保護機構はプル・アップＮＭＯＳトランジスタ１３０に用いられてもよい。図３に両保護機構を示す機構が示されている。第２のダミー・トランジスタ１３２がプル・アップ・トランジスタ１３０と並列に接続されている。第２のダミー・トランジスタ１３２及びプル・アップ・トランジスタ１３０のドレインは、Ｖｃｃに接続され、またこれらのソースは出力パッド１１４に接続されている。更に、第２のダミー・トランジスタのゲートが抵抗１３４を介してソース電位１０８に接続されている。以下で説明するように、ゲート結合を介しての更なる制御のために、ダミー・トランジスタ１３２のゲートと出力パッド１１４側のソース／ドレイン領域との間に任意選択的なコンデンサ１３６を配置してもよい。
【００２０】
図４に出力トランジスタ１０２及び関連するダミー・トランジスタ１１６の平面図が示されている。出力トランジスタ１０２のマルチ・フィンガーが示されている。ダミー・トランジスタ１１６は２つに分割されて、出力トランジスタ１０２の各端に配置されている。ダミー・トランジスタ１１６がＮＭＯＳ出力トランジスタ１０２に接近して配置されることは、重要なことである。更に、ダミー・トランジスタ及び出力トランジスタの両者において（ドレイン及びソース用の）ゲート間隔に対するコンタクトが一致することも、重要なことである。
【００２１】
ここで、図２及び図４に示す出力保護回路の動作を説明する。この説明において、出力トランジスタ１０２はダミー・トランジスタ１１６より大きな幅を有するものと仮定する。この場合に、抵抗１２２及びコンデンサ１２１の値は、ＥＳＤ中にダミー・トランジスタ１１６のゲート１２０が出力トランジスタ１０２のゲートより高い結合となるように選択される。抵抗／コンデンサは、ダミー・トランジスタを有するフル出力回路のコンピュータ・シミュレーション（例えばＳＰＩＣＥ）を用いることにより、設計されてもよい。ＥＳＤパルス中に高速の上昇時間対ドレイン・アバランシェを表すために、５００ｐｓパルスにおいてＯ→Ｖａｖ（ドレイン・ジャンクションのアバランシェ・ブレークダウン）の傾斜が適用される。これにより、相対ゲート結合を決定することができる。
【００２２】
ソース電位１０８に対して正極性のＥＳＤストレスのときは、ダミー・トランジスタ１１６のゲート電位がより高くなるように設計されているので、最初、ダミー・トランジスタ１１６はブレークダウン・モードになる。出力トランジスタ１０２に接近しているダミー・トランジスタ１１６のトリガ動作は、出力トランジスタ１０２のジャンクションによってキャリヤを収集可能にする。これは、出力トランジスタ１０２のターン・オンを容易にする。最悪の場合で、出力トランジスタ１０２のゲートは、前のサイクルから接地電位にある。このような場合でも、出力トランジスタ１０２近傍のダミー・トランジスタ１１６のトリガ動作は、出力トランジスタのジャンクションによって十分なキャリヤを収集して出力トランジスタ１０２をトリガさせる。従って、ダミー・トランジスタ１１６及び出力トランジスタ１０２の両者のトリガ動作は、最大保護が得られることを保証する。
【００２３】
Ｖｓｓ（かつ基板が浮動状態）に対して負極性ストレスのときは、ダミー・トランジスタ１１６が直接、ソースに接続されていないので、デバイスの飽和ＭＯＳターン・オンが避けられる。即ち、ゲート電位の充電はＲＣ（抵抗１２２及びゲート酸化物コンデンサ）時定数により遅延される。従って、出力トランジスタのゲートが前のステートから０ボルトであっても、保護デバイスは必要とする保護が得られるようにまずターン・オンすることになる。
【００２４】
ダミー・トランジスタ１１６がまずトリガすることの更なる効果は、まず速やかに復帰することであり、かつ作成された任意型式のインタフェース・トラップがダミー・トランジスタ１１６にのみ存在するということである。出力トランジスタ１０２には比較的に低いトラッピング効果（ｔｒａｐｐｉｎｇ  ｅｆｆｅｃｔｓ）が見られ、従ってホット・キャリアの寿命時間での劣化がより発生しにくいものとなる。より長いチャネルの出力トランジスタ１０２は、ホット・キャリアの信頼性を保証することになる。
【００２５】
以上の説明は、出力トランジスタ１０２の幅がダミー・トランジスタ１１６の幅より広いと仮定していた。代わって、ダミー・トランジスタ１１６の幅が広いのであれば、Ｒ／Ｃ値は、出力トランジスタ１０２のゲートがダミー・トランジスタ１１６のゲートより高い結合となるように調整される必要がある。出力ゲートが高い結合をしないことをシミュレーションが示すときは、出力トランジスタ１０２のドレインとゲートとの間にコンデンサ１２８が付加されてもよい。これは、ＥＳＤにより両トランジスタが最終的にターン・オンして、共にＥＳＤ保護を行うのに役立つことを保証する。これらの幅が等しいときは、ダミー・トランジスタ１１６のゲートが出力トランジスタ１０２と同一レベルで結合するように、Ｒ／Ｃ値を調整する必要がある。高いゲート結合であっても、出力に対して長いチャネルがホット・キャリアの信頼性を保証する。
【００２６】
基板がロジック・チップのように接地されているときは、ダミー保護の戦略は異なったものになる。図５に接地基板に対するダミー保護を示す。この場合では、出力幅がダミー幅より広いか、又はダミー幅が出力幅より広いかであり、図６に示すように、ゲート結合が（少なくとも最初の１０ｎｓにおいて）整合される。これは、局部的な基板効果を接地基板に期待できないためである。もし拡散が必要でないときは、更に、ゲート間隔に対するトレイン・コンタクトも整合される。
【００２７】
これらの実施例を参照して本発明を説明したが、この説明が限定的な意味で解釈されることを意図するものではない。これらの実施例と共に、他の実施例の種々の変更及び組合わせは、説明を参照することにより当該技術分野に習熟する者にとって明らかである。従って、特許請求の範囲はこのような変更又は実施例を包含することを意図している。
【００２８】
以上の項に関して更に以下の項を開示する。
【００２９】
（１）パッドと電位との間に接続され、かつ内部回路に接続されたゲートを有するＭＯＳ出力トランジスタと、
前記ＭＯＳ出力トランジスタと並列に接続されたダミー・トランジスタであって、前記ＭＯＳ出力トランジスタに接近して位置する前記ダミー・トランジスタと、
前記ダミー・トランジスタのゲートと接地との間に接続された抵抗と
を備えた出力回路。
（２）前記回路は浮動基板を有し、かつ前記ダミー・トランジスタのゲート上の前記抵抗の値若しくは容量値又は両方は、前記ＭＯＳ出力トランジスタ及び前記ダミー・トランジスタのうちの大きい方のゲートが他方より高い電圧に結合されるように、調整される第１項記載の回路。
（３）前記ＭＯＳ出力トランジスタは前記ダミー・トランジスタより大きな幅を有する第１項記載の回路。
（４）前記ダミー・トランジスタのゲート上の前記抵抗、コンデンサ又は両方は、前記ダミー・トランジスタのゲートがＭＯＳ出力トランジスタの前記ゲートより高い電圧に結合されるように、選択される第３項記載の回路。
（５）前記ダミー・トランジスタの幅は、前記ダミー・トランジスタの前記幅と前記ＭＯＳ出力トランジスタの幅との和が所望のＥＳＤ保護レベルを得るために必要とする幅にほぼ等しくなるように、選択される請求項１記載の回路。
（６）前記ダミー・トランジスタの長さは前記ＭＯＳ出力トランジスタの長さより短い第１項記載の回路。
（７）前記電位は接地である第１項記載の回路。
（８）前記電位は高い電源電圧である第１項記載の回路。
（９）前記回路は接地された基板を有し、前記ダミー・トランジスタのゲート結合は、少なくとも１０ｎｓにおいて前記ＭＯＳ出力トランジスタのゲート結合に対して整合される第１項記載の回路。
【００３０】
（１０）ＤＲＡＭ出力保護回路（１００）。ＮＭＯＳ出力トランジスタ（１０２）と並列にダミーＮＭＯＳトランジスタ（１１６）を接続する。ダミー・トランジスタ（１１６）のゲートを抵抗（１２２）を介して接地（１０８）に接続する。前記ダミー・トランジスタのゲート（１２０）とＮＭＯＳ出力トランジスタのゲート電極（１１０）との間に所望のゲート整合が得られるように前記抵抗（１２２）の値及びダミー・トランジスタ（１１６）のゲート容量（１２１、１２７）を調整する。
【図面の簡単な説明】
【図１】ロジック・アプリケーション用の従来の出力保護機構の回路図、
【図２】本発明による出力保護の横断面図、
【図３】本発明によるプル・アップ・トランジスタ及びプル・ダウン・トランジスタの両者に対する出力保護の回路図、
【図４】本発明によるプル・ダウン・トランジスタに対する出力保護の平面図、
【図５】接地基板デバイスに適用された本発明の出力保護の回路図、
【図６】図５の回路におけるゲート電圧対時間のグラフである。
【符号の説明】
１００            出力保護
１０２            出力トランジスタ（ＮＭＯＳ出力トランジスタ）
１０６            ソース
１０８、１０９    ソース電位（ソース）
１１０            ゲート電極
１１４            出力パッド
１１６、１３２    ダミー・トランジスタ
１２０            ゲート
１２２、１３４    抵抗
１２１、１２７、１３６    コンデンサ
１２０            ゲート
１３０            プル・アップ・トランジスタ
【図１】
0004153100.tif 000002
【図２】
0004153100.tif 000003
【図３】
0004153100.tif 000004
【図４】
0004153100.tif 000005
【図５】
0004153100.tif 000006
【図６】
0004153100.tif 000007