(57)【特許請求の範囲】
【請求項１】
半導体基板上に所定形状の開口部を有した異方性エッチング処理用マスクを形成する工程と、
前記マスクを用いて前記半導体基板の厚さ方向に異方性エッチングを行うことにより溝を形成する工程と、
前記溝の内壁面に絶縁膜を形成する工程と、
前記半導体基板の表面側に、不純物を含まない多結晶シリコン層と、燐、硼素、砒素のいずれかの不純物を含む多結晶シリコン層との積層膜よりなる多結晶シリコン堆積膜を、減圧ＣＶＤ装置を使用した堆積法により０．５ｎｍ／sec 以下の成膜速度で成膜することで前記溝内に多結晶シリコンを充填する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体基板の製造方法において、
前記溝の内壁面に絶縁膜を形成する工程に先立って、前記半導体基板の表面に熱酸化による犠牲酸化膜を形成する工程、その犠牲酸化膜を除去する工程を実行することを特徴とする半導体基板の製造方法。
【請求項３】
請求項１記載の半導体基板の製造方法において、
前記溝の内壁面に絶縁膜を形成する工程に先立って、当該溝の形状を改善すると共に前記異方性エッチング処理により発生したダメージ層を除去するための湿式または乾式エッチング処理工程を実行することを特徴とする半導体基板の製造方法。
【請求項４】
半導体基板上に所定形状の開口部を有した異方性エッチング処理用マスクを形成する工程と、
前記マスクを用いて前記半導体基板の厚さ方向に異方性エッチングを行うことにより溝を形成する工程と、
前記半導体基板の表面側に、不純物を含まない多結晶シリコン層と、燐、硼素、砒素のいずれかの不純物を含む多結晶シリコン層との積層膜よりなる多結晶シリコン堆積膜を、減圧ＣＶＤ装置を使用した堆積法により０．５ｎｍ／sec 以下の成膜速度で成膜することで前記溝内に多結晶シリコンを充填する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体基板の製造方法において、
前記溝内に多結晶シリコンを充填する工程に先立って、前記半導体基板の表面に熱酸化による犠牲酸化膜を形成する工程、その犠牲酸化膜を除去する工程を実行することを特徴とする半導体基板の製造方法。
【請求項６】
請求項４記載の半導体基板の製造方法において、
前記溝内に多結晶シリコンを充填する工程に先立って、当該溝の形状を改善すると共に前記異方性エッチング処理により発生したダメージ層を除去するための湿式または乾式エッチング処理工程を実行することを特徴とする半導体基板の製造方法。
【請求項７】
請求項１ないし６のいずれかに記載の半導体基板の製造方法において、
前記異方性エッチングにより溝を形成する工程を行った後に、その異方性エッチングにより発生した重合生成物を除去する工程を行うことを特徴とする半導体基板の製造方法。
【請求項８】
請求項３または６記載の半導体装置の製造方法において、
前記溝は、その開口部の形状が長尺状をなすように形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１ないし８のいずれかに記載の半導体装置の製造方法において、
前記多結晶シリコン堆積膜の成膜温度が６００℃以下であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１ないし９のいずれかに記載の半導体装置の製造方法において、
前記多結晶シリコン堆積膜は、前記不純物を含まない多結晶シリコン層を成膜した後に前記不純物を含む多結晶シリコン層を成膜して形成されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記不純物を含まない多結晶シリコン層は、その膜厚が前記溝の開口幅の１／３以下となるように成膜されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１ないし１１のいずれかに記載の半導体装置の製造方法において、
不純物を含まない多結晶シリコン層と不純物を含む多結晶シリコン層との積層膜よりなる前記多結晶シリコン堆積膜は、成膜途中に大気に曝すことなく連続的に成膜されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１ないし１２のいずれかに記載の半導体装置の製造方法において、
前記多結晶シリコン堆積膜の成膜後に、前記不純物を含む多結晶シリコン層中の不純物を前記不純物を含まない多結晶シリコン層中に拡散させるための熱処理を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板に対して埋め込みゲート構造（トレンチゲート構造）や絶縁分離構造或いは多結晶シリコンプラグなどに必要な溝を形成するようにした半導体装置の製造方法に関する。
【０００２】
【発明が解決しようとする課題】
近年では、各種半導体装置の集積度の向上に伴い、溝（トレンチ）を用いた種々の構造が提案されており、例えば電圧制御型の電力用半導体装置においても、低オン抵抗化・低オン電圧化のために溝による埋め込みゲート（トレンチゲート）を用いた構造が提案されている。従来より、パワ−ＭＯＳＦＥＴ、ＩＧＢＴなどのようなＭＯＳ構造を内蔵する電力用半導体装置において、トレンチゲート構造を設ける場合には、例えば図１１に示すような製造方法が採られていた。
【０００３】
即ち、図１１は、半導体装置の製造工程の一部を模式的に示すもので、半導体基板としてのシリコン基板１０１上には、マスク材を成膜するマスク材形成工程（ａ）、そのマスク材をレジスト１０２を用いてパターニングするマスク材開口工程（ｂ）を順次実行することによって、所定位置に所定形状の開口部１０３ａを備えたエッチング用のマスク１０３が形成される。次いで、レジスト１０２を除去（アッシング）した後に、マスク１０３を利用した溝形成工程（ｃ）において、シリコン基板１０１に対し厚さ方向の異方性エッチングを行うことにより溝（トレンチ）１０４を形成すると同時に、その異方性エッチングにより発生した重合生成物を除去する。
【０００４】
この異方性エッチング後には、溝１０４の形状改善及びシリコン基板１０１表面のエッチングダメージ層の除去などを目的とした犠牲酸化膜形成・除去工程及び前記マスク１０３の除去を目的としたマスク除去工程（ｄ）を実行する。さらに、この状態から、溝１０４の内壁面を含むシリコン基板１０１の表面に熱酸化などの処理により絶縁膜１０５を成膜する絶縁膜形成工程（ｅ）を実行する。
【０００５】
そして、例えばＣＶＤ装置によりシリコン基板１０１上に多結晶シリコン膜１０６を成膜する多結晶シリコン堆積工程（ｆ）を実行して、溝１０４の内部に多結晶シリコンを充填した状態とし、この状態から多結晶シリコン膜１０６をエッチバックして平坦化するというエッチング工程（ｇ）を実行し、最終的に溝１０４内に充填された状態の多結晶シリコン埋め込み層１０７を得る。
【０００６】
このように、溝１０４の内部に多結晶シリコンを充填して多結晶シリコン埋め込み層１０７を形成する場合、その多結晶シリコン埋め込み層１０７中に所謂  “す”（ボイド）が発生する事態を防止することが良好な電気的特性を得る上で必要となる。このため、従来より、溝１０４の形状を何らかの方法で改善し、その溝１０４内への多結晶シリコンの充填時に“す”が発生する事態を抑止することが図られていた。
【０００７】
しかしながら、シリコン基板１０１全体での溝１０４の形状の改善を行うことは難しく、また、溝１０４の内部においては、その開口部付近での多結晶シリコンの堆積速度が溝１０４内の側壁部における堆積速度よりも速いため、図１２に示すように溝１０４の内部で“す”１０８が発生する可能性が高くなり、これが溝１０４内に充填された多結晶シリコン埋め込み層１０７を利用して形成されるトレンチゲートの信頼性を著しく劣化させるという問題点があった。
【０００８】
また、溝１０４内の多結晶シリコン埋め込み層１０７の不純物濃度を高めた状態とする場合、従来では、溝１０４内に充填される多結晶シリコン（多結晶シリコン膜１０６）中の不純物濃度を、不純物添加ガスの流量調整により制御するという方法が採られている。ところが、このような方法で多結晶シリコン中の不純物濃度を制御すると、不純物濃度がばらつくため抵抗値のばらつきが大きくなり、溝１０４を利用して形成されるトレンチゲートの信頼性がこの面からも劣化することになる。さらに、上記方法では、溝１０４内に充填される多結晶シリコン、つまり不純物濃度が高められた状態の多結晶シリコン埋め込み層１０７が単層構造とされることになるため、溝１０４内に形成された絶縁膜１０５への不純物の析出が起こり、この面からもトレンチゲートの信頼性を著しく劣化させるという問題点があった。
【０００９】
そこで、本発明の目的は、半導体基板に形成した溝内に多結晶シリコンを充填するときに溝内部で“す”が発生することを抑止できて、半導体装置としての信頼性向上を実現できると共に、溝内に充填された多結晶シリコンに不純物を導入する場合にその不純物濃度のばらつきを抑制することが可能になるなどの効果を奏する半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１記載の半導体装置の製造方法によれば、半導体基板に対し厚さ方向の異方性エッチングを行うことにより溝を形成する工程の実行後に、その溝の内壁面に絶縁膜を形成する工程が行われ、この状態から、半導体基板の表面側に、不純物を含まない多結晶シリコン層と、燐、硼素、砒素のいずれかの不純物を含む多結晶シリコン層との積層膜よりなる多結晶シリコン堆積膜を、減圧ＣＶＤ装置を使用した堆積法により０．５ｎｍ／sec 以下の成膜速度で成膜する工程が行われるのに応じて溝内に多結晶シリコンが充填された状態となる。このように溝内に多結晶シリコンを減圧雰囲気で充填する際に、上記多結晶シリコン堆積膜の成膜速度が０．５ｎｍ／sec 以下であった場合には、溝の開口部付近における多結晶シリコンの堆積速度と、溝の側壁部における多結晶シリコンの堆積速度とがほぼ同程度となる。この結果、溝内部における多結晶シリコンのステップカバレージが比較的良くなり、従来の製造方法で問題となっていた溝内部の多結晶シリコンでの“す”の発生を抑止することができる。従って、内壁面に絶縁膜が成膜された溝の内部に充填された多結晶シリコンを埋め込みゲート構造（トレンチゲート構造）や絶縁分離構造などに使用した場合に、その信頼性ひいては半導体装置の信頼性が向上するようになる。しかも、多結晶シリコン堆積膜が燐、硼素、砒素のいずれかの不純物を含む状態となっているから、溝内に充填された多結晶シリコンを利用してゲート電極或いは多結晶シリコンプラグなどを容易に構成できるようになる。
【００１１】
この場合、請求項２記載の製造方法によれば、溝の内壁面に絶縁膜を形成する工程に先立って、前記半導体基板の表面に熱酸化による犠牲酸化膜を形成する工程、その犠牲酸化膜を除去する工程が実行されるから、溝の形状改善並びに半導体基板表面のエッチングダメージ層の除去などを図り得るようになって半導体装置の品質向上に寄与できるようになる。
【００１２】
また、請求項３記載の製造方法によれば、溝の内壁面に絶縁膜を形成する工程に先立って、湿式または乾式エッチング処理工程が行われて、溝の形状改善やエッチングダメージ層の除去などが行われるから、半導体装置の品質向上に寄与できるようになる。
【００１３】
請求項４記載の製造方法によれば、半導体基板に対し厚さ方向の異方性エッチングを行うことにより溝を形成する工程の実行後において、その溝の内壁面に絶縁膜を形成することなく、半導体基板の表面側に、不純物を含まない多結晶シリコン層と、燐、硼素、砒素のいずれかの不純物を含む多結晶シリコン層との積層膜よりなる多結晶シリコン堆積膜を、減圧ＣＶＤ装置を使用した堆積法により０．５ｎｍ／sec 以下の成膜速度で成膜する工程が行われるのに応じて溝内に多結晶シリコンが充填された状態（多結晶シリコンと半導体基板とが直接的に接触された状態）となる。このように溝内に多結晶シリコンを減圧雰囲気で充填する際に、上記多結晶シリコン堆積膜の成膜速度が０．５ｎｍ／sec 以下であった場合には、溝の開口部付近における多結晶シリコンの堆積速度と、溝の側壁部における多結晶シリコンの堆積速度とがほぼ同程度となる。この結果、溝内部における多結晶シリコンのステップカバレージが比較的良くなり、従来の製造方法で問題となっていた溝内部の多結晶シリコンでの“す”の発生を抑止することができる。従って、内壁面に絶縁膜が成膜されていない溝の内部に充填された多結晶シリコンを、小電流素子用の多結晶シリコンプラグなどに使用した場合に、その信頼性ひいては半導体装置の信頼性が向上するようになる。しかも、多結晶シリコン堆積膜が燐、硼素、砒素のいずれかの不純物を含む状態となっているから、溝内に充填された多結晶シリコンを利用してゲート電極或いは多結晶シリコンプラグなどを容易に構成できるようになる。
【００１４】
この場合、請求項５記載の製造方法によれば、溝内に多結晶シリコンを充填する工程に先立って、前記半導体基板の表面に熱酸化による犠牲酸化膜を形成する工程、その犠牲酸化膜を除去する工程が実行されるから、溝の形状改善並びに半導体基板表面のエッチングダメージ層の除去などを図り得るようになって半導体装置の品質向上に寄与できるようになる。
【００１５】
また、請求項６記載の製造方法によれば、溝内に多結晶シリコンを充填する工程に先立って、湿式または乾式エッチング処理工程が行われて、溝の形状改善やエッチングダメージ層の除去などが行われるから、半導体装置の品質向上に寄与できるようになる。
【００１６】
請求項７記載の製造方法によれば、異方性エッチングにより溝を形成する工程後に、その異方性エッチングにより発生した重合生成物を除去する工程が行われるから、溝内に多結晶シリコン以外の異物が充填された状態になる恐れがなくなり、この面からも半導体装置の品質向上に寄与できる。
【００１７】
請求項８記載の製造方法によれば、請求項３或いは６記載の製造方法のように、溝形状の改善などのために湿式または乾式エッチング処理工程を行う場合に、異方性エッチング処理により形成される溝の開口部の形状が長尺状（開口部形状の縦寸法と横寸法との比が大きい形状）となるので、湿式エッチング処理のためのエッチング液として、半導体基板の面方位によってエッチング速度が異なるもの（例えばフッ酸及び硝酸の混合液）、また、乾式エッチング処理として例えばＣＤＥ（Chemical Dry Etching）を利用すれば、そのエッチング速度の面方位依存性を有効に利用して溝開口部と溝底部とにテーパ部を形成できるなど、溝形状の改善を効果的に図り得るようになる。
【００１９】
請求項９記載の製造方法のように、多結晶シリコン堆積膜の成膜温度が６００℃以下であった場合には、その成膜速度を０．５ｎｍ／sec 以下に抑制できるものであり、溝内部の多結晶シリコンでの“す”の発生を抑止できるようになる。
【００２１】
請求項１０記載の製造方法によれば、多結晶シリコン堆積膜を、不純物を含まない多結晶シリコン層と不純物を含む多結晶シリコン層との複層構造とする場合に、その不純物が溝の内壁面に対し悪影響を及ぼす事態を未然に防止できるようになる。
【００２２】
請求項１１記載の製造方法のように、最初に成膜される不純物を含まない多結晶シリコン層の膜厚が溝の開口幅の１／３以下とされた場合には、その不純物を含まない多結晶シリコン層が溝内を埋め尽くしてしまう事態、つまり、その後に成膜される不純物を含んだ多結晶シリコン層が溝の内部に堆積されなくなる事態を招く恐れがなくなる。従って、溝内部に不純物を含んだ多結晶シリコンを確実に充填できるようになる。
【００２３】
請求項１２記載の製造方法によれば、多結晶シリコン堆積膜を構成する不純物を含まない多結晶シリコン層及び不純物を含む多結晶シリコン層は、その成膜途中において大気に曝すことなく連続的に成膜される構成となっているから、自然酸化膜が形成されたり大気中の塵が積層界面に付着するなどの懸念がなくなり、その多結晶シリコン堆積膜の品質向上を実現できる。
【００２４】
請求項１３記載の製造方法によれば、複層構造の多結晶シリコン堆積膜の成膜後に熱処理が行われて、不純物を含む多結晶シリコン中から不純物を含まない多結晶シリコン中へ不純物が十分に拡散されるようになり、このような拡散が行われた場合には、溝内部における多結晶シリコン中の不純物濃度のばらつきを小さく抑制することができて、溝内部の抵抗値を均一化できるようになる。
【００２５】
【発明の実施の形態】
以下、本発明の一実施例について図１ないし図１０を参照しながら説明する。半導体装置の製造工程の一部を模式的に示す図１において、シリコン基板１（半導体基板に相当）上には、マスク材（例えば厚いシリコン酸化膜）を成膜するマスク材形成工程（ａ）、そのマスク材をレジスト２を用いてパターニングするマスク材開口工程（ｂ）を順次実行することによって、所定位置に所定形状の開口部３ａを備えたエッチング処理用マスク３が形成される。次いで、レジスト２を除去（アッシング）した後に、マスク３を利用した溝形成工程（ｃ）において、シリコン基板１に対し厚さ方向の異方性エッチング処理を施すことにより溝（トレンチ）４を形成すると同時に、その異方性エッチングにより発生した重合生成物を除去する。このとき、上記溝４は、例えばシリコン基板１の表面における開口部の形状が長尺状（開口部形状の縦寸法と横寸法との比が大きい形状）をなすように形成される。
【００２６】
この異方性エッチング後には、溝４の形状改善及びシリコン基板１表面のエッチングダメージ層の除去などを目的とした犠牲酸化膜形成・除去工程及び前記マスク３の除去を目的としたマスク除去工程（ｄ）を実行する。この場合、上記犠牲酸化膜は例えば１１５０℃のドライ酸素雰囲気で２５分の熱酸化を行うことにより熱酸化膜として形成し、その除去は例えば希フッ酸液を使用して行う。
【００２７】
さらに、この状態から、溝４の内壁面を含むシリコン基板１の表面に、例えば９５０℃／８０分の熱酸化処理を施すことにより絶縁膜５を成膜する絶縁膜形成工程（ｅ）を実行する。
【００２８】
そして、この後には、減圧ＣＶＤ装置を使用した多結晶シリコン堆積工程（ｆ）、（ｇ）、（ｈ）を３段階に別けて連続的に実行することにより、シリコン基板１上に多結晶シリコン層６ａ、６ｂ、６ｃを順次成膜して多結晶シリコン堆積膜６を形成し、以て溝４の内部に多結晶シリコンを充填する。
【００２９】
即ち、最初に行われる多結晶シリコン堆積工程（ｆ）では、不純物を含まない多結晶シリコン層６ａを成膜し、次の多結晶シリコン堆積工程（ｇ）では、例えば燐、硼素、砒素のいずれかの不純物を含む添加ガスを導入することにより、不純物を含んだ状態の多結晶シリコン層６ｂを成膜するものであり、溝４内は、不純物を含まない多結晶シリコン層６ａと不純物を含んだ多結晶シリコン層６ｂとにより埋められた状態となる。ここで、上記不純物を含む多結晶シリコン層６ｂの成膜時に導入される不純物添加ガスとしては、例えばＰＨ3 が使用されるものであり、その添加ガスの流量は例えば４０ｓｃｃｍ（standard cubic centimeter per minute）に設定する構成としている。そして、最後の多結晶シリコン堆積工程（ｈ）では、不純物を含まない多結晶シリコン層６ｃを成膜する。
【００３０】
この場合、多結晶シリコン堆積工程（ｆ）、（ｇ）、（ｈ）においては、上記多結晶シリコン層６ａ、６ｂ、６ｃを大気に曝すことなく連続的に成膜する。また、最終的に多結晶シリコン層６ｃを成膜した後には、熱処理を行うことにより、多結晶シリコン層６ｂ中の不純物を多結晶シリコン６ａ及び６ｃ中に十分拡散させる。尚、この熱処理時において、多結晶シリコン層６ｂ中の不純物が溝４の内部で均一に拡散された状態とするために、先に成膜する不純物を含まない多結晶シリコン層６ａの膜厚（溝４内部分の膜厚）が、充填しようする溝４の幅の約１／３以下となるように調整する。
【００３１】
ここで、少なくとも、溝４内に充填された状態となる多結晶シリコン層６ａ及び６ｂを成膜するための多結晶シリコン堆積工程（ｆ）、（ｇ）においては、成膜温度、圧力、添加ガス流量などの条件を適宜に選択することにより、その成膜速度が０．５ｎｍ／sec 以下となるように調整される。具体的には、図２には、多結晶シリコンを成膜する際の成膜温度、圧力、原材料ガスの種類及び流量の条件と、その多結晶シリコンの成膜速度との関係を実測した結果の一例が示されており、このような関係を参照して、少なくとも多結晶シリコン堆積工程（ｆ）、（ｇ）における成膜速度が０．５ｎｍ／sec 以下となるように成膜温度、圧力、ガス流量などの条件を選択する。本実施例では、多結晶シリコン堆積工程（ｆ）、（ｇ）、（ｈ）での原材料ガスとしてＳｉＨ4 を使用すると共に、成膜温度を６００℃以下である例えば５８０℃に設定することにより、成膜速度が０．５ｎｍ／sec 以下となるようにしている。
【００３２】
上記のような多結晶シリコン堆積工程（ｆ）、（ｇ）、（ｈ）を実行して溝４の内部に多結晶シリコンを充填すると共に、多結晶シリコン層６ｂ中の不純物を多結晶シリコン６ａ及び６ｃ中に拡散するための熱処理を実行した後には、多結晶シリコン層６ｃ、６ｂ、６ａをエッチバックして平坦化するというエッチング工程（ｉ）を実行するものであり、これにより溝４内に充填され且つ不純物が拡散された状態の多結晶シリコン埋め込み層７を得る。そして、このような多結晶シリコン埋め込み層７は、電圧制御型の電力用半導体装置（パワ−ＭＯＳＦＥＴ、ＩＧＢＴなど）トレンチゲートやトレンチ型ＭＯＳキャパシタのゲート電極などとして使用できる。
【００３３】
上記した本実施例による半導体装置の製造方法によれば、以下に述べるような作用・効果を奏することができる。
今、溝４の内部を多結晶シリコンにより充填するにあたり、多結晶シリコン堆積膜の成膜過程において、図３（ａ）に示すように溝４の開口部付近における多結晶シリコン膜ＰＳの膜厚をＴｃ、溝４内の側壁部における多結晶シリコン膜ＰＳの膜厚をＴｄとしたとき、それらの膜厚比Ｔｄ／Ｔｃの値が小さくなると（膜厚Ｔｃが相対的に大きくなると）、溝４の内部において“す（ボイド）”が発生しやすくなると考えられる。従って、理想的には、上記膜厚比Ｔｄ／Ｔｃが「１」、つまり、多結晶シリコン膜ＰＳの各部の膜厚が均一になることが望ましい。しかし、実際には各部の膜厚にばらつきがでることが避けられないので、それを２０％程度見込めば、膜厚比Ｔｄ／Ｔｃのしきい値は約「０．８」となる。この場合、上記膜厚比Ｔｄ／Ｔｃの値は、図３（ｂ）に示す通り成膜速度の増加に伴って低下する傾向を示す。多結晶シリコン堆積膜ＰＳの成膜速度が０．５ｎｍ／sec より速い条件下では、溝４の側壁部での多結晶シリコンの堆積速度に比べて、溝４の開口部付近における多結晶シリコンの堆積速度が速くなり、溝４の内部において“す”が発生しやすくなる。この逆に、多結晶シリコン堆積膜ＰＳの成膜速度が０．５ｎｍ／sec 以下の条件下では、膜厚比Ｔｄ／Ｔｃは０．８〜０．９と比較的良好な値を示すものであり、この条件下において溝４の内部を多結晶シリコンにより充填すれば、従来の製造方法において問題であった溝４内部での“す”の発生を抑止することができる。
【００３４】
また、多結晶シリコン堆積膜ＰＳの成膜過程において、図４（ａ）に示すように溝４の周辺平坦部における多結晶シリコン堆積膜ＰＳの膜厚をＴａ、溝４の底部における多結晶シリコン堆積膜ＰＳの膜厚をＴｂとしたとき、それらの膜厚比膜厚比Ｔｂ／Ｔａの値も“す”の発生に関与することになる。つまり、膜厚比Ｔｂ／Ｔａの値が小さくなると（膜厚Ｔａが相対的に大きくなると）、溝４の内部において“す（ボイド）”が発生しやすくなると考えられる。上記膜厚比Ｔｂ／Ｔａの値は、図４（ｂ）に示す通り成膜速度の増加に伴って低下する傾向を示す。多結晶シリコン堆積膜ＰＳの成膜速度が０．５ｎｍ／sec 以下の条件下ではＴｂ／Ｔａは０．８〜０．９と比較的良好な値を示すものであり、この条件下において溝４の内部を多結晶シリコンにより充填すれば、溝４内部での“す”の発生抑止に効果がある。
因みに、成膜速度が０．５ｎｍ／sec 以下の条件下で多結晶シリコン堆積膜ＰＳを成膜したときには、溝４部分の断面を走査型電子顕微鏡（ＳＥＭ）で撮影した結果を示す図５のように、当該溝４の内部での“す”の発生が抑止される。尚、図５において、多結晶シリコン膜上の薄膜は、断面の撮影のために形成したＳｉＯ2 酸化膜である。
【００３５】
さらに、成膜温度という観点で見てみると、前記図２に示すように、多結晶シリコン堆積膜の成膜温度がおよそ６００℃以上の成膜温度条件下では、多結晶シリコン堆積膜の成膜速度が０．５ｎｍ／sec より大きくなる場合があり、溝４内部を多結晶シリコンにより充填する際に溝４内部において“す”が発生しやすくなる。逆に多結晶シリコン堆積膜の成膜温度が、６００℃強以下の温度、望ましくは約６００℃以下の温度であれば多結晶シリコンの成膜速度は０．５ｎｍ／sec 以下となり、上記の通り溝内部を多結晶シリコンにより充填する際に溝内部での“す”の発生を抑止することができる。
【００３６】
ここで、本実施例の製造方法において、多結晶シリコン堆積膜６を構成する多結晶シリコン層６ａ、６ｂ、６ｃの成膜にあたって検討したサンプルの形成条件を図６に示す。この図６中のサンプルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは以下のような構成のものである。
Ａ…溝を埋める多結晶シリコン堆積膜が単層構造の従来構成に相当し、その多結晶シリコン堆積膜は不純物を含んでいない。
Ｂ…溝を埋める多結晶シリコン堆積膜が単層構造の従来構成に相当し、その多結晶シリコン堆積膜は添加ガス（ＰＨ3 ）による不純物である燐を含んでいる。
Ｃ…多結晶シリコン堆積膜を二層構造としたもので、第１層（下層）は不純物を含んでおらず、第２層（上層）は添加ガス（ＰＨ3 ）による不純物である燐を含んでいる。
Ｄ…多結晶シリコン堆積膜を三層構造（本実施例と同等構造）としたもので、第１層（最下層）及び第３層（最上層）は不純物を含んでおらず、第２層（中間層）は添加ガス（ＰＨ3 ）による不純物である燐を含んでいる（不純物濃度は本実施例と同じ）。
Ｅ…サンプルＤと同様の三層構造（第２層の不純物濃度：不純物添加ガス量も同じ）のもので、サンプルＤとは膜厚比が異なる。
Ｆ…サンプルＤと同様の三層構造のものであるが、多結晶シリコン（多結晶シリコン埋め込み層）中の不純物濃度を、不純物添加ガス（ＰＨ3 ）の流量調整によって目標値となるように制御する方法（従来の製造方法に相当）を採用したもので、ここでは第２層を成膜する際の不純物添加ガスの流量を２０ｓｃｃｍに調整した例が示されている。
【００３７】
尚、図６中の膜厚比とは、多結晶シリコン堆積膜が複数層構造の場合、全体の膜厚に対する各単位層の膜厚の比である。つまり、例えば、サンプルＤにおいて、不純物を含んだ状態の第２層の多結晶シリコン堆積膜の膜厚は、第１層〜第３層の多結晶シリコン堆積膜の合算膜厚の７０％であることを示しており、第１層及び第３層の不純物を含まない多結晶シリコン堆積膜の各膜厚は、それぞれ上記合算膜厚の１５％であることを示している。また、サンプルＣ〜Ｆについては、熱処理を施すことにより、第２層の不純物を隣接する層（サンプルＣについては第１層のみ）に拡散させている。
【００３８】
図７には、サンプルＡ、Ｄ、Ｆについて多結晶シリコン堆積膜の膜厚分布を測定した結果が示されている。この図７において、多結晶シリコン堆積膜が単層構造とされたサンプルＡ、並びに多結晶シリコン堆積膜が三層構造とされたサンプルＤ、Ｆの膜厚均一性は、何れも１０％以下と許容範囲内に収まるものであり、従って、本実施例のように多結晶シリコン層６ａ、６ｂ、６ｃよりなる三層構造の多結晶シリコン堆積膜６を成膜すると共に、中間層の多結晶シリコン層６ｂのみが不純物を含む構成とした場合でも、その膜厚均一性について支障がないことが分かる。また、図７からは、第２層の多結晶シリコン層の不純物濃度（不純物添加ガス量）を変化させた場合でも、膜厚のばらつきを１０％以内に抑え得ることが分かる。
【００３９】
一方、多結晶シリコン堆積膜が単層構造の従来構成において、溝内に充填される多結晶シリコンの不純物濃度を不純物添加ガスの流量調整により制御する方法を採用した場合、その不純物濃度がばらついて抵抗値のばらつきが大きくなとなるという問題が存在することについては、『発明が解決しようとする課題』の項で説明した。これに対して、本実施例のように、多結晶シリコン堆積膜６ａ、６ｂ、６ｃよりなる三層構造の多結晶シリコン堆積膜６を形成し、第２層（中間層）の多結晶シリコン層６ｂのみが燐、硼素、砒素のいずれかの不純物を含む状態とし、第１層及び第３層の多結晶シリコン層６ａ及び６ｃは不純物を含まない状態とした上で、それら多結晶シリコン層６ａ、６ｂ、６ｃの成膜後に熱処理を行うことにより、多結晶シリコン層６ｂ中の不純物を多結晶シリコン６ａ及び６ｃ中に拡散させる構成とした場合には、溝４内に埋め込まれた多結晶シリコン（多結晶シリコン埋め込み層７）の抵抗値の均一性を高める上で有利になると考えられる。
【００４０】
これに関連して、図８には、サンプルＤ、Ｅ、Ｆについて溝内に充填された多結晶シリコンの抵抗値について測定した結果が示されている。この図８において、サンプルＤとサンプルＦ（これらは膜厚比が同じであるが、第２層のための不純物添加ガス量（不純物濃度）が相違する）との比較から、溝内に充填された多結晶シリコンの抵抗値の均一性に関して、サンプルＦのように不純物添加ガス量を少なくした場合、抵抗値の均一性は約１７％と工程的に分布を制御することができなかったのに対して、これより多い不純物添加ガス量（本実施例と同様の不純物添加ガス量）としたサンプルＤにあっては、抵抗値の均一性を１０％より小さいレベルまで低減できる。また、このサンプルＤとサンプルＥ（これらは膜厚比のみが異なる）とを比較すると、不純物を含んだ状態の第２層の膜厚を相対的に小さくすれば、抵抗値の均一性を３％以下にさらに低減できるものであり、工程内で抵抗値の均一性を十分に制御することができる。
【００４１】
溝内に充填した多結晶シリコンの不純物濃度制御に関して、図９にはサンプルＣ、Ｄ、Ｅ、Ｆについての不純物濃度計算値及び実測値が示されている。この図９において、従来の製造方法（溝内に充填された多結晶シリコン中の不純物濃度を、不純物添加ガス（ＰＨ3 ）の流量調整によって制御する方法）を採用したサンプルＦと、本実施例と同等構造のサンプルＤ、Ｅ及びこれに類似した構造（多結晶シリコン堆積膜が二層構造）のサンプルＣとの比較から、従来の製造方法である不純物添加ガスの流量調整によって多結晶シリコン中の不純物濃度を制御したものと比べた場合、本実施例のように、多結晶シリコン堆積膜を不純物を含まない多結晶シリコン層と不純物を含む多結晶シリコン層とに構成すると共に、各多結晶シリコン層の膜厚比によって多結晶シリコン中の不純物濃度を制御したものの方が、計算で見積もった不純物濃度と実際の濃度との差が小さくなっており、不純物濃度を優位に制御することができる。
【００４２】
さらに、本実施例のように、三層の多結晶シリコン層６ａ、６ｂ、６ｃを積層する場合、最初に成膜する多結晶シリコン層６ａを不純物を含まない状態とした場合には、溝４内に形成された絶縁膜６への不純物の析出を防ぐことができるから、溝４内に充填された多結晶シリコン埋め込み層１０７の信頼性を高めた半導体装置を製造することができる。
【００４３】
また、本実施例では、最初に成膜する不純物を含まない多結晶シリコン層６ａの膜厚（溝４内部分の膜厚）は、充填しようとする溝４の幅の約１／３以下となるように調整されているから、以下に述べるような効果を奏する。即ち、図１０には、多結晶シリコン層６ａの膜厚（溝４内部分の膜厚）と溝４の開口幅との比を、１／１０、１／５、１／３、５／９とした各サンプル▲１▼、▲２▼、▲３▼、▲４▼での溝４部分の断面を走査型電子顕微鏡（ＳＥＭ）で撮影した結果が示されている。尚、図１０中の「ＳｉＯ2 膜」は撮影用に形成したものである。この図１０のように、多結晶シリコン層６ａの膜厚（溝４内部分の膜厚）が充填しようとする溝４の幅の１／３より大きいサンプル▲４▼にあっては、最初に成膜する多結晶シリコン層６ｃが溝４内に十分に充填されてしまって、不純物を含んだ多結晶シリコン層６ｂが溝４の内部に堆積されなくなってしまい、溝４内部において燐、硼素、砒素などの不純物が拡散されなくなってしまう。これに対して、本実施例においては、このような不純物の未拡散という問題を招くことがなくなる。
【００４４】
また、多結晶シリコン層６ａ、６ｂ、６ｃを成膜する過程において、それらを大気曝露すると、自然酸化膜が形成されたり、大気中の塵が積層界面に付着するなどの懸念があるが、本実施例では、それら多結晶シリコンと、燐、硼素、砒素のいずれかの不純物を含む多結晶シリコン層６ａ、６ｂ、６ｃを成膜するための多結晶シリコン堆積工程（ｆ）、（ｇ）、（ｈ）において、上記多結晶シリコン層６ａ、６ｂ、６ｃを大気に曝すことなく連続的に成膜する構成となっているから、上記のような懸念を解消できることになる。
【００４５】
さらに、本実施例によれば、上記のように多結晶シリコン層６ａ、６ｂ、６ｃを成膜した後には、熱処理を行うことにより、多結晶シリコン層６ｂ中の不純物を多結晶シリコン６ａ及び６ｃ中に十分拡散させる構成となっているから、溝４内に充填された埋め込み多結晶シリコン埋め込み層７中の不純物濃度がばらつくことがなくなって、その抵抗値を均一にすることができる。
【００４６】
尚、本発明は上記した実施例に限定されるものではなく、以下に述べるような変形、拡大が可能である。
上記実施例では、不純物が導入された状態の多結晶シリコン埋め込み層７を形成する構成としたが、このような不純物の導入を行わずに当該多結晶シリコン埋め込み層７を絶縁分離構造のためのトレンチとして利用することもできる。
【００４７】
また、上記実施例では、シリコン基板１に形成した溝４の内壁面に絶縁膜５を形成する工程を行った後に、多結晶シリコン堆積膜６を約０．５ｎｍ／sec 以下の成膜速度で成膜して溝４内に多結晶シリコンを充填する多結晶シリコン堆積工程を行う構成としたが、溝４を形成した後に、当該溝４の内壁面に絶縁膜を形成することなく、シリコン基板１の表面側に多結晶シリコン堆積膜を約０．５ｎｍ／sec 以下の成膜速度で成膜して溝４内に多結晶シリコンを充填する多結晶シリコン堆積工程を行う構成としても良い。このように構成した場合には、溝４内に充填された多結晶シリコンがシリコン基板１と直接的に接触された状態となるから、溝４内の多結晶シリコンに上記実施例のように不純物を導入すれば、その多結晶シリコンをメモリデバイスのような小電流素子用の多結晶シリコンプラグなどに利用できるようになる。勿論、この場合にも溝４内の多結晶シリコンでの  “す”の発生を抑止できるから、その信頼性ひいては半導体装置の信頼性が向上するようになる。
【００４８】
上記実施例では、溝４の形状改善並びにシリコン基板１表面のエッチングダメージ層の除去などを目的として、シリコン基板１の表面に犠牲酸化膜を形成する工程、その犠牲酸化膜を除去する工程を実行する構成としたが、これに代えて、例えばフッ酸及び硝酸の混合液などを使用した湿式エッチング処理工程、または、ＣＤＥを使用した乾式エッチング処理工程を行うことにより溝４の形状改善やエッチングダメージ層の除去などを行う構成としても良い。特に、フッ酸及び硝酸の混合液を使用する場合、シリコン基板１の面方位によってエッチング速度が異なるという特性があるから、溝４の開口部の形状が長尺状（開口部形状の縦寸法と横寸法との比が大きい形状）とされていたときには、上記エッチング速度の面方位依存性を有効に利用して溝４の開口部と溝４の底部とにテーパ部を形成できるなど、溝形状の改善を効果的に図り得るようになる。
【００４９】
上記実施例では、マスク３を利用した異方性エッチング処理によりシリコン基板１に溝４を形成した後において、溝４の形状改善及びシリコン基板１表面のエッチングダメージ層の除去などを目的とした犠牲酸化膜形成・除去工程を行った後にマスク３を除去するマスク除去工程を行う構成としたが、マスク除去工程後に犠牲酸化膜形成・除去工程を行う構成としても良い。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体装置の製造方法を模式的に示す図
【図２】多結晶シリコンの成膜条件と成膜速度との関係を示す図
【図３】（ａ）製造工程の途中における要部の模式図、（ｂ）多結晶シリコンの成膜速度と、溝内の側壁部及び溝の開口部付近における多結晶シリコン堆積膜の膜厚比との関係を示す図
【図４】（ａ）製造工程の途中における要部の模式図、（ｂ）多結晶シリコンの成膜速度と、溝内の底部及び溝周辺の平坦部における多結晶シリコン堆積膜の膜厚比との関係を示す図
【図５】要部の断面を示す操作型電子微鏡写真
【図６】本実施例において検討したサンプルにおける多結晶シリコンの成膜条件などを示す図
【図７】所定のサンプルについての多結晶シリコン堆積膜の膜厚分布を測定した結果を示す図
【図８】所定のサンプルについての溝内に充填された多結晶シリコンの抵抗値を測定した結果を示す図
【図９】所定のサンプルについての実測不純物濃度と計算上不純物濃度を示す図
【図１０】溝内に最初に成膜される多結晶シリコン層の膜厚と溝の開口幅との比を異ならせた複数のサンプルの各断面を示す走査型電子顕微鏡写真
【図１１】従来の製造方法を示す図１相当図
【図１２】製造途中における半導体装置の断面構造の一例を示す図
【符号の説明】
１はシリコン基板（半導体基板）、３はマスク、３ａは開口部、４は溝、５は絶縁膜、６は多結晶シリコン堆積膜、６ａ、６ｂ、６ｃは多結晶シリコン層、７は多結晶シリコン埋め込み層を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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