(57)【特許請求の範囲】
【請求項１】
ワードラインに連結されたゲート及びビットラインと内部セルノードとの間に連結された電流経路を有するアクセストランジスタと、前記内部セルノードとプレートラインとの間に連結された１つの強誘電体コンデンサと、この強誘電体コンデンサの大きさと同じ大きさを有する１つのリファレンスコンデンサを有して基準電圧を発生する基準電圧発生回路とを含む強誘電体ランダムアクセスメモリ装置に貯蔵されたデータを感知する方法において、
前記強誘電体コンデンサを前記ビットラインに連結するように前記ワードラインを活性化させる第１段階と、
前記プレートラインを活性化させることと同時に前記リファレンスコンデンサを相補ビットラインに連結する第２段階と、
前記第２段階後、前記強誘電体コンデンサを前記ビットラインに連結した状態、および、前記強誘電体コンデンサの大きさと同じ大きさを有する１つの前記リファレンスコンデンサを前記相補ビットラインに連結した状態を維持して、前記ビットラインのローディングと前記相補ビットラインのローディングを同一に維持した状態で前記ビットラインと前記相補ビットラインとの間の電圧差を感知する第３段階と、
前記第３段階で前記電圧差を感知した後、前記相補ビットラインから前記リファレンスコンデンサを絶縁させる第４段階とを含むことを特徴とする強誘電体ランダムアクセスメモリ装置のデータ感知方法。
【請求項２】
前記リファレンスコンデンサは線形常誘電体コンデンサであることを特徴とする請求項１に記載の強誘電体ランダムアクセスメモリ装置のデータ感知方法。
【請求項３】
ワードラインに連結されたゲート及びビットラインと内部セルノードとの間に連結された電流経路を有するアクセストランジスタと、前記内部セルノードとプレートラインとの間に連結された１つの強誘電体コンデンサと、この強誘電体コンデンサの大きさと同じ大きさを有する１つのリファレンスコンデンサを有して基準電圧を発生する基準電圧発生回路とを含む強誘電体ランダムアクセスメモリ装置に貯蔵されたデータを感知する方法において、
前記基準電圧を前記リファレンスコンデンサに供給する第１段階と、
前記強誘電体コンデンサを前記ビットラインに連結するように前記ワードラインを活性化させる第２段階と、
前記プレートラインを活性化させることと同時に前記基準電圧を相補ビットラインに供給するように前記リファレンスコンデンサを前記相補ビットラインに連結する第３段階と、
前記第３段階後、前記強誘電体コンデンサを前記ビットラインに連結した状態、および、前記強誘電体コンデンサの大きさと同じ大きさを有する１つの前記リファレンスコンデンサを前記相補ビットラインに連結した状態を維持して、前記ビットラインのローディングと前記相補ビットラインのローディングを同一に維持した状態で前記ビットラインと前記相補ビットラインとの間の電圧差を感知する第４段階と、
前記第４段階で前記電圧差を感知した後、前記相補ビットラインから前記リファレンスコンデンサを絶縁させる第５段階と、
前記ワードラインを非活性化させる第６段階とを含むことを特徴とする強誘電体ランダムアクセスメモリ装置のデータ感知方法。
【請求項４】
前記リファレンスコンデンサは線形常誘電体コンデンサであることを特徴とする請求項３に記載の強誘電体ランダムアクセスメモリ装置のデータ感知方法。
【請求項５】
第１ワードラインに連結されたゲート及びビットラインと内部セルノードとの間に連結された電流経路を有する第１アクセストランジスタ及び、前記内部セルノードとプレートラインとの間に連結された１つの第１強誘電体コンデンサを有する第１メモリセルと、第２ワードラインに連結されたゲート及び相補ビットラインと内部セルノードとの間に連結された電流経路を有する第２アクセストランジスタ及び、前記内部セルノードと前記プレートラインとの間に連結された１つの第２強誘電体コンデンサを有する第２メモリセルと、そして１つの前記強誘電体コンデンサの大きさと同じ大きさを有する１つのリファレンスコンデンサを有して基準電圧を発生する基準電圧発生回路を含む強誘電体ランダムアクセスメモリ装置に貯蔵されたデータを感知する方法において、
前記第１及び第２強誘電体コンデンサのうち一つを前記ビットラインに連結するように前記第１及び第２ワードラインのうち一つを活性化させる第１段階と、
前記プレートラインを活性化させることと同時に前記リファレンスコンデンサを相補ビットラインに連結する第２段階と、
前記第２段階後、前記強誘電体コンデンサを前記ビットラインに連結した状態、および、前記強誘電体コンデンサの大きさと同じ大きさを有する１つの前記リファレンスコンデンサを前記相補ビットラインに連結した状態を維持して、前記ビットラインのローディングと前記相補ビットラインのローディングを同一に維持した状態で前記ビットラインと前記相補ビットラインとの間の電圧差を感知する第３段階と、
前記第３段階で前記電圧差を感知した後、前記相補ビットラインから前記リファレンスコンデンサを絶縁させる第４段階とを含むことを特徴とする強誘電体ランダムアクセスメモリ装置のデータ感知方法。
【請求項６】
前記リファレンスコンデンサは線形常誘電体コンデンサであることを特徴とする請求項５に記載の強誘電体ランダムアクセスメモリ装置のデータ感知方法。
【請求項７】
第１ワードラインに連結されたゲート及びビットラインと内部セルノードとの間に連結された電流経路を有する第１アクセストランジスタ及び、前記内部セルノードとプレートラインとの間に連結された１つの第１強誘電体コンデンサを有する第１メモリセルと、第２ワードラインに連結されたゲート及び相補ビットラインと内部セルノードとの間に連結された電流経路を有する第２アクセストランジスタ及び、前記内部セルノードと前記プレートラインとの間に連結された１つの第２強誘電体コンデンサを有する第２メモリセルと、そして１つの前記強誘電体コンデンサの大きさと同じ大きさを有する１つのリファレンスコンデンサを有して基準電圧を発生する基準電圧発生回路を含む強誘電体ランダムアクセスメモリ装置に貯蔵されたデータを感知する方法において、
前記ビットライン及び前記相補ビットラインを予備充電する第１段階と、
前記ビットライン及び前記相補ビットラインをフローティングさせる第２段階と、
前記第１及び第２強誘電体コンデンサのうち一つを前記ビットラインに連結するように前記第１及び第２ワードラインのうち一つを活性化させる第３段階と、
前記プレートラインを活性化させることと同時に前記リファレンスコンデンサを相補ビットラインに連結する第４段階と、
前記第４段階後、前記強誘電体コンデンサを前記ビットラインに連結した状態、および、前記強誘電体コンデンサの大きさと同じ大きさを有する１つの前記リファレンスコンデンサを前記相補ビットラインに連結した状態を維持して、前記ビットラインのローディングと前記相補ビットラインのローディングを同一に維持した状態で前記ビットラインと前記相補ビットラインとの間の電圧差を感知する第５段階と、
前記第５段階で前記電圧差を感知した後、前記相補ビットラインから前記リファレンスコンデンサを絶縁させる第６段階と、
前記活性化されたワードラインを非活性化させる第７段階とを含むことを特徴とする強誘電体ランダムアクセスメモリ装置のデータ感知方法。
【請求項８】
前記リファレンスコンデンサは線形常誘電体コンデンサであることを特徴とする請求項７に記載の強誘電体ランダムアクセスメモリ装置のデータ感知方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置のデータ感知方法に関するものであり、さらに具体的には一つの強誘電体コンデンサと一つのアクセストランジスタで構成されたメモリセルを有する強誘電体ランダムアクセスメモリ装置のデータ感知方法に関するものである。
【０００２】
【従来の技術】
強誘電体ランダムアクセスメモリは各メモリセルの貯蔵素子として強誘電体コンデンサを使用している。各メモリセルは強誘電体コンデンサの電気的な分極に基づいて論理状態を貯蔵する。強誘電体コンデンサは二つの電極の間にＰＺＴ（ｌｅｄａ  ｚｉｒｃｏｎａｔｅｔｉｔａｎａｔｅ）のような強誘電体を含む誘電体を有する。強誘電体コンデンサのプレートに電圧が印加される時、強誘電体は電界方向に分極される。強誘電体コンデンサの分極状態を変化させるためのスイッチングスレッショルドを強制電圧と言う。強誘電体コンデンサはヒステリシスを示して、分極状態に応じて電流がコンデンサへ流れる。コンデンサに印加される電圧が強制電圧より強ければ、強誘電体コンデンサは印加された電圧の極性によって分極状態を変化させる。分極状態は電源が除去されてから維持されて、その結果不揮発性を提供する。強誘電体コンデンサは約１ｎＳ内で分極状態を変化させることができる。約１ｎＳはＥＰＲＯＭ（ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｉｅｓ）、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｉｅｓ）、又はフラッシュＥＥＰＲＯＭのような殆どの他の不揮発性メモリよりプログラム時間が速い。
【０００３】
従来技術による強誘電体ランダムアクセスメモリ装置の回路図が図４に示されている。図４を参照すると、強誘電体ランダムアクセスメモリ装置は複数の強誘電体メモリセルで構成されたメモリセルアレイ１０を含む。図４において、前記メモリセルアレイ１０は第１強誘電体メモリセルと第２強誘電体メモリセルで構成される。各強誘電体メモリセルはアクセストランジスタ（又はパストランジスタ）と強誘電体コンデンサで構成される。
【０００４】
さらに具体的には、第１強誘電体メモリセルにおいて、アクセストランジスタＭ１は第１ワードラインＷＬ０に連結されたゲート及び、内部セルノード即ち強誘電体コンデンサＣＦ１の一つの電極と第１ビットラインＢＬ０の間に連結された電流通路を有し、前記強誘電体コンデンサＣＦ１は前記内部セルノードとプレートラインＰＬとの間に連結される。第２強誘電体メモリセルにおいて、アクセストランジスタＭ２は第２ワードラインＷＬ１に連結されたゲート及び、内部セルノード即ち強誘電体コンデンサＣＦ２の一つの電極と第２ビットラインＢＬ１の間に連結された電流通路を有し、前記強誘電体コンデンサＣＦ２は前記内部セルノードと前記プレートラインＰＬとの間に連結される。このことから分かるように、他の行に沿って配列された隣接したメモリセルは一つのプレートラインを共有するように構成される。
【０００５】
前記ビットラインＢＬ０，ＢＬ１には基準電圧発生回路２０が連結され、ビットラインＢＬ０，ＢＬ１のうちどちらか一つのビットラインへ基準電圧が供給される。基準電圧発生回路２０は３個のＮＭＯＳトランジスタＭＮ１〜ＭＮ３とリファレンスコンデンサＲＣＦで構成される。ＮＭＯＳトランジスタＭＮ２，ＭＮ３の電流通路は前記ビットラインＢＬ０，ＢＬ１間に直列に連結され、同トランジスタＭＮ２，ＭＮ３のゲートは対応する制御信号ＤＭＰ＿Ｅ，ＤＭＰ＿０に各々連結される。前記リファレンスコンデンサＲＣＦは前記ＮＭＯＳトランジスタＭＮ２，ＭＮ３の共通接続ノードＮＤ１と接地電圧との間に連結される。前記ＮＭＯＳトランジスタＭＮ１は制御信号ＤＭＰＲＳに連結されたゲート及び、基準電圧ＶＲＥＦを伝達する信号ラインと前記ＮＭＯＳトランジスタＭＮ２，ＭＮ３の共通接続ノードＮＤ１との間に連結された電流通路を有する。ここで、前記リファレンスコンデンサＲＣＦは線形常誘電体コンデンサ（ｌｉｎｅａｒ  ｐａｒａｅｌｅｃｔｒｉｃｓ  ｃａｐａｃｉｔｏｒ）で構成される。
【０００６】
従来技術による強誘電体ランダムアクセスメモリ装置の動作を説明するための動作タイミング図が図５に示されている。従来技術による強誘電体ランダムアクセスメモリ装置のデータ感知動作は次のようである。先ず、ワードライン（例えば、ワードラインＷＬ０）が低レベルから高レベルに活性化されて、強誘電体コンデンサＣＦ１はワードラインＷＬ０に連結されたアクセストランジスタＭ１を通じてビットラインＢＬ０（以後、“メインビットライン”と称する）に連結される。制御信号ＤＭＰＲＳがパルス形態に活性化されることによって基準電圧発生回路２０のリファレンスコンデンサＲＣＦには所定の基準電圧ＶＲＥＦが充電される。プレートラインＰＬにパルス信号が印加されることによって強誘電体コンデンサＣＦ１の二つの電極には、プレートラインＰＬからメインビットラインＢＬ０への電界が印加され、その結果、強誘電体コンデンサＣＦ１に貯蔵されたデータ（例えば、データ‘１’）に応じてメインビットラインに所定の電荷が励起される。そして、制御信号ＤＭＰ＿Ｅがパルス形態に活性化されることによって、基準ビットラインとして使用されるビットラインＢＬ１（以後、“基準ビットライン”と称する）へＮＭＯＳトランジスタＭＮ２を通じて基準電圧ＶＲＥＦが伝達される。ラッチ可能信号ＳＡＮ，ＳＡＰが低レベルと高レベルに各々活性化されることによって感知増幅回路３０はビットラインＢＬ１に供給された基準電圧を利用してビットラインＢＬ０に励起された電荷量の変化を感知する。感知された結果によってメインビットラインＢＬ０の電圧は電源電圧Ｖｃｃレベル又は接地電圧ＧＮＤレベルになる。
【０００７】
【発明が解決しようとする課題】
前述したデータ感知方法は一つの問題点を有する。感知時点（ラッチ可能信号ＳＡＮ，ＳＡＰが活性化される時）でメインビットラインＢＬ０のローディングが基準ビットラインＢＬ１のローディングより大きいので、データ感知マージン（又は、メインビットラインと基準ビットラインとの間の電圧差）が減少する。具体的に説明すると、ラッチ可能信号ＳＡＮ，ＳＡＰが遷移される前に、制御信号ＤＭＰ＿Ｅが高レベルから低レベルに遷移されることによって基準電圧発生回路２０のリファレンスコンデンサＲＣＦは基準ビットラインＢＬ１と電気的に絶縁される。その次に、前記ラッチ可能信号ＳＡＮ，ＳＡＰが遷移され、その前後で、上記のように基準ビットラインＢＬ１がリファレンスコンデンサＲＣＦと絶縁されている一方で、メインビットラインＢＬ０はメモリセルの強誘電体コンデンサＣＦ１と電気的に連結されている。それによって、図６に示されたように、基準ビットラインＢＬ１の上昇傾きはメインビットラインＢＬ０の上昇傾きより大きくなる。即ち、メインビットラインＢＬ０と基準ビットラインＢＬ１との間の電位差により前記メイン及び基準ビットラインＢＬ０，ＢＬ１の電圧が電源電圧と接地電圧（又は接地電圧と電源電圧）になる時点で、図７に示されたように、データ感知マージンが減少することが分かる。最悪の場合、メインビットラインＢＬ０の電圧レベルが基準ビットラインＢＬ１の電圧レベルより低くなるので、図７に示されたように、データ‘１’がデータ‘０’に感知されてしまう。
【０００８】
本発明は上記の点に鑑みなされたもので、その目的は一定の感知マージンを確保できる強誘電体ランダムアクセスメモリ装置のデータ感知方法を提供することにある。
【０００９】
さらに、本発明は、感知動作が遂行される時、ビットラインのローディングと相補ビットラインのローディングを同一に維持できる強誘電体ランダムアクセスメモリ装置のデータ感知方法を提供することを他の目的とする。
【００１０】
【課題を解決するための手段】
本発明の特徴によると、強誘電体ランダムアクセスメモリ装置は、ワードラインに連結されたゲート及びビットラインと内部セルノードとの間に連結された電流経路を有するアクセストランジスタと、前記内部セルノードとプレートラインとの間に連結された強誘電体コンデンサと、リファレンスコンデンサを有して基準電圧を発生する基準電圧発生回路とを含む。強誘電体ランダムアクセスメモリ装置に貯蔵されたデータを感知する方法によると、まず、前記強誘電体コンデンサを前記ビットラインに連結するように前記ワードラインが活性化される。その次に、前記プレートラインが活性化されることと同時に前記リファレンスコンデンサが相補ビットラインに連結された後、前記ビットラインと前記相補ビットラインとの間の電圧差が感知される。最後に、前記相補ビットラインから前記リファレンスコンデンサが絶縁される。ここで、前記リファレンスコンデンサの大きさは前記強誘電体コンデンサの大きさと同様であるか類似であり、前記リファレンスコンデンサは線形常誘電体コンデンサである。
【００１１】
本発明の他の特徴によると、ワードラインに連結されたゲート及びビットラインと内部セルノードとの間に連結された電流経路を有するアクセストランジスタと、前記内部セルノードとプレートラインとの間に連結された強誘電体コンデンサと、リファレンスコンデンサを有して基準電圧を発生する基準電圧発生回路とを含む強誘電体ランダムアクセスメモリ装置に貯蔵されたデータを感知する方法は、前記リファレンス電圧を前記リファレンスコンデンサに供給する段階と、前記強誘電体コンデンサを前記ビットラインに連結するように前記ワードラインを活性化させる段階と、前記プレートラインを活性化させることと同時に前記リファレンス電圧を供給するように前記リファレンスコンデンサを相補ビットラインに連結する段階と、前記ビットラインと前記相補ビットラインとの間の電圧差を感知する段階と、前記相補ビットラインから前記リファレンスコンデンサを絶縁させる段階と、前記ワードラインを非活性化させる段階とを含む。ここで、前記リファレンスコンデンサの大きさは前記強誘電体コンデンサの大きさと同様であるか類似であり、前記リファレンスコンデンサは線形常誘電体コンデンサである。
【００１２】
本発明のさらに他の特徴によると、第１ワードラインに連結されたゲート及びビットラインと内部セルノードとの間に連結された電流経路を有する第１アクセストランジスタ及び、前記内部セルノードとプレートラインとの間に連結された第１強誘電体コンデンサを有する第１メモリセルと、第２ワードラインに連結されたゲート及び相補ビットラインと内部セルノードとの間に連結された電流経路を有する第２アクセストランジスタ及び、前記内部セルノードと前記プレートラインとの間に連結された第２強誘電体コンデンサを有する第２メモリセルと、そしてリファレンスコンデンサを有して基準電圧を発生する基準電圧発生回路を含む強誘電体ランダムアクセスメモリセル装置に貯蔵されたデータを感知する方法は、前記第１及び第２強誘電体コンデンサのうち一つを前記ビットラインに連結するように前記第１及び第２ワードラインのうち一つを活性化させる段階と、前記プレートラインを活性化させることと同時に前記リファレンスコンデンサを相補ビットラインに連結する段階と、前記ビットラインと前記相補ビットラインとの間の電圧差を感知する段階と、前記相補ビットラインから前記リファレンスコンデンサを絶縁させる段階とを含む。ここで、前記リファレンスコンデンサの大きさは前記強誘電体コンデンサの大きさと同様であるか類似であり、前記リファレンスコンデンサは線形常誘電体コンデンサである。
【００１３】
本発明のさらに他の特徴によると、第１ワードラインに連結されたゲート及びビットラインと内部セルノードとの間に連結された電流経路を有する第１アクセストランジスタ及び、前記内部セルノードとプレートラインとの間に連結された第１強誘電体コンデンサを有する第１メモリセルと、第２ワードラインに連結されたゲート及び相補ビットラインと内部セルノードとの間に連結された電流経路を有する第２アクセストランジスタ及び、前記内部セルノードと前記プレートラインとの間に連結された第２強誘電体コンデンサを有する第２メモリセルと、そしてリファレンスコンデンサを有して基準電圧を発生する基準電圧発生回路を含む強誘電体ランダムアクセスメモリ装置に貯蔵されたデータを感知する方法は、前記ビットライン及び前記相補ビットラインを予備充電する段階と、前記ビットライン及び前記相補ビットラインをフローティングさせる段階と、前記第１及び第２強誘電体コンデンサのうち一つを前記ビットラインに連結するように前記第１及び第２ワードラインのうち一つを活性化させる段階と、前記プレートラインを活性化させることと同時に前記リファレンスコンデンサを相補ビットラインに連結する段階と、前記ビットラインと前記相補ビットラインとの間の電圧差を感知する段階と、前記相補ビットラインから前記リファレンスコンデンサを絶縁させる段階と、前記活性化されたワードラインを非活性化させる段階とを含む。ここで、前記リファレンスコンデンサの大きさは前記強誘電体コンデンサの大きさと同様であるか類似であり、前記リファレンスコンデンサは線形常誘電体コンデンサである。
【００１４】
このような方法によると、感知動作の前後に基準電圧発生回路のリファレンスコンデンサが相補ビットラインに電気的に連結されていることによって、ビットライン及び相補ビットラインが同一のローディングを有する。
【００１５】
【発明の実施の形態】
以下、本発明の望ましい実施形態を参照図面に基づいて詳細に説明する。
【００１６】
本発明の強誘電体ランダムアクセスメモリ装置は折り返されたビットライン構造（ｆｏｌｄｅｄ  ｂｉｔ  ｌｉｎｅ  ｓｔｒｕｃｔｕｒｅ）を有して、ビットライン及び相補ビットラインが同一のローディングを有するようにして、一定の（又は均一な）データ感知マージンを得ることができるデータ感知スキームを有する。それを達成するために、選択されたメモリセルの強誘電体コンデンサに連結されたプレートラインにパルス信号を印加することと同時に基準電圧発生回路のリファレンスコンデンサが前記相補ビットラインに電気的に連結される。そして、感知動作を示すラッチ可能信号が活性化された後、又は前記ビットラインと前記相補ビットラインとの間の電位差が十分に感知された後、前記リファレンスコンデンサが前記相補ビットラインと電気的に絶縁される。そのようなデータ感知方法に対する具体的な説明は以後、参照図面に基づいて説明される。
【００１７】
本発明による強誘電体ランダムアクセスメモリ装置のブロック図が図１に示されている。
【００１８】
本発明のメモリ装置はデータ情報を貯蔵する領域としてメモリセルアレイ１００を含む。メモリセルアレイ１００には、図示の便宜のため、４本のワードラインＳＷＬ０〜ＳＷＬ３と４対のビットラインＢＬ０，ＢＬ０Ｂ、ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ及びＢＬ３，ＢＬ３Ｂが示されている。前記ワードラインＳＷＬ０〜ＳＷＬ３と前記ビットライン対ＢＬ０，ＢＬ０Ｂ、ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ及びＢＬ３，ＢＬ３Ｂの交差領域には強誘電体メモリセルが配列される。各強誘電体メモリセルは一つのアクセストランジスタと一つの強誘電体コンデンサからなる。以後、説明の便宜のため、一対のビットラインＢＬ０，ＢＬ０Ｂと関連した回路構成が説明される。しかし、残りのビットライン対と関連した回路構成もやはり同一に構成されることは自明である。
【００１９】
続いて、図１を参照すると、ゲートがワードラインＳＷＬ０に連結されたアクセストランジスタＭ０はビットラインＢＬ０と強誘電体コンデンサＣＦ０の一つの電極の間に連結された電流通路を有し、前記強誘電体コンデンサＣＦ０の他の電極はプレートラインＳＰＬに連結される。ゲートがワードラインＳＷＬ１に連結されたアクセストランジスタＭ１はビットラインＢＬ０Ｂと強誘電体コンデンサＣＦ１の一つの電極の間に連結された電流通路を有し、前記強誘電体コンデンサＣＦ１の他の電極は前記プレートラインＳＰＬに連結される。ワードラインＳＷＬ２に連結されたゲートを有するアクセストランジスタＭ２は前記ビットラインＢＬ０Ｂと強誘電体コンデンサＣＦ２の一つの電極の間に連結された電流通路を有し、前記強誘電体コンデンサＣＦ２の他の電極は前記プレートラインＳＰＬに連結される。ワードラインＳＷＬ３に連結されたゲートを有するアクセストランジスタＭ３は前記ビットラインＢＬ０と強誘電体コンデンサＣＦ３の一つの電極の間に連結された電流通路を有し、前記強誘電体コンデンサＣＦ３の他の電極は前記プレートラインＳＰＬに連結される。
【００２０】
前述した説明から分かるように、４本のワードラインＳＷＬ０〜ＳＷＬ３に連結された強誘電体メモリセルは一つのプレートラインＳＰＬを共有するように配列される。ワードラインＳＷＬ０，ＳＷＬ２は左側に配列された第１駆動回路１１０により活性化され、ワードラインＳＷＬ１，ＳＷＬ３は右側に配列された第２駆動回路１２０により活性化される。この時、前記４本のワードラインＳＷＬ０〜ＳＷＬ３のうち一本のワードラインのみが活性化され、前記プレートラインＳＰＬは選択されたワードラインに関連した駆動回路によって制御される。
【００２１】
前記ビットラインＢＬ０，ＢＬ０Ｂにはビットライン予備充電回路１３０が連結され、この予備充電回路１３０は二つのＮＭＯＳトランジスタＭＮ１０，ＮＭ１１で構成される。ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１の電流通路は前記ビットラインＢＬ０，ＢＬ０Ｂの間に直列連結され、同トランジスタＭＮ１０，ＭＮ１１のゲートは制御信号ＢＬＰＲを受け入れるように連結される。ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１の電流通路の共通接続ノードは接地電圧に連結される。
【００２２】
前記ビットラインＢＬ０，ＢＬ０Ｂには基準電圧発生回路１４０が連結され、この基準電圧発生回路１４０は三つのＮＭＯＳトランジスタＭＮ１２，ＭＮ１３，ＭＮ１４と一つのリファレンスコンデンサＲＣＦで構成される。前記ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４の電流通路は前記ビットラインＢＬ０，ＢＬ０Ｂの間に直列に連結され、同トランジスタＭＮ１３，ＭＮ１４のゲートは対応する制御信号ＤＭＰ＿０，ＤＭＰ＿Ｅに各々連結される。前記リファレンスコンデンサＲＣＦは前記ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４の共通接続ノードと接地電圧との間に連結される。前記ＮＭＯＳトランジスタＭＮ１２は制御信号ＤＭＰＲＳに連結されたゲート及び、基準電圧ＶＲＥＦラインと前記ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４の共通接続ノードとの間に連結された電流通路を有する。ここで、前記リファレンスコンデンサＲＣＦは強誘電体コンデンサの大きさと同一の（又は強誘電体コンデンサと同一のキャパシタンス値を有する）線形常誘電体コンデンサで構成される。
【００２３】
前記ビットラインＢＬ０，ＢＬ０Ｂは第１ビットライン絶縁回路１５０を通じてＰ−ラッチ感知増幅器１６０とＮ−ラッチ感知増幅器１７０に連結される。前記第１ビットライン絶縁回路１５０は制御信号ＳＡＰＡＴＨ＿Ｔによって共通に制御される二つのＮＭＯＳトランジスタＭＮ１５，ＭＮ１６で構成される。前記Ｐ−ラッチ感知増幅器１６０は図示されたように連結された二つのＰＭＯＳトランジスタＭＰ１０，ＭＰ１１で構成され、前記Ｎ−ラッチ感知増幅器１７０は図示されたように連結された二つのＮＭＯＳトランジスタＭＮ１７，ＭＮ１８で構成される。前記ビットラインＢＬ０，ＢＬ０Ｂは列選択回路１８０を通じて対応するデータラインＳＤＬ＿Ｅ，ＳＤＬ＿０に連結され、列選択回路１８０は図示されたように連結されたＮＭＯＳトランジスタＭＮ１９，ＭＮ２０で構成される。
【００２４】
図１に示されたように、メモリセルアレイ２００（以後“下側アレイ”と称する）は前記列選択回路１８０を基準に、上側に配列されたメモリセルアレイ１００（以後“上側アレイ”と称する）と同一に構成されて、図面には示されていないが、駆動回路、ビットライン予備充電回路、そして基準電圧発生回路が下側アレイとかかわって設けられる。下側アレイ２００が第２ビットライン絶縁回路１９０によって選択的にＰ−ラッチ及びＮ−ラッチ感知増幅器１６０，１７０に連結されることは自明である。
【００２５】
図２は本発明による強誘電体ランダムアクセスメモリ装置の感知動作を説明するための動作タイミング図である。以下、本発明によるデータ感知動作が参照図面に基づいて詳細に説明される。上側アレイ１００が選択されると仮定して、本発明によるデータ感知動作がビットラインＢＬ０，ＢＬ０Ｂを基準にして説明される。
【００２６】
先ず、ビットラインＢＬ０，ＢＬ０Ｂはビットライン予備充電回路１３０を通じて接地電圧に予備充電される。ｔ０時間で制御信号ＢＬＰＲが高レベルから低レベルに遷移されることによって、前記ビットラインＢＬ０，ＢＬ０Ｂはフローティング状態になる。制御信号ＤＭＰＲＳがパルス形態に活性化されることによって、基準電圧発生回路１４０のリファレンスコンデンサＲＣＦには所定の基準電圧ＶＲＥＦが充電される。そして、ワードライン（例えば、ワードラインＳＷＬ０）が高レベルに活性化され、その結果、強誘電体コンデンサＣＦ０の一つの電極がワードラインＳＷＬ０に連結されたアクセストランジスタＭ０を通じてビットラインＢＬ０（以後“メインビットライン”と称する）に連結される。
【００２７】
ｔ１時間の初期に、プレートラインＳＰＬが活性化されて、前記強誘電体コンデンサＣＦ０の二つの電極にはプレートラインＳＰＬからメインビットラインＢＬ０への電界が印加される。これと同時に、基準電圧発生回路１４０に印加される制御信号ＤＭＰ＿Ｅが高レベルに活性化される。プレートラインＳＰＬの活性化時、メインビットラインＢＬ０には強誘電体メモリセルに貯蔵されたデータ（例えば、‘１’）による電荷が励起される。制御信号ＤＭＰ＿Ｅの活性化時、ビットラインＢＬ０Ｂ（以後、“基準ビットライン”と称する）にはリファレンスコンデンサＲＣＦに充電された基準電圧ＶＲＥＦがＮＭＯＳトランジスタＭＮ１４を通じて伝達される。
【００２８】
図２に示されたように、前記プレートラインＳＰＬが低レベルになった後、ラッチ可能信号ＳＡＮ，ＳＡＰは各々低レベルと高レベルになる。この時、制御信号ＤＭＰ＿Ｅは続いて高レベルに維持される。前記ラッチ可能信号ＳＡＮ，ＳＡＰが低レベルと高レベルに各々活性化されることによって、メインビットラインＢＬ０に励起された電荷量の変化が感知増幅器１６０，１７０によって感知される。選択されたワードラインＳＷＬ０に連結された強誘電体メモリセルにデータ‘１’が貯蔵されている場合、プレートラインＳＰＬが高レベルに活性化された時、メインビットラインＢＬ０の電位は基準ビットラインＢＬ０Ｂの電位より高くなる。例えば、感知増幅器１６０，１７０が動作する以前に、図３に示されたように、メインビットラインＢＬ０と基準ビットラインＢＬ０Ｂとの間の電位差は約７０ｍＶとなる。
【００２９】
前記感知増幅器１６０，１７０が活性化されると、メイン及び基準ビットラインＢＬ０，ＢＬ０Ｂの電圧は同一の上昇傾きに応じて増加する。メインビットラインＢＬ０の増加した電圧がＮＭＯＳトランジスタのしきい値電圧に到達した時、Ｎ−ラッチ感知増幅器１７０のＮＭＯＳトランジスタＭＮ１８がターンオンされて、基準ビットラインＢＬ０Ｂの電圧は接地電圧ＧＮＤになる。図３から分かるように、メインビットラインＢＬ０と基準ビットラインＢＬ０Ｂは同一の上昇傾きを有する。なぜなら、感知増幅器１６０，１７０が動作した後も制御信号ＤＭＰ＿Ｅが活性状態に維持されるからである。即ち、メインビットラインＢＬ０に強誘電体コンデンサＣＦ０が連結され、かつ基準ビットラインＢＬ０ＢにリファレンスコンデンサＲＣＦが連結されるので、感知時点で、メインビットラインＢＬ０のローディングは基準ビットラインＢＬ０Ｂのローディングと同一である。だから、図３に示されたように、メインビットラインＢＬ０と基準ビットラインＢＬ０Ｂのデータ感知マージンが一定に（又は均一に）維持されるのである。
【００３０】
前記メインビットラインＢＬ０と基準ビットラインＢＬ０Ｂとの間の電位差が十分に感知された後、ｔ２時間で、前記制御信号ＤＭＰ＿Ｅは低レベルに遷移し、基準ビットラインＢＬ０ＢはリファレンスコンデンサＲＣＦと電気的に絶縁される。以後、制御信号ＹＳＷが活性化されることによって、この分野でよく知れ渡った方法に従って、列選択回路１８０を通じてセルデータがデータラインに伝達される。
【００３１】
以上で、本発明による方法を詳述したが上記の実施形態は一例にすぎない。本発明の方法は、本発明の技術的思想及び範囲を外れない範囲で多様な変更が可能であることは勿論である。
【００３２】
【発明の効果】
以上のように、本発明によれば、基準電圧発生回路のリファレンスコンデンサを相補ビットラインに電気的に連結した後、ビットラインと相補ビットラインとの間の電位差を十分に感知するまで、ビットライン及び相補ビットラインが同一のローディングを有するようにしたので、一定のデータ感知マージンを得ることができ、正確な感知動作を実施できる。
【図面の簡単な説明】
【図１】本発明による強誘電体ランダムアクセスメモリ装置を示すブロック図。
【図２】図１に示された強誘電体ランダムアクセスメモリ装置の動作を説明するための動作タイミング図。
【図３】図２で点線で表示した部分を拡大した図。
【図４】従来技術による強誘電体ランダムアクセスメモリ装置を示すブロック図。
【図５】図４に示された強誘電体ランダムアクセス装置の動作を説明するための動作タイミング図。
【図６】従来技術によるデータ感知方法の問題点を説明するための図。
【図７】従来技術によるデータ感知方法の問題点を説明するための図。
【符号の説明】
１００，２００  メモリセルアレイ
１１０，１２０  駆動回路
１３０  ビットライン予備充電回路
１４０  基準電圧発生回路
１５０，１９０  ビットライン絶縁回路
１６０，１７０  感知増幅器
１８０  列選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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