(57)【特許請求の範囲】
【請求項１】
シリサイドをゲート電極及びソース・ドレイン領域に形成した第１のトランジスタと、シリサイドをゲート電極及びソース・ドレイン領域に形成した第２のトランジスタと、を具備する半導体装置において、
第１導電型の第１のウェル領域と、
前記第１のウェル領域上に形成された第１のトランジスタと、
前記第１のウェル領域に隣接した第1導電型と異なる第２導電型の第２のウェル領域と、
前記第２のウェル領域上に形成された第２のトランジスタと、
前記第１のウェル領域上であって、前記第１のトランジスタと前記第２のウェル領域との間に形成された第１導電型の第１の拡散領域と、
前記第２のトランジスタと前記第１の拡散領域との間に形成され、一部の領域が前記第１のウェル領域上に形成され、他の領域が前記第２のウェル領域上に形成された第２導電型の第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域との間に形成され、前記第１の拡散領域と前記第２の拡散領域を電気的に分離する素子分離領域と、
前記第１の拡散領域上に形成されたシリサイドと、
前記第２の拡散領域上に選択的に形成されたシリサイドとを有し、
前記第２の拡散領域上において、
前記一部の領域上には前記シリサイドが形成されておらず、
前記他の領域上には前記シリサイドが形成され、
かつ、
前記第２の拡散領域で、前記シリサイドが形成されている前記他の領域に前記第２のウェル領域に電圧を印加するコンタクトを有し、
前記第１の拡散領域と前記第２の拡散領域には、異なる電圧が印加される
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
平面的に見て、
前記第１の拡散領域は前記第１のトランジスタを取り囲み、前記第２の拡散領域は、前記第２のトランジスタを取り囲むことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に半導体装置外部からの静電気等の高電圧の印加から半導体装置を保護する静電気保護素子構造に関する。
【０００２】
【従来の技術】
シリサイドを形成する場合の半導体装置内のトランジスタ素子に於いて静電気等の高電圧による破壊から保護する構造としては、特開平２−２７１６７３号公報に記載されている。以下、図４を用いて従来の半導体装置の構造についてＮ型シリコン基板に形成されたＮ型トランジスタを例に説明する。図４（ａ）においてソース側Ｎ型不純物拡散領域４０２に静電気等の高電圧が印加されると、電荷はドレイン側Ｎ型不純物拡散領域のジャンクションにおいて雪崩降伏現象を起こし、ドレイン側Ｎ型不純物拡散領域４０４のゲート電極近傍の４０１領域がシリサイドを形成しない領域とされているため、ソース・ドレイン間抵抗がドレイン側Ｎ型不純物拡散領域全面にシリサイドを形成した場合に比べて大きくなるため、ソース・ドレイン間に静電気等の高電圧が印加された場合において静電気破壊耐圧の高い構造となる。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の構造による半導体装置では、トランジスタの耐圧は改善されるが、異電位電源間の耐圧は、外部から静電気等の高電圧が印可された場合に異電位が供給される拡散領域全面にシリサイド領域を形成するとジャンクションが浅くなり接合破壊を起こしやすくなると共に、異電位電源間に十分な抵抗を得ることができず静電気等の高電圧に対して破壊を起こす弱い構造になるという問題を有していた。また、トランジスタ素子が静電気等の高電圧に強い構造であったとしても半導体装置には図４（ｂ）４１０に示す放電経路が寄生的にできてしまうため異電位電源間での破壊を引き起こすという問題も有していた。そこで本発明は、従来技術に示されるソース・ドレイン間だけでなく異電位電源間にもシリサイドを形成しない構造とすることにより異電位電源間に静電気等の高電圧が流れ込んだ場合において破壊を起こしやすい弱い構造になるという問題を解消した半導体装置の提供を目的とする。
【０００４】
【課題を解決するための手段】
本発明の半導体装置は、ゲート電極及びソース・ドレイン領域に選択的にシリサイドを形成したトランジスタを具備する半導体装置において、第１導電型の第１のウェル領域１１１上に形成された第１導電型の第１の拡散領域１０９と、前記第１のウェル領域１１１に隣接した第２導電型のウェル領域１１２と、前記第１のウェル領域１１１と前記第２のウェル領域とにまたがって形成された第２の拡散領域１１０とを有し、該第２の拡散領域１１０上であって前記第一のウェル領域１１１上に形成された領域にはシリサイドが形成されていないことを特徴とする。
【０００５】
また、本発明の半導体装置は、請求項１記載の半導体装置において、第２導電型の第２拡散領域内でかつシリサイドを形成した領域にコンタクトが形成され、該シリサイドが形成されていない領域にはコンタクトを形成しないことを特徴とする。
【０００６】
【発明の実施の形態】
請求項１記載の発明に係わる半導体装置の実施の形態を外部装置と入出力インターフェースする入力および出力回路を例に図１、図２、図３を用いて説明する。図３は本発明を実施した半導体装置の全体３０１で、内部回路３０３に対して信号の伝搬をつかさどる入力および出力回路３０２により半導体装置が構成される。
入力および出力回路３０２は図２において半導体装置外部からの信号を伝搬するボンディングパッド２０２、Ｎウェル（以下、「ＮＷｅｌｌ」という）領域に電位を与えるたのＮ型不純物拡散領域２０３、Ｐｃｈドライバトランジスタのソース・ドレイン領域２０５、２０６、２０７、２０８、Ｐｃｈドライバトランジスタのゲート電極２０４、Ｐウェル（以下、「ＰＷｅｌｌ」という）領域に電位を与えるたのＰ型不純物拡散領域２１０、Ｎｃｈドライバトランジスタのソース・ドレイン領域２１２、２１３、２１４、２１５、Ｎｃｈドライバトランジスタのゲート電極２１１で示すように構成され、ＮＷｅｌｌ領域に電位を与えるためのＮ型不純物拡散領域２０３とＰＷｅｌｌ領域に電位を与えるためのＰ型不純物拡散領域２１０の素子分離領域を挟んで異電位電源が相対して形成される領域が２０９であり、該異電位突き合わせ領域２０９を図１に示す。
【０００７】
図１（ａ）は異電位電源の境界の平面図である。ＮＷｅｌｌ領域１０５に電位を与えるためのＮ型不純物拡散領域１０１とＰＷｅｌｌ領域１０６に電位を与えるためのＰ型拡散領域１０３は素子分離領域であるＬＯＣＯＳ１０２によって電気的に素子分離された状態となる。前記構造においてＡ−Ｂ間の断面を表したのが図１（ｂ）である。従来のサリサイド（ｓｅｌｆ−ａｌｉｇｎ−ｓｉｌｉｃｉｄｅ）構造では、ＮＷｅｌｌ領域１１１に電位を与えるためのＮ型不純物拡散領域１０９上及びＰＷｅｌｌ領域１１２に電位を与えるためのＰ型不純物拡散領域１１０上に、高融点金属シリサイドが形成されるが、ＰＷｅｌｌ領域に電位を与えるためのＰ型不純物拡散領域１１０上の１０７領域にシリコン酸化膜を形成し、次に高融点金属を該シリコン酸化膜上を含むＮ型不純物拡散領域、Ｐ型不純物拡散領域及びＬＯＣＯＳ上にスパッタ後、さらにアニール処理し高融点金属をエッチングすることにより、シリコン上で酸化膜を形成しない領域は高融点金属がシリコンと合金化するためシリサイドが形成されることになるが、酸化膜を形成した領域１０７ではエッチングの際に高融点金属がシリコン酸化膜と共に触刻されるためシリサイドが形成されない。上述の構造により、ジャンクション破壊の原因となるジャンクションの薄膜化を避けることができ接合破壊に対して強い構造となる。
【０００８】
また半導体装置外部からの信号を伝搬するボンディングパッドから静電気等の高電圧が印加され駆動用トランジスタ即ちドライバトランジスタに電荷が供給された場合、従来構造によりトランジスタが破壊されることなく、また印加された電荷が電源に流れ込んだ場合においても極めて強い構造とすることが可能となる。
【０００９】
請求項２記載の発明に係わる半導体装置の実施の形態を外部装置と入出力インターフェースする入力および出力回路を例に図１（ｂ）を用いて説明する。第二導電型の第二拡散領域１１０上でかつシリサイドを形成した領域１１４にコンタクト１１３を形成することにより素子分離領域１０８からの距離を増加させ異電位電源間の高抵抗化に寄与するため異電位電源間に静電気等の高電圧が印可された場合においても極めて強い構造とすることが可能となった。
【００１０】
【発明の効果】
以上に示したように、第一導電型の第一のウェル領域上に形成された第一導電型の第一の拡散領域と、前記第一導電型の第一のウェル領域と隣接した第二導電型ウェル領域上と前記第一導電型の第一のウェル領域上にまたがって形成された第一の拡散領域と素子分離領域を挟んで相対して配置され、第二導電型の第二の拡散領域は少なくとも第一導電型の第一のウェル領域内に形成された部分はシリサイドを形成せず、第二導電型の第二拡散領域内でかつシリサイドを形成する領域に、第一導電型の第一ウェル領域と第二導電型の第二導電型ウェル領域にまたがって形成する第二導電型の第二拡散領域に前記第二導電型の第二の拡散領域のシリサイドが形成されない領域にはコンタクトを形成しない構造とすることで、電源間が静電気等の高電圧の電荷の放電経路とならないため電荷がドライバトランジスタから電源間に流れ込む場合は勿論、電源間に静電気等の高電圧が印加された場合においても極めて強い構造となる。
【図面の簡単な説明】
【図１】本発明による半導体装置における静電気保護回路を構成する異電位付き合わせの平面図（ａ）および断面図（ｂ）である。
【図２】本発明による半導体装置の一例である入力または出力セルの概略図である。
【図３】本発明を具備した半導体装置の全体図である。
【図４】従来技術による静電気保護構造（ａ）および回路（ｂ）の図である。
【符号の説明】
１０１：Ｎ型不純物拡散領域
１０２：ＬＯＣＯＳ
１０３：Ｐ型不純物拡散領域
１０４：コンタクト
１０５：ＮＷｅｌｌ領域
１０６：ＰＷｅｌｌ領域
１０７：シリサイドを形成しない領域
１０８：ＬＯＣＯＳ
１０９：Ｎ型不純物拡散領域
１１０：Ｐ型不純物拡散領域
１１１：ＮＷｅｌｌ領域
１１２：ＰＷｅｌｌ領域
１１３：コンタクト
１１４：高融点金属シリサイド
２０１：入力・出力セルのセル枠
２０２：ボンディングパッド
２０３：Ｎ型不純物拡散領域
２０４：Ｐｃｈドライバートランジスタのゲート電極
２０５、２０６、２０７、２０８：Ｐｃｈドライバートランジスタのソース・ドレイン領域
２０９：異電位つき合わせ
２１０：Ｐ型不純物拡散領域
２１１：Ｎｃｈドライバートランジスタのゲート電極
２１２、２１３、２１４、２１５：Ｎｃｈドライバートランジスタのソース・ドレイン領域
３０１：半導体基板
３０２：入力および出力回路
３０３：論理回路領域
４０１：シリサイドを形成しない領域
４０２：Ｎ型不純物拡散領域
４０３：トランジスタゲート
４０４：Ｎ型不純物拡散領域
４０５：ＰＷｅｌｌ領域
４０６：電源ライン（Ｖｄｄ）
４０７：電源ライン（Ｖｓｓ）
４０８：入出力パッド
４０９：Ｎ型トランジスタ
４１０：寄生バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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