(57)【特許請求の範囲】
【請求項１】
処理部分と非処理部分とを有する基板であって、該処理部分は、エッチング処理がされている該基板の部分であり、該非処理部分は、エッチング処理がされていない該基板の部分である、基板と、
該非処理部分に対応する該基板上の導電層であって、パターンを有する導電層と、
該導電層上に堆積され、かつ、該基板の該処理部分上に直接的に堆積されたエミッタ物質と
を含み、
該導電層上に堆積された該エミッタ物質からよりも、該処理部分上に堆積された該エミッタ物質から実質的に多くの電子放出がある、フィールドエミッタ。
【請求項２】
前記基板の前記処理部分が、塩基によって処理されている、請求項１に記載のフィールドエミッタ。
【請求項３】
前記基板の前記処理部分が、酸によって処理されている、請求項１に記載のフィールドエミッタ。
【請求項４】
前記基板がセラミックである、請求項３に記載のフィールドエミッタ。
【請求項５】
前記基板がセラミックである、請求項２に記載のフィールドエミッタ。
【請求項６】
複数の処理部分と複数の非処理部分とを有する基板であって、該複数の処理部分のそれぞれは、エッチング処理がされている該基板の部分であり、該複数の非処理部分のそれぞれは、エッチング処理がされていない該基板の部分である、基板と、
該複数の非処理部分に対応する該基板上の導電層であって、該導電層はそれを通って形成される複数のウィンドウを有しており、該複数のウィンドウのそれぞれは該複数の処理部分の１つに対応している、導電層と、
該導電層上に堆積され、かつ、該複数のウィンドウを介して該基板の該複数の処理部分上に直接的に堆積されたエミッタ物質と
を含み、
該導電層上に堆積された該エミッタ物質からよりも、該複数の処理部分上に堆積された該エミッタ物質から実質的に多くの電子放出がある、フィールドエミッションデバイス。
【発明の詳細な説明】
技術分野
本発明は、一般的にディスプレイに関し、特にフィールドエミッションディスプレイに関する。
背景情報
フィールドエミッションディスプレイデバイスは、特にラップトップコンピュータに関するＬＣＤディスプレイに対して低価格の選択肢を提供する見込みを示している。さらに、フィールドエミッションデバイスは、掲示板タイプのディスプレイデバイスなど、他の分野でも実用的に適用され始めている。良好なフィールドエミッションデバイスまたはディスプレイを製造する際の課題の一つは、製造が安価であり、且つ電力消費の点で効率的であり、ディスプレイ特性に一貫性があるフィールドエミッション物質の製造である。炭素および／またはダイヤモンドフィールドエミッタ物質が、そのような制約を満たす見込みを示してきた。
マトリクスアドレス可能なディスプレイへの使用のために、そのような膜を堆積するための現行方法が有する問題の一つは、これらのプロセスが、膜にパターン付与するために、膜が既に基板に堆積された後に一つ以上の処理（例えば、エッチング）工程を用いることである。そのような処理工程は、膜エミッションが不適切なレベルにまで膜の性能およびエミッション能力を劣化させる。結果として、膜に行われる堆積後プロセスを用いない堆積プロセスに対する必要性が、当該分野において存在する。
発明の要旨
エミッション膜を処理（例えばエッチング）せずに、パターン付与されたカソードを形成する本発明により、前述の必要性に対処する。これは、フォステライト（fosterite）のようなセラミック物質を含み得る堆積以前の基板への処理工程を実施することによって達成される。この処理工程は、金属物質にパターン付与するために、事前に基板上に堆積された金属層をエッチングするように実施され得る。処理工程の後、試料全体に膜が堆積される。核形成サイト（nucleation site）の数は、そのサイトで優先的なエミッションを行う金属が存在しない位置において、より多い。
別の実施形態では、物質がマスクを介して堆積され、金属層がエッチング除去された領域にマスクの孔が対応する。
ある実施形態では、基板上に堆積または成長した膜が、ダイヤモンドまたはダイヤモンド様の膜である。
本発明の別の実施形態では、基板上に堆積または成長した膜が、ダイヤモンド粒子とグラファイト粒子と非結晶炭素との混合物である炭素、または、これらの物質の一つ以上が存在する混合物のサブセットである。そのような粒子は結晶質であり得る。
本発明のさらに別の実施形態では、塩基（ｐＨ＞７）または酸（ｐＨ＜７）のいずれかによって処理された後の基板に、膜が成長する。この基板は、セラミックまたはガラス様の物質で、処理工程の前に研磨され得るか、またはされ得ない。基板の処理、またはエッチングは、基板のミクロ形態を変化させ（即ち、基板表面を「荒くし」）、膜が成長するのに好適な表面を提供する。
本発明のさらに別の実施形態では、処理された基板上に超音波処理が施され得、基板上での膜の成長がさらに促進される。
本発明のさらに別の実施形態では、金属即ち伝導導電性の物質で基板を構成し得る。
本発明の利点は、基板の処理部分上に成長する膜が、基板の非処理部分上に成長する膜より、良好な電子を放出する物質であることである。この利点の結果、膜が既に成長または堆積した後で、任意のタイプのエッチング工程を実施する必要なく、エミッションサイトから容易にパターンを形成し得る。
前述のプロセスの結果は、カソードがエッチングを施されない連続膜であるフィールドエミッションデバイスであり、これにより、優れたエミッション特性を有する。カソードの画素は、エミッタ膜の一つ以上の側面に導体が堆積された基板上に、直接堆積されたエミッション膜を含む。ある実施形態では、エミッタは導体層に形成されるウィンドウ（window）内に存在する。
上記説明は、以下に記載される本発明の詳細な説明がより良く理解され得るために、本発明の技術上の利点を幾分簡単に概説している。本発明の請求の範囲の構成要件を成す、本発明のさらなる特徴および利点を、以下に記載する。
【図面の簡単な説明】
本発明およびその利点のより完全な理解のため、添付の図面を参照して以下の説明を記載する。
図１〜６は、本発明による堆積プロセスを示す。
図７は、本発明によるフローチャートを示す。
図８は、本発明による膜を用いて製造されたフィールドエミッションデバイスを示す。
図９は、本発明によるフィールドエミッタを用いて製造されたディスプレイデバイスを利用するデータ処理システムを示す。
図１０は、本発明による膜を生成するための別のプロセスのフローチャートを示す。
図１１〜１４は、本発明により製造されたカソードからのエミッションの画像を示す。
図１５および１６は、処理された基板上に成長する膜と非処理の基板上に成長する膜との間のエミッション特性の不均衡を表すグラフを示す。
詳細な説明
以下の記載において、本発明の詳細な理解を提供する数々の特定の詳細が説明される。しかしながら、そのような特定の詳細を伴わずとも本発明が実施し得ることは、当業者には明白である。また、不必要な詳細によって本発明を不明瞭にせぬために、周知の回路はブロック図の形で示してある。大部分において、タイミング関連等の詳細は、そのような詳細が本発明の完全な理解を得るために必要ではなく、関連分野において通常の技術を要する者の技術の範囲内であるがために、省略してある。
以下、図面を参照して、記載された要素は必ずしも同縮尺を示さず、複数の図を通じて、同類または同様の要素を、同じ参照符号を用いて指示している。
図１から７を参照して、本発明によるフィールドエミッションデバイスのための膜を生成するたのプロセスを示す。工程７０１において、ガラス、セラミック即ちフォステライト、金属（または他の任意の適切な物質）を含む基板１０１を洗浄し、電子ビーム（ｅビーム）蒸発によって、１４００オングストロームのチタニウム（Ｔｉ）を用いてコーティングする（工程７０２）。次に、２０００オングストロームのチタニウムタングステン（ＴｉＷ）を、スパッタリングプロセスにより試料上に堆積する。しかしながら、基板１０１上への金属層１０２の堆積には、任意のプロセスを利用し得ることに留意されたい。
次に、工程７０３において、フォトリソグラフィーを用いて、金属層１０２に所望の様態でパターン付与する。フォトレジスト層２０１を金属層１０２上に堆積し、周知の技術を用いてパターン付与する。図１〜６に示すように、パターンは、フォトレジスト膜上に生成する開口ウィンドウの列であり得る。しかしながら、任意のパターン設計を使用し得ることに留意されたい。
次に、工程７０４において、金属層１０２をエッチングし、金属層１０２内のウィンドウ３０１を形成する。次に、フォトレジスト層２０１を、周知の技術を用いて除去し得る。エッチング工程７０４は、７分間のタングステン腐食、さらに２０秒から３０秒のチタニウム腐食によって実施し得る。工程７０４のために、他の周知の腐食液を使用し得る。これらの腐食液が基板１０１の表面を荒くするように、エッチングプロセスは充分な時間実施する。金属層１０２を除去するのに用いられる腐食液は、基板１０１を痛めつけもする。基板１０１は完全に均一ではないので、腐食液は、基板１０１のいくつかの領域を、他の領域より強く痛めつける。この結果、基板１０１の表面は、凹凸が付き荒くなる。酸および塩基による表面処理は、基板表面の形態だけでなく化学組成も変化させ得る。例えば、所定の処理が、水素またはフッ素原子との結合で終結する基板の表面を生成し得る。基板が異なる物質の組成物である場合、処理は、基板の要部材料（bulk material）とは異なる組成物を伴う表面を形成する。ＣＶＤ成長プロセスは、基板表面との化学反応をしばしば伴うので、基板表面の化学組成物を変化させる処理は、非処理の表面よりも膜の成長をより好適に行う基板を形成し得る。
工程７０４は、試料をダイヤモンドスラリーに浸して超音波分解（sonicate）する、超音波処理を含んでも含まなくてもよい。超音波処理を実施しない利点は、ダイヤモンドスラリー内での超音波処理プロセスが、基板上１０１上の金属給電線パターンを損傷し得るだけでなく、カソードの製造において時間と費用を追加することである。さらに、超音波処理工程は、どの領域で処理されるかを容易に区別し得ない。
これらの工程の結果、一つの面に金属膜格子パターンを有する基板を備える試料が形成される。格子のウィンドウ３０１の内部には、エッチング処理された基板１０１が存在する。
次に、工程７０５において、これらの試料にＣＶＤ（化学蒸着）炭素膜成長プロセスを施す。処理３０１および非処理金属コーティング領域１０２の両方が、ＣＶＤ活性ガスの種類に均等に曝される（図５参照）。膜は欠陥上に核形成しがちである（即ち膜は処理された領域に優先的に成長する）。基板１０１上のそのような欠陥は、エッチング工程の間に基板１０１の表面を荒くすることにより、予め付与されている。このエッチング工程は、基板１０１の表面に多くの微細な欠陥を形成し、粒子の核形成サイトを提供する。その結果、エッチング工程７０４は、工程７０５における層の堆積のための核形成サイトの数を増加させる。従って、生成された層５０１は、ウィンドウ３０１からエミッションし、金属層１０２上の領域からはエミッションしない（処理領域上のエミッションサイト密度は、金属（非処理）領域上よりも１０倍以上高い）。これは、核形成が高められることにより、膜成長が高められるからである。現在の技術理解は、エミッションが微細なダイヤモンド粒子を含むダイヤモンド核形成サイトから発生するというものである。核形成サイトをより多く形成するために、より長時間堆積することは、粒子を大きくするだけで、粒子の数を増やさない。従って、核形成密度のより高いサイトは、エミッションサイト密度もより高い。さらに、ウィンドウ内の膜に対する抽出フィールド（extraction field）は、金属層のものよりも低くされる。ウィンドウ上のエミッションサイト密度は、少なくとも一桁高く、その結果、ウィンドウ領域上の膜は、優先的にエミッションを行う。
工程７０５における堆積プロセスは、化学蒸着プロセスを用いて実施され、加熱フィラメント（hot-filament）プロセスによって補完される。この堆積プロセスは、試料上に炭素膜を成長させる。留意し得るように、このプロセスの利点は、エッチング工程などのマイクロエレクトロニクスタイプ処理を、炭素層の堆積後に実施しなくてもよいことであるので、炭素層はそのような処理を受けない。このため、より良いエミッション膜が生成され、エミッション膜の損傷を防ぐ。
図６を参照して、図５に示す試料の一部の正面図を示す。看取できるように、エミッションサイトは、ウィンドウ３０１内に位置し、金属層１０２は、これらのウィンドウ３０１の各々を包囲する。マトリックスアドレス可能なディスプレイは、垂直行に整列するウィンドウ３０１が、すべて互いに対応し、各そのような行が、その行に対応する金属層１０２によって活性化され（energised）、金属ストリップ１０２が個々にアドレスされることにより、製造され得る。
次に、図１０を参照して、膜の堆積のための別のプロセスを示す。ここでは。基板１０１を、工程１００１において、工程７０１と同じ様態で調製する。しかしながら、処理および金属層の堆積工程は、図７を参照して上述したものとは、逆になる。工程１００２では、基板１０１を処理する（例えば、エッチング）。これは、フォトリソグラフィープロセスを伴って実施されても、伴わずに実施されてもよい。フォトリソグラフィープロセスが利用される場合は、フォトレジストパターンが基板上に生成され得、これにより、エッチングプロセスはロケーション３０１のみをエッチングする。その後、工程１００３において、マスクを介して金属層が堆積され、ここで、マスクの孔がウィンドウ３０１以外の試料のすべての部分に対応し、これにより、生成される金属化パターンは、図５のように達成される。工程１００３の後、層５０１が、工程１００４において堆積される。
あるいは、工程１００３は、削除され得る。さらに、あるいは、工程１００３は、標準的フォトリソグラフィープロセスを用いて実施され得る。
次に、図８を参照して、図７および１０に示すプロセスのいずれかによって生成した膜で構成されるフィールドエミッションデバイス８０を示す。デバイス８０は、図９を参照して後述するディスプレイ９３８のようなディスプレイデバイス内の画素を利用し得る。
デバイス８０は、アノード８４も含み得、任意の周知構造を含み得る。図示するのは、基板８０５を有するアノード８４であって、その上に伝導ストリップ８０６が堆積されている。次に、蛍光物質層８０７が、伝導膜８０６上に配置される。アノード８４とカソード８２との間には、図示のように電圧Ｖ＋が印加され、フィールドを形成し、これにより、電子が膜５０１から蛍光物質層８０７へ向けて放出され、ガラス基板８０５を介して光子が生成される。別の実施形態が、膜５０１と基板１０１との間に堆積された伝導層を含み得ることに留意されたい。さらに別の実施形態は、一つ以上のゲート電極（図示せず）を含み得る。
アノード８４とカソード８２との間の間隙は、０．７５ミリメートル（７５０ミクロン）であり得る。
次に、図１１〜１３を参照して、アノード８４とカソード８２との間に異なる電圧を印加し、即ち異なるフィールドを付与して、デバイス８０からの光子エミッションの実際の画像を示す。図１１〜１３の画像は、１０マイクロセカンドパルス幅の１０００Ｈｚ周波数でのパルス電圧の印加によって撮影された。アノードとカソードとの間隙は、０．７５ｍｍであった。図１１では、ピークエミッション電流が４ｍＡで、印加電圧が３２３０ボルトであった。図１２では、ピークエミッション電圧が４０ｍＡで、印加電圧が４９９０ボルトであった。図１３では、ピークエミッション電圧が２０ｍＡで、印加電圧が３７２０ボルトであった。即座に看取できるように、蛍光スクリーン８４内で、カソード８２からの電子が蛍光物質８０７に衝突する領域のみに、光が生成される。図１１〜１３は、基板１０１のエッチングプロセスを施した領域が、電子エミッションの起こっている領域であることを示している。
図１４は、同様の試験からの同様の実画像を示すが、アノード８４とカソード８２との間の間隙が遥かに小さく（４３ミクロン）、この画像を撮影するために設定されたカメラは、より高い解像画像を提供している。ここでも、カソード８２上でエッチングプロセスを施した領域が、ほとんどすべての電子放出の起こっている領域であることが理解できる。
エッチング領域からのエミッションサイトがこの特定の試料のエミッション特性を支配しているので、非処理領域のエミッション特性の直接測定を直接的に入手することは不可能である。その結果、エッチング領域と非エッチング領域との間のエミッション特性を実験的に比較するために、エッチング工程が行われず、金属層が無傷で残されている別の試料を形成し、図１１〜１４において上述したパターン試料上に炭素膜を成長させるのに用いたのと同一のＣＶＤプロセスを用いて、金属層の上に炭素膜を成長させた。
図１５は、印加フィールドの関数としての、処理領域と非処理領域とのエミッションサイト密度の比較を示す。処理された、即ちエッチングされた領域は、ライン１５００によって示すエミッション特性を有したが、非エッチング領域は、ライン１５０１によって示すようなエミッション特性を有した。
図１６は、電子エミッション電流密度の関数としての、処理領域と非処理領域とのエミッションサイト密度の比較を示す。ここでも処理された、即ちエッチングされた領域は、ライン１６００によって示すようなエミッション特性を有したが、非エッチング領域は、ライン１６０１によって示すエミッション特性を有した。
処理領域の特性が、より低い抽出フィールドにおいてより高いエミッションサイト密度を有し、全体的に高いエミッションサイト密度を達成しているという点で、非処理領域の特性より優れていることが理解できる。適切なフィールド制御により、処理領域のみが電子エミッションを有する。
上述のように、フィールドエミッタデバイス８０は、図９に示すフィールドエミッションディスプレイ９３８に利用し得る。本発明を実施するための代表的ハードウェア環境を図９に示す。図９は、主発明によるワークステーション９１３の典型的ハードウェア構成を示し、従来のマイクロプロセッサのような中央処理装置（ＣＰＵ）９１０、およびシステムバス９１２を介して配線された複数の他のユニットを有する。ワークステーション９１３は、ランダムアクセスメモリ（ＲＡＭ）９１４、読み出し専用メモリ（ＲＯＭ）９１６、ディスクユニット９２０およびテープドライバ９４０などの周辺デバイスをバス９１２に接続するための入力／出力（Ｉ／Ｏ）アダプタ９１８、キーボード９２４、マウス９２６、スピーカ９２８、マイクロフォン９３２、および／またはタッチスクリーンデバイス（図示せず）など他のユーザインターフェイスデバイスをバス９１２に接続するユーザインターフェイスアダプタ９２２、ワークステイション９１３をデータ処理ネットワークに接続するための通信アダプタ９３４、およびバス９１２をディスプレイデバイス９３８に接続するディスプレイアダプタ９３６を含む。ＣＰＵ９１０は、マイクロプロセッサ内に通常見受けられる回路、例えば、実行ユニット、算術論理ユニットなど、本明細書に図示しない他の回路を含み得る。また、ＣＰＵ９１０は、単一の集積回路上に位置し得る。
本発明およびその利点を詳細に説明してきたが、添付の請求の範囲により規定される本発明の精神および範囲から逸脱することなく多様な変形、置換、および変更を行い得ることが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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