(57)【特許請求の範囲】
【請求項１】
液晶表示装置に搭載される液晶ドライバＩＣであって、
昇圧基準電位を受ける入力端子と、
前記入力端子に結合され、前記昇圧基準電位よりも高い昇圧出力電圧を生成する昇圧回路と、
前記昇圧回路の動作時に前記昇圧出力電圧が出力され、前記液晶ドライバＩＣの外部に設けられた安定化コンデンサが結合されるべき出力端子と、
前記昇圧回路の非動作時に前記入力端子と前記出力端子とを接続することにより、前記出力端子に結合された前記安定化コンデンサの電荷を前記入力端子へ引き抜くことによって前記出力端子の電位を所望の初期化電位に設定する電位初期化回路とを有することを特徴とする液晶ドライバＩＣ。
【請求項２】
前記昇圧回路を非動作とする制御信号が、前記電位初期化回路に入力されることにより、前記入力端子と前記出力端子とが接続されることを特徴とする請求項１に記載の液晶ドライバＩＣ。
【請求項３】
前記電位初期化回路は、前記制御信号及び前記制御信号の反転信号とが入力され、前記出力端子に供給される電位と基準電位とを電源とするレベルシフト回路と、
前記レベルシフト回路の出力をゲートに受け、前記出力端子と前記入力端子との間にソース・ドレイン経路が接続される第１ＮＭＯＳトランジスタとを有し、
前記制御信号が前記昇圧回路を非動作とするときに、前記レベルシフト回路は、前記第１ＮＭＯＳトランジスタのゲートに、前記出力端子に供給される電位を供給することを特徴とする請求項２に記載の液晶ドライバＩＣ。
【請求項４】
前記半導体集積回路の電源がオフとされたときに、前記入力端子と前記出力端子とが接続されることを特徴とする請求項１に記載の液晶ドライバＩＣ。
【請求項５】
前記電位初期化回路は、前記電源をゲートに受け、基準電位と前記出力端子との間にソース・ドレイン経路が接続される第２ＮＭＯＳトランジスタを有するレベルセンス回路と、
前記第２ＮＭＯＳトランジスタのドレインがゲートに接続され、前記出力端子にソースが接続され、前記入力端子がドレインに接続される第３ＮＭＯＳトランジスタとを有し、
前記電源の電位が、前記基準電位に前記第２ＮＭＯＳトランジスタのしきい値を加算した値よりも低くなったときに、前記入力端子と前記出力端子とが前記第３ＮＭＯＳトランジスタを介して接続されることを特徴とする請求項４に記載の液晶ドライバＩＣ。
【請求項６】
前記入力端子と前記出力端子との間に、ダイオード接続された第１ＰＭＯＳトランジスタを有することを特徴とする請求項１ないし請求項５のいずれか１項に記載の液晶ドライバＩＣ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置および液晶表示装置に係わり、特に、昇圧回路を内蔵したＬＣＤドライバ／コントローラドライバＩＣ、あるいは、昇圧回路を内蔵したＬＣＤドライバ／コントローラドライバＩＣを搭載した液晶表示装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば、画素数が８０×１２８以下の液晶表示装置に搭載される半導体集積回路装置として、内部電源回路を有するものが知られている。
以下、本明細書では、前記液晶表示装置に搭載される半導体集積回路装置を、液晶ドライバＩＣと称する。
【０００３】
図１６は、内部電源回路を有する液晶ドライバＩＣを搭載する従来の液晶表示装置の一例の概略構成を示すブロック図である。
この図１６に示す液晶表示装置１００は、液晶表示パネル１０と、この液晶表示パネル１０を駆動する液晶ドライバＩＣ（２０）と、システム全体を制御するＣＰＵ３０と、電池等のシステム電源４０とで構成される。
ここで、液晶表示パネル１０と、液晶ドライバＩＣ（２０）とは液晶表示系を構成する。
また、液晶ドライバＩＣ（２０）は、その内部に内部電源回路２１を有し、この内部電源回路２１は昇圧回路を備える。
この内部電源回路２１の昇圧回路の出力端子には、出力安定化コンデンサ（Ｃｏ）が接続される。
なお、図１６に示す液晶ドライバＩＣ（２０）は１チップ化されており、また、出力安定化コンデンサ（Ｃｏ）は、外付けとされる。
さらに、実際には、図１６に示す内部電源回路２１には、昇圧用コンデンサが外付けで接続されるが、図１６で省略している。
【０００４】
【発明が解決しようとする課題】
前記図１６で示される液晶表示装置では、液晶ドライバＩＣ（２０）に内蔵された内部電源回路２１の出力端子に出力安定化コンデンサ（Ｃｏ）を接続し、内部電源回路２１から出力される昇圧出力電圧を安定化させ、これを液晶駆動用電源として、液晶ドライバＩＣ（２０）に再び供給している。
この場合に、内部電源回路２１をオフ、あるいはシステム電源４０をオフした時、内部電源回路２１の出力端子に接続した安定化コンデンサの容量、および内部電源回路部の基板電位となるノードの内部抵抗・容量等に依存して、内部電源回路２１から出力される昇圧出力電圧がある時間保持され、内部電源回路２１の出力端子の電圧は徐々に小さくなる。
そして、本発明者は、前記内部電源回路２１をオフ、あるいはシステム電源４０をオフし、内部電源回路２１の出力端子に昇圧出力電圧が保持されている期間内に、再び内部電源回路２１をオンすると、液晶ドライバＩＣ（２０）に余分な電流が流れることを発見した。
この余分な電流により、液晶表示装置での消費電力が増加するので、特に、バッテリー駆動タイプの液晶表示装置では問題が大きい。
前記した余分な電流を防止するためには、図１７あるいは図１８の回路構成とすればよい。
【０００５】
図１７に示す液晶表示装置は、前記した内部電源回路２１をオフ、あるいはシステム電源４０をオフした後に、内部電源回路２１の出力端子に昇圧出力電圧が保持されるのを防ぐため、電荷を引き抜く回路５０を、外付けで液晶ドライバＩＣ（２０）に接続したものである。
この付加回路５０は、前記システム電源４０がオフ時に動作状態となり、前記システム電源４０がオン時に非動作状態となる。
しかしながら、この図１７に示す液晶表示装置では、回路５０の制御、即ち、前記システム電源４０がオフ時に回路５０を動作状態とし、前記システム電源４０がオン時に回路５０を非動作状態とする制御が容易でなく、さらに、外付けの部品点数が増加することになるので実用的でないという問題点があった。
【０００６】
図１８に示す液晶表示装置は、前記内部電源回路２１の出力端子と、基準電源（ＧＮＤ）（またはシステム電源電圧（Ｖｃｃ））間に抵抗分割回路５１を挿入し、液晶駆動電圧（Ｖｌ〜Ｖ５）を生成し、液晶ドライバＩＣ（２０）再び供給するようにしたものである。
この図１８に示す液晶表示装置では、前記した内部電源回路２１がオフ、あるいはシステム電源４０がオフの場合に、抵抗分割回路５１を通して電荷が引き抜かれるため、内部電源回路２１の出力端子に昇圧出力電圧が保持されることはない。
この図１８に示す液晶表示装置では、抵抗分割回路５１に常時電流が流れるので、この電流を小さくするためには、抵抗分割回路５１の各抵抗の抵抗値を大きくする必要がある。
しかしながら、図１８に示す液晶表示装置では、内部電源回路２１がオフ、あるいはシステム電源４０がオフの場合に、抵抗分割回路５１を通して電荷が引き抜く必要があるため、抵抗分割回路５１の各抵抗の抵抗値をそれほど大きくすることができず、したがって、抵抗分割回路５１に常時流れる電流が大きくなり、消費電流が増加し、特に、バッテリー駆動のシステムでは実用的ではないという問題点があった。
【０００７】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、半導体集積回路装置において、電源オフ時または内部電源回路オフ時に、内部電源回路の出力端子の電位を初期状態として、消費電力を低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、出力端子に出力安定化コンデンサが接続される内部電源回路を内蔵する半導体集積回路装置であって、前記内部電源回路は、内部電源回路オフ時に、前記内部電源回路の出力端子の電位を所定の電圧にする初期化回路を備えることを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１０】
［実施の形態１］
本発明の実施の形態１の液晶表示装置の概略構成は、図１６に示す液晶表示装置と同じであるので図示は省略する。
図１は、本発明の実施の形態１の液晶ドライバＩＣ（２０）の概略構成を示すブロック図である。
本実施の形態１の液晶ドライバＩＣ（２０）は、内部電源回路２１、インターフェイス回路２２、制御回路２３、カウンタ２４、メモリ２５、および液晶駆動回路２６とを有するコントローラドライバである。
本実施の形態において、液晶ドライバＩＣ（２０）は、ＣＰＵ３０からの制御クロック、表示データ、制御信号等を、インターフェイス回路２２で受け取り、表示データをメモリ２５に一旦格納する。
液晶駆動回路２６は、制御回路２３により制御されるカウンタ２４の指示の基に、メモリ２５に格納された表示データに対応する駆動電圧を各画素の液晶層に印加し、液晶表示パネル１０に画像を表示する。
この駆動電圧は、出力安定化コンデンサ（Ｃｏ）から出力される液晶駆動電圧（ＶＬＣＤ）を分圧して生成される。
なお、前記内部電源回路２１、インターフェイス回路２２、制御回路２３、カウンタ２４、メモリ２５および液晶駆動回路２６は、チップ内に設けられる。
【００１１】
図２は、本発明の実施の形態の内部電源回路２１の概略構成を示すブロック図である。
なお、この図２では、インターフェイス回路２２、制御回路２３、メモリ２５および液晶駆動回路２６も合わせて図示している。
図２に示すように、本実施の形態の内部電源回路２１は、昇圧回路２１１と、電位初期化回路２１３と、液晶駆動電圧生成回路２１２とを有する。
【００１２】
図３は、図２に示す電位初期化回路２１３のより詳細な構成を示す図である。
同図に示すように、電位初期化回路２１３は、レベルシフト回路２２１と、Ｎ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳと称する。）（ＮＭ００）とを有する。
ＮＭＯＳ（ＮＭ００）は、一般のＰ型基板／Ｎ型Ｗｅｌｌの製造プロセスを用いて、他のＮＭＯＳあるいはＰ型ＭＯＳトランジスタ（以下、単に、ＰＭＯＳと称する。）と同一の製造工程で作成される。
【００１３】
図４は、図３に示すレベルシフト回路２２１の一例の回路構成を示す回路図である。
図４に示すレベルシフト回路は、ＰＭＯＳ（ＰＳＢ１）とＮＭＯＳ（ＮＳＢ１）とから成る直列回路と、ＰＭＯＳ（ＰＳＢ２）とＮＭＯＳ（ＮＳＢ２）とから成る直列回路とを有する。
ここで、ＰＭＯＳ（ＰＳＢ１）のゲート電極は、ＰＭＯＳ（ＰＳＢ２）のドレイン電極に、ＰＭＯＳ（ＰＳＢ２）のゲート電極は、ＰＭＯＳ（ＰＳＢ１）のドレイン電極に接続され、ＮＭＯＳ（ＮＳＢ１）のゲート電極とＮＭＯＳ（ＮＳＢ２）のゲート電極には、正相および逆相の入力信号が印加される。
また、レベルシフト回路２２２の電源電圧は、昇圧回路２１１から出力される昇圧出力電圧（ＶＬＯＵＴ）と基準電圧（ＧＮＤ）とされる。
したがって、レベルシフト回路２２２は、システム電源４０の電源電圧（Ｖｃｃ）と基準電圧（ＧＮＤ）の電圧レベルの入力信号を、昇圧出力電圧（ＶＬＯＵＴ）と基準電圧（ＧＮＤ）の電圧レベルの信号に変換する。
【００１４】
本実施の形態では、ＮＭＯＳ（ＮＭ００）をオン・オフする制御信号の電圧レベルを、レベルシフト回路２２１で変換した後、ＮＭＯＳ（ＮＭ００）のゲート電極に印加する。
この場合に、ＣＰＵ２０からの内部電源回路２１をオン・オフする制御信号が、内部電源回路２１をオンにする場合には、ＮＭＯＳ（ＮＭ００）をオン・オフする制御信号は、ＮＭＯＳ（ＮＭ００）を非動作（オフ）状態とし、ＣＰＵ２０からの内部電源回路２１をオン・オフする制御信号が、内部電源回路２１をオフにする場合には、ＮＭＯＳ（ＮＭ００）を動作（オン）状態とする信号とする。
したがって、本実施の形態では、ＣＰＵ２０からの内部電源回路２１をオン・オフする制御信号が、内部電源回路２１をオフにする場合には、ＮＭＯＳ（ＮＭ００）がオンとなり、昇圧出力電圧（ＶＬＯＵＴ）が出力される昇圧回路２１１の出力端子と、昇圧基準電圧（Ｖｃｉ；本実施の形態ではＶｃｉ＝Ｖｃｃ（電源電位））が入力される昇圧基準電圧入力端子とをチップ内部で接続する。
これにより、昇圧回路２１１の出力端子の電圧が、昇圧基準電圧（Ｖｃｉ）にＮＭＯＳ（ＮＭ００）のしきい値電圧（Ｖｔｈ）を加算した電圧になるまで、安定化コンデンサ（Ｃｏ）（および内部電源回路２１が形成されるＷｅｌｌ）から電荷を引き抜き、昇圧回路２１１を初期化することができる。
このように、本実施の形態によれば、昇圧回路２１１をオフし、昇圧回路２１１の出力端子に昇圧出力電圧（ＶＬＯＵＴ）が保持されている期間内に、再び昇圧回路２１１をオンした時に、液晶ドライバＩＣ（２０）に流れる余分な電流を防止することができ、それにより、液晶表示装置の消費電力が増加するのを防止することが可能となる。
その上、本実施の形態では、昇圧回路２１１を初期化するために、新たな制御信号も不要となる。
このように、本実施の形態によれば、消費電力を低減するとともに、部品点数を低減させてコストを低減し、さらに、システム全体の小型化を図ることが容易となる。
なお、前記説明では、内部電源回路２１がオフする場合について説明したが、液晶ドライバＩＣ（２０）の電源がオフする場合にも、本発明は適用可能である。
【００１５】
図５は、図２に示す液晶駆動電圧生成回路２１２の一例の回路構成を示す回路図である。
この図５に示す液晶駆動電圧生成回路は、液晶駆動電圧（ＶＬＣＤ；即ち、出力安定化コンデンサ（Ｃｏ）で安定化された昇圧出力電圧（ＶＬＯＵＴ））を分割する（Ｒ１〜Ｒ６）の抵抗で構成される抵抗分割回路と、この抵抗分割回路で分割された電圧が入力されるオペアンプ（ＯＰ１〜ＯＰ５）とを有する。
ここで、各オペアンプ（ＯＰ１〜ＯＰ５）は、ボルテージホロワ回路を構成し、当該各ボルテージホロワ回路は、インピーダンス変換のために設けられる。
なお、本実施の形態では、抵抗分割回路を構成する各抵抗（Ｒ１〜Ｒ６）の抵抗値を大きくすることができ、抵抗分割回路に常時電流が流れる電流を小さくできるので、消費電力の増大が問題となることはない。
【００１６】
図６は、図２に示す昇圧回路２１２の一例の概略構成を示すブロック図である。
なお、図６では、電位初期化回路２１３も合わせて図示している。
図６に示す昇圧回路は、分周回路２３１と、昇圧駆動クロック生成部２３２と、２倍／３倍クロック切り換え部２３３と、レベルシフタ・ドライバ部２３４と、昇圧部２３５と、初期電圧設定部２３６とを有する。
ここで、端子（Ｃ１＋，Ｃ１−）および端子（Ｃ２＋，Ｃ２−）間には、昇圧用コンデンサが接続され、また、信号（ＡＭＰ−Ｐ）が、ＣＰＵ２０からの内部電源回路２１をオン・オフする制御信号である。
【００１７】
図７は、図６に示す分周回路２３１、および昇圧駆動クロック生成部２３２のタイミングチャートを示す図である。
図６に示す分周回路２３１は、図７に示すクロック（ＣＬＫ０Ｂ）を３２分周して、図７に示すクロック（ＤＣＣＫ３２）を生成する。
また、図６に示す昇圧駆動クロック生成部２３２は、図７に示すクロック（ＣＬＫ０Ｂ）およびクロック（ＤＣＣＫ３２）に基づき、クロック（φ１）およびクロック（φ２）を生成する。
【００１８】
図８は、図６に示す２倍／３倍クロック切り換え部２３３の構成を示す回路図である。
図６に示す２倍／３倍クロック切り換え部２３３は、信号（ＡＭＰ−Ｐ）がＨｉｇｈレベル（以下、単に、Ｈレベルと称する。）の時に、クロック（φ１，φ２）が、ナンド回路（ＮＡＮＤ１，ＮＡＮＤ２）を通過し、クロック（ＣＰ１−Ｎ，ＣＰ４−Ｎ）となる。
また、ナンド回路（ＮＡＮＤ２）を通過したクロック（φ２）は、ノア回路（ＮＯＲ１，ＮＯＲ２）に入力される。
しかながら、ノア回路は、一方の端子にＨレベルの信号が入力されるとその出力はＬレベルとなるので、信号（ＢＴ−Ｐ）がＬレベルのときは、ノア回路（ＮＯＲ１）に入力されたクロック（φ２）は、クロック（ＣＰ２−Ｎ）となり、信号（ＢＴ−Ｐ）がｈレベルのときは、ノア回路（ＮＯＲ２）に入力されたクロック（φ２）は、クロック（ＣＰ３−Ｎ）となる。
【００１９】
図９は、図６に示すレベルシフタ・ドライバ部２３４、昇圧部２３５および初期電圧設定部２３６の構成を示す回路図である。
図９において、ダイオード接続されたＰＭＯＳ（ＭＰ０）が、図６に示す初期電圧設定部２３６を構成し、このＰＭＯＳ（ＭＰ０）は、昇圧部２３５が停止している状態のときに、昇圧出力電圧（ＶＬＯＵＴ）を、昇圧基準電圧（Ｖｃｉ）よりＰＭＯＳ（ＭＰ０）のしきい値電圧（Ｖｔｈ）分降下した電圧に維持する。
また、図９において、レベルシフト回路（ＬＳ１〜ＬＳ５）と、このレベルシフト回路（ＬＳ１〜ＬＳ５）の出力が入力されるインバータ回路とが、図６に示すレベルシフタ・ドライバ部２３４を構成する。
また、ＰＭＯＳ（ＭＰ１〜ＭＰ８）と、このＰＭＯＳ（ＭＰ１〜ＭＰ８）と対をなすＮＭＯＳ（ＭＮ１〜ＭＮ８）とで構成されるトランスファゲート回路が、図６に示す昇圧部２３５を構成する。
なお、同図において、（ａ〜ｄ）の記号が付与されているトランスファゲート回路は、それぞれクロック（ＣＰ１−Ｎ〜ＣＰ４−Ｎ）によりオン・オフされることを示している。
【００２０】
図１０は、図９に示す昇圧部２３５を簡略化して示す図である。
同図において、括弧付きａないしｄのスイッチが、図９に示す各トランスファゲート回路を示している。
以下、図１０、図１１を用いて、図９に示す昇圧部２３５の動作を簡単に説明する。
図１１に示す充電期間には、スイッチａがオンとなり、昇圧用コンデンサ（Ｃｅｘｔ１，Ｃｅｘｔ２）を充電基準電圧（Ｖｃｉ）で充電する。
次に、ノンオーバラップ期間後に、２倍昇圧出力の場合には、スイッチ（ｂ，ｄ）がオンとなり、２×Ｖｃｉの電圧が安定化コンデンサ（Ｃｏ）に供給されるので、安定化コンデンサ（Ｃｏ）から２×Ｖｃｉの昇圧出力電圧（ＶＬＯＵＴ）が得られる。
また、３倍昇圧出力の場合には、スイッチ（ｃ，ｄ）がオンとなり、３×Ｖｃｉの電圧が安定化コンデンサ（Ｃｏ）に供給されるので、安定化コンデンサ（Ｃｏ）から３×Ｖｃｉの昇圧出力電圧（ＶＬＯＵＴ）が得られる。
なお、２倍／３倍切り換え動作時のトランスファゲート回路の状態を表１に示す。
【表１】
0004149107.tif 000002
さらに、本実施の形態では、電位初期化回路２１３を、液晶ドライバＩＣ（２０）内に設けるようにしたが、電位初期化回路２１３を、液晶ドライバＩＣ（２０）に外側に外付けで設けるようにしてもよい。
この場合には、電位初期化回路２１３のＮＭＯＳ（ＮＭ００）を、ＣＰＵ３０から直接オン・オフすればよい。
【００２１】
［実施の形態２］
本発明の実施の形態２の液晶表示装置の概略構成は、図１６に示す液晶表示装置と同じであるので図示は省略する。
図１２は、本発明の実施の形態の液晶ドライバＩＣ（２０）の電位初期化回路２１３の概略構成を示すブロック図である。
本実施の形態は、液晶ドライバＩＣ（２０）の主電源（Ｖｃｃ）のオフに同期して、主電源（Ｖｃｃ）が供給される電源ラインの電圧降下を検出して、ＮＭＯＳ（ＮＭ００）をオンとするようにしたものである。
そのため、図１２に示すように、電位初期化回路２１３内に、Ｖｃｃレベルセンス回路２２２が設けられる。
【００２２】
図１３は、図１２に示すＶｃｃレベルセンス回路２２２の一例を示す回路図である。
図１２示すＶｃｃレベルセンス回路２２２は、ＮＭＯＳ（ＮＭ１１）と、このＮＭＯＳ（ＮＭ１１）のドレイン電極に接続される抵抗（Ｒ１１）とで構成される。
ここで、ＮＭＯＳ（ＮＭ１１）のゲート電極には、主電源（Ｖｃｃ）が供給される電源ラインの電圧が印加され、また、抵抗（Ｒ１１）の他方端子には、昇圧出力電圧（ＶＬＯＵＴ）が印可される。
本実施の形態では、液晶ドライバＩＣ（２０）の主電源（Ｖｃｃ）がオフとなると、主電源（Ｖｃｃ）が供給される電源ラインの電圧が降下するが、この主電源（Ｖｃｃ）が供給される電源ラインの電圧が、基準電圧（ＧＮＤ）にＮＭＯＳ（ＮＭ１１）のしきい値電圧（Ｖｔｈ）分を加算した電圧以下となると、ＮＭＯＳ（ＮＭ１１）がオフとなる。
これにより、ＮＭＯＳ（ＮＭ００）がオンとなり、昇圧出力電圧（ＶＬＯＵＴ）が出力される昇圧回路２１１の出力端子と、昇圧基準電圧（Ｖｃｉ；本実施の形態ではＶｃｉ＝Ｖｃｃ（電源電位））が入力される昇圧基準電圧入力端子とをチップ内部で接続し、昇圧回路２１１の出力端子の電圧が、昇圧基準電圧（Ｖｃｉ）にＮＭＯＳ（ＮＭ００）のしきい値電圧（Ｖｔｈ）を加算した電圧になるまで、安定化コンデンサ（Ｃｏ）（および内部電源回路２１が形成されるＷｅｌｌ）から電荷を引き抜き、昇圧回路２１１を初期化することができる。
この場合に、ＮＭＯＳ（ＮＭ００）およびＮＭＯＳ（ＮＭ１１）は、一般のＰ型基板／Ｎ型Ｗｅｌｌの製造プロセスを用いて、他のＮＭＯＳあるいはＰＭＯＳと同一の製造工程で作成される。
このように、本実施の形態によれば、昇圧回路２１１をオフし、昇圧回路２１１の出力端子に昇圧出力電圧が保持されている期間内に、再び昇圧回路２１１をオンした時に、液晶ドライバＩＣ（２０）に流れる余分な電流を防止することができ、それにより、液晶表示装置の消費電力が増加するのを防止することが可能となる。
【００２３】
なお、前記各実施の形態では、昇圧基準電圧（Ｖｃｉ）が、電源電圧（Ｖｃｃに等しい場合について説明したが、昇圧基準電圧（Ｖｃｉ）は、電源電圧（Ｖｃｃ）と異なる電圧であってもかまわない。
この場合に、図１４に示すような回路構成とすることにより、昇圧基準電圧（Ｖｃｉ）と、電源電圧（Ｖｃｃ）との間で、より高電圧の方を昇圧昇圧部２３５へ供給することが可能となる。
なお、図１４において、ＰＭＯＳ（ＭＰ１０，ＭＰ１１）は、図９に示すＰＭＯＳ（ＰＭ０）と同様な動作を行い、また、ＰＭＯＳ（ＰＭ００，ＰＭ０１）で構成される回路が、昇圧基準電圧（Ｖｃｉ）と、電源電圧（Ｖｃｃ）との間で、より高電圧の方を選択する。
さらに、前記各実施の形態では、本発明をコントローラドライバに適用した実施の形態について説明したが、本発明はこれに限定されるものでなく、図１５に示すような、制御回路２３と液晶駆動回路２６とで構成されるＬＣＤドライバにも適用可能であることはいうまでもない。
【００２４】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明の半導体集積回路装置によれば、電源オフ時または内部電源回路オフ時に、内部電源回路の出力端子の電圧を初期状態として、消費電力を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の液晶ドライバＩＣ（２０）の概略構成を示すブロック図である。
【図２】本発明の実施の形態１の内部電源回路の概略構成を示すブロック図である。
【図３】図２に示す電位初期化回路のより詳細な構成を示す図である。
【図４】図３に示すレベルシフト回路の一例の回路構成を示す回路図である。
【図５】図２に示す液晶駆動電圧生成回路の一例の回路構成を示す回路図である。
【図６】図２に示す昇圧回路の一例の概略構成を示すブロック図である。
【図７】図６に示す分周回路、および昇圧駆動クロック生成部のタイミングチャートを示す図である。
【図８】図６に示す２倍／３倍クロック切り換え部の構成を示す回路図である。
【図９】図６に示すレベルシフタ・ドライバ部、昇圧部および初期電圧設定部の構成を示す回路図である。
【図１０】図９に示す昇圧部を簡略化して示す図である。
【図１１】図９に示す昇圧部の動作を説明するための図である。
【図１２】本発明の実施の形態２の液晶ドライバＩＣの電位初期化回路の概略構成を示すブロック図である。
【図１３】図１２に示すＶｃｃレベルセンス回路の一例を示す回路図である。
【図１４】本発明の各実施の形態の変形例を示す回路図である。
【図１５】本発明が適用可能なＬＣＤドライバの概略構成を示すブロック図である。
【図１６】従来の液晶表示装置の一例の概略構成を示すブロック図である。
【図１７】従来の液晶表示装置の他の例の概略構成を示すブロック図である。
【図１８】従来の液晶表示装置の他の例の概略構成を示すブロック図である。
【符号の説明】
１０…液晶表示パネル、２０…液晶ドライバＩＣ、２１…内部電源回路、２２…インターフェイス回路、２３…制御回路、２４…カウンタ、２５…メモリ、２６…液晶駆動回路、３０…ＣＰＵ、４０…システム電源、５０…電荷を引き抜く回路、５１…抵抗分割回路、１００…液晶表示装置、２１１…昇圧回路、２１２…液晶駆動電圧生成回路、２１３…電位初期化回路、２２１，ＬＳ…レベルシフト回路、２２２…Ｖｃｃレベルセンス回路、２３１…分周回路、２３２…昇圧駆動クロック生成部、２３３…２倍／３倍クロック切り換え部、２３４…レベルシフタ・ドライバ部、２３５…昇圧部、２３６…初期電圧設定部、Ｃｏ…出力安定化コンデンサ、ＰＭ，ＭＰ，ＰＳＢ…Ｐ型ＭＯＳトランジスタ、ＮＭ，ＭＮ，ＮＳＢ…Ｎ型ＭＯＳトランジスタ，Ｒ…抵抗、ＯＰ…オペアンプ、Ｃｅｘｔ…昇圧用コンデンサ。
【図１】
0004149107.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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