(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された複数の画素を有する固体撮像装置であって、
前記複数の画素のそれぞれは、
前記半導体基板上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表面に互いに離間して形成された第１導電型のソース、ドレイン領域と、
前記ドレイン領域と接続され、前記第１半導体領域の表面に形成された第１導電型の第２半導体領域と、
前記第２半導体領域下部の前記第１半導体領域内に形成され、かつ前記第２半導体領域と電気的に接続され、入射光に応じた信号電荷を蓄積する前記第１導電型とは反対導電型である第２導電型の第３半導体領域と、
前記ソース領域とドレイン領域との間の前記第１半導体領域の表面に形成された第２導電型の第４半導体領域とを有し、
前記画素における信号電荷の蓄積期間、信号読出し期間及び信号電荷の排出期間にそれぞれ異なる電圧が前記ドレイン領域に供給されることを特徴とする固体撮像装置。
【請求項２】
前記半導体基板が、所定の電位に固定されている第２導電型の基板であることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記第３半導体領域は前記ソース領域を囲むように環状に形成され、かつ前記ドレイン領域及びドレイン領域と接続された前記第２半導体領域は前記第３半導体領域を囲むように環状に形成されていることを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記ドレイン領域に対し、前記信号電荷の蓄積期間には第１の電圧が供給され、前記信号読出し期間には前記第１の電圧よりも高い第２の電圧が供給され、前記信号電荷の排出期間には前記第２の電圧よりも高い第３の電圧が供給されることを特徴とする請求項１記載の固体撮像装置。
【請求項５】
請求項１記載の固体撮像装置を含み、入射光を光電変換することで読み取った画像信号をデジタル信号として出力する固体撮像用集積回路チップと、
上記固体撮像用集積回路チップから出力されるデジタル信号を受け、各種信号処理を施してデジタル画像信号を出力する信号処理用集積回路チップと、
上記固体撮像用集積回路チップの表面に光を照射するレンズ
とを具備したことを特徴とするカメラモジュール。
【請求項６】
半導体基板の表面に形成された複数の画素を有する固体撮像装置であって、
前記複数の画素のそれぞれは、
前記半導体基板上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表面に互いに離間して形成された第１導電型のソース、ドレイン領域と、
前記ドレイン領域と接続され、前記第１半導体領域の表面に形成された第１導電型の第２半導体領域と、
前記第２半導体領域下部の前記第１半導体領域内に形成され、前記第２半導体領域と電気的に接続され、入射光に応じた信号電荷を蓄積する前記第１導電型とは反対導電型である第２導電型の第３半導体領域と、
前記ソース領域とドレイン領域との間の前記第１半導体領域の表面に形成された第２導電型の第４半導体領域と、
前記第３半導体領域と接する領域の前記基板上に絶縁膜を介して形成され、前記第３半導体領域に蓄積された信号電荷を前記基板に排出するＭＯＳ型ゲート電極とを有し、
前記画素における信号電荷の蓄積期間及び信号読出し期間にそれぞれ異なる電圧が前記ドレイン領域に供給され、少なくとも前記画素における信号読出し期間内にそれぞれ異なる電圧が時系列的に前記ＭＯＳ型ゲート電極に供給されることを特徴とする固体撮像装置。
【請求項７】
前記半導体基板が、所定の電位に固定されている第２導電型の基板であることを特徴とする請求項６記載の固体撮像装置。
【請求項８】
前記第３半導体領域は前記ソース領域を囲むように環状に形成され、かつ前記ドレイン領域及びドレイン領域と接続された前記第２半導体領域は、前記第３半導体領域の一部を残して前記第３半導体領域を囲むように形成されていることを特徴とする請求項６記載の固体撮像装置。
【請求項９】
前記ＭＯＳ型ゲート電極は、前記ドレイン領域及びドレイン領域によって囲まれていない前記第３半導体領域の一部に隣接して形成されていることを特徴とする請求項８記載の固体撮像装置。
【請求項１０】
前記ＭＯＳ型ゲート電極の端部が、前記第１半導体領域の端部及び前記第２半導体領域の端部と一致していることを特徴とする請求項９記載の固体撮像装置。
【請求項１１】
前記複数の各画素内において前記ドレイン領域、前記第３半導体領域及び前記ソース領域が同一方向に互いに平行するように延長して形成され、かつ前記第３半導体領域と前記ソース領域とが各画素毎にそれぞれ分離されていることを特徴とする請求項６記載の固体撮像装置。
【請求項１２】
前記ＭＯＳ型ゲート電極は、前記ドレイン領域、前記第３半導体領域及び前記ソース領域と平行する方向に延長されている第１部分と、前記第１部分に接続され、各画素毎に分離された前記第３半導体領域の相互間に位置する第２部分とから形成されていることを特徴とする請求項１１記載の固体撮像装置。
【請求項１３】
前記ドレイン領域、前記第３半導体領域及び前記ソース領域の延長方向と交差する方向に延長され、各画素の前記ソース領域に電気的に接続された信号配線を具備したことを特徴とする請求項１１記載の固体撮像装置。
【請求項１４】
前記ドレイン領域、前記第３半導体領域及び前記ソース領域の延長方向と平行する方向に延長して形成され、各画素を前記ドレイン領域、前記第３半導体領域及び前記ソース領域の延長方向で互いに分離する分離領域を具備したことを特徴とする請求項１１記載の固体撮像装置。
【請求項１５】
前記分離領域は、一部が各画素の前記ソース領域相互間に位置するように延長されていることを特徴とする請求項１４記載の固体撮像装置。
【請求項１６】
前記ドレイン領域に対し、前記信号電荷の蓄積期間には第１の電圧が供給され、前記信号読出し期間には前記第１の電圧よりも高い第２の電圧が供給され、かつ前記ＭＯＳ型ゲート電極に対し、前記信号読出し期間が始まる直前から第３の電圧の供給が開始され、前記信号読出し期間が終了する直前から前記第３の電圧よりも低い第４の電圧の供給が開始されることを特徴とする請求項６記載の固体撮像装置。
【請求項１７】
請求項６記載の固体撮像装置を含み、入射光を光電変換することで読み取った画像信号をデジタル信号として出力する固体撮像用集積回路チップと、
上記固体撮像用集積回路チップから出力されるデジタル信号を受け、各種信号処理を施してデジタル画像信号を出力する信号処理用集積回路チップと、
上記固体撮像用集積回路チップの表面に光を照射するレンズ
とを具備したことを特徴とするカメラモジュール。
【請求項１８】
半導体基板の表面に形成された複数の画素を有する固体撮像装置であって、
前記複数の画素のそれぞれは、
前記半導体基板上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表面に互いに離間して形成され、前記第１導電型とは反対導電型である第２導電型のソース、ドレイン領域と、
前記ソース領域とドレイン領域との間の前記第１半導体領域の表面に形成された第１導電型の第２半導体領域と、
前記第２半導体領域下部の前記第１半導体領域内に形成され、前記第２半導体領域と電気的に接続された第２導電型の第３半導体領域とを有し、
前記画素における信号電荷の蓄積期間、信号読出し期間及び信号電荷の排出期間にそれぞれ異なる電圧が前記第２半導体領域に供給されることを特徴とする固体撮像装置。
【請求項１９】
前記ドレイン領域の一部が前記半導体基板の表面に位置していることを特徴とする請求項１８記載の固体撮像装置。
【請求項２０】
前記半導体基板が、所定の電位に固定されている第２導電型の基板であることを特徴とする請求項１８記載の固体撮像装置。
【請求項２１】
前記第２半導体領域及び前記第３半導体領域は前記ソース領域を囲むように環状に形成され、かつ前記ドレイン領域は前記第２半導体領域及び前記第３半導体領域を囲むように環状に形成されていることを特徴とする請求項１８記載の固体撮像装置。
【請求項２２】
前記第２半導体領域に対し、前記信号電荷の蓄積期間には第１の電圧が供給され、前記信号読出し期間には前記第１の電圧よりも低い第２の電圧が供給され、前記信号電荷の排出期間には前記第２の電圧よりも高い第３の電圧が供給されることを特徴とする請求項１８記載の固体撮像装置。
【請求項２３】
請求項１８記載の固体撮像装置を含み、入射光を光電変換することで読み取った画像信号をデジタル信号として出力する固体撮像用集積回路チップと、
上記固体撮像用集積回路チップから出力されるデジタル信号を受け、各種信号処理を施してデジタル画像信号を出力する信号処理用集積回路チップと、
上記固体撮像用集積回路チップの表面に光を照射するレンズ
とを具備したことを特徴とするカメラモジュール。
【請求項２４】
半導体基板の表面に形成された複数の画素を有する固体撮像装置であって、
前記複数の画素のそれぞれは、
前記半導体基板上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表面に互いに離間して形成され、前記第１導電型とは反対導電型である第２導電型のソース、ドレイン領域と、
前記ソース領域とドレイン領域との間の前記第１半導体領域の表面に形成された第１導電型の第２半導体領域と、
前記第２半導体領域下部の前記第１半導体領域内に形成され、前記第２半導体領域と電気的に接続された第２導電型の第３半導体領域と、
前記第３半導体領域に隣り合うように前記第１半導体領域の表面に形成され、前記第１半導体領域よりも不純物濃度が高い第１導電型の第４半導体領域と、
前記第４半導体領域の表面に形成され、前記第１半導体領域よりも不純物濃度が高い第１導電型の第５半導体領域とを有し、
前記画素における信号電荷の蓄積期間、信号読出し期間及び信号電荷の排出期間にそれぞれ異なる電圧が前記第２半導体領域に供給されることを特徴とする固体撮像装置。
【請求項２５】
前記ドレイン領域の一部が前記半導体基板の表面に位置していることを特徴とする請求項２４記載の固体撮像装置。
【請求項２６】
前記半導体基板が、所定の電位に固定されている第２導電型の基板であることを特徴とする請求項２４記載の固体撮像装置。
【請求項２７】
前記第２半導体領域及び前記第３半導体領域は前記ソース領域を囲むように環状に形成され、かつ前記ドレイン領域は前記第２半導体領域及び前記第３半導体領域を囲むように環状に形成されていることを特徴とする請求項２４記載の固体撮像装置。
【請求項２８】
前記第２半導体領域に対し、前記信号電荷の蓄積期間には第１の電圧が供給され、前記信号読出し期間には前記第１の電圧よりも低い第２の電圧が供給され、前記信号電荷の排出期間には前記第２の電圧よりも低い第３の電圧が供給されることを特徴とする請求項２４記載の固体撮像装置。
【請求項２９】
前記第４半導体領域に隣り合うように、前記第４半導体領域よりも不純物濃度が低い第１導電型の第６半導体領域が形成されていることを特徴とする請求項２４記載の固体撮像装置。
【請求項３０】
請求項２４記載の固体撮像装置を含み、入射光を光電変換することで読み取った画像信号をデジタル信号として出力する固体撮像用集積回路チップと、
上記固体撮像用集積回路チップから出力されるデジタル信号を受け、各種信号処理を施してデジタル画像信号を出力する信号処理用集積回路チップと、
上記固体撮像用集積回路チップの表面に光を照射するレンズ
とを具備したことを特徴とするカメラモジュール。
【請求項３１】
半導体基板の表面に形成された複数の画素を有する固体撮像装置であって、
前記複数の画素のそれぞれは、
前記半導体基板上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表面に互いに離間して形成され、前記第１導電型とは反対導電型である第２導電型のソース、ドレイン領域と、
前記ソース領域とドレイン領域との間の前記第１半導体領域の表面に形成された第１導電型の第２半導体領域と、
前記第２半導体領域下部の前記第１半導体領域内に形成され、前記第２半導体領域と電気的に接続された第２導電型の第３半導体領域と、
前記第３半導体領域に隣り合うように前記第１半導体領域の表面に形成され、前記第１半導体領域よりも不純物濃度が高い第１導電型の第４半導体領域とを有し、
前記画素における信号電荷の蓄積期間及び信号読出し期間にそれぞれ異なる電圧が前記第２半導体領域に供給され、少なくとも前記画素における信号読出し期間内にそれぞれ異なる電圧が時系列的に前記第４半導体領域に供給されることを特徴とする固体撮像装置。
【請求項３２】
前記ドレイン領域の一部が前記半導体基板の表面に位置していることを特徴とする請求項３１記載の固体撮像装置。
【請求項３３】
前記半導体基板が、所定の電位に固定されている第２導電型の基板であることを特徴とする請求項３１記載の固体撮像装置。
【請求項３４】
前記第２半導体領域に対し、前記信号電荷の蓄積期間には第１の電圧が供給され、前記信号読出し期間には前記第１の電圧よりも低い第２の電圧が供給され、かつ前記第４半導体領域に対し、前記信号読出し期間が始まる直前から第３の電圧の供給が開始され、前記信号読出し期間が終了する直前から前記第３の電圧よりも低い第４の電圧の供給が開始されることを特徴とする請求項３１記載の固体撮像装置。
【請求項３５】
請求項３１記載の固体撮像装置を含み、入射光を光電変換することで読み取った画像信号をデジタル信号として出力する固体撮像用集積回路チップと、
上記固体撮像用集積回路チップから出力されるデジタル信号を受け、各種信号処理を施してデジタル画像信号を出力する信号処理用集積回路チップと、
上記固体撮像用集積回路チップの表面に光を照射するレンズ
とを具備したことを特徴とするカメラモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は増幅型の固体撮像装置に係り、特に画素として入射光に応じて閾値が変調される接合ゲート型電界効果トランジスタを用いた閾値変調型の固体撮像装置に関する。
【０００２】
【従来の技術】
近年、画素毎に電荷検出回路を設けた増幅型と称される固体撮像装置の開発が盛んに行われている。その中でも、閾値変調型と称される固体撮像装置が注目されている。この固体撮像装置では、接合型の電界効果トランジスタ（以下、ＦＥＴと称する）を含む画素が複数個マトリクス状に配置され、光が入射することで発生される信号電荷が一定時間蓄積され、この蓄積量に対応したポテンシャルまたは閾値の変化が画素内のＦＥＴのチャネル領域内に生起される。そして、複数個の画素が所定の順序に従って順次走査され、例えばソースフォロワ型の電位検出手段によって画像信号が読み出される。
【０００３】
このような閾値変調型の固体撮像装置として、従来では、例えば特開平８−７８６５３号公報の図１４に開示されている構造のものが知られている。
【０００４】
図４５は同装置の１画素分の素子の断面構造を示している。ｐ型基板７１上にはｎ型層７２が形成され、さらにｎ型層７２の表面にはｐ＋型の接合ゲート７３を挟んでｎ＋型のドレイン領域７４とソース領域７５が形成されている。また、接合ゲート７３に隣接して電荷リセット用のＭＯＳ型ゲート電極７６が形成されている。
【０００５】
このような構造の固体撮像装置において、光が入射されることで光電変換により電子−正孔対が発生する。このうちの電子はドレイン領域７４へ流出され、正孔は接合ゲート７３に蓄積されて信号電荷となる。接合ゲート７３はフローティング状態なので、蓄積された信号電荷に応じて接合ゲート７３の電位が変化し、それに伴ってｎ型層７２のポテンシャルが変化し、これがソースの電位または電流変化として読み出される。
【０００６】
図４５に示すような従来の固体撮像装置は、電荷結合素子（ＣＣＤ）型のものと比べて構造が簡単であり、微細化に適する潜在的な有利さを有している。しかし、必ずしも広範囲に応用されているとは言いがたい。その理由は以下の通りである。
【０００７】
すなわち、信号電荷を蓄積する接合ゲート７３がｐ型不純物を高濃度に含むｐ＋型領域からなり、かつ接合ゲート７３が電位的にフローティング状態なので、ＭＯＳ型ゲート電極７６をオン状態にして、接合ゲート７３に蓄積された信号電荷をｐ型基板７１に排出する際に、接合ゲート７３から排出されないで残るバックグラウンド電荷が存在しており、このバックグラウンド電荷量が、ＭＯＳ型ゲート電極７６のオン抵抗の熱雑音を反映したいわゆるｋＴＣ雑音によって排出動作毎に変化する。従って、信号電荷の各リセット後でも、接合ゲート７３にはバックグラウンド電荷が残り、このバックグラウンド電荷には雑音電荷分が重畳されることとなり、これがノイズとして読出し信号に現れる。
【０００８】
そこで、バックグラウンド電荷の影響を低くするために、接合ゲート７３におけるｐ型不純物の濃度を下げることが考えられる。しかし、この場合には、チップ表面の荷電状態によって動作が不安定になるほか、接合ゲート７３とｎ型層７２との間の容量値が低下し、十分な量の信号電荷を蓄積することができなくなるので、飽和電荷量が低下するという問題が生じる。
【０００９】
【発明が解決しようとする課題】
この発明は上記のような事情を考慮してなされたものであり、その目的は、構造が簡単であり、微細化に適するという特長を備えた上で、読出し信号に含まれるノイズを抑制することができ、かつ十分な飽和電荷量を有する固体撮像装置を提供することである。
【００１０】
【課題を解決するための手段】
この発明の固体撮像装置は、半導体基板の表面に形成された複数の画素を有する固体撮像装置であって、前記複数の画素のそれぞれは、前記半導体基板上に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面に互いに離間して形成された第１導電型のソース、ドレイン領域と、前記ドレイン領域と接続され、前記第１半導体領域の表面に形成された第１導電型の第２半導体領域と、前記第２半導体領域下部の前記第１半導体領域内に形成され、かつ前記第２半導体領域と電気的に接続され、入射光に応じた信号電荷を蓄積する前記第１導電型とは反対導電型である第２導電型の第３半導体領域と、前記ソース領域とドレイン領域との間の前記第１半導体領域の表面に形成された第２導電型の第４半導体領域とを有し、前記画素における信号電荷の蓄積期間、信号読出し期間及び信号電荷の排出期間にそれぞれ異なる電圧が前記ドレイン領域に供給されることを特徴とする。
【００１１】
この発明の固体撮像装置は、半導体基板の表面に形成された複数の画素を有する固体撮像装置であって、前記複数の画素のそれぞれは、前記半導体基板上に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面に互いに離間して形成された第１導電型のソース、ドレイン領域と、前記ドレイン領域と接続され、前記第１半導体領域の表面に形成された第１導電型の第２半導体領域と、前記第２半導体領域下部の前記第１半導体領域内に形成され、前記第２半導体領域と電気的に接続され、入射光に応じた信号電荷を蓄積する前記第１導電型とは反対導電型である第２導電型の第３半導体領域と、前記ソース領域とドレイン領域との間の前記第１半導体領域の表面に形成された第２導電型の第４半導体領域と、前記第３半導体領域と接する領域の前記基板上に絶縁膜を介して形成され、前記第３半導体領域に蓄積された信号電荷を前記基板に排出するＭＯＳ型ゲート電極とを有し、前記画素における信号電荷の蓄積期間及び信号読出し期間にそれぞれ異なる電圧が前記ドレイン領域に供給され、少なくとも前記画素における信号読出し期間内にそれぞれ異なる電圧が時系列的に前記ＭＯＳ型ゲート電極に供給されることを特徴とする。
【００１２】
この発明の固体撮像装置は、半導体基板の表面に形成された複数の画素を有する固体撮像装置であって、前記複数の画素のそれぞれは、前記半導体基板上に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面に互いに離間して形成され、前記第１導電型とは反対導電型である第２導電型のソース、ドレイン領域と、前記ソース領域とドレイン領域との間の前記第１半導体領域の表面に形成された第１導電型の第２半導体領域と、前記第２半導体領域下部の前記第１半導体領域内に形成され、前記第２半導体領域と電気的に接続された第２導電型の第３半導体領域とを有し、前記画素における信号電荷の蓄積期間、信号読出し期間及び信号電荷の排出期間にそれぞれ異なる電圧が前記第２半導体領域に供給されることを特徴とする。
【００１３】
この発明の固体撮像装置は、半導体基板の表面に形成された複数の画素を有する固体撮像装置であって、前記複数の画素のそれぞれは、前記半導体基板上に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面に互いに離間して形成され、前記第１導電型とは反対導電型である第２導電型のソース、ドレイン領域と、前記ソース領域とドレイン領域との間の前記第１半導体領域の表面に形成された第１導電型の第２半導体領域と、前記第２半導体領域下部の前記第１半導体領域内に形成され、前記第２半導体領域と電気的に接続された第２導電型の第３半導体領域と、前記第３半導体領域に隣り合うように前記第１半導体領域の表面に形成され、前記第１半導体領域よりも不純物濃度が高い第１導電型の第４半導体領域と、前記第４半導体領域の表面に形成され、前記第１半導体領域よりも不純物濃度が高い第１導電型の第５半導体領域とを有し、前記画素における信号電荷の蓄積期間、信号読出し期間及び信号電荷の排出期間にそれぞれ異なる電圧が前記第２半導体領域に供給されることを特徴とする。
【００１４】
この発明の固体撮像装置は、半導体基板の表面に形成された複数の画素を有する固体撮像装置であって、前記複数の画素のそれぞれは、前記半導体基板上に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表面に互いに離間して形成され、前記第１導電型とは反対導電型である第２導電型のソース、ドレイン領域と、前記ソース領域とドレイン領域との間の前記第１半導体領域の表面に形成された第１導電型の第２半導体領域と、前記第２半導体領域下部の前記第１半導体領域内に形成され、前記第２半導体領域と電気的に接続された第２導電型の第３半導体領域と、前記第３半導体領域に隣り合うように前記第１半導体領域の表面に形成され、前記第１半導体領域よりも不純物濃度が高い第１導電型の第４半導体領域とを有し、前記画素における信号電荷の蓄積期間及び信号読出し期間にそれぞれ異なる電圧が前記第２半導体領域に供給され、少なくとも前記画素における信号読出し期間内にそれぞれ異なる電圧が時系列的に前記第４半導体領域に供給されることを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により詳細に説明する。
【００１６】
（第１の実施の形態）
図１は、この発明の第１の実施の形態による固体撮像装置の全体の回路図である。なお、図１では、説明を簡略化するために３×３の９画素からなる２次元の固体撮像装置の場合を例示しているが、それ以上の数の画素が設けられていてもよい。
【００１７】
図１において、それぞれ接合型のＦＥＴからなる複数（本例では９個）の画素１が行列状に配置されている。同一行の各３個の画素１のドレイン及びゲートは、複数（本例では３本）の選択線２〜４のうち対応する１本に共通に接続されている。上記選択線２〜４は、画素行の選択時に所定のパルス信号を出力する例えばシフトレジスタなどからなる画素行選択回路５に接続されている。
【００１８】
また、同一列の各３個の画素１のソースは、複数（本例では３本）の信号線６〜８のうち対応する１本に共通に接続されている。上記信号線６〜８には、信号線選択のためのスイッチ用のＮチャネルＭＯＳトランジスタ９Ｎ〜１１Ｎそれぞれの一端が接続されており、これらＭＯＳトランジスタ９Ｎ〜１１Ｎの他端は共通に接続されている。また、上記ＭＯＳトランジスタ９Ｎ〜１１Ｎのゲートは、画素列の選択時に所定のパルス信号を出力する例えばシフトレジスタなどからなる画素列選択回路１２に接続されている。上記ＭＯＳトランジスタ９Ｎ〜１１Ｎの共通接続点と接地電位との間には電流源１３が接続されている。さらに、ＭＯＳトランジスタ９Ｎ〜１１Ｎと電流源１３との共通接続点には、読出し信号を出力するためのインピーダンス変換回路１４が接続されている。
【００１９】
図１に示す固体撮像装置は半導体基板上に集積化して形成されている。なお、特に図示しないが、各画素のオフセット補償用の補償回路や、インピーダンス変換回路１４の出力をＡ／Ｄ変換する等の各種信号処理を行う信号処理回路が同じ半導体基板上に集積化されている。
【００２０】
図１に示す固体撮像装置において、光が入射することで各画素１においてそれぞれの光量に応じた信号電荷が蓄積され、蓄積された信号電荷量に応じて各画素１の閾値電圧が変化する。そして、選択線２〜４のいずれか１つに画素行選択回路５から出力されるパルス信号が印加されることで画素行が選択され、さらにＭＯＳトランジスタ９Ｎ〜１１Ｎのゲートのいずれか１つに画素列選択回路１２から出力されるパルス信号が印加され、そのＭＯＳトランジスタがオン状態にされることで画素列が選択され、これにより１個の画素１が選択される。このとき、図１中に矢印で示すように、選択線（本例では選択線４）から選択画素を経由し、さらに信号線（本例では信号線７）とオン状態のＭＯＳトランジスタ（本例ではＭＯＳトランジスタ１０Ｎ）を経由して電流源１３に至る電流パスが形成され、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から出力される。
【００２１】
図２は、図１中の１つの画素１の素子構造を示すパターン平面図であり、図３は図２中のＡ−Ａ´線に沿った断面図、図４は図２中のＢ−Ｂ´線に沿った断面図である。
【００２２】
ｐ型の半導体基板２０の表面にはｎ型のウェル領域２１が形成されている。上記基板２０には接地電位が供給されている。さらに、ｎ型ウェル領域２１の表面にはそれぞれｎ＋型の拡散領域からなるドレイン領域２２とソース領域２３とが互いに離間して形成されている。また、ｎ型ウェル領域２１の表面には、上記ドレイン領域２２と接続され、上記ソース領域２３の方向に延長されたｎ型の拡散領域２４が形成されている。このｎ型拡散領域２４は図１中の画素１を構成する接合型ＦＥＴの接合ゲートに該当するものであり、ドレイン領域２２よりも拡散深さが浅くなるように形成されている。また、上記ｎ型拡散領域２４とソース領域２３との間のｎ型ウェル領域２１の表面には、寄生チャネル防止用のｐ型の拡散領域２５が形成されている。さらに、上記ｎ型拡散領域２４下部のウェル領域２１内には、ｎ型拡散領域２４と接するように信号電荷蓄積用のｐ型の埋め込み領域２６が形成されている。
【００２３】
上記ソース領域２３は、図２中の一点鎖線で区画された画素領域のほぼ中央に配置されており、上記ｐ型拡散領域２５はこのソース領域２３を囲むように配置されており、さらに上記ドレイン領域２２及びこれに接続されたｎ型拡散領域２４は上記ｐ型拡散領域２５を囲むように配置されている。さらに、上記ドレイン領域２２は、図２中の横方向で隣接する一行分の画素で共通となるように延長して形成されている。
【００２４】
また、上記ｎ型ウェル領域２１は、図２に示すようにドレイン領域２２の延長方向と平行する方向に延長形成された素子分離領域２７により、行方向で互いに分離されている。
【００２５】
上記ｎ型ウェル領域２１上には層間絶縁膜２８が形成されており、さらにこの層間絶縁膜２８上には、図１中に示す信号線６〜８に相当する配線層２９が形成されている。そして、上記層間絶縁膜２８に対し、上記ソース領域２３の表面に通じる開口部が形成され、この開口部内にはソース領域２３と配線層２９とを接続するコンタクト３０が形成されている。
【００２６】
なお、上記層間絶縁膜２８上には、入射された光を集光するためのマイクロレンズが各画素毎に形成されているが、説明を簡略するために図示は省略した。
【００２７】
このような断面構造を有する画素において、オンチップのマイクロレンズにより集光された入射光が照射されることで、ｎ型拡散領域２４とその下部のｐ型埋め込み領域２６とからなるフォトダイオードと、ｎ型ウェル領域２１とｐ型埋め込み領域２６とからなるフォトダイオードとで光電変換が行われ、電子−正孔対が発生する。発生した電子−正孔対のうちの電子は直接、あるいはｎ型ウェル領域２１をドリフトしたのちに、ドレイン領域２２を介して外部に流出する。他方の正孔はｐ型埋め込み領域２６に蓄積され、積分される。この正孔の蓄積量は入射光の強度と積分時間との積に応じたものとなる。また正孔の蓄積量に応じて各画素の閾値電圧が変調される。
【００２８】
そして、正孔の積分後に、画素行選択回路５及び画素列選択回路１２により各画素が順次走査され、各画素の閾値電圧の変化が信号として読み出される。画素からの信号読出し後は、各画素に蓄積されている正孔が基板２０に排出され、リセット動作が行われる。
【００２９】
図５は、図１に示す固体撮像装置における主要な信号の波形図である。すなわち、図５において、信号Ｓ２、Ｓ３、Ｓ４は画素行選択回路５から出力され、選択線２〜４に印加されるパルス信号の波形を示し、信号Ｓ９Ｎ、Ｓ１０Ｎ、Ｓ１１Ｎは画素列選択回路１２から出力され、ＭＯＳトランジスタ９Ｎ、１０Ｎ、１１Ｎのゲートに印加されるパルス信号の波形を示し、信号ＯＵＴはインピーダンス変換回路１４から出力される信号の波形を示している。図５に示すように、選択線２〜４にはＶＬ、ＶＭ、ＶＨの３値の電圧を有するパルス信号が印加される。上記３値の電圧のうちＶＬが最も低く、ＶＭはＶＬよりも高く、ＶＨはＶＭよりも高い。
【００３０】
次に、図５を参照して図１の固体撮像装置の動作を説明する。
【００３１】
全ての画素から信号を読み出す期間を１フレーム周期と称し、１フレーム周期は選択線２〜４の信号がＶＨからＶＬに下がった後に次にＶＨからＶＬに下がるまでの期間である。１フレーム周期において、選択線２〜４の信号がＶＬの期間は正孔の蓄積期間であり、ＶＭの期間は各画素の閾値電圧の変化が信号として読み出される読出し期間であり、さらにＶＨの期間は各画素で積分された正孔を排出するリセット期間である。
【００３２】
例えば、選択線２の信号がＶＭの期間では、この選択線２に接続されている行内の３個の画素１が選択される。この期間に信号Ｓ９Ｎが高レベルにされることでＭＯＳトランジスタ９がオン状態になって画素列が選択され、信号線６を経由し、選択行及び選択列の画素１を介して電流源１３に電流が流れ、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から信号ＯＵＴとして出力される。さらに信号Ｓ１０Ｎ、Ｓ１１Ｎが順次高レベルにされることでＭＯＳトランジスタ１０Ｎ、１１Ｎが順次オン状態になって異なる画素列が順次選択され、信号線７、８を経由して選択列の対応する画素１を介して電流源１３に電流が流れ、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から信号ＯＵＴとして出力される。このような動作が画素行を変えて順次行われることで、全ての画素から信号が読み出される。
【００３３】
また、各画素行における各３個の画素からの信号読出し後は、選択線２〜４の信号がＶＨとなり、これら各３個の画素から正孔が排出されてリセット動作が行われ、次の正孔の蓄積に備えられる。
【００３４】
図６は、図５の波形図中のｔ１〜ｔ４の各タイミング時における図４中のＣ−Ｃ´線に沿った断面におけるポテンシャル状態を示している。次に、各画素における正孔の蓄積動作、信号読出し動作及びリセット動作を、図６のポテンシャル図を参照して詳細に説明する。
【００３５】
選択線４に印加されるパルス信号Ｓ４の電圧値がＶＬに変化した直後である蓄積期間の開始直後のｔ１のタイミングの時は、前記したように入射光に応じて発生した電子−正孔対のうちの正孔がｐ型埋め込み領域２６に蓄積され、積分されていく。それに伴ってｐ型埋め込み領域２６のポテンシャルは低くなっていく。さらに、それに伴って、ｐ型埋め込み領域２６下部のｎ型ウェル領域２１におけるポテンシャルも変調されて、低くなっていく。蓄積期間の終了直前のｔ２のタイミングの時には、ｎ型ウェル領域２１におけるポテンシャルはｔ１のタイミングの時よりも低くなっている。
【００３６】
次に、読出し期間が開始され、選択線４に印加されるパルス信号Ｓ４がＶＭに変化すると、これに伴って全体のポテンシャルが（ＶＭ−ＶＬ）に比例して低くなる。ただしｐ型基板２０は接地電位に固定されているので、基板２０のポテンシャルは一定であり変化しない。この後、信号Ｓ９が高レベルとなり、図１中のＭＯＳトランジスタ９Ｎがオン状態になると、同一列の３個の画素のうち、ｎ型ウェル領域２１のポテンシャルが最も低い画素を経由し、定電流源１３を介して電子電流が流れる。このとき、選択線４を除く他の選択線２、３にはＶＬが印加されているのに対し、選択線４にはＶＭが印加されており、選択線４に接続されている画素のｎ型ウェル領域２１のポテンシャルが最も低くなっているため、上記電子電流は、選択線４に接続されている画素を介して流れることになる。この時に流れる電子電流を図３及び図４中に矢印ａで示している。すなわち、これにより、選択線４を電源、選択線４と信号線６とに接続された選択画素１を接合ゲート型ＦＥＴ、電流源１３を電流源としたソースフォロワが形成され、インピーダンス変換回路１４からは選択画素１のｎ型ウェル領域２１のポテンシャルの極小点のポテンシャル値に応じた電位が信号ＯＵＴとして出力される。この場合、ｎ型ウェル領域２１のポテンシャルの極小点自体が、入射光によって発生した正孔の積分値によって変調されているので、画素行選択回路５及び画素列選択回路１２により全ての画素を走査し、インピーダンス変換回路１４から信号を順次読み出すことにより、映像信号を得ることができる。
【００３７】
次に、読出し期間が終了し、選択線４に印加されるパルス信号Ｓ４がＶＨに変化した後のｔ４のタイミングでは、ｐ型埋め込み領域２６のポテンシャルがさらに低くなり、これによりｐ型埋め込み領域２６に蓄積されていた正孔がｎ型ウェル領域２１を経由して基板２０へ排出される。
【００３８】
このように上記実施形態の固体撮像装置は、各画素１が１個の接合型ＦＥＴによって構成されており、電荷結合素子型のものと比べて構造が簡単であり、微細化に適している。
【００３９】
ここで、上記実施形態の固体撮像装置と図４５に示す従来例のものとを比較する．従来例のものでは、フローティング状態の接合ゲート７３に電荷を蓄積しようとすると、その不純物濃度を十分に高く設定する必要がある。その理由は、チップ表面の帯電等によって動作が不安定にならないようにするためである。その結果、高濃度の接合ゲート７３の一部は、常に電子または正孔で満たされた中性領域となり、電荷は隣接する逆導電型のｎ型層７２における空乏層領域に存在するアクセプタないしはドナーを中性化するように蓄積される。例えば、図４５を参照して説明すると、ｐ型不純物を高濃度に含む接合ゲート７３の表面側は常に正孔で満たされており、信号たる正孔はｎ型層７２との間に形成される空乏層領域に蓄積される。この状態で空乏層内のアクセプタが中性化されるから当該アクセプタに終端していたｎ型層７２内のドナーからの電気力線は基板７１のアクセプタに終端せざるを得なくなり、それによるｐ＋型の接合ゲート７３の電位変動が大きくなる。すなわち接合ゲート７３の接地容量はきわめて小さい。なお、同じことであるが、ｎ型層７２が完全に空乏しているために、ｐ＋型の接合ゲート７３は基板７１との間でキャパシタを形成しており、このキャパシタの距離が大きいために対接地容量はきわめて小さいと見ることもできる。従って、通常の動作電圧ではかかるフローティング領域に蓄積される信号電荷は制限され、かつ当該領域の完全空乏化は達成されない。ただし、信号電荷に対する電位変動が大きいことは感度が大きく取れる利点を有する。
【００４０】
一方、上記実施の形態によるものでは、ｐ型埋め込み領域２６とｎ型ウェル領域２１及びドレイン領域２２との間の容量値を十分に確保することができ、十分な量の信号電荷（正孔）を蓄積することができる。さらに通常の動作電圧でｐ型埋め込み領域２６の完全空乏化が可能となる。言い換えれば、結局、従来例との差異は、信号電荷（正孔）の蓄積領域における対接地容量の大小であり、感度を優先させてショット雑音劣化につながる飽和信号量の低下とバックグラウンド電荷によるｋＴＣ雑音を許容するか、あるいは感度の低下を妥協して雑音の発生を防ぎ総合的なＳＮ比の改善を目指すかという考え方の差であり、上記実施の形態によるものの趣旨は後者にある。
【００４１】
さらに、電荷結合素子型やＭＯＳ型トランジスタなどポリシリコンゲート電極を用いた従来の固体撮像装置では、光電変換領域がポリシリコンゲート電極の下部に配置されているため、ポリシリコンゲート電極による光の吸収の影響を受け、青色感度が低下する。
【００４２】
しかし、上記実施形態による固体撮像装置では、ポリシリコンゲート電極を用いない接合型ゲートＦＥＴを使用するため、青色感度の低下を防止することができるという効果も得られる。
【００４３】
さらに、光電変換を行うｎ型拡散領域２４の下部のｐ型埋め込み領域２６とｎ型ウェル領域２１とからなるフォトダイオードと、電荷を蓄積するｐ型埋め込み領域２６とが、基板の垂直方向に集積して形成されているので、両者を分散形成する場合と比べて画素のサイズが微細化できるという効果も得られる。
【００４４】
（第２の実施の形態）
図７は、この発明の第２の実施の形態による固体撮像装置の全体の回路図である。なお、この場合にも、説明を簡略化するために３×３の９画素からなる２次元の固体撮像装置の場合を例示しているが、それ以上の数の画素が設けられていてもよい。
【００４５】
図７に示す固体撮像装置は、図１のものと比べて画素の構成及び画素行選択回路の構成が若干異なり、その他の構成は図１と同様なので、図１と異なる点のみを説明し、図１と対応する箇所については同じ符号を付してその説明は省略する。
【００４６】
図７において、複数（本例では９個）の画素１５が行列状に配置されている。各画素１５は、ソース、ドレイン及びゲートを有する接合型ＦＥＴ部に対し、ゲートの蓄積電荷を接地電位に排出するためのＭＯＳ型ゲート部が付加された構成を有する。
【００４７】
同一行の各３個の画素１５のドレイン及びゲートは、画素行選択用の複数（本例では３本）の選択線２〜４のうち対応する１本に共通に接続されている。また、同一行の各３個の画素１５のＭＯＳ型ゲート部のゲート部は、画素行の電荷排出用の複数（本例では３本）の選択線１６〜１８のうち対応する１本に共通に接続されている。
【００４８】
上記選択線２〜４及び１６〜１８は、画素行の選択時に所定のパルス信号を出力する例えばシフトレジスタなどからなる画素行選択回路１９に接続されている。
【００４９】
図８は、図７中の１つの画素１５の素子構造を示すパターン平面図であり、図９は図７中のＢ−Ｂ´線に沿った断面図である。なお、図７中のＡ−Ａ´線に沿った断面図は、先の図３に対し上記ＭＯＳ型ゲート部のゲート絶縁膜が追加されただけであり、その他の構成は図３と同様なので図示は省略する。
【００５０】
第１の実施の形態において、ドレイン領域２２はｐ型拡散領域２５の全周を取り囲むように形成されていた。これに対し、この第２の実施の形態では、ドレイン領域２２は、平面形状が略方形のｐ型拡散領域２５の三方を取り囲むように形成されている。そして、ドレイン領域２２が形成されていない部分で、ｐ型埋め込み領域２６に接するようにＭＯＳ型ゲート電極３１が形成されている。このＭＯＳ型ゲート電極３１は図７中のＭＯＳ型ゲート部のゲートに相当するものであり、図９に示すようにゲート絶縁膜３２を介して基板２０上に形成されている。なお、このＭＯＳ型ゲート電極３１が形成されている部分の下部では、ｐ型の基板２０が表面まで延長して形成されている。また、層間絶縁膜２８上には、第１の実施形態の場合と同様に、マイクロレンズが各画素毎に形成されているが、説明を簡略するために図示は省略した。
【００５１】
このような断面構造を有する固体撮像装置において、マイクロレンズにより集光された入射光が各画素に照射されることで、ｎ型拡散領域２４とその下部のｐ型埋め込み領域２６とからなるフォトダイオードと、ｎ型ウェル領域２１とｐ型埋め込み領域２６とからなるフォトダイオードとで光電変換が行われて電子−正孔対が発生する。発生した電子−正孔対のうちの電子は直接あるいはｎ型ウェル領域２１をドリフトしたのちにドレイン領域２２を介して外部に流出するが、正孔はｐ型埋め込み領域２６に蓄積され、積分される。この正孔の蓄積量は入射光の強度と積分時間との積に応じたものとなる。また正孔の蓄積量に応じて各画素の閾値電圧が変調される。
【００５２】
そして、正孔の積分後に、画素行選択回路１９及び画素列選択回路１２により各画素が順次走査され、各画素の閾値電圧の変化が信号として読み出される。画素からの信号読出し後は、各画素に蓄積されている正孔が画素行選択回路１９によって制御されるＭＯＳ型ゲート部を介して基板２０に排出され、リセット動作が行われる。
【００５３】
図１０は、図７に示す固体撮像装置における主要な信号の波形図である。図７において、信号Ｓ２、Ｓ３、Ｓ４は画素行選択回路１９から出力され、行選択用の選択線２〜４に印加されるパルス信号の波形を示し、信号Ｓ１６、Ｓ１７、Ｓ１８は画素行選択回路１９から出力され、電荷排出用の選択線１６〜１８に印加されるパルス信号の波形を示し、信号Ｓ９Ｎ、Ｓ１０Ｎ、Ｓ１１Ｎは画素列選択回路１２から出力され、ＭＯＳトランジスタ９Ｎ、１０Ｎ、１１Ｎのゲートに印加されるパルス信号の波形を示し、信号ＯＵＴはインピーダンス変換回路１４から出力される信号の波形を示している。
【００５４】
次に、図１０を参照して図７の固体撮像装置の動作を説明する。
【００５５】
図１０に示すように、選択線２〜４にはＶＬとＶＭの２値の電圧を有するパルス信号が印加され、同様に選択線１６〜１８にもＶＬとＶＭの２値の電圧を有するパルス信号が印加される。上記２値の電圧のうちＶＬはＶＭよりも低い。
【００５６】
全ての画素から信号を読み出す期間を１フレーム周期と称し、１フレーム周期は選択線２〜４の信号がＶＭからＶＬに下がった後に次にＶＭからＶＬに下がるまでの期間である。１フレーム周期において、選択線２〜４の信号がＶＬの期間は正孔の積分期間であり、各画素の閾値電圧の変化が信号として読み出される読出し期間は、選択線２〜４の信号がＶＨであってかつ選択線１６〜１８の信号がＶＨである期間であり、各画素１５に蓄積された正孔を排出するリセット期間は、選択線２〜４の信号がＶＨであってかつ選択線１６〜１８の信号がＶＬである、図１０中のＴの期間である。
【００５７】
例えば、選択線２の信号が高レベル（ＶＭ）の期間では、この選択線２に接続されている同一行内の３個の画素１５が選択される。この期間に信号Ｓ９Ｎが高レベル（ＶＭ）にされることでＭＯＳトランジスタ９Ｎがオン状態になって画素列が選択され、信号線６を経由し、選択行及び選択列の画素１５を介して電流源１３に電子電流が流れ、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から信号ＯＵＴとして出力される。さらに信号Ｓ１０Ｎ、Ｓ１１Ｎが順次高レベルにされることでＭＯＳトランジスタ１０Ｎ、１１Ｎが順次オン状態になって異なる画素列が選択され、信号線７、８を経由して選択列の対応する画素１５を介して電流源１３に電子電流が流れ、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から信号ＯＵＴとして順次出力される。このような動作が画素行を変えて順次行われることで、全ての画素から信号が読み出される。
【００５８】
また、各画素行における各３個の画素からの信号読出し期間の終了直前に、選択線１６〜１８の信号が低レベル（ＶＬ）となる。これにより、各画素のＭＯＳ型ゲート部を構成する図９中のＭＯＳ型ゲート電極３１下部のｐ型基板２０表面の空乏層が失消し、一様なポテンシャルとなる。この結果、ｐ型埋め込み領域２６に蓄積されていた正孔が、ＭＯＳ型ゲート電極３１下部を介して基板２０へ流れ、リセット動作が行われる。
【００５９】
なお、リセット動作は、信号線２〜４の信号Ｓ２〜Ｓ４がＶＭでかつ信号線１６〜１８の信号Ｓ１６〜Ｓ１８がＶＬのときに行われるので、信号線２〜４の信号Ｓ２〜Ｓ４がＶＭにされて読出し期間が開始される前に、予め信号線１６〜１８の信号Ｓ１６〜Ｓ１８をＶＭに上げることで、リセット動作が行われないようにしている。
【００６０】
図１１は、図１０の信号波形図中のｔ１〜ｔ４の各タイミング時における図９のＤ−Ｄ´線に沿った断面におけるポテンシャル状態を示している。
【００６１】
次に、各画素における正孔の蓄積動作、信号読出し動作及びリセット動作を、図１１のポテンシャル図を参照して詳細に説明する。
【００６２】
選択線４に印加されるパルス信号Ｓ４がＶＬに変化した直後である蓄積期間の開始直後のｔ１のタイミングの時は、前記したように入射光に応じて発生した電子−正孔対のうちの正孔がｐ型埋め込み領域２６に蓄積され、積分されていく。それに伴ってｐ型埋め込み領域２６のポテンシャルは低くなっていく。さらに、それに伴って、ｐ型埋め込み領域２６下部のｎ型ウェル領域２１におけるポテンシャルも変調されて、低くなっていく。蓄積期間の終了直前のｔ２のタイミングの時では、ｎ型ウェル領域２１におけるポテンシャルはｔ１のタイミングの時よりも低くなっている。
【００６３】
次に、読出し期間となり、選択線４に印加されるパルス信号Ｓ４がＶＭに変化すると、これに伴って全体のポテンシャルが（ＶＭ−ＶＬ）に比例して低くなる。ただしｐ型基板２０は接地電位に固定されているので、基板２０のポテンシャルは一定であり変化しない。この後、信号Ｓ９Ｎが高レベル（ＶＭ）となり、図７中のＭＯＳトランジスタ９Ｎがオン状態になると、同一列の３個の画素のうち、ｎ型ウェル領域２１のポテンシャルが最も低い画素を経由し、定電流源１３を介して電子電流が流れる。このとき、選択線４を除く他の選択線２、３にはＶＬが印加されているのに対し、選択線４にはＶＭが印加されており、選択線４に接続されている画素のｎ型ウェル領域２１のポテンシャルが最も低くなっているため、上記電子電流は、選択線４に接続されている画素を介して流れることになる。この時に流れる電流の経路を図９中の矢印ａで示している。すなわち、これにより、選択線４を電源、選択線４と信号線６とに接続された選択画素１５を接合ゲート型ＦＥＴ、電流源１３を電流源としたソースフォロワが形成され、インピーダンス変換回路１４からは選択画素１５のｎ型ウェル領域２１のポテンシャルの極小点のポテンシャル値に応じた電位が信号ＯＵＴとして出力される。この場合、ｎ型ウェル領域２１のポテンシャルの極小点自体が、入射光によって発生した正孔の積分値によって変調されているので、画素行選択回路１９及び画素列選択回路１２により全ての画素を走査し、インピーダンス変換回路１４から信号を順次読み出すことにより、映像信号を得ることができる。
【００６４】
次に、選択線４に印加されるパルス信号Ｓ４がＶＭの状態で、選択線１８に印加されるパルス信号Ｓ１８がＶＭからＶＬに変化した後のｔ４のタイミングでは、図９中のＭＯＳ型ゲート電極３１下部のｐ型基板２０表面の空乏層が失消し、ｐ型埋め込み領域２６に蓄積されていた正孔が図示の矢印ｂの経路で基板２０へ流れる。これによりｐ型埋め込み領域２６のポテンシャルが高くなり、それに伴ってｎ型ウェル領域２１のポテンシャルも高くなり、リセット動作が行われる。
【００６５】
このように第２の実施の形態による固体撮像装置の場合にも、各画素が実質的に１個の接合型ＦＥＴによって構成されており、電荷結合素子型のものと比べて構造が簡単であり、微細化に適している。
【００６６】
さらに、第１の実施の形態と同様に、ｐ型埋め込み領域２６とｎ型ウェル領域２１及びドレイン領域２２との間の容量値を十分に確保することができ、十分な量の信号電荷（正孔）を蓄積することができる。また、通常の動作電圧でｐ型埋め込み領域２６の完全空乏化が可能となり、この結果、雑音の発生を防ぎ総合的なＳＮ比の改善を達成することができる。
【００６７】
さらに、第１の実施の形態と同様に、ポリシリコンゲート電極を用いない接合型ゲートＦＥＴを使用するために、青色感度の低下を防止することができるという効果が得られる。
【００６８】
またさらに、光電変換を行うｎ型拡散領域２４の下部のｐ型埋め込み領域２６とｎ型ウェル領域２１とからなるフォトダイオードと、電荷を蓄積するｐ型埋め込み領域２６とが、基板の垂直方向に集積して形成されているので、両者を分散形成する場合と比べて画素のサイズが微細化できるという効果も得られる。
【００６９】
この実施の形態では、信号の読み出しや排出を制御するためのパルス信号Ｓ２〜Ｓ３及びＳ１６〜Ｓ１８として電圧値が２値のものを使用することができるので、電圧振幅の大きなパルス信号を生成する必要がなく、画素行選択回路１９の回路規模を図１の実施の形態の画素行選択回路５よりも抑えることができるという効果も得られる。
【００７０】
次に、第２の実施の形態の固体撮像装置の動作についてさらに検討を加えることにする。
【００７１】
図１２は図９中のＥ−Ｅ´線及びＦ−Ｆ´線に沿った断面におけるポテンシャル状態を示す図であり、具体的には図７中の選択線４及び選択線１８と、両選択線に接続された画素の、図１０中のｔ１〜ｔ４の各タイミングにおけるポテンシャル状態を示している。
【００７２】
図１２において、Ａ〜ＤはそれぞれＥ−Ｅ´線断面におけるポテンシャル状態を示し、Ａは積分開始直後のｔ１のタイミングのものを、Ｂは積分終了直前のｔ２のタイミングのものを、Ｃは読出し開始直後のｔ３のタイミングのものを示し、Ｄは信号電荷排出期間内のｔ４のタイミングのものを示している。同様に、Ｅ〜ＤはそれぞれＥ−Ｅ´線断面におけるポテンシャル状態を示し、Ｅは積分開始直後のｔ１のタイミングのものを、Ｆは積分終了直前のｔ２のタイミングのものを、Ｆは読出し開始直後のｔ３のタイミングのものを示し、Ｅは信号電荷排出期間内のｔ４のタイミングのものを示している。
【００７３】
さらに、図１２において、φ１〜φ６はそれぞれポテンシャルを示すものであり、φ１は蓄積可能な最大正孔量を決めるポテンシャルであり、φ２は積分終了時に、積分された正孔がオーバーフローしないための余裕を示すポテンシャルであり、φ３は読出し開始時に、積分された正孔がオーバーフローしないための余裕を示すポテンシャルであり、φ４は読出し時に、正孔が蓄積されていない画素の電子電流検出のためのソースフォロワ電流による電位の上昇の許容値に対応したポテンシャルであり、φ５は読出し時に、正孔が蓄積されている画素の電流検出のためのソースフォロワ電流による電位の上昇の許容値に対応したポテンシャルであり、φ６は読出し時に、画素の電流検出のためのソースフォロワ動作が正常となるためのドレイン電圧余裕に対応したポテンシャルである。なお、ここでは、各ポテンシャルは矢印の方向が正極性であるとする。
【００７４】
正常動作するためには、上記各ポテンシャルが図１２に示すような方向にあること、言い換えれば各ポテンシャルが全て正極性であることが必要である。また、φ４とφ５に関しては、φ４が正極性であればφ５も正極性になる。そして、φ４の値があまり小さいとソースフォロワ電流の値が十分に取れず、動作速度が制限されることになるので、設計的な配慮が必要である。
【００７５】
以上は一次元的な考察であったが、実際にはポテンシャルは二次元的に広がるためにさらなる検討が必要である。
【００７６】
図１３及び図１４は、図９中のＭＯＳ型ゲート電極３１付近の断面におけるポテンシャルの様子を二次元的に示している。なお、図１３は読出し開始直後のｔ３のタイミングにおける状態を、図１４は電荷排出時のｔ４のタイミングにおける状態をそれぞれ示している。また、図中に示された電圧はポテンシャルを示しており、電圧値が大きいほどポテンシャルは深くなる。これは固体撮像装置の慣習的な記法を踏襲するためである。
【００７７】
図１３に示すように、読出し開始直後（ｔ＝ｔ３）では、ポテンシャルの極大点Ｒはｎ型ウェル領域２１内に位置し、極小点Ｑはｐ型埋め込み領域２６内に位置するようになり、ポテンシャルの極大、極小点は互いに分離されることになる。そして、ポテンシャルの極大点Ｒ及び極小点Ｑと、これらの鞍点Ｐとの間の電位差が動作余裕となる。
【００７８】
信号電荷排出時（ｔ＝ｔ４）には、図１４中の矢印で示すように、ポテンシャルがｐ型埋め込み領域２６から基板に向かって順次低くなり、ｐ型埋め込み領域２６に蓄積されている電荷が基板に排出されるようになる。
【００７９】
（第３の実施の形態）
図１５は、図８とは異なる構成を有する画素１５の素子構造を示すパターン平面図であり、図１６は図１５中のＡ−Ａ´線に沿った断面図、図１７は図１５中のＢ−Ｂ´線に沿った断面図である。なお、図１５乃至図１７において図８及び図９と対応する箇所には同じ符号を付して説明する。
【００８０】
図８に示す画素では、ソース領域２３を中央にしてこれを取り囲むようにｐ型拡散領域２５が形成され、さらにｐ型拡散領域２５を取り囲むようにｐ型埋め込み領域２６が形成され、かつｐ型拡散領域２５の三方を取り囲むようにドレイン領域２２が形成される場合について説明した。
【００８１】
これに対して、この第３の実施の形態によるものでは、ソース領域２３、ｐ型拡散領域２５、ｐ型埋め込み領域２６及びドレイン領域２２はそれぞれ互いに平行するように同一方向に延長して形成されている。
【００８２】
そして、ＭＯＳ型ゲート電極３１は、上記ソース領域２３、ｐ型拡散領域２５、ｐ型埋め込み領域２６及びドレイン領域２２に対して平行するように素子分離領域２７上で延長形成された部分と、配線層２９の下部に位置し、配線層２９と平行するように延長形成された部分とからなり、ＭＯＳ型ゲート電極３１の配線層２９の下部に位置する部分は、図中の上下方向で隣接する画素間で互いに分離されるようにドレイン領域２２の途中で途切れている。
【００８３】
なお、ｐ型拡散領域２５は、複数の画素で共通となるように複数の画素間で延長形成されているが、個々の画素毎に分離してもよい。
【００８４】
このような構成において、図１６中のＨ−Ｈ´線及びＩ−Ｉ´線に沿った断面におけるｔ１〜ｔ４の各タイミングにおけるポテンシャル状態は前記図１２に示す場合と同様であり、図１７中のＪ−Ｊ´線に沿った断面におけるｔ１〜ｔ４の各タイミングにおけるポテンシャル状態は前記図１０に示す場合と同様なのでその説明は省略する。
【００８５】
この第３の実施の形態によれば、ｐ型埋め込み領域２６に蓄積された電荷（正孔）に応じた電子電流をドレイン領域２２からソース領域２３に流す際に、図１５中のＢ−Ｂ´方向（紙面の垂直方向）に電流が流れる。一方、ｐ型埋め込み領域２６に蓄積された電荷を排出する際は、図１５中のＡ−Ａ´方向（紙面の水平方向）に電荷（正孔）が排出される。
【００８６】
この第３の実施の形態によれば、第１及び第２の実施の形態と同様の効果が得られる上に次のような効果が得られる。すなわち、ソース領域２３、ｐ型拡散領域２５、ｐ型埋め込み領域２６及びドレイン領域２２をそれぞれ互いに平行するように同一方向に延長して形成し、ソース領域２３を画素の中央よりも周辺部に配置するようにしたので、ソース領域２３に対して配線層２９を接続するためのコンタクト３０を画素の中央ではなく周辺部に設けることができ、画素の中央をフォトダイオード領域とすることができて、オンチップマイクロレンズによる集光率の改善効果を享受できる。
【００８７】
図１８は、図１５に示す画素の読出し開始直後のｔ３のタイミングにおけるＭＯＳ型ゲート電極３１付近の断面のポテンシャルの様子を二次元的に示している。図１３、図１４と同様に、図中に示された電圧はポテンシャルを示している。
【００８８】
図１８に示すように、ポテンシャルの極大点Ｒがｎ型ウェル領域２１内に位置し、極小点Ｑがｐ型埋め込み領域２６内に位置することは第２の実施の形態の場合と同様であるが、この第３の実施の形態では、ＭＯＳ型ゲート電極３１を中心にしてその両側に左右対称の状態で極大点及び極小点が生じていることが図１３の場合とは異なる。
【００８９】
図１９は、第１乃至第３の実施の形態において、ｐ型拡散領域２５を形成したことによる寄生チャネル防止の効果を概念的に示したものであり、図１５中のＡ−Ａ´線に沿った断面におけるポテンシャル状態を示している。この場合にも、図中に示された電圧はポテンシャルを示している。
【００９０】
図示のように、ｐ型拡散領域２５を形成したことにより、表面でのチャネルの発生が抑制され、ドレイン領域２２とソース領域２３との間には、図中の破線で示すような経路で電子電流が流れる。すなわち、ｎ型ウェル領域２１の表面を通ってドレイン領域２２とソース領域２３との間に電流が流れることが防止される。
【００９１】
（第３の実施の形態の第１の変形例）
図２０は、図１５とは異なる構成を有する画素１５の素子構造を示すパターン平面図である。図１５の画素では、素子分離領域２７はソース領域２３の延長方向と平行する方向に延長形成されていたが、この変形例による画素１５は、素子分離領域２７の一部を延長し、図中の横方向で隣接する画素１５のソース領域２３相互間に素子分離領域２７の一部を位置させるようにしたものである。
【００９２】
なお、図２０中のＡ−Ａ´線に沿った断面及びＢ−Ｂ´線に沿った断面は図１６、図１７と同様なので、図示は省略する。
【００９３】
この第１の変形例によれば、第３の実施の形態の場合と同様の効果が得られる他に、図中の横方向で隣接する各画素のソース領域２３相互間に素子分離領域２７の一部を形成するようにしたので、ＭＯＳ型ゲート電極３１による分離の場合と比べて、画素の分離能力を容易に向上させることができるという効果が得られる。すなわち、ＭＯＳ型ゲート電極３１による分離の場合は、ＭＯＳ型ゲート電極３１に印加する電圧の値を基板２０の不純物濃度などに応じて調整する必要があるが、素子分離領域２７による分離の場合には、このような調整は一切不要である。
【００９４】
（第３の実施の形態の第２の変形例）
図２１は、図１５とは異なる構成を有する画素のＭＯＳ型ゲート電極３１近傍の素子構造を示す断面図である。この変形例による画素では、ＭＯＳ型ゲート電極３１下部のｐ型基板２０内に、ｐ型埋め込み領域２６に隣接し、ｐ型とは逆極性、つまりｎ型の埋め込み領域３３を形成し、かつｎ型のウェル領域２１に隣接し、ｎ型とは逆極性、つまりｐ型の埋め込み領域３４を形成するようにしたものである。なお、上記ｎ型埋め込み領域３３とｐ型埋め込み領域３４は上下方向で互いに接している。
【００９５】
このように、ｐ型埋め込み領域２６に隣接してｎ型埋め込み領域３３を形成し、かつｎ型ウェル領域２１に隣接してｐ型埋め込み領域３４を形成することで、ｐ型埋め込み領域２６及びｎ型ウェル領域２１における不純物のドーズ量をそれ程、精密に制御しなくとも、所望する電荷の蓄積動作と排出動作とを達成することができる。
【００９６】
（第４の実施の形態）
図２２は、この発明の第４の実施の形態による固体撮像装置の全体の回路図である。なお、図２２において、図１に示す第１の実施の形態による固体撮像装置と対応する箇所には同じ符号を付して、図１と異なる点のみを説明する。
【００９７】
図１の場合、各画素１のドレインは対応する選択線２〜４に接続されていたが、この実施の形態では全ての画素１のドレインが接地電位に接続されている。
【００９８】
また、信号線６〜８に接続される信号線選択のためのスイッチとして、この実施の形態ではＰチャネルＭＯＳトランジスタ９Ｐ〜１１Ｐが使用されている。さらに、電流源１３はＭＯＳトランジスタ９Ｐ〜１１Ｐの共通接続点と正極性の電位、例えば電源電位Ｖccとの間に接続されており、電流源１３は各画素１に対して正孔を供給して電流を流す。
【００９９】
図２２に示す固体撮像装置は、図１のものと同様に半導体基板上に集積化して形成されている。なお、特に図示しないが、各画素のオフセット補償用の補償回路や、インピーダンス変換回路１４の出力をＡ／Ｄ変換する等の各種信号処理を行う信号処理回路が同じ半導体基板上に集積化されている。
【０１００】
図２２に示す固体撮像装置において、光が入射することで各画素においてそれぞれの光量に応じた信号電荷が蓄積され、蓄積された信号電荷量に応じて各画素の閾値電圧が変化するようになる。そして、選択線２〜４のいずれか１つに画素行選択回路５から出力されるパルス信号が印加されることで画素行が選択され、さらにＭＯＳトランジスタ９Ｐ〜１１Ｐのゲートのうち、いずれか１つに画素列選択回路１２から出力されるパルス信号が印加され、そのＭＯＳトランジスタがオン状態にされることで画素列が選択され、これにより１個の画素１が選択される。このとき、図２２中に矢印で示すように、電源Ｖcc、電流源１３、オン状態のＭＯＳトランジスタ（本例ではＭＯＳトランジスタ１０Ｐ）、信号線（本例では信号線７）及び選択画素を経由して接地電位に至る電流パスが形成され、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から出力される。
【０１０１】
図２３は、図２２中の１つの画素１の素子構造を示すパターン平面図であり、図２４は図２３中のＡ−Ａ´線に沿った断面図、図２５は図２３中のＢ−Ｂ´線に沿った断面図である。
【０１０２】
ｐ型の半導体基板２０の表面には各画素毎に分離された平面形状が矩形状のｎ型のウェル領域２１が形成されている。上記ｐ型基板２０には接地電位が印加されている。さらに、ｎ型ウェル領域２１の表面にはそれぞれｐ＋型の拡散領域からなるドレイン領域４１とソース領域４２とが互いに離間して形成されている。ドレイン領域４１は隣接する画素のｎ型ウェル領域２１にまたがって配置形成され、ソース領域４２は図２３中の一点鎖線で区画された画素領域のほぼ中央に配置されている。また、ドレイン領域４１とソース領域４２との間のｎ型ウェル領域２１の表面には、ｎ＋型の拡散領域４３が形成されている。さらに、このｎ＋型の拡散領域４３下部のｎ型ウェル領域２１内には、ｎ＋型の拡散領域４３と上下方向で接するようにｐ型の拡散領域４４が形成されている。
【０１０３】
上記ｎ＋型拡散領域４３及びｐ型拡散領域４４は上記ソース領域４２を囲むように配置されており、さらに上記ドレイン領域４１は上記ｎ＋型拡散領域４３及びｐ型拡散領域４４を囲むように配置されている。さらに、上記ドレイン領域４１は、図２３中の横方向で隣接する一行分の画素で共通となるように延長されている。
【０１０４】
上記ｎ型ウェル領域２１上には第１の層間絶縁膜４５が形成されており、さらにこの第１の層間絶縁膜４５上には、図２２中に示す信号線６〜８に相当する配線層４６が形成されている。そして、上記第１の層間絶縁膜４５に対し、上記ソース領域４２の表面に通じる開口部が形成され、この開口部内にはソース領域４２と配線層４６とを接続するコンタクト４７が形成されている。さらに、上記配線層４６上には第２の層間絶縁膜４８が形成されており、この第２の層間絶縁膜４８上には配線層４９が形成されている。そして、上記第２の層間絶縁膜４８及び第１の層間絶縁膜４５に対し、上記ｎ＋型拡散領域４３の表面に通じる開口部が形成され、この開口部内にはｎ＋型拡散領域４３と配線層４９とを接続するコンタクト５０が形成されている。また、上記配線層４９上には第３の層間絶縁膜５１が形成されている。
【０１０５】
図２３に示すように、上記配線層４６は各画素の一つの辺に沿うように図中の垂直方向に延長して形成されており、一部が画素の中央に位置するソース領域４２の位置まで延長され、コンタクト４７を介してソース領域４２と接続されている。また、上記配線層４９は各画素の上記とは異なる一つの辺に沿うように図中の水平方向に延長して形成されており、一部が画素の中央部に位置するｎ＋型拡散領域４３の位置まで延長され、複数箇所（本例では例えば４箇所）のコンタクト５０を介してｎ＋型拡散領域４３と接続されている。
【０１０６】
なお、上記第３の層間絶縁膜５１上には、入射された光を集光するためのマイクロレンズが各画素毎に形成されているが、説明を簡略するために図示は省略した。
【０１０７】
このような断面構造を有する画素において、オンチップのマイクロレンズにより集光された入射光が照射されることで、ｐ型拡散領域４４とその下のｎ型ウェル領域２１とからなるフォトダイオードと、ｎ型ウェル領域２１とｐ型基板２０とからなるフォトダイオードと、ドレイン領域４１とその下のｎ型ウェル領域２１からなるフォトダイオードとで光電変換が行われて電子−正孔対が発生する。発生した電子−正孔対のうちの正孔はドレイン領域４１を介して外部に流出するが、電子はｐ型拡散領域４４の下方のｎ型ウェル領域２１に蓄積され、積分される。この電子の蓄積量は入射光の強度と積分時間との積に応じたものとなる。また電子の蓄積量に応じて各画素の閾値電圧が変調される。
【０１０８】
そして、電荷（電子）の積分後に、画素行選択回路５及び画素列選択回路１２により各画素が順次走査され、各画素の閾値電圧の変化が信号として読み出される。画素からの信号読出し後は、各画素に蓄積されている電子がｎ＋型拡散領域４３へ排出され、リセット動作が行われる。
【０１０９】
図２６は、図２２に示す固体撮像装置における主要な信号の波形図である。図２６において、信号Ｓ２、Ｓ３、Ｓ４は画素行選択回路５から出力され、選択線２〜４を介して各画素のゲートに印加されるパルス信号の波形を示し、信号Ｓ９Ｐ、Ｓ１０Ｐ、Ｓ１１Ｐは画素列選択回路１２から出力され、ＭＯＳトランジスタ９Ｐ、１０Ｐ、１１Ｐのゲートに印加されるパルス信号の波形を示し、信号ＯＵＴはインピーダンス変換回路１４から出力される信号の波形を示している。
【０１１０】
図２６に示すように、選択線２〜４にはＶＬ、ＶＭ、ＶＨの３値の電圧を有するパルス信号が印加される。上記３値の電圧のうちＶＬが最も低く、ＶＭはＶＬよりも高く、ＶＨはＶＭよりも高い。
【０１１１】
次に、図２６を参照して図２２の固体撮像装置の動作を説明する。
【０１１２】
全ての画素から信号を読み出す期間を１フレーム周期と称し、１フレーム周期は選択線２〜４の信号がＶＨからＶＭに下がった後に次にＶＨからＶＭに下がるまでの期間である。１フレーム周期において、選択線２〜４の信号がＶＭの期間は電子の蓄積期間であり、ＶＬの期間は各画素の閾値電圧の変化が信号として読み出される読出し期間であり、さらにＶＨの期間は各画素で積分された電子を排出するリセット期間である。
【０１１３】
例えば、選択線２の信号Ｓ２がＶＬの期間では、この選択線２に接続されている同一行内の３個の画素１が選択される。この期間に信号Ｓ９Ｐが低レベルにされることでＭＯＳトランジスタ９Ｐがオン状態になって画素列が選択され、信号線６を経由し、選択行及び選択列の画素１を介して電流源１３から電流が流れ、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から信号ＯＵＴとして出力される。さらに信号Ｓ１０Ｐ、Ｓ１１Ｐが順次低レベルにされることでＭＯＳトランジスタ１０Ｐ、１１Ｐが順次オン状態になって異なる画素列が順次選択され、信号線７、８を経由して選択列の対応する画素１を介して電流源１３から電流が流れ、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から信号ＯＵＴとして出力される。このような動作が画素行を変えて順次行われることで、全ての画素から信号が読み出される。
【０１１４】
また、各画素行における各３個の画素１からの信号読出し後は、選択線２〜４の信号がＶＨとなり、これら各３個の画素１から電子が排出されてリセット動作が行われ、次の電子の蓄積に備えられる。
【０１１５】
図２７は、図２６の波形図中のｔ１〜ｔ４の各タイミング時における図２４中のＣ−Ｃ´線及びＤ−Ｄ´線に沿った断面におけるポテンシャル状態を示している。次に、各画素における電子の蓄積動作、信号読出し動作及びリセット動作を、図２７のポテンシャル図を参照して詳細に説明する。
【０１１６】
例えば選択線４に印加されるパルス信号Ｓ４がＶＨからＶＭに変化した直後の、蓄積期間の開始直後のｔ１のタイミングの時は、前記したように入射光に応じて発生した電子−正孔対のうちの電子がｐ型拡散領域４４の下方のｎ型ウェル領域２１のポテンシャルの極小点を中心にして蓄積され、積分されていく。これによってｎ型ウェル領域２１のポテンシャルの極小点とｐ型拡散領域４４のポテンシャルの極大点も変調される。蓄積期間の終了直前のｔ２のタイミングの時には、ｎ型ウェル領域２１のポテンシャルの極小点はｔ１のタイミングの時よりも高くなっている。
【０１１７】
次に、読出し期間が開始され、選択線４に印加されるパルス信号Ｓ４がＶＬに変化すると、これに伴って全体のポテンシャルが（ＶＭ−ＶＬ）に比例して高くなる。ただしｐ型基板２０は接地電位に固定されているので、基板２０のポテンシャルは一定であり変化しない。この後、信号Ｓ９Ｐが低レベルとなり、図２２中のＭＯＳトランジスタ９Ｐがオン状態になると、同一列の３個の画素のうち、ｐ型拡散領域４４のポテンシャルの極大点が最も高い画素を経由して、定電流源１３から正孔電流が流れる。このとき、選択線４を除く他の選択線２、３にはＶＭが印加されているのに対し、選択線４にはＶＬが印加されており、選択線４に接続されている画素のｎ＋型拡散領域４３のポテンシャルが最も高くなっているため、上記正孔電流は、選択線４に接続されている画素を介して流れることになる。この時に流れる正孔電流を図２４中に矢印ａで示している。すなわち、これにより、電源電位Ｖcc、電流源１３、ＭＯＳトランジスタ９Ｐ、信号線６及び選択画素１からなるソースフォロワが形成され、インピーダンス変換回路１４からは選択画素１のｐ型拡散領域４４のポテンシャルの極大点に応じた電位が信号ＯＵＴとして出力される。この場合、ｐ型拡散領域４４のポテンシャルの極大点自体が、入射光によって発生した電子の積分値によって変調されているので、画素行選択回路５及び画素列選択回路１２により全ての画素を走査し、インピーダンス変換回路１４から信号を順次読み出すことにより、映像信号を得ることができる。
【０１１８】
次に、読出し期間が終了し、選択線４に印加されるパルス信号Ｓ４がＶＨに変化した後のｔ４のタイミングでは、ｎ＋型拡散領域４３のポテンシャルが低くなり、これによりｎ型ウェル領域２１のポテンシャルの極小点に蓄積されていた電子がｎ＋型拡散領域４３を経由して排出される。
【０１１９】
この第４の実施の形態の場合にも、各画素が１個の接合型ＦＥＴによって構成されており、電荷結合素子型のものと比べて構造が簡単であり、微細化に適している。しかも、電荷（電子）を蓄積するｎ型ウェル領域２１が周辺の半導体領域と接合を形成しており、所定の電圧が印加されるので、ｎ型ウェル領域２１は電位的にフローティング状態とはならない。この結果、電荷（電子）の排出後に、ｎ型ウェル領域２１にはバックグラウンド電荷が存在しなくなり、従来のようなバックグラウンド電荷量の変動によるノイズの発生を抑制することができる。
【０１２０】
また、バックグラウンド電荷の影響を考慮する必要がないことから、ｎ型ウェル領域２１の不純物の濃度をある程度まで高くすることができる。このため、対接地容量値を十分に確保することができ、十分な量の信号電荷（電子）を蓄積することができるので、飽和電荷量をある程度高くすることができる。
【０１２１】
さらに、ポリシリコンゲート電極を用いない接合型ゲートＦＥＴを使用するため、青色感度の低下を防止することができるという効果や、光電変換を行うｐ型拡散領域４４とその下のｎ型ウェル領域２１とからなるフォトダイオードと、ｎ型ウェル領域２１とｐ型基板２０とからなるフォトダイオードと、ドレイン領域４１とその下のｎ型ウェル領域２１からなるフォトダイオードと、電荷を蓄積するｎ型ウェル領域２１とが隣接し、かつ集積して形成されているので、両者を分散形成する場合と比べて画素のサイズを微細化できるという効果が得られる。
【０１２２】
（第５の実施の形態）
図２８は、図２３とは異なる構成を有する画素１の素子構造を示すパターン平面図であり、図２９は図２８中のＢ−Ｂ´線に沿った断面図、図３０は図２８中のＣ−Ｃ´線に沿った断面図である。なお、図２８中のＡ−Ａ´線に沿った断面図は、第４の実施の形態の図２４の断面図と同じなので図示は省略する。また、図２８乃至図３０において図２３乃至図２５と対応する箇所には同じ符号を付して、図２３乃至図２５と異なる点のみを説明する。
【０１２３】
図２３に示す画素では、ｎ型ウェル領域２１を各画素毎に分離形成していたが、この第４の実施の形態の場合には、図２８中の水平方向で隣接する画素を、ｎ型ウェル領域２１の表面に形成されたｐ＋型のドレイン領域４１によって分離している。さらに、この第４の実施の形態では、ｎ型ウェル領域２１の表面にポテンシャル調整用のｎ−型の拡散領域５２、５３、ポテンシャル調整用のｎ＋型の拡散領域５４及びｐ型拡散領域４４の下のｎ型ウェル領域２１に蓄積された電子を排出するためのｎ＋型の拡散領域５５が形成されている。
【０１２４】
上記ｎ＋型拡散領域５５は、図２８中の垂直方向で隣接する画素の相互間に設けられ、かつ図２８中の水平方向に延長して形成されている。また、上記ｎ−型拡散領域５２、５３及びｎ＋型拡散領域５４は、ｎ＋型拡散領域４３及びｐ型拡散領域４４と上記ｎ＋型拡散領域５５との間に位置するように形成され、かつｎ＋型拡散領域５４を中心にして両側にｎ−型拡散領域５２、５３のそれぞれが位置するように形成されている。
【０１２５】
図３１は、図２８に示すような画素を有する固体撮像装置における主要な信号の波形図である。図３１に示すように、選択線２〜４にはＶＬ、ＶＭ、ＶＨの３値の電圧を有するパルス信号が印加される。上記３値の電圧のうちＶＬが最も低く、ＶＭはＶＬよりも高く、ＶＨはＶＭよりも高い。
【０１２６】
次に、図３１を参照して図２８に示すような画素を有する固体撮像装置の動作を説明する。
【０１２７】
全ての画素から信号を読み出す期間を１フレーム周期と称し、１フレーム周期は選択線２〜４の信号がＶＬからＶＨに立ち上がった後に次にＶＬからＶＨに立ち上がるまでの期間である。１フレーム周期において、選択線２〜４の信号がＶＨの期間は電子の蓄積期間であり、ＶＭの期間は各画素の閾値電圧の変化が信号として読み出される読出し期間であり、さらにＶＬの期間は各画素で積分された電子を排出するリセット期間である。
【０１２８】
例えば、選択線２の信号Ｓ２がＶＭの期間では、この選択線２に接続されている同一行内の３個の画素１が選択される。この期間に信号Ｓ９Ｐが低レベルにされることでＭＯＳトランジスタ９Ｐがオン状態になって画素列が選択され、１個の画素が選択される。このとき、電源電位Ｖcc、電流源１３、ＭＯＳトランジスタ９Ｐ、信号線６及び選択画素を介して接地電位に電流が流れ、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から信号ＯＵＴとして出力される。さらに信号Ｓ１０Ｐ、Ｓ１１Ｐが順次低レベルにされることでＭＯＳトランジスタ１０Ｐ、１１Ｐが順次オン状態になって異なる画素列が順次選択され、信号線７、８を経由して選択列の対応する画素１を介して電流源１３から電流が流れ、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から信号ＯＵＴとして出力される。このような動作が画素行を変えて順次行われることで、全ての画素から信号が読み出される。
【０１２９】
また、各画素行における各３個の画素１からの信号読出し後は、選択線２〜４の信号がＶＬとなり、これら各３個の画素から電子がｎ＋型拡散領域５５に排出されてリセット動作が行われ、次の電子の蓄積に備えられる。
【０１３０】
図３２は、図３１の波形図中のｔ１〜ｔ４の各タイミング時における図２９の断面図中のＤ−Ｄ´線、Ｅ−Ｅ´線及びＦ−Ｆ´線に沿った断面におけるポテンシャル状態を示している。
【０１３１】
次に、各画素における電子の蓄積動作、信号読出し動作及びリセット動作を、図３２のポテンシャル図を参照して詳細に説明する。
【０１３２】
例えば選択線４に印加されるパルス信号Ｓ４がＶＬからＶＨに変化した直後である蓄積期間の開始直後のｔ１のタイミングの時は、前記したように入射光に応じて発生した電子−正孔対のうちの電子がｐ型拡散領域４４の下のｎ型ウェル領域２１のポテンシャルの極小点を中心にして蓄積され、積分されていく。これによってｎ型ウェル領域２１のポテンシャルの極小点とｐ型拡散領域４４のポテンシャルの極大点も変調される。蓄積期間の終了直前のｔ２のタイミングの時には、ｎ型ウェル領域２１のポテンシャル極小点はｔ１のタイミングの時よりも高くなっている。
【０１３３】
次に、読出し期間が開始され、選択線４に印加されるパルス信号Ｓ４がＶＭに変化すると、これに伴って全体のポテンシャルが（ＶＨ−ＶＭ）に比例して高くなる。なる。この後、信号Ｓ９Ｐが低レベルとなり、図２２中のＭＯＳトランジスタ９Ｐがオン状態になると、同一列の３個の画素１のうち、ｎ＋型拡散領域４３のポテンシャルの極小点が最も低い画素を経由して、定電流源１３から正孔電流が流れる。このとき、選択線４を除く他の選択線２、３にはＶＨが印加されているのに対し、選択線４にはＶＭが印加されており、選択線４に接続されている画素のｎ＋型拡散領域４３のポテンシャルが最も高くなっているため、上記正孔電流は、選択線４に接続されている画素を介して流れることになる。この時に流れる正孔電流は図２９中に矢印ａで示している。すなわち、これにより、電源電位Ｖcc、電流源１３、ＭＯＳトランジスタ９Ｐ、信号線６及び選択画素からなるソースフォロワが形成され、インピーダンス変換回路１４からは選択画素のｐ型拡散領域４４のポテンシャルの極大点に応じた電位が信号ＯＵＴとして出力される。この場合、ｐ型拡散領域４４のポテンシャルの極大点自体が、入射光によって発生した電子の積分値によって変調されているので、画素行選択回路５及び画素列選択回路１２により全ての画素を走査し、インピーダンス変換回路１４から信号を順次読み出すことにより、映像信号を得ることができる。
【０１３４】
次に、読出し期間が終了し、選択線４に印加されるパルス信号Ｓ４がＶＬに変化した後のｔ４のタイミングでは、ｎ＋型拡散領域４３のポテンシャルが高くなり、ｐ型拡散領域４４の下のｎ型ウェル領域２１のポテンシャルの極小点に蓄積されていた電子がｎ＋型拡散領域５４を経由してｎ＋型拡散領域５５に排出される。
【０１３５】
この第５の実施の形態の場合にも、各画素が１個の接合型ＦＥＴによって構成されており、電荷結合素子型のものと比べて構造が簡単であり、微細化に適している。しかも、電荷（電子）を蓄積するｎ型ウェル領域２１は周辺の半導体領域と接合を形成しており、所定の電圧が印加されるので、ｎ型ウェル領域２１は電位的にフローティング状態とはならない。この結果、電荷（電子）の排出後に、ｎ型ウェル領域２１にはバックグラウンド電荷が存在しなくなり、従来のようなバックグラウンド電荷量の変動によるノイズの発生を抑制することができる。
【０１３６】
また、バックグラウンド電荷の影響を考慮する必要がないことから、ｎ型ウェル領域２１の不純物の濃度をある程度まで高くすることができる。このため、対接地容量値を十分に確保することができ、十分な量の信号電荷（電子）を蓄積することができ、飽和電荷量をある程度高くすることができる。
【０１３７】
さらに、ポリシリコンゲート電極を用いない接合型ゲートＦＥＴを使用するため、青色感度の低下を防止することができるという効果や、光電変換を行うｐ型拡散領域４４とその下のｎ型ウェル領域２１とからなるフォトダイオードと、ｎ型ウェル領域２１とｐ型基板２０とからなるフォトダイオードと、ドレイン領域４１とその下のｎ型ウェル領域２１からなるフォトダイオードと、電荷を蓄積するｐ型埋め込み領域２６の下のｎ型ウェル領域２１とが隣接し、かつ集積して形成されているので、両者を分散形成する場合と比べて画素のサイズが微細化できるという効果が得られる。
【０１３８】
（第６の実施の形態）
図３３は、この発明の第６の実施の形態による固体撮像装置の全体の回路図である。なお、この場合にも、説明を簡略化するために３×３の９画素からなる２次元の固体撮像装置の場合を例示しているが、それ以上の数の画素が設けられていてもよい。
【０１３９】
図３３に示す固体撮像装置は、図２２のものと比べて画素の構成及び画素行選択回路の構成が若干異なり、その他の構成は図２２と同様なので、図２２と異なる点のみを説明し、図２２と対応する箇所については同じ符号を付してその説明は省略する。
【０１４０】
図３３において、複数（本例では９個）の画素６０が行列状に配置されている。各画素６０は、ソース、ドレイン及びゲートを有する光電変換用の接合型ＦＥＴ部に対し、光電変換用の接合型ＦＥＴ部のゲートの蓄積電荷を接地電位に排出するための蓄積電荷排出用の接合型ＦＥＴ部が付加された構成を有する。
【０１４１】
同一行の各３個の画素６０の光電変換用の接合型ＦＥＴ部のゲートは、画素行選択用の複数（本例では３本）の選択線２〜４のうち対応する１本に共通に接続されている。同一行の各３個の画素６０内の蓄積電荷排出用の接合型ＦＥＴ部のソース、ドレインの一方とゲートとは、電荷排出用の複数（本例では３本）の選択線１６〜１８のうち対応する１本に共通に接続され、蓄積電荷排出用の接合型ＦＥＴ部のソース、ドレインの他方は対応する光電変換用の接合型ＦＥＴ部のゲートに接続されている。なお、選択線２〜４及び１６〜１８は画素行選択回路１９に接続されている。
【０１４２】
図３３に示す第６の実施の形態の固体撮像装置において、光が入射することで各画素６０においてそれぞれの光量に応じた信号電荷が蓄積され、蓄積された信号電荷量に応じて各画素の閾値電圧が変化するようになる。そして、選択線２〜４のいずれか１つに画素行選択回路１９から出力されるパルス信号が印加されることで画素行が選択され、さらにＭＯＳトランジスタ９Ｐ〜１１Ｐのゲートのいずれか１つに画素列選択回路１２から出力されるパルス信号が印加され、そのＭＯＳトランジスタがオン状態にされることで画素列が選択される。これにより１個の画素６０が選択される。このとき、図３３中に矢印で示すように、電源Ｖcc、電流源１３、オン状態のＭＯＳトランジスタ（本例ではＭＯＳトランジスタ１０Ｐ）、信号線（本例では信号線７）を経由し、さらに選択画素を介して接地電位に至る電流パスが形成され、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から出力される。
【０１４３】
各画素６０に蓄積された信号電荷は、選択線１６〜１８のいずれか１つに画素行選択回路１９から出力されるパルス信号が印加されることで、各画素６０の電荷排出用の接合型ＦＥＴ部を介して接地電位に排出される。
【０１４４】
図３４は、図３３中の１つの画素の素子構造を示すパターン平面図であり、図３５は図３４中のＡ−Ａ´線に沿った断面図、図３６は図３４中のＢ−Ｂ´線に沿った断面図、図３７は図３４中のＣ−Ｃ´線に沿った断面図であり、図３８は図３４中のＤ−Ｄ´線に沿った断面図である。
【０１４５】
図３４乃至図３８において、図２８乃至図３０と対応する箇所には同じ符号を付してその説明は省略し、図２８乃至図３０と異なる箇所のみを説明する。
【０１４６】
図２８の画素では、ソース領域４２を中央にしてこれを取り囲むようにｎ＋型拡散領域４３及びｐ型拡散領域４４が形成されていたが、この第６の実施の形態では、ソース領域４２は、二点鎖線で区画された画素領域の周辺部に、矩形状の平面パターンを有するように形成されている。そして、ｎ＋型拡散領域４３及びｐ型拡散領域４４とドレイン領域４１は、それぞれソース領域４２と平行になるように、図３４中で水平方向に延長して形成されている。
【０１４７】
さらに、図３４中の水平方向で隣接する画素のｐ型拡散領域４４相互間には、ｐ型拡散領域４４の下のｎ型ウェル領域２１に蓄積された信号電荷（電子）を排出するためのドレインとなるｎ＋型拡散領域５６が配置形成されている。このｎ＋型拡散領域５６が形成されていることにより、図３４中で垂直方向に延長して形成されている配線層４６は、このｎ＋型拡散領域５６の形成位置でコの字状に折り曲げられている。また、前記配線層４９と平行するように、前記第２の層間絶縁膜４８上には配線層５７が形成されており、上記ｎ＋型拡散領域５６はこの配線層５７に対しコンタクト５８を介して接続されている。上記配線層５７は、図３３中の選択線１６〜１８に対応している。
【０１４８】
図３９は、図３３に示す固体撮像装置における主要な信号の波形図である。図３９において、信号Ｓ２、Ｓ３、Ｓ４は画素行選択回路１９から出力され、行選択用の選択線２〜４に印加されるパルス信号の波形を示し、信号Ｓ１６、Ｓ１７、Ｓ１８は画素行選択回路１９から出力され、電荷排出用の選択線１６〜１８に印加されるパルス信号の波形を示し、信号Ｓ９Ｐ、Ｓ１０Ｐ、Ｓ１１Ｐは画素列選択回路１２から出力され、ＭＯＳトランジスタ９Ｐ、１０Ｐ、１１Ｐのゲートに印加されるパルス信号の波形を示し、信号ＯＵＴはインピーダンス変換回路１４から出力される信号の波形を示している。図３９に示すように、選択線２〜４にはＶＬとＶＭの２値の電圧を有するパルス信号が印加され、同様に選択線１６〜１８にもＶＬとＶＭの２値の電圧を有するパルス信号が印加される。上記２値の電圧のうちＶＬはＶＭよりも低い。
【０１４９】
次に、図３９を参照して図３３の固体撮像装置の動作を説明する。
【０１５０】
全ての画素６０から信号を読み出す期間を１フレーム周期と称し、１フレーム周期は選択線２〜４の信号がＶＬからＶＨに上がった後に次にＶＬからＶＨ上がるまでの期間である。１フレーム周期において、選択線２〜４の信号がＶＨの期間は信号電荷（電子）の積分期間であり、選択線２〜４の信号がＶＬの期間は信号の読出し期間である。選択線２〜４の信号がＶＬのときで選択線１６〜１８の信号がＶＨの期間は、信号電荷（電子）の排出期間である。従って、実質的な信号読出し期間は、選択線２〜４の信号及び選択線１６〜１８が共にＶＬの期間である。
【０１５１】
例えば、選択線２の信号が低レベル（ＶＭ）の期間では、この選択線２に接続されている同一行内の３個の画素６０が選択される。この期間に信号Ｓ９Ｐが低レベルにされることでＭＯＳトランジスタ９Ｐがオン状態になって画素列が選択され、１個の画素６０が選択される。このとき、このとき、電源電位Ｖcc、電流源１３、ＭＯＳトランジスタ９Ｐ、信号線６及び選択画素を介して接地電位に電流が流れ、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から信号ＯＵＴとして出力される。さらに信号Ｓ１０Ｐ、Ｓ１１Ｐが順次低レベルにされることでＭＯＳトランジスタ１０Ｐ、１１Ｐが順次オン状態になって異なる画素列が順次選択され、信号線７、８を経由して、選択列の対応する画素６０を介して電流が流れ、選択画素の閾値電圧に応じた信号がインピーダンス変換回路１４から信号ＯＵＴとして出力される。このような動作が画素行を変えて順次行われることで、全ての画素から信号が読み出される。
【０１５２】
一方、各画素行における各３個の画素６０からの信号読出し期間が開始される前に、選択線１６〜１８の信号が予めＶＬになり、さらに信号読出し期間が終了する前でかつ選択線２〜４の信号Ｓ２〜Ｓ４がＶＬになる前に、選択線１６〜１８の信号がＶＨになる。選択線２〜４の信号Ｓ２〜Ｓ４がＶＬでかつ選択線１６〜１８の信号がＶＨの期間に、ｐ型拡散領域４４の下のｎ型ウェル領域２１に蓄積されていた電子がｎ＋型拡散領域５６へ排出され、リセット動作が行われる。
【０１５３】
なお、リセット動作は、信号線２〜４の信号Ｓ２〜Ｓ４がＶＬでかつ信号線１６〜１８の信号Ｓ１６〜Ｓ１８がＶＨのときに行われるので、信号線２〜４の信号Ｓ２〜Ｓ４がＶＬにされて読出し期間が開始される前に、予め信号線１６〜１８の信号Ｓ１６〜Ｓ１８をＶＬに落とすようにしている。
【０１５４】
図４０は、図３９の信号波形図中のｔ１〜ｔ４の各タイミング時における図３６のＥ−Ｅ´線、Ｆ−Ｆ´線、Ｇ−Ｇ´線に沿った断面におけるポテンシャル状態を示している。
【０１５５】
次に、各画素における電子の蓄積動作、信号読出し動作及びリセット動作を、図４０のポテンシャル図を参照して詳細に説明する。
【０１５６】
選択線４に印加されるパルス信号Ｓ４がＶＨに変化した直後である蓄積期間の開始直後のｔ１のタイミングの時は、前記したように入射光に応じて発生した電子−正孔対のうちの電子がｐ型拡散領域４４の下のｎ型ウェル領域２１に蓄積され、積分されていく。これによってｎ型ウェル領域２１のポテンシャルの極小点とｐ型拡散領域４４のポテンシャルの極大点も変調される。蓄積期間の終了直前のｔ２のタイミングの時では、ｎ型ウェル領域２１のポテンシャルはｔ１のタイミングの時よりも高くなっている。
【０１５７】
次に、読出し期間となり、選択線４に印加されるパルス信号Ｓ４がＶＬに変化すると、これに伴って全体のポテンシャルが（ＶＨ−ＶＬ）に比例して高くなる。ただしｐ型基板２０は接地電位に固定されているので、基板２０のポテンシャルは一定であり変化しない。この後、信号Ｓ９が低レベルとなり、図３３中のＭＯＳトランジスタ９Ｐがオン状態になると、同一列の３個の画素６０のうち、ｎ＋型拡散領域４３のポテンシャルが最も低い画素を経由し、正孔電流が流れる。このとき、選択線４を除く他の選択線２、３にはＶＨが印加されているのに対し、選択線４にはＶＬが印加されており、選択線４に接続されている画素のｎ＋型拡散領域４３のポテンシャルが最も高くなっているため、上記正孔電流は、選択線４に接続されている画素を介して流れることになる。この時に流れる電流の経路を図３６中に矢印ａで示している。すなわち、これにより、電源電位Ｖcc、電流源１３、ＭＯＳトランジスタ９Ｐ、信号線６及び選択画素からなるソースフォロワが形成され、インピーダンス変換回路１４からは選択画素６０のｐ型拡散領域４４のポテンシャルの極大点のポテンシャル値に応じた電位が信号ＯＵＴとして出力される。この場合、ｐ型拡散領域４４のポテンシャルの極大点自体が、入射光によって発生した電子の積分値によって変調されているので、画素行選択回路１９及び画素列選択回路１２により全ての画素を走査し、インピーダンス変換回路１４から信号を順次読み出すことにより、映像信号を得ることができる。
【０１５８】
次に、選択線４に印加されるパルス信号Ｓ４がＶＬの状態で、選択線１８に印加されるパルス信号Ｓ１８がＶＬからＶＨに変化した後のｔ４のタイミングでは、図３５中のｐ型半導体領域４４下部のｎ型ウェル領域２１に蓄積されていた電子が図中の矢印ｂの経路でｎ＋型半導体領域５６に排出される。これによりｐ型拡散領域４４のポテンシャルが低くなり、リセット動作が行われる。
【０１５９】
すなわち、第６の実施の形態では、光電変換して蓄積された電子を、第４の実施の形態のようにドレイン領域４１や、第５の実施の形態のようにｎ＋型拡散領域５５に排出するのではなく、ｎ型ウェル領域２１の表面に形成されたｎ＋型拡散領域５６に排出するようにしたものである。
【０１６０】
なお、ｎ＋型拡散領域４３と５６は共にｎ型ウェル領域２１の表面に形成されているので、両者に印加される電圧が異なると、その間に電流が流れる可能性がある。これを防ぐには、ｎ型ウェル領域２１表面の不純物濃度を調整して高抵抗とすることにより、電流値を小さく設定できるので、上記電流が流れることによる悪影響を回避することができる。
【０１６１】
図４１及び図４２は、図３４中のＡ−Ａ´断面におけるポテンシャルの様子を二次元的に示している。なお、図４１は読出し開始直後のｔ３のタイミングにおける状態を、図４２は電荷排出時のｔ４のタイミングにおける状態をそれぞれ示している。また、図中に示された電圧はポテンシャルを示しており、電圧値が大きいほどポテンシャルは深くなる。
【０１６２】
図４１に示すように、読出し開始直後（ｔ＝ｔ３）では、ポテンシャルの鞍点Ｐがｎ＋型拡散領域５６下部のｎ型ウェル領域２１に位置するようになり、ｐ型拡散領域４４付近に信号電荷（電子）が蓄積されると共にｐ型拡散領域４４付近に正孔電流が流れる経路が形成されることがわかる。
【０１６３】
電荷排出時（ｔ＝ｔ４）には、図４２中に破線の矢印で示すように、ポテンシャルがｐ型拡散領域４４の下部からｎ＋型拡散領域５６に向かって順次高くなり、ｐ型拡散領域４４下部に蓄積されている電子電荷がｎ＋型拡散領域５６に排出されるようになる。なお、この例では、電荷排出時に、ｎ＋型拡散領域５６には電圧ＶＨとして５Ｖが供給される場合を示している。
【０１６４】
このように第６の実施の形態による固体撮像装置の場合にも、各画素が実質的に１個の接合型ＦＥＴによって構成されており、電荷結合素子型のものと比べて構造が簡単であり、微細化に適している。しかも、電荷（電子）を蓄積するｎ型ウェル領域２１が周辺の半導体領域と接合を形成しており、所定の電圧が印加されるので、ｎ型ウェル領域２１は電位的にフローティング状態とはならない。この結果、電荷（電子）の排出後に、ｎ型ウェル領域２１にはバックグラウンド電荷が存在しなくなり、従来のようなバックグラウンド電荷量の変動によるノイズの発生を抑制することができる。
【０１６５】
また、バックグラウンド電荷の影響を考慮する必要がないことから、ｎ型ウェル領域２１の不純物の濃度をある程度まで高くすることができるので、対接地容量値を十分に確保することができ、十分な量の信号電荷（電子）を蓄積することができる。このため、飽和電荷量をある程度高くすることができる。
【０１６６】
さらに、ポリシリコンゲート電極を用いない接合型ゲートＦＥＴを使用するため、青色感度の低下を防止することができるという効果や、光電変換を行うｐ型拡散領域４４とその下のｎ型ウェル領域２１とからなるフォトダイオードと、ｎ型ウェル領域２１とｐ型基板２０とからなるフォトダイオードと、電荷を蓄積するｐ型埋め込み領域２６の下のｎ型ウェル領域２１とが隣接し、かつ集積して形成されているので、両者を分散形成する場合と比べて画素のサイズが微細化できるという効果が得られる。
【０１６７】
（応用例）
図４３は、上記第１ないし第６の実施の形態による固体撮像装置を用いた電子カメラの制御回路の概略的なブロック構成を示している。図において、８１は第１ないし第６の実施の形態による固体撮像装置の他に、タイミングジェネレータやＡ／Ｄ変換回路等の制御回路が集積された固体撮像用集積回路チップであり、８２はカメラＤＳＰ（Digital Signal Processor）用集積回路チップである。
【０１６８】
ＤＳＰ用集積回路チップ８２は固体撮像用集積回路チップ８１に対してコマンド及び各種制御信号を供給し、固体撮像用集積回路チップ８１は光電変換することで読み取った画像信号をデジタル信号としてＤＳＰ用集積回路チップ８２に供給する。ＤＳＰ用集積回路チップ８２は、供給された画像信号に対して各種の信号処理、例えばホワイトバランスの調整やガンマ処理等を施してデジタル画像信号を出力する。
【０１６９】
図４４（ａ）、（ｂ）は、図４３に示される固体撮像用集積回路チップ８１及びＤＳＰ用集積回路チップ８２をレンズ等と共にモジュール化したカメラモジュールの平面図及び断面図を示している。このモジュールでは、基台９１の表面側に容器９２に収納された固体撮像用集積回路チップ８１が載置されており、その上部にはＩＲ（赤外線）除去フィルタ９３が取り付けられている。さらにＩＲ除去フィルタ９３の上部には、固体撮像用集積回路チップ８１表面に光を照射するための集光用レンズ９４を有するレンズモジュール９５が取り付けられている。また、基台９１の裏面側にはＤＳＰ用集積回路チップ８２が載置されており、固体撮像用集積回路チップ８１とＤＳＰ用集積回路チップ８２との間は相互に結線されている。さらに基台９１にはフレキシブルケーブル９６が接続され、外部との間の信号の授受がこのフレキシブルケーブル９６を介して行われる。
【０１７０】
【発明の効果】
以上説明したようにこの発明によれば、構造が簡単であり、微細化に適するという特長を備えた上で、読出し信号に含まれるノイズを抑制することができ、かつ十分な飽和電荷量を有する固体撮像装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態による固体撮像装置の全体の回路図。
【図２】図１中の１つの画素の素子構造を示すパターン平面図。
【図３】図２中のＡ−Ａ´線に沿った断面図。
【図４】図２中のＢ−Ｂ´線に沿った断面図。
【図５】図１に示す固体撮像装置における主要な信号の波形図。
【図６】図５の波形図中のｔ１〜ｔ４の各タイミング時における図４中のＣ−Ｃ´線に沿った断面におけるポテンシャル状態を示す図。
【図７】この発明の第２の実施の形態による固体撮像装置の全体の回路図。
【図８】図７中の１つの画素の素子構造を示すパターン平面図。
【図９】図７中のＢ−Ｂ´線に沿った断面図。
【図１０】図７に示す固体撮像装置における主要な信号の波形図。
【図１１】図１０の信号波形図中のｔ１〜ｔ４の各タイミング時における図９のＤ−Ｄ´線に沿った断面におけるポテンシャル状態を示す図。
【図１２】図９中のＥ−Ｅ´線及びＦ−Ｆ´線に沿った断面におけるポテンシャル状態を示す図。
【図１３】図９中のＭＯＳ型ゲート電極付近のポテンシャルの様子を二次元的に示す図。
【図１４】図１３とは異なるタイミングにおける図９中のＭＯＳ型ゲート電極付近のポテンシャルの様子を二次元的に示す図。
【図１５】この発明の第３の実施の形態による画素の素子構造を示すパターン平面図。
【図１６】図１５中のＡ−Ａ´線に沿った断面図。
【図１７】図１５中のＢ−Ｂ´線に沿った断面図。
【図１８】図１５に示す画素の読出し開始直後のｔ３のタイミングにおけるＭＯＳ型ゲート電極付近のポテンシャルの様子を二次元的に示す図。
【図１９】第１乃至第３の実施の形態において寄生チャネル防止の効果を概念的に示す図。
【図２０】図１５とは異なる第３の実施の形態の第１の変形例による画素の素子構造を示すパターン平面図。
【図２１】図１５とは異なる第３の実施の形態の第２の変形例による画素のＭＯＳ型ゲート電極近傍の素子構造を示す断面図。
【図２２】この発明の第４の実施の形態による固体撮像装置の全体の回路図。
【図２３】図２２中の１つの画素の素子構造を示すパターン平面図。
【図２４】図２３中のＡ−Ａ´線に沿った断面図。
【図２５】図２３中のＢ−Ｂ´線に沿った断面図。
【図２６】図２２に示す固体撮像装置における主要な信号の波形図。
【図２７】図２６の波形図中のｔ１〜ｔ４の各タイミング時における図２４中のＣ−Ｃ´線及びＤ−Ｄ´線に沿った断面におけるポテンシャル状態を示す図。
【図２８】第５の実施の形態による画素の素子構造を示すパターン平面図。
【図２９】図２８中のＢ−Ｂ´線に沿った断面図。
【図３０】図２８中のＣ−Ｃ´線に沿った断面図。
【図３１】図２８に示すような画素を有する固体撮像装置における主要な信号の波形図。
【図３２】図３１の波形図中のｔ１〜ｔ４の各タイミング時における図２９の断面図中のＤ−Ｄ´線、Ｅ−Ｅ´線及びＦ−Ｆ´線に沿った断面におけるポテンシャル状態を示す図。
【図３３】この発明の第６の実施の形態による固体撮像装置の全体の回路図。
【図３４】図３３中の１つの画素の素子構造を示すパターン平面図。
【図３５】図３４中のＡ−Ａ´線に沿った断面図。
【図３６】図３４中のＢ−Ｂ´線に沿った断面図。
【図３７】図３４中のＣ−Ｃ´線に沿った断面図。
【図３８】図３４中のＤ−Ｄ´線に沿った断面図。
【図３９】図３３に示す固体撮像装置における主要な信号の波形図。
【図４０】図３９の信号波形図中のｔ１〜ｔ４の各タイミング時における図３６のＥ−Ｅ´線、Ｆ−Ｆ´線、Ｇ−Ｇ´線に沿った断面におけるポテンシャル状態を示す図。
【図４１】図３４中のＡ−Ａ´断面におけるポテンシャルの様子を二次元的に示す図。
【図４２】図４１とは異なるタイミングにおける図３４中のＡ−Ａ´断面におけるポテンシャルの様子を二次元的に示す図。
【図４３】第１ないし第６の実施の形態による固体撮像装置を用いた電子カメラの制御回路の概略的なブロック構成図。
【図４４】図４３に示される固体撮像用集積回路チップ及びＤＳＰ用集積回路チップをレンズ等と共にモジュール化したカメラモジュールの平面図及び断面図。
【図４５】従来の閾値変調型の固体撮像装置で使用される画素の素子構造を示す断面図。
【符号の説明】
１、１５、６０…画素、
２〜４…選択線、
５、１９…画素行選択回路、
６〜８…信号線、
９Ｎ〜１１Ｎ…スイッチ用のＮチャネルＭＯＳトランジスタ、
９Ｐ〜１１Ｐ…スイッチ用のＰチャネルＭＯＳトランジスタ、
１２…画素列選択回路、
１３…電流源、
１４…インピーダンス変換回路、
１６〜１８…選択線、
２０…ｐ型の半導体基板、
２１…ｎ型のウェル領域、
２２…ドレイン領域、
２３…ソース領域、
２４…ｎ型の拡散領域、
２５…ｐ型の拡散領域、
２６…ｐ型の埋め込み領域、
２７…素子分離領域、
２８…層間絶縁膜、
２９…配線層、
３０…コンタクト、
３１…ＭＯＳ型ゲート電極、
３２…ゲート絶縁膜、
４１…ドレイン領域、
４２…ソース領域、
４３…ｎ＋型の拡散領域、
４４…ｐ型の拡散領域、
４５…第１の層間絶縁膜、
４６…配線層、
４７…コンタクト、
４８…第２の層間絶縁膜、
４９…配線層、
５０…コンタクト、
５１…第３の層間絶縁膜、
５２、５３…ｎ−型の拡散領域、
５４…ｎ＋型の拡散領域、
５５…ｎ＋型の拡散領域、
５６…ｎ＋型拡散領域、
５７…配線層、
５８…コンタクト、
８１…固体撮像用集積回路チップ、
８２…カメラＤＳＰ用集積回路チップ、
９１…基台、
９２…容器、
９３…ＩＲ除去フィルタ、
９４…集光用レンズ、
９５…レンズモジュール、
９６…フレキシブルケーブル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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