(57)【特許請求の範囲】
【請求項１】
チャネル領域を構成する第1の半導体領域と、
前記第1の半導体領域に隣接し、前記第1の半導体領域と同一平面レベルに配置され、前記第1の半導体領域よりも高不純物密度の第2の半導体領域と、
前記第1及び第2の半導体領域と同一平面レベルにおいて、前記第2の半導体領域とともに前記第1の半導体領域を挟む前記第1の半導体領域とショットキー接合を形成するショットキー電極と、
前記第1の半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極
とを備え、前記ショットキー接合の界面が、前記第1の半導体領域と前記ゲート絶縁膜の界面と成す角αが鋭角であることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は電気的にフローティング状態、又は前記ショットキー電極若しくは前記第2の半導体領域と電気的に短絡状態になされ、前記ショットキー電極をアノード、前記第2の半導体領域をカソードとすることを特徴とする請求項1記載の半導体装置。
【請求項３】
前記ゲート電極には制御電圧が印加され、前記ショットキー電極をドレイン、前記第2の半導体領域をソースとすることを特徴とする請求項1記載の半導体装置。
【請求項４】
前記角αは、30°＜α＜60°であることを特徴とする請求項1記載の半導体装置。
【請求項５】
前記角αが、54.7oであることを特徴とする請求項4記載の半導体装置。
【請求項６】
前記第1及び第2の半導体領域の底部に絶縁膜が配置されたことを特徴とする請求項1記載の半導体装置。
【請求項７】
前記第1及び第2の半導体領域はゲルマニウムを含有することを特徴とする請求項1記載の半導体装置。
【請求項８】
第1のチャネル領域を構成する第1の半導体領域と、前記第1の半導体領域に隣接し、前記第1の半導体領域と同一平面レベルに配置され、前記第1の半導体領域よりも高不純物密度の第2の半導体領域と、前記第1及び第2の半導体領域と同一平面レベルにおいて、前記第2の半導体領域とともに前記第1の半導体領域を挟み、前記第1の半導体領域と第1のショットキー接合を形成する第1のショットキー電極と、前記第1の半導体領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極とを備え、前記第1のショットキー接合の界面が、前記第1の半導体領域と前記第1のゲート絶縁膜の界面と成す角αが鋭角である、第1のチャネル導電型の第1のゲーテッドショットキーダイオードと、
第2のチャネル領域を構成する第3の半導体領域と、前記第3の半導体領域に隣接し、前記第3の半導体領域と同一平面レベルに配置され、前記第3の半導体領域よりも高不純物密度の第4の半導体領域と、前記第3及び第4の半導体領域と同一平面レベルにおいて、前記第4の半導体領域とともに前記第3の半導体領域を挟み、前記第3の半導体領域と第2のショットキー接合を形成する第2のショットキー電極と、前記第3の半導体領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極とを備え、前記第2のショットキー接合の界面が、前記第3の半導体領域と前記第2のゲート絶縁膜の界面と成す角αが鋭角である、第2のチャネル導電型の第2のゲーテッドショットキーダイオード
とを備え、前記第1のゲーテッドショットキーダイオードと前記第2のゲーテッドショットキーダイオードは相補型回路を構成することを特徴とする半導体装置。
【請求項９】
前記第1の半導体領域は、面方位(100)面、(110)面、若しくは(111)面のシリコンからなることを特徴とする請求項1又は8記載の半導体装置。
【請求項１０】
前記第1の半導体領域は、面方位(100)面、(110)面、若しくは(111)面のシリコンゲルマニウムからなり、シリコンとゲルマニウムの濃度比は、前記第1の半導体領域の表面においてゲルマニウム濃度が高く、深さ方向にシリコン濃度が高くなる濃度分布を有することを特徴とする請求項1又は8記載の半導体装置。
【請求項１１】
半導体基板表面にゲート絶縁膜を形成後、該ゲート絶縁膜の上部にゲート電極を形成する工程と、
前記ゲート電極の側壁にゲート側壁部を形成する工程と、
前記ゲート電極及び前記ゲート側壁部をマスクとして前記半導体基板の表面をエッチングする工程と、
該エッチングにより形成された溝部の表面にエッチング防止用膜を成膜する工程と、
前記エッチング防止用膜及び前記半導体基板を更にエッチングし、前記溝部の側壁部に前記エッチング防止用膜を残存させる工程と、
前記ゲート電極の下方の前記半導体基板を異方性エッチングして、前記半導体基板表面と、前記半導体基板に形成される側壁との成す角αを鋭角にする工程と、
アクセプタ不純物のイオンを斜め方向から注入し、前記ゲート電極の下方の前記半導体基板の一方の側壁近傍に第2の半導体領域を選択的に形成する工程と、
前記一方の側壁にオーミック電極を形成する工程と、
前記一方の側壁に対向する前記ゲート電極の下方の前記半導体基板の他方の側壁にショットキー電極を形成する工程
とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲーテッド・ショットキー・ダイオード(Gated Shottky Diode、以下単にGSDと称する。)の駆動電流を大きくし、かつ、リーク電流を減少させる半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
GSDとは、ショットキー・ダイオード上にゲート電極を設け、トランジスタ動作をする半導体装置である（特許文献1参照）。ショットキー障壁に対して順方向に電流を流すため、動作電流が通常の金属酸化物半導体(MOS)トランジスタに比べて大きくできる上、ショットキー電極を利用することで、通常のMOSトランジスタと比べて不純物の統計揺らぎに強いという特徴を持っている（非特許文献1参照）。しかし、GSDでは、動作電流が増える反面、カットオフ時のリーク電流も増大する欠点があった。
【０００３】
【特許文献１】
特許第3142067号
【０００４】
【非特許文献１】
内田  建他著“ショットキーソースのMOS電界効果トランジスタにおけるホットエレクトロン生成率の促進”、アプライド・フィジックス・レターズ、第76巻、26号、2000年6月26日、p.3992-3994
【０００５】
【発明が解決しようとする課題】
GSDのリーク電流は、ゲート電界によってショットキー障壁が低くなり、少数キャリアがショットキー電極から伝導領域に湧き出してしまうことに起因している。従って、これを防ぐためには、ショットキー電極・半導体界面へのゲート電界の集中を防ぐことが極めて有効である。このゲート電界誘起のリーク電流は、ゲート長が短くなればなるほど、また、絶縁層をシリコン（Si）中に埋め込んだ構成を有するシリコン・オン・インスレータ（SOI）基板を用いた場合など、ゲート電界の集中しやすい構造になるほど顕著となり、微細化に対して大きな障壁となる。
【０００６】
本発明は、このような問題点に注目してなされたものであり、その目的は、駆動電流が大きくとれて、かつリーク電流の減少したGSD若しくはGSD構造を有するトランジスタからなる半導体装置及び半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の特徴は、（イ）チャネル領域を構成する第1の半導体領域と、（ロ）第1の半導体領域に隣接し、第1の半導体領域と同一平面レベルに配置され、第1の半導体領域よりも高不純物密度の第2の半導体領域と、（ハ）第1及び第2の半導体領域と同一平面レベルにおいて、第2の半導体領域とともに第1の半導体領域を挟み、第1の半導体領域とショットキー接合を形成するショットキー電極と、（二）第1の半導体領域上に形成されたゲート絶縁膜と、（ホ）ゲート絶縁膜上に形成されたゲート電極とを備え、（へ）ショットキー接合の界面が、第1の半導体領域とゲート絶縁膜の界面と成す角αが鋭角である半導体装置であることを要旨とする。
【０００８】
本発明の第２の特徴は、（イ）第1のチャネル領域を構成する第1の半導体領域と、（ロ）第1の半導体領域に隣接し、第1の半導体領域と同一平面レベルに配置され、第1の半導体領域よりも高不純物密度の第2の半導体領域と、（ハ）第1及び第2の半導体領域と同一平面レベルにおいて、第2の半導体領域とともに第1の半導体領域を挟み、第1の半導体領域と第1のショットキー接合を形成する第1のショットキー電極と、（二）第1の半導体領域上に形成された第1のゲート絶縁膜と、（ホ）第1のゲート絶縁膜上に形成された第1のゲート電極とを備え、（へ）第1のショットキー接合の界面が、第1の半導体領域と第1のゲート絶縁膜の界面と成す角αが鋭角である、第1のチャネル導電型の第1のゲーテッドショットキーダイオードと、（ト）第2のチャネル領域を構成する第3の半導体領域と、（チ）第3の半導体領域に隣接し、第3の半導体領域と同一平面レベルに配置され、第3の半導体領域よりも高不純物密度の第4の半導体領域と、（リ）第3及び第4の半導体領域と同一平面レベルにおいて、第4の半導体領域とともに第3の半導体領域を挟み、第3の半導体領域と第2のショットキー接合を形成する第2のショットキー電極と、（ヌ）第3の半導体領域上に形成された第2のゲート絶縁膜と、（ル）第2のゲート絶縁膜上に形成された第2のゲート電極とを備え、（ヲ）第2のショットキー接合の界面が、第3の半導体領域と第2のゲート絶縁膜の界面と成す角αが鋭角である、第2のチャネル導電型の第2のゲーテッドショットキーダイオードとを備え、（ワ）第1のゲーテッドショットキーダイオードと第2のゲーテッドショットキーダイオードは相補型回路を構成する半導体装置であることを要旨とする。
【０００９】
本発明の第3の特徴は、（イ）半導体基板表面にゲート絶縁膜を形成後、ゲート絶縁膜の上部にゲート電極を形成する工程と、（ロ）ゲート電極の側壁にゲート側壁部を形成する工程と、（ハ）ゲート電極及びゲート側壁部をマスクとして半導体基板の表面をエッチングする工程と、（二）エッチングにより形成された溝部の表面にエッチング防止用膜を成膜する工程と、（ホ）エッチング防止用膜及び半導体基板を更にエッチングし、溝部の側壁部にエッチング防止用膜を残存させる工程と、（へ）ゲート電極の下方の半導体基板を異方性エッチングして、前記半導体基板表面と、前記半導体基板に形成される側壁との成す角αを鋭角にする工程と、（ト）アクセプタ不純物のイオンを斜め方向から注入し、ゲート電極の下方の半導体基板の一方の側壁近傍に第2の半導体領域を選択的に形成する工程と、（チ）一方の側壁にオーミック電極を形成する工程と、（リ）一方の側壁に対向するゲート電極の下方の半導体基板の他方の側壁にショットキー電極を形成する工程とを備える半導体装置の製造方法であることを要旨とする。
【００１０】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
このため、第1の実施の形態においては、角αが鋭角以外の90°,135°の場合と比較しながら、角αが鋭角を有する素子の模式的素子構造、ポテンシャル構造、デバイス特性、製造方法ついて説明する。第2の実施の形態においては、角αが鋭角を有すると共に、第1の実施の形態において説明した素子構造とは異なる、素子の模式的断面構造、製造方法について説明する。更に、第3の実施の形態においては、角αが鋭角を有すると共に、第1及び第2の実施の形態において説明した素子構造とは異なる、素子の模式的断面構造、製造方法について説明する。更にまた、第4の実施の形態においては、縦型構造の素子断面構造について説明する。更に第5の実施の形態においては、相補型金属酸化物半導体（CMOS）構造として集積回路を構成した例について説明する。更に、第6の実施の形態においては、上記の第1乃至第5の実施の形態において開示された半導体装置をシステムへ適用した例について説明する。
【００１２】
尚、以下の説明においては、主として、GSDの構造を有するダイオードについて説明するが、ゲート付であること及び三端子としてのトランジスタ動作も可能であり、「ゲート付ショットキー」という共通の概念を適用できる範囲においては、ダイオードに限る必要は無く、トランジスタ、或いはCMOS構造の集積回路においても適用できる事は明らかである。GSDの構造をトランジスタに適用し、システム全体の構成を多機能化、高機能化するともできる。半導体基板材料としては、Siに限る事は無く、シリコンゲルマニウム（SiGe）,シリコンカーバイド（SiC）,ガリウム砒素（GaAs）,窒化アルミニウム（AlN）において、本発明の実施の形態に係る半導体装置を適用できる。
【００１３】
[第1の実施の形態]
（基本素子構造）
本発明の第1の実施の形態に係る半導体装置は、図1(a)に示すように、埋込みシリコン酸化膜（SiO2膜）11上に形成されたショットキー電極4,第1の半導体領域5,第2の半導体領域6と、第1の半導体領域5の表面上に形成されたゲート絶縁膜2と、ゲート絶縁膜2上に形成されたゲート電極3とを備え、ショットキー電極4と第1の半導体領域5の接合界面が、第1の半導体領域5とゲート絶縁膜2の界面と、第1の半導体領域5内で成す角αが鋭角を有する。図1において、角αが45°の例が本発明の第1の実施の形態に対応し、90°、135°の場合は比較例である。
【００１４】
（ポテンシャル構造）
本発明の第1の実施の形態に係る半導体装置において、ショットキー電極4と、p型の第1の半導体領域5と、n型の第2の半導体領域6とから形成される領域のポテンシャル構造は、図1(b)に示すように、模式的に表される。n型の第2の半導体領域6を接地電位とし、ドレイン領域として機能するショットキー電極4に対し、ドレインバイアス電圧+Vdを印加した場合には、ショットキー電極4と第1の半導体領域5間には逆バイアスVdが印加された状態となり、電界強度の増加と共に、ショットキー障壁の障壁幅が薄くなり、ショットキー電極4から、ゲート絶縁膜2の下の第1の半導体領域5に対して、正孔のトンネル注入を引き起こす。同時に又、n型の第2の半導体領域6からは第1の半導体領域5に対して、電子が注入される。ゲート電極3に対してはゲート電圧Vgを与えても良い。或いは又、ゲート電極3はフローティング状態になされていても良い。
【００１５】
本発明第1の実施の形態に係る半導体装置は、図1(a)に示すように、SOI基板上に形成された構造を有し、第1の半導体領域5はゲート絶縁膜2と埋込みシリコン酸化膜11に上下を挟まれたコンパクトな構造となっている。ショットキー電極4と第1の半導体領域5の接合界面が、第1の半導体領域5とゲート絶縁膜2の界面と、第1の半導体領域5内で成す角α(以下、単にαと表記する)が、鋭角を有することによって、第1の半導体領域5のゲート絶縁膜2近傍において、ショットキー電極4と第2の半導体領域6の実効的な距離を保つことができ、微細な構造ではリーク電流を更に抑制することが可能となる。
【００１６】
(デバイス特性)
本発明の第1の実施の形態に係る半導体装置のドレイン電流Id-ゲート電圧Vg特性は、図2(a),(b)に示すように、角αをパラメータとして表すことができる。特に拡大されたリーク電流の特性は、図2(b)から明らかなように、角αが135°,90°,45°の順に減少している。
【００１７】
本発明第1の実施の形態に係る半導体装置によれば、SOI基板を使用した場合、ソース側の伝導特性を悪化させること無く、ショットキー電極4と第1の半導体領域5との界面へのゲート電界の集中が緩和されるため、GSDのゲート電界誘起のリーク電流を1桁以上も減少させることができる。
【００１８】
本発明第1の実施の形態に係る半導体装置のドレイン電流Id-ドレインソース間バイアス電圧Vds特性は、ゲートバイアス電圧Vgをパラメータとして、一例として、図3に示すように表される。図2及び図3に示す特性により、本発明第1の実施の形態に係る半導体装置は、GSDの構造を有するダイオードとしての特性のみならず、ゲート付であることから、三端子としてのトランジスタ動作も可能であることがわかる。
【００１９】
(素子断面構造)
本発明の第1の実施の形態に係る半導体装置のより詳細な素子断面構造は、図4に示すように、下地シリコン基板12 に対して埋込みシリコン酸化膜11 を形成したSOI半導体基板表面上に、ショットキー電極4と、第1の半導体領域5と、第2の半導体領域6とを備え、更に第1の半導体領域5の表面上にゲート絶縁膜2を介してゲート電極3を備えている。ここでは、よりパフォーマンスの良い、SOI基板を用いた例を示すが、通常の半導体基板を用いても同様に形成することができる。又、図4では、ゲート電界の集中を更に防ぐため、ショットキー電極4とゲート電極3を離隔した場合の例が図示されているが、ショットキー電極4とゲート電極3は、図1(a)に示すように、位置的にオーバーラップしていても構わず、これらの位置関係は用途に応じて適宜調整して用いることができる。
【００２０】
埋込みシリコン酸化膜11及び下地シリコン基板12はSOI基板(以下、単に基板と表記する)の一部を示している。基板表面にはゲート絶縁膜2及び、ゲート電極3が堆積され、パターニングされている。更に基板表面には、ショットキー電極4と、第2の半導体領域6にはさまれた第1の半導体領域5が形成されている。ここで、ショットキー電極4とp型不純物領域からなる第1の半導体領域5の接合界面が、第1の半導体領域5とゲート絶縁膜2の界面と、第1の半導体領域5内で成す角αが、鋭角(90oより小)になっており、これが本発明の実施の形態の特徴となっている。これによって、図2に示すように、比較例のGSD(α=135o)に比べてリーク電流を圧倒的に低減できる。
【００２１】
本発明の第1の実施の形態に係る半導体装置においては、ゲート電界の集中を防ぐことで、GSDとしてのリーク電流を低減することができる。尚、ここでは、n型のGSDの実施の形態の例のみを例示しているが、p型のGSDに関しても導電型を反対にすれば、同様に適用できることは明らかである。n型GSDとはキャリアが電子であって、ドレインを構成するショットキー電極4に対して、第2の半導体領域6から電子が流れ込むタイプのGSDをいう。即ち、nチャネルデバイスである。これに対して、p型GSDとはキャリアが正孔であって、ドレインを構成するショットキー電極4に対して、p型高濃度不純物領域から正孔が流れ込むタイプのGSDをいう。即ち、pチャネルデバイスである。第1の実施の形態においては、第1の半導体領域5はp型半導体によって形成されており、ゲート絶縁膜2界面の反転層はnチャネルとなることからnチャネルデバイスとなっている。
【００２２】
（良好なパフォーマンスを実現するために必要な材料選択の方法）
電子をキャリアとする本発明の第1の実施の形態に係る半導体装置において、良好なパフォーマンスを実現するために必要な材料選択の方法は、図5に示すように、理想的なGSDのカットオフ状態のバンド構造を模式的に示した図を用いて説明することができる。図5に示すように、GSDを、トランジスタ動作させる目的で本発明の実施の形態に係る半導体装置を適用するには、駆動電圧Vdd、第1の半導体領域5のフェルミ準位から伝導体までのエネルギー差φf1、第2の半導体領域6のフェルミ準位から伝導体までのエネルギー差φf2及びショットキー電極4から第1の半導体領域5への電子に対するショットキー障壁高さφBの間に、次式の関係が成立するように各層の材料及び駆動電圧Vddを選択しなければならない。
【００２３】
φB＜Vdd+φf2＜φf1                                   (1)
尚、ホールをキャリアとする場合は、第1の半導体領域5のフェルミ準位から価電子帯までのエネルギー差をφf1、第2の半導体領域6としてのフェルミ準位から価電子帯までのエネルギー差をφf2、ショットキー電極4から第1の半導体領域5へのホールに対するショットキー障壁高さをφBとすれば、上式が同様に成立する。
【００２４】
pチャネルデバイスにおいて、具体的な材料選択としては、例えば、ショットキー電極4を白金シリサイド（PtSi）(φB=0.28 eV)、第1の半導体領域5をキャリア濃度1×1015cm-3のn型Si(φf1=0.9 eV)、第2の半導体領域6をキャリア濃度1×1020cm-3のp型Si(φf2=0.025 eV)として、Vddを0.8Vで動作させればよい。ここでは、シリサイドの例を示したが、金属単体でも有効なのは言うまでもなく、ショットキー電極4を形成する種々の金属に応じて、上式を満たすような設計が可能である。
【００２５】
（第1の実施の形態の製造方法）
本発明の第1の実施の形態に係る半導体装置の製造方法は、例えば、図4に示したような構造を有するGSDを例にとると、図6乃至図13に示すような手順によって実現することができる。
【００２６】
(a) 面方位(100)、比抵抗 2〜6Ω cm のシリコンからなる第1の半導体層51、埋込みシリコン酸化膜11、下地シリコン基板12からなるSOI基板を用意する。ここで、例えば、反応性イオンエッチングにより、素子分離のための溝を形成し、例えば、減圧テトラエトキシシラン（LP-TEOS）膜を埋め込むことにより素子分離領域を形成しておいてもよい。
【００２７】
(b) 次いで、後述する酸化膜生成法（以下、酸化膜生成法と表記する）により、前記SOI基板の表面に膜厚 1〜500 nm のシリコン酸化膜を形成する。これがゲート絶縁膜2となる。ここで、更に後述する酸化膜窒化法（以下、酸化膜窒化法と表記する）によりシリコン酸化膜をシリコン酸窒化膜に変質させてもよい。また、後述する酸窒化膜・窒化膜生成法（以下、酸窒化膜生成法と表記する）によって直接酸窒化膜を堆積してもかまわない。次いで、例えばポリシリコン膜を減圧化学的気相堆積（LP-CVD）法などによって堆積し、公知のリソグラフィー及びパターニング技術を用いてゲート電極3及びゲート側壁10を作製する(図6)。
【００２８】
(c) 次いで、前記SOI基板の第1の半導体層51を反応性イオンエッチング（RIE）などにより第1の半導体層51が数〜数10 ナノメートル（nm）程度になるまでエッチングし、酸化膜生成法により、露出したシリコン層を酸化し、エッチング防止用酸化膜11を成膜する(図7)。
【００２９】
(d) 次いで、RIEなどにより、エッチング防止用酸化膜11及び第1の半導体層51を更にエッチングし、第1の半導体層51を数〜数10 nm程度露出させる。このとき、完全に埋込みシリコン酸化膜11が露出するまでエッチングする必要はなく、図9に示すような構造にしても良い。
【００３０】
尚、素子分離層を作成した場合は、この後のエッチング工程で、素子分離層も多少エッチングされてしまう可能性があるため、上記ゲート電極作製工程において、素子分離層上部に例えばポリシリコンなどをパターニングしておき、保護層とするのが望ましい。
【００３１】
(e) 次いで、例えば、1000oC、約1.33×103 Pa、において、塩化水素（HCl）ガス流量0.1slm、水素（H2）ガス流量15slmの条件下で、第1の半導体層51をエッチングする。このような条件でエッチングを行うことにより、半導体基板は鈍角にエッチングされ、第1の半導体層51が形成される(図10)。
【００３２】
この場合に、面方位(100)の基板を使用していることから、シリコン基板は異方性エッチングを受け、角αの値は、正確に54.7°の値が得られる。尚、シリコン基板の面方位を特に指定しない場合には、角αの値としては、30°＜α＜60°の範囲であることが現実的な許容範囲である。αの角度を測定する場合には、断面構造を透過型電子顕微鏡（TEM）観察する。或いは又、非破壊的な観察としては、ラザフォード・バック・スキャッタリング法（RBS）によって、深さ方向のプロファイルを観察することによって、金属部分と半導体部分を識別しても良い。更に、破壊検査とはなるが、二次イオン質量分析法（SIMS）により、浅い表面部分をエッチングしながら観察し、金属部分と半導体部分を識別しても良い。
【００３３】
(f) 次いで、RIEなどにより、余分な酸化膜をエッチング後、例えば加速電圧10 keV、ドーズ量1×1016 cm-2においてアクセプタ不純物として、例えばボロンのイオン注入を斜め方向に行い、ボロンの活性化アニールを行う。これにより、第2の半導体層52が形成される(図11)。
【００３４】
(g) 次いで、例えばニッケル（Ni）などの金属を例えばスパッタ法などによって成膜し、例えば300〜500oCで30〜200秒程度アニールし、シリサイド化後、未反応のNiを除去することでショットキー電極41及びオーミック電極61が形成される (図12)。
【００３５】
(h) ここで、コンタクトを取りやすくするために、更にアルミニウム（Al）などの金属をスパッタして、ショットキー電極用のコンタクト42及びオーミック電極用のコンタクト62を作製することが望ましい(図13)。
【００３６】
以下に、酸化膜生成法、窒化膜・酸窒化膜生成法、酸化膜窒化法について詳述し、更に、絶縁膜エッチング法についても説明する。
【００３７】
（酸化膜生成法の例）
酸化膜生成法としては、例えば、酸素ガスを含む雰囲気中で例えば 900℃ 程度に加熱する、直接酸化法を用いることができる。或いは又、酸素ラジカル雰囲気中例えば、室温〜800℃程度に加熱するラジカル酸化法を用いることができる。或いは又、ハロゲン添加水素化珪素SiHxDyClzF4-x-y-z (但し、x, y, zは4-x-y-zが負とならない0〜4の任意の正の整数。)若しくはハロゲン添加水素化珪素Si2HxDyClzF6-x-y-z (但し、x, y, zは6-x-yが負とならない0〜6の任意の正の整数。)と、酸素（O2,）ガス、オゾン（O3）ガス、酸化窒素（NO）ガス、亜酸化窒素（N2O）ガス若しくは酸素ラジカルを反応させて生成するCVD法などを用いることができる。
【００３８】
（窒化膜・酸窒化膜生成法の例）
窒化膜・酸窒化膜生成法としては、例えば、ハロゲン添加アンモニアNHxDyF1-x-y (但し、x, yは1-x-yが負とならない0〜3の任意の正の整数。)雰囲気中で例えば、900℃程度に加熱する直接窒化法を用いることができる。或いは又、窒素ラジカル雰囲気中例えば、室温〜800℃程度に加熱するラジカル窒化法を用いることができる。或いは又、SiHxDyClzF4-x-y-z若しくはSi2HxDyClzF6-x-y-zと、NHxDyF1-x-y若しくは窒素ラジカルを反応させて生成するCVD法を用いることができる。或いは又、モノシラン（SiH4）ガスとO2又は酸素ラジカルと窒素ラジカルを用いたCVD法などを用いることができる。
【００３９】
（酸化膜窒化法の例）
酸化膜窒化法の例としては、NHxDyF1-x-y雰囲気中で例えば、900℃程度に加熱する直接窒化法を用いることができる。或いは又、窒素ラジカル雰囲気中例えば、室温〜800℃程度に加熱するラジカル窒化法を用いることもできる。或いは又、アンモニア(NH3)、NO、N2Oなどで窒化する後窒化法を用いることもできる。或いは又、SiHxDyClzF4-x-y-z若しくはSi2HxDyClzF6-x-y-zと、NHxDyF1-x-y若しくは窒素ラジカルを反応させて生成するCVD法などを用いることもできる。
【００４０】
また、絶縁膜のエッチング工程は、以下のいずれの工程により実施されても良い。
【００４１】
（絶縁膜エッチング法の例）
絶縁膜エッチング法の例としては、弗化水素（HF）によるウエットエッチング法を適用することもできる。シリコン酸化膜、酸窒化膜の場合はHFを用いるが、シリコン窒化膜の場合は、熱燐酸を用いたウエットエッチングの方が良好な溝を形成できる。但し、水や酸素をあまり入れたくない用途に用いられる金属絶縁物半導体（MIS）トランジスタに対して本発明を使用する場合は、下に示すドライプロセスを用いた方が良い。即ち、四弗化炭素（CF4）,弗素（F2）ガス,フローライドカーボン（CnFm）などの存在下で生じる、弗素ラジカルを用いたRIEやケミカルドライエッチング（CDE）などのドライエッチング法などを用いる。
【００４２】
本発明は、上記の実施の形態のみに限定されるものではない。上記実施の形態では、直接酸化法やラジカル窒化法を併用するなどして酸窒化膜を形成したが、例えば、レーザーアブレーション法やスパッタ法、反応性スパッタ法、CVD法、単原子層逐次堆積法（アトミック・レイヤー・デポジッション法）などの膜形成法によって成膜しても、全く同様に適用することができる。また、複数の実施の形態を組み合わせて用いても全く問題ない。
【００４３】
また、上記実施の形態では、絶縁膜として、シリコン酸化膜、窒化膜、酸窒化膜を用いた例を示したが、例えば、ハフニウム（Hf）、ジルコニウム(Zr)、ランタン(La)、セレン(Se)などの酸化膜、窒化膜、酸窒化膜、また、アルミナ(Al2O3)、窒化アルミニウム(AlN)、酸窒化アルミニウム(AlON)などを絶縁膜として用いているGSDにも適用できる。
【００４４】
以上が、図4に示したような構造を一例として有するGSDからなる第1の実施の形態の製造方法である。尚、ここでは、SOI基板を用いる製造方法を説明したが、通常のシリコン基板を用いても良いことはもちろんである。
【００４５】
（第1の実施の形態の別の製造方法）
本発明の第1の実施の形態に係る半導体装置の別の製造方法は、例えば、図4に示したような構造を有するGSDを例にとると、図14乃至図21に示すような手順を用いて実現することもできる。
【００４６】
(a) まず、面方位(100)、比抵抗 2〜6 Ω cmで、図14に示したように、ダミーシリコン基板100、ゲート電極3を構成するポリシリコン層、ゲート絶縁膜2を構成するシリコン酸化膜、第1の半導体層51を構成するシリコン層がこの順で堆積された半導体基板を用意する。
【００４７】
(b) 次いで、例えば、反応性イオンエッチングにより、素子分離のための溝を形成し、例えばLP-TEOS膜を埋め込むことにより素子分離領域を形成しておいてもよい。
【００４８】
(c) 次いで、公知のフォトリソグラフィー技術を用いて、フォトレジスト20をパターニングする(図14)。
【００４９】
尚、素子分離層を作成した場合は、この後のエッチング工程で、素子分離層も多少エッチングされてしまう可能性があるため、上記ゲート電極作製工程において、素子分離層上部に例えばポリシリコンなどをパターニングしておき、保護層とするのが望ましい。
【００５０】
(e) 次いで、例えば、1000oC、約1.33×103 Pa、において、塩化水素（HCl）ガス流量0.1slm、水素（H2）ガス流量15slmの条件下で、第1の半導体層51をエッチングする。このような条件でエッチングを行うことにより、半導体基板は鈍角にエッチングされ、第1の半導体層51が形成される(図15)。或いは、テトラメチルアンモニウムハイドロオキサイド（TMAH）溶液等によるアルカリ処理を施すことで、(111)面を露出させることもできる。
【００５１】
(f) 次いで、例えば加速電圧10 keV、ドーズ量1×1016 cm-2においてボロンのイオン注入を斜め方向に行い、ボロンの活性化アニールを行う。これにより、第2の半導体層52が形成される(図16)。
【００５２】
(g) 次いで、例えばNiなどの金属を例えばスパッタ法などによって成膜し、例えば300〜500oCで30〜200秒程度アニールし、シリサイド化後、未反応のNiを除去することでショットキー電極41及びオーミック電極61が形成される(図17)。
【００５３】
(h) 次いで、更にAlなどの金属をスパッタして、ショットキー電極電極用のコンタクト42及びオーミック電極用のコンタクト62を作製する(図18)。
【００５４】
(i) 次いでCMPなどによって表面を平坦化する(図19)。
【００５５】
(j) 次いで、前記基板を、別に用意した埋込みシリコン酸化膜11と下地シリコン基板12からなるSOI基板と張り合わせ、ゲート電極3を構成するポリシリコンの途中でダミーシリコン基板100を切断する (図20)。
【００５６】
(k) 次いで、公知のフォトリソグラフィー及びパターニング技術により、ゲート絶縁膜2、ゲート電極3及びゲート側壁10を作製し、GSDが完成する(図21)。
【００５７】
以上が、図4に示したような構造を一例として有するGSDからなる第1の実施の形態の別の製造方法である。尚、ここでは、SOI基板を用いる製造方法を説明したが、通常のシリコン基板を用いても良いことはもちろんである。
【００５８】
[第2の実施の形態]
(素子断面構造)
本発明の第2の実施の形態に係る半導体装置の詳細な素子断面構造は、図22に示すように、下地シリコン基板12 に対して埋込みシリコン酸化膜11 を形成したSOI半導体基板表面上に、ショットキー電極4と、第1の半導体領域5と、第2の半導体領域6とを備え、更に第1の半導体領域5の表面上にゲート絶縁膜2を介してゲート電極3を備えている。ここでは、よりパフォーマンスの良い、SOI基板を用いた例を示すが、通常の半導体基板を用いてもよい。又、図22では、ゲート電界の集中を更に防ぐため、ショットキー電極4とゲート電極3を離隔した場合の図が示されているが、ショットキー電極4とゲート電極3は、図1(a)に示すように、位置的にオーバーラップしていても構わず、これらの位置関係は用途に応じて適宜調整して用いることができる。
【００５９】
ここで、図22は、本発明の第2の実施の形態に係る半導体装置として、GSDの断面構成を示した図に相当するものと見ることができる。埋込みシリコン酸化膜11及び下地シリコン基板12はSOI基板(以下、単に基板と表記する)の一部を示している。基板表面にはゲート絶縁膜2及び、ゲート電極3が堆積され、パターニングされている。更に基板表面には、ショットキー電極4と、第2の半導体領域6にはさまれた第1の半導体領域5が形成されている。図22の構造は、図4に示した本発明の第1の実施の形態の構造に比較して、ショットキー電極4と第1の半導体領域5の接合界面が、基板表面より奥側で折れ曲がっている点に大きな特徴がある。このようにすると、角αは鋭角でありながら、ショットキー電極4と第2の半導体領域6間の実効的な距離を保つことができ、微細な構造ではリーク電流を更に抑制することが可能となる。記号の説明は図4に示したものと同一である。
【００６０】
尚、ここでは、nチャネル型の実施の形態の例のみを例示しているが、pチャネル型のGSDに関しても導電型を反対にすれば、同様に適用できることは明らかである。
【００６１】
（第2の実施の形態の製造方法）
本発明の第2の実施の形態に係る半導体装置の製造方法は、例えば、図22に示したような構造を有するGSDを例にとると、図23乃至図28に示すような手順によって実現することができる。
【００６２】
(a) まず、面方位(100)、比抵抗 2〜6 Ω cm のSiGeからなる第1の半導体層51、埋込みシリコン酸化膜11、下地シリコン基板12からなるSOI基板を用意する。ここで、SiGeからなる第1の半導体層51は、表面のGe濃度が高く、奥に行くに従って、徐々にSi濃度が高くなっているようにしておく。これは、後のエッチング工程でSiとGeの選択比が異なるような条件でエッチングを行うことによって、エッチング面の角度を制御するためである。
【００６３】
(b) 次いで、例えば、反応性イオンエッチングにより、素子分離のための溝を形成し、例えばLP-TEOS膜を埋め込むことにより素子分離領域を形成しておいてもよい。
【００６４】
(c) 次いで、酸化膜生成法により、SOI基板の表面に膜厚 1〜500 nmのシリコン酸化膜を形成する。これがゲート絶縁膜2となる。ここで、更に酸化膜窒化法によりシリコン酸化膜をシリコン酸窒化膜に変質させてもよい。また、酸窒化膜・窒化膜生成法によって直接酸窒化膜を堆積してもかまわない。次いで、例えばポリシリコン膜をLP-CVD法などによって堆積し、公知のリソグラフィー及びパターニング技術を用いてゲート電極3及びゲート側壁10を作製する(図23)。
【００６５】
(d) 次いで、SOI基板の第1の半導体層51をRIEなどによりエッチングする(図24)。ここで、必ずしも埋込みシリコン酸化膜11が完全に露出するまで第1の半導体層51をエッチングする必要はない。
【００６６】
尚、素子分離層を作成した場合は、この後のエッチング工程で、素子分離層も多少エッチングされてしまう可能性があるため、上記ゲート電極作製工程において、素子分離層上部に例えばポリシリコンなどをパターニングしておき、保護層とするのが望ましい。
【００６７】
(e) 次いで、SiとGeを比べた場合にSiのエッチレートが高い条件を選んで、更に第1の半導体層51をエッチングする。このような条件でエッチングを行うことにより、半導体基板は鈍角にエッチングされ、第1の半導体層51となる(図25)。
【００６８】
(f) 次いで、例えば加速電圧10 keV、ドーズ量1×1016 cm-2においてボロンのイオン注入を斜め方向に行い、ボロンの活性化アニールを行う。これにより、第2の半導体層52が形成される(図26)。
【００６９】
(g) 次いで、例えばNiなどの金属を例えばスパッタ法などによって成膜し、例えば300〜500oCで30〜200秒程度アニールし、シリサイド化後、未反応のNiを除去することでショットキー電極41及びオーミック電極61が形成される(図27)。
【００７０】
(h) ここで、コンタクトを取りやすくするために、更にAlなどの金属をスパッタして、ショットキー電極用のコンタクト42及びオーミック電極用のコンタクト62を作製するのが望ましい(図28)。
【００７１】
以上が、図22に示したような構造を一例として有するGSDからなる第2の実施の形態に係る半導体装置の製造方法である。尚、ここでは、SOI基板を用いる製造方法を説明したが、通常のシリコン基板を用いても良いことはもちろんである。尚、ここでは、表面のGe濃度が高く、奥に行くに従って、徐々にSi濃度が高くなっているSOI基板を用いたが、表面のSi濃度が高く、奥に行くに従って、徐々にGe濃度が高くなっているSOI基板を用い、SiとGeを比べた場合にGeのエッチレートが高い条件をエッチング条件に選んで作製しても良いことももちろんである。
【００７２】
[第3の実施の形態]
(素子断面構造)
本発明の第3の実施の形態に係る半導体装置の詳細な素子断面構造は、図29に示すように、下地シリコン基板12 に対して埋込みシリコン酸化膜11 を形成したSOI半導体基板表面上に、ショットキー電極4と、第1の半導体領域5と、第2の半導体領域6とを備え、更に第1の半導体領域5の表面上にゲート絶縁膜2を介してゲート電極3を備えている。ここでは、よりパフォーマンスの良い、SOI基板を用いた例を示すが、通常の半導体基板を用いてもよい。また、図29では、ゲート電界の集中を更に防ぐため、ショットキー電極4とゲート電極3を離した場合の図が示されているが、ショットキー電極4とゲート電極3は、図1(a)に示すように、位置的にオーバーラップしていても構わず、これらの位置関係は用途に応じて適宜調整して用いることができる。
【００７３】
ここで、図29は、本発明の第3の実施の形態に係る半導体装置として、GSDの断面構成を示した図に相当するものと見ることができる。埋込みシリコン酸化膜11及び下地シリコン基板12はSOI基板(以下、単に基板と表記する)の一部を示している。基板表面にはゲート絶縁膜2及び、ゲート電極3が堆積され、パターニングされている。更に基板表面には、ショットキー電極4と、第2の半導体領域6にはさまれた第1の半導体領域5が形成されている。図29の構造は、図4及び図22に示した本発明の第1及び第2の実施の形態に係る半導体装置の構造に比較して、ショットキー電極4と第1の半導体領域5の接合界面が、基板表面より奥側で更に折れ曲がっている点に大きな特徴がある。このようにすると、角αは鋭角でありながら、ショットキー電極4と第2の半導体領域6間の実効的な距離を保つことができ、微細な構造ではリーク電流を更に抑制することが可能となる。記号の説明は図4に示したものと同一である。尚、ここでは、nチャネル型の実施の形態の例のみを例示しているが、pチャネル型のGSDに関しても導電型を反対にすれば、同様に適用できることは明らかである。
【００７４】
（第3の実施の形態の製造方法）
本発明の第3の実施の形態に係る半導体装置の製造方法は、例えば、図29に示したような構造を有するGSDを例にとると、図30乃至図34に示すような手順によって実現することができる。
【００７５】
(a) まず、面方位(100)、比抵抗 2〜6 Ω cmの第1の半導体層51、埋込みシリコン酸化膜11、下地シリコン基板12からなるSOI基板を用意する。ここで、例えば、反応性イオンエッチングにより、素子分離のための溝を形成し、例えばLP-TEOS膜を埋め込むことにより素子分離領域を形成しておいてもよい。
【００７６】
(b) 次いで、酸化膜生成法により、SOI基板の表面に膜厚1.5 nmのシリコン酸化膜を形成する。これがゲート絶縁膜2となる。ここで、更に酸化膜窒化法によりシリコン酸化膜をシリコン酸窒化膜に変質させてもよい。また、酸窒化膜・窒化膜生成法によって直接酸窒化膜を堆積してもかまわない。次いで、例えばポリシリコン膜をLP-CVD法などによって堆積し、公知のリソグラフィー及びパターニング技術を用いてゲート電極3を作製する(図30)。
【００７７】
尚、素子分離層を作成した場合は、この後のエッチング工程で、素子分離層も多少エッチングされてしまう可能性があるため、上記ゲート電極作製工程において、素子分離層上部に例えばポリシリコンなどをパターニングしておき、保護層とするのが望ましい。
【００７８】
(c) 次いで、図に示すように、SOI基板の第1の半導体層51の側部に(111)面を露出させる(図31)。第1の半導体層51の加工は、ガス種、流量、温度、圧力等の条件を適宜最適化したRIEで行う。その後、TMAH溶液等によりアルカリ処理を施すことも有効である。ここで、埋込みシリコン酸化膜11が完全に露出するまでエッチングを行ってもかまわない。
【００７９】
(d) 次いで、例えば加速電圧10 keV、ドーズ量1×1016 cm-2においてボロンのイオン注入を斜め方向に行い、ボロンの活性化アニールを行う。これにより、第2の半導体層52が形成される(図32)。
【００８０】
(e) 次いで、例えばNiなどの金属を例えばスパッタ法などによって成膜し、例えば300〜500oCで30〜200秒程度アニールし、シリサイド化後、未反応のNiを除去することでショットキー電極41及びオーミック電極61が形成される(図33)。
【００８１】
(f) ここで、コンタクトを取りやすくするために、更にAlなどの金属をスパッタして、ショットキー電極用のコンタクト42及びオーミック電極用のコンタクト62を作製するのが望ましい(図34)。
【００８２】
以上が、図29に示したような構造を一例として有するGSDからなる第3の実施の形態に係る半導体装置の製造方法である。尚、ここでは、SOI基板を用いる製造方法を説明したが、通常のSi基板を用いても良いことはもちろんである。
【００８３】
[第4の実施の形態]
本発明の第4の実施の形態に係る半導体装置の素子断面構造は、図35に示すように、縦型構造を有することを特徴とし、ショットキー電極4と、第1の半導体領域5と、第2の半導体領域6とを備え、更に第1の半導体領域5の表面上にゲート絶縁膜2を介してゲート電極3を備えている。ここでは、半導体基板については特に示されていないが、ショットキー電極4側、若しくは第2の半導体領域6側において、SOI基板を用いて形成することもできる。或いは又、通常の半導体基板を用いてもよい。また、図35では、ショットキー電極4とゲート電極3は、位置的にオーバーラップして構成されているが、これらの位置関係は用途に応じて適宜調整して用いることができる。
【００８４】
図35の構造は、図4,図22及び図29に示した本発明の第1乃至第3の実施の形態に係る半導体装置の構造に比較して、縦型構造であることから電流容量を大きく取れる点に大きな特徴がある。更に又、縦型構造であることから、角αは鋭角でありながら、ショットキー電極4と第2の半導体領域6間の実効的な距離を、第1の半導体領域5の膜厚によって均一に設定することができ、微細な構造ではリーク電流を抑制することが可能となる。記号の説明は図4に示したものと同一である。尚、ここでは、nチャネル型の実施の形態の例のみを例示しているが、pチャネル型のGSDに関しても導電型を反対にすれば、同様に適用できることは明らかである。
【００８５】
[第5の実施の形態]
本発明の第5の実施の形態に係る半導体装置として、CMOS型のGSDの断面構成を例示すると、図36に示すように、CMOSインバータ動作する構造としての集積回路を実現することができる。11及び12は基板の一部であり、それぞれ埋込みシリコン酸化膜、下地シリコン基板を示している。基板表面にはゲート絶縁膜2及び、ゲート電極3が堆積され、パターニングされている。更に基板表面には、ショットキー電極4と、n型第2の半導体領域61にはさまれたp型第1の半導体領域51が形成されている。更に、基板表面には、ショットキー電極4と、p型第4の半導体領域62にはさまれたn型第3の半導体領域52が形成されている。この場合、具体的な材料選択としては、例えば、p型第1の半導体領域51をキャリア濃度1×1015cm-3のp型Si(φf1=0.9 eV)、n型第2の半導体領域61をキャリア濃度1×1020cm-3のn型Si(φf2=0.025 eV)とし、n型第3の半導体領域52をキャリア濃度1×1015cm-3のn型Si(φf1=0.9 eV)、p型第4の半導体領域62をキャリア濃度1×1020cm-3のp型Si(φf2=0.025 eV)として、駆動電圧Vddを0.7Vで動作させればよい。尚、このようにすると、φB = 0.4〜0.7 eV 程度のミッドギャップメタル[コバルトシリサイド（CoSi, CoSi2）,ニッケルシリサイド（NiSi）,クロムシリサイド（CrSi2）,ハフ二ウムシリサイド（HfSi）,モリブデンシリサイド（MoSi2）,ロジウムシリサイド（RhSi）,タンタルシリサイド（TaSi2）,チタンシリサイド（TiSi2）,タングステンシリサイド（WSi2）,ジルコニウムシリサイド（ZrSi2）など]を用いて、pMOSとnMOS両方のショットキー電極4を同一の材料にすることができ、製造がきわめて容易になるといった大きな利点もがある。図36に示した構造を回路形式で表現すると、図37に示すように、共にドレイン側にショットキーダイオードを備えたnチャネル若しくはpチャネルのMOSトランジスタがCMOS構成に回路的に接続されることになる。n型GSDとはキャリアが電子であって、ドレインを構成するショットキー電極4に対して、n型第2の半導体領域61から電子が流れ込むタイプのGSDをいう。即ち
、nチャネルデバイスである。これに対して、p型GSDとはキャリアが正孔であって、ドレインを構成するショットキー電極4に対して、p型第4の半導体領域62から正孔が流れ込むタイプのGSDをいう。即ち、pチャネルデバイスである。図37はこれらnチャネルデバイスとしてのn型GSD 71、pチャネルデバイスとしてのp型GSD 70をCMOS構成に組み上げ、CMOSGSDとして構成したものと考えることもできる。図36及び図37を参照すると、p型GSD 70のソースを構成するp型第4の半導体領域62に対しては、駆動電圧Vddが印加され、n型GSD 71のソースを構成するn型第2の半導体領域61に対しては、接地電位Vssが与えられている。入力信号xはp型GSD 70のゲート電極3とn型GSD 71のゲート電極3を共通接続した入力端子において与えられる。出力信号fはp型GSD 70のドレインを構成するショットキー電極4とn型GSD 71のドレインを構成するショットキー電極4とを共通接続した出力端子において与えられる。図36及び図37から明らかなようにp型GSD 70とn型GSD 71の間には特に素子分離領域が存在していない。ショットキー電極4を共通のドレインとして形成することができ、構造が極めて簡単になるという特徴がある。
【００８６】
本発明の第5の実施の形態に係る半導体装置として、CMOS型のGSDによれば、微細な構造のCMOSGSDにおいて、駆動電流を大きくし、かつ、リーク電流を減少させることができる。
【００８７】
[第6の実施の形態]
上記の第1乃至第5の実施の形態において開示された半導体装置をシステムへ適用した例について説明する。
【００８８】
（適用例1）
CMOSゲートアレイシステムに適用可能なNAND型回路は、図37に示したCMOSGSDを適用して、図38に示すように構成することができる。p型GSD72,73とn型GSD74,75がCMOS構成に接続され、入力信号x,y に対して、NAND出力信号fが得られる。p型GSD72,73のソースを構成するp型第4の半導体領域62は電源電圧Vddに接続され、n型GSD75のソースを構成するn型第2の半導体領域61には接地電位Vssが与えられている。また、p型GSD72,73のドレインを構成するショットキー電極4は、n型GSD74のドレインを構成するショットキー電極4と共通に接続され、或いは共通に形成されて、出力端子においてNAND出力信号fが得られる。CMOS構造はゲートアレイの基本回路であり、このCMOS構造を本発明の第5の実施の形態に示す通り構成できることから、様々なCMOS応用システムに対して、CMOSGSDを適用することができる。図38に示す構成においては、nチャネルデバイス、pチャネルデバイスともにGSDによって構成した例が示されているが、例えば、pチャネルデバイスのみをGSDによって構成しても良い。或いはまた、nチャネルデバイスのみをGSDによって構成しても良い。
【００８９】
本発明の第6の実施の形態に係る半導体装置として、CMOS型GSD構成のNAND回路への適用例1によれば、微細な構造のNAND回路を構成するCMOSGSDにおいて駆動電流を大きくし、かつ、リーク電流を減少させることができる。
【００９０】
(適用例2)
ショットキー電極部分を外部に暴露しておくことにより、ショットキー電極部分に光が入射したり、ガスが吸着したり、外部温度が変化した時、図2に示したようなId-Vg特性、或いは図3に示したようなId-Vds特性が変化する。従って、この変動分を検出して光の強度、ガスの濃度、温度等を検出するそれぞれ光センサ、ガスセンサ、温度センサとして適用することができる。本発明の第1乃至第5の実施の形態に係る半導体装置をセンサへ適用した構成は、図39に示すように、本発明の実施の形態に係るGSD回路部83と、GSD回路部83に対して与えられる電源回路80及び電源回路81と、GSD回路部83に対して接続される電流検出回路部82とから構成される。
【００９１】
本発明の第6の実施の形態に係る半導体装置として、GSDのセンサ回路への適用例2によれば、微細な構造のGSDにおいて駆動電流を大きくし、かつ、リーク電流を減少させることができることから、極めて感度の高い光センサ、ガスセンサ、温度センサを提供することができる。
【００９２】
(適用例3)
パワーMOS電界効果トランジスタ（FET），絶縁ゲートバイポーラトランジスタ（IGBT）等の破壊モードとして静電気によるゲート破壊（ESD破壊）が存在する。静電気によるサージ等が入力端子に侵入した際、サイリスタ等の大電流スイッチを駆動して内部回路が破壊されるのを防ぐことができる。その際、しきい値はしきい値調整電圧によって調整することができる。本発明の第1乃至第5の実施の形態に係る半導体装置をESD保護回路へ適用した構成は、図40に示すように、保護対象としての内部回路84と、内部回路84の入力端子86と接地電位との間に接続されたサイリスタ等の大電流スイッチ85と、入力端子86と大電流スイッチ85との間に接続された本発明の実施の形態に係るGSD回路部85と、GSD回路部85に対して、しきい値調整電圧端子87において与えられるしきい値調整電圧とから構成される。本発明の実施の形態に係る半導体装置を構成するGSDは制御ゲートを備えることから、しきい値電圧による調整機能を有するESD保護回路を提供することができる。
【００９３】
本発明の第6の実施の形態に係る半導体装置として、GSDのESD保護回路への適用例3によれば、微細な構造のGSDを並列に並べることによって相対的に大きな電流レベルにおいても適用することができ、尚且つ駆動電流を大きくし、かつ、リーク電流を減少させることができることから、しきい値調整機能の感度が優れたESD保護回路を提供することができる。
【００９４】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。従って、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。更にまた、本発明の実施の形態によって開示された半導体装置は、お互いに組み合わせることによって動作可能であることももちろんである。このように、本発明は、趣旨を逸脱しない範囲において種々変形して実施することができる。
【００９５】
本発明の第1乃至第6の実施の形態においては、GSDを構成する三端子トランジスタとしての、ソース若しくはドレインの内、ドレイン領域を金属材料で構成し、ショットキー電極を形成する例について主として述べてきたが、本発明の実施の形態は、このような構造に限られるわけではなく、ソース領域にショットキー電極を構成しても良い。更に、ソース領域、ドレイン領域の両方共にショットキー電極によって、形成しても良い。上述の第5の実施の形態において述べたCMOS構造、或いは第6の実施の形態において述べた適用例においても同様である。
【００９６】
【発明の効果】
本発明の実施の形態に係る半導体装置及び半導体装置の製造方法によれば、GSDの駆動電流を大きくし、かつ、リーク電流を減少させることができる。
【図面の簡単な説明】
【図１】(a) 本発明の第1の実施の形態に係る半導体装置の模式的断面構造図であって、角αをパラメータとし、α=45°の本発明に対して、比較例α=90°，135°との対比を示す図。(b) ポテンシャル分布図。
【図２】(a) 本発明の第1の実施の形態に係る半導体装置の、角αをパラメータとする、Id-Vg特性であって、α=45°の本発明に対して、比較例α=90°，135°との対比を示す図。(b) 拡大特性図。
【図３】本発明の第1の実施の形態に係る半導体装置のゲートバイアス電圧VgをパラメータとするId-Vds特性図。
【図４】本発明の第1の実施の形態に係る半導体装置の模式的断面構造図。
【図５】電子をキャリアとする本発明の第1の実施の形態に係る半導体装置において、良好なパフォーマンスを実現するために必要な材料選択の方法の説明図であって、理想的なGSDのOFF状態のバンド構造を模式的に示した図。
【図６】本発明の第1の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図７】本発明の第1の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図８】本発明の第1の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図９】本発明の第1の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図１０】本発明の第1の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図１１】本発明の第1の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図１２】本発明の第1の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図１３】本発明の第1の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図１４】本発明の第1の実施の形態に係る半導体装置の別の製造方法の1工程を示した素子断面図。
【図１５】本発明の第1の実施の形態に係る半導体装置の別の製造方法の1工程を示した素子断面図。
【図１６】本発明の第1の実施の形態に係る半導体装置の別の製造方法の1工程を示した素子断面図。
【図１７】本発明の第1の実施の形態に係る半導体装置の別の製造方法の1工程を示した素子断面図。
【図１８】本発明の第1の実施の形態に係る半導体装置の別の製造方法の1工程を示した素子断面図。
【図１９】本発明の第1の実施の形態に係る半導体装置の別の製造方法の1工程を示した素子断面図。
【図２０】本発明の第1の実施の形態に係る半導体装置の別の製造方法の1工程を示した素子断面図。
【図２１】本発明の第1の実施の形態に係る半導体装置の別の製造方法の1工程を示した素子断面図。
【図２２】本発明の第2の実施の形態に係る半導体装置の模式的断面構造図。
【図２３】本発明の第2の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図２４】本発明の第2の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図２５】本発明の第2の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図２６】本発明の第2の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図２７】本発明の第2の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図２８】本発明の第2の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図２９】本発明の第3の実施の形態に係る半導体装置の模式的断面構造図。
【図３０】本発明の第3の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図３１】本発明の第3の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図３２】本発明の第3の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図３３】本発明の第3の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図３４】本発明の第3の実施の形態に係る半導体装置の製造方法の1工程を示した素子断面図。
【図３５】本発明の第4の実施の形態に係る半導体装置であって、縦型構造のGSDの模式的断面構造図。
【図３６】本発明の第5の実施の形態に係る半導体装置であって、CMOSGSD構造の模式的断面構造図。
【図３７】本発明の第5の実施の形態に係る半導体装置であって、CMOSGSDの回路構成図。
【図３８】本発明の第6の実施の形態に係る半導体装置であって、CMOSゲートアレイに適用可能なNAND回路構成図。
【図３９】本発明の第6の実施の形態に係る半導体装置であって、GSDのセンサ回路への適用例を示す模式的ブロック構成図。
【図４０】本発明の第6の実施の形態に係る半導体装置であって、GSDのESD保護回路への適用例を示す模式的ブロック構成図。
【符号の説明】
11…埋込みシリコン酸化膜
12…下地シリコン基板
2…ゲート絶縁膜
3…ゲート電極
4，41…ショットキー電極
42…ショットキー電極用のコンタクト
5…第1の半導体領域
51…第1の半導体層
52…第1の半導体層
6…第2の半導体領域
61…オーミック電極
62…オーミック電極用のコンタクト
10…ゲート側壁
11…エッチング防止用酸化膜
20…フォトレジスト
51…p型第1の半導体領域
52…n型第3の半導体領域
61…n型第2の半導体領域
62…p型第4の半導体領域
70,72,73…p型GSD
71,74,75…n型GSD
80，81…電源回路
82…電流検出回路部
83,85…GSD回路部
84…内部回路
86…入力端子
87…しきい値調整電圧入力端子
88…大電流スイッチ
100…ダミーシリコン基板
Id…ドレイン電流
Vd…ドレインバイアス電圧
Vds…ドレインソース間バイアス電圧
Vg…ゲート（バイアス）電圧
Vdd…駆動（電源）電圧
Vss…接地電位
x,y…入力信号
f…出力信号
【図１】
0004118735.tif 000002
【図２】
0004118735.tif 000003
【図３】
0004118735.tif 000004
【図４】
0004118735.tif 000005
【図５】
0004118735.tif 000006
【図６】
0004118735.tif 000007
【図７】
0004118735.tif 000008
【図８】
0004118735.tif 000009
【図９】
0004118735.tif 000010
【図１０】
0004118735.tif 000011
【図１１】
0004118735.tif 000012
【図１２】
0004118735.tif 000013
【図１３】
0004118735.tif 000014
【図１４】
0004118735.tif 000015
【図１５】
0004118735.tif 000016
【図１６】
0004118735.tif 000017
【図１７】
0004118735.tif 000018
【図１８】
0004118735.tif 000019
【図１９】
0004118735.tif 000020
【図２０】
0004118735.tif 000021
【図２１】
0004118735.tif 000022
【図２２】
0004118735.tif 000023
【図２３】
0004118735.tif 000024
【図２４】
0004118735.tif 000025
【図２５】
0004118735.tif 000026
【図２６】
0004118735.tif 000027
【図２７】
0004118735.tif 000028
【図２８】
0004118735.tif 000029
【図２９】
0004118735.tif 000030
【図３０】
0004118735.tif 000031
【図３１】
0004118735.tif 000032
【図３２】
0004118735.tif 000033
【図３３】
0004118735.tif 000034
【図３４】
0004118735.tif 000035
【図３５】
0004118735.tif 000036
【図３６】
0004118735.tif 000037
【図３７】
0004118735.tif 000038
【図３８】
0004118735.tif 000039
【図３９】
0004118735.tif 000040
【図４０】
0004118735.tif 000041