(57)【特許請求の範囲】
【請求項１】
差動増幅器のオフセットエラーを較正するための較正回路であって、
レジスタ値のとり得る複数の集合の範囲から選択された、最上位ビットから最下位ビットまでに対応するレジスタ値の集合を記憶するように動作する複数の較正レジスタを含む記憶回路と、
前記記憶回路に記憶された前記レジスタ値の集合に基いて生成された出力較正信号を前記差動増幅器へ供給することにより、前記差動増幅器を選択された較正状態にするように動作する出力回路と、
テスト段階において、テスト開始時に前記複数の較正レジスタを低にリセットするとともに、前記複数の較正レジスタに対応するレジスタ・アドレスを最上位ビットから最下位ビットへと順番にセットしていくに際して前記レジスタ・アドレスがセットされた各ビットについて、選択された較正状態の前記差動増幅器に供給されたテスト電流Ｉｔｅｓｔに応答して生成された差動増幅器信号であるテスト電圧Ｖｔｅｓｔが高であるか否かを判断し、前記テスト電圧Ｖｔｅｓｔが高であるか否かの判断結果に応じて、前記レジスタ・アドレスがセットされたビットに対応する較正レジスタをセットすることにより、前記レジスタ値の取り得る範囲を最終的なレジスタ値の集合が得られるまで二分探索に従って徐々に狭めていき、最終的なレジスタ値を前記較正レジスタに記憶させる、前記記憶回路に接続された制御回路と、を有する較正回路。
【請求項２】
前記出力回路が粗較正回路と微較正回路とを含み、
前記記憶回路は、前記較正レジスタとして、前記粗較正回路用の複数の較正レジスタと、前記微較正回路用の複数の較正レジスタとを有し、
前記制御回路は、前記二分探索に従って、前記粗較正回路用の複数の較正レジスタに前記粗較正回路用の最終的なレジスタ値を記憶させるとともに、前記微較正回路用の複数の較正レジスタに前記微較正回路用の最終的なレジスタ値を記憶させる、請求項１の較正回路。
【請求項３】
前記粗較正回路がプログラマブル分圧回路を含む、請求項２の較正回路。
【請求項４】
前記粗較正回路は前記差動増幅器の入力段において１以上のトランジスタに加えられた逆ゲートバイアス電圧を調節するように動作する、請求項２または３の較正回路。
【請求項５】
前記微較正回路がプログラマブルインピーダンス回路を含む、請求項２の較正回路。
【請求項６】
前記微較正回路は前記差動増幅器の入力段において１以上のトランジスタのインピーダンス値を調節するように動作する、請求項２または５の較正回路。
【請求項７】
前記レジスタ・アドレスがセットされる期間と、テスト電圧Ｖｔｅｓｔが高であるか否かを判断する期間とが、選択された遅延時間によって分離されている、請求項１の較正回路。
【請求項８】
前記差動増幅器は、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）要素のメモリ状態を検知するものであり、前記較正回路は、前記ＭＲＡＭのチップ内に設けられることを特徴とする請求項１〜７のいずれか一つの較正回路。
【請求項９】
差動増幅器におけるオフセットエラーの較正方法であって、
レジスタ値のとり得る複数の集合の範囲から選択された、最上位ビットから最下位ビットまでに対応するレジスタ値の集合を複数の較正レジスタを含む記憶回路に記憶する段階と、
前記記憶回路に記憶された前記レジスタ値の集合に基いて生成された出力較正信号を前記差動増幅器へ供給することにより、前記差動増幅器を選択された較正状態にする段階と、
テスト段階において、テスト開始時に前記複数の較正レジスタを低にリセットするとともに、前記複数の較正レジスタに対応するレジスタ・アドレスを最上位ビットから最下位ビットへと順番にセットしていくに際して前記レジスタ・アドレスがセットされた各ビットについて、選択された較正状態の前記差動増幅器に供給されたテスト電流Ｉｔｅｓｔに応答して生成された差動増幅器信号であるテスト電圧Ｖｔｅｓｔが高であるか否かを判断し、前記テスト電圧Ｖｔｅｓｔが高であるか否かの判断結果に応じて、前記レジスタ・アドレスがセットされたビットに対応する較正レジスタをセットすることにより、前記レジスタ値の取り得る範囲を最終的なレジスタ値の集合が得られるまで二分探索に従って徐々に狭めていき、最終的なレジスタ値を前記較正レジスタに記憶させる段階と、を有する較正方法。
【請求項１０】
較正状態にする段階は、粗較正段階と、微較正段階とを含み、
前記記憶回路は、前記較正レジスタとして、前記粗較正段階用の複数の較正レジスタと、前記微較正段階用の複数の較正レジスタとを有し、
最終的なレジスタ値を前記較正レジスタに記憶させる段階は、前記二分探索に従って、前記粗較正回路用の複数の較正レジスタに前記粗較正回路用の最終的なレジスタ値を記憶させるとともに、前記微較正回路用の複数の較正レジスタに前記微較正回路用の最終的なレジスタ値を記憶させる、請求項９の較正方法。
【請求項１１】
前記粗較正段階は、前記差動増幅器の入力段において１以上のトランジスタに加えられた逆ゲートバイアス電圧を調整する、請求項１０の較正方法。
【請求項１２】
前記微較正段階は、前記差動増幅器の入力段において１以上のトランジスタのインピーダンス値を調節する、請求項１０の較正方法。
【請求項１３】
前記レジスタ・アドレスがセットされる期間と、テスト電圧Ｖｔｅｓｔが高であるか否かを判断する期間とが、選択された遅延時間によって分離されている、請求項９の較正方法。
【請求項１４】
前記差動増幅器は、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）要素のメモリ状態を検知するものであり、
前記較正方法は、前記ＭＲＡＭのチップ内に設けられた較正回路によって、実行されることを特徴とする請求項９〜１３のいずれか一つの較正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅器のオフセットを較正するためのシステム及び方法に関するものである。
【０００２】
【従来の技術】
一般に、差動増幅器は１対の差動入力端子に加えられた２つの信号の差分を増幅して出力信号を生成するように構成されている。出力信号を０にするため、差動増幅器の差動入力端子間にオフセット信号を加えなければならない場合がある。オフセット・エラーの原因は、差動増幅器の物理的設計から生じることもあるし、あるいは、プロセス変動から生じる可能性もある。回路しきい値、装置サイズの不整合、及び、回路動作条件は、全てオフセット・エラーの原因になる。差動増幅器のオフセット・エラーを較正するための多種多様なアナログ技術が提案されている。アナログ技術の１つでは、正確なトランジスタのサイジング及び慎重な物理的レイアウトを施して、基本的なオフセット・パラメタを最小限に抑えることが必要になる。しかし、最適な設計であっても、設計によるオフセット補正だけでは、応用対象となる多種多様な差動増幅器のオフセット電圧を十分に制御できないことが多い。
【０００３】
もう１つのアナログ較正技術では、オフセット・エラーの補正にスイッチ・キャパシタ回路の利用が必要になる。典型的なスイッチ・キャパシタ回路では、大型のオフセット補正コンデンサを備えた高利得の差動増幅器を利用して、オフセット補正データをサンプリング及び保持している。一般に、比較的大きなオフセット補正コンデンサを用いて漏洩及び減衰効果を最小限にしている。しかし、こうした大型コンデンサの製造には、特殊な集積回路プロセス・ステップと、かなりの量の回路領域が必要になる。さらに、オフセット電圧を一般的な装置仕様（例えば、数十マイクロボルト）内に保持するには、極めて高いリフレッシュレートが必要になる。
【０００４】
差動増幅器のオフセット・エラーを制御するための他の技術では、アナログ制御のオフセット較正が必要になる。概してこれらのアナログ技術は、特殊なアナログ回路を用いてアナログ制御信号を生成する。追加の回路を利用してアナログ制御信号のサンプリング及び記憶を行う。通常の回路漏洩電流によって、アナログ制御信号データが頻繁にリフレッシュされる。一般に、アナログ制御技術は、スイッチ・キャパシタ技術と同じくサンプリング及び保持に制限を受ける。
【０００５】
さらに他の差動増幅器オフセット較正技術も提案されている。
【０００６】
【発明が解決しようとする課題】
従って、効率のよい信頼に足るやり方で差動増幅器のオフセット・エラーを較正するための回路及び方法が必要とされている。
【０００７】
【課題を解決するための手段】
本発明は、効率のよい信頼に足るやり方で差動増幅器のオフセット・エラーを較正するための回路及び方法を特徴とする。すなわち、本発明によれば、完了までに必要とされるテスト段階が線形探索法よりも大幅に少ない非線形探索法に従って、差動増幅器の最終的な較正された状態が得られる。そのため、本発明によると、較正プロセスの全体的な長さに悪影響を与えることなく長いテスト期間を利用することが可能になる。較正点に近い回路条件では内部テスト信号がある状態から他の状態へ比較的緩やかに切り替わるので、テスト時間を長くすることにより、内部テスト信号がその最終値に達するまでの時間を長くすることができ、従って較正精度が向上する。
【０００８】
一態様において、本発明は、記憶回路、出力回路、及び、制御回路を含む較正回路を特徴とする。記憶回路は、レジスタ値のとり得る複数の集合の範囲から選択された、最上位ビットから最下位ビットまでに対応するレジスタ値の集合を記憶するように動作する複数の較正レジスタを含む。出力回路は、記憶回路に接続され、記憶回路に記憶されたレジスタ値の集合に基いて生成された出力較正信号を差動増幅器へ供給することにより、差動増幅器を選択された較正状態にするように動作する。制御回路は、記憶回路に接続され、テスト開始時に前記複数の較正レジスタを低にリセットするとともに、前記複数の較正レジスタに対応するレジスタ・アドレスを最上位ビットから最下位ビットへと順番にセットしていくに際して前記レジスタ・アドレスがセットされた各ビットについて、選択された較正状態の前記差動増幅器に供給されたテスト電流Ｉｔｅｓｔに応答して生成された差動増幅器信号であるテスト電圧Ｖｔｅｓｔが高であるか否かを判断し、前記テスト電圧Ｖｔｅｓｔが高であるか否かの判断結果に応じて、前記レジスタ・アドレスがセットされたビットに対応する較正レジスタをセットすることにより、前記レジスタ値の取り得る範囲を最終的なレジスタ値の集合が得られるまで二分探索に従って徐々に狭めていき、最終的なレジスタ値を前記較正レジスタに記憶させる。
【０００９】
本発明の実施態様は、下記の特徴のうちの１以上を含むことができる。
【００１０】
記憶回路は較正レジスタの集合を含むことが好ましい。各較正レジスタは、大域選択信号の集合によってゲート制御することが可能である。各較正レジスタは、セット可能及びリセット可能にすることが可能である。
【００１１】
出力回路は、粗較正回路及び微較正回路を含むことが好ましい。粗較正回路は、プログラマブル分圧回路を含むことができる。いくつかの実施態様では、粗較正回路は差動増幅器の入力段にある１以上のトランジスタに加えられる逆ゲート・バイアス電圧を調節するように動作する。微較正回路は、プログラマブル・インピーダンス回路を含むことができる。いくつかの実施態様では、微較正回路は差動増幅器の入力段にある１以上のトランジスタのインピーダンス値を調節するように動作する。
【００１２】
制御回路は、所与のテスト段階の開始部においてテスト・プログラマブル値を生成し、前記所与のテスト段階の終了部において最終的なプログラミング値を選択するように動作する。選択された遅延期間によって、テストプログラミング値を生成するときの所与のテスト段階の期間と最終的なプログラミング値を選択するときの所与のテスト段階の期間とを分離することができる。いくつかの実施態様において、制御回路は、二分探索に従ってプログラミング値のとり得る集合の範囲を徐々に狭めてゆく。これらの実施態様において、制御回路は、各テスト段階の間に、最終的なプログラミング値の集合の中から１つの値を選択することにより、プログラミング値のとり得る集合の範囲を徐々に狭めてゆくことができる。最終的なプログラミング値の集合の値は、最上位ビットから最下位ビットの順で選択することができる。
【００１３】
さらに本発明は、差動増幅器のオフセット・エラーを較正する方法も特徴とする。
【００１４】
本発明の他の特徴及び利点については、図面及び特許請求の範囲の記載を含めて、下記の説明から明らかになるであろう。
【００１５】
【発明の実施の形態】
下記の説明では、同様の構成要素の識別には同様の符号を用いる。また、図面は、典型的な実施態様の主な特徴の概略を例示することを意図したものである。これらの図面は、描かれた構成要素の実際の実施態様のあらゆる特徴を描くものでも相対的寸法を描くものでもなく、一定のスケールで描いてはいない。
【００１６】
図１を参照すると、一実施態様において、差動増幅器１０は、粗較正回路１２及び微較正回路１４を含むオフセット・エラー較正回路によって較正することができる。較正制御装置１６には、粗較正回路１２及び微較正回路１４をそれぞれ制御するための大域制御回路及び局所制御回路が含まれる。較正制御装置１６は、テスト電流源回路１８から加えられたテスト信号（ＩTEST）に応答して差動増幅器１０が生成した出力信号（ＶTEST）を検知した値に部分的に基づいて、粗較正回路及び微較正回路を制御する。較正制御装置１６は、チップ内のステートマシンとしてもチップ外の制御装置としても実施することができる。以下で詳細に説明するように、較正制御装置１６は、効率的な非線形のオフセット較正プロセスに従って自動的に差動増幅器１０を較正するように動作する。
【００１７】
差動増幅器１０は、直接注入電荷増幅器、単位利得増幅器、及び、トランスインピーダンス増幅器を含む様々な差動増幅回路のうちの任意の１つで実施することができる。例示の実施態様の場合、差動増幅器１０は、例えば、抵抗交差点アレイをなす磁気ランダム・アクセス・メモリ（ＭＲＡＭ）要素のメモリ状態を検知するように構成された直接注入電荷演算増幅器として実施される。粗較正回路及び微較正回路１２、１４は小型であり、感度増幅回路と共にＭＲＡＭアレイの下方に形成することができるので、特にこうした用途に有利である。さらに、粗較正回路及び微較正回路１２、１４は、外部制御装置からの比較的少数の制御及びクロック信号で動作し、感度増幅回路をオフセット較正するための適当な値を判定して、保持する。この実施態様の場合、差動増幅器１０には入力段２０及び出力段２２が含まれる。入力段２０には、第１、第２及び第３のＰＭＯＳトランジスタ２４、２６、２８と、制御電流経路を形成する第１及び第２のＮＭＯＳトランジスタ３０、３２とを備えた、ＰＭＯＳ差動増幅器が含まれる。基板は、ＮＭＯＳトランジスタ３０及び３２について共通であるが、ＰＭＯＳトランジスタ２４及び２６は、基板に形成された分離されたＮ型ウェル内に配置される。ＰＭＯＳトランジスタ２４、２６は、参考までに本明細書で援用する米国特許第６，２６２，６２５号に記載されているように、酸化物障壁によってブリッジ形成され、ゲート電極によって被覆された２つのＰ型拡散によって形成することが可能である。ウェル内のＮ型拡散は、ウェルに対する接点として用いられる。これらのＮ型拡散により、粗較正回路１２のレジスタに記憶された粗較正プログラミング値の最終的な集合によってセットされた電圧レベル（ＶCOARSE+、ＶCOARSE-）により、第１及び第２のＰＭＯＳトランジスタ２４及び２６の逆ゲート・バイアスを制御することが可能になる。これらのＰＭＯＳトランジスタ２４及び２６のゲートを貫いて延びる矢印は、図１の基板に対する接続の概略を表している。微較正回路１４は、トランジスタ３０、３２のソース端子に加える電圧レベル（ＶFINE+、ＶFINE-）を調整することによってＮＭＯＳトランジスタ３０、３２のインピーダンスを調節するように構成されている。これらの電圧レベルは、微較正回路１４のレジスタに記憶された最終的な微較正プログラミング値の集合によってセットされる。
【００１８】
差動増幅器１０の出力段２２には、差動増幅器１０の利得を増大させるように動作する２つのトランジスタ３４及び３６と、電流源トランジスタ４０が含まれる。第１のＰＭＯＳトランジスタ２４と出力段２２との間にはフィードバック・ループ３８が形成される。実施態様によっては、フィードバック・ループ３８に周波数補償回路４２を組み込み、出力段２２の高周波利得を低減することによって出力段２２の安定性を制御することが可能なものもある。周波数補償回路４２には、従来の周波数補償回路（例えば、米国特許第６，２６２，６２５号に記載のものと同様の抵抗器・コンデンサ周波数補償回路）を用いることができる。また、フィードバック・ループ３８には、周波数補償回路４２の出力に接続されたゲートと、入力段２０の第１のＰＭＯＳトランジスタ２４に接続されたドレイン・ソース経路とを有する電流源トランジスタ４０も含まれる。動作時には、電流源トランジスタ４０に流れ込む出力電流ＩOUTを調節することにより、ノード３８の出力電圧を規定値にセットすることができる。
【００１９】
差動増幅器１０の通常動作は、ノード３８の出力電圧を制御して加えられた基準電圧ＶREFと等しいレベルにする。ノード３８に取り付けられた抵抗要素を通してＶREF／ＲLOADの出力電流ＩOUTが流れる。例示の実施態様の場合、ノード３８は抵抗交差点メモリの選択されたビット線に対応し、ＲLOADは選択されたメモリ・セルの有効抵抗に対応する。基準電圧ＶREFと差動増幅器１０によりノード３８に加えられた電圧との電圧差は、増幅器の誤差電圧として定義される。大型の抵抗交差点メモリ・アレイ（Ｎr＝行数）の場合、１００〜２００μＶのオーダの誤差電圧によって過剰レベルの「漏洩電流」（ＩSNEAK＝「誤差電圧」／（ＲLOAD／Ｎr）が選択していない行にも流れてしまい、差動増幅器１０を含む感度増幅器は選択されたメモリ素子から確実に読み出しを行えない場合がある。差動増幅器１０に付随する較正回路は、差動増幅器１０のオフセット・パラメタを調節して増幅器の誤差電圧を許容し得る低レベル（０〜５０μＶ）まで低下させるように動作する。例示の実施態様の場合、出力電流ＩOUTが積分回路４３に供給され、個々の交差点メモリについて完全な感度増幅器が形成される。
【００２０】
較正中、テスト電流源回路１８は、較正制御装置１６から受信したリセット較正信号（Ｒｅｓｅｔ＿Ｃａｌ）に応答して、テスト電流（ＩTEST）をテスト・ノード４４に供給する。このテスト信号電流の大きさは、オフセット・エラーが存在しない場合に想定される出力信号電流（ＩOUT）の値と実質的に対応するようにセットすることができる。粗較正回路及び微較正回路１２、１４によって印加される較正信号ＶCOARSE+、ＶCOARSE-、ＶFINE+、及び、ＶFINE-は、それぞれの非線形探索プロセスに従ってセットされる。較正信号ＶCOARSE+、ＶCOARSE-、ＶFINE+、及び、ＶFINE-の最終的な値は、テスト・ノード４４で検知されたテスト電圧ＶTESTの値に部分的に基づいて選択される。具体的には、異なるレジスタ・アドレスが粗較正回路１２または微較正回路１４へ供給される毎に、粗較正信号ＶCOARSE+、ＶCOARSE-または微較正信号ＶFINE+、ＶFINE-のレベルが変更される。テスト電流ＩTESTが差動増幅器１０の出力電流ＩOUTを超えると、テスト・ノード４４に生成される電圧ＶTESTが高に引き上げられる。同様に、テスト電流ＩTESTが差動増幅器１０の出力電流ＩOUT未満になると、テスト・ノード４４に生成される電圧ＶTESTが低に引き下げられる。較正中は、テスト電圧ＶTESTを検知した値に基づいて較正レジスタ値のとり得る値の範囲が序々に狭められ、最終的な最適なプログラミング値（即ちレジスタ値）の集合が得られるまで狭められる。これらの記憶されたレジスタ値により、トランジスタ２４、２６の逆ゲート・バイアス・レベルをセットする粗較正信号ＶCOARSE+、ＶCOARSE-の最終的な値がセットされ、トランジスタ３０、３２のインピーダンス・レベルをセットする微較正信号ＶFINE+、ＶFINE-の最終的な値がセットされる。
【００２１】
図２Ａ、２Ｂ、及び、２Ｃを参照すると、一実施態様において、粗較正回路１２には、ＰＭＯＳトランジスタ２４、２６の分離ウェルに対し、逆ゲート・バイアス電圧ＶCOARSE+、ＶCOARSE-を生成するように構成された１対のプログラマブル分圧器５０、５２が含まれる。各分圧器５０、５２は動作電圧源（ＶDD）と基準電位（ＧＮＤ）との間に接続される。各分圧器５０、５２には、それぞれ上方トランジスタ及び下方トランジスタ５８、６０及び６２、６４と、異なるソース・ドレイン経路抵抗を有する４つの中間トランジスタとが含まれる。分圧回路５０、５２の各トランジスタに関連したｗ／ｌ比は、関連トランジスタの幅対長さ比に対応する。トランジスタ・サイズの変更によって、分圧器の比がセットされる。粗較正信号ＶCOARSE+、ＶCOARSE-は、制御信号Ｓ０：Ｓ４及びＳ０ｂ：Ｓ４ｂを用いて中間トランジスタの異なる集合をオンにすることにより、ＶDD〜ＧＮＤの電圧範囲で２5（すなわち３２）通りの異なる値にセットすることができる。粗較正回路１２には、５つの１ビット較正レジスタ５６からなる集合５４も含まれる。制御信号Ｓ０：Ｓ３及びＳ０ｂ：Ｓ３ｂは、１ビット・レジスタ５６の集合５４のうち、４つのレジスタによってセットされる。５番目の１ビット・レジスタ５６は、分圧器５０、５２の下方トランジスタ６０、６４のゲートに印加される電圧をセットして、正のオフセット補正と負のオフセット補正のうちのいずれを実施するかを制御する。これらのレジスタを用いると、シングル・ショット・フリップ・フロップを用いた場合とは対照的に、例えばスプリアス・ノイズによって生じる可能性のある較正エラーが回避される。例示の実施態様における粗較正回路は５ビットでプログラムすることが可能であるが、所望の較正分解能レベル及びその他の所望の性能考慮事項に応じて、もっと多数のビット数でプログラムすることもできるし、もっと少数のビットでプログラムすることも可能である。
【００２２】
図３Ａ、３Ｂ、及び、３Ｃを参照すると、一実施態様において、微較正回路１４には、トランジスタ３０、３２のインピーダンス・レベルをセットする微較正信号ＶFINE+及びＶFINE-を生成するように構成された１対のプログラマブル・インピーダンス回路７０、７２が含まれる。プログラマブル・インピーダンス回路７０、７２は、それぞれ第１及び第２のＮＭＯＳトランジスタ３０、３２に接続され、１対の電流ミラー回路を形成する。各プログラマブル・インピーダンス回路７０、７２にはそれぞれ、下方トランジスタ７８、８０、及び、異なるソース・ドレイン経路抵抗を有する４つの中間トランジスタが含まれる。プログラマブル回路７０、７２の各トランジスタに関連したｗ／ｌ比は、関連トランジスタの幅対長さ比に対応する。トランジスタ・サイズの変更によって、インピーダンス比がセットされる。微較正信号ＶFINE+及びＶFINE-、従って、１対の電流ミラーにおけるインピーダンス・レベルは、制御信号Ｓ０：Ｓ４及びＳ４ｂを用いて中間トランジスタの異なる集合をオンにすることにより、２5（すなわち３２）通りの異なる値にセットすることが可能である。微較正回路１４には、５つの１ビット較正レジスタ７６からなる集合７４も含まれる。制御信号Ｓ０：Ｓ３は、１ビット・レジスタ７６の集合７４のうち、４つのレジスタによってセットされる。５番目の１ビット・レジスタ７６は、インピーダンス回路７０、７２の下方トランジスタ７８、８０のゲートに印加される電圧をセットして、正のオフセット補正と負のオフセット補正とのうちのいずれを実施するかを制御する。これらのレジスタを用いると、シングル・ショット・フリップ・フロップを用いた場合とは対照的に、例えばスプリアス・ノイズによって生じる可能性のある較正エラーが回避される。例示の実施態様における微較正回路は５ビットでプログラムすることが可能であるが、所望の較正分解能レベル及び他の所望の性能考慮事項に応じて、もっと多数のビットでプログラムすることもできるし、もっと少数のビットでプログラムすることも可能である。
【００２３】
図４Ａ及び４Ｂを参照すると、一実施態様において、粗較正回路及び微較正回路１２、１４の各々の１ビット・レジスタ５６及び７６は、ＮＡＮＤゲート・デコーダ９２の出力によって制御される入力を備えた弱フィードバック・ラッチ９０によって実施することが可能である。大域選択信号Ａ「ｉ」及びＣＦ＿Ｃ及びＣＦ＿Ｆを用いて各較正レジスタのゲートが制御される。局所制御回路（図５Ａ及び５Ｂに関連して後述する）によって入力信号ＣSETが生成され、ラッチ９０の入力に加えられる。以下で詳細に説明するように、ＣSETの値は、各テスト期間の開始時に大域選択信号Ａ［ｉ］の状態によってセットされ、各テスト期間の終了時にテスト信号（ＶTEST）の値によって決まる値にリセットされる。
【００２４】
図５に示すように、大域粗／微較正選択回路１００は、最上位のレジスタ・アドレス・ビットＡ［Ｎ］（例示の実施態様の場合、Ｎ＝５の値）及びクロック信号ＣＴの値に基づいて、較正回路選択信号（ＣＦ＿Ｃ及びＣＦ＿Ｆ）を粗較正回路１２及び微較正回路１４へ送信するように構成される。具体的には、最上位のレジスタ・アドレス・ビットＡ［Ｎ］が低かつＣＴのパルスが高になると、粗較正回路１２が選択される（すなわち、ＣＦ＿Ｃが高にセットされる）。最上位のレジスタ・アドレス・ビットＡ［Ｎ］が高かつＣＴのパルスが高になると、微較正回路１２が選択される（すなわち、ＣＦ＿Ｆが高にセットされる）。
【００２５】
図６及び図７を参照すると、粗較正回路及び微較正回路１２、１４の各々は、大域制御信号の集合に応答する局所制御回路１０２によって制御されており、この大域制御信号の集合には較正レジスタ選択アドレスＡ［Ｎ：０］の集合及び３つのクロック信号（ＣＳ信号、ＣＴ信号、及び、ラッチ信号）が含まれる。局所制御回路１０２には、受信回路１０４、微／粗ゲート回路１０６、及び、テスト信号データ・レジスタ１０８が含まれる。受信回路１０４は、較正許可信号（Ｃａｌ＿Ｅｎａｂｌｅ）がアサートされると、大きく変動するアナログ信号ＶTESTをデジタル信号ＶTEST（デジタル）に変換する。較正許可信号が低のとき、受信回路１０４は使用不可になり、内部ノードＫが低に引き下げられる。微／粗ゲート回路１０６は、このテスト信号ＶTEST（デジタル）と、粗及び微較正回路１２、１４のそれぞれの要件とに基づいて、論理信号ＸTESTを生成する。具体的には、微／粗ゲート回路１０６は、粗較正についても微較正についても同様の論理信号ＸTESTを生成するが、ＶFINE+微較正テストからＶFINE-微較正テストへ切り替えるときに生じるテスト信号の反転には適応するように構成される。テスト信号データ・レジスタ１０８は、ＣＳのパルスが高になったとき各テスト期間の開始時に高にセットされ、各テスト期間の終了時にＸTESTの値にセットされる。ラッチ信号のパルスが生成され、ＣＳまたはＸTESTがテスト信号データ・レジスタ１８０に記憶される。図７に示すように、テスト期間の開始時にＣＳ、ラッチ、及び、ＣＴ信号のパルスが高になると、２（Ｎ−１）個の粗及び微較正レジスタのうちの一方が選択され、高にセットされる。対応する較正回路が使用可能になると（較正回路選択信号ＣＦ＿ＣまたはＣＦ＿Ｆによって）、特定の較正レジスタが選択され、それに対応するレジスタ・アドレスＡ［ｉ］が高になる。テスト期間の終了時には、テスト信号ＶTESTが受信回路１０４及び微／粗ゲート１０６を通して処理され、処理されたテスト信号ＸTESTがテスト信号データ・レジスタ１０８の入力へ供給される。ラッチ信号のパルスが生成され、このＸTESTの値が出力値としてＣｓｅｔを有するテスト信号データ・レジスタ１０８に記憶される。続いてＣＴ信号のパルスが高になり、このＣｓｅｔ値が選択された較正レジスタに記憶される。
【００２６】
図８Ａ、８Ｂ、及び、８Ｃを参照すると、一実施態様において、微／粗ゲート回路１０６は従来の組み合わせ論理ゲート及びラッチによって実施することができる。具体的には、微／粗ゲート回路１０６（図６）には弱フィードバック・ラッチ１１２の送信ゲート制御信号ｃｓｗ４、ｃｓｗ４ｂをセットするためのＮＡＮＤゲート１１０が含まれ、弱フィードバック・ラッチ１１２の入力がテスト信号データ・レジスタ１０８（図６）の出力に接続される。微／粗ゲート回路１０６には論理ゲート回路１１４も含まれ、該論理ゲート回路１１４は、デジタル・テスト信号ＶTEST（デジタル）の値、レジスタ・アドレスＡ［Ｎ：０］、及び、ラッチ１１２の出力（Ｃｓｅｔ４、Ｃｓｅｔ４ｂ）の値に基づいてテスト論理信号ＸTESTの値を制御する。動作時には、Ａ［Ｎ］が低にセットされると、粗較正が実施される。この場合、ゲートＭ１が選択され、ゲートＭ２、Ｍ３、及び、Ｍ４が非選択状態になり、信号ＶTEST（デジタル）が反転されずにゲートを通過する。Ａ［Ｎ］が高にセットされると、微較正が実施される。この場合、微較正回路の最上位ビット（Ａ［Ｎ−１］）のテスト時には、Ｃｓｅｔの状態がＣｓｅｔ４としてラッチ１１２に記憶される。ＶFINE+較正値がセットされている場合にはＣｓｅｔ４が高にセットされ、ＶFINE-較正値がセットされている場合にはＣｓｅｔ４が低にセットされる。微較正回路の最上位ビット（Ａ［Ｎ−１］）がセットされている場合、デジタル・テスト信号ＶTEST（デジタル）は反転することなくゲートＭ２を通過する。また、微較正回路のＶFINE+部分の残りのビット（Ａ［Ｎ−２：０］）がセットされている場合、デジタル・テスト信号ＶTEST（デジタル）は反転することなくゲートＭ３を通過する。しかしながら、微較正回路のＶFINE-部分の残りのビット（Ａ［Ｎ−２：０］）がセットされている場合、デジタル・テスト信号ＶTEST（デジタル）は反転してゲートＭ４を通過する。微／粗ゲート回路１０６の動作に関するさらなる詳細については、図９Ａ及び９Ｂに関連して以下で説明する。
【００２７】
図９Ａ及び９Ｂを参照すると、一実施態様において、差動増幅器１０は、下記のように二分探索較正プロセスに従って較正することができる。まず、較正アドレスをセットし（ステップ１３０）、較正許可信号（Ｃａｌ＿Ｅｎａｂｌｅ）をアサートする（ステップ１３２）。較正回路レジスタを低にリセットし、粗較正回路１２の最上位ビット（Ａ［Ｎ−１］）を高にセットする（ステップ１３４）。粗較正プロセスの開始時には、選択されたレジスタ・アドレス（Ｒｅｇ＿Ａｄｄｒ）を最上位ビットにセットする（ステップ１３６）。粗較正回路１２は、最上位ビットから粗較正を開始することにより（すなわち、テスト・ベクトル［Ａ（４）、Ａ（３）、Ａ（２）、Ａ（１）、Ａ（０）］＝［１、０、０、０、０］）、最適な較正プログラミング値のセッティングがレジスタ・プログラミング値範囲の上半分にあるかレジスタ・プログラミング値範囲の下半分にあるかを判定することできる。テスト遅延時間の経過後（ステップ１３８）、テスト信号ＶTESTをテストする（ステップ１４０）。ＶTESTが高であった場合（ステップ１４２）、ＩTEST＞ＩOUTであり、最適較正アドレス・セッティングはレジスタ・プログラミング値範囲の上半分あるはずである。従って、Ｒｅｇ＿Ａｄｄｒに対応する較正レジスタを高にセットする（ステップ１４４）。ＶTESTが低であった場合（ステップ１４２）、ＩTEST＜ＩOUTであり、最適較正アドレス・セッティングはレジスタ・プログラミング値範囲の下位半分にあるはずであるから、この場合較正レジスタを低にセットする（ステップ１４６）。選択されたレジスタが最下位ビットに相当する場合（すなわち、Ｒｅｇ＿Ａｄｄｒ＝ＬＳＢ）（ステップ１４８）、微較正プロセスを実施する（ステップ１５０）。選択されたレジスタが最下位ビットに相当するものでない場合、Ｒｅｇ＿Ａｄｄｒを１だけデクリメントし（ステップ１５２）、最下位ビットが較正されるまで、粗較正回路１２の各ビットについて二分探索較正プロセスを繰り返す（ステップ１３８〜１５２）。粗較正について最下位ビットが較正された後、アドレス・ビットＡ［Ｎ］（この実施態様の場合、Ａ［５］）を「０」から「１」へ変更し、粗較正回路から微較正回路へ切り替える。
【００２８】
微較正プロセスの開始時には、選択されたレジスタ・アドレス（Ｒｅｇ＿Ａｄｄｒ）を最上位ビットにセットする（ステップ１５４）。微較正回路１４は、最上位ビットから微較正を開始することにより（すなわち、テスト・ベクトル［Ａ（４）、Ａ（３）、Ａ（２）、Ａ（１）、Ａ（０）］＝［１、０、０、０、０］）、最適な較正プログラミング値のセッティングがレジスタ・プログラミング値範囲の上半分にあるかレジスタ・プログラミング値範囲の下半分にあるかを判定することができる。テスト遅延時間の経過後（ステップ１５６）、テスト信号ＶTESTをテストする（ステップ１５８）。通常、Ｃｓｅｔ４が高であった場合（すなわち、ＶFINE+較正値がセットされている場合）には選択された較正レジスタをＶTESTに追従する値にセットするが、Ｃｓｅｔ４が低であった場合（すなわち、ＶFINE-較正値がセットされている場合）には選択された較正レジスタをＶTESTの逆（反転）にセットする。従って、ＶTESTが高かつＣｓｅｔ４が高の場合（ステップ１６０）、Ｒｅｇ＿Ａｄｄｒに対応する較正レジスタを高にセットする（ステップ１６２）。ＶTESTが高かつＣｓｅｔ４が低の場合（ステップ１６４）、Ｒｅｇ＿Ａｄｄｒに対応する較正レジスタを低にセットする（ステップ１６６）。ＶTESTが低かつＣｓｅｔ４が高の場合（ステップ１６８）、Ｒｅｇ＿Ａｄｄｒに対応する較正レジスタを低にセットする（ステップ１７０）。ＶTESTが低かつＣｓｅｔ４が低の場合（ステップ１７２）、Ｒｅｇ＿Ａｄｄｒに対応する較正レジスタを高にセットする（ステップ１７４）。選択されたレジスタが最下位ビットである場合（すなわち、Ｒｅｇ＿Ａｄｄｒ＝ＬＳＢの場合）（ステップ１７６）、較正プロセスを終了し、較正許可信号（Ｃａｌ＿Ｅｎａｂｌｅ）をデアサートする（ステップ１７８）。選択されたレジスタが最下位ビットでなければ、Ｒｅｇ＿Ａｄｄｒを１だけデクリメントし（ステップ１８０）、微較正回路１４の各ビットについてこのプロセスを繰り返す（ステップ１５６〜１８０）。
【００２９】
一般に、線形探索較正技術が比較的多数のテスト期間（２N）を必要とするのに対して、二分探索較正プロセスは２（Ｎ−１）回のテスト期間しか必要としない。そのため、上述の較正プロセスを用いると、較正プロセスの全体的な長さに悪影響を及ぼすことなく長いテスト期間を利用することが可能になる。較正点に近い回路条件では内部テスト信号がある状態から他の状態へ緩やかに切り替わるので、テスト時間を長くすることにより、内部テスト信号がその最終的な値に達するまでの時間を長くすることができ、従って、較正精度を向上させることが可能になる。
【００３０】
他の実施態様は、特許請求の範囲に含まれる。
【００３１】
実施態様によっては、他の二分探索以外の非線形較正探索方法を用いることも可能である。例えば、プログラミング値の範囲は、較正サイクルの開始時に差動増幅器１０の１以上の過去の較正（すなわち、較正履歴）に基づいて狭めることも可能である。あるいは、重み付き探索技術を利用することも可能である。例えば、較正中にテスト信号ＶTESTのリアルタイム値を用いてプログラミング値の範囲を狭めることも可能である。
【００３２】
さらなる他の実施態様は、特許請求の範囲に含まれる。
【００３３】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．差動増幅器(10)のオフセット・エラーを較正するための較正回路であって、プログラミング値のとり得る複数の集合の範囲から選択されたプログラミング値の集合を記憶するように動作する記憶回路(54,74)と、
前記記憶回路(54,74)に記憶された前記プログラミング値の集合に基いて生成された出力較正信号を前記差動増幅器(10)へ供給することにより、前記差動増幅器(10)を選択された較正状態にするように動作する出力回路と、
前記記憶回路(54,74)に接続され、最終的なプログラミング値の集合が得られるまで前記プログラミング値のとり得る集合の範囲を徐々に狭めてゆくことにより最終的なプログラミング値の集合で前記記憶回路(54,74)をプログラムするように動作する制御回路(16)であって、テスト段階において該プログラミング値のとり得る集合の範囲が非線形探索に従って徐々に狭められ、各テスト段階においてプログラミング値の集合が選択された較正状態の差動増幅器(10)に供給されたテスト信号に応答して生成され検知された差動増幅器信号に基づいて選択される、制御回路(16)と、
からなる較正回路。
２．前記出力回路が粗較正回路(12)及び微較正回路(14)を含む、項番１の較正回路。
３．前記粗較正回路(12)がプログラマブル分圧回路(50,52)を含む、項番２の較正回路。
４．前記微較正回路(14)がプログラマブルインピーダンス回路(70,72)を含む、項番２の較正回路。
５．前記制御回路(16)は、所与のテスト段階の開始時にテストプログラミング値を生成し、所与のテスト段階の終了時に最終的なプログラミング値を選択するように動作する、項番１の較正回路。
６．選択された遅延時間によって、前記テストプログラミング値を生成するときの所与のテスト段階の期間と前記最終的なプログラミング値を選択するときの所与のテスト段階の期間とを分離している、項番５の較正回路。
７．前記制御回路(16)は二分探索に従って前期プログラミング値のとり得る集合の範囲を徐々に狭めてゆくように動作する、項番１の較正回路。
８．前記制御回路(16)は、各テスト段階中に最終的なプログラミング値の集合の中から１つの値を選択することにより、前記プログラミング値のとり得る集合の範囲を徐々に狭めてゆくように動作する、項番１の較正回路。
９．前記最終的なプログラミング値の集合の値は、最上位ビットから最下位ビットの順序で選択される、項番８の較正回路。
１０．差動増幅器(10)のオフセットエラーを較正する方法であって、
プログラミング値のとり得る複数の集合の範囲から選択されたプログラミング値の集合を記憶回路(54,74)に記憶するステップと、
前記記憶回路(54,74)に記憶されたプログラミング値の集合に基いて生成された出力較正信号を前記差動増幅器(10)へ供給することにより、前記差動増幅器(10)を選択された較正状態にするステップと、
最終的なプログラミング値の集合が得られるまで前記プログラミング値のとり得る集合の範囲を徐々に狭めてゆくことにより最終的なプログラミング値の集合で前記記憶回路(54,74)をプログラムするステップであって、テスト段階において該プログラミング値のとり得る集合の範囲が非線形探索に従って徐々に狭められ、各テスト段階においてプログラミング値の集合が選択された較正状態の差動増幅器(10)に供給されたテスト信号に応答して生成され検知された差動増幅器信号に基づいて選択されるようにするステップと、
からなる方法。
【００３４】
【発明の効果】
本発明は、上記のように構成することにより、線形探索法よりも大幅に少ないテスト段階数で差動増幅器の最終的な較正された状態が得られる。
【図面の簡単な説明】
【図１】差動増幅器におけるオフセット・エラーを較正するための、粗較正回路、微較正回路、較正制御装置、及び、テスト電流源回路を含む較正回路を示す回路図である。
【図２Ａ】図１の粗較正回路に関する１対のプログラマブル分圧回路を示す回路図である。
【図２Ｂ】図１の粗較正回路に関する１対のプログラマブル分圧回路を示す回路図である。
【図２Ｃ】図２Ａ及び図２Ｂの分圧回路に関するプログラミング値を記憶する１プログラマブル１ビット・レジスタの集合を示す回路図である。
【図３Ａ】図１の微較正回路に関する１対のプログラマブル・インピーダンス回路を示す回路図である。
【図３Ｂ】図１の微較正回路に関する１対のプログラマブル・インピーダンス回路を示す回路図である。
【図３Ｃ】図３Ａ及び図３Ｂのインピーダンス回路に関するプログラミング値を記憶するプログラマブル１ビット・レジスタの集合を示す回路図である。
【図４Ａ】１ビット・レジスタの復号回路を示す図である。
【図４Ｂ】１ビット・レジスタのラッチを示す図である。
【図５】図１の粗較正回路及び微較正回路に１対の大域選択信号を供給するための論理回路を示す図である。
【図６】図１の粗較正回路及び微較正回路のレジスタに値をプログラムするための局所制御回路を示す回路図である。
【図７】時間の関数としてプロットされた大域制御信号値のグラフである。
【図８Ａ】図６の局所制御回路の粗／微選択回路のコンポーネントを示す回路図である。
【図８Ｂ】図６の局所制御回路の粗／微選択回路のコンポーネントを示す回路図である。
【図８Ｃ】図６の局所制御回路の粗／微選択回路のコンポーネントを示す回路図である。
【図９Ａ】粗オフセット較正方法を示すフロー図である。
【図９Ｂ】微オフセット較正方法を示すフロー図である。
【符号の説明】
１０  差動増幅器
１２  粗較正回路
１４  微較正回路
１６  制御回路
５０  プログラマブル分圧回路
５２  プログラマブル分圧回路
５４  記憶回路
７０  プログラマブル・インピーダンス回路
７２  プログラマブル・インピーダンス回路
７４  記憶回路
【図１】
0004118651.tif 000002
【図２Ａ】
0004118651.tif 000003
【図２Ｂ】
0004118651.tif 000004
【図２Ｃ】
0004118651.tif 000005
【図３Ａ】
0004118651.tif 000006
【図３Ｂ】
0004118651.tif 000007
【図３Ｃ】
0004118651.tif 000008
【図４Ａ】
0004118651.tif 000009
【図４Ｂ】
0004118651.tif 000010
【図５】
0004118651.tif 000011
【図６】
0004118651.tif 000012
【図７】
0004118651.tif 000013
【図８Ａ】
0004118651.tif 000014
【図８Ｂ】
0004118651.tif 000015
【図８Ｃ】
0004118651.tif 000016
【図９Ａ】
0004118651.tif 000017
【図９Ｂ】
0004118651.tif 000018