(57)【特許請求の範囲】
【請求項１】
ソース、ドレイン、ゲートを有するＰ型の第１のフィールドトランジスタと、
ソース、ドレイン、ゲートを有するＰ型の第２のフィールドトランジスタと、
ソース、ドレイン、ゲートを有するＮ型の第１のＭＯＳトランジスタと、
ソース、ドレイン、ゲートを有するＮ型の第２のＭＯＳトランジスタと、
コレクタ、ベース、エミッタを有するＮＰＮ型の第１のバイポーラトランジスタと、
を備え、
前記第１のＭＯＳトランジスタの前記ソースに与えられる電位及び前記第２のＭＯＳトランジスタの前記ソースに与えられる電位のいずれよりも高い電位が、前記第１のフィールドトランジスタの前記ソース、前記第２のフィールドトランジスタの前記ソース、前記第１のバイポーラトランジスタの前記コレクタに与えられ、
前記第１のフィールドトランジスタの前記ドレイン及び前記第１のＭＯＳトランジスタの前記ドレインは前記第２のフィールドトランジスタの前記ゲートに接続され、
前記第２のフィールドトランジスタの前記ドレインは前記第１のフィールドトランジスタの前記ゲート及び前記第１のバイポーラトランジスタの前記ベースに接続され、
前記第２のＭＯＳトランジスタの前記ドレインと前記第１のバイポーラトランジスタの前記エミッタとが共通に接続された接続点において出力信号が得られ、
前記第１のＭＯＳトランジスタの前記ゲートと、前記第２のＭＯＳトランジスタの前記ゲートには互いに相補的な信号がそれぞれ入力する半導体回路。
【請求項２】
前記第２のフィールドトランジスタと第１のバイポーラトランジスタとは絶縁ゲート型バイポーラトランジスタを構成する、請求項１記載の半導体回路。
【請求項３】
前記絶縁ゲート型バイポーラトランジスタは、
主表面を有し、第１導電型の第１半導体層と、
前記主表面に選択的に配置された第１フィールド絶縁膜と、
いずれもが、前記第１導電型とは反対の第２導電型で、前記主表面に選択的に配置され、前記第１フィールド絶縁膜を介して相互に対峙する第２半導体層及び第３半導体層と、
前記第３半導体層に関して前記第２半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第４半導体層と、
前記第２半導体層の、前記第１半導体層とは反対側に選択的に配置された、前記第１導電型の第５半導体層と、
前記主表面とは反対側で、前記第２乃至第４半導体層のいずれにも対峙する前記第１導電型の第６半導体層と、
前記第６半導体層とは反対側で前記第２半導体層に配置される第２フィールド絶縁膜と、
前記第６半導体層とは反対側で前記第２半導体層に配置され、前記第５半導体層と共に前記第２フィールド絶縁膜を挟み、前記第２導電型で前記第２半導体層よりも不純物濃度が高い第７半導体層と、
前記第２半導体層及び前記第３半導体層が挟む前記第１半導体層に、前記第１フィールド絶縁膜を介して対峙する第１電極と、
前記第３半導体層及び前記第４半導体層の両方に電気的に接続される第２電極と
を有する、請求項２記載の半導体回路。
【請求項４】
前記第１のバイポーラトランジスタの前記ベース及び前記エミッタの間に接続された第１の抵抗
を更に備える、請求項１及び請求項２のいずれか一つに記載の半導体回路。
【請求項５】
前記第５半導体層及び前記第７半導体層に接触する第３電極を更に備える、請求項３記載の半導体回路。
【請求項６】
前記第５半導体層に接触する第４電極を更に備え、
前記第３電極は前記第５半導体層に対して前記第４電極よりも前記第７半導体層から離れた位置で前記第５半導体層に接触する、請求項５記載の半導体回路。
【請求項７】
ソース、ドレイン、ゲートを有するＮ型の第３のＭＯＳトランジスタを更に備え、
前記第２のＭＯＳトランジスタの前記ゲートに与えられた信号と同じ論理の信号が、前記第３のＭＯＳトランジスタの前記ゲートに与えられ、
前記第３のＭＯＳトランジスタの前記ソースは前記第２のＭＯＳトランジスタの前記ソースに接続され、
前記第３のＭＯＳトランジスタの前記ドレインは、前記第１のフィールドトランジスタの前記ゲートと、前記第２のフィールドトランジスタの前記ドレインと、前記第１のバイポーラトランジスタの前記ベースとに共通に接続される、請求項１及び請求項２のいずれか一つに記載の半導体回路。
【請求項８】
ソース、ドレイン、ゲートを有するＮ型の第３のフィールドトランジスタを更に備え、
前記第３のフィールドトランジスタの前記ゲートは、前記第１のＭＯＳトランジスタの前記ドレイン及び前記第１のフィールドトランジスタの前記ドレインに共通に接続され、
前記第３のフィールドトランジスタの前記ソースは前記第２のＭＯＳトランジスタの前記ソースに接続され、
前記第３のフィールドトランジスタの前記ドレインは、前記第１のフィールドトランジスタの前記ゲートと、前記第２のフィールドトランジスタの前記ドレインと、前記第１のバイポーラトランジスタの前記ベースとに共通に接続される、請求項１及び請求項２のいずれか一つに記載の半導体回路。
【請求項９】
ソース、ドレイン、ゲートを有するＰ型の第１のフィールドトランジスタと、
ソース、ドレイン、ゲートを有するＰ型の第２のフィールドトランジスタと、
ソース、ドレイン、ゲートを有するＮ型の第１のＭＯＳトランジスタと、
ソース、ドレイン、ゲートを有するＮ型の第２のＭＯＳトランジスタと、
コレクタ、ベース、エミッタを有するＮＰＮ型の第１のバイポーラトランジスタと、
コレクタ、ベース、エミッタを有するＰＮＰ型の第２のバイポーラトランジスタと
を備え、
前記第１のＭＯＳトランジスタの前記ソースに与えられる電位及び前記第２のＭＯＳトランジスタの前記ソースに与えられる電位のいずれよりも高い電位が、前記第１のフィールドトランジスタの前記ソース、前記第２のバイポーラトランジスタの前記エミッタに与えられ、
前記第２のフィールドトランジスタの前記ソースは前記第２のバイポーラトランジスタの前記エミッタ又は前記第２のバイポーラトランジスタの前記ベースに接続され、
前記第１のフィールドトランジスタの前記ドレイン及び前記第１のＭＯＳトランジスタの前記ドレインは前記第２のフィールドトランジスタの前記ゲートに接続され、
前記第２のフィールドトランジスタの前記ドレインは前記第１のフィールドトランジスタの前記ゲート、前記第１のバイポーラトランジスタの前記ベース及び前記第２のバイポーラトランジスタの前記コレクタに接続され、
前記第１のバイポーラトランジスタの前記コレクタ、前記第２のバイポーラトランジスタの前記ベースが相互に共通に接続され、
前記第２のＭＯＳトランジスタの前記ドレインと前記第１のバイポーラトランジスタの前記エミッタとが共通に接続された接続点において出力信号が得られ、前記第１のＭＯＳトランジスタの前記ゲートと、前記第２のＭＯＳトランジスタの前記ゲートには互いに相補的な信号がそれぞれ入力する半導体回路。
【請求項１０】
前記第２のフィールドトランジスタの前記ソースは前記第２のバイポーラトランジスタの前記エミッタに接続され、
前記第２のバイポーラトランジスタの前記ベースと、前記第２のバイポーラトランジスタの前記エミッタとの間に接続された第１抵抗
を更に備える、請求項９記載の半導体回路。
【請求項１１】
前記第２のバイポーラトランジスタの前記ベースと前記エミッタとの間に接続された第１及び第２電流電極と、前記第１のフィールドトランジスタの前記ゲートに接続されたゲートとを有するＰ型の第３のフィールドトランジスタ
を更に備える、請求項９記載の半導体回路。
【請求項１２】
前記第３のフィールドトランジスタは、前記第１のバイポーラトランジスタの前記コレクタに接続されたバックゲートを更に有する、請求項１１記載の半導体回路。
【請求項１３】
前記第２のフィールドトランジスタの前記ソースは、前記第２のバイポーラトランジスタの前記エミッタに接続される、請求項１２記載の半導体回路。
【請求項１４】
前記第２のフィールドトランジスタの前記ソースは、前記第２のバイポーラトランジスタの前記ベースに接続される、請求項１２記載の半導体回路。
【請求項１５】
前記第２のフィールドトランジスタは、前記第２のバイポーラトランジスタの前記ベースに接続されたバックゲートを更に有する、請求項９乃至請求項１４のいずれか一つに記載の半導体回路。
【請求項１６】
前記第１のバイポーラトランジスタの前記ベースと前記エミッタとの間に接続される第２抵抗
を更に備える、請求項９乃至請求項１２のいずれか一つに記載の半導体回路。
【請求項１７】
前記第２のフィールドトランジスタ、前記第１のバイポーラトランジスタ、及び前記第２のバイポーラトランジスタの纏まりが、
主表面を有し、第１導電型の第１半導体層と、
前記主表面に選択的に配置された第１フィールド絶縁膜と、
いずれもが、前記第１導電型とは反対の第２導電型で、前記主表面に選択的に配置され、前記第１フィールド絶縁膜を介して相互に対峙する第２半導体層及び第３半導体層と、
前記第３半導体層に関して前記第２半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第４半導体層と、
前記第２半導体層の、前記第１半導体層とは反対側に選択的に配置された、前記第１導電型の第５半導体層と、
前記主表面とは反対側で、前記第２乃至第４半導体層のいずれにも対峙する前記第１導電型の第６半導体層と、
前記第２半導体層及び前記第３半導体層が挟む前記第１半導体層に、前記第１フィールド絶縁膜を介して対峙する第１電極と、
前記第６半導体層とは反対側で前記第２半導体層に配置される第２フィールド絶縁膜と、
前記第６半導体層とは反対側で前記第２半導体層に配置され、前記第５半導体層と共に前記第２フィールド絶縁膜を挟み、前記第２導電型で前記第２半導体層よりも不純物濃度が高い第７半導体層と、
前記第６半導体層とは反対側で前記第３半導体層に配置され、前記第２導電型で前記第３半導体層よりも不純物濃度が高い第８半導体層と、
前記第６半導体層とは反対側で前記第４半導体層に配置され、前記第１導電型で前記第４半導体層よりも不純物濃度が高い第９半導体層と、
前記第８半導体層及び前記第９半導体層を分離する第３フィールド絶縁膜と
を有する、請求項９及び請求項１０のいずれか一つに記載の半導体回路。
【請求項１８】
前記第２のフィールドトランジスタ、前記第３のフィールドトランジスタ、前記第１のバイポーラトランジスタ、及び前記第２のバイポーラトランジスタの纏まりが、
主表面を有し、第１導電型の第１半導体層と、
前記主表面に選択的に配置された一対の第１フィールド絶縁膜と、
いずれもが、前記第１導電型とは反対の第２導電型で、前記主表面に選択的に配置され、前記一対の第１フィールド絶縁膜の両方を介して相互に対峙する第２半導体層及び第３半導体層と、
前記第３半導体層に関して前記第２半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第４半導体層と、
前記第２半導体層の、前記第１半導体層とは反対側に選択的に配置された前記第１導電型の第５半導体層と、
前記主表面とは反対側で、前記第２乃至第４半導体層のいずれにも対峙する前記第１導電型の第６半導体層と、
前記第６半導体層とは反対側で前記第２半導体層に配置される第２フィールド絶縁膜と、
前記第６半導体層とは反対側で前記第２半導体層に配置され、前記第５半導体層と共に前記第２フィールド絶縁膜を挟み、前記第２導電型で前記第２半導体層よりも不純物濃度が高い第７半導体層と、
前記第２導電型で、前記主表面に選択的に配置され、前記一対の第１フィールド絶縁膜の一方を介して前記第２半導体層と対峙し、前記一対の第１フィールド絶縁膜の他方を介して前記第３半導体層と対峙する、第８半導体層と、
前記一対の第１フィールド絶縁膜の一方を介して、前記第２半導体層及び前記第８半導体層が挟む前記第１半導体層に対峙する第１電極と、
前記一対の第１フィールド絶縁膜の他方を介して、前記第３半導体層及び前記第８半導体層が挟む前記第１半導体層に対峙し、前記第７半導体層と電気的に接続される第２電極と、
前記第３半導体層及び前記第４半導体層の両方に電気的に接続される第３電極と
を有する、請求項１３記載の半導体回路。
【請求項１９】
ソース、ドレイン、ゲートを有するＰ型の第１のフィールドトランジスタと、
ソース、ドレイン、ゲートを有するＰ型の第２のフィールドトランジスタと、
ソース、ドレイン、ゲートを有するＮ型の第１のＭＯＳトランジスタと、
ソース、ドレイン、ゲートを有するＮ型の第２のＭＯＳトランジスタと、
コレクタ、ベース、エミッタを有するＰＮＰ型の第１のバイポーラトランジスタと
を備え、
前記第１のＭＯＳトランジスタの前記ソースに与えられる電位及び前記第２のＭＯＳトランジスタの前記ソースに与えられる電位のいずれよりも高い電位が、前記第１のフィールドトランジスタの前記ソース、前記第２のフィールドトランジスタの前記ソース、前記第１のバイポーラトランジスタの前記エミッタに与えられ、
前記第１のフィールドトランジスタの前記ドレイン及び前記第１のＭＯＳトランジスタの前記ドレインは前記第２のフィールドトランジスタの前記ゲートに接続され、
前記第２のフィールドトランジスタの前記ドレインは前記第１のフィールドトランジスタの前記ゲート及び前記第１のバイポーラトランジスタの前記コレクタに接続され、
前記第２のフィールドトランジスタの前記ソースは前記第１のバイポーラトランジスタの前記ベースに接続され、
前記第２のＭＯＳトランジスタの前記ドレインと前記第１のバイポーラトランジスタの前記エミッタとが共通に接続された接続点において出力信号が得られ、前記第１のＭＯＳトランジスタの前記ゲートと、前記第２のＭＯＳトランジスタの前記ゲートには互いに相補的な信号がそれぞれ入力する半導体回路。
【請求項２０】
前記第２のフィールドトランジスタは、前記第１のバイポーラトランジスタの前記ベースと接続されるバックゲートを更に有し、
前記第１のバイポーラトランジスタの前記エミッタに接続されたソース、前記第１のバイポーラトランジスタの前記コレクタに接続されたドレイン、前記第１のバイポーラトランジスタの前記ベースに接続されたバックゲートを有するＰ型の第３のフィールドトランジスタを更に備える、請求項１９記載の半導体回路。
【請求項２１】
前記第１のバイポーラトランジスタと、前記第２のフィールドトランジスタと、前記第３のフィールドトランジスタとの纏まりが、
主表面を有し、第１導電型の第１半導体層と、
前記主表面に選択的に配置された第１及び第２フィールド絶縁膜と、
いずれもが、前記第１導電型とは反対の第２導電型で、前記主表面に選択的に配置され、前記第１フィールド絶縁膜を介して相互に対峙する第２半導体層及び第３半導体層と、
前記第３半導体層に関して前記第２半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第４半導体層と、
前記第２導電型で、前記主表面に選択的に配置され、前記第２フィールド絶縁膜を介して前記第２半導体層と対峙する第５半導体層と、
前記主表面とは反対側で、前記第２乃至第４半導体層のいずれにも対峙する前記第１導電型の第６半導体層と、
前記第２半導体層及び前記第３半導体層が挟む前記第１半導体層に、前記第１フィールド絶縁膜を介して対峙する第１電極と、
前記第２半導体層及び前記第５半導体層が挟む前記第１半導体層に、前記第２フィールド絶縁膜を介して対峙し、前記第１電極と接続される第２電極と、
前記第３半導体層及び前記第４半導体層の両方に電気的に接続される第３電極と
を有する、請求項２０記載の半導体回路。
【請求項２２】
前記第２のフィールドトランジスタと、前記第３のフィールドトランジスタと、前記第２のバイポーラトランジスタとの纏まりが、
主表面を有し、第１導電型の第１半導体層と、
前記主表面に選択的に、かつこの順に配置される第１乃至第３フィールド絶縁膜と、
いずれもが、前記第１導電型とは反対の第２導電型で、前記主表面に選択的に配置され、前記第１フィールド絶縁膜を介して相互に対峙する第２半導体層及び第３半導体層と、
前記第３半導体層に関して前記第２半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第４半導体層と、
いずれもが前記第２導電型で、前記主表面に選択的に配置され、前記第３フィールド絶縁膜を介して相互に対峙する第５半導体層及び第６半導体層と、
前記第６半導体層に関して前記第５半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第７半導体層と、
前記主表面とは反対側で、前記第２乃至第７半導体層のいずれにも対峙する前記第１導電型の第８半導体層と、
前記第１フィールド絶縁膜を介して、前記第２半導体層及び前記第３半導体層が挟む前記第１半導体層に対峙する第１電極と、
前記第３フィールド絶縁膜を介して、前記第５半導体層及び前記第６半導体層が挟む前記第１半導体層に対峙し、前記第２半導体層と電気的に接続される第２電極と、
前記第３半導体層、前記第４半導体層、前記第６半導体層、前記第７半導体層を共通して電気的に接続する第３電極と
を有する、請求項１４記載の半導体回路。
【請求項２３】
前記第２のフィールドトランジスタと、前記第３のフィールドトランジスタと、前記第１のバイポーラトランジスタと、前記第２のバイポーラトランジスタとの纏まりが、
前記第１乃至前記第８半導体層と、
前記第１乃至第３フィールド絶縁膜と、
前記第１乃至第３電極と、
前記第１フィールド絶縁膜と前記第２フィールド絶縁膜との間で、前記第８半導体層とは反対側で、前記第２半導体層に配置される第４フィールド絶縁膜と、
前記第４フィールド絶縁膜と前記第２フィールド絶縁膜の間で、前記第２半導体層上に配置される第１導電型の第９半導体層と
を更に備える、請求項２２記載の半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置、及びこれを用いた半導体回路に関し、例えばフィールドトランジスタとバイポーラトランジスタとが組み合わされた構成や回路に適用できる。
【０００２】
【従来の技術】
図２１は、ディスプレイドライバとして採用されるインバータの構成を例示する回路図である。ＰＭＯＳトランジスタＱ１，Ｑ３はクロスカップルされている。トランジスタＱ１，Ｑ３のドレインはそれぞれＮＭＯＳトランジスタＱ２，Ｑ４を介して接地ＧＮＤに接続されている。トランジスタＱ１，Ｑ３のソース及びバックゲートには電位Ｖｄｄ（＞０）が与えられている。トランジスタＱ４，Ｑ２のゲートにはそれぞれ入力信号ＳＩ及び、インバータＩＮＶによって入力信号ＳＩの論理が反転した信号が与えられる。
【０００３】
従って、相互に直列に接続されるトランジスタＱ３，Ｑ４のドレインには、入力信号ＳＩが論理“Ｈ”,“Ｌ”を採ることに対応して、それぞれほぼ電位０，Ｖｄｄが与えられる。つまりトランジスタＱ１〜Ｑ４はインバータを構成する。しかもトランジスタＱ１，Ｑ３がクロスカップルされているので、トランジスタＱ３，Ｑ４のドレインにおける電位は入力信号ＳＩに載るノイズに対して安定している。
【０００４】
上記の構成において電位Ｖｄｄを１００Ｖ以上に設定すれば、数Ｖの遷移幅を有する入力信号ＳＩを用いて、１００Ｖ以上の遷移幅で出力するインバータを実現することができる。但し、電位Ｖｄｄをそのような高電位に設定するためには、トランジスタＱ１，Ｑ３のゲート耐圧を高める必要がある。かかる必要性のため、トランジスタＱ１，Ｑ３にはフィールドトランジスタと呼ばれ、ゲート酸化膜を厚くし、一般にはフィールド絶縁膜をゲート酸化膜として利用した構成が採用されている。
【０００５】
図２２はトランジスタＱ１，Ｑ３のそれぞれに採用できるフィールドトランジスタ２００の構成を示す断面図である。Ｐ-型基板１上にはＮ-型半導体層２が形成され、両者の間にはＮ+型半導体層３が選択的に介在する。半導体層３の上方（基板１と反対側）では半導体層２の主表面においてフィールド絶縁膜８、Ｐ型半導体層５１，５２、Ｎ型半導体層４も選択的に形成されている。半導体層５１，５２はフィールド絶縁膜８を介して相互に対峙し、半導体層５１，５２が挟む半導体層２の主表面に対してはフィールド絶縁膜８を介して電極９が対峙している。
【０００６】
Ｐ型半導体層５１，５２、Ｎ型半導体層４の上面には、それぞれＰ+型半導体層１３，７、Ｎ+型半導体層６が形成されている。半導体層１３上には電極１４が、半導体層７に接続される電極１０が、それぞれ形成されている。電極１０は半導体層６にも接続され、フィールドトランジスタ２００のバックゲートたる半導体層２と導通している。
【０００７】
半導体層２よりも低い電位を電極９に印加することにより、電極９と対峙する半導体層２の主表面の導電型をＰ型に反転することができる。従って、半導体層５１よりも高い電位を半導体層５２に印加することにより、矢印３３で模式的に示されるように、半導体層２の主表面を経由して半導体層５２から半導体層５１へと正孔を移動させることができる。つまりフィールドトランジスタ２００はＰＭＯＳトランジスタとして機能する。しかも電極９と半導体層２の主表面との間に介在するフィールド絶縁膜８の厚さは通常のゲート絶縁膜の数十倍にも及ぶので、ゲート耐圧をほぼソース・ドレイン間の耐圧と同程度に設定することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、フィールドトランジスタはゲート絶縁膜としてフィールド絶縁膜を採用することにより、オン抵抗と素子面積との積で表される実効オン抵抗が極めて悪い。従って、大きな電流出力が要求されるディスプレイドライバを実現するためには、通常のＮＭＯＳトランジスタＱ５，Ｑ６をも必要とする。
【０００９】
トランジスタＱ５のドレインには電位Ｖｄｄが供給され、トランジスタＱ６のソース及びバックゲートは接地ＧＮＤに接続される。トランジスタＱ５のゲートはトランジスタＱ３，Ｑ４のドレインに共通に接続され、トランジスタＱ６のゲートには入力信号ＳＩが与えられる。トランジスタＱ５のソース及びバックゲートとトランジスタＱ６のドレインは共通に接続されて出力ＳＯが与えられる。但し、トランジスタＱ５のゲート耐圧はフィールドトランジスタほど高く設計できないので、保護ダイオードＤが必要となる。かかる技術は例えば“60V Field NMOS and PMOS transistors for the multi-voltage system integration”(Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs, pp259-262)に紹介されている。
【００１０】
本発明は上記の事情に鑑みたもので、耐圧が高く、かつ大きな電流を出力することができる半導体回路、及び当該半導体回路に採用できる半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
この発明のうち請求項１にかかるものは半導体回路であって、ソース、ドレイン、ゲートを有するＰ型の第１のフィールドトランジスタと、ソース、ドレイン、ゲートを有するＰ型の第２のフィールドトランジスタと、ソース、ドレイン、ゲートを有するＮ型の第１のＭＯＳトランジスタと、ソース、ドレイン、ゲートを有するＮ型の第２のＭＯＳトランジスタと、コレクタ、ベース、エミッタを有するＮＰＮ型の第１のバイポーラトランジスタとを備える。そして、前記第１のＭＯＳトランジスタの前記ソースに与えられる電位及び前記第２のＭＯＳトランジスタの前記ソースに与えられる電位のいずれよりも高い電位が、前記第１のフィールドトランジスタの前記ソース、前記第２のフィールドトランジスタの前記ソース、前記第１のバイポーラトランジスタの前記コレクタに与えられ、前記第１のフィールドトランジスタの前記ドレイン及び前記第１のＭＯＳトランジスタの前記ドレインは前記第２のフィールドトランジスタの前記ゲートに接続され、前記第２のフィールドトランジスタの前記ドレインは前記第１のフィールドトランジスタの前記ゲート及び前記第１のバイポーラトランジスタの前記ベースに接続され、前記第２のＭＯＳトランジスタの前記ドレインと前記第１のバイポーラトランジスタの前記エミッタとが共通に接続された接続点において出力信号が得られ、前記第１のＭＯＳトランジスタの前記ゲートと、前記第２のＭＯＳトランジスタの前記ゲートには互いに相補的な信号がそれぞれ入力する。
【００１２】
この発明のうち請求項２にかかるものは、請求項１記載の半導体回路であって、前記第２のフィールドトランジスタと第１のバイポーラトランジスタとは絶縁ゲート型バイポーラトランジスタを構成する。
【００１３】
この発明のうち請求項３にかかるものは、請求項２記載の半導体回路であって、前記絶縁ゲート型バイポーラトランジスタは、主表面を有し、第１導電型の第１半導体層と、前記主表面に選択的に配置された第１フィールド絶縁膜と、いずれもが、前記第１導電型とは反対の第２導電型で、前記主表面に選択的に配置され、前記第１フィールド絶縁膜を介して相互に対峙する第２半導体層及び第３半導体層と、前記第３半導体層に関して前記第２半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第４半導体層と、前記第２半導体層の、前記第１半導体層とは反対側に選択的に配置された、前記第１導電型の第５半導体層と、前記主表面とは反対側で、前記第２乃至第４半導体層のいずれにも対峙する前記第１導電型の第６半導体層と、前記第６半導体層とは反対側で前記第２半導体層に配置される第２フィールド絶縁膜と、前記第６半導体層とは反対側で前記第２半導体層に配置され、前記第５半導体層と共に前記第２フィールド絶縁膜を挟み、前記第２導電型で前記第２半導体層よりも不純物濃度が高い第７半導体層と、前記第２半導体層及び前記第３半導体層が挟む前記第１半導体層に、前記第１フィールド絶縁膜を介して対峙する第１電極と、前記第３半導体層及び前記第４半導体層の両方に電気的に接続される第２電極とを有する。
【００１４】
この発明のうち請求項４にかかるものは、請求項１及び請求項２のいずれか一つに記載の半導体回路であって、前記第１のバイポーラトランジスタの前記ベース及び前記エミッタの間に接続された第１の抵抗を更に備える。
【００１５】
この発明のうち請求項５にかかるものは、請求項３記載の半導体回路であって、前記第５半導体層及び前記第７半導体層に接触する第３電極を更に備える。
【００１６】
この発明のうち請求項６にかかるものは、請求項５記載の半導体回路であって、前記第５半導体層に接触する第４電極を更に備え、前記第３電極は前記第５半導体層に対して前記第４電極よりも前記第７半導体層から離れた位置で前記第５半導体層に接触する。
【００１７】
この発明のうち請求項７にかかるものは、請求項１及び請求項２のいずれか一つに記載の半導体回路であって、ソース、ドレイン、ゲートを有するＮ型の第３のＭＯＳトランジスタを更に備える。そして、前記第２のＭＯＳトランジスタの前記ゲートに与えられた信号と同じ論理の信号が、前記第３のＭＯＳトランジスタの前記ゲートに与えられ、前記第３のＭＯＳトランジスタの前記ソースは前記第２のＭＯＳトランジスタの前記ソースに接続され、前記第３のＭＯＳトランジスタの前記ドレインは、前記第１のフィールドトランジスタの前記ゲートと、前記第２のフィールドトランジスタの前記ドレインと、前記第１のバイポーラトランジスタの前記ベースとに共通に接続される。
【００１８】
この発明のうち請求項８にかかるものは、請求項１及び請求項２のいずれか一つに記載の半導体回路であって、ソース、ドレイン、ゲートを有するＮ型の第３のフィールドトランジスタを更に備える。そして、前記第３のフィールドトランジスタの前記ゲートは、前記第１のＭＯＳトランジスタの前記ドレイン及び前記第１のフィールドトランジスタの前記ドレインに共通に接続され、前記第３のフィールドトランジスタの前記ソースは前記第２のＭＯＳトランジスタの前記ソースに接続され、前記第３のフィールドトランジスタの前記ドレインは、前記第１のフィールドトランジスタの前記ゲートと、前記第２のフィールドトランジスタの前記ドレインと、前記第１のバイポーラトランジスタの前記ベースとに共通に接続される。
【００１９】
この発明のうち請求項９にかかるものは半導体回路であって、ソース、ドレイン、ゲートを有するＰ型の第１のフィールドトランジスタと、ソース、ドレイン、ゲートを有するＰ型の第２のフィールドトランジスタと、ソース、ドレイン、ゲートを有するＮ型の第１のＭＯＳトランジスタと、ソース、ドレイン、ゲートを有するＮ型の第２のＭＯＳトランジスタと、コレクタ、ベース、エミッタを有するＮＰＮ型の第１のバイポーラトランジスタと、コレクタ、ベース、エミッタを有するＰＮＰ型の第２のバイポーラトランジスタとを備える。そして、前記第１のＭＯＳトランジスタの前記ソースに与えられる電位及び前記第２のＭＯＳトランジスタの前記ソースに与えられる電位のいずれよりも高い電位が、前記第１のフィールドトランジスタの前記ソース、前記第２のバイポーラトランジスタの前記エミッタに与えられ、前記第２のフィールドトランジスタの前記ソースは前記第２のバイポーラトランジスタの前記エミッタ又は前記第２のバイポーラトランジスタの前記ベースに接続され、前記第１のフィールドトランジスタの前記ドレイン及び前記第１のＭＯＳトランジスタの前記ドレインは前記第２のフィールドトランジスタの前記ゲートに接続され、前記第２のフィールドトランジスタの前記ドレインは前記第１のフィールドトランジスタの前記ゲート、前記第１のバイポーラトランジスタの前記ベース及び前記第２のバイポーラトランジスタの前記コレクタに接続され、前記第１のバイポーラトランジスタの前記コレクタ、前記第２のバイポーラトランジスタの前記ベースが相互に共通に接続される。前記第２のＭＯＳトランジスタの前記ドレインと前記第１のバイポーラトランジスタの前記エミッタとが共通に接続された接続点において出力信号が得られ、前記第１のＭＯＳトランジスタの前記ゲートと、前記第２のＭＯＳトランジスタの前記ゲートには互いに相補的な信号がそれぞれ入力する。
【００２０】
この発明のうち請求項１０にかかるものは、請求項９記載の半導体回路であって、前記第２のフィールドトランジスタの前記ソースは前記第２のバイポーラトランジスタの前記エミッタに接続され、前記第２のバイポーラトランジスタの前記ベースと、前記第２のバイポーラトランジスタの前記エミッタとの間に接続された第１抵抗を更に備える。
【００２１】
この発明のうち請求項１１にかかるものは、請求項９記載の半導体回路であって、前記第２のバイポーラトランジスタの前記ベースと前記エミッタとの間に接続された第１及び第２電流電極と、前記第１のフィールドトランジスタの前記ゲートに接続されたゲートとを有するＰ型の第３のフィールドトランジスタを更に備える。
【００２２】
この発明のうち請求項１２にかかるものは、請求項１１記載の半導体回路であって、前記第３のフィールドトランジスタは、前記第１のバイポーラトランジスタの前記コレクタに接続されたバックゲートを更に有する。
【００２３】
この発明のうち請求項１３にかかるものは、請求項１２記載の半導体回路であって、前記第２のフィールドトランジスタの前記ソースは、前記第２のバイポーラトランジスタの前記エミッタに接続される。
【００２４】
この発明のうち請求項１４にかかるものは、請求項１２記載の半導体回路であって、前記第２のフィールドトランジスタの前記ソースは、前記第２のバイポーラトランジスタの前記ベースに接続される。
【００２５】
この発明のうち請求項１５にかかるものは、請求項９乃至請求項１４のいずれか一つに記載の半導体回路であって、前記第２のフィールドトランジスタは、前記第２のバイポーラトランジスタの前記ベースに接続されたバックゲートを更に有する。
【００２６】
この発明のうち請求項１６にかかるものは、請求項９乃至請求項１２のいずれか一つに記載の半導体回路であって、前記第１のバイポーラトランジスタの前記ベースと前記エミッタとの間に接続される第２抵抗を更に備える。
【００２７】
この発明のうち請求項１７にかかるものは、請求項９及び請求項１０のいずれか一つに記載の半導体回路であって、前記第２のフィールドトランジスタ、前記第１のバイポーラトランジスタ、及び前記第２のバイポーラトランジスタの纏まりが、主表面を有し、第１導電型の第１半導体層と、前記主表面に選択的に配置された第１フィールド絶縁膜と、いずれもが、前記第１導電型とは反対の第２導電型で、前記主表面に選択的に配置され、前記第１フィールド絶縁膜を介して相互に対峙する第２半導体層及び第３半導体層と、前記第３半導体層に関して前記第２半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第４半導体層と、前記第２半導体層の、前記第１半導体層とは反対側に選択的に配置された、前記第１導電型の第５半導体層と、前記主表面とは反対側で、前記第２乃至第４半導体層のいずれにも対峙する前記第１導電型の第６半導体層と、前記第２半導体層及び前記第３半導体層が挟む前記第１半導体層に、前記第１フィールド絶縁膜を介して対峙する第１電極と、前記第６半導体層とは反対側で前記第２半導体層に配置される第２フィールド絶縁膜と、前記第６半導体層とは反対側で前記第２半導体層に配置され、前記第５半導体層と共に前記第２フィールド絶縁膜を挟み、前記第２導電型で前記第２半導体層よりも不純物濃度が高い第７半導体層と、前記第６半導体層とは反対側で前記第３半導体層に配置され、前記第２導電型で前記第３半導体層よりも不純物濃度が高い第８半導体層と、前記第６半導体層とは反対側で前記第４半導体層に配置され、前記第１導電型で前記第４半導体層よりも不純物濃度が高い第９半導体層と、前記第８半導体層及び前記第９半導体層を分離する第３フィールド絶縁膜とを有する。
【００２８】
この発明のうち請求項１８にかかるものは、請求項１３記載の半導体回路であって、前記第２のフィールドトランジスタ、前記第３のフィールドトランジスタ、前記第１のバイポーラトランジスタ、及び前記第２のバイポーラトランジスタの纏まりが、主表面を有し、第１導電型の第１半導体層と、前記主表面に選択的に配置された一対の第１フィールド絶縁膜と、いずれもが、前記第１導電型とは反対の第２導電型で、前記主表面に選択的に配置され、前記一対の第１フィールド絶縁膜の両方を介して相互に対峙する第２半導体層及び第３半導体層と、前記第３半導体層に関して前記第２半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第４半導体層と、前記第２半導体層の、前記第１半導体層とは反対側に選択的に配置された前記第１導電型の第５半導体層と、前記主表面とは反対側で、前記第２乃至第４半導体層のいずれにも対峙する前記第１導電型の第６半導体層と、前記第６半導体層とは反対側で前記第２半導体層に配置される第２フィールド絶縁膜と、前記第６半導体層とは反対側で前記第２半導体層に配置され、前記第５半導体層と共に前記第２フィールド絶縁膜を挟み、前記第２導電型で前記第２半導体層よりも不純物濃度が高い第７半導体層と、前記第２導電型で、前記主表面に選択的に配置され、前記一対の第１フィールド絶縁膜の一方を介して前記第２半導体層と対峙し、前記一対の第１フィールド絶縁膜の他方を介して前記第３半導体層と対峙する、第８半導体層と、前記一対の第１フィールド絶縁膜の一方を介して、前記第２半導体層及び前記第８半導体層が挟む前記第１半導体層に対峙する第１電極と、前記一対の第１フィールド絶縁膜の他方を介して、前記第３半導体層及び前記第８半導体層が挟む前記第１半導体層に対峙し、前記第７半導体層と電気的に接続される第２電極と、前記第３半導体層及び前記第４半導体層の両方に電気的に接続される第３電極とを有する。
【００２９】
この発明のうち請求項１９にかかるものは半導体回路であって、ソース、ドレイン、ゲートを有するＰ型の第１のフィールドトランジスタと、ソース、ドレイン、ゲートを有するＰ型の第２のフィールドトランジスタと、ソース、ドレイン、ゲートを有するＮ型の第１のＭＯＳトランジスタと、ソース、ドレイン、ゲートを有するＮ型の第２のＭＯＳトランジスタと、コレクタ、ベース、エミッタを有するＰＮＰ型の第１のバイポーラトランジスタとを備える。そして、前記第１のＭＯＳトランジスタの前記ソースに与えられる電位及び前記第２のＭＯＳトランジスタの前記ソースに与えられる電位のいずれよりも高い電位が、前記第１のフィールドトランジスタの前記ソース、前記第２のフィールドトランジスタの前記ソース、前記第１のバイポーラトランジスタの前記エミッタに与えられ、前記第１のフィールドトランジスタの前記ドレイン及び前記第１のＭＯＳトランジスタの前記ドレインは前記第２のフィールドトランジスタの前記ゲートに接続され、前記第２のフィールドトランジスタの前記ドレインは前記第１のフィールドトランジスタの前記ゲート及び前記第１のバイポーラトランジスタの前記コレクタに接続され、前記第２のフィールドトランジスタの前記ソースは前記第１のバイポーラトランジスタの前記ベースに接続される。前記第２のＭＯＳトランジスタの前記ドレインと前記第１のバイポーラトランジスタの前記エミッタとが共通に接続された接続点において出力信号が得られ、前記第１のＭＯＳトランジスタの前記ゲートと、前記第２のＭＯＳトランジスタの前記ゲートには互いに相補的な信号がそれぞれ入力する。
【００３０】
この発明のうち請求項２０にかかるものは、請求項１９記載の半導体回路であって、前記第２のフィールドトランジスタは、前記第１のバイポーラトランジスタの前記ベースと接続されるバックゲートを更に有し、前記第１のバイポーラトランジスタの前記エミッタに接続されたソース、前記第１のバイポーラトランジスタの前記コレクタに接続されたドレイン、前記第１のバイポーラトランジスタの前記ベースに接続されたバックゲートを有するＰ型の第３のフィールドトランジスタを更に備える。
【００３１】
この発明のうち請求項２１にかかるものは、請求項２０記載の半導体回路であって、前記第１のバイポーラトランジスタと、前記第２のフィールドトランジスタと、前記第３のフィールドトランジスタとの纏まりが、主表面を有し、第１導電型の第１半導体層と、前記主表面に選択的に配置された第１及び第２フィールド絶縁膜と、いずれもが、前記第１導電型とは反対の第２導電型で、前記主表面に選択的に配置され、前記第１フィールド絶縁膜を介して相互に対峙する第２半導体層及び第３半導体層と、前記第３半導体層に関して前記第２半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第４半導体層と、前記第２導電型で、前記主表面に選択的に配置され、前記第２フィールド絶縁膜を介して前記第２半導体層と対峙する第５半導体層と、前記主表面とは反対側で、前記第２乃至第４半導体層のいずれにも対峙する前記第１導電型の第６半導体層と、前記第２半導体層及び前記第３半導体層が挟む前記第１半導体層に、前記第１フィールド絶縁膜を介して対峙する第１電極と、前記第２半導体層及び前記第５半導体層が挟む前記第１半導体層に、前記第２フィールド絶縁膜を介して対峙し、前記第１電極と接続される第２電極と、前記第３半導体層及び前記第４半導体層の両方に電気的に接続される第３電極とを有する。
【００３２】
この発明のうち請求項２２にかかるものは、請求項１４記載の半導体回路であって、前記第２のフィールドトランジスタと、前記第３のフィールドトランジスタと、前記第２のバイポーラトランジスタとの纏まりが、主表面を有し、第１導電型の第１半導体層と、前記主表面に選択的に、かつこの順に配置される第１乃至第３フィールド絶縁膜と、いずれもが、前記第１導電型とは反対の第２導電型で、前記主表面に選択的に配置され、前記第１フィールド絶縁膜を介して相互に対峙する第２半導体層及び第３半導体層と、前記第３半導体層に関して前記第２半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第４半導体層と、いずれもが前記第２導電型で、前記主表面に選択的に配置され、前記第３フィールド絶縁膜を介して相互に対峙する第５半導体層及び第６半導体層と、前記第６半導体層に関して前記第５半導体層とは反対側で前記主表面に選択的に配置され、前記第１導電型の第７半導体層と、前記主表面とは反対側で、前記第２乃至第７半導体層のいずれにも対峙する前記第１導電型の第８半導体層と、前記第１フィールド絶縁膜を介して、前記第２半導体層及び前記第３半導体層が挟む前記第１半導体層に対峙する第１電極と、前記第３フィールド絶縁膜を介して、前記第５半導体層及び前記第６半導体層が挟む前記第１半導体層に対峙し、前記第２半導体層と電気的に接続される第２電極と、前記第３半導体層、前記第４半導体層、前記第６半導体層、前記第７半導体層を共通して電気的に接続する第３電極とを有する。
【００３３】
この発明のうち請求項２３にかかるものは、請求項２２記載の半導体回路であって、前記第２のフィールドトランジスタと、前記第３のフィールドトランジスタと、前記第１のバイポーラトランジスタと、前記第２のバイポーラトランジスタとの纏まりが、前記第１乃至前記第８半導体層と、前記第１乃至第３フィールド絶縁膜と、前記第１乃至第３電極と、前記第１フィールド絶縁膜と前記第２フィールド絶縁膜との間で、前記第８半導体層とは反対側で、前記第２半導体層に配置される第４フィールド絶縁膜と、前記第４フィールド絶縁膜と前記第２フィールド絶縁膜の間で、前記第２半導体層上に配置される第１導電型の第９半導体層とを更に備える。
【００４４】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１にかかる半導体回路の構成を例示する回路図である。当該半導体回路は例えばディスプレイドライバに採用することができる。入力信号ＳＩは２値論理“Ｈ”，“Ｌ”を採る遷移幅が数Ｖ程度の信号であって、例えばＴＴＬレベルが採用される。出力ＳＯは２値論理“Ｈ”，“Ｌ”を採る遷移幅がＶｄｄ程度の信号であって、例えば電位Ｖｄｄは１００〜３００Ｖ程度に設定される。
【００４５】
ＰＭＯＳトランジスタＱ１，Ｑ１１はフィールドトランジスタであり、ＮＭＯＳトランジスタＱ２，Ｑ４は通常のＭＯＳトランジスタである。但し本発明において「ＭＯＳトランジスタ」はゲート絶縁膜に酸化物以外のフィールド絶縁膜が採用される場合をも含める。
【００４６】
トランジスタＱ１，Ｑ１１のそれぞれのソース及びバックゲート、ＮＰＮトランジスタＱ１２のコレクタにはいずれも電位Ｖｄｄが印加されている。トランジスタＱ２，Ｑ４のいずれのソースも接地ＧＮＤに接続され、電位０が印加されている。トランジスタＱ１、Ｑ２のドレインはトランジスタＱ１１のゲートに接続されている。トランジスタＱ１１のドレインはトランジスタＱ１のゲート及びトランジスタＱ１２のベースに接続されている。トランジスタＱ４のドレイン及びバックゲートとトランジスタＱ１２のエミッタとは共通に接続され、その接続点において出力ＳＯが得られる。トランジスタＱ４のゲートには入力信号ＳＩが与えられ、トランジスタＱ２のゲートにはインバータＩＮＶによって得られた、入力信号ＳＩの反転した信号が与えられる。
【００４７】
従来の技術と同様にトランジスタＱ１、Ｑ１１はクロスカップルしている。しかし従来の技術とは異なって、トランジスタＱ１のゲートとトランジスタＱ１１のドレインとは、直接にはトランジスタＱ４のドレインには接続されず、トランジスタＱ１２のベースに接続されている。
【００４８】
従って本発明では、トランジスタＱ１〜Ｑ４で構成されるインバータと比較して、トランジスタＱ１２の電流増幅率をβとし、トランジスタＱ３，Ｑ１１の電流駆動能力を等しいとすると、出力ＳＯの電流をほぼβ倍にすることができる。よって、別途にＮＭＯＳトランジスタＱ５，Ｑ６を設ける必要がなく、従って保護ダイオードＤを設ける必要もない。
【００４９】
さて、トランジスタＱ１１，Ｑ１２は纏めて絶縁ゲート型バイポーラトランジスタ（以下「ＩＧＢＴ」（Insulated Gate Bipolar Transistor）と称す）１０１として実現することができる。そしてその場合には、トランジスタＱ１１のサイズをトランジスタＱ３と同程度としても、伝導度変調によってキャリアがγ倍に増大する。従ってトランジスタＱ１１，Ｑ１２をＩＧＢＴ１０１として実現することで、より出力ＳＯの電流を大きく得ることができる。以下、まずＩＧＢＴ１０１に類似の半導体装置１００の構造について説明し、その後にＩＧＢＴ１０１の構造を説明する。
【００５０】
図２は本発明の実施の形態１にかかる半導体装置１００の構成を例示する断面図である。導電型がＰ-型の基板１に、導電型がＮ-型の半導体層２が、例えばウェルとして形成されている。半導体層２の主表面にはフィールド絶縁膜８０，８１が選択的に形成されている。半導体層２の主表面には半導体層５１，５２も選択的に形成されており、これらはいずれも導電型がＰ型である。半導体層５１，５２はフィールド絶縁膜８１を介して相互に対峙する。
【００５１】
半導体層２の主表面には導電型がＮ型の半導体層４も選択的に形成されている。半導体層４は半導体層５２に関して半導体層５１とは反対側で、半導体層２の主表面に形成されている。半導体層４，５１，５２は断面において一対として現れるフィールド絶縁膜８０によって挟まれている。但し、これらのフィールド絶縁膜８０は断面に現れない位置で相互に連結し、半導体層４，５１，５２を平面視上で囲んでいてもよい。
【００５２】
半導体層５１には導電型がＮ+型の半導体層１２が、半導体層５２には導電型がＰ+型の半導体層７が、半導体層４には導電型がＮ+型の半導体層６が、それぞれ半導体層２とは反対側において形成されている。
【００５３】
半導体層２の主表面とは反対側で、半導体層４，５１，５２のいずれにも対峙して、導電型がＮ+型の半導体層３が形成されている。半導体層３は、例えば基板１と半導体層２との間に設けられ、半導体層２がウェルとして把握された場合には、当該ウェルの埋め込み層として把握される。
【００５４】
半導体層５１，５２が挟む半導体層２にはフィールド絶縁膜８１を介して電極９が対峙する。半導体層１２上には電極１１が形成されている。また半導体層６，７の両方に接触して、電極１０が形成されている。
【００５５】
半導体層２よりも低い電位を電極９に印加することにより、電極９と対峙する半導体層２の導電型をＰ型に反転することができる。従って、半導体層５１よりも高い電位を電極１０，１１を介して半導体層５２に印加することにより、矢印３３で模式的に示されるように、半導体層２を経由して半導体層５２から半導体層５１へと正孔を移動させることができる。
【００５６】
更に半導体層２よりも低い電位が、電極１０，１１を介して半導体層１２に印加されるので、半導体層１２から電子を半導体層５１へと注入することができる。上記のキャリアの移動により、半導体層５１において伝導度変調が生じ、多数の電子が、矢印３２で模式的に示されるように、半導体層２，３を経由して、半導体層４へと注入されている。上記の動作により、電極１０から電極１１へと電流が流れる。従って半導体装置１００はＩＧＢＴとして機能する。しかも電極９と半導体層２の主表面との間に介在するフィールド絶縁膜８１は通常のゲート絶縁膜の数十倍にも及ぶので、ゲート耐圧をほぼソース・ドレイン間の耐圧と同程度に設定することができる。
【００５７】
さて、ＩＧＢＴ１０１は、ＩＧＢＴ１００を変形して実現できる。図３はＩＧＢＴ１０１の構成を例示する断面図である。フィールド絶縁膜８２が半導体層２，３とは反対側で半導体層５１に形成されている。また導電型がＰ+型の半導体層１３が半導体層２，３とは反対側で、かつ半導体層１２と共にフィールド絶縁層８２を挟んで半導体層５１上に形成されている。そして半導体層１３には電極１４が接続されている。
【００５８】
これを図１に示されたＩＧＢＴ１０１と比較すると、トランジスタＱ１１は半導体層５１をドレインとし、半導体層５２をソースとし、半導体層２，３，４をバックゲートとし、電極９をゲートとして構成されている。トランジスタＱ１２は半導体層１２をエミッタとし、半導体層５１をベースとし、半導体層２，３，４をコレクタとして構成されている。
【００５９】
電極９，１０，１１，１４は、それぞれＩＧＢＴ１０１にとってのゲート電極、エミッタ電極及びコレクタ電極、並びにトランジスタＱ１２のベース電極として機能する。以下、電極１４については簡単のために、ＩＧＢＴのベース電極１４との表現も採用する。
【００６０】
ＩＧＢＴ１０１は、図２２を用いて説明されたフィールドトランジスタ２００のＰ+半導体層１３の一部を半導体層１２に置換し、フィールド絶縁膜８２を追加した構成を採っている。従って、製造プロセスの大幅な変更を回避することもでき、かつ素子面積を大幅に拡大することもない。またＩＧＢＴ１０１の電極９，１０，１１，１４のいずれもを主表面側に設けることができる。
【００６１】
以上のように構成されたＩＧＢＴ１０１の電極９，１０，１１，１４をそれぞれ図１のトランジスタＱ２のドレイン、トランジスタＱ１のソース、トランジスタＱ４のドレイン、トランジスタＱ１のゲートに接続することにより、図１の半導体回路を構成することができる。
【００６２】
実施の形態２．
図４は本発明の実施の形態２にかかる半導体回路の構成を例示する回路図であり、実施の形態１において図１を用いて例示された回路図に対して抵抗１５が付加されている。当該半導体回路も例えばディスプレイドライバに採用することができる。
【００６３】
抵抗１５はトランジスタＱ１１のドレイン及びトランジスタＱ１２のベースに共通に接続された一端と、トランジスタＱ１２のエミッタ（即ちＩＧＢＴ１０１のコレクタ）及びトランジスタＱ４のドレインに共通に接続された他端とを有している。
【００６４】
当該半導体回路では、トランジスタＱ１２のベースがトランジスタＱ４のドレインに抵抗１５を介して接続されている。従って入力信号ＳＩの論理が“Ｈ”であってトランジスタＱ２，Ｑ１１がオフし、トランジスタＱ１，Ｑ４がオンしている場合、トランジスタＱ１２のベースがフローティング状態となることを回避できる。従って、トランジスタＱ１２の耐圧低下を抑制することができる。よってトランジスタＱ１１，Ｑ１２を纏めてＩＧＢＴ１０１で実現した場合、ＩＧＢＴ１０１の耐圧低下を抑制することができる。
【００６５】
また、トランジスタＱ１１，Ｑ１２を纏めてＩＧＢＴ１０１で実現した場合、抵抗１５で発生する電圧により、半導体層１２，５１が形成するｐｎ接合における順バイアス電圧が制限されている。これはＩＧＢＴ１０１のターンオフ動作を高速にし、スイッチング時のエネルギーロスを低減する効果を招来する。
【００６６】
抵抗１５は図４に例示されたようにＩＧＢＴ１０１の外部において設けることができる。図３に則して言えば、電極１１，１４の間に設けることができる。例えば基板１においてポリシリコンを設けて実現することができる。しかしＩＧＢＴを構成する半導体層の拡散抵抗を利用して、ＩＧＢＴの内部で抵抗を実現することもできる。
【００６７】
図５はＩＧＢＴ１０２の構成を例示する断面図であり、図示されない構成要素はＩＧＢＴ１０１と同様である。ＩＧＢＴ１０２ではＩＧＢＴ１０１の電極１１，１４の代わりに、これら２つを兼用し、半導体層１２，１３のいずれにも接触するベース電極１４ａが設けられる。半導体層１２，１３の間には、半導体層５１による拡散抵抗１５ａが存在し、これが図４の抵抗１５と同様に機能する。
【００６８】
図６はＩＧＢＴ１０３の構成を例示する断面図であり、図示されない構成要素はＩＧＢＴ１０１と同様である。ＩＧＢＴ１０３でもＩＧＢＴ１０１の電極１１，１４の代わりに、これら２つを兼用し、半導体層１２，１３のいずれにも接触する電極１４ｂが設けられる。電極１４ｂは、半導体層１３に対して、フィールド絶縁膜８２から離れた位置で接触する。よって半導体層１３に接触した位置での電極１４ｂと、半導体層１２に接触した位置での電極１４ｂとの間には、半導体層５１による拡散抵抗１５ｄと半導体層１３による拡散抵抗１５ｂとの並列接続が存在し、これが図４の抵抗１５と同様に機能する。但し半導体層１３の導電型はＰ+型であり、半導体層５１の導電型はＰ型なので、拡散抵抗１５ｄよりも拡散抵抗１５ｂが支配的に機能する。
【００６９】
図７はＩＧＢＴ１０４の構成を例示する断面図であり、図示されない構成要素はＩＧＢＴ１０１と同様である。ＩＧＢＴ１０４ではＩＧＢＴ１０１の電極１４，１１の代わりに、半導体層１２，１３のいずれにも接触する電極１４ｃと、半導体層１２に接触する電極１１ｃとが設けられる。電極１４ｃは半導体層１２に対して、電極１１ｃよりも半導体層１３から離れた位置で接触する。よって半導体層１３に接触した位置での電極１４ｃと、半導体層１２に接触した位置での電極１４ｃとの間には、半導体層１２による拡散抵抗１５ｃが存在する。そして半導体層１３に接触した位置での電極１４ｃと電極１１ｃとの間には半導体層５１による拡散抵抗１５ｅが、半導体層１２に接触した位置での電極１４ｃと電極１１ｃとの間には半導体層５１による拡散抵抗１５ｆが、それぞれ存在する。よって拡散抵抗１５ｃ，１５ｅ，１５ｆの合成抵抗が図４の抵抗１５と同様に機能する。但し半導体層１２の導電型はＮ+型であり、半導体層５１の導電型はＰ型なので、拡散抵抗１５ｅ，１５ｆよりも拡散抵抗１５ｃが支配的に機能する。
【００７０】
実施の形態３．
図８は本発明の実施の形態３にかかる半導体回路の構成を例示する回路図であり、実施の形態１において図１を用いて例示された回路図に対してＮＭＯＳトランジスタＱ７が付加されている。当該半導体回路も例えばディスプレイドライバに採用することができる。
【００７１】
トランジスタＱ７のドレインはトランジスタＱ１のゲート、トランジスタＱ１１のドレイン、トランジスタＱ１２のベースに共通して接続され、トランジスタＱ７のソース及びバックゲートは、トランジスタＱ４のソースと同じく接地ＧＮＤに接続され、トランジスタＱ７のゲートには、トランジスタＱ４のゲートと同じく入力信号ＳＩが与えられる。
【００７２】
入力信号ＳＩが“Ｈ”であってトランジスタＱ１１がオフする際、トランジスタＱ４，Ｑ７の両方がオンするので、トランジスタＱ１２のベース及びエミッタにはいずれもほぼ電位０が印加されている。よってトランジスタＱ１２の耐圧低下を抑制することができる。また、トランジスタＱ１１，Ｑ１２を纏めてＩＧＢＴ１０１で実現した場合、半導体層１２と半導体層５１とが形成するｐｎ接合にかかる電圧はほぼ零となる。これはＩＧＢＴ１０１のターンオフ動作を高速にし、スイッチング時のエネルギーロスを低減する効果を招来する。
【００７３】
入力信号ＳＩが“Ｌ”であってトランジスタＱ１１がオンする際、トランジスタＱ４，Ｑ７の両方がオフするので、トランジスタＱ１２のエミッタとベースとの間の接続が開放され、ＩＧＢＴ１０１のオン抵抗に悪影響を与えることもない。従って図８で示された回路の実効オン抵抗を劣化させることもない。
【００７４】
実施の形態４．
図９は本発明の実施の形態４にかかる半導体回路の構成を例示する回路図であり、実施の形態１において図１を用いて例示された回路図に対してＮＭＯＳトランジスタＱ８が付加されている。当該半導体回路も例えばディスプレイドライバに採用することができる。
【００７５】
トランジスタＱ８のドレインはトランジスタＱ１のゲート、トランジスタＱ１１のドレイン、トランジスタＱ１２のベースに共通して接続され、トランジスタＱ８のソース及びバックゲートはトランジスタＱ４のソースと同じく接地ＧＮＤに接続され、トランジスタＱ８のゲートはトランジスタＱ１，Ｑ２のそれぞれのドレインに共通に接続されている。
【００７６】
トランジスタＱ８のオン／オフは実施の形態３で示されたトランジスタＱ７のオン／オフと同じ条件で生じるので、実施の形態３と同様の効果を得ることができる。但し、トランジスタＱ８のゲートにはほぼ電位Ｖｄｄが印加される場合があるので、トランジスタＱ８にはフィールドトランジスタを採用する。
【００７７】
実施の形態５．
図１０は本発明の実施の形態５にかかる半導体回路の構成を例示する回路図であり、実施の形態２において図４を用いて例示された回路図に対して抵抗１７、ＰＮＰトランジスタＱ１３が付加され、トランジスタＱ１１のバックゲート及びソースの接続が変更されている。当該半導体回路も例えばディスプレイドライバに採用することができる。
【００７８】
実施の形態２においてはトランジスタＱ１２のコレクタに共通して接続されていたトランジスタＱ１１のソース及びバックゲートは、本実施の形態においてそれぞれトランジスタＱ１３のエミッタ及びベースに接続されている。トランジスタＱ１３のエミッタには電位Ｖｄｄが与えられる。トランジスタＱ１３のコレクタはトランジスタＱ１１のドレイン、トランジスタＱ１２のベース、トランジスタＱ１のゲート、抵抗１５の一端に共通して接続されている。そして抵抗１７はトランジスタＱ１３のベースとエミッタとの間に介挿されている。その他の接続は、実施の形態２と同様である。
【００７９】
本実施の形態において、入力信号ＳＩが“Ｌ”となると、トランジスタＱ１１，Ｑ１２がオンし、抵抗１７に流れる電流に起因する電圧降下が、トランジスタＱ１３のベース・エミッタ間に順バイアスを与える。これによりトランジスタＱ１２，Ｑ１３によるサイリスタ動作が生じる。従ってＭＯＳ型であるトランジスタＱ１１の特性に影響されることなく、順バイアスが印加されたダイオードの電流特性にほぼ則って大きな電流を出力ＳＯとして得ることができる。
【００８０】
また抵抗１７は、抵抗１５がトランジスタＱ１２に対して果たす機能と同様に、トランジスタＱ１３の耐圧低下を抑制し、スイッチングロスを低減する機能を果たしている。
【００８１】
トランジスタＱ１１，Ｑ１２，Ｑ１３は纏めてＩＧＢＴ１０５として実現することができる。図１１はＩＧＢＴ１０５の構成を例示する断面図である。図３に示されたＩＧＢＴ１０１の構成と比較して、半導体層７，６がフィールド絶縁膜８３によって分離された構成となっており、それぞれに電極１０及び電極１６が接続されている点で特徴的に異なっている。
【００８２】
図１０に示された各トランジスタと図１１に示された各半導体層との対応関係は以下の通りである。トランジスタＱ１１は半導体層５１をドレインとし、半導体層５２をソースとし、半導体層２，３，４をバックゲートとし、電極９をゲートとして構成されている。トランジスタＱ１２は半導体層１２をエミッタ（ＩＧＢＴ１０５にとってのコレクタ）とし、半導体層５１をベースとし、半導体層２，３，４をコレクタ（ＩＧＢＴ１０５にとってのエミッタ）として構成されている。トランジスタＱ１３は半導体層５２をエミッタ（ＩＧＢＴ１０５にとってもエミッタ）とし、半導体層２，３，４をベースとし、半導体層５１をコレクタとして構成されている。電極９，１０，１１，１４はそれぞれ、ＩＧＢＴ１０５のゲート電極、エミッタ電極、コレクタ電極、ベース電極として機能する。また電極１６は電極として機能する。
【００８３】
トランジスタＱ１１のバックゲート、トランジスタＱ１２のコレクタ及びトランジスタＱ１３のベースとして機能する半導体層２，３，４には電極１６が接続されるものの、電極１０は半導体層６には直接には接続されない。抵抗１５は電極１１，１４との間に接続され、抵抗１７は電極１０，１６の間に接続される。
【００８４】
トランジスタＱ１２のオン動作によってそのエミッタたる半導体層１２からコレクタたる半導体層４へと電子が流れ込んでくると、抵抗１７における電圧降下により、半導体層４，５２の間に順バイアスが与えられる。これにより、トランジスタＱ１３がオン動作し、上述のサイリスタ動作が発生する。
【００８５】
実施の形態６．
図１２は本発明の実施の形態６にかかる半導体回路の構成を例示する回路図であり、実施の形態５において図１０を用いて例示された回路図に対して抵抗１７をＰＭＯＳトランジスタＱ１４に置換した構成を採っている。当該半導体回路も例えばディスプレイドライバに採用することができる。
【００８６】
トランジスタＱ１４のソース及びバックゲートは、トランジスタＱ１３のエミッタ及びトランジスタＱ１１のソースに共通に接続され、電位Ｖｄｄが印加されている。トランジスタＱ１４のドレインはトランジスタＱ１３のベース、トランジスタＱ１１のバックゲート、トランジスタＱ１２のコレクタに共通に接続されている。トランジスタＱ１４のゲートはトランジスタＱ１１のドレイン、トランジスタＱ１３のコレクタ、トランジスタＱ１２のベースに共通に接続されている。
【００８７】
トランジスタＱ１１のオン／オフに対応してトランジスタＱ１４はオフ／オンするので、抵抗１７を採用した実施の形態５と比較して、サイリスタ動作が開始しやすいという利点がある。
【００８８】
実施の形態４において図９を用いて示されたトランジスタＱ８と同様に、トランジスタＱ１４はフィールドトランジスタを採用する。本実施の形態においても実施の形態５と同様にしてＩＧＢＴ１０５を採用することができる。また、抵抗１５を、実施の形態３，４で示されたトランジスタＱ７，Ｑ８を用いて置換してもよい。
【００８９】
トランジスタＱ１４はトランジスタＱ１３のベース・エミッタ間に接続されているので、ダイオードのビルトイン電圧程度の耐圧で足り、順バイアス方向に接続しても耐圧が不足することはない。よってトランジスタＱ１４のソース及びバックゲートをいずれもトランジスタＱ１３のベースに、トランジスタＱ１４のドレインをトランジスタＱ１３のエミッタに、それぞれ接続してもよい。図１３は、図１２に示された半導体回路に対して、上述のようにトランジスタＱ１４をつなぎ替えた半導体回路の構成を示す回路図である。便宜上、図１３の構造においてはトランジスタＱ１４をトランジスタＱ１７と表記している。そしてトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１７は、纏めて半導体装置１０９として実現することができる。そして半導体装置１０９では、トランジスタＱ１１，Ｑ１７のバックゲートをトランジスタＱ１３のベース及びトランジスタＱ１２のコレクタと共有することができる。
【００９０】
図１４は、半導体装置１０９の構成を例示する断面図である。図３を用いて実施の形態１において説明されたＩＧＢＴ１０１においてフィールド絶縁膜８１及び電極９が存在した位置には、一対のフィールド絶縁膜８１ａ，８１ｂが相互に分離して設けられ、かつその上にはそれぞれ電極９１，９２が設けられている。そしてフィールド絶縁膜８１ａ，８１ｂの間の半導体層２の主表面にはＰ型の半導体層５４が、半導体層５４の半導体層２とは反対側にＰ+型の半導体層７４が、半導体層７４上には電極２４が、それぞれ設けられている。電極９２は電極１４を介して半導体層１３に接続されている。
【００９１】
図１３に示された各トランジスタと図１４に示された各半導体層との対応関係は以下の通りである。トランジスタＱ１１は半導体層５１をドレインとし、半導体層５４をソースとし、半導体層２，３，４をバックゲートとし、電極９１をゲートとして構成されている。トランジスタＱ１７は半導体層５４をドレインとし、半導体層５２をソースとし、半導体層２，３，４をバックゲートとし、電極９２をゲートとして構成されている。トランジスタＱ１３は半導体層５１をコレクタとし、半導体層２，３，４をベースとし、半導体層５４をエミッタとして構成されている。トランジスタＱ１２は半導体層１２をエミッタとし、半導体層５１をベースとし、半導体層２，３，４をコレクタとして構成されている。
【００９２】
電極２４には電位Ｖｄｄが供給され、電極９１にはトランジスタＱ１，Ｑ２のドレインが接続され、電極１４にはトランジスタＱ１のゲートが、電極１１にはトランジスタＱ４のドレインが、それぞれ接続される。抵抗１５は電極１１と電極１４との間に接続される。電極１０はトランジスタＱ１７のソースとバックゲートとを同電位にするためのものであり、半導体装置１０９の外部に引き出される必要はない。
【００９３】
実施の形態７．
図１５は本発明の実施の形態７にかかる半導体回路の構成を例示する回路図であり、実施の形態１において図１を用いて例示された回路図に対して、トランジスタＱ１２の代わりにＰＮＰトランジスタＱ１５を設け、抵抗１８を付加した構成を採っている。当該半導体回路も例えばディスプレイドライバに採用することができる。
【００９４】
トランジスタＱ１１のドレインとトランジスタＱ１５のコレクタとが接続され、これらは更にトランジスタＱ４のドレイン及びトランジスタＱ１のゲートに共通して接続されている。トランジスタＱ１１のソース及びバックゲートはトランジスタＱ１５のベースに接続され、これらは抵抗１８の一端に接続されている。抵抗１８の他端には電位Ｖｄｄが印加されている。その他の接続は実施の形態１と同様である。
【００９５】
入力信号ＳＩが“Ｈ”の場合、トランジスタＱ４はオンし、トランジスタＱ１１はオフする。これにより、出力信号ＳＯはほぼ接地ＧＮＤの電位０となる。この際、抵抗１８に流れる電流は小さく、抵抗１８の値を小さく設定することにより、ここでの電圧降下を小さくすることができる。
【００９６】
入力信号ＳＩが“Ｌ”の場合、トランジスタＱ４はオフし、トランジスタＱ１１はオンする。従って抵抗１８に流れる電流に起因した電圧降下がトランジスタＱ１５をオンし、出力信号ＳＯはほぼ電位Ｖｄｄにまで電位が上昇する。そして実施の形態１で示されたトランジスタＱ１２と同様に、トランジスタＱ１５も出力ＳＯとして大きな電流を供給することができる。
【００９７】
トランジスタＱ１１，Ｑ１５は纏めて半導体装置１０６で実現することができる。図１６は半導体装置１０６の構成を例示する断面図である。
【００９８】
導電型がＰ-型の基板１に、導電型がＮ-型の半導体層２が、例えばウェルとして形成されている。半導体層２の主表面にはフィールド絶縁膜８５，８６が、断面において一対で現れる絶縁膜８０の間に並んで選択的に形成されている。半導体層２の主表面には、いずれも導電型がＰ型である半導体層５１，５２，５３及び導電型がＮ型である半導体層４も選択的に形成されている。半導体層５１，５２はフィールド絶縁膜８５を介して相互に対峙し、半導体層５１，５３はフィールド絶縁膜８６を介して相互に対峙する。半導体層４は半導体層５２に関して半導体層５１とは反対側で、半導体層２の主表面に形成されている。半導体層４，５２はフィールド絶縁膜８０，８５に挟まれ、半導体層５３はフィールド絶縁膜８６，８０に挟まれる。
【００９９】
主表面とは反対側で、半導体層４，５１，５２，５３のいずれにも対峙して、導電型がＮ+型の半導体層３が形成されている。半導体層３は、例えば基板１と半導体層２との間に設けられ、半導体層２がウェルとして把握された場合には、当該ウェルの埋め込み層として把握されている。
【０１００】
半導体層５１には導電型がＰ+型の半導体層１３が、半導体層５２には導電型がＰ+型の半導体層７が、半導体層５３には導電型がＰ+型の半導体層７１が、半導体層４には導電型がＮ+型の半導体層６が、それぞれ半導体層２とは反対側において形成されている。
【０１０１】
半導体層２の主表面であって半導体層５１，５２が挟む領域にはフィールド絶縁膜８５を介して、半導体層２の主表面であって半導体層５１，５３が挟む領域にはフィールド絶縁膜８６を介して、それぞれ電極９１，９２が対峙する。半導体層１３，７１上にはそれぞれ電極１４及び電極１９が形成されている。また半導体層６，７の両方に接触して電極１０が形成されている。
【０１０２】
図１５に示された各トランジスタと図１６に示された各半導体層との対応関係は以下の通りである。トランジスタＱ１１は半導体層５１をドレインとし、半導体層５２をソースとし、半導体層２，３，４をバックゲートとし、電極９１をゲートとして構成されている。トランジスタＱ１５は半導体層５３をエミッタとし、半導体層２，３，４をベースとし、半導体層５１をコレクタとして構成されている。抵抗１８は電極１０と電極１９との間に接続されている。矢印３１はトランジスタＱ１５において移動する正孔を模式的に示している。
【０１０３】
図１６に示された構成では図１５の回路には現れないトランジスタも実現される。図１７は図１６に示された構成の、図１５よりも正確な等価回路を示す回路図である。電極９２をゲートとし、半導体層５３をソースとし、半導体層５１をドレインとし、半導体層２，３，４をバックゲートとするＰ型のフィールドトランジスタＱ１６が存在する。但し電極９１，９２は半導体装置１０６において、例えば一体として形成されるなどして、相互に接続されている。トランジスタＱ１６において、電極９２の下方において矢印３３で示される方向に正孔が移動する。これは矢印３１で示されるトランジスタＱ１５の正孔の移動する方向と同じ向きであり、従って、トランジスタＱ１６は、トランジスタＱ１５の電流増幅率ｈFEを見かけ上増大させる機能を果たし、望ましい存在である。
【０１０４】
半導体装置１０６は図２２を用いて従来の技術として説明されたフィールドトランジスタ２００に対して、フィールド絶縁膜８６、電極１９，９２、半導体層５３，７１を追加した構成を採っている。従って、製造プロセスを大幅な変更を回避することもでき、かつ素子面積を大幅に拡大することもない。また半導体装置１０６の電極９１，９２、電極１０、電極１４、電極１９のいずれもを主表面側に設けることができる。
【０１０５】
抵抗１８は、実施の形態６において図１２を用いて示されたＰ型のフィールドトランジスタＱ１４で置換できる。この場合、抵抗１８を採用した場合と比較して、サイリスタ動作が開始しやすいという利点が得られる。
【０１０６】
実施の形態８．
図１８は本発明の実施の形態８にかかる半導体回路の構成を例示する回路図である。例えばディスプレイドライバに採用することができる。図１８に示された半導体回路は、図８を用いて実施の形態３で説明された半導体回路のＩＧＢＴ１０１に相当する部分を半導体回路１０８で置換した構成を有している。半導体回路１０８は半導体回路１０９のトランジスタＱ１１のソースを、トランジスタＱ１３のエミッタから、トランジスタＱ１１のバックゲートに接続し替えた構成を有している。
【０１０７】
ＮＭＯＳ型のフィールドトランジスタＱ１のソース及びバックゲート、ＰＮＰトランジスタＱ１５のエミッタ、ＰＭＯＳ型のフィールドトランジスタＱ１７のドレインにはいずれも電位Ｖｄｄが印加されている。いずれもＮＭＯＳ型のトランジスタＱ２，Ｑ４，Ｑ７のそれぞれにおいて、ソース及びバックゲートが接地ＧＮＤに接続され、電位０が印加されている。トランジスタＱ１、Ｑ２のドレインはＰＭＯＳ型のフィールドトランジスタＱ１１のゲートに接続されている。トランジスタＱ１１のドレインはトランジスタＱ１のゲート、トランジスタＱ１７のゲート、ＮＰＮトランジスタＱ１２のベース、トランジスタＱ１５のコレクタ、トランジスタＱ７のドレインに接続されている。トランジスタＱ１１，Ｑ１７のそれぞれにおいて、ソース及びバックゲートがトランジスタＱ１５のベース及びトランジスタＱ１２のコレクタに共通に接続されている。
【０１０８】
トランジスタＱ４のドレインとトランジスタＱ１２のエミッタとは共通に接続され、その接続点において出力ＳＯが得られる。トランジスタＱ４，Ｑ７のいずれのゲートにも入力信号ＳＩが与えられ、トランジスタＱ２のゲートにはインバータＩＮＶによって得られた入力信号ＳＩの反転した信号が与えられる。
【０１０９】
トランジスタＱ１１，Ｑ１２はＩＧＢＴ１０１を構成する一方で、トランジスタＱ１２，Ｑ１５はサイリスタを構成する。そしてトランジスタＱ１５のベース・エミッタ間はトランジスタＱ１７によって、トランジスタＱ１２のベース・エミッタ間はトランジスタＱ４，Ｑ７によって、それぞれ導通／非導通する。またトランジスタＱ１１が当該サイリスタのターンオンのトリガとなる導通を行う。
【０１１０】
より具体的には、入力信号ＳＩの論理が“Ｈ”であればトランジスタＱ２，Ｑ１１がオフし、トランジスタＱ１，Ｑ４，Ｑ７，Ｑ１７がオンする。この場合、当該サイリスタはオフしている。そしてトランジスタＱ１５のベース・エミッタ間及びトランジスタＱ１２のベース・エミッタ間はそれぞれ独立して導通する。よってターンオフを高速化し、スイッチングロスを低減できる。
【０１１１】
一方、入力信号ＳＩの論理が“Ｌ”であればトランジスタＱ２，Ｑ１１がオンし、トランジスタＱ１，Ｑ４，Ｑ７，Ｑ１７がオフする。この場合、当該サイリスタはオンする。そしてトランジスタＱ１５のベース・エミッタ間及びトランジスタＱ１２のベース・エミッタ間に介在するトランジスタＱ１，Ｑ４，Ｑ７，Ｑ１７はいずれもオフしているので、これらのトランジスタが当該サイリスタがオンすることを妨げない。
【０１１２】
なお、トランジスタＱ７を、実施の形態４において図９を用いて示されたトランジスタＱ８に置換してもよいし、実施の形態５において図１０を、実施の形態６において図１２、図１３を、それぞれ用いて示された抵抗１５に置換してもよい。
【０１１３】
実施の形態１で説明したように、トランジスタＱ１１，Ｑ１２はＩＧＢＴ１０１として纏めて形成することができる。しかし、本実施の形態では、トランジスタＱ１１，Ｑ１５，Ｑ１７を纏めて半導体装置１０７として実現することもできる。図１９は半導体装置１０７の構成を例示する断面図である。半導体装置１０７は導電型がＰ-型の基板１に、導電型がＮ-型の半導体層２が、例えばウェルとして形成されている。半導体層２の主表面にはフィールド絶縁膜８８，８９が設けられ、トランジスタを形成する領域を区画している。図１９に示される断面では左右の端に一つずつ現れている。但し、これらのフィールド絶縁膜８８，８９は断面に現れない位置で相互に連結し、後述する半導体層４，５１ａ，５１ｂ，５２ａ，５２ｂを平面視上で囲んでいてもよい。
【０１１４】
フィールド絶縁膜８８，８９で区画された半導体層２の主表面には、フィールド絶縁膜８ａ，８ｃ，８ｂがこの順に並んで選択的に形成されている。そしてフィールド絶縁膜８８，８ａの間では、フィールド絶縁膜８ａに近い方から順に、導電型がＰ型の半導体層５２ａ、導電型がＮ型の半導体層４ａが半導体層２の主表面に形成されている。またフィールド絶縁膜８９，８ｂの間では、フィールド絶縁膜８ｂに近い方から順に、導電型がＰ型の半導体層５２ｂ、導電型がＮ型の半導体層４ｂが半導体層２の主表面に形成される。フィールド絶縁膜８ａ，８ｃの間では、導電型がＰ型の半導体層５１ａが半導体層２の主表面に形成される。またフィールド絶縁膜８ｂ，８ｃの間では、導電型がＰ型の半導体層５１ｂが半導体層２の主表面に形成されている。従って、フィールド絶縁膜８ａを介して半導体層５１ａ，５２ａが、フィールド絶縁膜８ｂを介して半導体層５１ｂ，５２ｂが、フィールド絶縁膜８ｃを介して半導体層５１ａ，５１ｂが、それぞれ相互に対峙する。
【０１１５】
主表面とは反対側で、半導体層４ａ，４ｂ，５１ａ，５１ｂ，５２ａ，５２ｂのいずれにも対峙して、導電型がＮ+型の半導体層３が形成されている。半導体層３は、例えば基板１と半導体層２との間に設けられ、半導体層２がウェルとして把握された場合には、当該ウェルの埋め込み層として把握されている。
【０１１６】
半導体層５１ａには導電型がＰ+型の半導体層１３ａが、半導体層５１ｂには導電型がＰ+型の半導体層１３ｂが、半導体層５２ａには導電型がＰ+型の半導体層７ａが、半導体層５２ｂには導電型がＰ+型の半導体層７ｂが、半導体層４ａには導電型がＮ+型の半導体層６ａが、半導体層４ｂには導電型がＮ+型の半導体層６ｂが、それぞれ半導体層２，３とは反対側において形成されている。
【０１１７】
半導体層２であって半導体層５１ａ，５２ａが挟む領域には、フィールド絶縁膜８ａを介して電極９ａが、半導体層５１ｂ，５２ｂが挟む領域にはフィールド絶縁膜８ｂを介して電極９ｂが、それぞれ対峙する。
【０１１８】
トランジスタＱ１１のゲートは電極９ａで、バックゲートは半導体層２，３，４ａ，４ｂで、ドレインは半導体層５１ａで、ソースは半導体層５２ａで、それぞれ形成されている。トランジスタＱ１７のゲートは電極９ｂで、バックゲートは半導体層２，３，４ａ，４ｂで、ドレインは半導体層５１ｂで、ソースは半導体層５２ｂで、それぞれ形成されている。トランジスタＱ１５のベースは半導体層２，３，４ａ，４ｂで、コレクタは半導体層５１ａで、エミッタは半導体層５１ｂで、それぞれ形成されている。半導体層６ａ，７ａのいずれにも接触して電極１０ａが、半導体層６ｂ，７ｂのいずれにも接触して電極１０ｂが、半導体層１３ａに接触して電極２１ａが、半導体層１３ｂに接触して電極２１ｂが、それぞれ設けられる。電極１０ａ，１０ｂは相互に接続されるが、半導体装置１０７の外部に取り出される必要はない。電極９ｂ，２１ａは相互に接続され、これらは図１８に示された回路においてはトランジスタＱ１のゲートに接続される。また電極２１ｂは、図１８に示された回路においては電位Ｖｄｄが印加される。
【０１１９】
矢印３３，３４はいずれも、入力信号ＳＩの論理が“Ｌ”である場合の正孔の移動を模式的に示す。電極２１ｂには電位Ｖｄｄ（＞０）が印加され、トランジスタＱ１１，Ｑ１７がそれぞれオン、オフするので、トランジスタＱ１５において矢印３４に示されるように正孔が半導体層５１ｂから半導体層５１ａへと移動する。一方、矢印３３に示されるようにトランジスタＱ１１において半導体層５２ａから半導体層５１ａへと正孔が移動する。このような正孔の移動により、トランジスタＱ１５のコレクタ電流が増大する。トランジスタＱ４，Ｑ７はオフしているので、トランジスタＱ１２，Ｑ１５で構成されるサイリスタがオンする。
【０１２０】
一般にはトランジスタＱ１７のバックゲートには電位Ｖｄｄが印加される設計が行われる。しかしトランジスタＱ１７のバックゲートをトランジスタＱ１５のベースと接続する半導体回路を設計すれば、トランジスタＱ１５のベースとして機能する半導体層３を、トランジスタＱ１７のバックゲートとして機能させることができる。そしてこれにより、半導体層３上にトランジスタＱ１１，Ｑ１５，Ｑ１７を形成して半導体装置１０７の大きさを低減することができる。しかもトランジスタＱ１７はトランジスタＱ１５のベース・エミッタ間に接続されているので、ダイオードのビルトイン電圧程度の耐圧で足り、順バイアス方向に接続しても耐圧が不足することはない。
【０１２１】
トランジスタＱ１１，Ｑ１２，Ｑ１５，Ｑ１７を纏めて半導体装置１０８として実現することもできる。図２０は半導体装置１０８の構成を例示する断面図である。図２０に示された構成は、図１９に示された構成に対して以下の変形を施して得られる。即ち、フィールド絶縁膜８ａ，８ｃの間にフィールド絶縁膜８ｄを設け、フィールド絶縁膜８ａ，８ｄの間にのみ半導体層１３ａ及び電極２１ａを配置し、フィールド絶縁膜８ｃ，８ｄの間では半導体層５１ａの半導体層２，３とは反対側にＮ+型の半導体層１２ａを設け、半導体層１２ａ上に電極２３を設ける。
【０１２２】
半導体層１２ａ、半導体層５１ａ、半導体層２，３，４ａ，４ｂは、それぞれトランジスタＱ１２のエミッタ、ベース、コレクタとして機能する。よって電極２３は図１８においてトランジスタＱ４のドレインに接続される。
【０１２３】
半導体層２，３，４ａ，４ｂが、トランジスタＱ１１，Ｑ１７のバックゲート、トランジスタＱ１５のベースのみならず、トランジスタＱ１２のコレクタとしても機能するので、平面視上の小さな面積で半導体装置１０８を得ることができる。
【０１２４】
【発明の効果】
この発明のうち請求項１にかかる半導体回路によれば、第１のバイポーラトランジスタの電流増幅により、出力信号として大きな電流を得ることができる。そして保護ダイオードが付帯したＮＭＯＳトランジスタを新たに設ける必要もない。
【０１２５】
この発明のうち請求項２にかかる半導体回路によれば、伝導度変調によるキャリアの増大が生じるので、より大きな電流を出力信号として得ることができる。
【０１２６】
この発明のうち請求項３にかかる半導体回路によれば、第１及び第２電極がそれぞれ、絶縁ゲート型バイポーラトランジスタのゲート電極、エミッタ電極として機能する。また第５半導体層及び第７半導体層が、それぞれ絶縁ゲート型バイポーラトランジスタのコレクタ及びベースとして機能する。よってゲート電極、エミッタ電極のみならず、コレクタ電極及びベース電極も主表面側に設けることができる。
【０１２７】
この発明のうち請求項４にかかる半導体回路によれば、第１のＭＯＳトランジスタと第２のフィールドトランジスタとがオフし、第１のフィールドトランジスタと第２のＭＯＳトランジスタとがオンする場合に、第１のバイポーラトランジスタのベースがフローティング状態となることを回避できる。従って、第１のバイポーラトランジスタの耐圧低下を抑制することができる。
【０１２８】
特に、第２のフィールドトランジスタと第１のバイポーラトランジスタとが絶縁ゲート型バイポーラトランジスタを構成する場合には、当該絶縁ゲート型バイポーラトランジスタの耐圧低下を抑制することができる。また当該絶縁ゲート型バイポーラトランジスタのターンオフ動作を高速にし、スイッチング時のエネルギーロスを低減する。
【０１２９】
この発明のうち請求項５にかかる半導体回路によれば、第５半導体層及び第７半導体層の間に生じる第２半導体層での拡散抵抗が、第１のバイポーラトランジスタのベース及びエミッタの間に接続された抵抗として機能する。よって第１のＭＯＳトランジスタと第２のフィールドトランジスタとがオフし、第１のフィールドトランジスタと第２のＭＯＳトランジスタとがオンする場合に、第１のバイポーラトランジスタのベースがフローティング状態となることを回避できる。従って、第１のバイポーラトランジスタの耐圧低下を抑制することができる。また第５半導体層及び第２半導体層が形成するｐｎ接合における順バイアス電圧が制限されるので、絶縁ゲート型バイポーラトランジスタにおけるターンオフ動作を高速にし、スイッチング時のエネルギーロスを低減する。
【０１３０】
この発明のうち請求項６にかかる半導体回路によれば、第３及び第４電極がそれぞれ、絶縁ゲート型バイポーラトランジスタのベース電極及びコレクタ電極として機能する。
【０１３１】
この発明のうち請求項７にかかる半導体回路によれば、第２のフィールドトランジスタがオフする際、第３のＭＯＳトランジスタがオンする。よって第１のバイポーラトランジスタのエミッタとベースとの間の電圧を小さくしてその耐圧低下を抑制することができる。
【０１３２】
特に第２のフィールドトランジスタと第１のバイポーラトランジスタとが絶縁ゲート型バイポーラトランジスタを構成する場合、第５半導体層及び第２半導体層が形成するｐｎ接合における電圧がほぼ零となるので、当該絶縁ゲート型バイポーラトランジスタにおけるターンオフ動作を高速にし、スイッチング時のエネルギーロスを低減する。また第３のＭＯＳトランジスタは、第２のフィールドトランジスタがオンする際にはオフするので、第１のバイポーラトランジスタのエミッタとベースとの間を開放し、当該絶縁ゲート型バイポーラトランジスタのオン抵抗に悪影響は与えることはない。
【０１３３】
この発明のうち請求項８にかかる半導体回路によれば、第２のフィールドトランジスタがオフする際、第３のフィールドトランジスタがオンする。よって第１のバイポーラトランジスタのエミッタとベースとの間の電位差を小さくしてその耐圧低下を抑制することができる。
【０１３４】
特に第２のフィールドトランジスタと第１のバイポーラトランジスタとが絶縁ゲート型バイポーラトランジスタを構成する場合、第５半導体層及び第２半導体層が形成するｐｎ接合における電圧がほぼ零となるので、当該絶縁ゲート型バイポーラトランジスタにおけるターンオフ動作を高速にし、スイッチング時のエネルギーロスを低減する。また第３のフィールドトランジスタは、第２のフィールドトランジスタがオンする際にはオフするので、第１のバイポーラトランジスタのエミッタとベースとの間を開放し、当該絶縁ゲート型バイポーラトランジスタのオン抵抗に悪影響は与えることはない。
【０１３５】
この発明のうち請求項９にかかる半導体回路によれば、第１のバイポーラトランジスタと第２のバイポーラトランジスタとがサイリスタを構成し、第１のバイポーラトランジスタのエミッタから大きな電流を出力させることができる。
【０１３６】
この発明のうち請求項１０にかかる半導体回路によれば、第２のフィールドトランジスタと第１のバイポーラトランジスタがオンする際に抵抗に流れる電流に起因する電圧降下が、第２のバイポーラトランジスタのベース・エミッタ間に順バイアスを与える。
【０１３７】
この発明のうち請求項１１にかかる半導体回路によれば、第２のフィールドトランジスタのオン／オフに対応して第３のフィールドトランジスタがオフ／オンするので、サイリスタの動作が開始しやすい。
【０１３８】
この発明のうち請求項１２乃至請求項１４にかかる半導体回路によれば、第３のフィールドトランジスタのバックゲートを、第２のフィールドトランジスタのバックゲート、第１のバイポーラトランジスタのコレクタ、第２のバイポーラトランジスタのベースと共有することができる。しかも耐圧を損なうことがない。
【０１３９】
この発明のうち請求項１５にかかる半導体回路によれば、第２のフィールドトランジスタのバックゲートを、第１のバイポーラトランジスタのコレクタ、第２のバイポーラトランジスタのベースと共有することができる。
【０１４０】
この発明のうち請求項１６にかかる半導体回路によれば、第２抵抗が、第１のバイポーラトランジスタの耐圧低下を抑制し、スイッチングロスを低減する。
【０１４１】
この発明のうち請求項１７にかかる半導体回路によれば、第２半導体層は第２のフィールドトランジスタのドレイン、第１のバイポーラトランジスタのベース、及び第２のバイポーラトランジスタのコレクタとして機能し、第３半導体層は第２のフィールドトランジスタのソース及び第２のバイポーラトランジスタのエミッタとして機能し、第５半導体層は第１のバイポーラトランジスタのエミッタとして機能し、第１半導体層と第４半導体層と第６半導体層とは、いずれも第２のフィールドトランジスタのバックゲート、第１のバイポーラトランジスタのコレクタ、第２のバイポーラトランジスタのベースとして機能する。第１電極は第２のフィールドトランジスタのゲート電極として機能する。
【０１４２】
この発明のうち請求項１８にかかる半導体回路によれば、第２半導体層は第２のフィールドトランジスタのドレイン、第１のバイポーラトランジスタのベース、及び第２のバイポーラトランジスタのコレクタとして機能し、第３半導体層は第３のフィールドトランジスタのソースとして機能し、第５半導体層は第１のバイポーラトランジスタのエミッタとして機能し、第８半導体層は第２のフィールドトランジスタのソース、第３のフィールドトランジスタのドレイン、及び第２のバイポーラトランジスタのエミッタとして機能し、第１半導体層と第４半導体層と第６半導体層とは、いずれも第２のフィールドトランジスタのバックゲート、第３のフィールドトランジスタのバックゲート、第１のバイポーラトランジスタのコレクタ、第２のバイポーラトランジスタのベースとして機能する。第１電極及び第２電極は、それぞれ第２のフィールドトランジスタ、第３のフィールドトランジスタのゲート電極として機能する。第３の電極が第３のフィールドトランジスタのソースとバックゲートとを接続する。
【０１４３】
この発明のうち請求項１９にかかる半導体回路によれば、第２のＭＯＳトランジスタがオフし、第２のフィールドトランジスタがオンする際、抵抗１８に流れる電流に起因した電圧降下が第１のバイポーラトランジスタをオンする。これにより、大きな電流を出力することができる。
【０１４４】
この発明のうち請求項２０にかかる半導体回路によれば、第３のフィールドトランジスタが第１のバイポーラトランジスタの電流増幅率を見かけ上増大させる。
【０１４５】
この発明のうち請求項２１にかかる半導体回路によれば、第２半導体層は第２のフィールドトランジスタ及び第３のフィールドトランジスタのドレイン、並びに第１のバイポーラトランジスタのコレクタとして機能し、第３半導体層は第２のフィールドトランジスタのソースとして機能し、第１半導体層と第４半導体層と第６半導体層とは、いずれも第２のフィールドトランジスタ及び第３のフィールドトランジスタのバックゲート、並びに第１のバイポーラトランジスタのベースとして機能し、第５半導体層は第３のフィールドトランジスタのソース及び第１のバイポーラトランジスタのエミッタとして機能する。第１電極及び第２電極は、それぞれ第２のフィールドトランジスタ、第３のフィールドトランジスタのゲート電極として機能する。また第３の電極が第２のフィールドトランジスタのソースと、第１のバイポーラトランジスタのベースとを接続する。
【０１４６】
この発明のうち請求項２２にかかる半導体回路によれば、第２半導体層は第２のフィールドトランジスタのドレイン及び第２のバイポーラトランジスタのコレクタとして機能し、第３半導体層は第２のフィールドトランジスタのソースとして機能し、第５半導体層は第３のフィールドトランジスタのドレイン及び第２のバイポーラトランジスタのエミッタとして機能し、第６半導体層は第３のフィールドトランジスタのソースとして機能し、第１半導体層、第４半導体層、第７半導体層及び第８半導体層はいずれも第２及び第３のフィールドトランジスタのバックゲートとして機能する。第１電極及び第２電極は、それぞれ第２のフィールドトランジスタ、第３のフィールドトランジスタのゲート電極として機能する。第３の電極が第２及び第３のフィールドトランジスタのそれぞれにおけるソースとバックゲートとを接続する。
【０１４７】
この発明のうち請求項２３にかかる半導体回路によれば、第１半導体層、第４半導体層、第７半導体層、第８半導体層は第１のバイポーラトランジスタのコレクタとして、第２半導体層は第１のバイポーラトランジスタのベースとして、第９半導体層は第１のバイポーラトランジスタのエミッタとして、それぞれ機能する。
【図面の簡単な説明】
【図１】  本発明の実施の形態１にかかる半導体回路の構成を例示する回路図である。
【図２】  本発明の実施の形態１にかかる半導体装置の構成を例示する断面図である。
【図３】  本発明の実施の形態１にかかる半導体装置の構成を例示する断面図である。
【図４】  本発明の実施の形態２にかかる半導体回路の構成を例示する回路図である。
【図５】  本発明の実施の形態２にかかる半導体装置の構成を例示する断面図である。
【図６】  本発明の実施の形態２にかかる他の半導体装置の構成を例示する断面図である。
【図７】  本発明の実施の形態２にかかる更に他の半導体装置の構成を例示する断面図である。
【図８】  本発明の実施の形態３にかかる半導体回路の構成を例示する回路図である。
【図９】  本発明の実施の形態４にかかる半導体回路の構成を例示する回路図である。
【図１０】  本発明の実施の形態５にかかる半導体回路の構成を例示する回路図である。
【図１１】  本発明の実施の形態５にかかる半導体装置の構成を例示する断面図である。
【図１２】  本発明の実施の形態６にかかる半導体回路の構成を例示する回路図である。
【図１３】  本発明の実施の形態６にかかる他の半導体回路の構成を例示する回路図である。
【図１４】  本発明の実施の形態６にかかる半導体装置の構成を例示する断面図である。
【図１５】  本発明の実施の形態７にかかる半導体回路の構成を例示する回路図である。
【図１６】  本発明の実施の形態７にかかる半導体装置の構成を例示する断面図である。
【図１７】  本発明の実施の形態７にかかる他の半導体回路の構成を例示する回路図である。
【図１８】  本発明の実施の形態８にかかる半導体回路の構成を例示する回路図である。
【図１９】  本発明の実施の形態８にかかる半導体装置の構成を例示する断面図である。
【図２０】  本発明の実施の形態８にかかる他の半導体装置の構成を例示する断面図である。
【図２１】  従来の技術にかかる半導体回路の構成を示す回路図である。
【図２２】  従来の技術にかかる半導体装置の構成を示す断面図である。
【符号の説明】
１〜７，４ａ，４ｂ，６ａ，６ｂ，７ａ，７ｂ，１２，１２ａ，１３，５１〜５４，５１ａ，５１ｂ，５２ａ，５２ｂ  半導体層、８，８ａ〜８ｄ，８０〜８９，８１ａ，８１ｂ  フィールド絶縁膜、９，９１，９２，９ａ，９ｂ，１０〜１３，１１ｃ，１４，１４ａ，１４ｂ，１４ｃ，１６，２１ａ，２１ｂ，２３  電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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