(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１シリコン膜、第１絶縁膜、第２シリコン膜を順次形成する工程と、
前記第２シリコン膜、前記第１絶縁膜、前記第１シリコン膜をパターニングして、第１パターン及び第２パターンを形成する工程と、
前記第１パターン及び前記第２パターンを覆う被膜を形成する工程と、
前記被膜をエッチングして、前記第１パターン及び前記第２パターンの側面にサイドウォール膜を形成する工程と、
前記半導体基板全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研摩し、前記第１パターン及び前記第２パターンの上面を露出させる工程と、
前記第１パターンに含まれる前記第２シリコン膜及び前記第２パターンに含まれる前記第２シリコン膜を除去する工程と、
前記第２パターンに含まれる前記第１絶縁膜及び前記第１シリコン膜を残しつつ、前記第１パターンに含まれる前記第１絶縁膜及び前記第１シリコン膜を除去する工程と、
前記半導体基板全面に第３導電膜を形成する工程と、
前記第３導電膜を研摩し、前記膜間絶縁膜を露出させる工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数機能を混載した半導体デバイスの製造方法に関する。詳しくは、二重ゲート型半導体素子からなる不揮発性メモリ等と単ゲート型半導体素子からなるロジック回路部とを混載して有する半導体デバイスの製造方法に関する。
【０００２】
近年では、単にフラッシュメモリとかＥＥＰＲＯＭ（電気的書き換え可能な不揮発性メモリ）等の半導体メモリデバイスは、それ自体を機能としてユーザーの使用に供するのではなく、むしろかかるメモリデバイスの用途に応じてロジックデバイス等の周辺回路の機能をも含めてワンチップ化して製品価値を高めたものに需要が高まっている。しかし、ロジックデバイスは単ゲート型のトランジスタ素子が回路の中心要素となり、それが必要な回路論理に応じて組み合わせて構成されるものであるため、回路中のトランジスタ素子は必ずしも整然と配置されるものではないのに対し、メモリデバイスはワード線，ビット線の交点に記憶要素たるメモリセルトランジスタが配置されるため、回路内のメモリセルトランジスタは整然と配置されるのが常である。また、フラッシュメモリとかＥＥＰＲＯＭ（電気的書き換え可能な不揮発性メモリ）等の半導体メモリデバイスの場合、二重ゲート型のトランジスタをメモリセルとするのが一般である一方、ロジックデバイスは単ゲート型トランジスタが一般である。以上から、トランジスタゲートの形成を共通化させかつ工程短縮化しようとすれば、工程にこれまでにない工夫を要する。
【０００３】
このような状況に加えて、デバイスを高速化しようとして、ゲート電極自体の抵抗低減を図るべく、ゲート電極を導電性の金属素材で形成しようとして、ゲート電極形成工程を抜本的に変更しようという試みも始まっており、混載型半導体デバイスにかかる新たな技術を整合させるには、その製造工程をできるだけ短縮し容易に形成できる新たな工夫が必要になっている。
【０００４】
【従来の技術】
それでは、従来の技術としてフラッシュメモリの製造方法とダマシンゲートプロセスによる単ゲート型トランジスタからなるデバイスの製造方法の二例を取り上げて順次説明する。
［従来のフラッシュメモリの製造方法］
図１乃至図３参照。
【０００５】
図１〜図３は、それぞれ、従来のフラッシュメモリの製造方法の工程説明図（その１〜その３）である。図１中、最上部の図が示す上面で見て、α−α'断面を捉えて工程順に示したものが、（ａ），（ｂ），（ｃ）等のそれぞれである。最上部の図は、その左側に周辺トランジスタ領域を示し、また右側には不揮発性メモリセル領域を示している。
図１中、工程（ａ）参照。
【０００６】
まず、一導電型（Ｐ+）の半導体基板上に、熱酸化膜(SiO2)を１２ｎｍ,絶縁膜(Si3N4等)を２００ｎｍ成長し、それをパターニングしてできるハードマスクを用いたドライエッチングにより素子分離領域に十分深い溝を形成する。この溝を完全に埋めるに十分な厚さの酸化膜を堆積し、ＣＭＰ（ケミカルメカニカルポリッシュ）により溝からはみ出した分の酸化膜を除去して表面を平坦化する。次にストッパ膜として機能する熱酸化膜(SiO2)及び絶縁膜(Si3N4)を除去して、できた埋め込み酸化膜構造をＳＴＩ（Shallow Trench Isolation）とする。
図１中、工程（ｂ）参照。
【０００７】
次に、周辺トランジスタ部の領域に不純物イオンを注入して、熱拡散させ、所望の形状にウエルを形成する。そして、熱酸化法により半導体基板の全面に、不揮発性メモリの第1ゲート絶縁膜(トンネルゲート絶縁膜:TNOX)となる薄い酸化膜を形成する。
図１中、工程（ｃ）参照。
【０００８】
次に、全面に第1多結晶シリコン膜をＣＶＤ（化学気相成長）法にて形成する。次に、不揮発性メモリのフローティングゲートの素子分離のため、先ずレジスト膜をフォトリソグラフィー法にてパターニングしてレジストマスクを形成する。次いで、このレジストマスクを用いドライエッチングにて第１多結晶シリコンをパターニングする。そして、第1多結晶シリコン膜上に第２ゲート絶縁膜（ＰＡ（第一層目配線層）−ＰＢ（第二層目配線層）間絶縁膜）として酸化膜（または、ＯＮＯ膜［シリコン酸化膜／シリコン窒化膜／シリコン酸化膜］）を薄く形成する。続いて、全面に被膜したレジスト膜をフォトリソグラフィー法にてパターニングする。
第２図中、工程（ｄ）参照。
【０００９】
次に、このレジストパターンをマスクとして用い、ドライエッチングにて第２ゲート絶縁膜（ＰＡ（第一層目配線層）−ＰＢ（第二層目配線層）間絶縁膜），第1多結晶シリコン膜（フローティングゲート）を順にパターニングし、不揮発性メモリセル部にのみ選択的にゲートパターンとなるよう前記した第２ゲート絶縁膜および第一多結晶シリコン膜を残し、他から全て第２ゲート絶縁膜および第一多結晶シリコン膜を除去する。
第２図中、工程（ｅ）参照。
【００１０】
次に周辺トランジスタ領域の第1ゲート絶縁膜を前処理により除去し、その部分に第3ゲート絶縁膜(GOX)を薄く成長する。
第２図中、工程（ｆ）参照。
次に全面に第2多結晶シリコン膜を厚く形成し、その直上に反射防止膜兼後工程でのドライエッチング時のストッパ膜として働くSION膜を厚く堆積し、次いでフォトレジストをパターニング形成する。フォトリソグラフィー技術を用いて、不揮発性メモリセル部のフローティングゲート電極及びコントロールゲート電極をパターニングする。次に、新しいパターンのマスクに付け替え、フォトリソグラフィー技術を用いて周辺トランジスタ領域のゲート電極をパターニングする。
第３図中、工程（ｇ）参照。
【００１１】
次に自己整合的に不揮発性メモリセル部のソース・ドレイン拡散層(ｎ+拡散層)を基板と逆導電型の砒素を不純物イオン注入して形成する。
第３図中、工程（ｈ）参照。
【００１２】
続いて化学気相成長法により酸化膜を厚く成長させた後、全面異方性エッチングして、周辺トランジスタ領域のゲート電極側壁及び不揮発性メモリセル部のフローティングゲート電極、第２のゲート絶縁膜、コントロールゲート電極の側壁に側壁絶縁膜を残し、他から酸化膜を除去する。次に第２多結晶シリコン層をマスクの一部として不揮発性メモリセル部のソース領域を開口したレジストパターンを用いて、素子分離絶縁膜をドライエッチングを行い部分的に除去し、自己整合的に共通ソース領域（所謂セルフアラインドソース領域（ＳＡＳ; Self Aligned Source））を形成する。次に自己整合的に周辺トランジスタのソース・ドレイン拡散層（ｎ+拡散層）を基板と逆導電型の砒素をイオン注入する。この時、さきほど素子分離絶縁膜を除去した部分にも砒素が導入され、自己整合的にトランジスタのソース領域と共通ソース配線層が形成される。次に薬液処理によりゲート電極上のＳｉＯＮ膜を除去する。次に例えば薄いＣｏ（コバルト）＋ＴｉＮ（チタンナイトライド）を全面的に成長した後、ＲＴＡ（ラピッド・サーマル・アニール）にて高融点金属シリサイド層（この例ではＣｏＳｉ（コバルトシリサイド）層）を形成し未反応のＣｏ（コバルト）＋ＴｉＮ（チタンナイトライド）をドライエッチングして除去する。さらにＲＴＡアニールを行なう。以上で、ゲート電極上及びソース・ドレイン拡散層上には高融点金属シリサイド層（所謂サリサイド層）が自己整合的に形成できる。
第3図中、工程（ｉ）参照。
【００１３】
次に十分厚く全面に層間絶縁膜を被着形成する。この後、図示しないが、層間絶縁膜にコンタクトホールを設け、電極配線を形成して不揮発性半導体記憶装置とする。以上が、従来のフラッシュメモリの製造方法である。
［ダマシンゲートプロセスによる単層ゲート素子の製造方法］
次に、従来のダマシンゲートプロセスによる単層ゲート素子の製造方法を説明する。
図４参照。
【００１４】
図４は、従来のダマシンゲートを有する半導体装置の製造方法の工程説明図であり、（ａ）〜（ｈ）まで順に工程毎に断面図を示したものであり、各工程毎の図は、それぞれがゲート絶縁膜およびゲート電極が異なる第一のトランジスタ（図の左）と第二のトランジスタ（図の右）の二種類の単ゲートトランジスタの各工程における断面図からなる。なお、図４は日本公開特許公報特開平１１−７４３６９号公報から引用したものであり、これにしたがって以下説明する。
図４中、工程（ａ）の断面図参照。
【００１５】
まず、半導体基板２０１上にウエル領域及びＳＴＩ構造の素子分離領域が形成される。（図示せず）その後、ゲート酸化膜２０３が熱酸化法で薄く形成され、その上にポリシリコン膜２０４、シリコン窒化膜２０５がそれぞれＣＶＤ（化学気相成長）法で順次被着形成される。次に、図示されるように、ポリシリコン膜２０４，シリコン窒化膜２０５の積層膜がフォトリソグラフィー法によりゲート電極パターンに適した形状にパターニングされる。次にパターニングされたゲート電極をマスクとして導電性不純物がイオン注入によって半導体基板２０１内に導入され、これが後にＬＤＤ（Lightly Doped Drain）層として機能する。その後、パターニングされたゲート電極の側壁にシリコン酸化膜からなる側壁絶縁膜２０７が形成される。このようにしてダミーのゲート電極及び側壁絶縁膜２０７からなるダミーゲート構造をマスクとして、導電性不純物のイオン注入が行われる。その後、熱処理を行うことによりソース・ドレイン拡散領域２０６が形成される。次にＣＶＤ法で全面にシリコン酸化膜２０８が形成され、ダミーゲート構造の全てが覆われる。その後、シリコン窒化膜２０５をエッチングストッパとして用い、ＣＭＰ（ケミカルメカニカルポリッシュ）法でシリコン酸化膜２０８をエッチバックし、その全面が平坦化される。
図４中、工程（ｂ）の断面図参照。
【００１６】
次に，第一のトランジスタが形成される領域をフォトレジスト２０９で覆い、シリコン窒化膜２０５及びポリシリコン膜２０４が順次除去され、これにより溝部２１０が形成される。
図４中、工程（ｃ）の断面図参照。
【００１７】
続いて、溝部２１０の底面に露出したゲート酸化膜２０３を通してチャネルイオン注入が行われ、その後、この露出領域のゲート酸化膜２０３が除去される。次に、露出された領域のシリコン基板２０１表面に熱酸化法によりゲート酸化膜２１１が形成され、さらに全面にタングステン膜２１２が形成される。
図４中、工程（ｄ）の断面図参照。
【００１８】
次にＣＭＰ（ケミカルメカニカルポリッシュ）法で溝部２１０以外に形成されたタングステン膜２１２が除去され、溝内にのみタングステン膜２１２が残置される。
図４中、工程（ｅ）の断面図参照。
【００１９】
続いて、ポリシリコン膜２０４上のシリコン窒化膜２０５を剥離することにより、ポリシリコン膜２０４が露出され、溝部２１３が形成される。
図４中、工程（ｆ）の断面図参照。
【００２０】
次に、タングステン膜２１４が全面に堆積される。
図４中、工程（ｇ）の断面図参照。
【００２１】
次に、ＣＭＰ（ケミカルメカニカルポリッシュ）法でタングステン膜２１４が研磨され、第一のトランジスタの溝内にのみタングステン膜２１４が残置される。
図４中、工程（ｈ）の断面図参照。
【００２２】
次に、厚い層間絶縁膜を形成した後、コンタクトホールを形成し、電極配線を形成して不揮発性半導体メモリとする。
【００２３】
【発明が解決しようとする課題】
先ずは、従来のロジック部トランジスタの問題点と従来のフラッシュ部トランジスタの問題点を個々に説明し、次いでロジック・フラッシュ両者を混載しようとした場合に解決を要する課題を取り上げることとする。
ロジック部トランジスタの問題
トランジスタの高速化には、ゲート電極の低抵抗化と電流駆動能力の向上が必須である。ゲート抵抗を下げるためには、シリサイド膜厚を厚くすればよい。しかし、その場合、微細化が進むとゲートの高さがゲート長に比べて高くなりすぎ、ゲートの加工に困難をきたす、という問題があった。電流駆動能力を向上させるには、微細化に伴って低電圧化が進んでも十分なチャネルを形成できるようにすればよいので、ゲート絶縁膜を薄くすればよい。しかし、シリコン酸化膜では膜厚が例えば５ｎｍ以下になるとリーク電流が増大してトランジスタ特性が劣化する、という問題があった。以上が、ロジック部トランジスタにおける問題点の説明である。
フラッシュ部トランジスタの問題
フラッシュメモリセルのゲート低抵抗化の問題を説明する。フラッシュメモリとロジックデバイスとを混載したＬＳＩにおいては、ロジック部の高速化だけでなく、フラッシュメモリセルの高速化も必須である。ロジック部と同じように、ゲート抵抗を下げるためにはシリサイド膜厚を厚くしていくしかないが、そのためゲートの高さがゲート長に比べて高くなりすぎ、ゲートの加工に困難を来すようになる。フローティング・ゲート、コントロール・ゲートの積層構造からなるフラッシュメモリにおいては、ロジック部よりもさらにその傾向が顕著である。
【００２４】
次に、フラッシュメモリのカップリング比とデータ保持特性の問題を説明する。フローティング・ゲートの電位をＶFG,コントロール・ゲートの電位をＶCGとし、半導体基板とフローティング・ゲート間の容量をＣ0,フローティング・ゲートとコントロール・ゲート間の容量をＣ1とすると、ＶFGとＶCGには以下の関係が成り立つ。
【００２５】
ＶFG = 1/(1+Ｃ0/Ｃ1)×ＶCG
ＶFG/ＶCG = 1/(1+Ｃ0/Ｃ1)
ＶFG/ＶCGをカップリング比と呼ぶ。
【００２６】
理想的にＣ0<<Ｃ1ならＣ0/Ｃ1≒0となり、カップリング比 ＶFG/ＶCG≒１となって、ＶCGに印加した電位がそのままＶFGに掛かることになる。
【００２７】
カップリング比が低いと、素子の微細化が進んでも、フラッシュメモリのデータ書き込み、消去時にコントロール・ゲートに印加する電圧を下げられない。ロジック部では低消費電力化が進んでも、フラッシュメモリセルで高い電圧が必要なため、チップ全体の低消費電力化が進まない。また、低い電源電圧から高電圧を作る回路が必要なため、チップ面積は大きくなってしまう。この傾向は、ロジック部の微細化が進んで電源電圧が下がるほど顕著になる。
【００２８】
カップリング比向上のために上記Ｃ1を大きくするためには該絶縁膜の膜厚を薄くすればよい。しかし、その結果リーク電流が増加してデータ保持特性が劣化する。
【００２９】
また上記Ｃ1を大きくするために、フローティング・ゲートとコントロール・ゲートの接触面積を増やす方法もあるが、セル面積の増大や構造の複雑化が問題となる。
【００３０】
最後にフラッシュメモリ混載ロジックLSI製造時の問題について説明する。ロジック部で使用するトランジスタに関しては、シリサイド膜よりも低抵抗なＷ（タングステン）を、ＣＭＰ（ケミカルメカニカルポリッシュ）法によって形成し、かつシリコン酸化膜よりも誘電率の高いＴａ2Ｏ5をゲート絶縁膜として用いる方式のトランジスタ試作結果が報告されている。
(A.Yanagishita et al.:IEDM Tech. Dig.1998,pp.785-788)
(A.Chatterjee et al.: IEDM Tech. Dig.1998,pp.777-780)
ただしこれらの発表はすべて単体トランジスタからなる試作品レベルでの開示に留まり、フラッシュメモリ混載ロジックLSIへの適用方法は示されていない。
【００３１】
例えば単純にロジック部のみに上記のような高誘電率膜、メタル・ゲートを使用すると、フラッシュメモリセル部とプロセスが別々になるため、工程数、コストの増加を招いてしまう。
【００３２】
また、フラッシュメモリセルはフローティング・ゲートの高さの分だけロジック部トランジスタより高くなる。その段差により、後に形成されるコンタクト孔の開口、メタル配線形成の加工マージンが減少するため、信頼性、歩留まりが劣化する。
【００３３】
以上まとめると、
１）従来のフラッシュメモリ混載ロジックLSIでは、フラッシュメモリセル及びロジック領域トランジスタのゲート長が縮小されると、シリサイド膜によるゲート電極の低抵抗化では不十分になるという問題があった。
【００３４】
また、ゲート電極の抵抗を下げるために上記シリサイド膜の膜厚を厚くすると、横方向（チャネル方向）に対して縦方向の比率が高くなりすぎ、ゲート電極の加工が困難になるという問題があった。
２）従来のフラッシュメモリ混載ロジックLSIでは、不揮発性メモリセルのフローティング・ゲートとコントロール・ゲート間絶縁膜にONまたはONO等を使用しているため、カップリング比を上げるには該絶縁膜の薄膜化か上記Ｃ１キャパシタの面積を増加させるしかない。しかし、薄膜化は信頼性の劣化を招き、面積増加はメモリセル面積の増加やプロセスの複雑化に繋がってしまう。そのため、コントロール・ゲートに印加する電圧を下げられず、低消費電力化できないという問題があった。
３）従来のフラッシュメモリ混載ロジックLSIの製造方法では、ロジック領域のトランジスタの高性能化のために、ゲート絶縁膜に高誘電体膜を、ゲート電極材料としてＷ、Ａｌなどの金属を使った場合、不揮発性メモリセルとプロセスが共用できなくなるため、工程数が増加し、信頼性の劣化やコストの増加を招くという問題があった。
【００３５】
また、フラッシュメモリセルはフローティング・ゲートの高さの分だけロジック部トランジスタより高くなる。その段差により、後に形成されるコンタクト孔の開口、メタル配線形成の加工マージンが減少するため、信頼性、歩留まりが劣化する、という問題があった。
【００３６】
そこで、本発明の目的は、容易かつ安価な方法で、上記課題を解決することのできる、高集積で信頼性の高いフラッシュメモリ混載ロジックLSIおよびその製造方法を提供することである。
【００３７】
上記したような単純なフラッシュメモリの製造方法を混載デバイスに採用しようとすれば、メモリ外の周辺トランジスタを高速化するためにゲート絶縁膜の薄膜化が必須となるが、ゲート電極の空乏化が実効ゲート絶縁膜の膜厚をかさあげし、ゲート容量は頭打ちする。ゲート容量を増やすためには、空乏化の起きない金属素材をゲート電極に採用すれば良いが、フラッシュメモリセルと同時に、単ゲートトランジスタからなる周辺トランジスタも一緒に形成できて、メタルゲートを工程簡略的に形成できる製造方法の確立が求められる。また、メタルゲートでなくともゲート縦構造の薄膜化にともないポリサイドやポリメタル構造のゲート電極構造を取る場合には、ポリシリコン層を薄膜化する必要が出てくる。これらのポリサイドやポリメタル構造のゲート電極ではトランジスタゲート形成後に高温アニールをかけるとポリシリコン膜上の金属層が薄いポリシリコン膜を通じて拡散し、酸化膜劣化を引き起こす可能性があるため、高温アニールの後にゲート形成を行う手順での工程が必須である。(ダマシンメタルゲートプロセス)また、上記したダマシンゲートプロセスを用いた単ゲート素子の製造方法を単純にフラッシュメモリとロジックトランジスタとの混載デバイスに採用しようとすると、導電膜のみの積層ゲート（ポリシリコン＋タングステン）構造のものは知られていたが、絶縁膜を介在して、電気的に分離された２層の導電膜のゲート電極構造は知られていなかった。
【００３８】
動作高速化が強く要請される周辺トランジスタと、積層ゲート型が必須となる不揮発性メモリセルを1チップ上に混載させるうえで、両者のプロセスを整合させて同時並行的に素子形成を行おうとした場合、これらの異なる素子両方を一緒にダマシンゲートプロセスで形成するには、周辺トランジスタに比べ不揮発性メモリセルの方がゲート縦構造が高いため、周辺トランジスタに不揮発性メモリセルの高さ相当のダミーゲートが必要となる。しかし、単層ダミーゲートではアスペクトが高いために、オーバーエッチングによる基板掘られなど制御性が問題となってくる。
【００３９】
【課題を解決するための手段】
以上のような従来技術の課題を解決するための手段として、本発明では例えば以下のような構成を手段として用いる。
具体的には、半導体装置の製造方法であって、半導体基板上に第１シリコン膜、第１絶縁膜、第２シリコン膜を順次形成する工程と、第２シリコン膜、第１絶縁膜、第１シリコン膜をパターニングして、第１パターン及び第２パターンを形成する工程と、第１パターン及び第２パターンを覆う被膜を形成する工程と、被膜をエッチングして、第１パターン及び第２パターンの側面にサイドウォール膜を形成する工程と、半導体基板全面に層間絶縁膜を形成する工程と、層間絶縁膜を研摩し、第１パターン及び第２パターンの上面を露出させる工程と、第１パターンに含まれる第２シリコン膜及び第２パターンに含まれる第２シリコン膜を除去する工程と、第２パターンに含まれる第１絶縁膜及び第１シリコン膜を残しつつ、第１パターンに含まれる第１絶縁膜及び第１シリコン膜を除去する工程と、半導体基板全面に第３導電膜を形成する工程と、第３導電膜を研摩し、膜間絶縁膜を露出させる工程とを有する。
【００４０】
また他の構成は、半導体装置の製造方法であって、半導体基板上に第１シリコン膜、第１絶縁膜、第２シリコン膜を順次形成する工程と、第２シリコン膜、第１絶縁膜、第１シリコン膜をパターニングして、第１パターン及び第２パターンを形成する工程と、第１パターン及び第２パターンを覆う被膜を形成する工程と、被膜をエッチングして、第１パターン及び第２パターンの側面にサイドウォール膜を形成する工程と、半導体基板全面に膜間絶縁膜を形成する工程と、膜間絶縁膜を研摩し、第１パターン及び第２パターンの上面を露出させる工程と、第１パターンに含まれる第２シリコン膜及び第２パターンに含まれる第２シリコン膜を除去する工程と、第２パターンに含まれる第１絶縁膜及び第１シリコン膜を残しつつ、第１パターンに含まれる第１絶縁膜及び第１シリコン膜を除去する工程と、半導体基板全面に第３導電膜を形成する工程と、第３導電膜を研摩し、膜間絶縁膜を露出させる工程とを有する。
【００４３】
以上が、本発明が課題解決のために用いる手段の一例である。続いて、以下においては、実施形態にしたがった詳細な課題解決手段に言及する。
【００４４】
(手段1)
不揮発性メモリセル部と周辺トランジスタ領域ともに２層のダミーゲート(一部不揮発性メモリセル素子として使用)を使用して通常の不揮発性メモリセル(2層ゲート)構造を不揮発性メモリセル部及び周辺トランジスタ領域に形成する。このようにすることで不揮発性メモリセル部と周辺トランジスタ領域のゲート高さが合い、層間絶縁膜をＣＭＰ（ケミカルメカニカルポリッシュ）工程により研磨することで同一工程で不揮発性メモリセル部と周辺トランジスタ領域のダミーゲートの頭部を露出させることができる。そして、不揮発性メモリセル部と周辺トランジスタ領域ともに第2導電膜[ＰＢ（第二層目配線層）(ダミーゲート上層)]及び第2ゲート絶縁膜[ＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間ダミー絶縁膜]を除去し、次に不揮発性メモリセル部をマスクし、周辺トランジスタ領域の第1導電膜[ＰＡ（第一層目配線層）(ダミーゲート下層)]及び第1ゲート絶縁膜[TNOX]を除去する。この時、不揮発性メモリセル部の第1導電膜[ＰＡ（第一層目配線層）(素子として使用)]及び第1ゲート絶縁膜[TNOX]は残し、素子の一部として使用。次に周辺トランジスタ領域のゲート絶縁膜と不揮発性メモリセル部の第2ゲート絶縁膜[ＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間絶縁膜]として高誘電率膜を同時に形成する。(または、リソグラフィー及びエッチング工程により周辺トランジスタ領域のゲート絶縁膜と不揮発性メモリセル部の第2ゲート絶縁膜の膜構成及び膜厚を変える場合も   含む)そして、メタルを全面に堆積して(また、高誘電率膜上に第3導電膜[ポリシリコン]を形成後メタルゲートを全面に堆積して積層化する場合も含む)ＣＭＰ（ケミカルメカニカルポリッシュ）工程で表面を研磨することにより不揮発性メモリセル部と周辺トランジスタ領域に低抵抗なメタルゲートが形成される。
(手段２)
不揮発性メモリセル部と周辺トランジスタ領域ともに２層の導電膜(一部不揮発性メモリセル部の第1導電膜は素子分離の為に除去されている。)を使用し、通常の不揮発性メモリセル(２層ゲート)構造を不揮発性メモリセル部及び周辺トランジスタ領域に形成する。このようにすることで不揮発性メモリセル部と周辺トランジスタ領域のゲート高さが合い、層間絶縁膜をＣＭＰ（ケミカルメカニカルポリッシュ）工程により研磨することで同一工程で不揮発性メモリセル部と周辺トランジスタ領域のダミーゲートの頭部を露出させることができる。但し、手段２では不揮発性メモリセル部の２層の導電膜を残したまま、周辺トランジスタ領域のみ第２導電膜[ＰＢ（第二層目配線層）(ダミーゲート上層)]／第２ゲート絶縁膜[ＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間絶縁膜]／第1導電膜[ＰＡ（第一層目配線層）(ダミーゲート下層)]／第1ゲート絶縁膜[TNOX]を除去し、次に高誘電率膜を全面(周辺トランジスタ領域側の溝も含む)に形成し、そして、メタルを全面に堆積してＣＭＰ（ケミカルメカニカルポリッシュ）工程で削ることにより不揮発性メモリセルのコントロールゲート部にはポリサイドゲートと周辺トランジスタ領域には低抵抗なメタルゲートが形成される。
(手段3)
不揮発性メモリセル部と周辺トランジスタ領域ともに２層のダミーゲート(一部不揮発性メモリセル素子として使用)を使用して通常の不揮発性メモリセル(2層ゲート)構造を不揮発性メモリセル部及び周辺トランジスタ領域に形成する。このようにすることで不揮発性メモリセル部と周辺トランジスタ領域のゲート高さが合い、層間絶縁膜をＣＭＰ（ケミカルメカニカルポリッシュ）工程により研磨することで同一工程で不揮発性メモリセル部と周辺トランジスタ領域のダミーゲートの頭部を露出させることができる。そして、不揮発性メモリセル部と周辺トランジスタ領域ともに第２導電膜[ＰＢ（第二層目配線層）(ダミーゲート上層)]及び第2ゲート絶縁膜[ＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間ダミー絶縁膜]を除去し、次に不揮発性メモリセル部をマスクし、周辺トランジスタ領域の第1導電膜[ＰＡ（第一層目配線層）(ダミーゲート下層)]及び第1ゲート絶縁膜[TNOX]を除去する。この時、不揮発性メモリセル部の第1導電膜[ＰＡ（第一層目配線層）(素子として使用)]及び第1ゲート絶縁膜[TNOX]は残し、素子の一部として使用。次に周辺トランジスタ領域のゲート絶縁膜と不揮発性メモリセル部の第２ゲート絶縁膜[ＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間絶縁膜]として高誘電率膜を同時に形成する。そして、高誘電率膜上に第３導電膜[ポリシリコン]を形成後、フォトリソグラフィー技術を用いて不揮発性メモリセル部のみマスクしてエッチングにより周辺トランジスタ領域の第3導電膜のみ除去して、メタルを全面に堆積してＣＭＰ（ケミカルメカニカルポリッシュ）工程で表面を研磨することにより不揮発性メモリセル部のコントロールゲート電極構造と周辺トランジスタ領域のゲート電極構造が異なるように形成される。
［本発明の作用・動作原理］
周辺トランジスタ領域と不揮発性メモリセル部とで２層のダミーゲート構造を採用することでゲート高さを合わせることが可能となり、ダマシンゲートプロセスに必須な層間絶縁膜の表面研磨ＣＭＰ工程とメタル表面研磨ＣＭＰとを容易に行うことができる。
【００４５】
ダミーゲートが絶縁膜を挟んだ２層の導電膜で構成されているため、ダマシンの深い溝を掘る時のエッチングの制御性が良くなる。(導電膜の間に挟まれた絶縁膜が上部導電膜のエッチングの際ストッパ膜として働くため、エッチング特性の異なる積層膜の段階的エッチングが可能となりばらつきが少なく、制御性が容易になる。)
ダマシンメタルゲートプロセスを使用することにより、不揮発性メモリセル部と周辺トランジスタ領域ともに低抵抗なゲート電極の形成が可能となる。ゲート構造がメタルゲート構造のため、ゲート空乏化の問題はない。
【００４６】
周辺トランジスタ領域のゲート絶縁膜と不揮発性メモリセル部のＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間絶縁膜に高誘電率(high-k)膜を使用し、同時工程により形成することで周辺トランジスタ領域のゲート絶縁膜はある程度厚膜であっても大きなゲート容量が得られる。(SiO2膜での薄膜化の限界対策)また、不揮発性メモリセル部にとってはカップリング比の向上が望める。(カップリング比の向上により不揮発性メモリセルのデータ書き込み・消去特性が向上する。)
周辺トランジスタ領域のゲート絶縁膜と不揮発性メモリセル部のＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間絶縁膜の膜構成及び膜厚を変えることで、各々の素子で目的の異なる膜質の膜構成が可能となる。(周辺トランジスタ領域:SiO2膜での薄膜化の限界対策／不揮発性メモリ部: ＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間の絶縁耐圧を確保しつつ、カップリング比の向上必須)周辺トランジスタ領域のゲート電極膜と不揮発性メモリセル部のコントロールゲート電極膜の膜構成及び膜厚を変えることで各々の素子特性に合ったゲート電極膜のバリエーションを選ぶことができる。
【００４７】
【発明の実施の形態】
[第一の実施形態]
本発明の実施例について図５〜図１７を順次参照しながら説明する。
【００４８】
図５〜図８は、本発明の第一の実施形態に基づくダマシンゲート技術の素子領域部の断面図[A−A'方向]であり、工程順に素子領域部の断面を示すものである。一方、図９〜図１３は、本発明の第一の実施形態に基づくダマシンゲート技術の不揮発性メモリセル部素子分離膜除去部(共通ソース領域)の断面図[B−B'方向]であり、工程順に不揮発性メモリセル部素子分離膜除去部（共通ソース領域）の断面を示すものである。さらに、図１４〜図１７は、本発明の第一の実施形態に基づくダマシンゲート技術の不揮発性メモリセル部ワード線方向の断面図[C−C'方向]であり、工程順に不揮発性メモリセル部ワード線方向の断面を示すものである。
図５，図９，図１４各々の工程（ａ）を参照。
【００４９】
まず、一導電型(Ｐ+)半導体基板上に熱酸化膜(SiO2)を１２ｎｍ,絶縁膜(Si3N4等)を２００ｎｍ成長し、それをハードマスクにエッチングにより素子分離領域に溝を３００ｎｍ形成する。この溝に酸化膜(HDP等)を７００ｎｍ堆積し、ＣＭＰ（ケミカルメカニカルポリッシュ）により平坦化を行う。(ＳＴＩ:Shallow Trench Isolation)次にストッパー膜の熱酸化膜(SiO2)及び絶縁膜(Si3N4)を除去する。
図５，図９，図１４各々の工程（ｂ）を参照。
【００５０】
次に、不揮発性メモリの第1ゲート絶縁膜(トンネルゲート絶縁膜:TNOX)として熱酸化法により１０ｎｍの厚さの酸化膜を形成する。
図５，図９，図１４各々の工程（ｃ）を参照。
【００５１】
次に全面に第1多結晶シリコン膜を例えば９０ｎｍ形成し、前記第1多結晶シリコン膜上にダミー絶縁膜（配線層間の絶縁膜）として酸化膜を２０ｎｍ 形成する。ここで、第１多結晶シリコン膜に代えて、ドープトアモルファスシリコン膜を用いることでも良い。次に第２多結晶シリコン膜(ダミーコントロールゲート)を１００ｎｍ形成し、その直上に反射防止膜兼ＳＡＳ（セルフアラインドソース）エッチング時のストッパ膜としてシリコン窒化膜（ＳｉＮ膜）を１５０ｎｍ堆積しフォトリソグラフィー技術を用いる。ここで、第２多結晶シリコン膜に代えて、ドープトアモルファスシリコン膜を用いることでも良い。
図６，図１０各々の工程（ｄ）を参照。
【００５２】
周辺トランジスタ領域及び不揮発性メモリセル部ともにフローティングゲート電極及びダミーコントロールゲート電極をパターニングし形成する。
図１０の工程（ｅ）を参照。
【００５３】
次に自己整合的に不揮発性メモリセル部のソース・ドレイン拡散層(ｎ+拡散層)を基板と逆導電型の砒素，加速電圧50keV，ドーズ量3.0×１０15 dose/cm2の不純物導入技術を利用して形成する。
【００５４】
続いて化学気相成長法によりSiN膜を１００ｎｍ成長させた後、全面を異方性エッチングにより周辺トランジスタ領域のゲート電極側壁及び不揮発性メモリセル部のフローティングゲート電極、ダミーゲート絶縁膜、ダミーコントロールゲート電極の側壁に側壁絶縁膜を形成する。次に、不揮発性メモリセル部のゲートをマスクの一部として素子分離絶縁膜をドライエッチング(３００ｎｍ＋１０％オーバー)を行い部分的に除去する。(ＳＡＳ:Self Aligned Source)次に自己整合的に周辺トランジスタのソース・ドレイン拡散層(ｎ+拡散層)を基板と逆導電型の砒素，加速電圧60keV,ドーズ量3.0×１０15dose/cm2等の不純物導入技術を利用して形成する。この時、先程素子分離絶縁膜を除去した部分にも不純物が導入され、自己整合的にトランジスタのソース領域と共通ソース配線領域が形成される。
図６の工程（ｅ），図１０の工程（ｆ）参照。
【００５５】
次にCo ９ｎｍ＋TiN ３０ｎｍを全面に成長後、RTA(５００℃ N2 ３０sec.)でメタル反応層(この場合ＣｏＳｉ層)を形成し未反応Co＋TiNの全面エッチを行い、さらにＲＴＡ (８００℃ N2 ３０sec.)アニールを行なう。(ソース・ドレイン拡散層上にメタル反応層を形成[シリサイドプロセス])
図６の工程（ｆ），図１１の工程（ｇ），図１５の工程（ｄ）参照。
【００５６】
次に層間絶縁膜(SiO:１０００ｎｍ)を形成する。
図７の工程（ｇ），図１１の工程（ｈ），図１５の工程（ｅ）参照。
【００５７】
ＣＭＰ（ケミカルメカニカルポリッシュ）工程で８００ｎｍエッチバックを行い、ダミーコントロールゲート(第２多結晶シリコン膜)が露出するまで行う。(この時、第２多結晶シリコン膜上SiN及びその側壁のSiNの一部はこのＣＭＰ（ケミカルメカニカルポリッシュ）工程で研磨除去される。)
図７の工程（ｈ），図１１の工程（ｉ），図１５の工程（ｆ）参照。
【００５８】
次に、周辺トランジスタ領域及び不揮発性メモリセル部のダミーコントロールゲート(第２多結晶シリコン膜)及びその下部のダミー絶縁膜をＨＦ（フッ酸）溶液を用いて２０ｎｍエッチング除去する。
図１６の工程（ｇ）参照。
【００５９】
次にフォトリソグラフィー技術を用いて不揮発性メモリセル部(素子分離の為の第1多結晶シリコン膜−第1多結晶シリコン膜間の抜き部以外)をマスクする。
図７の工程（ｉ），図１２の工程（ｊ），図１６の工程（ｈ）参照。
【００６０】
エッチング工程により周辺トランジスタ領域及び不揮発性メモリセル部の一部の第1多結晶シリコン膜及び第1ゲート絶縁膜を除去する。(不揮発性メモリセル部のフローティングゲート領域は残す工程)
図８の工程（ｊ），図１２の工程（ｋ），図１６の工程（ｉ）参照。
【００６１】
次に、前記除去部分の溝に１．５ｎｍの薄膜SiO2膜を形成後、SiON層を約２ｎｍ形成し、それを介して高誘電率膜(例えばTa2O5)ゲート絶縁膜を６ｎｍ形成する。そしてその上にメタル層例えばTiN（５０ｎｍ）を形成する。
図８の工程（ｋ），図１２の工程（ｌ），図１６の工程（ｊ）参照。
【００６２】
この後、例えばＷ（タングステン）層（３００ｎｍ）を形成する。
図８の工程（ｌ），図１３の工程（ｍ），図１７の工程（ｋ）参照。
【００６３】
次に、全面に形成されたメタル層(Ｗ層及びＴｉＮ層)をＣＭＰ（ケミカルメカニカルポリッシュ）工程により研磨し、周辺トランジスタ領域及び不揮発性メモリセル部のゲート部のみに残す。
図８の工程（ｍ），図１３の工程（ｎ），図１７の工程（ｌ）参照。
【００６４】
次にＢＰＳＧ膜を９００ｎｍＣＶＤ（化学気相成長）にて被着形成した後、コンタクトホールを形成し、電極配線を形成して不揮発性半導体記憶装置とする。
【００６５】
以上の実施形態は、ＮＯＲ型不揮発性メモリの例として開示（図５〜図８，図９〜図１３，図１４〜図１７）したものであるが、ＮＡＮＤ型不揮発性メモリの場合は図９〜図１３のようなＳＡＳ（セルフアラインドソース）エッチング工程が無いため、図５〜図８，図９〜図１３のみで工程説明ができる。また、以上の実施形態では、メタルシリサイドプロセス（ソース・ドレイン拡散層上にメタル反応層を形成）として開示（図５〜図８，図９〜図１３，図１４〜図１７）しているが、非メタルシリサイドプロセスの場合であっても本発明を採用して同様の効果を得ることができる。なお、ダミーゲート(第２多結晶シリコン膜)は多結晶シリコン膜に限らず、第１多結晶シリコンまたはダミーゲート絶縁膜とエッチング選択比がとれるものであれば良い。
［第二の実施形態］
次に、本発明の他の実施例について図５〜図７および図１８〜図１９を参照して説明する。但し、途中工程までは工程（ａ）〜工程（ｉ）と同様なため、既に説明に引用した図５〜図７を流用するものである。図１８，図１９は、本発明の第二の実施形態に基づくダマシンゲート技術の素子領域部の断面図[D−D'方向]であり、工程（ｉ）に続く各工程（ｊ）〜（ｐ）におけるダマシンゲート技術の素子領域部の断面を順に示したものである。
図５の工程（ａ）参照。
【００６６】
まず、一導電型(Ｐ+)半導体基板上に熱酸化膜(SiO2)を１２ｎｍ,絶縁膜(Si3N4等)を２００ｎｍ成長し、それをハードマスクにエッチングにより素子分離領域に溝を３００ｎｍ形成する。この溝に酸化膜(ＨＤＰ等)を７００ｎｍ堆積し、ＣＭＰ（ケミカルメカニカルポリッシュ）により平坦化を行う。(ＳＴＩ:Shallow Trench Isolation)次にストッパ膜の熱酸化膜(SiO2)及び絶縁膜(Si3N4)を除去する。
図５の工程（ｂ）参照。
【００６７】
次に、不揮発性メモリの第1ゲート絶縁膜(トンネルゲート絶縁膜:TNOX)として熱酸化法により１０ｎｍの厚さの酸化膜を形成する。
図５の工程（ｃ）参照。
【００６８】
次に全面に第1多結晶シリコン膜(ＤＡＳを含む)を例えば９０ｎｍ形成し、前記第1多結晶シリコン膜上にダミーゲート絶縁膜(ＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間絶縁膜)として酸化膜を２０ｎｍ 形成する。次に第2多結晶シリコン膜(ＤＡＳを含むダミーコントロールゲート)を１００ｎｍ形成し、その直上に反射防止膜兼ＳＡＳ（セルフアラインドソース）エッチ時のストッパ膜としてSiN膜を１５０ｎｍ堆積しフォトリソグラフィー技術を用いる。
図６の工程（ｄ）参照。
【００６９】
周辺トランジスタ領域及び不揮発性メモリセル部ともにフローティングゲート電極及びコントロールゲート電極をパターニングし形成する。
【００７０】
次に自己整合的に不揮発性メモリセル部のソース・ドレイン拡散層(ｎ+拡散層)を基板と逆導電型の砒素，加速電圧５０keV,ドーズ量3.0×１０15 dose/cm2の不純物導入技術を利用して形成する。
【００７１】
続いて化学気相成長法によりSiN膜を１００ｎｍ成長させた後、全面を異方性エッチング(１００ｎｍエッチング)により周辺トランジスタ領域のゲート電極側壁及び不揮発性メモリセル部のフローティングゲート電極、ダミーゲート絶縁膜、ダミーコントロールゲート電極の側壁に側壁絶縁膜を形成する。次に、不揮発性メモリセル部のゲートをマスクの一部として素子分離絶縁膜をドライエッチング(３００ｎｍ＋１０％オーバー)を行い部分的に除去する。(ＳＡＳ:Self Aligned Source) 次に自己整合的に周辺トランジスタのソース・ドレイン拡散層(ｎ+拡散層)を基板と逆導電型の砒素，加速電圧６０keV,ドーズ量3.0×１０15 dose/cm2の不純物導入技術を利用して形成する。この時、先程素子分離絶縁膜を除去した部分にも不純物が導入され、自己整合的にトランジスタのソース領域と共通ソース配線領域が形成される。(共通ソース領域形成)
図６の工程（ｅ）参照。
【００７２】
次にＣｏ９ｎｍ＋ＴｉＮ３０ｎｍを全面に成長後、ＲＴＡ（５００℃ Ｎ2 ３０sec.）でメタル反応層(この場合ＣｏＳｉ層)を形成し未反応Ｃｏ＋ＴｉＮの全面エッチを行い、さらにＲＴＡ (８００℃ Ｎ2 ３０sec.)アニールを行なう。(ソース・ドレイン拡散層上にメタル反応層を形成[シリサイドプロセス])。
図６の工程（ｆ）参照。
【００７３】
次に層間絶縁膜(SiO:１０００ｎｍ)を形成する。
図７の工程（ｇ）参照。
【００７４】
その後、ＣＭＰ（ケミカルメカニカルポリッシュ）工程で８００ｎｍエッチバックを行い、ダミーゲート(第２多結晶シリコン膜)が露出するまで行う。(この時、第２多結晶シリコン膜上SiN及びその側壁のSiNの一部はこのＣＭＰ（ケミカルメカニカルポリッシュ）工程で研磨除去される。)
図７の工程（ｈ）参照。
【００７５】
次に、周辺トランジスタ領域及び不揮発性メモリセル部のダミーコントロールゲート(第２多結晶シリコン膜)及びその下部のダミーゲート絶縁膜の除去を行う。
図７の工程（ｉ）参照。
【００７６】
次にフォトリソグラフィー技術を用いて不揮発性メモリセル部(素子分離の為の第1多結晶シリコン膜−第1多結晶シリコン膜間の抜き部以外)をマスクして、エッチング工程により周辺トランジスタ領域及び不揮発性メモリセル部の一部の第1多結晶シリコン膜及び第1ゲート絶縁膜を除去する。(不揮発性メモリセル部のフローティングゲート領域は残す工程)
図１８の工程（ｊ）参照。
【００７７】
次に、前記除去部分の溝に絶縁膜(ＯＮＯ膜等)を１０ｎｍ形成する。
図１８の工程（ｋ）参照。
【００７８】
フォトリソグラフィー技術を用いて不揮発性メモリ部のみマスクする。
図１８の工程（ｌ）参照。
【００７９】
エッチング工程により周辺トランジスタ領域の絶縁膜を除去する。
図１９の工程（ｍ）参照。
【００８０】
次に、周辺トランジスタ領域及び不揮発性メモリセル部に１．５ｎｍの薄膜SiO2膜を形成後、SiON層を２ｎｍ形成し、それを介して高誘電率膜(例えばTa2O5)ゲート絶縁膜を６ｎｍ形成する。この場合、周辺トランジスタ領域のゲート絶縁膜は絶縁膜1層のみ、不揮発性メモリセル部は絶縁膜の積層となる。(また、この時周辺トランジスタ領域のみをレジストで覆ってTa2O5を除去すれば周辺トランジスタはTa2O5／不揮発性メモリセル部、ＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間絶縁膜はＯＮＯという構成も可能となる。)
図１９の工程（ｎ）参照。
【００８１】
そしてその上にメタル層例えばTiN(５０ｎｍ)を形成後、例えばＷ層(３００ｎｍ)を形成する。
図１９の工程（ｏ）参照。
【００８２】
次に、全面に形成されたメタル層(Ｗ層及びTiN層)をＣＭＰ（ケミカルメカニカルポリッシュ）工程により研磨し、周辺トランジスタ領域及び不揮発性メモリ部のゲート部のみに残す。
図１９の工程（ｐ）参照。
【００８３】
次にＢＰＳＧ膜を９００ｎｍ形成する。
【００８４】
その後、コンタクトホールを形成し、電極配線を形成して不揮発性半導体記憶装置とする。(実施例２の素子分離除去部の断面図は実施例1の図５〜図８の周辺トランジスタ領域と不揮発性メモリセル部の第2ゲート絶縁膜の膜構成及び膜厚が異なるだけのため、図省略。)
以上の第二の実施形態において、図１９の工程（ｍ）の周辺トランジスタ領域ゲート絶縁膜1層、不揮発性メモリセル部絶縁膜積層の構造形成後にフォトリソグラフィー技術を用いて周辺トランジスタ領域のみマスクしてエッチング工程により不揮発性メモリセル部の高誘電率膜のみ除去して(その後の工程は、第二の実施形態と同様)、周辺トランジスタ領域のゲート絶縁膜とＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間絶縁膜を異なるように製造した不揮発性半導体記憶装置も含む。(図省略)  また、以上の第二の実施形態では、ＮＯＲ型不揮発性メモリとして開示（図１９）しているが、ＮＡＮＤ型不揮発性メモリの場合ＳＡＳ（セルフアラインドソース）エッチング工程がないため、図９〜図１３を除いて他の図のみで工程説明ができる。さらに、以上の第二の実施形態は、メタルシリサイドプロセス（ソース・ドレイン拡散層上にメタル反応層を形成）として開示（図１８〜図１９）しているが、非メタルシリサイドプロセスの場合に適用しても同様の効果が得られる。
［第三の実施形態］
次に、本発明の第三の実施形態について、図２０〜図２３を順次参照しながら説明する。
【００８５】
図２０〜図２３は、いずれも本発明の第三の実施形態に基づくダマシンゲート技術の素子領域部の断面図[E−E'方向]であって、ダマシンゲート技術の素子領域部の断面を工程（ａ）〜工程（ｌ）に対応して順に示す。
図２０の工程（ａ）参照。
【００８６】
まず、一導電型(Ｐ+)半導体基板上に熱酸化膜(SiO2)を１２ｎｍ,絶縁膜(Si3N4等)を２００ｎｍ成長し、それをハードマスクにエッチングにより素子分離領域に溝を３００ｎｍ形成する。この溝に酸化膜(ＨＤＰ等)を７００ｎｍ堆積し、ＣＭＰ（ケミカルメカニカルポリッシュ）により平坦化を行う。(ＳＴＩ:Shallow Trench Isolation)次にストッパ膜の熱酸化膜(SiO2)及び絶縁膜(Si3N4)を除去する。
図２０の工程（ｂ）参照。
【００８７】
次に、不揮発性メモリの第1ゲート絶縁膜(トンネルゲート絶縁膜:TNOX)として熱酸化法により１０ｎｍの厚さの酸化膜を形成する。
図２０の工程（ｃ）参照。
【００８８】
次に全面に第1多結晶シリコン膜を例えば９０ｎｍ形成し、そしてフォトリソグラフィー技術を用いて第1多結晶シリコン膜(フローティングゲート)のレジストパターニング及びエッチングを行ない、不揮発性メモリセル部の第1多結晶シリコンのパターニングを行う。ここで、第１多結晶シリコン膜に代えて、ドープトアモルファスシリコン膜を用いることも良い。
図２１の工程（ｄ）参照。
【００８９】
次に前記第1多結晶シリコン膜上にゲート絶縁膜(ＰＡ（第一層目配線層）−ＰＢ（第二層目配線層）間絶縁膜)として酸化膜を２０ｎｍ 形成する。次に第2多結晶シリコン膜(コントロールゲート)を１００ｎｍ形成し、フォトリソグラフィー技術を用いる。ここで、第２多結晶シリコン膜に代えて、ドープトアモルファスシリコンを用いても良い。
図２１の工程（ｅ）参照。
【００９０】
周辺トランジスタ領域及び不揮発性メモリセル部ともにフローティングゲート電極及びコントロールゲート電極をパターニングし形成する。
【００９１】
次に自己整合的に不揮発性メモリセル部のソース・ドレイン拡散層(ｎ+拡散層)を基板と逆導電型の砒素，加速電圧５０keV,ドーズ量3.0×１０15 dose/cm2の不純物導入技術を利用して形成する。
【００９２】
続いて化学気相成長法によりSiN膜を１００ｎｍ成長させた後、全面を異方性エッチングにより周辺トランジスタ領域のゲート電極側壁及び不揮発性メモリセル部のフローティングゲート電極、第2のゲート絶縁膜、コントロールゲート電極の側壁に側壁絶縁膜を形成する。次に自己整合的に周辺トランジスタのソース・ドレイン拡散層(ｎ+拡散層)を基板と逆導電型の砒素，加速電圧６０keV,ドーズ量3.0×１０15 dose/cm2の不純物導入技術を利用して形成する。
図２１の工程（ｆ）参照。
【００９３】
次にＣｏ（コバルト）９ｎｍ＋ＴｉＮ（チタンナイトライド）３０ｎｍを全面に成長後、ＲＴＡ （ラピッド・サーマル・アニーリング）(５００℃，Ｎ2 雰囲気中３０秒間)でメタル反応層(この場合ＣｏＳｉ層)を形成し未反応Ｃｏ（コバルト）＋ＴｉＮ（チタンナイトライド）の全面エッチバックを行い、さらにＲＴＡ（ラピッド・サーマル・アニーリング）（８００℃，Ｎ2 雰囲気中３０秒間）にてアニール処理を行なう。(ソース・ドレイン拡散層上及びゲート上にメタル反応層を形成[サリサイドプロセス])。
図２１の工程（ｇ）参照。
【００９４】
次にバルク層間絶縁膜(SiO:１０００ｎｍ)を形成する。
図２２の工程（ｈ）参照。
【００９５】
ＣＭＰ（ケミカルメカニカルポリッシュ）工程でバルク層間絶縁膜の８００ｎｍエッチバックを行い、ゲートが露出するまで行う。
図２２の工程（ｉ）参照。
【００９６】
次に、フォトリソグラフィー技術を用いて不揮発性メモリセルを覆うようなレジストパターンを形成し、周辺トランジスタ領域のＣｏＳｉ／第２多結晶シリコン膜／第２多結晶シリコン膜下部のゲート絶縁膜／第１多結晶シリコン膜／TNOX膜の除去を行う。
図２２の工程（ｊ）参照。
【００９７】
次に、前記除去部分の溝に1.5ｎｍの薄膜SiO2膜を形成後、SiON層を2ｎｍ形成し、それを介して高誘電率膜(例えばTa2O5)ゲート絶縁膜を6ｎｍ形成する。そしてその上にメタル層例えばTiN(50ｎｍ)を形成後、例えばW層(300ｎｍ)を形成する。
図２３の工程（ｋ）参照。
【００９８】
次に、全面に形成されたメタル層(W層及びTiN層)をＣＭＰ（ケミカルメカニカルポリッシュ）工程により研磨し、メタルゲートを周辺トランジスタ領域のゲート部のみに残す。
図２３の工程（ｌ）参照。
【００９９】
次にＢＰＳＧ（ボロ・フォスフォ・シリケート・ガラス）膜を９００ｎｍ形成する。さらにコンタクトホールを形成し、電極配線を形成して不揮発性半導体記憶装置とする。
【０１００】
以上の第三の実施形態では、サリサイドプロセス（ソース・ドレイン拡散層上及びゲート電極上にメタル反応層を形成）として開示（図２０〜２３）しているが、非メタルサリサイドプロセスの場合であっても用いて同様の効果を得ることができる。
［第四の実施形態］
次に、本発明の第四の実施形態に基づく半導体装置の製造工程を、図５〜図８および図２４〜図２５を参照して説明する。途中まで工程は、既に説明した工程（ａ）〜工程（ｉ）と同じであるため、これらに対応するものとして既に説明に引用した図５〜図８を流用して説明する。
【０１０１】
図２４〜２５は，本発明の第四の実施形態に基づくダマシンゲート技術の素子領域部の断面図[F−F'方向]であり、工程（ａ）〜工程（ｉ）に対応するダマシンゲート技術の素子領域部の断面図を順次図示したものである。
図５の工程（ａ）参照。
【０１０２】
まず、一導電型(P+)半導体基板上に熱酸化膜(SiO2)を１２ｎｍ，絶縁膜(Si3N4等)を２００ｎｍ成長し、それをハードマスクとして用いたエッチングにより素子分離領域に溝を３００ｎｍ形成する。この溝に酸化膜を７００ｎｍ堆積し、ＣＭＰ（ケミカルメカニカルポリッシュ）法により酸化膜表面を研磨して平坦化する。この平坦化工程を通してシャロートレンチアイソレーション（ＳＴＩ）は形成される。ここで、７００ｎｍ堆積した酸化膜の種類として、例えばＨＤＰ膜（高密度プラズマＣＶＤ酸化膜）を採用すれば緻密な膜となって特に好ましい。次にストッパ膜の熱酸化膜（ＳｉＯ2）及び絶縁膜（Ｓｉ3Ｎ4）を除去する。
図５の工程（ｂ）参照。
【０１０３】
次に、不揮発性メモリの第1ゲート絶縁膜（トンネルゲート絶縁膜:ＴＮＯＸ）として熱酸化法により１０ｎｍの厚さの酸化膜を形成する。
図５の工程（ｃ）参照。
【０１０４】
次に全面に第１多結晶シリコン膜を例えば９０ｎｍ形成し、前記第１多結晶シリコン膜上にゲート絶縁膜（ＰＡ（第一層目配線層）−ＰＢ（第二層目配線層）間絶縁膜）として酸化膜を２０ｎｍ形成する。次に第２多結晶シリコン膜(コントロールゲート)を１００ｎｍ形成し、その直上に反射防止膜兼ＳＡＳ（セルフアラインドソース）エッチ時のストッパ膜としてＳｉＮ（シリコンナイトライド）膜を１５０ｎｍ堆積しフォトリソグラフィー技術を用いる。ここで、第１，第２多結晶シリコン膜は、それぞれ多結晶シリコンに代えてドープトアモルファスシリコンを用いても良い。
図６の工程（ｄ）参照。
【０１０５】
周辺トランジスタ領域及び不揮発性メモリセル部ともにフローティングゲート電極及びコントロールゲート電極をパターニングし形成する。
【０１０６】
次に自己整合的に不揮発性メモリセル部のソース・ドレイン拡散層（ｎ+拡散層）を基板と逆導電型の砒素，加速電圧５０ＫｅＶ，ドーズ量3.0×１０15 dose/cm2の不純物導入技術を利用して形成する。
【０１０７】
続いて化学気相成長法によりＳｉＮ（シリコンナイトライド）膜を１００ｎｍ成長させた後、全面を異方性エッチング（１００ｎｍ分のエッチバック）により周辺トランジスタ領域のゲート電極側壁及び不揮発性メモリセル部のフローティングゲート電極，第２のゲート絶縁膜，コントロールゲート電極の側壁に側壁絶縁膜を形成する。次に、不揮発性メモリセル部のゲートをマスクの一部として素子分離絶縁膜をドライエッチング（３００ｎｍ＋１０％オーバー）を行い部分的に除去する。(SAS:Self Aligned Source) 次に自己整合的に周辺トランジスタ.のドレイン／ソース拡散層(n+拡散層)を基板と逆導電型のヒ素,加速電圧60keV,ドーズ量3.0×１０15 dose/cm2の不純物導入技術を利用して形成する。この時、先程素子分離絶縁膜を除去した部分にも不純物が導入され、自己整合的にトランジスタのソース領域と共通ソース配線領域が形成される。(共通ソース領域形成)
図６の工程（ｅ）参照。
【０１０８】
次にCo9ｎｍ+TiN30ｎｍを全面に成長後、RTA(500℃ N2 30sec.)でメタル反応層(この場合CoSi層)を形成し未反応Co+TiNの全面エッチを行い、さらにRTA(800℃ N2 30sec.)アニールを行なう。(S/D拡散層上にメタル反応層を形成[シリサイドプロセス])。
図６の工程（ｆ）参照。
【０１０９】
次に層間絶縁膜(SIO:1000ｎｍ)を形成する。
図７の工程（ｇ）参照。
【０１１０】
この後、ＣＭＰ（ケミカルメカニカルポリッシュ）工程で800ｎｍエッチバックを行い、ダミーゲート(第2多結晶シリコン膜)が露出するまで行う。(この時、第2多結晶シリコン膜上SIN及びその側壁のSINの一部はこのＣＭＰ（ケミカルメカニカルポリッシュ）工程で研磨除去される。)
図７の工程（ｈ）参照。
【０１１１】
次に、周辺トランジスタ領域及び不揮発性メモリセル部のダミーコントロールゲート(第2多結晶シリコン膜)及びその下部のダミーゲート絶縁膜の除去を行う。
図７の工程（ｉ）参照。
【０１１２】
次にフォトリソグラフィー技術を用いて不揮発性メモリセル部(素子分離の為の第1多結晶シリコン膜−第1多結晶シリコン膜間の抜き部以外)をマスクして、エッチング工程により周辺トランジスタ領域及び不揮発性メモリセル部の一部の第1多結晶シリコン膜及び第1ゲート絶縁膜を除去する。(不揮発性メモリセル部の素子領域は残す工程)
図２４の工程（ｊ）参照。
【０１１３】
次に、前記除去部分の溝に1.5ｎｍの薄膜SiO2膜を形成後、SION層を2ｎｍ形成し、それを介して高誘電率膜(例えばTa2O5)ゲート絶縁膜6ｎｍを形成し、第3多結晶シリコン膜を形成する。
図２４の工程（ｋ）参照。
【０１１４】
次にその上にメタル層例えばTiN(50ｎｍ)を形成する。
図２４の工程（ｌ）参照。
【０１１５】
例えばW層(300ｎｍ)を形成する。
図２５の工程（ｍ）参照。
【０１１６】
次に、全面に形成されたメタル層(W層及びTiN層)をＣＭＰ（ケミカルメカニカルポリッシュ）工程により研磨し、周辺トランジスタ領域及び不揮発性メモリセル部のゲート部のみに残す。
図２５の工程（ｎ）参照。
【０１１７】
次にBPSGを900ｎｍ形成する。
【０１１８】
次いでコンタクトホールを形成し、電極配線を形成して不揮発性半導体記憶装置とする。(また、第3多結晶シリコン成膜後レジストで不揮発性メモリセル部のみ覆って、周辺トランジスタ.の多結晶Si膜を除去し、レジスト剥離後にTiN(50ｎｍ),W層(300ｎｍ)形成し、不揮発性メモリセル部と周辺トランジスタ領域でコントロールゲート及びゲート材料を分けて作ることができる。)
実施例4において図２４の工程（ｊ）の第3多結晶シリコン膜形成後、フォトリソグラフィー技術を用いて不揮発性メモリセル部のみマスクしてエッチング工程により周辺トランジスタ領域の第3多結晶シリコン膜のみ除去して(その後の工程は実施例4と同様)、周辺トランジスタ領域のゲート電極構造と不揮発性メモリセル部のコントロールゲート電極構造を異なるようにした不揮発性半導体記憶装置も含む。(図省略)
本特許の実施例はNOR型不揮発性メモリとして図示(図２４)しているが、NAND型不揮発性メモリの場合ＳＡＳ（セルフアラインドソース）エッチング工程がない為、図９〜図１３を除いて他の図だけで工程説明が出来る。
【０１１９】
本特許の実施例はメタルシリサイドプロセス(S/D拡散層上にメタル反応層を形成)として図示(図２４)しているが、non-メタルシリサイドプロセスの場合も本特許に含む。
【０１２０】
[第五の実施例]
それでは、続いて、本発明の第五の実施形態について図２７〜図３３を順次参照しながら説明する。図２７〜図３３は、本発明の第五の実施形態に基づくダマシンゲート技術の不揮発性メモリセル部の断面図［Ａ−Ａ'方向］であり、工程順に素子領域部の断面を示すものである。これらの図に示された断面において、左側はロジック部のｎ型トランジスタ，右側がフラッシュメモリ部のセルトランジスタを示している。
図２７の工程（ａ）参照。
【０１２１】
P型半導体基板１上に、公知のLOCOS素子分離またはトレンチ素子分離法によって、素子分離領域２を形成する。
図２７の工程（ｂ）参照。
【０１２２】
次に公知の熱酸化法でフラッシュメモリのトンネル酸化膜として用いるシリコン酸化膜３を膜厚１０ｎｍ程度形成する。
図２７の工程（ｃ）参照。
【０１２３】
続けて全面に、燐を2〜6×１０20[atoms/cm2]含んだ多結晶シリコン膜４を、膜厚５０ｎｍ程度、公知のCVD法によって順次形成する。
図２８の工程（ｄ）参照。
【０１２４】
次に公知のフォトリソグラフィー法で、レジストパターン５をフラッシュメモリ部にのみ形成する。
図２８の工程（ｅ）参照。
【０１２５】
レジストパターン５をマスクとして、公知のエッチング法でフラッシュメモリ部の多結晶シリコン膜４の一部とロジック部の多結晶シリコン膜４およびシリコン酸化膜３を除去した後、レジストパターン５を除去する。
【０１２６】
この結果、図２８の平面図に示されるように、フラッシュメモリ部の多結晶シリコン膜４は素子分離領域２と平行方向にストライプ状に形成される。
図２９の工程（ｆ）参照。
【０１２７】
次に公知のCVD法でシリコン窒化膜６を膜厚２５０ｎｍ程度形成した後、公知のＣＭＰ（ケミカルメカニカルポリッシュ）法で１００ｎｍ程度ポリッシングすることにより、表面を平坦化する。
図２９の工程（ｇ）参照。
【０１２８】
次に公知のフォトリソグラフィー法で、レジストパターン７をロジック部とフラッシュメモリ部のゲート電極形状に形成する。しかる後、レジストパターン７をマスクとして、公知のエッチング法で、シリコン窒化膜６をエッチングする。
図３０の工程（ｈ）参照。
【０１２９】
レジストパターン７を除去した後、公知のフォトリソグラフィー法でレジストパターン８をロジック部を覆うように形成する。
【０１３０】
次に公知のエッチング法で、既にゲート電極形状に加工されたシリコン窒化膜６をマスクとして、フラッシュメモリ部の多結晶シリコン膜４を自己整合的にエッチングする。これにより、多結晶シリコン膜４はフローティング・ゲートの形状となる。なお、この時ロジック部はレジストパターン８で覆われているのでエッチングされない。
【０１３１】
しかる後、レジストパターン８とフラッシュメモリ部の結果物をマスクとして、フラッシュメモリ部に公知のイオン注入法で砒素イオンを例えば３０〜５０KeVで１×１０15〜１×１０16[ions/cm-2]程度注入し、フラッシュメモリ部のソース拡散層９、ドレイン拡散層１０を形成する。
【０１３２】
フラッシュメモリ部のソースとドレインの不純物拡散層を別々に作りたい場合は、ソースまたはドレインのいずれかを覆うようにレジストパターンを形成し、イオン注入を行えばよい。
図３０の工程（ｉ）参照。
【０１３３】
レジストパターン８を除去した後、レジストパターン１１をフラッシュメモリ部を覆うように形成し、ロジック部トランジスタのソース・ドレイン領域に、公知のイオン注入法で砒素イオンを例えば５〜２０KeVで５×１０13〜５×１０14[ions/cm-2]程度注入し、LDD拡散層１２を形成する。
図３１の工程（ｊ）参照。
【０１３４】
レジストパターン１１を除去した後、公知のCVD法でシリコン酸化膜を１００ｎｍ程度形成し、続けて公知のエッチング法でサイドウォール酸化膜１３を形成する。 次に、公知のフォトリソグラフィー法でレジストパターン１４をフラッシュメモリ部を覆うように形成し、公知のイオン注入法でロジック部ソース・ドレイン領域に、砒素イオンを例えば１０〜５０KeVで１×１０15〜３×１０15[ions/cm-2]程度注入し、ロジック部ソース・ドレイン拡散層１５を形成する。レジストパターン１４を除去した後、不純物の拡散、活性化のために、公知のアニール法で８５０〜１０００℃の熱処理を行う。以上のように、不純物の拡散、活性化のための高温熱処理をあらかじめ行ってしまうことにより、高誘電体膜およびメタル電極に対するダメージの心配が無くなる。
図３１の工程（ｋ）参照。
【０１３５】
次に公知のCVD法でシリコン酸化膜１６を３００ｎｍ程度形成する。
【０１３６】
続いて公知のＣＭＰ（ケミカルメカニカルポリッシュ）法でシリコン酸化膜１３を、シリコン窒化膜６が露出するまでポリッシングすることにより、表面を平坦化する。
図３２の工程（ｌ）参照。
【０１３７】
次に公知のウエットエッチング法で燐酸溶液によってシリコン窒化膜６のみを選択的に除去し、フラッシュメモリ部の多結晶シリコン膜４とロジック部のP型半導体基板１表面を露出させる。
図３２の工程（ｍ）参照。
続いて、公知の熱酸化法で露出した半導体基板上１に２ｎｍ程度のシリコン酸化膜１７を形成する。この時、多結晶シリコンは半導体基板(単結晶シリコン)に対して約２倍の酸化レートをもつことから、多結晶シリコン膜４上には４ｎｍ程度のシリコン酸化膜１７が形成される。次に公知のCVD法でTa2O5膜１８、TiN膜１９、W膜２０をそれぞれ１０ｎｍ、５０ｎｍ、３００ｎｍ程度形成する。シリコン酸化膜１７は半導体基板上１とTa2O5膜２０のバッファー層である。また、Ta2O5はシリコン酸化膜の約５倍の比誘電率を持つ高誘電体膜である。TiN膜１９はW膜２０のバリアメタルである。
【０１３８】
ところで、ここで、シリコン酸化膜１７をＳｉＯＮ膜、ＯＮ膜、ＯＮＯ膜にしてもよい。ＳｉＯＮ膜の場合は例えば、半導体基板１および多結晶シリコン膜４中に公知のイオン注入法で窒素イオンを注入した後、公知の熱酸化法で半導体基板１を酸化すればよい。ＯＮ膜の場合は例えば、シリコン酸化膜１７形成後に公知の熱窒化法でシリコン酸化膜１７表面を窒化すればよい。ＯＮＯ膜の場合は例えば、シリコン酸化膜１７形成後に公知のＣＶＤ法でシリコン窒化膜を形成した後、公知の熱酸化法で該シリコン窒化膜表面を酸化すればよい。
図３３の工程（ｎ）参照。
【０１３９】
次に公知のＣＭＰ（ケミカルメカニカルポリッシュ）法で、シリコン酸化膜１６が露出するまでTa2O5膜１８、TiN膜１９、W膜２０をポリッシングすることにより、ロジック部とフラッシュメモリ部に同時にゲート電極２１が形成される。一回の工程で、フラッシュメモリセル部とロジック部ゲート電極の高さを同時に揃えることができるので、その後の平坦化工程が不要になる。
図３３の工程（ｏ）参照。
【０１４０】
続いて層間絶縁膜２２を一様に形成した後、先ずコンタクト窓２３を開口し、配線層２４をパターニング形成する。次いで、配線層を覆うように層間絶縁膜２５を被着形成し、続いてコンタクト窓２６を開口する。コンタクト窓２６を通して配線層２７をパターニング形成する。さらに、図示しない上部絶縁膜を形成等して、フラッシュメモリ・ロジックデバイス混載型半導体装置の構造に仕上げる。
【０１４１】
ロジック部トランジスタのゲート絶縁膜厚は、シリコン酸化膜１７とTa2O5膜１８の合計で２＋１０＝１２ｎｍとなるが、Ta2O5はシリコン酸化膜の約５倍の比誘電率を持つため、酸化膜換算膜厚は合計で２＋１０/５＝４ｎｍとなる。
【０１４２】
つまり１２ｎｍの膜厚でシリコン酸化膜４ｎｍと同等の絶縁膜容量を実現できるので、シリコン酸化膜に比べリーク電流によるトランジスタの性能劣化が起きにくい構造を実現することができる。
【０１４３】
一方、フラッシュメモリ部のフローティング・ゲート、コントロール・ゲート間絶縁膜厚は、多結晶シリコンは半導体基板上１（単結晶シリコン）に対して約２倍の酸化レートを持つので、半導体基板１上に２ｎｍのシリコン酸化膜を形成した場合、多結晶シリコン膜４上のシリコン酸化膜１７の膜厚は約４ｎｍとなる。
【０１４４】
つまり、フラッシュメモリ部のシリコン酸化膜１７とTa2O5膜１８の合計膜厚は４＋１０＝１４ｎｍ、酸化膜換算膜厚は４＋１０/５＝６ｎｍとなる。（このようにフローティング・ゲートとコントロール・ゲート間絶縁膜は、ロジック部トランジスタのゲート絶縁膜よりも厚くなるが、ロジック部トランジスタのゲート絶縁膜ほど薄くする必要はないため、フラッシュメモリに要求されるデータ保持特性のためにはこのほうがよい。）
また、上記Ta2O5膜１８の代わりにシリコン窒化膜を用いると、シリコン窒化膜の比誘電率はシリコン酸化膜の約２倍なので、酸化膜換算膜厚は４＋１０/２＝９ｎｍとなる。
【０１４５】
つまり１４ｎｍの膜厚でシリコン酸化膜６ｎｍ、ＯＮ膜９ｎｍと同等の絶縁膜容量を実現できる。
【０１４６】
同一膜厚でのＣ１（フローティング・ゲート、コントロール・ゲート間容量）で考えると、シリコン酸化膜１４ｎｍの場合のキャパシタンスをＣ１(SiO2)とすると、以下の式が成り立つ。
【０１４７】
Ｃ１(SiO2)＝ε０×εsio2 × Ｓ/ ｄ   -- (0)
ε０は真空の誘電率、εsio2はシリコン酸化膜の比誘電率、Ｓはフローティング・ゲートとコントロール・ゲートの接触面積、ｄはフローティング・ゲートとコントロール・ゲート間絶縁膜の膜厚でこれを１４ｎｍとすると、(0)式は、
Ｃ１(SiO2)＝ε０×εsio2 × Ｓ/ １４ -- (1)となる。
【０１４８】
上記よりＯＮ膜１４ｎｍの酸化膜換算膜厚は９ｎｍなので、
Ｃ１(ON)＝ε０×εsio2 × Ｓ/ ９ -- (2)
(1),(2)より
Ｃ１(ON)＝ Ｃ１(SiO2) x 14/9 ＝ Ｃ１(SiO2) x 1.56となる。
【０１４９】
これに対して、上記のシリコン酸化膜１７とTa2O5膜１８の酸化膜換算膜厚は６ｎｍなので、
Ｃ１(ON)＝ε０×εsio2 × Ｓ/ ６ -- (3)
(1),(2),(3)より
0004096507.tif 000002
【０１５０】
以上のように、フラッシュメモリ部においては、従来に比べてＣ１大（カップリング比大）にすることができるため、コントロール・ゲートに印加する電圧を下げることができる。
【０１５１】
上記実施例ではフラッシュメモリ部のメモリセルをNOR型としたが、フローティング・ゲートとコントロール・ゲートの積層からなる不揮発性メモリ全てに対して有効であることは明らかである。
【０１５２】
また、ゲート電極に用いるバリアメタルにTiNを使用したが、これはW、Mo、Ti、Ta等を含んだシリサイド膜や金属膜、またはそれらを組み合わせた組成の導電膜を用いてもよい。
【０１５３】
また、ゲート電極もWに限定されるものではなく、Al、Cuなどを含んだ金属膜を用いてもよい。
【０１５４】
また、上記実施例においては、ロジック部Ｎchトランジスタのみ示したが、不純物イオン種の変更等を行えばＰchトランジスタにおいても有効であることは明らかである。
【０１５５】
また、上記実施例において、シリコン窒化膜６とサイドウォール酸化膜１３およびシリコン酸化膜１６は、マスクレスで一方を選択的に除去できる絶縁膜の組み合わせであれば、他の膜を用いてもよい。
【０１５６】
例えば材質を逆にして、シリコン窒化膜６をシリコン酸化膜とし、サイドウォール酸化膜１３およびシリコン酸化膜１６をシリコン窒化膜とし、第１図i)、第2図d)において、フッ酸溶液によってシリコン酸化膜７のみを選択的に除去してもよい。
【０１５７】
また、十分なエッチング選択比が取れるならば、ウエットエッチングでなくドライエッチングを用いて一方の膜を選択的に除去してもよい。
【０１５８】
また、第五の実施例の発展形として、より単純なポリメタルゲート構造とすることも可能である。
【０１５９】
初期における工程は、図２７〜図３２に図示される工程（ａ）〜（ｌ）と全く同じであるため、既に説明した第五の実施例の説明を参照のこととし、改めての説明は割愛する。したがって、以下では、工程（ｌ）に続く工程について説明する。
【０１６０】
図３２に示される工程（ｍ）の構造を形成するのも似て、ゲート電極形成部分に積層膜を形成してゆき、被膜を堆積した後に、ゲート電極の上からＣＭＰ（ケミカルメカニカルポリッシュ）法を用いて平坦化する。すなわち、第五の実施例の工程を基本的に踏襲するものであるが、ゲート電極の形成工程のみが異なり、前後の工程は一切同じであって良い。
【０１６１】
詳細は、工程（ｌ）を終えた後に、公知の熱酸化法で露出した半導体基板上１に膜厚５ｎｍ程度のシリコン酸化膜３１を形成する。同時に、多結晶シリコンは半導体基板(単結晶シリコン）に対して約２倍の酸化レートをもつことから、多結晶シリコン膜４上には１０ｎｍ程度のシリコン酸化膜が形成される。ここで、シリコン酸化膜１７をＳｉＯＮ膜、ＯＮ膜、ＯＮＯ膜にしてもよい。
【０１６２】
ＳｉＯＮ膜の場合は例えば、半導体基板１および多結晶シリコン膜４中に公知のイオン注入法で窒素イオンを注入した後、公知の熱酸化法で半導体基板１を酸化すればよい。ＯＮ膜の場合は例えば、シリコン酸化膜１７形成後に公知の熱窒化法でシリコン酸化膜１７表面を窒化すればよい。ＯＮＯ膜の場合は例えば、シリコン酸化膜１７形成後に公知のＣＶＤ法でシリコン窒化膜を形成した後、公知の熱酸化法で該シリコン窒化膜表面を酸化すればよい。次に公知のCVD法で、燐を2〜6×１０20[atoms/cm2]含んだ多結晶シリコン膜３２を５０ｎｍ程度形成する。ここで、半導体基板に対する仕事関数差を減らすために、Nchトランジスタ領域にはN型多結晶シリコンを、Pchトランジスタ領域にはP型多結晶シリコンを作り別けてもよい。そのためには例えば、上記多結晶シリコン膜３２の代わりにノン・ドープ多結晶シリコン膜を５０ｎｍ程度形成する。次にロジック部Pchトランジスタ領域をレジストパターンでマスクして、公知のイオン注入法で、上記ノン・ドープ多結晶シリコン膜中に、燐イオンを10〜20KeV、1×１０15〜5×１０15[ions/cm-2]程度注入すればよい。次にロジック部Pchトランジスタ領域以外をレジストパターンでマスクして、公知のイオン注入法で、上記ノン・ドープ多結晶シリコン膜中に、ボロンイオンを1〜10KeV、1×１０15〜5×１０15[ions/cm-2]程度注入すればよい。しかる後、不純物の拡散、活性化のために、公知のアニール法で８５０〜１０００℃の熱処理を行う。次に公知のCVD法で、TiN膜３３、W膜３４をそれぞれ５０ｎｍ、３００ｎｍ程度形成する。次に公知のＣＭＰ（ケミカルメカニカルポリッシュ）法で、シリコン酸化膜１６が露出するまで多結晶シリコン膜３２、TiN膜３３、W膜３４をポリッシングすることにより、ロジック部とフラッシュメモリ部に同時に同じ高さのゲート電極４５が形成される。
以降の工程は、上に詳述し図３３に対応する断面図を示した工程（ｏ）と同様である。
［第六の実施例］
以下では、本発明の第六の実施形態について図３４を参照しつつ説明する。図３４は、本発明の第六の実施形態に基づくダマシンゲート技術の半導体装置の製造工程の説明図（装置断面図）であり、各図の左側にロジックデバイス領域の一個のトランジスタの断面図を、また各図の右側にフラッシュメモリ領域の二個のセルトランジスタの断面図を、それぞれ各工程毎に示している。第六の実施例では、サリサイド（Salicide; Self-Aligned Silicide）技術を本発明の半導体装置の製造方法に組み込んで、ソース・ドレイン拡散層抵抗を低下させようとした場合の例を示すものである。
【０１６３】
第六の実施例は、その初期の各工程（図２７〜図３１に図示された工程（ａ）〜工程（ｊ））が第五の実施例のそれと同じであるので、それらについて説明を割愛する。したがって、以下では、図３１に描かれた工程（ｊ）に続く各工程を順に説明する。
図３４の工程（ｋ１）参照。
【０１６４】
レジストパターン１４を除去した後、不純物の拡散、活性化のために、公知のアニール法で８５０〜１０００℃の熱処理を行った後、残余の構造の全面に公知のスパッタリング法でTi（チタン）４１を３〜６ｎｍ形成する。
図３４の工程（ｋ２）参照。
【０１６５】
次に公知のアニール法で６００〜７００℃の熱処理を行い、前記Tiと半導体基板１のSiを反応させ、Tiシリサイド層(TiSi2)４２を形成する。
図３４の工程（ｋ３）参照。
【０１６６】
続いて、公知のウエットエッチング法で、Tiシリサイド層以外のTiを選択的に除去した後、シリサイド層の低抵抗化のために公知のアニール法で６００〜８００℃の熱処理を行う。
【０１６７】
以上より、ロジック部ソース・ドレイン１２およびフラッシュメモリ部ソース９、ドレイン１０にのみ低抵抗のシリサイド層を形成する。
【０１６８】
以降の工程は、第五の実施例に対応する図３１の工程（ｋ）以降と同様である。以上の工程（ｋ１）〜工程（ｋ３）を追加することにより、ロジック部およびフラッシュメモリセル部のソース・ドレイン拡散層の低抵抗化が可能となり、さらに性能を向上させることができる。
【０１６９】
上記実施例のTiはその他のSiとシリサイド化可能な金属、例えばCo、Pt、Niなどでもよい。
【０１７０】
さらに、上記の各実施形態では、サイドウォール膜を形成するにあたり、一旦全面形成した絶縁膜を基板面が表出するまでエッチバックして完全に基板面から除去し側壁膜として孤立した形態の膜に仕上げている。しかしながら、本発明は、このような孤立したサイドウォール膜だけにとどまらず、側壁から基板面に向かって裾を引いた形状のもの（基板面から完全に除去されずに側壁をなすもの）であっても、適用して同様の効果を得ることができる。その場合には、メモリセル領域を覆い周辺部領域を開口したパターンを有するレジストをマスクとして用いたドライエッチングによって、メモリセル領域にサイドウォール膜と共にソース・ドレイン領域を覆う被膜を残すことができる。この被膜を残すことにより、周辺トランジスタのシリサイド化をメモリセル部には適用しないこと（選択シリサイド化）やソース・ドレインイオン注入によるダメージ防止などの効果が期待できる。
【０１７１】
最後に、上記の各実施形態の長所と短所を比較してまとめておく。
（第一の実施形態)
メリット:他の実施例に比べて最も工程数が少なく、MASK数も1層少ない。プロセスが容易である。
（第二の実施形態)
メリット:フラッシュメモリ部の配線層間の絶縁耐圧が十分に確保できる。
【０１７２】
デメリット:工程数が第一の実施形態に比べて５工程増えてしまう。マスクの数も１層分増す。
（第三の実施形態)
メリット: フラッシュメモリ部の配線層間の絶縁耐圧が十分に確保できる。
【０１７３】
デメリット:工程数が第一の実施形態に比べて３工程増える。マスクの数も1層分増す。また、ワード線抵抗値が高くなる。
（第四の実施形態)
メリット:第一の実施形態に比べて１工程増、用意しなければならないマスクの枚数は同じ。プロセスが容易である。
（第五の実施形態）
プロセスが容易である。
（第六の実施形態）
サリサイド工程が追加されて、ソース・ドレイン領域でのコンタクト抵抗低減がはかれるので、その分素子は高速動作が可能になる。
【０１７４】
以上の各実施形態の他にも、本発明には多数付随的な作用効果を生むことが期待される種が抽出できるので、これまで既に言及した構成をも含め以下ではこれらを列挙してまとめておくこととする。
（付記１）フローティングゲート電極と導電物からなるコントロールゲート電極とが中間絶縁膜を介して順に積層されてなる第一のゲート層と、該第一のゲート層の側壁をなす第一のゲートサイドウォール膜とからなる二重ゲート型不揮発性メモリセルと、
前記導電物からなる第二のゲート層と、該第二のゲート層の側壁をなす第二のゲートサイドウォール膜とからなる周辺トランジスタとを有し、
前記二重ゲート型不揮発性メモリセルと前記周辺トランジスタとをともに埋め込むように形成され、その表面が前記二重ゲート型不揮発性メモリセル及び前記周辺トランジスタと面一に平坦化されてなる絶縁膜と
を有する半導体装置。
（付記２）前記二重ゲート型不揮発性メモリセルと前記周辺トランジスタとの間であって半導体基板内に、該半導体基板表面に対して実質的連続かつ実質的平坦な表面を有する素子分離用絶縁膜が形成されてなる前記（１）記載の半導体装置。
（付記３）前記中間絶縁膜と、前記第一のゲート層の下に設けられる前記第一のゲート絶縁膜とは、同一材料から同一膜厚に構成される前記（１）乃至（２）記載の半導体装置。
（付記４）前記中間絶縁膜と、前記第一のゲート層の下に設けられる前記第一のゲート絶縁膜とは、互いに材料が異なりかつ膜厚も異なる前記（１）乃至（２）記載の半導体装置。
（付記５）前記導電物が金属である前記（１）乃至（４）記載の半導体装置。
（付記６）前記フローティングゲート電極が多結晶シリコンからなり、前記コントロールゲート電極および前記第二のゲート層が金属からなる前記（１）乃至（４）記載の半導体装置。
（付記７）前記素子分離用絶縁膜を挟んで互いに分離画定されてなる、前記二重ゲート型不揮発性メモリセルを含むメモリセル領域と、前記周辺トランジスタを含む周辺トランジスタ領域とを有し、
前記メモリセル領域における前記コントロールゲート電極の厚さが前記素子分離用絶縁膜上における前記コントロールゲート電極の厚さを越えている前記（２）乃至（６）記載の半導体装置。
（付記８）（ａ）半導体基板上に画定されるメモリセル領域と周辺トランジスタ領域とのそれぞれに、第一導電層を最下層とする複数層からなるダミーゲートパターンを形成する工程と、
（ｂ）前記ダミーゲートパターンを覆う被膜を形成する工程と、
（ｃ）該被膜に対してドライエッチングを施し、前記ダミーゲートパターンの側面に選択的にゲートサイドウォール膜が残る工程と、
（ｄ）前記工程までで残余の構造に対し、層間絶縁膜を被着形成する工程と、
（ｅ）該層間絶縁膜表面と前記ダミーゲートパターン表面とが実質連続的かつ実質平坦になるように、該層間絶縁膜の表面からＣＭＰ（ケミカルメカニカルポリッシュ）法にてエッチバックを行う工程と、
（ｆ）前記周辺トランジスタ領域において前記ダミーゲートパターンを除去し、かつ前記メモリセル領域において前記第一導電層を残すように前記ダミーゲートパターンの一部を除去し、かつ前記メモリセル領域と前記周辺トランジスタ領域との双方において前記ゲートサイドウォール膜を残す工程と、
（ｇ）前記ダミーゲートパターンが除去された領域を含み、前記工程までで残余の構造に第二導電層を被着形成する工程と、
（ｈ）前記層間絶縁膜表面と前記第二導電層表面とが実質連続的かつ実質平坦になるように、該層間絶縁膜の表面からＣＭＰ（ケミカルメカニカルポリッシュ）法にてエッチバックを行う工程と
を順に有してなる半導体装置の製造方法。
（付記９）前記工程（ａ）の被膜形成を、前記ダミーゲートパターンは、絶縁層を挟んで上層シリコン層と下層シリコン層とからなるものとして形成し、かつ
前記工程（ｅ）を、前記絶縁膜は残してかつ前記上層シリコン膜は除去するように行う前記（８）記載の半導体装置の製造方法。
（付記１０）前記工程（ｅ）と前記工程（ｆ）との間にて、前記第一導電層上に中間絶縁膜を形成する工程を有する前記（８）記載の半導体装置の製造方法。
（付記１１）前記（８）の周辺トランジスタ領域と不揮発性メモリセル部のダミーゲートのパターニングは同一工程を通して行われることを特徴とする半導体記憶装置の製造方法。
（付記１２）半導体基板中に選択的に素子分離絶縁膜を形成する工程とその素子領域に第1ゲート絶縁膜を形成する工程と前記第1ゲート絶縁膜上に第1導電膜を形成し、前記第1導電膜上に絶縁膜を形成する工程と、
前記絶縁膜上に第2導電膜を形成し、パターニングする工程を具備し、前記半導体基板に形成された素子のおのおのに自己整合的に不純物を導入しソース／ドレイン領域を形成する工程を具備する。その後層間絶縁膜を全面に形成する工程と前記層間絶縁膜をＣＭＰ（ケミカルメカニカルポリッシュ）研磨する工程を有し、その後第2導電膜及び第1導電膜上絶縁膜層を除去する工程を有し、その後フォトリソグラフィー工程及びエッチング工程により一部の第1導電膜及び第1ゲート絶縁膜を除去する工程を有する。そして、周辺トランジスタ領域の基板上及び不揮発性メモリセル部の第1導電膜上に第2ゲート絶縁膜を形成し、その直上に全面メタル膜を形成し、前記メタル膜CMP研磨を行い、周辺トランジスタ領域のゲート電極と不揮発性メモリセル部にとっては素子分離絶縁膜と前記第1導電膜を複数個にわたって共有するコントロールゲート電極を形成することを特徴とする半導体記憶装置の製造方法。
（付記１３）前記（１２）の不揮発性メモリセル部のゲートをマスクの一部として素子分離絶縁膜を除去する際のゲートの一部(第2導電膜)が、後の工程で除去されるダミーゲートであることを特徴とする半導体記憶装置の製造方法。
（付記１４）前記（１２）の周辺トランジスタ領域と不揮発性メモリセル部のゲート高さを合わせることによりバルク層間絶縁膜ＣＭＰ（ケミカルメカニカルポリッシュ）により同一工程で異なる２種類以上の素子のダミーゲートの頭部を露出させることが可能となることを特徴とする半導体記憶装置の製造方法。
（付記１５）前記（１２）の周辺トランジスタ領域と不揮発性メモリセル部のゲート高さを合わせることにより全面メタルゲートＣＭＰ（ケミカルメカニカルポリッシュ）により同一工程で異なる2種類の素子のゲート電極のパターニング(メタルゲートダマシン)が可能となることを特徴とする半導体記憶装置の製造方法。
（付記１６）前記（１２）の第1導電膜及び第1ゲート絶縁膜の一部を除去する際、周辺トランジスタ領域は全て除去し、同時に不揮発性メモリセル部は素子分離の為の第1導電膜−第1導電膜の抜き領域のみ除去し、それ以外はマスクして素子領域の第1導電膜及び第1ゲート絶縁膜を残す工程を具備することを特徴とする半導体記憶装置の製造方法。
（付記１７）前記（１２）の第2ゲート絶縁膜の形成の際、第2ゲート絶縁膜を形成後フォトリソグラフィー及びエッチング工程により周辺トランジスタ領域の第2ゲート絶縁膜は除去し(不揮発性メモリセル部は残す)、再度絶縁膜を形成し周辺トランジスタ領域の第2ゲート絶縁膜と不揮発性メモリセル部の第2ゲート絶縁膜(絶縁膜積層)が異なる膜厚構成になることを特徴とする半導体記憶装置の製造方法。
（付記１８）前記（１２）の第2ゲート絶縁膜の形成の際、第2ゲート絶縁膜を形成後フォトリソグラフィー及びエッチング工程により周辺トランジスタ領域の第2ゲート絶縁膜は除去し(不揮発性メモリセル部は残す)、再度絶縁膜を形成後フォトリソグラフィー及びエッチング工程により不揮発性メモリセル部の再度つけた絶縁膜のみ除去(第2ゲート絶縁膜は残す)し、周辺トランジスタ領域のゲート下絶縁膜と不揮発性メモリセル部のフローティングゲート-コントロールゲート間絶縁膜が異なる膜厚構成になることを特徴とする半導体記憶装置の製造方法。
（付記１９）前記（１２）の第2ゲート絶縁膜形成後、多結晶シリコン膜を全面に形成してフォトリソグラフィー及びエッチング工程により不揮発性メモリセル部のみ多結晶シリコン膜を残し、その後全面メタル膜を形成し、周辺トランジスタ領域のゲート電極構造はメタルゲートで不揮発性メモリセル部のコントロールゲート電極はポリメタルゲート構成になることを特徴とする半導体記憶装置の製造方法。
（付記２０）半導体基板中に選択的に素子分離絶縁膜を形成する工程とその素子領域に第1ゲート絶縁膜を形成する工程と前記第1ゲート絶縁膜上に第1導電膜を形成し、その後フォトリソグラフィー及びエッチング工程により不揮発性メモリ部の第1導電膜の素子分離を行う。その後前記第1導電膜上にゲート絶縁膜を形成する工程と前記ゲート絶縁膜上に第2導電膜を形成し、パターニングする工程を具備し、前記半導体基板に形成された素子のおのおのに自己整合的に形成されたソース／ドレイン領域を有する構造とする。その後層間絶縁膜を全面に形成する工程と前記層間絶縁膜をCMP研磨する工程を有し、その後フォトリソグラフィー及びエッチング工程により周辺トランジスタ領域のみ第2導電膜及び第1導電膜上絶縁膜層を除去する工程を有する。そして、全面に第2ゲート絶縁膜を形成し、その直上に全面メタル膜を形成し、前記メタル膜のCMP研磨を行い、周辺トランジスタ領域のゲート電極のみメタルゲート電極を形成することを特徴とする半導体記憶装置の製造方法。
（付記２１）半導体基板上に、第一の絶縁膜を形成する工程と、
第一の導電膜を形成する工程と、
メモリセル形成予定領域以外の前記第一の絶縁膜および第一の導電膜を除去する工程と、
第二の絶縁膜を形成する工程と、
前記第二の絶縁膜をゲート電極の形状に加工する工程と、
前記第二の絶縁膜をマスクとしてメモリセル領域の前記第一の導電膜を除去する工程と、
メモリセルおよびトランジスタのソース・ドレイン不純物拡散層を形成する工程と、
該拡散層の活性化熱処理を行う工程と、
第三の絶縁膜を形成する工程と、
第三の絶縁膜を前記第二の絶縁膜が露出するまで除去して平坦化する工程と、
前記第二の絶縁膜を除去する工程と、
メモリセル領域以外の第一の絶縁膜を除去する工程と、
メモリセル領域の第一の導電膜上およびメモリセル領域以外の前記第一導電型半導体基板上に第四の絶縁膜を形成する工程と、
第二の導電膜を形成する工程と、
前記第三の絶縁膜が露出するまで前記第四の絶縁膜、前記第二の導電膜を除去する工程と
を有する半導体装置の製造方法。
（付記２２）前記第四の絶縁膜はシリコン酸化膜、シリコン窒化膜、Taを含む高誘電体膜のいずれか一つ、またはその組み合わせで形成されることを特徴とする前記（２１）記載の半導体装置の製造方法。
（付記２３）前記第二の絶縁膜と前記第三の絶縁膜は、一方がシリコン窒化膜で他方がシリコン酸化膜で形成されることを特徴とする前記（２１）乃至（２２）のいずれか一項に記載の半導体装置の製造方法。
（付記２４）前記メモリセルおよびトランジスタのソース・ドレイン不純物拡散層を形成した後、
前記メモリセルおよびトランジスタのソース・ドレイン不純物拡散層にシリサイド膜を形成する工程と、
前記シリサイド膜の低抵抗化熱処理を行う工程と
を含むことを特徴とする前記（２１）乃至（２３）のいずれか一項に記載の半導体装置の製造方法。
（付記２５）前記第２のゲート層は、ＷまたはＡｌまたはＣｕを含む金属膜からなることを特徴とする前記（１）記載の半導体装置。
（付記２６）前記不揮発性メモリセルおよび前記周辺トランジスタのソース・ドレイン不純物拡散層に、さらにシリサイド膜を備えることを特徴とする前記（１）乃至（７）記載の半導体装置。
【０１７５】
【発明の効果】
以上説明したように本発明により形成された不揮発性半導体記憶装置は不揮発性メモリ混載LSI製造においてダマシンメタルゲートプロセスを使用した単層ゲートCMOS Tr.とFloating Gateを有する不揮発性メモリTr.の両立が可能となる。また、この不揮発性半導体記憶装置は周辺トランジスタ.の高速化に伴うTr.ゲート空乏化対策がなされ、ゲート抵抗増大は低く抑えられ、ゲート酸化膜厚の薄膜化が可能となる。また、不揮発性メモリセル部のゲート電極構成の最適化によるゲート抵抗低減及びメモリセルの信頼性の向上が可能となり、ＰＡ（第一層目配線層）-ＰＢ（第二層目配線層）間絶縁膜構成の最適化ではカップリング比の向上により不揮発性メモリセルのデータ書き込み・消去特性が向上する。
【０１７６】
【図面の簡単な説明】
【０１７７】
【図１】従来のフラッシュメモリの製造方法の工程説明図（その１）である。
【０１７８】
【図２】従来のフラッシュメモリの製造方法の工程説明図（その２）である。
【０１７９】
【図３】従来のフラッシュメモリの製造方法の工程説明図（その３）である。
【０１８０】
【図４】従来のダマシンゲートを有する半導体装置の製造方法の工程説明図である。
【０１８１】
【図５】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（Ａ−Ａ’断面その１）である。
【０１８２】
【図６】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（Ａ−Ａ’断面その２）である。
【０１８３】
【図７】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（Ａ−Ａ’断面その３）である。
【０１８４】
【図８】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（Ａ−Ａ’断面その４）である。
【０１８５】
【図９】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（Ｂ−Ｂ’断面その１）である。
【０１８６】
【図１０】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（Ｂ−Ｂ’断面その２）である。
【０１８７】
【図１１】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（Ｂ−Ｂ’断面その３）である。
【０１８８】
【図１２】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（Ｂ−Ｂ’断面その４）である。
【０１８９】
【図１３】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（Ｂ−Ｂ’断面その５）である。
【０１９０】
【図１４】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（ワード線方向断面その１）である。
【０１９１】
【図１５】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（ワード線方向断面その２）である。
【０１９２】
【図１６】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（ワード線方向断面その３）である。
【０１９３】
【図１７】本発明の第一の実施形態に則した半導体装置の製造方法の工程説明図（ワード線方向断面その４）である。
【０１９４】
【図１８】本発明の第二の実施形態に則した半導体装置の製造方法の工程説明図（Ｄ−Ｄ’断面その１）である。
【０１９５】
【図１９】本発明の第二の実施形態に則した半導体装置の製造方法の工程説明図（Ｄ−Ｄ’断面その２）である。
【０１９６】
【図２０】本発明の第三の実施形態に則した半導体装置の製造方法の工程説明図（Ｅ−Ｅ’断面その１）である。
【０１９７】
【図２１】本発明の第三の実施形態に則した半導体装置の製造方法の工程説明図（Ｅ−Ｅ’断面その２）である。
【０１９８】
【図２２】本発明の第三の実施形態に則した半導体装置の製造方法の工程説明図（Ｅ−Ｅ’断面その３）である。
【０１９９】
【図２３】本発明の第三の実施形態に則した半導体装置の製造方法の工程説明図（Ｅ−Ｅ’断面その４）である。
【０２００】
【図２４】本発明の第四の実施形態に則した半導体装置の製造方法の工程説明図（Ｅ−Ｅ’断面その５）である。
【０２０１】
【図２５】本発明の第四の実施形態に則した半導体装置の製造方法の工程説明図（Ｆ−Ｆ’断面その１）である。
【０２０２】
【図２６】本発明の第一乃至第四の実施形態に則した半導体装置の製造方法の工程説明図（ＰＡ（第一層目配線層）（フローティングゲート）形成領域の平面図）である。
【０２０３】
【図２７】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図（その１）である。
【０２０４】
【図２８】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図（その２）である。
【０２０５】
【図２９】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図（その３）である。
【０２０６】
【図３０】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図（その４）である。
【０２０７】
【図３１】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図（その５）である。
【０２０８】
【図３２】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図（その６）である。
【０２０９】
【図３３】本発明の第五の実施形態に則した半導体装置の製造方法の工程説明図（その７）である。
【０２１０】
【図３４】本発明の第六の実施形態に則した半導体装置の製造方法の工程説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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