(57)【特許請求の範囲】
【請求項１】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に第２導電型のベース領域（３）を形成すると共に、前記半導体層の表層部のうち前記ベース領域に隣接するＪ−ＦＥＴ部（６）を確定する工程と、
前記ベース領域の表層部の所定領域に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記ソース領域と前記Ｊ−ＦＥＴ部とに挟まれた前記ベース領域の上に、ゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板のドレイン領域にドレイン電極（１１）を形成する工程とを備え、
前記ベース領域を形成する工程は、
前記ベース領域を形成する領域に、第２導電型不純物をイオン注入して不純物注入層（３０、４１）を形成する不純物注入層形成工程と、
前記Ｊ−ＦＥＴ部に不活性なイオン種を注入する工程と、
前記不純物注入層内の第２導電型不純物を活性化させて前記ベース領域を形成する第２導電型不純物活性化工程と、を有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記ベース領域を形成すると共に前記Ｊ−ＦＥＴ部を確定する工程したのち、前記ソース領域を形成する工程の前に、前記ベース領域の上において、前記ソース領域と前記Ｊ−ＦＥＴ部とを繋ぐように第１導電型の表面チャネル層（５）を形成する工程と、
前記表面チャネル層に不活性なイオン種を注入する工程と、を含み、
前記ソース領域を形成する工程では、前記表面チャネル層および前記ベース領域の表層部の所定領域に前記ソース領域を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記不純物注入層形成工程では、
少なくとも前記Ｊ−ＦＥＴ部及び前記ベース領域のうち前記Ｊ−ＦＥＴ部と前記ソース領域とに挟まれる部位の上部を覆うマスク（４０）を用いて、第２導電型不純物のイオン注入を行い、
前記第２不純物活性化工程では、
熱処理によって、前記不純物注入層内の第２導電型不純物を前記ベース領域のうち前記Ｊ−ＦＥＴ部と前記ソース領域とに挟まれる部位まで横方向拡散させて、前記ベース領域を形成する工程であることを特徴とする請求項１又は２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に第２導電型不純物を注入して不純物注入層（３０）を形成したのち、前記第２導電型不純物を活性化させてベース領域（３）を形成すると共に、前記半導体層の表層部のうち前記ベース領域に隣接するＪ−ＦＥＴ部（６）を確定する工程と、
前記ベース領域の表層部に第１導電型の表面チャネル層（５）を形成する工程と、
前記表面チャネル層に不活性なイオン種を注入する工程と、
前記ベース領域の表層部の所定領域に前記表面チャネル層に接すると共に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板のドレイン領域にドレイン電極（１１）を形成する工程とを備えていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に第２導電型のベース領域（３）を形成すると共に、前記半導体層の表層部のうち前記ベース領域に隣接するＪ−ＦＥＴ部（６）を確定する工程と、
前記ベース領域の表層部の所定領域に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記ソース領域と前記Ｊ−ＦＥＴ部とに挟まれた前記ベース領域の上に、ゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板のドレイン領域にドレイン電極（１１）を形成する工程とを備え、
前記ベース領域を形成する工程は、
前記ベース領域を形成する領域に、第２導電型不純物をイオン注入して不純物注入層（３０、４１）を形成する不純物注入層形成工程と、
前記不純物注入層が形成される領域に不活性なイオン種を注入したのち、前記第２導電型不純物を活性化させる第２導電型不純物活性化工程と、を有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
前記ベース領域を形成する工程では、第２導電型不純物としてボロンを用いていることを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記不活性なイオン種として、炭素、シリコン、アルゴン、ネオン、若しくはヘリウムのうちのいずれかを用いることを特徴とする請求項１乃至６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項８】
主表面及びこの主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３）と、
前記半導体層の表層部において、前記ベース領域と隣接しているＪ−ＦＥＴ部（６）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
前記ソース領域と前記Ｊ−ＦＥＴ部とに挟まれた前記ベース領域の上に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板のドレイン領域に形成されたドレイン電極（１１）とを備え、
前記Ｊ−ＦＥＴ部と前記ベース領域のいずれかには、不活性なイオン種が混入されていることを特徴とする炭化珪素半導体装置。
【請求項９】
主表面及びこの主表面と反対面である裏面を有し、炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３）と、
前記半導体層の表層部において、前記ベース領域と隣接しているＪ−ＦＥＴ部（６）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
前記ベース領域の表層部及び前記半導体層とを繋ぐように形成された、炭化珪素よりなる第１導電型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板のドレイン領域に形成されたドレイン電極（１１）とを備え、
前記Ｊ−ＦＥＴ部と前記表面チャネル層と前記ベース領域のいずれかには不活性なイオン種が混入されていることを特徴とする炭化珪素半導体装置。
【請求項１０】
前記不活性なイオン種は、炭素、シリコン、アルゴン、若しくはヘリウムのうちのいずれかであることを特徴とする請求項８又は９に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本出願人は、プレーナ型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
【０００３】
このプレーナ型ＭＯＳＦＥＴの断面図を図１２に示し、この図に基づいてプレーナ型のＭＯＳＦＥＴの構造について説明する。
【０００４】
炭化珪素からなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【０００５】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。このｐ型ベース領域３はＢをドーパントとして形成されており、略１×１０17ｃｍ-3以上の濃度となっている。また、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+ 型ソース領域４が形成されている。
【０００６】
さらに、ｎ+ 型ソース領域４とｎ- 型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５はＮ（窒素）をドーパントに用いて形成されており、そのドーパント濃度は、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【０００８】
そして、ｐ型ベース領域３の間に位置するｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成している。
【０００９】
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜が用いられている。この絶縁膜９の上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００１０】
このように構成されたプレーナ型ＭＯＳＦＥＴは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのＭＯＳＦＥＴに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、ｐ型ベース領域３を形成するためにＢ（ボロン）を用いると、活性化アニール等の熱処理時にＢが拡散してしまい（米国特許第５７，１００，５９号明細書参照）、ｐ型ベース領域３の間に位置するＪ−ＦＥＴ部の幅を狭くしてしまったり、ｐ型ベース領域３に隣接している表面チャネル層をｐ型に反転させてしまうという問題がある。
【００１２】
本発明は上記問題に鑑みて成され、不純物の拡散によってベース領域の間に位置するＪ−ＦＥＴ部の幅が狭くならないようにすることを第１の目的とする。
【００１３】
また、不純物の拡散によってチャネル領域を構成する表面チャネル層の導電型が反転してしまわないようにすることを第２の目的とする。
【００１４】
【課題を解決するための手段】
本発明者らは、ｐ型ベース領域３のＢがＪ−ＦＥＴ部６や表面チャネル層５に拡散する理由について検討した。
【００１５】
Ｊ−ＦＥＴ部６を構成するｎ- 型エピ層２をエピタキシャル成長させるとき、表面チャネル層５をエピタキシャル成長させるとき、さらにｐ型ベース領域３をイオン注入によって形成するとき等において、Ｊ−ＦＥＴ部６、表面チャネル層５及びｐ型ベース領域３に炭素サイトの空孔が形成される。この炭素サイトの空孔が形成されるために、ｐ型ベース領域３のＢが拡散してしまい、上記問題を発生させていると考えられる。
【００１６】
そこで、上記目的を達成するため、以下の技術的手段を採用する。
【００１７】
請求項１に記載の発明においては、ベース領域（３）を形成すると共に、Ｊ−ＦＥＴ部（６）を確定する工程は、ベース領域を形成する領域に、第２導電型不純物をイオン注入して不純物注入層（３０）を形成する工程と、Ｊ−ＦＥＴ部に不活性なイオン種を注入する工程と、不純物注入層内の第２導電型不純物を活性化させてベース領域を形成する工程と、を有していることを特徴としている。
【００１８】
このように、不活性なイオン種を注入することで、Ｊ−ＦＥＴ部に形成される炭素サイトの空孔内に不活性なイオン種が入り込み、空孔をほぼなくすことができる。このため、Ｊ−ＦＥＴ部に不活性なイオン種を注入したのちに、不純物注入層内の第２導電型不純物を活性化させてベース領域を形成するようにすれば、炭素サイトの空孔に起因して発生する第２導電型不純物の拡散を抑制することができる。これにより、不純物の拡散によってＪ−ＦＥＴ部の幅が狭くならないようにできる。
【００１９】
請求項２又は４に記載の発明においては、ベース領域の上において、ソース領域とＪ−ＦＥＴ部とを繋ぐように第１導電型の表面チャネル層（５）を形成する工程と、表面チャネル層に不活性なイオン種を注入する工程と、を含んでいることを特徴としている。
【００２０】
このように、表面チャネル層をチャネル領域とする蓄積型の炭化珪素半導体装置においては、表面チャネル層に不活性なイオン種を注入することにより、表面チャネル層にベース領域内の不純物が拡散しないようにできる。これにより、不純物の拡散によって表面チャネル層の導電型が反転してしまうことを防止できる。
【００２１】
請求項３に記載の発明においては、不純物注入層形成工程では、少なくともＪ−ＦＥＴ領域及びベース領域のうちＪ−ＦＥＴ部とソース領域とに挟まれる部位の上部を覆うマスク（４０）を用いて、第２導電型不純物のイオン注入を行い、第２不純物活性化工程では、熱処理によって、不純物注入層内の第２導電型不純物をベース領域のうちＪ−ＦＥＴ部とソース領域とに挟まれる部位まで横方向拡散させて、ベース領域を形成する工程であることを特徴としている。
【００２２】
このように、ベース領域のうちＪ−ＦＥＴ部とソース領域とに挟まれる部位の上部、すなわちチャネル領域を形成する部位においては、第２導電型不純物がイオン注入されないようにし、横方向拡散によってベース領域を形成するようにすれば、チャネル領域を構成する炭化珪素の結晶性を良好にすることができる。例えば、ベース領域に表面部にチャネル領域を形成する反転型のＭＯＳＦＥＴでは、ベース領域の結晶性を良好にでき、ベース領域上に表面チャネル層を形成する蓄積型のＭＯＳＦＥＴでは、ベース領域上に形成される表面チャネル層の結晶性を良好にすることができる。これにより、チャネル特性を向上させることができ、オン抵抗の低減を図ることができる。
【００２３】
また、請求項５に示すように、ベース領域を形成する工程では、不純物注入層に不活性なイオン種を注入したのち、第２導電型不純物を活性化させるようにすれば、不純物注入層において炭素サイトの空孔をなくすことができるため、さらに不純物注入層に隣接する領域に不純物が拡散しないようにできる。
【００２４】
なお、請求項６に示すように、ベース領域を形成する第２導電型不純物としてボロンを用いる場合に特に拡散し易いため、Ｊ−ＦＥＴ部や表面チャネル層若しくはベース領域に不活性なイオン種を注入することが有効である。
【００２５】
不活性なイオン種としては、請求項７に示すように、炭素、シリコン、アルゴン、若しくはヘリウムのうちのいずれかを用いることができる。
【００２６】
請求項８に記載の発明においては、Ｊ−ＦＥＴ部（６）とベース領域のいずれかには、不活性なイオン種が混入されていることを特徴としている。
【００２７】
このように、Ｊ−ＦＥＴ部とベース領域のいずれかに不活性なイオン種が混入されていれば、上記請求項１に示すように、炭素サイトの空孔に起因して発生する第２導電型不純物の拡散が抑制されており、Ｊ−ＦＥＴ部の幅が十分に確保された炭化珪素半導体装置であるといえる。
【００２８】
また、請求項９のように、表面チャネル層（５）に不活性なイオン種が混入されていれば、表面チャネル層の導電型が反転していない良好な蓄積型の炭化珪素半導体装置であるといえる。
【００２９】
不活性なイオン種としては、請求項１０に示すように、炭素、シリコン、アルゴン、ネオン、若しくはヘリウムのうちのいずれかを用いることができる。
【００３０】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００３１】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００３２】
図１（ａ）に、本発明の一実施形態を適用して形成したノーマリオフ型のｎチャネルタイププレーナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）の断面構成を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００３３】
以下、図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明するが、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図１２に示したＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーＭＯＳＦＥＴのうち、図１２に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００３４】
図１２に示したＭＯＳＦＥＴでは、Ｎ（窒素）をドーパントに用いて表面チャネル層５を形成したのみであり、また、ｐ型ベース領域３の間に位置するＪ−ＦＥＴ部６はｎ- 型エピ層２のみで構成されていたが、本実施形態では、表面チャネル層５及びＪ−ＦＥＴ部６に不純物とならない不活性なイオン種を注入している。
【００３５】
具体的には、Ｊ−ＦＥＴ部６と表面チャネル層５に、炭素（Ｃ）、シリコン（Ｓｉ）、アルゴン（Ａｒ）、ネオン（Ｎｅ）、若しくはヘリウム（Ｈｅ）等のイオン種をドーピングしており、これによりＭＯＳＦＥＴ製造時にＪ−ＦＥＴ部６や表面チャネル層５に形成される炭素サイトの空孔内に不純物とならないイオン種が入り込んで、炭素サイトの空孔がほぼなくなるようにしている。
【００３６】
図１（ｂ）に、図１（ａ）のＡ−Ａ断面における深さと不純物とならないイオン種の濃度のプロファイルを示す。なお、参考として図１（ｂ）中にその深さに対応するｐ型ベース領域３内のＢの濃度プロファイルを点線で示す。この図に示されるように、Ｊ−ＦＥＴ部６と表面チャネル層５には、不純物とならないイオン種がｐ型ベース領域３に注入されたＢよりも大きな濃度で注入された状態となっている。
【００３７】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図２〜図４に基づいて説明する。
【００３８】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、若しくは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長させる。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００３９】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢのイオン注入を行う。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。これにより、ｎ- 型エピ層２の表面から所定深さの位置に、Ｂが注入された不純物注入層３０が形成される。
【００４０】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、再びｐ型ベース領域３の上においてＬＴＯ膜２１を配置し、不純物注入層３０の間に位置するｎ- 型エピ層２の上においてＬＴＯ膜２１を開口させる。
【００４１】
そして、５００℃以上の温度下において、ＬＴＯ膜２１をマスクとして、ｎ- 型エピ層２に不純物とならないイオン種、例えば炭素（Ｃ）、シリコン（Ｓｉ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）のいずれかを注入する。なお、炭素のイオン種を用いる場合には、ｎ- 型エピ層２を構成しているＣ+12 を用いてもよく、ｎ- 型エピ層を構成している炭素イオンとは異なるＣ+13 を用いてもよい。
【００４２】
このとき、先にｐ型ベース領域３を形成するためにイオン注入を行ったＢと同等ないしそれ以上のエネルギーでイオン注入を行って不純物注入層３０と同等ないしそれ以上の深さまで不純物とならないイオン種が注入されるようにすると共に、Ｂよりも大きな濃度、例えばＢイオンの濃度に対する不純物とならないイオン種の濃度の比が１対１０となるようにイオン注入を行っている。
【００４３】
このように、不純物とならないイオン種をイオン注入することにより、ｎ- 型エピ層２（Ｊ−ＦＥＴ部６）をエピタキシャル成長させた時に発生した炭素サイトの空孔内に不純物とならないイオン種が入り込む。そして、不純物でないイオン種のイオン注入量を多くすることにより、炭素サイトの空孔がほぼなくなる。
【００４４】
なお、炭素サイトの空孔の大きさは炭素原子の大きさと同等であるため、この空孔内には炭素が最も入り込み易いため、比較的小さな濃度のイオン注入によって炭素サイトの空孔をほぼなくすことができるが、シリコン等の炭素以外のイオン種は炭素と比べると炭素サイトの空孔内に入り込みにくいため、炭素をイオン注入する場合に比して、イオン注入量を多くすることが好ましい。
【００４５】
その後、熱処理として、１６００℃、３０分間の活性化アニールを施し、不純物注入層３０におけるＢを活性化させてｐ型ベース領域３を形成する。これにより、ｐ型ベース領域３の間においてＪ−ＦＥＴ部６が形成される。
【００４６】
このとき、上述したように、不純物注入層３０の間に位置するｎ- 型エピ層２において、不純物とならないイオン種を注入することで炭素サイトの空孔がなくなるようにしているため、炭素サイトの空孔が原因となって発生するＢの拡散を抑制することができる。
【００４７】
このため、Ｂの拡散によってＪ−ＦＥＴ部６の幅を縮めてしまうことがなく、Ｊ−ＦＥＴ部６の抵抗上昇によるオン抵抗の上昇を防止することができると共に、Ｊ−ＦＥＴ部６の上に形成されるチャネル領域のチャネル長が長くなってしまうことを防止することができる。
【００４８】
なお、図２（ｃ）では、Ｊ−ＦＥＴ部６にのみ不純物とならないイオン種を注入したが、ＬＴＯ膜２１を使用せずに、表面全面に注入しても構わない。
【００４９】
〔図３（ａ）に示す工程〕
ＬＴＯ膜２１を除去したのち、ｐ型ベース領域３の表面を含むｎ- 型エピ層２の上に不純物濃度が１×１０16ｃｍ-2以下、膜厚が０．３μｍ以下の表面チャネル層５をエピタキシャル成長させる。
【００５０】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）を、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００５１】
具体的には、ｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００５２】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００５３】
また、図１に示すように、ｐ型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ型ベース領域３から空乏層を延ばすということができないため、ｐ型ベース領域３をソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００５４】
なお、ｐ型ベース領域３の不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
【００５５】
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ型ベース領域３や表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００５６】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００５７】
〔図３（ｂ）に示す工程〕
図２（ｃ）の工程と同様に、５００℃の温度下において、表面チャネル層５に不純物とならないイオン種、例えば炭素（Ｃ）、シリコン（Ｓｉ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）のいずれかを注入する。
【００５８】
このとき、表面チャネル層５の底面部まで不純物とならないイオン種が注入されるようにすると共に、先にｐ型ベース領域３を形成するためにイオン注入を行ったＢよりも大きな濃度、例えばＢイオンの濃度に対する不純物とならないイオン種の濃度の比が１対１０となるようにイオン注入を行っている。
【００５９】
このように、不純物とならないイオン種をイオン注入することにより、表面チャネル層５をエピタキシャル成長させた時に発生した炭素サイトの空孔内に不純物とならないイオン種が入り込み、炭素サイトの空孔がほぼなくなる。
【００６０】
〔図３（ｃ）に示す工程〕
次に、表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入したのち、熱処理によって注入されたｎ型不純物イオンを活性化させてｎ+ 型ソース領域４を形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００６１】
このｎ+ 型ソース領域４を形成するための熱処理等、表面チャネル層５を形成したのちに行われる熱処理時において、ｐ型ベース領域３におけるＢが拡散する可能性があるが、上述したように、ｐ型ベース領域３に隣接するＪ−ＦＥＴ部６や表面チャネル層５に炭素サイトの空孔がほぼなくなっているため、ｐ型ベース領域３におけるＢがＪ−ＦＥＴ部６や表面チャネル層５に拡散することはない。
【００６２】
〔図４（ａ）に示す工程〕
そして、ＬＴＯ膜２２を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２３を配置し、これをマスクとしてＲＩＥによりｐ型ベース領域３上の表面チャネル層５を部分的にエッチング除去する。
【００６３】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
【００６４】
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００６５】
〔図４（ｃ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００６６】
この後、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置したのち、１０００℃のアニールを行うと図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００６７】
このように完成した縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００６８】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００６９】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００７０】
また、オフ状態において、空乏領域は、ｐ型ベース領域３及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００７１】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
【００７２】
（第２実施形態）
第１実施形態では、Ｊ−ＦＥＴ部６と表面チャネル層５に不純物でないイオン種を注入するようにしているが、本実施形態ではＪ−ＦＥＴ部６のみに不純物でないイオン種を注入するようにしている。なお、他の構成については第１実施形態と同様であるため説明を省略する。
【００７３】
図５（ａ）に本実施形態における縦型パワーＭＯＳＦＥＴの構造を示し、図５（ｂ）に図５（ａ）のＢ−Ｂ断面における深さと不純物とならないイオン種の濃度のプロファイルを示す。なお、参考として図５（ｂ）中にその深さに対応するｐ型ベース領域３内のＢの濃度プロファイルを点線で示す。
【００７４】
図５（ａ）、（ｂ）に示されるように、Ｊ−ＦＥＴ部６に注入された不純物とならないイオン種は、ｐ型ベース領域３に注入されたＢよりも大きな濃度で注入されている。
【００７５】
このように注入された不純物とならないイオン種が、Ｊ−ＦＥＴ部６に形成されていた空孔内に入り込み、Ｊ−ＦＥＴ部６においては空孔がほぼなくなった状態となっている。
【００７６】
このように、Ｊ−ＦＥＴ部６に不純物とならないイオン種を注入し、Ｊ−ＦＥＴ部６における空孔をなくすことで、ｐ型ベース領域３におけるＢがＪ−ＦＥＴ部６を縮める方向に拡散しないようにできる。
【００７７】
これにより、Ｊ−ＦＥＴ部６の抵抗上昇によるオン抵抗の上昇を防止することができると共に、Ｊ−ＦＥＴ部６の上に形成されるチャネル領域のチャネル長が長くなってしまうことを防止することができる。
【００７８】
（第３実施形態）
第１実施形態では、Ｊ−ＦＥＴ部６と表面チャネル層５に不純物でないイオン種を注入するようにしているが、本実施形態では表面チャネル層５のみに不純物でないイオン種を注入するようにしている。なお、他の構成については第１実施形態と同様であるため説明を省略する。
【００７９】
図６（ａ）に本実施形態における縦型パワーＭＯＳＦＥＴの構造を示し、図６（ｂ）に図６（ａ）のＣ−Ｃ断面における深さと不純物とならないイオン種の濃度のプロファイルを示す。なお、参考として図６（ｂ）中にその深さに対応するｐ型ベース領域３内のＢの濃度プロファイルを点線で示す。
【００８０】
図６（ａ）、（ｂ）に示されるように、表面チャネル層５に注入された不純物とならないイオン種は、ｐ型ベース領域３に注入されたＢよりも大きな濃度で注入されている。
【００８１】
このように注入された不純物とならないイオン種が、表面チャネル層５に形成されていた空孔内に入り込み、表面チャネル層５においては空孔がほぼなくなった状態となっている。
【００８２】
このように、表面チャネル層５に不純物とならないイオン種を注入し、表面チャネル層５における空孔をなくすことで、ｐ型ベース領域３におけるＢが表面チャネル層５に拡散することを抑制できる。
【００８３】
これにより、表面チャネル層５がｐ型に反転してしまうことを防止することができる。
【００８４】
（第４実施形態）
第１〜第３実施形態においては、ｐ型ベース領域３に隣接する領域（Ｊ−ＦＥＴ部６や表面チャネル層５）に不純物とならないイオン種を注入するようにしているが、本実施形態では、ｐ型ベース領域３に直接、不純物とならないイオン種を注入するようにしている。
【００８５】
図７（ａ）に本実施形態における縦型パワーＭＯＳＦＥＴの構造を示し、図７（ｂ）に図７（ａ）のＤ−Ｄ断面における深さと不純物とならないイオン種の濃度のプロファイルを示す。なお、参考として図７（ｂ）中にその深さに対応するＢの濃度プロファイルを点線で示す。
【００８６】
図７（ａ）、（ｂ）に示されるように、ｐ型ベース領域３の中には不純物とならないイオン種がＢよりも大きな濃度で注入されている。
【００８７】
このように注入された不純物とならないイオン種が、Ｂのイオン注入時等にｐ型ベース領域３に形成されていた空孔内に入り込み、ｐ型ベース領域３においては空孔がほぼなくなった状態となっている。
【００８８】
このような構成における縦型パワーＭＯＳＦＥＴにおいて、ｐ型ベース領域３におけるＢの拡散状態をＳＩＭＳ解析によって調べた。具体的には、ｐ型ベース領域３に注入されたＢの濃度と、ｐ型ベース領域３に注入した不純物とならないイオン種（ここでは炭素を用いた）の濃度との比率を変化させて、ｐ型ベース領域３におけるＢの拡散を調べた。その実験結果を図８に示す。
【００８９】
この図に示されるように、ｐ型ベース領域３に注入されたＢの濃度と、ｐ型ベース領域３に注入した不純物とならないイオン種の濃度との比率が１：０．１のように、不純物とならないイオン種の濃度の方がＢの濃度よりも低い場合には、Ｂは注入された領域から拡散している。そして、ｐ型ベース領域３に注入されたＢの濃度と、ｐ型ベース領域３に注入した不純物とならないイオン種の濃度との比率が１：１０のように、不純物とならないイオン種の濃度の方がＢの濃度よりも大きい場合には、Ｂは注入された領域からほとんど拡散していない。
【００９０】
このように、ｐ型ベース領域３に不純物とならないイオン種を注入し、ｐ型ベース領域３における空孔をなくすことで、Ｂの活性化の熱処理等においてｐ型ベース領域３におけるＢがＪ−ＦＥＴ部６や表面チャネル層５に拡散することを抑制できる。
【００９１】
これにより、Ｊ−ＦＥＴ部６の抵抗上昇によるオン抵抗の上昇を防止することができると共に、Ｊ−ＦＥＴ部６の上に形成されるチャネル領域のチャネル長が長くなってしまうことを防止することができ、さらに表面チャネル層５がｐ型に反転してしまうことを防止することができる。
【００９２】
このように構成される縦型ＭＯＳＦＥＴについて、ｐ型ベース領域３にＢのみを注入した場合とＢ及び不純物とならないイオン種を注入した場合とで３水準実験を行なった。この実験結果を図１３に示す。この図１３は、表面チャネル層５のエピ成膜温度が１５５０℃とした時における縦型ＭＯＳＦＥＴのオン特性を示しており、（ａ）がＢのみを注入した場合を示し、（ｂ）及び（ｃ）がＢと共にＣを注入した場合を示している。ただし、（ｂ）はＢ：Ｃ比を１：５としており、（ｃ）はＢ：Ｃ比を１：１０としている。また、上記実験では、ｐ型ベース領域３を形成するためのイオン注入の間隔（マスク間隔）が３μｍとなるようにしている。
【００９３】
この実験結果より、上記３水準のうちＢのみを注入した場合には流れる電流量が小さくなっていることから、Ｂの拡散によって隣接するｐ型ベース領域３が繋がっていることが判る。また、Ｂと共にＣを注入した場合には流れる電流量が大きくなっており、Ｂの拡散が抑制されているといえる。
【００９４】
このように、Ｂと共に不純物とならないＣ等を注入することによって、Ｂの拡散を防ぐことができ、ｐ型ベース領域３を形成する際に用いられるマスク間隔が３μｍという短い間隔であっても、Ｊ−ＦＥＴ抵抗を低減でき、良好なトランジスタ動作が得られるようにできる。
【００９５】
（第５実施形態）
図９に、本実施形態におけるＭＯＳＦＥＴの断面構成を示す。以下、図９に基づいて本実施形態におけるＭＯＳＦＥＴについて説明するが、本実施形態は第１実施形態に対して、製造方法を変更したものであるため、ＭＯＳＦＥＴの構成及び製造工程において第１実施形態と異なる部分についてのみ説明する。
【００９６】
本実施形態では、ｐ型ベース領域３の一部分が拡散によって形成されており、Ｊ−ＦＥＴ部６において拡散が停止された状態となっている。そして、表面チャネル層５のうち、チャネル領域となる部分の下部においては、ｐ型ベース領域３がすべて熱拡散で形成された状態となっている。
【００９７】
図１０に、図９に示すＭＯＳＦＥＴの製造工程を示し、本実施形態におけるＭＯＳの製造方法について説明する。
【００９８】
まず、第１実施形態における図２（ａ）に示す工程を行い、ｎ+型半導体基板１の上にｎ-型エピ層２を形成する。そして、図１０に示す工程を行う。
【００９９】
〔図１０（ａ）に示す工程〕
ｎ- 型エピ層２の上にＬＴＯ膜４０を配置する。そして、フォトリソグラフィによってＬＴＯ膜４０のうち、Ｊ−ＦＥＴ部６の上部及びｐ型ベース領域３のうちｎ+型ソース領域４とＪ−ＦＥＴ部６に挟まれる部位（チャネル領域が形成される予定の部位（図９参照））の上部をマスクする。
【０１００】
この後、ＬＴＯ膜４０をマスクとしてＢのイオン注入を行う。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。これにより、ｎ- 型エピ層２の表面から所定深さの位置に、Ｂが注入された不純物注入層４１が形成される。
【０１０１】
このとき、ＬＴＯ膜４０のうち上記部分をマスクしているため、不純物注入層４１は、チャネル領域となる部位には形成されない。
【０１０２】
〔図１０（ｂ）に示す工程〕
ｎ-型エピ層２の表面にＪ−ＦＥＴ部６となる予定の部分（図中の点線部分）の上が開口したＬＴＯ膜４２を配置し、ＬＴＯ膜４２をマスクとして不活性なイオン種としてＣ（炭素）をイオン注入する。このとき、イオン注入条件を温度が７００℃、ドーズ量が１×１０17ｃｍ-2としている。すなわち、図１０（ａ）に示す工程において注入するＢと比較して、Ｂ：Ｃの割合が１：１０となるようにしている。
【０１０３】
これにより、Ｊ−ＦＥＴ部６となる部分において炭素サイトに炭素が入り込み、炭素サイトの空孔をほぼ無くすことができる。
【０１０４】
〔図１０（ｃ）に示す工程〕
熱処理を施し、不純物注入層４１におけるＢを活性化させる。これにより、Ｂが横方向や下方向に熱拡散し、ｐ型ベース領域３が形成される。このとき、Ｊ−ＦＥＴ部６には不純物とならない不活性なイオン種が注入されているが、この領域までの間においては不純物注入層４１の周囲に不活性なイオン種が注入されていないため、Ｊ−ＦＥＴ部６の端部まで、つまりチャネル領域下にまでＢが横方向拡散する。
【０１０５】
このため、チャネル領域下においてはｐ型ベース領域３を熱拡散によって形成することができる。従って、チャネル領域下に直接イオン注入することにより、チャネル領域下におけるｐ型ベース領域３を形成した場合には、イオン注入ダメージによって、この上に形成される表面チャネル層５の結晶性を悪化させる場合があるが、本実施形態のように熱拡散によって形成することにより、表面チャネル層５の結晶性を良好にし欠陥の少ないものとすることができる。これにより、表面チャネル層５に形成されるチャネル領域のチャネル特性が向上し、オン抵抗を低減させることができる。
【０１０６】
一方、不純物注入層４１の下部においては、不活性なイオン種が注入されていないため、Ｂの熱拡散が進み深い位置までｐ型ベース領域３が形成されることになる。このため、深い位置においてｐ型ベース領域３がディープベース層として働くようにでき、耐圧を向上させることができる。
【０１０７】
（他の実施形態）
上記第１、第２、第４、第５実施形態では、Ｊ−ＦＥＴ部６の形成においてＢのイオン注入を先に行っているが、不純物とならないイオン種を先にイオン注入してもよい。
【０１０８】
例えば、第４実施形態を図１１に示すように変更してもよい。
【０１０９】
まず、図１１（ａ）に示すように、ｐ型ベース領域３の形成予定領域が開口したマスク５０を用いて、ｐ型ベース領域３の形成予定領域に不活性なイオン種である炭素をイオン注入する。これにより、ｐ型ベース領域３の形成予定領域（図中の点線で示した領域）において、炭素サイトの空孔に炭素イオンが入り込み、空孔をほぼ無くすことができる。続いて、図１１（ｂ）に示すように、再びマスク５０を用いて、Ｂのイオン注入を行う。その後、熱処理により注入されたＢを活性化させる。このとき、ｐ型ベース領域３が形成される部位において空孔がほぼ無くされた状態となっているためＢがほぼ拡散せず、ｐ型ベース領域３が正確に形成され、Ｊ−ＦＥＴ部６の幅を縮めてしまうことはない。
【０１１０】
上記第２、５実施形態では、表面チャネル層５をチャネル領域とする蓄積型のプレーナ型のＭＯＳＦＥＴのＪ−ＦＥＴ部６にＢが拡散しないようにした場合を示したが、反転型のプレーナ型ＭＯＳＦＥＴにおいてＪ−ＦＥＴ部６にＢが拡散しないようにすることもできる。
【０１１１】
なお、第５実施形態の場合、蓄積型のＭＯＳＦＥＴとしているため、ｐ型ベース領域３の上部に形成される表面チャネル層５の結晶性が良好になるが、例えば、ｐ型ベース領域３に表面部にチャネル領域を形成する反転型のＭＯＳＦＥＴであれば、ｐ型ベース領域３の結晶性を良好にできるため、この場合にもチャネル特性を向上させることができ、オン抵抗の低減を図ることができる。
【０１１２】
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施形態を適用して形成したプレーナ型ＭＯＳＦＥＴの断面図であり、（ｂ）は（ａ）のＡ−Ａ断面におけるイオン種の濃度プロファイルを示す図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図５】（ａ）は第２実施形態におけるプレーナ型ＭＯＳＦＥＴの断面図であり、（ｂ）は（ａ）のＢ−Ｂ断面におけるイオン種の濃度プロファイルを示す図である。
【図６】（ａ）は第３実施形態におけるプレーナ型ＭＯＳＦＥＴの断面図であり、（ｂ）は（ａ）のＣ−Ｃ断面におけるイオン種の濃度プロファイルを示す図である。
【図７】（ａ）は第４実施形態におけるプレーナ型ＭＯＳＦＥＴの断面図であり、（ｂ）は（ａ）のＤ−Ｄ断面におけるイオン種の濃度プロファイルを示す図である。
【図８】ＳＩＭＳ解析によってＢの拡散を実験により調べた結果を示す図である。
【図９】第５実施形態におけるプレーナ型ＭＯＳＦＥＴの断面図である。
【図１０】図９に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図１１】他の実施形態におけるプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図１２】本発明者らが先に出願したプレーナ型ＭＯＳＦＥＴの断面図である。
【図１３】縦型ＭＯＳＦＥＴのオン特性を示す図である。
【符号の説明】
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型ベース領域、
４…ｎ+ 型ソース領域、５…表面チャネル層、６…Ｊ−ＦＥＴ部、
７…ゲート絶縁膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、
１１…ドレイン電極。
【図１】
0004186337.tif 000002
【図２】
0004186337.tif 000003
【図３】
0004186337.tif 000004
【図４】
0004186337.tif 000005
【図５】
0004186337.tif 000006
【図６】
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【図７】
0004186337.tif 000008
【図８】
0004186337.tif 000009
【図９】
0004186337.tif 000010
【図１０】
0004186337.tif 000011
【図１１】
0004186337.tif 000012
【図１２】
0004186337.tif 000013
【図１３】
0004186337.tif 000014