(57)【特許請求の範囲】
【請求項１】
上面を有する第１の絶縁層がその上に配置されている基板を含んでいる多層半導体構造を形成する方法であって、該方法は、
（ａ）  前記第１の絶縁層の中に深さの異なる第１のトレンチおよび第２のトレンチを形成するステップと、
（ｂ）  前記第１および第２のトレンチの中に第２の絶縁層を形成するステップと、
（ｃ）  前記第１および第２のトレンチがポリシリコン材料によって実質的に埋められるように、前記第１および第２のトレンチの中にポリシリコン材料を形成するステップと、
（ｄ）  前記第１および第２のトレンチから前記ポリシリコン材料の一部分を取り除き、前記第１の絶縁層の上面が、前記第１および第２のトレンチのそれぞれの中に残っているポリシリコンの材料の上面と同一平面上にないようにするステップと、
（ｅ）  前記第１および第２のトレンチの中にイオン注入バリヤを形成するステップと、
（ｆ）  前記第１および第２のトレンチの中のイオン注入バリヤを処理し、その上面が前記第１の絶縁層の上面と実質的に同一平面上にあるようにするステップとを含む方法。
【請求項２】
請求項１に記載の方法において、前記ステップ（ｄ）が、前記ポリシリコン材料を非等方的にエッチングするステップを含む方法。
【請求項３】
請求項１に記載の方法において、前記ステップ（ｆ）が、前記イオン注入バリヤの上面を研磨するステップを含む方法。
【請求項４】
請求項１に記載の方法において、前記ステップ（ｅ）が、前記第１および第２のトレンチの中の前記ポリシリコン材料の上に窒化チタンを堆積するステップを含む方法。
【請求項５】
請求項１に記載の方法において、前記ステップ（ｅ）が、前記第１および第２のトレンチの中の前記ポリシリコン材料の上に窒化シリコンを堆積するステップを含む方法。
【請求項６】
請求項１に記載の方法において、前記ステップ（ｅ）が、前記第１および第２のトレンチの中の前記ポリシリコン材料の上に窒化タンタルを堆積するステップを含む方法。
【請求項７】
請求項１に記載の方法において、前記ステップ（ｅ）が、前記第１および第２のトレンチの中の前記ポリシリコン材料の上に窒化タングステンを堆積するステップ含む方法。
【請求項８】
請求項１に記載の方法において、前記ステップ（ｅ）が、前記第１および第２のトレンチの中の前記ポリシリコン材料の上に窒化ジルコニウムを堆積するステップを含む方法。
【請求項９】
請求項１に記載の方法において、前記ステップ（ａ）が、先ず最初に第１のトレンチを形成し、そして次に前記第１のトレンチより浅い第２のトレンチを形成するステップを含む方法。
【請求項１０】
請求項１に記載の方法において、前記基板の中にＬＤＤ領域を形成するためにイオンを注入するステップをさらに含み、前記イオン注入バリヤが前記ポリシリコン材料の中への注入イオンの浸透を防止するようになっている方法。
【請求項１１】
請求項１０に記載の方法において、前記基板の中にソースおよびドレイン領域を形成するためにイオンを注入するステップをさらに含み、前記注入バリヤが前記ポリシリコン材料の中への注入イオンの浸透を防止するようになっている方法。
【請求項１２】
請求項１１に記載の方法において、前記複数層の構造をアニールするステップをさらに含む方法。
【請求項１３】
請求項１に記載の方法において、前記ステップ（ｃ）が前記第１のトレンチの中にポリシリコンを形成し、第１の構造を形成し、そして前記第２のトレンチの中にポリシリコンを形成して第２の構造を形成するようになっている方法。
【請求項１４】
請求項１３に記載の方法において、２つの第１の構造および２つの第２の構造を形成するステップをさらに含む方法。
【請求項１５】
請求項１４に記載の方法において、前記２つの第１の構造および前記２つの第２の構造を相互接続してＳＲＡＭセルを形成するステップをさらに含む方法。
【請求項１６】
請求項１４に記載の方法において、前記２つの第１の構造および前記２つの第２の構造を相互接続してＤＲＡＭセルの形成するステップをさらに含む方法。
【請求項１７】
請求項１に記載の方法において、前記ステップ（ｃ）が、前記第１および第２のトレンチの中にポリシリコン材料の単層を形成し、前記第１および第２のトレンチが前記単層のポリシリコン材料によって実質的に埋められるようにするステップを含む方法。
【請求項１８】
請求項１に記載の方法において、前記ステップ（ｃ）が、前記第１および第２のトレンチの中に複数層のポリシリコン材料を形成し、前記第１および第２のトレンチが複数層のシリコン材料によって実質的に埋められるようにするステップを含む方法。
【請求項１９】
請求項１に記載の方法において、
前記第１の絶縁層を取り除くステップと、
前記基板の中にＬＤＤ領域を形成するためのイオン注入のステップとをさらに含み、前記イオン注入バリヤが前記ポリシリコン材料の中への注入イオンの浸透を防止するようになっている方法。
【請求項２０】
請求項１９に記載の方法において、
前記半導体構造の上にスペーサ酸化物を形成するステップと、
前記基板の中のドレイン及びソース領域を形成するためのイオン注入のステップとをさらに含み、前記注入バリヤが前記ポリシリコン材料の中への注入イオンの浸透を防止するようになっている方法。
【請求項２１】
請求項１に記載の方法によって形成された半導体デバイス。
【請求項２２】
請求項２１に記載のデバイスにおいて、前記半導体デバイスが抵抗器およびトランジスタを含むデバイス。
【請求項２３】
請求項２１に記載のデバイスにおいて、前記半導体デバイスがコンデンサおよびトランジスタを含むデバイス。
【請求項２４】
請求項１に記載の方法に従って形成されたＤＲＡＭセル。
【請求項２５】
請求項１に記載の方法に従って形成されたＳＲＡＭセル。
【請求項２６】
多層半導体構造であって、
基板と、
前記基板上に配置され、深さの異なる第１および第２のトレンチをその中に定義している第１の絶縁層と、
前記第１および第２のトレンチの中に配置された第２の絶縁層と、
前記第１および第２のトレンチの中に配置されて前記第２の絶縁層に対して重なりの関係にあるポリシリコン層と、
前記ポリシリコン層に対して重なりの関係にある前記第１および第２のトレンチの中に配置されたイオン注入バリアを含み、前記イオン注入バリアは、前記第１および第２のトレンチの中の前記ポリシリコン層の一部分を除去してボイドを生成し前記ボイドの中に形成されている構造。
【請求項２７】
請求項２６に記載の多層半導体構造において、前記構造が集積回路である構造。
【請求項２８】
請求項２７に記載の多層半導体構造において、前記集積回路がＤＲＡＭセルである構造。
【請求項２９】
請求項２７に記載の多層半導体構造において、前記集積回路がＳＲＡＭセルである構造。
【請求項３０】
請求項２７に記載の多層半導体構造において、前記構造が抵抗器およびトランジスタを含む構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路に関し、特に多層デュアル・ポリシリコン半導体構造を形成する方法、およびそれに従って形成されるデバイスおよび集積回路に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
厚さの異なる酸化物層の上にポリシリコンのデュアル層を持つ多層構造が、集積回路において多く使われている。そのような構造は、たとえば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルおよびスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルなどのＭＯＳ集積回路の構造に特に有用である。現在、多層デュアル・ポリシリコン構造を製造する方法は、イオン注入バリヤの堆積および除去、ポリシリコンの堆積、パターニングおよびエッチングなどの複数の、そして場合によっては複雑なプロセス・ステップを必要とする。
【０００３】
これらの複数の、そしてある場合には繰返しの処理ステップによって、集積回路および半導体デバイスの製造の時間および費用が増加する。さらに、製造の許容差が部分的には処理ステップのタイプおよび数によって制御される。したがって、プロセスの数が少なくて単純であれば、製造の許容差を厳格にした、より高密度の集積回路および半導体デバイスが作られる。
【０００４】
したがって、上記欠点を克服する多層デュアル・ポリシリコン構造を形成する方法に対する技術におけるニーズが存在する。
【０００５】
【課題を解決するための手段】
本発明は、イオン注入バリヤ構造の形成に先立って、デュアル・ポリシリコン構造を形成することができ、そして、従来の技術の方法よりもステップが少なく、経済的でコンパクトな半導体回路およびデバイスを形成することができるデュアル・ポリシリコン構造の形成を可能にする方法に向けられている。
【０００６】
本発明の好適な実施形態は、多層デュアル・ポリシリコン半導体構造を形成する方法に向けられている。深さの異なる第１および第２のトレンチが基板上の第１の絶縁層の中に形成される。第１および第２のトレンチの中に第２の絶縁層が形成される。その後、第１および第２のトレンチの中にデュアル・ポリシリコン材料が形成され、第１および第２のトレンチがそのデュアル・ポリシリコン材料によって実質的に埋められる。ポリシリコン材料の一部分が第１および第２のトレンチから取り除かれ、第１の絶縁層の上面およびポリシリコン材料の上面が同一平面上にない（すなわち、同じ高さでない）ようにされる。第１および第２のトレンチの中のポリシリコン材料の上にイオン注入バリヤが形成され、絶縁バリヤの上面が第１の絶縁層の上面と実質的に同一平面上にあるように処理される。次に、イオン注入が実行されてＬＤＤ領域およびソースおよびドレイン領域が形成される。
【０００７】
本発明は、上記の方法で構築された集積回路および半導体デバイスにも向けられている。
本発明の他の目的および特徴は、以下の添付図面と関連して考えられる以下の詳細な説明から明らかになる。しかし、正確な縮尺図ではない図面は、本発明の内容に制限を加えるものではなく、説明の目的だけのために指向されており、本発明の技術的範囲に関しては添付の特許請求の範囲を参照する必要がある。
【０００８】
【発明の実施の形態】
図面は、正確な比率では表されておらず、単なる例示としてのものであり、それらの図面においては、同様の指示数字又は記号は、終始同様の構成要素を示すものとする。
【０００９】
ここで、図１−図４を参照しながら本発明に従って作られた多層デュアル・ポリシリコン構造５０を示す。図１に示されている構造５０は、上面１８を有していて、基板１０上に形成されている第１の絶縁層１２を含む。第１の絶縁層１２は、好適には、二酸化シリコンであることが好ましい。ただし、他の既知の半導体絶縁材料を使うこともできる。基板１０は、シリコン、ガリウムひ素、ゲルマニウム、または基板として使うのに適している他の半導体材料であってよい。既知の技法を使ってそのトレンチ領域をパターニングし、エッチングすることによって第１のトレンチ１４および第２のトレンチ１６が、第１の絶縁層１２の中に形成される。図に示すように、第１のトレンチ１４は、１）第１の絶縁層１２の上面１８上にレジスト材料の層を塗布し；２）そのレジスト材料をそのレジスト材料の中で定義されているパターン・マスクを通して通過するエネルギー源にさらし；３）レジストの中にパターンを形成するためにレジスト領域を除去し；４）トレンチ１４をエッチングし；そして５）残りのレジスト材料を取り除くことによって形成される。１つの好適な実施形態においては、第１のトレンチ１４は、第１の絶縁層１２の厚さにほぼ等しい厚さまでエッチングされ、それによって、基板１０の上面３４が現れるようにされる。
【００１０】
第２のトレンチ１６は、好適には、第１のトレンチ１４が形成された後に同じ方法で形成されることが好ましい。第２のトレンチ１６の深さは第１のトレンチ１４の深さより浅く、そして基板１０の上面３４の上に（図面において）ある上面３２を有する。第２のトレンチ１６の深さ（あるいは、第２のトレンチ１６の下に残っている第１の絶縁層１２の厚さ）は、製造されている集積回路またはデバイスの所望の特性によって変わる。
【００１１】
図１に示されているように、第２の絶縁層８が各トレンチ１４、１６の中に形成される。第２の絶縁層８は、好適には、二酸化シリコンであることが好ましく、そしてトレンチ１４、１６の中に同時に形成することができる。第１のトレンチ１４の中で、第２の絶縁層８は基板１０の上面、すなわち、上面３４の上に直接載っている。
【００１２】
図２を参照して、ポリシリコン２０が次に第１および第２のトレンチ１４、１６の中に堆積され、第１および第２のトレンチ１４、１６が実質的にポリシリコン２０によって埋められ、そしてポリシリコン２０の上面２２の高さが第１の絶縁層１２の上面１８と同じ高さになるように（すなわち、実質的に同一平面上にあるように）される。絶縁層の上面１８と、ポリシリコンの上面２２との間の実質的に同じ高さとなる関係を提供するために、構造５０は、たとえば、化学的機械的研磨（ＣＭＰ）などの研磨のステップの処理を受ける。ポリシリコン２０は、ポリシリコンのみ（すなわち、単層）であるか、あるいは代わりに、ポリシリコン、ケイ化物、および／または酸化物材料（すなわち、多層）を含んでいてもよい。
【００１３】
次に、トレンチ１４、１６の中に堆積されたポリシリコン２０の一部分が取り除かれ、ポリシリコン２０の上面２２が第１の絶縁層１２の上面１８と同じ高さでなくなるようにされる。これによって、図３に示されているように、ポリシリコン２０の上部にある第１および第２のトレンチ１４、１６の中にボイド３０が生成される。これは、好適には、異方性エッチング・プロセスによって行われる。異方性エッチングによって取り除かれるポリシリコン２０の量は、その多層構造５０から究極的に製造される集積回路またはデバイスのタイプによって変わる。しかし、上面１８と２２との間の距離は、構造５０のそれ以降の処理の間にポリシリコン２０の中へのイオンの浸透を防止するイオン注入バリヤ４０（図４）の堆積をさせるのに十分でなければならない。
【００１４】
好適には、バリヤ４０の上面４２が第１の絶縁層１２の上面１８とほぼ同じ高さになるまで、イオン注入バリヤ４０が、トレンチ１４、１６の中にブランケットの方法で（すなわち、両方のトレンチにおいて同時に）堆積されることが好ましい。イオン注入バリヤ４０は、注入されるイオンがポリシリコン２０の中に浸透させない任意の材料を含むことができる。イオン注入バリヤ４０のために使われる代表的な材料は、窒化シリコン、窒化タンタル、窒化チタン、窒化タングステン、および窒化ジルコニウムなどを含むが、それらに限定されない。その後、イオン注入バリヤ４０が、その上面４２が第１の絶縁層１２（図４）の上面１８と実質的に同一平面上にあるように処理される。これは従来の化学的機械的研磨（ＣＭＰ）の技法、あるいは、たとえば、他の既知のプレーナ化技法によって実現される。このようにして、イオン注入のためのセルフ・アライン型の構造が形成される。
【００１５】
次に、イオン注入が行われ、低不純物拡散（ＬＤＤ）領域４４（図４に示されている）が生成され、その後、構造５０がアニールされる。次に、スペーサ酸化物１００（たとえば、図６参照）がポリシリコン・ゲート６０（以下にさらに詳細に説明される）の上に形成され、次に、図４に示されているようにソースおよびドレインのイオン注入が行われ、ソースおよびドレイン領域４６が生成される。スペーサ酸化物１００が次に取り除かれ、構造５０をアニールすることができる。イオンおよびそれらに関連付けられている注入エネルギーは、結果のデバイスまたは集積回路の所望の電気的特性によって決定される。イオン注入は、標準処理技法によって（たとえば、所望のイオン注入領域を実現するようにパターン化されているフォトレジスト材料のマスクを通じて）行われることに留意されたい。それ以降、電気接続（図示せず）が、ポリシリコン・ゲート６０に対して、そしてソースおよびドレイン領域４６に対して従来の方法で行われ、各種のデバイス（たとえば、トランジスタ、抵抗器、ダイオード、コンデンサなど）が形成される。
【００１６】
他の方法としては、図５および図６に示されているように、第１の絶縁層１２は上記のように生成されたポリシリコン構造５０およびＬＤＤ領域４４から取り除くことができる。スペーサ酸化物１００が次に形成され、堆積され、ＬＤＤ領域４４に対するマスクとして働く構造５０の上に成長される。次に、既知の方法および技法を使ってソースおよびドレイン領域４６を生成することができる。
【００１７】
第１のトレンチ１４の中のポリシリコン２０は、金属酸化物半導体（ＭＯＳ）トランジスタのポリシリコン・ゲート６０（図４）を含むことができる。ゲート６０の厚さは、その構造の所望の特性によって決定される。第２のトレンチ１６の中のポリシリコン２０の目的は、以下に説明されるように、その応用によって変わる。たとえば、ドープされていないポリシリコンの高い抵抗は、スタティック・メモリの中の高抵抗を提供するのに特に適している。
【００１８】
第１および第２のトレンチ１４、１６の中の絶縁層８は、従来のＭＯＳトランジスタの中のゲート酸化物層を構成することができる。その酸化物層８の厚さは、その構造の所望の特性によって決定される。
【００１９】
図４に示されている特定の例示としての構造５０は、第１のトレンチ１４によって整列された２つのＭＯＳトランジスタ７０、８０を含む。さらに、第２のトレンチ１６の中に形成されているポリシリコン２０は、限定されるものではないが、たとえば、コンデンサ、抵抗器またはトランジスタなどの個別コンポーネント９０を生成するため、あるいは第１のトレンチ１４の中に形成されているトランジスタ・デバイス７０、８０の厚さより厚い絶縁層８および１２から構成されるゲート酸化物によって相互接続を生成するために使うことができる。
【００２０】
ポリシリコン・ゲート６０の中にイオンが浸透するのを防止することが好ましい。次に、ポリシリコン材料がトレンチ１４、１６の中に堆積され、もう１つのイオン注入バリヤがポリシリコン材料の上部に形成されて、ＬＤＤ、ソースおよびドレイン領域４６のイオン注入時にイオンがポリシリコンの中に浸透するのを防止する。
【００２１】
本発明は、上記プロセスを大幅に単純化し、多層デュアル・ポリシリコン構造を製造するための複雑さおよび費用を減らす。本発明によると、ポリシリコン・ゲート６０（すなわち、トレンチ１４、１６の中のポリシリコン材料２０）は、イオン注入バリヤ形成の前に形成される。したがって、ゲートおよびバリヤは連続の、繰返しのないステップにおいて形成される。次に、イオン注入バリヤを追加することまたは取り除くことなしに、ＬＤＤ領域４４およびソースおよびドレイン領域４６が生成される。
【００２２】
図７−図９は本発明の方法を使って形成することができる例示としてのデバイスである。この分野の技術に熟達した人にとっては、図７−図９に示されているデバイスは単に例示としてのものであって、これに限定されるものではなく、多くの他のデバイスが本発明によって作られることは明らかである。図７に示されているデバイスはＳＲＡＭセル１００であり、抵抗器１０２が第２のトレンチ１６を使って形成され、トランジスタ１０４が第１のトレンチ１４を使って形成されている。
【００２３】
図８に示されているデバイスは代わりのＳＲＡＭセル１００であり、その相互接続１４、１６のために第１および第２のトレンチの両方を使って４つのトランジスタ１０４が形成されている。周知のように、トランジスタ１０４を相互接続するために、それ以降の金属層を形成することができる。
【００２４】
図９に示されているデバイスは、ＤＲＡＭセル２００であり、コンデンサ２０２が第２のトレンチ１６を使って形成され、トランジスタ２０４が第１のトレンチ１４を使って形成されている。周知のように、コンデンサ２０２とトランジスタ２０４とを相互接続するために、それ以降で金属層を形成することができる。
【００２５】
最後に、本発明は特定の実施形態の場合において説明されているが、この分野の技術に熟達した人であれば、多数の代替装置を考案することができることを理解されたい。そのような代替装置は、本明細書には明示的には示されてはいないが、本発明の原理を実行し、本発明の精神および範囲内に含まれる。
【００２６】
したがって、好適な実施形態に対して適用されるように本発明の基本的な新しい機能が示され、説明され、そして指摘されてきたが、この分野の技術に熟達した人によって、本発明の精神から逸脱することなしに、開示されている本発明の形式および詳細における各種の省略および置換えおよび変更が可能であることを理解されたい。したがって、添付の特許請求の範囲によってのみ制限されることが意図されている。
【図面の簡単な説明】
【図１】本発明の方法に従って、製造の各ステージの間の多層デュアル・ポリシリコン構造を示す。
【図２】本発明の方法に従って、製造の各ステージの間の多層デュアル・ポリシリコン構造を示す。
【図３】本発明の方法に従って、製造の各ステージの間の多層デュアル・ポリシリコン構造を示す。
【図４】本発明の方法に従って、製造の各ステージの間の多層デュアル・ポリシリコン構造を示す。
【図５】第１の絶縁層が取り除かれている、図１−図４の多層デュアル・ポリシリコン構造を示す。
【図６】スペーサ酸化物を有する図５の構造を示す。
【図７】本発明の方法に従って作られた例示としてのＭＯＳ集積回路を示す。
【図８】本発明の方法に従って作られた例示としてのＭＯＳ集積回路を示す。
【図９】本発明の方法に従って作られた例示としてのＭＯＳ集積回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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