(57)【特許請求の範囲】
【請求項１】
第１導電型ベース層と、
この第１導電型ベース層の一方の表面に選択的に形成された第２導電型ウェル層と、
この第２導電型ウェル層表面に選択的に形成された第１導電型エミッタ層と、
この第１導電型エミッタ層及び前記第２導電型ウェル層上に形成された第１の主電極と、
前記第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第１導電型エミッタ層の間に形成された絶縁ゲート電極と、
前記第１導電型ベース層の他方の表面上に選択的に複数形成された第１導電型半導体層と、
これら第１導電型半導体層の表面に形成された第１導電型コレクタ短絡層と、
前記第１導電型ベース層の他方の表面上、且つ隣り合う前記第１導電型半導体層及び前記第１導電型コレクタ短絡層との間に接触して形成され、前記第１導電型半導体層の層厚を前記第１導電型半導体層の不純物濃度で除した値に前記第１導電型ベース層の不純物濃度を掛けた値の２倍に未たない横幅の第２導電型コレクタ層と、
この第２導電型コレクタ層及び前記第１導電型コレクタ短絡層の表面上に形成された第２の主電極とを有することを特徴とする半導体素子。
【請求項２】
第１導電型バッファ層と、
この第１導電型バッファ層の一方の表面上に形成され、前記第１導電型バッファ層よりも低い不純物濃度を有する第１導電型ベース層と、
この第１導電型ベース層表面に選択的に形成された第２導電型ウェル層と、
この第２導電型ウェル層表面に選択的に形成された第１導電型エミッタ層と、
この第１導電型エミッタ層及び前記第２導電型ウェル層上に形成された第１の主電極と、
前記第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第１導電型エミッタ層の間に形成された絶縁ゲート電極と、
前記第１導電型バッファ層の他方の表面上に選択的に複数形成された第１導電型半導体層と、
これら第１導電型半導体層の表面に形成された第１導電型コレクタ短絡層と、
前記第１導電型バッファ層の他方の表面上、且つ隣り合う前記第１導電型半導体層及び前記第１導電型コレクタ短絡層との間に接触して形成され、前記第１導電型半導体層の層厚を前記第１導電型半導体層の不純物濃度で除した値に前記第１導電型バッファ層の不純物濃度を掛けた値の２倍に未たない横幅の第２導電型コレクタ層と、
この第２導電型コレクタ層及び前記第１導電型コレクタ短絡層の表面上に形成された第２の主電極とを有することを特徴とする半導体素子。
【請求項３】
第１導電型バッファ層と、
この第１導電型バッファ層の一方の表面上に選択的に形成された複数の第１導電型ベース層と、
前記第１導電型バッファ層の一方の表面上で、且つ隣り合う前記第１導電型ベース層の間に形成された複数の第２導電型ベース層と、
これら第２導電型ベース層及び前記第１導電型ベース層表面に選択的に形成された第２導電型ウェル層と、
この第２導電型ウェル層の表面に選択的に形成された第１導電型エミッタ層と、
この第１導電型エミッタ層及び前記第２導電型ウェル層上に形成された第１の主電極と、
前記第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第１導電型エミッタ層の間に形成された絶縁ゲート電極と、
前記第１導電型バッファ層の他方の表面上に選択的に形成された複数の第１導電型半導体層と、
これら第１導電型半導体層の表面に形成された第１導電型コレクタ短絡層と、
前記第１導電型バッファ層の他方の表面上、且つ隣り合う前記第１導電型半導体層及び前記第１導電型コレクタ短絡層との間に接触して形成された第２導電型コレクタ層と、
この第２導電型コレクタ層及び前記第１導電型コレクタ短絡層の表面上に形成された第２の主電極とを有することを特徴とする半導体素子。
【請求項４】
前記第１導電型ベース層の横幅と前記第１導電型ベース層の不純物濃度との積と、前記第２導電型ベース層の横幅と前記第２導電型ベース層の不純物濃度との積とがほぼ等しいことを特徴とする請求項３に記載の半導体素子。
【請求項５】
第１導電型バッファ層と、
この第１導電型バッファ層の一方の表面上に形成された第１の第１導電型ベース層と、
この第１の第１導電型ベース層の表面上に選択的に形成された複数の第２の第１導電型ベース層と、
前記第１の第１導電型ベース層の表面上で、且つ隣り合う前記第２の第１導電型ベース層の間に形成された複数の第２導電型ベース層と、
これらの第２導電型ベース層及び前記第２の第１導電型ベース層の表面に選択的に形成された第２導電型ウェル層と、
この第２導電型ウェル層表面に選択的に形成された第１導電型エミッタ層と、
この第１導電型エミッタ層及び前記第２導電型ウェル層上に形成された第１の主電極と、
前記第２の第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第１導電型エミッタ層の間に形成された絶縁ゲート電極と、
前記第１導電型バッファ層の他方の表面上に選択的に形成された複数の第１導電型半導体層と、
これら第１導電型半導体層の表面に形成された第１導電型コレクタ短絡層と、
前記第１導電型バッファ層の他方の表面上、且つ隣り合う前記第１導電型半導体層及び前記第１導電型コレクタ短絡層との間に接触して形成された第２導電型コレクタ層と、
この第２導電型コレクタ層及び前記第１導電型コレクタ短絡層の表面上に形成された第２の主電極とを有することを特徴とする半導体素子。
【請求項６】
前記第２の第１導電型ベース層の横幅と前記第２の第１導電型ベース層の不純物濃度との積と、前記第２導電型ベース層の横幅と前記第２導電型ベース層の不純物濃度との積とがほぼ等しいことを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記第１導電型半導体層及び前記第２導電型コレクタ層の前記第２の主電極面と平行の長手方向と、前記絶縁ゲート電極の前記第２の主電極面と平行の長手方向とが互いに直交していることを特徴とする請求項１乃至６のいずれか１項に記載の半導体素子。
【請求項８】
前記第１導電型ベース層及び前記第２導電型ベース層の前記第２の主電極面と平行の長手方向と、前記絶縁ゲート電極の前記第２の主電極面と平行の長手方向とが互いに直交していることを特徴とする請求項３乃至６のいずれか１項に記載の半導体素子。
【請求項９】
前記絶縁ゲート電極は、前記ゲート絶縁膜を介して両側面が前記第１導電型エミッタ層及び前記第２導電型ウェル層と接し、且つ前記ゲート絶縁膜を介して底面が前記第１導電型ベース層と接することを特徴とする請求項１乃至８のいずれか１項に記載の半導体素子。
【請求項１０】
前記第１導電型半導体層の層厚を前記第１導電型半導体層の不純物濃度で除した値は、前記第２導電型コレクタ層の横幅の半分を前記第１導電型バッファ層の不純物濃度で除した値よりも大きいことを特徴とする請求項３又は５に記載の半導体素子。
【請求項１１】
第１導電型半導体層の一方に複数のトレンチ溝を形成し、これらのトレンチ溝に第２導電型コレクタ層を埋め込み形成する工程と、
前記第２導電型コレクタ層が形成された第１導電型半導体層上に、前記第１導電型半導体層の不純物濃度を前記第１導電型半導体層の層厚で除した値に前記第２導電型コレクタ層の横幅の半分の値を掛けた値を越えた不純物濃度の第１導電型バッファ層を形成する工程と、
この第１導電型バッファ層上に第１導電型ベース層を形成する工程と、
この第１導電型ベース層表面に選択的に第２導電型ウェル層を形成し、この第２導電型ウェル層表面に選択的に第１導電型エミッタ層を形成する工程と、
前記第１導電型エミッタ層及び前記第２導電型ウェル層上に第１の主電極を形成する工程と、
隣接する前記第１導電型エミッタ層の間の前記第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成する工程と、
前記第１導電型半導体層を所定の厚さまで薄膜化する工程と、
前記第１導電型半導体層の表面に第１導電型コレクタ短絡層を形成する工程と、
この第１導電型コレクタ短絡層及び前記第２導電型コレクタ層表面上に第２の主電極を形成する工程とを有することを特徴とする半導体素子の製造方法。
【請求項１２】
第１導電型半導体層の一方に複数のトレンチ溝を形成し、これらのトレンチ溝に第２導電型コレクタ層を埋め込み形成する工程と、
前記第２導電型コレクタ層が形成された第１導電型半導体層上に、前記第１導電型半導体層の不純物濃度を前記第１導電型半導体層の層厚で除した値に前記第２導電型コレクタ層の横幅の半分の値を掛けた値を越えた不純物濃度の第１導電型ベース層を形成する工程と、
この第１導電型ベース層表面に選択的に第２導電型ウェル層を形成し、この第２導電型ウェル層表面に選択的に第１導電型エミッタ層を形成する工程と、
前記第１導電型エミッタ層及び前記第２導電型ウェル層上に第１の主電極を形成する工程と、
隣接する前記第１導電型エミッタ層の間の前記第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成する工程と、
前記第１導電型半導体層を所定の厚さまで薄膜化する工程と、
前記第１導電型半導体層の表面上に第１導電型コレクタ短絡層を形成する工程と、
この第１導電型コレクタ短絡層及び前記第２導電型コレクタ層表面上に第２の主電極を形成する工程とを有することを特徴とする半導体素子の製造方法。
【請求項１３】
第１導電型半導体層の一方の表面に第２導電型不純物を選択的にイオン注入し、この第２導電型不純物を熱処理により前記第１導電型半導体層中にドライブイン拡散し、複数の第２導電型コレクタ層を形成する工程と、
前記第２導電型コレクタ層が形成された第１導電型半導体層上に、前記第１導電型半導体層の不純物濃度を前記第１導電型半導体層の層厚で除した値に前記第２導電型コレクタ層の横幅の半分の値を掛けた値を越えた不純物濃度の第１導電型バッファ層を形成する工程と、
この第１導電型バッファ層上に第１導電型ベース層を形成する工程と、
この第１導電型ベース層表面に選択的に第２導電型ウェル層を形成し、この第２導電型ウェル層表面に選択的に第１導電型エミッタ層を形成する工程と、
前記第１導電型エミッタ層及び前記第２導電型ウェル層上に第１の主電極を形成する工程と、
隣接する前記第１導電型エミッタ層の間の前記第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成する工程と、
前記第１導電型半導体層を所定の厚さまで薄膜化する工程と、
前記第１導電型半導体層の表面に第１導電型コレクタ短絡層を形成する工程と、
この第１導電型コレクタ短絡層及び前記第２導電型コレクタ層表面上に第２の主電極を形成する工程とを有することを特徴とする半導体素子の製造方法。
【請求項１４】
第１導電型半導体層の一方の表面に第２導電型不純物を選択的にイオン注入し、この第２導電型不純物を熱処理により前記第１導電型半導体層中にドライブイン拡散し、複数の第２導電型コレクタ層を形成する工程と、
前記第２導電型コレクタ層が形成された第１導電型半導体層上に、前記第１導電型半導体層の不純物濃度を前記第１導電型半導体層の層厚で除した値に前記第２導電型コレクタ層の横幅の半分の値を掛けた値を越えた不純物濃度の第１導電型ベース層を形成する工程と、
この第１導電型ベース層表面に選択的に第２導電型ウェル層を形成し、この第２導電型ウェル層表面に選択的に第１導電型エミッタ層を形成する工程と、
前記第１導電型エミッタ層及び前記第２導電型ウェル層上に第１の主電極を形成する工程と、
隣接する前記第１導電型エミッタ層の間の前記第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成する工程と、
前記第１導電型半導体層を所定の厚さまで薄膜化する工程と、
前記第１導電型半導体層の表面上に第１導電型コレクタ短絡層を形成する工程と、
この第１導電型コレクタ短絡層及び前記第２導電型コレクタ層表面上に第２の主電極を形成する工程とを有することを特徴とする半導体素子の製造方法。
【請求項１５】
前記第１導電型コレクタ短絡層を形成する工程は、前記第２導電型コレクタ層をマスクして、前記第１導電型半導体層に第１導電型不純物をイオン注入し、この第１導電型不純物を熱処理により前記第１導電型半導体層にドライブイン拡散する工程であることを特徴とする請求項１１乃至１４のいずれか１項に記載の半導体素子の製造方法。
【請求項１６】
前記第１導電型コレクタ短絡層を形成する工程は、前記第１導電型半導体層及び前記第２導電型コレクタ層に第１導電型不純物をイオン注入し、この第１導電型不純物を熱処理により第１導電型半導体層にドライブイン拡散する工程であることを特徴とする請求項１１乃至１４のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワー半導体装置に関するもので、特に電力用スイッチング素子として好適な絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）に関する。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化・高性能化への要求を受けて、パワー半導体素子では、高耐圧・大電流化と共に、低損失化・高速化・高破壊耐量化に対する性能改善が行われている。特に、低損失化のためには、オン電圧（定常損失）とターンオフ損失の両方を低減する必要があり、様々な素子構造が検討されている。
【０００３】
これらの素子構造の中において、低オン電圧特性を有し、同時に高速化によりターンオフ損失の低減を図ったコレクタ短絡型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）がある。
【０００４】
図２５は、プレーナ型のコレクタ短絡型ＩＧＢＴの構成を示す断面図である。このＩＧＢＴでは、高抵抗のｎ型ベース層１０２の一方の表面に選択的にｐ型ウェル層１０３が形成され、ｐ型ウェル層１０３表面には選択的にｎ型エミッタ層１０４が形成されている。さらに、隣り合うｎ型エミッタ層１０４の間のｎ型ベース層１０２及びｐ型ウェル層１０３表面上にゲート絶縁膜１０５を介して絶縁ゲート電極１０６が配設されている。これらのｎ型エミッタ層１０４、ｐ型ウェル層１０３、ｎ型ベース層１０２及び絶縁ゲート電極１０６によって、絶縁ゲート電極１０６直下のｐ型ウェル層１０３をチャネル領域とするｎ型チャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦｉｅｌｄＥｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が構成されている。一方、ｎ型ベース層１０２の他方の表面には、選択的にｎ型コレクタ短絡層１０８とｐ型コレクタ層１０９が形成されている。そして、ｎ型エミッタ層１０４及びｐ型ウェル層１０３上には両層に同時にコンタクトするようにエミッタ電極１１０が設けられ、ｎ型コレクタ短絡層１０８及びｐ型コレクタ層１０９上には両層に同時にコンタクトするようにコレクタ電極１１１が設けられている。
【０００５】
図２５に示すコレクタ短絡型ＩＧＢＴは、オン状態においてｎ型ベース層１０２中にｎ型チャンネルを介して電子が注入され、またｐ型コレクタ層１０９から正孔が注入されて伝導度変調を生じ、低オン電圧を得るものである。その際、コレクタ短絡構造により、電子電流の一部はｐ型コレクタ層１０９に流入せずにｎ型コレクタ短絡層１０８を通ってコレクタ電極１１１に達するため、ｐ型コレクタ層１０９の注入効率（Ｉｈ/Ｉｃ）が抑えられ、蓄積キャリアが低減されて、ターンオフの高速化が図られている。
【０００６】
【発明が解決しようとする課題】
しかし、図２５に示すコレクタ短絡型ＩＧＢＴは、初期通電時にはｎ型ベース層１０２とｐ型コレクタ層１０９とのｐｎ接合部分は順バイアスとなっていないため、ｎ型チャンネルを介してｎ型ベース層１０２に注入された電子はｎ型コレクタ短絡層１０８に流れ込むというＭＯＳＦＥＴとしての動作をしてしまう結果、オン電圧（電圧降下）が高くなる。ｎ型ベース層１０２とｐ型コレクタ層１０９とのｐｎ接合が順バイアスされるためには、ｐ型コレクタ層１０９の直上に電子電流を流し、ｎ型ベース層１０２の点Ａ’においてｐｎ接合のビルトイン電圧相当の電位まで上昇させることによって実現することができるが、そのためにはｐ型コレクタ層１０９の横幅を長く設計する必要がある。その結果、ｎ型ベース層１０２の層厚（Ｌｎｂ）が薄い低中耐圧の素子では、コレクタ短絡率が十分取れずに高速化を図ることができなくなってしまう。このため、従来ではコレクタ短絡型ＩＧＢＴは高耐圧の素子においてのみ有効であった。
【０００７】
ここで、図２６は図２５に示すコレクタ短絡型ＩＧＢＴ中の線分Ｄ−Ｄ’の断面における電界強度を示した図である。図２６に示す通り線分Ｄ２−Ｄ３でｐ型ウェル層１０３からｎ型ベース層１０２に空乏層を広げて耐圧を得ている。電界強度Ｅとｎ型ベース層１０２の不純物濃度Ｎｎとの間には、ｄＥ/ｄｙ＝Ｎｎ/ε（εは、半導体材料の誘電率を示す。）の関係を有し、耐圧ＶｂはＶｂ＝∫Ｅ・ｄｙとして求められる。したがって、線分Ｄ２−Ｄ３間の電界強度分布はｎ型ベース層１０２の不純物濃度に比例した傾きをもち、この電界強度分布の積分がコレクタ電圧になる。耐圧はピーク電界強度が半導体材料の破壊電界（Ｓｉの場合は、Ｅｍａｘ＝２×１０5Ｖ/ｃｍ）に達した時点でのコレクタ電圧と考えられるので、耐圧を高くするにはｎ型ベース層１０２を厚くすると同時に不純物濃度を低減しなくてはならなく、上述のＭＯＳＦＥＴ動作時及びＩＧＢＴ動作時において低オン抵抗化を図ることができなかった。
【０００８】
そこで本発明は、低オン電圧特性と高速スイッチング性能を同時に備えたパワー半導体素子、特に低中耐圧の半導体素子においても実現可能とするパワー半導体素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の一態様の半導体素子は、第１導電型ベース層と、この第１導電型ベース層の一方の表面に選択的に形成された第２導電型ウェル層と、この第２導電型ウェル層表面に選択的に形成された第１導電型エミッタ層と、この第１導電型エミッタ層及び前記第２導電型ウェル層上に形成された第１の主電極と、前記第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第１導電型エミッタ層の間に形成された絶縁ゲート電極と、前記第１導電型ベース層の他方の表面上に選択的に複数形成された第１導電型半導体層と、これら第１導電型半導体層の表面に形成された第１導電型コレクタ短絡層と、前記第１導電型ベース層の他方の表面上、且つ隣り合う前記第１導電型半導体層及び前記第１導電型コレクタ短絡層との間に接触して形成され、前記第１導電型半導体層の層厚を前記第１導電型半導体層の不純物濃度で除した値に前記第１導電型ベース層の不純物濃度を掛けた値の２倍に未たない横幅の第２導電型コレクタ層と、この第２導電型コレクタ層及び前記第１導電型コレクタ短絡層の表面上に形成された第２の主電極とを有することを特徴とする。
【００１０】
上記解決手段によって、第２導電型コレクタ層が第１導電型半導体層と接する部分のアスペクト比を大きくすることができ、第２導電型コレクタ層近傍の第１導電型半導体層に流れる電子電流によって第２導電型コレクタ層近傍の電位を上昇することができる。したがって、第２導電型コレクタ層の密度及び第１導電型コレクタ短絡率を高めることができ、延いては低オン電圧化と高速化を同時に実現することができる。
【００１１】
また、本発明の別態様の半導体素子は、第１導電型バッファ層と、この第１導電型バッファ層の一方の表面上に選択的に形成された複数の第１導電型ベース層と、前記第１導電型バッファ層の一方の表面上で、且つ隣り合う前記第１導電型ベース層の間に形成された複数の第２導電型ベース層と、これら第２導電型ベース層及び前記第１導電型ベース層表面に選択的に形成された第２導電型ウェル層と、この第２導電型ウェル層の表面に選択的に形成された第１導電型エミッタ層と、この第１導電型エミッタ層及び前記第２導電型ウェル層上に形成された第１の主電極と、前記第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第１導電型エミッタ層の間に形成された絶縁ゲート電極と、前記第１導電型バッファ層の他方の表面上に選択的に形成された複数の第１導電型半導体層と、これら第１導電型半導体層の表面に形成された第１導電型コレクタ短絡層と、前記第１導電型バッファ層の他方の表面上、且つ隣り合う前記第１導電型半導体層及び前記第１導電型コレクタ短絡層との間に接触して形成された第２導電型コレクタ層と、この第２導電型コレクタ層及び前記第１導電型コレクタ短絡層の表面上に形成された第２の主電極とを有することを特徴とする。
【００１２】
上記解決手段によって、第２導電型コレクタ層が第１導電型半導体層と接する部分のアスペクト比を大きくすることができ、第２導電型コレクタ層近傍の第１導電型半導体層に流れる電子電流によって第２導電型コレクタ層近傍の電位を上昇することができる。したがって、第２導電型コレクタ層の密度及び第１導電型コレクタ短絡率を高めることができ、延いては低オン電圧化と高速化を同時に実現することができる。また、第１導電型ベース層の不純物濃度を高濃度に設定することができるため、高速化を維持したまま更に低オン抵抗化を図ることができる。
【００１３】
また、本発明の別態様の半導体素子の製造方法は、第１導電型半導体層の一方に複数のトレンチ溝を形成し、これらのトレンチ溝に第２導電型コレクタ層を埋め込み形成する工程と、前記第２導電型コレクタ層が形成された第１導電型半導体層上に、前記第１導電型半導体層の不純物濃度を前記第１導電型半導体層の層厚で除した値に前記第２導電型コレクタ層の横幅の半分の値を掛けた値を越えた不純物濃度の第１導電型バッファ層を形成する工程と、この第１導電型バッファ層上に第１導電型ベース層を形成する工程と、この第１導電型ベース層表面に選択的に第２導電型ウェル層を形成し、この第２導電型ウェル層表面に選択的に第１導電型エミッタ層を形成する工程と、前記第１導電型エミッタ層及び前記第２導電型ウェル層上に第１の主電極を形成する工程と、隣接する前記第１導電型エミッタ層の間の前記第１導電型ベース層及び前記第２導電型ウェル層上にゲート絶縁膜を介して絶縁ゲート電極を形成する工程と、前記第１導電型半導体層を所定の厚さまで薄膜化する工程と、前記第１導電型半導体層の表面に第１導電型コレクタ短絡層を形成する工程と、この第１導電型コレクタ短絡層及び前記第２導電型コレクタ層表面上に第２の主電極を形成する工程とを有することを特徴とする。
【００１４】
上記解決手段によって、第２導電型コレクタ層が第１導電型半導体層と接する部分のアスペクト比の大きい、すなわち低オン電圧化と高速化を同時に実現することができる半導体素子を製造することができる。
【００１５】
【発明の実施の形態】
本発明の実施形態について図を参照して説明する。なお、本実施形態は総て第１導電型としてｎ型、第２導電型としてｐ型であるＩＧＢＴを用いて説明する。したがって、本発明を実施するにあたり第１導電型としてｐ型、第２導電型としてｎ型であるＩＧＢＴであっても当然に可能である。
【００１６】
［第１の実施形態］図１は本発明の第１の実施形態に係る縦型のパワー半導体素子の構造を示す断面図である。この実施形態は縦型のコレクタ短絡型ＩＧＢＴに対して本発明を適用した実施形態である。
【００１７】
図１に示すように、ｎ型バッファ層１の一方の表面上には高抵抗のｎ型ベース層２が形成されている。このｎ型ベース層２の表面に選択的にｐ型ウェル層３が形成され、ｐ型ウェル層３表面に選択的にｎ型エミッタ層４が形成されている。隣り合うｎ型エミッタ層４の間をｎ型ベース層２及びｐ型ウェル層３表面上にゲート絶縁膜５を介して絶縁ゲート電極６が配設されている。これらｎ型エミッタ層４、ｐ型ウェル層３、ｎ型ベース層２、絶縁ゲート電極６によって、絶縁ゲート電極６直下のｐ型ウェル層３をチャネル領域とするｎ型チャネルＭＯＳＦＥＴが構成されている。また、ｎ型エミッタ層４とｐ型ウェル層３の表面には両層に同時にコンタクトするようにエミッタ電極１０が設けられている。
【００１８】
一方、ｎ型バッファ層１の他方の表面上には選択的にｎ型半導体層７とｐ型コレクタ層９が形成されており、ｎ型半導体層７の表面にはｎ型コレクタ短絡層８が形成されている。ここで、ｎ型半導体層７の層厚（Ｌｎｓ）は、ｐ型コレクタ層９の横幅の半分（Ｗｐ）より厚く形成され、またｐ型コレクタ層９の横幅の半分（Ｗｐ）はｎ型ベース層２の層厚（Ｌｎｂ）より十分狭く形成されている。ｎ型コレクタ短絡層８とｐ型コレクタ層９の表面上には両層に同時にコンタクトするようにコレクタ電極１１が設けられている。
【００１９】
次に図１に示す縦型のパワー半導体素子の構造の製造方法について図２〜図３を用いて説明する。
【００２０】
図２（ａ）に示すように、低濃度のｎ型半導体層７にトレンチ溝７ａを形成する。次に図２（ｂ）に示すように、（ａ）において形成したトレンチ溝７ａを埋め込むようにｐ型コレクタ層９を堆積し、余分なｐ型コレクタ層をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）等により研磨除去する。次に図２（ｃ）に示すように、ｎ型半導体層７及びｐ型コレクタ層９の表面上にｎ型バッファ層１、続けてｎ型バッファ層１上にｎ型ベース層２をエピタキシャル成長させる。
【００２１】
次に図３（ｄ）に示すように、ｎ型ベース層２の表面に選択的にｐ型ウェル層３を形成する。更にこのｐ型ウェル層３の表面に選択的にｎ型エミッタ層４を形成する。隣り合うｎ型エミッタ層４の間をｎ型ベース層２及びｐ型ウェル層３の表面上にゲート絶縁膜５を介して絶縁ゲート電極６が配設されている。更にｎ型エミッタ層４とｐ型ウェル層３の両層に同時にコンタクトするようにエミッタ電極１０を形成する。また、ｎ型半導体層７の裏面を選択的に形成されているｐ型コレクタ層９が露出するまでＣＭＰ等によって研磨除去し、ｎ型半導体層７及びｐ型コレクタ層９を所定の層厚にする。次に図３（ｅ）に示すように、ｎ型半導体層７及びｐ型コレクタ層９の全表面に対してｎ型不純物イオン１２を注入する。この場合、ｐ型コレクタ層９の不純物濃度は予め５×１０19ｃｍ-3程度の比較的高濃度とし、注入するｎ型不純物イオン１２の濃度をｐ型コレクタ層９の不純物濃度より低い、例えば２×１０19ｃｍ-3を用いればよい。また、ｐ型コレクタ層９をレジストによってマスクをし、ｎ型半導体層７のみにｎ型不純物イオン１２を注入することによってもｎ型コレクタ短絡層８を形成することができる。
【００２２】
なお、上記製造方法ではｎ型ベース層２の表面にｎ型チャネルＭＯＳＦＥＴを形成した後にｎ型コレクタ短絡層８を形成したが、ｎ型コレクタ短絡層８の形成は上記方法に限定されず、例えばｎ型バッファ層１のエピタキシャル成長する前であっても良い。
【００２３】
図４は図１に示す縦型のパワー半導体素子の通電初期或いは低電流通電時の電子１３の流れを示したものであり、図５はオン状態でのキャリアの流れを示す図である。絶縁ゲート電極６に所定電圧を印加すると、図４に示すようにｎ型半導体層７を電子電流が流れる。ｐ型コレクタ層９に接するｎ型半導体層７に流れる電子電流によって図４に示す点Ａの電位が確実に上昇し、ｐｎ接合が順バイアスされた状態となり、図５に示すようにｐ型コレクタ層９からｎ型ベース層２へ正孔１４が注入される。これは、ｐ型コレクタ層９の横幅の半分（Ｗｐ）に依存するのではなく、ｐ型コレクタ層９とｎ型半導体層７との接する距離（Ｌｎｓ）を長くすることによって図１に示す点Ａの電位上昇を早めることができることを示している。したがって、ｐ型コレクタ層９及びｎ型半導体層７を横方向に微細化することができる。すなわち、コレクタ電極１１の面積当りのｐ型コレクタ層９の密度及びｎ型コレクタ短絡率を共に増やすことが可能になり、低オン電圧化と高速化を同時に実現することができるのである。
【００２４】
また、上記説明した縦型のコレクタ短絡型ＩＧＢＴはｎ型ベース層２とｐ型コレクタ層９並びにｎ型半導体層７との間にｎ型バッファ層１を介在させているが、図６に示すようにｎ型バッファ層１を介在させなくとも本発明の実施は可能である。
【００２５】
ここで、本発明の実施形態を実施するための不純物濃度と電子電流が流れる距離との関係を表わせば、ｎ型バッファ層１及びｎ型半導体層７の不純物濃度をそれぞれＮｎ１及びＮｎ２と置くと、Ｌｎｓ／Ｎｎ２＞Ｗｐ／Ｎｎ１の関係が成り立つ。なお、上記図６に示すようなｎ型バッファ層１を介在させないＩＧＢＴは上述した関係式のＮｎ１はｎ型ベース層２の不純物濃度に置きかえることによって発明の実施が可能となる。上述した関係式は以下において説明する本発明の実施形態においても成り立たなければならない。
【００２６】
また、絶縁ゲート電極６をｎ型ベース層２の表面に形成したが、これに限定されず図７に示すようにｎ型エミッタ層４、ｐ型ウェル層３及びｎ型ベース層２にトレンチ溝を形成し、このトレンチ溝にゲート絶縁膜５を介して絶縁ゲート電極６を埋め込みことも可能であり、以下において説明する本発明の実施形態も同様である。
【００２７】
［第２の実施形態］図８は本発明の第２の実施形態に係る縦型のパワー半導体素子の構造を示す断面図である。この実施形態も縦型のコレクタ短絡型ＩＧＢＴに対して本発明を適用した実施形態である。
【００２８】
図８に示すように、ｎ型バッファ層１上にはｎ型ベース層２１とｐ型ベース層２２が交互に繰返し配列されたストライプ状のベース層を形成している。すなわち、隣接するｎ型ベース層２１でｐ型ベース層２２を挟み込み、また隣接するｐ型ベース層２２でｎ型ベース層２１を挟み込む構成になっている。このｎ型ベース層２１とｐ型ベース層２２の横幅と濃度の関係は共に、例えば各ベース層の横幅が５μｍの場合で不純物濃度がおよそ４×１０15ｃｍ-3または横幅が１μｍの場合で不純物濃度がおよび２×１０16ｃｍ-3に設定するとよい。
【００２９】
ｐ型ベース層２２及びｎ型ベース層２１の表面に選択的にｐ型ウェル層３が形成され、このｐ型ウェル層３の表面に選択的にｎ型エミッタ層４が形成されている。隣り合うｎ型エミッタ層４の間をｎ型ベース層２１及びｐ型ウェル層３の表面上にゲート絶縁膜５を介して絶縁ゲート電極６が配設されている。これらｎ型エミッタ層４、ｐ型ウェル層３、ｎ型ベース層２１、絶縁ゲート電極６によって、絶縁ゲート電極６直下のｐ型ウェル層３をチャネル領域とするｎ型チャネルＭＯＳＦＥＴが構成されている。また、ｎ型エミッタ層４とｐ型ウェル層３の表面上には両層に同時にコンタクトするようにエミッタ電極１０が設けられている。
【００３０】
一方、ｎ型バッファ層１の表面には選択的にｎ型半導体層７とｐ型コレクタ層９が形成されており、ｎ型半導体層７の表面にはｎ型コレクタ短絡層８が形成されている。ｎ型コレクタ短絡層８とｐ型コレクタ層９の表面上には両層に同時にコンタクトするようにコレクタ電極１１が設けられている。
【００３１】
次に図８の縦型のパワー半導体素子の構造の製造方法について図９〜図１１を用いて説明する。
【００３２】
図９（ａ）に示すように、低濃度のｎ型半導体層７にトレンチ溝７ａを形成する。次に図９（ｂ）に示すように、（ａ）において形成したトレンチ溝７ａを埋め込むようにｐ型コレクタ層９を堆積し、余分なｐ型コレクタ層をＣＭＰ等により研磨除去する。次に図９（ｃ）に示すように、ｎ型半導体層７及びｐ型コレクタ層９の表面上にｎ型バッファ層１、続けてｎ型バッファ層１上に不純物濃度がおよそ２×１０15ｃｍ-3程度のｎ型ベース層２１をエピタキシャル成長させる。
【００３３】
次に図１０（ｄ）に示すように、図９（ｃ）において形成したｎ型ベース層２１をｎ型バッファ層１が露出するまで複数のトレンチ溝２１ａを形成する。次に図１０（ｅ）に示すように、（ｄ）において形成したトレンチ溝２１ａを埋め込むようにｐ型ベース層２２を堆積し、余分なｐ型ベース層をＣＭＰ等により研磨除去する。
【００３４】
次に図１１（ｆ）に示すように、ｐ型ベース層２２及びｎ型ベース層２１の表面に選択的にｐ型ウェル層３を形成する。更にこのｐ型ウェル層３の表面に選択的にｎ型エミッタ層４を形成する。このｎ型ベース層２１を介して隣り合うｎ型エミッタ層４に接するようにｐ型ウェル層４及びｎ型ベース層２１表面にゲート絶縁膜５を形成し、このゲート絶縁膜５上に絶縁ゲート電極６を形成する。更にｎ型エミッタ層４とｐ型ウェル層３の両層に同時にコンタクトするようにエミッタ電極１０を形成する。また、ｎ型半導体層７の裏面は選択的に形成されているｐ型コレクタ層９が露出するまでＣＭＰ等によって研磨除去する。次に図１１（ｇ）に示すように、ｎ型半導体層７及びｐ型コレクタ層９の全表面に対してｎ型不純物イオン１２を注入する。この場合、ｐ型コレクタ層９の不純物濃度は予め５×１０19ｃｍ-3程度の比較的高濃度とし、注入するｎ型不純物イオン１２の濃度をｐ型コレクタ層９の不純物濃度より低い、例えば２×１０19ｃｍ-3を用いればよい。また、ｐ型コレクタ層９をレジストによってマスクをし、ｎ型半導体層７のみにｎ型不純物イオン１２を注入することによってもｎ型コレクタ短絡層８を形成することができる。
【００３５】
なお、上記製造方法ではｎ型ベース層２１及びｐ型ベース層２２の表面にｎ型チャネルＭＯＳＦＥＴを形成した後にｎ型コレクタ短絡層８を形成したが、ｎ型コレクタ短絡層８の形成は上記方法に限定されず、例えばｎ型バッファ層１のエピタキシャル成長する前であっても良い。
【００３６】
図１２は、図８に示す縦型のパワー半導体装置のコレクタ・エミッタ間電圧印加（Ｖｃｅ≦５０Ｖ）した場合の初期の空乏層１５の広がりを示した図である。ｎ型ベース層２１とｐ型ベース層２２との境界を接合面として、図８の矢印方向へ空乏層１５が広がり始まる。
【００３７】
図１３は、図８に示す縦型パワー半導体装置のオフ状態（阻止状態）での電位分布（等電位線）を示す図である。また、図１４は図１３の線分Ｂ−Ｂ’の断面における、オフ状態での電界強度分布を示し、図１５は線分Ｃ−Ｃ’の断面における電界強度分布を示すものである。
【００３８】
図１５からｐ型ウェル層３とｎ型バッファ層１との間のｎ型ベース層２１及びｐ型ベース層２２における電界強度がほぼフラットになっていることがわかる。これは、図１２に示すようにｎ型ベース層２１とｐ型ベース層２２の接合面に沿って空乏層が広がるため、Ｃ１−Ｃ２方向の電界強度がほぼ一定になることによって生じる現象である。したがって、ｎ型ベース層２１の不純物濃度を高濃度に設定してもブレークダウンする前にｎ型ベース層２１、ｐ型ベース層２２が共に完全に空乏化することによって高耐圧を得ることができる。
【００３９】
図８に示すコレクタ短絡型ＩＧＢＴも第１の実施形態と同様に、通電初期はＭＯＳＦＥＴとして動作するが、ｐ型コレクタ層９の近傍のｎ型半導体層７を流れる電子電流により、ｎ型半導体層７の点Ａにおける電位が上昇しｐｎ接合部が順バイアスされｐ型コレクタ層９からｎ型ベース層２１に正孔が注入されＩＧＢＴとしての動作を開始する。このｐｎ接合部の順バイアスされるのに必要な電流はｐ型コレクタ層９とｎ型半導体層７との接する距離（Ｌｎｓ）に依存するため、Ｌｎｓを所定の長さに設定することによって順バイアスに必要な電流を調整することができる。したがって、ｐ型コレクタ層９及びｎ型半導体層７を横方向に微細化することができ、コレクタ電極１１の面積当りのｐ型コレクタ層９の密度及びｎ型コレクタ短絡率を共に増やすことが可能となり、低オン電圧化と高速化を同時に実現することができる。また、本実施形態におけるＩＧＢＴのｎ型ベース層２１は通常のＩＧＢＴと比較して数倍から１桁以上高い不純物濃度に設定することができるため、ＭＯＳＦＥＴ動作時のオン抵抗を著しく低減することができる。したがって、高速性を維持したまま、更に低オン抵抗化を図ることができる。
【００４０】
ここで図１６は、半導体素子のエミッタ・コレクタ間電圧（オン電圧）−コレクタ電圧電流密度特性（Ｖｃｅ−Ｊｃ特性）を示した特性図である。点線は従来のＩＧＢＴ、一点鎖線は従来のＳＪ−ＭＯＳＦＥＴ（Ｓｕｐｅｒ  Ｊｕｎｃｔｉｏｎ  −  ＭＯＳＦＥＴ）、太実線は第２の実施形態に係るコレクタ短絡型ＩＧＢＴ及び細実線は第１の実施形態に係るコレクタ短絡型ＩＧＢＴの特性を示している。なお、図１６に示す半導体素子は６００Ｖ耐圧のＳｉ素子を例示している。図１６より第２の実施形態に係るコレクタ短絡型ＩＧＢＴは、低電流密度領域ではＳＪ−ＭＯＳＦＥＴと同様の低オン抵抗を示している。一方、高電流密度領域では、ＳＪ−ＭＯＳＦＥＴより著しく低オン抵抗化されていることがわかる。
【００４１】
また、従来のＩＧＢＴはｐ型コレクタ層の横幅の半分（Ｗｐ）を狭くするとｐ型コレクタ層から正孔が注入されず従来のＭＯＳＦＥＴと同様な特性を示し、逆にＷｐを広くすると比較的低電流密度領域でｐ型コレクタ層から正孔が注入されるがｎ型コレクタ短絡率が低くなるため高速性が阻害されてしまう。これに対して、第１の実施形態に係るＩＧＢＴは、従来のＩＧＢＴと同様な高速性を維持したまま、従来のＩＧＢＴと比較して著しく低オン抵抗化されていることがわかる。さらに、第２の実施形態に係るＩＧＢＴは、ＭＯＳＦＥＴとして動作する低電流密度領域においても従来のＩＧＢＴと比較して著しく低オン抵抗化されている。
【００４２】
このように低電流から高電流の密度領域において低オン電圧化を可能とする本発明は、高負荷（高電流）と低負荷（低電流）とが繰返されるような例えば電源機器やインバータ装置への利用に有効である。
【００４３】
［第３の実施形態］図１７は本発明の第３の実施形態に係る縦型のパワー半導体素子の構造を示す断面図である。この実施形態も縦型のコレクタ短絡型ＩＧＢＴに対して本発明を適用した実施形態である。
【００４４】
図１７に示すように、ｎ型バッファ層１上にｎ型バッファ層１の面に対して垂直方向に凸凹を有したｎ型ベース層２１とｐ型ベース層２２が交互に繰返し配列されたストライプ状のベース層を形成している。すなわち、隣接するｎ型ベース層２１でｐ型ベース層２２を挟み込み、また隣接するｐ型ベース層２２でｎ型ベース層２１を挟み込む構成になっている。
【００４５】
ｐ型ベース層２２及びｎ型ベース層２１の表面に選択的にｐ型ウェル層３が形成され、このｐ型ウェル層３の表面に選択的にｎ型エミッタ層４が形成されている。隣り合うｎ型エミッタ層４間をｎ型ベース層２１及びｐ型ウェル層３表面にゲート絶縁膜５を介して絶縁ゲート電極６が配設されている。これらｎ型エミッタ層４、ｐ型ウェル層３、ｎ型ベース層２１、絶縁ゲート電極６によって、絶縁ゲート電極６直下のｐ型ウェル層３をチャネル領域とするｎ型チャネルＭＯＳＦＥＴが構成されている。また、ｎ型エミッタ層４とｐ型ウェル層３の表面上には両層に同時にコンタクトするようにエミッタ電極１０が設けられている。
【００４６】
一方、ｎ型バッファ層１の表面には選択的にｎ型半導体層７とｐ型コレクタ層9が形成されており、ｎ型半導体層7の表面にはｎ型コレクタ短絡層8が形成されている。ｎ型コレクタ短絡層８とｐ型コレクタ層９の表面には両層に同時にコンタクトするようにコレクタ電極１１が設けられている。
【００４７】
次に図１７の縦型のパワー半導体素子の構造の製造方法について図１８〜図１９を用いて説明する。
【００４８】
図１８（ａ）に示すように、ｎ型半導体層７の表面に選択的にボロン等のｐ型不純物１６をイオン注入する。次に図１８（ｂ）に示すように、イオン注入されたｎ型半導体層７上にｎ型バッファ層１とｎ型ベース層２１を続けてエピタキシャル成長させ、ｎ型ベース層２１の表面に選択的にボロン等のｐ型不純物１６をイオン注入する。次に図１８（ｃ）に示すように、更にｎ型ベース層２１ａをエピタキシャル成長させ、新しくエピタキシャル成長されたｎ型ベース層２１ａの表面に選択的にボロン等のｐ型不純物１６をイオン注入する。なお、本実施形態では、この工程を２回繰返したが、これに限定されず３回以上繰返しても良い。
次いで、これらのｐ型不純物１６を熱処理によりドライブイン拡散して、ｐ型コレクタ層９及びｐ型ベース層２２を形成する。
【００４９】
なお、上述のようにｎ型半導体層７及びｎ型ベース層２１に対しｐ型不純物１６を続けてイオン注入後、最終的に一括して熱処理によりドライブイン拡散するのではなく、ｐ型不純物１６のイオン注入毎にｐ型不純物１６を熱処理によりドライブイン拡散してｐ型コレクタ層９若しくはｐ型ベース層２２を形成してもよい。
【００５０】
次に図１９（ｄ）に示すように、ｐ型ベース層２２及びｎ型ベース層２１ａの表面に選択的にｐ型ウェル層３を形成する。更にこのｐ型ウェル層３に選択的にｎ型エミッタ層４を形成する。隣り合うｎ型エミッタ層４の間をｎ型ベース層２１ａ及びｐ型ウェル層３の表面上にゲート絶縁膜５を介して絶縁ゲート電極６が配設されている。更にｎ型エミッタ層４とｐ型ウェル層３の両層に同時にコンタクトするようにエミッタ電極１０を形成する。また、ｎ型半導体層７に選択的に形成されたｐ型コレクタ層９が露出するまで、ＣＭＰ等によって研磨除去する。
次に図１９（ｅ）に示すように、ｎ型半導体層７及びｐ型コレクタ層９の全表面に対してｎ型不純物イオン１２を注入する。この場合、ｐ型コレクタ層９の不純物濃度は予め５×１０19ｃｍ-3程度の比較的高濃度とし、注入するｎ型不純物イオン１２の濃度をｐ型コレクタ層９の不純物濃度より低い、例えば２×１０19ｃｍ-3を用いればよい。また、ｐ型コレクタ層９をレジストによってマスクをし、ｎ型半導体層７のみにｎ型不純物イオン１２を注入することによってもｎ型コレクタ短絡層８を形成することができる。
【００５１】
なお、上記製造方法ではｎ型ベース層２１及びｐ型ベース層２２の表面にｎ型チャネルＭＯＳＦＥＴを形成した後にｎ型コレクタ短絡層８を形成したが、ｎ型コレクタ短絡層８の形成は上記方法に限定されず、例えばｎ型バッファ層１のエピタキシャル成長する前であっても良い。
【００５２】
第２の実施形態と同様にｎ型ベース層２１，２１ａとｐ型ベース層２２は交互に繰返し配列されたストライプ状のベース層を形成しているので、
ｎ型ベース層２１，２１ａの不純物濃度を高くすることができるので高耐圧を得られ、高速性を維持したまま更に低オン抵抗化の素子を得ることができる。
【００５３】
［第４の実施形態］図２０は本発明の第４の実施形態に係る縦型のパワー半導体素子の構造を示す断面図である。この実施形態も縦型のコレクタ短絡型ＩＧＢＴに対して本発明を適用した実施形態である。
【００５４】
図２０に示す縦型のコレクタ短絡型ＩＧＢＴの製造方法について図２１〜図２３を用いて説明する。
【００５５】
図２１（ａ）に示すように、低濃度のｎ型半導体層７にトレンチ溝７ａを形成する。次に図２１（ｂ）に示すように、（ａ）において形成したトレンチ溝７ａを埋め込むようにｐ型コレクタ層９を堆積し、余分なｐ型コレクタ層をＣＭＰ等により研磨除去する。次に図２１（ｃ）に示すように、ｎ型半導体層７及びｐ型コレクタ層９の表面にｎ型バッファ層１、続けてｎ型バッファ層１上に不純物濃度およそ２×１０15ｃｍ-3程度のｎ型ベース層２１をエピタキシャル成長させる。
【００５６】
次に図２２（ｄ）に示すように、図２１（ｃ）において形成したｎ型ベース層２１をｎ型バッファ層１が露出しない程度に複数のトレンチ溝２１ｂを形成する。第２の実施形態のようにｎ型バッファ層１が露出するまでｎ型ベース層２１をエッチングすると、エッチングの必要の無いｎ型バッファ層１までもダメージを受ける可能性が有るが、本実施形態ではその前でｎ型ベース層２１のエッチングを停止するためｎ型バッファ層１にダメージをかけることが無く、より良好な半導体素子の形成が可能となる。次に図２２（ｅ）に示すように、（ｄ）において形成したトレンチ溝２１ｂを埋め込むようにｐ型ベース層２２を堆積し、余分なｐ型ベース層をＣＭＰ等により研磨除去する。
【００５７】
次に図２３（ｆ）に示すように、ｐ型ベース層２２及びｎ型ベース層２１の表面に選択的にｐ型ウェル層３を形成する。更にこのｐ型ウェル層３の表面に選択的にｎ型エミッタ層４を形成する。隣り合うｎ型エミッタ層４の間をｎ型ベース層２１ａ及びｐ型ウェル層３の表面上にゲート絶縁膜５を介して絶縁ゲート電極６が配設されている。更にｎ型エミッタ層４とｐ型ウェル層３の両層に同時にコンタクトするようにエミッタ電極１０を形成する。また、ｎ型半導体層７は選択的に形成されているｐ型コレクタ層９が露出するまでＣＭＰ等によって研磨除去する。次に図２３（ｇ）に示すように、ｎ型半導体層７及びｐ型コレクタ層９の全表面に対してｎ型不純物イオン１２を注入する。この場合、ｐ型コレクタ層９の不純物濃度は予め５×１０19ｃｍ-3程度の比較的高濃度とし、注入するｎ型不純物イオン１２の濃度をｐ型コレクタ層９の不純物濃度より低い、例えば２×１０19ｃｍ-3を用いればよい。また、ｐ型コレクタ層９をレジストによってマスクをし、ｎ型半導体層７のみにｎ型不純物イオン１２を注入することによってもｎ型コレクタ短絡層８を形成することができる。
【００５８】
なお、上記製造方法ではｎ型ベース層２１及びｐ型ベース層２２の表面にｎ型チャネルＭＯＳＦＥＴを形成した後にｎ型コレクタ短絡層８を形成したが、ｎ型コレクタ短絡層８の形成は上記方法に限定されず、例えばｎ型バッファ層１のエピタキシャル成長する前であっても良い。
【００５９】
上述した本発明の第１乃至第４の実施形態は縦型のコレクタ短絡型ＩＧＢＴについて説明したが、図２４に示すようにＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に本発明に係るコレクタ短絡型ＩＧＢＴを形成する横型素子の構成することによっても本発明を実施することが可能である。図２４は上記第２の実施形態のコレクタ短絡型ＩＧＢＴの横型半導体素子であるが、当然に第１、３並びに４の実施形態のコレクタ短絡型ＩＧＢＴを用いた横型半導体素子を構成することも可能である。
【００６０】
以上説明した実施形態は本発明の一例であり、係る実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００６１】
【発明の効果】
以上詳述したように本発明によると、低オン電圧特性と高速スイッチング性能を同時に備えたパワー半導体素子を提供することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係る縦型パワー半導体素子の構造を示す断面図である。
【図２】  本発明の第１の実施形態に係る縦型パワー半導体素子の製造方法を示す図である（その１）。
【図３】  本発明の第１の実施形態に係る縦型パワー半導体素子の製造方法を示す図である（その２）。
【図４】  図１に示す縦型パワー半導体素子における通電初期或いは低電流通電時の電子の流れを示す図である。
【図５】  図１に示す縦型パワー半導体素子におけるオン状態でのキャリアの流れを示す図である。
【図６】  本発明の第１の実施形態に係る縦型パワー半導体素子の変形例の構造を示す断面図である。
【図７】  本発明の第１の実施形態に係る縦型パワー半導体素子の変形例の構造を示す断面図である。
【図８】  本発明の第２の実施形態に係る縦型パワー半導体素子の構造を示す断面図である。
【図９】  本発明の第２の実施形態に係る縦型パワー半導体素子の製造方法を示す図である（その１）。
【図１０】  本発明の第２の実施形態に係る縦型パワー半導体素子の製造方法を示す図である（その２）。
【図１１】  本発明の第２の実施形態に係る縦型パワー半導体素子の製造方法を示す図である（その３）。
【図１２】  図８に示す縦型パワー半導体素子におけるコレクタ・エミッタ間電圧印加初期の空乏層の広がりを示す図である。
【図１３】  図８に示す縦型パワー半導体素子におけるオフ状態（阻止状態）での電位分布（等電位線）を示す図である。
【図１４】  図８に示す縦型パワー半導体素子における線分Ｂ−Ｂ’間の電界強度分布を示す図である。
【図１５】  図８に示す縦型パワー半導体素子における線分Ｃ−Ｃ’間の電界強度分布を示す図である。
【図１６】  図１並びに図８に示す縦型パワー半導体素子、従来のＩＧＢＴ及び従来のＳＪ−ＭＯＳＦＥＴのエミッタ・コレクタ間電圧―コレクタ電流密度特性を表した特性図である。
【図１７】  本発明の第３の実施形態に係る縦型パワー半導体素子の構造を示す断面図である。
【図１８】  本発明の第３の実施形態に係る縦型パワー半導体素子の製造方法を示す図である（その１）。
【図１９】  本発明の第３の実施形態に係る縦型パワー半導体素子の製造方法を示す図である（その２）。
【図２０】  本発明の第４の実施形態に係る縦型パワー半導体素子の構造を示す断面図である。
【図２１】  本発明の第４の実施形態に係る縦型パワー半導体素子の製造方法を示す図である（その１）。
【図２２】  本発明の第４の実施形態に係る縦型パワー半導体素子の製造方法を示す図である（その２）。
【図２３】  本発明の第４の実施形態に係る縦型パワー半導体素子の製造方法を示す図である（その３）。
【図２４】  本発明のパワー半導体素子をＳＯＩ基板に形成した横型半導体素子の構成を示した斜視図である。
【図２５】  従来技術に係る縦型パワー半導体素子の構造を示す断面図である。
【図２６】  図２５に示す縦型パワー半導体素子の線分Ｄ−Ｄ’間の電界強度分布を示す図である。
【符号の説明】
１…ｎ型バッファ層、２，２１…ｎ型ベース層、２２…ｐ型ベース層、３…ｐ型ウェル層、４…ｎ型エミッタ層、５…ゲート絶縁膜、６…絶縁ゲート電極、７…ｎ型半導体層、８…ｎ型コレクタ短絡層、９…ｐ型コレクタ層、１０…エミッタ電極、１１…コレクタ電極
【図１】
0004109009.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004109009.tif 000008
【図８】
0004109009.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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