(57)【特許請求の範囲】
【請求項１】
第１および第２のＭＯＳトランジスタのソース端子を共通接続し、前記第１のＭＯＳトランジスタのボディ端子と前記第２のＭＯＳトランジスタのドレイン端子とを接続し、前記第１のＭＯＳトランジスタのドレイン端子と前記第２のＭＯＳトランジスタのボディ端子とを接続してなることを特徴とする半導体回路。
【請求項２】
請求項１において、
前記第１および第２のＭＯＳトランジスタの共通接続のソース端子と電源端子間に電流源を接続してなることを特徴とする半導体回路。
【請求項３】
請求項１において、
前記第１および第２のＭＯＳトランジスタのゲート端子を共通接続し、且つ該共通接続したゲート端子と前記第１のＭＯＳトランジスタのドレイン端子とを接続してなることを特徴とする半導体回路。
【請求項４】
第１および第２のＭＯＳトランジスタのソース端子を共通接続し、前記第１のＭＯＳトランジスタのボディ端子と前記第２のＭＯＳトランジスタのドレイン端子とを接続し、前記第１のＭＯＳトランジスタのドレイン端子と前記第２のＭＯＳトランジスタのボディ端子との間を開放し、前記第１および２のＭＯＳトランジスタのゲート端子を共通接続し、且つ該共通接続したゲート端子と前記第１のＭＯＳトランジスタのドレイン端子とを接続してなることを特徴とする半導体回路。
【請求項５】
請求項２において、
前記第１および第２のＭＯＳトランジスタのドレイン端子に第３および第４のＭＯＳトランジスタのドレイン端子をそれぞれ接続し、該第３のＭＯＳトランジスタのボディ端子と前記第４のＭＯＳトランジスタのドレイン端子とを接続し、前記第３のＭＯＳトランジスタのドレイン端子と前記第４のＭＯＳトランジスタのボディ端子とを接続し、前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのゲート端子を共通接続し、該共通接続したゲート端子と前記第３のＭＯＳトランジスタのドレイン端子とを接続してなることを特徴とする半導体回路。
【請求項６】
請求項２において、  前記第１および第２のＭＯＳトランジスタのドレイン端子に第３および第４のＭＯＳトランジスタのドレイン端子をそれぞれ接続し、該第３のＭＯＳトランジスタのボディ端子と前記第４のＭＯＳトランジスタのドレイン端子とを接続し、前記第３のＭＯＳトランジスタのドレイン端子と前記第４のＭＯＳトランジスタのボディ端子との間を開放し、前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのゲート端子を共通接続し、該共通接続したゲート端子と前記第３のＭＯＳトランジスタのドレイン端子とを接続してなることを特徴とする半導体回路。
【請求項７】
請求項２、５又は６において、前記電流源は、
前記第１および第２のＭＯＳトランジスタの共通接続されたソース端子にドレイン端子が接続された第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタとゲート端子が共通接続された第６のＭＯＳトランジスタとからなり、該第５のＭＯＳトランジスタのボディ端子と前記第６のＭＯＳトランジスタのドレイン端子とを接続し、前記第５のＭＯＳトランジスタのドレイン端子と前記第６のＭＯＳトランジスタのボディ端子とを接続し、前記第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタの共通接続したゲート端子と前記第６のＭＯＳトランジスタのドレイン端子とを接続し、前記第６のＭＯＳトランジスタのソース端子と前記第６のＭＯＳトランジスタのソース端子とを共通接続してなることを特徴とする半導体回路。
【請求項８】
請求項２、５又は６において、前記電流源は、
前記第１および第２のＭＯＳトランジスタの共通接続されたソース端子にドレイン端子が接続された第７のＭＯＳトランジスタと、該第７のＭＯＳトランジスタとゲート端子が共通接続された第８のＭＯＳトランジスタとからなり、該第７のＭＯＳトランジスタのボディ端子と前記第８のＭＯＳトランジスタのドレイン端子との間を開放し、前記第７のＭＯＳトランジスタのドレイン端子と前記第８のＭＯＳトランジスタのボディ端子とを接続し、前記第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタの共通接続したゲート端子と前記第８のＭＯＳトランジスタのドレイン端子とを接続し、前記第７のＭＯＳトランジスタのソース端子と前記第８のＭＯＳトランジスタのソース端子とを共通接続してなることを特徴とする半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は差動増幅回路やカレントミラー回路を構成する半導体回路に関するものである。
【０００２】
【従来の技術】
図１２は一般的な差動増幅回路の構成を示す図である。ＮＭＯＳトランジスタ１１，１２の共通接続されたソース端子は電流源１３に接続されている。また、トランジスタ１１，１２のドレイン端子には、それぞれ負荷抵抗１６，１７が接続されている。電流源１３の電流量は、トランジスタ１１、１２に流れる電流量の和に等しくなっている。トランジスタ１１，１２のゲート端子には、そのトランジスタ１１，１２のしきい電圧以上のバイアス電圧Ｖｂが与えられる。
【０００３】
ここで、トランジスタ１１，１２には、差動信号としてΔＶが入力しており、トランジスタ１１のゲート端子への入力電圧がΔＶ／２だけ増え、トランジスタ１２のゲート端子への入力電圧がΔＶ／２だけ減ったとする。このとき、トランジスタ１１，１２のドレイン電流は、ゲート電圧の変化分と相互コンダクタンスで決まる。すなわち、トランジスタ１１のドレイン電流は「相互コンダクタンス×ΔＶ」だけ増え、トランジスタ１２のドレイン電圧は「相互コンダクタンス×ΔＶ」だけ減る。その結果、負荷抵抗１６，１７に流れる電流によって、ドレイン電圧が変化する。
【０００４】
つまり、２個のゲート端子に入力された電圧差ΔＶは、増幅されてドレイン電圧差として現れる。このとき、ゲート電圧差とドレイン電圧差の関係は、
ドレイン電圧差＝ゲート電圧差×相互コンダクタンス×出力抵抗      (1)
によって表される。ここで、相互コンダクタンスとはドレイン電流をゲート電圧で微分したものであり、ゲート電圧の変化に対するドレイン電流の増加率を表す。また、出力抵抗は、トランジスタのドレイン抵抗と負荷抵抗が並列接続されたものと等価である。
【０００５】
一方、図１３は一般的なカレントミラー回路の構成を示す図である。ＮＭＯＳトランジスタ２１のドレイン端子とゲート端子およびＮＭＯＳトランジスタ２２のゲート端子が電流源２３に接続されている。また両トランジスタ２１,２２のソース端子が接地に共通接続されている。
【０００６】
カレントミラー回路は、トランジスタ２１に流れる電流Ｉ２１と同じ大きさの電流をＩ２２としてトランジスタ２２に流すものである。トランジスタ２１，２２のドレイン抵抗が大きければ、ドレイン電流のドレイン電圧依存性は小さいので、両トランジスタ２１，２２でのドレイン電圧が異なっても、等しいゲート電圧が与えられているので、トランジスタ２２に流れる電流Ｉ２２は、トランジスタ２１に流れる電流Ｉ２１とほとんど等しくなる。
【０００７】
【発明が解決しようとする課題】
差動増幅回路、カレントミラー回路ともに、トランジスタの大きなドレイン抵抗を利用しているが、微細プロセスではドレイン抵抗が小さい。すなわち、現在の微細プロセスによって作成されるチャネル長の短いＭＯＳトランジスタは、短チャネル効果により、そのドレイン抵抗が小さい。そのため、微細プロセスを用いる場合には、図１２に示したような差動増幅回路では高利得が得られず、また図１３に示したようなカレントミラー回路では２個のトランジスタに流れる電流の誤差が大きくなるという問題があり、これらは低電源電圧時に特に顕著であった。
【０００８】
本発明は上記した点に鑑みなされたもので、その目的は、ドレイン電流のドレイン電圧依存性を小さくすることによって等価的にドレイン抵抗を大きくし、低電源電圧時においても、高利得の差動増幅回路と理想特性に近いカレントミラー回路を実現することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するために請求項１の発明は、第１および第２のＭＯＳトランジスタのソース端子を共通接続し、前記第１のＭＯＳトランジスタのボディ端子と前記第２のＭＯＳトランジスタのドレイン端子とを接続し、前記第１のＭＯＳトランジスタのドレイン端子と前記第２のＭＯＳトランジスタのボディ端子とを接続してなることを特徴とする半導体回路とした。
請求項２の発明は、請求項１において、前記第１および第２のＭＯＳトランジスタの共通接続のソース端子と電源端子間に電流源を接続してなることを特徴とする半導体回路とした。
請求項３の発明は、請求項１において、前記第１および第２のＭＯＳトランジスタのゲート端子を共通接続し、且つ該共通接続したゲート端子と前記第１のＭＯＳトランジスタのドレイン端子とを接続してなることを特徴とする半導体回路とした。
請求項４の発明は、第１および第２のＭＯＳトランジスタのソース端子を共通接続し、前記第１のＭＯＳトランジスタのボディ端子と前記第２のＭＯＳトランジスタのドレイン端子とを接続し、前記第１のＭＯＳトランジスタのドレイン端子と前記第２のＭＯＳトランジスタのボディ端子との間を開放し、前記第１および２のＭＯＳトランジスタのゲート端子を共通接続し、且つ該共通接続したゲート端子と前記第１のＭＯＳトランジスタのドレイン端子とを接続してなることを特徴とする半導体回路とした。
請求項５の発明は、請求項２において、前記第１および第２のＭＯＳトランジスタのドレイン端子に第３および第４のＭＯＳトランジスタのドレイン端子をそれぞれ接続し、該第３のＭＯＳトランジスタのボディ端子と前記第４のＭＯＳトランジスタのドレイン端子とを接続し、前記第３のＭＯＳトランジスタのドレイン端子と前記第４のＭＯＳトランジスタのボディ端子とを接続し、前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのゲート端子を共通接続し、該共通接続したゲート端子と前記第３のＭＯＳトランジスタのドレイン端子とを接続してなることを特徴とする半導体回路とした。
請求項６の発明は、請求項２において、前記第１および第２のＭＯＳトランジスタのドレイン端子に第３および第４のＭＯＳトランジスタのドレイン端子をそれぞれ接続し、該第３のＭＯＳトランジスタのボディ端子と前記第４のＭＯＳトランジスタのドレイン端子とを接続し、前記第３のＭＯＳトランジスタのドレイン端子と前記第４のＭＯＳトランジスタのボディ端子との間を開放し、前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのゲート端子を共通接続し、該共通接続したゲート端子と前記第３のＭＯＳトランジスタのドレイン端子とを接続してなることを特徴とする半導体回路とした。
請求項７の発明は、請求項２、５又は６において、前記電流源が、前記第１および第２のＭＯＳトランジスタの共通接続されたソース端子にドレイン端子が接続された第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタとゲート端子が共通接続された第６のＭＯＳトランジスタとからなり、該第５のＭＯＳトランジスタのボディ端子と前記第６のＭＯＳトランジスタのドレイン端子とを接続し、前記第５のＭＯＳトランジスタのドレイン端子と前記第６のＭＯＳトランジスタのボディ端子とを接続し、前記第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタの共通接続したゲート端子と前記第６のＭＯＳトランジスタのドレイン端子とを接続し、前記第６のＭＯＳトランジスタのソース端子と前記第６のＭＯＳトランジスタのソース端子とを共通接続してなることを特徴とする半導体回路とした。
請求項８の発明は、請求項２、５又は６において、前記電流源が、前記第１および第２のＭＯＳトランジスタの共通接続されたソース端子にドレイン端子が接続された第７のＭＯＳトランジスタと、該第７のＭＯＳトランジスタとゲート端子が共通接続された第８のＭＯＳトランジスタとからなり、該第７のＭＯＳトランジスタのボディ端子と前記第８のＭＯＳトランジスタのドレイン端子との間を開放し、前記第７のＭＯＳトランジスタのドレイン端子と前記第８のＭＯＳトランジスタのボディ端子とを接続し、前記第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタの共通接続したゲート端子と前記第８のＭＯＳトランジスタのドレイン端子とを接続し、前記第７のＭＯＳトランジスタのソース端子と前記第８のＭＯＳトランジスタのソース端子とを共通接続してなることを特徴とする半導体回路とした。
【００１５】
【発明の実施の形態】
［第１の実施形態］
図１は請求項１の発明の差動回路の構成を示す図である。ＮＭＯＳトランジスタ１１、１２のソース端子を共通接続し、トランジスタ１１のドレイン端子をトランジスタ１２のボディ端子に接続し、トランジスタ１２のドレイン端子をトランジスタ１１のボディ端子に接続している。
【００１６】
図２は図１の回路構成のトランジスタ１１，１２の共通ソース端子と接地（一方の電源端子）間に電流源１３を接続した請求項２の発明の回路構成を示す図である。図２の構成では、両トランジスタ１１，１２のドレイン電流の和が一定となるため、ゲート電圧差やドレイン電流差がドレイン電圧差として現れる。
【００１７】
差動増幅回路として用いる場合、図３に示すように、各トランジスタ１１、１２のドレイン端子に電流源１４，１５を接続し、２個のゲート端子に差動信号を入力する。このとき、電流源１４、１５の電流をＩとすると、電流源１３の電流は２Ｉとなる。
【００１８】
両トランジスタ１１，１２のゲート端子の差動信号に応じて片方のドレイン電圧が低下する場合、他方のドレイン電圧は上昇することとなる。ドレイン電圧が低下したときには、ドレイン抵抗の影響でドレイン電流が減少する。しかしながら、ボディ端子が接続されている他方のドレイン端子の電位は上昇している。ボディ端子の電位が上昇すると、基板バイアス効果によりトランジスタのしきい電圧が低くなり、ドレイン電流が増大する。したがって、ドレイン電圧の低下によるドレイン電流の減少と、しきい電圧の低下によるドレイン電流の増加により、ドレイン電流の変化は小さくなる。逆に、ドレイン電圧が上昇した時にはドレイン電流が増大するが、他方のドレイン電圧が低下するためボディ端子の電位が低下し、ドレイン電流を減少させる。
【００１９】
このように、ドレイン電圧の変化によるドレイン電流の変化を小さく抑えることができるため、等価的にドレイン抵抗が大きくなる。差動増幅器の直流利得は、前記した式（１）に示すように、「相互コンダクタンス×出力抵抗」であるので、本構成によれば、等価的にドレイン抵抗が大きくなるので出力抵抗が大きくなり直流利得を大きく得ることができる。
【００２０】
なお、図３において、２個のトランジスタ１１，１２のドレイン側に接続された電流源１４，１５を、図４に示すように抵抗１６、１７に置き換えてもよい。また、図５に示すように、ＰＭＯＳトランジスタ１８，１９からなるカレントミラー回路で構成された能動負荷に置き換えてもよい。さらに、本第１の実施形態で示した差動回路は、差動対をＮＭＯＳトランジスタで構成しているが、これをＰＭＯＳトランジスタに置き換えてもよい。このときの能動負荷は、ＮＭＯＳトランジスタのカレントミラー回路の構成とする。
【００２１】
［第２の実施形態］
図６は請求項３の発明のカレントミラー回路の構成を示す図である。ここでは、ソース端子を共通接続したＮＭＯＳトランジスタ２１，２２のゲート端子を共通接続し、そのゲート端子をトランジスタ２１のドレイン端子と電流源２３の共通接続点に接続すると共に、トランジスタ２１のボディ端子とトランジスタ２２のドレイン端子を接続し、トランジスタ２２のボディ端子とトランジスタ２１のドレイン端子を接続している。
【００２２】
前記したように、ゲートが共通接続された一方のトランジスタのボディ端子を他方のトランジスタのドレイン端子に接続し、他方のトランジスタのボディ端子を一方のトランジスタのドレイン端子に接続することにより、等価的にドレイン抵抗が大きくなる。そのため、ドレイン電流はドレイン電圧の変化に依存せず一定となり、理想特性に近いカレントミラー回路を実現できる。
【００２３】
なお、本カレントミラー回路はＮＭＯＳトランジスタ２１，２２で構成しているが、これをＰＭＯＳトランジスタに置き換えてもよい。また、出力側のトランジスタ２２のサイズをトランジスタ２１のサイズのｎ倍とすることによって、電流Ｉ２２をＩ２１のｎ倍にすることができる。
【００２４】
［第３の実施形態］
図７は請求項４の発明の定電流源回路の構成を示す図である。ここでは、カレントミラー回路による定電流源回路を挙げる。電流源２３がドレイン端子とゲート端子に接続されるＮＭＯＳトランジスタ２１に対して、ＮＭＯＳトランジスタ２２のゲート端子をトランジスタ２１のゲート端子に、ドレイン端子をトランジスタ２１のボディ端子に接続する。
【００２５】
電流源２３により一定の電流Ｉ２１を与えておくことにより、カレントミラー作用によりトランジスタ２２により回路ブロックヘ電流を供給できる。このとき、ドレイン端子とゲート端子が共通接続されたトランジスタ２１のドレイン電圧は一定であるので、このトランジスタ２１のドレイン端子は、回路ブロックヘの電流源となるトランジスタ２２のボディ端子と接続する必要がない。
【００２６】
なお、トランジスタ２２のサイズをトランジスタ２１のサイズのｎ倍とすることによって、Ｉ２２をＩ２１のｎ倍にすることができる。
【００２７】
［第４の実施形態］
図８は図５に示した能動負荷を接続した差動増幅回路（第１の実施形態）において、その能動負荷をＰＭＯＳトランジスタ２４，２５からなるカレントミラー回路（第２の実施形態）に置き換えた差動増幅回路である。この能動負荷は図７のカレントミラー回路（第３の実施形態）に置き換えても良い。また、図９は図１２に示した従来の差動増幅回路において、負荷抵抗１６，１７の部分をＰＭＯＳトランジスタ２４，２５からなるカレントミラー回路（第２の実施形態）に置き換えた差動増幅回路である。このような構成にすることによって、高利得の差動増幅回路が実現できる。
【００２８】
［第５の実施形態］
図１０は図３の差動増幅回路（第１の実施形態）の電流源１３を、図６のカレントミラー回路（第２の実施形態）に置き換えた差動増幅回路である。なお、この電流源１３は図７のカレントミラー回路（第３の実施形態）に置き換えても良い。このような構成にすることにより、高利得の差動増幅回路が実現できる。
【００２９】
［第６の実施形態］
図１１は図１０（第５の実施形態）で示した差動増幅回路において、電流源１４、１５をＰＭＯＳトランジスタ２４，２５からなるカレントミラー回路（第２の実施形態）の能動負荷に置き換えたものである。なお、この能動負荷としては図７のカレントミラー回路（第３の実施形態）のトランジスタ極性をＰ型にした回路を使用することもできる。このような構成にすることにより、高利得の差動増幅回路が実現できる。
【００３０】
【発明の効果】
上述のように本発明によれば、等価的にドレイン抵抗を大きくすることができるので、低電源電圧であっても、差動増幅回路に用いれば大きな直流利得を得ることができ、カレントミラーに用いれば理想特性に近い特性を得ることができるという利点がある。
【図面の簡単な説明】
【図１】  第１の実施形態の差動回路の回路図である。
【図２】  図１の差動回路の共通ソース端子に電流源を付けた差動回路の回路図である。
【図３】  図２の差動回路の各ドレイン端子に電流源を付けた差動増幅回路の回路図である。
【図４】  図３の差動増幅回路のドレイン端子の電流源を負荷抵抗に置き換えた差動増幅回路の回路図である。
【図５】  図３の差動増幅回路のドレイン端子の電流源をカレントミラー回路からなる能動負荷に置き換えた差動増幅回路の回路図である。
【図６】  第２の実施形態のカレントミラー回路の回路図である。
【図７】  第３の実施形態の定電流源回路の回路図である。
【図８】  第４の実施形態の差動増幅回路の回路図である。
【図９】  第４の実施形態の差動増幅回路の変形例の回路図である。
【図１０】第５の実施形態の差動増幅回路の回路図である。
【図１１】  第６の実施形態の差動増幅回路の回路図である。
【図１２】  従来の差動増幅回路の回路図である。
【図１３】  従来のカレントミラー回路の回路図である。
【符号の説明】
１１，１２：ＮＭＯＳトランジスタ、１３，１４，１５：電流源、１６、１７：負荷抵抗、１８、１９：ＰＭＯＳトランジスタ
２１，２２：ＮＭＯＳトランジスタ、２３：電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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