(57)【特許請求の範囲】
【請求項１】
複数の発振可能周波数範囲のうちの選択された発振可能周波数範囲において制御電圧に応じた周波数で発振する電圧制御型発振器であって、
制御電流に応じた周波数で発振する電流制御型発振器、
前記選択された発振可能周波数範囲に応じた抵抗値に調整される第１の可変抵抗回路、
前記第１の可変抵抗回路に直列接続され、前記制御電圧に応じた電流を流すトランジスタ、
前記第１の可変抵抗回路および前記トランジスタに並列接続され、前記選択された発振可能周波数範囲に応じた抵抗値に調整される第２の可変抵抗回路、および
前記トランジスタに流れる電流と前記第２の可変抵抗回路に流れる電流との和の電流を前記制御電流として前記電流制御型発振器に与えるためのカレントミラー回路を備える、電圧制御型発振器。
【請求項２】
前記第１の可変抵抗回路は、
それぞれが前記複数の発振可能周波数範囲に対応して設けられ、対応の発振可能周波数範囲に応じた抵抗値を有する複数の第１の抵抗素子、および
前記複数の第１の抵抗素子のうちの前記選択された発振可能周波数範囲に対応する第１の抵抗素子を前記トランジスタに直列接続させる第１のスイッチ手段を含み、
前記第２の可変抵抗回路は、
それぞれが前記複数の発振可能周波数範囲に対応して設けられ、対応の発振可能周波数範囲に応じた抵抗値を有する複数の第２の抵抗素子、および
前記複数の第２の抵抗素子のうちの前記選択された発振可能周波数範囲に対応する第２の抵抗素子を前記第１のスイッチ手段によって直列接続された前記第１の抵抗素子および前記トランジスタに並列接続させる第２のスイッチ手段を含む、請求項１に記載の電圧制御型発振器。
【請求項３】
前記第１の可変抵抗回路は、
直列接続された複数の第１の抵抗素子、および
各第１の抵抗素子に対応して設けられて対応の第１の抵抗素子に並列接続され、前記選択された発振可能周波数範囲に応じて導通または非導通にされる第１のスイッチ手段を含み、
前記第２の可変抵抗回路は、
直列接続された複数の第２の抵抗素子、および
各第２の抵抗素子に対応して設けられて対応の第２の抵抗素子に並列接続され、前記選択された発振可能周波数範囲に応じて導通または非導通にされる第２のスイッチ手段を含む、請求項１に記載の電圧制御型発振器。
【請求項４】
参照クロック信号に同期してクロック信号を生成する位相同期ループ回路であって、
前記参照クロック信号と前記クロック信号の位相差を検出し、その位相差に応じた電流を出力する位相差検出手段、
前記位相差検出手段の出力電流を積分して制御電圧を生成する制御電圧生成手段、および
選択可能な複数の発振可能周波数範囲を有し、前記参照クロック信号の周波数に基づいて選択された発振可能周波数範囲において前記制御電圧に応じた周波数で発振し、前記クロック信号を出力する電圧制御型発振器を備え、
前記電圧制御型発振器は、
制御電流に応じた周波数で発振する電流制御型発振器、
前記選択された発振可能周波数範囲に応じた抵抗値に調整される第１の可変抵抗回路、
前記第１の可変抵抗回路に直列接続され、前記制御電圧に応じた電流を流すトランジスタ、
前記第１の可変抵抗回路および前記トランジスタに並列接続され、前記選択された発振可能周波数範囲に応じた抵抗値に調整される第２の可変抵抗回路、および
前記トランジスタに流れる電流と前記第２の可変抵抗回路に流れる電流との和の電流を前記制御電流として前記電流制御型発振器に与えるためのカレントミラー回路を含む、位相同期ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は位相同期ループ回路および電圧制御型発振器に関し、特に、参照クロック信号に同期してクロック信号を生成する位相同期ループ回路、および複数の発振可能周波数範囲のうちの選択された発振可能周波数範囲において制御電圧に応じた周波数で発振する電圧制御型発振器に関する。
【０００２】
【従来の技術】
位相同期ループ（Phase Locked Loop ：ＰＬＬ）回路は、自ら発振を起こしてクロック信号を生成し、そのクロック信号の位相を外部から与えられたリファレンスクロック信号に同期させる機能を有する回路である。また、ＰＬＬ回路のループ内に分周器を挿入することにより、リファレンスクロック信号の複数倍の周波数のクロック信号を生成することができる。このためＰＬＬ回路は、クロック信号をチップ内へ安定的に供給したり、入力されたクロック信号の複数倍の周波数を有する高速のクロック信号を供給する手段として使用されている。
【０００３】
図８は、従来のＰＬＬ回路の構成を示す回路ブロック図である。このようなＰＬＬ回路は、たとえば DEOG-KYOON JEONG らの「Design of PLL-Based Clock Generation Circuits 」（IEEE JOURNAL OF SOLID-STATE CIRCUITS VOS sc-22, NO.2, APRIL, 1987 ）に開示されている。
【０００４】
図８を参照して、このＰＬＬ回路は、位相差検出器（Phase Frequency Detector：ＰＦＤ）＋位相差−電流変換器（Charge Pump ：ＣＰ）１０１、ループフィルタ（Loop Filter ：ＬＰＦ）１０２および電圧制御型発振器（Voltage Control Oscillator：ＶＣＯ）１０５を備える。
【０００５】
外部から与えられたリファレンスクロック信号ＣＬＫとフィードバッククロック信号ＣＬＫ′の位相差がＰＦＤ＋ＣＰ１０１によって検出され、その位相差に応じた電流がＬＰＦ１０２に与えられる。ＬＰＦ１０２は、抵抗素子１０３およびキャパシタ１０４を含み、ＰＦＤ＋ＣＰ１０１から与えられた電流を積分して制御電圧ＶＬを生成する。ＶＣＯ１０５は、ＬＰＦ１０２で生成された制御電圧ＶＬに応じた周波数で発振し、クロック信号ＣＬＫ′を出力する。ＶＣＯ１０５の出力クロック信号ＣＬＫ′は、クロックドライブを経てチップ内に供給されるとともに、ＰＦＤ＋ＣＰ１０１に帰還される。クロック信号ＣＬＫ′は、リファレンスクロック信号ＣＬＫに同期した信号となる。
【０００６】
さて近年では、動作周波数の高速化に伴いチップの消費電力が増大する一方である。消費電力の低減化のためには、高速動作が必要なとき以外は内部回路を低速で動作させる方法が効果的である。この方法を実現するためには、以下の３通りの方法が考えられる。
【０００７】
第１の方法は、互いにロックレンジが異なる複数のＰＬＬ回路をチップ内に設け、高速動作時は高周波側のロックレンジを有するＰＬＬ回路を介して高い周波数のクロック信号をチップ内に供給し、低速動作時は低周波側のロックレンジを有するＰＬＬ回路を介して低い周波数のクロック信号をチップ内に供給する方法である。なお、ロックレンジとは、ＰＬＬ回路が同期可能な周波数範囲のことであり、ロックレンジの値はＰＬＬ回路内のＶＣＯの発振可能周波数範囲で決まる。
【０００８】
しかし、第１の方法では、一般的にＬＰＦ１０２内のキャパシタ１０４の容量値は数百ｐｆほどあるので、チップ内に複数のＰＬＬ回路を設置するとそれらのレイアウト面積が大きくなり、また、消費電力が大きくなるという問題がある。
【０００９】
第２の方法は、低周波から高周波までの広いロックレンジを有するＰＬＬ回路をチップ内に設け、高速動作時は高い周波数のクロック信号をチップ内に供給し、低速動作時は低い周波数のクロック信号をチップ内に供給する方法である。
【００１０】
しかし、第２の方法では、ＶＣＯ１０５の発振可能周波数範囲を広くとる必要がある。ＶＣＯ１０５の発振可能周波数範囲を広くするということは、ＶＣＯ１０５のゲイン（制御電圧ＶＬの増加に対する発振周波数の増加の割合）を大きくするということであり、ＶＣＯ１０５を高感度にするということである。一般的に高感度のＶＣＯ１０５は実現が困難であり、また、ＶＣＯ１０５が高感度ということは制御電圧ＶＬの微小な変化に大きく反応するということであり、相対的にノイズの影響が大きくなる。
【００１１】
次に第３の方法は、図９に示すように、複数（図では２つ）のＶＣＯ１０５，１０６を１つのＰＬＬ回路に設ける方法である。ＶＣＯ１０５，１０６は、互いに異なる発振可能周波数範囲を有し、制御電圧ＶＬに応答して互いに異なる周波数で発振する。セレクタ１０７は、回路の動作速度に応じて、ＶＣＯ１０５，１０６の出力クロック信号ＣＬＫ１，ＣＬＫ２のうちのいずれか一方を選択し、選択したクロック信号をチップ内に供給するとともに、ＰＦＤ＋ＣＰ１０１に帰還させる。
【００１２】
この第３の方法によれば、複数のＰＬＬ回路をチップ内に設ける第１の方法に比べてレイアウト面積も消費電力も小さくて済み、また、発振可能周波数範囲が異なりつつもＶＣＯ１０５，１０６のＶＣＯゲインを等しくすることで第２の方法よりも安定性が高くなる。
【００１３】
【発明が解決しようとする課題】
しかし、図９のＰＬＬ回路では、すべてのＶＣＯ１０５，１０６が常時発振しているので、出力クロック信号が使用されないＶＣＯでは無駄な消費電力が生じていた。
【００１４】
それゆえに、この発明の主たる目的は、複数の発振可能周波数範囲を有し、かつ消費電力が小さな位相同期ループ回路および電圧制御型発振器を提供することである。
【００１８】
【課題を解決するための手段】
この発明に係る電圧制御型発振器は、複数の発振可能周波数範囲のうちの選択された発振可能周波数範囲において制御電圧に応じた周波数で発振する電圧制御型発振器であって、電流制御型発振器、第１の可変抵抗回路、トランジスタ、第２の可変抵抗回路、およびカレントミラー回路を備える。電流制御型発振器は、制御電流に応じた周波数で発振する。第１の可変抵抗回路は、選択された発振可能周波数範囲に応じた抵抗値に調整される。トランジスタは、第１の可変抵抗回路に直列接続され、制御電圧に応じた電流を流す。第２の可変抵抗回路は、第１の可変抵抗回路およびトランジスタに並列接続され、選択された発振可能周波数範囲に応じた抵抗値に調整される。カレントミラー回路は、トランジスタに流れる電流と第２の可変抵抗回路に流れる電流との和の電流を制御電流として電流制御型発振器に与える。
【００２０】
好ましくは、第１の可変抵抗回路は、複数の第１の抵抗素子および第１のスイッチ手段を含み、第２の可変抵抗回路は、複数の第２の抵抗素子および第２のスイッチ手段を含む。複数の第１の抵抗素子は、それぞれが複数の発振可能周波数範囲に対応して設けられ、対応の発振可能周波数範囲に応じた抵抗値を有する。第１のスイッチ手段は、複数の第１の抵抗素子のうちの選択された発振可能周波数範囲に対応する第１の抵抗素子をトランジスタに直列接続させる。複数の第２の抵抗素子は、それぞれが複数の発振可能周波数範囲に対応して設けられ、対応の発振可能周波数範囲に応じた抵抗値を有する。第２のスイッチ手段は、複数の第２の抵抗素子のうちの選択された発振可能周波数範囲に対応する第２の抵抗素子を第１のスイッチ手段によって直列接続された第１の抵抗素子およびトランジスタに並列接続させる。
【００２１】
また好ましくは、第１の可変抵抗回路は、複数の第１の抵抗素子および第１のスイッチ手段を含み、第２の可変抵抗回路は、複数の第２の抵抗素子および第２のスイッチ手段を含む。複数の第１の抵抗素子は、直列接続される。第１のスイッチ手段は、各第１の抵抗素子に対応して設けられて対応の第１の抵抗素子に並列接続され、選択された発振可能周波数範囲に応じて導通または非導通にされる。複数の第２の抵抗素子は、直列接続される。第２のスイッチ手段は、各第２の抵抗素子に対応して設けられて対応の第２の抵抗素子に並列接続され、選択された発振可能周波数範囲に応じて導通または非導通にされる。
【００２２】
また、この発明に係る位相同期ループ回路は、参照クロック信号に同期してクロック信号を生成する位相同期ループ回路であって、位相差検出手段、制御電圧生成手段、および電圧制御型発振器を備える。位相差検出手段は、参照クロック信号とクロック信号の位相差を検出し、その位相差に応じた電流を出力する。制御電圧生成手段は、位相差検出手段の出力電流を積分して制御電圧を生成する。電圧制御型発振器は、選択可能な複数の発振可能周波数範囲を有し、参照クロック信号の周波数に基づいて選択された発振可能周波数範囲において制御電圧に応じた周波数で発振し、クロック信号を出力する。この電圧制御型発振器は、電流制御型発振器、第１の可変抵抗回路、トランジスタ、第２の可変抵抗回路、およびカレントミラー回路を含む。電流制御型発振器は、制御電流に応じた周波数で発振する。第１の可変抵抗回路は、選択された発振可能周波数範囲に応じた抵抗値に調整される。トランジスタは、第１の可変抵抗回路に直列接続され、制御電圧に応じた電流を流す。第２の可変抵抗回路は、第１の可変抵抗回路およびトランジスタに並列接続され、選択された発振可能周波数範囲に応じた抵抗値に調整される。カレントミラー回路は、トランジスタに流れる電流と第２の可変抵抗回路に流れる電流との和の電流を制御電流として電流制御型発振器に与える。
【００２４】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＰＬＬ回路の構成を示す回路ブロック図である。図１を参照して、このＰＬＬ回路は、ＰＦＤ＋ＣＰ１、ＬＰＦ２、ＶＣＯ５，１５およびセレクタ１６を備える。
【００２５】
ＰＦＤ＋ＣＰ１は、外部から与えられたリファレンスクロック信号ＣＬＫとフィードバッククロック信号ＣＬＫ′の位相を比較して位相差を検出し、その位相差に応じた電流をＬＰＦ２に与える。ＬＰＦ２は、抵抗素子３およびキャパシタ４を含み、ＰＦＤ＋ＣＰ１から与えられた電流を積分して制御電圧ＶＬを生成する。
【００２６】
ＶＣＯ５は、ＰチャネルＭＯＳトランジスタ６，７、ＮチャネルＭＯＳトランジスタ８，９、スイッチ１０，１１、抵抗素子１２，１３および電流制御型発振器１４を含む。ＰチャネルＭＯＳトランジスタ６、ＮチャネルＭＯＳトランジスタ８および抵抗素子１２と、スイッチ１０，１１および抵抗素子１３と、ＰチャネルＭＯＳトランジスタ７およびＮチャネルＭＯＳトランジスタ９とは、それぞれ電源電位Ｖｃｃのラインと接地電位ＧＮＤのラインとの間に直列接続される。
【００２７】
ＰチャネルＭＯＳトランジスタ６，７のゲートは、ともにスイッチ１０と１１の間のノードＮ１０に接続される。ＰチャネルＭＯＳトランジスタ６のドレインは、スイッチ１０と抵抗素子１３の間のノードＮ１１に接続される。ＮチャネルＭＯＳトランジスタ８のゲートは、ＬＰＦ２で生成された制御電圧ＶＬを受ける。ＮチャネルＭＯＳトランジスタ９のゲートは、そのドレインに接続される。ＰチャネルＭＯＳトランジスタ６，７のゲート（ノードＮ１０）の電位ＶＬＰとＮチャネルＭＯＳトランジスタ９のゲートの電位ＶＬＮとが電流制御型発振器１４に与えられる。電流制御型発振器１４は、制御電位ＶＬＰ，ＶＬＮすなわちＭＯＳトランジスタ７，９に流れる制御電流Ｉｃに応じた周波数で発振する。
【００２８】
ＶＣＯ５は、具体的には、図２に示すように構成される。スイッチ１０は、電源電位ＶｃｃのラインとノードＮ１０との間に接続され、そのゲートが選択信号ＳＥ１を受けるＰチャネルＭＯＳトランジスタ２０で構成される。スイッチ１１は、トランスファゲート２１およびインバータ２２で構成される。トランスファゲート２１は、ノードＮ１０とＮ１１の間に接続される。選択信号ＳＥ１は、インバータ２２を介してトランスファゲート２１のＰチャネルＭＯＳトランジスタ側のゲートに入力されるとともに、トランスファゲート２１のＮチャネルＭＯＳトランジスタ側のゲートに直接入力される。選択信号ＳＥ１が「Ｈ」レベルの場合はＰチャネルＭＯＳトランジスタ２０が導通しトランスファゲート２１が非導通となり、選択信号ＳＥ１が「Ｌ」レベルの場合はトランスファゲート２１は導通しＰチャネルＭＯＳトランジスタ２０が非導通となる。
【００２９】
電流制御型発振器１４は、ｎ段（ｎは奇数である）の電流制御型遅延回路３０．１〜３０．ｎおよびＮＡＮＤゲート３５を含む。電流制御型遅延回路３０．１〜３０．ｎの各々は、電源電位Ｖｃｃのラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ３１，３２およびＮチャネルＭＯＳトランジスタ３３，３４を含む。ＰチャネルＭＯＳトランジスタ３１およびＮチャネルＭＯＳトランジスタ３４のゲートは、それぞれＰチャネルＭＯＳトランジスタ７およびＮチャネルＭＯＳトランジスタ９のゲートに接続される。ＭＯＳトランジスタ３２と３３のゲートが共通接続されて遅延回路の入力ノードとなる。ＭＯＳトランジスタ３２と３３の間のノードが遅延回路の出力ノードとなる。
【００３０】
遅延回路３０．１〜３０．ｎは、ループ状に接続される。すなわち、遅延回路３０．１〜３０．ｎ−１の出力は、それぞれ後段の遅延回路３０．２〜３０．ｎに入力される。最終段の遅延回路３０．ｎの出力は、初段の遅延回路３０．１に入力される。ＮＡＮＤゲート３５は、最終段の遅延回路３０．ｎの出力信号と信号ＳＥ１とを受ける。ＮＡＮＤゲート３５の出力信号がＶＣＯ５の出力信号ＣＬＫ１となる。
【００３１】
ＶＣＯ１５は、選択信号ＳＥ１の代わりにその反転信号／ＳＥが入力される点と、発振可能周波数範囲が異なるだけで、ＶＣＯ５と同じである。なお、ＶＣＯ５の発振可能周波数範囲は、トランジスタ６〜９のサイズ、抵抗素子１２，１３の抵抗値、遅延回路３０．１〜３０．ｎの段数などによって決まる。ここでは、ＶＣＯ１５の発振可能周波数範囲は、ＶＣＯ５の発振可能周波数範囲よりも低周波数側にあるものとする。
【００３２】
セレクタ１６は、ＶＣＯ５，１５の出力クロック信号ＣＬＫ１，ＣＬＫ２のうちのいずれか一方を選択し、選択したクロック信号をチップ内に供給するとともに、ＰＦＤ＋ＣＰ１に置換させる。
【００３３】
次に、このＰＬＬ回路の動作について説明する。リファレンスクロック信号ＣＬＫの周波数が高くＶＣＯ５が使用される場合は、選択信号ＳＥ１が「Ｈ」レベルとなってＰチャネルＭＯＳトランジスタ２０（スイッチ１０）が非導通となり、トランスファゲート２１（スイッチ１１）が導通して、ＰチャネルＭＯＳトランジスタ６と７がカレントミラー回路を構成する。
【００３４】
ＮチャネルＭＯＳトランジスタ８には、制御電圧ＶＬに応じた電流が流れる。ＰチャネルＭＯＳトランジスタ６には、ＮチャネルＭＯＳトランジスタ８および抵抗素子１２に流れる電流と抵抗素子１３に流れる電流との和の電流が流れる。ＰチャネルＭＯＳトランジスタ６と７はカレントミラー回路を構成しているので、ＰチャネルＭＯＳトランジスタ６と７のサイズが同じであればＰチャネルＭＯＳトランジスタ６と７には同じ電流が流れる。また、ＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ９は、直列接続されているので、ＰチャネルＭＯＳトランジスタ７とＮチャネルＭＯＳトランジスタ９には同じ電流Ｉｃが流れる。
【００３５】
ＰチャネルＭＯＳトランジスタ３１と７のゲートは共通接続され、ＮチャネルＭＯＳトランジスタ３４と９のゲートは共通接続されているので、ＭＯＳトランジスタ３１，３４には電流Ｉｃに応じた電流が流れる。ＭＯＳトランジスタ３１，３４に流れる電流が大きくなると遅延回路３０．１〜３０．ｎの各々の信号伝達速度が速くなるので、発振周波数が高くなる。逆に、ＭＯＳトランジスタ３１，３４に流れる電流が小さくなると遅延回路３０．１〜３０．ｎの信号伝達速度が遅くなるので、発振周波数が低くなる。
【００３６】
また、選択信号ＳＥ１が「Ｈ」レベルとなっているので、最終段の遅延回路３０．ｎの出力クロック信号はＮＡＮＤゲート３５を通過する。セレクタ１６は、ＶＣＯ５の出力クロック信号ＣＬＫ１をフィードバッククロック信号ＣＬＫ′としてＰＦＤ＋ＣＰ１に帰還させる。
【００３７】
リファレンスクロック信号ＣＬＫの周波数がフィードバッククロック信号ＣＬＫ′の周波数よりも低い場合は、ＰＦＤ＋ＣＰ１からＬＰＦ２に正電荷が供給されて制御電圧ＶＬが徐々に上昇する。制御電圧ＶＬが上昇すると制御電流Ｉｃが増大して発振周波数が高くなる。逆に、リファレンスクロック信号ＣＬＫの周波数がフィードバッククロック信号ＣＬＫ′の周波数よりも高い場合は、ＰＦＤ＋ＣＰ１からＬＰＦ２に負電荷が供給されて制御電圧ＶＬが徐々に下降する。制御電圧ＶＬが下降すると制御電流Ｉｃが減少して発振周波数が低くなる。このため、クロック信号ＣＬＫとＣＬＫ′の周波数が一致し位相も一致するに至る。このとき、もう一方のＶＣＯ１５の発振は停止されている。
【００３８】
また、リファレンスクロック信号ＣＬＫの周波数が低くＶＣＯ６の出力クロック信号ＣＬＫ１が使用されない場合は、選択信号ＳＥ１が「Ｌ」レベルとなってＰチャネルＭＯＳトランジスタ２０（スイッチ１０）が導通しトランスファゲート２１（スイッチ１１）が非導通となり、ノードＮ１１が「Ｈ」レベルとなってＰチャネルＭＯＳトランジスタ６，７，３１が非導通となる。したがって、遅延回路３０．１〜３０．ｎに駆動電流が供給されず、発振が停止される。また、ＮＡＮＤゲート３５の出力は、「Ｈ」レベルに固定される。
【００３９】
一方、ＶＣＯ１５が発振しクロック信号ＣＬＫ２を出力する。セレクタ１６は、ＶＣＯ１５の出力クロック信号ＣＬＫ２をフィードバッククロック信号ＣＬＫ′としてＰＦＤ＋ＣＰ１に帰還させる。これにより、クロック信号ＣＬＫとＣＬＫ′の周波数および位相が一致する。
【００４０】
この実施の形態では、２つのＶＣＯ５，１５のうちの使用しない方のＶＣＯの発振を停止させるので、使用の有無に関係なく２つのＶＣＯ８５，８６を常時発振させていた従来に比べ、消費電力が小さくなる。
【００４１】
［実施の形態２］
図３は、この発明の実施の形態２によるＰＬＬ回路の構成を示す回路ブロック図である。図３を参照して、このＰＬＬ回路は、ＰＦＤ＋ＣＰ１、ＬＰＦ２およびＶＣＯ４０を備える。ＰＦＤ＋ＣＰ１およびＬＰＦ２は、図１のＰＬＬ回路と同じである。
【００４２】
ＶＣＯ４０は、ＰチャネルＭＯＳトランジスタ６，７、ＮチャネルＭＯＳトランジスタ８，９、スイッチ４１〜４４、抵抗素子４５〜４８および電流制御型発振器４９を含む。ＭＯＳトランジスタ６，８、スイッチ４１および抵抗素子４５と、ＭＯＳトランジスタ７，９とは、それぞれ電源電位Ｖｃｃのラインと接地電位ＧＮＤのラインとの間に直列接続される。スイッチ４２および抵抗素子４６は、ＮチャネルＭＯＳトランジスタ８のソース（ノードＮ４１）と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ６のゲートおよびドレインとＰチャネルＭＯＳトランジスタ７のゲートとは、ノードＮ４３に共通接続される。ＰチャネルＭＯＳトランジスタ６と７は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタ８は、制御電圧ＶＬに応じた電流を流す。
【００４３】
スイッチ４３および抵抗素子４７と、スイッチ４４および抵抗素子４８とは、それぞれノードＮ４３と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ９のゲートは、そのドレインに接続される。ＭＯＳトランジスタ７，９のゲート電位ＶＬＰ，ＶＬＮは、電流制御型発振器４９に与えられる。電流制御型発振器４９は、制御電圧ＶＬＰ，ＶＬＮすなわちＭＯＳトランジスタ７，９に流れる制御電流Ｉｃに応じた周波数で発振する。
【００４４】
ＶＣＯ４０は、具体的には、図４に示すように構成される。スイッチ４１〜４４は、トランスファゲート５１〜５４およびインバータ５５で構成される。トランスファゲート５１，５２は、それぞれノードＮ４１と抵抗素子４５，４６の一方電極との間に接続される。トランスファゲート５３，５４は、それぞれノードＮ４３と抵抗素子４７，４８の一方電極との間に接続される。選択信号ＳＥ２は、インバータ５５を介してトランスファゲート５１，５３のＮチャネルＭＯＳトランジスタ側のゲートおよびトランスファゲート５２，５４のＰチャネルＭＯＳトランジスタ側のゲートに入力されるとともに、トランスファゲート５１，５３のＰチャネルＭＯＳトランジスタ側のゲートおよびトランスファゲート５２，５４のＮチャネルＭＯＳトランジスタ側のゲートに直接入力される。選択信号ＳＥ２が「Ｈ」レベルである場合はトランスファゲート５２，５４が導通しトランスファゲート５１，５３が非導通となり、選択信号ＳＥ２が「Ｌ」レベルである場合はトランスファゲート５１，５３が導通しトランスファゲート５２，５４が非導通となる。
【００４５】
ここでは、抵抗素子４５，４７の抵抗値Ｒ１，Ｒ３は抵抗素子４６，４８の抵抗値Ｒ２，Ｒ４よりも大きく、トランスファゲート５１，５３が導通したときの発振可能周波数範囲はトランスファゲート５２，５４が導通したときの発振可能周波数範囲よりも低周波側にあるものとする。
【００４６】
電流制御型発振器４９は、ループ状に接続されたｎ段の電流制御型遅延回路３０．１〜３０．ｎと、インバータ５６とを含む。遅延回路３０．１〜３０．ｎのＭＯＳトランジスタ３１，３４のゲートは、それぞれ制御電位ＶＬＰ，ＶＬＮを受ける。最終段の遅延回路３０．ｎの出力クロック信号は、初段の遅延回路３０．１に帰還されるとともに、インバータ５６に入力される。インバータ５６の出力クロック信号は、このＶＣＯ４０の出力クロック信号ＣＬＫ′となる。このクロック信号ＣＬＫ′は、チップ内に供給されるとともに、フィードバッククロック信号としてＰＦＤ＋ＣＰ１に帰還される。
【００４７】
次に、このＰＬＬ回路の動作について説明する。リファレンスクロック信号ＣＬＫの周波数が高い場合は、選択信号ＳＥ２が「Ｈ」レベルとなってトランスファゲート５２，５４が導通しトランスファゲート５１，５３が非導通となる。この場合、制御電流Ｉｃは抵抗素子４６，４８の抵抗値Ｒ２，Ｒ４と制御電圧ＶＬとで決まり、比較的大きな電流となる。電流制御型発振器４９は、制御電流Ｉｃに応じた比較的高い周波数で発振する。電流制御型発振器４９の出力クロック信号ＣＬＫ′はＰＦＤ＋ＣＰ１に帰還され、クロック信号ＣＬＫとＣＬＫ′は同期するに至る。
【００４８】
リファレンスクロック信号ＣＬＫの周波数が低い場合は、選択信号ＳＥ２が「Ｌ」レベルとなってトランスファゲート５１，５３が導通しトランスファゲート５２，５４が非導通となる。この場合、制御電流Ｉｃは抵抗素子４５，４７の抵抗値Ｒ１，Ｒ３と制御電圧ＶＬとで決まり、比較的小さな電流となる。電流制御型発振器４９は、制御電流Ｉｃに応じた比較的低い周波数で発振する。電流制御型発振器４９の出力クロック信号ＣＬＫ′はＰＦＤ＋ＣＰ１に帰還され、クロック信号ＣＬＫとＣＬＫ′は同期するに至る。
【００４９】
この実施の形態では、制御電圧ＶＬを制御電流Ｉｃに変換する回路の抵抗素子対４６，４８と４５，４７を切換えることによりＶＣＯ４０の可能周波数範囲を高低２段階に切換えるので、２つのＶＣＯ５，１５を設けていた実施の形態１よりも電圧面積および消費電力が小さくなる。
【００５０】
また、抵抗素子対４５，４７と４６，４８の各々について抵抗値を調整することで、ＶＣＯゲインを変えることなくロックレンジを切換えることができる。このため、安定性と即応性が最適な関係をもつＰＬＬ回路を実現できる。
【００５１】
すなわち、一般的にＰＬＬ回路の系の安定性と即応性はトレードオフの関係にある。ここでいう系の安定性とは、系の発振に対する安定性である。ＰＬＬ回路では、出力クロック信号を入力側に負帰還させているので、系の発振に対する検討が必要である。つまり、安定性が高いほど系が発振しにくい。また、系の即応性とは、入力信号が変化したときにその信号に追従する度合いのことである。つまり即応性が高いほど信号の変化に追従しやすい。この安定性と即応性がトレードオフの関係にあるということは、系を発振しにくくすると入力信号の変化に追従しにくくなり、入力信号の変化に追従させやすくすると系が不安定になるということである。
【００５２】
ＰＬＬ回路を設計する場合、ＰＬＬ回路の用途に応じて安定性と即応性の関係が最適になるように設計する。このＰＬＬ回路の安定性と即応性を決定する要素は、主に「ＶＣＯゲイン」、「ＰＦＤゲイン」、「ＬＰＦの容量値と抵抗値」および「分周比」である。この実施の形態では、「ＰＦＤゲイン」、「ＬＰＦの容量値と抵抗値」および「分周比」は変化しない。「ＶＣＯゲイン」に関しては、抵抗素子４５〜４８の抵抗値Ｒ１〜Ｒ４を調整することで複数の発振可能周波数範囲においてＶＣＯゲインを同一にすることが可能である。このため、複数のロックレンジをもちつつも安定性と即応性が最適な関係をもつＰＬＬ回路の実現が可能になる。
【００５３】
なお、この実施の形態では、２組の抵抗素子対４５，４７と４６，４８を設けてロックレンジを２段階で切換可能としたが、３組以上の抵抗素子対を設けてロックレンジを３段階以上で切換可能としてもよい。
【００５４】
また、選択信号の数を増やして、ノードＮ４１側の抵抗素子４５，４６とノードＮ４３側の抵抗素子４７，４８とを別々に選択できるようにしてもよい。
【００５５】
［実施の形態３］
図５は、この発明の実施の形態３によるＰＬＬ回路の構成を示す回路ブロック図である。図５を参照して、このＰＬＬ回路が図３のＰＬＬ回路と異なる点は、スイッチ４１〜４４および抵抗素子４５〜４８がスイッチ６１，６２および抵抗素子６３〜６６で置換されている点である。スイッチ６１および抵抗素子６３はノードＮ４３とＮ６３の間に並列接続され、抵抗素子６４はノードＮ６３と接地電位ＧＮＤのラインとの間に接続される。スイッチ６２および抵抗素子６５はノードＮ４５とＮ６５の間に並列接続され、抵抗素子６６はノードＮ６５と接地電位ＧＮＤのラインとの間に接続される。
【００５６】
ＶＣＯ４０′は、具体的には、図６に示すように構成される。スイッチ６１，６２は、トランスファゲート７１，７２およびインバータ７３で構成される。選択信号ＳＥ２は、インバータ７３を介してトランスファゲート７１，７２のＰチャネルＭＯＳトランジスタ側のゲートに入力されるとともに、トランスファゲート７１，７２のＮチャネルＭＯＳトランジスタ側のゲートに直接入力される。
【００５７】
選択信号ＳＥ２が「Ｈ」レベルの場合はトランスファゲート７１，７２が導通し、ノードＮ４３，Ｎ４５と接地電位ＧＮＤのラインとの間の抵抗値が、それぞれ抵抗素子６４，６６の抵抗値Ｒ１１，Ｒ１４となる。選択信号ＳＥ２が「Ｌ」レベルの場合はトランスファゲート７１，７２が非導通となり、ノードＮ４３，４５と接地電位ＧＮＤのラインとの間の抵抗値は、それぞれ抵抗素子６３および６４，６５および６６の抵抗値Ｒ１１＋Ｒ１２，Ｒ１３＋Ｒ１４となる。
【００５８】
したがって、選択信号ＳＥ２が「Ｈ」レベルの場合は、ノードＮ４３，Ｎ４５と接地電位ＧＮＤのラインとの間の抵抗値が比較的小さくなって制御電流Ｉｃが大きくなり、ロックレンジは比較的高い周波数範囲となる。また、選択信号ＳＥ２が「Ｌ」レベルの場合は、ノードＮ４３，Ｎ４５と接地電位ＧＮＤのラインとの間の抵抗値は比較的大きくなって制御電流Ｉｃが小さくなり、ロックレンジは比較的低い周波数範囲となる。
【００５９】
他の構成および動作は実施の形態２と同じであるので、その説明は繰返さない。
【００６０】
この実施の形態でも、実施の形態２と同じ効果が得られるが、実施の形態２に比べてスイッチの数が少なくて済む。
【００６１】
なお、以上の実施の形態では、電流制御型発振器１４，４９としてループ状に接続された電流制御型遅延回路３０．１〜３０．ｎを含む回路を用いたが、これに限るものではなく、図７に示すようなマルチバイブレータ方式の電流制御型発振器８０を用いてもよい。
【００６２】
この電流制御型発振器８０は、ＰチャネルＭＯＳトランジスタ８１、ＮチャネルＭＯＳトランジスタ８２、トランスファゲート８３〜８６、キャパシタ８７、抵抗素子８８〜９０、差動増幅器９１、シュミットトリガ回路９２およびインバータ９３を含む。ＰチャネルＭＯＳトランジスタ８１およびトランスファゲート８３は、電源電位Ｖｃｃのラインと差動増幅器９１の反転入力端子との間に接続される。ＮチャネルＭＯＳトランジスタ８２およびトランスファゲート８４は、接地電位ＧＮＤのラインと差動増幅器９１の反転入力端子との間に接続される。ＭＯＳトランジスタ８１，８２のゲートは、それぞれ制御電位ＶＬＰ，ＶＬＮを受ける。キャパシタ８７は、差動増幅器９１の反転入力端子と接地電位ＧＮＤのラインとの間に接続される。
【００６３】
抵抗素子８８〜９０は、電源電位Ｖｃｃのラインと接地電位ＧＮＤのラインとの間に直接接続される。トランスファゲート８５は、抵抗素子８８と８９の間のノードと差動増幅器９１の非反転入力端子との間に接続される。トランスファゲート８６は、抵抗素子８９と９０の間のノードと差動増幅器９１の非反転入力端子との間に接続される。
【００６４】
差動増幅器９１の出力電圧ＶＯは、シュミットトリガ回路９２で方形波に変換されてインバータ９３に入力される。シュミットトリガ回路９２の出力は、トランスファゲート８３，８５のＰチャネルＭＯＳトランジスタ側のゲートとトランスファゲート８４，８６のＮチャネルＭＯＳトランジスタ側のゲートに入力される。インバータ９３の出力信号は、トランスファゲート８３，８５のＮチャネルＭＯＳトランジスタ側のゲートとトランスファゲート８４，８６のＰチャネルＭＯＳトランジスタ側のゲートに入力される。インバータ９３の出力信号は、この電流制御型発振器８０の出力クロック信号ＣＬＫ′となる。
【００６５】
クロック信号ＣＬＫ′が「Ｈ」レベルの場合は、トランスファゲート８３，８５が導通しトランスファゲート８４，８６が非導通となり、キャパシタ８７はＰチャネルＭＯＳトランジスタ８１およびトランスファゲート８３に流れる電流によって充電される。キャパシタ８７の端子電圧ＶＩが抵抗素子８８と８９の間のノードの電圧ＶＲ１を超えると、クロック信号ＣＬＫ′が「Ｌ」レベルに反転する。
【００６６】
クロック信号ＣＬＫ′が「Ｌ」レベルの場合は、トランスファゲート８４，８６が導通しトランスファゲート８３，８５が非導通となり、キャパシタ８７はトランスファゲート８４およびＮチャネルＭＯＳトランジスタ８２を介して放電される。キャパシタ８７の端子電圧ＶＩが抵抗素子８９と９０の間のノードの電圧ＶＲ２より低くなると、クロック信号ＣＬＫ′が「Ｈ」レベルに反転する。したがって、制御電位ＶＬＰが低く制御電位ＶＬＮが高いほど、すなわち制御電流Ｉｃが大きくなるほど充放電電流が大きくなってクロック信号ＣＬＫ′の周波数が高くなる。
【００６７】
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７１】
【発明の効果】
以上のように、この発明に係る電圧制御型発振器では、電流制御型発振器と、選択された発振可能周波数範囲に応じた抵抗値に調整される第１の可変抵抗回路と、第１の可変抵抗回路に直列接続され、制御電圧に応じた電流を流すトランジスタと、第１の可変抵抗回路およびトランジスタに並列接続され、選択された発振可能周波数範囲に応じた抵抗値に調整される第２の可変抵抗回路と、トランジスタに流れる電流と第２の可変抵抗回路に流れる電流との和の電流を制御電流として電流制御型発振器に与えるカレントミラー回路とが設けられる。したがって、１つの電圧制御型発振器に複数の発振可能周波数範囲をもたせることができるので、複数の発振可能周波数範囲を得るためには複数の電圧制御型発振器が必要とされていた従来に比べ、レイアウト面積の縮小化と消費電力の低減化を図ることができる。
【００７２】
また、複数の発振可能周波数範囲におけるＶＣＯゲインを同一にすることができ、安定性と即応性が最適な関係を各発振可能周波数範囲において確保できる。
【００７３】
好ましくは、第１の可変抵抗回路は、複数の第１の抵抗素子と、それらのうちの選択された発振可能周波数範囲に応じた抵抗値の第１の抵抗素子をトランジスタに直列接続させる第１のスイッチ手段とを含み、第２の可変抵抗回路は、複数の第２の抵抗素子と、それらのうちの選択された発振可能周波数範囲に応じた抵抗値を有する第２の抵抗素子を第１のスイッチ手段によって直列接続された第１の抵抗素子およびトランジスタに並列接続させる第２のスイッチ手段とを含む。この場合は、第１および第２の可変抵抗回路を容易に構成できる。
【００７４】
また好ましくは、第１の可変抵抗回路は、直列接続された複数の第１の抵抗素子と、各第１の抵抗素子に対応して設けられて対応の第１の抵抗素子に並列接続され、選択された発振可能周波数範囲に応じて導通または非導通にされる第１のスイッチ手段とを含み、第２の可変抵抗回路は、直列接続された複数の第２の抵抗素子と、各第２の抵抗素子に対応して設けられて対応の第２の抵抗素子に並列接続され、選択された発振可能周波数範囲に応じて導通または非導通にされる第２のスイッチ手段を含む。この場合は、第１および第２の可変抵抗回路を容易に構成でき、かつレイアウト面積の縮小化を図ることができる。
【００７５】
また、この発明に係る位相同期ループ回路では、電圧制御型発振器は、電流制御型発振器と、複数の発振可能周波数範囲のうちの選択された発振可能周波数範囲に応じた抵抗値に調整される第１の可変抵抗回路と、第１の可変抵抗回路に直列接続され、制御電圧に応じた電流を流すトランジスタと、第１の可変抵抗回路およびトランジスタに並列接続され、選択された発振可能周波数範囲に応じた抵抗値に調整される第２の可変抵抗回路と、トランジスタに流れる電流と第２の可変抵抗回路に流れる電流との和の電流を制御電流として電流制御型発振器に与えるカレントミラー回路とを含む。したがって、１つの電圧制御型発振器に複数の発振可能周波数範囲をもたせることができるので、複数の発振可能周波数範囲を得るためには複数の電圧制御型発振器が必要とされていた従来に比べ、レイアウト面積の縮小化と消費電力の低減化を図ることができる。
【００７６】
また、複数の発振可能周波数範囲におけるＶＣＯゲインを同一にすることができ、安定性と即応性が最適な関係を各発振可能周波数範囲において確保できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＰＬＬ回路の構成を示す回路ブロック図である。
【図２】  図１に示したＰＬＬ回路のＶＣＯの構成を示す回路図である。
【図３】  この発明の実施の形態２によるＰＬＬ回路の構成を示す回路ブロック図である。
【図４】  図３に示したＶＣＯの構成を示す回路図である。
【図５】  この発明の実施の形態３によるＰＬＬ回路の構成を示す回路ブロック図である。
【図６】  図５に示したＶＣＯの構成を示す回路図である。
【図７】  実施の形態１〜３の変更例を示す回路図である。
【図８】  従来のＰＬＬ回路の構成を示す回路ブロック図である。
【図９】  従来の他のＰＬＬ回路の構成を示す回路ブロック図である。
【符号の説明】
１，１０１  ＰＦＤ＋ＣＰ、２，１０２  ＬＰＦ、３，１２，１３，４５〜４８，６３〜６６，８８〜９０，１０３  抵抗素子、４，８７，１０４  キャパシタ、５，１５，４０，１０５，１０６  ＶＣＯ、６，７，２０，３１，３２，８１  ＰチャネルＭＯＳトランジスタ、８，９，３３，３４，８２  ＮチャネルＭＯＳトランジスタ、１０，１１，４１〜４４，６１，６２  スイッチ、１４，４９，８０  電流制御型発振器、１６，１０７  セレクタ、２１，５１〜５４，７１，７２，８３〜８６  トランスファゲート、２２，５５，５６，７３，９３インバータ、３５  ＮＡＮＤゲート、９１  差動増幅器、９２  シュミットトリガ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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