(57)【特許請求の範囲】
【請求項１】
データが記憶されるデータ記憶部と、前記データを前記データ記憶部に書込むためおよび前記データ記憶部から前記データを読出すための、第１導電型のＭＯＳＦＥＴを有するトランスファゲート部とを有するメモリセルを備え、
前記データ記憶部は、交差接続された第１および第２ＣＭＯＳインバータを有し、前記トランスファゲート部の第１ＭＯＳＦＥＴのソースが前記第１ＣＭＯＳインバータの出力端に接続されるとともに前記第１ＭＯＳＦＥＴのソースの電位が前記第２ＣＭＯＳインバータの基板バイアスとして印加され、前記第２ＣＭＯＳインバータの出力が前記第１ＭＯＳＦＥＴおよび前記第１ＣＭＯＳインバータの基板バイアスとして印可されたことを特徴とする半導体記憶装置。
【請求項２】
前記トランスファゲートは、第１導電型の第３ＭＯＳＦＥＴを有し、この第３ＭＯＳＦＥＴは、ソースが前記第２ＣＭＯＳインバータの出力端に接続されるとともに前記第１ＣＭＯＳインバータの出力を基板バイアスとして印加されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板に形成され、それぞれが素子分離された第１乃至第４ウェルと、
前記第１ウェルに形成されてドレインとなる拡散層がビット線対の一方のビット線に接続され、ゲートがワード線に接続された第１導電型の第１ＭＯＳＦＥＴと、
前記第１ウェルに形成されてドレインとなる拡散層が前記第１ＭＯＳＦＥＴのソースとなる拡散層と共通である第１導電型の第２ＭＯＳＦＥＴと、
前記第２ウェルに形成されてドレインとなる拡散層が前記ビット線対の他方のビット線に接続され、ゲートが前記ワード線に接続された第１導電型の第３ＭＯＳＦＥＴと、
前記第２ウェルに形成されてドレインとなる拡散層が前記第３ＭＯＳＦＥＴのソースとなる拡散層と共通である第１導電型の第４ＭＯＳＦＥＴと、
前記第３ウェルに形成されてゲートが前記第２ＭＯＳＦＥＴのゲートと共通である第２導電型の第５ＭＯＳＦＥＴと、
前記第４ウェルに形成されてゲートが前記第４ＭＯＳＦＥＴのゲートと共通である第２導電型の第６ＭＯＳＦＥＴと、
前記第２ＭＯＳＦＥＴのソースとなる拡散層と前記第５ＭＯＳＦＥＴのドレインとなる拡散層を接続する第１配線と、
前記第４ＭＯＳＦＥＴのソースとなる拡散層と前記第６ＭＯＳＦＥＴのドレインとなる拡散層を接続する第２配線と、
前記第１ウェルと前記第３ウェルとの素子分離領域に形成され、前記第１配線と前記第４および第６ＭＯＳＦＥＴのゲートとを接続する第１コンタクト部と、
前記第２ウェルと前記第４ウェルとの素子分離領域に形成され、前記第２配線と前記第２および第５ＭＯＳＦＥＴのゲートとを接続する第２コンタクト部と、
を有するメモリセルを備え、前記第１ウェルは前記第２および第５ＭＯＳＦＥＴのゲートを介して前記第３ウェルに接続され、前記第２ウェルは前記第４および第６ＭＯＳＦＥＴのゲートを介して前記第４ウェルに接続されたことを特徴とする半導体記憶装置。
【請求項４】
前記第１コンタクト部と前記第２コンタクト部とは、前記第４および第６ＭＯＳＦＥＴのゲートと前記第２および第５ＭＯＳＦＥＴのゲートとの間の領域に対向するように配置されていることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第１および第３ＭＯＳＦＥＴのソースとなる拡散領域はＬ字形状であることを特徴とする請求項３または４記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。
【０００２】
【従来の技術】
一般にＭＯＳＦＥＴを含む半導体集積回路の消費電力、特にＣＭＯＳ集積回路の消費電力を低減する有効な方法の一つは、駆動電圧を下げることである。しかし、駆動電圧を下げるとＣＭＯＳ回路の動作スピードが遅くなってしまう。そこで、駆動電圧ばかりでなく、閾値も下げると、ＣＭＯＳ回路の動作スピードを損なわず、動作時の消費電力を低減できる。しかし、閾値を下げると、ＭＯＳＦＥＴのサブスレッショルド電流が増大し、待機時の消費電力を増大させる。特に、半導体記憶装置においては、駆動電圧を下げようとすると、メモリセルを構成するＣＭＯＳデバイスの動作域での利得の低下、およびＭＯＳＦＥＴの閾値Ｖｔｈの低下に伴う待機電流の増大といった問題が発生する。この問題を避けるためにメモリセルを構成するＭＯＳＦＥＴとして、ゲートと基板が接続されたＤＴＭＯＳ(Dynamic Threshold voltage MOSFET)を用いると低駆動電圧下において待機電流を低下させるとともに大きな利得を得ることができるので、安定で高速に動作する回路を構成することが可能となる。
【０００３】
構成要素としてＣＭＯＳデバイスを用いた場合の従来のメモリセルの構成およびレイアウトを図８および図９にそれぞれ示し、ＤＴＭＯＳを用いた場合の従来のメモリセルの構成およびレイアウトを図１０および図１１にそれぞれ示す。
【０００４】
図８において、メモリセル７０は２個のトランスファゲート７２，７３と、データ記憶部８０とを備えている。データ記憶部８０はｐチャネルＭＯＳＦＥＴ８１およびｎチャネルＭＯＳＦＥＴ８２からなるＣＭＯＳインバータ８３と、ｐチャネルＭＯＳＦＥＴ８４およびｎチャネルＭＯＳＦＥＴ８５からなるＣＭＯＳインバータ８６とを有している。ＣＭＯＳインバータ８３の入力端がＣＭＯＳインバータ８６の出力端に接続され、ＣＭＯＳインバータ８３の出力端がＣＭＯＳインバータ８６の入力端に接続された構成、すなわち交差接続された構成となっている。トランスファゲート７２，７３は、ｎチャネルＭＯＳＦＥＴから構成され、ゲートがワード線ＷＬに接続されている。
【０００５】
またトランスファゲート７２のドレインはビット線ＢＬに接続され、ソースはＣＭＯＳインバータ８３の出力端、すなわちＭＯＳＦＥＴ８１，８２のドレインに接続されている。トランスファゲート７３のドレインはビット線／ＢＬに接続され、ソースはＣＭＯＳインバータ８６の出力端、すなわちＭＯＳＦＥＴ８４，８５のドレインに接続されている。そしてトランスファゲート７２，７３が形成ウェルまたは基板はＭＯＳＦＥＴ８２，８５のソースにそれぞれ接続された構成となっている。
【０００６】
このように構成されたメモリセル７０は図９に示すように、トランスファゲート７２，７３と、ｎチャネルＭＯＳＦＥＴ８２，８５が同一のウェル１０１に形成され、ｐチャネルＭＯＳＦＥＴ８１，８４が同一のウェル１０２に形成されている。そして、トランスファゲート７２，７３のゲートは例えばポリシリコンからなるワード線ＷＬとして構成されている。また、トランスファゲート７２のドレインとなる拡散層７２ｂがビット線ＢＬに接続され、ソースとなる拡散層７２ａがＭＯＳＦＥＴ８２のドレインとなっており、トランスファゲート７３のドレインとなる拡散層７３ｂがビット線／ＢＬに接続され、ソースとなる拡散層７３ａがＭＯＳＦＥＴ８５のドレインとなる構成となっている。ＭＯＳＦＥＴ８２、８５のソースとなる拡散層８２ａ，８５ａは配線によってウェル１０１および接地電源に接続された構成となっている。
【０００７】
また、ＭＯＳＦＥＴ８１，８２のゲートは例えばポリシリコンからなる配線１０５であり、この配線１０５はＭＯＳＦＥＴ８４および８５のドレインとなる拡散層８４ｂ、７３ａに接続された構成となっている。ＭＯＳＦＥＴ８３，８４のゲートは例えばポリシリコンからなる配線１０６であり、この配線１０６はＭＯＳＦＥＴ８１および８２のドレインとなる拡散層８１ｂ、７２ａに接続された構成となっている。ＭＯＳＦＥＴ８１，８４のソースとなる拡散層８１ａ，８４ａはウェル１０２および駆動電源に接続された構成となっている。
【０００８】
一方、ＤＴＭＯＳを用いた場合の従来のメモリセルは、図１０に示すように、２個のトランスファゲート７６，７７と、データ記憶部９０とを備えている。データ記憶部９０はｐチャネルＭＯＳＦＥＴ９１およびｎチャネルＭＯＳＦＥＴ９２からなるＣＭＯＳインバータ９３と、ｐチャネルＭＯＳＦＥＴ９４およびｎチャネルＭＯＳＦＥＴ９５からなるＣＭＯＳインバータ９６とを有している。ＣＭＯＳインバータ９３の入力端がＣＭＯＳインバータ９６の出力端に接続され、ＣＭＯＳインバータ９３の出力端がＣＭＯＳインバータ９６の入力端に接続された構成となっている。また、ＣＭＯＳインバータ９３の基板バイアスとしてＣＭＯＳインバータ９３の入力端の電位が印加され、ＣＭＯＳインバータ９６の基板バイアスとしてＣＭＯＳインバータ９６の入力端の電位が印加された構成となっている。
【０００９】
トランスファゲート７６，７７は、ｎチャネルＭＯＳＦＥＴから構成され、ゲートがワード線ＷＬに接続されている。またトランスファゲート７６のドレインはビット線ＢＬに接続され、ソースはＣＭＯＳインバータ９３の出力端、すなわちＭＯＳＦＥＴ９１，９２のドレインに接続されている。トランスファゲート７７のドレインはビット線／ＢＬに接続され、ソースはＣＭＯＳインバータ９６の出力端、すなわちＭＯＳＦＥＴ９４，９５のドレインに接続されている。そして、トランスファゲート７６が形成されたウェルまたは基板はそれ自身のゲートに接続され、トランスファゲート７７が形成されたウェルまたは基板はそれ自身のゲートに接続された構成となっている。
【００１０】
このように構成されたメモリセル９０は図１１に示すように、トランスファゲート７６，７７、ｎチャネルＭＯＳＦＥＴ９２，９５、およびｐチャネルＭＯＳＦＥＴ９１，９４はそれぞれ別々のウェルに形成されている。すなわち、トランスファゲート７６はウェル１１１に、トランスファゲート７７はウェル１１２に、ＭＯＳＦＥＴ９２はウェル１１３に、ＭＯＳＦＥＴ９５はウェル１１４に、ＭＯＳＦＥＴ９１はウェル１１５に、ＭＯＳＦＥＴ９４はウェル１１６に形成された構成となっている。
【００１１】
そして、トランスファゲート７６，７７のゲートは例えばポリシリコンからなるワード線ＷＬである。また、トランスファゲート７６のドレインとなる拡散層７６ｂがビット線ＢＬに接続され、ソースとなる拡散層７６ａがＭＯＳＦＥＴ９１，９２のドレインとなる拡散層９１ｂ、９２ｂに接続されるとともにＭＯＳＦＥＴ９４，９５のゲートとなる例えばポリシリコンからなる配線１２２に接続された構成となっている。トランスファゲート７７のドレインとなる拡散層７７ｂがビット線／ＢＬに接続され、ソースとなる拡散層７７ａがＭＯＳＦＥＴ９４，９５のドレインとなる拡散層９４ｂ、９５ｂに接続されるとともにＭＯＳＦＥＴ９１，９２のゲートとなる例えばポリシリコンからなる配線１２１に接続された構成となっている。ＭＯＳＦＥＴ９２、９５のソースとなる拡散層９２ａ，９５ａは配線によって接地電源に接続された構成となっている。ＭＯＳＦＥＴ９１、９４のソースとなる拡散層９１ａ，９４ａは配線によって駆動電源に接続された構成となっている。
【００１２】
なお、トランスファゲート７６，７７のゲートとなるワード線ＷＬはウェル１１１およびウェル１１２とコンタクトが取られている。また、ＭＯＳＦＥＴ９１，９２のゲートとなる配線１２１はウェル１１３およびウェル１１５とコンタクトが取られ、ＭＯＳＦＥＴ９４，９５のゲートとなる配線１２２はウェル１１４およびウェル１１６とコンタクトが取られた構成となっている。
【００１３】
【発明が解決しようとする課題】
このように、構成要素としてＤＴＭＯＳを用いた従来のメモリセルは、基板バイアスを考慮して各トランジスタのウェルを独立に形成する必要性があり、構成要素としてＣＭＯＳデバイスを用いたメモリセルよりもセル面積が大きくなるという問題点が発生する。
【００１４】
また、インバータが２個かつトランスファゲート２個からなるメモリセルでは、読み出し時に、必ず２本あるビット線のどちらかがＨレベルで他方がＬレベルとなるが、Ｈレベル側のトランスファゲートは電流を流さない方がビット線間の電位差の変化が急峻となり高速な動作を行うことが出来る。しかし、ＤＴＭＯＳを用いた従来のメモリセルでは二つのトランスファゲートは同時に開閉し、動作特性が同じため、高速動作を行うことができないという問題があった。
【００１５】
本発明は、上記事情を考慮してなされたものであって、セル面積の増大を可及的に防止するとともに従来よりも高速動作が可能な半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明による半導体記憶装置は、データが記憶されるデータ記憶部と、前記データを前記データ記憶部に書込むためおよび前記データ記憶部から前記データを読出すための、第１導電型のＭＯＳＦＥＴを有するトランスファゲート部とを有するメモリセルを備え、前記ＭＯＳＦＥＴの基板バイアスとして前記データ記憶部に記憶されたデータに応じた電位が印加されているように構成されていることを特徴とする。
【００１７】
このように構成された本発明の半導体記憶装置によれば、ＭＯＳＦＥＴの基板バイアスとしてデータ記憶部に記憶されたデータに応じた電位が印加されたことにより、ＭＯＳＦＥＴの閾値が上記データに応じて変化するため、ＭＯＳＦＥＴがＯＮするときの電流を抑制したりより多く流すことができ、高速動作が可能となる。また、上記ＭＯＳＦＥＴとデータ記憶部を構成するＭＯＳＦＥＴとが共通のウェル（基板）に形成することが可能となり、セル面積が増大するのを可及的に防止することができる。
【００１８】
また、本発明による半導体記憶装置は、半導体基板に形成され、それぞれが素子分離された第１乃至第４ウェルと、前記第１ウェルに形成されてドレインとなる拡散層がビット線対の一方のビット線に接続され、ゲートがワード線に接続された第１導電型の第１ＭＯＳＦＥＴと、前記第１ウェルに形成されてドレインとなる拡散層が前記第１ＭＯＳＦＥＴのソースとなる拡散層と共通である第１導電型の第２ＭＯＳＦＥＴと、前記第２ウェルに形成されてドレインとなる拡散層が前記ビット線対の他方のビット線に接続され、ゲートが前記ワード線に接続された第１導電型の第３ＭＯＳＦＥＴと、前記第２ウェルに形成されてドレインとなる拡散層が前記第３ＭＯＳＦＥＴのソースとなる拡散層と共通である第１導電型の第４ＭＯＳＦＥＴと、前記第３ウェルに形成されてゲートが前記第２ＭＯＳＦＥＴのゲートと共通である第２導電型の第５ＭＯＳＦＥＴと、前記第４ウェルに形成されてゲートが前記第４ＭＯＳＦＥＴのゲートと共通である第２導電型の第６ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのソースとなる拡散層と前記第５ＭＯＳＦＥＴのドレインとなる拡散層を接続する第１配線と、前記第４ＭＯＳＦＥＴのソースとなる拡散層と前記第６ＭＯＳＦＥＴのドレインとなる拡散層を接続する第２配線と、前記第１ウェルと前記第３ウェルとの素子分離領域に形成され、前記第１配線と前記第４および第６ＭＯＳＦＥＴのゲートとを接続する第１コンタクト部と、前記第２ウェルと前記第４ウェルとの素子分離領域に形成され、前記第２配線と前記第２および第５ＭＯＳＦＥＴのゲートとを接続する第２コンタクト部と、を有するメモリセルを備え、前記第１ウェルは前記第２および第５ＭＯＳＦＥＴのゲートを介して前記第３ウェルに接続され、前記第２ウェルは前記第４および第６ＭＯＳＦＥＴのゲートを介して前記第４ウェルに接続されたことを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明による半導体記憶装置の実施の形態を、図面を参照して説明する。
【００２０】
（第１の実施形態）
本発明による半導体記憶装置の第１の実施形態を、図１乃至図３を参照して説明する。この第１の実施形態の半導体記憶装置は、マトリクス上に配置された複数個のメモリセルを有しており、このメモリセルの構成を第１図に、レイアウトを図２に示す。このメモリセル１０は、２個のトランスファゲート１２，１３と、データ記憶部２０とを備えている。データ記憶部２０はｐチャネルＭＯＳＦＥＴ２１およびｎチャネルＭＯＳＦＥＴ２２からなるＣＭＯＳインバータ２３と、ｐチャネルＭＯＳＦＥＴ２４およびｎチャネルＭＯＳＦＥＴ２５からなるＣＭＯＳインバータ２６とを有している。ＣＭＯＳインバータ２３の入力端がＣＭＯＳインバータ２６の出力端に接続され、ＣＭＯＳインバータ２３の出力端がＣＭＯＳインバータ２６の入力端に接続された構成、すなわち交差接続された構成となっている。また、ＣＭＯＳインバータ２３の基板バイアスとしてＣＭＯＳインバータ２３の入力端の電位が印加され、ＣＭＯＳインバータ２６の基板バイアスとしてＣＭＯＳインバータ２６の入力端の電位が印加された構成となっている。
【００２１】
トランスファゲート１２，１３は、ｎチャネルＭＯＳＦＥＴから構成され、ゲートがワード線ＷＬに接続されている。またトランスファゲート１２のドレインはビット線ＢＬに接続され、ソースはＣＭＯＳインバータ２３の出力端、すなわちＭＯＳＦＥＴ２１，２２のドレインに接続されている。トランスファゲート１３のドレインはビット線／ＢＬに接続され、ソースはＣＭＯＳインバータ２６の出力端、すなわちＭＯＳＦＥＴ２４，２５のドレインに接続されている。そして、トランスファゲート１２が形成されたウェルまたは基板はＣＭＯＳインバータ２３が形成されたウェルまたは基板に接続され、トランスファゲート１３が形成されたウェルまたは基板はＣＭＯＳインバータ２６が形成されたウェルまたは基板に接続された構成となっている。
【００２２】
このように構成されたメモリセル１０は図２に示すように、トランスファゲート１２およびｎチャネルＭＯＳＦＥＴ２２は同一のウェル３１に形成され、トランスファゲート１３およびｎチャネルＭＯＳＦＥＴ２５は同一のウェル３２に形成され、ｐチャネルＭＯＳＦＥＴ２１はウェル３３に形成され，ｐチャネルＭＯＳＦＥＴ２４はウェル３４に形成された構成となっている。なお、ウェル３１，３２，３３，３４は素子分離領域によって分離されている。
【００２３】
そして、トランスファゲート１２，１３のゲートは例えばポリシリコンからなるワード線ＷＬである。また、トランスファゲート１２のドレインとなる拡散層１２ｂがビット線ＢＬに接続され、ソースとなる拡散層１２ａがＭＯＳＦＥＴ２２のドレインとなっており、トランスファゲート１３のドレインとなる拡散層１３ｂがビット線／ＢＬに接続され、ソースとなる拡散層１３ａがＭＯＳＦＥＴ２５のドレインとなる構成となっている。ＭＯＳＦＥＴ２２、２５のソースとなる拡散層２２ａ，２５ａは配線によって接地電源に接続された構成となっている。また、拡散層１２ａ，１２ｂ，２２ａはウェル３１に形成され、拡散層１３ａ，１３ｂ，２５ａはウェル３２に形成されている。拡散層１３ａは、ウェル３２にＬ字形状に形成され、拡散層１２ａは、ウェル３１にＬ字形状に形成されている。ワード線ＷＬは図２において左右方向に延在するように形成され、ウェル３１の、ワード線ＷＬの両側の領域に拡散層１２ａ、１２ｂが形成され、ウェル３２の、ワード線ＷＬの両側の領域に拡散層１３ａ，１３ｂが形成されている。
【００２４】
また、ＭＯＳＦＥＴ２１，２２のゲートは例えばポリシリコンからなる配線４１であり、この配線４１は、ウェル３１，３３に接続されるとともに、他の配線を介してＭＯＳＦＥＴ２４および２５のドレインとなる拡散層２４ｂ、１３ａに接続された構成となっている。ＭＯＳＦＥＴ２３，２４のゲートは例えばポリシリコンからなる配線４２であり、この配線４２はウェル３２，３４に接続されるとともに、他の配線を介してＭＯＳＦＥＴ２１および２２のドレインとなる拡散層２１ｂ、１２ａに接続された構成となっている。ＭＯＳＦＥＴ２１，２４のソースとなる拡散層２１ａ，２４ａは駆動電源に接続された構成となっている。なお、ゲート４１と拡散層１３ａ、２４ｂとを接続する上記他の配線と、ゲート４１とのコンタクトはコンタクト部４１ａによって行われる。また、ゲート４２と拡散層１２ａ、２１ｂとを接続する上記他の配線と、ゲート４２とのコンタクトはコンタクト部４２ａによって行われる。コンタクト部４１ａはウェル３１とウェル３３との素子分離領域に形成され、コンタクト部４２ａはウェル３２とウェル３４との素子分離領域に形成されている。そしてこれらのコンタクト部４１ａ、４２ｂは、お互いに対向するように配置された構成となっている。また、ワード線ＷＬとゲート４１，４２とは、ほぼ直交するように形成されている。
【００２５】
なお、本実施形態の半導体記憶装置は、通常の半導体基板（例えばシリコン基板）またはＳＯＩ（Silicon On Insulator）基板上に形成することができる。シリコン基板上およびＳＯＩ基板上に形成した場合の、トランスファゲート１２の構成断面を図３（ａ）および図３（ｂ）にそれぞれ示す。
【００２６】
次に、このように構成された本実施形態の半導体記憶装置のデータ読み出し動作について説明する。データ記憶部２０に保持されたデータが“Ｌ”レベル、すなわちＣＭＯＳインバータ２３の出力端の電位が“Ｌ”レベルの場合には、まずビット線ＢＬ、／ＢＬの電位レベルが“Ｈ”レベルに引き上げられる。次に、ワード線ＷＬの電位レベルが“Ｈ”レベルに引き上げられ、トランスファゲート１２，１３がＯＮ状態となる。このとき、保持データが“Ｌ”レベルであるため、トランスファゲート１２の基板バイアスは“Ｈ”レベルとなり、これによりトランスファゲートの１２の閾値Ｖｔｈが低下し、この結果、トランスファゲート１２の電流利得が増加する。しかし、このとき他方のトランスファゲート１３の基板バイアスは“Ｌ”レベルであるため、トランスファゲート１３の閾値Ｖｔｈは低下することなく、これにより電流利得を抑制することが可能となる。
【００２７】
したがって、本実施形態においては、２つのトランスファゲート１２，１３は動作特性が異なるため、高速動作を行うことができる。また、本実施形態においては、トランスファゲート１２とＭＯＳＦＥＴ２２が同一のウェル３１に形成され、トランスファゲート１３とＭＯＳＦＥＴ２５が同一のウェル３２に形成されているため、ＤＴＭＯＳを用いた従来の場合に比べてセル面積を小さくすることができる。
【００２８】
以上説明したように、本実施形態の半導体記憶装置は、セル面積が増大するのを可及的に防止することができるとともに従来の場合よりも高速動作が可能となる。
【００２９】
なお、上記実施形態において、ＭＯＳＦＥＴ２１，２２，２４，２５のゲートおよびトランスファゲート１２，１３のゲートは金属から構成されていても良い。
【００３０】
（第２の実施形態）
次に、本発明による半導体記憶装置の第２の実施形態を、図４を参照して説明する。図４は第２の実施形態の半導体記憶装置に係るメモリセルの構成を示す回路図である。この第２の実施形態の半導体記憶装置に係るメモリセル１０Ａは、第１の実施形態に係るメモリセル１０において、トランスファゲート１３およびこのトランスファゲート１３に接続されるビット線／ＢＬを削除した構成となっている。
【００３１】
この実施形態の半導体装置においても、保持データが“Ｌ”レベルであるときは、トランスファゲート１２の基板バイアスは“Ｈ”レベルとなり、これによりトランスファゲートの１２の閾値Ｖｔｈが低下し、この結果、トランスファゲート１２の電流利得が増加する。このため、高速動作が可能となる。また、セル面積も第１の実施形態に比べて、小さくすることができる。
【００３２】
（第３の実施形態）
次に、本発明による半導体記憶装置の第３の実施形態を、図５を参照して説明する。図５は第３の実施形態の半導体記憶装置に係るメモリセルの構成を示す回路図である。この第３の実施形態の半導体記憶装置に係るメモリセル１０Ｂは、第１の実施形態に係るメモリセル１０において、データ記憶部２０をデータ記憶部２０Ａに置き換えた構成となっている。このデータ記憶部２０Ａはデータ記憶部２０のＣＭＯＳＦＥＴ２１，２４を抵抗２７，２８にそれぞれ置き換えた構成となっている。
【００３３】
この第３の実施形態も第１の実施形態と同様に、セル面積の増大を可及的に防止するとともに高速動作が可能となる。
【００３４】
なお、この第３の実施形態において、トランスファゲート１３およびビット線／ＢＬを削除しても第３の実施形態と同様の効果を得ることができる。
【００３５】
（第４の実施形態）
次に、本発明による半導体装置の第４の実施形態を、図６を参照して説明する。図６は、第４の実施形態の半導体記憶装置に係るメモリセル１０Ｃの構成を示す回路図である。このメモリセル１０は、トランスファゲート１２と、データ記憶部２０Ｂとを備えている。トランスファゲート１２のゲートが図示しないワード線に接続され、ドレインが図示しないビット線に接続された構成となっている。データ記憶部２０ＢはｎチャネルＭＯＳＦＥＴ２９とノードＮＡとを備えている。ＭＯＳＦＥＴ２９は、ソースが接地され、ドレインがノードＮＡを介してトランスファゲート１２のソースに接続され、ゲートがＭＯＳＦＥＴ２９およびトランスファゲート１２の形成基板またはウェルに接続された構成となっている。
【００３６】
このように構成されたメモリセル１０Ｃにおいては、ノードＮＡの電位が“Ｈ”レベルであったとするとＭＯＳＦＥＴ２９のゲートは“Ｌ”レベルであり、ＭＯＳＦＥＴ２９とトランスファゲート１２の形成基板には“Ｌ”レベルのバイアスがかかることになる。このため、トランスファゲート１２およびＭＯＳＦＥＴ２９の待機電流を、ＤＴＭＯＳを用いた従来の場合よりも抑制することができる。またノードＮＡが“Ｌ”レベルの場合は、ＭＯＳＦＥＴ２９のゲートは“Ｈ”レベルであり、トランスファゲート１２およびＭＯＳＦＥＴ２９の基板には“Ｈ”レベルのバイアスがかかることになる。このとき、トランスファゲート１２およびＭＯＳＦＥＴ２９の閾値Ｖｔｈは低下するので、トランスファゲート１２がＯＮ時にはトランスファゲート１２の電流利得を大きく取ることができる。これにより、高速動作を行うことが可能となる。
【００３７】
このように本実施形態においては、ノードＮＡが保持する値によってＤＴＭＯＳの特性を効果的に利用するという点において従来技術とは大きく異なっている。また、基板バイアスを統一することによりトランスファゲート１２とＭＯＳＦＥＴ２９の形成されるウェルを同一にすることができる。
【００３８】
以上説明したように、本実施形態の半導体記憶装置は、セル面積が増大するのを可及的に防止することができるとともに従来の場合よりも高速動作が可能となる。
【００３９】
（第５の実施形態）
次に、本発明による半導体記憶装置の第５の実施形態を、図７を参照して説明する。図７は第５の実施形態の半導体記憶装置に係るメモリセルの構成を示す回路図である。この第５の実施形態の半導体記憶装置に係るメモリセル１０Ｄは、第４の実施形態に係るメモリセル１０Ｃにおいて、トランスファゲート１２を、それぞれがｎチャネルＭＯＳＦＥＴからなる複数のトランスファゲート１２１，・・・，１２ｎ（ｎ≧２）に置き換えた構成となっている。
【００４０】
各トランスファゲート１２ｉ（ｉ＝１，・・・，ｎ）は、ソースがノードＮＡに接続され、ドレインが図示しない共通のビット線に接続され、ゲートがそれぞれ異なるワード線（図示せず）に接続された構成となっている。なお、この実施形態にかかるメモリセルはマルチポートのＳＲＡＭ（Static Random Access Memory）に用いることができる。
【００４１】
この実施形態の半導体装置も、第４の実施形態と同様に、セル面積が増大するのを可及的に防止することができるとともに従来の場合よりも高速動作が可能となる。
【００４２】
【発明の効果】
以上述べたように、本発明によれば、セル面積が増大するのを可及的に防止することができるとともに従来の場合よりも高速動作が可能となる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の第１の実施形態にかかるメモリセルの構成を示す回路図。
【図２】第1の実施形態にかかるメモリセルのレイアウトを示す図。
【図３】本発明にかかるトランスファゲートの構成を示す断面図。
【図４】本発明による半導体記憶装置の第２の実施形態にかかるメモリセルの構成を示す回路図。
【図５】本発明による半導体記憶装置の第３の実施形態にかかるメモリセルの構成を示す回路図。
【図６】本発明による半導体記憶装置の第４の実施形態にかかるメモリセルの構成を示す回路図。
【図７】本発明による半導体記憶装置の第５の実施形態にかかるメモリセルの構成を示す回路図。
【図８】従来の半導体記憶装置にかかるメモリセルの構成を示す回路図。
【図９】図８に示すメモリセルのレイアウトを示す図。
【図１０】従来の他の半導体装置にかかるメモリセルの構成を示す回路図。
【図１１】図１０に示すメモリセルのレイアウトを示す図。
【符号の説明】
１０  メモリセル
１２  トランスファゲート
１２ａ  ソース拡散領域
１２ｂ  ドレイン拡散領域
１３  トランスファゲート
１３ａ  ソース拡散領域
１３ｂ  ドレイン拡散領域
２０  データ記憶部
２１  ｐチャネルＭＯＳＦＥＴ
２１ａ  ソース拡散領域
２１ｂ  ドレイン拡散領域
２２  ｎチャネルＭＯＳＦＥＴ
２２ａ  ソース拡散領域
２３  ＣＭＯＳインバータ
２４  ｐチャネルＭＯＳＦＥＴ
２４ａ  ソース拡散領域
２４ｂ  ドレイン拡散領域
２５  ｎチャネルＭＯＳＦＥＴ
２５ａ  ソース拡散領域
２６  ＣＭＯＳインバータ
３１  ウェル
３２  ウェル
３３  ウェル
３４  ウェル
ＢＬ，／ＢＬ  ビット線
ＷＬ  ワード線
【図１】
0004038351.tif 000002
【図２】
0004038351.tif 000003
【図３】
0004038351.tif 000004
【図４】
0004038351.tif 000005
【図５】
0004038351.tif 000006
【図６】
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【図７】
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【図８】
0004038351.tif 000009
【図９】
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【図１０】
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【図１１】
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