(57)【特許請求の範囲】
【請求項１】
半導体基板上にパッド酸化膜及びパッド窒化膜を形成する段階と、
前記半導体基板にトレンチを形成する段階と、
前記トレンチを形成した後、ウォール犠牲酸化工程を実施して前記トレンチ内部面に犠牲酸化膜を形成する段階と、
前記犠牲酸化膜を除去した後、ウォール酸化膜を形成する段階と、
前記トレンチの内部面にライナー酸化膜を形成する段階と、
全体構造上にトレンチ絶縁膜を形成した後、第１平坦化工程を行って前記トレンチ絶縁膜を孤立させる段階と、
前記パッド窒化膜を除去して前記トレンチ絶縁膜の所定の部位を突出させる段階と、
前記トレンチ絶縁膜の突出部を所定の幅にエッチングするためのエッチング工程を行う段階と、
全体構造上に第１ポリシリコン層を形成した後、第２平坦化工程を行ってフローティングゲートを形成する段階と、
全体構造上に誘電体膜及び第２ポリシリコン層を形成した後、エッチング工程を行ってコントロールゲートを形成する段階とを含んでなることを特徴とするフラッシュメモリセルの製造方法。
【請求項２】
前記パッド酸化膜は、７００℃以上、且つ９５０℃以下の温度で乾式または湿式酸化方式を用いて７０Å以上、且つ２００Å以下の厚さに形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項３】
前記パッド窒化膜は、ＬＰ−ＣＶＤ方法によって２０００Å以上、且つ３５００Å以下の厚さに形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項４】
前記トレンチは、内部傾斜面が６０°以上、且つ８５°以下程度の傾斜角を有することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項５】
前記犠牲酸化膜は、前記トレンチの内部面に７００℃以上、且つ１０００℃以下の温度で、７０Å以上、且つ１５０Å以下の厚さに形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項６】
前記犠牲酸化膜は、前記トレンチの内部面に７００℃以上、且つ１０００℃以下の温度で、１５０Å以上、且つ３００Å以下の厚さに形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項７】
前記ウォール酸化膜は、８００℃以上、且つ１０００℃以下の温度で湿式酸化方式を用いて１００Å以上、且つ２００Å以下の厚さに形成されることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項８】
前記ウォール酸化膜は、８００℃以上、且つ１０００℃以下の温度で湿式酸化方式で、３００Å以上、且つ６００Å以下の厚さに形成されることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項９】
前記ライナー酸化膜は、ＤＣＳ（ＳｉＨ２Ｃｌ２）をソースとするＨＴＯを５０Å以上、且つ５００Å以下の厚さに蒸着した後、高温で緻密化工程を行って形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１０】
前記緻密化工程は、９００℃以上、且つ１１００℃以下の高温でＮ２雰囲気中にて２０分以上、且つ３０分間以下で実施することを特徴とする請求項９記載のフラッシュメモリセルの製造方法。
【請求項１１】
前記トレンチ絶縁膜は、前記トレンチを埋め込むようにギャップフィリング工程を行ってＨＤＰ酸化膜を４０００Å以上、且つ１００００Å以下の厚さに形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１２】
前記トレンチ絶縁膜の形成後、９００℃以上、且つ１１００℃以下の高温でＮ２雰囲気中にて２０分以上、且つ３０分間以下で緻密化工程を実施する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１３】
前記第１平坦化工程は、前記パッド窒化膜をエッチングストップ層として用いて実施することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１４】
前記トレンチ絶縁膜の突出部は、前記パッド酸化膜から１５００Å以上、且つ３０００Å以下程度の高さを有することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１５】
前記パッド窒化膜は、Ｈ３ＰＯ４を用いたエッチング工程によって除去することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１６】
前記トレンチ絶縁膜の突出部をエッチングするための前記エッチング工程は、前記トレンチ絶縁膜と前記フローティングゲートとのオーバーラップ領域が１００Å以上、且つ３００Å以下となるようにディップタイムを調節して、ＤＨＦまたはＢＯＥとＳＣ−１を用いた洗浄工程で実施されることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１７】
前記トレンチ絶縁膜の突出部をエッチングするための前記エッチング工程は、前記トレンチ絶縁膜と前記フローティングゲートとのオーバーラップ領域が４００Å以上、且つ６００Å以下となるようにディップタイムを調節して、ＤＨＦまたはＢＯＥとＳＣ−１を用いた洗浄工程で実施されることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１８】
前記第１ポリシリコン層を形成する前に、前記半導体基板の活性領域上に３０Å以上、且つ１００Å以下の厚さにスクリーン酸化膜を形成する段階と、前記半導体基板上にウェル形成のためのイオン注入工程としきい値電圧調節のためのイオン注入工程を行ってウェル領域及び不純物領域を形成する段階と、前記スクリーン酸化膜を除去するためにエッチング工程を行う段階と、前記活性領域上に７５０℃以上、且つ８００℃以下の温度で湿式酸化方式を行った後、熱処理工程を行ってトンネル酸化膜を形成する段階とをさらに含むことを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１９】
前記スクリーン酸化膜を除去するための前記エッチング工程は、前記フローティングゲートと前記トレンチ絶縁膜とのオーバーラップ領域が６００Å以上、且つ８００Å以下となるようにディップタイムを調節して、ＤＨＦまたはＢＯＥとＳＣ−１を用いた洗浄工程で実施されることを特徴とする請求項１８記載のフラッシュメモリセルの製造方法。
【請求項２０】
前記熱処理工程は、前記半導体基板との界面欠陥密度を最小化するために、９００℃以上、且つ９１０℃以下の温度でＮ２を用いて２０分以上、且つ３０分間以下で実施されることを特徴とする請求項１８記載のフラッシュメモリセルの製造方法。
【請求項２１】
前記トンネル酸化膜の形成後、前記フローティングゲートと前記トレンチ絶縁膜とのオーバーラップ領域を６００Å以上、且つ１０００Å以下に調節するために、洗浄工程を実施する段階をさらに含むことを特徴とする請求項１８記載のフラッシュメモリセルの製造方法。
【請求項２２】
前記第１ポリシリコン層は、ＬＰ−ＣＶＤ方式によって８００Å以上、且つ２０００Å以下の厚さに形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項２３】
前記第２平坦化工程は、前記トレンチ絶縁膜の突出部をエッチングストップ層として用いて前記第１ポリシリコン層の所定の部位を研磨することにより、前記トレンチ絶縁膜の突出部が露出されるように実施することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項２４】
前記フローティングゲートは、７００Å以上、且つ１２００Å以下に均一に形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項２５】
前記誘電体膜は、ＯＮＯ構造またはＯＮＯＮ構造で形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項２６】
前記ＯＮＯ構造は、ＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２ＯガスをソースとするＨＴＯで３５Å以上、且つ６０Å以下の厚さに形成される第１酸化膜と、前記第１酸化膜の上部に反応ガスとしてＮＨ３とＤＣＳガスを用いて１Torr以上、且つ３Torr以下の低い圧力下で、６５０℃以上、且つ８００℃以下の温度でＬＰ−ＣＶＤ方式によって５０Å以上、且つ６５Å以下の厚さに形成される窒化膜と、前記窒化膜の上部にＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２ＯガスをソースとするＨＴＯで３５Å以上、且つ６０Å以下の厚さに形成される第２酸化膜とからなることを特徴とする請求項２５記載のフラッシュメモリセルの製造方法。
【請求項２７】
前記誘電体膜は、ベアシリコンウェーファを基準として１５０Å以上、且つ３００Å以下の厚さに酸化されることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項２８】
前記第２ポリシリコン層は、７００Å以上、且つ２０００Å以下の厚さにドープト層が形成されることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項２９】
前記第２ポリシリコン層を形成した後、全体構造上に５００Å以上、且つ１０００Å以下の厚さにタングステン層を形成する段階をさらに含んでなることを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリセルの製造方法に関し、特に、フラッシュメモリセルのカップリング比を増加させることが可能な自己整列フローティングゲート(Self-aligned floating gate)形成方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリセル(flash memory cell)は素子分離工程としてＳＴＩ(shallow trench isolation)工程を用いて実現しているが、マスクパターニング(mask patterning)を用いたフローティングゲートのアイソレーション(isolation)工程時にマスク臨界寸法(critical dimension;ＣＤ)の変化(variation)によってウェーハ均一性(wafer uniformity)が非常に不良であって均一なフローティングゲートの実現が容易でなく、カップリング比(coupling ratio)の変化によってメモリセルのプログラム及び消去フェール(fail)などの問題が発生している。
【０００３】
さらに、高集積化される設計特性上、０.１３μｍ以下の小さいスペース具現時にマスク工程が一層難しくなって均一なフローティングゲートの実現が重要な要素として作用するフラッシュメモリセル製造工程が一層さらに難しくなっている。また、フローティングゲートが均一に形成されない場合、カップリング比の差異が激しくなってメモリセルのプログラム及び消去時に過消去(over erase)などの問題が発生することにより、素子特性に悪い影響を及ぼしており、マスク工程の増加によって製品の歩留まり低下及びコスト上昇の原因になっている。
【０００４】
【発明が解決しようとする課題】
従って、本発明は、かかる問題を解決するために創案されたもので、その目的は、トレンチを埋め込むためのトレンチ絶縁膜の形成前後に実施されるウォール犠牲酸化工程、ウォール酸化工程及びトレンチ絶縁膜洗浄工程を調節して所望のスペースだけトレンチ絶縁膜をエッチングすることにより、フローティングゲートのカップリング比を最大限確保し且つより小さいサイズの素子を実現することが可能なフラッシュメモリセルの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明のフラッシュメモリセルの製造方法は、半導体基板上にパッド酸化膜及びパッド窒化膜を形成する段階と、前記半導体基板にトレンチを形成する段階と、全体構造上にトレンチ絶縁膜を形成した後、第１平坦化工程を行って前記トレンチ絶縁膜を孤立させる段階と、前記パッド窒化膜を除去して前記トレンチ絶縁膜の所定の部位を突出させる段階と、前記トレンチ絶縁膜の突出部を所定の幅にエッチングするためのエッチング工程を行う段階と、全体構造上に第１ポリシリコン層を形成した後、第２平坦化工程を行ってフローティングゲートを形成する段階と、全体構造上に誘電体膜及び第２ポリシリコン層を形成した後、エッチング工程を行ってコントロールゲートを形成する段階とを含んでなることを特徴とする。
【０００６】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。
【０００７】
図１乃至図６は本発明の実施例に係るフラッシュメモリセルの製造方法を説明するために示すフラッシュメモリセルの断面図である。
【０００８】
図１（ａ）を参照すると、半導体基板１０上にパッド酸化膜１２及びパッド窒化膜１４が順次形成される。この際、パッド酸化膜１２は、前記半導体基板１０の上部表面の結晶欠陥を抑制し、或いは表面処理もしくは後続工程によって形成されるパッド窒化膜１４のストレスを緩和するために、７００℃以上、且つ９５０℃以下の温度で乾式または湿式酸化方式を行うことにより、７０Å以上、且つ２００Å以下の厚さに形成される。パッド窒化膜１４はＬＰ−ＣＶＤ(LowPressure-Chemical Vaper Deposition)法で２０００Å以上、且つ３５００Å以下の厚さに比較的厚く形成される。
【０００９】
図１（ｂ）を参照すると、アイソレーション（ＩＳＯ）マスクを用いたＳＴＩ工程を行って、前記パッド窒化膜１４及びパッド酸化膜１２を含んだ半導体基板１０の所定の部位をエッチングすることにより、半導体基板１０の所定の部位が凹むようにトレンチ１６が形成される。これにより、半導体基板１０はトレンチ１６によって活性領域と非活性領域（即ち、トレンチが形成された領域）に分離される。活性領域は図示の如く「Ｗ１」サイズのマスク臨界寸法ＣＤ(critical dimension）を有する。
【００１０】
この際、トレンチ１６の内部傾斜面は６０°以上、且つ８５°以下程度の傾斜角αを有し、パッド窒化膜１４は後続工程によって形成されるフローティングゲート用第１ポリシリコン層の傾斜と後続エッチング工程時のエッチングマージンを考慮し、ほぼ垂直なプロファイルを有するように形成される。
【００１１】
図１（ｃ）を参照すると、ウォール(wall)犠牲(sacrificial;ＳＡＣ)酸化工程を乾式または湿式酸化方式で行ってトレンチ１６内部面のシリコンを酸化させることにより、犠牲酸化膜１８が形成される。
【００１２】
この際、ウォール犠牲酸化工程は、トレンチ１６内部面のエッチング損傷を補償し、最上端部位（即ち、パッド酸化膜１２と接触する部位）をラウンディング状に形成し、後続工程で形成されるトレンチ絶縁膜（即ち、フィールド酸化膜）とフローティングゲート間のオーバーラップを最大に確保するために、７００℃以上、且つ１０００℃以下で乾式または湿式酸化方式によって行われるが、酸化時間(oxidation time)を調節し、最適化された犠牲酸化膜１８の厚さが確保されるように実施される。
【００１３】
即ち、トレンチ絶縁膜とフローティングゲートとのオーバーラップを最大に確保するには、少なくとも犠牲酸化膜１８が１５０Å以上、且つ３００Å以下の厚さに形成されなければならないが、このために、蒸着ターゲットを１５０Å以上、且つ３００Å以下の厚さに設定してウォール犠牲酸化工程を行う。これにより、犠牲酸化膜１８は１５０Å以上、且つ３００Å以下の厚さに形成され、活性領域は「Ｗ２」（Ｗ２＜Ｗ１）のマスク臨界寸法ＣＤを有する。
【００１４】
一方、トレンチ絶縁膜とフローティングゲートとのオーバーラップを考慮しない場合には、ウォール犠牲酸化工程の蒸着ターゲットを調節して、犠牲酸化膜１８が７０Å以上、且つ１５０Å以下の厚さに形成されるようにする。
【００１５】
図２（ａ）を参照すると、犠牲酸化膜１８の厚さをターゲットにした洗浄工程を行って犠牲酸化膜１８を除去した後、ウォール酸化工程を行うことにより、ウォール酸化膜２０が形成される。
【００１６】
この際、ウォール酸化工程は、トレンチ１６内部面の損傷を補償し、トレンチ絶縁膜とフローティングゲートとのオーバーラップを４０％〜７０％（即ち、３００Å〜７００Å）に確保するため、蒸着ターゲットを３００Å以上、且つ６００Å以下にして８００℃以上、且つ１０００℃以下の温度で湿式酸化方式によって行われる。これにより、ウォール酸化膜２０は３００Å以上、且つ６００Å以下（好ましくは、１００Å以上、且つ２００Å以下）の厚さに形成され、活性領域は「Ｗ３」（Ｗ３＜Ｗ２）のマスク臨界寸法（ＣＤ）を有する。
【００１７】
一方、犠牲酸化膜１８を除去するための洗浄工程は、トレンチ絶縁膜とフローティングゲートとのオーバーラップを考慮して実施するが、一般に、ＤＨＦ(Diluted HF；５０：１の比率で Ｈ２Ｏで希釈したＨＦ溶液)またはＢＯＥ(Buffer Oxide Etchant；ＨＦとＮＨ４Ｆを１００：１または３００：１で混合した溶液)とＳＣ−１(ＨＮ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液を所定の比率で混合した溶液)を用いて行われる。また、トレンチ絶縁膜とフローティングゲートとのオーバーラップを考慮しない場合には、ウォール酸化工程の蒸着ターゲットを調節して、ウォール酸化膜２０が１００Å以上、且つ２００Å以下の厚さに形成されるようにする。
【００１８】
図２（ｂ）を参照すると、全体構造上にＤＣＳ（ＳｉＨ２Ｃｌ２-）を基本とするＨＴＯ(High Temperature Oxide)を薄く蒸着した後、高温で緻密化工程を行うことにより、５０Å以上、且つ５００Å以下の厚さにライナー酸化膜２２が形成される。
【００１９】
この際、緻密化工程はＮ２雰囲気で９００℃以上、且つ１１００℃以下の高温で２０分以上、且つ３０分間以下で実施される。これにより、ライナー酸化膜２２の組織が緻密になってエッチング抵抗性が増加するにつれて、ＳＴＩ(shallow trench isolation)工程時に発生するモウトの形成を抑制すると共に、漏洩電流(leakage current)を防止することができる。ここで、ライナー酸化膜２２を緻密化するための緻密化工程は後続のトレンチ絶縁膜形成後に行なうこともできる。
【００２０】
図３（ａ）を参照すると、全体構造上にトレンチ１６を埋め込むように、ＨＤＰ(High Density Plasma)酸化膜を用いた蒸着工程を行うことにより、４０００Å以上、且つ１００００Å以下の厚さにトレンチ絶縁膜２４が形成される。この際、トレンチ絶縁膜２４を蒸着するための蒸着工程としては、トレンチ１６内にボイド(void)が発生しないようにギャップフィリング(gap filling)工程が行われる。
【００２１】
図３（ｂ）を参照すると、全体構造上にパッド窒化膜１４をエッチングストップ層として平坦化工程(ＣＭＰ:chemical mechanical polishing)を行ってトレンチ絶縁膜２４を研磨することにより、パッド窒化膜１４を境界としてトレンチ絶縁膜２４が孤立する。この際、平坦化工程ＣＭＰはパッド窒化膜１４がオーバーエッチングされないように行われる。
【００２２】
次に、パッド窒化膜１４の上部表面に残在するＨＤＰ酸化膜を除去するために洗浄工程を行うが、この洗浄工程時にトレンチ絶縁膜２４がオーバーエッチングされないように調節してトレンチ絶縁膜２４の高さ(height)減少を最小化する。
【００２３】
図４（ａ）を参照すると、全体構造上にパッド酸化膜１２をエッチングストップ層としてＨ３ＰＯ４（燐酸）ディップアウト(Dip out)を用いたストリップ工程（エッチング工程）を行ってパッド窒化膜１４を除去することにより、上部構造が突出形状を有するトレンチ絶縁膜２４が形成される。この際、トレンチ絶縁膜２４の高さＨは活性領域から１５００Å以上、且つ３０００Å以下となるようにストリップ工程を行う。
【００２４】
図４（ｂ）を参照すると、全体構造上に半導体基板１０をエッチングストップ層としてＨＦディップアウトを用いた洗浄工程を行うことにより、パッド酸化膜１２が除去されると同時にトレンチ絶縁膜２４の突出部が所定の幅のニップル形状にエッチングされる。この際、洗浄工程は、ＤＨＦまたはＢＯＥ入り容器に入れてＤＩウォータを用いて洗浄した後、パーティクルを除去するために、さらに半導体基板１０をＳＣ−１入り容器に入れてＤＩウォータによって洗浄した後、半導体基板１０を乾燥させる工程で行われる。
【００２５】
また、洗浄工程はディップタイム(Dip time)、即ちウェットタイム(Wet time)を調節して実施するが、ここではパッド酸化膜１２の蒸着厚さをエッチングターゲットとして設定して実施する。これにより、洗浄工程時にトレンチ絶縁膜２４を所望の厚さだけエッチングすることができるため、トレンチ絶縁膜２４に発生するモウトを抑制すると同時に、後続工程によって形成されるフローティングゲートのスペーシング(spacing)を最小化することができる。即ち、ウォール酸化工程によって形成されたウォール酸化膜２０と高温緻密化工程によって緻密化されたライナー酸化膜２２は、洗浄溶液のＨＦに対するエッチング率(etch rate)がトレンチ絶縁膜２４より低いため、トレンチ絶縁膜２４に発生するモウトを抑制すると共に、トレンチ絶縁膜２４を所望の厚さだけエッチングすることができる。
【００２６】
一方、犠牲酸化膜１８及びウォール酸化膜２０を形成するための全工程に亘って、フローティングゲートとトレンチ絶縁膜２４とのオーバーラップ領域を考慮して工程を実施した場合には、フローティングゲートとトレンチ絶縁膜２４とのオーバーラップ領域の大きさを１００Å以上、且つ３００Å以下（または２０％以上、且つ３０％以下）に設定して洗浄工程を実施し、犠牲酸化膜１８及びウォール酸化膜２０でフローティングゲートとトレンチ絶縁膜２４とのオーバーラップ領域を考慮しないで工程を実施した場合には、フローティングゲートとトレンチ絶縁膜２４とのオーバーラップ領域の大きさを４００Å以上、且つ６００Å以下に設定して洗浄工程を実施する。
【００２７】
つまり、フローティングゲートのカップリング比はウォール犠牲酸化工程、ウォール酸化工程及びトレンチ絶縁膜２４を所定の幅にエッチングするための洗浄工程の調節によって調節することができる。本発明では、ウォール犠牲酸化工程及びウォール酸化工程で１次にフローティングゲートのカップリング比を調節した後、トレンチ絶縁膜２４の洗浄工程で２次に調節する方法、或いはウォール犠牲酸化工程及びウォール酸化工程は一般的な工程で実施した後、トレンチ絶縁膜２４をエッチングするための洗浄工程でフローティングゲートのカップリング比を調節する方法を採用している。即ち、ウォール犠牲酸化工程及びウォール酸化工程では酸化時間を調節して活性領域のマスク臨界寸法ＣＤを所定の幅に減少させ、トレンチ絶縁膜２４の洗浄工程時にはディップタイムを調節してトレンチ絶縁膜２４のニップルの大きさを調節する。
【００２８】
次に、ウェル形成のためのイオン注入工程及びしきい値電圧（ＶＴ）調節のためのイオン注入工程のために活性領域上にスクリーン酸化工程(screen oxidation)を行ってスクリーン酸化膜２６を形成した後、ウェル形成のためのイオン注入工程及びしきい値電圧調節のためのイオン注入工程を実施することにより、半導体基板１０の活性領域にウェル領域及び不純物領域（図示せず）が形成される。この際、スクリーン酸化工程を７５０℃〜９００℃の温度で湿式または乾式酸化方式によって行うことにより、スクリーン酸化膜２６は３０Å以上、且つ１００Å以下の厚さに形成される。
【００２９】
図５（ａ）を参照すると、洗浄工程（エッチング工程）を行ってスクリーン酸化膜２６を除去した後、スクリーン酸化膜２６の除去された部位にトンネル酸化膜２８を形成する。この際、トンネル酸化膜２８は、７５０℃以上、且つ８００℃以下の温度で湿式酸化方式によって蒸着した後、半導体基板１０との界面欠陥密度を最小化するために、９００℃以上、且つ９１０℃以下の温度でＮ２を用いて２０分以上、且つ３０分間以下で熱処理することにより形成される。
【００３０】
また、スクリーン酸化膜２６を除去するための洗浄工程（エッチング工程）は、ＤＨＦまたはＢＯＥ溶液とＳＣ−１を用いて実施するが、トレンチ絶縁膜２４のニップル（突出部）の大きさが０.０５μｍ以上、且つ０.１５μｍ以下となるようにディップタイムを調節して、フローティングゲートとトレンチ絶縁膜２４とのオーバーラップ領域が６００Å以上、且つ８００Å以下、或いは前工程（トレンチ絶縁膜の洗浄工程）によるオーバーラップ領域より１００Å以上、且つ３００Å以下程度増加するように実施される。
【００３１】
一方、スクリーン酸化膜２６を除去するための洗浄工程とは別途に、洗浄工程を行ってフローティングゲートとトレンチ絶縁膜２４とのオーバーラップ領域を６００Å以上、且つ１０００Å以下に調節することもできる。
【００３２】
次に、グレーンサイズが最小化されて電界集中を防止するように、全体構造上にＳｉＨ４またはＳｉ２Ｈ６とＰＨ３ガス雰囲気で５８０℃〜６２０℃の温度と０.１Torr〜３Torrの低い圧力条件のＬＰ−ＣＶＤ方式で蒸着工程を行うことにより、フローティングゲート用第１ポリシリコン層３０が８００Å以上、且つ２０００Å以下の厚さに形成される。
【００３３】
図５（ｂ）を参照すると、全体構造上にトレンチ絶縁膜２４のニップル（突出部）をエッチングストップ層として平坦化工程ＣＭＰを行って第１ポリシリコン層３０を研磨することにより、トレンチ絶縁膜２４の突出部が露出し、それを境界として第１ポリシリコン層３０が孤立してフローティングゲート３２が形成される。この際、フローティングゲート３２は７００Å以上、且つ１２００Å以下程度に均一に形成される。
【００３４】
その後、洗浄工程を行ってフローティングゲート３２の間に突出するトレンチ絶縁膜２４のニップルを所望のターゲットだけエッチングする。これにより、フローティングゲート３２の表面積を確保してカップリング比を十分大きくする。
【００３５】
図６を参照すると、全体構造上にＯＮＯ(Oxide/Nitride/Oxide)構造またはＯＮＯＮ(Oxide/Nitride/Oxide/Nitride)構造の誘電体膜３４が形成される。この際、ＯＮＯ構造の場合、誘電体膜３４の下部と上部を構成する酸化膜は部分的に優れた耐圧と優れたＴＤＤＢ(Time Dependent Dielectric Breakdown)特性を有するＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソース（基本）とするＨＴＯを用いて３５Å以上、且つ８０Å以下の厚さに形成するが、６００℃〜７００℃の温度でローディングした後、０.１Torr〜３Torrの低い圧力下で約８１０℃〜８５０℃の温度に上昇させるＬＰ−ＣＶＤ方式によって形成する。また、誘電体膜３４の下部と上部との間に構成される窒化膜は、反応ガスとしてＮＨ３とＤＣＳガスを用いて３５Å以上、且つ８０Å以下の厚さに形成されるが、６５０℃以上、且つ８００℃以下の温度と１Torr以上、且つ３Torr以下の低い圧力下でＬＰ−ＣＶＤ方式によって形成する。
【００３６】
ＯＮＯ構造の一例としては、ＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソース（基本）とするＨＴＯで３５Å以上、且つ６０Å以下の厚さに形成される第１酸化膜と、該第１酸化膜の上部に反応ガスとしてＮＨ３とＤＣＳガスを用いて１Torr以上、且つ３Torr以下の低い圧力下で、６５０℃以上、且つ８００℃以下の温度でＬＰ−ＣＶＤ方式によって５０Å以上、且つ６５Å以下の厚さに形成される窒化膜と、該窒化膜の上部にＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソース（基本）とするＨＴＯで３５Å以上、且つ６０Å以下の厚さに形成される第２酸化膜とからなる積層構造が好ましい。
【００３７】
次に、誘電体膜３４の質を向上させ且つ半導体基板１０の上部層のインタフェース(interface)を強化させるために、熱処理工程が実施される。この際、熱処理工程はベアシリコンウェーハ(Bare Si wafer)、即ちモニタリングウェーハ(monitoringwafer)を基準として１５０Å以上、且つ３００Å以下の厚さに誘電体膜３４が酸化されるように湿式酸化方式で行われる。ここで、誘電体膜３４の形成工程と熱処理工程は、素子特性に符合する厚さとなるように行われるが、各層間への自然酸化膜形成または不純物汚染を予防するために、工程間の時間がほぼ遅延することなく実施される。
【００３８】
次に、全体構造上に第２ポリシリコン層３６、金属層３８及びハードマスク４０を順次形成する。この際、第２ポリシリコン層３６はＬＰ−ＣＶＤ方式で蒸着されたシリコン層を用いて７００Å以上、且つ２０００Å以下の厚さにドープト層を形成する。一方、第２ポリシリコン層３６を形成した後、エッチング工程を行ってコントロールゲートを形成するが、そのコントロールゲートは第２ポリシリコン層３６を形成した後、タングステンを用いて全体構造上に５００Å以上、且つ１０００Å以下の厚さにタングステン層を形成した金属層３８からなる。
【００３９】
【発明の効果】
上述したように、本発明は、トレンチを埋め込むためにギャップフィリングされるトレンチ絶縁膜の形成前後に実施されるウォール犠牲酸化工程、ウォール酸化工程及びトレンチ絶縁膜洗浄工程を調節して所望のスペーサだけトレンチ絶縁膜をエッチングすることにより、フローティングゲートのカップリング比を確保し且つより小さいサイズの素子を実現することができる。
【００４０】
また、本発明は、従来のマスク工程及びエッチング工程を使用することなく均一なフローティングゲートを形成することにより、マスク臨界寸法の変化による素子の不均一性を改善することができる。
【００４１】
また、本発明は、フローティングゲート形成工程までマスク工程としてＩＳＯマスク工程のみを実施することにより、ＩＳＯマスク、キー(key)マスク及びフローティングゲート用マスクを含んで３回のマスク工程が行われる従来の技術の工程に比べて著しく工程の単純化に寄与することができるため、製品の歩留まり向上とコスト節減効果がある。
【００４２】
また、本発明は、均一なフローティングゲートを形成してカップリング比の変化を最小化することにより、素子の特性を改善することができる。
【００４３】
また、本発明は、次世代の高集積フラッシュメモリセルの実現を容易にするとともに、トレンチ絶縁膜の高さ調節と洗浄工程のディップタイムの調節によって様々な工程マージンの確保が可能である。
【００４４】
従って、本発明は、複雑な工程及び高価装備の追加所要なしで従来の装備と工程を用いて応用／適用することにより、低費用(low cost)と高信頼性(high reliability)を有する素子の形成が可能である。
【図面の簡単な説明】
【図１】本発明の実施例に係るフラッシュメモリセルの製造方法を説明するために示す断面図である。
【図２】本発明の実施例に係るフラッシュメモリセルの製造方法を説明するために示す断面図である。
【図３】本発明の実施例に係るフラッシュメモリセルの製造方法を説明するために示す断面図である。
【図４】本発明の実施例に係るフラッシュメモリセルの製造方法を説明するために示す断面図である。
【図５】本発明の実施例に係るフラッシュメモリセルの製造方法を説明するために示す断面図である。
【図６】本発明の実施例に係るフラッシュメモリセルの製造方法を説明するために示す断面図である。
【符号の説明】
１０ 半導体基板
１２ パッド酸化膜
１４ パッド窒化膜
１６ トレンチ
１８ 犠牲酸化膜
２０ ウォール酸化膜
２２ ライナー酸化膜
２４ トレンチ絶縁膜
２６ スクリーン酸化膜
２８ トンネル酸化膜
３０ 第１ポリシリコン層
３２ フローティングゲート
３４ 誘電体膜
３６ 第２ポリシリコン層
３８ 金属層
４０ 反射防止膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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