(57)【特許請求の範囲】
【請求項１】
半導体基板を供給する段階と、
前記半導体基板上に下部電極を形成する段階と、
前記下部電極上にＴａ１−ｘＡｌｘＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜を形成する段階と、
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜上に上部電極を形成する段階とを含んでなり、
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜を形成する段階は、３００乃至６００℃温度のＬＰ−ＣＶＤチャンバー内に１０ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｃ／ｍｉｎ）乃至１０００ｓｃｃｍ流量のＮＨ３ガスを定量供給した状態で、Ｔａ（ＯＣ２Ｈ５）５（ｔａｎｔａｌｕｍ  ｅｔｈｙｌａｔｅ）とＡｌ（ＯＣ２Ｈ５）３（ａｌｕｍｉｎｕｍ  ｅｔｈｙｌａｔｅ）溶液を含む金属有機化合物溶液を流量調節器を介して蒸発器又は蒸発管内に定量供給し、１５０乃至３００℃の温度範囲内で定温に維持されている蒸発器又は蒸発管内で気化させて得られる化学気相蒸着（ＣＶＤ）用Ｔａ成分の化学蒸気とＡｌ成分の化学蒸気を、１５０℃温度以上の供給管を通してＬＰ−ＣＶＤチャンバー内に注入し、チャンバー内の全体圧力を１００Ｔｏｒｒ以下の雰囲気に維持した状態で化学蒸気蒸着を誘導して蒸着することを特徴とする半導体素子のキャパシタ製造方法。
【請求項２】
半導体基板を供給する段階と、
前記半導体基板上に下部電極を形成する段階と、
前記下部電極上にＴａ１−ｘＡｌｘＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜を形成する段階と、
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜に低温プラズマによる酸化処理を行う段階と、
前記酸化処理されたＴａ１−ｘＡｌｘＯｙＮｚ誘電体膜をアニーリング処理して結晶化を誘導する段階と、
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜上に上部電極を形成する段階とを含んでなり、
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜を形成する段階は、３００乃至６００℃温度のＬＰ−ＣＶＤチャンバー内に１０ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｃ／ｍｉｎ）乃至１０００ｓｃｃｍ流量のＮＨ３ガスを定量供給した状態で、Ｔａ（ＯＣ２Ｈ５）５（ｔａｎｔａｌｕｍ  ｅｔｈｙｌａｔｅ）とＡｌ（ＯＣ２Ｈ５）３（ａｌｕｍｉｎｕｍ  ｅｔｈｙｌａｔｅ）溶液を含む金属有機化合物溶液を流量調節器を介して蒸発器又は蒸発管内に定量供給し、１５０乃至３００℃の温度範囲内で定温に維持されている蒸発器又は蒸発管内で気化させて得られる化学気相蒸着（ＣＶＤ）用Ｔａ成分の化学蒸気とＡｌ成分の化学蒸気を、１５０℃温度以上の供給管を通してＬＰ−ＣＶＤチャンバー内に注入し、チャンバー内の全体圧力を１００Ｔｏｒｒ以下の雰囲気に維持した状態で化学蒸気蒸着を誘導して蒸着することを特徴とする半導体素子のキャパシタ製造方法。
【請求項３】
前記下部電極は、シリコン系物質であるドープドポリシリコン又は非晶質シリコンで形成することを特徴とする請求項１又は２に記載の半導体素子のキャパシタ製造方法。
【請求項４】
前記下部電極は、スタック（ｓｉｍｐｌｅ  ｓｔａｃｋｅｄ）構造、シリンダー構造、円筒形構造、又は凹（ｃｏｎｃａｖｅ）構造に形成することを特徴とする請求項１又は２に記載の半導体素子のキャパシタ製造方法。
【請求項５】
前記下部電極の表面上にＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）を形成する段階をさらに含むことを特徴とする請求項１又は２に記載の半導体素子のキャパシタ製造方法。
【請求項６】
前記下部電極は、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物質中いずれか一つを用いて形成することを特徴とする請求項１又は２に記載の半導体素子のキャパシタ製造方法。
【請求項７】
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜を形成する前に、前記下部電極を窒化処理又は酸化処理する段階をさらに含むことを特徴とする請求項１又は２に記載の半導体素子のキャパシタ製造方法。
【請求項８】
前記下部電極を窒化処理する段階は、低圧化学気相蒸着（ＬＰＣＶＤ）チャンバー内で、ＮＨ３ガス又はＮ２／Ｈ２ガス雰囲気下で半導体基板の温度を３００乃至５００℃に維持させた状態でプラズマを放電させることにより行われることを特徴とする請求項７記載の半導体素子のキャパシタ製造方法。
【請求項９】
前記下部電極を窒化処理する段階は、６５０乃至９５０℃の温度及びＮＨ３ガス雰囲気下で、急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ：ＲＴＰ）工程により行われることを特徴とする請求項７記載の半導体素子のキャパシタ製造方法。
【請求項１０】
前記下部電極を窒化処理する段階は、５００乃至１０００℃の温度及びＮＨ３ガス雰囲気下で行うことを特徴とする請求項７記載の半導体素子のキャパシタ製造方法。
【請求項１１】
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜を形成する前に、蒸気状態又は溶液状態のＨＦ化合物を利用して前記半導体基板を洗浄する段階をさらに含むことを特徴とする請求項１又は２に記載の半導体素子のキャパシタ製造方法。
【請求項１２】
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜を形成する段階後、３００乃至６００℃の温度とＮ２Ｏ又はＯ２ガス雰囲気下で、低温プラズマによる酸化処理を行う段階をさらに含むことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１３】
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜に低温プラズマによる酸化処理段階実行後、７００乃至９００℃の温度とＮ２又はＮＨ３雰囲気下の電気炉又はＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）でアニーリング処理して結晶化を誘導する段階をさらに含むことを特徴とする請求項１２記載の半導体素子のキャパシタ製造方法。
【請求項１４】
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜に低温プラズマによる酸化処理段階実行後、前記低温プラズマによる酸化処理を行うチャンバーとクラスター（ｃｌｕｓｔｅｒ）化されている隣接ＲＴＰチャンバーで、真空が途切れることなくインシトゥ（ｉｎ−ｓｉｔｕ）で結晶化を誘導する段階をさらに含むことを特徴とする請求項１２記載の半導体素子のキャパシタ製造方法。
【請求項１５】
前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜を形成する段階後、７００乃至９００℃の温度とＮ２Ｏ又はＯ２雰囲気下で、常圧又は減圧状態の電気炉又はＲＴＰでアニーリング処理を行う段階をさらに含むことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
【請求項１６】
前記上部電極は、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物質中いずれか一つを用いて形成することを特徴とする請求項１又は２に記載の半導体素子のキャパシタ製造方法。
【請求項１７】
前記上部電極は、前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜上に前記金属系物質を１００乃至６００Åの厚さで形成した後、その上にドープドポリシリコン層を積層して形成することを特徴とする請求項１６記載の半導体素子のキャパシタ製造方法。
【請求項１８】
前記下部電極と上部電極の両方を、ドープドポリシリコン又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物質中いずれか一つを用いて形成することを特徴とする請求項１又は２に記載の半導体素子のキャパシタ製造方法。
【請求項１９】
前記低温プラズマにより酸化処理を行う段階は、３００乃至６００℃の温度とＮ２Ｏ又はＯ２ガス雰囲気下で行うことを特徴とする請求項２に記載の半導体素子のキャパシタ製造方法。
【請求項２０】
前記酸化処理されたＴａ１−ｘＡｌｘＯｙＮｚ誘電体膜をアニーリング処理する段階は、７００乃至９００℃の温度とＮ２又はＮＨ３雰囲気下の電気炉又はＲＴＰで行うことを特徴とする請求項２に記載の半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のキャパシタに関し、より具体的には半導体素子で求める充電容量を十分確保できながら優れた電気的特性を得ることができる半導体素子のキャパシタ製造方法に関するものである。
【０００２】
【従来の技術】
一般に、微細化した半導体工程技術の発達でメモリ製品の高集積化が加速化するに伴い、単位セルの面積が大きく減少されることは勿論動作電圧の低電圧化がなされている。しかし、記憶素子の動作に必要な充電容量はセル面積の減少にも拘らず、ソフトエラー（ｓｏｆｔ  ｅｒｒｏｒ）の発生とリフレッシュ時間（ｒｅｆｒｅｓｈ  ｔｉｍｅ）の短縮を防ぐため、２５ｆＦ／ｃｅｌｌ以上の十分な充電容量が求められている。
【０００３】
従来は窒化膜／酸化膜（ＮＯ）構造のような、窒化膜を誘電体に用いているＤＲＡＭ用キャパシタの場合は、有効表面積を増大させて充電容量を確保するため、下部電極を３次元構造に形成するか、又は下部電極の高さを高くした。しかし、下部電極を３次元構造に形成することは、工程上の困難さにより充電容量を確保するに限界がある。
さらに、下部電極の高さを高くすることは、高さが増加するに伴って発生するセル領域と周辺回路領域間の段差により、後続露光工程時に焦点深度（Ｄｅｐｔｈ  ｏｆ  Ｆｏｃｕｓ）が確保されず配線工程以後の集積工程時に悪影響を及ぼすことになる。従って、従来のＮＯ構造のキャパシタでは２５６Ｍ以上の次世代ＤＲＡＭ素子に必要な充電容量を確保するに限界がある。
最近は、このようなＮＯキャパシタの限界を克服するために誘電定数値が４乃至５であるＮＯ薄膜の代りに、誘電定数値が２５乃至２７であるＴａ２Ｏ５薄膜を誘電体膜に利用するＴａ２Ｏ５キャパシタの開発が行われている。
【０００４】
このような観点で、従来技術に係る半導体素子のキャパシタ及びその製造方法を、図１乃至図３を参照して説明すれば次の通りである。
図１は、従来技術に係る半導体素子のキャパシタ及びその製造方法において、誘電体膜にＴａ２Ｏ５薄膜を用いた場合のキャパシタ断面図である。
図２は、従来技術に係るキャパシタ製造方法において、Ｔａ２Ｏ５誘電体膜を形成した後、後続熱処理（酸化工程）時に活性酸素によりＴａ２Ｏ５薄膜内に存在する酸素空孔と炭素不純物が除去されることを示す図面である。
図３は、従来技術に係るキャパシタ製造方法において、Ｔａ２Ｏ５薄膜を蒸着した後、Ｎ２Ｏ熱処理（酸化処理）工程を進めたキャパシタの断面ＳＥＭ写真を示す図面である。
【０００５】
従来技術に係る半導体素子のキャパシタ及びその製造方法は、図１に示したように、先ず半導体基板１上に層間絶縁膜３を形成し、これをパターニングして半導体基板１の一部を露出させる。その次に、露出した半導体基板１を含む層間絶縁膜３上にドープドポリシリコン層を蒸着し、これをパターニングして下部電極５を形成する。
次いで、下部電極５を含む層間絶縁膜３上面にＴａ２Ｏ５薄膜７を形成した後、その上にＴｉＮとドープドポリシリコンを積層して上部電極９を形成することによりキャパシタ製造を完了する。
【０００６】
しかし、上記従来のキャパシタにおけるＴａ２Ｏ５薄膜７は、図２でのように、不安定な化学量論比を有するためＴａとＯの組成比の差による置換形Ｔａ原子が薄膜内に存在することになる。即ち、Ｔａ２Ｏ５薄膜は物質自体の不安定な化学的組成比のため、薄膜内には酸素欠乏（Ｏｘｙｇｅｎ  ｖａｃａｎｃｙ）状態の置換形Ｔａ原子が常に局部的に存在するしかない。よって、ダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）による構造的欠陥（ｄｅｆｅｃｔ）または構造的不均一性（ｈｏｍｏｇｅｎｅｉｔｙ）が生じることとなる。
【０００７】
特に、Ｔａ２Ｏ５薄膜の酸素空孔の数は成分等の含量と結合程度に従って多少の差はあり得るが、完全に除去することはできない。
結果的に、キャパシタの漏洩電流を防ぐためＴａ２Ｏ５薄膜の不安定な化学量論比を安定化させ、誘電体薄膜内に残存している置換形Ｔａ原子を酸化させる別途の酸化工程が必要である。
さらに、Ｔａ２Ｏ５薄膜は上部電極及び下部電極に用いられるポリシリコン（オキシド系電極）又はＴｉＮ（金属系電極）との酸化反応性が大きいため、薄膜内に存在する酸素が界面に移動して低誘電酸化層を形成すると共に界面の均質性を大きく低下させる。
【０００８】
なお、薄膜形成時にＴａ２Ｏ５薄膜の前駆体（ｐｒｅｃｕｒｓｏｒ）であるＴａ（ＯＣ２Ｈ５）５の有機物と、Ｏ２又はＮ２Ｏガスの反応により不純物の炭素（Ｃ）原子と、Ｃ、ＣＨ４、Ｃ２Ｈ４等のような炭素化合物及び水分（Ｈ２Ｏ）が共に存在することになる。結局、Ｔａ２Ｏ５薄膜内に不純物として存在する炭素原子（Ｃａｒｂｏｎ）、イオンとラジカル（Ｒａｄｉｃａｌ）だけでなく酸素空孔によりキャパシタの漏洩電流が増加することになり、誘電特性が劣化する問題点を有する。
従って、従来はこのような問題点を克服するため、Ｎ２Ｏ又はＯ２雰囲気下で電気炉又はＲＴＰを利用して後続熱処理（酸化工程）を行う技術が提案されていた。
【０００９】
【発明が解決しようとする課題】
しかし、従来のこのような後続熱処理過程で、図３でのように、酸化剤の活性酸素（Ｏ＊）成分が電荷貯蔵電極のドープドポリシリコンとＴａ２Ｏ５誘電体膜の間の界面まで拡散し、低誘電率を有する酸化膜（ＳｉＯ２）が形成されることによりキャパシタの等価酸化膜（Ｔｏｘ）が厚くなることになる。
結局、Ｔａ２Ｏ５（ε＝２５）が比較的に大きい誘電率を有するにも拘らず、図３でのように、界面に約２５〜３５Å程度の酸化層が存在するため事実上Ｔｏｘ＝３０Å以下の値を得ることができない。
従って、Ｔａ２Ｏ５誘電体膜を用いる場合、キャパシタの充電容量はＮＯキャパシタの約１．５倍程度しか得ることができないという問題点があった。
【００１０】
そこで、本発明は上記従来の半導体素子のキャパシタ及びその製造方法における問題点に鑑みてなされたものであって、高集積素子で求める充電容量を十分確保できながら優れた電気的特性を得ることができる半導体素子のキャパシタ及びその製造方法を提供することを目的とする。
また、本発明の他の目的は、簡単なスタック構造又は凹んだ構造の電荷貯蔵電極を用いても高集積素子で求められる十分な充電容量を得ることができ、単位工程数の減少と共に単位工程時間が短縮されることにより、生産コストを節減させることができる半導体素子のキャパシタ及びその製造方法を提供することにある。
また、本発明の他の目的は、ＬＰ−ＣＶＤ法を利用して化学量論比がＴａ２Ｏ５より安定的で高い誘電率を有する誘電体薄膜でなるキャパシタを製造できる半導体素子のキャパシタ及びその製造方法を提供することにある。
また、本発明の他の目的は、低温プラズマ酸化処理法を利用して下部電極と誘電体膜の間の界面に低誘電酸化膜が厚く形成されることを防止できることは勿論、誘電体膜内に存在する不純物を効果的に除去できる半導体素子のキャパシタ及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子のキャパシタ製造方法は、半導体基板を供給する段階と、前記半導体基板上に下部電極を形成する段階と、前記下部電極上にＴａ１−ｘＡｌｘＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜を形成する段階と、前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜上に上部電極を形成する段階とを含んでなり、前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜を形成する段階は、３００乃至６００℃温度のＬＰ−ＣＶＤチャンバー内に１０ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｃ／ｍｉｎ）乃至１０００ｓｃｃｍ流量のＮＨ３ガスを定量供給した状態で、Ｔａ（ＯＣ２Ｈ５）５（ｔａｎｔａｌｕｍ  ｅｔｈｙｌａｔｅ）とＡｌ（ＯＣ２Ｈ５）３（ａｌｕｍｉｎｕｍ  ｅｔｈｙｌａｔｅ）溶液を含む金属有機化合物溶液を流量調節器を介して蒸発器又は蒸発管内に定量供給し、１５０乃至３００℃の温度範囲内で定温に維持されている蒸発器又は蒸発管内で気化させて得られる化学気相蒸着（ＣＶＤ）用Ｔａ成分の化学蒸気とＡｌ成分の化学蒸気を、１５０℃温度以上の供給管を通してＬＰ−ＣＶＤチャンバー内に注入し、チャンバー内の全体圧力を１００Ｔｏｒｒ以下の雰囲気に維持した状態で化学蒸気蒸着を誘導して蒸着することを特徴とする。
【００１２】
また、上記目的を達成するためになされた本発明による半導体素子のキャパシタ製造方法は、半導体基板を供給する段階と、前記半導体基板上に下部電極を形成する段階と、前記下部電極上にＴａ１−ｘＡｌｘＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜を形成する段階と、前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜に低温プラズマによる酸化処理を行う段階と、前記酸化処理されたＴａ１−ｘＡｌｘＯｙＮｚ誘電体膜をアニーリング処理して結晶化を誘導する段階と、前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜上に上部電極を形成する段階とを含んでなり、前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜を形成する段階は、３００乃至６００℃温度のＬＰ−ＣＶＤチャンバー内に１０ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｃ／ｍｉｎ）乃至１０００ｓｃｃｍ流量のＮＨ３ガスを定量供給した状態で、Ｔａ（ＯＣ２Ｈ５）５（ｔａｎｔａｌｕｍ  ｅｔｈｙｌａｔｅ）とＡｌ（ＯＣ２Ｈ５）３（ａｌｕｍｉｎｕｍ  ｅｔｈｙｌａｔｅ）溶液を含む金属有機化合物溶液を流量調節器を介して蒸発器又は蒸発管内に定量供給し、１５０乃至３００℃の温度範囲内で定温に維持されている蒸発器又は蒸発管内で気化させて得られる化学気相蒸着（ＣＶＤ）用Ｔａ成分の化学蒸気とＡｌ成分の化学蒸気を、１５０℃温度以上の供給管を通してＬＰ−ＣＶＤチャンバー内に注入し、チャンバー内の全体圧力を１００Ｔｏｒｒ以下の雰囲気に維持した状態で化学蒸気蒸着を誘導して蒸着することを特徴とする。
【００１４】
【発明の実施の形態】
次に、本発明にかかる半導体素子のキャパシタ及びその製造方法の実施の形態の具体例を図面を参照しながら説明する。
図４乃至図７は、本発明の第１の実施例による半導体素子のキャパシタ及びその製造方法を説明するための半導体素子の断面図である。
【００１５】
本発明の第１の実施例による半導体素子のキャパシタ及びその製造方法は、図４に示したように、先ず半導体素子を形成するための幾多の構造（未図示）等が形成された半導体基板１１上に層間絶縁膜１３を形成し、層間絶縁膜１３内に下部電極をコンタクトさせるためのコンタクト（未図示）を形成する。
その次に、コンタクトを含む層間絶縁膜１３の上面に下部電極用導電物質層、例えばドープドポリシリコンを蒸着し、これをパターニングしてキャパシタの下部電極１５を形成する。このとき、下部電極１５はドープドポリシリコン以外にドープド非晶質シリコンのようなシリコン系物質で形成するか、又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔのような金属系物質中何れか一つを用いて形成する。
【００１６】
また、下部電極１５は他の例として、簡単なスタック構造（ｓｉｍｐｌｅ  ｓｔａｃｋｅｄ  ｓｔｒｕｃｔｕｒｅ）又は図面に示されたシリンダー構造を基本にする、二重及び三重構造のような多様な３次元構造に形成して有効表面積を増大させることもできる。
なお、下部電極１５の他の実施例として、図８に凹（ｃｏｎｃａｖｅ）構造及び図９にシリンダー構造のストレージノードを形成した後、ストレージノードの表面にＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）構造の半球型ポリシリコン層を形成して下部電極に用いたものを示す。
【００１７】
次に、図５に示したように、選択的な工程として、下部電極１５の表面を窒化処理させて下部電極１５の表面に窒化膜１７を薄く形成する。このとき、窒化膜１７は後続工程で進められるキャパシタの誘電体膜形成時又は後続熱工程により、誘電体膜と下部電極との界面に低誘電率を有する自然酸化膜（ＳｉＯ２）が生成されることを防ぐ役割を果たす。
【００１８】
さらに、窒化膜１７は低圧化学気相蒸着（ＬＰ−ＣＶＤ）チャンバーで誘電体膜形成前にその場（ｉｎ−ｓｉｔｕ）でプラズマを放電させ、ＮＨ３ガス又はＮ２／Ｈ２ガス雰囲気と基板温度を３００乃至５００℃の温度に維持した状態で窒化させて形成する。なお、窒化膜１７は、プラズマを利用する方法の代りに急速熱工程（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ；ＲＴＰ）を利用し、６５０乃至９５０℃の温度及びＮＨ３ガス雰囲気でアニーリングして形成するか、又は電気炉（ｆｕｒｎａｃｅ）を利用して５００乃至１０００℃の温度及びＮＨ３ガス雰囲気下で形成することもできる。
【００１９】
一方、後続工程であるキャパシタの誘電体膜形成時又は後続熱工程により、誘電体膜と下部電極との界面に低誘電率を有する自然酸化膜（ＳｉＯ２）が生成されることを防ぐための方法には、前記のような窒化膜１７を形成する方法の代りに、下部電極１５の表面をＨＦ蒸気（ＨＦ  ｖａｐｏｒ）又はＨＦ溶液を用いて自然酸化膜を除去することもできる。
さらに、窒化膜１７の代りにＨＦ化合物を利用し、下部電極１５を表面処理する前又は後に界面を洗浄するか、又は均一性（ｕｎｉｆｏｒｍｉｔｙ）を向上させるためＮＨ４ＯＮ溶液又はＨ２ＳＯ４溶液等の化合物を用いて界面を処理することもできる。
【００２０】
なお、上述したように、キャパシタの誘電体膜の形成前又は形成後に酸化抵抗性を増加させるため、プラズマ又は急速熱処理工程（ＲＴＰ）を利用してＮＨ３ガス又はＮ２／Ｈ２ガス雰囲気で下部電極１５の表面を３００乃至９５０℃の温度範囲内で窒化処理するか、或いはＮＯ２又はＯ２ガス雰囲気で熱処理し、ダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）による構造的欠陥（ｄｅｆｅｃｔ）または構造的不均一性（ｈｏｍｏｇｅｎｅｉｔｙ）を改善して漏洩電流特性を向上させることができる。
【００２１】
一方、窒化膜１７形成の代りに、下部電極１５と後続工程で形成される誘電体膜を同じＬＰ−ＣＶＤ（下部電極蒸着用チャンバーと誘電体膜蒸着用チャンバーが互いにクラスター（ｃｌｕｓｔｅｒ）化されている蒸着システム）内で真空が途切れることなくインシトゥ（ｉｎ−ｓｉｔｕ）で蒸着し、下部電極と誘電体膜の間の界面に低誘電酸化膜が形成されることを基本的に防ぐこともできる。
【００２２】
次いで、図６に示したように、窒化膜１７を含む全体構造の上部面にＴａ１−ｘＡ１ｘＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜１９を蒸着する。
このとき、Ｔａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を蒸着するための前駆体（ｐｒｅｃｕｒｓｏｒ）には、Ｔａ（ＯＣ２Ｈ５）５（ｔａｎｔａｌｕｍ  ｅｔｈｙｌａｔｅ）とＡｌ（ＯＣ２Ｈ５）３（ａｌｕｍｉｎｕｍ  ｅｔｈｙｌａｔｅ）を用いる。
【００２３】
さらに、Ｔａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を形成する工程を簡略に説明すれば次の通りである。
先ず、ＮＨ３ガスを３００乃至６００℃温度のＬＰ−ＣＶＤチャンバー内に１０ｓｃｃｍ乃至１０００ｓｃｃｍ流量で定量供給する。このとき、ＮＨ３ガスの流量は、好ましくは３０乃至６００ｓｃｃｍ、さらに好ましくは５０乃至３００ｓｃｃｍで定量供給する。
【００２４】
その次に、Ｔａ（ＯＣ２Ｈ５）５（ｔａｎｔａｌｕｍ  ｅｔｈｙｌａｔｅ）とＡｌ（ＯＣ２Ｈ５）３（ａｌｕｍｉｎｕｍ  ｅｔｈｙｌａｔｅ）溶液を含む金属有機化合物溶液を、１５０乃至３００℃の温度範囲内で定温に維持されている蒸発器又は蒸発管内に流量調節器を介して定量供給した後、気化させ、化学気相蒸着（ＣＶＤ）用Ｔａ成分の化学蒸気とＡｌ成分の化学蒸気を得る。
【００２５】
次いで、前記化学気相蒸着（ＣＶＤ）用Ｔａ成分の化学蒸気とＡｌ成分の化学蒸気を、１５０℃温度以上の供給管を通してＬＰ−ＣＶＤチャンバー内に注入し、これらの化学蒸気とＮＨ３ガスのチャンバー内の全体圧力を０．１Ｔｏｒｒ乃至１００Ｔｏｒｒ、好ましくは０．１２Ｔｏｒｒ乃至５０Ｔｏｒｒ、最も好ましくは０．１３乃至１０Ｔｏｒｒ雰囲気に維持した状態で化学蒸気蒸着を誘導して蒸着する。このようにして得られるＴａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９は、約５０乃至１５０Åの厚さ、好ましくは５５乃至１００Åの厚さに蒸着する。
【００２６】
その次に、Ｔａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を３００乃至６００℃の温度とＮ２Ｏ又はＯ２雰囲気下で低温プラズマにより酸化処理し、炭素不純物と共に誘電体薄膜内に残存している酸素空孔（ｏｘｙｇｅｎ  ｖａｃａｎｃｙ）を同時に除去する。
【００２７】
その次に、低温プラズマ酸化処理されたＴａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を、約７００乃至９００℃の温度とＮ２又はＮＨ３雰囲気の電気炉又はＲＴＰでアニーリング処理し、結晶化を誘導することにより誘電体膜の誘電率を増加させる。
或いは、低温プラズマ酸化処理されたＴａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を、クラスター（ｃｌｕｓｔｅｒ）化されている隣接ＲＴＰチャンバーで真空が途切れることなくインシトゥで結晶化を誘導することもできる。
【００２８】
一方、プラズマ酸化処理工程を行わず、Ｔａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を約７００乃至９００℃の温度とＮ２Ｏ又はＯ２雰囲気下の常圧乃至減圧状態の電気炉又はＲＴＰでアニーリング処理することにより、結晶化を誘導すると共に誘電体膜１９内の炭素不純物と酸素空孔を同時に除去することもできる。
【００２９】
次いで、図７に示したように、Ｔａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９上に上部電極２１を形成してキャパシタの製造を完了する。
このとき、上部電極２１にはドープドポリシリコンを用いてＳＩＳ（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成するか、又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物質中何れか一つを用いてＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成することもできる。
【００３０】
さらに、上部電極２１の他の例として、図面に示してはいないが、Ｔａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９上に金属物質層（未図示）（例えば、ＴｉＮ）を１００〜６００Åの厚さで先ず形成した後、金属物質層上に後続熱工程によりキャパシタの電気的特性の劣化を防ぐための緩衝層としてドープドポリシリコン層（未図示）を積層し、金属物質層とポリシリコン層で構成された上部電極を形成することもできる。このとき、金属物質層（未図示）にはＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物質中何れか一つを用いて形成する。
【００３１】
さらに、下部電極と上部電極の両方をドープドシリコンの代りにＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔのような金属系物質中何れか一つを用い、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタ素子を形成することもできる。
【００３２】
一方、本発明の第２の実施例を図８に示す。図８に示したように、下部電極の構造を凹形状に形成し、半導体基板３１上に第１コンタクトホール３４が備えられた第１層間絶縁膜３３が形成され、第１コンタクトホール３４を含む第１層間絶縁膜３３上に第２コンタクトホール３８が備えられた第２層間絶縁膜３７が形成されている。
【００３３】
さらに、第１コンタクトホール３４を含む第２コンタクトホール３８内に、第１コンタクトホールを埋め込む凹型のドープドポリシリコン層パターン３５が形成されている。なお、ドープドポリシリコン層パターン３５の露出した表面上にＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎ）４１が形成されている。ここで、ＨＳＧ４１とドープドポリシリコン層パターン３５は下部電極を構成する。さらに、ＨＳＧ４１と第２層間絶縁膜３７上に誘電体膜４３が形成されており、誘電体膜４３上には上部電極４５が形成されて半導体素子のキャパシタが構成される。
【００３４】
ここで、誘電体膜４３には、第１の実施例でのＴａ１−ｘＡ１ｘＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜が用いられる。さらに、上部電極４５にはドープドポリシリコンを用いてＳＩＳ（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成するか、又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物質中何れか一つを用いてＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成することもできる。ここで、上部電極４５は金属系物質層上にポリシリコン層を積層した構造に形成することもできる。
【００３５】
また、さらに第３の実施例を図９に示す。図９に示したように、下部電極の構造をシリンダー形に形成し、半導体基板５１上にコンタクトホール５４が備えられた層間絶縁膜５３が形成されている。さらに、コンタクトホール５４と層間絶縁膜５３上にシリンダー形のドープドポリシリコン層パターン５５が形成されている。なお、ドープドポリシリコン層パターン５５の露出した表面上にＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎ）５７が形成されている。ここで、ＨＳＧ５７とドープドポリシリコン層パターン５５は下部電極を構成する。さらに、ＨＳＧ５７と層間絶縁膜５３上に誘電体膜５９が形成されており、誘電体膜５９上には上部電極６１が形成されて半導体素子のキャパシタが構成される。
【００３６】
ここで、誘電体膜５９には、第１の実施例でのＴａ１−ｘＡ１ｘＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜が用いられる。さらに、上部電極６１にはドープドポリシリコンを用いてＳＩＳ（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成するか、又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物質中何れか一つを用いてＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成することもできる。ここで、上部電極６１は金属系物質層上にポリシリコン層を積層した構造に形成することもできる。
【００３７】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３８】
【発明の効果】
以上説明したように、本発明に係る半導体素子のキャパシタ及びその製造方法においては、Ｔａ−Ａｌ−ＯＮ誘電体膜を用いるため従来の不安定な化学量論比を有する誘電体膜で発生する、酸素空孔と炭素不純物により漏洩電流が発生する問題点を効果的に解決することができる。
【００３９】
さらに、低温プラズマ酸化処理法を利用して下部電極と誘電体膜の間の界面に発生する低誘電酸化膜の形成を抑制できるため、均一でない酸化膜の形成により漏洩電流が発生することを防ぐことができ、キャパシタの等価酸化膜の厚さ（Ｔｏｘ）を２５Å未満に薄く制御することができる。
【００４０】
さらに、０．１８μｍ以下の微細回路線幅が適用される製品群のメモリセルに適した誘電率を有するＴａ−Ａｌ−ＯＮ誘電体膜を得ることができ、下部電極の面積を増加させるため３次元構造の複雑なキャパシタの下部電極を形成する必要がない。従って、本発明は簡単なスタック構造又は凹（ｃｏｎｃａｖｅ）構造の下部電極を用いても２５ｆＦ／ｃｅｌｌ以上の十分な充電容量を得ることができるため、キャパシタの製造時に単位工程数が減少されて単位工程時間が短縮され、生産コストを節減することができる。
【００４１】
さらに、Ｔａ−Ａｌ−ＯＮ薄膜は等価酸化膜（Ｔｏｘ）の厚さを約２５Å以下に低めても、従来のＴａ２Ｏ５誘電体膜を用いた場合より漏洩電流が相対的に小さく安定的であり、絶縁破壊電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）が高く降伏電界特性に優れた電気的特性値を得ることができるため、０．１３μｍ以下の微細回路線幅が適用される次世代製品群のメモリセルでも２５ｆＦ／ｃｅｌｌ以上の十分な充電容量を得ることができる。
【図面の簡単な説明】
【図１】従来技術に係る半導体素子のキャパシタ及びその製造方法において、誘電体膜にＴａ２Ｏ５薄膜を用いたキャパシタの断面図である。
【図２】従来技術に係るキャパシタ製造方法において、Ｔａ２Ｏ５誘電体膜を形成した後、後続熱処理（酸化工程）時に活性酸素によりＴａ２Ｏ５薄膜内に存在する酸素空孔と炭素不純物が除去されることを示す説明図である。
【図３】従来技術に係るキャパシタ製造方法において、Ｔａ２Ｏ５薄膜を蒸着した後、Ｎ２Ｏ熱処理（酸化処理）工程を進めたキャパシタの断面ＳＥＭ写真である。
【図４】本発明の第１の実施例による半導体素子のキャパシタの製造工程を説明するための工程断面図である。
【図５】本発明の第１の実施例による半導体素子のキャパシタの製造工程を説明するための工程断面図である。
【図６】本発明の第１の実施例による半導体素子のキャパシタの製造工程を説明するための工程断面図である。
【図７】本発明の第１の実施例による半導体素子のキャパシタの製造工程を説明するための工程断面図である。
【図８】本発明の第２の実施例による半導体素子のキャパシタの断面図である。
【図９】本発明の第３の実施例による半導体素子のキャパシタの断面図である。
【符号の説明】
１１、３１、５１    半導体基板
１３、５３      層間絶縁膜
１５、５５      下部電極
１７        窒化膜
１９        Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜
２１        上部電極
３３        第１層間絶縁膜
３４        第１コンタクトホール
３５        ドープドポリシリコン層パターン
３７        第２層間絶縁膜
３８        第２コンタクトホール
４１、５７      ＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎ）
４３、５９      誘電体膜（Ｔａ１−ｘＡｌｘＯｙＮｚ）
４５、６１      上部電極
５４        コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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