(57)【特許請求の範囲】
【請求項１】
基板結晶と格子定数が０．１５％以上異なる動作領域を持つＩＩＩ―Ｖ族化合物半導体エピタキシャルウェハにおいて、
前記基板と前記動作領域の間にバッファ層を設け、
前記バッファ層は、前記基板側から順にＭＯＶＰＥ法により成長したＩｎｙ（ＡｌｘＧａ１−ｘ）１−ｙＡｓ（ただし0＜ｘ＜１）結晶層とその層と格子定数差が３０％以内のＩｎｙＡｌ１−ｙＡｓ結晶層とを一つの組としてこれを複数組設けたものであり、
前記複数組のうち、各同一の組中の前記Ｉｎｙ（ＡｌｘＧａ１−ｘ）１−ｙＡｓ（ただし0＜ｘ＜１）結晶層のＩｎ混晶比ｙと前記ＩｎｙＡｌ１−ｙＡｓ結晶層のＩｎ混晶比ｙとは同一であって、
かつ、前記複数組のＩｎ混晶比ｙは、前記基板の側から前記動作領域の側に向かって徐々に増加することを特徴とする化合物半導体エピタキシャルウェハ。
【請求項２】
請求項１記載の化合物半導体エピタキシャルウェハにおいて、
前記動作領域の構造が電界効果トランジスタ又はバイポーラトランジスタの構造であることを特徴とする化合物半導体エピタキシャルウェハ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は化合物半導体エピタキシャルウェハ及びそれを用いた素子に関するものである。
【０００２】
【従来の技術】
III−Ｖ族化合物半導体はその材料により、バンドギャップが異なり、その選択や組み合わせにより現れるヘテロ物性を用いたデバイスの利用が進んでいる。このヘテロ接合形成に液相エピタキシャル（ＬＰＥ）法、分子線エピタキシャル（ＭＢＥ）法や有機金属気相エピタキシャル（ＭＯＶＰＥ）法等が知られている。
【０００３】
ここで、材料の個々の化合物の結晶の格子定数が異なり、エピタキシャル層を成長させると、格子不整合による応力が発生し、反りや結晶格子の歪みが発生して諸特性が低下することが良く知られている。唯一、ＧａＡｓ／ＡｌＧａＡｓのへテロ系は格子定数差（△ａ／ａ）が０．１４％と非常に小さく、混晶比の全域にわたって利用が進んでいるが、それ以外は２元以上の混晶にして、ＧａＡｓもしくはＩｎＰ等、基板結晶に格子整合する混晶組成でのみ、エピタキシャル成長させたものが用いられている。従って用いることが出来るヘテロ物性が機能的、コスト的に非常に限定されている。
【０００４】
そこで、混晶組み合わせの適用範囲を広げるために、格子歪みを含んだ材料系に対して色々な試みがなされている。
【０００５】
第１例として実用化されているものとして、ＦＥＴ、ＨＥＭＴに代表されるユニポーラ型の電子デバイスがある。この動作層（チャネル層）に電子輸送特性の優れたＩｎＧａＡｓ混晶を用いるため、ＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓのヘテロ系でＩｎの組成を０．２以下で１５ｎｍ程度以下としてＩｎＧａＡｓ層の格子が格子緩和を起こさない歪んだ状態、いわゆるシュードモフィック構造とする方法が実用化されている。
【０００６】
第２例には、大きく基板結晶と能動層の格子定数が違う系、すなわち基板結晶と格子定数が０．１５％以上異なる動作領域を持つIII−Ｖ族化合物半導体エピタキシャルウェハにおいて、その基板結晶と能動層（チャネル層）の間に格子緩和を起こさせた後、結晶性を回復させたバッファ層を介する結晶成長方法がある。このバッファ層は、メタモルフイックバッファ層（メタモルバッファ層）と呼ばれている。メタモルバッファ層の構造は、結晶基板と能動層（チャネル層）の間のバッファ層で組成を徐々に変える方法や、階段状に変えて行くなどの方法により、動作層が格子定数差に基づく歪みの影響を受けにくくする技術が報告されている。
【０００７】
上記第２例のメタモルバッファ層の結晶成長方法としては、分子線エピタキシャル（ＭＢＥ）法が中心的に行われてきた。その理由として、格子歪みを緩和させたとき、緩和点を中心として、結晶成長の配向性や表面平坦性を損なわせないためには低温で成長する必要があり、特に表面マイグレーションがし易いIII族元素のＩｎ、Ｇａを多く含む結晶成長が必要な場合、高温で成長したとすると３次元成長が起こり平坦な薄い結晶層が得られにくいため、低温で成長する必要があったためである。
【０００８】
また純度的にも、低温成長で、高純度の化合物半導体結晶を得るには、原料が高純度単元素金属であり、雰囲気が超高真空で、低温で結晶成長可能なＭＢＥ法が用いられてきた。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記ＭＢＥ法は、作業者に対する安全性は高いものの、生産装置としては大きな欠点がある。それは、結晶成長に必要な超高真空を得るためのメンテナンスに要する時間が長い、トラブルに対する装置の安定性に欠ける等である。さらにＶ族原料が実用的にはＡｓのみに限られること、大面積の成長装置の実現に対して極端に装置コストが上がってしまうこと等である。
【００１０】
一方、生産に関して、最近は、有機金属気相エピタキシャル（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法が多く用いられるようになってきた。ただし、歪を含む結晶成長に関して、ＭＯＶＰＥ法は原料の有機物、水素化物の分解反応が伴うため、ＭＢＥ法に比して成長温度が高くなってしまい、メタモルバッファ層の成長に向かないと考えられていた。
【００１１】
これに対し、本発明者等はバッファ層に関してＩｎＡｌＡｓを採用し、成長条件によっては、逆に成長温度が高いほうが、良好な表面を得られることを見出し、良好な表面状態が得られるようにしてきた。
【００１２】
しかしながら、このＩｎＡｌＡｓの３元混晶バッファ層は、例えばＩｎの組成が０．１と低い場合、残ったＡｌの組成が０．９と非常に高くなってしまい、プロセスに対する耐久性がなくなったり、デバイスの信頼性が低下する恐れが生じている。またその成長条件がＭＯ成長装置に対しては非常につらく、前後の成長層の成長にも悪影響を与えていた。
【００１３】
そこで、本発明の目的は、基板結晶と格子定数が０．１５％以上異なる動作領域を持つIII−Ｖ族化合物半導体エピタキシャルウェハにおいて、上記した従来の歪緩和バッファ層の結晶の欠点と、成長装置の負担を低減すること、そのために、表面の平坦度が良好でかつ低温成長することのできる歪緩和バッファ層とすることにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
【００１５】
請求項１の発明に係る化合物半導体エピタキシャルウェハは、基板結晶と格子定数が０．１５％以上異なる動作領域を持つＩＩＩ―Ｖ族化合物半導体エピタキシャルウェハにおいて、前記基板と前記動作領域の間にバッファ層を設け、前記バッファ層は、前記基板側から順にＭＯＶＰＥ法により成長したＩｎｙ（ＡｌｘＧａ１−ｘ）１−ｙＡｓ（ただし0＜ｘ＜１）結晶層とその層と格子定数差が３０％以内のＩｎｙＡｌ１−ｙＡｓ結晶層とを一つの組としてこれを複数組設けたものであり、前記複数組のうち、各同一の組中の前記Ｉｎｙ（ＡｌｘＧａ１−ｘ）１−ｙＡｓ（ただし0＜ｘ＜１）結晶層のＩｎ混晶比ｙと前記ＩｎｙＡｌ１−ｙＡｓ結晶層のＩｎ混晶比ｙとは同一であって、かつ、前記複数組のＩｎ混晶比ｙは、前記基板の側から前記動作領域の側に向かって徐々に増加することを特徴とする。
【００１６】
本発明は、例えば、基板結晶と格子定数が０．１５％以上異なる動作領域を持つIII−Ｖ族化合物半導体エピタキシャルウェハにおいて、バッファ層全部もしくは一部にＩｎＡｌＧａＡｓ４元混晶とＩｎＡｌＡｓ３元混晶を１組もしくはそれ以上交互に設け、これにより、表面の平坦度が良好で、且つ低温成長することのできる歪緩和バッファ層を備えた構造とするものである。従って、電解効果トランジスタ（ＦＥＴ、ＨＥＭＴ等）又はバイポーラトランジスタ（ＨＢＴ等）用の化合物半導体エピタキシャルウェハにおいて、上記した従来の歪緩和バッファ層の結晶の欠点と、成長装置の負担を低減することができる。
【００１７】
請求項２の発明は、請求項１記載の化合物半導体エピタキシャルウェハにおいて、動作領域の構造が電界効果トランジスタ又はバイポーラトランジスタの構造であることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態を図示の実施例に基づいて説明する。
【００２０】
（実施例１）
本発明の第１の実施例として、ＩｎＧａＡｓチャンネル層のＩｎ組成が０．４のＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＡｌＡｓヘテロ構造をもつＨＥＭＴ用エピタキシャルウェハの結晶成長について示す。
【００２１】
図１はＨＥＭＴ構造の半導体エピタキシャルウェハの断面概略図である。ＭＯＶＰＥ装置により、半絶縁性ＧａＡｓ基板１に基板温度５５０℃でアンドープＧａＡｓバッファ層２を２０ｎｍ成長し、Ｉｎ0.15（Ｇａ0.5Ａｌ0.5）0.85Ａｓバッファ層１１１を５０ｎｍ、続けてＩｎ0.15Ａｌ0.85Ａｓバッファ層１１２を５０ｎｍ、続けてＩｎ0.23（Ｇａ0.3Ａｌ0.7）0.77Ａｓアンドープ層１２１を５０ｎｍ、続けてＩｎ0.23Ａｌ0.77Ａｓアンドープ層１２２を５０ｎｍ、Ｉｎ0.30（Ｇａ0.15Ａｌ0.85）0.70Ａｓアンドープ層１３１を５０ｎｍ、Ｉｎ0.30Ａｌ0.70Ａｓアンドープ層１３２を５０ｎｍ、Ｉｎ0.35（Ｇａ0.15Ａｌ0.85）0.65Ａｓアンドープ層１４１を５０ｎｍ、Ｉｎ0.35Ａｌ0.65Ａｓアンドープ層１４２を５０ｎｍ、Ｉｎ0.40（Ｇａ0.15Ａｌ0.85）0.60Ａｓアンドープ層１５１を５０ｎｍ、Ｉｎ0.40Ａｌ0.60Ａｓアンドープクラッド層１５２を１００ｎｍ、Ｓｉドープ（ドーピング濃度５×１０18の／ｃｍ3）Ｉｎ0.40Ａｌ0.60Ａｓキャリア供給層２１を５ｎｍ、Ｉｎ0.40Ａｌ0.60Ａｓスペーサ層２２を２ｎｍ、Ｉｎ0.41Ｇａ0.59Ａｓチャネル層２３を３０ｎｍ、Ｉｎ0.40Ａｌ0.60Ａｓスペーサ層２４を２ｎｍ、Ｓｉドープ（ドーピング濃度５×１０18／cm3）Ｉｎ0.40Ａｌ0.60Ａｓキャリア供給層２５を１２ｎｍ、Ｉｎ0.40Ａｌ0.60Ａｓアンドープショットキー層２６を３０ｎｍ、Ｓｉドープ（ドーピング濃度５×１０18／cm3）Ｉｎ0.41Ｇａ0.59ＡｓからＩｎ0.50Ｇａ0.50Ａｓにリニアに組成を変化させたコンタクト層３１を５０ｎｍ、そしてＳｉドープ（ドーピング濃度５×１０18／ｃｍ3）Ｉｎ0.50Ｇａ0.50Ａｓコンタクト層３２を５０ｎｍ、ＭＯＶＰＥ法で順次、エピタキシャル成長した。
【００２２】
上記したＩｎ0.15（Ｇａ0.5Ａｌ0.5）0.85Ａｓバッファ層１１１、Ｉｎ0.15Ａｌ0.85Ａｓバッファ層１１２、Ｉｎ0.23（Ｇａ0.3Ａｌ0.7）0.77Ａｓアンドープ層１２１、Ｉｎ0.23Ａｌ0.77Ａｓアンドープ層１２２、Ｉｎ0.30（Ｇａ0.15Ａｌ0.85）0.70Ａｓアンドープ層１３１、Ｉｎ0.30Ａｌ0.70Ａｓアンドープ層１３２、Ｉｎ0.35（Ｇａ0.15Ａｌ0.85）0.65Ａｓアンドープ層１４１、Ｉｎ0.35Ａｌ0.65Ａｓアンドープ層１４２、Ｉｎ0.40（Ｇａ0.15Ａｌ0.85）0.60Ａｓアンドープ層１５１、Ｉｎ0.40Ａｌ0.60Ａｓアンドープクラッド層１５２は、格子不整合系の歪緩和バッファ層２０を構成している。この歪緩和バッファ層２０は、格子定数のほぼ同じＩｎＡｌＧａＡｓ層とＩｎＡｌＡｓ層を一組とし、これを５組設け、その各組のＩｎ混晶比を半絶縁性ＧａＡｓ基板１の側から０．１５、０．２３、０．３０、０．３５、０．４０と、徐々に上げたものから成る。膜厚は、ＳｉドープＩｎ0.40Ａｌ0.60Ａｓキャリア供給層２１の直下のＩｎ0.40Ａｌ0.60Ａｓアンドープ層１５２が１００ｎｍである点を除き、他のＩｎＡｌＧａＡｓ層１１１、１２１、１３１、１４１、１５１及びＩｎＡｌＡｓ層１１２、１２２、１３２、１４２は同じ５０ｎｍである。
【００２３】
このようにして形成した格子不整合系の化合物半導体多層薄膜から成る歪緩和バッファ層２０を具備する化合物半導体エピタキシャルウェハについて、そのＨＥＭＴ構造の半導体結晶の電気的特性をホール効果測定法により求めた。その結果、電子移動度は８．９００cm2／Ｖ・ｓと下地層のｎ−ＧａＡｓ層の影響を受けてやや小さくなったが、シートキャリア濃度については４．８×１０12／cm2と大幅に増加させることができた。
【００２４】
上記の実施例では、格子定数のほぼ同じＩｎＡｌＧａＡｓ層とＩｎＡｌＡｓ層を一組として計５組設けたものを説明したが、複数同士を一組とするものを複数組設けても良く、どちらかの層が多くても構わない。またスペーサ層直下の層はバンドギャップの大きい３元のＩｎＡｌＡｓ層の方が良いが、ＩｎＧａＡｌＡｓ層であっても構わない。
【００２５】
（実施例２）
次に、第２の実施例として、ＩｎＧａＡｓチャンネル層のＩｎ組成が０．４のＩｎＧａＡｓ／ＩｎＧａＡｓ／ＩｎＧａＰへテロ構造をもつＨＢＴ用エピタキシャルウェハの結晶成長について示す。
【００２６】
図２はこの第２の実施例に係るＨＢＴ構造のエピタキシャルウェハの断面図である。
【００２７】
ＭＯＶＰＥ装置により、半絶縁性ＧａＡｓ基板１に基板温度５５０℃でアンドープＧａＡｓバッファ層２を２０ｎｍ成長し、Ｉｎ0.15（Ｇａ0.5Ａｌ0.5）0.85Ａｓ層１１３を１００ｎｍ、続けてＩｎ0.15Ａｌ0.85Ａｓ層１１４を１００ｎｍ、続けてＩｎ0.23（Ｇａ0.3Ａｌ0.7）0.77Ａｓアンドープ層１２３を１００ｎｍ、続けてＩｎ0.23Ａｌ0.77Ａｓアンドープ層１２４を１００ｎｍ、Ｉｎ0.30（Ｇａ0.15Ａｌ0.85）0.70Ａｓアンドープ層１３３を１００ｎｍ、Ｉｎ0.30Ａｌ0.70Ａｓアンドープ層１３４を１００ｎｍ、Ｉｎ0.35（Ｇａ0.15Ａｌ0.85）0.65Ａｓアンドープ層１４３を１００ｎｍ、Ｉｎ0.35Ａｌ0.65Ａｓアンドープ層１４４を１００ｎｍ、Ｉｎ0.40（Ｇａ0.15Ａｌ0.85）0.60Ａｓアンドープ層１５３を５０ｎｍ、Ｉｎ0.40Ａｌ0.60Ａｓアンドープ層１５４を１００ｎｍ、キャリア濃度５×ｌ０18／cm3 のＩｎ0.40Ｇａ0.60Ａｓサブコレクタ層２１２を５００ｎｍ、キャリア濃度３×ｌ０16／cm3 のＩｎ0.40Ｇａ0.60Ａｓコレクタ層２２２を８００ｎｍ、キャリア濃度４×ｌ０19／ｃｍ3のｐ型Ｉｎ0.40Ｇａ0.60Ａｓベース層２２３を１５０ｎｍ、キャリア濃度５×ｌ０17／ｃｍ3 のＩｎ0.40Ａｌ0.60Ａｓエミッタ層２３１を８０ｎｍ、キャリア濃度２×ｌ０18／ｃｍ3 のＩｎＡｌＡｓキャップ層２３２を１００ｎｍ、ドービング濃度５×ｌ０18／ｃｍ3 のＩｎ0.41Ｇａ0.59ＡｓからＩｎ0.50Ｇａ0.50Ａｓにリニアに組成を変化させたコンタクト層２４１を５０ｎｍ、ドーピング濃度５×ｌ０18／ｃｍ3 のＩｎ0.50Ｇａ0.50Ａｓコンタクト層２４２を５０ｎｍを成長した。
【００２８】
上記したＩｎ0.15（Ｇａ0.5Ａｌ0.5）0.85Ａｓ層１１３、Ｉｎ0.15Ａｌ0.85Ａｓ層１１４、Ｉｎ0.23（Ｇａ0.3Ａｌ0.7）0.77Ａｓアンドープ層１２３、Ｉｎ0.23Ａｌ0.77Ａｓアンドープ層１２４、Ｉｎ0.30（Ｇａ0.15Ａｌ0.85）0.70Ａｓアンドープ層１３３、Ｉｎ0.30Ａｌ0.70Ａｓアンドープ層１３４、Ｉｎ0.35（Ｇａ0.15Ａｌ0.85）0.65Ａｓアンドープ層１４３、Ｉｎ0.35Ａｌ0.65Ａｓアンドープ層１４４、Ｉｎ0.40（Ｇａ0.15Ａｌ0.85）0.60Ａｓアンドープ層１５３、及びＩｎ0.40Ａｌ0.60Ａｓアンドープ層１５４は、格子不整合系の歪緩和バッファ層２００を構成している。この歪緩和バッファ層２００は、格子定数のほぼ同じＩｎＧａＡｌＡｓ層とＩｎＡｌＡｓ層を一組とし、これを５組設け、その各組のＩｎ混晶比を半絶縁性ＧａＡｓ基板１の側から０．１５、０．２３、０．３０、０．３５、０．４０と、徐々に上げたものから成る。膜厚は、Ｉｎ0.04Ａｌ0.60Ａｓアンドープ層１５４の直下のＩｎ0.40(Ga0.15Al0.85)0.60Ａｓアンドープ層１５３が１００ｎｍである点を除き、他のＩｎＡｌＧａＡｓ層１１３、１２３、１３３、１４３、及びＩｎＡｌＡｓ層１１４、１２４、１３４、１４４、１５４は同じ１００ｎｍである。
【００２９】
この実施例のヘテロバイポーラトランジスタのｎｐｎ界面のＩｎ組成は０．４０で設計したが、いかなるＩｎ組成であっても、本発明の効果があった。
【００３０】
次に、上記第１及び第２の実施形態に係る化合物半導体エピタキシャルウェハを用い、これにフォトリソグラフィやエッチング等を施した後、電極を設けて製作されたＨＥＭＴ、ＨＢＴデバイスは、増幅率、最大動作周波数ｆmaxを大幅に増加でき、特にＨＢＴに関してはターンオン電圧を下げることが出来、大幅に性能を向上することができた。
【００３１】
【発明の効果】
以上説明したように本発明によれば、次のような優れた効果が得られる。
【００３２】
本発明は、基板結晶と格子定数が０．１５％以上異なる動作領域を持つIII−Ｖ族化合物半導体エピタキシャルウェハにおいて、基板と動作領域の間のバッファ層にＭＯＶＰＥ法により成長したＡｌ、Ｇａ、Ｉｎを有する結晶層とその層と格子定数差が３０％以内のＡｌ、Ｉｎを有する結晶層を一組もしくは複数組又はどちらかの層が多い状態で設けた構成であり、例えば、バッファ層全部もしくは一部にＩｎＡｌＧａＡｓ４元混晶とＩｎＡｌＡｓ３元混晶を１組もしくはそれ以上交互に積層したものである。
【００３３】
かかる構成とすることによって、表面の平坦度が良好な歪緩和バッファ層をＭＯＶＰＥ法により低温で成長することができ、電解効果トランジスタ（ＦＥＴ、ＨＥＭＴ等）又はバイポーラトランジスタ（ＨＢＴ等）用の化合物半導体エピタキシャルウェハを容易に得ることができる。従って、本発明によれば、従来の格子不整合系における歪緩和バッファ層の結晶の欠点と、成長装置の負担を低減することができる。
【００３４】
また、本発明の化合物半導体エピタキシャルウェハを用いて製作されたＨＥＭＴ、ＨＢＴデバイスは、増幅率、最大動作周波数ｆmaxを大幅に増加することができ、特にＨＢＴに関してはターンオン電圧を下げることができ、大幅に性能を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＨＥＭＴの層構造を持つ化合物半導体エピタキシャルウェハの断面図である。
【図２】本発明の一実施例に係るＨＢＴの層構造を持つ化合物半導体エピタキシャルウェハの断面図である。
【符号の説明】
１  半絶縁性ＧａＡｓ基板
２  ＧａＡｓバッファ層
２０  歪緩和バッファ層
２１  ＳｉドープＩｎ0.40Ａｌ0.60Ａｓキャリア供給層
２２  Ｉｎ0.40Ａｌ0.60Ａｓスペーサ層
２３  Ｉｎ0.41Ｇａ0.59Ａｓチャネル層
２４  Ｉｎ0.40Ａｌ0.60Ａｓスペーサ層
２５  ＳｉドープＩｎ0.40Ａｌ0.60Ａｓキャリア供給層
２６  Ｉｎ0.40Ａｌ0.60Ａｓアンドープショットキー層
３１  ＳｉドープＩｎ0.41Ｇａ0.59ＡｓからＩｎ0.50Ｇａ0.50Ａｓにリニアに組成を変化させたコンタクト層
３２  Ｉｎ0.50Ｇａ0.50Ａｓ0.85コンタクト層
１１１  Ｉｎ0.15（Ｇａ0.5Ａｌ0.5）0.85Ａｓバッファ層
１１２  Ｉｎ0.15Ａｌ0.85Ａｓバッファ層
１１３  Ｉｎ0.15（Ｇａ0.5Ａｌ0.5）0.85Ａｓバッファ層
１１４  Ｉｎ0.15Ａｌ0.85Ａｓバッファ層
１２１  Ｉｎ0.23（Ｇａ0.3Ａｌ０．７）0.77Ａｓアンドープ層
１２２  Ｉｎ0.23Ａｌ0.77Ａｓアンドープ層
１２３  Ｉｎ0.23（Ｇａ0.3Ａｌ０．７）0.77Ａｓアンドープ層
１２４  Ｉｎ0.23Ａｌ0.77Ａｓアンドープ層
１３１  Ｉｎ０．３０（Ｇａ0.15Ａｌ0.85）0.70Ａｓアンドープ層
１３２  Ｉｎ０．３０Ａｌ0.70Ａｓアンドープ層
１３３  Ｉｎ０．３０（Ｇａ0.15Ａｌ0.85）0.70Ａｓアンドープ層
１３４  Ｉｎ０．３０Ａｌ0.70Ａｓアンドープ層
１４１  Ｉｎ0.35（Ｇａ0.15Ａｌ0.85）0.65Ａｓアンドープ層
１４２  Ｉｎ0.35Ａｌ0.65Ａｓアンドープ層
１４３  Ｉｎ0.35（Ｇａ0.15Ａｌ0.85）0.65Ａｓアンドープ層
１４４  Ｉｎ0.35Ａｌ0.65Ａｓアンドープ層
１５１  Ｉｎ0.40（Ｇａ0.15Ａｌ0.85）0.60Ａｓアンドープ層
１５２  Ｉｎ0.40Ａｌ0.60Ａｓアンドープ層
１５３  Ｉｎ0.40（Ｇａ0.15Ａｌ0.85）0.60Ａｓアンドープ層
１５４  Ｉｎ0.40Ａｌ0.60Ａｓアンドープ層
２００  歪緩和バッファ層
２１２  Ｉｎ0.40Ｇａ0.60Ａｓサブコレクタ層
２２２  Ｉｎ0.40Ｇａ0.60Ａｓコレクタ層
２２３  ｐ型Ｉｎ0.40Ｇａ0.60Ａｓベース層
２３１  Ｉｎ0.40Ａｌ0.60Ａｓエミッタ層
２３２  ＩｎＡｌＡｓキャップ層
２４１  Ｉｎ0.41Ｇａ0.59ＡｓからＩｎ0.50Ｇａ0.50Ａｓにリニアに組成を変化させたコンタクト層
２４２  Ｉｎ0.50Ｇａ0.50Ａｓコンタクト層
【図１】
0004150879.tif 000002
【図２】
0004150879.tif 000003