(57)【特許請求の範囲】
【請求項１】
メモリセルトランジスタが形成されるメモリセル領域および周辺トランジスタが形成される周辺回路領域を有する不揮発性半導体メモリを製造する際、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の電極層を形成する工程と、
前記第１の電極層、前記第１の絶縁膜および前記半導体基板を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域を形成する工程と、
前記メモリセル領域における前記素子分離領域の一部の上面が前記第１の電極層と前記第１の絶縁膜の中間の高さになるまで素子分離領域をエッチング除去する工程と、
全面に第２の絶縁膜を形成する工程と、
前記周辺トランジスタ上の前記第２の絶縁膜の一部を除去して前記第１の電極層の表面の一部を露出させるように開口部を形成する工程と、
全面に第２の電極層を形成する工程と、
前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層をパターンニングする工程と、
前記ゲート加工用パターンをマスクとして前記第２の絶縁膜をエッチング除去すると同時に、前記メモリセル領域の素子分離領域を第１の絶縁膜の上面の高さになるまでエッチング除去するとともに周辺回路領域の素子分離領域を前記第１の電極層と前記第１の絶縁膜の中間の高さになるまでエッチング除去する工程と、
前記ゲート加工用パターンをマスクとして前記第１の電極層をエッチング除去する工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記メモリセル領域では、前記第１の電極層を浮遊ゲートとして形成し、前記第２の電極層を制御ゲートとして形成し、
前記周辺回路領域では、前記第１の電極層と第２の電極層を前記周辺トランジスタのゲート電極として形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
メモリセルトランジスタが形成されるメモリセル領域および周辺トランジスタが形成される周辺回路領域を有する不揮発性半導体メモリを製造する際、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の電極層を形成する工程と、
前記第１の電極層、前記第１の絶縁膜および前記半導体基板を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域を形成する工程と、
前記メモリセル領域における前記素子分離領域の一部の上面が前記第１の電極層と前記第１の絶縁膜の中間の高さになるまで素子分離領域をエッチング除去する工程と、
全面に第２の絶縁膜を形成する工程と、
前記周辺トランジスタ上の前記第２の絶縁膜の一部を除去して前記第１の電極層の表面の一部を露出させるように開口部を形成する工程と、
全面に第２の電極層を形成する工程と、
前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層を前記メモリセル領域における素子分離領域上に一部を残し、パターンニングする工程と、
前記ゲート加工用パターンをマスクとして前記第２の絶縁膜をエッチング除去すると同時に、前記周辺回路領域の素子分離領域を前記第１の電極層と前記第１の絶縁膜の中間の高さになるまでエッチング除去する工程と、
前記ゲート加工用パターンをマスクとして前記第２の電極層および第１の電極層を前記第２の絶縁膜と選択的にエッチングし、前記第１の電極層を前記メモリセル領域における第２の絶縁膜の高さより低い位置まで残しておく工程と、
前記第２の絶縁膜をエッチング除去し、前記素子分離領域を前記第１の絶縁膜の上面の高さまでエッチングする工程と、
前記ゲート加工用パターンをマスクとして前記第１の電極層を前記第１の絶縁膜と選択的にエッチングすることにより、一層構造の第１の電極層と第２の電極層が積層された積層ゲートを得る工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項４】
メモリセルトランジスタが形成されるメモリセル領域および周辺トランジスタが形成される周辺回路領域を備えた不揮発性半導体メモリを製造する際、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の浮遊ゲート電極層を形成する工程と、
前記第１の浮遊ゲート電極層、前記第１の絶縁膜および前記半導体基板を選択的に除去し、前記第１の浮遊ゲート電極層に対して自己整合的に第１の浮遊ゲート電極層の上面と同じ高さの上面を有する素子分離領域を形成する工程と、
前記第１の浮遊ゲート電極層上に第２の浮遊ゲート電極層を形成する工程と、
全面に第２の絶縁膜を形成する工程と、
全面に制御ゲート電極層を形成する工程と、
前記制御ゲート電極層上にゲート加工用パターンを形成し、それをマスクとして制御ゲート電極層をパターンニングする工程と、
前記ゲート加工用パターンをマスクとして前記第２の絶縁膜をエッチング除去する工程と、
前記ゲート加工用パターンをマスクとして前記第２の浮遊ゲート電極層をエッチング除去した後に第１の浮遊ゲート電極層を素子分離領域の上面と前記第１の絶縁膜との中間の高さ位置までエッチング除去する工程と、
前記ゲート加工用パターンをマスクとして前記素子分離領域の上面が前記第１の絶縁膜と同じ高さになるまで素子分離領域をエッチングする工程と、
前記ゲート加工用パターンをマスクとして前記第１の浮遊ゲート電極層の残存分をエッチング除去する工程
とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、溝型素子分離領域を有する半導体装置の製造方法に係り、特に電極層と自己整合的に形成された半導体活性領域を有する半導体装置における溝型素子分離領域の形成方法に関するもので、例えば浮遊ゲートが素子分離領域と自己整合的に形成された二層ゲート構造を有する不揮発性メモリに適用されるものである。
【０００２】
【従来の技術】
電気的にデータの書き換えが可能で、高密度化、大容量化に適した不揮発性半導体記憶装置として、フラッシュメモリが良く知られている。フラッシュメモリでは、電荷蓄積層（浮遊ゲート電極）と制御ゲート電極層が積層された積層ゲートを持つＭＯＳトランジスタ構造のメモリセルがアレイ状に配置されている。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ領域においては、複数個のメモリセルがソースおよびドレインを共有して直列に接続されてＮＡＮＤ列が構成され、このＮＡＮＤ列の両端に選択トランジスタが配置されている。この両端の選択トランジスタのうち、一方の選択トランジスタのドレインあるいはソースはビット線コンタクトを介してビット線に接続され、他方の選択トランジスタのドレインあるいはソースはソース線コンタクトを介してソース線に接続される。
【０００４】
上記ＮＡＮＤ型フラッシュメモリを製造する際、ゲート先作りプロセスを採用する場合がある。このゲート先作りプロセスでは、シリコン基板表面の全て（メモリセル領域と周辺回路領域を含む全面）にゲート酸化膜を形成し、その後にメモリセル（セルトランジスタ）の浮遊ゲートとなる多結晶シリコン膜を堆積し、その後に浮遊ゲートとなる多結晶シリコン膜と自己整合的に溝型素子分離領域の絶縁膜（素子分離領域用絶縁膜）を形成する。
【０００５】
また、メモリセルの周辺回路を構成する周辺トランジスタの少なくとも一部（例えば選択トランジスタ）は、メモリセルと同様に電荷蓄積層と制御ゲート層とからなる積層ゲートを持たせる場合がある。この場合、メモリセル領域と周辺回路領域における同じゲート構造を有するトランジスタのゲート加工に際して、メモリセル領域と周辺回路領域とを同じエッチング条件で同時にゲート加工を行うことができ、加工工程の削減と加工プロセスの共通化を図ることができる。
【０００６】
図１８乃至図２３は、従来のＮＡＮＤ型フラッシュメモリにおけるメモリセルの積層ゲート部および周辺トランジスタの積層ゲート部の製造工程において、ゲート幅Ｗ方向（ワード線方向）に沿う断面構造およびゲート長Ｌ方向の断面構造を示している。
【０００７】
まず、図１８に示すように、半導体基板（Si基板）１０上に第１の絶縁膜１１を形成し、この第１の絶縁膜１１上にポリシリコンからなる第１層（下層）の浮遊ゲート電極層１３ａを形成する。
【０００８】
次に、浮遊ゲート電極１３ａに対して自己整合的に素子分離溝を形成し、この素子分離溝に埋め込むように絶縁膜を堆積した後、第１の浮遊ゲート電極層１３ａの表面が露出するまで平坦化することにより、素子分離領域３０が形成される。この場合、素子分離領域３０の上面は、Si基板面より高い位置にある。
【０００９】
次に、全面にポリシリコンからなる第２層（上層）の浮遊ゲート電極層１３ｂを形成し、この第２の浮遊ゲート電極層１３ｂをリソグラフィおよびエッチングによりパターニングする。この場合、第２の浮遊ゲート電極層１３ｂは、第１の浮遊ゲート電極層１３ａ上に積層されるとともに、素子分離領域３０上の一部に張り出したパターンを有する。
【００１０】
次に、全面に第２の絶縁膜１２を形成し、その上に制御ゲート電極層１４を形成し、その上にゲート加工材３１を形成する。
【００１１】
次に、図１９に示すように、ゲート加工材３１をパターニングしてゲート加工用パターン３１を形成する。
【００１２】
次に、図２０に示すように、ゲート加工用パターン３１をマスクとして前記制御ゲート電極層１４をエッチングする。
【００１３】
次に、図２１に示すように、ゲート加工用パターン３１をマスクとして前記第２の絶縁膜１２をエッチングする。
【００１４】
次に、図２２に示すように、ゲート加工用パターン３１をマスクとして前記第２の浮遊ゲート電極層１３ｂおよび第１の浮遊ゲート電極層１３ａをエッチングする。これにより、二層構造の浮遊ゲート電極１３ａ、１３ｂと制御ゲート電極１４が積層された積層ゲートが得られる。この場合、メモリセル領域におけるゲート幅Ｗ方向のワード線下には、図１８中に示したような二層ゲート構造が残っている。この状態では、素子分離領域３０の上面は、Si基板面より高い位置にある（Si基板面との間に段差が存在する）。
【００１５】
次に、図２３に示すように、ゲート加工用パターン３１をマスクとするＲＩＥ（反応性イオンエッチング）により、素子領域（ソース・ドレイン領域）表面の第１の絶縁膜１１をエッチング除去するとともに、素子分離領域３０の表面が素子領域（ソース・ドレイン領域）の表面と同じ高さになるまで素子分離領域３０をエッチングする。このように浮遊ゲート電極層のエッチング後に素子分離領域３０をエッチングすることの目的は、後の工程で形成される積層ゲート側壁酸化膜（後酸化膜、図示せず）に素子領域上の酸化膜厚を揃えることにある。
【００１６】
この後、積層ゲートをキャップ材で覆い、全面に層間絶縁膜を形成し、この層間絶縁膜にコンタクト孔を開口し、配線層を形成する。
【００１７】
前記層間絶縁膜を形成する際、例えば二酸化シリコン膜にボロンやリン等の不純物を混入してメルト性を高めたＢＰＳＧ膜などを堆積した後にＣＭＰ等により平坦化処理を行う。その後、ドライエッチングにより、層間絶縁膜にコンタクト孔の開口を行うが、この際、積層ゲートを覆っているキャップ材と層間絶縁膜とのエッチング選択比が高くないと、ゲート上のキャップ材が薄くなり、あるいは完全に除去されてゲートが露出してしまう。すると、コンタクト材の埋め込み時に、ゲートとコンタクト材とが短絡する不良が発生する。そこで、キャップ材には、二酸化シリコン系の層間絶縁膜に対して、比較的高選択比が得られる窒化シリコン系膜が用いられる。
【００１８】
上記したようなゲート先作りプロセスにより実現された図２３の構造は、浮遊ゲート電極１３ａの一対の側面と自己整合的に素子分離用絶縁膜３０が形成されており、素子分離用絶縁膜３０の上面はSi基板面より高い位置に形成されている。つまり、Si基板１０の活性領域がそれより高い位置に上面を有する素子分離用絶縁膜３０により囲まれている。
【００１９】
しかし、上記したような構造は、デバイスの微細化に伴って様々な問題を引き起こすことが判明してきた。
【００２０】
即ち、積層ゲート形成後に全面に形成される層間絶縁膜に対してメモリセルのソース・ドレイン領域上にコンタクト孔を開口する時に、コンタクトホールが深くなり過ぎないように基板表面に開口のエッチング時のストッパ膜としてシリコン窒化膜を堆積しておき、このシリコン窒化膜でエッチングを一時止め、次にシリコン窒化膜がエッチングされる条件で短時間エッチングする方法を採用することが多い。
【００２１】
しかし、メモリセルのソース・ドレイン領域が微細化するにつれて、上記エッチング時のストッパ膜としてシリコン窒化膜を堆積した時に、素子分離用絶縁膜により囲まれて溝部となっているソース・ドレインの活性領域がシリコン窒化膜で埋め込まれてしまい、その部分の開口が非常に困難になる。あるいは、そこまで困難にならないとしても、素子分離用絶縁膜の段差部分のコンタクトバリア膜(SiN) が側壁状に形成され、その部分のシリコン窒化膜の高さが高くなり、その部分のシリコン窒化膜はコンタクト孔の開口時に除去されない（スペーサー状の残渣となる）ので、コンタクト面積が小さくなり、コンタクト抵抗の高抵抗化をまねいてしまうという問題が生じていた。
【００２２】
この対策として、本願出願人の出願に係る特願2000-245029「不揮発性半導体記憶装置」の請求項１０、１１には、浮遊ゲート電極のエッチング後に、素子分離用絶縁膜および基板表面のゲート絶縁膜をエッチングして素子分離用絶縁膜の段差を小さくした構造が提案されている。
【００２３】
このように素子分離用絶縁膜の段差を小さくした構造によれば、前述したような後工程でのＲＩＥによるメモリセルのソース・ドレイン領域上のコンタクト孔開口時に素子分離用絶縁膜の段差部に側壁状のコンタクトバリア膜が発生する、あるいは、溝部となっているソース・ドレインの活性領域がシリコン窒化膜で埋め込まれてしまうという問題を抑制できる。
【００２４】
しかし、上記したように浮遊ゲート電極のエッチング後に、素子分離用絶縁膜および基板表面のゲート絶縁膜をエッチングして素子分離用絶縁膜の段差を小さくした構造でも、未だ問題が残ることが判明した。
【００２５】
まず、ＲＩＥによる浮遊ゲート電極のエッチング後に素子分離用絶縁膜をエッチングする際、ソース・ドレイン領域上のゲート絶縁膜も除去され、Si基板上がエッチングに晒されることになる。
【００２６】
通常、素子分離用絶縁膜（シリコン酸化膜）のエッチング速度が速く、Si基板のエッチング速度が遅いエッチング条件を用いるが、それでもSi基板はある程度のエッチングに晒され、基板面が低下してしまう。
【００２７】
すると、等価的に、メモリセルやトランジスタのソース・ドレイン領域が深くなったことになり、メモリセルやトランジスタのショートチャネル効果や性能の劣化をまねく。このことは、素子の微細化とともにメモリセルやトランジスタのソース・ドレイン領域はゲート酸化膜面からの深さを極力浅くする必要がある点から重要な問題である。
【００２８】
さらに、前記したように素子分離用絶縁膜（シリコン酸化膜）をエッチングする条件でのエッチングに際してSi基板が晒されると、一般的には、例えばカーボンなどの元素がSi基板中に不純物として叩き込まれたり、エッチングのプラズマによる損傷（ダメージ）がSi基板に発生したりする。このことは、この後に形成される後酸化膜の膜質の低下、ソース・ドレイン拡散層の接合リーク電流の発生、欠陥結晶の発生といった問題を発生させる。
【００２９】
また、前記したようにSi基板の活性領域（素子領域）がそれより高い素子分離用絶縁膜により囲まれている形状になっている場合には、ゲートの加工時に、高い素子分離用絶縁膜の側面に沿ってエッチングが不能となり、ゲート材料が残ってしまうという問題がある。
【００３０】
この場合、素子領域の幅が微細化され、素子分離用絶縁膜により囲まれている部分の開口と素子領域までの深さの比率（活性領域アスペクト比）が高いほど、エッチングガスが中に入りにくくなって素子分離用絶縁膜の側面にゲート材料が残り易くなる。
【００３１】
このエッチングの残りは、ゲート電極同士のショートを引き起こす。また、通常、ゲート酸化膜が薄くなり、ゲート層のエッチング中にゲート酸化膜を極力削らない条件でエッチングするほど、前記エッチングの残りが発生し易くなる場合が多い。
【００３２】
さらに、素子の微細化が進む中、メモリセルの微細化を図るために、本願出願人の出願に係る特願2000-291910の「半導体装置およびその製造方法」に示されているようなメモリセルと周辺トランジスタの構造が提案されている。この構造は、一層構造の浮遊ゲート電極（第１の電極層）を形成し、この第１の電極層に対して素子分離領域を自己整合的に形成したものである。
【００３３】
図２４は、上記出願に係る半導体装置のメモリセル領域と周辺回路領域の断面図を示す。
【００３４】
メモリセル領域は、半導体基板１１と、この半導体基板１１の素子領域１０を分離する素子分離領域１５と、素子領域１０に第１の絶縁膜１２を介して形成された第１の電極層（浮遊ゲート電極）１３と、この第１の電極層１３および素子分離領域１５上に形成された第２の絶縁膜１６と、この第２の絶縁膜１６上に形成された第２の電極層（制御ゲート電極）１８とを具備し、素子分離領域１５の表面は第１の電極層１３の表面よりも下に位置している。
【００３５】
次に、図２４の半導体装置の製造方法について説明する。
【００３６】
まず、半導体基板１１上に第１の絶縁膜１２を形成し、この第１の絶縁膜１２上に浮遊ゲート電極１３を形成し、この浮遊ゲート電極１３に対して自己整合的に素子分離溝を形成し、この素子分離溝を埋め込むように絶縁膜を堆積する。そして、浮遊ゲート電極１３の表面が露出するまで前記絶縁膜を平坦化することにより、素子分離領域１５が形成される。
【００３７】
次に、メモリセル領域における素子分離領域１５の上面が浮遊ゲート電極１３の上面よりも下に位置するまで、素子分離領域１５の上部を除去する。その後、全面に第２の絶縁膜（シリコン窒化膜を含む複合絶縁膜、例えばＯＮＯ膜が望ましい）１６を形成する。そして、リソグラフィおよびエッチングを用いて、周辺回路領域における素子領域上の第２の絶縁膜１６の一部を除去する。その結果、浮遊ゲート電極１３の表面の一部が露出され、開口部１７が形成される。次に、全面に制御ゲート電極層（浮遊ゲート電極１３よりも低抵抗な層であり、例えば高融点金属層または高融点金属シリサイド層であることが望ましい）１８を形成し、この制御ゲート電極層１８および第２の絶縁膜１６をパターニングする。
【００３８】
次に、全面に第３の絶縁膜１９を形成し、この第３の絶縁膜１９内の素子分離領域１５の上方にコンタクトホール２０を形成し、接続配線２１を形成する。
【００３９】
その結果、メモリセル領域においては、第２の電極層１８を介して配線２１と第２の電極層１８が接続され、周辺回路領域においては第２の電極層１８を介して配線２１と浮遊ゲート電極１３が接続される。
【００４０】
上記したようなゲート先作りプロセスにより実現される構造においても、浮遊ゲート電極１３の一対の側面と自己整合的に素子分離用絶縁膜１５が形成されており、素子分離用絶縁膜１５の上面はSi基板表面より高い位置に形成されている。つまり、Si基板の活性領域がそれより高い素子分離用絶縁膜１５により囲まれている。
【００４１】
また、上記構造においては、周辺トランジスタの下層ゲート層（メモリセル部では浮遊ゲート層）１３は、従来の構造に比べて厚い素子分離用絶縁膜１５の側壁に接しており、下層ゲート層のエッチング時に、メモリセル部と同様に、素子分離用絶縁膜の側壁に沿ってエッチング残りが生じ、ゲート電極同士のショートを引き起こすことになる。
【００４２】
ある活性領域アスペクト比においてエッチング条件を最適化しようとする場合には、最適条件がみつかる場合もあるが、メモリセルアレイ部と異なり、周辺回路部は様々な活性領域アスペクト比の部分が存在するので、最適条件の設定が非常に困難になる。また、周辺トランジスタは、低電圧で動作させる論理回路が搭載される場合が多く、通常はそのゲート絶縁膜の膜厚は薄いので、エッチング条件もエッチング残りが一層生じ易い状況になる。このようにメモリセルと周辺回路トランジスタの積層ゲートを同時に加工する場合は特に問題が発生する。
【００４３】
【発明が解決しようとする課題】
上記したように従来の半導体装置は、素子分離用絶縁膜がSi基板表面の活性領域面より高く、その段差が大きいことに起因して、微細化が進む中で素子分離用絶縁膜の側壁に沿ってエッチング残りが生じ、ゲート電極同士のショートを引き起こすなどの問題があった。
【００４４】
本発明は上記の問題点を解決すべくなされたもので、積層ゲートの少なくとも下層ゲートに対して自己整合的に形成された溝型素子分離用絶縁膜と半導体基板面との段差を、積層ゲートの下層ゲートのエッチング除去工程以前に小さくしておくことにより、微細化が進む中で下層ゲートのエッチング残りを抑え、ゲート同士のショートを防止し得る半導体装置の製造方法を提供することを目的とする。
【００４５】
また、本発明の他の目的は、メモリセル領域と周辺回路領域のトランジスタが積層ゲート構造を持つ場合に、メモリセルと周辺トランジスタの浮遊ゲートをパターンニングする際に素子分離用絶縁膜の側面での浮遊ゲート層のエッチング残りを抑え、ゲート同士のショートを防止し得る半導体装置の製造方法を提供することにある。
【００４６】
【課題を解決するための手段】
本発明の第１の半導体装置の製造方法は、メモリセルトランジスタが形成されるメモリセル領域および周辺トランジスタが形成される周辺回路領域を有する不揮発性半導体メモリを製造する際、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極層を形成する工程と、前記第１の電極層、前記第１の絶縁膜および前記半導体基板を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域を形成する工程と、前記メモリセル領域における前記素子分離領域の一部の上面が前記第１の電極層と前記第１の絶縁膜の中間の高さになるまで素子分離領域をエッチング除去する工程と、全面に第２の絶縁膜を形成する工程と、前記周辺トランジスタ上の前記第２の絶縁膜の一部を除去して前記第１の電極層の表面の一部を露出させるように開口部を形成する工程と、全面に第２の電極層を形成する工程と、前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層をパターンニングする工程と、前記ゲート加工用パターンをマスクとして前記第２の絶縁膜をエッチング除去すると同時に、メモリセル領域の素子分離領域を第１の絶縁膜の上面の高さになるまでエッチング除去するとともに周辺回路領域の素子分離領域を前記第１の電極層と前記第１の絶縁膜の中間の高さになるまでエッチング除去する工程と、前記ゲート加工用パターンをマスクとして前記第１の電極層をエッチング除去する工程とを具備することを特徴とする。
【００５１】
この場合、前記メモリセル領域では、前記第１の電極層を浮遊ゲートとして形成し、前記第２の電極層を制御ゲートとして形成し、前記周辺回路領域では、前記第１の電極層と第２の電極層を前記周辺トランジスタのゲート電極として形成する。
【００５２】
本発明の第２の半導体装置の製造方法は、メモリセルトランジスタが形成されるメモリセル領域および周辺トランジスタが形成される周辺回路領域を有する不揮発性半導体メモリを製造する際、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極層を形成する工程と、前記第１の電極層、前記第１の絶縁膜および前記半導体基板を選択的に除去し、前記第１の電極層に対して自己整合的に素子分離領域を形成する工程と、前記メモリセル領域における前記素子分離領域の一部の上面が前記第１の電極層と前記第１の絶縁膜の中間の高さになるまで素子分離領域をエッチング除去する工程と、全面に第２の絶縁膜を形成する工程と、前記周辺トランジスタ上の前記第２の絶縁膜の一部を除去して前記第１の電極層の表面の一部を露出させるように開口部を形成する工程と、全面に第２の電極層を形成する工程と、前記第２の電極層上にゲート加工用パターンを形成し、それをマスクとして第２の電極層を前記メモリセル領域における素子分離領域上に一部を残し、パターンニングする工程と、前記ゲート加工用パターンをマスクとして前記第２の絶縁膜をエッチング除去すると同時に、前記周辺回路領域の素子分離領域を前記第１の電極層と前記第１の絶縁膜の中間の高さになるまでエッチング除去する工程と、前記ゲート加工用パターンをマスクとして前記第２の電極層および第１の電極層を前記第２の絶縁膜と選択的にエッチングし、前記第１の電極層を前記メモリセル領域における第２の絶縁膜の高さより低い位置まで残しておく工程と、前記第２の絶縁膜をエッチング除去し、前記素子分離領域を前記第１の絶縁膜の上面の高さまでエッチングする工程と、前記ゲート加工用パターンをマスクとして前記第１の電極層を前記第１の絶縁膜と選択的にエッチングすることにより、一層構造の第１の電極層と第２の電極層が積層された積層ゲートを得る工程とを具備することを特徴とする。
【００５３】
本発明の第３の半導体装置の製造方法は、メモリセルトランジスタが形成されるメモリセル領域および周辺トランジスタが形成される周辺回路領域を備えた不揮発性半導体メモリを製造する際、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の浮遊ゲート電極層を形成する工程と、前記第１の浮遊ゲート電極層、前記第１の絶縁膜および前記半導体基板を選択的に除去し、前記第１の浮遊ゲート電極層に対して自己整合的に第１の浮遊ゲート電極層の上面と同じ高さの上面を有する素子分離領域を形成する工程と、前記第１の浮遊ゲート電極層上に第２の浮遊ゲート電極層を形成する工程と、全面に第２の絶縁膜を形成する工程と、全面に制御ゲート電極層を形成する工程と、前記制御ゲート電極層上にゲート加工用パターンを形成し、それをマスクとして制御ゲート電極層をパターンニングする工程と、前記ゲート加工用パターンをマスクとして前記第２の絶縁膜をエッチング除去する工程と、前記ゲート加工用パターンをマスクとして前記第２の浮遊ゲート電極層をエッチング除去した後に第１の浮遊ゲート電極層を素子分離領域の上面と前記第１の絶縁膜との中間の高さ位置までエッチング除去する工程と、前記ゲート加工用パターンをマスクとして前記素子分離領域の上面が前記第１の絶縁膜と同じ高さになるまで素子分離領域をエッチングする工程と、前記ゲート加工用パターンをマスクとして前記第１の浮遊ゲート電極層の残存分をエッチング除去する工程とを具備することを特徴とする。
【００５４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００５５】
［第１の実施形態］
図１および図２は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセル領域の一部および周辺回路領域のトランジスタの一部を示す平面図である。
【００５６】
図１に示すメモリセルアレイ領域においては、複数個のメモリセルがソースおよびドレインを共有して直列に配置されたＮＡＮＤ列が形成されている。ここで、１はメモリセルのソース領域あるいはドレイン領域であり、２はメモリセルのチャネル領域上にゲート絶縁膜（図示せず）を介して形成された二層ゲートのうちの上層の制御ゲートを含むゲート線（ワード線）である。３は隣り合うセル列の素子領域間、つまり、メモリセルの活性領域（ソース領域、ドレイン領域、チャネル領域）間を絶縁分離する素子分離領域である。
【００５７】
図２に示す周辺回路領域において、５は周辺トランジスタのソース領域あるいはドレイン領域であり、６は周辺トランジスタのチャネル領域上にゲート絶縁膜（図示せず）を介して形成された二層ゲートのうちの上層のゲートを含むゲート線である。この周辺トランジスタは、前記メモリセルと同じ二層ゲートを有するが、上層のゲートと下層のゲートとが電気的に接続されることによって、通常のＭＯＳトランジスタとして機能する。
【００５８】
上記周辺トランジスタが前記ＮＡＮＤ列の両端にそれぞれ接続される選択トランジスタである場合には、両端の選択トランジスタのうち、一方の選択トランジスタの一端のドレイン領域あるいはソース領域はＮＡＮＤ列の一端のメモリセルの一端のドレイン領域あるいはソース領域を共有しており、他端のドレイン領域あるいはソース領域はビット線コンタクトを介してビット線（図示せず）に接続される。また、前記ＮＡＮＤ列の両端の選択トランジスタのうち、他方の選択トランジスタの一端のドレイン領域あるいはソース領域はＮＡＮＤ列の他端のメモリセルの一端のドレイン領域あるいはソース領域を共有しており、他端のドレイン領域あるいはソース領域はソース線コンタクトを介してソース線（図示せず）に接続される。
【００５９】
図１および図２から分かるように、素子分離領域３は、その上部にゲートが存在する部分と、その上部にゲートが存在しない部分とが混在している。
【００６０】
図３乃至図７は、図１および図２に示したメモリセル領域と周辺回路領域のトランジスタが前記した特願2000-291910で提案された一層構造の浮遊ゲートを持つ場合に本発明を適用した製造工程の主要部において、図１中のＡ−Ａ線に沿うゲート幅Ｗ方向（ワード線方向）の断面構造、図１中のＢ−Ｂ線に沿うゲート長Ｌ方向の断面構造および図２中のＣ−Ｃ線に沿うゲート長Ｌ方向の断面構造の一例を示している。
【００６１】
まず、図３に示すように、半導体基板（Si基板）１０上に第１の絶縁膜１１を形成し、この第１の絶縁膜１１上にポリシリコンからなる第１層の浮遊ゲート電極層１３を形成する。
【００６２】
次に、リソグラフィおよびエッチングにより浮遊ゲート電極１３をパターンニングし、この浮遊ゲート電極１３に対して自己整合的に素子分離溝を形成し、この素子分離溝を埋め込むように絶縁膜を堆積する。そして、浮遊ゲート電極１３の表面が露出するまで前記絶縁膜を平坦化することにより、素子分離領域３０が形成される。この場合、素子分離領域３０の上面は、Si基板面より高い位置にある。
【００６３】
次に、メモリセル領域における素子分離領域３０の上面が浮遊ゲート電極１３の上面よりも下に位置するまで、素子分離領域３０の上部を除去する。その後、全面に第２の絶縁膜（シリコン窒化膜を含む複合絶縁膜、例えばＯＮＯ膜が望ましい）１２を形成する。そして、リソグラフィおよびエッチングを用いて、周辺回路領域における素子領域上の第２の絶縁膜１２の一部を除去する。その結果、浮遊ゲート電極１３の表面の一部が露出され、開口部が形成される。次に、全面に制御ゲート電極層（浮遊ゲート電極１３よりも低抵抗な層であり、例えば高融点金属層または高融点金属シリサイド層であることが望ましい）１４を形成し、ゲート加工マスク材３１を堆積する。
【００６４】
次に、図４に示すように、リソグラフィを用いてレジストパターンを形成し、これをマスクとしてＲＩＥ（反応性イオンエッチング）により前記ゲートマスク材３１をエッチングしてパターニングを行う。
【００６５】
次に、図５に示すように、ゲートマスク材３１のパターン（ゲート加工用パターン）をマスクとしてＲＩＥにより制御ゲート層１４をエッチングする。
【００６６】
次に、図６に示すように、前記ゲートマスク材３１のパターンをマスクとしてＲＩＥにより第２の絶縁膜１２をエッチング除去すると同時に、メモリセル領域の第１の絶縁膜１１の上面の高さまで素子分離用絶縁膜３０をエッチングする。この時、周辺回路部の素子分離用絶縁膜３０もエッチングされ、第１の絶縁膜１１の上面との段差が低くなる。
【００６７】
次に、図７に示すように、前記ゲート加工用パターン３１をマスクとしてＲＩＥにより前記浮遊ゲート電極層１３をゲート絶縁膜（第１の絶縁膜）１１と選択的にエッチングすることにより、一層構造の浮遊ゲート電極１３と制御ゲート電極１４が積層された積層ゲートが得られ、メモリセル領域におけるゲート幅Ｗ方向のワード線下には、図３中に示したような二層ゲート構造が残っている。
【００６８】
上記浮遊ゲート電極層１３のエッチングに際して、周辺回路部の素子分離用絶縁膜３０の段差は予め低くなっているので、周辺回路部のトランジスタの浮遊ゲート層１３をエッチングする際、素子分離用絶縁膜３０の側壁に浮遊ゲート層１３の電極材料のエッチング残りが発生し難くなる。
【００６９】
その後、通常の工程により、前記メモリセルトランジスタおよび周辺トランジスタのソース・ドレイン領域を形成し、熱酸化により活性領域の表面にゲート酸化膜を形成し、次に、積層ゲートをキャップ材で覆い、全面に層間絶縁膜を形成する。そして、この層間絶縁膜の所定部分にコンタクトホールを開口した後、このコンタクトホールを通じて前記ソース・ドレイン領域の所定部分にコンタクトするように配線を形成する。
【００７０】
上記した製造工程においては、メモリセル領域と周辺回路領域において素子分離領域と自己整合的に形成された浮遊ゲート層１３および制御ゲート層１４が積層された二層ゲートをパターニングする際、制御ゲート・浮遊ゲート間の第２の絶縁膜１２が全面に現われるまで制御ゲート層１４を除去した後、さらに第２の絶縁膜１２を除去すると同時に素子分離用絶縁膜３０も所望の高さにまでエッチングする。これにより、ビット線およびソース線コンタクトが形成される積層ゲート間の素子分離用絶縁膜３０の高さ（基板１０の活性領域面との段差）を小さくすることができる。
【００７１】
この際、素子分離用絶縁膜３０のエッチング中に、メモリセル領域において上部に電極層が存在しない半導体領域１０の上面の第１の絶縁膜１１を除去してはいない。また、メモリセル領域の電極層の下部の基板領域は、浮遊ゲートとして機能する最下層のゲート電極膜（ポリシリコン）１３により保護されている。
【００７２】
したがって、基板表面がＲＩＥにより直接に叩かれることはなく、基板１０に不純物が入ったりダメージが与えられることはなく、基板上面が低下してしまうこともない。
【００７３】
上記したような工程で得られた図７に示すゲート構造を持つＮＡＮＤ型フラッシュメモリの構成を要約すると、半導体基板１０に形成された複数の溝型素子分離領域と、この素子分離領域によって電気的に分離された複数の半導体活性領域と、前記半導体活性領域と自己整合的に形成された第１の電極層とを具備し、前記溝型素子分離領域の上面は、上部に前記第１の電極層より上層の第２の電極層が存在する領域では前記半導体基板１０の上面より高い第１の位置に存在し、上部に前記第２の電極層が存在しない領域（隣り合うゲート相互間の素子分離領域）では前記第１の位置より低く、かつ、前記半導体基板１０の上面より高い第２の位置に存在し、前記半導体活性領域の上面は、上部に前記第２の電極層が存在する領域と存在しない領域で実質的に同一面に存在することを特徴とする。
【００７４】
ここで、厳密には、前記半導体活性領域の上面は、上部に前記電極層が存在する領域よりも上部に前記電極層が存在しない領域の方が、前記電極層の加工後の熱酸化膜形成による消費分だけ低い位置に存在する。
【００７５】
［第１の実施形態の製造工程の変形例］
前述の図６に示した工程において、前記ゲートマスク材３１のパターンをマスクとしてＲＩＥにより第２の絶縁膜１２をエッチング除去する際、浮遊ゲート層１３の側壁に第２の絶縁膜１２のエッチング残りが生じる場合がある。この場合には、前述の図７に示した工程において、ゲート加工用パターン３１をマスクとしてＲＩＥにより浮遊ゲート電極層１３をゲート絶縁膜（第１の絶縁膜）１１と選択的にエッチングした時に第２の絶縁膜１２のエッチング残りが柱状に残る場合がある。この場合、第２の絶縁膜１２のエッチング残りの場所に後工程でコンタクトを形成する際に問題が生じる。この問題を回避する製造工程の変形例について、以下に説明する。
【００７６】
まず、前述の図３および図４に示した工程と同様に実施し、半導体基板（Si基板）１０上に第１の絶縁膜１１、浮遊ゲート電極１３、素子分離絶縁膜３０を形成する。次に、メモリセル領域における素子分離領域３０の上面が浮遊ゲート電極１３の上面よりも下に位置するまで素子分離領域３０の上部を除去する。その後、全面に第２の絶縁膜１２を形成し、周辺回路領域における素子領域上の第２の絶縁膜１２の一部を除去することにより、浮遊ゲート電極１３の表面の一部を露出させ、開口部を形成する。次に、全面に制御ゲート電極層１４を形成し、ゲート加工マスク材３１を堆積し、そのパターニングを行ってゲート加工用パターン３１を形成する。
【００７７】
次に、図８に示すように、ゲート加工用パターン３１をマスクとしてＲＩＥにより制御ゲート層１４をエッチングする。この際、素子分離領域３０上には制御ゲート層１４を少し残しておく。
【００７８】
次に、図９に示すように、ゲート加工用パターン３１をマスクとしてＲＩＥにより第２の絶縁膜１２をエッチング除去する。この時、周辺回路部の素子分離用絶縁膜３０もエッチングされ、第１の絶縁膜１１の上面との段差が低くなる。
【００７９】
次に、図１０に示すように、前記ゲート加工用パターン３１をマスクとしてＲＩＥにより前記制御ゲート層１４および浮遊ゲート電極層１３を第２の絶縁膜１３およびゲート絶縁膜（第１の絶縁膜）１１と選択的にエッチングすることにより、一層構造の浮遊ゲート電極１３と制御ゲート電極１４が積層された積層ゲートが得られる。この場合、メモリセル領域におけるゲート幅Ｗ方向のワード線下には、図３中に示したような二層ゲート構造が残っている。
【００８０】
上記制御ゲート層１４および浮遊ゲート電極層１３のエッチングに際して、周辺回路部の素子分離用絶縁膜３０の段差は予め低くなっているので、周辺回路部のトランジスタの浮遊ゲート層１３をエッチングする際、素子分離用絶縁膜３０の側壁に浮遊ゲート層１３の電極材料のエッチング残りが発生し難くなる。
【００８１】
次に、図１１に示すように、メモリセル領域の素子分離領域３０上の第２の絶縁膜１３および第１の絶縁膜１１をエッチング除去し、さらに、素子分離領域３０を半導体基板１０の上面の高さ近くになるまでエッチングする。
【００８２】
上記したような図３、図４および図８乃至図１１の工程によれば、前述した第２の絶縁膜１２のエッチング残りが柱状に残るという問題は発生しなくなる。
【００８３】
［第２の実施形態］
前記第１の実施形態の変形例では、図１１に示したように、素子分離領域３０を半導体基板１０の上面の高さ近くになるまでエッチングする際に、半導体基板１０の上面が第１の絶縁膜１１により保護されていないという問題があり、この問題を回避する第２の実施形態の製造工程について、以下に説明する。
【００８４】
まず、前述の図３および図４に示した工程と同様に実施し、半導体基板（Si基板）１０上に第１の絶縁膜１１、浮遊ゲート電極１３、素子分離絶縁膜３０を形成する。次に、メモリセル領域における素子分離領域３０の上面が浮遊ゲート電極１３の上面よりも下に位置するまで、素子分離領域３０の上部を除去する。その後、全面に第２の絶縁膜１２を形成し、周辺回路領域における素子領域上の第２の絶縁膜１２の一部を除去することにより、浮遊ゲート電極１３の表面の一部を露出させ、開口部を形成する。次に、全面に制御ゲート電極層１４を形成し、ゲート加工マスク材２１を堆積し、そのパターニングを行ってゲート加工用パターン３１を形成する。
【００８５】
次に、図８に示した工程と同様に実施し、ゲート加工用パターン３１をマスクとしてＲＩＥにより制御ゲート層１４をエッチングする。この際、素子分離領域３０上には制御ゲート層１４を少し残しておく。
【００８６】
次に、図９に示した工程と同様に実施し、ゲート加工用パターン３１をマスクとしてＲＩＥにより第２の絶縁膜１２をエッチング除去する。この時、周辺回路領域の素子分離用絶縁膜３０は、浮遊ゲート電極１３と第１の絶縁膜１１の中間の高さになるまでエッチング除去され、第１の絶縁膜１１の上面との段差が低くなる。
【００８７】
次に、図１２に示すように、ゲート加工用パターン３１をマスクとしてＲＩＥにより制御ゲート層１４および浮遊ゲート層１３を第２の絶縁膜１２と選択的にエッチングする。この際、浮遊ゲート層１３を、メモリセル領域における第２の絶縁膜１２の高さより低い位置（周辺回路部の素子分離用絶縁膜３０の高さより少し低い位置）まで残しておく。
【００８８】
次に、図１３に示すように、メモリセル領域における第２の絶縁膜１２をエッチング除去し、メモリセル領域における素子分離用絶縁膜３０を第１の絶縁膜１１の上面の高さまでエッチングにより落とし込むとともに周辺回路部の素子分離用絶縁膜３０を浮遊ゲート層１３の上面より少し低い高さまでエッチングにより落とし込む。この際、メモリセル領域における半導体基板１０の上面は、浮遊ゲート層１３および第１の絶縁膜１１により保護されている。
【００８９】
次に、図１４に示すように、ゲート加工用パターン３１をマスクとしてＲＩＥにより浮遊ゲート層１３を第１の絶縁膜１１と選択的にエッチングすることにより、一層構造の浮遊ゲート電極１３と制御ゲート電極１４が積層された積層ゲートが得られ、メモリセル領域におけるゲート幅Ｗ方向のワード線下には、図３中に示したような二層ゲート構造が残っている。
【００９０】
その後、通常の工程により、前記メモリセルトランジスタおよび周辺トランジスタのソース・ドレイン領域を形成し、熱酸化により活性領域の表面にゲート酸化膜を形成し、次に、積層ゲートをキャップ材で覆い、全面に層間絶縁膜を形成する。そして、この層間絶縁膜の所定部分にコンタクトホールを開口した後、このコンタクトホールを通じて前記ソース・ドレイン領域の所定部分にコンタクトするように配線を形成する。
【００９１】
上記したような図３、図４、図８、図９および図１２乃至図１４の工程によれば、周辺回路部のトランジスタの浮遊ゲート層１３をエッチングする際、周辺回路部の素子分離用絶縁膜３０の段差は予め低くなっているので、素子分離用絶縁膜３０の側壁に浮遊ゲート層１３の電極材料のエッチング残りが発生し難くなる。また、図１４に示すようにＲＩＥにより浮遊ゲート層１３を第１の絶縁膜１１と選択的にエッチングする際に、メモリセル領域において上部に電極層が存在しない半導体領域１０の上面は第１の絶縁膜１１により保護されており、メモリセル領域の電極層の下部の基板領域は、浮遊ゲート電極１３として機能する最下層のポリシリコンにより保護されている。したがって、基板表面がＲＩＥにより直接に叩かれることはなく、基板１０に不純物が入ったりダメージが与えられることはなく、基板上面が低下してしまうこともない。
【００９２】
［第３の実施形態］
前記第１の実施形態および第２の実施形態では、浮遊ゲート電極層１３が一層構造の場合を示したが、第３の実施形態では、浮遊ゲート電極層が二層構造の場合について説明する。
【００９３】
図１５乃至図１７は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセル領域の一部および周辺回路部のトランジスタの製造工程の一部について、ゲート幅Ｗ方向（ワード線方向）に沿う断面構造およびゲート長Ｌ方向の断面構造を示している。
【００９４】
なお、図１８乃至図２１を参照して前述した従来例の工程の一部と同様の工程を実施し、続けて図１５乃至図１７に示した工程を実施する。
【００９５】
即ち、まず、図１８に示したように、Si基板１０上に第１の絶縁膜１１、第１層（下層）の浮遊ゲート電極層１３ａ、素子分離領域３０、第２層（上層）の浮遊ゲート電極層１３ｂ、第２の絶縁膜１２、制御ゲート電極層１４、ゲート加工用マスク材３１を形成する。次に、図１９に示したように、ゲート加工用パターン３１を形成する。次に、図２０に示したように、制御ゲート電極層１４をエッチングする。次に、図２１に示したように、第２の絶縁膜１２をエッチングする。
【００９６】
次に、図１５に示すように、ゲート加工用パターン３１をマスクとして前記第２の浮遊ゲート電極層１３ｂおよび第１の浮遊ゲート電極層１３ａをエッチングする。この場合、第２の浮遊ゲート電極層１３ｂは完全に除去するが、第１の浮遊ゲート電極層１３ａは素子分離領域３０の上面と第１の絶縁膜１１との中間の高さ位置まで除去する。この状態では、素子分離領域３０の上面は、Si基板面（活性領域面）より高い位置にあり、第１の浮遊ゲート電極層１３ａの残存分の上面との間に浅い段差が存在する。
【００９７】
次に、図１６に示すように、ゲート加工用パターン３１をマスクとしてＲＩＥにより、素子分離領域３０の上面が第１の絶縁膜１１と同じ高さになるまで素子分離領域３０をエッチングする。
【００９８】
次に、図１７に示すように、ゲート加工用パターン３１をマスクとしてＲＩＥにより第１の浮遊ゲート電極層１３ａの残存分をエッチング除去する。これにより、二層構造の浮遊ゲート電極と制御ゲート電極が積層された積層ゲートが得られる。この場合、メモリセル領域におけるゲート幅Ｗ方向のワード線下には、図１５中に示したような二層ゲート構造が残っている。
【００９９】
この後、第１の実施形態と同様の工程を行い、半導体装置を完成させる。
【０１００】
上記した第３の実施形態においても、前述した第１の実施形態とほぼ同様の理由によりほぼ同様の効果が得られるようになる。
【０１０１】
【発明の効果】
上述したように本発明によれば、積層ゲートの少なくとも下層ゲートに対して自己整合的に形成された溝型素子分離用絶縁膜と半導体基板面との段差を、積層ゲートの下層ゲートのエッチング除去工程以前に小さくしておくことにより、微細化が進む中で素子分離用絶縁膜の側壁に沿って生じるエッチング残りを抑え、ゲート電極同士のショートを防止し得る半導体装置の製造方法を提供することができる。
【０１０２】
また、本発明によれば、メモリセル領域と周辺回路領域のトランジスタが積層ゲート構造を持つ場合に、メモリセルと周辺トランジスタの浮遊ゲートをエッチング除去する際に素子分離用絶縁膜の側面での浮遊ゲート層のエッチング残りを抑え、ゲート同士のショートを防止し得る半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセル領域の一部を示す平面図。
【図２】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの周辺回路領域のトランジスタの一部を示す平面図。
【図３】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリにおけるメモリセルの積層ゲート部および周辺トランジスタの積層ゲート部の製造工程の一部について、ゲート幅Ｗ方向に沿う断面およびゲート長Ｌ方向の断面を示す断面図。
【図４】図３の工程に続くゲートマスク材のエッチング工程後を示す断面図。
【図５】図４の工程に続く制御ゲートのエッチング工程後を示す断面図。
【図６】図５の工程に続く第２の絶縁膜および素子分離用絶縁膜のエッチング工程後を示す断面図。
【図７】図６の工程に続く浮遊ゲートのエッチング工程後を示す断面図。
【図８】第１の実施形態の製造工程の変形例において、図４の工程に続く工程を示す断面図。
【図９】図８の工程に続く工程を示す断面図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】第２の実施形態の製造工程において、図９の工程に続く工程を示す断面図。
【図１３】図１２の工程に続く工程を示す断面図。
【図１４】図１３の工程に続く工程を示す断面図。
【図１５】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリにおけるメモリセルの積層ゲート部および周辺トランジスタの積層ゲート部の製造工程の一部について、ゲート幅Ｗ方向に沿う断面およびゲート長Ｌ方向の断面を示す断面図。
【図１６】図１５の工程に続くゲートマスク材のエッチング工程後を示す断面図。
【図１７】図１６の工程に続く制御ゲートのエッチング工程後を示す断面図。
【図１８】従来のＮＡＮＤ型フラッシュメモリにおけるメモリセルの積層ゲート部および周辺トランジスタの積層ゲート部の製造工程の一部について、ゲート幅Ｗ方向（ワード線方向）に沿う断面構造およびゲート長Ｌ方向の断面構造を示す図。
【図１９】図１８の工程に続くゲートマスク材のエッチング工程後を示す断面図。
【図２０】図１９の工程に続く制御ゲートのエッチング工程後を示す断面図。
【図２１】図２０の工程に続く第２の絶縁膜のエッチング工程後を示す断面図。
【図２２】図２１の工程に続く浮遊ゲートのエッチング工程後を示す断面図。
【図２３】図２２の工程に続く第１の絶縁膜および素子分離用絶縁膜のエッチング工程後を示す断面図。
【図２４】現在提案中の半導体装置のメモリセル領域と周辺回路領域を示す断面図。
【符号の説明】
１０…Si基板、
１１…第１の絶縁膜、
１２…第２の絶縁膜、
１３…第１の電極層（浮遊ゲート）、
１４…第２の電極層（制御ゲート）、
３０…素子分離領域、
３１…ゲート加工用パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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