(57)【特許請求の範囲】
【請求項１】
インターリーブがかかっているインターリーブデータを入力し、インターリーブを解いたデインターリーブデータを出力するデータインターリーブ装置において、
第１の記憶領域及び第２の記憶領域の２つの記憶領域を有する記憶装置と、
連続して入力される前記インターリーブデータのアドレスから、Ｂｌｕ−ｒａｙ  Ｄｉｓｃのインターリーブ法則により前記インターリーブデータのアドレスの最下位ビットに生じる偶数及び奇数の交互配列規則である所定の規則に基づいて得られる２つのアドレスを同時に発信すると共に、前記２つのアドレスに対応したインターリーブデータの一方を前記記憶装置の有する前記第１の記憶領域に、他方を前記記憶装置の有する前記第２の記憶領域にそれぞれ同時に書き込むための書き込みリクエストを発信する第１のＤＭＡ装置と、
前記第１のＤＭＡ装置が発信した前記書き込みリクエストと、前記２つのアドレスとに基づき、前記記憶装置の第１及び第２の記憶領域にそれぞれ前記２つのアドレスに対応する書き込みデータを同時に書き込む制御を行う記憶装置インターフェイスと、
前記記憶装置の第１の記憶領域及び第２の記憶領域を、各々、前記書き込みデータのアドレスの前半領域と後半領域とに分割し、前記第１のＤＭＡ装置が発信した前記書き込みリクエスト及び前記書き込みデータのアドレスに基づいて、前記書き込みデータを前記第１及び第２の記憶領域の前半領域と後半領域との何れかに割り振る第１のリクエスト割振り回路と、
前記記憶装置に記憶された複数の前記書き込みデータの読み出しを行うためのアドレスを、読み出しリクエストと共に発信する第２のＤＭＡ装置と、
前記記憶装置の第１の記憶領域及び第２の記憶領域を、各々、前記読み出しデータのアドレスの前半領域と後半領域とに分割し、前記第２のＤＭＡ装置が発信した前記読み出しリクエスト及び前記読み出しデータのアドレスに基づいて、前記読み出しデータを前記第１及び第２の記憶領域の前半領域と後半領域との何れかに割り振る第２のリクエスト割振り回路とを備えた
ことを特徴とするデータインターリーブ装置。
【請求項２】
前記請求項１記載のデータインターリーブ装置において、
前記第２のＤＭＡ装置は、前記入力されたインターリーブデータから前記記憶装置の前記第１及び第２の記憶領域へ記憶された書き込みデータを、前記第１及び第２の記憶領域のそれぞれから同時に読み出す２つの読み出しデータの２つのアドレスと、前記２つの読み出しデータを読み出すための読み出しリクエストとを発信し、
前記第２のＤＭＡ装置が発信した前記読み出しリクエストと、前記２つの読み出しデータのアドレスとに基づき、前記記憶装置の第１及び第２の記憶領域からそれぞれ前記２つのアドレスに対応する２つの読み出しデータを同時に読み出す制御を行う記憶装置インターフェイスを備えた
ことを特徴とするデータインターリーブ装置。
【請求項３】
前記請求項１記載のデータインターリーブ装置において、
前記所定の規則に基づいて得られる前記２つのアドレスは、前記最下位ビットが前記偶数及び奇数の交互配列における連続する偶数及び奇数の組からなる２つのアドレスである
ことを特徴とするデータインターリーブ装置。
【請求項４】
前記請求項１記載のデータインターリーブ装置において、
前記第２のＤＭＡ装置は、前記入力されたインターリーブデータのうち前記記憶装置へ記憶された書き込みデータから読み出す読み出しデータのアドレスと、前記読み出しデータを読み出すための読み出しリクエストとを発信し、
前記第１のＤＭＡ装置が発信する前記書き込みリクエストと、前記第２のＤＭＡ装置が発信する前記読み出しリクエストとを受け、これら書き込み及び読み出しリクエストの優先順位を決める調停動作を行うアービタ装置を備え、
前記記憶装置インターフェイスの動作周波数は、前記アービタ装置の動作周波数のｎ倍（ｎは２以上の整数）以上である
ことを特徴とするデータインターリーブ装置。
【請求項５】
前記請求項２記載のデータインターリーブ装置において、
前記第１のＤＭＡ装置は、前記入力されたインターリーブデータのアドレスのうち前記記憶装置へ記憶する書き込みデータのアドレスと、前記書き込みデータを書き込むための書き込みリクエストを発信し、
前記第１のＤＭＡ装置が発信する前記書き込みリクエストと、前記第２のＤＭＡ装置が発信する前記読み出しリクエストとを受け、これら書き込み及び読み出しリクエストの優先順位を決める調停動作を行うアービタ装置を備え、
前記記憶装置インターフェイスの動作周波数は、前記アービタ装置の動作周波数のｎ倍（ｎは２以上の整数）以上である
ことを特徴とするデータインターリーブ装置。
【請求項６】
前記請求項１記載のデータインターリーブ装置において、
前記第１のＤＭＡ装置及び前記第２のＤＭＡ装置の発信する前記書き込みリクエスト及び前記読み出しリクエストを受け、これら書き込み及び読み出しリクエストの優先順位を決める調停動作を行うアービタ装置とを備え、
前記記憶装置インターフェイスの動作周波数は、前記アービタ装置の動作周波数のｎ倍（ｎは２以上の整数）以上である
ことを特徴とするデータインターリーブ装置。
【請求項７】
前記請求項４記載のデータインターリーブ装置において、
前記アービタ装置は、前記第１のＤＭＡ装置から発信される前記２つのアドレスに対する前記書込データの転送要求を同一タイミングにより処理する
ことを特徴とするデータインターリーブ装置。
【請求項８】
前記請求項５記載のデータインターリーブ装置において、
前記アービタ装置は、前記第２のＤＭＡ装置から発信される前記２つのアドレスに対する前記読出データの転送要求を同一タイミングにより処理する
ことを特徴とするデータインターリーブ装置。
【請求項９】
前記請求項１〜８の何れか１項に記載のデータインターリーブ装置において、
前記記憶装置はＤＲＡＭ又はＳＲＡＭである
ことを特徴とするデータインターリーブ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｂｌｕ−ｒａｙ Ｄｉｓｃを代表とする大容量光ディスクにおいてＡＶデータ、コンピュータデータ等大容量データの転送時、再生時にデインタリーブするデータインターリーブ装置に関する。
【背景技術】
【０００２】
従来、ＤＶＤ等の記録媒体において、媒体の欠陥、ディスク面上に付着した埃や傷等に起因するエラーを訂正するために、Ｒｅｅｄ―Ｓｏｌｏｍｏｎ符号等の誤り訂正符号が用いられていた。さらに近年、従来のＤＶＤよりさらに、高密度化、大容量化を目指した次世代のデジタルビデオレコーディングの研究が進められている。このような研究において、記録媒体の高密度化に伴い、埃や傷に起因するバーストエラーの影響を少なくすることが求められている。
【０００３】
このような要望に対し、例えば、特許文献１には、バーストエラーに対する訂正能力を向上させるための誤り訂正方法として、２種類の誤り訂正符号をインターリーブして記録する方式が提案されており、このインタリーブ方式を基本としてＢｌｕ−ｒａｙ Ｄｉｓｃは出来上がっている。
【０００４】
データ転送時にインタリーブ、デインタリーブを行う従来の装置を図１に示す。
【０００５】
本例では、Ｂｌｕ−ｒａｙ Ｄｉｓｃのデインタリーブについて説明する。
【０００６】
ＤＭＡ装置１１００は、インターリーブを解くためのアドレスを演算するインタリーブアドレス演算器を備える。また、１７００は、インターリーブデータ１００１のデインターリーブを行う際に、一時的にデータを保持するＳＲＡＭである。前記ＤＭＡ装置１１００は、ＳＲＡＭ１７００へのデータ書き込みを要求する書込（Ｗｒｉｔｅ）リクエスト１１０２及びＳＲＡＭ１７００へ書き込むデータの書込アドレス１１０３を出力し、書込終了を示す書込アクノレッジ１１０１を受けるハンドシェイクを行う。Ｂｌｕ−ｒａｙ Ｄｉｓｃは、１Ｂｙｔｅごとにインタリーブがかかっているため、前記ＤＭＡ装置１１００は１Ｂｙｔｅにつき１回アドレス情報を発行する。
【０００７】
ＤＭＡ装置１２００は、デインタリーブ後のデータを取得するためのアドレスを演算するアドレス演算器を備える。このＤＭＡ装置１２００は、記録されたデータのＳＲＡＭ１７００からの読み出しを要求する読出（Ｒｅａｄ）リクエスト１２０２及びＳＲＡＭ１７００における読出アドレス１２０３を出力し、読出終了を示す読出アクノレッジ１２０１を受けるハンドシェイクを行う。本例におけるＤＭＡ装置１２００では４Ｂｙｔｅにつき１回アドレス発行するものとする。
【０００８】
ＦＩＦＯ装置１３００は、インタリーブデータ１００１を入力し、前記ＤＭＡ装置１１００のリクエストにあわせてＦＩＦＯデータ１３０１を出力する。
【０００９】
ＦＩＦＯ装置１４００は、前記ＤＭＡ装置１２００のリクエスト１２０２によって得られたＦＩＦＯデータ１４０１を入力し、デインタリーブデータ１００２を出力する。
【００１０】
調停回路１５００は、前記ＤＭＡ装置１１００からの書込リクエスト１１０２及び前記ＤＭＡ装置１２００から読出リクエスト１２０２を入力し、優先順位の高いリクエスト側をセレクトする。本例では、前記ＤＭＡ装置１２００のリクエスト１２０２より前記ＤＭＡ装置１１００のリクエスト１１０２が優先されるものとする。
【００１１】
ＳＲＡＭインターフェイス（以後Ｉ／Ｆと略す）１６００は、前記調停回路１５００から、リクエスト１５０１、アドレス情報１５０２、ライトイネーブル１５０３及び書込データ１５０４を入力されると、ＳＲＡＭプロトコル（仕様）に沿って、書込み時には、チップセレクト１６０１、バイトイネーブル１６０２、ライトイネーブル１６０３、アドレス１６０４及び書込データ１６０５を出力する。また、読出し時には、チップセレクト１６０１、バイトイネーブル１６０２、ライトイネーブル１６０３及びアドレス１６０４を出力し、読出データ１６０６を受け、調停回路１５００へ読出データ１５０６及び終了通知１５０５を出力する。
【００１２】
次に、図１に示すデータインタリーブ装置の時系列における動作を図２を使用して説明する。図２（Ａ）に示すように、前記ＤＭＡ装置１１００はデインタリーブ動作を時刻Ｔ０１から時刻Ｔ０２まで行う。このＤＭＡ装置１１００によるデインタリーブ単位が終了したとき、前記ＤＭＡ装置１２００はデインタリーブ後データを時刻Ｔ０２から時刻Ｔ０３の間において記録されたデータを抜き取る動作を行う。次に、前記ＤＭＡ装置１１００は次のデータに対してデインタリーブを時刻Ｔ０３から時刻Ｔ０４まで行う。再び、ＤＭＡ装置１１００によるデインタリーブ単位が終了したとき、前記ＤＭＡ装置１２００はデインタリーブ後データを時刻Ｔ０４から時刻Ｔ０５の間において抜き取る動作を行う。このような動作を繰り返し行うことで、デインタリーブを行うことができる。
【００１３】
実際のＢｌｕ−ｒａｙ Ｄｉｓｃなどのデータ転送においては、前記インタリーブデータ１００１が絶えず転送されていることが多く、図２（Ａ）中の時刻Ｔ０２から時刻Ｔ０３のように前記ＤＭＡ装置１１００が停止している状態を許容しないことがある。その場合、記憶装置の容量をデインタリーブ量の２倍以上用意し、複数の記憶装置により２面構成以上にすることでパイプライン処理することが可能である。２面構成の時系列における動作を図２（Ｂ）に示す。
【００１４】
先ず、前記ＤＭＡ装置１１００はデインタリーブを時刻Ｔ１１から時刻Ｔ１２まで行う。このデインタリーブ単位が終了したとき、前記ＤＭＡ装置１２００はデインタリーブ後データを時刻Ｔ１２から抜き取る動作を行うが、この時、もう１面を利用して前記ＤＭＡ装置１１００がデインタリーブを時刻Ｔ１２から時刻Ｔ１３まで行う。以上の動作を繰り返し行うことで、高速にデインタリーブを行うことが出来る。
【００１５】
このように、近年、光ディスク分野の高倍速化が必須となっている。この回路における最大転送速度は、回路周波数をｘ（ＭＨｚ）とすると、前記ＤＭＡ装置１１００が１Ｂｙｔｅアクセス、前記ＤＭＡ装置１２００が４Ｂｙｔｅアクセスで、転送総量は同じであるから、０．８ｘ（ＭＢｐｓ）となる。よって、倍速性能を向上させるには前記回路周波数ｘをあげる必要がある。
【特許文献１】特表２００２−５２１７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、回路の周波数を上げると、タイミング制約が厳しくなることから、これを保障するための回路規模増大により消費電力増加を生じたり、また、半導体装置などでは放熱板が必要になるなどのコスト面の問題や、ノートパソコンなどスリムドライブ用途で使用できないなどのデメリットが生じる。
【００１７】
また、通常のＤＭＡ装置においては、１Ｂｙｔｅアクセスを４Ｂｙｔｅアクセスに変更するなどバンド幅を広げることで転送能力を向上させることができるが、本例の前提条件であるインタリーブが１Ｂｙｔｅごとにかかっているため、連続性のないデータのアドレスを抽出することはできず、これにより２Ｂｙｔｅ以上のアクセスは不可能である。
【００１８】
本発明は、上記従来の問題点を解決するものであり、回路周波数の増加を最小限に留め、しかも、高倍速化を可能とすることを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明では、不連続なアドレスのデータが連なり入力されるインターリーブデータにおいて、個々のインターリーブデータのアドレスの特定ビットが周期性を有することに着目し、この周期性に基づいて同時に２Ｂｙｔｅのインターリーブデータを指定すると共に、記憶装置内に記憶領域を２つ設定し、これら２Ｂｙｔｅのインターリーブデータを同時に処理することにより処理速度を上げる。
【００２０】
また、入力されるインターリーブデータのアドレスを２つの範囲に区分すると共に、これら２区分のアドレスに対応する２つの記憶領域を上記の２つの記憶領域とは異なる観点から記憶装置内に設定し、一方の区分のアドレスに対応するインターリーブデータを処理しながら、同時に、他方のアドレスに対応するインターリーブデータの処理を行う並行処理を行うことにより、更に、処理速度を上げる。
【００２１】
すなわち、請求項１記載の発明のデータインターリーブ装置は、インターリーブがかかっているインターリーブデータを入力し、インターリーブを解いたデインターリーブデータを出力するデータインターリーブ装置において、第１の記憶領域及び第２の記憶領域の２つの記憶領域を有する記憶装置と、連続して入力される前記インターリーブデータのアドレスから、Ｂｌｕ−ｒａｙ  Ｄｉｓｃのインターリーブ法則により前記インターリーブデータのアドレスの最下位ビットに生じる偶数及び奇数の交互配列規則である所定の規則に基づいて得られる２つのアドレスを同時に発信すると共に、前記２つのアドレスに対応したインターリーブデータの一方を前記記憶装置の有する前記第１の記憶領域に、他方を前記記憶装置の有する前記第２の記憶領域にそれぞれ同時に書き込むための書き込みリクエストを発信する第１のＤＭＡ装置と、前記第１のＤＭＡ装置が発信した前記書き込みリクエストと、前記２つのアドレスとに基づき、前記記憶装置の第１及び第２の記憶領域にそれぞれ前記２つのアドレスに対応する書き込みデータを同時に書き込む制御を行う記憶装置インターフェイスと、前記記憶装置の第１の記憶領域及び第２の記憶領域を、各々、前記書き込みデータのアドレスの前半領域と後半領域とに分割し、前記第１のＤＭＡ装置が発信した前記書き込みリクエスト及び前記書き込みデータのアドレスに基づいて、前記書き込みデータを前記第１及び第２の記憶領域の前半領域と後半領域との何れかに割り振る第１のリクエスト割振り回路と、前記記憶装置に記憶された複数の前記書き込みデータの読み出しを行うためのアドレスを、読み出しリクエストと共に発信する第２のＤＭＡ装置と、前記記憶装置の第１の記憶領域及び第２の記憶領域を、各々、前記読み出しデータのアドレスの前半領域と後半領域とに分割し、前記第２のＤＭＡ装置が発信した前記読み出しリクエスト及び前記読み出しデータのアドレスに基づいて、前記読み出しデータを前記第１及び第２の記憶領域の前半領域と後半領域との何れかに割り振る第２のリクエスト割振り回路とを備えたことを特徴とする。
【００２２】
請求項２記載の発明は、前記請求項１記載のデータインターリーブ装置において、前記第２のＤＭＡ装置は、前記入力されたインターリーブデータから前記記憶装置の前記第１及び第２の記憶領域へ記憶された書き込みデータを、前記第１及び第２の記憶領域のそれぞれから同時に読み出す２つの読み出しデータの２つのアドレスと、前記２つの読み出しデータを読み出すための読み出しリクエストとを発信し、前記第２のＤＭＡ装置が発信した前記読み出しリクエストと、前記２つの読み出しデータのアドレスとに基づき、前記記憶装置の第１及び第２の記憶領域からそれぞれ前記２つのアドレスに対応する２つの読み出しデータを同時に読み出す制御を行う記憶装置インターフェイスを備えたことを特徴とする。
【００２３】
請求項３記載の発明は、前記請求項１記載のデータインターリーブ装置において、前記所定の規則に基づいて得られる前記２つのアドレスは、前記最下位ビットが前記偶数及び奇数の交互配列における連続する偶数及び奇数の組からなる２つのアドレスであることを特徴とする。
【００２４】
請求項４記載の発明は、前記請求項１記載のデータインターリーブ装置において、前記第２のＤＭＡ装置は、前記入力されたインターリーブデータのうち前記記憶装置へ記憶された書き込みデータから読み出す読み出しデータのアドレスと、前記読み出しデータを読み出すための読み出しリクエストとを発信し、前記第１のＤＭＡ装置が発信する前記書き込みリクエストと、前記第２のＤＭＡ装置が発信する前記読み出しリクエストとを受け、これら書き込み及び読み出しリクエストの優先順位を決める調停動作を行うアービタ装置を備え、前記記憶装置インターフェイスの動作周波数は、前記アービタ装置の動作周波数のｎ倍（ｎは２以上の整数）以上であることを特徴とする。
【００２５】
請求項５記載の発明は、前記請求項２記載のデータインターリーブ装置において、前記第１のＤＭＡ装置は、前記入力されたインターリーブデータのアドレスのうち前記記憶装置へ記憶する書き込みデータのアドレスと、前記書き込みデータを書き込むための書き込みリクエストを発信し、前記第１のＤＭＡ装置が発信する前記書き込みリクエストと、前記第２のＤＭＡ装置が発信する前記読み出しリクエストとを受け、これら書き込み及び読み出しリクエストの優先順位を決める調停動作を行うアービタ装置を備え、前記記憶装置インターフェイスの動作周波数は、前記アービタ装置の動作周波数のｎ倍（ｎは２以上の整数）以上であることを特徴とする。
【００２６】
請求項６記載の発明は、前記請求項１記載のデータインターリーブ装置において、前記第１のＤＭＡ装置及び前記第２のＤＭＡ装置の発信する前記書き込みリクエスト及び前記読み出しリクエストを受け、これら書き込み及び読み出しリクエストの優先順位を決める調停動作を行うアービタ装置とを備え、前記記憶装置インターフェイスの動作周波数は、前記アービタ装置の動作周波数のｎ倍（ｎは２以上の整数）以上であることを特徴とする。
【００２７】
請求項７記載の発明は、前記請求項４記載のデータインターリーブ装置において、前記アービタ装置は、前記第１のＤＭＡ装置から発信される前記２つのアドレスに対する前記書込データの転送要求を同一タイミングにより処理することを特徴とする。
【００２８】
請求項８記載の発明は、前記請求項５記載のデータインターリーブ装置において、前記アービタ装置は、前記第２のＤＭＡ装置から発信される前記２つのアドレスに対する前記読出データの転送要求を同一タイミングにより処理することを特徴とする。
【００２９】
請求項９記載の発明は、前記請求項１〜８の何れか１項に記載のデータインターリーブ装置において、前記記憶装置はＤＲＡＭ又はＳＲＡＭであることを特徴とする。
【００３０】
以上により、本発明では、入力されるインターリーブデータのアドレスについて、所定の規則に基づいて、書込データのアドレスを指定するＤＭＡ装置が２つのアドレスを同時に指定することができ、これと共に、記憶装置内に２つの記憶領域を設定することにより、これら２つの記憶領域に対して、２つのインターリーブデータを同時に書込みすることが可能となる。
【００３１】
特に、本発明では、処理するアドレスを前半及び後半に区分し、この区分に対応させて記憶装置内にも２つの記憶領域を設定することにより、一方の記憶領域に対してデータの書込みを行うと同時に他方の記憶領域に対しては読み出しの処理を行うことが可能となる。
【発明の効果】
【００３２】
以上に説明したように、本発明のデータインターリーブ装置によれば、書込データのアドレスを発信するＤＭＡ装置が、同時に２つずつのアドレスを発信することができるので、動作クロックを上げることなく処理速度を上げることが可能である。
【００３３】
特に、本発明によれば、処理するデータのアドレスについて前半及び後半に区分し、それぞれを異なる２つの記憶領域に記憶するので、記憶装置に対する書込みと読出しとを独立して、同時に行うことができるので、動作クロックを上げることなく処理速度を上げることが可能である。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態のデータインターリーブ装置を図面に基づいて説明する。
【００３５】
本発明のデインタリーブを行うデータインターリーブ装置における実施の形態を図３に示す。ここでは、図２の（Ｂ）に示したパイプライン処理におけるデインタリーブを例とする。また、本実施の形態においては、Ｂｌｕ−ｒａｙ  Ｄｉｓｃにおけるインターリーブデータを例として説明する。
【００３６】
図３に示したデータインターリーブ装置は、ＦＩＦＯ装置３００を介してインターリーブデータ１を入力し、このインターリーブデータ１のインターリーブを解いた後のデータをＳＲＡＭに記憶し、このインターリーブが解かれた後のデータを、ＳＲＡＭから読出し、ＦＩＦＯ装置４００を介してデインターリーブデータ２として出力する。
【００３７】
本実施の形態において、前記ＳＲＡＭは、図１に示した従来例の記憶装置であるＳＲＡＭ７００を、ＳＲＡＭ７００、ＳＲＡＭ７１０、ＳＲＡＭ７２０、ＳＲＡＭ７３０と４分割したものであり、これにより各容量はＳＲＡＭの４分の１となる。従来例のＳＲＡＭを４ＫＢｙｔｅとし、これと同じ容量を用いて４分割した場合、本実施の形態におけるＳＲＡＭ７００、ＳＲＡＭ７１０、ＳＲＡＭ７２０、ＳＲＡＭ７３０の容量は１ＫＢｙｔｅとなる。ここで、従来例の容量に相当する４ＫＢｙｔｅを前半アドレス（０００〜７ＦＦ）と後半アドレス（８００〜ＦＦＦ）とに分割する。このように２つに分割したアドレスのうちの前半アドレスに対応するＳＲＡＭの前半領域をＳＲＡＭ７００及びＳＲＡＭ７１０からなる領域に割り当て、また、後半アドレスに対応するＳＲＡＭの後半領域をＳＲＡＭ７２０及びＳＲＡＭ７３０からなる領域に割り当てる。
【００３８】
１００は、入力されるインターリーブデータ１のインターリーブを解くためのアドレスを演算するインターリーブアドレス演算器（図示せず）を備えるＤＭＡ装置（第１のＤＭＡ装置）であり、インターリーブを解くための２つのアドレス１０３及び１０４を演算する。ここで、Ｂｌｕ−ｒａｙ  Ｄｉｓｃに用いられるインターリーブの法則によれば、連続するインターリーブデータの最下位ビットは偶数と奇数とが交互に配列（所定の規則）されているが、本実施の形態におけるＤＭＡ装置１００のインターリーブアドレス演算器は、この連続する２つの偶数及び奇数のアドレスを１組として、すなわち、２Ｂｙｔｅごとにアドレスを演算する。
【００３９】
８００はＳＲＡＭ振分回路であり、ＤＭＡ装置１００が演算したアドレス１０３及び１０４と、これら２つのアドレスに対応するデータを前記ＳＲＡＭに書き込むための要求をするリクエスト（書込リクエスト）１０２とをＤＭＡ装置１００から受け、書込みが終了した場合には、書込終了を示すアクノレッジ１０１をＤＭＡ装置１００に発信する。ＳＲＡＭ振分回路８００は、ＤＭＡ装置１００との間でこのようなハンドシェイクを行う。
【００４０】
ここで、ＳＲＡＭ振分回路（第１のリクエスト割振回路）８００は、ＤＭＡ装置１００が出力したアドレス１０３及び１０４に応じたＦＩＦＯデータ３０１及び３０２をＦＩＦＯ３００から受けるが、アドレス１０３及び１０４が前記ＳＲＡＭの前半領域のアドレスか、又は後半領域のアドレスかによって出力するアドレス８０３及び８０４と、これら２つのアドレスに対応する書込データ８０５及び８０６の書込み先の振り分け、すなわち、書込リクエスト１０２の割り振りを行う。
【００４１】
２００は、インターリーブが解かれ、前記ＳＲＡＭに記憶されたデータから、デインターリーブデータ２として出力するためのデータの２つのアドレス２０３及び２０４をＤＭＡ装置１００と同様に内部に備えるアドレス演算器（図示せず）により演算するＤＭＡ装置（第２のＤＭＡ装置）である。
【００４２】
８１０はＳＲＡＭ振分回路であり、ＤＭＡ装置２００が演算したアドレス２０３及び２０４と、これら２つのアドレスに対応するデータを、前記ＳＲＡＭから読み出すための要求をするリクエスト（読出リクエスト）２０２とをＤＭＡ装置２００から受け、読出しが終了した場合には、読出終了を示すアクノレッジ２０１をＤＭＡ装置２００に発信する。ＳＲＡＭ振分回路８１０は、ＤＭＡ装置２００との間でこのようなハンドシェイクを行う。
【００４３】
ここで、ＳＲＡＭ振分回路（第２のリクエスト割振回路）８１０は、ＤＭＡ装置２００が出力したアドレス２０３及び２０４に応じたＦＩＦＯデータ４０１及び４０２をＦＩＦＯ４００から出力するが、アドレス２０３及び２０４が前記ＳＲＡＭの前半領域のアドレスか、又は後半領域のアドレスかによって出力するアドレス８０３及び８０４と、これら２つのアドレスに対応する読出データ８１７及び８１８の読出し先の振り分け、すなわち、読出リクエスト２０２の割り振りを行う。
【００４４】
５００は、前記ＳＲＡＭの４つの領域のうち、ＳＲＡＭ７００及び７１０（２分割された記憶領域の一方又は前半領域）に対するデータの入出力を調停する調停回路（アービタ装置）であり、５１０は、前記ＳＲＡＭの４つの領域のうち、ＳＲＡＭ７２０及び７３０（２分割された記憶領域の他方又は後半領域）に対するデータの入出力の優先順位を調停する調停回路（アービタ装置）である。前記ＳＲＡＭ振分回路８００は、ＤＭＡ装置１００が出力するアドレス１０３及び１０４がＳＲＡＭの前半領域であるときには、リクエスト８０１を出力すると共に調停回路５００への振り分けを行い、後半領域のアドレスであるときには、リクエスト８０２を出力すると共に調停回路５２０への振り分けを行う。また、ＳＲＡＭ振分回路８１０は、ＤＭＡ装置２００が出力するアドレス２０３及び２０４がＳＲＡＭの前半領域のアドレスであるときには、リクエスト８１１を出力すると共に調停回路５００への振り分けを行い、後半領域のアドレスであるときには、リクエスト８１２を出力すると共に調停回路５２０への振り分けを行う。
【００４５】
６００はＳＲＡＭＩ／Ｆであり、調停回路５００の調停動作の結果出力されたリクエスト５０１、アドレス５０２及び５０７、ライトイネーブル５０３と、アドレス５０２及び５０７に対応するデータ５０４及び５０８とに基づいて、ＳＲＡＭ７００及びＳＲＡＭ７１０に対してそれぞれ同時に書込み又は読出しを行う。また、６２０はＳＲＡＭＩ／Ｆであり、調停回路５２０の調停動作の結果出力されたリクエスト５２１、アドレス５２０２及び５２７、ライトイネーブル５２３と、アドレス５２２及び５２７に対応するデータ５２４及び５２８とに基づいて、ＳＲＡＭ７２０及びＳＲＡＭ７３０に対してそれぞれ同時に書込み又は読出しを行う。
【００４６】
以下に、図３のデータインターリーブ装置について動作説明を行う。
【００４７】
１Ｂｙｔｅごとにインタリーブがかかったインタリーブデータ００１を入力し、このインターリーブデータ１を内部のフリップフロップに保持するＦＩＦＯ装置３００は、１ＢｙｔｅのＦＩＦＯデータ３０１及び、その次のデータ値を示す１ＢｙｔｅのＦＩＦＯデータ３０２を出力する。
【００４８】
ＤＭＡ装置１００は、ＳＲＡＭに対する書込要求であるリクエスト１０２、ＳＲＡＭに対するアドレス１０３、そしてその次のデータに対するアドレス１０４をＳＲＡＭ振分回路８００へ出力し、転送完了としてＳＲＡＭ振分回路８００からアクノレッジ１０１を受信する。ここで、前記アドレス１０３は前記ＦＩＦＯデータ３０１に対応し、前記アドレス１０４は前記ＦＩＦＯデータ３０２に対応する。
【００４９】
前記ＦＩＦＯデータ３０１、ＦＩＦＯデータ３０２、リクエスト１０２、アドレス１０３、アドレス１０４を受信したＳＲＡＭ振分回路８００は、前記アドレス１０３及び前記アドレス１０４の示すアドレスがＳＲＡＭの４ＫＢｙｔｅの前半アドレス（０００〜７ＦＦ）であればリクエスト８０１をアサートし、前記アドレス１０３から上位１ビットを除いた１１ビットのアドレス８０３、前記アドレス１０４から上位１ビットを除いた１１ビットのアドレス８０４、前記ＦＩＦＯデータ３０１を前記アドレス８０３に対応する１Ｂｙｔｅの書込データ８０５として、前記ＦＩＦＯデータ３０２を前記アドレス８０４に対応する１Ｂｙｔｅの書込データ８０６として調停回路５００へ出力する。
【００５０】
前記アドレス１０３及び前記アドレス１０４の示すアドレスが４ＫＢｙｔｅの後半アドレス（８００〜ＦＦＦ）であればリクエスト８０２をアサートし、前記アドレス１０３から上位１ビットを除いた１１ビットのアドレス８０３、前記アドレス１０４から上位１ビットを除いた１１ビットのアドレス８０４、前記ＦＩＦＯデータ３０１を前記アドレス８０３に対応する書込データ８０５として、前記ＦＩＦＯデータ３０２を前記アドレス８０４に対応する書込データ８０６として調停回路５２０に出力する。
【００５１】
前記ＤＭＡ装置１００は、パイプライン処理において連続する前記アドレス１０３及び前記アドレス１０４は、双方ともに４ＫＢｙｔｅの前半アドレスか後半アドレスを示すため、前記リクエスト８０１及び前記リクエスト８０２が同時にアサートされることはない。
【００５２】
次に前記アドレス１０３及び前記アドレス１０４が前半アドレスを指していた場合を説明する。
【００５３】
調停回路５００は前記リクエスト８０１、前記アドレス８０３、前記アドレス８０４、前記書込データ８０５、前記書込データ８０６を受信し、ＤＭＡ装置２００からのリクエスト情報と調停を行う。しかし、本実施の形態においては図２のパイプライン処理（Ｂ）においても、ＤＭＡ装置１００とＤＭＡ装置２００とのアドレスが、４ＫＢｙｔｅの前半アドレスと後半アドレスとの対応について排他的であるという特徴を持つ。よって、前記リクエスト８０１はウエイトがかかることなく、アドレス５０２と、このアドレス５０２に対応した１Ｂｙｔｅの書込データ５０４、アドレス５０７と、このアドレス５０７に対応した１Ｂｙｔｅの書込データ５０８を同一タイミングにて出力し、リクエスト５０１及びライトイネーブル５０３をアサートする。
【００５４】
ＳＲＡＭＩ／Ｆ（記憶装置インターフェイス）６００は、受信した前記アドレス５０２、及び前記アドレス５０７を選別し、偶数アドレスであれば、ＳＲＡＭ７００に対してアドレス６０４、バイトイネーブル６０２、書込データ６０５を発行し、チップセレクト６０１、ライトイネーブル６０２をアサートする。また、奇数アドレスであれば、ＳＲＡＭ７１０に対してアドレス６１４、バイトイネーブル６１２、書込データ６１５を発行し、チップセレクト６１１、ライトイネーブル６１２をアサートする。インタリーブ法則として、連続するアドレスがすべて偶数、奇数となり必ず排他となるＢｌｕ−ｒａｙＤｉｓｃのデインタリーブにおいては、前記アドレス５０２及びアドレス５０７（２つのアドレス）は排他的にＳＲＡＭ７００（第１の記憶領域）及びＳＲＡＭ７１０（第２の記憶領域）を選択し、１サイクル内において両方のアクセスが同時に完了するという特徴を持つ。ここで、ＳＲＡＭＩ／Ｆ６００の動作周波数は、調停回路５００の動作周波数のｎ（ｎは２以上の整数）倍以上である。
【００５５】
同様に、前記アドレス１０３、前記アドレス１０４が後半アドレスを指していた場合を説明する。
【００５６】
調停回路５２０は、前記リクエスト８０２、前記アドレス８０３、前記アドレス８０４、前記書込データ８０５、前記書込データ８０６を受信し、ＤＭＡ装置２００からのリクエスト情報との調停を行う。前記前半アドレス同様に、前記リクエスト８０２はウエイトがかかることなく、アドレス５２２と、このアドレス５２２に対応した１Ｂｙｔｅの書込データ５２４、アドレス５２７と、このアドレス５２７に対応した１Ｂｙｔｅの書込データ５２８とを同一タイミングにて出力し、リクエスト５２１及びライトイネーブル５２３をアサートする。
【００５７】
ＳＲＡＭＩ／Ｆ６２０は、受信した前記アドレス５２２、及び前記アドレス５２７を選別し、偶数アドレスであれば、ＳＲＡＭ７２０に対してアドレス６２４、バイトイネーブル６２２、書込データ６２５を発行し、チップセレクト６２１、ライトイネーブル６２２をアサートする。また、奇数アドレスであれば、ＳＲＡＭ７３０に対してアドレス６３４、バイトイネーブル６３２、書込データ６３５を発行し、チップセレクト６３１、ライトイネーブル６３２をアサートする。同様に、これらアクセスは１サイクル内において両方のアクセスが完了する。
【００５８】
以上の動作により、前記ＤＭＡ装置１００の動作は前記ＤＭＡ装置２００の影響を受けることなく、かつ従来の２倍の速度でデインタリーブ動作を行うことができる。従来例と同様に回路周波数をｘ（ＭＨｚ）とすると、１サイクルに２Ｂｙｔｅ処理でき、前記ＤＭＡ２００の影響を受けないことから、純粋に２ｘ（Ｍｂｐｓ）となり、２倍以上の性能を得ることができる。
【００５９】
本実施の形態では、デインタリーブデータの抜き取りを行う前記ＤＭＡ装置２００の高速化も行っている。
【００６０】
ＦＩＦＯ装置４００は、デインタリーブ後データである４ＢｙｔｅのＦＩＦＯデータ４０１及びその次のＦＩＦＯデータ４０２を同時に受け取り、フリップフロップに蓄え、デインタリーブ後の４Ｂｙｔｅのデインタリーブデータ００２を出力する。
【００６１】
ＤＭＡ装置２００は、ＳＲＡＭに対する読出要求であるリクエスト２０２、ＳＲＡＭに対するアドレス２０３、そしてその次のデータに対するアドレス２０４を出力し、転送完了としてアクノレッジ２０１を受信する。ここで、前記アドレス２０３は前記ＦＩＦＯデータ４０１に対応し、前記アドレス２０４は前記ＦＩＦＯデータ４０２に対応する。
【００６２】
前記ＤＭＡ装置２００からリクエスト２０２、アドレス２０３、アドレス２０４を受信したＳＲＡＭ振分回路８００は、前記アドレス２０３及び前記アドレス２０４の示すアドレスが４ＫＢｙｔｅの前半アドレス（０００〜７ＦＦ）であればリクエスト８１１をアサートし、前記アドレス２０３から上位１ビットを除いた１１ビットのアドレス８１３、前記アドレス２０４から上位１ビットを除いた１１ビットのアドレス８１４を調停回路５００に出力し、前記ＦＩＦＯデータ４０１として読出データ８０７及び前記ＦＩＦＯデータ４０２として読出データ８０８を得る。
【００６３】
前記アドレス２０３及び前記アドレス２０４の示すアドレスが４ＫＢｙｔｅの後半アドレス（８００〜ＦＦＦ）であればリクエスト８１２をアサートし、前記アドレス２０３から上位１ビットを除いた１１ビットのアドレス８１３、前記アドレス２０４から上位１ビットを除いた１１ビットのアドレス８１４を調停回路５２０に出力し、前記ＦＩＦＯデータ４０１として読出データ８１７及び前記ＦＩＦＯデータ４０２として読出データ８１８を得る。
【００６４】
前記ＤＭＡ装置２００は、前記ＤＭＡ装置１００と同様にパイプライン処理において連続する前記アドレス２０３及び前記アドレス２０４は、双方ともに４ＫＢｙｔｅの前半アドレスか後半アドレスを排他的に示すため、前記リクエスト８１１及び前記リクエスト８１２が同時にアサートされることはない。
【００６５】
次に前記アドレス１０３、前記アドレス１０４が前半アドレスを指していた場合を説明する。
【００６６】
調停回路５００は前記リクエスト８０１、前記アドレス８０３、前記アドレス８０４を受信し、ＤＭＡ装置２００からのリクエスト情報との調停を行う。しかし、本実施の形態においては図２のパイプライン処理（Ｂ）の同時処理にも示されるように、ＤＭＡ装置１００とＤＭＡ装置２００とのアドレスが、４ＫＢｙｔｅの前半アドレスと後半アドレスとの間において排他的であるという特徴を持つ。よって、ＤＭＡ装置１００のリクエスト８０１はウエイトがかかることなく、アドレス５０２とアドレス５０７とをＳＲＡＭＩ／Ｆ６００へ出力し、アドレス５０２に対応した１Ｂｙｔｅの書込データ５０４及びアドレス５０７に対応した１Ｂｙｔｅの書込データ５０８を出力する。また、リクエスト５０１及びライトイネーブル５０３をアサートする。
【００６７】
ＳＲＡＭＩ／Ｆ６００は、受信した前記アドレス５０２及び前記アドレス５０７を選別し、偶数アドレスであれば、ＳＲＡＭ７００に対してアドレス６０４、バイトイネーブル６０２、書込データ６０５を発行し、チップセレクト６０１、ライトイネーブル６０２をアサートする。また、奇数アドレスであれば、ＳＲＡＭ７１０に対してアドレス６１４、バイトイネーブル６１２、書込データ６１５を発行し、チップセレクト６１１、ライトイネーブル６１２をアサートする。インタリーブ法則として、任意の連続する２つのアドレスのうち一方は偶数、他方は奇数となり必ず排他的関係となるＢｌｕ−ｒａｙ Ｄｉｓｃのデインタリーブにおいては、前記アドレス５０２と前記アドレス５０７とは排他的にＳＲＡＭ７００及びＳＲＡＭ７１０を選択し、１サイクル内において両方のアクセスが完了するという特徴を持つ。
【００６８】
同様に前記アドレス１０３、前記アドレス１０４が後半アドレスを指していた場合を説明する。
【００６９】
調停回路５２０は前記リクエスト８０２、前記アドレス８０３、前記アドレス８０４、を受信し、ＤＭＡ装置２００からのリクエスト情報との調停を行う。この場合においても、前半アドレスを指していた場合と同様に、ＤＭＡ装置１００とＤＭＡ装置２００とのアドレスが、４ＫＢｙｔｅの前半アドレスと後半アドレスとの間において排他的であるという特徴から、前記リクエスト８０２はウエイトがかかることなく、アドレス５２２と、このアドレス５２２に対応した１Ｂｙｔｅの書込データ５２４を出力すると共に、アドレス５２７と、このアドレス５２７に対応した１Ｂｙｔｅの書込データ５２８をＳＲＡＭＩ／Ｆ６２０へ出力し、リクエスト５２１及びライトイネーブル５２３をアサートする。
【００７０】
ＳＲＡＭＩ／Ｆ６２０は、受信した前記アドレス５２２、及び前記アドレス５２７を選別し、偶数アドレスであれば、ＳＲＡＭ７２０に対してアドレス６２４、バイトイネーブル６２２、及び書込データ６２５を発行し、チップセレクト６２１、ライトイネーブル６２２をアサートする。また、奇数アドレスであれば、ＳＲＡＭ７３０に対してアドレス６３４、バイトイネーブル６３２、及び書込データ６３５を発行し、チップセレクト６３１、ライトイネーブル６３２をアサートする。同様に、これらアクセスは１サイクル内において両方のアクセスが完了する。
【００７１】
このように、ＳＲＡＭに記憶されたデインターリーブ後のデータの引き抜きを行うＤＭＡ装置２００に対しても、ＤＭＡ装置１００の動作が排他的に行われることから、高速化が図られる。
【００７２】
尚、本実施の形態においては、インターリーブを解いた後のデータを記憶する記憶装置としてＳＲＡＭを用いる例を示したが、これはＤＲＡＭでも構わない。
【産業上の利用可能性】
【００７３】
以上説明したように、本発明に係るデータインターリーブ装置は、動作クロックを上げることなく、処理速度を向上させることができる効果を有するので、Ｂｌｕ−ｒａｙ  Ｄｉｓｃを代表とする大容量光ディスクにおける大容量データを転送する際の、再生時のデインターリーブ等に有用である。
【図面の簡単な説明】
【００７４】
【図１】従来のデータインターリーブ装置のブロック図である。
【図２】（Ａ）は記録領域が１面構成の従来のデータインターリーブ装置の時系列における動作図、同図（Ｂ）は記録領域が２面構成のデータインターリーブ装置の時系列における動作図である。
【図３】本発明の実施の形態におけるデータインターリーブ装置のブロック図である。
【符号の説明】
【００７５】
１００          ＤＭＡ装置（第１のＤＭＡ装置）
２００          ＤＭＡ装置（第２のＤＭＡ装置）
５００          調停回路（アービタ装置）
５２０          調停回路（アービタ装置）
６００          ＳＲＡＭＩ／Ｆ（記憶装置インターフェイス）
６２０          ＳＲＡＭＩ／Ｆ（記憶装置インターフェイス）
７００          ＳＲＡＭ（第１の記憶領域、前半領域）
７１０          ＳＲＡＭ（第２の記憶領域、前半領域）
７２０          ＳＲＡＭ（第１の記憶領域、後半領域）
７３０          ＳＲＡＭ（第２の記憶領域、後半領域）
【図１】
0004197034.tif 000002
【図２】
0004197034.tif 000003
【図３】
0004197034.tif 000004