(57)【特許請求の範囲】
【請求項１】
回路領域と、前記回路領域をループ状に取り囲む耐湿リング領域とを有する半導体基板と、
前記回路領域に形成された複数の半導体素子と、
前記半導体基板上方に形成された絶縁層と、
前記回路領域上で前記絶縁層内に形成され、下側のビア孔と上側の配線パターン溝とを有する配線層用空洞と、
前記配線層用空洞内に形成され、前記ビア孔を埋める下側のビア導電体と前記配線パターン溝を埋める上側の配線パターンと、
前記半導体基板の前記回路領域をループ状に取り囲んで、前記耐湿リング領域の前記絶縁層を貫通して形成され、前記配線層用空洞と対応した耐湿リング溝であって、前記ビア孔に対応する前記耐湿リング溝の幅は該ビア孔の最小径の０．７倍〜０．９倍の幅を有する耐湿リング溝と、
前記ビア導電体および前記配線パターンと同一の層で形成され、前記耐湿リング溝を埋める導電耐湿リングと、
を有する半導体集積回路装置。
【請求項２】
前記絶縁層は、前記半導体基板上に形成されたエッチングストッパ層上に形成される請求項1記載の半導体集積回路装置。
【請求項３】
前記ビア導電体と前記配線パターンとは、前記配線パターンの最上面を除く表面にバリア層を有するか、前記配線パターンの側面および底面と前記ビア導電体の側面および底面にバリア層を有する請求項１または２記載の半導体集積回路装置。
【請求項４】
前記配線パターンおよび前記ビア導電体は、金、銀、白金、銅、アルミニウム、アルミニウム合金、タングステン、タングステン化合物、チタニウム、チタニウム化合物、タンタル、タンタル化合物からなる群から選択された材料で形成されている請求項１〜３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記回路領域の回路が中央演算装置を構成する請求項１〜４のいずれか１項記載の半導体集積回路装置。
【請求項６】
（ａ）回路領域と、前記回路領域をループ状に取り囲む耐湿リング領域を有する半導体基板の前記回路領域内に複数の半導体素子を形成する工程と、
（ｂ）前記複数の半導体素子を覆って前記半導体基板上方にエッチングストッパ層と絶縁層をこの順序で形成する工程と、
（ｃ）前記絶縁層上に、前記回路領域で第１の値の最小径を有するビア孔用開口部と、前記耐湿リング領域で前記第１の値の０．７倍〜０．９倍の第２の値の幅を有する、ループ状のリング溝用開口部とを有するレジストパターンを形成する工程と、
（ｄ）前記レジストパターンをマスクとして前記絶縁層をエッチングして、前記エッチングストッパ層を露出するビア孔とリング溝を形成する工程と、
（ｅ）前記レジストパターンを除去する工程と、
（ｆ）露出しているエッチングストッパ層を除去する工程と、
（ｇ）前記ビア孔と前記リング溝とに導電層を形成する工程と、
を含む半導体集積回路装置の製造方法。
【請求項７】
前記工程（ｄ）のビア孔のエッチングとリング溝のエッチングとがほぼ同時に終了する請求項６記載の半導体集積回路装置の製造方法。
【請求項８】
さらに、
（ｉ）前記工程（ｇ）の後、前記ビア孔および前記リング溝を埋めた前記導電層を覆って、前記絶縁層の上に他のエッチングストッパ層と他の絶縁層とをこの順序で形成する工程と、
（ｊ）前記他の絶縁層上に、前記回路領域で配線パターン溝用開口部と、前記耐湿リング領域で、ループ状の他のリング溝用開口部とを有する他のレジストパターンを形成する工程と、
（ｋ）前記他のレジストパターンをマスクとして前記他の絶縁層をエッチングして、前記他のエッチングストッパ層を露出する配線パターン溝と他のリング溝を形成する工程と、
（ｌ）前記他のレジストパターンを除去する工程と、
（ｍ）露出している他のエッチングストッパ層を除去する工程と、
（ｎ）前記配線パターン溝と他のリング溝とに、他の導電層を形成する工程と、
を含む請求項６または７記載の半導体集積回路装置の製造方法。
【請求項９】
さらに、前記工程（ｇ）の前に、
（ｐ）前記絶縁層上に配線パターン溝用開口部と他のリング溝用開口部とを有する他のレジストパターンを形成する工程と、
（ｑ）前記他のレジストパターンをマスクとして、前記絶縁層をエッチングして配線用溝と他のリング溝とを形成する工程と、
（ｒ）前記他のレジストパターンを除去する工程と、
を含み、前記工程（ｇ）は、前記ビア孔、前記配線パターン溝、前記リング溝、前記他のリング溝に前記導電層を形成する請求項６または７記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にチップ周辺に耐湿リングを有する半導体集積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置は、半導体チップ内に多数の素子を形成し、半導体チップ上に多層配線を形成することによって作成される。多層配線は、多層の配線層と、配線層間を絶縁する層間絶縁膜によって形成される。従来、異なる層間の電気的接続を形成するため、層間絶縁膜上に上層の配線層を形成する前に、層間絶縁膜を貫通するビア孔が形成される。上層配線を形成する際に、ビア孔内も配線層で埋められる。
【０００３】
配線パターンの形成は、層間絶縁膜上に配線層を形成し、その上にレジストマスクを形成し、レジストマスクをエッチングマスクとして配線層をエッチングすることによって行なわれる。配線パターン側壁上の堆積物等は、アルカリ薬液等によって除去される。その後、同層内の配線パターン間及び上層及び下層の配線パターン間を絶縁するために、酸化シリコン等で形成される層間絶縁膜をプラズマＣＶＤ等を用いて形成する。
【０００４】
従来、配線材料としては、エッチングの可能なアルミニウム（Ａｌ）やタングステン（Ｗ）等が用いられた。配線パターン形成後、レジストマスクを除去するためのアッシングにおいて、配線パターン表面が酸化されるのを防止するため、ＡｌやＷの主配線層の上に、ＴｉＮ等の酸化防止層を形成することも行なわれる。
【０００５】
酸化シリコン等の層間絶縁膜は、大気中の水分を透過する性質を有する。大気中の水分が半導体素子に到達すると、半導体素子の特性を損なわせてしまう。大気中からの水分の侵入を防止するため、最上の絶縁層の上に、水分遮蔽能を有するＳｉＮ等のパッシベーション膜を形成すると共に、チップ周縁部に水分の侵入を遮蔽する導電体の耐湿リングが形成される。
【０００６】
耐湿リングは、層間絶縁膜のビア孔を形成するエッチングと同時に回路領域をループ状に囲むリング溝をエッチングで形成し、配線形成工程によってリング溝内を配線層で埋め、パターニングすることによって行なわれる。
【０００７】
半導体集積回路装置においては、常に集積度の向上が求められている。集積度を向上するため、半導体素子は微細化され、単位面積内により多くの半導体素子を形成する。半導体素子が微細化されると、その上に形成される配線の密度も増加する。配線密度が増加すると、各配線の幅及び同層内の隣接する配線間の間隔は減少する。
【０００８】
配線層の厚さを同一に保つと、配線幅の減少は抵抗の増加を伴う。また、隣接する配線間の間隔の減少は、配線間の容量の増加を伴う。配線抵抗の増加を低減するためには、配線層の厚さを厚くすることが必要である。配線の断面積を一定に保とうとすれば、配線幅の減少分を配線厚さの増加により補償しなければならない。
【０００９】
しかしながら、配線層の厚さを増加すると、隣接する配線間の対向面積が増大し、配線間の容量をさらに増加させることになる。配線抵抗の増大および配線間容量の増大は、信号伝達スピードを減少させることになる。メモリー装置においては、高集積化と低消費電力化が主な課題であるため、従来通りＡｌ等の配線材料が用いられている。
【００１０】
ロジック回路においては演算速度が主な課題であり、信号伝達スピードの減少は極力防がなければならない。このため、配線の抵抗を低減し、付随容量を低減することが望まれる。配線の抵抗を低減するためには、配線材料としてＡｌよりも抵抗率の低いＣｕ等の高融点金属を用いることが提案されている。配線の付随容量を低減するためには、配線間を絶縁する絶縁膜の誘電率を低減することが提案されている。例えば、低誘電率の絶縁膜として、弗素を含むシリコン酸化膜（ＦＳＧ）等が用いられる。
【００１１】
Ｃｕ配線は、エッチングによってパターニングすることが困難である。このため、Ｃｕ層のパターンを形成するために、絶縁膜に溝（トレンチ）を形成し、溝を埋め戻すようにＣｕ層を形成し、絶縁膜上の不要のＣｕ層を化学機械研磨（ＣＭＰ）等によって除去するダマシンプロセスが用いられる。ダマシンプロセスとして、シングルダマシンプロセスとデュアルダマシンプロセスとが知られている。
【００１２】
シングルダマシンプロセスでは、下層絶縁膜上にビア孔用ホトレジストパターンを形成し、ビア孔をエッチングし、ホトレジストパターンを除去した後Ｃｕ層を形成し、不要のＣｕ層をＣＭＰで除去し、さらに別の絶縁層を形成し、配線パターン溝用ホトレジストパターンを形成し、上の絶縁層に配線パターン溝をエッチングし、ホトレジストパターンを除去した後Ｃｕ層を形成し、不要のＣｕ層をＣＭＰで除去する。
【００１３】
デュアルダマシンプロセスでは、絶縁層上にビア孔用ホトレジストパターンを形成し、ビア孔をエッチングし、同一絶縁層上に配線パターン溝用ホトレジストパターンを形成し、配線パターン溝をエッチングし、その後同一プロセスでビア孔と配線パターン溝とを埋め戻すＣｕ層を形成し、ＣＭＰにより不要Ｃｕ層を除去する。
【００１４】
なお、ビア孔を形成した後、ホトレジストパターンをアッシングで除去する時、下層Ｃｕ配線層が露出していると、露出しているＣｕ配線表面が酸化されてしまう。Ｃｕ配線表面の酸化を防止するために、Ｃｕ配線パターンを形成した後、Ｃｕ配線表面を覆ってエッチングストッパの機能を有する酸化防止膜を形成する。このエッチングストッパ兼用酸化防止膜は、例えばＳｉＮ層によって形成される。
【００１５】
エッチングストッパ兼用酸化防止膜を絶縁層の下に配置した場合、絶縁層を貫通し、エッチングストッパ兼用酸化防止膜を露出するビア孔をエッチングにより形成し、この段階でホトレジストパターンはアッシングにより除去する。その後ビア孔底に露出したエッチングストッパ兼用酸化防止膜を除去する。簡単のため、エッチングストッパ兼用酸化防止膜をエッチングストッパ膜（層）と呼ぶ。
【００１６】
なお、Ｃｕは酸化シリコン等の絶縁層中に拡散し、絶縁層の誘電特性及び絶縁性能を劣化させる性質を有する。Ｃｕの拡散を防止するために、Ｃｕ配線層形成前にＴｉＮ、ＴａＮ等のバリア層を形成し、その上にＣｕ配線層を形成する。
【００１７】
Ｃｕ配線を採用した場合の耐湿リングは、ビア孔のエッチング及び配線パターン溝用のエッチングと同時に、チップ周縁部において絶縁層をループ溝状にエッチングし、その後のバリア層堆積、Ｃｕ配線層形成と同時に耐湿リング用溝内にもバリア層、Ｃｕ配線層を形成することによって作成される。
【００１８】
微細化されたパターンのエッチングにおいては、狭い面積のエッチングレートが、広い面積のエッチングレートよりも遅くなるマイクロローディング効果が生じることが知られている。ビア孔の径は、回路設計により例えば最小寸法（ルール）に決定される。耐湿リング溝の幅をビア孔径より大きくするとマイクロローディング効果により耐湿リング溝がオーバーエッチングされる。そこで、耐湿リングの幅も、ビア孔径と同一寸法に設計する。
【００１９】
図９（Ａ）〜（Ｃ）を参照し、ビア孔のエッチングと耐湿リング溝のエッチングの状況を説明する。必要に応じ、回路領域の構成要素には、参照記号にｃを付して表わし、耐湿リング領域の構成要素には、参照記号にｒを付して表わす。
【００２０】
図９（Ａ）に示すように、下層配線パターンにより、回路領域に下層配線１２１ｃ、耐湿リング領域に導電リング１２１ｒが形成されている。これらの下層配線パターンを覆うように、ＳｉＮ等のエッチングストッパ層１２２が形成され、その上に層間絶縁膜１２３が形成されている。
【００２１】
層間絶縁膜１２３の上に、ビア孔用開口ＶＯ及び耐湿リング溝用開口ＲＯを有するレジストパターンＰＲが形成される。ビア孔用開口ＶＯの径と、耐湿リング溝用開口ＲＯの幅は、同一寸法である。このようなホトレジストパターンＰＲをエッチングマスクとし、層間絶縁膜１２３をエッチングする。
【００２２】
図９（Ａ）に示すように、ビア孔用開口ＶＯの径と耐湿リング溝用開口ＲＯの幅は同一寸法であるが、図９（Ｂ）に示すように、エッチングはビア孔ＶＨよりも耐湿リング溝ＲＴでより速く進む。このため、ビア孔ＶＨの底面と、耐湿リング溝ＲＴの底面との間に高さの差ｄが生じる。
【００２３】
図９（Ｃ）に示すように、層間絶縁膜１２３のエッチングは耐湿リング溝ＲＴにおいて先に終了する。その後もエッチングを続けることによって、ビア孔ＶＨのエッチングも終了する。この間、耐湿リング溝ＲＴでは、オーバーエッチングが行なわれる。
【００２４】
耐湿リング溝ＲＴのエッチングが終了してから、ビア孔ＶＨのエッチングが終了するまでの間、耐湿リング溝ＲＴ底面に露出したエッチングストッパ膜１２２はオーバーエッチングされる。例えば、シリコン酸化膜に対するシリコン窒化膜のエッチレート比は、１／１０ないし１／１５と比較的小さな値を有するが、エッチングストッパ膜１２２が確実に残るようにするためには、エッチングストッパ膜１２２を厚く形成することが必要となる。
【００２５】
エッチングストッパ膜のＳｉＮ膜は、高い誘電率を有する。エッチングストッパ膜１２２を厚くすると、同層内配線間の付随容量を増加させてしまう。エッチングストッパ膜１２２の厚さを最小限とし、かつ耐湿リング溝の下で確実にエッチングストッパ膜が残るようにするためには、ビア孔のエッチレートと、耐湿リング溝のエッチレートとを実質的に等しいものとすることが望まれる。
【００２６】
【発明が解決しようとする課題】
本発明の目的は、耐湿リングを有する半導体集積回路装置の新規な構成と、その製造方法を提供することである。
【００２７】
本発明の他の目的は、ダマシンプロセスのエッチングにおいて、ビア孔のエッチレートと、耐湿リング溝のエッチレートとの差を最小にできる半導体集積回路装置の構造及び半導体集積回路装置の製造方法を提供することである。
【００２８】
本発明のさらに他の目的は、ビア孔と耐湿リング溝とのエッチングにおいて、エッチングストッパ膜の膜減りを低減し、下層配線へのダメージを最小にすることが可能な半導体装置の製造方法を提供することである。
【００２９】
【課題を解決するための手段】
本発明の一観点によれば、
回路領域と、前記回路領域をループ状に取り囲む耐湿リング領域とを有する半導体基板と、
前記回路領域に形成された複数の半導体素子と、
前記半導体基板上に形成された絶縁層と、
前記回路領域上で前記絶縁層内に形成され、下側のビア孔と上側の配線パターン溝とを有する配線層用空洞と、
前記配線層用空洞内に形成され、前記ビア孔を埋める下側のビア導電体と前記配線パターン溝を埋める上側の配線パターンと、
前記半導体基板の前記回路領域をループ状に取り囲んで、前記耐湿リング領域の前記絶縁層を貫通して形成され、前記配線層用空洞と対応した耐湿リング溝であって、前記ビア孔に対応する前記耐湿リング溝の幅は該ビア孔の最小径の０．７倍〜０．９倍の幅を有する耐湿リング溝と、
前記ビア導電体および前記配線パターンと同一の層で形成され、前記耐湿リング溝を埋める導電耐湿リングと、
を有する半導体集積回路装置
が提供される。
【００３０】
耐湿リング溝の幅を小さくすることにより、耐湿リング溝のエッチレートが減少する。ビア孔のエッチレートと、耐湿リング溝のエッチレートとの差を減少することが可能となる。
【００３１】
本発明の他の観点によれば、（ａ）中央部に画定された回路領域と、前記回路領域をループ状に取り囲む耐湿リング領域を有する半導体基板の回路領域内に複数の半導体素子を形成する工程と、（ｂ）前記複数の半導体素子を覆って前記半導体基板上方にエッチングストッパ層と絶縁層をこの順序で形成する工程と、（ｃ）前記絶縁層上に、前記回路領域で第１の値の最小径を有する複数のビア孔用開口部と、前記耐湿リング領域で前記第１の値より小さい第２の値の幅を有する、ループ状のリング溝用開口部とを有するレジストパターンを形成する工程と、（ｄ）前記レジストパターンをマスクとして前記絶縁層をエッチングして、前記エッチングストッパ層を露出するビア孔とリング溝を形成する工程と、（ｅ）前記レジストパターンを除去する工程と、（ｆ）露出しているエッチングストッパ層を除去して、前記ビア孔とリング溝とを完成する工程と、（ｇ）前記ビア孔とリング溝とを埋め戻すように、前記絶縁層上に導電層を形成する工程と、（ｈ）前記導電層の不要部を除去する工程とを含む半導体集積回路装置の製造方法が提供される。
【００３２】
耐湿リング溝は、幅方向においては高いアスペクト比を有するが、延在方向においてはアスペクト比が格段に低くなる。これに対し、ビア孔においては、面内の全方向において高いアスペクト比を有する。
【００３３】
このため、同一寸法では、マイクロローディング効果により、ビア孔のエッチレートは耐湿リング溝のエッチレートよりも小さくなる。耐湿リング溝の幅をビア孔の径よりも小さくすることにより、エッチレートの差を小さくすることが可能となる。エッチレートの差を小さくすることにより、耐湿リング溝底のエッチングストッパ膜のオーバーエッチング量を減少させ、エッチングのマージンを広くすることが可能となり、下層配線へのダメージを少なくすることができる。
【００３４】
【発明の実施の形態】
本発明の実施例を説明する前に、従来技術によるビア孔と耐湿リング溝のエッチングを解析する。図２（Ａ）は、ビア孔の径と耐湿リング溝の幅を同一の値とした場合のエッチングレートを示すグラフである。横軸がビア孔の径及び耐湿リング溝の幅を単位μｍで示し、縦軸がエッチングレートを単位Å／ｍｉｎで示す。
【００３５】
曲線ｔｖは、ビア孔のエッチングレートを示し、曲線ｔｒは耐湿リング溝のエッチングレートを示す。ビア孔のエッチングレーｔｖは、常に耐湿リング溝のエッチングレートｔｒよりも低い値を示す。さらに、このエッチングレートの差のエッチングレートに対する比の絶対値は、ビア孔径及び耐湿リング溝幅が小さくなるほど著しくなる。このため、耐湿リング溝のエッチングが終了しても、ビア孔のエッチングは終了せず、オーバーエッチングが必要となる。
【００３６】
図２（Ｂ）は、エッチングレートが同一となるビア孔径と耐湿リング溝幅との関係を示すグラフである。横軸はビア孔径を単位μｍで示し、縦軸は耐湿リング溝幅を単位μｍで示す。曲線ｒｑは、エッチングレートが同一となるビア孔径と耐湿リング溝幅との関係を示す。
【００３７】
グラフから明らかなように、同一のエッチングレートを実現するためには、ビア孔径は耐湿リング溝幅よりも大きな値としなくてはならない。さらに、同一のエッチングレートを実現するビア孔径に対する耐湿リング溝幅の比は、ビア孔径が小さくなるほど小さくなる。
【００３８】
ビア孔のエッチングと耐湿リング溝のエッチングを同等に進行させるには、曲線ｒｑに従ってビア孔径と耐湿リング溝幅とを選択すれば良い。なお、実際にエッチングを行なう場合には、エッチング条件を確立した上で、図２（Ｂ）に示すような定量線を求めることが好ましい。
【００３９】
図中、破線ｒ０．７及び破線ｒ０．９は、ビア孔径に対して耐湿リング溝幅をそれぞれ０．７、０．９に選択した場合の関係を示す。グラフから容易に判断できるように、１．０μｍ以下のビア孔径に対し耐湿リング溝幅が０．７〜０．９の範囲は、同一エッチングレートｒｑに近い領域である。
【００４０】
この領域であれば、ビア孔のエッチングレートと耐湿リング溝のエッチングレートとを近い値とすることができよう。ビア孔径が約０．１５〜約０．７の範囲では、曲線ｒｑは、ほぼｒ０．７〜ｒ０．９の範囲に重なる。特に、ビア孔径が約０．２〜約０．５μｍの領域において、曲線ｒｑは、ｒ０．７〜ｒ０．９の範囲内にある。この範囲内に選択すれば、ビア孔のエッチングと耐湿リング溝のエッチングとをほぼ同等の速さで進行させることができよう。
【００４１】
ビア孔径が０．２μｍ以下の領域においては、曲線ｒｑは、ｒ０．７〜ｒ０．９の範囲から外れてくる。しかし、耐湿リング溝の幅をビア孔径より極端に小さくすると耐湿リング溝のエッチング不良を起こす可能性も生じる。従って、ｒ０．７〜ｒ０．９の範囲はビア孔径がより小さい領域においても有効な範囲と言える。
【００４２】
図１（Ａ）、（Ｂ）は、本発明の実施例による半導体装置の製造方法を説明する概略斜視図である。
【００４３】
図１（Ａ）に示すように、下層配線パターン２１ｃ、２１ｒを覆って、薄いエッチングストッパ膜２２を形成する。エッチングストッパ膜２２上に、層間絶縁膜２３を形成し、その上にレジストパターン２４を形成する。レジストパターン２４は、ビア孔用開口ＶＯ及び耐湿リング溝用開口ＲＯを有する。耐湿リング溝用開口ＲＯの幅は、ビア孔用開口ＶＯの径よりも小さく選択されている。
【００４４】
レジストパターン２４をエッチングマスクとし、層間絶縁膜２３のエッチングを行なう。耐湿リング溝用開口ＲＯの幅がビア孔用開口ＶＯの径よりも小さく選択されているため、耐湿リング溝用開口ＲＯ下のエッチングレートは低下し、ビア孔用開口ＶＯ下のエッチングレートに近づく。図示の状態において、層間絶縁膜２３に途中までビア孔２５ｃ及び耐湿リング溝２５ｒがエッチングされている。この時、耐湿リング溝２５ｒの底面と、ビア孔２５ｃの底面との差ｄは、従来のものよりも減少している。
【００４５】
図１（Ｂ）は、ビア孔２５ｃのエッチングが終了した状態を示す。耐湿リング溝２５ｒは、ビア孔２５ｃよりも早くエッチングが終了しているが、その差が減少しているため、耐湿リング溝２５ｒ下のエッチングストッパ膜２２のエッチング量はわずかなものに留まり、十分な厚さのエッチングストッパ膜２２が、下層配線パターン２１ｒ上に残る。このため、層間絶縁膜２３上のレジストパターン２４を除去する際にも、下層配線パターン２１ｃ、２１ｒが酸化されることが良好に防止される。
【００４６】
なお、レジストパターン２４の除去の後、ビア孔２５ｃ、耐湿リング溝２５ｒの底面に露出したエッチングストッパ膜２２をエッチングで除去し、下層配線パターン２１ｃ、２１ｒの上面を露出する。
【００４７】
その後、バリア層、Ｃｕ層の形成を行ない、ビア孔２５ｃ、耐湿リング溝２５ｒを埋め戻す。耐湿リング溝２５ｒに形成されたバリア層、Ｃｕ層は、下層導電層２１ｒに接し、気密な耐湿リングを形成する。
【００４８】
なお、配線パターンの形成工程においては、配線パターン溝と耐湿リング溝のエッチングに大きな差は生じにくい。従って、両者の幅を同一としても、エッチングレートに大きな差は生じ難い。耐湿リング溝の幅を配線パターン溝の幅と同一としてもよい。必要であれば、耐湿リング溝の幅を配線パターン溝の幅より小さくしてもよい。
【００４９】
以下、より具体的な実施例を、中央演算装置（ＣＰＵ）を例にとって説明する。
【００５０】
図３（Ａ）は、ＣＰＵを作成するウエハの上面図を示す。ウエハ１０の表面上には、多数のチップ領域１１が画定されている。各チップ領域を囲む線１２は、スクライブラインである。
【００５１】
図３（Ｂ）は、単一のチップ１１内の平面構成を示す。チップ１１中央部には、デコーダ１３、演算回路１４、ＳＲＡＭ１５、入出力回路（Ｉ／Ｏ）１６が配置された回路領域Ｃが画定され、回路領域を取り囲むように耐湿リング１７を含む耐湿リング用領域Ｒが画定されている。
【００５２】
図３（Ｃ）は、演算回路１４等のロジック回路を構成するＣＭＯＳ半導体素子の典型的例を概略的に示す上面図である。図中左側に、ｎチャネルＭＯＳトランジスタが形成され、図中右側にｐチャネルＭＯＳトランジスタが形成されている。ｎチャネルＭＯＳトランジスタは、基板表面上に形成された絶縁ゲート電極Ｇｎとその両側に形成されたｎ型ソース領域Ｓｎ、ｎ型ドレイン領域Ｄｎを有する。ソース領域、ドレイン領域には、コンタクト領域Ｃが形成されている。
【００５３】
ｐチャネルＭＯＳトランジスタは、中央に配置された絶縁ゲートＧｐとその両側に配置されたソース領域Ｓｐ、ドレイン領域Ｄｐを有する。ソース領域Ｓｐ、ドレイン領域Ｄｐには、コンタクト領域Ｃが形成されている。
【００５４】
図３（Ｂ）の構成において、回路領域Ｃに図３（Ｃ）に示すような半導体素子を多数形成した後、ウエハ表面上に多層配線が形成され、多層配線の形成と共に耐湿リングが形成される。
【００５５】
図４は、図３に示す半導体集積回路装置のロジック回路等の回路領域および耐湿リング領域の部分的断面図を示す。シリコン基板４０の表面には、素子分離用のトレンチが形成され、トレンチを埋め込む酸化シリコン等の絶縁領域によってシャロートレンチアイソレーション（ＳＴＩ）４１ｃが形成され、活性領域が画定されている。耐湿リング部分においては、ＳＴＩと同時に回路領域をループ状に取り囲むリング状絶縁領域４１ｒが形成されている。
【００５６】
回路領域においては、各活性領域内にｐウエルＷｐ及びｎウエルＷｎが形成され、活性領域上に熱酸化シリコン等のゲート絶縁膜４３ｃが形成される。ゲート絶縁膜４３ｃ上に多結晶シリコン、ポリサイド等のゲート電極４４ｃが形成され、絶縁ゲート電極が形成される。絶縁ゲート電極の側壁には、サイドウオールスペーサ４５ｃが酸化シリコン等により形成される。
【００５７】
絶縁ゲート電極を形成した後、ｐウエルＷｐ、ｎウエルＷｎにそれぞれ別個のイオン注入を行ない、ｐウエルＷｐ内にｎ型ソース／ドレイン領域４２ｎを形成し、ｎウエルＷｎ内にｐ型ソース／ドレイン領域４２ｐを形成する。
【００５８】
耐湿リング部分においても、イオン注入以外同様の工程が行なわれ、絶縁領域４１ｒの上にリング状の導電体領域４４ｒ及びサイドウオールスペーサ４５ｒが形成される。
【００５９】
絶縁ゲート電極４４ｃ、導電体領域４４ｒを覆って、シリコン基板上に窒化シリコン等のエッチングストッパ層４６が形成される。
【００６１】
エッチングストッパ層４６の上に、第一の層間絶縁膜４７が弗素含有酸化シリコン（ＦＳＧ）等の低誘電率絶縁体により形成される。回路領域においては、第一の層間絶縁膜４７の表面から、例えば径約０．２５μｍのコンタクト用ビア孔が形成される。耐湿リング用領域においては、ビア孔径より小さな値の幅、たとえば約０．２５ｘ０．７μｍの幅を有するループ状耐湿リング溝が導電体領域４４ｒ上に形成される。
【００６２】
コンタクト用ビア孔、耐湿リング溝のエッチングは、一旦エッチングストッパ層４６表面で停止し、レジストマスクを除去した後、コンタクト用ビア孔、耐湿リング溝の底面に露出したエッチングストッパ層４６を除去することにより行なわれる。
【００６３】
コンタクト用ビア孔、耐湿リング溝形成後、グルー・バリア層５０、導電体プラグおよび導電体フェンス用の導電層５１が堆積され、第一の層間絶縁膜４７表面上のグルー・バリア層及び導電層はＣＭＰにより除去される。グルー・バリア層は、ＴｉＮ、ＴａＮ等の単一の層で形成しても、グルー用Ｔｉ層、バリア用ＴｉＮ層等の積層で形成しても良い。導電層５１は、例えばＷで形成される。このようにして、半導体表面にコンタクトする導電体プラグ、絶縁領域４１ｒ上の導電性領域４４ｒにコンタクトする導電体フェンスが形成される。
【００６４】
このようにして、回路部分においてはグルー・バリア層５０ｃと導電領域５１ｃで形成された導電体プラグが形成され、耐湿リング領域においては、グルー・バリア層５０ｒと導電領域５１ｒで形成された導電体フェンスが形成される。
【００６６】
その後、導電体プラグ、導電体フェンスを覆って第一層間絶縁膜４７表面上に、第２のエッチングストッパ層５２、第２の層間絶縁膜５３が堆積される。エッチングストッパ層は、例えばＳｉＮで形成され、層間絶縁膜は例えばＦＳＧで形成される。第２の層間絶縁膜５３表面上にレジストパターンが形成され、第１配線層の配線パターン用および耐湿リング溝用の開口が画定される。両開口の幅はたとえば同一である。
【００６７】
このレジストパターンをエッチングマスクとし、第２の層間絶縁膜５３のエッチングが行なわれる。第２のエッチングストッパ層５２表面が露出した後、一旦エッチングを停止し、レジストパターンをアッシングで除去する。その後露出した第２のエッチングストッパ層５２をエッチングにより除去し、バリア層５４、配線層５５の堆積を行なう。その後、第２層間絶縁膜５３表面上の不要なバリア層及び配線層をＣＭＰで除去する。
【００６８】
このようにして、回路領域において、バリア層５４ｃ、配線層５５ｃで構成された配線パターンが形成され、耐湿リング領域においてはバリア層５４ｒ、配線層５５ｒで形成された導電体フェンスが形成される。このようにして、シングルダマシン構造の第１配線層の構造が形成される。シングルダマシン構造ではビア導電体、配線パターン共に側面と底面がバリア層で覆われる。
なお、回路領域において、ｎチャネルＭＯＳトランジスタの一方のソース／ドレイン領域と、ｐチャネルＭＯＳトランジスタの一方のソース／ドレイン領域とは、第１層配線により相互に接続されＣＭＯＳインバータを構成している。
【００６９】
第２層間絶縁膜５３上に、第３のエッチングストッパ層５７、第３の層間絶縁膜５８、第４のエッチングストッパ層５９、第４の層間絶縁膜６０を堆積する。第４の層間絶縁膜膜６０表面から第３の層間絶縁膜５８表面に達する配線パターン溝および耐湿リング溝が形成され、さらに配線パターン溝底面から第２の層間絶縁膜５３内に形成された第１層配線パターン、耐湿リングに達するビア孔及び耐湿リング溝が形成される。
【００７０】
ビア孔径は、たとえば０．３μｍである。対応する耐湿リング溝の幅は、ビア孔径より小さく、例えば約０．３ｘ０．８μｍに選択される。
【００７１】
これらのビア孔、配線パターン溝、耐湿リング溝を埋め込むように、バリア層６２及びＣｕ等の導電層６３の堆積が行なわれる。第４の層間絶縁膜６０上に堆積したバリア層、導電層はＣＭＰ等によって除去する。このようにして、デュアルダマシン構造の第２層配線構造および第２層耐湿リング用フェンスが形成される。デュアルダマシン構造では、１層の配線構造は、最上面を除く表面がバリア層で覆われる。
【００７２】
第２層配線構造を形成した後、第４の層間絶縁膜表面上に第５のエッチングストッパ層６５が形成される。第５のエッチングストッパ層６５の上に、第５の層間絶縁膜６６、第６のエッチングストッパ層６７、第６の層間絶縁膜６８が堆積され、上述と同様のプロセスにより、バリア層７０、配線層７１で構成されたデュアルダマシン導電構造が形成される。このようにして第３層配線構造、第３層耐湿リングが形成される。第３配線層のビア孔径は、たとえば０．４５μｍである。この時、対応する耐湿リング溝の幅は、ビア孔径よりも小さく、例えば約０．４５ｘ０．９μｍに選択される。
【００７３】
第３層配線構造、第３層耐湿リングを覆って、第６層間絶縁膜の上に、第７のエッチングストッパ層７３、第７の層間絶縁膜７４、第８のエッチングストッパ層７５、第８の層間絶縁膜７６が堆積され、配線パターン溝、ビア孔および耐湿リング溝が形成され、バリア層７８、配線層７９で構成されるデュアルダマシン構造の第４層配線構造、第４層耐湿リングが形成される。
【００７４】
第４配線層のビア孔径は、例えば０．９μｍであり、この時耐湿リング溝の幅は、例えば約０．９ｘ０．９μｍまたはビア孔径と同一の０．９μｍに選択される。
【００７５】
第４配線層、第４層耐湿リングを覆って、第８の層間絶縁膜７６表面上にＳｉＮ等の水分遮蔽能を有するパッシベーション膜８１が形成される。耐湿リング領域においては、基板上にル‐プ状の導電フェンスが積層され、その上にパッシベーション膜が形成されることにより、回路領域を封止する水分遮断構造が形成される。
【００７６】
図示の構成においては、第１配線構造をシングルダマシン構造、第２〜第４配線構造をデュアルダマシン構造で形成した。シングルダマシン、デュアルダマシンは任意に選択することができる。
【００７７】
図５（Ａ）〜（Ｇ）は、シングルダマシン配線を形成するプロセスを概略的に示す断面図である。図５（Ａ）に示すように、バリア層ｂ１、配線層ｗ１で下層配線が形成されている。下層配線表面を覆ってエッチングストッパ層ｓ２、層間絶縁膜ｄ２、反射防止膜ａｒ２が形成されている。エッチングストッパ層ｓ２、反射防止膜ａｒ２は、それぞれ厚さ約５０ｎｍのＳｉＮ膜で形成される。層間絶縁膜ｄ２は、例えば厚さ約６００ｎｍのＦＳＧにより形成される。
【００７８】
反射防止膜ａｒ２の上に、ビア孔及び耐湿リング溝をエッチングするためのレジストパターンＰＲ２を形成する。レジストパターンＰＲ２をエッチングマスクとし、反射防止膜ａｒ２、層間絶縁膜ｄ２のエッチングを行なう。その後、レジストパターンＰＲ２は除去する。なお、ビア孔と耐湿リング溝とは同様の断面構成であるため、図には1つの開口のみを示す。但し、耐湿リング溝の幅は、上述のようにビア孔の径よりも小さい。以下同様である。
【００７９】
図５（Ｂ）に示すように、露出した反射防止膜ａｒ２及びエッチングストッパ層ｓ２を除去し、下層配線ｗ１の表面を露出するビア孔ＶＨ２及び耐湿リング溝ＲＴ２を形成する。
【００８０】
図５（Ｃ）に示すように、ビア孔ＶＨ２及び耐湿リング溝ＲＴ２を埋めるように、例えば厚さ約２５ｎｍのＴａＮ層で形成されたバリア層ｂ２ｐ、厚さ約１５００ｎｍのＣｕ層で形成された配線層ｗ2ｐを成膜する。なお、バリア層ｂ2ｐをスパッタリングで形成した後、厚さ約２００ｎｍのＣｕシード層をスパッタリングで形成し、その上にメッキ等によりＣｕ層を約１３００ｎｍ成膜して配線層ｗ2ｐを形成する。
【００８１】
図５（Ｄ）に示すように、層間絶縁膜ｄ２上のバリア層ｂ2ｐ、配線層ｗ2ｐをＣＭＰにより除去し、銅プラグ（銅フェンス）を形成する。
【００８２】
図５（Ｅ）に示すように、銅プラグ（銅フェンス）を覆って層間絶縁膜ｄ２上に厚さ約５０ｎｍのＳｉＮ層で形成されたエッチングストッパ層ｓ３、厚さ約５００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ３、厚さ約５０ｎｍのＳｉＮ層で形成された反射防止膜ａｒ３を成膜する。反射防止膜ａｒ３の上に、配線パターン溝及び耐湿リング溝を形成するための開口を有するレジストパターンＰＲ３を形成する。配線パターン溝の幅と耐湿リング溝の幅は、たとえば同一である。
【００８３】
レジストパターンＰＲ３をエッチングマスクとし、反射防止膜ａｒ３、層間絶縁膜ｄ３のエッチングを行なう。その後、レジストパターンＰＲ３を除去し、露出した反射防止膜ａｒ３、エッチングストッパ層ｓ３をエッチングで除去する。
【００８４】
図５（Ｆ）に示すように、図５（Ｃ）の工程と同様の工程を行なうことにより、厚さ約２０ｎｍのＴａＮ層で形成されたバリア層ｂ3ｐ、厚さ約１２００ｎｍのＣｕで形成された配線層ｗ3ｐを形成する。なお、配線層ｗ3ｐは、先ず厚さ約２００ｎｍのＣｕ層をスパッタリングで成膜し、次にメッキ等により厚さ約１０００ｎｍのＣｕ層を成膜することによって形成する。
【００８５】
図５（Ｇ）に示すように、層間絶縁膜ｄ3上の不要なバリア層及び配線層をＣＭＰで除去し、バリア層ｂ3、配線層ｗ3で形成された配線パターンを作成する。以上の工程により、１層分の配線構造を作成することができる。同様の工程を繰り返すことにより、多層の配線層をシングルダマシン構造で形成することもできる。次に、デュアルダマシン構造の作成について説明する。デュアルダマシン配線構造はいくつかの方法で作成することができる。
【００８６】
図６（Ａ）〜（Ｆ）は、デュアルダマシン配線構造を作成する方法の一例を示す断面図である。図６（Ａ）に示すように、バリア層ｂ１、配線層ｗ１が下層配線を形成し、その表面は厚さ約５０ｎｍのＳｉＮ層で形成されたエッチングストッパ層ｓ２で覆われている。エッチングストッパ層ｓ２の上に、厚さ約６００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ２、厚さ約５０ｎｍのＳｉＮ層で形成されたエッチングストッパ層ｓ３、厚さ約５００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ３が積層され、その表面に厚さ約５０ｎｍのＳｉＮ層で形成された反射防止膜ａｒ３が形成されている。反射防止膜ａｒ３の上に、ビア孔及び耐湿リング溝に対応する開口を有するレジストパターンＰＲ２が形成される。上述のように、耐湿リング溝の幅は、ビア孔の径よりも小さく選択する。
【００８７】
図６（Ｂ）に示すように、レジストパターンＰＲ２をエッチングマスクとし、反射防止膜ａｒ３、層間絶縁膜ｄ３、エッチングストッパ層ｓ３、層間絶縁膜ｄ２のエッチングを行ない、ビア孔ＶＨ（耐湿リング溝ＲＴ）を形成する。
【００８８】
図６（Ｃ）に示すように、ビア孔（耐湿リング溝）下部に有機物の詰め物ｐｐを装填し、反射防止膜ａｒ３の上に配線パターン溝及び耐湿リング溝に対応する開口を有するレジストパターンＰＲ３を形成する。
【００８９】
図６（Ｄ）に示すように、レジストパターンＰＲ３をマスクとし、反射防止膜ａｒ３、層間絶縁膜ｄ３のエッチングを行ない、エッチングストッパ層ｓ３の表面で停止させる。なお、ビア孔（耐湿リング溝）内は詰め物ｐｐにより保護されている。その後、レジストパターンＰＲ３をアッシングで除去する。
【００９０】
詰め物ｐｐがレジスト等の有機物で形成されている場合、アッシングによって詰め物も除去される。レジストパターンのアッシングで詰め物ｐｐが除去されない場合は、エッチング等により詰め物ｐｐを除去する。
【００９１】
露出した反射防止膜ａｒ３及びエッチングストッパ層ｓ３、ｓ２をエッチングで除去する。ビア孔（耐湿リング溝）底面には、下層配線ｗ１が露出し、配線パターン溝底面には層間絶縁膜ｄ２が露出する。
【００９２】
図６（Ｅ）に示すように、ビア孔、配線パターン溝、耐湿リング溝が形成された積層絶縁膜上に、バリア層ｂ2ｐ、配線層ｗ2ｐを形成する。まず、厚さ約２０ｎｍのＴａＮ層をスパッタリングで堆積して、バリア層を形成する。続いて厚さ約２００ｎｍのＣｕ層をスパッタリングで堆積し、メッキ用シード層とする。次に、シード層上に厚さ約１３００ｎｍのＣｕ層をメッキで堆積する。
【００９３】
図６（Ｆ）に示すように、層間絶縁膜ｄ３上に堆積した不要なバリア層ｂ2ｐ、配線層ｗ2ｐをＣＭＰにより除去し、バリア層ｂ２、配線層ｗ２で構成されたデュアルダマシン配線構造（耐湿リング構造）を作成する。このようにして、１層分のデュアルダマシン配線構造が形成できる。同様の工程を繰り返せば、多層のデュアルダマシン配線構造を形成することができる。
【００９４】
図７（Ａ）〜（Ｆ）は、デュアルダマシン配線構造を作成する他の方法を示す断面図である。図７（Ａ）に示すように、バリア層ｂ１、配線層ｗ１で構成される下層配線の上に、厚さ約５０ｎｍのＳｉＮ層で形成されたエッチングストッパ層ｓ２、厚さ約６００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ２、厚さ約５０ｎｍのＳｉＮ層で形成されたエッチングストッパ層ｓ３、厚さ約５００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ３、厚さ約５０ｎｍのＳｉＮ層で形成された反射防止膜ａｒ３を積層する。
【００９５】
反射防止膜ａｒ３の上に、配線パターン溝および耐湿リング溝に対応する開口を有するレジストパターンＰＲ２を形成する。耐湿リング溝の幅は例えば配線パターン溝の幅と同一である。レジストパターンＰＲ２をマスクとし、反射防止膜ａｒ３、層間絶縁膜ｄ３のエッチングを行ない、エッチングストッパ層ｓ３表面でエッチングを停止させる。
【００９６】
図７（Ｂ）に示すように、レジストパターンＰＲ２をアッシングで除去する。底面にエッチングストッパ層ｓ３が残っている配線パターン溝ＷＴが形成される。
【００９７】
図７（Ｃ）に示すように、新たにビア孔及び耐湿リング溝に対応する開口を有するレジストパターンＰＲ３を作成する。上述のように、耐湿リング溝の幅は、ビア孔の径よりも小さく設計する。レジストパターンＰＲ３をエッチングマスクとし、エッチングストッパ層ｓ３、層間絶縁膜ｄ２のエッチングを行ない、エッチングストッパ層ｓ２の表面でエッチングを停止させる。
【００９８】
図７（Ｄ）に示すように、レジストパターンＰＲ３をアッシングで除去する。続いて、露出している反射防止膜ａｒ３、エッチングストッパ層ｓ３、ｓ２をエッチングで除去し、配線パターン溝ＷＴ及びビア孔ＶＨ（耐湿リング溝ＲＴ）を完成させる。
【００９９】
図７（Ｅ）に示すように、ビア孔、配線パターン溝、耐湿リング溝を埋め込んで、バリア層ｂ３ｐ、配線層ｗ３ｐを形成する。まず、厚さ約２０ｎｍのＴａＮ層をスパッタリングで堆積し、続いて厚さ約２００ｎｍのＣｕ層をスパッタリングで堆積する。次に、厚さ約１３００ｎｍのＣｕ層をメッキで形成する。この工程は、図６（Ｅ）に対応する。
【０１００】
図７（Ｆ）に示すように、ＣＭＰにより層間絶縁膜ｄ３上のバリア層ｂ３ｐ、配線層ｗ３ｐを除去し、バリア層ｂ3、配線層ｗ３で構成される配線層を完成する。この工程は図６（Ｆ）の工程に対応する。
【０１０１】
図８（Ａ）〜（Ｆ）は、デュアルダマシン配線構造を作成する他の方法を示す断面図である。図８（Ａ）に示すように、バリア層ｂ１、配線層ｗ１で構成される下層配線の上に、厚さ約５０ｎｍのＳｉＮ層で形成されたエッチングストッパ層ｓ２、厚さ約６００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ２、厚さ約５０ｎｍのＳｉＮ層で形成されたエッチングストッパ層ｓ３、厚さ約５００ｎｍのＦＳＧ層で形成された層間絶縁膜ｄ３、厚さ約５０ｎｍのＳｉＮ層で形成された反射防止膜ａｒ３を積層する。
【０１０２】
反射防止膜ａｒ３の上に、ビア孔及び耐湿リング溝に対応する開口を有するレジストパターンＰＲ２を形成する。上述のように、耐湿リング溝の幅は、ビア孔の径よりも小さく選択する。レジストパターンＰＲ２をマスクとし、反射防止膜ａｒ３、層間絶縁膜ｄ３のエッチングを行ない、エッチングストッパ層ｓ３の表面でエッチングを停止させる。
【０１０３】
図８（Ｂ）に示すように、レジストパターンＰＲ２を除去する。
【０１０４】
図８（Ｃ）に示すように、反射防止膜ａｒ３の上に、配線パターン及び耐湿リング溝に対応する開口を有するレジストパターンＰＲ３を形成する。耐湿リング溝の幅は例えば配線パターン溝の幅と同一である。レジストパターンＰＲ３をエッチングマスクとし、反射防止膜ａｒ３、層間絶縁膜ｄ３のエッチングを行なう。この際、先に形成されたビア孔（耐湿リング溝）の底面に露出しているエッチングストッパ層ｓ３、層間絶縁膜ｄ２も共にエッチングされ、ビア孔が下側に延びる。これらのエッチングは、それぞれエッチングストッパ層ｓ３、エッチングストッパ層ｓ２の表面で停止するように条件が設定される。
【０１０５】
図８（Ｄ）に示すように、レジストパターンＰＲ３をアッシングで除去する。次に、表面に露出した反射防止膜ａｒ３、配線パターン溝底面に露出したエッチングストッパ層ｓ３、ビア孔（耐湿リング溝）底面に露出したエッチングストッパ層ｓ２をエッチングで除去する。配線パターン溝ＷＴ、ビア孔ＶＨ（耐湿リング溝ＲＴ）が形成される。
【０１０６】
図８（Ｅ）に示すように、バリア層ｂ３ｐ、配線層ｗ３ｐの堆積を行なう。まず、厚さ約２０ｎｍのＴａＮ層をスパッタリングで堆積し、続いて厚さ約２００ｎｍのＣｕ層をスパッタリングで堆積する。次に、厚さ約１３００ｎｍのＣｕ層をメッキで堆積する。
【０１０７】
図８（Ｆ）に示すように、層間絶縁膜ｄ３上の不要なバリア層ｂ３ｐ、配線層ｗ３ｐをＣＭＰにより除去し、バリア層ｂ３、配線層ｗ３で構成されたデュアルダマシン配線構造を作成する。
【０１０８】
上述のようなダマシンプロセスを利用することにより、図４に示すような多層配線構造を作成すると同時に、耐湿リング領域においては配線と同一材料で形成された導電体（金属）耐湿リングを形成することができる。耐湿リング溝の幅は、必要に応じて対応する回路部のビア孔径よりも狭く選択し、エッチングレートに大きな差が生じないようにする。
【０１０９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば配線材料としてＴａＮ、Ｃｕを用いる場合を説明したが、金、銀、白金、銅、アルミニウム、アルミニウム合金、タングステン、タングステン合金、チタニウム、チタニウム化合物、タンタル、タンタル化合物から成る群から選択された材料を用いることができる。誘電率の低い絶縁膜としてＦＳＧを用いる場合を説明したが、水素シルセスキオキサン（ＨＳＱ）、テトラエトキシシラン（ＴＥＯＳ）、発泡性（多孔質）酸化シリコン等を用いてもよい。誘電率を低くしなくてもよい場合には、酸化シリコン、ホスホシリケートガラス（ＰＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）等を用いることもできる。その他種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１１０】
【発明の効果】
以上説明したように、本発明によれば、耐湿リングを有する半導体集積回路装置において、耐湿リングを構成する配線材料層の表面を酸化させず、所望の性能を有する半導体集積回路装置を作成することができる。
【図面の簡単な説明】
【図１】  本発明の実施例による半導体集積回路装置の製造方法を概略的に示す斜視図である。
【図２】  ビア孔及び耐湿リングの幅に対するエッチングレートの関係を示すグラフ及び同一エッチングレートとなるビア孔径と耐湿リング溝幅との関係を示すグラフである。
【図３】  本発明の実施例による半導体集積回路装置の製造を説明する平面図である。
【図４】  図３に示す半導体集積回路装置の構成を示す断面図である。
【図５】  本発明の実施例に用いることのできるシングルダマシンプロセスの例を概略的に示す断面図である。
【図６】  本発明の実施例に用いることのできるデュアルダマシンプロセスの例を示す断面図である。
【図７】  本発明の実施例に用いることのできるデュアルダマシンプロセスの例を示す断面図である。
【図８】  本発明の実施例に用いることのできるデュアルダマシンプロセスの例を示す断面図である。
【図９】  従来技術によるビア孔及び耐湿リング溝の製造プロセスを概略的に示す斜視図である。
【符号の説明】
１０  ウエハ
１１  チップ
１２  スクライブライン
１３  デコーダ回路
１４  演算回路
１５  ＳＲＡＭ
１６  Ｉ／Ｏ
２１  下層配線パターン
２２  エッチングストッパ層
２３  層間絶縁膜
２５  ビア孔（耐湿リング溝）
４０  半導体基板
４１  ＳＴＩ
４２  ソース／ドレイン領域
４３  ゲート絶縁膜
４４  ゲート電極
４５  サイドスペーサ
４６、５２、５７、５９、６５、６７、７３、７５  エッチングストッパ層
４７、５３、５８、６０、６６、６８、７４、７６  層間絶縁膜
５０、５４、６２、７０、７８  バリア層
５１、５５、６３、７１、７９、  配線層
ＰＲ  ホトレジストパターン
ＶＯ  ビア孔用開口
ＲＯ  耐湿リング溝用開口
ＲＴ  耐湿リング溝
ＷＴ  配線パターン溝
ＶＨ  ビア孔
ｂ  バリア層
ｗ  配線層
ｓ  エッチングストッパ層
ｄ  層間絶縁膜
ａｒ  反射防止膜
【図１】
0004118029.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004118029.tif 000007
【図７】
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【図８】
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【図９】
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