(57)【特許請求の範囲】
【請求項１】
外部から供給されるディジタル信号と外部から供給される第１の選択クロック群とが入力され、第１のデータ信号とマスタクロックとを出力する入出力回路と、
前記マスタクロックが入力され、第１のサンプリング周波数に対応した第１のクロック群と、第２のサンプリング周波数に対応した第２のクロック群とを出力する分周回路と、
前記分周回路から出力された前記第１のクロック群と前記第２のクロック群とを選択し、第１の選択クロック群を出力する第１のスイッチ手段と、
前記分周回路から出力された前記第１のクロック群と前記第２のクロック群とを選択し、第２の選択クロック群を出力する第２のスイッチ手段と、
第１のデータ信号と該第１のデータ信号の入力用サンプリングクロック群として用いられる前記第１の選択クロック群とが入力され、前記第２の選択クロック群が入力されて出力用サンプリングクロック群として用いられることにより第２のデータ信号を出力するディジタルシグナルプロセッサと、
を有することを特徴とするサンプリング周波数変換装置。
【請求項２】
請求項１に記載のサンプリング周波数変換装置において、
前記入出力回路は、第３のスイッチ手段と第４のスイッチ手段とを有し、
外部から入力された前記第１の選択クロック群と内部で生成したサンプリングクロック群とが、前記第３のスイッチ手段と前記第４のスイッチ手段とにより選択可能に構成されていることを特徴とするサンプリング周波数変換装置。
【請求項３】
請求項２に記載のサンプリング周波数変換装置において、
前記第３のスイッチ手段と前記第４のスイッチ手段とが、制御信号により、自動的に切り替えることができることを特徴とするサンプリング周波数変換装置。
【請求項４】
請求項１〜３のいずれかに記載のサンプリング周波数変換装置において、
前記第２のサンプリング周波数が、前記第１のサンプリング周波数よりも高いことを特徴とするサンプリング周波数変換装置。
【請求項５】
請求項１〜４のいずれかに記載のサンプリング周波数変換装置において、
前記第１のクロック群および前記第２のクロック群は、ディジタルオーディオ信号に対するサンプリングクロックであることを特徴とするサンプリング周波数変換装置。
【請求項６】
請求項５に記載のサンプリング周波数変換装置において、
前記第１のクロック群および前記第２のクロック群は、
前記ディジタルオーディオ信号に対し、左（Ｌ）チャンネルの信号か、右（Ｒ）チャンネルの信号か、を判別するＬＲ判別クロックと、
前記ディジタルオーディオ信号の各々のデータを取り込むためのビットクロックと、
を含むことを特徴とするサンプリング周波数変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はサンプリング周波数変換装置に関し、特に、ディジタルオーディオ信号が入力されるＡＶ（Audio Visual）アンプ等のシステムにおいて、特定のサンプリング周波数でサンプリングされたデータを異なるサンプリング周波数でサンプリングされたデータに変換するサンプリング周波数変換装置に関する。
【０００２】
【従来の技術】
ＤＶＤ（Digital Video DiskまたはDigital Versatile Disk），ＣＤ（Compact Disk），ＤＡＴ（Digital Audio Tape)等の機器から供給されるディジタルオーディオ信号が入力されるＡＶ（Audio Visual）アンプ等のシステムにおいて、特定のサンプリング周波数でサンプリングされたデータを異なるサンプリング周波数でサンプリングされたデータに変換するサンプリング周波数変換装置が使用されている。
【０００３】
このようなサンプリング周波数変換装置として、ディジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor、以下ＤＳＰと記す）を用いたサンプリング周波数変換装置が挙げられる。
図５に、このようにＤＳＰを用いた従来のサンプリング周波数変換装置の構成ブロック図を示す。
【０００４】
図５に示すように、従来のサンプリング周波数変換装置５０は、入出力回路であるディジタルインタフェースレシーバ（ＤＩＲ：Digital Interface Receiver、以下ＤＩＲと記す）５１と、分周回路５２と、ＤＳＰ５３と、スイッチ手段５５とを備えている。
【０００５】
ＤＩＲ５１は、外部から供給されるディジタルオーディオ信号（例えば、左右（ＬＲ）のディジタルオーディオ信号）を入力し、ＤＩＲ５１内のＰＬＬ部５６よりマスタクロック６２を出力する。また、通常用クロック群６４とデータ信号６７を出力する。
【０００６】
分周回路５２は、マスタクロック６２を入力し、これをビットクロック用分周器５２１で分周し、ＬＲ（左右）判別クロックＬＲＣＫ２を生成する。また、ＬＲ判別クロック用分周器５２２で分周し、ビットクロックＢＣＫ２を生成する。これらＬＲＣＫ２，ＢＣＫ２をアップサンプリング用クロック群６３として出力する。
【０００７】
ＤＳＰ５３は、ＤＩＲ５１から出力した通常用クロック群６４（ＬＲ判別クロックＬＲＣＫ１とビットクロックＢＣＫ１）と、データ信号６７を入力する。
スイッチ手段５５は、アップサンプリング用クロック群６３（ＬＲＣＫ１とＢＣＫ１）と、通常用クロック群６４（ＬＲＣＫ２とＢＣＫ２）とを入力し、どちらかのクロック群を選択して出力する。
さらに、ＤＳＰ５３は、スイッチ手段５５により選択されたデータ出力用クロック群６６によりサンプリングしたデータ信号６８を外部へ出力する。
【０００８】
アップサンプリングが必要ない場合は、スイッチ手段５５を切り替えることによって、通常用クロック群６４（ＬＲＣＫ１とＢＣＫ１）をＤＳＰ５３のデータ出力用クロック群６６として使用するようにする。
【０００９】
次に、従来のサンプリング周波数変換装置５０において、サンプリング周波数ｆｓを、例えば、データ入力時のｆｓ＝４８KHzのサンプリング周波数を、データ出力時にはｆｓ＝９６KHzのサンプリング周波数に変換してデータ出力する（アップサンプリングする）場合の動作を説明する。
【００１０】
サンプリング周波数変換装置５０において、ＤＩＲ５１にｆｓ＝４８KHzのディジタル信号が入力され、このＤＩＲ５１内のＰＬＬ部５６によって生成された通常用クロック群６４（ＬＲ判別クロックＬＲＣＫ１とビットクロックＢＣＫ１）とサンプリング周波数ｆｓ＝４８KHzでサンプリングされたデータ信号６７がＤＩＲ５１から出力される。この出力されたデータ信号６７は、ＤＳＰ５３に入力される。
また、通常用クロック群６４（ＬＲＣＫ１とＢＣＫ１）はＤＳＰ５３に対するデータ入力用のクロックとして使用する。
【００１１】
なお、ＬＲ判別クロックＬＲＣＫ１は、ステレオのディジタルオーディオ信号において、左（Ｌ）チャンネルの信号か、右（Ｒ）チャンネルの信号かを判別するクロックであり、例えば、ＬＲ判別クロックＬＲＣＫ１がハイレベルのとき、ステレオのディジタルオーディオ信号のデータが右チャンネル（Ｒ）のデータであることを示す。逆にローレベルのとき、左チャンネル（Ｌ）のデータであることを示す。
また、ＬＲ判別クロックＬＲＣＫ１とビットクロックＢＣＫ１の周波数の関係は、ＬＲＣＫ＝ｆｓに対し、ＢＣＫ＝６４×ｆｓとなっている。
【００１２】
ＤＩＲ５１のＰＬＬ部５６から出力された２４．５７６MHzのマスタクロック６２は、分周回路５２に入力され、１／４分周器５２１によって１／４の周波数に分周されてビットクロックＢＣＫ２が生成される。
また、１／２５６分周器５２２によって１／２５６の周波数に分周されてＬＲ判別クロックＬＲＣＫ２が生成される。
これらのビットクロックＢＣＫ２とＬＲ判別クロックＬＲＣＫ２とは、サンプリング周波数ｆｓ＝９６KHz用のアップサンプリング用クロック群６３であり、スイッチ手段５５によって選択され、ＤＳＰ５３のデータ出力用クロック群６６として使用する。
【００１３】
【発明が解決しようとする課題】
以上のように、従来のサンプリング周波数変換装置は、アップサンプリングをする場合、ＤＳＰ５３へのデータ入力用の通常用クロック群６４（ＬＲ判別クロックＬＲＣＫ１とビットクロックＢＣＫ１）とは別に、マスタクロック６２を分周することにより新たに作り出したアップサンプリング用クロック群６３（ＬＲ判別クロックＬＲＣＫ２とビットクロックＢＣＫ２）を、ＤＳＰ５３からのデータ出力用クロック群６６として用いる。
このため、ＤＳＰ５３へのデータ入力用クロックとＤＳＰ５３からのデータ出力用クロックとの位相がずれてしまう。
【００１４】
また、このクロックの位相差を一定に保つことが出来ず、装置の電源のオン／オフなどで位相が変化し、不安定である。
このように、入力用のクロック出力用のクロックの位相が合わないと正しいデータをＤＳＰ５３より出力することができない（図４のタイミングチャートの従来例を参照）という問題点がある。
【００１５】
この問題点を解消するために、データ入力用クロックとＤＳＰ５３との間と、データ出力用クロックとＤＳＰ５３との間とにそれぞれ非同期のバッファ回路を設けて、これらのバッファ回路により、クロックの位相が合うように調整する方法も考えられる。
しかし、バッファ回路の分だけ回路規模が大きくなってしまい、製造コストが上がってしまう。また、バッファ回路による調整のみでは完全に位相を一致させることが困難であり、信頼性に欠けるものである。
【００１６】
本発明は、前述した問題点に鑑みてなされたものであり、その目的はサンプリングクロックの位相を一致させて、正しいデータを出力できる信頼性の高いサンプリング周波数変換装置を提供することにある。
【００１７】
【課題を解決するための手段】
前述した目的を達成するために、本発明に係るサンプリング周波数変換装置は、請求項１に記載したように、外部から供給されるディジタル信号と外部から供給される第１の選択クロック群とが入力され、第１のデータ信号とマスタクロックとを出力する入出力回路と、前記マスタクロックが入力され、第１のサンプリング周波数に対応した第１のクロック群と、第２のサンプリング周波数に対応した第２のクロック群とを出力する分周回路と、前記分周回路から出力された前記第１のクロック群と前記第２のクロック群とを選択し、第１の選択クロック群を出力する第１のスイッチ手段と、前記分周回路から出力された前記第１のクロック群と前記第２のクロック群とを選択し、第２の選択クロック群を出力する第２のスイッチ手段と、第１のデータ信号と該第１のデータ信号の入力用サンプリングクロック群として用いられる前記第１の選択クロック群とが入力され、前記第２の選択クロック群が入力されて出力用サンプリングクロック群として用いられることにより第２のデータ信号を出力するディジタルシグナルプロセッサと、を有することを特徴とする。
これにより、１つのマスタクロックから、異なるサンプリング周波数を持つクロック群をそれぞれ分周回路によって生成しているので、ディジタルシグナルプロセッサ（ＤＳＰ）の入力用のサンプリングクロックと出力用のサンプリングクロックとの位相を合わせることができ、正しいデータを出力できるので信頼性を高めることができる。
【００１８】
本発明に係るサンプリング周波数変換装置は、請求項２に記載したように、前記入出力回路は、第３のスイッチ手段と第４のスイッチ手段とを有し、外部から入力された前記第１の選択クロック群と内部で生成したサンプリングクロック群とが、前記第３のスイッチ手段と前記第４のスイッチ手段とにより選択可能に構成されていることを特徴とする。
これにより、外部から入力されたサンプリングクロックと内部で生成したサンプリングクロックとを、選択することができる。
【００１９】
本発明に係るサンプリング周波数変換装置は、請求項３に記載したように、前記第３のスイッチ手段と前記第４のスイッチ手段とが、制御信号により、自動的に切り替えることができることを特徴とする。
これにより、外部から入力されたサンプリングクロックと内部で生成したサンプリングクロックとを、制御信号により、自動的に切り替えることができる。
【００２０】
本発明に係るサンプリング周波数変換装置は、請求項４に記載したように、前記第２のサンプリング周波数が、前記第１のサンプリング周波数よりも高いことを特徴とする。
これにより、アップサンプリングをすることができる。
【００２１】
本発明に係るサンプリング周波数変換装置は、請求項５に記載したように、前記第１のクロック群および前記第２のクロック群は、ディジタルオーディオ信号に対するサンプリングクロックであることを特徴とする。
これにより、ディジタルオーディオ信号に対し、サンプリング周波数を変換することができる。
【００２２】
本発明に係るサンプリング周波数変換装置は、請求項６に記載したように、前記第１のクロック群および前記第２のクロック群は、前記ディジタルオーディオ信号に対し、左（Ｌ）チャンネルの信号か、右（Ｒ）チャンネルの信号か、を判別するＬＲ判別クロックと、前記ディジタルオーディオ信号の各々のデータを取り込むためのビットクロックと、を含むことを特徴とする。
これにより、ディジタルオーディオ信号に対し、左（Ｌ）チャンネルの信号か、右（Ｒ）チャンネルの信号か、を判別することができ、ディジタルオーディオ信号の各々のデータを取り込むことができる。
【００２３】
【発明の実施の形態】
以下、本発明に係る実施形態を図面に基づいて詳細に説明する。
（第１の実施形態）
本発明に係る第１の実施形態を以下説明する。
図１は、第１の実施形態の構成を示すブロック図である。
図１に示すように、第１の実施形態のサンプリング周波数変換装置１０は、入出力回路であるＤＩＲ（ディジタルインタフェースレシーバ）１１と、分周回路１２と、ＤＳＰ１３と、第１のスイッチ手段１４、第２のスイッチ手段１５を備えている。
【００２４】
ＤＩＲ１１は、外部から供給されるディジタル信号２１（例えば、左右（ＬＲ）のディジタルオーディオ信号）を入力し、ＤＩＲ１１内のＰＬＬ部１６からマスタクロック２２を出力する。また、ＤＩＲ１１の外部から第１の選択クロック群２５を入力し、第１のデータ信号２７を出力する。
【００２５】
ＤＩＲ１１の内部の構成およびその機能について、図２を用いて、以下説明する。図２は、ＤＩＲの構成を示すブロック図である。
図２に示すように、外部から供給されるディジタル信号２１は、ＤＩＦデコーダに入力するとともに、同期検出部３２に入力する。同期検出部３２からの出力は、ＰＬＬ部１６の位相比較部３３に入力し、ＬＰＦ（ローパスフィルタ）３４、ＶＣＯ（電圧制御発振器）３５を経て、マスタクロック２２を生成する。
【００２６】
また、ＶＣＯ３５出力は、分周器３６を経て、位相比較部３３にフィードバックさせることにより、位相を入力信号に同期させることができる。
また、ＶＣＯ３５出力をクロック生成部３７に入力し、ＬＲ判別クロックＬＲＣＫ１とビットクロックＢＣＫ１をＤＩＲ１１の内部で生成できる。
【００２７】
さらに、第１の選択クロック群２５を外部から入力することもでき、第３のスイッチ手段３８と第４のスイッチ手段３９とにより、内部で生成したサンプリングクロックを使用するか、外部から入力したクロックを使用するか選択することができる。
【００２８】
これらスイッチ手段３８，３９は、外部のマイクロコンピュータ等からの制御信号４０により、切り替えることができる。
そして、クロックＬＲＣＫ１とＢＣＫ１をＤＩＦ（ディジタルインタフェース）デコーダに入力し、第１のデータ信号２７が出力される。
【００２９】
前述の図１に示した分周回路１２は、例えば、図６の（ａ）に示すように、複数段のＤフリップフロップからなり、各Ｄフリップフロップの反転出力がデータ入力端子に接続され、クロック入力端子に前段のＤフリップフロップの反転出力が入力されることにより、各Ｄフリップフロップの出力が前段の１／２に分周される回路を用いることができる。
【００３０】
図６の（ａ）に示した例においては、９段のＤフリップフロップで構成され、バッファを介して入力したマスタクロックの１／２分周〜１／５１２分周のクロックを出力することができるものである。
【００３１】
そして、マスタクロック２２に対する各分周クロックのタイミングチャートを図６の（ｂ）に示すように、位相が一致した分周クロックを得ることができるものである。
【００３２】
なお、マスタクロック２２を入力し、位相が一致した分周クロックを得ることができる回路構成であれば、図６の（ａ）の以外の回路構成でも良い。
【００３３】
このような分周回路１２は、ＤＩＲ１１から出力されたマスタクロック２２を入力し、ビットクロック用１／４分周クロック（ＢＣＫ２）とＬＲ判別クロック用１／２５６分周クロック（ＬＲＣＫ２）とからなるアップサンプリング用のクロック群２３と、ビットクロック用１／８分周クロック（ＢＣＫ１）とＬＲ判別クロック用１／５１２分周クロック（ＬＲＣＫ１）とからなる通常用のクロック群２４を出力する。
【００３４】
第１のスイッチ手段１４は、アップサンプリング用クロック群２３（ＬＲＣＫ２とＢＣＫ２）と通常用クロック群２４（ＬＲＣＫ１とＢＣＫ１）とを入力し、いずれかのクロック群を選択して、選択クロック群２５を出力する。この選択クロック群２５は、ＤＩＲ１１とＤＳＰ１３とに入力する。
【００３５】
第２のスイッチ手段１５は、アップサンプリング用クロック群２３（ＬＲＣＫ２とＢＣＫ２）と通常用クロック群２４（ＬＲＣＫ１とＢＣＫ１）とを入力し、どちらかのクロックを選択して、第２の選択クロック群２６を出力する。この第２の選択クロック群は、出力用のサンプリングクロック群としてＤＳＰ１３に入力する。
【００３６】
さらに、ＤＳＰ１３は、この出力用のサンプリングクロック群によりサンプリングした第２のデータ信号２８を外部へ出力する。
【００３７】
次に、サンプリング周波数変換装置１０において、サンプリング周波数ｆｓを、例えば、入力時のｆｓ＝４８KHzのサンプリング周波数を、ｆｓ＝９６KHzのサンプリング周波数にしてデータ出力する（アップサンプリングする）場合の動作を説明する。
【００３８】
ＤＩＲ１１にｆｓ＝４８KHzのディジタル信号が入力される。
また、ＤＩＲ１１のＰＬＬ部から出力された２４．５７６MHzのマスタクロック２２は、分周回路１２に入力される。
【００３９】
次に、この２４．５７６MHzのマスタクロック２２が、分周回路１２によって１／４の周波数に分周されてビットクロックＢＣＫ２が生成され、あるいは、１／２５６の周波数に分周されてＬＲ判別クロックＬＲＣＫ２が生成される（図６参照）。
【００４０】
また、この２４．５７６MHzのマスタクロック２２が、分周回路１２によってによって１／８の周波数に分周されてビットクロックＢＣＫ１が生成され、あるいは、１／５１２の周波数に分周されてＬＲ判別クロックＬＲＣＫ１が生成される（図６参照）。
【００４１】
次に、第１のスイッチ手段１４によって選択されたサンプリング周波数ｆｓ＝４８KHzの通常用クロック群２４（ＬＲＣＫ１，ＢＣＫ１）がＤＩＲ１１に入力され、このサンプリング周波数ｆｓ＝４８KHzでサンプリングされた第１のデータ信号２７がＤＩＲ１１から出力される（このとき、ＤＩＲ１１内のスイッチ手段３８，３９は、外部から入力されたクロックを使用するように予め設定されている）。
【００４２】
次に、サンプリング周波数ｆｓ＝４８KHzの通常用クロック群２４（ＬＲＣＫ１，ＢＣＫ１）が、ＤＳＰ１３に対するデータ入力用のクロックとしても使用され、第１のデータ信号２７は、ＤＳＰ１３に入力される。
【００４３】
次に、第２のスイッチ手段１５によって選択されたサンプリング周波数ｆｓ＝９６KHzのアップサンプリング用クロック群２３（ＬＲＣＫ２とＢＣＫ２）がＤＳＰ１３の出力用のサンプリングクロック群（第２の選択クロック群２６）としてＤＳＰ１３に入力され、サンプリング周波数ｆｓ＝９６KHzでサンプリングされた第２のデータ信号２８がＤＳＰ１３から出力される。
【００４４】
以上の動作における、ＤＳＰ入力側の各信号（ＬＲＣＫ１，ＢＣＫ１，第１のデータ信号２７）と、ＤＳＰ出力側の各信号（ＬＲＣＫ２，ＢＣＫ２，第２のデータ信号２８）のタイミングを図４を参照して説明する。
図４は、従来のサンプリング周波数変換装置と本発明に係る実施形態（第１の実施形態または第２の実施形態）のサンプリング周波数変換装置のタイミングチャートの比較を示す図である。
【００４５】
ＬＲ判別クロック（ＬＲＣＫ１，ＬＲＣＫ２）は、ステレオのディジタルオーディオ信号において、左（Ｌ）チャンネルの信号か、右（Ｒ）チャンネルの信号かを判別するクロックであり、例えば、ハイレベルのとき、ステレオのディジタルオーディオ信号のデータが右チャンネル（Ｒ）のデータであることを示す。逆にローレベルのとき、左チャンネル（Ｌ）のデータであることを示す。
【００４６】
ビットクロック（ＢＣＫ１，ＢＣＫ２）は、１ビット分のデータを取り込むクロック信号であり、ＬＲ判別クロック（ＬＲＣＫ１，ＬＲＣＫ２）の６４倍の周波数となっており、ＬＲ判別クロック（ＬＲＣＫ１，ＬＲＣＫ２）がハイレベルあるいはローレベルとなっている間に、それぞれ３２ビットのデータを取り込む。
【００４７】
また、ＤＳＰ出力側は、ＤＳＰ入力側（ｆｓ＝４８KHz）の２倍のサンプリング周波数（ｆｓ＝９６KHz）となっている。
従来のサンプリング周波数変換装置では、図４に示すように、ＤＳＰ入力側のＬＲＣＫ１のたち下がりエッジと、ＤＳＰ出力側のＬＲＣＫ２のたち下がりエッジとがずれており、位相が一致していない。
【００４８】
これに対して、本実施形態のサンプリング周波数変換装置では、図４に示すように、ＤＳＰ入力側のＬＲＣＫ１のたち下がりエッジと、ＤＳＰ出力側のＬＲＣＫ２のたち下がりエッジのタイミングが合っており、位相が一致している。
【００４９】
このように、本実施形態のサンプリング周波数変換装置は、１つのマスタクロックを分周して通常用クロックとアップサンプリング用クロックとを生成するので、各クロックの位相が一致し、ＤＳＰの入力側から出力側へのデータの受け渡しが正常に行うことができる。
【００５０】
（第２の実施形態）
本発明に係る第２の実施形態を以下説明する。
図３は、第２の実施形態の構成を示すブロック図である。
図３に示すように、第２の実施形態のサンプリング周波数変換装置２０は、前記第１の実施形態とマスタクロック２２が異なる場合であり、その差異のみを説明し、第１の実施形態と同じ部分に関しては説明を省略する。
【００５１】
本実施形態においては、ＤＩＲ１１のＰＬＬ部から出力するマスタクロック２２が第１の実施形態の１／２の周波数であり、例えば、第１の実施形態のマスタクロック２２が２４．５７６MHzである場合は、本実施形態のマスタクロック２２は、１２．２８８MHzである。
【００５２】
分周回路１２から出力される通常用クロック群２４（ＬＲＣＫ１，ＢＣＫ１）は、ｆｓ＝４８KHz、アップサンプリング用のクロック群２３（ＬＲＣＫ２，ＢＣＫ２）は、ｆｓ＝９６KHzのクロックとなる。
【００５３】
このように、本実施形態は第１の実施形態と同様にして、入力時のｆｓ＝４８KHzのサンプリング周波数を、ｆｓ＝９６KHzのサンプリング周波数にしてデータを出力する（アップサンプリングする）ことができる。
【００５４】
なお、本発明の各実施形態において、分周回路１２から取り出すクロックの分周比を異なるものに変えることにより、任意のサンプリング周波数に対する任意の倍率のアップサンプリングを行うことができる。
【００５５】
また、上記分周比を変えて、ＤＳＰの出力用サンプリングクロックのサンプリング周波数を、入力用サンプリングクロックのサンプリング周波数よりも低く設定すればダウンサンプリングを行うことも容易にできる。
【００５６】
また、上記分周比とを変えることにより、左右（ＬＲ）のディジタルオーディオ信号以外のディジタル信号のサンプリング周波数変換装置として用いることもできる。
【００５７】
【発明の効果】
以上、説明したように、本発明によれば、請求項１に記載したように、外部から供給されるディジタル信号と外部から供給される第１の選択クロック群とが入力され、第１のデータ信号とマスタクロックとを出力する入出力回路と、前記マスタクロックが入力され、第１のサンプリング周波数に対応した第１のクロック群と、第２のサンプリング周波数に対応した第２のクロック群とを出力する分周回路と、前記分周回路から出力された前記第１のクロック群と前記第２のクロック群とを選択し、第１の選択クロック群を出力する第１のスイッチ手段と、前記分周回路から出力された前記第１のクロック群と前記第２のクロック群とを選択し、第２の選択クロック群を出力する第２のスイッチ手段と、第１のデータ信号と該第１のデータ信号の入力用サンプリングクロック群として用いられる前記第１の選択クロック群とが入力され、前記第２の選択クロック群が入力されて出力用サンプリングクロック群として用いられることにより第２のデータ信号を出力するディジタルシグナルプロセッサと、を有することにより、１つのマスタクロックから、異なるサンプリング周波数を持つクロック群をそれぞれ分周回路によって生成しているので、ＤＳＰの入力用のサンプリングクロックと出力用のサンプリングクロックとの位相を合わせることができ、正しいデータを出力できるので信頼性を高めることができるサンプリング周波数変換装置を提供できる。
【００５８】
本発明によれば、請求項２に記載したように、ディジタルインタフェースレシーバは、第３のスイッチ手段と第４のスイッチ手段とを有し、外部から入力された前記第１の選択クロック群と内部で生成したサンプリングクロック群とが、第３のスイッチ手段と第４のスイッチ手段とにより選択可能に構成されていることにより、外部から入力されたサンプリングクロックと内部で生成したサンプリングクロックとを、選択することができるサンプリング周波数変換装置を提供できる。
【００５９】
本発明によれば、請求項３に記載したように、第３のスイッチ手段と第４のスイッチ手段とが、制御信号により、自動的に切り替えることができることにより、外部から入力されたサンプリングクロックと内部で生成したサンプリングクロックとを、制御信号により、自動的に切り替えることができるサンプリング周波数変換装置を提供できる。
【００６０】
本発明によれば、請求項４に記載したように、第２のサンプリング周波数が、第１のサンプリング周波数よりも高いことにより、アップサンプリングをすることができるサンプリング周波数変換装置を提供できる。
【００６１】
本発明によれば、請求項５に記載したように、第１のクロック群および前記第２のクロック群は、ディジタルオーディオ信号に対するサンプリングクロックであることにより、ディジタルオーディオ信号に対し、サンプリング周波数を変換することができるサンプリング周波数変換装置を提供できる。
【００６２】
本発明によれば、請求項６に記載したように、第１のクロック群および第２のクロック群は、ディジタルオーディオ信号に対し、左（Ｌ）チャンネルの信号か、右（Ｒ）チャンネルの信号か、を判別するＬＲ判別クロックと、ディジタルオーディオ信号の各々のデータを取り込むためのビットクロックと、を含むことにより、ディジタルオーディオ信号に対し、左（Ｌ）チャンネルの信号か、右（Ｒ）チャンネルの信号か、を判別することができ、ディジタルオーディオ信号の各々のデータを取り込むことができるサンプリング周波数変換装置を提供できる。
【図面の簡単な説明】
【図１】  本発明に係る第１の実施形態の構成を示すブロック図である。
【図２】  本発明に係る第１の実施形態または第２の実施形態のＤＩＲの構成を示すブロック図である。
【図３】  第２の実施形態の構成を示すブロック図である。
【図４】従来のサンプリング周波数変換装置と本発明に係る実施形態（第１の実施形態または第２の実施形態）のサンプリング周波数変換装置とのタイミングチャートを示した図である。
【図５】従来のサンプリング周波数変換装置の構成ブロック図である。
【図６】本発明に係る第１の実施形態または第２の実施形態で用いられる分周回路の一例を示す回路図（ａ）、タイミングチャート（ｂ）である。
【符号の説明】
１０，２０  サンプリング周波数変換装置
１１  ＤＩＲ（ディジタルインタフェースレシーバ）
１２  分周回路
１３  ＤＳＰ（ディジタルシグナルプロセッサ）
１４，１５  スイッチ手段
１６  ＰＬＬ部
２１  ディジタル信号
２２  マスタクロック
２３  アップサンプリング用クロック群
２４  通常用クロック群
２５，２６  選択クロック群
２７，２８  データ信号
３２  同期検出部
３３  位相比較部
３６  分周器
３７  クロック生成部
３８，３９  スイッチ手段
４０  制御信号
ＢＣＫ１，ＢＣＫ２  ビットクロック
ＬＲＣＫ１，ＬＲＣＫ２  ＬＲ判別クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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