(57)【特許請求の範囲】
【請求項１】
セル領域及び周辺回路領域を備えた半導体基板、並びに前記セル領域及び前記周辺回路領域の上に形成されたゲート電極によって形成される表面全体に、所定の厚さの第１絶縁膜を形成する工程と、
前記ゲート電極の両側の前記半導体基板領域にＬＤＤ領域を形成する工程と、
該ＬＤＤ領域を形成する工程の後に残存する表面全体の上に第１層間絶縁膜を形成する工程と、
コンタクトマスクをエッチングマスクに使用して前記セル領域上の前記第１層間絶縁膜及び前記第１絶縁膜をエッチングし、ビットライン及び貯蔵電極のコンタクトホールを形成し、前記セル領域の上のゲート電極の側壁に第１絶縁膜スペーサを形成する工程と、
前記コンタクトホールに導電層を形成する工程と、
前記周辺回路領域の上の第１層間絶縁膜を除去する工程と、
該第１層間絶縁膜を除去する工程の後に残存する表面全体に第２絶縁膜を形成する工程と、
前記第２絶縁膜及び第１絶縁膜を全面エッチングし、前記周辺回路領域の上の前記ゲート電極の側壁に第２絶縁膜スペーサを形成する工程と、
前記第２絶縁膜スペーサの両側の前記半導体基板領域に高濃度の不純物をイオン注入してソース／ドレイン領域を形成する工程と、
該ソース／ドレイン領域を形成する工程の後に残存する表面全体に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜、前記第１層間絶縁膜及び前記導電層を平坦化エッチングしてコンタクトプラグを形成する工程とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１絶縁膜が、２０〜４００Åの厚さの窒化膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１層間絶縁膜が、ＢＰＳＧ膜、ＴＥＯＳ膜、ＨＤＰ酸化膜及びこれらの膜を組合せた膜からなる群の中から選択された１つであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記導電層が、Ｎ型不純物がドーピングされた多結晶シリコン層であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記導電層が、エピタキシャルシリコン成長膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ソース／ドレイン領域を形成する工程が、前記ソース／ドレイン領域の上にシリサイド膜を形成する工程をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記第２絶縁膜が、２０〜４００Åの厚さの窒化膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記第２層間絶縁膜が、ＨＤＰ酸化膜、ＴＥＯＳ膜、ＡＰＬ膜、ＵＳＧ膜及びこれらの膜を組合せた膜からなる群の中から選択された１つであることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、より詳しくは半導体基板の周辺回路領域にソース／ドレイン領域を形成する前にセル領域にコンタクトプラグを形成することにより高温工程を可能にし、それによって素子の動作特性及び信頼性を向上させる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、Ｐ型半導体基板又はＮ型半導体基板に形成されるＰＮ接合は、それぞれＮ型不純物又はＰ型不純物を半導体基板にイオン注入した後、熱処理によって活性化させ拡散領域を形成することによって形成する。
【０００３】
したがって、チャンネルの幅が狭い半導体素子では拡散領域からの側面拡散によるショートチャンネルエフェクトを防ぐために、接合の深さを浅く形成しなければならない。
【０００４】
従来の技術に係る半導体素子の製造方法は次の通りである。
【０００５】
先ず、半導体基板のセル領域及び周辺回路領域に活性領域を画定する素子分離絶縁膜を形成する。
【０００６】
次に、表面全体の上にゲート絶縁膜、ゲート電極用導電層及びマスク絶縁膜の積層構造を形成する。
【０００７】
次に、ゲート電極マスクをエッチングマスクに用いて前記積層構造をエッチングし、ゲート電極、ゲート絶縁膜パターン及びマスク絶縁膜パターンから構成される積層構造を形成する。
【０００８】
次に、表面全体の上に所定の厚さの第１絶縁膜を形成する。このとき、第１絶縁膜は窒化膜で形成されたものである。
【０００９】
次に、以上の過程で形成された構造物の全面に低濃度の不純物をイオン注入し、前記ゲート電極の両側の半導体基板領域にＬＤＤ（Lightly Doped Drain）領域を形成する。
【００１０】
次に、表面全体の上に第２絶縁膜を形成する。このとき、第２絶縁膜はＬＤＤ構造を形成するために窒化膜で形成されたものである。
【００１１】
次に、前記半導体基板の周辺回路領域の第２絶縁膜及び第１絶縁膜をエッチングして、ゲート電極、ゲート絶縁膜パターン及びマスク絶縁膜パターンから構成される積層構造の側壁に、絶縁膜スペーサを形成する。
【００１２】
次に、絶縁膜スペーサの両側の半導体基板領域に高濃度の不純物をイオン注入してソース／ドレイン領域を形成する。このとき、高速ロジック工程の場合、ソース／ドレイン領域にシリサイド膜を形成する。
【００１３】
次に、表面全体の上に第１層間絶縁膜を形成する。
【００１４】
次に、半導体基板のセル領域において、ビットラインコンタクト及び貯蔵電極コンタクトを形成する予定の部分を露出させるコンタクトマスクをエッチングマスクに使用して、第１層間絶縁膜、第２絶縁膜及び第１絶縁膜をエッチングしてコンタクトホールを形成すると共に、ゲート電極、ゲート絶縁膜パターン及びマスク絶縁膜パターンから構成される積層構造の側壁に絶縁膜スペーサを形成する。ここで、絶縁膜スペーサは第１絶縁膜と同じ材質で形成されたものである。
【００１５】
次に、表面全体の上に多結晶シリコン層の導電層を形成する。
【００１６】
次に、導電層及び第１層間絶縁膜をＣＭＰ工程において除去してコンタクトプラグを形成する。
【００１７】
次に、表面全体の上に第２層間絶縁膜を形成する。
【００１８】
最後に、ビットラインコンタクトマスクをエッチングマスクとして使用し、第２層間絶縁膜をエッチングしてビットラインコンタクトホールを形成する。
【００１９】
上記のように、従来の技術による半導体素子の製造方法では、半導体基板の周辺回路領域にソース／ドレイン領域を形成した後、セル領域において、ビットラインコンタクト及び貯蔵電極コンタクトを形成する予定の部分に、ビットラインコンタクト及び貯蔵電極コンタクトに接続されるコンタクトプラグを形成する。しかし、前記ソース／ドレイン領域のコンタクト抵抗を小さくするためには、後続する工程が８００℃以下で行われなければならない制限があり、これにより層間絶縁膜の形成時に埋め込み特性が低下し、コンタクトプラグを形成するための導電層の蒸着温度も制約を受けていた。さらに、セル領域上の第２絶縁膜を全て除去しなければならないために、ゲート電極を取り囲んでいる第１絶縁膜が不均一に損失されてしまっていた。そして、ソース／ドレイン領域の形成後にシリサイド膜を形成する技術が用いられるロジック工程は、コンタクトプラグを形成するための熱工程により特性が低下してＤＲＡＭ技術と高速ロジック（logic）工程を同時に用いることができないという問題点があった。
【００２０】
【発明が解決しようとする課題】
本発明の目的は、上記した従来の技術の問題点を解決するために、半導体基板のセル領域において、ビットラインコンタクト及び貯蔵電極コンタクトを形成する予定の部分にコンタクトプラグを形成した後、周辺回路領域上にソース／ドレイン領域を形成して熱工程による素子の特性の低下を防ぐことができる半導体素子の製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、セル領域及び周辺回路領域を備えた半導体基板、並びに前記セル領域及び前記周辺回路領域の上に形成されたゲート電極によって形成される表面全体に、所定の厚さの第１絶縁膜を形成する工程と、前記ゲート電極の両側の前記半導体基板領域にＬＤＤ領域を形成する工程と、前記第１表面全体の上に第１層間絶縁膜を形成する工程と、コンタクトマスクをエッチングマスクに使用して前記セル領域上の前記第１層間絶縁膜及び前記第１絶縁膜をエッチングし、ビットライン及び貯蔵電極のコンタクトホールを形成し、前記セル領域の上のゲート電極の側壁に第１絶縁膜スペーサを形成する工程と、前記コンタクトホールに導電層を形成する工程と、前記周辺回路領域の上の第１層間絶縁膜を除去する工程と、該第１層間絶縁膜を除去する工程の後に残存する表面全体に第２絶縁膜を形成する工程と、前記第２絶縁膜及び第１絶縁膜を全面エッチングし、前記周辺回路領域の上の前記ゲート電極の側壁に第２絶縁膜スペーサを形成する工程と、前記第２絶縁膜スペーサの両側の前記半導体基板領域に高濃度の不純物をイオン注入してソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域を形成する工程の後に残存する表面全体に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜、前記第１層間絶縁膜及び前記導電層を平坦化エッチングしてコンタクトプラグを形成する工程とを含むことを特徴とする。
【００２２】
前記第１絶縁膜は、２０〜４００Åの厚さの窒化膜とすることができる。
【００２３】
また、前記第１層間絶縁膜は、ＢＰＳＧ（Borophospho Silicate Glass）膜、ＴＥＯＳ（Tetraethyl Ortho Silicate）膜、ＨＤＰ（High Density Plasma）酸化膜及びこれらの膜を組合せた膜からなる群の中から選択された１つの膜とすることができる。
【００２４】
また、前記導電層は、Ｎ型不純物がドーピングされた多結晶シリコン層とすることができる。
【００２５】
また、前記導電層は、エピタキシャルシリコン成長膜であってもよい。
【００２６】
また、前記ソース／ドレイン領域を形成する工程は、前記ソース／ドレイン領域の上部にシリサイド膜を形成する工程をさらに含む工程とすることができる。
【００２７】
また、前記第２絶縁膜は、２０〜４００Åの厚さの窒化膜とすることができる。
【００２８】
また、前記第２層間絶縁膜は、ＨＤＰ（High Density Plasma）酸化膜、ＴＥＯＳ（Tetraethyl Ortho Silicate）膜、ＡＰＬ（Advanced Planarization Layer）膜、ＵＳＧ（Undoped Silicate Glass）膜及びこれらの膜を組合せた膜からなる群の中から選択された１つの膜とすることができる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳しく説明する。
【００３０】
図１〜図４は、本発明の実施の形態に係る半導体素子の製造方法の工程を説明するための断面図である。
【００３１】
図１に示されているように、半導体基板１１のセル領域（I）及び周辺回路領域（II）に活性領域を画定する素子分離絶縁膜１３を形成する。
【００３２】
次に、表面全体の上にゲート絶縁膜、ゲート電極用導電層、マスク絶縁膜の積層構造を形成した後、ゲート電極マスク（図示省略）をエッチングマスクとして、この積層構造をエッチングしてマスク絶縁膜パターン１９、ゲート電極１７及びゲート絶縁膜パターン１５を形成する。
【００３３】
次に、表面全体の上に第１絶縁膜２１を形成する。このとき、第１絶縁膜２１は窒化膜を用いて２０〜４００Åの厚さに形成するのが好ましい。
【００３４】
次に、ゲート電極１７の両側の半導体基板１１領域に低濃度不純物をイオン注入してＬＤＤ領域１４を形成する。
【００３５】
次に、図２に示されているように、表面全体の上に第１層間絶縁膜２３を形成する。ここで、第１層間絶縁膜２３はＢＰＳＧ膜、ＴＥＯＳ膜、ＨＤＰ酸化膜又はこれらの膜を組合せた膜で形成されたものである。
【００３６】
次に、セル領域（I）において、ビットラインコンタクト及び貯蔵電極コンタクトを形成する予定の部分を露出させるコンタクトマスク（図示省略）をエッチングマスクとして、第１層間絶縁膜２３及び第１絶縁膜２１をエッチングしてコンタクトホール２５を形成すると共に、マスク絶縁膜パターン１９、ゲート電極１７及びゲート絶縁膜パターン１５の側壁に第１絶縁膜スペーサ２２を形成する。
【００３７】
次に、図３に示されているように、セル領域（I）に、コンタクトホール２５を埋め込む導電層２７を形成する。このとき、導電層２７はＮ型不純物がドーピングされた多結晶シリコン層で形成するのが好ましい。
【００３８】
ここで、導電層２７を形成する代りに、セル領域（I）上のコンタクトホール２５に、半導体基板１１の露出部からエピタキシャルシリコン成長膜（epitaxial silicon growth）を形成してもよい。
【００３９】
次に、周辺回路領域（II）を露出させるセルマスク（図示省略）をエッチングマスクとして、周辺回路領域（II）上の第１層間絶縁膜２３を除去する。このとき、この除去工程は乾式エッチング工程又は湿式エッチング工程であるのが好ましく、湿式エッチング工程の場合、ＨＦ又はＢＯＥ（Buffered Oxide Etchant）溶液をエッチング溶液に用いる。
【００４０】
次に、表面全体の上に第２絶縁膜（図示省略）を形成する。このとき、第２絶縁膜はＬＤＤ構造を形成するために窒化膜で形成するのが好ましい。
【００４１】
次に、図４に示されているように、第２絶縁膜及び第１絶縁膜２１を全面エッチングして周辺回路領域（II）上のマスク絶縁膜パターン１９、ゲート電極１７及びゲート絶縁膜パターン１５の側壁に第２絶縁膜スペーサ２９を形成する。
【００４２】
次に、第２絶縁膜スペーサ２９の両側の半導体基板１１領域に高濃度の不純物をイオン注入してソース／ドレイン領域３１を形成する。このとき、高速ロジックの場合、ソース／ドレイン領域３１上にＴｉ又はＣｏを利用してシリサイド膜を形成するのが好ましい。
【００４３】
次に、表面全体の上に第２層間絶縁膜３３を形成する。このとき、第２層間絶縁膜３３はＨＤＰ酸化膜、ＴＥＯＳ膜、ＡＰＬ膜、ＵＳＧ膜又はこれらの膜を組合せた膜で形成するのが好ましい。
【００４４】
次に、第２層間絶縁膜３３、第１層間絶縁膜２３及び導電層２７をＣＭＰ工程で除去してコンタクトプラグ２８を形成する。このＣＭＰ工程はマスク絶縁膜パターン１９を研磨障壁として利用して行われる。
【００４５】
次に、表面全体の上に第３層間絶縁膜３５を形成する。このとき、第３層間絶縁膜３５はシラン（silane）膜、ＵＳＧ膜、ＡＰＬ膜、ＴＥＯＳ膜又はＨＤＰ酸化膜で形成するのが好ましい。ここで、第３層間絶縁膜３５をＨＤＰ酸化膜で形成する場合、ＨＤＰ酸化膜を１０００〜５０００Åの厚さで蒸着した後、２００〜３０００Åを全面エッチング工程で除去する。また、第３層間絶縁膜３５をＡＰＬ膜又はＵＳＧ膜で形成する場合、ＡＰＬ膜又はＵＳＧ膜をそれぞれ１００〜２０００Åの厚さで蒸着する。
【００４６】
最後に、ビットラインコンタクトマスク（図示省略）をエッチングマスクとして使用するエッチング工程によって、ビットラインコンタクトホール３７を形成する。
【００４７】
【発明の効果】
上記のように、本発明に係る半導体素子の製造方法によれば、半導体基板のセル領域において、ビットラインコンタクト及び貯蔵電極コンタクトを形成する予定の部分に、ビットラインコンタクト及び貯蔵電極コンタクトに接続されるコンタクトプラグを形成し、半導体基板の周辺回路領域においてソース／ドレイン領域を形成することにより、高温工程によるエピタキシャルシリコン層を用いて、埋め込み特性に優れコンタクト抵抗の小さいコンタクトプラグを形成することができる。また、それに続くビットラインコンタクトの形成工程において、Ｐ型不純物を追加注入するイオン注入工程を省いて工程を単純化することができ、高速ＭＤＬ（merged ＤＲＡＭ logic）工程に適用して半導体素子の高速化を可能にし、これらによって素子の工程収率及び信頼性を向上させる効果を奏する。
【図面の簡単な説明】
【図１】  本発明に係る半導体素子の製造方法の第１の工程を説明するための断面図である。
【図２】  本発明に係る半導体素子の製造方法の第２の工程を説明するための断面図である。
【図３】  本発明に係る半導体素子の製造方法の第３の工程を説明するための断面図である。
【図４】  本発明に係る半導体素子の製造方法の第４の工程を説明するための断面図である。
【符号の説明】
１１    半導体基板
１３    素子分離絶縁膜
１４    ＬＤＤ領域
１５    ゲート絶縁膜パータン
１７    ゲート電極
１９    マスク絶縁膜パターン
２１    第１絶縁膜
２２    第１絶縁膜スペーサ
２３    第１層間絶縁膜
２５    コンタクトホール
２７    導電層
２８    コンタクトプラグ
２９    第２絶縁膜スペーサ
３１    ソース／ドレイン領域
３３    第２層間絶縁膜
３５    第３層間絶縁膜
３７    ビットラインコンタクトホール
【図１】
0004029283.tif 000002
【図２】
0004029283.tif 000003
【図３】
0004029283.tif 000004
【図４】
0004029283.tif 000005