(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面に形成された第１及び第２のトレンチと、
前記第１のトレンチの底部において形成された第１の不純物拡散領域と、前記第１のトレンチの第１の側壁に隣接して前記半導体基板の主表面に形成された第２の不純物拡散領域と、前記第１のトレンチの前記第１の側壁に絶縁膜を介して形成されたゲート電極と、によって構成される第１のトランジスタを含む第１のインバータと、
前記第２のトレンチの底部において形成された第３の不純物拡散領域と、前記第２のトレンチの第１の側壁に隣接して前記半導体基板の主表面に形成された第４の不純物拡散領域と、前記第２のトレンチの前記第１の側壁に絶縁膜を介して形成されたゲート電極と、によって構成される第２のトランジスタを含む第２のインバータであって、データを保持するために前記第１のインバータとリング状に接続された前記第２のインバータと、
前記第１の不純物拡散領域と、前記第１のトレンチの前記第１の側壁に対向する第２の側壁に隣接して前記半導体基板の主表面に形成された第５の不純物拡散領域と、前記第１のトレンチの前記第２の側壁に絶縁膜を介して形成されたゲート電極とによって構成され、前記第１のインバータの出力と第１の配線との間でスイッチングを行う第３のトランジスタと、
前記第３の不純物拡散領域と、前記第２のトレンチの前記第１の側壁に対向する第２の側壁に隣接して前記半導体基板の主表面に形成された第６の不純物拡散領域と、前記第２のトレンチの前記第２の側壁に絶縁膜を介して形成されたゲート電極とによって構成され、前記第２のインバータの出力と第２の配線との間でスイッチングを行う第４のトランジスタと、
を具備するメモリ装置。
【請求項２】
前記第１のインバータが、前記第１のトレンチの底部において形成された第７の不純物拡散領域と、前記第１のトレンチの前記第１の側壁に隣接して前記半導体基板の主表面に形成された第８の不純物拡散領域と、前記第１のトレンチの前記第１の側壁に絶縁膜を介して形成されたゲート電極とによって構成される第５のトランジスタを含み、
前記第２のインバータが、前記第２のトレンチの底部において形成された第９の不純物拡散領域と、前記第２のトレンチの前記第１の側壁に隣接して前記半導体基板の主表面に形成された第１０の不純物拡散領域と、前記第２のトレンチの前記第１の側壁に絶縁膜を介して形成されたゲート電極とによって構成される第６のトランジスタを含み、前記メモリ装置が、
前記第７の不純物拡散領域と、前記第１のトレンチの前記第２の側壁に隣接して前記半導体基板の主表面に形成された第１１の不純物拡散領域と、前記第１のトレンチの前記第２の側壁に絶縁膜を介して形成されたゲート電極とによって構成され、前記第１のインバータの出力に負荷容量を与える第７のトランジスタと、
前記第９の不純物拡散領域と、前記第２のトレンチの前記第２の側壁に隣接して前記半導体基板の主表面に形成された第１２の不純物拡散領域と、前記第２のトレンチの前記第２の側壁に絶縁膜を介して形成されたゲート電極とによって構成され、前記第２のインバータの出力に負荷容量を与える第８のトランジスタと、
をさらに具備する請求項１記載のメモリ装置。
【請求項３】
前記第１〜第４のトランジスタがＮチャネルトランジスタであり、前記第５〜第８のトランジスタがＰチャネルトランジスタであることを特徴とする請求項２記載のメモリ装置。
【請求項４】
１つのメモリセルに含まれる第７のトランジスタのソース又はドレインが、前記１つのメモリセルの一方の側に隣接する他のメモリセルに含まれる第８のトランジスタのソース又はドレインに接続され、前記１つのメモリセルに含まれる第８のトランジスタのソース又はドレインが、前記１つのメモリセルの他方の側に隣接する他のメモリセルに含まれる第７のトランジスタのソース又はドレインに接続されていることを特徴とする請求項２又は３記載のメモリ装置。
【請求項５】
半導体基板において活性化領域を画定するための素子分離膜が形成される素子分離トレンチを形成するステップ（ａ）と、
トランジスタが形成される第１及び第２のトレンチを形成するステップ（ｂ）と、
前記ステップ（ｂ）において形成された前記第１のトレンチの対向する第１及び第２の側壁にそれぞれ第１及び第３のトランジスタのゲート絶縁膜及びゲート電極を形成するとともに、前記第２のトレンチの対向する第１及び第２の側壁にそれぞれ第２及び第４のトランジスタのゲート絶縁膜及びゲート電極を形成するステップ（ｃ）と、
前記ステップ（ｂ）において形成された前記第１及び第２のトレンチのそれぞれの底部に不純物を拡散することにより、前記第１及び第３のトランジスタの共通のソース又はドレイン領域並びに前記第２及び第４のトランジスタの共通のソース又はドレイン領域を形成するとともに、前記第１及び第２のトレンチのそれぞれの前記側壁に隣接する前記半導体基板の表面に不純物を拡散することにより、前記第１ないし第４のトランジスタのソース又はドレイン領域の他方を形成するステップ（ｄ）と、
前記第１及び第２のトレンチの内部及び前記半導体基板の上部に多層の配線層を形成することにより、データを保持するためにリング状に接続された第１及び第２のインバータであって、前記第１のトランジスタを含む前記第１のインバータ及び前記第２のトランジスタを含む前記第２のインバータと、前記第１のインバータの出力と前記第３のトランジスタを介して接続される第１の配線と、前記第２のインバータの出力と前記第４のトランジスタを介して接続される第２の配線とを構成するステップ（ｅ）と、
を具備するメモリ装置の製造方法。
【請求項６】
前記ステップ（ｅ）の前に、前記第１のトレンチに、前記第１のインバータを構成する第５のトランジスタ及び前記第１のインバータの出力に負荷容量を与える第７のトランジスタを形成するとともに、前記第２のトレンチに、前記第２のインバータを構成する第６のトランジスタ及び前記第２のインバータの出力に負荷容量を与える第８のトランジスタを形成するステップを含むことを特徴とする請求項５記載のメモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルを含むメモリ装置、及び、その製造方法に関する。
【０００２】
【従来の技術】
従来から、ＳＲＡＭセルを含むメモリ装置においては、多くのメモリセルを１つのチップ上に形成するためにメモリセルのセルサイズを縮小することや、α線によるソフトエラーに対する対策が課題となっている。α線は自然に存在する放射線であるが、特にセラミック系のパッケージやモールドからも放射されるため、早急に解決することが必要とされている。
【０００３】
従来のＳＲＡＭセルの構成について、図２２を参照しながら説明する。図２２に示す通り、ＳＲＡＭセル１は、高電位側の電源電位ＶＤＤと第１及び第２のストアノードＮ１、Ｎ２との間にドレイン〜ソース経路がそれぞれ接続されている第１及び第２のＰチャネルの駆動トランジスタＱＰ１、ＱＰ２と、第１及び第２のストアノードＮ１、Ｎ２と接地電位との間にドレイン〜ソース経路がそれぞれ接続されている第１及び第２のＮチャネルの駆動トランジスタＱＮ１、ＱＮ２と、第１及び第２のストアノードＮ１、Ｎ２と一対のビットラインＢＬ、ＢＬバーとの間にドレイン〜ソース経路がそれぞれ接続されている第１及び第２のスイッチングトランジスタＱＮ３、ＱＮ４とを含んでいる。ここで、トランジスタＱＰ１とＱＮ１は第１のインバータＩＮＶ１を構成し、トランジスタＱＰ２とＱＮ２は第２のインバータＩＮＶ２を構成している。トランジスタＱＰ１及びＱＮ１のゲートは、第２のストアノードＮ２に接続され、トランジスタＱＰ２及びＱＮ２のゲートは、第１のストアノードＮ１に接続される。また、トランジスタＱＮ３、ＱＮ４のゲートは、ワードラインＷＬに接続される。
【０００４】
このようなＳＲＡＭセルは、従来からα線に対して誤動作（ソフトエラー）し易いという問題があった。α線は自然に存在する放射線であるが、特にセラミック系のパッケージやモールドからも放射されるため、その対策が必要とされている。
【０００５】
ところで、日本国特許出願公開（特開）平７−１４２６０９号公報には、Ｎ型拡散層とコンタクトホールとバリアメタル層とタングステン層とから１つのノードを構成し、上記Ｎ型拡散層により、ＮチャネルＭＯＳトランジスタのドレイン領域であるＮ型拡散層と転送トランジスタのソース・ドレイン領域の一方をなすＮ型拡散層とを接続することにより、セルサイズの縮小が容易な構造を有するＣＭＯＳ型メモリセルからなるＳＲＡＭが開示されている。
【０００６】
また、特開平７−１３０８７７号公報には、完全ＣＭＯＳ型ＳＲＡＭセルにおいて、マスク合わせによる影響を受けにくくし、低電圧動作を可能とし、且つ、セルサイズの縮小化を図るために、ワードトランジスタのゲートを１本のワード線で形成し、上記ワード線の一方の側に第１のインバータを構成する負荷用トランジスタ及び駆動トランジスタのゲートを形成し、上記ワード線の他方の側に第２のインバータを構成する負荷用トランジスタ及び駆動トランジスタのゲートを形成し、且つ、上記ワード線はセルの略中央に配置し、該ワード線と各ゲートとを概並行に配置することが開示されている。
【０００７】
さらに、特開平５−２４２６７９号公報には、メモリセルアレイの領域に隣接して複数個配列されて設けられたワード線ドライブ回路を有するＩＣにおいて、各ワード線ドライブが、メモリセルアレイのワード線の電位をプルアップするためのバイポーラトランジスタとワード線をプルダウンするためのＮチャネルＭＯＳトランジスタとを有するバイポーラ−ＮＭＯＳ型であり、複数個のワード線ドライブ回路の各バイポーラトランジスタのコレクタ層を共通に形成することによりチップサイズを縮小することが開示されている。
【０００８】
また、特開平９−２９７９９３号公報には、それぞれが少なくとも１つの読出しポートを持つマトリクス状に配設された複数のメモリセルで構成されるメモリセルアレイと、これら複数のメモリセルアレイのうち同一行のものに共通接続されたビット線と、複数のメモリセルのうち、ｎ（ｎ≧２）行のものに共通接続されたビット線とを備え、このｎ本のビット線を共有するメモリセルのアクセストランジスタの電流駆動能力が１：２：・・・：２ｎ−１の関係に設定されるようにすることで、ビット線を減少してメモリサイズを小さくすることが開示されている。
しかしながら、上記の公報によれば、ＳＲＡＭセルのサイズが多少縮小されるものの、大幅な縮小とはならない。
【０００９】
一方、特開平６−８５２０５号公報には、メモリセルを構成する素子及び配線のレイアウトパターンの対称性を損なうことなくセルサイズを縮小し、ソフトエラーにも強い構造のＳＲＡＭを実現するために、非反転ビット線系回路を構成するトランジスタや非反転ビット線等を半導体基板上の第１の平面内に形成し、さらに、反転ビット線系回路を構成するトランジスタや反転ビット線等を半導体基板上の第２の平面内に、上記第１の平面内の非反転ビット線系回路と重なるように形成し、両回路間をスルーホールにより接続することが開示されている。
【００１０】
また、特開平４−６９９７０号公報には、メモリセル構造の対称性をくずすことなく、メモリセルのサイズを小さくし、さらに、ソフトエラーに対して耐性を持たせるために、一平面上に構成されているトランジスタを２分し、そのおのおのを別チップとして構成し、ある種の接着方法を用い相対する状態で接合したＳＲＡＭセルの構造が開示されている。
【００１１】
さらに、特開平４−３３５５６６号公報には、２枚のウェハに溝状の凹部を形成し、この凹部にメモリセルを形成すると共に、配線をトレンチ構造の配線路内で行って２枚のウェハを貼り合わせることにより、メモリ容量の倍増に伴う半導体メモリの高集積化及び小型化を可能にすることが開示されている。
しかしながら、上記の公報によれば、製造工程においてＳＲＡＭセル等を接着するという工程が必要であり、工程が複雑となる他に、歩留まりが低下する恐れがある。
【００１２】
特開平６−２１３９９号公報には、負荷素子としてＰＭＯＳトランジスタを用いた１対のインバータを備え、一方のインバータの主記憶ノードと他方のインバータの負荷ＰＭＯＳトランジスタのゲートとの間に抵抗を設け、負荷ＰＭＯＳトランジスタのドレインとゲートとの間に容量を設けることにより、ＳＲＡＭのソフトエラー耐性を改善し、プロセス的にも容易に形成でき、且つ、セルサイズの増大も招かないＳＲＡＭセルの構造が開示されている。
【００１３】
また、特開平６−５３３２８号公報には、多層配線の半導体装置において、一括して形成したコンタクト開口部内の多層配線間のコンタクト部でのコンタクト抵抗を低減するために、コンタクト開口部の内面に臨む層間絶縁膜を配線層より後退し、突出状態にある配線層の側面、上面、下面に沿って接続用配線を被着して接触表面積を増加するように構成することが開示されている。
【００１４】
さらに、特開平１０−１９９９９６号公報には、α線ソフトエラー耐性に優れた高信頼性かつ微細な完全ＣＭＯＳ形メモリセルを有する半導体集積回路装置を実現するために、半導体基板の主面に形成された第１の負荷用ＭＩＳＦＥＴ及びそれと逆の導電形を有する第１の駆動用ＭＩＳＦＥＴを含む第１のインバータ回路と、半導体基板の主面に形成された第２の負荷用ＭＩＳＦＥＴ及びそれと逆の導電形を有する第２の駆動用ＭＩＳＦＥＴを含む第２のインバータ回路と、第１及び第２のインバータ回路にの出力に各々接続される第１及び第２の転送用ＭＩＳＦＥＴとにより１ビットの情報を記憶するメモリセルを含む半導体集積回路において、半導体基板の主面に形成された素子分離領域における、第１の負荷用ＭＩＳＦＥＴのゲートと第１の駆動用ＭＩＳＦＥＴのゲートとを接続する第１の配線、及び、第２の負荷用ＭＩＳＦＥＴとによりのゲートと第２の駆動用ＭＩＳＦＥＴのゲートとを接続する第２の配線の一部に、その容量を増加するために容量形成領域を設けることが開示されている。
【００１５】
また、特開平１１−１７０２７号公報には、定電圧で動作する高速のＳＲＡＭにおいてソフトエラー耐性を向上させるために、半導体基板主面上に絶縁膜を介して容量を構成する導体膜を形成し、この導体膜よりも上層の配線層と半導体基板主面の蓄積ノードとなる半導体領域とを接続するプラグが導体膜を貫通し、該プラグの側面と導体膜の側面とを接続させ、また、上記蓄積ノードを構成し、半導体基板主面に形成された半導体領域と接続する第１の配線層と、該配線層の上層に形成される第２の配線層とによって容量を形成することが開示されている。しかしながら、上記の公報によれば、容量を増加するために設けられた容量形成領域はわずかであり、大きな効果は期待できない。
【００１６】
そこで、上記の点に鑑み、本発明は、サイズの小さいＳＲＡＭセルを含むメモリ装置を提供することを第１の目的とする。また、本発明は、α線に対してさらに誤動作の少ないＳＲＡＭセルを含むメモリ装置を提供することを第２の目的とする。さらに、本発明は、そのようなメモリ装置の製造方法を提供することを第３の目的とする。
【００１７】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るメモリ装置は、半導体基板と、半導体基板の主表面に形成されたトレンチと、トレンチの底部において形成された第１の不純物拡散領域とトレンチに隣接して形成された第２の不純物拡散領域とトレンチの側壁に絶縁膜を介して形成されたゲート電極とによって構成される第１のトランジスタを含む第１のインバータと、トレンチの底部において形成された第３の不純物拡散領域とトレンチに隣接して形成された第４の不純物拡散領域とトレンチの側壁に絶縁膜を介して形成されたゲート電極とによって構成される第２のトランジスタを含む第２のインバータであって、データを保持するために第１のインバータとリング状に接続された第２のインバータと、第１の不純物拡散領域とトレンチに隣接して形成された第５の不純物拡散領域とトレンチの側壁に絶縁膜を介して形成されたゲート電極とによって構成され、第１のインバータの出力と第１の配線との間でスイッチングを行う第３のトランジスタと、第３の不純物拡散領域とトレンチに隣接して形成された第６の不純物拡散領域とトレンチの側壁に絶縁膜を介して形成されたゲート電極とによって構成され、第２のインバータの出力と第２の配線との間でスイッチングを行う第４のトランジスタとを具備する。
【００１８】
ここで、上記第１のインバータが、トレンチの底部において形成された第７の不純物拡散領域とトレンチに隣接して形成された第８の不純物拡散領域とトレンチの側壁に絶縁膜を介して形成されたゲート電極とによって構成される第５のトランジスタを含み、上記第２のインバータが、トレンチの底部において形成された第９の不純物拡散領域とトレンチに隣接して形成された第１０の不純物拡散領域とトレンチの側壁に絶縁膜を介して形成されたゲート電極とによって構成される第６のトランジスタを含み、上記メモリ装置が、第７の不純物拡散領域とトレンチに隣接して形成された第１１の不純物拡散領域とトレンチの側壁に絶縁膜を介して形成されたゲート電極とによって構成され、上記第１のインバータの出力に負荷容量を与える第７のトランジスタと第９の不純物拡散領域とトレンチに隣接して形成された第１２の不純物拡散領域とトレンチの側壁に絶縁膜を介して形成されたゲート電極とによって構成され、上記第２のインバータの出力に負荷容量を与える第８のトランジスタとをさらに具備しても良い。
【００１９】
また、上記第１〜第４のトランジスタがＮチャネルトランジスタであり、第５〜第８のトランジスタがＰチャネルトランジスタであっても良い。
さらに、上記１つのメモリセルに含まれる第７のトランジスタのソース又はドレインが、該１つのメモリセルの第１の側に隣接する他のメモリセルに含まれる第８のトランジスタのソース又はドレインに接続され、該１つのメモリセルに含まれる第８のトランジスタのソース又はドレインが、該１つのメモリセルの第２の側に隣接する他のメモリセルに含まれる第７のトランジスタのソース又はドレインに接続されても良い。
【００２０】
また、本発明に係るメモリ装置の製造方法は、半導体基板において活性化領域を画定するための素子分離膜が形成される素子分離トレンチを形成するステップ（ａ）と、トランジスタが形成されるトレンチを形成するステップ（ｂ）と、ステップ（ｂ）において形成されたトレンチの側壁に複数のトランジスタのゲート絶縁膜及びゲート電極を形成するステップ（ｃ）と、ステップ（ｂ）において形成されたトレンチの底部及び隣接部に不純物を拡散することにより複数のトランジスタのソース又はドレイン領域を形成するステップ（ｄ）と、ゲート電極の上にそれぞれ絶縁膜を介して多層の配線層を形成して複数のトランジスタを接続することにより、データを保持するためにリング状に接続された第１及び第２のインバータと、第１のインバータの出力と第１の配線との間でスイッチングを行う第１のトランジスタと、第２のインバータの出力と第２の配線との間でスイッチングを行う第２のトランジスタとを構成するステップ（ｅ）とを具備する。
ここで、ステップ（ｅ）が、第１のインバータの出力に負荷容量を与える第３のトランジスタと、第２のインバータの出力に負荷容量を与える第４のトランジスタとを構成するステップをさらに含んでも良い。
【００２１】
本発明によれば、半導体基板に形成されたトレンチに縦構造のＭＯＳトランジスタを形成するので、セルサイズが小さく、α線に対して誤動作し難いＳＲＡＭを含むメモリ装置を実現することができる。
【００２２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。また、本実施例ではＣＭＯＳのＳＲＡＭセルを例として説明するが、本発明は一般的なＳＲＡＭセルについて有効なものである。
【００２３】
図１は、本発明の第１の実施形態に係るメモリ装置に含まれるＳＲＡＭセルの回路図である。また、図２は、本発明の第１の実施形態に係るメモリ装置に含まれるＳＲＡＭセルのレイアウト図である。さらに、図３の（ａ）は図２のＡ−Ａ’における断面図であり、図３の（ｂ）は図２のＢ−Ｂ’における断面図であり、図３の（ｃ）は図２のＣ−Ｃ’における断面図であり、図３の（ｄ）は図２のＤ−Ｄ’における断面図である。また、図４の（ｅ）は図２のＥ−Ｅ’における断面図であり、図４の（ｆ）は図２のＦ−Ｆ’における断面図である。なお、図３及び図４において、ゲート絶縁膜及び層間絶縁膜は省略している。
【００２４】
本実施形態におけるメモリ装置は、ＳＲＡＭセルを縦構造ＭＯＳトランジスタにより構成したものである。即ち、半導体基板に形成したトレンチ内の側壁にゲート電極を形成し、さらに、ローカル配線及びワードラインＷＬをトレンチ内に形成してある。
【００２５】
図１において、ＳＲＡＭセル１０は、リング接続された第１及び第２のインバータＩＮＶ１、ＩＮＶ２を含むフリップフロップ回路と、このフリップフロップ回路に接続された第１及び第２のＮチャネルのスイッチングトランジスタＱＮ３、ＱＮ４と、第１及び第２のストアノードＮ１、Ｎ２に容量を持たせるために付加された第１及び第２のＰチャネルのトランジスタＱＰ３、ＱＰ４とを含んでいる。第１のインバータＩＮＶ１は、ＰチャネルのトランジスタＱＰ１とＮチャネルのトランジスタＱＮ１を含み、第２のインバータＩＮＶ２は、ＰチャネルのトランジスタＱＰ２とＮチャネルのトランジスタＱＮ２を含む。トランジスタＱＰ３のソース又はドレインは、ストアノードＮ１に接続される。また、トランジスタＱＰ３のゲートも、ストアノードＮ１に接続される。トランジスタＱＰ４も同様に、ストアノードＮ２に接続される。
【００２６】
図２には、互いに隣接するＳＲＡＭセル１０とＳＲＡＭセル１１とが表されている。図２に示すように、半導体基板には、Ｎチャネルトランジスタのソース、ドレイン、ゲートを形成するための活性化領域４０と、Ｐチャネルトランジスタのソース、ドレイン、ゲートを形成するための活性化領域５０とがそれぞれ連続して形成され、活性化領域４０及び５０に対して垂直な方向に、縦型ＭＯＳトランジスタが形成される縦型ＭＯＳ用トレンチ１００や２００が形成されている。トレンチ１００の内側には、ＳＲＡＭセル１０を形成するトランジスタＱＮ１〜ＱＮ４及びＱＰ１〜ＱＰ４のゲート電極（ポリシリコン）と、ローカル配線ＬＩ１及びＬＩ２と、ワードラインＷＬ０とが配置されている。同様に、トレンチ２００の内側には、ＳＲＡＭセル１１を形成するトランジスタＱＮ１’〜ＱＮ４’及びＱＰ１’〜ＱＰ４’のゲート電極（ポリシリコン）と、ローカル配線ＬＩ３及びＬＩ４と、ワードラインＷＬ１とが配置されている。また、ワードラインＷＬ０やＷＬ１に対して直交する方向に、低電位側の電源配線（一般的には接地配線）ＧＮＤと、高電位側の電源配線ＶＤＤと、ビットラインＢＬ及び反転ビットラインＢＬバーとが配置されている。
【００２７】
図３に示すように、トレンチ１００や２００の側壁には、ゲート絶縁膜を介してゲート電極が形成されている。また、ゲート電極の上面及び一方の側面には１層目層間絶縁膜が形成され、ゲート電極と１層目配線とを絶縁している。図３の（ｃ）においては、１層目絶縁膜開口ＨＡ１及びＨＡ２を形成するために層間絶縁膜が除去され、ゲート電極と１層目配線とが接続されている。
【００２８】
１層目配線は、ゲート電極の上部〜ゲート電極の側部〜トレンチの底部にわたって配置されている。１層目配線はローカル配線ＬＩ１、ＬＩ２、・・・を形成しており、トレンチの底部に配置された部分によってストアノードＮ１及びＮ２が形成される。なお、１層目配線はトレンチの内部に配置されているため、図４の断面図には示されていない。
【００２９】
２層目配線は、図３に示すように、１層目配線の内側に、２層目層間絶縁膜を介して形成されている。ここで、図３において、２層目配線は矩形に形成されているが、Ｕ字型に形成されても良い。図３の（ａ）においては、２層目絶縁膜開口ＨＢ１やＨＢ３を形成するために層間絶縁膜は除去され、ゲート電極と２層目配線とが接続されている。２層目配線はワードラインＷＬ０やＷＬ１を形成しており、複数のＳＲＡＭセルにわたって配置されている。なお、２層目配線はトレンチの内部に配置されているため、図４の断面図には示されていない。
【００３０】
３層目配線（金属配線）は、半導体基板の上面に形成された３層目層間絶縁膜の上層に形成されている。即ち、３層目配線はトレンチ１００及び２００の外部に形成される。図３の（ｂ）や図３の（ｄ）に示すように、３層目絶縁膜開口ＨＣ１、ＨＣ２、・・・においては３層目層間絶縁膜は除去され、半導体基板と３層目配線とが接続されている。３層目配線は、接地配線ＧＮＤと、高電位側の電源配線ＶＤＤと、ビットラインＢＬ及び反転ビットラインＢＬバーを形成している。
【００３１】
図３の（ｂ）に示す活性化領域４０にはＮ型拡散層４０ａ、４０ｂ、・・・が形成され、これらはＮチャネルトランジスタのソース又はドレインを形成している。また、図３の（ｄ）に示す活性化領域５０にはＰ型拡散層５０ａ、５０ｂ、・・・が形成され、これらはＰチャネルトランジスタのソース又はドレインを形成している。
【００３２】
図４の（ｅ）及び（ｆ）を参照すると、素子分離膜６０が活性化領域４０と５０を画定している。また、接地配線ＧＮＤと、高電位側の電源配線ＶＤＤと、ビットラインＢＬ及び反転ビットラインＢＬバーとは、３層目配線に含まれている。なお、縦型ＭＯＳ用トレンチは、素子分離膜６０よりも浅く形成されるため、図４には示されていない。
【００３３】
図３の（ｂ）に示すように、ＳＲＡＭセル１０において、トランジスタＱＮ１は、活性化領域４０（図２参照）のトレンチ１００の下部に形成されたＮ型拡散層４０ｂと、半導体基板上部に形成されたＮ型拡散層４０ｃとにより形成される。トランジスタＱＮ１のソースは開口ＨＣ２を介して接地配線ＧＮＤに接続され、トランジスタＱＮ１のドレインはストアノードＮ１に接続されている。また、トランジスタＱＮ１のゲートは、開口ＨＡ３を介してストアノードＮ２（図２参照）に接続される。
【００３４】
トランジスタＱＮ３は、トランジスタＱＮ１のドレイン領域との共通部分であるＮ型拡散層４０ｂと、半導体基板上部に形成されたＮ型拡散層４０ａとを含む。トランジスタＱＮ３のソース・ドレインの一方は開口ＨＣ１を介してビットラインＢＬに接続され、トランジスタＱＮ３のソース・ドレインの他方は、ストアノードＮ１に接続される。また、トランジスタＱＮ３のゲートは、図３の（ａ）に示すトレンチ１００に形成された開口ＨＢ１を介してワードラインＷＬ０に接続される。
【００３５】
トランジスタＱＰ１は、図３の（ｄ）に示すように、活性化領域５０（図２参照）のトレンチ１００の下部に形成されたＰ型拡散層５０ｂと、半導体基板上部に形成されたＰ型拡散層５０ｃとを含む。トランジスタＱＰ１のソースは開口ＨＣ４を介して高電位側の電源電圧ＶＤＤに接続され、トランジスタＱＰ１のドレインは、トレンチ１００の底部に形成されたストアノードＮ１に接続される。また、トランジスタＱＰ１のゲートは、図２に示す開口ＨＡ２を介してストアノードＮ２に接続される。
【００３６】
トランジスタＱＰ３は容量を形成するために付加されたトランジスタであり、図３の（ｄ）に示すように、トランジスタＱＰ１のドレイン領域との共通部分であるＰ型拡散層５０ｂと、半導体基板上部に形成されたＰ型拡散層５０ａとを含む。トランジスタＱＰ３のソース・ドレインの一方はストアノードＮ１に接続される。また、トランジスタＱＰ３のゲートは、図２及び図３の（ｃ）に示す開口ＨＡ１を介してストアノードＮ１に接続される。さらに、トランジスタＱＰ３のソース・ドレインの他方は、Ｐチャネル拡散領域５０ａを共有することにより、隣接するＳＲＡＭセルに容量を形成するために付加されたトランジスタのソース・ドレインの一方に接続される。
【００３７】
ＳＲＡＭセル１０は、上記のトランジスタＱＮ１、ＱＮ３、ＱＰ１、ＱＰ３と、これらと対称となるように形成されるトランジスタＱＮ２、ＱＮ４、ＱＰ２、ＱＰ４（図２参照）とを含んでいる。
【００３８】
さらに、ＳＲＡＭセル１０をミラー反転することにより、隣接するＳＲＡＭセルを形成することができる。例えば、ＳＲＡＭセル１０をＦ−Ｆ’に対してミラー反転すると、ＳＲＡＭセル１１が形成される。また、ＳＲＡＭセル１０とＳＲＡＭセル１１とをＡ−Ａ’に対してミラー反転すると、上下に隣接するＳＲＡＭセルの間でそれぞれワードラインや２層目絶縁膜開口を共有することができる。
【００３９】
本実施形態によれば、ＳＲＡＭセルのサイズを、従来の約半分にすることができる。また、ストアノードに容量を持たせるために付加したトランジスタによりα線等の放射により発生するノイズ電荷が吸収されるので、α線等に対して誤動作しにくいＳＲＡＭセルを含むメモリ装置を実現することができる。
【００４０】
次に、本発明の第２の実施形態に係るメモリ装置について、図５〜図７を参照しながら説明する。図５は、本実施形態に係るメモリ装置に含まれるＳＲＡＭセルのレイアウトを示す平面図である。また、図６の（ａ）は図５のＡ−Ａ’における断面図であり、図６の（ｂ）は図５のＢ−Ｂ’における断面図であり、図６の（ｃ）は図５のＣ−Ｃ’における断面図であり、図６の（ｄ）は図５のＤ−Ｄ’における断面図である。さらに、図７の（ｅ）は図５のＥ−Ｅ’における断面図であり、図７の（ｆ）は図５のＦ−Ｆ’における断面図である。
【００４１】
本実施形態に係るメモリ装置は、本発明の第１の実施形態に係るメモリ装置のレイアウトにおいて、接地配線とビットライン又は反転ビットラインとの配置を交換したものである。このように配置することにより、隣接するＳＲＡＭセルとの間で接地配線を共有することができる。
【００４２】
図５に示すＳＲＡＭセル１０及びＳＲＡＭセル１１において、接地配線ＧＮＤはビットラインＢＬ及び反転ビットラインＢＬバーの外側に配置されている。また、図６の（ａ）には、第１の実施形態の場合（図３の（ａ）参照）と異なり、接地配線ＧＮＤが示されている。さらに、図７の（ｅ）及び（ｆ）においても、接地配線ＧＮＤとビットラインＢＬ及び反転ビットラインＢＬバーとの配置が、図４の（ｅ）及び（ｆ）と異なっていることが分かる。
【００４３】
図８に、本実施形態におけるＳＲＡＭセルを複数配置したレイアウトを示す。ＳＲＡＭセル１４〜１７は、ＳＲＡＭセル１０〜１３をＡ−Ａ’に対してミラー反転して形成したものであり、例えばＳＲＡＭセル１０とＳＲＡＭセル１４のように上下に隣接するセルは、トレンチを共有している。図８に示す通り、ＳＲＡＭセル１０〜１３とＳＲＡＭセル１４〜１７とは、接地配線ＧＮＤ１を共有している。また、上下に隣接するセルは、ワードラインや開口を共有している。
【００４４】
本実施形態によれば、隣接するＳＲＡＭセルとの間で接地配線やワードラインを共有することができるので、ＳＲＡＭセルを含むメモリ装置のサイズを縮小することができる。
【００４５】
次に、本発明の第３の実施形態に係るメモリ装置について、図９及び図１０を参照しながら説明する。図９は、本実施形態に係るメモリ装置に含まれるＳＲＡＭセルのレイアウトを示す平面図である。また、図１０は図９のＣ−Ｃ’における断面図である。
本実施形態に係るＳＲＡＭセルは、１層目絶縁膜開口を活性化領域上に設けたものである。
【００４６】
図９に示すように、ゲート電極とローカル配線ＬＩ１との接続口である開口ＨＡ１とＨＡ２とＨＡ３とは、Ｐ型拡散層５０上に形成されている。また、図１０において、開口ＨＡ１は、トレンチ１００に形成された一方の側壁部に形成されている。また、開口ＨＡ２は、トレンチ２００に形成された他方の側壁部に形成されている。このように配置することにより、活性化領域４０と活性化領域５０との間の領域を狭くすることができ、ＳＲＡＭセルのサイズをさらに縮小することができる。
【００４７】
本発明の第１〜第３の実施形態に係るＳＲＡＭセルは、従来のＳＲＡＭセルのレイアウトと比較して、ストアノードに付加される容量が増加している。図１１は、図２又は図５又は図９のＢ−Ｂ’における断面を示している。
【００４８】
図１１において、容量Ｃ１は、ゲート電極（ポリシリコン）とローカル配線ＬＩ１との間に形成されている。また、容量Ｃ２は、ローカル配線ＬＩ１と２層目配線であるワードラインＷＬとの間に形成されている。
【００４９】
これらの容量は、ゲート電極とローカル配線ＬＩ１との間の１層目層間絶縁膜、及び、ローカル配線ＬＩ１とワードラインＷＬとの間の２層目層間絶縁膜の厚さを、ワードラインＷＬと金属配線との間の３層目層間絶縁膜の厚さ、即ち、図１１に示す厚さｘよりも薄く形成すると良い。望ましくは、ゲート電極と半導体基板との間に形成されるゲート絶縁膜、即ち、図１１に示す厚さｙ以上とする。また、容量Ｃ１及びＣ２を形成する層間絶縁膜は、酸化珪素か窒化珪素か、又は、酸化珪素と窒化珪素との積層構造により形成することができる。なお、容量Ｃ１及びＣ２を形成する層間絶縁膜は、ＤＲＡＭに用いられる容量と同様の絶縁膜と構造により形成しても良い。
【００５０】
このように、第１〜第３の実施形態においては、ＭＯＳ部分以外にも、ＳＲＡＭセルのゲート電極とローカル配線との間や、ローカル配線とワードラインとの間等に容量を形成することができるので、ＳＲＡＭセル全体の容量を大きくすることができ、α線等によるソフトエラーに対する耐久性を上げることができる。
【００５１】
次に、本発明の一実施形態に係るメモリ装置の製造方法について、図１２〜図２１を参照しながら説明する。図１２は、メモリ装置の製造方法を示すフローチャートであり、図１３〜図２１は、各ステップにおいて用いられるマスク及びメモリ装置の製造過程を示す平面図である。ここでは、本発明の第２の実施形態に係るメモリ装置のＳＲＡＭセルのレイアウトを例として示す。また、ここで説明に用いる半導体基板はＰ型であるとする。
【００５２】
図１２を参照すると、まず、ステップＳ１において、洗浄等の処理を施した半導体基板に対して、フォトリソグラフィ技術により、図１３に示すマスクを用いてトレンチを形成し、該トレンチに絶縁膜を埋め込んで素子分離トレンチとする。さらに、領域５０に対してリンイオン等を注入することにより、Ｐチャネルトランジスタを形成するための活性化領域を形成する。また、領域４０は、Ｎチャネルトランジスタを形成するための活性化領域である。
【００５３】
次に、ステップＳ２において、図１４に示すマスクを用いてフォトリソグラフィにより縦型ＭＯＳトランジスタ用のトレンチを形成する。該トレンチは、ステップＳ１において形成した素子分離トレンチよりも浅く形成する。
【００５４】
次に、ステップＳ３において、ゲート絶縁膜及びゲート電極を形成する。即ち、ステップＳ２において形成した縦型ＭＯＳトランジスタ用のトレンチ内の側壁に熱酸化法によりゲート絶縁膜を成長させ、さらに、ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒ  ｄｅｐｏｓｉｔｅ）法（化学気相成長法）によりポリシリコン膜を成長させる。この後で、図１５に示すマスクを用いてフォトリソグラフィとエッチングにより不要部分を除去する。
【００５５】
次に、ステップＳ４において、トランジスタのソース及びドレインを形成する。即ち、図１６に示すように、ステップＳ１において素子分離膜により画定された活性化領域４０に、例えばヒ素イオン等を注入して、Ｎチャネルトランジスタのソース又はドレインとなるＮ型拡散層を形成する。また、活性化領域５０には、例えばボロンイオン等を注入して、Ｐチャネルトランジスタのソース又はドレインとなるＰ型拡散層を形成する。
【００５６】
次に、ステップＳ５において、１層目層間絶縁膜及び接続部の開口を形成する。即ち、ステップＳ３において形成したゲート電極の上部及び側部にＣＶＤ法等により１層目層間絶縁膜を形成し、図１７に示すマスクを用いてフォトリソグラフィとエッチングにより、縦型ＭＯＳのゲート電極とローカル配線とを接続する開口となる部分の層間絶縁膜を除去する。
【００５７】
次に、ステップＳ６において、ローカル配線を形成する。縦型ＭＯＳ用トレンチ内に１層目配線を形成した後で、図１８に示すマスクを用いて、フォトリソグラフィとエッチングにより切断する部分を除去して、ローカル配線を形成する。
【００５８】
次に、ステップＳ７において、２層目層間絶縁膜及び接続部の開口及びワードラインを形成する。即ち、縦型ＭＯＳ用トレンチの内部に、ＣＶＤ法等により２層目層間絶縁膜を形成した後で、図１９に示すマスクを用いてフォトリソグラフィとエッチングにより、ゲート電極と２層目配線であるワードラインとを接続する開口となる部分の層間絶縁膜を除去し、さらに、縦型ＭＯＳ用のトレンチ内に、２層目配線であるワードラインを形成する。
【００５９】
次に、ステップＳ８において、ＣＶＤ法等により基板の表面に３層目層間絶縁膜を形成し、図２０に示すマスクを用いてフォトリソグラフィとエッチングにより開口となる部分の層間絶縁膜を除去することにより、基板と金属配線との間の層間絶縁膜及び開口を形成する。
【００６０】
次に、ステップＳ９において、金属配線を形成する。即ち、アルミニウム等の金属膜をスパッタ法等により形成した後で、図２１に示すマスクを用いてフォトリソグラフィとエッチングにより不要な部分を除去する。
【００６１】
このようにして、縦型ＭＯＳトランジスタによるＳＲＡＭセルを実現することができる。また、ＳＲＡＭセル内においてワードラインを形成するため、ワードラインを形成するためのマスクが不要となる等、使用するマスクを減らすことができ、さらに、微細用マスクを少なくすることもできる。
【００６２】
【発明の効果】
以上述べた様に、本発明によれば、縦型ＭＯＳトランジスタによって構成されるＳＲＡＭセルを実現できるので、メモリ装置のサイズを大幅に縮小することができる。また、隣接するＳＲＡＭセルの間で配線を共有させることにより、メモリ装置のサイズをさらに縮小することができる。さらに、トランジスタの容量をストアノードに付加することにより、α線による影響をいっそう受けにくいＳＲＡＭセルを実現できる。
【図面の簡単な説明】
【図１】本発明の第１〜第３の実施形態に係るメモリ装置に含まれるＳＲＡＭセルの回路図である。
【図２】本発明の第１の実施形態に係るメモリ装置に含まれるＳＲＡＭセルのレイアウトを示す平面図である。
【図３】図２のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の各位置における断面図である。
【図４】図２のＥ−Ｅ’、Ｆ−Ｆ’の各位置における断面図である。
【図５】本発明の第２の実施形態に係るメモリ装置に含まれるＳＲＡＭセルのレイアウトを示す平面図である。
【図６】図５のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の各位置における断面図である。
【図７】図５のＥ−Ｅ’、Ｆ−Ｆ’の各位置における断面図である。
【図８】本発明の第２の実施形態に係るメモリ装置に含まれるＳＲＡＭセルを上下及び左右に配置した例を示す平面図である
【図９】本発明の第３の実施形態に係るメモリ装置に含まれるＳＲＡＭセルのレイアウトを示す平面図である。
【図１０】図９のＣ−Ｃ’の位置における断面図である。
【図１１】本発明の第１〜第３の実施形態に係るメモリ装置に含まれるＳＲＡＭセルに形成された容量を示す断面図である。
【図１２】本発明の第１の実施形態に係るメモリ装置の製造方法を示すフローチャートである。
【図１３】図１２のステップＳ１において用いられるマスクと、形成された素子分離トレンチを示す平面図である。
【図１４】図１２のステップＳ２において用いられるマスクと、形成された縦型ＭＯＳ用トレンチを示す平面図である。
【図１５】図１２のステップＳ３において用いられるマスクと、形成された縦型ＭＯＳのゲート電極を示す平面図である。
【図１６】図１２のステップＳ４において形成されるＮ型及びＰ型拡散層を示す断面図である。
【図１７】図１２のステップＳ５において用いられるマスクと、形成された１層目開口を示す平面図である。
【図１８】図１２のステップＳ６において用いられるマスクと、形成された１層目配線を示す平面図である。
【図１９】図１２のステップＳ７において用いられるマスクと、形成された２層目開口及び２層目配線を示す平面図である。
【図２０】図１２のステップＳ８において用いられるマスクと、形成された金属配線との接続の開口を示す平面図である。
【図２１】図１２のステップＳ９において用いられるマスクと、形成された３層目配線（金属配線）を示す平面図である。
【図２２】従来のＳＲＡＭセルを示す回路図である。
【符号の説明】
９〜１７  ＳＲＡＭセル
４０  Ｎチャネルトランジスタを形成する活性化領域
４０ａ、４０ｂ、・・・  Ｎ型拡散層
５０  Ｐチャネルトランジスタを形成する活性化領域
５０ａ、５０ｂ、・・・  Ｐ型拡散層
６０  素子分離膜
１００、２００  縦型ＭＯＳ用トレンチ（トレンチ）
ＱＮ１〜ＱＮ４、ＱＮ１’〜ＱＮ４’  Ｎチャネルトランジスタ
ＱＰ１〜ＱＰ４、ＱＰ１’〜ＱＰ４’  Ｐチャネルトランジスタ
ＨＡ１〜ＨＡ３  １層目層間絶縁膜開口
ＨＢ１〜ＨＢ３  ２層目層間絶縁膜開口
ＨＣ１、ＨＣ２、・・・  ３層目層間絶縁膜開口
Ｎ１、Ｎ２  ストアノード
ＩＮＶ１、ＩＮＶ２  インバータ
ＬＩ１〜ＬＩ４  ローカル配線
ＷＬ、ＷＬ０〜ＷＬ３  ワードライン
ＶＤＤ  高電位側の電源配線
ＧＮＤ  低電位側の電源配線（接地配線）
ＢＬ  ビットライン
ＢＬバー  反転ビットライン
Ｃ、Ｃ１、Ｃ２  容量
【図１】
0004029570.tif 000002
【図２】
0004029570.tif 000003
【図３】
0004029570.tif 000004
【図４】
0004029570.tif 000005
【図５】
0004029570.tif 000006
【図６】
0004029570.tif 000007
【図７】
0004029570.tif 000008
【図８】
0004029570.tif 000009
【図９】
0004029570.tif 000010
【図１０】
0004029570.tif 000011
【図１１】
0004029570.tif 000012
【図１２】
0004029570.tif 000013
【図１３】
0004029570.tif 000014
【図１４】
0004029570.tif 000015
【図１５】
0004029570.tif 000016
【図１６】
0004029570.tif 000017
【図１７】
0004029570.tif 000018
【図１８】
0004029570.tif 000019
【図１９】
0004029570.tif 000020
【図２０】
0004029570.tif 000021
【図２１】
0004029570.tif 000022
【図２２】
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