(57)【特許請求の範囲】
【請求項１】
半導体基板の上に複数の絶縁された配線パターンを形成する段階と、
前記配線パターン及び前記半導体基板を覆う下部層間絶縁膜を形成する段階と、
前記下部層間絶縁膜の上にハードマスクを形成する段階と、
前記ハードマスク膜をエッチングマスクとして使用して、前記下部層間絶縁膜をエッチングして前記配線パターンの間の前記半導体基板を露出させる自己整列コンタクトホールを形成する段階と、
前記露出された半導体基板に表面処理工程を適用し、前記表面処理工程は前記自己整列コンタクトホールによって露出された前記下部層間絶縁膜の側壁を等方性エッチングする段階と、
前記表面処理工程が実施された前記半導体基板の全面に第１導電膜をコンフォーマルに形成する段階と、
前記第１導電膜を異方性エッチングして、前記自己整列コンタクトホールの内部の前記第１導電膜の側壁プロファイルをプラスの傾斜を有する側壁プロファイルに変換する段階と、
前記第１導電膜を異方性エッチングした後、前記半導体基板上の全面に前記自己整列コンタクトホールを完全に充填する第２導電膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第２導電膜を形成する段階の後に、
前記配線パターンの上部面が露出される時まで、前記第２導電膜、前記第１導電膜、前記ハードマスク及び前記下部層間絶縁膜を連続的に平坦化して、前記自己整列コンタクトホールの内部に平らな上部面を有するコンタクトパッドを形成する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記複数の絶縁された配線パターンを形成する段階は、
前記半導体基板の所定領域に素子分離膜を形成して、活性領域を限定する段階と、
前記活性領域の上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された前記半導体基板の全面に導電膜及びキャッピング絶縁膜を順次に形成する段階と、
前記キャッピング絶縁膜及び前記導電膜を連続的にパターニングして、前記活性領域の上部を横切る複数のゲート電極及び前記ゲート電極の上に積層されたキャッピング絶縁膜パターンを形成する段階とを含み、
さらに、
むことを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項４】
前記キャッピング絶縁膜は、前記下部層間絶縁膜に対してエッチング選択比を有する絶縁体膜を含むことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記配線パターンの側壁にスペーサを形成する段階を含むことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項６】
前記スペーサは、前記キャッピング絶縁膜と同一の膜で形成することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記下部層間絶縁膜を形成する前に、
前記配線パターンを有する半導体基板の全面にコンフォーマルなエッチング阻止膜を形成する段階を含むことを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項８】
前記エッチング阻止膜は、前記下部層間絶縁膜に対してエッチング選択比を有する物質膜で形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記下部層間絶縁膜は、シリコン酸化膜で形成することを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項１０】
前記ハードマスクは、シリコン膜で形成することを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項１１】
前記表面処理工程は、
前記半導体基板の表面に乾式洗浄工程を適用して、前記自己整列コンタクトホールを形成する間、前記半導体基板の表面に生成されたエッチング損傷層を除去する段階と、
前記エッチング損傷層が除去された半導体基板の表面に湿式洗浄工程を適用して、前記半導体基板の表面に残存する汚染物質及び自然酸化膜を除去する段階とを含むことを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項１２】
前記乾式洗浄工程は、フッ素を含有する工程ガスを使用して実施し、前記湿式洗浄工程は、酸化膜エッチング溶液を使用して実施することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記第１導電膜は、ドーピングされたポリシリコン膜で形成することを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項１４】
前記第２導電膜は、前記第１導電膜と同一の物質膜で形成することを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
【請求項１５】
前記平坦化工程は、化学機械的研磨、エッチバック工程又はこれらの組合を使用して実施することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項１６】
下部層間絶縁膜を上部のハードマスクを用いてエッチングし、さらに、前記下部層間絶縁膜の側壁を等方性エッチングして、前記ハードマスクの端部の下にアンダーカット領域を形成してなる前記下部層間絶縁膜の自己整列コンタクトホールの内部に、コンフォーマルな第１導電層を形成する段階と、
前記第１導電層を異方性エッチングして、前記自己整列コンタクトホールの内部の第１導電層の側壁がプラスの傾斜を有するように変形する段階と、
前記基板の上に前記自己整列コンタクトホールを充填する第２導電層を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法にかかり、より詳細には、コンタクトパッドを有する半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の集積度の増加に従って、配線の幅及びそれらの間隔が減少しつつある。これに従って、配線間の所定領域を突き抜けるコンタクトホールを形成するための写真工程を実施する際に、整列余裕度を増加させるために、自己整列コンタクト技術が提案されている。また、高集積半導体素子の場合、下部導電膜及び上部導電膜の間にコンタクトパッドを介在させることによって、各コンタクトホールのアスペクト比を減少させる技術が幅広く使用されている。
【０００３】
図１乃至図５は自己整列コンタクトホールの内部にコンタクトパッドを形成する従来の半導体素子の製造方法を説明するための断面図である。
【０００４】
図１を参照すると、半導体基板１の上に並行した複数の絶縁されたゲートパターン８を形成する。各ゲートパターン８はゲート絶縁膜３によって、半導体基板１から絶縁される。また、各ゲートパターン８は順次に積層されたゲート電極５及びキャッピング絶縁膜パターン７を含む。ゲートパターン８の側壁にスペーサ９を形成する。
【０００５】
図２を参照すると、スペーサ９が形成された半導体基板（結果物）上の全面にコンフォーマルな（下地形状に従った）エッチング阻止膜１１及び平坦化された第１層間絶縁膜１３を順次に形成する。エッチング阻止膜１１は第１層間絶縁膜１３に対してエッチング選択比を有する物質膜で形成する。例えば、エッチング阻止膜１１はシリコン窒化膜で形成し、第１層間絶縁膜１３はシリコン酸化膜で形成する。
【０００６】
第１層間絶縁膜１３の上にハードマスク膜を形成する。ハードマスク膜は第１層間絶縁膜１３及びエッチング阻止膜１１に対してエッチング選択比を有する物質膜、例えば、ポリシリコン膜で形成する。ハードマスク膜をパターニングして、第１層間絶縁膜１３の所定領域を露出させるハードマスク１５を形成する。ハードマスク１５は後続工程で形成されるコンタクトホールの位置を限定する。
【０００７】
図３を参照すると、ハードマスク１５をエッチングマスクとして使用して、露出された第１層間絶縁膜１３及びその下のエッチング阻止膜１１を順次にエッチングして、ゲートパターン８の間の半導体基板１を露出させる自己整列コンタクトホール１７を形成する。
【０００８】
この時、露出された半導体基板１の表面にエッチング損傷が加えられる。このようなエッチング損傷は、後続工程で形成されるコンタクトパッドと露出された半導体基板１との間のコンタクト抵抗特性を低下させる。従って、自己整列コンタクトホール１７が形成された半導体基板（結果物）に事前洗浄工程（ｐｒｅ−ｃｌｅａｎｉｎｇ  ｐｒｏｃｅｓｓ）を適用して、エッチング損傷層を除去する。
【０００９】
事前洗浄工程は乾式洗浄工程及び湿式洗浄工程を順次に実施することによってなされる。この時、湿式洗浄工程は、自己整列コンタクトホール１７によって露出された半導体基板１の上に残存する自然酸化膜（ｎａｔｉｖｅ  ｏｘｉｄｅ  ｌａｙｅｒ）を除去するために、酸化膜エッチング溶液を使用して実施する。従って、事前洗浄工程が完了されると、図３に示すように、ハードマスク１５の端部の下にアンダーカット領域１９が形成される。
【００１０】
図４を参照すると、事前洗浄工程が完了された後、半導体基板上の全面に自己整列コンタクトホール１７を充填するドーピングされたポリシリコン膜２１を形成する。この時、図４に示すように、自己整列コンタクトホール１４の内部のドーピングされたポリシリコン膜２１の内部にボイド２３が形成され得る。ボイド２３はアンダーカット領域１９によって形成される。
【００１１】
図５を参照すると、キャッピング絶縁膜パターン７が露出される時まで、ドーピングされたポリシリコン膜２１、ハードマスク１５及び第１層間絶縁膜１３を平坦化して、自己整列コンタクトホール１７の内部にコンタクトパッド２１ａを形成する。ここで、コンタクトパッド２１ａの中心部に、ボイド２３によってリセスされた（凹んだ）領域が形成される。
【００１２】
次に、コンタクトパッド２１ａが形成された後、半導体基板上の全面に第２層間絶縁膜２５を形成する。第２層間絶縁膜２５をパターニングして、コンタクトパッド２１ａを露出させる開口部２７、即ち、ビットラインコンタクトホール又はストレージノードコンタクトホールを形成する。この時、図５に示すように、第２層間絶縁膜２５を過度にエッチングしても、リセスされた領域の内部の第２層間絶縁膜２５ａは容易に除去されない。従って、コンタクトパッド２１ａの露出面積は減少されて、コンタクトパッド２１ａ及び後続工程で開口部の内部に形成される導電膜の間のコンタクト抵抗が増加してしまう。
【００１３】
【発明が解決しようとする課題】
本発明は、自己整列コンタクトホールを充填する導電膜の内部にボイドが形成されることを防止できる半導体素子の製造方法を提供することを目的とする。
【００１４】
さらに、本発明は、自己整列コンタクトホールの内部に形成されるコンタクトパッドの表面にリセスされた領域が形成されることを防止できる半導体素子の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前述の目的を達成するために、本発明はコンタクトパッドを有する半導体素子の製造方法を提供する。本発明の特徴は、自己整列コンタクトホールの内部にコンフォーマルな第１導電膜を形成した後、第１導電膜を異方性エッチングして、第１導電膜の側壁プロファイルをプラスの傾斜（ｐｏｓｉｔｉｖｅ  ｓｌｏｐｅ）を有する側壁プロファイルに変換することである。これに従って、第１導電膜が異方性エッチングされた後、半導体基板上の全面に第２導電膜を形成する場合、自己整列コンタクトホールの内部にボイドが形成されることを防止できる。
【００１６】
本発明は半導体基板の上に複数の絶縁された配線パターンを形成し、配線パターンを有する半導体基板の全面に下部層間絶縁膜を形成することを含む。下部層間絶縁膜を形成する前に、コンフォーマルなエッチング阻止膜を形成することもできる。下部層間絶縁膜の上に自己整列コンタクトホールを限定するハードマスクを形成する。
【００１７】
ハードマスクをエッチングマスクとして使用して、下部層間絶縁膜をエッチングして、配線パターンの間の半導体基板を露出させる自己整列コンタクトホールを形成する。露出された半導体基板に表面処理工程を適用して、露出された半導体基板の表面に形成されたエッチング損傷層を除去する。この時、表面処理工程は自己整列コンタクトホールによって露出された下部層間絶縁膜の側壁を等方性エッチングする。従って、ハードマスクの端部の下にアンダーカット領域が形成される。
【００１８】
アンダーカット領域が形成された後、半導体基板上の全面にコンフォーマルな第１導電膜を形成する。ここで、自己整列コンタクトホールの内部の第１導電膜の側壁は突出部を含む。このような突出部はアンダーカット領域によって形成される。
【００１９】
第１導電膜を異方性エッチングして突出部を除去する。これによって、自己整列コンタクトホールの内部の第１導電膜はプラスの傾斜を有する側壁プロファイルを有する。
【００２０】
第１導電膜が異方性エッチングされた後、半導体基板上の全面に自己整列コンタクトホールを充填する第２導電膜を形成する。第２導電膜は、自己整列コンタクトホールの内部をボイドなしに完全に充填する。これは第１導電膜を異方性エッチングする工程によって、自己整列コンタクトホールの内部の第１導電膜の側壁がプラスの傾斜を有するためである。
【００２１】
続いて、第２導電膜、第１導電膜、ハードマスク及び下部層間絶縁膜を連続的に平坦化して、配線パターンの上部面を露出させる。これによって、自己整列コンタクトホールの内部に平らな上部面を有し、その内部にボイドがないコンタクトパッドが形成される。
【００２２】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、説明される実施形態に限られなく、他の形態に具体化することもできる。説明される実施形態は開示された内容が完全になるように、そして、当業者に本発明の思想が十分伝達されるようにするために提供されるものである。図において、層及び領域の厚さは、明確性のために誇張される。また、層が他の層又は基板の“上”にあるというのは、他の層又は基板の上に直接形成されることもでき、又は、それらの間の第３層に介在されることもできる。明細書において、同一の参照番号は同一の構成要素を示す。
【００２３】
図６乃至図１２は本発明の望ましい実施形態によるＤＲＡＭの製造方法を説明するための断面図である。
【００２４】
図６を参照すると、シリコン基板のような半導体基板５１の所定領域に素子分離膜５３を形成して活性領域を限定する。素子分離膜５３は通常の素子分離工程、例えば、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）工程又はトレンチ素子分離工程を使用して形成する。素子分離膜５３を含む半導体基板の全面にゲート絶縁膜５５を形成する。
【００２５】
ゲート絶縁膜５５は列酸化膜のような絶縁体膜で形成する。ゲート絶縁膜５５が形成された後、半導体基板上の全面に導電膜及びキャッピング絶縁膜を順次に形成する。導電膜はドーピングされたポリシリコン膜又は金属ポリサイド膜で形成し、キャッピング絶縁膜は層間絶縁膜として幅広く使用されるシリコン酸化膜に対してエッチング選択比を有する絶縁膜を含むことが望ましい。例えば、キャッピング絶縁膜はシリコン窒化膜で形成することが望ましい。
【００２６】
キャッピング絶縁膜及び導電膜を連続的にパターニングして、活性領域及び素子分離膜の上部を横切る複数の絶縁された配線パターン６０を形成する。各配線パターン６０は順次に積層された導電膜パターン５７及びキャッピング絶縁膜パターン５９を含む。ここで、各導電膜パターン５７はワード線に該当する。従って、各配線パターン６０はＤＲＡＭのワード線パターンに該当する。
【００２７】
配線パターン６０及び素子分離膜５３をイオン注入マスクとして使用して、半導体基板５１に不純物イオンを注入して、配線パターン６０の間の半導体基板５１に低濃度不純物領域６１ｓ，６１ｄを形成する。この時、不純物イオンの導電型は半導体基板５１の導電型と異なる。また、不純物イオンの注入は、１×１０12ａｔｏｍｓ／ｃｍ2乃至１×１０14ａｔｏｍｓ／ｃｍ2のドーズ量で行うことが望ましい。
【００２８】
各活性領域は、図６に示すように、１対のワード線パターン６０によって、３つの部分に分けられる。従って、各活性領域に３つの低濃度不純物領域６１ｓ，６１ｄが形成される。ここで、各活性領域の中心部に形成された低濃度不純物領域６１ｄは共通ドレイン領域に該当し、共通ドレイン領域の両側に形成された２つの低濃度不純物領域６１ｓはソース領域に該当する。続いて、各配線パターン６０の側壁にスペーサ６３を形成する。スペーサ６３はキャッピング絶縁膜と同一の物質膜で形成することが望ましい。
【００２９】
図７を参照すると、スペーサ６３が形成された半導体基板上の全面にコンフォーマルなエッチング阻止膜６５を形成する。エッチング阻止膜６５は層間絶縁膜として幅広く使用されるシリコン酸化膜に対してエッチング選択比を有する絶縁膜、例えば、シリコン窒化膜で形成することが望ましい。
【００３０】
エッチング阻止膜６５の上に下部層間絶縁膜６７を形成する。下部層間絶縁膜６７は平坦化されたシリコン酸化膜で形成することが望ましい。下部層間絶縁膜６７の上にハードマスク層を形成する。
【００３１】
ハードマスク層はエッチング阻止膜６５及び下部層間絶縁膜６７に対してエッチング選択比を有する物質膜で形成することが望ましい。詳細には、ハードマスク層はシリコン膜、望ましくは、ポリシリコン膜で形成する。ハードマスク層をパターニングして、下部層間絶縁膜６７の所定領域を露出させるハードマスク６９を形成する。
【００３２】
図８を参照すると、ハードマスク６９をエッチングマスクとして使用して露出された下部層間絶縁膜６７をエッチングして、配線パターン６０の間のエッチング阻止膜６５を露出させる。
【００３３】
続いて、ハードマスク６９をエッチングマスクとして使用して露出されたエッチング阻止膜６５をエッチングして、共通ドレイン領域６１ｄ及びソース領域６１ｓを露出させる自己整列コンタクトホール７１を形成する。この時、自己整列コンタクトホール７１によって、露出された共通ドレイン領域６１ｄ及びソース領域６１ｓの表面にエッチング損傷層が形成される。このようなエッチング損傷層はコンタクト抵抗を増加させるので、必ず除去する。従って、露出された共通ドレイン領域６１ｄ及びソース領域６１ｓの表面に表面処理工程を適用する。表面処理工程は乾式洗浄工程及び湿式洗浄工程を含む。
【００３４】
乾式洗浄工程は、工程ガスとしてフッ素を含有するガスと基板バイアスとして２００Ｗａｔｔ以下の低電力を使用して実施する。この時、フッ素を含有するガスはＣＦ4ガスが望ましく、酸素ガス及びアルゴンガスをさらに使用する。他の方法として、乾式洗浄工程は、基板バイアスなしに、エッチングガスとしてＣＦ4ガス及び酸素ガスを使用して実施することもできる。
【００３５】
乾式洗浄工程を実施した後、湿式洗浄工程を実施する。湿式洗浄工程は、水酸化アンモニウム（ａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ：ＮＨ4ＯＨ）、過酸化水素（ｈｙｄｒｏｇｅｎ  ｐｅｒｏｘｉｄｅ：Ｈ2Ｏ2）及び脱イオン水（ｄｅ−ｉｏｎｉｚｅｄ  ｗａｔｅｒ：ＤＩ  ｗａｔｅｒ）の混合溶液を使用して、共通ドレイン領域６１ｄ及びソース領域６１ｓの表面に存在する汚染物質を除去する工程と、フッ酸のような酸化膜エッチング溶液を使用して、混合溶液を使用して汚染物質を除去する間に生成された自然酸化膜を除去する工程を含む。自然酸化膜は混合溶液内の過酸化水素によって生成される。
【００３６】
この時、自己整列コンタクトホール７１によって露出された下部層間絶縁膜６７の側壁が等方性エッチングされる。これによって、図８に示すように、ハードマスク６９の端部の下にアンダーカット領域７３が形成される。
【００３７】
図９を参照すると、表面処理工程が完了された後、半導体基板上の全面に第１導電膜７５をコンフォーマルに形成する。これによって、図９に示すように、自己整列コンタクトホール７１の上部側壁に突出部７７が形成される。このような突出部７７はアンダーカット領域７３によって形成される。第１導電膜７５はＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を使用して、ドーピングされたポリシリコン膜で形成することが望ましい。
【００３８】
図１０を参照すると、第１導電膜７５を異方性エッチングして、オーバーハングしている突出部７７を除去する。これによって、図１０に示すように、自己整列コンタクトホール７１の内部の第１導電膜７５の側壁プロファイルは、オーバーハングしなくなり、プラスの傾斜を有するようになる。ここで、プラスの傾斜とは、側壁プロファイルの接線が全て同一方向となる傾斜をいう。
【００３９】
第１導電膜７５を異方性エッチングする工程は、塩素ガス、酸素ガス及びＨＢｒガスを使用して実施する。結果的に、変形された第１導電膜７５ａが形成される。第１導電膜７５を異方性エッチングする間、ハードマスク６９がさらにエッチングされることもできる。変形された第１導電膜７５ａが形成された後、半導体基板上の全面に第２導電膜７９を形成する。第２導電膜７９は第１導電膜７５と同一の物質膜で形成することが望ましい。
【００４０】
また、第２導電膜７９は変形された第１導電膜７５ａによって囲まれた自己整列コンタクトホールが完全に充填されるように厚く形成する。この時、自己整列コンタクトホール７１の内部の第２導電膜７９の内部にボイドが形成されることを防止できる。これは変形された第１導電膜７５ａの側壁プロファイルがプラスの傾斜を有するためである。
【００４１】
図１１を参照すると、配線パターン６０の上部面が露出される時まで、第２導電膜７９、変形された第１導電膜７５ａ、ハードマスク６９及び下部層間絶縁膜６７を連続的に平坦化して、自己整列コンタクトホール７１の内部にコンタクトパッド８１ｓ，８１ｄを形成する。ここで、共通ドレイン領域６１ｄの上に形成されるコンタクトパッド８１ｄはビット線コンタクトパッドに該当し、ソース領域６１ｓの上に形成されるコンタクトパッド８１ｓはストレージノードコンタクトパッドに該当する。
【００４２】
コンタクトパッド８１ｓ，８１ｄは全部、図１１に示すように、従来技術と違って、平らな上部面を有する。一方、平坦化工程は、化学機械的研磨工程、エッチバック工程又はこれらの組合を使用して実施できる。
【００４３】
図１２を参照すると、コンタクトパッド８１ｓ，８１ｄが形成された後、半導体基板上の全面に第１上部層間絶縁膜８３を形成する。第１上部層間絶縁膜８３をパターニングして、ビットラインコンタクトパッド８１ｄを露出させるビットラインコンタクトホール（図示しない）を形成する。第１上部層間絶縁膜８３の上にビットラインコンタクトホールを覆うビットライン（図示しない）を形成する。
【００４４】
続いて、ビットラインが形成された後、半導体基板上の全面に第２上部層間絶縁膜８５を形成する。第１及び第２上部層間絶縁膜８３，８５は上部層間絶縁膜８６を構成する。上部層間絶縁膜８６をパターニングして、ストレージノードコンタクトパッド８１ｓを露出させるストレージノードコンタクトホール８７を形成する。ここで、図１２に示すように、ストレージノードコンタクトホール８７を形成した後、露出されたストレージノードコンタクトパッド８１ｓの表面には上部層間絶縁膜の残余物が存在しない。これは、コンタクトパッド８１ｄ，８１ｓが、従来技術と違って平らな上部面を有するためである。次に、図示しないが、通常の方法によって、ストレージノードコンタクトホール８７を充填するストレージノードを形成する。
【００４５】
【発明の効果】
前述したように本発明によると、自己整列コンタクトホールを充填するコンタクトパッドの内部にボイドが形成されることを防止できる。これによって、コンタクト抵抗の増加を防止し、これを改善できる。
【図面の簡単な説明】
【図１】  従来の半導体素子の製造方法を説明するための断面図である。
【図２】  図１に続く半導体素子の製造方法を説明するための断面図である。
【図３】  図２に続く半導体素子の製造方法を説明するための断面図である。
【図４】  図３に続く半導体素子の製造方法を説明するための断面図である。
【図５】  図４に続く半導体素子の製造方法を説明するための断面図である。
【図６】  本発明による半導体素子の製造方法を説明するための断面図である。
【図７】  図６に続く半導体素子の製造方法を説明するための断面図である。
【図８】  図７に続く半導体素子の製造方法を説明するための断面図である。
【図９】  図８に続く半導体素子の製造方法を説明するための断面図である。
【図１０】  図９に続く半導体素子の製造方法を説明するための断面図である。
【図１１】  図１０に続く半導体素子の製造方法を説明するための断面図である。
【図１２】  図１１に続く半導体素子の製造方法を説明するための断面図である。
【符号の説明】
１…半導体基板、
３…ゲート絶縁膜、
５…ゲート電極、
７…キャッピング絶縁膜パターン、
８…ゲートパターン、
９…スペーサ、
１１…エッチング阻止膜、
１３…層間絶縁膜、
１４…自己整列コンタクトホール、
１５…ハードマスク、
１７…自己整列コンタクトホール、
１９…アンダーカット領域、
２１ａ…コンタクトパッド、
２１…ポリシリコン膜、
２３…ボイド、
２５、２５ａ…層間絶縁膜、
５１…半導体基板、
５３…素子分離膜、
５５…ゲート絶縁膜、
５７…導電膜パターン、
５９…キャッピング絶縁膜パターン、
６０…配線パターン、
６１ｓ…ソース領域、
６１ｄ…共通ドレイン領域、
６３…スペーサ、
６５…エッチング阻止膜、
６７…下部層間絶縁膜、
６９…ハードマスク、
７１…自己整列コンタクトホール、
７３…アンダーカット領域、
７５、７５ａ…第１導電膜、
７７…突出部、
７９…第２導電膜、
８１ｓ…ストレージノードコンタクトパッド、
８１ｄ…ビットラインコンタクトパッド、
８３…第１上部層間絶縁膜、
８５…第２上部層間絶縁膜、
８６…上部層間絶縁膜、
８７…ストレージノードコンタクトホール。
【図１】
0004155735.tif 000002
【図２】
0004155735.tif 000003
【図３】
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【図４】
0004155735.tif 000005
【図５】
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【図６】
0004155735.tif 000007
【図７】
0004155735.tif 000008
【図８】
0004155735.tif 000009
【図９】
0004155735.tif 000010
【図１０】
0004155735.tif 000011
【図１１】
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【図１２】
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