(57)【特許請求の範囲】
【請求項１】
第１の電圧、上記第１の電圧よりも高い第２の電圧及び上記第２の電圧よりも高い第３の電圧をそれぞれ供給するための第１、第２及び第３の電圧供給ノードと、
上記第１の電圧又は上記第２の電圧に応じた電荷をデータとして保持するメモリセルがワード線とビット線対との交点に配置されているメモリセルアレイと、
上記ビット線対に接続されており、上記メモリセルに保持されているデータを読み出す際、所定の期間中の第１の期間においては上記第１の電圧と上記第３の電圧に応答して動作し、上記所定の期間中の第２の期間においては上記第１の電圧と上記第２の電圧とに応答して動作するセンスアンプを含むセンスアンプブロックと、
上記電圧供給ノードに接続されており、上記センスアンプブロックに上記第１の電圧、上記第２の電圧及び上記第３の電圧を夫々供給するための第１、第２及び第３の配線と、
上記配線の上記電圧供給ノードと上記センスアンプブロックとの間の配線長が短い場合には上記所定の期間における第１の期間を短く調整し、当該配線長が長い場合には上記所定の期間における第１の期間を長く調整するセンスアンプ駆動制御手段と、
を有し、
上記センスアンプ駆動制御手段が上記配線長に応じたパルス幅の駆動パルス信号を生成するパルス信号生成回路を含み、上記駆動パルス信号は上記第１の期間の長さを規定する
半導体記憶装置。
【請求項２】
上記センスアンプ駆動制御手段は上記配線長が長い程上記所定の期間における第１の期間を長く調整する請求項１に記載の半導体記憶装置。
【請求項３】
上記パルス信号生成回路は基準パルス信号に所定の遅延時間を与える遅延回路と上記基準パルス信号と上記遅延回路の出力信号とを入力して上記駆動パルス信号を生成する論理演算回路を含む請求項1又は２に記載の半導体記憶装置。
【請求項４】
上記配線長が長い程上記遅延信号の遅延時間が大きく設定される請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、より具体的には、センスアンプの駆動用パルス信号を制御し、配線の電圧降下によるセンシング動作の遅れを補正する機能を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１２は半導体記憶装置、例えば、ＤＲＡＭのメモリアレイの一構成例を示している。図１２において、メモリアレイはワード線ＷＬ０〜ＷＬ５、ビット線（またはビット補線）ＢＬ０，ＢＬ０＿，ＢＬ１，ＢＬ１＿およびこれらのワード線とビット線（またはビット補線）との交差点にそれぞれ接続されているメモリセルＭＣ0,0 ，ＭＣ0,1 ，ＭＣ0,2 ，…，ＭＣ1,4 ，ＭＣ1,5 により構成されている。この図では、説明のためメモリアレイの一部分のみを示している。ビット線ＢＬ０とビット補線ＢＬ０＿からなるビット線対はセンスアンプＳＡ０に接続され、ビット線ＢＬ１とビット補線ＢＬ１＿からなるビット線対はセンスアンプＳＡ１に接続されている。なお、メモリアクセス時にセンスアンプにより、ビット線対をなすビット線とビット補線がそれぞれ異なる電圧レベルに保持される。例えば、ビット線ＢＬ０がハイレベル（電源電圧ＶDDレベル）に保持されたとき、ビット補線ＢＬ０＿がローレベル（共通電位ＶSSレベル）に保持される。ワード線ＷＬ０〜ＷＬ５はワード線駆動回路ＷＤにより選択され、駆動される。なお、図１２においてワード線駆動回路ＷＤは省略されている。
【０００３】
メモリセルＭＣ0,0 ，ＭＣ0,1 ，ＭＣ0,2 ，…，ＭＣ1,4 ，ＭＣ1,5 はそれぞれワード線ＷＬ０〜ＷＬ５とビット線ＢＬ０，ＢＬ０＿，ＢＬ１，ＢＬ１＿との交差点に配置されている。図示のようにＤＲＡＭのメモリセル、例えば、メモリセルＭＣ1,1 は１個のトランジスタＱ1,1 と１個のキャパシタＣ1,1 により構成されており、トランジスタＱ1,1 のゲートはワード線ＷＬ１に接続され、ワード線ＷＬ１の電位によってオン／オフ状態が制御される。メモリアクセス時に、入力されるアドレス信号に応じてワード線駆動回路ＷＤによりワード線ＷＬ０〜ＷＬ５の中の１つが選択され、選択されたワード線が活性化されてハイレベルに保持されるので、選択ワード線に接続されているメモリセルのトランジスタがオン状態に保持される。
【０００４】
例えば、ワード線ＷＬ１がワード線駆動回路ＷＤにより選択され、ハイレベルに保持されると、メモリセルＭＣ1,1 のトランジスタＱ1,1 がオン状態となる。書き込み時に、ワード線の選択と同時にセンスアンプにより書き込みデータに応じてビット線のレベルが設定される。例えば、センスアンプＳＡ１により、ビット線ＢＬ１がハイレベル（電源電圧ＶDDレベル）、ビット補線ＢＬ１＿がローレベル（共通電位ＶSSレベル）にそれぞれ保持される。これにより、キャパシタＣ1,1 の充電電圧または電荷が記憶データとして保持される。
【０００５】
一方、メモリセルＭＣ1,1 から記憶データを読み出すときは、予めセンスアンプＳＡ１により、ビット線ＢＬ１およびビット補線ＢＬ１＿が一定の電位、例えば、電源電圧ＶDDの半分のＶDD／２にプリチャージされる。ワード線駆動回路ＷＤによりワード線ＷＬ１が活性化され、ハイレベルに保持されると、トランジスタＱ1,1 がオン状態となり、ビット線ＢＬ１とキャパシタＣ1,1 が短絡され、ビット線ＢＬ１の電位がキャパシタＣ1,1 の蓄積電荷に応じてわずかに変化する。このビット線ＢＬ１上のわずかな電位変化がセンスアンプＳＡ１により検出され、増幅されることにより、メモリセルＭＣ1,1 の記憶データが読み出される。
【０００６】
ＤＲＡＭの大容量化に伴い、メモリアレイがさらに複数のサブアレイ（メモリセルマット）に分割され、各サブアレイの傍らにセンスアンプからなるセンスアンプバンクを配置する構造となる。センスアンプバンクが各サブアレイのビット線対と同数のセンスアンプにより構成され、各センスアンプバンクが左右両側に配置されているサブアレイにより共用される。さらに、ビット線を延長しサブアレイを広げて、センスアンプの数を減らすことにより、チップ全体にセンスアンプバンクが占める面積の低減を図り、チップサイズの縮小を図る。ただし、ビット線の延長により、ビット線の抵抗および寄生容量の増加に伴なう特性の劣化が問題となる。これに対処するために階層化ビット線構造などの方式が提案されている。
【０００７】
さらに、半導体記憶装置の大容量化および微細化が進むに連れ、素子の微小化が進み、また低電圧動作のため薄膜化も進んでいる。メモリセルを構成するトランジスタのゲート耐圧を保証するために、メモリアレイ内部では外部電源電圧ＶDDが降圧された外部電源電圧より低い内部電圧ＶDLを動作電圧として用いている。これに伴い、センスアンプではアクセススピードの低下が問題となる。これを回避するために、通常ある一定の期間、例えば、ビット線がメモリアレイ電圧（内部動作電圧ＶDL）に到達するまでの期間において、外部電源電圧ＶDDをセンスアンプに供給するいわゆるオーバードライブ（ＯＶＤ）方式が採用されている。
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来のオーバードライブ方式では各メモリセルマット間にセンスアンプ電源配線抵抗に起因する電圧降下が見られるため、同一メモリアレイブロック内であっても、各メモリセルマット間により最適なセンスアンプオーバードライブ量が異なってくる。
例えば、従来の６４Ｍｂ（メガビット）ＤＲＡＭでは、最遠端での十分な書き込みを保証するために、オーバードライブのタイミングは最遠端（ワーストケース）で最適化されていた。これにより、最遠端でのオーバードライブは保証されるが、近端側で過剰オーバードライブとなり、余剰な電荷は捨てられていた。即ち、近端のセンスアンプにおいては、メモリアクセス時に必要以上の電圧印加が行われ、センスアンプを構成するトランジスタの特性の劣化を招き、消費電力の増加を招くという不利益がある。
【０００９】
図１３は読み出しを行う場合、近端（near end）および遠端（far end ）のメモリセルマット上のビット線電位の変化を示している。なお、本例の場合では電源電圧ＶDDは、例えば３．３Ｖ、メモリアレイの内部で用いられている降下電圧ＶDLは、例えば２．２Ｖである。図示のように、読み出し前に、ビット線ＢＬとビット補線ＢＬ＿は内部電源電圧ＶDLの半分の電圧レベル、例えば１．１Ｖにプリチャージされ、読み出し開始後、メモリセルの記憶データに応じて例えば、ビット線ＢＬは電源電圧ＶDDによりチャージされ、ビット補線ＢＬ＿は共通電位ＶSSによりディスチャージされる。ビット線ＢＬへの電源電圧ＶDDの印加時間、即ち、オーバードライブの時間ＴOVD が最遠端のセンスアンプにあわせて設定されているので、最遠端のセンスアンプに接続されているビット線は、オーバードライブ動作により、内部電源電圧ＶDLレベルに正しくチャージされるが、近端のセンスアンプに接続されているビット線ＢＬにおいては、同じオーバードライブ時間ＴOVD により過剰にチャージされ、オーバードライブ終了時に内部電源電圧ＶDLより高いレベルに保持される。なお、遠端と近端の何れの場合でもビット補線ＢＬ＿は共通電位ＶSSによりディスチャージされるので、その電位の変化はほぼ同じである。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、メモリセルマットの配置位置に応じてオーバードライブのタイミングを制御でき、ビット線を最適な電圧に駆動でき、消費電力の低減が図れ、オーバードライブのタイミング設計を容易にできる半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、第１の電圧、上記第１の電圧よりも高い第２の電圧及び上記第２の電圧よりも高い第３の電圧をそれぞれ供給するための第１、第２及び第３の電圧供給ノードと、
上記第１の電圧又は上記第２の電圧に応じた電荷をデータとして保持するメモリセルがワード線とビット線対との交点に配置されているメモリセルアレイと、
上記ビット線対に接続されており、上記メモリセルに保持されているデータを読み出す際、所定の期間中の第１の期間においては上記第１の電圧と上記第３の電圧に応答して動作し、上記所定の期間中の第２の期間においては上記第１の電圧と上記第２の電圧とに応答して動作するセンスアンプを含むセンスアンプブロックと、
上記電圧供給ノードに接続されており、上記センスアンプブロックに上記第１の電圧、上記第２の電圧及び上記第３の電圧を夫々供給するための第１、第２及び第３の配線と、
上記配線の上記電圧供給ノードと上記センスアンプブロックとの間の配線長が短い場合には上記所定の期間における第１の期間を短く調整し、当該配線長が長い場合には上記所定の期間における第１の期間を長く調整するセンスアンプ駆動制御手段と、
を有し、
上記センスアンプ駆動制御手段が上記配線長に応じたパルス幅の駆動パルス信号を生成するパルス信号生成回路を含み、上記駆動パルス信号は上記第１の期間の長さを規定する。
【００１２】
また、好適には、上記センスアンプ駆動制御手段は上記配線長が長い程上記所定の期間における第１の期間を長く調整する。
【００１４】
また、好適には、上記パルス信号生成回路は基準パルス信号に所定の遅延時間を与える遅延回路と上記基準パルス信号と上記遅延回路の出力信号とを入力して上記駆動パルス信号を生成する論理演算回路を含む。
【００１５】
好ましくは、上記配線長が長い程上記遅延信号の遅延時間が大きく設定される。
【００１６】
本発明によれば、センスアンプに対する第３の電圧の供給時間、即ち、オーバードライブの時間がセンスアンプブロック（センスアンプバンク）と電圧供給ノードとの間の配線長に応じて制御され、オーバードライブ用の電圧供給ノードとセンスアンプブロックとの間の配線長の長さに応じてセンスアンプへのオーバードライブ用電圧の供給時間が長く調整されるので、電源配線で生じる電圧降下によるセンスアンプのセンシング遅れの影響が補正される。
【００１７】
また、センスアンプブロックと電圧供給ノードとの間の配線長に応じてセンスアンプにおけるオーバードライブの時間を最適に設定できるので、過剰なオーバードライブを防止することができ、半導体記憶装置の低消費電力化を図ることができる。
【００１８】
また、センスアンプにおけるオーバードライブの時間はセンスアンプ駆動調整手段のパルス信号生成回路が生成する駆動パルス信号のパルス幅により調整され、そのパルス幅は基準パルス信号に与える遅延回路の遅延時間により調整することができるので、簡単な回路構成によりセンスアンプのオーバードライブの時間を適宜に設定できる。
【００１９】
【発明の実施の形態】
図１は本発明に係わる半導体記憶装置のブロック図である。
本例の半導体記憶装置は、例えば、６４ＭｂＤＲＡＭである。図示のように、メモリチップは８つのメモリアレイＭＡ０〜ＭＡ７により構成され、各メモリアレイは８Ｍｂ（メガビット）の記憶容量を有する。図１は例として、メモリアレイＭＡ０の内部構成の概略を示している。
【００２０】
メモリアレイＭＡ０はアレイ制御回路ＡＣ０、メモリセルマットＭ０〜Ｍ１５、センスアンプバンクＳＢ０〜ＳＢ１６により構成されており、各メモリセルマットは５１２Ｋｂ（キロビット）の記憶容量を有する。
アレイ制御回路ＡＣ０には、例えば、センスアンプバンクの動作を制御する回路と、メインワード線ＭＷＬを選択制御するメインワード線駆動回路、さらにサブワード線ＳＷＬを選択制御するサブワード線駆動回路が含まれる。メモリセルマットは、例えば、サブワード線とビット線対との交差点に配置されているメモリセルにより構成されている。サブワード線はサブワード線駆動回路ＳＷＤにより選択され、活性化される。ビット線対はそれぞれセンスアンプに接続されている。
【００２１】
図２はメモリセルマットＭ１の構成の概略を示すブロック図である。メモリセルマットＭ１はセンスアンプバンクＳＢ１とセンスアンプバンクＳＢ２に挟まれており、８個のサブマットＳＭ０〜ＳＭ７と９個のサブワード線駆動回路ＳＷＤ０〜ＳＷＤ８により構成されている。また、各サブマットは６４Ｋｂ（キロビット）の記憶容量を有する。
サブマットＳＭ１においては、サブワード線駆動回路ＳＷＤ１，ＳＷＤ２からそれぞれ１２８本のサブワード線が交互に延びており、２５６本のビット線対はセンスアンプバンクＳＢ１，ＳＢ２内のセンスアンプＳＡｉにそれぞれ交互に接続されている。メモリアクセス時には、図示しないメインワード線およびサブワード線駆動回路ＳＷＤ１，ＳＷＤ２に入力するアドレス情報に応じて、サブワード線駆動回路ＳＷＤ１，ＳＷＤ２により、２５６本の内の１本が選択され、活性化状態のハイレベルに保持される。なお、図２においては、説明のためにサブワード線ＳＷＬj ，ＳＷＬj+1 （ｊ＝０，１，２，…，２５５）のみが示されている。サブマットＳＭ１に対応する部分のセンスアンプバンクＳＢ１，ＳＢ２には、それぞれ１２８個のセンスアンプＳＡｉが配置されている。センスアンプバンクＳＢ１にはセンスアンプＳＡ０，ＳＡ２，…，ＳＡ２５４が配置され、センスアンプバンクＳＢ２にはセンスアンプＳＡ１，ＳＡ３，…，ＳＡ２５５が配置されている。なお、図２においては、センスアンプＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３のみを示している。
【００２２】
センスアンプバンクＳＢ１はその両側に配置されているメモリセルマットＭ０（図示せず），Ｍ１により共用され、同様にセンスアンプバンクＳＢ２はメモリセルマットＭ１，Ｍ２（図示せず）により共用されている。
【００２３】
以下、サブマットＳＭ１の構成について説明する。
サブマットＳＭ１において、ビット線またはビット補線とサブワード線との交差点に１個のメモリセルが配置されている。なお、図２は例示として、メモリセルＭＣ0,j ，ＭＣ0,j+1 ，ＭＣ1,j ，ＭＣ1,j+1 ，ＭＣ2,j ，ＭＣ2,j+1 ，ＭＣ3,j ，ＭＣ3,j+1 のみを示している。また、図２では、サブワード線とビット線およびビット補線との交差点のドットによりメモリセルの配置位置を示しており、メモリセルの構成を省略している。メモリセルは、例えば、１個のトランジスタＱと１個のキャパシタＣにより構成されているものとする。
【００２４】
センスアンプはトランスファゲートを介してビット線対に接続されている。例えば、センスアンプＳＡ０はトランスファゲートＴＧ０，ＴＧ０＿を介してビット線対ＢＬ０，ＢＬ０＿に接続されている。トランスファゲートＴＧ０，ＴＧ０＿のゲートは制御信号線Ｔ２に接続されている。この制御信号線Ｔ２がハイレベルに保持されると、トランスファゲートＴＧ０，ＴＧ０＿がオン状態となって、センスアンプＳＡ０とビット線対ＢＬ０，ＢＬ０＿とが接続され、メモリセルに対する書き込みまたは読み出しが可能となる。
【００２５】
他のセンスアンプにおいても同様である。なお、図２においてはトランスファゲートとセンスアンプが別々に配置されているが、実際の回路では、トランスファゲートをセンスアンプ内に配置することもできる。また、図示していないが、トランスファゲートのオン／オフ状態を制御する制御信号線Ｔ１〜Ｔ４は、例えば、図１に示すアレイ制御回路ＡＣ０に接続され、アレイ制御回路ＡＣ０内のＸデコーダにより制御される。
【００２６】
図１に示すように、各センスアンプバンクＳＢ０〜ＳＢ１６には、電源電圧ＶDD、共通電位ＶSSおよびメモリアレイ内部電源電圧ＶDLがそれぞれ供給されている。電源電圧ＶDD、共通電位ＶSSはそれぞれ端子ＴDD，ＴSSにより入力され、また、内部電源電圧ＶDLは、例えば、メモリチップ上に設けられている降圧回路により生成され、端子ＴDLから入力される。なお、本例において、電源電圧ＶDDは３．３Ｖ、共通電位ＶSSは０Ｖ、内部電源電圧ＶDLは２．２Ｖとする。
【００２７】
電源電圧ＶDD、共通電位ＶSSおよび内部電源電圧ＶDLはそれぞれメモリチップ上の主配線１０，２０，３０を介して各メモリアレイＭＡ０〜ＭＡ７の近傍に伝送され、さらに、配線４０，５０，６０を介して各メモリアレイ内の各センスアンプバンクＳＢ０〜ＳＢ１６に供給される。図１に示すように、配線１０と配線４０との接続箇所（コンタクト）をＣＴ０、配線２０と配線５０との接続箇所（コンタクト）をＣＴ１、配線３０と配線６０との接続箇所（コンタクト）をＣＴ２とする。配線１０〜６０の抵抗および寄生容量により、配線上に電圧降下および信号遅延が生じる。
各電源電圧の供給端子ＴDD，ＴSS，ＴDLとそれぞれのコンタクトＣＴ０，ＣＴ１，ＣＴ２との間に生じた遅延を遅延Ａ、さらに各コンタクトＣＴ０，ＣＴ１，ＣＴ２とセンスアンプバンクとの間に生じた遅延を遅延Ｂ、さらに各センスアンプバンクの内部に生じた遅延を遅延Ｃとする。
【００２８】
メモリアレイＭＡ０〜ＭＡ７の近傍に配置された配線１０，２０，３０は、十分な配線スペースが確保できるため、太い配線が形成でき、これらの配線上に生じた遅延Ａは小さくできる。実際のＤＲＡＭチップにおいては、上述した遅延Ａ，Ｂ，Ｃの内、最も大きいのは遅延Ｂ、即ち、コンタクトから各センスアンプバンクまでの配線４０、５０および６０に生じる遅延である。これはレイアウト上の制約から配線４０、５０および６０はあまり太い配線に形成することが困難なためである。なお、遅延ＢはコンタクトＣＴ０，ＣＴ１，ＣＴ２とセンスアンプバンク間の配線長に応じて変化する。例えば、図１に示すメモリアレイＭＡ０において、センスアンプバンクＳＢ０までの配線が最も短く、センスアンプバンクＳＢ１６までの配線が最も長いため、センスアンプバンクＳＢ０までの配線上に生じる遅延Ｂは最も小さく、センスアンプバンクＳＢ１６までの配線上に生じる遅延Ｂが最も大きい。また、遅延のみではなく、配線の抵抗により電圧降下が生じるため、センスアンプバンクＳＢ０に供給される電源電圧が最も大きく、センスアンプバンクＳＢ１６に供給される電源電圧が最も小さくなる。このため、各センスアンプバンクＳＢ０〜ＳＢ１６に同じパルス幅で電源電圧、例えば、オーバードライブ用電源電圧ＶDDを供給する場合、遠端のセンスアンプバンクＳＢ１６の書き込み・読み出し動作を保証するため、それに応じてパルス幅が設定されるとすると、近端のセンスアンプバンクＳＢ０においては、過剰オーバードライブが生じてしまう。
【００２９】
本発明では、各センスアンプバンクのオーバードライブ用パルス幅をセンスアンプの配置位置に応じて制御し、例えば、近端のセンスアンプバンクＳＢ０のオーバードライブ用パルス幅を小さく設定し、遠端のセンスアンプバンクＳＢ１６のオーバードライブ用パルス幅を大きく設定することにより、遠端の書き込み・読み出し動作を保証すると同時に、近端における過剰オーバードライブを回避できる。
【００３０】
図３はオーバードライブ用パルス生成回路の一例を示している。これは図１に示したメモリアレイＭＡ０について模式的に示したものであり、メモリアレイは１６個のメモリセルマットＭ０〜Ｍ１５と１７個のセンスアンプバンクＳＢ０〜ＳＢ１６により構成されている。各センスアンプバンクＳＢ０〜ＳＢ１６に、図３（ａ）に示すオーバードライブ用パルス信号ＰＬＳ０〜ＰＬＳ１６がそれぞれ入力される。
【００３１】
図３（ｂ）はオーバードライブ用パルス生成回路の回路図を示している。この生成回路は、例えば、図１に示すアレイ制御回路ＡＣ０に設けられている。図示のように、パルス生成回路は遅延回路ＤＬＹ０〜ＤＬＹ１５、ＮＡＮＤゲートＮＧＴ０〜ＮＧＴ１６およびインバータＩＮＶ０〜ＩＮＶ１６により構成されている。
【００３２】
ＮＡＮＤゲートＮＧＴ０〜ＮＧＴ１６の一方の入力端子は、オーバードライブ制御信号ＳＡＯの入力端子ＴINに接続され、他方の入力端子は遅延回路ＤＬＹ０〜ＤＬＹ１５の出力端子に接続されている。例えば、ＮＡＮＤゲートＮＧＴ１の一方の入力端子は端子ＴINに接続され、他方の入力端子は遅延回路ＤＬＹ０の出力端子に接続されている。また、ＮＡＮＤゲートＮＧＴ１６の一方の入力端子は端子ＴINに接続され、他方の入力端子は遅延回路ＤＬＹ１５の出力端子に接続されている。なお、ＮＡＮＤゲートＮＧＴ０の両方の入力端子はともに端子ＴINに接続され、また、遅延回路ＤＬＹ０の入力端子も端子ＴINに接続され、そして、各遅延回路ＤＬＹ０〜ＤＬＹ１５は直列に接続されている。ＮＡＮＤゲートＮＧＴ０〜ＮＧＴ１６の出力端子はそれぞれインバータＩＮＶ０〜ＩＮＶ１６の入力端子に接続され、インバータＩＮＶ０〜ＩＮＶ１６の出力端子からそれぞれオーバードライブ用パルス信号ＰＬＳ０〜ＰＬＳ１６が出力される。
【００３３】
入力端子ＴINに入力されるオーバードライブ制御信号ＳＡＯは、ローアクティブの信号であり、例えば、１４〜１７ｎｓの間ローレベルに保持される信号である。このため、センスアンプバンクＳＢ０に供給されるオーバードライブ用パルスＰＬＳ０は、図３（ａ）に示すように、１４〜１７ｎｓの間ローレベルに保持される負のパルス信号である。ここで、遅延回路ＤＬＹ０〜ＤＬＹ１５は同じ遅延時間ＴD を入力信号に与えるものとする。これにより、センスアンプバンクＳＢ１〜ＳＢ１６に供給されるオーバードライブ用パルスＰＬＳ１〜ＰＬＳ１６はそれぞれオーバードライブ用パルスＰＬＳ０よりも、時間ＴD ずつ幅が長いパルス信号である。
【００３４】
遅延回路ＤＬＹ０〜ＤＬＹ１６の遅延時間ＴD は可変であり、実際の動作モデルに応じてきめ細やかな調整が可能である。図４は遅延回路ＤＬＹの一例を示している。遅延回路ＤＬＹは４つのインバータＩＮＶＤ１，ＩＮＶＤ２，ＩＮＶＤ３，ＩＮＶＤ４およびスイッチＳＷ１により構成されている。インバータＩＮＶＤ１〜ＩＮＶＤ４は直列に接続されている。また、これらインバータの遅延時間は同じとする。インバータＩＮＶＤ１の入力端子は遅延回路ＤＬＹの入力端子に接続されている。スイッチＳＷ１は端子Ｓ１，Ｓ２，Ｓ３から３つの信号の内の１つを選択して出力する。端子Ｓ１は遅延回路ＤＬＹの入力端子に接続され、端子Ｓ２はインバータＩＮＶＤ２の出力端子に接続され、端子Ｓ３はインバータＩＮＶＤ４の出力端子に接続されている。
【００３５】
このため、スイッチＳＷ１により、端子Ｓ１が選択されたとき、遅延回路ＤＬＹの遅延時間ＴD はほぼ０である。端子Ｓ２が選択されたときは、遅延回路ＤＬＹの遅延時間ＴD は２段のインバータで生じた遅延時間であり、端子Ｓ３がｎ選択されたときは、遅延時間ＴD は４段のインバータで生じた遅延時間である。２段のインバータの遅延時間が例えば、０．４ｎｓとすると、遅延回路ＤＬＹの遅延時間ＴD は０，０．４，０．８ｎｓの何れかに設定できる。
【００３６】
図５は、センスアンプのオーバードライブ回路およびセンスアンプ制御信号の波形を示している。センスアンプバンクに配置されている各センスアンプＳＡは、２個のＰチャネルＭＯＳトランジスタＰ１，Ｐ２と２個のＮチャネルＭＯＳトランジスタＮ１，Ｎ２とから構成されている。トランジスタＰ１，Ｎ１は電源ラインＳＤＰ，ＳＤＮの間に直列に接続されており、それらのゲートはビット補線ＢＬ＿に接続されている。また、トランジスタＰ２，Ｎ２は電源ラインＳＤＰ，ＳＤＮの間に直列に接続されており、それらのゲートはビット線ＢＬに接続されている。電源ラインＳＤＰはＮチャネルＭＯＳトランジスタＮ１２を介して内部電源電圧ＶDLに接続され、また、ＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１１を介して電源電圧ＶDDに接続されている。電源ラインＳＤＮは、ＮチャネルＭＯＳトランジスタＮ１３を介して共通電位ＶSSに接続されている。これらトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｐ１１がオーバードライブ回路を構成している。
【００３７】
電源ラインＳＤＰ，ＳＤＮは通常ＶDL／２にプリチャージされているが、センスアンプＳＡが活性化されると、電源ラインＳＤＰはＶDDレベル又はＶDLレベルに、電源ラインＳＤＮはＶSSレベルにそれぞれ変化する。図５（ｂ）に示すように、センスアンプの活性化に応じて制御信号ＳＡＰ１がローレベルになり、制御信号ＳＡＮがハイレベルになる。この制御信号ＳＡＰ１がオーバードライブ用パルス生成回路で生成されたオーバードライブ用パルス信号ＰＬＳ０〜ＰＬＳ１６に対応し、電源ラインＳＤＰは電源電圧ＶDDに接続され、オーバードライブ動作が行われる。制御信号ＳＡＰ１（パルス信号ＰＬＳ）がハイレベルになると、オーバードライブ動作が終了し、そのとき制御信号ＳＡＰ２がハイレベルとなって、電源ラインＳＤＰは内部電源電圧ＶDLに接続される。その後、制御信号ＳＡＰ２およびＳＡＮがローレベルとなり、センスアンプＳＡの読み出し動作が終了する。
【００３８】
図６は本発明によるオーバードライブ制御を行なう場合の読み出し時のビット線の電位変化を示している。
図のように、近端のセンスアンプバンクに印加されるオーバードライブ用パルスＰＬＳの幅はＴR1であり、遠端のセンスアンプバンクに印可されるオーバードライブ用パルスＰＬＳの幅はＴR2であり、近端のパルス幅ＴR1に比べて遠端のパルス幅ＴR2が広く設定されている。
【００３９】
アクセス前に、ビット線ＢＬおよびビット補線ＢＬ＿はともに中間電位、例えば、ＶDL／２電位レベルにプリチャージされている。読み出しが始まると、センスアンプにより、最初、ビット線ＢＬに内部電源電圧ＶDLより高い電圧、例えば、電源電圧ＶDDレベルの電圧が印加され、ビット補線ＢＬ＿には共通電位ＶSSレベルの電圧が印加される。このとき、ビット線ＢＬは電源電圧ＶDDレベルの電圧によりオーバードライブされるので、ビット線ＢＬの電位上昇は速くなる。オーバードライブ用パルスの時間幅が経過すると、ビット線ＢＬには内部電源電圧ＶDLレベルの電圧が印加される。
オーバードライブ用パルス幅がセンスアンプバンクの配置位置、即ち、主配線（配線１０，２０，３０）からの距離に応じて設定されており、近端用のパルス幅が狭く、遠端ほどパルス幅が広く設定されているので、電源配線上の電圧降下により遠端のセンスアンプバンクにおけるセンシング遅延が補正され、また、近端のセンスアンプバンクにおける過剰オーバードライブが回避される。図６に示すように、オーバードライブの結果、近端および遠端のセンスアンプバンクのセンスアンプに接続されているビット線がともに内部電源電圧ＶDLレベルにチャージされ、遠端におけるオーバードライブ不足または近端における過剰オーバードライブが抑制される。
【００４０】
図７および図８は具体的なオーバードライブタイミング制御信号の生成回路の回路図であり、図９はそれらの動作を説明するための波形図である。
図７は主配線に最も近くに配置されているセンスアンプバンクにオーバードライブ用信号を供給（生成）する回路（以下、初段の生成回路という）の回路図であり、図８は初段の次（２段目）に接続されているオーバードライブ用信号の生成回路の回路図である。なお、２段目以降の各段のオーバードライブ用信号生成回路は基本的に同じ構成を有しており、以下、２段目のオーバードライブ用信号生成回路を例に説明をし、それ以降の各段の生成回路について詳細な説明は省略する。ここで、初段は図１のセンスアンプバンクＳＢ０に対応し、２段目は図１のセンスアンプバンクＳＢ１に対応するものとする。
【００４１】
図７に示すように、初段のオーバードライブ用信号生成回路は、ＮＡＮＤゲートＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３、ＡＮＤゲートＡＮＤ１、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３、およびレベルシフト回路７０，７２により構成されている。
【００４２】
ＮＡＮＤゲートＮＡＮＤ１の２つの入力端子には、それぞれセンスアンプバンクＳＢ０選択信号ＳＢＳ０とセンスアンプイネーブル信号ＳＡＥとが供給されており、その出力端子はインバータＩＮＶ１の入力端子に接続されている。また、インバータＩＮＶ２の入力端子にはオーバードライブ制御信号ＳＡＯが供給されており、その出力端子はインバータＩＮＶ３の入力端子に接続されている。インバータＩＮＶ３の出力信号はＮＡＮＤゲートＮＡＮＤ２の２つの入力端子に供給されると共に、初段の遅延信号ＤＬＹ０として次段のオーバードライブ用信号生成回路に供給される。
【００４３】
インバータＩＮＶ１の出力信号は、制御信号ＳＡＮ＿０としてセンスアンプバンクＳＢ０に供給されると共に、ＡＮＤゲートＡＮＤ１およびＮＡＮＤゲートＮＡＮＤ３の一方の入力端子に供給される。ＮＡＮＤゲートＮＡＮＤ２の出力信号はＮＡＮＤゲートＮＡＮＤ３の他方の入力端子に供給され、ＮＡＮＤゲートＮＡＮＤ３の出力信号はＡＮＤゲートＡＮＤ１の他方の入力端子とレベルシフト回路７２に供給される。レベルシフト回路７２は、ＶSS（０Ｖ）−ＶDL（２．２Ｖ）の電圧レベルの入力信号をＶSS（０Ｖ）−ＶDD（３．３Ｖ）の電圧レベルの信号に変換してセンスアンプバンクＳＢ０に供給する。ＡＮＤゲートＡＮＤ１の出力信号はレベルシフト回路７０に供給され、レベルシフト回路７０はＶSS−ＶDLの電圧レベルの入力信号をＶSS−ＶDDの電圧レベルの信号に変換してセンスアンプバンクＳＢ０に供給する。
図７における信号ＳＡＮ＿０、ＳＡＰ１＿０およびＳＡＰ２＿０は、それぞれ図５に示すオーバードライブ回路のトランジスタＮ１３のゲート、トランジスタＰ１１のゲートおよびトランジスタＮ１２のゲートに供給される。
【００４４】
２段目のオーバードライブ用信号生成回路は、図８に示すように、ＮＡＮＤゲートＮＡＮＤ１，ＮＡＮＤ２，ＮＡＮＤ３、ＡＮＤゲートＡＮＤ１、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３、レベルシフト回路７０，７２、および遅延回路ＤＬＹにより構成されている。遅延回路ＤＬＹは、前段の遅延信号ＤＬＹ０を受けるスイッチＳＷ１と、直列に接続されたインバータＩＮＶＤ１，ＩＮＶＤ２，ＩＮＶＤ３，ＩＮＶＤ４と、インバータＩＮＶ３、インバータＩＮＶＤ２またはインバータＩＮＶＤ４の出力信号の何れかを選択するスイッチＳＷ２と、スイッチＳＷ２の出力信号または前段の遅延信号ＤＬＹ０の何れかを選択するスイッチＳＷ３とから構成される。図８の例では、スイッチＳＷ１、ＳＷ２およびＳＷ３は、それぞれ前段の遅延信号ＤＬＹ０、インバータＩＮＶＤ２の出力信号およびスイッチＳＷ２の出力信号を選択するように設定されている。
【００４５】
図７および図８において、センスアンプバンク選択信号ＳＢＳ０，ＳＢ１はＤＲＡＭの外部から供給されるアドレス信号に応じて活性化され、例えば、図１に示す構造のＤＲＡＭの場合、１７個のセンスアンプバンクＳＢ０〜ＳＢ１６の中の１つが選択される。また、センスアンプイネーブル信号ＳＡＥもＤＲＡＭの外部から供給されるアドレス信号に応じて活性化される信号であり、センスアンプバンク選択信号とセンスアンプイネーブル信号とによりセンスアンプバンクにおけるセンスアンプが活性化される。
【００４６】
以下、図９の波形図を参照しながら、オーバードライブ用信号生成回路の動作について説明する。
図９において、ＤＲＡＭの外部から供給されるアドレス信号に応答してセンスアンプバンクＳＢ０が選択される場合、センスアンプバンク選択信号ＳＢＳ０がハイレベルに活性化される。次に、センスアンプイネーブル信号ＳＡＥがハイレベルに活性化される。このセンスアンプイネーブル信号ＳＡＥの活性化と同時に、図示しない回路で生成されたオーバードライブ制御信号ＳＡＯがローレベルに活性化され、このオーバードライブ制御信号ＳＡＯはＴOVD の期間の間、ローレベルに保持される。このセンスアンプイネーブル信号ＳＡＥおよびオーバードライブ制御信号ＳＡＯに応答して、図５に示すオーバードライブ回路のトランジスタＮ１３およびトランジスタＰ１１を導通状態に制御する制御信号ＳＡＮ＿０およびＳＡＰ１＿０がそれぞれ活性化される。従って、電源ラインＳＤＮはＶSS（０Ｖ）とされ、電源ラインＳＤＰはＶDD（３．３Ｖ）レベルにオーバードライブされる。
【００４７】
オーバードライブ制御信号ＳＡＯがハイレベルに変化すると、それに応答して制御信号ＳＡＰ１＿０がハイレベルに変化し、制御信号ＳＡＰ２＿０がハイレベルに活性化される。従って、図５におけるトランジスタＰ１１がオフ状態に遷移し、トランジスタＮ１１がオン状態に遷移する。この一連のトランジスタＰ１１，Ｎ１１の動作により、電源ラインＳＤＰのオーバードライブが解除され、電源ラインＳＤＰはＶDL（２．２Ｖ）とされる。このように、初段のオーバードライブ用信号生成回路におけるオーバードライブの時間は、オーバードライブ制御信号ＳＡＯの設定時間ＴOVD と同じである。その後、センスアンプイネーブル信号ＳＡＥがローレベルに変化すると、制御信号ＳＡＮ＿０，ＳＡＰ２＿０がローレベルに変化して図５のトランジスタＮ１２，Ｎ１３がオフ状態に遷移し、電源ラインＳＤＰ，ＳＤＮは図示しないプリチャージ回路によりＶDL／２レベルにプリチャージされる。
【００４８】
図９において、ＤＲＡＭの外部から供給されるアドレス信号に応答してセンスアンプバンクＳＢ１が選択される場合、センスアンプバンク選択信号ＳＢＳ１がハイレベルに活性化される。次に、センスアンプイネーブル信号ＳＡＥおよびオーバードライブ制御信号ＳＡＯがローレベルに活性化され、このオーバードライブ制御信号ＳＡＯはＴOVD の期間の間、ローレベルに保持される。このセンスアンプイネーブル信号ＳＡＥおよびオーバードライブ制御信号ＳＡＯに応答して、図５に示すオーバードライブ回路のトランジスタＮ１３およびトランジスタＰ１１を導通状態に制御する制御信号ＳＡＮ＿１およびＳＡＰ１＿１がそれぞれ活性化される。従って、電源ラインＳＤＮはＶSS（０Ｖ）とされ、電源ラインＳＤＰはＶDD（３．３Ｖ）レベルにオーバードライブされる。
【００４９】
図７に示す初段のオーバードライブ用信号生成回路から出力される遅延信号ＤＬＹ０は、図８に示す２段目のオーバードライブ用信号生成回路の遅延回路ＤＬＹに入力され、インバータ２段分（ＩＮＶＤ１，ＩＮＶＤ２）の遅延（ＴD ）を与えられて次段のオーバードライブ用信号生成回路とＮＡＮＤゲートＮＡＮＤ２に供給される。オーバードライブ制御信号ＳＡＯがハイレベルに変化しても、ＮＡＮＤゲートＮＡＮＤ２の他方の入力信号、即ち、遅延信号ＤＬＹ１がＴD の間ローレベルを保持しているので、オーバードライブ制御信号ＳＡＯがハイレベルに変化して時間ＴD が経過した時点で、制御信号ＳＡＰ１＿１がハイレベルに変化し、制御信号ＳＡＰ２＿１がハイレベルに活性化される。従って、図５におけるトランジスタＰ１１がオフ状態に遷移し、トランジスタＮ１１がオン状態に遷移する。この一連のトランジスタＰ１１，Ｎ１１の動作により、電源ラインＳＤＰのオーバードライブが解除され、電源ラインＳＤＰはＶDL（２．２Ｖ）とされる。このように、２段目のオーバードライブ用信号生成回路におけるオーバードライブの時間は、オーバードライブ制御信号ＳＡＯの設定時間ＴOVD に遅延回路ＤＬＹの遅延時間ＴD を加えた時間である。その後、センスアンプイネーブル信号ＳＡＥがローレベルに変化すると、制御信号ＳＡＮ＿１，ＳＡＰ２＿１がローレベルに変化して図５のトランジスタＮ１２，Ｎ１３がオフ状態に遷移し、電源ラインＳＤＰ，ＳＤＮは図示しないプリチャージ回路によりＶDL／２レベルにプリチャージされる。
【００５０】
２段目のセンスアンプドライブ信号ＳＡＰ１＿１は初段のドライブ信号ＳＡＰ１＿０に比べて、遅延回路ＤＬＹにより生じた遅延時間分だけ幅の広いパルス信号となる。ここで、初段のセンスアンプドライブ信号ＳＡＰ１＿０の幅をＴOD0 、遅延回路ＤＬＹ１で生じた遅延時間をＴD とすると、２段目のセンスアンプドライブ信号ＳＡＰ１＿１のパルス幅は（ＴOD0 ＋ＴD ）となる。なお、初段のセンスアンプドライブ信号ＳＡＰ１＿０のパルス幅ＴOD0 は、オーバードライブ制御信号ＳＡＯのパルス幅ＴOVD により決まり、ほぼＴOVD と同じである。
【００５１】
２段目のオーバードライブ用信号生成回路と同様な構成を有するオーバードライブ用信号生成回路が複数段接続され、初段のオーバードライブ用信号生成回路を含めて、センスアンプバンクの数だけのオーバードライブ用信号生成回路が設けられる。これらのオーバードライブ用信号生成回路により、各メモリセルマットに対応するパルス幅のオーバードライブ用信号が生成される。上述した実施例では、初段のオーバードライブ時間ＴOD0 が１４〜１７ｎｓであり、遅延回路の遅延時間は０，０．４，０，８ｎｓに設定できる。初段のオーバードライブ用信号生成回路により、最近端のメモリセルマットのセンスアンプの駆動タイミングが制御され、最終段のオーバードライブ用信号生成回路により、最遠端のメモリセルマットのセンスアンプの駆動タイミングが制御されるので、近端側のメモリセルマットにおけるビット線の過剰オーバードライブの発生を防止でき、遠端側のメモリセルマットにおけるビット線に対して十分なオーバードライブを行なうことができる。
【００５２】
以上説明したように、本実施例によれば、センスアンプ駆動用電源電圧の供給ノードＣＴ０，ＣＴ１，ＣＴ２と各センスアンプバンクＳＢ０〜ＳＢ１５との間の配線長に応じて、アレイ制御回路ＡＣ０にあるセンスアンプ駆動制御手段で各センスアンプバンクへの電源電圧の供給タイミングを制御し、近端のセンスアンプバンクＳＢ０へのオーバードライブ電圧の供給時間を短くし、遠端になるに従ってセンスアンプバンクへのオーバードライブ電圧の供給時間を順次長く設定するので、供給ノードとセンスアンプバンクとの間の配線に生じる電圧降下によるセンシング遅れを補正でき、遠近両端におけるオーバードライブの均一化を図り、近端のメモリセルマットにおける過剰オーバードライブを回避でき、消費電力の低減を実現できる。
【００５３】
図１０は、階層化ビット線構造を用いたサブマットＳＭ１’の構成の概略を示すブロック図である。サブマットＳＭ１’はセンスアンプバンクＳＢ１’とセンスアンプバンクＳＢ２’に挟まれている。サブマットＳＭ１’においては、サブワード線駆動回路ＳＷＤ１’，ＳＷＤ２’からそれぞれ２５６本のサブワード線が交互に延びており、２５６本のビット線対（および拡張ビット線対）はセンスアンプバンクＳＢ１’，ＳＢ２’内のセンスアンプＳＡｉにそれぞれ交互に接続されている。メモリアクセス時には、図示しないメインワード線およびサブワード線駆動回路ＳＷＤ１’，ＳＷＤ２’に入力するアドレス情報に応じて、サブワード線駆動回路ＳＷＤ１’，ＳＷＤ２’により、５１２本の内の１本が選択され、活性化状態のハイレベルに保持される。なお、図１０においては、説明のためにサブワード線ＳＷＬj ，ＳＷＬj+1 （ｊ＝０，１，２，…，５１１）のみが示されている。サブマットＳＭ１’に対応する部分のセンスアンプバンクＳＢ１’，ＳＢ２’には、それぞれ１２８個のセンスアンプＳＡｉが配置されている。センスアンプバンクＳＢ１’にはセンスアンプＳＡ０，ＳＡ２，…，ＳＡ２５４が配置され、センスアンプバンクＳＢ２’にはセンスアンプＳＡ１，ＳＡ３，…，ＳＡ２５５が配置されている。なお、図１０においては、センスアンプＳＡ０，ＳＡ１，ＳＡ２のみを示している。また、センスアンプバンクＳＢ１’，ＳＢ’はその両側に配置されているサブマットにより共用されている。
【００５４】
以下、サブマットＳＭ１’の構成について説明する。
サブマットＳＭ１’において、ビット線またはビット補線とサブワード線との交差点に１個のメモリセルが配置され、同様に、拡張ビット線または拡張ビット補線とサブワード線との交差点に１個のメモリセルが配置されている。なお、図１０は例示として、メモリセルＭＣ0,j ，ＭＣ0,j+1 ，ＭＣ1,j ，ＭＣ1,j+1 ，ＭＣ2,j ，ＭＣ2,j+1 のみを示している。また、図１０では、サブーワード線とビット線およびビット補線、またはサブワード線と拡張ビット線および拡張ビット補線との交差点のドットによりメモリセルの配置位置を示しており、メモリセルの構成を省略している。メモリセルは、例えば、１個のトランジスタＱと１個のキャパシタＣにより構成されているものとする。
【００５５】
各ビット線およびビット補線は、サブマットＳＭ１’の中間地点で左右に２分割されている。例えば、左側のビット線対ＢＬ0,L ，ＢＬ0,L-がセンスアンプＳＡ０に接続され、右側のビット線対ＢＬ0,R ，ＢＬ0,R-がビット線よりも上層に形成されている上層配線対ＭＬ0 ，ＭＬ0-を介してセンスアンプＳＡ０に接続されている。ＨＵ0 ，ＨＵ0-は上層配線対ＭＬ0 ，ＭＬ0-と右側のビット線対ＢＬ0,R ，ＢＬ0,R-とを接続するためのスルーホールである。
他のビット線対についても同様な構成を有する。ここで、上層配線を介してセンスアンプに接続されているビット線を拡張ビット線（EXBL: Extended Bit Lines）と呼び、これに対して、センスアンプに直接接続されているビット線を通常のビット（Regular Bit Lines ）と呼ぶ。また、このような構成を拡張ビット線方式と呼ぶ。
【００５６】
センスアンプはトランスファゲートを介してビット線対に接続されている。例えば、センスアンプＳＡ０はトランスファゲートＴＧ0,a ，ＴＧ0,a-を介してビット線対ＢＬ0,L ，ＢＬ0,L-に接続され、さらに、トランスファゲートＴＧ0,b ，ＴＧ0,b-を介して拡張ビット線対ＢＬ0,R ，ＢＬ0,R-に接続されている。トランスファゲートＴＧ0,a ，ＴＧ0,a-のゲートは制御信号線Ｔ４に接続され、トランスファゲートＴＧ0,b ，ＴＧ0,b-のゲートは制御信号線Ｔ３に接続されている。このため、制御信号線Ｔ３，Ｔ４の電圧レベルを制御することにより、センスアンプＳＡ０に接続されるビット線対を選択できる。例えば、制御信号線Ｔ３がローレベルに保持され、制御信号線Ｔ４がハイレベルに保持されると、トランスファゲートＴＧ0,a ，ＴＧ0,a-がオン状態、トランスファゲートＴＧ0,b ，ＴＧ0,b-がオフ状態となり、センスアンプＳＡ０とビット線対ＢＬ0,L ，ＢＬ0,L-とが接続され、上層配線対ＭＬ0 ，ＭＬ0-がセンスアンプＳＡ０から切り離される。
【００５７】
他のセンスアンプにおいても同様である。なお、図１０においてはトランスファゲートとセンスアンプが別々に配置されているが、実際の回路では、トランスファゲートをセンスアンプ内に配置することもできる。また、図示していないが、トランスファゲートのオン／オフ状態を制御する制御信号線Ｔ１〜Ｔ８は、例えば、図１に示すようなアレイ制御回路ＡＣ０等に接続され、アレイ制御回路ＡＣ０内のＸデコーダにより制御される。
【００５８】
図１１は、通常のビット線ＢＬと拡張ビット線ＥＸＢＬにおけるオーバードライブ時のビット線電位の変化を示している。図示のように、通常ビット線ＢＬに印加されるオーバードライブ用のパルス幅はＴR 、拡張ビット線ＥＸＢＬに印加されるオーバードライブ用パルスの幅はＴE にそれぞれ設定されている。上述したように、拡張ビット線ＥＸＢＬは上層配線を介してセンスアンプに接続されているので、通常のビット線ＢＬよりも負荷容量が大きく、オーバードライブ時に拡張ビット線ＥＸＢＬに印加されるオーバードライブ用パルスの幅ＴE が通常のビット線ＢＬのオーバードライブ用パルスの幅ＴR よりも広く設定される。この結果、図１１に示すように、オーバードライブ動作後に、通常ビット線ＢＬおよび拡張ビット線ＥＸＢＬの何れも内部動作電圧ＶDLレベルにチャージされ、通常ビット線と拡張ビット線の負荷容量の差に起因するセンシング速度のバラツキが回避される。
なお、図１１において、点線は通常ビット線ＢＬと拡張ビット線ＥＸＢＬとの間でオーバードライブのタイミング調整を行なわず、拡張ビット線ＥＸＢＬにオーバードライブのタイミングを設定した場合の通常ビット線ＢＬの電位変化の波形である。
【００５９】
上述した階層化ビット線構造のものに本発明のオーバードライブの制御方法を適用する場合、図３に示すオーバードライブ用パルス生成回路において、同じセンスアンプバンクに対するオーバードライブ用パルスを通常ビット線用のものと拡張ビット線用のものと２つ設定できるようにする必要がある。具体的な回路構成については明示しないが、図３に示した隣り合う２つのセンスアンプバンクのオーバードライブ用パルスの幅の関係のように、通常ビット線用のオーバードライブ用パルスとそれよりもパルス幅の広い拡張ビット線用のオーバードライブ用パルスを生成できるように構成すればよいことは当業者には明らかであろう。
即ち、図３に示す各センスアンプバンク間においてオーバードライブ用パルスの幅を変化させると共に、同一センスアンプバンクの通常のビット線対と拡張ビット線対との間においてオーバードライブ用パルスの幅を変化させればよい。
【００６０】
【発明の効果】
以上説明したように、本発明の半導体記憶装置では、メモリセルマットと電源電圧供給線との間の配線長に応じてオーバードライブのタイミングを制御するので、配線における電圧降下に起因するセンシング遅れを補正でき、オーバードライブにより各ビット線を最適な電圧まで駆動でき、近端の過剰オーバードライブの発生を防止できる。
【図面の簡単な説明】
【図１】本発明に係わる半導体記憶装置のブロック図である。
【図２】図１におけるメモリセルマットＭ１の構成の概略を示すブロック図である。
【図３】オーバードライブ用パルス生成回路の一例およびオーバードライブ用パルスの波形を示す図である。
【図４】図３における遅延回路ＤＬＹの一例を示す図である。
【図５】センスアンプのオーバードライブ回路およびセンスアンプ制御信号の波形を示す図である。
【図６】本発明によるオーバードライブ制御を行なう場合の読み出し時のビット線の電位変化を示す図である。
【図７】初段のオーバードライブタイミング制御信号生成回路の回路図である。
【図８】２段目以降のオーバードライブタイミング制御信号生成回路の回路図である。
【図９】図７および図８に示したオーバードライブタイミング制御信号生成回路の動作を説明するための波形図である。
【図１０】階層化ビット線構造を用いたサブマットＳＭ１’の構成の概略を示すブロック図である。
【図１１】通常のビット線ＢＬと拡張ビット線ＥＸＢＬにおけるオーバードライブ時のビット線電位の変化を示す図である。
【図１２】ＤＲＡＭのメモリアレイの一構成例を示す回路図である。
【図１３】従来例における読み出しを行う場合の近端（near end）および遠端（far end ）のメモリセルマット上のビット線電位の変化を示す図である。
【符号の説明】
１０，２０，３０・・・電源電圧主配線
４０，５０，６０・・・電源電圧配線
７０，７２・・・レベルシフト回路
ＭＡ０〜ＭＡ７・・・メモリアレイ
ＡＣ０・・・アレイ制御回路
Ｍ０〜Ｍ１５・・・メモリセルマット
ＳＢ０〜ＳＢ１６・・・センスアンプバンク
ＳＷＬ・・・サブワード線
ＢＬ・・・ビット線
ＢＬ＿・・・ビット補線
ＭＣ・・・メモリセル
ＳＷＤ１，ＳＷＤ２，ＳＷＤ１’，ＳＷＤ２’・・・サブワード線駆動回路
ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３・・・センスアンプ
ＤＬＹ・・・遅延回路
【図１】
0004118364.tif 000002
【図２】
0004118364.tif 000003
【図３】
0004118364.tif 000004
【図４】
0004118364.tif 000005
【図５】
0004118364.tif 000006
【図６】
0004118364.tif 000007
【図７】
0004118364.tif 000008
【図８】
0004118364.tif 000009
【図９】
0004118364.tif 000010
【図１０】
0004118364.tif 000011
【図１１】
0004118364.tif 000012
【図１２】
0004118364.tif 000013
【図１３】
0004118364.tif 000014