(57)【特許請求の範囲】
【請求項１】
基板上に導電性シリコン膜を有する半導体装置の製造方法において、
シリコン膜にホウ素をイオン注入する工程と、
上記シリコン膜に炭素をイオン注入する工程とを有し、
上記炭素のイオン注入を、上記炭素の投影飛程が上記ホウ素の投影飛程以下になるエネルギーおよび上記ホウ素のドーズ量の１．２倍以下のドーズ量で行うようにした
ことを特徴とする半導体装置の製造方法。
【請求項２】
上記炭素のイオン注入および上記ホウ素のイオン注入におけるエネルギーを、上記炭素および上記ホウ素の投影飛程が上記シリコン膜の膜厚の１／５以下になるように設定することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記炭素をイオン注入する工程を、上記ホウ素をイオン注入する工程より前に行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
上記炭素をイオン注入する工程を、上記ホウ素をイオン注入する工程より後に行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
上記炭素をイオン注入する工程と、上記ホウ素をイオン注入する工程とを同時に行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
上記シリコン膜が、ＭＩＳ型トランジスタのゲート電極の少なくとも一部を構成する多結晶シリコン膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
上記炭素を、上記多結晶シリコン膜にイオン注入するとともに、上記ＭＩＳ型トランジスタのソース領域およびドレイン領域にイオン注入するようにしたことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
基板上に導電性シリコン膜を有する半導体装置の製造方法において、
シリコン膜にリンをイオン注入する工程と、
上記シリコン膜に炭素をイオン注入する工程とを有し、
上記炭素のイオン注入を、上記炭素の投影飛程が上記リンの投影飛程以下になるエネルギーおよび上記リンのドーズ量の１．２倍以下のドーズ量で行うようにした
ことを特徴とする半導体装置の製造方法。
【請求項９】
上記炭素のイオン注入および上記リンのイオン注入におけるエネルギーを、上記炭素および上記リンの投影飛程が上記シリコン膜の膜厚の１／５以下になるように設定することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
上記炭素をイオン注入する工程を、上記リンをイオン注入する工程より前に行うことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
上記炭素をイオン注入する工程を、上記リンをイオン注入する工程より後に行うことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
上記炭素をイオン注入する工程と、上記リンをイオン注入する工程とを同時に行うことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１３】
上記シリコン膜が、ＭＩＳ型トランジスタのゲート電極の少なくとも一部を構成する多結晶シリコン膜であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１４】
上記炭素を、上記多結晶シリコン膜にイオン注入するとともに、上記ＭＩＳ型トランジスタのソース領域およびドレイン領域にイオン注入するようにしたことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
シリコン膜にホウ素をイオン注入する工程と、
上記シリコン膜に炭素をイオン注入する工程とを有し、
上記炭素のイオン注入を、上記炭素の投影飛程が上記ホウ素の投影飛程以下になるエネルギーおよび上記ホウ素のドーズ量の１．２倍以下のドーズ量で行うようにした
ことを特徴とする導電性シリコン膜の形成方法。
【請求項１６】
上記炭素のイオン注入および上記ホウ素のイオン注入におけるエネルギーを、上記炭素および上記ホウ素の投影飛程が上記シリコン膜の膜厚の１／５以下になるように設定することを特徴とする請求項１５記載の導電性シリコン膜の形成方法。
【請求項１７】
上記炭素をイオン注入する工程を、上記ホウ素をイオン注入する工程より前に行うことを特徴とする請求項１５記載の導電性シリコン膜の形成方法。
【請求項１８】
上記炭素をイオン注入する工程を、上記ホウ素をイオン注入する工程より後に行うことを特徴とする請求項１５記載の導電性シリコン膜の形成方法。
【請求項１９】
上記炭素をイオン注入する工程と、上記ホウ素をイオン注入する工程とを同時に行うことを特徴とする請求項１５記載の導電性シリコン膜の形成方法。
【請求項２０】
シリコン膜にリンをイオン注入する工程と、
上記シリコン膜に炭素をイオン注入する工程とを有し、
上記炭素のイオン注入を、上記炭素の投影飛程が上記リンの投影飛程以下になるエネルギーおよび上記リンのドーズ量の１．２倍以下のドーズ量で行うようにした
ことを特徴とする導電性シリコン膜の形成方法。
【請求項２１】
上記炭素のイオン注入および上記リンのイオン注入におけるエネルギーを、上記炭素および上記リンの投影飛程が上記シリコン膜の膜厚の１／５以下になるように設定することを特徴とする請求項２０記載の導電性シリコン膜の形成方法。
【請求項２２】
上記炭素をイオン注入する工程を、上記リンをイオン注入する工程より前に行うことを特徴とする請求項２０記載の導電性シリコン膜の形成方法。
【請求項２３】
上記炭素をイオン注入する工程を、上記リンをイオン注入する工程より後に行うことを特徴とする請求項２０記載の導電性シリコン膜の形成方法。
【請求項２４】
上記炭素をイオン注入する工程と、上記リンをイオン注入する工程とを同時に行うことを特徴とする請求項２０記載の導電性シリコン膜の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法および導電性シリコン膜の形成方法に関し、特に、相補型ＭＯＳトランジスタの製造に適用して好適なものである。
【０００２】
【従来の技術】
従来から、高駆動能力が得られるとともに、短チャネル効果が抑制できるデュアルゲート相補型ＭＯＳトランジスタ（デュアルゲートＣＭＯＳトランジスタ）が有望視されている。このデュアルゲートＣＭＯＳトランジスタにおいては、ｎチャネルＭＯＳトランジスタのゲート電極としてｎ型不純物、具体的にはリン（Ｐ）が高濃度にドープされたｎ+ 型多結晶シリコン（Ｓｉ）膜を用いるとともに、ｐチャネルＭＯＳトランジスタのゲート電極としてｐ型不純物、具体的にはホウ素（Ｂ）が高濃度にドープされたｐ+ 型多結晶Ｓｉ膜を用いる。ここで、ｐチャネルＭＯＳトランジスタのゲート電極としてｐ+ 型多結晶Ｓｉ膜を用いるのは、ｐチャネルＭＯＳトランジスタのゲート電極として、ｎ+ 型多結晶Ｓｉ膜を用いると、チャネル長が短くなった場合に、しきい値電圧（Ｖth）を下げるために基板中に設けられたｐ型埋め込み層を通じてパンチスルーが起きやすくなり、問題となるためである。
【０００３】
デュアルゲートＣＭＯＳトランジスタの製造においては、通常、まず、基板上にノンドープの多結晶Ｓｉ膜を成膜し、これをパターニングすることにより、ｎチャネルＭＯＳトランジスタの形成領域およびｐチャネルＭＯＳトランジスタの形成領域にそれぞれゲート電極を形成する。その後、ｎチャネルＭＯＳトランジスタの形成領域にＰをイオン注入することにより、ゲート電極を低抵抗化させるとともに、その活性領域にゲート電極に対して自己整合的にｎ+ 型のソース領域およびドレイン領域を形成する。また、ｐチャネルＭＯＳトランジスタの形成領域には、ＢやＢＦ2 をイオン注入することにより、ゲート電極を低抵抗化させるとともに、その活性領域にゲート電極に対して自己整合的にｐ+ 型のソース領域およびドレイン領域を形成する。
【０００４】
【発明が解決しようとする課題】
ところが、本発明者の研究の結果、特に、上述のｐチャネルＭＯＳトランジスタの形成のためのＢのイオン注入に関して、種々問題があることが分かった。すなわち、ゲート電極として多結晶Ｓｉ膜を用いる際には、その多結晶Ｓｉ膜の抵抗値を下げるために不純物を高濃度でドープしなければならない。ところが、ｐチャネルＭＯＳトランジスタにおいて、ゲート電極としての多結晶Ｓｉ膜にＢやＢＦ2 をイオン注入する場合には、それらのドーズ量を増加させても電気的活性化率は低く、シート抵抗は３００Ω／□程度以下にはなりにくく、ゲート電極の空乏化が生じてしまう。このようなゲート電極の空乏化はｐチャネルＭＯＳトランジスタの駆動能力の低下を招くとともに、ゲート酸化膜のＱbd値（酸化膜中に流せる電荷量）の低下をも招いてしまう。
【０００５】
図１０は、膜厚が２００ｎｍの多結晶Ｓｉ膜に２０ｋｅＶのエネルギーでＢＦ2 をイオン注入した場合における、この多結晶Ｓｉ膜のシート抵抗のドーズ量依存性を示す。なお、比較のため、ｎ型単結晶Ｓｉに、同様のイオン注入条件でＢＦ2 をイオン注入した場合の測定結果についても併せて示す。
【０００６】
図１０より、ＢＦ2 のドーズ量を３×１０15ｃｍ-2から５×１０16ｃｍ-2まで増加させても、多結晶Ｓｉ膜のシート抵抗はほとんど変化しないことがわかる。また、ｎ型単結晶Ｓｉのシート抵抗も同様の傾向を示すことがわかる。
【０００７】
図１１は、２０ｋｅＶのエネルギーでＢＦ2 をイオン注入した後、ＲＴＡ(Rapid Thermal Annealing) 法により、１０００℃で１０秒間の活性化アニールを行ったＳｉ基板上の酸化膜（ＳｉＯ2 膜）に、１００ｍＡ／ｃｍ2 の電流ストレスを加えたときの５０％Ｑbd値のドーズ量依存性を示す。なお、この酸化膜の膜厚は４ｎｍ、面積は０．１ｍｍ2 である。
【０００８】
図１１より、５０％Ｑbd値は、ＢＦ2 のドーズ量を変えてもほとんど変化しないことがわかる。
【０００９】
図１２は、膜厚が２００ｎｍの多結晶Ｓｉ膜に１０ｋｅＶのエネルギーでＰをイオン注入した場合における、この多結晶Ｓｉ膜のシート抵抗のドーズ量依存性を示す。なお、比較のため、ｐ型単結晶Ｓｉに、同様のイオン注入条件でＰをイオン注入した場合の測定結果についても併せて示す。
【００１０】
図１２より、Ｐのドーズ量を３×１０15ｃｍ-2から５×１０16ｃｍ-2まで増加させることにより、多結晶Ｓｉ膜のシート抵抗は、Ｂの場合と違って、５００Ω／□から３０Ω／□へと大きく減少していることがわかる。これは、Ｐの方がＢより電気的活性化率が高いことを意味している。
【００１１】
図１３は、１０ｋｅＶのエネルギーでＰをイオン注入した後、ＲＴＡ法により１０００℃で１０秒間の活性化アニールを行ったＳｉ基板上の酸化膜（ＳｉＯ2 膜）に、１００ｍＡ／ｃｍ2 の電流ストレスを加えたときの５０％Ｑbd値のドーズ量依存性を示す。なお、この酸化膜の膜厚は４ｎｍ、面積は０．１ｍｍ2 である。
【００１２】
図１３より、５０％Ｑbd値は、Ｐのドーズ量の増加に伴って大きく増加し、Ｐのドーズ量を１×１０16ｃｍ-2まで増加させると１０００Ｃ／ｃｍ2 にまで達することがわかる。
【００１３】
以上のように、ｐ+ 型の多結晶Ｓｉ膜からなるゲート電極を有するｐチャネルＭＯＳトランジスタにおいては、Ｂの電気的活性化率が低いことに起因して、駆動能力の低下やゲート酸化膜のＱbd値の低下などの問題が生じてしまう。一方、ｎ+ 型の多結晶Ｓｉ膜からなるゲート電極を有するｎチャネルＭＯＳトランジスタにおいては、駆動能力の低下やゲート酸化膜のＱbd値の低下などの問題はないが、Ｐの電気的活性化率をより高くし、駆動能力やゲート酸化膜のＱbd値のより一層の向上を図ることが望ましい。
【００１４】
したがって、この発明の目的は、シリコン膜中にイオン注入されたホウ素の電気的活性化率を向上させ、ＭＩＳ型トランジスタのゲート電極をこのシリコン膜により構成する場合に、このＭＩＳ型トランジスタの電流駆動能力を向上させるとともに、ゲート絶縁膜のＱbd値を増加させることができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる半導体装置の製造方法を提供することにある。
【００１５】
また、この発明の他の目的は、シリコン膜中にイオン注入されたリンの電気的活性化率を向上させ、ＭＩＳ型トランジスタのゲート電極をこのシリコン膜により構成する場合に、このＭＩＳ型トランジスタの電流駆動能力を向上させるとともに、ゲート絶縁膜のＱbd値を増加させることができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる半導体装置の製造方法を提供することにある。
【００１６】
また、この発明の他の目的は、シリコン膜中にイオン注入されたホウ素の電気的活性化率を向上させ、低シート抵抗のｐ型シリコン膜を形成することができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる導電性シリコン膜の形成方法を提供することにある。
【００１７】
また、この発明の他の目的は、シリコン膜中にイオン注入されたリンの電気的活性化率を向上させ、低シート抵抗のｎ型シリコン膜を形成することができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる導電性シリコン膜の形成方法を提供することにある。
【００１８】
【課題を解決するための手段】
本発明者は、従来技術が有する上述の課題を解決すべく、鋭意検討を行った。以下にその概要を説明する。
【００１９】
シリコン中のホウ素の不活性化の原因は、ホウ素がシリコン結晶の格子間に入ったり、ホウ素のクラスターができたりすることにあると考えられる。これは、ホウ素のイオン注入によって発生する格子間シリコンが、ホウ素に作用することによって起こるものと考えられる (J.Appl.Phys.81(9),1 May 1997,p.6031)。したがって、このような格子間シリコンを減少させれば、ホウ素の不活性化の低減を図ることができる。そして、そのためには、シリコン中に炭素をイオン注入するのが有効であることが知られている。すなわち、シリコン中に炭素をイオン注入すると、炭素は格子間シリコンを捕獲して、この格子間シリコンの個数を低減させ、ホウ素の不活性化を低減させることが知られている (Appl.Phys.Lett. 66(11),13 March 1995,p.1370)。
【００２０】
一方、炭素の拡散係数（Ｄ＝０．３３ｅｘｐ（−６８／ＲＴ）、Ｒは気体定数、Ｔは絶対温度）はホウ素の拡散係数（Ｄ＝１０．５ｅｘｐ（−８５／ＲＴ））より２桁近く大きいため、シリコン膜に炭素およびホウ素をイオン注入した場合、シリコン膜中の炭素が下地に拡散し、汚染するおそれがある。
【００２１】
これまで、ホウ素の電気的活性化率を有効に向上させ、しかも炭素の拡散を抑制するための、炭素のイオン注入の最適条件は見い出されていない。そこで、本発明者は、種々検討を行った結果、ホウ素の電気的活性化率を有効に向上させ、しかも下地への炭素の拡散を抑えるのに最適なイオン注入条件を見い出すに至った。
【００２２】
また、本発明者は、Ｐの電気的活性化率を向上させ、しかも下地への炭素の拡散を抑えるための炭素のイオン注入条件の最適化の検討もあわせて行い、その結果、リンの電気的活性化率を有効に向上させ、しかも下地への炭素の拡散を抑えるのに最適なイオン注入条件を見い出すに至った。
【００２３】
この発明は以上の検討に基づいて案出されたものである。
【００２４】
すなわち、上記目的を達成するために、この発明の第１の発明は、
基板上に導電性シリコン膜を有する半導体装置の製造方法において、
シリコン膜にホウ素をイオン注入する工程と、
シリコン膜に炭素をイオン注入する工程とを有し、
炭素のイオン注入を、炭素の投影飛程がホウ素の投影飛程以下になるエネルギーおよびホウ素のドーズ量の１．２倍以下のドーズ量で行うようにした
ことを特徴とするものである。
【００２５】
この発明の第２の発明は、
基板上に導電性シリコン膜を有する半導体装置の製造方法において、
シリコン膜にリンをイオン注入する工程と、
シリコン膜に炭素をイオン注入する工程とを有し、
炭素のイオン注入を、炭素の投影飛程がリンの投影飛程以下になるエネルギーおよびリンのドーズ量の１．２倍以下のドーズ量で行うようにした
ことを特徴とするものである。
【００２６】
この発明の第３の発明は、
シリコン膜にホウ素をイオン注入する工程と、
シリコン膜に炭素をイオン注入する工程とを有し、
炭素のイオン注入を、炭素の投影飛程がホウ素の投影飛程以下になるエネルギーおよびホウ素のドーズ量の１．２倍以下のドーズ量で行うようにした
ことを特徴とする導電性シリコン膜の形成方法である。
【００２７】
この発明の第４の発明は、
シリコン膜にリンをイオン注入する工程と、
シリコン膜に炭素をイオン注入する工程とを有し、
炭素のイオン注入を、炭素の投影飛程がリンの投影飛程以下になるエネルギーおよびリンのドーズ量の１．２倍以下のドーズ量で行うようにした
ことを特徴とする導電性シリコン膜の形成方法である。
【００２８】
この発明の第１および第２の発明において、典型的には、シリコン膜は、ＭＩＳ型トランジスタのゲート電極の少なくとも一部を構成する多結晶シリコン膜である。また、好適には、この多結晶シリコン膜に炭素をイオン注入するとともに、ソース領域およびドレイン領域の接合をより浅くするためなどの理由により、ＭＩＳ型トランジスタのソース領域およびドレイン領域にも炭素をイオン注入する。
【００２９】
この発明の第１の発明において、典型的には、ＭＩＳ型トランジスタはｐチャネルＭＯＳトランジスタ、特に、デュアルゲートＣＭＯＳトランジスタにおけるｐチャネルＭＯＳトランジスタである。また、この発明の第２の発明において、典型的には、ＭＩＳ型トランジスタはｎチャネルＭＯＳトランジスタ、特に、デュアルゲートＣＭＯＳトランジスタにおけるｎチャネルＭＯＳトランジスタである。
【００３０】
この発明の第１および第３の発明において、ホウ素の電気的活性化率の向上を図るとともに、下地への炭素の拡散を有効に抑える観点から、好適には、炭素のイオン注入およびホウ素のイオン注入におけるエネルギーを、炭素およびホウ素の投影飛程が、イオン注入されるシリコン膜の膜厚の１／５以下になるように設定する。
【００３１】
この発明の第１および第３の発明において、ホウ素のイオン注入は、単体のホウ素で行ってもよいし、ホウ素を含む分子で行ってもよい。
【００３２】
この発明の第１および第３の発明において、炭素をイオン注入する工程は、ホウ素をイオン注入する工程の前または後に行ってもよいし、ホウ素をイオン注入する工程と同時に行ってもよい。
【００３３】
この発明の第２および第４の発明において、リンの電気的活性化率の向上を図るとともに、下地への炭素の拡散を有効に抑える観点から、好適には、炭素のイオン注入およびリンのイオン注入におけるエネルギーを、炭素およびリンの投影飛程が、イオン注入されるシリコン膜の膜厚の１／５以下になるように設定する。
【００３４】
この発明の第２および第４の発明において、炭素をイオン注入する工程は、リンをイオン注入する工程の前または後に行ってもよいし、リンをイオン注入する工程と同時に行ってもよい。
【００３５】
上述のように構成されたこの発明の第１および第３の発明によれば、炭素のイオン注入を、炭素の投影飛程がホウ素の投影飛程以下になるエネルギーおよびホウ素のドーズ量の１．２倍以下のドーズ量で行うようにしていることにより、シリコン膜中の格子間シリコンを炭素により効率よく捕獲し、この格子間シリコンを効率よく低減することができるとともに、シリコン膜中の炭素の下地への拡散を抑えることができる。
【００３６】
また、この発明の第２および第４の発明によれば、炭素のイオン注入を炭素の投影飛程がリンの投影飛程以下になるエネルギーおよびリンのドーズ量の１．２倍以下のドーズ量で行うようにしていることにより、シリコン膜中の格子間シリコンを炭素により効率よく捕獲することができ、格子間シリコンを効率よく低減することができるとともに、シリコン膜中の炭素の下地への拡散を抑えることができる。
【００３７】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。
【００３８】
まず、この発明の第１の実施形態によるｐチャネルＭＯＳトランジスタの製造方法について説明する。
【００３９】
この第１の実施形態によるｐチャネルＭＯＳトランジスタの製造方法においては、図１に示すように、まず、例えばｎ型Ｓｉ基板のようなｎ型の半導体基板１に素子分離用の溝２を形成し、この溝２の内部にＳｉＯ2 膜を埋め込んで素子分離領域３を形成する。次に、素子分離領域３に囲まれた活性領域の表面に例えば熱酸化法によりＳｉＯ2 膜からなるゲート酸化膜４を形成した後、活性領域にＶth制御用のチャネルドーピングを行う。
【００４０】
次に、例えばＣＶＤ法により、半導体基板１の全面にノンドープの多結晶Ｓｉ膜５とＳｉＯ2 膜（図示せず）とを順次形成する。ここで、この多結晶Ｓｉ膜５の膜厚は例えば１００ｎｍである。その後、例えば反応性イオンエッチング（ＲＩＥ）法により、これらの多結晶Ｓｉ膜５およびＳｉＯ2 膜をゲート電極形状にパターニングする。
【００４１】
次に、パターニングされた多結晶Ｓｉ膜５およびＳｉＯ2 膜をマスクとして、例えばＢＦ2 をイオン注入することにより、半導体基板１の活性領域中にｐ- 型の低濃度ソース領域６ａおよび低濃度ドレイン領域７ａを形成する。
【００４２】
次に、全面に例えばＣＶＤ法によりＳｉＯ2 膜を形成した後、このＳｉＯ2 膜をエッチバックすることにより、多結晶Ｓｉ膜５およびその上層のＳｉＯ2 膜の側壁にサイドウォール８を形成する。
【００４３】
次に、多結晶Ｓｉ膜５上のＳｉＯ2 膜以外の部分の表面を覆うレジストパターン９を形成した後、このレジストパターン９をマスクとして、例えばＲＩＥ法により多結晶Ｓｉ膜５上のＳｉＯ2 膜をエッチング除去する。
【００４４】
次に、レジストパターン９をマスクとし、イオンソースガスとして例えば二酸化炭素（ＣＯ2 ）を用いて、多結晶Ｓｉ膜５にＣをイオン注入する。ここで、Ｃのイオン注入条件の一例を挙げると、エネルギーを５ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とする。その後、レジストパターン９を除去する。
【００４５】
次に、図２に示すように、例えばＢＦ2 を、多結晶Ｓｉ膜５にイオン注入するとともに、多結晶Ｓｉ膜５およびサイドウォール８をマスクとして半導体基板１の活性領域にイオン注入することにより、多結晶Ｓｉ膜５をｐ+ 型化するとともに、ｐ+ 型の高濃度ソース領域６および高濃度ドレイン領域７を形成する。ここで、ＢＦ2 のイオン注入条件の一例を挙げると、エネルギーを２０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とする。
【００４６】
ここで、ＣおよびＢＦ2 のイオン注入のエネルギーを上述のように設定したのは以下のような理由による。すなわち、まず、多結晶Ｓｉ膜５中でＢの電気的活性化に悪影響を及ぼす格子間ＳｉをＣにより効率よく捕獲することができるようにするためには、Ｃの投影飛程（Ｒp ）とＢのＲp はほぼ同じになるようにする方が望ましいが、すでに述べたように、Ｃの拡散係数はＢの拡散係数に対して２桁近く大きいので、イオン注入のエネルギーをＣのＲp がＢのＲp 以下になるように設定することにより、後の工程で行われる熱処理などによって、Ｃが、多結晶Ｓｉ膜５からゲート酸化膜４に拡散してゲート酸化膜４を汚染しないようにするためである。この場合、ＢＦ2 およびＣのイオン注入のエネルギーを上述の値に設定したときのＢのＲp は約１５〜１６ｎｍとなり、ＣのＲp は約１０ｎｍとなる。
【００４７】
また、ＣおよびＢＦ2 のイオン注入のドーズ量を上述のように設定したのは以下のような理由による。すなわち、ＢＦ2 のイオン注入によって多結晶Ｓｉ膜５中に生じる格子間Ｓｉの個数面密度がＢＦ2 のドーズ量の１〜１．４倍であるとすると、ＢＦ2 のドーズ量が３×１０15ｃｍ-2である場合、多結晶Ｓｉ膜５中に生じる格子間Ｓｉの個数面密度は３×１０15〜４．２×１０15ｃｍ-2である。１個のＣが捕獲する格子間Ｓｉの個数が、１．１５〜１．２０個であるとすると、これらの格子間ＳｉをＣによって捕獲するには、Ｃのドーズ量を（３／１．２０）×１０15〜（４．２／１．１５）×１０15＝２．５×１０15〜３．６×１０15ｃｍ-2とする必要がある。そこで、ここでは、上述のように、ＣおよびＢＦ2 のドーズ量をこの範囲内の３×１０15ｃｍ-2とした。
【００４８】
次に、全面に例えばスパッタリング法によってコバルト（Ｃｏ）膜を形成し、所定の熱処理を行うことによりＳｉとＣｏとを反応させ、ＣｏＳｉ2 膜を形成する。その後、未反応のＣｏ膜を除去することにより、図３に示すように、多結晶Ｓｉ膜５上にＣｏＳｉ2 膜１０を形成するとともに、ｐ+ 型の高濃度ソース領域６上および高濃度ドレイン領域７上にそれぞれＣｏＳｉ2 膜１１、１２を形成する。多結晶Ｓｉ膜５およびその上のＣｏＳｉ2 膜１０によってゲート電極１３が構成される。その後、例えば、１０００℃で約１０秒間のＲＴＡを行うことにより、Ｂの活性化を行う。
【００４９】
以上により、目的とするｐチャネルＭＯＳトランジスタが製造される。
【００５０】
上述のようにして製造されたｐチャネルＭＯＳトランジスタの特性を、ゲート電極を構成する多結晶Ｓｉ膜にＣをイオン注入していない従来のｐチャネルＭＯＳトランジスタと比較したところ、電流駆動能力（Ｉds）の向上およびゲート酸化膜４のＱbd値の増加が確認された。
【００５１】
以上説明したように、この第１の実施形態によれば、ゲート電極を構成する多結晶Ｓｉ膜５にＣおよびＢＦ2 をイオン注入し、その際Ｃのイオン注入を、ＣのＲp がＢのＲp 以下となるエネルギーおよびＢＦ2 のドーズ量の１．２倍以下のドーズ量で行っていることにより、多結晶Ｓｉ膜５中の格子間ＳｉをＣによって効率よく捕獲することができるので、多結晶Ｓｉ膜５中のＢの電気的活性化率を向上させることができる。また、多結晶Ｓｉ膜５中のＣのゲート酸化膜４への拡散を抑えることができ、Ｃによる汚染を防止することができる。また、Ｂの電気的活性化率の向上により、その分ＢＦ2 のドーズ量を減少させることができるので、多結晶Ｓｉ膜５からゲート酸化膜４へ突き抜けるＢの量を減少させることができ、これによって、Ｖthの変化を抑制することができるため、ｐチャネルＭＯＳトランジスタの特性の安定化を図ることができる。また、多結晶Ｓｉ膜５中の格子間ＳｉをＣによって効率よく捕獲することができることにより、多結晶Ｓｉ膜５中のＢの拡散(Transient Enhanced Diffusion,ＴＥＤ) が抑制されるので、多結晶Ｓｉ膜５からゲート酸化膜４へ突き抜けるＢの量がより一層低減され、ｐチャネルＭＯＳトランジスタにおけるＶth変動のより一層の抑制およびゲート酸化膜４の特性の改善を図ることができる。また、Ｃによるゲッタリング効果により、ゲート酸化膜４中およびチャネル領域中の金属成分の低減を図ることができる。
【００５２】
次に、この発明の第２の実施形態によるｐチャネルＭＯＳトランジスタの製造方法について説明する。
【００５３】
この第２の実施形態においては、図４に示すように、サイドウォール８を形成し、さらに多結晶Ｓｉ膜５上のＳｉＯ2 膜をエッチング除去した後、多結晶Ｓｉ膜５、ｐ+ 型の高濃度ソース領域６および高濃度ドレイン領域７に同時にＣをイオン注入する。その他のことについては、第１の実施形態と同様である。
【００５４】
上述のようにして製造されたｐチャネルＭＯＳトランジスタの特性を、ゲート電極の一部を構成する多結晶Ｓｉ膜にＣをイオン注入していない従来のｐチャネルＭＯＳトランジスタと比較したところ、電流駆動能力の向上およびゲート酸化膜４のＱbd値の増加が確認された。
【００５５】
この第２の実施形態によれば、多結晶Ｓｉ膜５だけでなく、高濃度ソース領域６および高濃度ドレイン領域７にもＣをイオン注入していることにより、これらの高濃度ソース領域６および高濃度ドレイン領域７中のＢの電気的活性化率も向上させることができるとともに、ＣによりＢの拡散を抑制することができることにより、これらの高濃度ソース領域６および高濃度ドレイン領域７の接合を浅く形成することができ、特性の向上を図ることができる。
【００５６】
次に、この発明の第３の実施形態によるデュアルゲートＣＭＯＳトランジスタの製造方法について説明する。
【００５７】
この第３の実施形態によるデュアルゲートＣＭＯＳトランジスタの製造方法においては、図５に示すように、まず、例えばｐ型Ｓｉ基板などのようなｐ型の半導体基板２１にｎ型ウェル２２を形成する。次に、半導体基板２１に選択的に素子分離用の溝２３を形成し、この溝の２３の内部にＳｉＯ膜を埋め込んで素子分離領域２４を形成する。次に、ｎチャネルＭＯＳトランジスタ部およびｐチャネルＭＯＳトランジスタ部における活性領域の表面に、例えば熱酸化法によりそれぞれＳｉＯ2 膜からなるゲート酸化膜２５、２６を形成した後、Ｖth制御用のチャネルドーピングを行う。
【００５８】
次に、例えばＣＶＤ法により、半導体基板２１の全面にノンドープの多結晶Ｓｉ膜およびＳｉＯ2 膜（図示せず）を順次形成する。ここで、この多結晶Ｓｉ膜の膜厚は例えば１００ｎｍである。その後、例えばＲＩＥ法により、これらの多結晶Ｓｉ膜およびＳｉＯ2 膜をゲート電極形状にパターニングする。これによって、ｎチャネルＭＯＳトランジスタ部およびｐチャネルＭＯＳトランジスタ部に、それぞれ上層にＳｉＯ2 膜が設けられたゲート電極形状の多結晶Ｓｉ膜２７、２８を形成する。
【００５９】
次に、ｐチャネルＭＯＳトランジスタ部の表面をレジストパターン（図示せず）で覆った状態で、ｎチャネルＭＯＳトランジスタ部において、多結晶Ｓｉ膜２７をマスクとして例えばＰなどのｎ型不純物を半導体基板２１にイオン注入することによりｎ- 型の低濃度ソース領域２９ａおよび低濃度ドレイン領域３０ａを形成する。その後、このレジストパターンを除去する。次に、ｎチャネルＭＯＳトランジスタ部の表面をレジストパターン（図示せず）で覆った状態で、ｐチャネルＭＯＳトランジスタ部において、多結晶Ｓｉ膜２８をマスクとして例えばＢＦ2 などのｐ型不純物をｎ型ウェル２２中にイオン注入することにより、ｐ- 型の低濃度ソース領域３１ａおよび低濃度ドレイン領域３２ａを形成する。その後、このレジストパターンを除去する。
【００６０】
次に、全面に例えばＣＶＤ法によりＳｉＯ2 膜を形成した後、このＳｉＯ2 膜をエッチバックすることにより、多結晶Ｓｉ膜２７およびその上層のＳｉＯ2 膜と、多結晶Ｓｉ膜２８およびその上層のＳｉＯ2 膜とのそれぞれの側壁にそれぞれサイドウォール３３、３４を形成する。
【００６１】
次に、多結晶Ｓｉ膜２７、２８上のＳｉＯ2 膜以外の部分の表面を覆うレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、例えばＲＩＥ法によりそれぞれの多結晶Ｓｉ膜２７、２８上のＳｉＯ2 膜をエッチング除去する。その後、このレジストパターンを除去する。
【００６２】
次に、ｐチャネルＭＯＳトランジスタ部の多結晶Ｓｉ膜２８以外の部分の表面を覆うレジストパターン３５を形成した後、このレジストパターン３５をマスクとして多結晶Ｓｉ膜２８にＣをイオン注入する。ここで、Ｃのイオン注入条件の一例を挙げると、エネルギーを５ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とする。その後、レジストパターン３５を除去する。
【００６３】
次に、図６に示すように、ｐチャネルＭＯＳトランジスタ部の表面を覆うようにしてレジストパターン３６を形成した後、このレジストパターン３６をマスクとして、例えばＰを、多結晶Ｓｉ膜２７中にイオン注入するとともに、多結晶Ｓｉ膜２７およびサイドウォール３３をマスクとして半導体基板２１中にイオン注入する。これによって、多結晶Ｓｉ膜２７をｎ+ 型化するとともに、ｎ+ 型の高濃度ソース領域２９および高濃度ドレイン領域３０を形成する。その後、レジストパターン３６を除去する。
【００６４】
次に、図７に示すように、ｎチャネルＭＯＳトランジスタ部の表面を覆うようにしてレジストパターン３７を除去した後、このレジストパターン３７をマスクとして、例えばＢＦ2 を、多結晶Ｓｉ膜２８中にイオン注入するとともに、多結晶Ｓｉ膜２８およびサイドウォール３４をマスクとしてｎ型ウェル２２中にイオン注入する。これによって、多結晶Ｓｉ膜２８をｐ+ 型化するとともに、ｐ+ 型の高濃度ソース領域３１および高濃度ドレイン領域３２を形成する。ここで、このＢＦ2 のイオン注入条件の一例を挙げると、エネルギーを２０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とする。
【００６５】
次に、全面に例えばスパッタリング法によってＣｏ膜を形成した後、所定の熱処理を行うことによりＳｉとＣｏとを反応させ、ＣｏＳｉ2 膜を形成する。その後、未反応のＣｏ膜を除去することにより、図８に示すように、多結晶Ｓｉ膜２７、２８上、高濃度ソース領域２９、３１上および高濃度ドレイン領域３０、３２上にそれぞれＣｏＳｉ2 膜３８〜４３を形成する。多結晶Ｓｉ膜２７およびその上のＣｏＳｉ2 膜３８によってｎチャネルＭＯＳトランジスタのゲート電極４４が構成され、多結晶Ｓｉ膜２８およびその上のＣｏＳｉ2 膜３９によってｐチャネルＭＯＳトランジスタのゲート電極４５が構成される。
【００６６】
その後、従来公知の方法により、層間絶縁膜や配線などを順次形成することにより、目的とするデュアルゲートＣＭＯＳトランジスタが製造される。
【００６７】
上述のようにして製造されたデュアルゲートＣＭＯＳトランジスタのｐチャネルＭＯＳトランジスタの特性を、ｐチャネルＭＯＳトランジスタのゲート電極を構成する多結晶Ｓｉ膜にＣをイオン注入していない従来のデュアルゲートＣＭＯＳトランジスタと比較したところ、ｐチャネルＭＯＳトランジスタにおける電流駆動能力の向上およびゲート酸化膜２６のＱbd値の増加が確認された。
【００６８】
この第３の実施形態によれば、デュアルゲートＣＭＯＳトランジスタのｐチャネルＭＯＳトランジスタにおいて第１の実施形態と同様の効果を得ることができ、デュアルゲートＣＭＯＳトランジスタの特性の向上を図ることができる。
【００６９】
次に、この発明の第４の実施形態によるデュアルゲートＣＭＯＳトランジスタの製造方法について説明する。
【００７０】
この第４の実施形態においては、図９に示すように、サイドウォール３４を形成し、さらに多結晶Ｓｉ膜２７、２８上のＳｉＯ2 膜をエッチング除去した後、Ｃを、ｐチャネルＭＯＳトランジスタ部の多結晶Ｓｉ膜２８およびｎ型ウェル２２にイオン注入すると同時に、ｎチャネルＭＯＳトランジスタ部の多結晶Ｓｉ膜２７および半導体基板２１にイオン注入する。ここで、Ｃのイオン注入条件の一例を挙げると、エネルギーを５ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とする。
【００７１】
その後、第３の実施形態と同様にして、ｎチャネルＭＯＳトランジスタ部の多結晶Ｓｉ膜２７、半導体基板２１にＰを選択的にイオン注入することによって、多結晶Ｓｉ膜２７をｎ+ 型化するとともに、ｎ+ 型の高濃度ソース領域２９および高濃度ドレイン領域３０を形成する。その後、ｐチャネルＭＯＳトランジスタ部の多結晶Ｓｉ膜２８およびｎ型ウェル２２にＢＦ2 を選択的にイオン注入することによって、多結晶Ｓｉ膜２８をｐ+ 型化するとともに、ｐ+ 型の高濃度ソース領域３１および高濃度ドレイン領域３２を形成する。ここで、このＰおよびＢＦ2 のイオン注入条件の一例を挙げると、Ｐのイオン注入においては、エネルギーを１０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とし、ＢＦ2 のイオン注入においては、エネルギーを２０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とする。
【００７２】
ここで、Ｐ、ＢＦ2 およびＣのイオン注入におけるエネルギーおよびドーズ量を上述のように設定したのは、第１の実施形態と同様の理由による。この場合、Ｐ、ＢＦ2 およびＣのイオン注入のエネルギーを上述の値に設定したときのＰのＲp は約１５ｎｍ、ＢのＲp は約１５〜１６ｎｍ、ＣのＲp は約１０ｎｍとなる。また、ＢＦ2 のドーズ量が３×１０15ｃｍ-2、Ｐのドーズ量が３×１０15ｃｍ-2である場合、Ｃのドーズ量を２．５〜３．６×１０15ｃｍ-2とする必要がある。そこで、Ｃのドーズ量を、この範囲内の３×１０15ｃｍ-2とした。その他のことは第３の実施形態と同様である。
【００７３】
上述のようにして製造されたデュアルゲートＣＭＯＳトランジスタの特性を、Ｃをイオン注入していない従来のデュアルゲートＣＭＯＳトランジスタと比較したところ、ｐチャネルＭＯＳトランジスタにおける電流駆動能力の向上やゲート酸化膜２６のＱbd値の増加が確認され、さらに、ｎチャネルＭＯＳトランジスタの電流駆動能力の向上やゲート酸化膜２５のＱbd値の増加も確認された。また、接合リーク電流の低減も確認された。
【００７４】
この第４の実施形態によれば、ｐチャネルＭＯＳトランジスタ部の多結晶Ｓｉ膜２８およびｎ型ウェル２２だけでなく、ｎチャネルＭＯＳトランジスタ部の多結晶Ｓｉ膜２７および半導体基板２１にもＣをイオン注入していることにより、第２の実施形態と同様の効果を得ることができるとともに、ｎチャネルＭＯＳトランジスタの多結晶Ｓｉ膜２８、高濃度ソース領域２９および高濃度ドレイン領域３０におけるＰの電気的活性化率をより向上させることができる。また、Ｃの拡散を抑制しつつ、高濃度ソース領域２９および高濃度ドレイン領域３０中のＰの拡散を抑制することができることにより、高濃度ソース領域２９および高濃度ドレイン領域３０の接合を浅く形成することができる。さらに、デュアルゲートＣＭＯＳトランジスタにおいて、Ｃによる金属のゲッタリング効果により、接合リーク電流の低減を図ることができる。
【００７５】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００７６】
例えば、上述の実施形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いてもよい。
【００７７】
また、例えば、上述の第１〜第４の実施形態においては、Ｃのイオン注入を、低濃度ソース領域６ａ、２９ａ、３１ａおよび低濃度ドレイン領域７ａ、３０ａ、３２ａを形成した後に行っているが、Ｃのイオン注入を、低濃度ソース領域６ａ、２９ａ、３１ａおよび低濃度ドレイン領域７ａ、３０ａ、３２ａを形成する前に行うようにしてもよい。
【００７８】
また、例えば、上述の第１〜第４の実施形態においては、多結晶Ｓｉ膜５、２７、２８、高濃度ソース領域６、２９、３１および高濃度ドレイン領域７、３０、３２上にＣｏＳｉ2 膜を形成しているが、ＣｏＳｉ2 膜の代わりに、ＮｉＳｉ2 膜やＴｉＳｉ2 膜を形成するようにしてもよい。
【００７９】
また、例えば、上述の第３の実施形態においては、ｐチャネルＭＯＳトランジスタ部の多結晶Ｓｉ膜２８にのみＣをイオン注入しているが、Ｃを、多結晶Ｓｉ膜２８のみならず、ｐチャネルＭＯＳトランジスタ部のｎ型ウェル２２にイオン注入するようにしてもよく、また、高濃度ソース領域３１および高濃度ドレイン領域３２を形成した後に、これらの領域にＣをイオン注入するようにしてもよい。
【００８０】
また、例えば、上述の第４の実施形態においては、Ｃを、ｐチャネルＭＯＳトランジスタ部の多結晶Ｓｉ膜２８およびｎ型ウェル２２にイオン注入するとともに、ｎチャネルＭＯＳトランジスタ部の多結晶Ｓｉ膜２７および半導体基板２１にイオン注入するようにしているが、Ｃのイオン注入を、高濃度ソース領域２９、３１および高濃度ドレイン領域３０、３２を形成した後に行うようにしても、同様の効果を得ることができる。
【００８１】
【発明の効果】
以上説明したように、この発明の第１の発明によれば、シリコン膜中への炭素のイオン注入を、炭素の投影飛程がホウ素の投影飛程以下になるエネルギーおよびホウ素のドーズ量の１．２倍以下のドーズ量で行うようにしていることにより、シリコン膜中にイオン注入されたホウ素の電気的活性化率を有効に向上させることができ、このシリコン膜を用いてＭＩＳ型トランジスタのゲート電極を構成する場合に、このＭＩＳ型トランジスタの電流駆動能力の向上を図ることができるとともに、ゲート絶縁膜のＱbd値を増加させることができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる。
【００８２】
また、この発明の第２の発明によれば、シリコン膜中への炭素のイオン注入を、炭素の投影飛程がリンの投影飛程以下になるエネルギーおよびリンのドーズ量の１．２倍以下のドーズ量で行っていることにより、シリコン膜中にイオン注入されたリンの電気的活性化率を有効に向上させることができ、このシリコン膜を用いてＭＩＳ型トランジスタのゲート電極を構成する場合に、このＭＩＳ型トランジスタの電流駆動能力を向上させることができるとともに、ゲート絶縁膜のＱbd値を増加させることができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる。
【００８３】
また、この発明の第３の発明によれば、シリコン膜中への炭素のイオン注入を、炭素の投影飛程がホウ素の投影飛程以下になるエネルギーおよびホウ素のドーズ量の１．２倍以下のドーズ量で行っていることにより、シリコン膜中にイオン注入されたホウ素の電気的活性化率を有効に向上させ、低シート抵抗のｐ型シリコン膜を形成することができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる。
【００８４】
また、この発明の第４の発明によれば、シリコン膜中への炭素のイオン注入を、炭素の投影飛程がリンの投影飛程以下になるエネルギーおよびリンのドーズ量の１．２倍以下のドーズ量で行っていることにより、シリコン膜中にイオン注入されたリンの電気的活性化率を有効に向上させ、低シート抵抗のｎ型シリコン膜を形成することができ、しかもシリコン膜中の炭素の下地への拡散を抑えることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるｐチャネルＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２】この発明の第１の実施形態によるｐチャネルＭＯＳトランジスタの製造方法を説明するための断面図である。
【図３】この発明の第１の実施形態によるｐチャネルＭＯＳトランジスタの製造方法を説明するための断面図である。
【図４】この発明の第２の実施形態によるｐチャネルＭＯＳトランジスタの製造方法を説明するための断面図である。
【図５】この発明の第３の実施形態によるデュアルゲートＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図６】この発明の第３の実施形態によるデュアルゲートＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７】この発明の第３の実施形態によるデュアルゲートＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図８】この発明の第３の実施形態によるデュアルゲートＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図９】この発明の第４の実施形態によるデュアルゲートＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１０】Ｓｉ膜におけるシート抵抗の、ＢＦ2 のドーズ量依存性を示すグラフである。
【図１１】酸化膜における５０％Ｑbd値の、ＢＦ2 のドーズ量依存性を示すグラフである。
【図１２】Ｓｉ膜におけるシート抵抗の、Ｐのドーズ量依存性を示すグラフである。
【図１３】酸化膜における５０％Ｑbd値の、Ｐのドーズ量依存性を示すグラフである。
【符号の説明】
１、２１・・・半導体基板、５、２７、２８・・・多結晶Ｓｉ膜、６、２９、３１・・・高濃度ソース領域、６ａ、２９ａ、３１ａ・・・低濃度ソース領域、７、３０、３２・・・高濃度ドレイン領域、７ａ、３０ａ、３２ａ・・・低濃度ドレイン領域、１３、４４、４５・・・ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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