(57)【特許請求の範囲】
【請求項１】
不揮発性メモリ・セル（１３）のプログラミング方法であって：
不揮発性メモリ・セル（１３）を用意する段階であって：
該不揮発性メモリ・セル（１３）は：
ａ）第１導電型の半導体基板（１０）であって、第２導電型のウエル領域（１２）を有する前記半導体基板（１０）；および
ｂ）前記ウエル領域（１２）と前記半導体基板（１０）との間に電圧電位を与える、前記ウエル領域（１２）への接点（２２）；を有し、
ｃ）前記不揮発性メモリ・セル（１３）は、前記ウエル領域（１２）の上に位置する、フローティング・ゲート領域（１８）、制御ゲート領域（２１）、および誘電体層（１７）を有し、前記不揮発性メモリ・セル（１３）は、前記ウエル領域（１２）内に、ソース領域（１５）、ドレイン領域（１６）、およびチャネル領域（１４）を有し、前記チャネル領域（１４）が前記ソース領域（１５）と前記ドレイン領域（１６）との間にあり、前記ソース領域が前記ウエル領域に隣接しており、前記ウエル領域とは反対の導電型を有している前記不揮発性メモリ・セル（１３）を用意する段階；
前記不揮発性メモリ・セル（１３）のドレイン領域（１６）上に第１電圧電位を加える段階；
前記不揮発性メモリ・セル（１３）のソース領域（１５）上に第２電圧電位を加え、前記第１電圧電位および前記第２電圧電位により、前記不揮発性メモリ・セル（１３）のチャネル領域（１４）を通過する電流を与える段階；
前記ウエル領域（１２）への前記接点（２２）上に第３電圧電位を加え、前記ソース領域（１５）から前記ウエル領域（１２）に電子の流れを与える段階；および
前記不揮発性メモリ・セル（１３）の制御ゲート領域（２１）上に第４電圧電位を加え、前記第４電圧電位が、ホット・キャリア注入によって、電子を前記チャネル領域（１４）から前記フローティング・ゲート領域（１８）に向かわせる段階；を備え、前記ウエル領域への前記接点上に前記第３電圧電位を加える前記段階は、前記基板に前記第３電圧電位よりも低い第５電圧電位を印加しながら行われる、前記プログラミング方法。
【請求項２】
前記不揮発性メモリ・セルの誘電体層（１７）は、厚さが３００オングストロームより大きい請求項１記載の不揮発性メモリ・セル（１３）のプログラミング方法。
【請求項３】
不揮発性メモリ・セル（１３）のプログラミング方法であって：
ウエル領域（１２）を有する半導体基板（１０）；
前記ウエル領域（１２）内に形成されたソース領域（１５）およびドレイン領域（１６）であって、前記ソース領域が前記ウエル領域に隣接しており、前記ウエル領域とは反対の導電型を有している、前記ソース領域および前記ドレイン領域；および
前記ウエル領域（１２）の上に位置する、制御ゲート領域（２１）、フローティング・ゲート領域（１８）、および厚さが少なくとも３００オングストロームである誘電体層（１７）；
を含む電気的プログラム可能リード・オンリ・メモリ・セルを用意する段階；
前記電気的プログラム可能リード・オンリ・メモリ・セルのドレイン領域（１６）上に第１電圧電位を加える段階；前記電気的プログラム可能リード・オンリ・メモリ・セルのソース領域（１５）上に第２電圧電位を加える段階；
前記ウエル領域（１２）上に第３電圧電位を加える段階であって、該第３電圧電位は、前記第１電圧電位よりも小さく、前記第３電圧電位は前記第２電圧電位よりも大きい、前記第３電圧電位を加える前記段階；および
前記電気的プログラム可能リード・オンリ・メモリ・セルの制御ゲート領域（２１）上に第４電圧電位を加えることによって、前記電気的プログラム可能リード・オンリ・メモリ・セルをプログラムする段階であって、前記第４電圧電位が電子を前記フローティング・ゲート領域（１８）に向かわせる段階；を備え、前記ウエル領域上に前記第３電圧電位を加える前記段階は、前記基板に前記第３電圧電位よりも低い第５電圧電位を印加しながら行われる、前記プログラミング方法。
【請求項４】
不揮発性メモリ・セル（１３）であって：
表面を有する半導体基板（１０）；
前記半導体基板（１０）内にあるウエル領域（１２）であって、前記半導体基板（１０）の表面（１１）と連続する前記ウエル領域（１２）；
前記ウエル領域（１２）内にあるソース領域（１５）とドレイン領域（１６）であって、前記ソース領域が前記ウエル領域に隣接しており、前記ウエル領域とは反対の導電型を有している、前記ソース領域と前記ドレイン領域；
前記半導体基板（１０）の表面（１１）上に位置する第１誘電体層（１７）であって、厚さが少なくとも３００オングストロームである前記第１誘電体層（１７）；
前記第１誘電体層（１７）上に位置するフローティング・ゲート領域（１８）であって、前記ソース領域（１５）と前記ドレイン領域（１６）との間のチャネル（１４）を変調する前記フローティング・ゲート領域（１８）；
前記半導体基板（１０）への第１電気接点（２３）；および
前記ウエル領域（１２）への第２電気接点（２２）；を備え、前記第１電気接点（２３）および前記第２電気接点（２２）は電気的に分離されており、前記ウエル領域（１２）上に第１電圧電位を加えながら前記半導体基板（１０）上に前記第１電圧電位よりも低い第２電圧電位を加えることができる、前記不揮発性メモリ・セル（１３）。
【請求項５】
不揮発性メモリ・セル（１３）であって：
半導体物質本体（１０）；
前記半導体物質本体（１０）内に形成されたウエル領域（１２）；
前記ウエル領域（１２）内にあり、該ウエル領域（１２）とは異なる導電型のソース領域（１５）、およびドレイン領域（１６）；
前記半導体物質本体（１０）上に位置する第１誘電体層（１７）であって、前記第１誘電体層（１７）は前記ソース領域（１５）と前記ドレイン領域（１６）との間にある前記ウエル領域（１２）の少なくとも一部を覆い、厚さが少なくとも３５０オングストロームである前記第１誘電体層（１７）；
前記第１誘電体層（１７）上に位置するフローティング・ゲート領域（１８）；
前記半導体物質本体（１０）への第１電気接点（２３）；および
前記ウエル領域（１２）への第２電気接点（２２）であって、前記第１電気接点（２３）から電気的に分離されている前記第２電気接点（２２）；を備え、前記第２電気接点に電圧電位を加えながら前記第１電気接点に前記電圧電位よりも低い別の電圧電位を加えることができるように構成されている前記不揮発性メモリ・セル（１３）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に不揮発性半導体メモリ素子に関し、更に特定すれば、不揮発性メモリ・セルのプログラミング方法に関するものである。
【０００２】
【従来の技術】
電気的にプログラム可能なリード・オンリ・メモリ（ＥＰＲＯＭ）は、電気信号を用いてプログラムする不揮発性メモリ素子である。１つのＥＰＲＯＭ素子中には、複数のメモリ・セルがあり、各々を個別にプログラムすることができる。通常、ＥＰＲＯＭセルは、各々特定のメモリ・セルのデジタル値を記憶するフローティング・ゲート・トランジスタを含む。
【０００３】
ＥＰＲＯＭメモリ・セルをプログラムするには、ホット・キャリア注入（ＨＣＩ：hot carrierinjection）として知られている現象を用いる。ＨＣＩを用いて、負電荷を各メモリ・セルのフローティング・ゲートに記憶する。例えば、フローティング・ゲート・トランジスタのドレイン端子からソース端子に電流を通過させることによって、プログラミングが達成される。電流の流れは、フローティング・ゲート・トランジスタの誘電体層の下に電子を通過させる。次に、メモリ・セルの制御ゲートに正電圧を加えることによって、電子をフローティング・ゲートに向かわせ、そこに埋め込んで捕獲する。一旦十分な量の電子がフローティング・ゲートに蓄積されたなら、フローティング・ゲートの電気的状態を変化させ、メモリ・セルがプログラムされたと見なされる。
【０００４】
【発明が解決しようとする課題】
従来のＥＰＲＯＭ素子の設計および動作は、誘電体層の下を通過可能な電流量によって制限されていた。これによって、電子をフローティング・ゲートに捕獲できる速度が制限されることになる。その結果、各メモリ・セルをプログラムするのに２０ミリ秒かかることがごく一般的であった。この時間を各ＥＰＲＯＭ素子のメモリ・セルの数だけ掛け算し、更に各製造ロット内のＥＰＲＯＭの数だけ掛け算すると、１製造ロット内のメモリ・セル全てのプログラミング連続処理(programming sequence)が１０時間を越えてしまうのは当然である。殆どの製造フローは各メモリ・セルの機能的確認を含むので、各メモリ・セルをプログラムするのに１０時間も必要となると、ＥＰＲＯＭ素子の全検査時間に大きな影響を与え、したがってＥＰＲＯＭ素子の最終製造コストにも影響を与えることになる。以上のことから、不揮発性メモリ・セルのプログラミング時間を短縮する構造および技術を提供することが有益であることが認められよう。また、かかる技術が不揮発性メモリ・アレイの製造上の複雑性の増大や製造コストの上昇をさほど招くものでなければ、更に有益であろう。
【０００５】
【課題を解決するための手段】
本発明は、不揮発性メモリ・セルのプログラミング時間を短縮する技術を提供する。プログラミング時間の短縮は、不揮発性メモリ・セルのソース領域からドレイン領域に流れる電子数を増大させることによって達成する。チャネルを通過する電子数を増大させることによって、電子がフローティング・ゲートに捕獲される割合(rate)を増加させることができる。電子をフローティング・ゲートに捕獲する割合を増加させることにより、不揮発性メモリ・セルの電気的状態を変化させるのに必要な時間の短縮が図られ、不揮発性メモリ・セルをプログラムする際にかかる時間も短縮する。
【０００６】
以下に示す例および参照図面では、本発明のプログラミング技術を例証するために、電気的プログラム可能リード・オンリ・メモリ（ＥＰＲＯＭ）を使用する。ＥＰＲＯＭセルは、ソース領域とドレイン領域との間にチャネル領域を有する不揮発性メモリ・セルである。また、ＥＰＲＯＭセルは、フローティング・ゲート領域と、チャネル領域上に位置する誘電体層とを有する。ＥＰＲＯＭセルをプログラムする１つの方法は、最初にドレイン領域からソース領域に電流を向かわせることである。次に、制御ゲート領域に電圧電位を加え、電子をフローティング・ゲートに引き寄せ、捕獲する。かかる技術のことを、ホット・キャリア注入と呼ぶ。
【０００７】
かかる技術のプログラミング時間は、チャネル領域内にある電子数による制限を受ける。本発明は、ウエル領域を形成し、このウエル領域にソース領域よりも高い電圧電位を加えることによって、チャネル領域内の電子数を増大させる。この電圧差によって、電子をウエル領域内に注入する。更に、これがチャネル領域内の電子数を増大させる。チャネル領域に電子が追加させることによって、不揮発性メモリ・セルをプログラムする際に要する時間が短縮される。
【０００８】
【発明の実施の形態】
これより図面を参照しながら、本発明の詳細な説明を行う。図１は、ＥＰＲＯＭとして示す不揮発性メモリ・セル１３の断面図である。尚、本発明は、プログラミングにホット・キャリア注入を使用するあらゆる不揮発性メモリ・セルのプログラミング時間を改善するために使用可能であることは理解されよう。したがって、本発明は、電気的消去可能およびプログラム可能リード・オンリ・メモリ（ＥＥＰＲＯＭ）、フラッシュ電気的プログラム可能リード・オンリ・メモリ（フラッシュＥＰＲＯＭ）、またはフラッシュ電気的消去可能およびプログラム可能リード・オンリ・メモリ（フラッシュＥＥＰＲＯＭ）にも使用可能である。
【０００９】
図１に示すように、不揮発性メモリ・セル１３は、ソース領域１５とドレイン領域１６とを含み、これらは、半導体物質本体即ち半導体基板１０内に形成されている。チャネル領域１４が、ソース領域１５およびドレイン領域１６間の領域として規定されている。チャネル領域１４上に位置するのは第１誘電体層１７である。第１誘電体層１７は、半導体基板１０の表面１１上に形成されている。第１誘電体層１７上に位置するのはフローティング・ゲート領域１８であり、これを用いて、チャネル領域１４からの電子を捕獲する。これについては、以下で説明する。加えて、不揮発性メモリ・セル１３は、更に、第２誘電体層１９と制御ゲ−ト領域２１とを含み、これらはフローティング・ゲート領域１８の上に位置する。
【００１０】
本発明が従来のＥＰＲＯＭ素子と異なるのは、不揮発性メモリ・セル１３がウエル領域１２に形成されていることである。従来のＥＰＲＯＭセルはウエル領域には形成されず、代わりに、ドーピング濃度がゼロあるいはドーピング濃度が非常に低い、真性基板(intrinsicsubstrate)内に形成されている。ドーピング濃度が低いために、従来のＥＰＲＯＭセルは、チャネル領域における電子濃度が低かった。チャネル領域内の電子数に限度があることが、従来の不揮発性メモリ・セルのプログラミング時間が長くなる原因となっていた。本発明のウエル領域１２は、高濃度にドープされた領域であり、ソース領域１５とは反対の導電性を有する。例えば、ソース領域１５がｎ−型の場合、ウエル領域１２は高濃度にドープされたｐ−型領域である。
【００１１】
本発明のウエル領域１２は、２つの理由から、不揮発性メモリ・セル１３のプログラミング時間を短縮する。第１に、ウエル領域１２の高ドーパント濃度がチャネル領域１４により多くの電子を供給し、これが、フローティング・ゲート領域１８内に電子が取り込まれる割合を増加させる。第２に、ウエル領域１２はソース領域１５と比較して導電性が逆であるので、ＰＮダイオード接合がソース領域１５とウエル領域１２との界面に形成される。このダイオード接合を利用するために、ソース領域１５に対して正の電圧電位をウエル領域１２に加える。これによって、ダイオード接合間に順方向バイアス状態が生じるので、電子がウエル領域１２内に注入される。ウエル領域１２内に注入された電子は、チャネル領域１４を横切って移動する電子の数を増大させるので、不揮発性メモリ・セル１３のプログラミング時間の改良が図られる。
【００１２】
次に、プログラミングの間の不揮発性メモリ・セル１３における電気的状態の一例を示しながら、ウエル領域１２によって不揮発性メモリ・セル１３のプログラミング時間がいかにして短縮されるのかについて、更に詳しく説明する。不揮発性メモリ・セル１３をプログラムするには、約１ボルトないし２５ボルトの第１電圧電位をドレイン領域１６に加える。次に、約０ボルトないし５ボルト、好ましくは０ボルト即ち接地の第２電圧電位をソース領域１５に加える。これらの電圧状態が、ドレイン領域１６からソース領域１５への電流の流れをチャネル領域内に形成する。これによって、図に矢印２４で示すように、ソース領域１５からドレイン領域１６への電子の流れが形成される。
【００１３】
第１電気接点２２を用いて、ウエル領域１２に第３電圧電位を印加する。この第３電圧電位は、ドレイン領域１６上の第１電圧電位よりは小さく、ソール領域１５上に加えた第２電圧電位よりは大きい。好ましくは、第３電圧電位は、第１電圧電位より少なくとも１ボルト小さく、第２電圧電位より少なくとも１ボルト大きい。例えば、第１電圧電位は約８ないし２０ボルトとすることができ、第２電圧は接地電位であり、第３電位電位は約３ないし７ボルトである。
【００１４】
第３電圧電位は正であり、即ち、第２電圧電位より大きいので、電子はウエル領域１２内に注入される。この電圧差による電子の流れを、図１に矢印２５として示す。追加された電子は、ドレイン領域１６上の第１電圧電位によってウエル領域１２外に引かれ、このために、チャネル領域１４内の電子数が増大する。次に、第４電圧電位を制御ゲート領域２１上に加え、チャネル領域１４内の電子の一部を、フローティング・ゲート領域１８に向かわせ、この中に埋め込む。電子のフローティング・ゲート領域１８への流れを、図１において矢印２６によって示す。一旦十分な電荷がフローティング・ゲート領域１８上に蓄積されたなら、純粋な負電圧(net negative voltage)をフローティング・ゲート領域１８上に加え、電子のフローティング・ゲート領域１８内への注入を阻止する。フローティング・ゲート領域１８上の負電圧電位は、不揮発性メモリ・セル１３がプログラムされた状態にあることを示すものである。
【００１５】
再度述べるが、従来の不揮発性メモリ・セルは、ウエル領域ではなく、代わりに半導体基板内に形成される。プログラミングの間、基板およびソース領域の双方を接地することによって、漏れ電流を抑え、あらゆる敏感なダイオード接合の逆バイアスを防止する。本発明は、ウエル領域１２が半導体基板１０内に形成され、プログラミングの間ウエル領域１２に半導体基板１０とは異なる電圧電位を加える点で相違する。必要な電圧電位を得るために、ウエル領域１２は第１電気接点２２を用い、半導体基板１０は第２電気接点２３を有する。第１電気接点２２および第２電気接点２３は互いに電気的に分離されているので、プログラミングの間、好ましくは０ボルトの第５電圧電位を半導体基板１０上に加えつつ、第３電圧電位をウエル領域１２上に加えることができる。
【００１６】
比較のために、従来の不揮発性メモリ・セルのプログラミング時間と、本発明によるウエル領域１２を有する不揮発性メモリ・セルのプログラミング時間とを以下に示す。従来の不揮発性メモリ・セルは、制御ゲート領域上に１５ボルトを加えドレイン領域上に１０ボルトを加え、更に基板とソース領域とを接地することによってプログラムした。かかる技術では、電子がソース領域からドレイン領域に流れてその数が減少するために、プログラミング時間に７０μ秒必要となる。次に、本発明による不揮発性メモリ・セルでは、制御ゲート領域２１上に１５ボルトを加え、ドレイン領域１６上に１０ボルトを加え、ソース領域１５および基板１０を接地し、更にウエル領域１２上に３ボルトを加えることによってプログラムした。この不揮発性メモリ・セル１３のプログラミング時間は０．５μ秒であった。したがって、本発明のプログラミング時間は、従来の不揮発性メモリ・セルのプログラミング時間よりも約１４０倍速いことになる。
【００１７】
プログラミング時間の改善は、不揮発性メモリ・セル１３の検査時間の短縮したがって製造コストの低減だけでなく、不揮発性メモリ・セル１３の信頼性向上ももたらすものである。殆どのＥＰＲＯＭ素子は、１本の行内の多数のセルが同一の電気接続部を共用するように構成されたＥＰＲＯＭセルのアレイである。例えば、１行のＥＰＲＯＭセル全ての制御ゲート領域が、互いに連結されている場合もある。この場合、プログラミング・シーケンスの間に、ゲート混乱問題(gate disturb problem)として知られる問題を生じる可能性がある。１行のセルの内１つのＥＰＲＯＭセルのみをプログラムする場合、その行内のセル全ても、各セルの制御ゲート領域にプログラミング電圧を有することになる。プログラムされていないＥＰＲＯＭセルの制御ゲート領域上に高い電圧電位があると、電子をフローティング・ゲート領域から引き出すので望ましくない。時間と共に、十分な電荷がフローティング・ゲート領域から引き出されるので、これらのメモリ・セルの状態が乱されることになる。この現象がゲート混乱問題と呼ばれるのはこうした理由からである。
【００１８】
本発明は、各メモリ・セルのプログラミング時間を大幅に短縮することにより、このゲート混乱問題の効果を著しく減少させる。本発明のプログラミング技術は、各メモリ・セルのプログラミング時間を１／１００倍以下に短縮する。このプログラミング時間の短縮によって、アレイ内の各不揮発性メモリ・セルの制御ゲート領域上に高い電圧電位が存在する時間量を減らすことになる。したがって、本発明のプログラミング時間における改善は、ゲート混乱問題においても、直接的に比例する改善をもたらすものである。
【００１９】
次に、図１の不揮発性メモリ・セル１３を形成する方法について説明する。以下の例では、不揮発性メモリ・セル１３をｎ−チャネル素子として形成するものとする。尚、ｎ−型領域をｐ−型領域に、そしてその逆に変更することによって、ｐ−チャネル素子も形成可能であることは理解されよう。まず、半導体基板１０を用意するが、ｎ−またはｐ−型導電性に低濃度にドープされたシリコン基板であることが好ましい。また、不揮発性メモリ・セル１３を形成する半導体物質本体は、エピタキシャル層または接合半導体基板の一部を用いて用意することができる。次に、半導体基板１０にドープすることにより、ウエル領域１２をｐ−型領域として形成する。例えば、硼素を約１ｘ１０12原子／ｃｍ2 ないし１ｘ１０17原子／ｃｍ2 の投与量で、約３５ｋｅｖないし１５０ｋｅｖのエネルギを用いて半導体基板１０に注入することによって、ウエル領域１２を形成することができる。
【００２０】
次に、第１誘電体層１７を半導体基板１０の表面１１上に形成する。好ましくは、第１誘電体層１７は、厚さが５００オングストロームで、二酸化シリコンの層で作成する。尚、第１誘電体層１７は、約３００オングストロームないし１０００オングストロームの厚さとし、シリコン、窒化シリコン、酸化シリコン、二酸化シリコンのような一連の誘電体物質でも構成可能であることは理解されよう。次に、フローティング・ゲート領域１８を形成し、第１誘電体層１７上でパターニングを行う。好ましくは、フローティング・ゲート領域１８は、ポリシリコンで作成し、約２００オングストロームないし４０００オングストロームの厚さとする。次に、フローティング・ゲート領域１８と第１誘電体層１７とを形成し、半導体１０の表面１１の部分を露出させる。
【００２１】
次に、フローティング・ゲート領域１８の残りの部分と共にマスキング層（図示せず）を用いて、ソース領域１５とドレイン領域１６を形成する、半導体基板１０の部分を規定する。次に、約１ｘ１０14原子／ｃｍ2 ないし１ｘ１０17原子／ｃｍ2 の投与量の燐または砒素を、約５０ｋｅｖないし１５０ｋｅｖのエネルギで注入することにより、ソース領域１５およびドレイン領域１６をｎ−型領域として形成する。次に、フローティング・ゲート領域１８上に、第２誘電体層１９と制御ゲート領域２１とを形成する。第２誘電体層１９は、シリコン、窒化シリコン、酸化シリコン、または二酸化シリコンのような誘電体物質で形成し、制御ゲート領域２１はポリシリコンで形成することが好ましい。第２誘電体層１９は約３００オングストロームないし１０００オングストロームの厚さであり、制御ゲート電極２１は約２００オングストロームないし４０００オングストロームの厚さである。
【００２２】
次に、ウエル領域１２および半導体基板１０に、第１電気接点２２と第２電気接点２３とをそれぞれ形成する。第１電気接点２２および第２電気接点２３は、ドープ・ポリシリコン、アルミニウムなどのような種々の導電性物質で形成することができる。再度述べるが、第１電気接点２２と第２電気接点２３を互いに電気的に分離することにより、ウエル領域１２および半導体基板１０上に異なる電圧電位を印加可能とする。
【００２３】
以上の説明から、本発明は不揮発性メモリ・セルのプログラミング時間を改善する方法を提供することが認められよう。不揮発性メモリ・セルはドープ・ウエル領域内に形成されるので、不揮発性メモリ・セルのチャネル領域における電子数が増大することになる。また、ウエル領域に電圧電位を加えることにより、不揮発性メモリ・セルのチャネル領域に電子を追加する。この追加された電子によって、フローティング・ゲート領域内に電子が捕獲される割合が増加するので、プログラミング時間の短縮が図られる。プログラミング時間の短縮は、不揮発性メモリ・セルの検査時間の短縮および製造コストの低減をもたらすだけでなく、プログラミングの間のゲート混乱現象の効果も減少させる。ウエル領域の形成は最少の処理コストおよび複雑性で得られるが、不揮発性メモリ・セルの検査コストは２桁低減することができる。
【図面の簡単な説明】
【図１】本発明によるメモリ・セルの断面図。
【符号の説明】
１０    半導体基板
１１    半導体基板表面
１２    ウエル領域
１３    不揮発性メモリ・セル
１４    チャネル領域
１５    ソース領域
１６    ドレイン領域
１７    誘電体層
１８    フローティング・ゲート領域
２２，２３    電気接点
【図１】
0004083835.tif 000002