(57)【特許請求の範囲】
【請求項１】
ゲートターンオフサイリスタ、絶縁ゲートバイポーラトランジスタ等の電力変換用半導体スイッチング素子を電力変換の主回路要素とする電力変換装置において、
前記電力変換用半導体スイッチング素子のゲート漏れ電流を検出する漏れ電流検出手段と、
装置の使用開始時の漏れ電流を基準にして、その大きさが一定値以上変化したとき、異常の兆候を示す素子異常検出信号を出力する素子異常検出手段と、
を備えたことを特徴とする電力変換装置。
【請求項２】
前記漏れ電流検出手段として、前記電力変換用半導体スイッチング素子のゲート・エミッタ間の電圧を検出する電圧検出回路を設け、この電圧検出回路によって前記ゲート漏れ電流を間接的に検出することを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記素子異常検出手段は、装置の使用開始時のゲート・エミッタ間の電圧データを記憶する初期値記憶手段と、現在のゲート・エミッタ間の電圧の検出値と前記初期値記憶手段に記憶された電圧データとの差を演算する電圧差演算手段と、この電圧差演算手段で演算された電圧差が予め設定された基準値を超えたとき、素子異常検出信号を出力する比較手段とを備えたことを特徴とする請求項２に記載の電力変換装置。
【請求項４】
装置の使用開始時からの使用時間を計測するタイマと、前記素子異常検出手段が素子異常検出信号を出力した時点における前記タイマの計測時間と、予め設定された前記基準値とに基づいて、前記電力変換用半導体スイッチング素子が故障に至るまでの寿命推定時間を予測する演算手段とを備えたことを特徴とする請求項３に記載の電力変換装置。
【請求項５】
前記初期値記憶手段、電圧差演算手段、比較手段及びタイマを複数組備え、前機比較手段は前記電圧差演算部で演算された電圧差を互いに異なる基準値を用いて比較し、前記演算手段は前記比較手段から素子異常検出信号を受信する毎に、前記寿命推定時間を逐次予測することを特徴とする請求項４に記載の電力変換装置。
【請求項６】
前記電力変換用半導体スイッチング素子のゲート・エミッタ間の電圧を通常運転時よりも高くする高電圧印加手段を備え、装置の稼動に支障のない期間にこの高電圧印加手段を用いて漏れ電流を検出することを特徴とする請求項１乃至５のいずれか１項に記載の電力変換装置。
【請求項７】
半導体基板の一方の主面にコレクタ電極を形成し、他方の主面に複数のエミッタ電極及びゲート電極を形成すると共に、前記ゲート電極の直近に隣接配置された前記エミッタ電極を電圧検出専用の電極とした電力変換用半導体スイッチング素子を用いて、電力変換の主回路要素としたことを特徴とする請求項１乃至６のいずれか１項に記載の電力変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力変換用半導体スイッチング素子を電力変換の主回路要素とする電力変換装置に関する。
【０００２】
【従来の技術】
電力変換用半導体スイッチング素子は、モータドライブ用インバータや電力送電用変換器などの電力変換装置の基幹部品として広く使用されている。これらの電力変換装置には，故障によって社会に大きな影響を与えるものも多い。そのような電力変換装置は冗長設計をすることによって、電力変換用半導体スイッチング素子が故障しても運転を継続できるように講じられている。そして、定期点検時に故障した電力変換用半導体スイッチング素子を交換するように運用される。
【０００３】
近年、電力変換用半導体スイッチング素子は高電圧・大電流に優れたゲートターンオフサイリスタ（ＧＴＯ）に代わって、高電圧・大電流ならびに高速スイッチングに優れた絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に代表される電圧駆動型の電力変換用半導体スイッチング素子（以下、単に半導体スイッチング素子と略称する）が使用される傾向にある。
【０００４】
電力変換装置に使われる半導体スイッチング素子の数は，主回路やその装置容量によって異なっている。また、社会的に重要な装置ほど、許容される装置の停止時間が限られているため、故障している半導体スイッチング素子の場所を特定するための回路を設ける必要性もでてくる。
【０００５】
図８は典型的な３相ブリッジ回路である。同図において、半導体スイッチング素子１及び還流ダイオード２を逆並列接続して片側のアーム３を形成し、このアーム３の直列接続回路を３個並列接続することによって３相ブリッジ回路４を構成している。そして、各アームの直列接続回路の両端に直流母線Ｐ，Ｎが接続され、これら直列接続された各アームの相互接続点に３相交流母線Ｒ，Ｓ，Ｔが接続される。
【０００６】
図９は図８に示した半導体スイッチング素子１のゲート制御と素子故障検出を説明するために部分的にブロックで示した回路図である。ここで、半導体スイッチング素子１は、ゲート抵抗８を介して、ゲートＧとエミッタＥとの間にオン／オフのゲート電圧を印加することによってスイッチング動作を行う。このとき、半導体スイッチング素子１のコレクタＣとエミッタＥとの間には、そのオフ期間中に主回路電圧ＶCEがかかり、オン期間中はこの半導体スイッチング素子１のオン電圧（理想的には略ゼロの電圧）となる。半導体スイッチング素子１にそれぞれ対応して設けられる第１の制御回路５は、ゲート制御信号ＧＰ（正側アームを形成する半導体スイッチング素子に対してGP-U、負側アームを形成する半導体スイッチング素子に対してＧＰ−Ｘ、・・であるがこれらをまとめてＧＰと略記する）を受けて、半導体スイッチング素子１にオン／オフのゲート電圧を印加する機能と、半導体スイッチング素子１のコレクタＣとエミッタＥとの間に印加する主回路電圧の有無を検出して第２の制御回路６に電圧監視信号ＣＦを出力する機能とを備えている。
【０００７】
図１０はＵ相アームに対応して設けられる半導体スイッチング素子の異常検出回路の概略構成を示すブロック図で、第１の制御回路５中に比較手段５１が設けられ、第２の制御回路６中に比較手段６１が設けられている。ここで、比較手段５１は、Ｕ相のＣ−Ｅ間電圧ＶCE-Uの基準値と実際に発生した電圧とを比較し、実際に発生した電圧が基準値を超えている場合、電圧ありとしてＣ−Ｅ間電圧監視信号CF-Uを出力する。そして、比較手段６１はゲート制御信号GP-Uと，前述のＣ−Ｅ間電圧監視信号CF-Uとを比較し、本来、電圧が観測されなければならないタイミングに、電圧を観測できなかった場合，異常検出信号ＣＦＤを出力する構成になっている．
図１１（ａ），（ｂ）は半導体スイッチング素子の正常時と異常時の各動作を説明するためのタイムチャートである。正常時には、（ａ）に示すように、ゲート制御信号GP-Uに対して、ゲート回路が動作してゲートＧとエミッタＥとの間に正常なゲート電圧ＶGE-Uが印加される。半導体スイッチング素子１をオン状態にすればＣ−Ｅ間電圧ＶCE-Uはなくなり、オフ状態にすれば、Ｃ−Ｅ間の電圧ＶCE-Uが観測される。この電圧を比較手段５１が基準値と比較し、観測電圧の有無としてＣ−Ｅ間の電圧と同相のＣ−Ｅ間の電圧監視信号CF-Uを出力する。この場合、ゲート制御信号GP-Uがゼロ、すなわち電力半導体素子１をオフ状態にしている間でＣ−Ｅ間に電圧を観測しており、比較手段６１から故障検出信号ＣＦＤは出力されない。
【０００８】
逆に、異常時には、（ｂ）に示すように、ゲート制御信号GP-Uがゼロ、すなわち、電力半導体素子１をオフ状態にしているにもかかわらずＣ−Ｅ間の電圧監視信号CF-Uが観測されないとすれば、比較手段６１は故障検出信号ＣＦＤを出力する。図１０に示した比較手段６１は故障検出信号ＣＦＤがどの個所に組み込まれた半導体スイッチング素子であるかの特定を可能にするので、素子交換の必要な場所が分かる。これにより、定期点検時や緊急の保守対応時に迅速に素子交換を行うことができる。
【０００９】
【発明が解決しようとする課題】
近年，装置の運転信頼性の更なる向上が要求されている。素子故障が発生してからではなく、どの素子が異常兆候を示したか、どの素子が、いつ頃、素子故障となるのかの予想ができれば、装置の稼動状況を考慮して装置の停止計画を組むことも可能である。一般に半導体スイッチング素子は手配してから納品されるまでのリードタイムが長いので、これらを事前に手配することもできる。
【００１０】
本発明は，上記の事情を考慮してなされたもので、第１の目的はどの半導体スイッチング素子が異常兆候を示したかを検出することのできる電力変換装置を提供するにある。
【００１１】
本発明の第２の目的は、どの半導体スイッチング素子がいつ頃、素子故障となるのかを予想することのできる電力変換装置を提供するにある。
【００１３】
【課題を解決するための手段】
各種の素子耐量評価を実施した結果、原因については更なる究明が必要ではあるが，素子故障の事前兆候としてゲート漏れ電流が増加することが、実験的に見出された。そこで、本発明では、半導体スイッチング素子の故障の兆候を観測する状態量として、ゲート漏れ電流の変化をモニターするものである。この場合、漏れ電流が増加するとゲート電圧が低下する原理を用いて、回路構成の簡易化を実現することができる。
【００１４】
そこで、請求項１に係る発明は、
ゲートターンオフサイリスタ、絶縁ゲートバイポーラトランジスタ等の電力変換用半導体スイッチング素子を電力変換の主回路要素とする電力変換装置において、
電力変換用半導体スイッチング素子のゲート漏れ電流を検出する漏れ電流検出手段と、
装置の使用開始時の漏れ電流を基準にして、その大きさが一定値以上変化したとき、異常の兆候を示す素子異常検出信号を出力する素子異常検出手段と、
を備えたことを特徴とする。
【００１５】
請求項２に係る発明は、請求項１に記載の電力変換装置において、漏れ電流検出手段として、電力変換用半導体スイッチング素子のゲート・エミッタ間の電圧を検出する電圧検出回路を設け、この電圧検出回路によってゲート漏れ電流を間接的に検出することを特徴とする。
【００１６】
請求項３に係る発明は、請求項２に記載の電力変換装置において、素子異常検出手段は、装置の使用開始時のゲート・エミッタ間の電圧データを記憶する初期値記憶手段と、現在のゲート・エミッタ間の電圧の検出値と初期値記憶手段に記憶された電圧データとの差を演算する電圧差演算手段と、この電圧差演算手段で演算された電圧差が予め設定された基準値を超えたとき、素子異常検出信号を出力する比較手段とを備えたことを特徴とする。
【００１７】
請求項４に係る発明は、請求項３に記載の電力変換装置において、装置の使用開始時からの使用時間を計測するタイマと、素子異常検出手段が素子異常検出信号を出力した時点におけるタイマの計測時間と、予め設定された基準値とに基づいて、電力変換用半導体スイッチング素子が故障に至るまでの寿命推定時間を予測する演算手段とを備えたことを特徴とする。
【００１８】
請求項５に係る発明は、請求項４に記載の電力変換装置において、初期値記憶手段、電圧差演算手段、比較手段及びタイマを複数組備え、前機比較手段は電圧差演算部で演算された電圧差を互いに異なる基準値を用いて比較し、演算手段は比較手段から素子異常検出信号を受信する毎に、寿命推定時間を逐次予測することを特徴とする。
【００１９】
請求項６に係る発明は、請求項１乃至５のいずれか１項に記載の電力変換装置において、電力変換用半導体スイッチング素子のゲート・エミッタ間の電圧を通常運転時よりも高くする高電圧印加手段を備え、装置の稼動に支障のない期間にこの高電圧印加手段を用いて漏れ電流を検出することを特徴とする。
【００２０】
請求項７に係る発明は、請求項１乃至６のいずれか１項に記載の電力変換装置において、半導体基板の一方の主面にコレクタ電極を形成し、他方の主面に複数のエミッタ電極及びゲート電極を形成すると共に、前記ゲート電極の直近に隣接配置された前記エミッタ電極を電圧検出専用の電極とした電力変換用半導体スイッチング素子を用いて、電力変換の主回路要素としたことを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明を図面に示す好適な実施形態に基づいて詳細に説明する。図１は本発明に係る電力変換装置の第１の実施形態の構成を部分的にブロックで示した回路図であり、図中、従来装置を示す図９と同一の要素には同一の符号を付してその説明を省略する。この実施形態は、半導体スイッチング素子１のゲートＧとエミッタＥとの間の漏れ電流検出手段として、Ｒｇと表されたゲート抵抗８及び半導体スイッチング素子１のゲートＧの相互接続点と、半導体スイッチング素子１のエミッタＥとの間に印加されるゲート電圧ＶGEを検出するＶGE検出回路９を設け、その検出信号を第１の制御回路５Ａへ伝送し，この第１の制御回路５Ａによってモニター信号ＶGEを監視し、ゲート漏れ電流が増加していると判断したときに素子異常検出信号ＣＦＤＬを第２の制御回路６に送信するように構成した点が図９と構成を異にし、これ以外は図９と同一に構成されている。なお、図９に示したゲート制御信号GP-U、ＧＰ−Ｘは図面の簡単化のために省略している。
【００２３】
図２は第１の制御回路６の具体的構成例で、特にＵ相の正側アームについて示したものであり、ＶGE検出回路９からモニター信号ＶGE-Uを受信して異常判定をする部分を示したものである。ここで、Ｕ相に対応して設けられる第１の制御回路５Ａは初期値記憶手段５２と比較手段５３とを含んでいる。このうち、初期値記憶手段５２はＶGE検出回路９により検出された半導体素子１の初期ゲート電圧値、例えば、使用開始から１時間後に手動又は自動にて登録するものであり、比較手段５３は初期値記憶手段５２に登録された初期ゲート電圧値と現在の電圧値との差を演算する電圧差演算手段を内蔵し、演算された電圧差が予め設定した基準値１より大きくなった段階で素子異常検出信号ＣＦＤＬを出力するように構成されている。
【００２４】
上記のように構成された第１の実施形態の動作を図３のタイムチャートをも参照して以下に説明する。３相ブリッジ回路４を最初に運転開始してから、例えば、１時間後に手動又は自動にてＶGE検出回路９により検出された半導体素子１の初期ゲート電圧値、すなわち、ゲート・エミッタ間の電圧値を初期値記憶手段５２に登録する。比較手段５３は、図３のタイムチャートに示すように、ＶGE検出回路９によって検出されたモニター信号ＶGE-Uの初期値Ｖｉと現在値Ｖｒとの差ΔＶGE-Uを求め、続いて、この差ΔＶGE-Uが予め設定した基準値１を超えたときに素子異常検出信号ＣＦＤＬを出力して第２の制御回路６に加える。この場合、基準値１を適切に設定することによって、素子故障となる前に異常の兆候を検出することができる。
【００２５】
以上、３相ブリッジ回路４を構成するＵ相の正側の半導体スイッチング素子１の異常検出について説明したが、他の半導体スイッチング素子１に対応して設けられる第１の制御回路５Ａにもそれぞれ図２に示したと同様な素子異常検出手段が設けられており、これによって、素子故障となる前に異常兆候を示した素子を検出することができる。
【００２６】
なお、上述した第１の実施形態では、実際のゲート駆動電圧の初期値Ｖｉと現在値Ｖｒとの差ΔＶGE-Uが基準値１を超えるか否かにより、素子異常検出を行ったが、図示を省略したもう一つのゲート電圧印加回路を設け、装置の稼動に支障の内期間に意図的に昇圧したゲート電圧を印加し、運転開始時における初期ゲート電圧値と、定期的に昇圧したゲート電圧を印加た場合のゲート電圧値との差を演算し、その差が基準値を超えたか否かを判断して異常の有無を判断するように構成することもできる。このように、通常運転時より高い電圧を使用することによって、素子異常の兆候をより早期に検出することができる。
【００２７】
また、上記の実施形態では比較手段５３が電圧差演算手段を内蔵したが、この代わりに、現在のゲート・エミッタ間の電圧の検出値と初期値記憶手段５２に保持された電圧データとの差を演算する電圧差演算手段と、この電圧差演算手段で演算された電圧差が予め設定された基準値を超えたとき、素子異常検出信号を出力する比較手段とを別個に設けて構成することもできる。
【００２８】
図４は本発明に係る電力変換装置の第２の実施形態の構成を部分的にブロックで示した回路図である。図中、第１の実施形態を示す図１と同一の要素には同一の符号を付してその説明を省略する。この第２の実施形態は第１の制御回路５Ｂにおいて、素子故障となる前の異常兆候に対応する異常検出を行って素子異常検出信号ＣＦＤＬを第２の制御回路６に加えると共に、半導体スイッチング素子が故障状態に到達するまでの時間を演算して、寿命推定時間データｔＥを第２の制御回路６に加えるようにした点が第１の実施形態と構成を異にし、これ以外は第１の実施形態と同一に構成されている。
【００２９】
図５は第１の制御回路５Ｂのうち、特に、異常検出及び寿命推定を行う部分の構成を示すブロック図である。これは、前述した初期値記憶手段５２及び比較手段５３を備え、さらに、装置の稼動時間を検出して比較手段５３が異常の兆候を検出した時点の時間データｔ１を出力するタイマ５４と、比較手段５３が異常の兆候を検出してから素子故障判定値△ＶGEＭに到達する時間ｔＥを演算し、素子異常検出信号ＣＦＤＬを出力すると共に、寿命推定時間データｔＥを出力する演算器５５とを備えている。
【００３０】
上記のように構成された第２の実施形態の動作について以下に説明する。３相ブリッジ回路４を最初に運転開始してから、例えば、１時間後に手動又は自動にてＶGE検出回路９により検出された半導体素子１の初期ゲート電圧値を初期値記憶手段５２に登録する。比較手段５３は、ＶGE検出回路９によって検出されたモニター信号ＶGE-Uの初期値Ｖｉと現在値Ｖｒとの差ΔＶGE-Uを求め、続いて、この差ΔＶGE-Uが予め設定した基準値１を超えたことを示す信号をタイマ５４に加える。タイマ５４は装置の運転開始からの時間を計時しており、比較手段５３が素子異常検出信号ＣＦＤＬを出力したとき、運転時間データｔ１を演算器５５に加える。演算器５５は予め入力してある基準値１と、運転時間データｔ１とに基づいて、モニター信号ＶGE-Uの初期値Ｖｉに対する差、すなわち、予め入力してある素子故障判定値△ＶGEに到達する寿命推定時間ｔＥを、例えば、時間（又は時間の対数）に略比例するものとして演算し、前述の素子異常検出信号ＣＦＤＬと併せて第２の制御回路６に伝送する。第２の制御回路６は素子異常検出信号ＣＦＤＬが送り込まれたこと、故障に至るまでの寿命推定時間ｔＥを表示する。これにより、素子故障に至るまでの予想時間を把握できる電力変換装置を提供することができる。
【００３１】
図６は本発明に係る電力変換装置の第３の実施形態の一部要素、すなわち、第１の制御回路の構成を示すブロック図である。ここで、比較手段５３Ａ〜５３Ｃ、タイマ５４Ａ〜５４Ｃ及び演算器５６はいずれも図４中の第１の制御回路５Ｂにそれぞれ設けられるもので、比較手段５３Ａ〜５３Ｃはそれぞれ図示を省略した初期値記憶手段５２を付帯し、このうち、比較手段５３Ａはモニター信号ＶGE-Uの初期値Ｖｉと現在値Ｖｒとの差ΔＶGE-Uを求め、この差ΔＶGE-Uが予め設定した基準値１を超えたことを示す信号をタイマ５４Ａに加える。比較手段５３Ｂはモニター信号ＶGE-Uの初期値Ｖｉと現在値Ｖｒとの差ΔＶGE-Uを求め、この差ΔＶGE-Uが予め設定した基準値２（＞基準値１）を超えたことを示す信号をタイマ５４Ｂに加える。比較手段５３Ｃはモニター信号ＶGE-Uの初期値Ｖｉと現在値Ｖｒとの差ΔＶGE-Uを求め、この差ΔＶGE-Uが予め設定した基準値３（＞基準値２）を超えたことを示す信号をタイマ５４Ｃに加える。
【００３２】
タイマ５４Ａ〜５４Ｃはそれぞれ基準値を超えたことを示す信号を受信する毎に、受信時の運転時間データｔ１〜ｔ３を演算器５６に加えるものである。演算器５６はタイマ５４Ａ〜５４Ｂからそれぞれ運転時間データｔ１〜ｔ３と、基準値１〜３とに基づいて、故障に至るまでの寿命推定時間ｔＥを予測する。
【００３３】
次に、図６に示した第３の実施形態について、その動作を説明する。図５に示した実施形態は、モニター信号ＶGE-Uの初期値Ｖｉと現在値Ｖｒとの差ΔＶGE-Uが時間（又は時間の対数）に略比例することを前提として素子故障判定値△ＶGEに到達する寿命推定時間ｔＥを演算した。しかし、ゲート電圧の初期値に対する差分ΔＶGE-Uは、半導体スイッチング素子１の使用を開始した直後の時間変化率が比較的大きく、寿命推定時間ｔＥに到達する直前における時間変化率がより大きくなるというような特性を有する。図６に示した第３の実施形態は半導体スイッチング素子１の特性に応じて予め設定した大きさの異なる基準値ごとに寿命推定時間ｔＥの演算修正を行うものである。
【００３４】
そこで、ゲート電圧の初期値に対する差分ΔＶGE-Uが基準値１に到達したとき、実験又はシミュレーション等で得られた半導体スイッチング素子１自体の特性を加味して寿命推定時間ｔＥを演算し、その後、ゲート電圧の差分ΔＶGE-Uが基準値２に到達したとき寿命推定時間ｔＥを演算修正し、さらに、ゲート電圧の差分ΔＶGE-Uが基準値３に到達したとき寿命推定時間ｔＥを再び演算修正する。これによって、寿命推定時間ｔＥを正確に検出することができる。なお、この場合、演算器５６は素子異常検出信号として、基準値１，２，３をそれぞれ超えたことを区別して第２の制御回路６に送信すると共に、その時の寿命推定時間ｔＥの演算結果を第２の制御回路６に送信する。第２の制御回路６ではこれらの信号を受信した順に表示したり、あるいは、表示値を変更、修正したりする。この結果、故障に至るまでの寿命推定時間ｔＥの予測値を修正して、第２の実施形態よりも正確な情報を提供することができる。
【００３５】
なお、第３の実施形態では、レベルの異なる３種類の基準値１，２，３を用いたが、比較手段及びタイマの組み合わせ回路をより多く設け、演算回数を増やすことによって、素子故障に至る時間の推定精度をさらに向上させることができる。また、半導体スイッチング素子１の特性が安定している場合には図６に示した比較手段５３Ｃ及びタイマ５４Ｃを除去して演算を２回しか行わないように構成することももちろん可能であり、この場合でも図５に示した第２の実施形態よりも素子故障に至る時間の推定精度を向上させることができる。
【００３６】
なお、上記の各実施形態では、初期値記憶手段５２、比較手段５３，５３Ａ，５３Ｂ，５３Ｃ、タイマ５４，５４Ａ，５４Ｂ，５４Ｃ及び演算器５５，５６を全て第１の制御回路５に設けたが、これらの構成要素を第１の制御回路５及び第２の制御回路６に分割して設けても、さらに、第２の制御回路６にのみ設けても上述したと同様な効果が得られる。
【００３７】
図７（ａ），（ｂ）は本発明に係る電力変換装置に使用するのに好適な半導体スイッチング素子１の構成を示す平面図及びその断面図である。同図において、半導体基板１０の一方の主面にコレクタを形成するコレクタ電極１３が形成され、他方の主面にエミッタを構成する複数のエミッタ電極１４、ゲート・エミッタ間の電圧の検出のためのみに用いるエミッタ電極１５及びゲートを構成するゲート電極１６が形成されている。この場合、ゲート電極１６の周囲をエミッタ電極１５によって包囲し、さらに、コレクタ電極側とエミッタ電極側との沿面絶縁を図るために、エミッタ電極１４，１５が形成される主面の全周縁部に絶縁物１１が突出した状態に形成されている。
【００３８】
この場合、エミッタ電極１４は図中、左右２列に配置されているが、一方の列のエミッタ電極１４の一つを、ゲート電極１６を平面的に包囲するように変形して形成し、このエミッタ電極をゲート漏れ電流の検出用、すなわち、ＶGE検出用のエミッタ電極１５としたものである。このように、他のエミック電極１４と比較して、ゲート電極１６に対して最も近い位置にＶGE検出用のエミック電極１５を配置することによって、
ゲートＧとエミッタＥとの間の電圧を正確に検出することができる。
【００３９】
【発明の効果】
以上の説明によって明らかなように、本発明によれば、どの半導体スイッチング素子が異常兆候を示したかを検出することができる。また、どの半導体スイッチング素子がいつ頃、素子故障となるのかを予想することができる。
【図面の簡単な説明】
【図１】本発明に係る電力変換装置の第１の実施形態の構成を部分的にブロックで示した回路図。
【図２】図１に示した第１の実施形態を構成する第１の制御回路の具体的構成を示すブロック図。
【図３】図１及び図２に示した第１の実施形態の動作を説明するためのタイムチャート。
【図４】本発明に係る電力変換装置の第２の実施形態の構成を部分的にブロックで示した回路図。
【図５】図４に示した第２の実施形態を構成する第１の制御回路の具体的構成を示すブロック図。
【図６】本発明に係る第３の実施形態の一部の要素の詳細な構成を示すブロック図。
【図７】本発明を適用するに好適な電力変換用半導体スイッチング素子として、絶縁ゲートバイポーラトランジスタの構成を示す平面図及び断面図。
【図８】電力変換装置を構成する典型的な３相ブリッジ回路の構成を示す回路図。
【図９】図８に示した半導体スイッチング素子１のゲート制御と素子故障検出を説明するために、部分的にブロックで示した回路図。
【図１０】図９に示した回路のＵ相に対応して設けられる半導体スイッチング素子の異常検出回路の概略構成を示すブロック図。
【図１１】図１０に示した異常検出回路の動作を説明するためのタイムチャート。
【符号の説明】
１  電力変換用半導体スイッチング素子
２  還流ダイオード
３  アーム
４  ３相ブリッジ回路
５，５Ａ，５Ｂ  第１の制御回路
６  第２の制御回路
８  ゲート抵抗
９  ＶGE検出回路
１０  半導体基板
１３  コレクタ電極
１４，１５  エミッタ電極
１６  ゲート電極
５１，６１  比較手段
５２  初期値記憶手段
５３，５３Ａ，５３Ｂ，５３Ｃ  比較手段
５４，５４Ａ，５４Ｂ，５４Ｃ  タイマ
５５，５６  演算器
【図１】
0004041297.tif 000002
【図２】
0004041297.tif 000003
【図３】
0004041297.tif 000004
【図４】
0004041297.tif 000005
【図５】
0004041297.tif 000006
【図６】
0004041297.tif 000007
【図７】
0004041297.tif 000008
【図８】
0004041297.tif 000009
【図９】
0004041297.tif 000010
【図１０】
0004041297.tif 000011
【図１１】
0004041297.tif 000012