(57)【特許請求の範囲】
【請求項１】
外部クロック信号に応答して内部クロック信号を発生する内部クロック信号発生回路装置であって、
前記外部クロック信号および前記内部クロック信号に応答して、前記外部クロック信号の位相と前記内部クロック信号の位相の差を表わす位相調整信号を生成する位相調整回路と、
前記外部クロック信号と前記内部クロック信号に応答して、前記外部クロック信号の周波数と前記内部クロック信号の周波数の差を表わす第１の周波数調整信号を生成する第１の周波数調整回路と、
前記内部クロック信号を生成する信号制御発振器と、
前記外部クロック信号を受けて、前記外部クロック信号に従って前記信号制御発振器の周波数を調整する第２の周波数調整信号を生成する第２の周波数調整回路と、
前記位相調整信号および前記第１の周波数調整信号および前記第２の周波数調整信号に応答して、制御信号を生成する制御値計算器とを備え、
前記信号制御発振器は、前記制御信号に応答して、前記内部クロック信号を、前記制御信号に応じて変化する内部クロック周波数で生成する、内部クロック信号発生回路装置。
【請求項２】
前記内部クロック信号発生回路装置は第１と第２の調整モードを有し、
前記第１の調整モードでは、前記位相調整回路および前記第１の周波数調整回路および前記第２の周波数調整回路が動作し、
前記第２の調整モードでは、前記位相調整回路および前記第２の周波数調整回路が動作する、請求項１記載の内部クロック信号発生回路装置。
【請求項３】
外部クロック信号に応答して内部クロック信号を発生する内部クロック信号発生回路装置であって、
前記外部クロック信号および前記内部クロック信号に応答して、前記外部クロック信号の位相と前記内部クロック信号の位相の差を表わす位相調整信号を生成する位相調整回路と、
前記外部クロック信号と前記内部クロック信号に応答して、前記外部クロック信号の周波数と前記内部クロック信号の周波数の差を表わす周波数調整信号を生成する周波数調整回路と、
前記位相調整回路および前記周波数調整信号に応答して、制御信号を生成する制御値計算器と、
前記制御信号に応答して、前記内部クロック信号を前記制御信号に応じて変化する内部クロック周波数で生成する信号制御発振器と、
動作状態指示信号に応答して、前記内部クロック信号発生回路装置の一部の構成要素の動作を停止させる動作制御回路と、
前記信号制御発振器からの内部クロック信号をバッファ処理して最終内部クロック信号を生成するクロックバッファ回路とを備え、
前記動作制御回路は、第１の動作状態においては前記位相調整回路および前記クロックバッファ回路の動作を停止させ、前記第１の動作状態と異なる第２の動作状態においては、前記クロックバッファ回路の動作を停止させる、内部クロック信号発生回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は位相同期ループ（ＰＬＬ）に関し、より特定的には、同期型メモリ装置内で使用することが可能な、個別の位相および周波数調節回路を有するＰＬＬに関する。
【０００２】
【従来の技術】
電気システムに供給される外部信号は、ノイズが加えられると必然的にその原形が損なわれる。クロック発生等の種々の用途においては、非常に安定した信号が要求される。したがって、外部信号は、できる限りノイズを取り除くように処理しなければならない。
【０００３】
外部信号に基づいて安定した内部信号を生成するために、従来のＰＬＬではその周波数が制御電流によって制御される電流制御発振器（ＣＣＯ）を用いる場合がある。位相検出器は、外部信号の位相をＣＣＯの出力の位相と比較して、位相差を示す誤差信号を生成する。ノイズを抑制するために、誤差信号はある時間にわたって平均化され、その平均値を使用してＣＣＯに与えられる制御電流が生成される。ＣＣＯの周波数は、入力信号とＣＣＯの出力との間の位相差を減少させる方向に変更される。
【０００４】
図１を参照して、外部基準クロックＥＸＴ．ＣＬＫに基づいて非常に正確な内部クロックＩＮＴ．ＣＬＫを生成するための従来のＰＬＬ３０は、ＥＸＴ．ＣＬＫ信号が供給される位相検出器３２を含む。位相検出器３２の出力は、チャージポンプ３４、ループフィルタ３６および電圧／電流変換器３８を介して、ＣＣＯ４０の制御入力に結合される。ＣＣＯの出力に結合されるレベルシフトおよびバッファ回路４２は、ＩＮＴ．ＣＬＫ信号を生成し、これがフィードバックループを介して位相検出器３２に与えられる。
【０００５】
位相検出器３２は、ＩＮＴ．ＣＬＫ信号の位相ΦｉｎｔをＥＸＴ．ＣＬＫ信号の位相Φｅｘｔと比較して、位相誤差電圧Ｖｄ＝Ｋｃ（Φｅｘｔ−Φｉｎｔ）を生成する。ここで、Ｋｃは位相検出器の利得係数と呼ばれ、ボルト／ラジアンの単位で測定される。利得係数Ｋｃは、ループフィルタ３６を充放電するのに使用されるチャージポンプ３４によって決定される。
【０００６】
位相誤差電圧Ｖｄは、ループフィルタ３６によってフィルタ処理されて、位相誤差信号のノイズおよび高周波成分が抑制される。電圧／電流変換器３８は、フィルタ処理された位相誤差電圧をＣＣＯ４０の周波数を規定する制御電流に変換する。レベルシフトおよびバッファ回路４２はＣＣＯ出力のレベルをＩＮＴ．ＣＬＫ信号が供給されるシステムにとって必要なレベルに変換し、また、ＰＬＬとそのシステムとの間のインタフェースをとる。
【０００７】
ループがロックされている場合には、制御電流は、ＣＣＯの周波数がＥＸＴ．ＣＬＫ信号の平均周波数と等しくなるようにする。ＥＸＴ．ＣＬＫ信号の各サイクルに対し、ただ１つのＣＣＯの出力のサイクルが存在する。ロックに必要な制御電流を維持するには、通常、位相検出器から非ゼロの出力がもたらされる必要がある。したがって、ループは、何らかの位相誤差が現存したまま動作する。
【０００８】
周波数は位相から派生するものであるため、従来のＰＬＬは、入来信号の位相を調節するのと同時に、その周波数の調節を行なう。この周波数および位相の調節は、位相検出器３２を使用して行なう。位相検出器３２は、フィードバックループを介して供給されたＣＣＯ出力信号の周波数で位相の比較を行なう。位相検出器３２の出力における誤差信号は、瞬間的な位相差を示す。ループフィルタ３６はある時間にわたる誤差信号を平均化して平均値を生成し、この平均値を使用してＣＣＯ４０に供給される制御電流が生成される。制御電流によって引き起こされるＣＣＯの中心周波数からのずれは、ｄΦ0 ／ｄｔと表わすことができる。ここで、Φ0 はＣＣＯ出力の位相であって、これは、ＰＬＬ３０によって生成されるＩＮＴ．ＣＬＫ信号の位相Φｉｎｔに等しい。換言すれば、従来のＰＬＬは、同一ループ内で周波数および位相の調整を行なう。
【０００９】
ＰＬＬはロックしていない状態から始まって、ロックした状態にされなければならない。従来のＰＬＬをロックした状態にする過程は、基準ＥＸＴ．ＣＬＫ信号に対するＩＮＴ．ＣＬＫ信号のばらつきに追随する位相検出器３２によって行なわれ、大抵、低速かつ信頼できないプロセスである。具体的に、たとえば、ＥＸＴ．ＣＬＫ信号に対してＩＮＴ．ＣＬＫ信号の位相が進んでいる場合、すなわち、ＩＮＴ．ＣＬＫ信号の周波数がＥＸＴ．ＣＬＫ信号の周波数よりも高い場合、位相検出器３２は、チャージポンプ３４によりループフィルタ３６の出力電位を上昇させる。これに応じて、電圧／電流変換器３８は、ＣＣＯ４０に供給される制御電流の値を小さくする。その結果、ＣＣＯ４０の出力のＩＮＴ．ＣＬＫ信号の周波数が低下する。このようにＩＮＴ．ＣＬＫの周波数が低下することで、ＩＮＴ．ＣＬＫ信号が遅延し、これにより、ＥＸＴ．ＣＬＫ信号に対するＩＮＴ．ＣＬＫ信号の位相進みが低減される。
【００１０】
一方、ＥＸＴ．ＣＬＫ信号に対してＩＮＴ．ＣＬＫ信号の位相が遅れている場合、すなわち、ＩＮＴ．ＣＬＫ信号の周波数がＥＸＴ．ＣＬＫ信号の周波数よりも低い場合には、位相検出器３２によってチャージポンプ３４がループフィルタ３６の出力電位を低下させる。応じて、電圧／電流変換器３８はＣＣＯ４０に供給される制御電流の値を上昇させる。制御電流が増加すると、ＣＣＯ４０の出力におけるＩＮＴ．ＣＬＫ信号の周波数が高くなる。このようにＩＮＴ．ＣＬＫの周波数が高くなることによって、ＥＸＴ．ＣＬＫ信号に対するＩＮＴ．ＣＬＫ信号の位相遅れが低減されるようになる。
【００１１】
【発明が解決しようとする課題】
しかし、従来のＰＬＬにおいては、ＩＮＴ．ＣＬＫ信号の周波数がＥＸＴ．ＣＬＫの周波数に近づいてロックされた状態に至るのに、長い時間がかかる。したがって、ループをロックされた状態にするのに必要とされる時間を短縮できる、ＰＬＬを提供することが望まれる。
【００１２】
もしＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数に十分近ければ、従来のＰＬＬはちょっとの位相変化でロックする。ロックに先立ってスリップするサイクルはない。広い周波数範囲にわたって、スリップサイクルなしでループをロック状態にすることができるように動作する、ＰＬＬを提供することが望まれる。
【００１３】
小さい位相誤差であればＰＬＬをロック状態に維持することは可能である。しかし、もし誤差が大きくなってＣＣＯがサイクルを飛ばすようになれば、そのＰＬＬは同期が外れたとみなされ、再びロック状態とするのに回復時間が必要となる。したがって、回復時間が短くて済むＰＬＬを提供することが望まれる。
【００１４】
したがって、この発明の１つの目標は、従来のＰＬＬと比較して、そのループをロックされた状態にするのに必要とされる時間を短縮することのできるＰＬＬを提供することである。
【００１５】
この発明の別の目標は、広い周波数範囲で、スリップサイクルなしでそのループをロックされた状態にすることができるように動作する、ＰＬＬを提供することである。
【００１６】
この発明のさらなる目標は、必要とされる回復時間が短い、ＰＬＬを提供することである。
【００１７】
【課題を解決するための手段】
この発明の以上のおよび他の目標は、外部クロック信号に応答して内部クロック信号を生成するためのシステムを提供することによって、少なくとも部分的に達成される。このシステムは、外部クロック信号および内部クロック信号に応答して外部クロック信号の位相と内部クロック信号の位相との差を表わす位相調整信号を生成するための位相調整回路を含む。周波数調整回路は、外部クロック信号および内部クロック信号に応答して、外部クロック信号の周波数と内部クロック信号の周波数との間の差を表わす周波数調整信号を生成する。制御値計算器は、位相調整信号および周波数調整信号に応答して、信号制御発振器に供給されるべき制御信号を生成する。信号制御発振器は、その制御信号に応答して変動する内部クロック周波数で内部クロック信号を生成する。
【００１８】
この発明の一実施の形態に従えば、周波数調整回路として、さらに、信号制御発振器の発振周波数を調整する第２の周波数調整信号を生成する第２の周波数調整回路が設けられてもよい。制御値計算器は、位相調整信号、周波数調整信号および第２の周波数調整信号に従って信号制御発振器に供給される制御信号を生成する。
また、この発明の別の一実施の形態においては、信号制御回路からの内部クロック信号をバッファ処理して最終内部クロック信号を生成するクロックバッファ回路と、動作状態指示信号に応答して、回路装置内部の構成要素の動作を停止させる動作制御回路が設けられてもよい。この動作制御回路は、第１の動作状態においては位相調整回路およびクロックバッファ回路の動作を停止させ、第２の動作状態においてはクロックバッファ回路の動作を停止させる。
この発明の実施の形態に従えば、周波数調整回路は、外部および内部クロック信号に応答して内部クロック信号の瞬間周波数と外部クロック信号の瞬間周波数との間の差を示す周波数誤差信号の瞬時値を生成するための周波数検出器を含んでもよい。累算器は、周波数検出器に結合されて、所定の時間にわたって周波数誤差信号の瞬時値を累積して、その所定の時間における周波数差の平均値を示す累積信号を生成してもよい。累算器には調整回路が結合されて、累積信号を調節して周波数調整信号が生成されてもよい。
【００１９】
この発明の別の実施の形態に従えば、周波数調整回路は第１のカウンタを含んでもよい。第１のカウンタは外部クロック信号および内部クロック信号に応答して、内部クロック信号が第１の論理レベルにある半サイクルにおける外部クロック信号の周期の数を数える。第２のカウンタが、内部クロック信号が第２の論理レベルにある半サイクルにおける外部クロック信号の周期の数を数えてもよい。第３のカウンタが、外部クロック信号が第１の論理レベルにある半サイクルにおける内部クロック信号の周期の数を数えてもよい。最後に、第４のカウンタが、外部クロック信号が第２の論理レベルにある半サイクルにおける内部クロック信号の周期の数を数えてもよい。
【００２０】
第１、第２、第３および第４の加算器は第１、第２、第３および第４のカウンタにそれぞれ結合されて、第１、第２、第３および第４のカウンタによって生成されるｎビットのカウントを累積してｍビットの累積値を生成する。第１、第２、第３および第４のデコーダは第１、第２、第３および第４の加算器にそれぞれ結合されて、第１、第２、第３および第４の周波数制御値を生成し、これらが位相調整信号を表わす基準値とともに、制御値計算器に供給される。これに応答して、制御値計算器は、第１または第２の周波数制御値を基準値に加えるか、または、基準値から第３または第４の周波数制御値を減じる。
【００２１】
第１、第２、第３および第４のデコーダに基準電流を供給して第１、第２、第３および第４の周波数制御値を第１、第２、第３および第４の周波数制御電流として表わすために、基準電流発生器が設けられてもよい。基準値は、ベース電流によって表されてもよい。これら第１、第２、第３および第４の周波数制御電流ならびにベース電流に応答して、制御値計算器は、内部クロック信号の周波数および位相を調整するように信号制御発振器に供給される制御電流を発生することができる。
【００２２】
この発明のさらに他の実施の形態に従えば、周波数調整回路は第１の分周器を含んでもよい。第１の分周器には内部クロック信号が供給されて、所定の数で分周された内部クロック信号の周波数に等しい周波数の分周内部クロック信号を生成する。第２の分周器には外部クロック信号が供給されて、所定の数で分周された外部クロック信号の周波数に等しい周波数の分周外部クロック信号を生成する。
【００２３】
第１のカウンタが、第１の分周器に結合されかつ外部クロック信号を供給されて、分周された内部クロック信号の半サイクルにおける外部クロック信号の周期の数を数えるようにされてもよい。第２のカウンタが、第２の分周器に結合されかつ内部クロック信号を供給されて、分周された外部クロック信号の半サイクルにおける内部クロック信号の周期の数を数えるようにされてもよい。
【００２４】
第１および第２の加算器が第１および第２のカウンタにそれぞれ結合されて、第１および第２のカウンタによって生成されたｎビットのカウント値を累算して、ｍビットの累算値を生成するようにされてもよい。第１および第２のデコーダが第１および第２の加算器にそれぞれ結合されて、制御値計算器に供給される第１および第２の周波数制御値を生成するようにされてもよい。これに応答して、制御値計算器はその第１の周波数制御値を基準値に加えるか、または、基準値から第２の周波数制御値を減じる。
【００２５】
この発明の別の実施の形態に従えば、周波数調整回路によって行なわれる粗い周波数調整および位相調整回路によって行なわれる位相の調整に加えて、信号制御発振器の周波数の微同調を行なうために、微調整回路が設けられてもよい。微調整回路は、外部クロック信号を信号制御発振器の周期によって規定される遅延量だけ遅延するための、遅延モニタを含んでもよい。比較器は、外部クロック信号と遅延モニタによって生成された遅延外部クロック信号とを比較して微制御信号を生成してもよく、これが制御値計算器に供給されて制御信号が修正される。
【００２６】
この発明のさらに別の実施の形態に従えば、微調整回路は遅延モデルを含んでもよい。遅延モデルは外部クロック信号に応答して、信号制御発振器の周期よりも短い第１の遅延時間だけ遅延された第１の出力信号を、および、信号制御発振器の周期よりも長い第２の遅延時間だけ遅延された第２の出力信号を生成する。
【００２７】
ロジック回路が、遅延モデルに結合されかつ遅延モデルへの入力信号を供給されて、この入力信号が第１のレベルから第２のレベルになる際の第１および第２の出力信号の論理レベルを判定してもよい。ロジック回路は、上記入力信号が第１のレベルから第２のレベルになるとき、第１および第２の出力信号の両方が第１のレベルにある場合にはダウン信号を発生し、第１および第２の出力信号の両方が第２のレベルにある場合にはアップ信号を発生する。制御値計算器は、アップ信号に応答して制御信号の値を増すか、または、ダウン信号に応答して制御信号の値を減じてもよい。
【００２８】
遅延モデルには分周器が結合されてもよい。分周器は、周波数が、予め定められた量で分周された外部クロック信号の周波数に等しい、入力信号を生成する。
【００２９】
第１の加算器がロジック回路に結合されて、アップ信号の瞬時値を累算してアップ信号のｍビットの累算値を生成するようにされてもよい。第２の加算器がロジック回路に結合されて、ダウン信号の瞬時値を累算してダウン信号のｍビットの累算値を生成してもよい。第１および第２のデコーダが第１および第２の加算器にそれぞれ結合されて、制御値計算器に供給されるべき第１および第２の微同調値を生成してもよい。これに応答して、制御値計算器は第１の微同調値を基準値に加えるか、または、基準値から第２の微同調値を減じる。
【００３０】
信号制御発振器は、ｋ個の直列に接続されたインバータ段を有するリングオシレータを含んでもよい。ここで、ｋは奇数である。遅延モデルは、リングオシレータのインバータ段と同様の遅延段の、２ｋ個より多い直列接続を含んでもよい。第１の出力信号は、遅延段２ｋ−ｌの出力において生成され得る。ここでｌは整数である。たとえば、ｌは１に等しくてもよい。第２の出力信号は、遅延段２ｋ＋ｌの出力において生成され得る。
【００３１】
微調整回路はまた、基準電流発生器を含んでもよい。基準電流発生器は第１および第２のデコーダに基準電流を供給して、第１および第２の微同調値を第１および第２の微同調電流として表わす。制御値計算器は、リングオシレータにその周波数を同調するよう供給されるべき、制御電流を生成する。
【００３２】
この発明の方法に従えば、外部クロック信号と同期した内部クロック信号を生成するのに、以下のステップが実行される：
（ａ）  内部クロック信号の位相を外部クロック信号の位相と比較して、内部クロック信号と外部クロック信号との間の位相および周波数の差を表わす位相調整信号を生成するステップと、
（ｂ）  上記位相を比較するステップとは独立して、内部クロック信号の周波数を外部クロック信号の周波数と比較して、内部クロック信号の周波数と外部クロック信号の周波数との差を表わす周波数調整信号を生成するステップと、
（ｃ）  位相調整信号および周波数調整信号を表わす制御信号を生成するステップと、
（ｄ）  その制御信号によって信号制御発振器を制御して、外部制御信号と同期した内部制御信号を生成するステップ。
【００３３】
位相を比較するステップと周波数を比較するステップとは、別々の回路によって実行されてもよい。
【００３４】
さらに、内部クロック信号の周波数が外部クロック信号の周波数に近い場合には、信号制御発振器の微同調が実行されてもよい。この微同調のステップは、外部クロック信号を信号制御発振器の周期によって規定される遅延時間だけ遅延するステップを含んでもよい。遅延された外部クロック信号は外部クロック信号と比較されて、微同調信号が生成され得る。その結果得られる制御信号は、これら位相調整信号、周波数調整信号および微同調信号を表わすように生成される。
【００３７】
この発明のさらに他の利点は、以下の詳細な説明から当業者には容易に明らかとなるであろう。
【００３８】
【発明の実施の形態】
詳細な説明においては、この発明の好ましい実施の形態のみが示されかつ記載されているが、これは単に、この発明を実現するために考えられる最良の形態を示したものである。理解されるように、この発明は他のおよび種々の実施の形態が可能であって、そのいくつかの詳細は、種々の明らかな観点で修正が可能であるが、それらはすべて、この発明から離れるものではない。したがって、示される図面および説明は、例示としてのものであるとみなされるべきであって、限定するものと考えられてはならない。
【００３９】
図２に、この発明が有効に用いられ得る、例示的なシステムの概略的ブロック図を示す。この例示的なシステムは、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）等の、クロック信号に同期化されてメモリアクセス時間が低減される、同期型半導体メモリ装置１００である。メモリ装置１００は、外部クロック信号ＥＸＴ．ＣＬＫが供給されるクロックバッファ１０２を含んでもよい。クロックバッファ１０２を介して、ＥＸＴ．ＣＬＫ信号は内部クロック信号ＩＮＴ．ＣＬＫを生成するためのＰＬＬを含む内部同期信号発生器１０４に送出される。内部制御信号発生器１０６は内部同期信号発生器１０４から与えられたＩＮＴ．ＣＬＫ信号を使用して、種々のメモリ動作を制御するための内部制御信号を生成する。
【００４０】
同期型メモリ装置１００は、行および列に配列されたメモリセルを有する、メモリセルアレイ１０８を含む。ＩＮＴ．ＣＬＫ信号が供給されるアドレスバッファ１１０は、外部アドレス信号を受けて、内部行アドレス信号および内部列アドレス信号を生成する。
【００４１】
行デコーダ１１２は内部制御信号発生器１０６からの内部制御信号によって制御されて、内部行アドレス信号をデコードしてメモリセルアレイ１０８内の対応の行を選択する。列デコーダ１１４は、内部制御信号発生器１０６からの内部制御信号によって制御されて、列デコーダ１１４をまた、能動化する作用を持つ内部列アドレス信号をデコードし、メモリセルアレイ１０８内の複数の列およびそれらの選択された列に接続されたセンスアンプ１１６を同時に選択して、選択された行に結合されたメモリセル内に記憶されたデータを読出しかつ増幅する。
【００４２】
内部制御信号発生器１０６からの内部制御信号によって制御されるセンスアンプ１１６は、列デコーダ１１４からの列選択信号に応答して、選択された列を内部データバスに接続する。内部制御信号発生器１０６からの内部制御信号によって制御される選択回路１１８は、アドレスバッファ１１０から供給される内部選択アドレス信号に対応するデータを選択する。出力回路１２０は内部制御信号発生器１０６によって制御されて、選択されたデータをデータ入出力端子１２２に供給する。
【００４３】
外部コマンド信号はコマンドバッファ１２４を介してコマンドデコーダ１２６に供給される。コマンドデコーダ１２６は外部コマンドをデコードして、ＩＮＴ．ＣＬＫ信号を生成するようにクロックバッファ１０２と内部同期信号発生器１０４内のＰＬＬの種々の素子とを制御するためのコマンドクロックＡ〜Ｅを生成する。これについては、後により詳細に説明する。
【００４４】
以上のように、同期型メモリ装置１００の動作は、外部クロック信号ＥＸＴ．ＣＬＫに応答して内部同期信号発生器１０４内のＰＬＬによって生成される内部クロック信号ＩＮＴ．ＣＬＫを使用して同期化される。
【００４５】
図３を参照して、この発明のＰＬＬ１４０は、２つの別個の回路を用いて、内部クロックＩＮＴ．ＣＬＫの周波数の調整を、その内部クロックの位相の調整とは独立して行なう。位相調整回路１４２においては、ＰＬＬ１４０は内部クロックＩＮＴ．ＣＬＫと外部クロックＥＸＴ．ＣＬＫとの間の位相差および周波数差を検出して、位相誤差を決定する（ステップ１４４）。スタッキングのステップ１４６において、この位相誤差が予め定められた時間にわたって平均化され、その平均値を使用して、検出された位相差および周波数差を反映する制御電流が生成される。
【００４６】
周波数調整回路１４８においては、ＰＬＬ１４０はＩＮＴ．ＣＬＫ信号の周波数とＥＸＴ．ＣＬＫ信号の周波数との間の差を検出して、周波数誤差を決定する（ステップ１５０）。その後、スタッキングステップ１５２が行なわれて、上記予め定められた時間にわたって周波数誤差が平均化される。こうして生成された平均値は、検出された周波数差に対応する制御電流を示す。
【００４７】
ステップ１５４において、ステップ１４６および１５２において生成された値を使用して、ＣＣＯに供給されるべき制御電流の値が計算される。この制御電流値に従って、ＣＣＯの周波数が、ステップ１５０において検出された周波数差、ならびに、ステップ１４４で検出された位相差および周波数差を小さくするように修正される。制御電流を得るための計算は、予め設定されたアルゴリズムに従って行なわれる。ステップ１５６において、ＣＣＯの周波数は、制御電流の計算値に応答して、内部クロックと外部クロックとの間の周波数差を小さくするように変動する。
外部基準クロックＥＸＴ．ＣＬＫが最初に与えられたときには、外部クロックと内部クロックとの周波数差があまりにも大きすぎて、ＰＬＬ１４０の同期が外れている場合がある。この場合には、周波数調整回路１４８が粗い調整モードで動作して、ＣＣＯの周波数を外部クロックの周波数に近づけるようにする。粗い調整モードでの動作は、ロックの限界に至るまで、すなわち、ＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数に対してループがロック状態に至るのに十分なほど近づくまで、行なわれる。ＰＬＬ１４０の同期がはずれている場合には、位相調整回路１４２はほとんど影響を及ぼさない。ＣＣＯは、ほとんど排他的に周波数調整回路１４８によって制御される。
【００４８】
周波数調整回路１４８によって周波数誤差がロックの限界内に入ると、ＰＬＬ１４０はロックされた動作モードに移って、精密な位相および周波数調整を行なう。このモードにおいては、ＣＣＯの位相積分特性により、位相調整回路１４２が周波数調整回路１４８よりも優勢になる。
【００４９】
図４を参照して、ＰＬＬ１４０の位相調整回路１４２は、位相検出器１６０を含む。位相検出器１６０の第１の入力には、外部基準クロックＥＸＴ．ＣＬＫが供給される。内部クロックＩＮＴ．ＣＬＫは、フィードバックループを介して位相検出器１６０の第２の入力に供給される。位相検出器１６０は、ＩＮＴ．ＣＬＫ信号の位相をＥＸＴ．ＣＬＫ信号の位相と比較する。周波数は位相から派生するため、位相検出器１６０は同時に、ＩＮＴ．ＣＬＫ信号の周波数とＥＸＴ．ＣＬＫ信号の周波数との比較も行なう。位相検出器１６０の出力は、ＩＮＴ．ＣＬＫ信号とＥＸＴ．ＣＬＫ信号との間の瞬間的な位相および周波数差を示す位相誤差信号を生成する。
【００５０】
チャージポンプ１６２は位相検出器１６０の出力に結合されて、チャージポンプ１６２に接続されているループフィルタ１６４を充放電する。ループフィルタ１６４は、予め定められた時間における位相誤差信号の値を平均化することによって、その信号をフィルタ処理して、ノイズを抑制しかつ高周波成分を取除く。換言すれば、ループフィルタ１６４への入力が雑音の多い信号であるのに対し、その出力は、ノイズ除去された形の位相誤差信号である。
【００５１】
ループフィルタ１６４の重要な特性の２つに、その帯域幅が大量のノイズを除去するのに十分なほど狭いことと、ループフィルタ１６４がループがロックされている状態において誤差信号の周波数に自動的に追随することとがある。電圧／電流変換器１６６をループフィルタ１６４の出力に結合して、その電圧を、ＩＮＴ．ＣＬＫ信号とＥＸＴ．ＣＬＫ信号との間の位相差および周波数差に対応するベース電流へと変換できるようにしてもよい。
【００５２】
ＩＮＴ．ＣＬＫ信号の位相がＥＸＴ．ＣＬＫ信号よりも進んでいるとき、すなわち、ＩＮＴ．ＣＬＫ信号の周波数がＥＸＴ．ＣＬＫ信号の周波数よりも高い場合、位相検出器１６０はチャージポンプ１６２により、ループフィルタ１６４の出力の電位を上昇させる。応じて、電圧／電流変換器１６６はベース電流の値を低減する。
【００５３】
一方、ＥＸＴ．ＣＬＫ信号よりもＩＮＴ．ＣＬＫ信号の位相が遅れている場合、すなわち、ＩＮＴ．ＣＬＫ信号の周波数がＥＸＴ．ＣＬＫ信号の周波数よりも低い場合には、位相検出器１６０はチャージポンプ１６２によりループフィルタ１６４の出力の電位を低減させる。応じて、電圧／電流変換器１６６はベース電流の値を上昇させる。
【００５４】
ＰＬＬ１４０の周波数調整回路１４８は、周波数検出器１６８、累算器１７０および電流調節器１７２を含む。周波数検出器１６８の第１の入力には外部基準クロックＥＸＴ．ＣＬＫが供給され、その第２の入力にはフィードバックループを介して内部クロックＩＮＴ．ＣＬＫが供給される。周波数検出器１６８の出力は、ＩＮＴ．ＣＬＫ信号とＥＸＴ．ＣＬＫ信号との瞬間的な周波数の差を示す、周波数誤差信号の瞬時値を生成する。
【００５５】
累算器１７０は、予め設定された時間にわたって周波数誤差信号の瞬時値を累積して、その予め設定された時間における周波数差の平均値を示す出力電流を生成する。電流調節器１７２は累算器１７０から供給される電力を調節して、周波数誤差を表わす制御電流を生成する。
【００５６】
電流計算器１７４は、ＥＸＴ．ＣＬＫ信号とＩＮＴ．ＣＬＫ信号との周波数の差が正の値であると考えられるか負の値であると考えられるかに応じて、電圧／電流変換器１６６によって生成されるベース電流値と、電流調節器１７２によって生成される制御電流値とを加算または減算する。
【００５７】
ＣＣＯ１７６の制御入力は、電流計算器１７４の出力に接続される。たとえば、奇数段のインバータを有するリングオシレータがＣＣＯ１７６として使用される。
【００５８】
外部基準クロックＥＸＴ．ＣＬＫが最初に与えられたときには、ＣＣＯ１７６の周波数は、位相調整回路１４２内の電圧／電流変換器１６６によって生成されるベース電流によって決定することができる。もしＰＬＬ１４０の同期が外れている場合には、周波数調整回路１４８は粗い調整モードで動作して、ＣＣＯの周波数を外部クロックＥＸＴ．ＣＬＫの周波数に近づくようにする。この粗い調整の動作モードは、ロックの限界に達するまで行なわれる。ＰＬＬ１４０の同期が外れている場合には、位相調整回路１４２はほとんど影響を及ぼさない。ＣＣＯの周波数のずれは、ほとんど排他的に、周波数調整回路１４８内の電流調節器１７２によって生成される制御電流によって決定される。電流計算器１７４によって生成される電流は、ＣＣＯ１７６の制御入力に供給される。この電流の値が低下すると、ＣＣＯ１７６の出力における周波数も低下する。一方、この電流の値が増加すると、ＣＣＯの周波数も増加する。
【００５９】
周波数調整回路１４８によりＣＣＯの周波数とＥＸＴ．ＣＬＫの周波数との差が十分に小さくなり周波数誤差がロック限界内に入ると、ＰＬＬ１４０はロック状態の動作モードに移って、精密な位相および周波数調整を行なう。この動作モードにおいては、ＣＣＯ１７６の位相積分特性により、位相調整回路１４２において生成されるベース電流が、周波数調整回路１４８において生成される制御電流よりも優勢となる。
【００６０】
ＣＣＯ１７６の出力に結合されるレベルシフトおよびバッファ回路１７８は、ＩＮＴ．ＣＬＫ信号を生成し、これが、フィードバックループを介して位相検出器１６０および周波数検出器１６８に供給される。レベルシフトおよびバッファ回路１７８は、ＣＣＯの出力のレベルを、ＩＮＴ．ＣＬＫ信号が供給されるシステムが求めるレベルへと変換し、また、ＰＬＬ１４０とそのシステムとのインタフェースをとる。
【００６１】
位相調整回路１４２に加えて周波数調整回路１４８を用いることにより、周波数の調整は、位相の調整とは独立して行なわれる。これにより、この発明のＰＬＬ１４０は、従来のＰＬＬよりもはるかに速くロック状態に至ることが可能となる。したがって、この発明によれば、ＥＸＴ．ＣＬＫ信号が最初に与えられる瞬間から、ＩＮＴ．ＣＬＫ信号がそのＥＸＴ．ＣＬＫ信号と同期するようになる瞬間までの遷移時間を、はるかに低減することが可能となる。
【００６２】
さらに、周波数調整回路１４８は、ＰＬＬ１４０が同期が外れた状態の後にロックした状態に戻るのに必要とされる回復時間を、従来のＰＬＬに比べて低減することができる。
【００６３】
さらに、周波数検出器１６８を使用してクロックＥＸＴ．ＣＬＫおよびＩＮＴ．ＣＬＫの周波数差を検出することにより、ＰＬＬ１４０は、従来のＰＬＬと比較して、ロックイン動作を行なうことができる周波数範囲をはるかに増大することが可能となる。
【００６４】
図５は、位相調整回路１８２に加えて周波数調整回路１８０を用いる、ＰＬＬの例示的な実施の形態を示す。周波数調整回路１８０は、参照番号１８４が付された、４つのカウンタＡ、Ｂ、ＣおよびＤを含むことができる。カウンタ１８４の各々には、外部基準クロックＥＸＴ．ＣＬＫおよび内部クロックＩＮＴ．ＣＬＫ、または、ＥＸＴ．ＣＬＫ信号を反転した基準クロックＥＸＴ．ＣＬＫ／およびＩＮＴ．ＣＬＫ信号を反転した内部クロックＩＮＴ．ＣＬＫ／が供給される。上述のように、ＩＮＴ．ＣＬＫ信号はフィードバックループを介してＰＬＬの出力から発生される。
【００６５】
カウンタ１８４は、ＥＸＴ．ＣＬＫ信号およびＩＮＴ．ＣＬＫ信号内のクロックの数を数えて、その計数動作の結果を表わすｎビットのカウント値を生成する。たとえば、カウンタＡは、ＩＮＴ．ＣＬＫ信号のハイレベルの半サイクルにおけるＥＸＴ．ＣＬＫの周期の数を数えるのに使用される。カウンタＢが、ＩＮＴ．ＣＬＫ信号のローレベルの半サイクルにおける、ＥＸＴ．ＣＬＫの周期の数を数えてもよい。カウンタＣが、ＥＸＴ．ＣＬＫ信号のハイレベルの半サイクルにおける、ＩＮＴ．ＣＬＫの周期の数を数える。最後に、カウンタＤが、ＥＸＴ．ＣＬＫ信号のローレベルの半サイクルにおける、ＩＮＴ．ＣＬＫの周期の数を数えるのに使用される。この場合、カウンタＢおよびカウンタＤには、カウンタＢおよびＤの入力に結合されたインバータＩによって生成される、反転クロックＥＸＴ．ＣＬＫ／およびＩＮＴ．ＣＬＫ／が供給される。
【００６６】
加算器１８６は各カウンタ１８４の出力に結合されて、対応のカウンタ１８４によって生成されたｎビットのカウントを累算して、ｍビット値を生成する。電流デコーダ１８８は各加算器１８６の出力に結合されて、対応の加算器１８６の出力値を表わす制御電流を生成する。
【００６７】
電流発生器１９０は、電流デコーダ１８８の各々に、電流の基準値を与える。電流デコーダ１８８は対応の加算器１８６の出力値に従って基準電流を修正して、制御電流を生成する。
【００６８】
位相調整回路１８２は位相検出器１９２を含む。位相検出器１９２は、ＥＸＴ．ＣＬＫ信号およびＩＮＴ．ＣＬＫ信号を受けて、ＥＸＴ．ＣＬＫ信号とＩＮＴ．ＣＬＫ信号との位相差および周波数差を表わす、位相誤差信号を生成する。この位相誤差信号はチャージポンプ１９４、ループフィルタ１９６および電圧／電流変換器１９８によって処理されて、その位相誤差信号に対応するベース電流が生成される。位相調整回路１８２の各要素は、図３および図４に関連して上に記載した位相調整回路１４２の対応する要素と同様に動作する。
【００６９】
電流計算器２００は、電流デコーダ１８８および電圧／電流変換器１９８の出力に結合されて、電流デコーダ１８８によって生成された制御電流の値をベース電流の値に加算するか、またはベース電流の値から制御電流の値を減算する。たとえば、カウンタＡおよびＢに対応する電流デコーダ１８８によって生成された値はベース電流の値に加えられ、一方、カウンタＣおよびＤに対応する電流デコーダ１８８によって生成された値はベース電流の値から減じられる。
【００７０】
電流計算器２００は、たとえばリングオシレータで構成されるＣＣＯの制御入力に供給されるべき電流を生成する。ＥＸＴ．ＣＬＫ信号が最初に与えられたときに、ＣＣＯの周波数がベース電流によって決定される。電流計算器２００からの電流に応答して、ＣＣＯの周波数は、ＥＸＴ．ＣＬＫ信号とＩＮＴ．ＣＬＫ信号との間の位相差および周波数差を小さくするように変動する。ＣＣＯの出力信号がレベルシフトおよびバッファ回路によって処理されて、ＩＮＴ．ＣＬＫ信号が生成されるようにしてもよい。
【００７１】
ＰＬＬの同期が外れている場合、周波数調整回路１８０は粗い調整のモードで動作して、ＣＣＯの出力のクロックＩＮＴ．ＣＬＫの周波数を外部クロックＥＸＴ．ＣＬＫの周波数に近づけるようにする。図６に示すように、外部クロックＥＸＴ．ＣＬＫの周波数が内部クロックＩＮＴ．ＣＬＫの周波数よりも高い場合には、カウンタＡがＩＮＴ．ＣＬＫ信号のハイレベルの半周期におけるＥＸＴ．ＣＬＫの周期（１サイクルの期間）の数を数える。ＩＮＴ．ＣＬＫ信号のローレベルの半周期におけるＥＸＴ．ＣＬＫの周期の数を決定するために、カウンタＢがＩＮＴ．ＣＬＫ／信号のハイレベルの半周期におけるＥＸＴ．ＣＬＫ／信号の周期の数を数える。カウンタＡおよびＢは、ＩＮＴ．ＣＬＫ信号およびＩＮＴ．ＣＬＫ／信号のハイレベルの半サイクルにおけるＥＸＴ．ＣＬＫ信号およびＥＸＴ．ＣＬＫ／信号の最初の周期を無視して、その最初の周期に続くＥＸＴ．ＣＬＫおよびＥＸＴ．ＣＬＫ／の周期に応答してのみカウントを生成してもよい。
【００７２】
ＩＮＴ．ＣＬＫ信号およびＩＮＴ．ＣＬＫ／信号のハイレベルの半サイクルは、カウンタＡおよびカウンタＢのそれぞれに対する、計数の評価期間を規定する。この評価期間に続くのが、ＩＮＴ．ＣＬＫ信号およびＩＮＴ．ＣＬＫ／信号の次のローレベルの半サイクルによって規定される転送期間である。評価期間中、カウンタＡおよびＢは出力カウントを生成する。転送期間中、生成されたカウント値は対応の加算器１８６によって累算される。
【００７３】
したがって、２以上のＥＸＴ．ＣＬＫまたはＥＸＴ．ＣＬＫ／の周期がＩＮＴ．ＣＬＫ信号またはＩＮＴ．ＣＬＫ／信号のハイレベルの半サイクルにおいて検出された場合、カウンタＡおよびＢはｎビット値によって表わされる対応のカウント値を生成する。図６に示す例においては、カウンタＡおよびＢの各々は２つのＥＸＴ．ＣＬＫ周期を検出する。したがって、それらのカウント値は１に等しく、これは０００１によって表わされ得る。しかし、カウンタＣおよびＤはカウント値を生成しない。ＥＸＴ．ＣＬＫの周波数がＩＮＴ．ＣＬＫの周波数よりも高いためである。
【００７４】
カウンタＡおよびＢに結合される加算器１８６は、予め定められた数のＩＮＴ．ＣＬＫまたはＩＮＴ．ＣＬＫ／の半サイクル中に生成されるｎビットのカウント値を累算して、対応するｍビット値を生成する。カウンタＡおよびＢに対応する電流デコーダ１８８は、加算器１８６によって生成されるｍビット値を表わす値を有する制御電流を生成する。制御電流の値はベース電流の値に加えられて、ＣＣＯに与えられる電流が増加する。応じて、ＣＣＯの周波数はＩＮＴ．ＣＬＫの周波数を高くするように上昇して、それにより、ＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数に近づく。
【００７５】
図７に示すように、ＥＸＴ．ＣＬＫの周波数がＩＮＴ．ＣＬＫの周波数よりも低い場合には、カウンタＡおよびＢはカウント値を生成しない。しかし、カウンタＣおよびＤがそれぞれ、ＥＸＴ．ＣＬＫ信号のハイレベルおよびローレベルの半サイクルにおけるＩＮＴ．ＣＬＫの周期の数を数える。必要なカウント値を得るために、カウンタＤは、ＥＸＴ．ＣＬＫ／信号のハイレベルの半サイクルにおけるＩＮＴ．ＣＬＫ／の周期の数を数えてもよい。
【００７６】
ＥＸＴ．ＣＬＫ信号およびＥＸＴ．ＣＬＫ／信号のハイレベルの半サイクルは、カウンタＣおよびＤのそれぞれに対する計数の評価期間を規定する。この評価期間の後には、ＥＸＴ．ＣＬＫ信号およびＥＸＴ．ＣＬＫ／信号の次のローレベルの半サイクルによって規定される転送期間が続く。評価期間中、カウンタＣおよびＤは出力カウント値を生成する。転送期間中に、その生成されたカウント値が対応の加算器１８６によって累積される。
【００７７】
したがって、２以上のＩＮＴ．ＣＬＫまたはＩＮＴ．ＣＬＫ／の周期がＩＮＴ．ＣＬＫまたはＩＮＴ．ＣＬＫ／信号のハイレベルの半サイクルにおいて検出される場合には、カウンタＣおよびＤがｎビット値によって表わされる対応のカウント値を生成する。図７に示される例においては、カウンタＣおよびＤの各々は、ＩＮＴ．ＣＬＫ周期を２つ検出する。したがって、それらのカウント値は１に等しく、これは、０００１によって表わされる。
【００７８】
カウンタＣおよびＤに結合される加算器１８６は、予め定められた数のＥＸＴ．ＣＬＫまたはＥＸＴ．ＣＬＫ／の半サイクル中に生成されるｎビットのカウント値を累算して、対応のｍビットの値を生成する。カウンタＣおよびＤに対応する電流デコーダ１８８は、加算器１８６によって生成されたｍビット値を表わす値を有する制御電流を生成する。これら制御電流値は、ベース電流の値から減じられて、ＣＣＯに供給される電流が低減される。応じて、ＣＣＯの周波数がＩＮＴ．ＣＬＫの周波数を減じるように低下して、それにより、ＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数に近づく。
【００７９】
ここで図８を参照して、本願のＰＬＬの別の例を示す。これは、周波数調整回路２０２を含む。周波数調整回路２０２はその入力に配置される分周器２０４および２０６を含む。分周器２０６には外部基準クロックＥＸＴ．ＣＬＫが供給されるのに対し、分周器２０４には、フィードバックループを介して、ＰＬＬの出力に生成される内部クロックＩＮＴ．ＣＬＫが与えられる。分周器２０４および２０６を使用して、ＩＮＴ．ＣＬＫの周波数およびＥＸＴ．ＣＬＫの周波数は、それぞれ、予め設定された量、たとえば２によって分周される。
【００８０】
カウンタ２０８は、その一方入力に分周器２０４が結合され、その別の入力にはＥＸＴ．ＣＬＫ信号が供給される。カウンタ２１０は、その一方入力に分周器２０６が接続され、その別の入力にはＩＮＴ．ＣＬＫ信号が与えられる。カウンタ２０８は、分周器２０４によって生成される信号のたとえば半サイクルにおけるＥＸＴ．ＣＬＫの周期の数を数える。カウンタ２１０は、分周器２０６によって生成される信号のたとえば半サイクルにおけるＩＮＴ．ＣＬＫの周期の数を数える。カウンタ２０８および２１０は、それらの計数動作の結果を表わす、ｎビットのカウント値を生成する。
【００８１】
加算器２１２および２１４は、それぞれ、カウンタ２０８および２１０の出力に結合されて、対応のカウンタによって生成されるｎビットのカウント値を累算して、ｍビット値を生成する。電流デコーダ２１６および２１８はそれぞれ加算器２１２および２１４の出力に接続されて、対応の加算器の出力値を表わす制御電流を生成する。
【００８２】
電流発生器２２０は電流デコーダ２１６および２１８の各々に、電流の基準値を与える。電流デコーダ２１６および２１８は、対応の加算器２１２および２１４の出力値に従って基準電流を修正して、制御電流を生成する。
【００８３】
位相調整回路２２２は、好ましくは位相検出器２２４を含む。位相検出器２２４には、ＥＸＴ．ＣＬＫ信号およびＩＮＴ．ＣＬＫ信号が供給されて、ＥＸＴ．ＣＬＫ信号とＩＮＴ．ＣＬＫ信号との間の位相差および周波数差を表わす位相誤差信号が生成される。この位相誤差信号は、チャージポンプ２２６、ループフィルタ２２８および電圧／電流変換器２３０によって処理されて、位相誤差信号に対応するベース電流が生成される。位相調整回路２２２の要素は、図３および図４に関連して上で述べた位相調整回路１４２の対応する要素と同様に動作する。
【００８４】
電流計算器２３２は、電流デコーダ２１６および２１８ならびに電圧／電流変換器２３０の出力に接続されて、電流デコーダ２１６によって生成された制御電流の値をベース電流の値に加算するか、または、ベース電流の値から電流デコーダ２１８によって生成された制御電流の値を減算する。
【００８５】
電流計算器２３２は、たとえばリングオシレータで構成されるＣＣＯの制御入力に供給すべき電流を生成する。ＥＸＴ．ＣＬＫ信号が最初に与えられると、ＣＣＯの周波数がベース電流によって決定される。電流計算器２３２からの電流に応答して、ＣＣＯの周波数は、ＥＸＴ．ＣＬＫ信号とＩＮＴ．ＣＬＫ信号との間の位相差および周波数差を小さくするように変動する。ＣＣＯの出力信号が、レベルシフトおよびバッファ回路によって処理されて、ＩＮＴ．ＣＬＫ信号が生成されてもよい。
【００８６】
ＰＬＬの同期が外れている場合には、周波数調整回路２０２が粗い調整モードで動作して、ＣＣＯの出力におけるＩＮＴ．ＣＬＫの周波数を、外部クロックＥＸＴ．ＣＬＫの周波数に近づける。
【００８７】
図９に示すように、ＥＸＴ．ＣＬＫの周波数がＩＮＴ．ＣＬＫの周波数よりも高い場合には、カウンタ２０８が動作する。これに対し、カウンタ２１０は何らカウント値を生成しない。
【００８８】
具体的には、分周器２０４がたとえば２によってＩＮＴ．ＣＬＫの周波数を分周し、かつ、カウンタ２０８に対してＩＮＴ．ＣＬＫの周波数の１／２の周波数を有する信号を生成する。このため、分周器２０４の出力信号の半サイクルは、ＩＮＴ．ＣＬＫ信号の半サイクルの２倍の長さを有する。カウンタ２０８は、分周器２０４によって生成される出力信号の半サイクルにおけるＥＸＴ．ＣＬＫの周期の数を数える。たとえば、ＥＸＴ．ＣＬＫの周期は、分周されたＩＮＴ．ＣＬＫ信号のハイレベルの半サイクルにおいて数えられる。カウンタ２０８は、分周されたＩＮＴ．ＣＬＫ信号のハイレベルの半サイクルにおける、ＥＸＴ．ＣＬＫ信号の最初の周期を無視して、その最初の周期に続くＥＸＴ．ＣＬＫの周期に対応するカウント値のみを生成してもよい。
【００８９】
分周されたＩＮＴ．ＣＬＫ信号のハイレベルの半サイクルは、計数の評価期間を規定する。この評価期間の後に転送期間が続くが、転送期間は、分周されたＩＮＴ．ＣＬＫ信号の次のローレベルの半サイクルによって規定される。評価期間中、カウンタ２０８はその出力カウントを生成する。転送期間中、その生成されたカウント値が加算器２１２によって累積される。
【００９０】
したがって、分周されたＩＮＴ．ＣＬＫ信号のハイレベルの半サイクルにおいてＥＸＴ．ＣＬＫの周期が２以上検出された場合、カウンタ２０８はｎビット値によって表わされる対応のカウント値を生成する。この例においては、図９に示すように、カウンタ２０８は分周されたＩＮＴ．ＣＬＫ信号の半サイクルにおいてＥＸＴ．ＣＬＫ信号の４周期を検出する。したがって、そのカウント値は３となり、これは００１１と表わすことができる。
【００９１】
カウンタ２０８に接続される加算器２１２は、半サイクル中に生成される予め定められた数のｎビットのカウント値を累算して、対応のｍビット値を生成する。電流デコーダ２１６は、加算器２１２によって生成されたｍビット値を表わす制御電流を生成する。この制御電流値は、ベース電流の値に加算されて、ＣＣＯに供給される電流が増加する。応じて、ＣＣＯの周波数が増加し、それにより、ＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数に近づくように増大する。
【００９２】
図１０に示すように、ＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数よりも高い場合には、カウンタ２１０が動作し、カウンタ２０８はカウント値を生成しない。
【００９３】
具体的には、分周器２０６が、外部クロックＥＸＴ．ＣＬＫをたとえば２分周して、カウンタ２１０に対して、ＥＸＴ．ＣＬＫの周波数の１／２の周波数を有する信号を供給する。これにより、分周器２０６の出力信号の半サイクルは、ＥＸＴ．ＣＬＫ信号の半サイクルの２倍の長さを有するようになる。カウンタ２１０は分周器２０６によって生成された出力信号の半サイクルにおけるＩＮＴ．ＣＬＫの周期の数を数える。たとえば、ＩＮＴ．ＣＬＫの周期は、分周されたＥＸＴ．ＣＬＫ信号のハイレベルの半サイクルにおいて数えられる。カウンタ２１０は、分周されたＥＸＴ．ＣＬＫ信号のハイレベルの半サイクルにおけるＩＮＴ．ＣＬＫ信号の最初の周期を無視して、その最初の周期に続くＩＮＴ．ＣＬＫの周期のみに応答してカウント値を生成してもよい。
【００９４】
分周されたＥＸＴ．ＣＬＫ信号のハイレベルの半サイクルは、計数の評価期間を規定する。この評価期間の後に、分周されたＥＸＴ．ＣＬＫ信号の次のローレベルの半サイクルによって規定される転送期間が続く。評価期間中、カウンタ２１０は出力カウント値を生成する。転送期間中、その生成されたカウント値が加算器２１４によって累算される。
【００９５】
したがって、分周されたＥＸＴ．ＣＬＫ信号のハイレベルの半サイクルにおいて２以上のＩＮＴ．ＣＬＫの周期が検出されると、カウンタ２１０は、ｎビット値によって表わされる対応のカウント値を生成する。図１０に示す例においては、カウンタ２１０は分周されたＥＸＴ．ＣＬＫ信号の半サイクルにおいてＩＮＴ．ＣＬＫ信号の４周期を検出する。したがって、そのカウント値は３に等しく、かつ００１１で表わされる。
【００９６】
カウンタ２１０に接続された加算器２１４は、予め定められた数の半サイクル中に生成されたｎビットのカウントを累算して、対応のｍビット値を生成する。電流デコーダ２１８は、加算器２１４によって生成されるｍビット値を表わす、制御電流を生成する。この制御電流の値は、ベース電流の値から減じられ、それにより、ＣＣＯに供給される電流が低減する。応じて、ＣＣＯの周波数も低減され、ＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数に近づくように低減される。
【００９７】
分周器２０４および２０６は、評価期間を長くすることができる。その結果、周波数差の検出の精度が改善される。分周器２０４および２０６の除数が可変であるため、ＰＬＬの動作パラメータを調節することが可能となる。
【００９８】
図１１に、この発明のＰＬＬのさらに他の実施の形態を概略的に示す。この実施の形態のＰＬＬは、位相調整回路２４２および周波数調整回路２４４に加えて微調整回路２４０を有し、内部クロックの周波数が外部クロックの周波数に近い場合に、ＣＣＯの周波数の微同調を行なう。微調整回路２４０は、外部基準クロックＥＸＴ．ＣＬＫを受ける遅延モニタ２４６を含む。後により詳細に説明するように、遅延モニタ２４６は、ＥＸＴ．ＣＬＫ信号をＣＣＯの出力信号の周期よりわずかに小さいおよびわずかに大きい遅延時間分だけ遅延するための、遅延線を含んでもよい。この遅延線の遅延時間を調節するために、ＣＣＯの制御入力から供給される信号が使用されてもよい。遅延モニタ２４６に接続される比較器２４８は、遅延モニタ２４６への入力をその出力と比較する。比較器２４８は、ＣＣＯの微調整を行なうために、ＣＣＯの入力に供給される制御電流に加えられるべきまたはそれから減じられるべき、微調整電流を表わす値を生成する。電流デコーダ２５０は、比較器２４８によって決定された値に対応する微調整電流を生成する。この電流は、外部クロックＥＸＴ．ＣＬＫの周波数がＣＣＯの出力周波数より高いか低いかに応じて、ＣＣＯの入力に供給される制御電流に加えられるかまたはそれから減じられる。
【００９９】
位相調整回路２４２は、位相検出器２５２、チャージポンプ２５４、ループフィルタ２５６および電圧／電流変換器２５８を含む。これらは図４に関連して説明した位相調整回路１４２の対応する要素と同様に動作する。周波数調整回路２４４は、周波数検出器２６０、累算器２６２および電流調節器２６４を含む。これらは、図４に関連して説明した周波数調整回路１４８の対応する要素と同様に動作する。
【０１００】
電流計算器２６６は、電流デコーダ２５０、電圧／電流変換器２５８および電流調節器２６４の出力に接続されて、ＣＣＯ２６８に供給される制御電流の値を計算する。ＣＣＯ２６８の出力信号が、レベルシフトおよびバッファ回路２７０によって処理されて、ＣＣＯの出力周波数の内部クロック信号ＩＮＴ．ＣＬＫが生成されてもよい。
【０１０１】
外部基準クロックＥＸＴ．ＣＬＫが最初に与えられると、ＣＣＯ２６８の周波数が、位相調整回路２４２内の電圧／電流変換器２５８によって生成されるベース電流によって決定される。もしＰＬＬの同期が外れている場合には、周波数調整回路２４４は粗い周波数調整モードで動作して、ＣＣＯの周波数を外部クロックＥＸＴ．ＣＬＫの周波数に近づける。
【０１０２】
ＣＣＯの周波数がＥＸＴ．ＣＬＫの周波数に近づくと、ＰＬＬ１４０は周波数微調整モードに移って、精密な位相および周波数調整を行なうことができる。このモードにおいて、微調整回路２４０はＣＣＯの周波数の微調整を行なって、ＩＮＴ．ＣＬＫ信号とＥＸＴ．ＣＬＫ信号との間の周波数差をさらに低減する。
【０１０３】
図１２に、周波数および位相の調整に加えてＣＣＯの周波数の微調整を行なう為の、微調整回路２８０、位相調整回路２８２および周波数調整回路２８４を有する、ＰＬＬの例示的な実施の形態を示す。微調整回路２８０は外部基準クロックＥＸＴ．ＣＬＫが供給される周波数分周器２８６を含む。分周器２８６はＥＸＴ．ＣＬＫをたとえば２で分周して、分周された外部クロック信号ＤＩＶ．ＥＸＴ．ＣＬＫを生成する。分周器２８６の出力には遅延モデル２８８が接続されて、このＤＩＶ．ＥＸＴ．ＣＬＫ信号を遅延する。ＤＩＶ．ＥＸＴ．ＣＬＫ信号の反転値を遅延モデルの入力の一方に供給するようにインバータ２８７が設けられてもよい。後により詳細に説明するように、遅延モデル２８８は２つの出力ＡおよびＢを有する。出力Ａから供給される信号は、ＤＩＶ．ＥＸＴ．ＣＬＫ信号に対して、内部クロックＩＮＴ．ＣＬＫを生成するために設けられたＣＣＯ３４０の周期よりもわずかに短い遅延時間だけ遅延される。出力Ｂから供給される信号は、このＣＣＯの周期よりわずかに長い遅延時間だけ、ＤＩＶ．ＥＸＴ．ＣＬＫ信号に対して遅延される。
【０１０４】
遅延モデル２８８の出力ＡおよびＢにはロジック／ラッチ回路２９０が接続される。このロジック／ラッチ回路２９０は、外部クロックまたは分周クロックを、出力ＡおよびＢから供給された信号と比較する。ロジック／ラッチ回路２９０は、出力ＡおよびＢから供給された信号の立上がり端縁がＤＩＶ．ＥＸＴ．ＣＬＫ信号の立上がり端縁に対して、ＥＸＴ．ＣＬＫ信号の周期より長い時間遅延されている場合、すなわち、ＥＸＴ．ＣＬＫの周波数がＩＮＴ．ＣＬＫの周波数よりも高い場合に、ＵＰ信号を生成する。ロジック／ラッチ回路２９０は、出力ＡおよびＢから供給される信号の立上がり端縁が、ＥＸＴ．ＣＬＫ信号の周期よりも短い時間ＤＩＶ．ＥＸＴ．ＣＬＫ信号の立上がり端縁に対して遅延されている場合、すなわち、ＥＸＴ．ＣＬＫの周波数がＩＮＴ．ＣＬＫの周波数よりも低い場合に、ＤＯＷＮ信号を生成する。
【０１０５】
ＵＰ信号およびＤＯＷＮ信号はそれぞれ、加算器２９２および２９４に供給される。加算器２９２および２９４は、ロジック／ラッチ回路２９０によって行なわれる比較の結果を累算して、対応のｍビット値を生成する。電流発生器３００から電流を供給される電流デコーダ２９６および２９８はそれぞれ、加算器２９２および２９４の出力に接続されて、加算器２９２および２９４が生成するｍビット値を表わす制御電流を生成する。電流発生器３００は、電流デコーダ２９６および２９８の各々に対して、基準値の電流を与える。電流デコーダ２９６および２９８は、対応する加算器２９２および２９４の出力値に従ってその基準電流を修正して、制御電流を発生する。
【０１０６】
位相調整回路２８２は位相検出器３０２を含む。位相検出器３０２は、ＥＸＴ．ＣＬＫ信号およびＩＮＴ．ＣＬＫ信号を受けて、ＥＸＴ．ＣＬＫ信号とＩＮＴ．ＣＬＫ信号との位相差および周波数差を表わす位相誤差信号を生成する。この位相誤差信号は、チャージポンプ３０４、ループフィルタ３０６および電圧／電流変換器３０８に供給されて、その位相誤差信号に対応するベース電流が生成される。
【０１０７】
周波数調整回路２８４は、周波数調整回路２８４の入力に配置される分周器３１０および３１２を含んでもよい。分周器３１２にはＥＸＴ．ＣＬＫ信号が供給され、分周器３１４には、ＰＬＬの出力にＣＣＯによって生成されるＩＮＴ．ＣＬＫ信号がフィードバックループを介して与えられる。分周器３１０および３１２はそれぞれ、カウンタ３１４および３１６に接続される。これらのカウンタにはさらに、ＥＸＴ．ＣＬＫ信号およびＩＮＴ．ＣＬＫ信号が供給される。カウンタ３１４および３１６はそれぞれ、分周器３１０および３１２によって生成される信号の半サイクルにおけるＥＸＴ．ＣＬＫおよびＩＮＴ．ＣＬＫの周期の数を数える。加算器３１８および３２０はそれぞれカウンタ３１４および３１６に接続されて、対応のカウンタが生成したｎビットのカウントを累算して、ｍビット値を生成する。電流発生器３２６を備える電流デコーダ３２２および３２４はそれぞれ、加算器３１８および３２０の出力に接続されて、対応する加算器のｍビット値を表わす制御電流を生成する。
【０１０８】
位相調整回路２８２および周波数調整回路２８４の要素は、図８に示した位相調整回路２２２および周波数調整回路２０２の対応する要素の動作と同様に動作してもよい。
【０１０９】
電流計算器３２８は、微調整回路２８０の電流デコーダ２９６および２９８、周波数調整回路２８４の電流デコーダ３２２および３２４、ならびに、位相調整回路２８２の電圧／電流変換器３０８のそれぞれの出力に接続される。ＥＸＴ．ＣＬＫ信号が最初に与えられると、電流計算器３２８の出力電流が、電圧／電流変換器３０８から供給されるベース電流によって決定される。粗い周波数調整に関しては、電流計算器３２８は、電流デコーダ３２２が発する制御電流の値をベース電流の値に加えるか、または、ベース電流の値から電流デコーダ３２４が発する制御電流の値を減じる。周波数の微調整のためには、電流計算器３２８は、電流デコーダ２９６が発する制御電流の値をベース電流の値に加えるか、または、ベース電流の値から電流デコーダ２９８によって生成された制御電流の値を減じる。
【０１１０】
電流計算器３２８の出力はＣＣＯの制御入力に接続されて、ＣＣＯによって生成されるＩＮＴ．ＣＬＫ信号の位相および周波数を制御する。図１３を参照して、ＣＣＯ３４０は、ｋ段のインバータＩからなるリングオシレータによって実現されてもよい。ここで、ｋは奇数である。たとえば、リングオシレータ３４０は、互いに直列に接続された７段のインバータＩを有してもよい。最終段のインバータＩの反転出力および非反転出力はそれぞれ、初段のインバータＩの反転入力および非反転入力に接続される。
【０１１１】
図１４を参照して、遅延モデル２８８は、分周器２８６の出力において生成されるＤＩＶ．ＥＸＴ．ＣＬＫ信号をリングオシレータ３４０の周期よりも長い遅延時間だけ遅らせることができるように、２ｋ段以上の直列接続されたインバータＩから構成されてもよい。たとえば、出力Ａはインバータ段２ｋ−１の出力に生成されてもよく、出力Ｂはインバータ段２ｋ＋１の出力に配置されてもよい。したがって、たとえばリングオシレータ３４０が７段のインバータＩを含む場合には、出力Ａは第１３段目のインバータＩの出力に設けられ、出力Ｂが第１５段目のインバータＩの出力に配置されてもよい。初段のインバータＩの非反転入力には、分周器２８６から供給されるＤＩＶ．ＥＸＴ．ＣＬＫ信号が供給される。初段のインバータＩの反転入力は、インバータ２８７から供給されるＤＩＶ．ＥＸＴ．ＣＬＫ信号の反転された値を受ける。
【０１１２】
図１５に示すように、リングオシレータ３４０の出力のＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数に等しい場合、遅延モデル２８８の出力Ａから供給される信号の立上がり端縁は、リングオシレータ３４０の出力のＩＮＴ．ＣＬＫ信号の周期よりもわずかに短い遅延時間だけ、ＤＩＶ．ＥＸＴ．ＣＬＫの立上がり端縁よりも遅延される。遅延モデル２８８の出力Ｂから供給される信号の立上がり端縁は、ＤＩＶ．ＥＸＴ．ＣＬＫの立上がり端縁に対して、ＩＮＴ．ＣＬＫ信号の周期よりもわずかに長い遅延時間だけ遅延される。その結果、ロジック／ラッチ回路２９０の出力には、ＵＰ信号もＤＯＷＮ信号も生成されることはない。たとえば、ロジック／ラッチ回路２９０は、ＤＩＶ．ＥＸＴ．ＣＬＫ信号がハイレベルからローレベルへと遷移する瞬間における出力Ａ信号および出力Ｂ信号の論理レベルを検出してもよい。もし出力Ａ信号および出力Ｂ信号の論理レベルが異なれば、ロジック／ラッチ回路２９０はＵＰ信号もＤＯＷＮ信号も生成しない。
【０１１３】
図１６を参照して、リングオシレータ３４０の出力におけるＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数よりも高い場合、出力Ａ信号および出力Ｂ信号の立上がり端縁は、ＥＸＴ．ＣＬＫ信号の周期よりも短い遅延時間だけＤＩＶ．ＥＸＴ．ＣＬＫの立上がり端縁より遅延される。ロジック／ラッチ回路２９０は、ＤＩＶ．ＥＸＴ．ＣＬＫ信号がローになる瞬間において出力Ａ信号および出力Ｂ信号の両方がハイレベルＨにあることを検出することがある。その場合、ＤＯＷＮ信号が加算器２９４に供給される。
【０１１４】
このＤＯＷＮ信号は、予め定められた時間、加算器２９４によって累積されて、電流デコーダ２９８に供給されるべきｍビットのＤＯＷＮ値が生成される。応じて、電流デコーダ２９８はそのＤＯＷＮ値に対応する制御電流値を生成する。電流計算器３２８は、その生成された制御電流を位相調整回路２８２から供給されたベース電流から減じる。これにより、リングオシレータ３４０の入力に供給される電流が低減する。その結果、リングオシレータ３４０の出力におけるＩＮＴ．ＣＬＫの周波数はＥＸＴ．ＣＬＫの周波数に近づくよう低減される。ＣＣＯの出力信号がレベルシフトおよびバッファ回路によって処理されて、ＩＮＴ．ＣＬＫ信号が生成されてもよい。微調整操作は、ロジック／ラッチ回路２９０が、ＤＩＶ．ＥＸＴ．ＣＬＫ信号がハイレベルからローレベルに遷移する瞬間において出力Ａ信号がハイレベルであって出力Ｂ信号がローレベルにある状態を検出するまで続けられる。
【０１１５】
図１７に示すように、リングオシレータ３４０の出力のＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数よりも低い場合、出力Ａの信号および出力Ｂの信号の立上がり端縁はＤＩＶ．ＥＸＴ．ＣＬＫの立上がり端縁に対して、ＥＸＴ．ＣＬＫ信号の周期よりも長い遅延時間だけ遅らせられる。ロジック／ラッチ回路２９０は、ＤＩＶ．ＥＸＴ．ＣＬＫ信号がローになる瞬間において、出力Ａの信号と出力Ｂの信号との双方がローレベルＬである状態を検出する場合がある。出力ＡおよびＢにおける論理レベルがともにローレベルにある場合、ロジック／ラッチ回路２９０は、ＵＰ信号を生成して、加算器２９２に供給する。
【０１１６】
このＵＰ信号は予め定められた時間、加算器２９２内で累算されて、ｍビットのＵＰ値が生成されて、電流デコーダ２９６に供給される。応じて、電流デコーダ２９８はそのＵＰ値に対応する値の制御電流を生成する。電流計算器３２８は、その生成された制御電流を、位相調整回路２８２から供給されるベース電流に加算する。これにより、リングオシレータ３４０の入力に供給される電流が増加する。その結果、リングオシレータ３４０の出力におけるＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数に近くなるように上昇する。ＣＣＯの出力信号はレベルシフトおよびバッファ回路によって処理されて、ＩＮＴ．ＣＬＫ信号が生成されてもよい。周波数の微調整は、ＤＩＶ．ＥＸＴ．ＣＬＫ信号がハイレベルからローレベルに遷移する瞬間において出力Ａ信号がハイレベルであって出力Ｂ信号がローレベルである状態をロジック／ラッチ回路２９０が検出するまで続けられる。
【０１１７】
出力Ａの信号の立上がり端縁と出力Ｂの信号の立上がり端縁との間の時間幅は非常に狭いので、微調整回路２８０は、ＥＸＴ．ＣＬＫ信号に対するＩＮＴ．ＣＬＫ信号の位相および周波数調整を非常に精密に行なうことができる。
電流計算器３２８の出力からの電流は、遅延モデル２８８にフィードバックされて、ＣＣＯ３４０の出力の電流の値に従って、すなわち、ＣＣＯの出力周波数のばらつきに従って、その遅延時間を調節することができる。たとえば、ＣＣＯの入力における電流が増大してリングオシレータ３４０の出力のＩＮＴ．ＣＬＫの周波数が増加すると、ＣＣＯの出力の周期が短くなる。これにより、遅延モデル２８８の遅延時間が、ＣＣＯの周期の低下に見合うように短くされる。
【０１１８】
一方、ＣＣＯの入力の電流が低下してＣＣＯの出力のＩＮＴ．ＣＬＫの周波数が低下すると、ＣＣＯの周期が増加する。この増加に見合うように、遅延モデル２８８はその遅延時間を増加するように調節される。
【０１１９】
ＰＬＬは、位相が外れている場合には、粗い周波数調整モードで動作する。このモードにおいては、周波数調整回路２８４が位相調整回路２８２および微調整回路２８０よりも優勢になる。周波数調整回路２８４によってＩＮＴ．ＣＬＫの周波数が外部クロックＥＸＴ．ＣＬＫの周波数に近づけられると、ＰＬＬは微調整モードを実行する。このモードにおいては、微調整回路２８０と位相調整回路２８２とが相互作用して、ＩＮＴ．ＣＬＫの周波数がＥＸＴ．ＣＬＫの周波数に対してより精密に調整される。
【０１２０】
この発明のＰＬＬを用いることのできる例示的なシステムを示した図２に関連して上に説明したように、コマンドデコーダ１２６は外部コマンドをデコードしてコマンドクロックＡ〜Ｅを生成し、これらのコマンドクロックによって制御されて、内部同期信号発生器１０４内のＰＬＬの種々の要素が、ＩＮＴ．ＣＬＫ信号を生成する。
【０１２１】
図１８は、図８に示した位相調整回路２２２および周波数調整回路２０２を有するＰＬＬの要素に対して、コマンドクロックＡ〜Ｅを供給する様子を示す図である。具体的には、クロックＡは周波数調整回路２０２内の電流発生器２２０に供給される。クロックＢは、ＣＣＯ３５０に制御電流を供給する電流計算器２３２に供給される。クロックＣは、ＣＣＯ３５０の出力に接続されたレベルシフトおよびバッファ回路３５２に供給される。クロックＤは位相調整回路２２２内の位相検出器２２４、および内部クロック信号ＩＮＴ．ＣＬＫを位相検出器２２４に供給する前にバッファするために使用されるクロックバッファ３５６に与えられる。最後に、クロックＥはクロックバッファ３５４に供給される。クロックバッファ３５４は、レベルシフトおよびバッファ回路３５２の出力に接続されて、その出力信号をバッファリングするのに使用される。クロックバッファ３５４によって生成される出力クロック信号は、内部同期信号発生器１０４の外部の回路部分に供給される。
【０１２２】
ＰＬＬが電源オフモードにある場合、電流発生器２２０はクロックＡによって不能動化される。その結果、この発生器によって電流が供給されることはない。電源がＰＬＬに投入されると、電流発生器２２０が活性化される。スタンバイ期間の後、クロックＢが供給されると、電流計算器２３２が能動化されてＣＣＯ３５０に制御電流を与える。レベルシフトおよびバッファ回路３５２は、クロックＣによって能動化されて、ＣＣＯ３５０によって生成された信号を出力する。その後、クロックＤが供給されて、ＰＬＬをロック状態にするためのロック手順が開始される。このクロックＤは、クロックバッファ３５６を能動化して、位相検出器にＩＮＴ．ＣＬＫ信号を供給させる。また、クロックＤはクロックバッファ１０２を能動化して、ＰＬＬにＥＸＴ．ＣＬＫ信号を与えさせる。ＰＬＬがロック状態にされた後に供給されるクロックＥは、クロックバッファ３５４を能動化して、生成された内部クロックＩＮＴ．ＣＬＫを外部回路に送らせる。
【０１２３】
ＰＬＬがロック状態にされた後、外部クロックＥＸＴ．ＣＬＫが与えられない場合には、セルフリフレッシュモードが実行されてもよい。このモードにおけるＰＬＬの動作を制御するために、付加的なリングオシレータから自走クロックが供給され得る。ＥＸＴ．ＣＬＫ信号の代わりに供給されるこの自走クロックによって、ＰＬＬはロックされた状態に素早く戻ることができる。
【０１２４】
次に、この図１８に示すＰＬＬ（図２に示す内部同期信号発生器１０４）の状態遷移について、図１９を参照して説明する。ここで、図１９においては、このＰＬＬが、図２に示すクロック同期型半導体記憶装置の内部同期信号発生器１０４として用いられる際の状態遷移が示される。
【０１２５】
電源が遮断された電源オフ状態（状態Ｓ１）においては、図２に示すコマンドデコーダ１２６から出力されるコマンドクロックＡ〜Ｅは、すべて非活性状態にある。
【０１２６】
電源投入が行なわれ、電源電圧Ｖｃｃの電圧レベルが上昇すると、まず電源投入状態（１）（状態Ｓ２）となる。この電源投入状態（１）においては、コマンドクロックＡが活性状態へ駆動され、コマンドクロックＢ〜Ｅは、すべて非活性状態に維持される。したがって、図１８に示す電流発生器２２０のみは能動化され、電流を生成する。この電源投入状態（１）は、単に電源が投入され、電源電圧Ｖｃｃの電圧レベルが上昇する状態であり、内部で生成される電源投入検査信号ＰＯＲにより、内部回路の動作は停止されている。
【０１２７】
電源電圧Ｖｃｃが安定化すると、電源投入検出信号ＰＯＲが活性化され、状態Ｓ２から、電源投入状態（２）（状態Ｓ３）へ移行する。この電源投入状態（２）においては、コマンドクロックＡおよびＢが活性状態とされ、残りのコマンドクロックＣ〜Ｅは非活性状態を維持する。したがって、図１８に示す電流計算器２３２が能動化され、ＣＣＯ３５０に対し制御電流が与えられる。コマンドクロックＤが、非活性状態にあるため、ＰＬＬは、何らロック動作を行なわず、自走発振状態にある。
【０１２８】
次いで、クロックイネーブル信号ＣＫＥが活性状態（オン状態）とされると、状態Ｓ３から、この半導体記憶装置へのアクセスが可能なチップ選択状態（１）（状態Ｓ４）へ移行する。このクロックイネーブル信号ＣＫＥが活性状態とされると、図２に示す半導体記憶装置は、外部からの信号を受付可能な状態となる。このチップ選択状態（１）においては、コマンドクロックＡ〜Ｃが活性状態とされ、一方コマンドクロックＢおよびＥは非活性状態に維持される。したがって、この状態においても、ＰＬＬは、まだロック動作を行なわない。これは、単にチップ選択状態へ駆動されただけであり、外部からのクロック信号ＥＸＴ．ＣＬＫに同期した安定なクロック信号が生成されないためである。
【０１２９】
このチップ選択状態（１）となってから所定時間が経過すると、状態Ｓ４からチップ選択状態（２）（状態Ｓ５）へ移行し、コマンドクロックＡ〜Ｄが活性状態へ駆動される。この状態においては、コマンドクロックＥは、非活性状態を維持し、図１８に示すクロックバッファ３５４は、不能動状態になる。コマンドクロックＢが活性化されるため、図１８に示すＰＬＬが外部からのクロック信号ＥＸＴ．ＣＬＫとレベルシフトおよびバッファ回路３５２からの内部クロック信号に従ってロック動作を開始し、この外部クロック信号ＥＸＴ．ＣＬＫおよび内部クロック信号ＩＮＴ．ＣＬＫをロック状態へ駆動する。
【０１３０】
チップ選択状態（２）（状態Ｓ４）において、アクティブコマンドＡＣＴが与えられると、この半導体記憶装置において、メモリセルの行選択動作が行なわれる。このアクティブコマンドＡＣＴが与えられると、半導体記憶装置内部で行選択動作を行なう必要があり、コマンドクロックＥが活性化され、図１８に示すクロックバッファ３５４からの内部クロック信号ＩＮＴ．ＣＬＫが各内部回路へ与えられる。このアレイ活性状態（状態Ｓ６）においては、ワード線は選択状態に保持される。プリチャージコマンドＰＲＧが与えられると、アレイ活性状態（状態Ｓ６）からチップ選択状態（２）へ復帰する。
【０１３１】
このアレイ活性状態（状態Ｓ６）において、セルフリフレッシュコマンドＳＲＥＦが与えられると、半導体記憶装置はセルフリフレッシュ状態（状態Ｓ７）へ移行する。セルフリフレッシュ状態においては、内部のリフレッシュアドレスカウンタを用いてリフレッシュアドレスを生成して、メモリセルデータのリフレッシュが行なわれる。このセルフリフレッシュ時においては、リフレッシュのために内部に設けられたリフレッシュ用発振器およびこのリフレッシュ用発振クロックをカウントするリフレッシュカウンタとが用いられる。このセルフリフレッシュ状態（状態Ｓ７）においては、リフレッシュ用発振器を活性状態（オン状態）として、所定の間隔で、行選択動作を指令する制御信号が生成される（これは図２に示す内部制御信号発生器１０６において行なわれる）。したがって、図１８に示すＰＬＬからのクロック信号は、この状態において、内部回路動作のためには必要ではないため、コマンドクロックＡ〜Ｅはすべて非活性状態へ駆動される。この状態においては、電源オフ状態時と異なり、単にコマンドクロックＡ〜Ｅが非活性状態に駆動されるだけであり、図１８に示す電流デコーダ２１６および２１８へ与えられるｍビットの２進値は保持される。このセルフリフレッシュ状態（状態Ｓ７）においてコマンドクロックＡ〜Ｅをすべて非活性状態に保持することにより、消費電流を低減する。
【０１３２】
セルフリフレッシュ状態（状態Ｓ７）の完了時においては、セルフリフレッシュ終了コマンドＥＳＲＥＦが与えられる。このセルフリフレッシュ状態解除時においては、ＰＬＬは、ロック動作が必要とされるため、コマンドクロックＡ〜Ｄが活性状態へ駆動される。コマンドクロックＥは、非活性状態を維持する。このセルフリフレッシュ状態（状態Ｓ７）から、状態Ｓ５への移行時（チップ選択状態（２）への移行時）、アレイは一旦プリチャージ状態とされる。ＰＬＬにおける内部クロック信号を発生するための電流値（２進値）は保持されているため、その値を利用することにより、ロック回復時間を短縮することができる（ロック状態時の位相および周波数を表わす２進電流値が保持されているため）。
【０１３３】
アレイ活性状態から消費電流を低減するパワーダウンモードへ移行する場合には、２つの状態が存在する。１つは、外部からのクロック信号ＥＸＴ．ＣＬＫが持続して与えられ、この半導体記憶装置内部において内部クロック信号ＩＮＴ．ＣＬＫの発生を停止させて半導体記憶装置内部を、このパワーダウンモード維持の状態に保持する状態（パワーダウン状態（１）：状態Ｓ８）と、外部から与えられるクロック信号ＥＸＴ．ＣＬＫの周波数を１／Ｎに低下させて、外部装置の消費電流およびクロックバッファの消費電流を低減するクロックダウン状態（状態Ｓ１０）がある。パワーダウン状態（１）（状態Ｓ８）においては、外部からのクロック信号ＥＸＴ．ＣＬＫが継続して与えられるため、単に、パワーダウンクロックＥのみを非活性状態とし、残りのコマンドクロックＡ〜Ｄを活性状態に保持して、ロック状態を維持する。このように、短期間、半導体記憶装置へのアクセスが行なわれないかまたはこの半導体記憶装置を利用するシステムにおいて操作が行なわれないときに、一旦、消費電流低減のためにパワーダウン状態（１）へ移行させた後再び、元のアレイ活性状態（状態Ｓ６）へ移行させる。このとき、外部クロック信号ＥＸＴ．ＣＬＫと内部信号ＩＮＴ．ＣＬＫはロック状態にあるため、高速で元のアレイ活性状態（状態Ｓ６）に復帰して、次の動作を実行することができる。
【０１３４】
クロックダウン状態（状態Ｓ１０）においては、外部から、Ｎ分周されたクロック信号が与えられる。この状態においても、単にコマンドクロックＥのみを非活性状態とし、残りのコマンドクロックＡ〜Ｄは活性状態を維持する。図１８には示していないが、レベルシフトおよびバッファ回路３５２とクロックバッファ３５６の間またはクロックバッファ３５６と位相検出器２２４の間にＮ分周器をクロックダウン状態（状態Ｓ１０）において挿入する。この内部の分周器の出力クロックと外部からの分周クロック信号との比較により、ロック動作を継続させる。この分周クロック信号を用いることにより、比較器およびバッファ動作が、１／Ｎの周波数に低減されるため、より消費電流が低減される。比較的長い間、半導体記憶装置へのアクセスが行なわれないときにこのクロックダウン状態Ｓ１０への移行が、クロックダウンコマンドＣＫＤＷＮにより行なわれる。パワーダウン状態（１）（状態Ｓ８）への移行は、パワーダウンコマンドＰＷＤ１により行なわれる。
【０１３５】
半導体記憶装置が、チップ選択状態（２）にある状態において、パワーダウン状態に移行する場合がある。パワーダウンコマンドＰＷＤ２を与えることによりチップ選択状態（２）（状態Ｓ５）から、パワーダウン状態（２）（状態Ｓ１０）への移行が行なわれる。このパワーダウン状態（２）は、比較的長期間にわたって、半導体記憶装置が用いられない状態に対応し（たとえば、携帯端末において、単にデータの保持のみを行なう必要がある状態）、外部クロック信号ＥＸＴ．ＣＬＫの発生が停止され、また応じて、ロックが解除される。したがって、コマンドクロックＡ〜Ｅは、すべて非活性状態へ駆動される。これにより、この半導体記憶装置の消費電流をほぼゼロにする。
【０１３６】
コマンドクロックＡ〜Ｅの各状態に応じた活性／非活性の状態への駆動は、電源投入状態を除いて、図２に示すコマンドデコーダ１２６において外部から与えられる各コマンドに基づいて生成される。電源投入時においては、図示しない電源投入検出回路からの電源投入検出信号ＰＯＲに従って、コマンドデコーダ１２６が、コマンドクロックＡおよびＢの逐次活性化を実行する（これは、電源が投入されると、コマンドクロックＡを活性状態へ駆動し、次いで電源投入検出信号ＰＯＲが活性化され、コマンドクロックＢを次に活性化する構成が用いられればよい）。
【０１３７】
クロックダウン状態において、分周内部クロック信号と外部からの分周クロック信号とのロック動作を行なうためには、この図１８に示すＰＬＬにおいて分周器が用いられる。これは、クロックダウン状態（状態Ｓ９）を指定するクロックダウンコマンドＣＫＤＷＮが与えられたときに活性化される分周器を選択回路により、レベルシフトおよびバッファ回路３５２およびクロックバッファ３５６の間または位相検出器２２４とクロックバッファ３５６の間に接続することにより実現される。単に、この分周器の分周内部クロック信号とレベルシフトおよびバッファ回路３５２からの内部クロック信号の一方を、クロックダウン状態（状態Ｓ９）にあるか否かに従って選択する構成が用いられればよい。
【０１３８】
なお、上述の説明においては、ＰＬＬ（図１８参照）について説明しているが、たとえばＤＬＬ（ディレイド・ロックド・ループ）を用いる同期回路に対しても、この図１９に示す状態遷移を適用することができる。
【０１３９】
以上に、生成された内部クロックの周波数の調整をその位相の調整とは独立して行なうために別々の位相調整回路および周波数調整回路を用いるＰＬＬについて説明した。この位相調整回路は、内部クロックと外部クロックとの位相誤差を決定し、その位相誤差を予め定められた時間にわたって平均化して、対応の制御電流を生成する。周波数調整回路は、内部クロックの周波数と外部クロックの周波数との差を検出して、周波数誤差を決定する。累算器はその予め定められた時間中の周波数誤差を累算して、対応の制御電流を生成する。これらの位相および周波数調整回路によって生成された制御電流の値に基づいて、電流計算器はＣＣＯに与えられるべき制御電流の値を計算し、その周波数を修正して、周波数差および位相差を低減するようにする。
【０１４０】
この開示においては、この発明の好ましい実施の形態のみを示しかつ説明しているが、ここに述べた本発明の概念の範囲内で、この発明が変更および修正することができることは理解されるであろう。
【図面の簡単な説明】
【図１】  従来のＰＬＬを示す図である。
【図２】  この発明のＰＬＬを用いることのできるシステムの一例を示す概略的ブロック図である。
【図３】  この発明のＰＬＬの、個別の位相および周波数調整を示す図である。
【図４】  位相調整回路および周波数調整回路を有するＰＬＬの概略ブロック図である。
【図５】  周波数調整回路内に複数のカウンタを有する、この発明の実施の形態を示す図である。
【図６】  図５における周波数調整回路の動作を示す波形図である。
【図７】  図５における周波数調整回路の動作を示す波形図である。
【図８】  周波数調整回路内に分周器およびカウンタを用いる、この発明の別の実施の形態を示す図である。
【図９】  図８における周波数調整回路の動作を示す波形図である。
【図１０】  図８における周波数調整回路の動作を示す波形図である。
【図１１】  位相および周波数調整回路に加えて微調整回路を用いる、この発明のさらに他の実施の形態を示す簡易ブロック図である。
【図１２】  微調整回路および周波数調整回路をより詳細に示す、ブロック図である。
【図１３】  ＣＣＯの一例を示す図である。
【図１４】  微調整回路内で用いられる遅延モデルを示す図である。
【図１５】  図１２における微調整回路の動作を示す波形図である。
【図１６】  図１２における微調整回路の動作を示す波形図である。
【図１７】  図１２における微調整回路の動作を示す波形図である。
【図１８】  ＰＬＬの動作を制御するようコマンドクロックを供給する様子を示す図である。
【図１９】  図１８に示すＰＬＬの状態遷移の一例を示す図である。
【符号の説明】
３０，１４０  ＰＬＬ、３２，１６０，１９２，２２４，２５２，３０２  位相検出器、３４，１６２，１９４，２２６，２５４，３０４  チャージポンプ、３６，１６４，１９６，２２８，２５６，３０６  ループフィルタ、３８，１６６，１９８，２３０，２５８，３０８  電圧／電流変換器、４０，１７６，２６８，３４０，３５０  ＣＣＯ、４２，１７８，２７０，３５２  レベルシフトおよびバッファ回路、１００  同期型半導体メモリ装置、１０２，３５４，３５６クロックバッファ、１０４  内部同期信号発生器、１０６  内部制御信号発生器、１０８  メモリセルアレイ、１１０  アドレスバッファ、１１２  行デコーダ、１１４  列デコーダ、１１６  センスアンプ、１１８  選択回路、１２０出力回路、１２２  データ入出力端子、１２４  コマンドバッファ、１２６  コマンドデコーダ、１４２，１８２，２２２，２４２，２８２  位相調整回路、１４８，１８０，２０２，２４４，２８４  周波数調整回路、１６８，２６０  周波数検出器、１７０，２６２  累算器、１７２，２６４  電流調節器、１７４，２００，２３２，２６６，３２８  電流計算器、１８４，２０８，２１０，３１４，３１６  カウンタ、１８６，２１２，２１４，２９２，２９４，３１８，３２０  加算器、１８８，２１６，２１８，２５０，２９６，２９８，３２２，３２４  電流デコーダ、１９０，２２０，３００，３２６  電流発生器、２０４，２０６，２８６，３１０，３１２  分周器、２４０，２８０  微調整回路、２４６  遅延モニタ、２４８  比較器、２８８  遅延モデル、２９０  ロジック／ラッチ回路、Ｉ，２８７  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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